(57)【要約】【課題】  接続されるべきでない配線層が相互に接続されない半導体装置を提供する。【解決手段】  半導体記憶装置は、第１面を有する半導体基板１を含む。２つの第１ゲートトランジスタＳＴが第１面上に第１方向に沿って設けられる。ソース／ドレイン領域７はチャネル領域を挟む。第１層間絶縁膜１３は、２つの第１ゲートトランジスタの間の第１ゲート間領域を充填し、２つの第１ゲートトランジスタの上面より低い上面を有する。第２層間絶縁膜１５は、２つの第１ゲートトランジスタ上および第１層間絶縁膜上に設けられる。２つの配線層１６は、第２層間絶縁膜内に設けられ、第１方向と交わる方向に延び、相互に電気的に絶縁される。コンタクトプラグ１７は、第１層間絶縁膜および第２層間絶縁膜内に設けられ、配線層およびソース／ドレイン領域に接する。２つの配線層の相互間は、第２層間絶縁膜によって充填されている。【選択図】      図２
2006310454.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
前記第１面上に第１方向に沿って設けられた２つの第１ゲートトランジスタと、
前記第１ゲートトランジスタの下方のチャネル領域を挟むように前記第１面の表面に形成されたソース／ドレイン領域と、
２つの前記第１ゲートトランジスタの間の第１ゲート間領域を充填し、２つの前記第１ゲートトランジスタの上面より低い上面を有する第１層間絶縁膜と、
２つの前記第１ゲートトランジスタ上および前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、
前記第２層間絶縁膜内に設けられ、前記第１方向と交わる方向に延び、相互に電気的に絶縁された２つの配線層と、
前記第１層間絶縁膜および前記第２層間絶縁膜内に設けられ、前記配線層および前記ソース／ドレイン領域に接するコンタクトプラグと、
を具備し、２つの前記配線層の相互間は、前記第２層間絶縁膜によって充填されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲートトランジスタの上部は、金属化合物から構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート間領域において、前記第１面と前記第１層間絶縁膜との間と、前記第１ゲートトランジスタの側面と前記第１層間絶縁膜との間と、の少なくとも一方に設けられた、第１絶縁膜をさらに具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクトプラグは、
前記第１層間絶縁膜内に位置する第１部分と、
前記第２層間絶縁膜内に位置し、前記第１部分の平面形状より大きい平面形状を有する第２部分と、
を具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板の第１面上に、第１方向に沿う２つの第１ゲートトランジスタおよび前記第１ゲートトランジスタの下方のチャネル領域を挟むソース／ドレイン領域を形成する工程と、
２つの前記第１ゲートトランジスタの間の第１ゲート間領域を第１層間絶縁膜により充填する工程と、
前記第１層間絶縁膜の上面を後退させる工程と、
前記第１層間絶縁膜上および前記第１ゲートトランジスタ上に第２層間絶縁膜を堆積する工程と、
前記第２層間絶縁膜の表面を平坦化する工程と、
前記第１層間絶縁膜内に配線層を形成するとともに、前記第１層間絶縁膜および前記第２層間絶縁膜内に前記配線層と前記第１ゲート間領域の前記ソース／ドレイン領域に接するコンタクトプラグを形成する工程と、
を具備すること特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、不揮発性半導体記憶装置のセル部および周辺回路領域のコンタクトおよびメタル配線形成方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのセルアレイは、セルトランジスタと選択ゲートトランジスタとを有する。また、多くの場合、メモリとしての動作に必要な周辺回路が、メモリセルアレイとともに、１つの基板上に形成される。
【０００３】
セルトランジスタおよび選択ゲートトランジスタのゲート電極が、シリサイド化されることがある。こうすることにより、これらのゲート電極とコンタクトプラグとの間の抵抗を減少することができる。一方、周辺回路領域のトランジスタのゲート電極として機能するゲート構造を、高抵抗素子として使用する場合、このゲート構造はシリサイド化されない。このことに起因して、製造工程によっては以下に記載するような現象が発生する。
【０００４】
シリサイド化されないゲート構造は、バリア膜により覆われる。メモリセル領域および周辺回路領域の各ゲート電極およびゲート構造を覆うようにバリア膜が形成された後、シリサイド化されるゲート電極上の部分のバリア膜が除去される。このバリア膜の除去工程の際、バリア膜の下に位置する層間絶縁膜も、バリア膜との選択比を大きく取れないために、一部エッチングされる。この結果、ゲート電極相互間の層間絶縁膜の上面が、ゲート構造の上面より大幅に低くなる。
【０００５】
次に、シリサイド工程の後、半導体基板上の全面にさらなる層間絶縁膜が堆積される。この際、下層の層間絶縁膜の上面が後退した領域に沿って、上層の層間絶縁膜に窪みが形成される。この後、窪みと交差するようにビット線用の配線溝が形成され、窪みおよび配線溝が導電材により埋め込まれる。この結果、図２７に示すように、配線層１０３が形成される。この際、先に形成された窪みにも埋め込まれた導電材１０２により、各配線層１０３が相互に電気的に接続されてしまう。
【０００６】
また、配線層１０３の膜厚が下地の層間絶縁膜１０１の段差の影響を受けることによって、配線抵抗のバラツキが生じる事も懸念される。図２７において、参照符号１０４はコンタクトプラグである。
【０００７】
なお、バリア膜と、その下層の層間絶縁膜との選択比を大きく取ることにより、層間絶縁膜がエッチングされることを回避することも考えられる。しかしながら、層間絶縁膜およびバリア膜が要求する機能を十分に満たし、且つこれらの間の選択比を大きく取れるような材料の組み合わせは、今のところ実現されていない。
【０００８】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開2003-243619号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、接続されるべきでない配線層が相互に接続されてしまうことを回避可能な半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の第１の視点による半導体装置は、第１面を有する半導体基板と、前記第１面上に第１方向に沿って設けられた２つの第１ゲート構造と、前記第１ゲート構造の下方のチャネル領域を挟むように前記第１面の表面に形成されたソース／ドレイン領域と、２つの前記第１ゲート構造の間の第１ゲート間領域を充填し、２つの前記第１ゲート構造の上面より低い上面を有する第１層間絶縁膜と、２つの前記第１ゲート構造上および前記第１層間絶縁膜上に設けられた第２層間絶縁膜と、前記第２層間絶縁膜内に設けられ、前記第１方向と交わる方向に延び、相互に電気的に絶縁された２つの配線層と、前記第１層間絶縁膜および前記第２層間絶縁膜内に設けられ、前記配線層および前記ソース／ドレイン領域に接するコンタクトプラグと、を具備し、２つの前記配線層の相互間は、前記第２層間絶縁膜によって充填されていることを特徴とする。
【００１１】
本発明の第２の視点による半導体装置の製造方法は、半導体基板の第１面上に、第１方向に沿う２つの第１ゲート構造および前記第１ゲート構造の下方のチャネル領域を挟むソース／ドレイン領域を形成し、２つの前記第１ゲート構造の間の第１ゲート間領域を第１層間絶縁膜により充填し、前記第１層間絶縁膜の上面を後退させ、前記第１層間絶縁膜上および前記第１ゲート構造上に第２層間絶縁膜を堆積し、前記第２層間絶縁膜の表面を平坦化し、前記第１層間絶縁膜内に配線層を形成するとともに、前記第１層間絶縁膜および前記第２層間絶縁膜内に前記配線層と前記第１ゲート間領域の前記ソース／ドレイン領域に接するコンタクトプラグを形成する、ことを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、接続されるべきでない配線層が相互に接続されてしまうことを回避可能な半導体装置およびその製造方法を提供を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１実施形態）
図１（ａ）および図１（ｂ）乃至図１４（ａ）、図１４（ｂ）、図１４（ｃ）を参照して本発明の第１実施形態に係る半導体装置について説明する。図１（ａ）および図１（ｂ）は、本発明の第１実施形態に係る半導体装置の主要部を概略的に示す平面図である。図１（ａ）は、メモリセル領域を示し、図１（ｂ）は周辺回路領域を示している。図２（ａ）、図２（ｂ）、図２（ｃ）は、本発明の第１実施形態に係る半導体装置の主要部を概略的に示す断面図である。図２（ａ）、図２（ｂ）、図２（ｃ）は、図１（ａ）、図１（ｂ）のＩＩＡ−ＩＩＡ、ＩＩＢ−ＩＩＢ、ＩＩＣ−ＩＩＣに沿った断面構造に、それぞれ対応する。
【００１５】
なお、本実施形態、および後述の第２実施形態は、ＮＡＮＤ構造を例示している。
【００１６】
図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、例えばシリコンからなる半導体基板１の表面（第１面）に素子分離絶縁膜２が設けられる。素子分離絶縁膜２は、例えばＳＴＩ（shallow trench isolation）構造を有し、アクティブ領域ＡＡを区画する。
【００１７】
メモリセル領域のアクティブ領域の半導体基板１上に、メモリセルトランジスタ、選択ゲートトランジスタが設けられる。周辺回路領域の半導体基板１上に、ロジック回路を構成する高抵抗素子が設けられる。
【００１８】
メモリセルトランジスタは、ゲート構造（ゲートトランジスタ、ゲート電極）ＭＴおよびソース／ドレイン領域７を有する。選択ゲートトランジスタは、ゲート構造ＳＴおよびソース／ドレイン領域７を有する。高抵抗素子は、ゲート構造ＬＴから構成される。ゲート構造ＭＴ、ＳＴは、半導体基板１の表面の第１方向に沿う。第１方向は、図２（ａ）に垂直方向、図２（ｂ）の左右方向に対応する。
【００１９】
ゲート構造ＭＴ、ＳＴ、ＬＴは、半導体基板１上に順に積層されたゲート絶縁膜３、浮遊ゲート電極４、ゲート間絶縁膜５、制御ゲート電極６から構成される。浮遊ゲート電極４および制御ゲート電極６は、例えば導電性とされたポリシリコンから構成される。
【００２０】
ゲート構造ＳＴ、ＬＴのゲート間絶縁膜５は、開口を有しており、浮遊ゲート電極４と制御ゲート電極６とは電気的に接続されている。こうすることによって、選択ゲートトランジスタは、通常のトランジスタとして機能することができる。ゲート構造ＬＴの平面形状を適当な大きさとすることにより、この部分が抵抗素子として機能する。また、ゲート構造ＬＴの両側にソース／ドレイン領域７を形成することにより、これらでロジック回路の一部を構成するロジックトランジスタとして機能させることもできる。図では、周辺回路領域のソース／ドレイン領域７も示されている。
【００２１】
ソース／ドレイン領域７は、隣接するメモリセルトランジスタ、選択ゲートトランジスタによって共用されている。ゲート構造ＭＴ、ＳＴの制御ゲート電極の上部は、シリサイド化されることにより、例えば、ＣｏＳｉ等からなるシリサイド部８が形成されている。ゲート構造ＬＴは、高抵抗素子として機能するために、シリサイド化されない。
【００２２】
ゲート構造ＭＴとゲート構造ＳＴとの間には、層間絶縁膜１１が埋め込まれる。層間絶縁膜１１は、例えばＴＥＯＳ（tetraethoxysilane）、ＳｉＮ、およびこれらの積層膜等から構成される。層間絶縁膜１１は、ゲート構造ＬＴおよび周辺回路領域の半導体基板１の表面および側壁を覆う。ゲート構造ＭＴおよびゲート構造ＭＴ相互間の層間絶縁膜１１の上面は、シリサイド８の上面より若干低い。
【００２３】
例えばＳｉＮからなるバリア膜１２が、層間絶縁膜１１を覆う。また、バリア膜１２は、ゲート構造ＳＴ相互間の半導体基板１および素子分離絶縁膜２を覆う。バリア膜１２は、後述ゲート構造ＭＴ、ＳＴのシリサイド化に対する被膜として機能する。
【００２４】
ゲート構造ＳＴ相互間は、ＰＭＤ（pre-metal dielectrics）膜（層間絶縁膜）１３により埋め込まれる。層間絶縁膜１３は、良好に埋め込まれる材料により構成され、例えばＢＰＳＧ（borophosphosilicate glass）、ＢＳＧ（borosilicate glass）、ＰＳＺ（polysilazane）が用いられる。層間絶縁膜１３は、また、周辺回路領域において、半導体基板１上のバリア膜１２上に、ゲート構造ＬＴ上のバリア膜１２と同じ高さまで堆積される。ゲート構造ＳＴ相互間のゲート間絶縁膜１３の上面は、層間絶縁膜１１の上面より低い。これは、これらの材料のエッチングレートの違いによって、後述する工程において発生する。
【００２５】
ゲート構造ＳＴ相互間のＰＭＤ膜１３は、例えばＳｉＮ等のバリア膜１４により覆われている。また、周辺領域において、バリア膜１２およびＰＭＤ膜１３はバリア膜１４により覆われている。
【００２６】
バリア膜１２および１４上に、ＰＭＤ膜（層間絶縁膜）１５が設けられる。ＰＭＤ膜１５は、例えば、ＴＥＯＳ（tetraethoxysilane）により構成される。ＰＭＤ膜１５の表面内には、複数の配線層１６が設けられる。各配線層１６は、第１方向と交わる方向に延び、第１方向と交わる方向に沿って、相互に距離を有して並んで設けられる。
【００２７】
配線層１６は、コンタクトプラグ１７を介してアクティブ領域ＡＡ（ソース／ドレイン領域７）と接続される。コンタクトプラグ１７は、ＰＭＤ膜１３、１５、バリア膜１２、１４を貫通して、半導体基板１の表面に達する。
【００２８】
図２６は、図２（ａ）のＰＭＤ膜１５より上層の部分の一部を概略的に示す斜視図である。図２６に示すように、ＰＭＤ膜１５の表面に、配線層１６以外の溝、およびこの溝の中に設けられた導電材は存在しない。すなわち、図２７の窪み１０１に対応する部分は形成されず、配線層１６相互間はＰＭＤ膜１５により充填されている。よって、配線層１６（ビット線）が相互に接続されることが回避される。
【００２９】
次に、図３（ａ）、図３（ｂ）、図３（ｃ）乃至図１４（ａ）、図１４（ｂ）、図１４（ｃ）を用いて、図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）、図２（ｃ）の半導体装置の製造方法について説明する。図３（ａ）乃至図１４（ａ）は、図２（ａ）の断面構造の製造工程における１つの状態を順に示している。図３（ｂ）乃至図１４（ｂ）は、図２（ｂ）の断面構造の製造工程における１つの状態を順に示している。図３（ｃ）乃至図１４（ｃ）は、図２（ｃ）の断面構造の製造工程における１つの状態を順に示している。
【００３０】
図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、素子分離絶縁膜２、メモリセルトランジスタ、選択ゲートトランジスタ、ロジックトランジスタが形成される。そして、ゲート間絶縁膜１２が形成される。メモリセルトランジスタ、選択ゲートトランジスタ、ロジックトランジスタが形成されるまでの工程には、種々の形態が有り得るが、以下に典型的なものについて説明する。
【００３１】
まず、半導体基板１の表面上に、ゲート絶縁膜３となる絶縁膜と浮遊ゲート電極４となる導電膜が、熱酸化法、ＣＶＤ（chemical vapor deposition）法等を用いて順次形成される。次に、これら絶縁膜、導電膜、半導体基板１内に、例えばリソグラフィー工程、およびＲＩＥ（reactive ion etching）等の異方性エッチングを用いて、溝が形成される。そして、この溝内に絶縁膜が埋め込まれ、次いで、この絶縁膜の上面を、半導体基板１の表面よりやや低い程度まで後退させることにより、素子分離絶縁膜２が形成される。
【００３２】
次に、浮遊ゲート電極となる導電膜の上に、ゲート間絶縁膜５となる絶縁膜、制御ゲート電極６となる導電膜が、順次形成される。次に、ここまで堆積された絶縁膜および導電膜が、リソグラフィー工程およびエッチングによりパターニングされる。この結果、ゲート構造ＭＴ、ＳＴ、ＬＴが形成される。
【００３３】
このように、ゲート構造ＭＴ、ＳＴ、ＬＴは、同じ工程により形成されるので、同じ高さを有する。
【００３４】
次に、イオン注入により、ソース／ドレイン領域７が形成される。
【００３５】
次に、ここまでで得られる構造上の全面に、層間絶縁膜１１が堆積される。この結果、ゲート構造ＳＴ相互間および周辺回路領域の半導体基板１の表面、各ゲート構造ＭＴ、ＳＴ、ＬＴの表面は、層間絶縁膜１１により覆われる。また、ゲート構造ＳＴ、ＭＴ間は、層間絶縁膜１１により埋め込まれる。
【００３６】
次に、層間絶縁膜１１上に、ゲート構造ＳＴ相互間の領域に開口を有するマスク材（図示せぬ）が形成される。この開口は、図１（ａ）を縦断する方向に延びる。次に、図４（ａ）、図４（ｂ）、図４（ｃ）に示すように、このマスク材をマスクとしたエッチングにより、ゲート構造ＳＴ相互間の層間絶縁膜１１が除去される。この際、ゲート構造ＳＴの上面の一部が露出する。
【００３７】
次に、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、ここまでの工程により得られた構造上の全面にバリア膜１２が形成される。この結果、層間絶縁膜１１上、ゲート構造ＳＴ相互間の半導体基板１上および素子分離絶縁膜２上、ゲート構造ＳＴの上面の一部および側面がバリア膜１２により覆われる。また、ゲート構造ＬＴの周囲も、バリア膜１２により覆われる。
【００３８】
次に、図６（ａ）、図６（ｂ）、図６（ｃ）に示すように、バリア膜１２上の全面に、ＰＭＤ膜１３が形成される。この際、ゲート構造ＳＴ相互間は、ＰＭＤ膜１３により埋め込まれる。
【００３９】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、バリア膜１２をストッパーとしたＣＭＰ（chemical mechanical polishing）により、ＰＭＤ膜１３が平坦化される。
【００４０】
次に、ここまでの工程で得られた構造の、周辺回路領域内の全面にマスク材（図示せぬ）が形成される。次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、このマスク材をマスクとして、ゲート構造ＭＴ、ＳＴ上のバリア膜１２が、例えばＲＩＥ、ウェットエッチングにより除去される。ウェットエッチングの条件は、ＰＭＤ膜１３に対してできるだけ選択比の高いものであることが望ましい。しかしながら、何れのエッチングによっても、各膜の機能を十分に確保するように選択された材料の間の関係から、バリア膜１２とＰＭＤ膜１３に十分な選択比を取れない場合が多い。このため、図８（ａ）、図８（ｂ）に示すように、ＰＭＤ膜１３の上面が一部エッチングされる。この結果、ＰＭＤ膜１３の上面と、ゲート構造ＭＴ、ＳＴの上面との間に段差が生じる。
【００４１】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、ゲート構造ＭＴ、ＳＴ上にシリサイドの材料となる、例えばコバルトが堆積され、熱処理が行われることにより、シリサイド部８が形成される。シリサイド化反応により、ゲート構造ＭＴ、ＳＴの上面が隆起する。このため、ゲート構造ＭＴ、ＳＴの上面と、ゲート構造ＭＴ、ＳＴ間の層間絶縁膜１１の上面との間に段差が生じる。次に、シリサイド部８上、層間絶縁膜１１上、バリア膜１２上、ＰＭＤ膜１３上に、バリア膜１４が堆積される。
【００４２】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、ここまでで得られる構造上の全面に、例えばＣＶＤにより、ＰＭＤ膜１５が堆積される。この際、ゲート構造ＭＴ、ＳＴ間、およびゲート構造ＳＴ相互間に窪みが形成されているため、これら窪みの上方のＰＭＤ膜１５に窪み２１が形成される。ＰＭＤ膜１５の厚さは、形成される窪み２１の底面が、少なくとも、図２に示す完成品のＰＭＤ膜１５の上面より高くに位置するように設定される。ゲート構造ＳＴ相互間の窪み２１は、平面において、各ゲート構造ＳＴ相互間の領域を縦断する形状を有する。
【００４３】
なお、ＣＶＤにより形成される膜を厚くするほど、この膜の形状が下地の膜の形状から受ける影響はより多く打ち消される。このため、図１０（ａ）、図１０（ｂ）、図１０（ｃ）の工程で形成されるＰＭＤ膜１５の厚さを非常に厚くすることにより、窪み２１を消失させることも考えられる。しかしながら、ＰＭＤ膜１５を厚くし過ぎると、コンタクトプラグ１７のためのコンタクトホールの形成が困難になる。
【００４４】
特に、周辺回路領域でのコンタクトホール形成が非常に困難になる。すなわち、本実施形態のように浮遊ゲート電極、制御ゲート電極を有する積層型ゲート構造は、通常のトランジスタのゲート構造より高い。このため、メモリセル領域および周辺回路領域に同じ高さまでＰＭＤ膜が形成された場合、通常のゲート構造上のＰＭＤ膜は、積層型のゲート構造上の部分より厚くなる。このため、通常のゲート構造の部分でのコンタクトホールの形成は、さらに困難になる。以上より、ＰＭＤ膜１５を非常に厚くする手法を取ることは、他の工程に補填不能な影響を与えるので、現実的ではない。
【００４５】
なお、参考までに、ゲート構造とこの上の層間絶縁膜の厚さの比は、通常の積層ゲート構造の場合、例えば、１：２乃至３であるのに対し、積層構造のゲート構造の場合、１：１乃至１．５である。
【００４６】
本実施形態では、後述のように、ＰＭＤ膜１５を厚くする手法を取らずに、窪み２１が形成されることが回避される。このため、本実施形態のＰＭＤ膜１５は、ＰＭＤ膜を厚くすることにより窪み２１を消滅させる方法の場合の厚さより薄い。
【００４７】
次に、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、ＰＭＤ膜１５の上面が、先に形成された窪み２１が除去されるまで、例えばＣＭＰにより平坦化される。
【００４８】
次に、図１２（ａ）、図１２（ｂ）、図１２（ｃ）に示すように、リソグラフィー工程およびＲＩＥ等のエッチングにより、ＰＭＤ膜１５内のコンタクトプラグ１７形成予定領域に、半導体基板１に達するコンタクトホール２２が形成される。
【００４９】
次に、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、リソグラフィー工程およびＲＩＥ等のエッチングにより、所定のパターンを有する配線溝２３が形成される。配線溝２３は、例えば、コンタクトホール２２と接続された、いわゆるデュアルダマシン構造を有する。
【００５０】
次に、図１４（ａ）、図１４（ｂ）、図１４（ｃ）に示すように、ここまでで得られる構造上の全面に、配線層１６およびコンタクトプラグ１７となる導電膜が堆積される。この結果、コンタクトホール２２および配線溝２３が埋め込まれる。
【００５１】
次に、図２（ａ）、図２（ｂ）、図２（ｃ）に示すように、ＰＭＤ膜上１３上の導電膜が除去されることにより、配線層１６およびコンタクトプラグ１７が形成される。この後、所望に応じて、さらなる層間絶縁膜が形成され、この層間絶縁膜内に配線層およびコンタクトプラグが形成される。
【００５２】
なお、ゲート構造ＬＴがトランジスタのゲート電極として用いられる場合に、ゲート構造の上面をシリサイド化することも可能である。図１５は、第１実施形態の変形例に係る半導体装置の主要部を概略的に示す断面図である。メモリセル領域は、図２（ａ）および図２（ｂ）と同じである。図１５に示すように、ゲート構造ＬＴの上面には、メモリセル領域と同様に、シリサイド部８が形成されている。ゲート構造ＬＴの側面上の層間絶縁膜１１およびバリア膜１２の上面は、ゲート構造ＬＴの上面より低い位置に位置する。
【００５３】
半導体基板１の上方のＰＭＤ膜１３の上面は、ゲート構造ＳＴ（図２（ａ）を参照）相互間のＰＭＤ膜１３の上面と同じ高さに位置する。バリア膜１４は、ＰＭＤ膜１３、およびゲート構造ＬＴの上面を覆う。
【００５４】
次に、図１５の半導体装置の製造方法について、図１６乃至図１８を参照して説明する。図１６乃至図１８は、図１５の半導体装置の製造工程における１つの状態を順に示している。図１６は、図８における周辺回路領域の状態に対応する。同様に、図１７、図１８は、図９、図１０における周辺回路領域の状態に対応する。
【００５５】
まず、図７（ａ）、図７（ｂ）、図７（ｃ）までの工程が行われる。次に、図８（ａ）、図８（ｂ）、図１６に示すように、ゲート構造ＭＴ、ＳＴ、ＬＴ上のバリア膜１２が除去される。この際に用いられるマスク材（図示せぬ）は、シリサイド化されるゲート構造ＬＴの上方に開口を有する。この工程の際に、ゲート構造ＬＴの周囲のＰＭＤ膜１３の上面も後退する。
【００５６】
次に、図９（ａ）、図９（ｂ）、図１７に示すように、ゲート構造ＭＴ、ＳＴ、ＬＴの上面にシリサイド部８が形成される。次に、ここまでで得られる構造上の全面にバリア膜１４が形成される。この結果、ゲート構造ＬＴの上面は、バリア膜１４により覆われる。
【００５７】
次に、図１０（ａ）、図１０（ｂ）、図１８に示すように、バリア膜１４上の全面にＰＭＤ膜１５が堆積される。ＰＭＤ膜１５は、メモリセル領域と同様に、ゲート構造ＬＴの上面と、ＰＭＤ膜１３の上面との段差に起因して、ＰＭＤ膜１３の上方に窪み２１を有する。
【００５８】
この後、図１１（ａ）および図１１（ｂ）乃至図１３（ａ）および図１３（ｂ）と同じ工程が行われる。そして、図２（ａ）、図２（ｂ）、図１５に示すように、ＰＭＤ膜１３上の導電膜が除去されることにより、配線層１６およびコンタクトプラグ１７が形成される。
【００５９】
本発明の第１実施形態に係る半導体装置によれば、ゲート構造ＭＴ、ＳＴ、ＬＴの上に設けられるＰＭＤ膜１５の形成後、ＰＭＤ膜１５の表面が平坦化される。このため、ＰＭＤ膜１５の堆積時に、その表面に不可避的に形成される窪み２１を消失させることができる。よって、ＰＭＤ膜１５の表面に配線層１６が形成される際に、これら配線層１６が、窪み２１に埋め込まれた導電材によって相互に接続されることを回避できる。
【００６０】
（第２実施形態）
第２実施形態では、コンタクトプラグ１７の形状が第１実施形態のそれと異なる。図１９（ａ）、図１９（ｂ）乃至図２５（ａ）、図２５（ｂ）を参照して本発明の第２実施形態について説明する。図１９（ａ）、図１９（ｂ）は、本発明の第２実施形態に係る半導体装置の主要部を概略的に示す断面図である。平面構造は、第１実施形態（図１（ａ））と同じである。図１９（ａ）、図１９（ｂ）は、図１（ａ）、図１（ｂ）のＩＩＡ−ＩＩＡ、ＩＩＢ−ＩＩＢに沿った断面構造に、それぞれ対応する。なお、周辺回路領域の構造および各製造工程における状態は、第１実施形態（変形例を含む）と同じであるので省略する。
【００６１】
図１９（ａ）、図１９（ｂ）に示すように、コンタクトプラグ１７は、上下方向に分布する第１部分１７ａ、第２部分１７ｂとから構成される。第１部分１７ａは、コンタクトプラグ１７の下側の部分を構成し、半導体基板１と接する。第２部分１７ｂは、コンタクトプラグ１７の上側の部分を構成し、配線層１６と接続され、第１部分１７ａより大きい平面形状を有する。第１部分１７ａと第２部分１７ｂとの境界は、例えばバリア膜１４の上面と同じ高さである。
【００６２】
次に、図２０（ａ）および図２０（ｂ）乃至図２５（ａ）および図２５（ｂ）を用いて、図１９（ａ）および図１９（ｂ）の半導体装置の製造方法について説明する。図２０（ａ）乃至図２５（ａ）は、図１９（ａ）の断面構造の製造工程における１つの状態を順に示している。図２０（ｂ）乃至図２５（ｂ）は、図１９（ｂ）の断面構造の製造工程における１つの状態を順に示している。
【００６３】
まず、図９（ａ）および図９（ｂ）までの工程が行われる。次に、ここまでで得られる構造上の全面に、ゲート構造ＳＴ相互間のコンタクトプラグ１７の第１部分１７ａを形成するための開口を有するマスク材（図示せぬ）が、リソグラフィー工程等を用いて形成される。この開口は、平面において、各ゲート構造ＳＴ間の領域を貫く方向（図１（ａ）の上下方向）に沿った直線形状を有する。
【００６４】
次に、図２０（ａ）および図２０（ｂ）に示すように、このマスク材を用いてＲＩＥ等のエッチングを行うことにより、バリア膜１４が除去される。バリア膜１４とＰＭＤ膜１３の選択比を大きく取ることは、上記のように、これらの膜の機能に適切な材料の関係から困難である。このため、この工程において、ＰＭＤ膜１３の上部が一部後退し、この結果、ＰＭＤ膜１３の上部に溝３１が形成される。
【００６５】
次に、図２１（ａ）および図２１（ｂ）に示すように、図１０（ａ）、図１０（ｂ）、図１０（ｃ）と同じ工程によって、バリア膜１４上にＰＭＤ膜１５が堆積される。この際、溝３１もＰＭＤ膜１５によって埋め込まれる。なお、本実施形態のＰＭＤ膜１３の上面の一部が第１実施形態のそれより低いことにより、ゲート構造ＳＴ相互間の段差が大きい。このため、窪み２１の形状も第１実施形態のそれより大きい。
【００６６】
次に、図２２（ａ）および図２２（ｂ）に示すように、図１１（ａ）、図１１（ｂ）、図１１（ｃ）と同じ工程によって、ＰＭＤ膜１５の上面が平坦化される。
【００６７】
次に、図２３（ａ）および図２３（ｂ）に示すように、図１２（ａ）、図１２（ｂ）、図１２（ｃ）と同じ工程によって、ＰＭＤ膜１３、１５内にコンタクトホール２２が形成される。このコンタクトホール２２は、平面において溝３１を包含する開口を有するマスク材（図示せぬ）を用いてエッチングにより形成される。このエッチングの際、バリア膜１４の上面より下の部分では、溝３１が、半導体基板１まで掘り下げられることにより半導体基板１に達する。
【００６８】
次に、図２４（ａ）および図２４（ｂ）に示すように、図１３（ａ）、図１３（ｂ）、図１３（ｃ）と同じ工程によって、配線溝２３が形成される。
【００６９】
次に、図２５（ａ）および図２５（ｂ）に示すように、図１４（ａ）、図１４（ｂ）、図１４（ｃ）と同じ工程によって、ここまでで得られる構造上の全面に、配線層１６およびコンタクトプラグ１７となる導電膜が堆積される。
【００７０】
次に、図１９（ａ）および図１９（ｂ）に示すように、ＰＭＤ膜１５上の導電膜が除去される。この後、所望に応じて、さらなる層間絶縁膜が形成され、この層間絶縁膜内に配線層およびコンタクトプラグが形成される。
【００７１】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同じく、ゲート構造ＭＴ、ＳＴ、ＬＴの上に設けられるＰＭＤ膜１５の形成後、ＰＭＤ膜１５の表面が平坦化される。このため、第１実施形態と同じ効果を得られる。
【００７２】
また、第２実施形態によれば、コンタクトプラグ１７のためのコンタクトホールが、２つのエッチング工程により形成される。このため、半導体装置の微細化に伴って、発生する、コンタクトホールの形成不良、複数のコンタクトホール相互間の接続、等の問題を回避できる。コンタクトホールが２つのエッチング工程により形成される場合、ＰＭＤ膜１５の堆積時に、その表面に形成される窪み２１は、第１実施形態の場合以上に大きい。このため、本実施形態のように窪み２１を、消失させる工程を設けることは、コンタクトホールを２つのエッチング工程により形成される場合、特に有効である。
【００７３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態に係る半導体装置を示す平面図。
【図２】第１実施形態に係る半導体装置を示す断面図。
【図３】図１、図２の半導体装置の製造工程における１つの状態を示す断面図。
【図４】図３に続く状態を示す断面図。
【図５】図４に続く状態を示す断面図。
【図６】図５に続く状態を示す断面図。
【図７】図６に続く状態を示す断面図。
【図８】図７に続く状態を示す断面図。
【図９】図８に続く状態を示す断面図。
【図１０】図９に続く状態を示す断面図。
【図１１】図１０に続く状態を示す断面図。
【図１２】図１１に続く状態を示す断面図。
【図１３】図１２に続く状態を示す断面図。
【図１４】図１３に続く状態を示す断面図。
【図１５】第１実施形態の変形例に係る半導体装置の断面図。
【図１６】図１５の半導体装置の製造工程における１つの状態を示す図。
【図１７】図１６に続く状態を示す断面図。
【図１８】図１７に続く状態を示す断面図。
【図１９】第１実施形態に係る半導体装置を示す断面図。
【図２０】図１９の半導体装置の製造工程における１つの状態を示す図。
【図２１】図２０に続く状態を示す断面図。
【図２２】図２１に続く状態を示す断面図。
【図２３】図２２に続く状態を示す断面図。
【図２４】図２３に続く状態を示す断面図。
【図２５】図２４に続く状態を示す断面図。
【図２６】第１実施形態に係る半導体記憶装置の一部を概略的に示す斜視図。
【図２７】従来の半導体装置の製造工程における１つの状態を示す斜視図。
【符号の説明】
【００７５】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…浮遊ゲート電極、５…ゲート間絶縁膜、６…制御ゲート電極、７…ソース／ドレイン領域、８…シリサイド、１１…層間絶縁膜、１２、１４…バリア膜、１３、１５…ＰＭＤ膜、１６…配線層、１７…コンタクトプラグ、１７ａ…コンタクトプラグの第１部分、１７ｂ…コンタクトプラグの第２部分、２１…窪み、２２…コンタクトホール、２３…配線溝、３１…溝、ＡＡ…アクティブ領域、ＭＴ、ＳＴ、ＬＴ…ゲート構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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