(57)【要約】【課題】特定のアドレスをリフレッシュ対象とするリフレッシュ動作を短期間で繰り返し行いつつ特定アドレスのリフレッシュ動作に伴う不良の解析を行う方法を提供すること。【解決手段】  リフレッシュカウンタ２０のカウンタ出力１０４が特定のアドレスに関連した特定値となった際に、カウンタ制御部１０を用いて、リフレッシュカウンタ２０のカウント機能を停止させてカウンタ出力１０４を特定値に固定する。それにより、特定のアドレスがリフレッシュ対象に含まれる状態を維持して、当該状態にて不良発生原因を解析する。【選択図】図１
2006260630.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュ動作の回数をカウントしてカウンタ出力を生成するリフレッシュカウンタと、前記カウンタ出力に応じてリフレッシュ対象となる複数のワード線を同時に活性化するデコーダを備えた半導体記憶装置における不良解析方法であって、
前記カウンタ出力が特定のアドレスに関連した特定値となった際に前記リフレッシュカウンタのカウント機能を停止させて前記カウンタ出力を前記特定値に固定することにより、前記特定のアドレスがリフレッシュ対象に含まれる状態を維持して、当該状態にて不良発生原因を解析する不良解析方法。
【請求項２】
リフレッシュ動作の回数をカウントしてカウンタ出力を生成するリフレッシュカウンタと、前記カウンタ出力に応じてリフレッシュ対象となる複数のワード線を同時に活性化するデコーダを備えた半導体記憶装置において、
前記リフレッシュカウンタのカウント動作を停止させて前記カウンタ出力が変化しないように制御するカウンタ制御部を更に備えた半導体記憶装置。
【請求項３】
前記カウンタ制御部は、リフレッシュ動作の実行をパルス形式で指示するリフレッシュ信号用の第１入力部と、前記リフレッシュカウンタのカウント動作の停止を示す停止信号用の第２入力部と、カウンタ制御信号を出力する出力部を備え、前記停止信号がインアクティブな状態においては前記リフレッシュ信号を前記カウンタ制御信号として出力する一方、前記停止信号がアクティブな状態においては前記リフレッシュ信号に代えて固定値を前記カウンタ制御信号として出力するものであり、
前記リフレッシュカウンタは、前記カウンタ制御信号上のパルスの数をカウントして前記カウンタ出力を生成するものである
請求項２記載の半導体記憶装置。
【請求項４】
前記カウンタ制御部は、一の入力部を前記第１入力部とした２入力ＡＮＤゲートを備えており、且つ、
前記カウンタ制御部は、前記ＡＮＤゲートの他の入力部に対して、前記停止信号がインアクティブな状態においては“Ｈ”が入力され、前記停止信号がアクティブな状態においては“Ｌ”が入力されるように、構成されている
請求項３記載の半導体記憶装置。
【請求項５】
ＤＲＡＭ装置である、請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
擬似ＳＲＡＭ装置である、請求項２乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リフレッシュ機能を有する半導体記憶装置に関し、特に半導体記憶装置において発生した不良を解析する方法に関する。
【背景技術】
【０００２】
最近のＤＲＡＭや擬似ＳＲＡＭなどの半導体記憶装置においては、同時に複数のワード線にかかるメモリセルのリフレッシュが行われる（例えば、特許文献１又は特許文献２参照）。即ち、アクセス動作時に活性化されるワード線の本数よりも、リフレッシュ動作時に活性化されるワード線の本数は多い。
【０００３】
【特許文献１】特開２００２−１５０７７０
【特許文献２】特開平０９−１８０４４２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置において不良が生じた場合、その不良発生のメカニズムを特定すべく不良解析が行われる。この際、不良が生じる状況又は不良が生じそうな状況を再現する必要がある。
【０００５】
ここで、上述したように、最近の半導体記憶装置においては、アクセス動作時に活性化されるワード線よりもリフレッシュ動作時に活性化されるワード線の本数の方が多いことから、アクセス動作時に発生するノイズよりもリフレッシュ動作時に発生するノイズは大きいものと予想される。
【０００６】
ノイズ発生量が大きければそのノイズに起因した不良発生の確率も高くなる。即ち、例えば、特定のアドレスのメモリセルに不良が生じた場合、当該特定のアドレスを対象に含むようなリフレッシュ動作が不良発生に関与している可能性が高い。
【０００７】
上記を鑑みて、特定のアドレスを対象に含むようなリフレッシュ動作を繰り返して再現し、その状況下において不良解析を行いたいという要求がある。
【０００８】
一方、不良解析に要する時間は短いほうが好ましい。
【０００９】
そこで、本発明は、特定のアドレスをリフレッシュ対象とするリフレッシュ動作を短期間で繰り返し行いつつ特定アドレスのリフレッシュ動作に伴う不良の解析を行う方法及びそれを可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上述した課題を解決するための手段として、リフレッシュ動作の回数をカウントしてカウンタ出力を生成するリフレッシュカウンタと、前記カウンタ出力に応じてリフレッシュ対象となる複数のワード線を同時に活性化するデコーダを備えた半導体記憶装置における不良解析方法であって、
前記カウンタ出力が特定のアドレスに関連した特定値となった際に前記リフレッシュカウンタのカウント機能を停止させて前記カウンタ出力を前記特定値に固定することにより、前記特定のアドレスがリフレッシュ対象に含まれる状態を維持して、当該状態にて不良発生原因を解析する不良解析方法を提供する。
【００１１】
また、本発明は、上述した課題を解決するための手段として、リフレッシュ動作の回数をカウントしてカウンタ出力を生成するリフレッシュカウンタと、前記カウンタ出力に応じてリフレッシュ対象となる複数のワード線を同時に活性化するデコーダを備えた半導体記憶装置において、
前記リフレッシュカウンタのカウント動作を停止させて前記カウンタ出力が変化しないように制御するカウンタ制御部を更に備えた半導体記憶装置を提供する。
【００１２】
前記カウンタ制御部は、リフレッシュ動作の実行をパルス形式で指示するリフレッシュ信号用の第１入力部と、前記リフレッシュカウンタのカウント動作の停止を示す停止信号用の第２入力部と、カウンタ制御信号を出力する出力部を備え、前記停止信号がインアクティブな状態においては前記リフレッシュ信号を前記カウンタ制御信号として出力する一方、前記停止信号がアクティブな状態においては前記リフレッシュ信号に代えて固定値を前記カウンタ制御信号として出力するものである。この場合、前記リフレッシュカウンタは、前記カウンタ制御信号上のパルスの数をカウントして前記カウンタ出力を生成する。
【００１３】
前記カウンタ制御部は、一の入力部を前記第１入力部とした２入力ＡＮＤゲートを備えており、前記カウンタ制御部は、前記ＡＮＤゲートの他の入力部に対して、前記停止信号がインアクティブな状態においては“Ｈ”が入力され、前記停止信号がアクティブな状態においては“Ｌ”が入力されるように、構成されているものとしても良い。
【００１４】
上記半導体記憶装置は、リフレッシュカウンタを利用してリフレッシュ対象となるワード線のアドレス（即ち、ロウ・アドレス）を生成するものであれば良い。具体的には、ＤＲＡＭ装置であっても良く、擬似ＳＲＡＭ装置であっても良い。
【発明の効果】
【００１５】
本発明による不良解析方法は、特定のアドレスをリフレッシュ対象とするリフレッシュ動作を短期間で繰り返し行いつつ特定アドレスのリフレッシュ動作に伴う不良の解析を行うことを可能とする。
【００１６】
また、本発明による半導体記憶装置は、当該不良解析を実現することができる。
【００１７】
更に、本発明による半導体記憶装置において、当該不良解析を実現するための手段は、リフレッシュカウンタのカウント機能を停止させるものであり、例えば、特定のアドレスをデコーダに直接供給するような構成と比較して、簡素なものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態による半導体記憶装置について図１乃至図３を参照して詳細に説明する。本実施の形態による半導体記憶装置はモードレジスタ（図示せず）を備えるＳＤＲＡＭ装置である。この実施の形態によるＳＤＲＡＭ装置は、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  ＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ）規格に準拠しており、モードレジスタ設定コマンド（ＭＲＳコマンド）入力時にＡ７ピン（外部ピン）を“Ｈ”とすると共にＡ０ピン−Ａ６ピン及びＡ８ピン−Ａ１３ピンに所定の値を入力することにより、所定のテストモードに入ることができるように設計されている。加えて、このＳＤＲＡＭ装置は、所定のテストモードに入ると、テストモードフラグがアサートされるように構成されている。本実施の形態においては、このテストモードフラグのアサート／ネゲートがリフレッシュカウンタ制御に利用されている。なお、モードレジスタ及びテストモードについては例えば特開２００２−２３０９９６などでも確認することができる。
【００１９】
図１に示されるように、本実施の形態による半導体記憶装置は、カウンタ制御部１０、リフレッシュカウンタ２０、ロウ・デコーダ３０及びメモリセルアレイ４０を備えている。なお、図１においては、本発明の実施の形態の説明に要する構成要素のみが描かれており、その他は省略されている。
【００２０】
カウンタ制御部１０は、第１入力部と第２入力部とを備えており、第１入力部に入力されるリフレッシュコマンド信号１０１と第２入力部に入力されるテストモードフラグ１０２に基づいてカウンタ制御信号１０３を生成する。ここで、リフレッシュコマンド信号１０１は、リフレッシュ動作の実行をパルス形式で指示するものである。即ち、リフレッシュコマンド信号１０１上では、リフレッシュ動作の回数に応じてパルスが生じている。
【００２１】
詳しくは、カウンタ制御部１０は、テストモードフラグ１０２がネゲートされている間は、リフレッシュコマンド信号１０１をカウンタ制御信号１０３として出力し、テストモードフラグ１０２がアサートされている間は、カウンタ制御信号として固定値を出力する。即ち、テストモードフラグ１０２がネゲートされている間、カウンタ制御信号１０３上ではリフレッシュ動作の回数に応じてパルスが伝達されているが、テストモードフラグ１０２がアサートされると、リフレッシュ動作時であってもカウンタ制御信号１０３は変化しないこととなる。
【００２２】
リフレッシュカウンタ２０は、カウンタ制御信号１０３を受けて、カウンタ出力１０４を出力する。このリフレッシュカウンタ２０は、既存のものと同じ構成を備えており、カウンタ制御信号１０３に含まれるパルスをカウントアップしてカウンタ出力１０４を生成する。なお、カウンタ出力１０４は、内部アドレスとも呼ばれる。
【００２３】
ロウ・デコーダ３０も、既存のものと同じ構成を備えており、カウンタ出力１０４をデコードして複数のロウ・アドレス１０５を生成し、そのロウ・アドレスに対応する複数のワード線を活性化する。これにより、メモリセルアレイ４０に含まれるメモリセルのうち、複数のワード線にかかるメモリセルに対してリフレッシュが行われる。
【００２４】
ここで、リフレッシュカウンタ２０の生成するカウンタ出力１０４がどの内部アドレスを指しているかは種々の既知の技術を利用することにより知ることができる。
【００２５】
一例としては、リフレッシュカウンタがリセット機能を有する場合において、そのリセット機能を利用するものが挙げられる。例えば、リフレッシュカウンタ２０をリセットした後、入力したリフレッシュコマンドの数を数えておけば、カウンタ出力１０４を直接的にモニタせずとも、リフレッシュカウンタ２０がどの値を出力しているのか知ることができる。ロウ・デコーダ３０がカウンタ出力１０４をどのようにデコードするかは既知であるので、内部アドレスが分かれば、実際に活性化されるワード線がどれなのか、即ち、ロウ・アドレス１０５も知ることができる。従って、ロウ・アドレス１０５に直接的な検査対象としたい特定のアドレスが含まれているか否かを知ることは容易に行える。
【００２６】
他の例としては、リフレッシュコマンド発行時に外部端子ＤＱから入力されたデータをリフレッシュ対象となっているアドレスに書き込むことのできるようなテストモードを利用するものが挙げられる。まず、当該テストモードにエントリした後、１回目のリフレッシュコマンド発行時に“０”を書き込み、２回目以降のリフレッシュコマンド発行時には“１”を書き込むこととして、これをリフレッシュカウンタが一回りするまで行う。次いで、アドレスを順次変更しながらリード動作を行い、“０”の書き込まれているアドレスを特定する。この“０”は、最初のリフレッシュコマンド発行時に書き込まれたものであり、従って、“０”の書き込まれているアドレスが当該テストモードに入った時点でリフレッシュカウンタにより指定されていた内部アドレスに対応するアドレスである。このようにして、リフレッシュカウンタにより示されている内部アドレスに対応するアドレスを知ることができ、当該アドレスからリフレッシュカウンタにより示されている内部アドレスを知ることもできる。なお、この例は先に掲げた例と異なり、リフレッシュカウンタのリセット機能を利用しないものであり、リセット機能を有しないリフレッシュカウンタにも適応可能である。
【００２７】
以上説明した本実施の形態による半導体記憶装置においては、カウンタ制御部１０を用いることにより、ロウ・アドレス１０５に直接的な検査対象としたい特定のアドレスが含まれた時点で、リフレッシュカウンタ２０のカウント機能を停止させることができる。これにより、リフレッシュカウンタ２０は、特定のアドレスに関連したカウンタ出力（内部アドレス）１０４を出力しつづけることとなる。従って、特定のアドレスをリフレッシュ対象としたリフレッシュ動作を繰り返すことができ、その状態において不良解析を行うことができる。
【００２８】
図２は、本実施の形態によるカウンタ制御部１０及びリフレッシュカウンタ２０の具体的な構成を示すものであり、図３は、各部の信号変化を示すタイミングチャートである。
【００２９】
図２に示されるように、本実施の形態によるカウンタ制御部１０は、インバータ１１及び２入力ＡＮＤゲート１２を備えている。ＡＮＤゲート１２の一方の入力部にはリフレッシュコマンド信号１０１が入力されており、他方の入力部にはインバータ１１を介してテストモードフラグ１０２が入力されている。この構成から明らかなように、テストモードフラグ１０２が“Ｌ”であるときは、ＡＮＤゲート１２はリフレッシュコマンド信号１０１の変化に応じて変化するカウンタ制御信号１０３を出力する。一方、テストモードフラグ１０２が“Ｈ”である間、ＡＮＤゲート１２は常に“Ｌ”を出力し続ける。
【００３０】
リフレッシュカウンタ２０は、入力側ＡＮＤゲート２１、フリップフロップ（Ｆ／Ｆ）２２及び出力側ＡＮＤゲート２３を１セットとして、これをｎセット（ｎは自然数）縦続接続してなるものである。ここで、各フリップフロップ２２にはリセット端子（ＲＳＴ）が設けられており、リセット端子にはパワーアップ信号線２００が接続されている。これにより、半導体記憶装置に電源が供給されると、各フリップフロップ２２はリセットされ、カウンタ出力１０４は初期値（０）となる。
【００３１】
リフレッシュ動作時にデコーダ３０が選択すべきワード線のアドレスは、リフレッシュカウンタから出力された内部アドレスをデコードすることによって得られる。内部アドレスの桁数（バス幅）は、通常のライト・リードの動作時に外部端子から入力されるアドレスの桁数よりも少ないため、リフレッシュ動作時に内部アドレスによって同時に選択されるワード線本数は通常動作時よりも多くなる。
【００３２】
図３を参照すると、Ｔ０〜Ｔ２の間は、テストモードフラグ１０２がネゲートされていたため、リフレッシュコマンド信号１０１の変化に応じてカウンタ制御信号１０３にパルスが現れている。リフレッシュカウンタ２０は、カウンタ制御信号１０３上に現れたパルスの数をカウントしているので、カウント出力１０４はリフレッシュコマンド発行毎にインクリメントされている。
【００３３】
しかし、Ｔ３において、ＭＲＳコマンドが発行されると共にＡ７を“Ｈ”としＡ０−Ａ６及びＡ８−Ａ１３を所定の値にすることにより所定のテストモードに入ると、テストモードフラグ１０２がアサートされる。これにより、Ｔ４以降のサイクルではリフレッシュコマンドが発行されてもカウンタ制御信号１０３上には信号変化は現れず、カウンタ制御信号１０３は固定値をとりつづける。即ち、リフレッシュコマンドはカウンタ制御部１０までしか到達せず、リフレッシュカウンタ２０には伝達されない。そのため、リフレッシュカウンタ２０はカウント機能を停止し、直前のカウンタ出力１０４を出力し続ける。この意味において、本実施の形態によるテストモードフラグ１０２はリフレッシュカウンタ２０のカウント動作の停止を示す停止信号である。
【００３４】
図３に示された例では、所定のテストモードに入る直前のカウンタ出力１０４である“０００２”を所定のテストモードに入った後も、繰り返し出し続けている。即ち、“０００２”と関連付けられた複数のロウ・アドレスをリフレッシュ対象としたリフレッシュ動作がリフレッシュコマンドの発行により繰り返し行われる状態となっている。このようにして、本実施の形態においては特定のアドレスをリフレッシュ対象に含むようなリフレッシュ動作を繰り返し行うことができ、その状態において不良解析を行うことができる。
【産業上の利用可能性】
【００３５】
上述した発明の実施の形態においては半導体記憶装置としてＳＤＲＡＭ装置を例にとり説明してきたが、本発明の概念はこれに制限されるものではない。半導体記憶装置は、リフレッシュカウンタを用いてリフレッシュ対象を決定しているものであれば良く、本発明の概念は、例えば、実体がＤＲＡＭで構成される擬似ＳＲＡＭなどにも適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態による半導体記憶装置を部分的に示すブロック図である。
【図２】図１に示されるカウンタ制御部１０及びリフレッシュカウンタ２０の具体的な構成を示すものである。
【図３】図２に示されるカウンタ制御部１０及びリフレッシュカウンタ２０の各部の信号変化を示すタイミングチャートである。
【符号の説明】
【００３７】
１０        カウンタ制御部
１１        インバータ
１２        ＡＮＤゲート
２０        リフレッシュカウンタ
２１        入力側ＡＮＤゲート
２２        フリップフロップ
２３        出力側ＡＮＤゲート
３０        ロウ・デコーダ
４０        メモリセルアレイ
１０１      リフレッシュコマンド信号
１０２      テストモードフラグ
１０３      カウンタ制御信号
１０４      カウンタ出力（内部アドレス）
１０５      ロウ・アドレス
【図１】
2006260630.tif 000003
【図２】
2006260630.tif 000004
【図３】
2006260630.tif 000005