(57)【要約】【課題】  半導体層の膜厚分布を低減しつつ、ＳＯＩトランジスタを安価に形成できるようにする。【解決手段】  半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の半導体基板１の側壁に酸化膜１１を形成し、溝６と直交する方向に沿って配置されたゲート電極２２を第２半導体層３上に形成する。【選択図】      図５
2006210551.tif 000002
【特許請求の範囲】
【請求項１】
酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる半導体層と、
前記半導体層上に形成され、前記半導体層の膜厚が異なる方向と実質的に直交する方向に沿って配置されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる半導体層と、
前記半導体層上に形成され、前記半導体層の端面からの距離が実質的に等しくなるようにして、前記半導体層の膜厚が異なる方向と実質的に直交する方向に沿ってそれぞれ配置された複数のゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側にそれぞれ配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側にそれぞれ配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる第１半導体層と、
前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なるとともに、前記第１半導体層と分離された第２半導体層と、
前記第１半導体層上に形成され、前記第１半導体層の端面からの距離が実質的に等しくなるようにして、前記第１半導体層の膜厚が異なる方向と実質的に直交する方向に沿って並列に配置された複数の第１ゲート電極と、
前記第２半導体層上に形成され、前記第２半導体層の端面からの距離が、前記第１半導体層の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第２導体層の膜厚が異なる方向と実質的に直交する方向に沿って配置された第２ゲート電極と、
前記第１半導体層に形成され、前記第１ゲート電極の一方の側にそれぞれ配置された第１ソース層と、
前記第１半導体層に形成され、前記第１ゲート電極の他方の側にそれぞれ配置された第１ドレイン層と、
前記第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、
前記第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる第１半導体層と、
前記酸化膜上に形成され、水平面内の一定の方向に沿って膜厚が異なるとともに、前記第１半導体層と分離され、かつお互いに分離された複数の第２半導体層と、
前記第１半導体層上に形成され、前記第１半導体層の膜厚が異なる方向と実質的に直交する方向に配置された単数若しくは複数の第１ゲート電極と、
前記複数の第２半導体層上に形成され、前記複数の第２半導体層の少なくとも一方の端面から第２ゲート電極までの距離が、前記第１半導体層の少なくとも一方の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記複数の第２半導体層の膜厚が異なる方向と実質的に直交する方向に沿って前記複数の第２半導体層上にそれぞれ配置された単数若しくは複数の第２ゲート電極と、
前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、
前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、
前記複数の第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、
前記複数の第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第１溝と実質的に直交する方向に沿って配置されたゲート電極を前記第２半導体層上に形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第２半導体層の端面からの距離が実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿ってそれぞれ配置された複数のゲート電極を前記第２半導体層上に形成する工程と、
前記ゲート電極の一方の側にそれぞれ配置されたソース層および前記ゲート電極の他方の側にそれぞれ配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、
前記第２半導体層の第１領域の端面からの距離が実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿って並列に配置された複数の第１ゲート電極を前記第２半導体層上の第１領域に形成するとともに、前記第２溝を介して前記第１領域と分離された前記第２半導体層の第２領域の端面からの距離が、前記第２半導体層の第１領域の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿って配置された第２ゲート電極を前記第２半導体層上の第２領域に形成する工程と、
前記第１および第２ゲート電極の一方の側にそれぞれ配置されたソース層および前記第１および第２ゲート電極の他方の側にそれぞれ配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする請求項５から７のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする請求項５から８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。すなわち、この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、ＳｉとＳｉＧｅとの選択比を利用してＳｉＧｅ層のみを選択的に除去するが、エッチングレートの選択比の確保が容易ではなく、ＳｉＧｅ層のエッチング時にＳｉ層も一部エッチングされるため、横方向のエッチング方向に沿ってＳｉ層の膜厚分布が生じるという問題があった。特に、完全空乏型ＳＯＩトランジスタでは、Ｓｉ層の膜厚分布が生じると、閾値電圧のばらつきの要因となるため、ゲート電極を横方向のエッチング方向と概略平行に配置した場合、１つのＳＯＩトランジスタ内に閾値電圧が異なるトランジスタが存在する事になり問題となる。結果として、ＳｉＧｅ層の横方向のエッチング距離に制限が発生し、ＳＯＩ層の幅が制約されるという問題があった。また、ゲート幅方向の膜厚の均一性が良好であっても、膜厚の絶対値がトランジスタ毎に異なると、閾値電圧のばらつき要因となるという問題があった。
【０００６】
そこで、本発明の目的は、ゲート幅方向の半導体層の膜厚分布を低減しつつ、トランジスタ毎の膜厚の絶対値のばらつきを低減したＳＯＩトランジスタを安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる半導体層と、前記半導体層上に形成され、前記半導体層の膜厚が異なる方向と実質的に直交する方向に沿って配置されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００８】
これにより、半導体層の膜厚分布が存在する方向を避けるようにしてゲート電極を配置することが可能となり、水平面内の一定の方向に沿って半導体層の膜厚が異なる場合においても、ゲート幅方向の半導体層の膜厚分布を一定に保つことができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する際に、上層の半導体層の一部がエッチングされた場合においても、その半導体層がゲート幅方向に膜厚分布を持つことを防止することができ、その半導体層に形成されたＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、幅の広いＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる半導体層と、前記半導体層上に形成され、前記半導体層の端面からの距離が実質的に等しくなるようにして、前記半導体層の膜厚が異なる方向と実質的に直交する方向に沿ってそれぞれ配置された複数のゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側にそれぞれ配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側にそれぞれ配置されたドレイン層とを備えることを特徴とする。
【００１０】
これにより、半導体層の膜厚分布が存在する方向を避けるようにして複数のゲート電極を配置することが可能となるとともに、これらのゲート電極が配置される半導体層の膜厚分布を互いに一致させることが可能となり、水平面内の一定の方向に沿って半導体層の膜厚が異なる場合においても、複数のゲート電極についてのゲート幅方向の半導体層の膜厚分布を一定に保つことが可能となるとともに、複数のゲート電極下の半導体層の膜厚を互いに等しくすることができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する際に、上層の半導体層の一部がエッチングされた場合においても、その半導体層に形成された複数のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらのＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、２入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、２入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、２入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる第１半導体層と、前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なるとともに、前記第１半導体層と分離された第２半導体層と、前記第１半導体層上に形成され、前記第１半導体層の端面からの距離が実質的に等しくなるようにして、前記第１半導体層の膜厚が異なる方向と実質的に直交する方向に沿って並列に配置された複数の第１ゲート電極と、前記第２半導体層上に形成され、前記第２半導体層の端面からの距離が、前記第１半導体層の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第２導体層の膜厚が異なる方向と実質的に直交する方向に沿って配置された第２ゲート電極と、前記第１半導体層に形成され、前記第１ゲート電極の一方の側にそれぞれ配置された第１ソース層と、前記第１半導体層に形成され、前記第１ゲート電極の他方の側にそれぞれ配置された第１ドレイン層と、前記第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、前記第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層とを備えることを特徴とする。
【００１２】
これにより、半導体層が中央から両端にかけて薄くなるような膜厚分布を持っている場合においても、半導体層の膜厚分布が存在する方向を避けるようにして３以上のゲート電極を配置することが可能となるとともに、これらの３以上のゲート電極が配置される半導体層の膜厚分布を互いに一致させることが可能となり、３以上のゲート電極についてのゲート幅方向の半導体層の膜厚分布を一定に保つことが可能となるとともに、３以上のゲート電極下の半導体層の膜厚を互いに等しくすることができる。このため、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する際に、上層の半導体層の一部がエッチングされた場合においても、その半導体層に形成された３以上のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらの３以上のＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、多入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、多入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、多入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、酸化膜が形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成され、水平面内の一定の方向に沿って膜厚が異なる第１半導体層と、前記酸化膜上に形成され、水平面内の一定の方向に沿って膜厚が異なるとともに、前記第１半導体層と分離され、かつお互いに分離された複数の第２半導体層と、前記第１半導体層上に形成され、前記第１半導体層の膜厚が異なる方向と実質的に直交する方向に配置された単数若しくは複数の第１ゲート電極と、前記複数の第２半導体層上に形成され、前記複数の第２半導体層の少なくとも一方の端面から第２ゲート電極までの距離が、前記第１半導体層の少なくとも一方の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記複数の第２半導体層の膜厚が異なる方向と実質的に直交する方向に沿って前記複数の第２半導体層上にそれぞれ配置された単数若しくは複数の第２ゲート電極と、前記第１半導体層に形成され、前記第１ゲート電極の一方の側に配置された第１ソース層と、前記第１半導体層に形成され、前記第１ゲート電極の他方の側に配置された第１ドレイン層と、前記複数の第２半導体層に形成され、前記第２ゲート電極の一方の側に配置された第２ソース層と、前記複数の第２半導体層に形成され、前記第２ゲート電極の他方の側に配置された第２ドレイン層とを備えることを特徴とする。
【００１４】
これにより、本発明は多入力ゲートの場合に限らず、チップ内、基板内に多数存在するＳＯＩトランジスタの閾値電圧のばらつき抑制に対しても極めて有効である。即ち、前記第１半導体層と分離され、チップ内に多数存在し、かつお互いが分離された前記第２半導体層の少なくとも一方の端面から第２ゲート電極までの距離が、前記第１半導体層の少なくとも一方の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第２半導体層の膜厚分布を持った方向と実質的に直交する方向に沿って配置された第２ゲート電極をチップ内に多数存在する前記第２半導体層上にそれぞれ形成する事で、ＳＯＩトランジスタのゲート直下の半導体層の膜厚をチップ全面、更には、基板全面で揃えることが可能となり、結果、閾値電圧のチップ面内、更には基板面内のばらつきを大幅に抑制する事が可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、前記第１溝と実質的に直交する方向に沿って配置されたゲート電極を前記第２半導体層上に形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、組成の異なる半導体層を半導体基板上に形成することが可能となるとともに、第１溝内に支持体を形成することで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第２溝を形成することにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた絶縁膜を形成することができる。さらに、第１溝と実質的に直交する方向に沿ってゲート電極を配置することで、第１半導体層を除去する際に、第２半導体層の一部がエッチングされた場合においても、第２半導体層がゲート幅方向に膜厚分布を持つことを防止することができ、第２半導体層に形成されたＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、幅の広いＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、前記第２半導体層の端面からの距離が実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿ってそれぞれ配置された複数のゲート電極を前記第２半導体層上に形成する工程と、前記ゲート電極の一方の側にそれぞれ配置されたソース層および前記ゲート電極の他方の側にそれぞれ配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１８】
これにより、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去する際に、第２半導体層の一部がエッチングされた場合においても、第２半導体層に形成された複数のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらのＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、２入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、２入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、２入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、少なくとも前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた絶縁膜を形成する工程と、前記第２半導体層の第１領域の端面からの距離が実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿って並列に配置された複数の第１ゲート電極を前記第２半導体層上の第１領域に形成するとともに、前記第２溝を介して前記第１領域と分離された前記第２半導体層の第２領域の端面からの距離が、前記第２半導体層の第１領域の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿って配置された第２ゲート電極を前記第２半導体層上の第２領域に形成する工程と、前記第１および第２ゲート電極の一方の側にそれぞれ配置されたソース層および前記第１および第２ゲート電極の他方の側にそれぞれ配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２０】
これにより、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去する際に、第２半導体層の一部がエッチングされた場合においても、第２半導体層に形成された３以上のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらの３以上のＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、多入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、多入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、多入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする。
これにより、第１半導体層および第２半導体層間の格子整合をとることを可能としつつ、第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする。
これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２４】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。
【００２５】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２６】
次に、図３に示すように、少なくとも第１半導体層２および第２半導体層３の側壁に成膜され、第２半導体層３を半導体基板１上で支持する支持体７を溝６内に形成する。なお、なくとも第１半導体層２および第２半導体層３の側壁に成膜された支持体７を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１半導体層２および第２半導体層３の側壁ならびに半導体基板１の表面に支持体７を選択的に形成することができる。なお、支持体７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、支持体７としてＳｉを用いることが好ましい。  これにより、支持体７と第２半導体層３との間の格子整合をとることを可能としつつ、支持体７と第１半導体層２との間の選択比を確保することができる。また、支持体７の材質として、Ｓｉなどの半導体を用いることにより、第１半導体層２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体７の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００２７】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域に対応させることができる。
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の半導体基板１のオーバーエッチングを抑制することができる。
【００２８】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００２９】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００３０】
だだし、第１半導体層２と第２半導体層３と選択比には制限があるため、第１半導体層２をエッチングする時に第２半導体層３もある程度エッチングされる。ここで、エッチング液は溝８を介して第１半導体層２に浸入するため、溝８に接している第２半導体層３の両端部から第２半導体層３もエッチングされ、第１半導体層２が除去された時には、溝８に接している第２半導体層３の両端部に向かって第２半導体層３の膜厚が薄くなる。一方、溝６内には支持体７が設けられており、溝６からのエッチング液の浸入は支持体７によって阻止されるため、溝６に接している第２半導体層３の両端部から第２半導体層３がエッチングされることはない。この結果、第１半導体層２が除去された場合、溝６と直交する方向では、第２半導体層３の膜厚分布は一定に保たれるとともに、溝８と直交する方向では、第２半導体層３の中央から両端にかけて薄くなるような膜厚分布になる。
【００３１】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３２】
次に、図６に示すように、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成し、さらに、支持体７を酸化膜１２に変化させる。
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層の一定方向に沿った膜厚ばらつきを除いて、基板面内の第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、酸化膜１１上に第２半導体層３を配置することができる。なお、酸化膜１０は空洞部９を全て埋めるように形成しても良いし、空洞部が一部残るように形成しても良い。
【００３３】
また、エッチングレートが互いに異なる第１半導体層２および第２半導体層３を半導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、半導体基板１上に第２半導体層３を支持しながら、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。
【００３４】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に酸化膜１０を形成することが可能となる。このため、溝６、８内にそれぞれ形成された酸化膜１２、１１が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。
【００３５】
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３６】
なお、酸化膜１０、１１、１２を形成した後、高温アニールを行うようにしてもよい。これにより、酸化膜１０、１１、１２をリフローさせることが可能となり、酸化膜１０、１１、１２のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、犠牲酸化膜４および酸化防止膜５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、犠牲酸化膜４および酸化防止膜５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。
【００３７】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、溝６と直交する方向に沿って配置されたゲート電極２２を第２半導体層３上に形成する。
【００３８】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００３９】
これにより、第２半導体層３の膜厚分布が存在する方向を避けるようにしてゲート電極２２を配置することが可能となり、水平面内の一定の方向に沿って第２半導体層３の膜厚が異なる場合においても、ゲート幅方向の第２半導体層３の膜厚分布を一定に保つことができる。このため、第１半導体層２および第２半導体層３の選択比の違いを利用して第１半導体層２を除去する際に、第２半導体層３の一部がエッチングされた場合においても、第２半導体層３がゲート幅方向に膜厚分布を持つことを防止することができ、第２半導体層３に形成されたＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００４０】
なお、上述した実施形態では、酸化膜１０、１１、１２を形成した後、溝６、８内に埋め込み絶縁層１３を一括して埋め込む方法について説明したが、溝８を形成する前に、支持体７が形成された溝６内に絶縁体を埋め込むようにしてもよい。これにより、支持体７を絶縁体で補強することが可能となり、溝６の幅が狭い場合においても、第２半導体層３を半導体基板１上で安定して支持することができる。
【００４１】
また、上述した実施形態では、酸化膜１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、酸化膜１０、１１、１２を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、酸化膜１０、１１、１２を形成するようにしてもよい。この場合、酸化膜１０、１１、１２の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００４２】
また、上述した実施形態では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成する方法について説明したが、化学気相成長法により半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を埋め込むようにしてもよい。このとき、絶縁膜は空洞部９を全て埋め込むようにしても良いし、空洞部が一部残るように埋め込んでも良い。これにより、第２半導体層３の膜減りを防止しつつ、第２半導体層３の裏面側を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に埋め込まれる絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００４３】
図９（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図９（ｂ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図であり、図９（ａ）のＢ１１−Ｂ１１´線での切断位置に対応する。
図９において、半導体基板３１上には、埋め込み絶縁層３３を介して半導体層３４が形成されている。そして、半導体層３４の周囲には素子分離絶縁膜３２が形成され、半導体層３４は周囲から分離されている。ここで、埋め込み絶縁層３３は、半導体層３４下に形成された空洞部に絶縁体を成膜したもので、半導体層３４下の空洞部は、半導体層３４と組成の異なる半導体層をエッチング方向ＥＤに沿ってエッチングすることで形成される。このため、エッチング方向ＥＤと直交する方向では、半導体層３４の膜厚分布は一定に保たれるとともに、エッチング方向ＥＤでは、半導体層３４の中央から両端にかけて薄くなるような膜厚分布になる。
【００４４】
そして、半導体層３４上には、ゲート絶縁膜４１ａ、４１ｂをそれぞれ介し、ゲート長Ｌ、ゲート幅Ｗの複数のゲート電極４２ａ、４２ｂが並列に配置されている。ここで、ゲート電極４２ａ、４２ｂは、各ゲート電極４２ａ、４２ｂと半導体層３４の端面からの距離Ｘ3、Ｘ4が互いに等しくなるようにして、エッチング方向ＥＤと直交する方向に沿ってそれぞれ配置することができる。
【００４５】
そして、ゲート電極４２ａ、４２ｂの側壁には、サイドウォール４４ａ、４４ｂがそれぞれ形成されている。そして、半導体層３４には、ＬＤＤ層４３ａを介してゲート電極４２ａを挟み込むように配置されたソース／ドレイン層４５ａ、４５ｂが形成されるとともに、ＬＤＤ層４３ｂを介してゲート電極４２ｂを挟み込むように配置されたソース／ドレイン層４５ｂ、４５ｃが形成されている。
【００４６】
これにより、半導体層３４の膜厚分布が存在する方向を避けるようにして複数のゲート電極４２ａ、４２ｂを配置することが可能となるとともに、これらのゲート電極４２ａ、４２ｂが配置される半導体層３４の膜厚分布を互いに一致させることが可能となり、水平面内の一定の方向に沿って半導体層３４の膜厚が異なる場合においても、複数のゲート電極４２ａ、４２ｂについてのゲート幅方向の半導体層３４の膜厚分布を一定に保つことが可能となるとともに、複数のゲート電極４２ａ、４２ｂ下の半導体層３４の膜厚を互いに等しくすることができる。このため、組成の異なる半導体層間の選択比の違いを利用して半導体層３４下の半導体層を除去する際に、半導体層３４の一部がエッチングされた場合においても、その半導体層３４に形成された複数のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらのＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、２入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、２入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、２入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００４７】
図１０（ａ）は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図、図１０（ｂ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図であり、図１０（ａ）のＢ１２−Ｂ１２´線での切断位置に対応する。
図１０において、半導体基板５１上には、埋め込み絶縁層５３ａ、５３ｂをそれぞれ介して半導体層５４ａ、５４ｂが形成されている。そして、半導体層５４ａ、５４ｂの周囲には素子分離絶縁膜５２が形成され、半導体層５４ａ、５４ｂは互いに分離されている。ここで、埋め込み絶縁層５３ａ、５３ｂは、半導体層５４ａ、５４ｂ下に形成された空洞部に絶縁体を成膜したもので、半導体層５４ａ、５４ｂ下の空洞部は、半導体層５４と組成の異なる半導体層をエッチング方向ＥＤに沿ってエッチングすることで形成される。このため、エッチング方向ＥＤと直交する方向では、半導体層５４ａ、５４ｂの膜厚分布は一定に保たれるとともに、エッチング方向ＥＤでは、各半導体層５４ａ、５４ｂの中央から両端にかけて薄くなるような膜厚分布がそれぞれ形成される。
【００４８】
そして、半導体層５４ａ上には、ゲート絶縁膜６１ａ、６１ｂをそれぞれ介し、ゲート長Ｌ、ゲート幅Ｗの複数のゲート電極６２ａ、６２ｂが並列に配置されている。ここで、ゲート電極６２ａ、６２ｂは、各ゲート電極６２ａ、６２ｂと半導体層５４の端面からの距離Ｘ5、Ｘ6が互いに等しくなるようにして、エッチング方向ＥＤと直交する方向に沿ってそれぞれ配置することができる。また、半導体層５４ｂ上には、ゲート絶縁膜６１ｃを介し、ゲート長Ｌ、ゲート幅Ｗのゲート電極６２ｃが配置されている。ここで、ゲート電極６２ｃは、半導体層５４ｂの両端からゲート電極６２ｃまでの距離Ｘ7、Ｘ8が互いに等しくなるとともに、半導体層５４ａの端面から各ゲート電極６２ａ、６２ｂまでの距離Ｘ5、Ｘ6と等しくなるようにして、エッチング方向ＥＤと直交する方向に沿って配置することができる。
【００４９】
そして、ゲート電極６２ａ、６２ｂの側壁には、サイドウォール６４ａ、６４ｂがそれぞれ形成されている。そして、半導体層５４には、ＬＤＤ層６３ａを介してゲート電極６２ａを挟み込むように配置されたソース／ドレイン層６５ａ、６５ｂが形成されるとともに、ＬＤＤ層６３ｂを介してゲート電極６２ｂを挟み込むように配置されたソース／ドレイン層６５ｂ、６５ｃが形成されている。また、ゲート電極６２ｃの側壁には、サイドウォール６４ｃが形成されている。そして、半導体層５４ｂには、ＬＤＤ層６３ｃを介してゲート電極６２ｃを挟み込むように配置されたソース／ドレイン層６５ｄ、６５ｅが形成されている。また、ソース／ドレイン層６５ｃ、６５ｄにはコンタクトＣ１、Ｃ２がそれぞれ形成され、ソース／ドレイン層６５ｃ、６５ｄは、配線層Ｈ１を介して接続されている。
【００５０】
これにより、半導体層５４ａ、５４ｂが中央から両端にかけて薄くなるような膜厚分布をそれぞれ持っている場合においても、半導体層５４ａ、５４ｂの膜厚分布が存在する方向を避けるようにして３つのゲート電極６２ａ〜６２ｃを配置することが可能となるとともに、これらの３つのゲート電極６２ａ〜６２ｃが配置される半導体層５４ａ、５４ｂの膜厚分布を互いに一致させることが可能となり、３つのゲート電極６２ａ〜６２ｃについてのゲート幅方向の半導体層５４ａ、５４ｂの膜厚分布を一定に保つことが可能となるとともに、３つのゲート電極６２ａ〜６２ｃ下の半導体層５４ａ、５４ｂの膜厚を互いに等しくすることができる。このため、組成の異なる半導体層間の選択比の違いを利用して半導体層５４ａ、５４ｂ下の半導体層を除去する際に、半導体層５４ａ、５４ｂの一部がエッチングされた場合においても、半導体層５４ａ、５４ｂに形成された３つのＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それら３入力ゲートを有するＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、３入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、３入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、３入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００５１】
図１１（ａ）は、本発明の第４実施形態に係る半導体装置の概略構成を示す平面図、図１１（ｂ）は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図であり、図１１（ａ）のＢ１２−Ｂ１２´線での切断位置に対応する。
図１１において、半導体基板７１上には、埋め込み絶縁層７３ａ、７３ｂをそれぞれ介して半導体層７４ａ、７４ｂが形成されている。そして、半導体層７４ａ、７４ｂの周囲には素子分離絶縁膜７２が形成され、半導体層７４ａ、７４ｂは互いに分離されている。ここで、埋め込み絶縁層７３ａ、７３ｂは、半導体層７４ａ、７４ｂ下に形成された空洞部に絶縁体を成膜したもので、半導体層７４ａ、７４ｂ下の空洞部は、半導体層７４と組成の異なる半導体層をエッチング方向ＥＤに沿ってエッチングすることで形成される。このため、エッチング方向ＥＤと直交する方向では、半導体層７４ａ、７４ｂの膜厚分布は一定に保たれるとともに、エッチング方向ＥＤでは、各半導体層７４ａ、７４ｂの中央から両端にかけて薄くなるような膜厚分布がそれぞれ形成される。
【００５２】
そして、半導体層７４ａ上には、ゲート絶縁膜８１ａ、８１ｂをそれぞれ介し、ゲート長Ｌ、ゲート幅Ｗの複数のゲート電極８２ａ、８２ｂが並列に配置されている。ここで、ゲート電極８２ａ、８２ｂは、各ゲート電極８２ａ、８２ｂと半導体層７４の端面からの距離Ｘ15、Ｘ16が互いに等しくなるようにして、エッチング方向ＥＤと直交する方向に沿ってそれぞれ配置することができる。また、半導体層７４ｂ上には、ゲート絶縁膜８１ｃを介し、ゲート長Ｌ、ゲート幅Ｗのゲート電極８２ｃが配置されている。ここで、ゲート電極８２ｃは、半導体層７４ｂの一端からゲート電極８２ｃまでの距離Ｘ17が、半導体層７４ｂの他端からゲート電極８２ｃまでの距離Ｘ18より小さくなるとともに、半導体層７４ａの端面から各ゲート電極８２ａ、８２ｂまでの距離Ｘ15、Ｘ16と等しくなるようにして、エッチング方向ＥＤと直交する方向に沿って配置することができる。
【００５３】
そして、ゲート電極８２ａ、８２ｂの側壁には、サイドウォール８４ａ、８４ｂがそれぞれ形成されている。そして、半導体層７４には、ＬＤＤ層８３ａを介してゲート電極８２ａを挟み込むように配置されたソース／ドレイン層８５ａ、８５ｂが形成されるとともに、ＬＤＤ層８３ｂを介してゲート電極８２ｂを挟み込むように配置されたソース／ドレイン層８５ｂ、８５ｃが形成されている。また、ゲート電極８２ｃの側壁には、サイドウォール８４ｃが形成されている。そして、半導体層７４ｂには、ＬＤＤ層８３ｃを介してゲート電極８２ｃを挟み込むように配置されたソース／ドレイン層８５ｄ、８５ｅが形成されている。また、ソース／ドレイン層８５ｃ、８５ｄにはコンタクトＣ１１、Ｃ１２がそれぞれ形成され、ソース／ドレイン層８５ｃ、８５ｄは、配線層Ｈ１１を介して接続されている。
【００５４】
これにより、半導体層７４ａ、７４ｂにそれぞれ配置されるゲート電極８２ａ〜８２ｂの個数が異なる場合においても、半導体層７４ａ、７４ｂの膜厚分布が存在する方向を避けるようにして３つのゲート電極８２ａ〜８２ｃを配置することが可能となるとともに、これらの３つのゲート電極８２ａ〜８２ｃが配置される半導体層７４ａ、７４ｂの膜厚分布を互いに一致させることが可能となり、３つのゲート電極８２ａ〜８２ｃについてのゲート幅方向の半導体層７４ａ、７４ｂの膜厚分布を一定に保つことが可能となるとともに、３つのゲート電極８２ａ〜８２ｃ下の半導体層７４ａ、７４ｂの膜厚を互いに等しくすることができる。このため、組成の異なる半導体層間の選択比の違いを利用して半導体層７４ａ、７４ｂ下の半導体層を除去する際に、半導体層７４ａ、７４ｂの一部がエッチングされた場合においても、半導体層７４ａ、７４ｂに形成された３つのＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらの３入力ゲートを有するＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、３入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、３入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、３入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００５５】
４つ以上の入力ゲートを有する多入力ゲートに関しても、図９、図１０、図１１に開示した方法を組み合わせ、応用することで容易に実現され、組成の異なる半導体層間の選択比の違いを利用して第1半導体層を除去する際に、第２半導体層の一部がエッチングされた場合においても、第１半導体層に形成された４以上のＳＯＩトランジスタの閾値電圧を等しくすることを可能としつつ、それらの４入力以上の入力ゲートを持つ多入力ＳＯＩトランジスタの閾値電圧のばらつきを抑制することが可能となる。この結果、高価なＳＯＩ基板を用いることなく、多入力ゲートを持つＳＯＩトランジスタを形成することが可能となり、多入力ゲートを持つＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、多入力ゲートを持つＳＯＩトランジスタの低価格化を実現することが可能となる。
【００５６】
また、本発明は多入力ゲートの場合に限らず、チップ内、基板内に多数存在するＳＯＩトランジスタの閾値電圧のばらつき抑制に対しても極めて有効である。即ち、第１溝及び第２溝を介して前記第１領域と分離され、チップ内に多数存在し、かつお互いが第１溝及び第２溝で分離された第２半導体層の第２領域の少なくとも一方の端面から第２ゲート電極までの距離が、前記第２半導体層の第１領域の少なくとも一方の端面から前記第１ゲート電極までの距離と実質的に等しくなるようにして、前記第１溝と実質的に直交する方向に沿って配置された第２ゲート電極をチップ内に多数存在する前記第２半導体層上の第２領域にそれぞれ形成する事で、ＳＯＩトランジスタのゲート直下の半導体層の膜厚をチップ全面、更には、基板全面で揃えることが可能となり、結果、閾値電圧のチップ面内、更には基板面内のばらつきを大幅に抑制する事が可能となる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の概略構成を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の概略構成を示す図。
【図１１】本発明の第４実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００５８】
１、３１、５１、７１  半導体基板、２  第１半導体層、３  第２半導体層、４  犠牲酸化膜、５  酸化防止膜、６、８  素子分離用溝、７  支持体、９  空洞部、１０、１１、１２  酸化膜、１３、３３、５３ａ、５３ｂ、７３ａ、７３ｂ  埋め込み絶縁層、２１、４１ａ、４１ｂ、６１ａ〜６１ｃ、８１ａ〜８１ｃ  ゲート絶縁膜、２２、４２ａ、４２ｂ、６２ａ〜６２ｃ、８２ａ〜８２ｃ  ゲート電極、２３ａ、２３ｂ、４３ａ、４３ｂ、６３ａ〜６３ｃ、８３ａ〜８３ｃ  ＬＤＤ層、２４ａ、２４ｂ、４４ａ、４４ｂ、６４ａ〜６４ｃ、８４ａ〜８４ｃ  サイドウォールスペーサ、２５ａ、２５ｂ、４５ａ〜４５ｃ、６５ａ〜６５ｅ、８５ａ〜８５ｅ  ソース／ドレイン層、３２、５２、７２  素子分離絶縁膜、３４、５４ａ、５４ｂ、７４ａ、７４ｂ  半導体層、Ｃ１、Ｃ２、Ｃ１１、Ｃ１２  コンタクト、Ｈ１、Ｈ１１  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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