(57)【要約】【課題】寄生抵抗の上昇や漏れ電流の増加を抑えつつ、微細化に伴う短チャネル効果を効果的に抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されており、ゲート電極３の側壁にはサイドウォール絶縁膜５が形成されている。サイドウォール絶縁膜５の直下の半導体基板１には、エクステンション領域６が形成されており、エクステンション領域６の外側には深いソース・ドレイン領域７が形成されている。ソース・ドレイン領域７の内側であって、ソース・ドレイン領域７と半導体基板１との界面に、拡散抑制膜８が形成されている。拡散抑制膜８は、例えば酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜からなる。拡散抑制膜８により、ソース・ドレイン領域７中の不純物の横方向拡散が抑制される。【選択図】図１
2006210668.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板に形成された２つのエクステンション領域と、
前記エクステンション領域の外側における前記半導体基板に形成され、前記エクステンション領域よりも深いソースあるいはドレインとなる２つの半導体領域と、
前記半導体領域と前記半導体基板の界面に形成され、前記半導体領域中の不純物の拡散を抑制する拡散抑制膜と
を有する半導体装置。
【請求項２】
前記拡散抑制膜は、前記エクステンション領域よりも深い位置であって、２つの前記半導体領域の内側における前記界面にのみ形成された
請求項１記載の半導体装置。
【請求項３】
前記拡散抑制膜は、２つの前記半導体領域と前記半導体基板の界面、あるいは一方の前記半導体領域と前記半導体基板の界面に形成された
請求項１記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板に２つのエクステンション領域を形成する工程と、
前記エクステンション領域の外側における前記半導体基板に、前記エクステンション領域よりも深い溝を形成する工程と、
前記溝の側壁であって前記エクステンション領域よりも深い位置に、拡散抑制膜を形成する工程と、
前記溝内に半導体層を形成する工程と、
前記半導体層に不純物を導入して、前記エクステンション領域よりも深い、ソースあるいはドレインとなる２つの半導体領域を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記エクステンション領域を形成した後に、前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【請求項６】
前記拡散抑制膜を形成する工程は、
前記サイドウォール絶縁膜および前記溝の側壁に、前記拡散抑制膜を形成する工程と、
前記溝内であって前記エクステンション領域よりも深い位置に、保護膜を形成する工程と、
前記保護膜から露出した部分の前記拡散抑制膜を除去する工程と
前記保護膜を除去する工程と
を有する請求項４記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程は、
前記半導体基板上に前記ゲート絶縁膜を介してゲート電極用層を形成する工程と、
前記ゲート電極用層上にマスク層を形成する工程と、
前記マスク層をエッチングマスクとして、前記ゲート電極用層をエッチングして、前記ゲート電極を形成する工程と
を有し、
前記半導体層を形成する工程の後に、前記ゲート電極上の前記マスク層を除去する
請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳ技術に適用される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化および高集積化が進み、それに伴いＭＯＳトランジスタでは、ゲート長の短縮化が促進されている。ゲート長の短縮化に起因して、短チャネル効果が発生する。この短チャネル効果を抑制するため、ソース・ドレイン領域の内側にエクステンション領域をもつＭＯＳトランジスタが採用されている。
【０００３】
当該ＭＯＳトランジスタの形成では、エクステンション領域を形成した後に、ゲート電極の側壁にサイドウォール絶縁膜を形成し、ゲート電極およびサイドウォール絶縁膜をマスクとしてイオン注入することにより、エクステンション領域の外側にソース・ドレイン領域を形成している。
【０００４】
上記のサイドウォール絶縁膜を利用することにより、ソース・ドレイン領域間の距離をある程度確保して短チャネル効果を抑えつつ、高濃度のソース・ドレイン領域を作製して寄生抵抗を減らし、所望のトランジスタ能力（電流駆動能力等）を出している。
【０００５】
しかしながら、最近、ＭＯＳトランジスタのさらなる微細化が進み、このサイドウォール絶縁膜も微細化し、ソース・ドレイン領域間の距離の確保が困難な状況にある。このため、高濃度のソース・ドレイン領域を形成する際に注入した不純物が、ゲート電極下に横方向拡散することによる影響が大きくなり、トランジスタ能力を維持しつつ、短チャネル効果を抑制することが困難になってきている。
【０００６】
したがって、トランジスタ能力を出すために高濃度のソース・ドレイン領域を作製しつつ、短チャネル効果を抑制できる構造が望まれている。短チャネル効果改善策の一つとして、ソース・ドレイン領域を形成している不純物の横方向拡散（ゲート電極下方向への拡散）を抑えることが挙げられる。
【０００７】
上記の問題を解決する方法として、ソース・ドレイン領域の形成のために注入する不純物量を減らしたり、ポケット（もしくは、ハロー）注入を行って、横方向拡散を抑える方法が知られている（特許文献１参照）。
【特許文献１】特開２００４−２３５６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ソース・ドレイン領域の形成のために注入する不純物の量を減らすことは、寄生抵抗の上昇を招き好ましくない。また、ポケット注入では、ソース・ドレイン領域とは逆の極性をもつ不純物をソース・ドレイン領域の内側に導入するため、導電性領域を設けることによる電界集中を招き、これにより漏れ電流の増加の懸念がある。
【０００９】
また、上記の特許文献１では、ポケット注入に加えて、窒素などの拡散抑制物質を注入している。しかしながら、半導体基板に窒素などをイオン注入したのみでは、ソース・ドレイン領域からの不純物の横方向拡散の抑制効果が十分でない。
【００１０】
本発明は上記の事情に鑑みてなされたものであり、その目的は、寄生抵抗の上昇や漏れ電流の増加を抑えつつ、微細化に伴う短チャネル効果を効果的に抑制することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、本発明の半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板に形成された２つのエクステンション領域と、前記エクステンション領域の外側における前記半導体基板に形成され、前記エクステンション領域よりも深いソースあるいはドレインとなる２つの半導体領域と、前記半導体領域と前記半導体基板の界面に形成され、前記半導体領域中の不純物の拡散を抑制する拡散抑制膜とを有する。
【００１２】
上記の本発明の半導体装置では、ソースあるいはドレインとなる２つの半導体領域と、半導体基板の界面には、半導体領域の不純物の拡散を抑制する拡散抑制膜が形成されている。拡散抑制膜により、半導体領域中の不純物の横方向拡散が抑制される。
【００１３】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板に２つのエクステンション領域を形成する工程と、前記エクステンション領域の外側における前記半導体基板に、前記エクステンション領域よりも深い溝を形成する工程と、前記溝の側壁であって前記エクステンション領域よりも深い位置に、拡散抑制膜を形成する工程と、前記溝内に半導体層を形成する工程と、前記半導体層に不純物を導入して、前記エクステンション領域よりも深い、ソースあるいはドレインとなる２つの半導体領域を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法では、エクステンション領域の外側における半導体基板に、エクステンション領域よりも深い溝を形成した後、エクステンション領域下の溝の側壁にのみ拡散抑制膜を形成する。
その後、溝内に半導体層を形成し、半導体層に不純物を導入して、ソースあるいはドレインとなる２つの半導体領域を形成する。この半導体領域の形成の際の熱により、導入した不純物は拡散するが、拡散抑制膜により、当該不純物の横方向拡散は抑制される。
【発明の効果】
【００１５】
本発明によれば、寄生抵抗の上昇や漏れ電流の増加を抑えつつ、微細化に伴う短チャネル効果を効果的に抑制した半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１７】
（第１実施形態）
図１は、本実施形態に係る半導体装置の一例を示す断面図である。
【００１８】
シリコン等からなる半導体基板１は、不図示の素子分離絶縁膜により区画されており、活性領域における半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜２を介してゲート電極３が形成されている。ゲート電極３は、例えばポリシリコンからなり、ゲート電極３の上面には、シリサイド層４が形成されている。シリサイド層４は、例えばコバルトシリサイド層あるいはニッケルシリサイド層により形成される。
【００１９】
ゲート電極３の側壁には、例えば酸化シリコンからなるサイドウォール絶縁膜５が形成されている。なお、サイドウォール絶縁膜５は、酸化シリコンや窒化シリコンなどの積層膜により形成されていてもよい。
【００２０】
ゲート電極３の両側における半導体基板１内、より詳細にはサイドウォール絶縁膜５の直下における半導体基板１内に、浅いエクステンション領域６が形成されている。ｎチャネルＭＯＳトランジスタの場合には、エクステンション領域６はｎ型であり、ｐチャネルトランジスタの場合には、エクステンション領域６はｐ型である。
【００２１】
エクステンション領域６の外側における半導体基板１には、エクステンション領域６よりも深いソース・ドレイン領域７が形成されている。ソース・ドレイン領域７は、ソースあるいはドレインとなる半導体領域である。ｎチャネルＭＯＳトランジスタの場合には、ソース・ドレイン領域７はｎ型であり、ｐチャネルトランジスタの場合には、ソース・ドレイン領域７はｐ型である。
【００２２】
ソース・ドレイン領域７の内側であって、ソース・ドレイン領域７と半導体基板１との界面には、拡散抑制膜８が形成されている。ソース・ドレイン領域７と半導体基板１との界面にのみ拡散抑制膜８が形成されていることで、エクステンション領域６とソース・ドレイン領域７との電気的接続が確保される。
【００２３】
拡散抑制膜８は、ソース・ドレイン領域７中の不純物の拡散を抑制する機能をもつ。このため、拡散抑制膜８は、半導体基板１を構成する材料よりも不純物の拡散長（拡散距離）が短い材料により形成される。すなわち、拡散抑制膜８は、半導体基板１内での不純物の拡散係数よりも、拡散抑制膜８内での不純物の拡散係数が小さい材料により形成される。拡散抑制膜８は、例えば、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜、酸化窒化シリコン（ＳｉＯＮ）膜により形成される。
【００２４】
ソース・ドレイン領域７の上面には、シリサイド層９が形成されている。シリサイド層９は、例えばコバルトシリサイド層あるいはニッケルシリサイド層により形成される。図示はしないが、半導体基板１上には層間絶縁膜が形成されており、層間絶縁膜内にはソース・ドレイン領域７（より詳細にはシリサイド層９）に接続するコンタクトが形成されている。
【００２５】
上記の半導体装置では、ソース・ドレイン領域７の内側であって、ソース・ドレイン領域７と半導体基板１との界面に、拡散抑制膜８が形成されていることから、ソース・ドレイン領域７中の不純物の横方向拡散（ゲート電極下領域への拡散）を抑制することができる。拡散抑制膜８による不純物の拡散抑制効果は、特許文献１に記載の技術のように、拡散抑制物質を半導体基板１内に注入した場合と比べても大きい。
【００２６】
このため、短チャネル効果を効果的に抑制することができる。また、不純物拡散を抑制できることから、高濃度のソース・ドレイン領域７を形成することができるため、寄生抵抗の上昇を抑制することができる。
【００２７】
さらに、従来のようにソース・ドレイン領域７の内側に、ソース・ドレイン領域７中の不純物とは逆極性の不純物を注入したポケット領域を設けていないため、導電性領域を設けることによる電界集中を招くこともなく、半導体基板１に抜ける漏れ電流を抑制することができる。
【００２８】
次に、上記の半導体装置の製造方法について、図２〜図７を参照して説明する。
【００２９】
図２（ａ）に示すように、図示しない素子分離絶縁膜が形成された半導体基板１の活性領域上に、熱酸化法により例えば酸化シリコンからなるゲート絶縁膜２を形成し、ゲート絶縁膜２上に、例えばポリシリコンからなるゲート電極用層３ａを形成する。続いて、ゲート電極用層３ａ上に、ゲート電極のパターンをもつマスク層１０を形成する。マスク層１０は、例えば酸化シリコン膜あるいは窒化シリコン膜からなる。マスク層１０の加工は、例えばレジストマスクを用いたエッチングにより行う。
【００３０】
次に、図２（ｂ）に示すように、マスク層１０をエッチングマスクとして、ゲート電極用層３ａをエッチングすることにより、ゲート電極３に加工する。
【００３１】
次に、図３（ａ）に示すように、ゲート電極３をマスクとしてイオン注入することにより、ゲート電極３の両側における半導体基板１に、エクステンション領域６を形成する。ｎチャネルＭＯＳトランジスタの場合には、砒素やリンなどのｎ型不純物をイオン注入して、ｎ型のエクステンション領域６を形成する。ｐチャネルＭＯＳトランジスタの場合には、ボロンなどのｐ型不純物をイオン注入して、ｐ型のエクステンション領域６を形成する。
【００３２】
次に、図３（ｂ）に示すように、ゲート電極３の側壁にサイドウォール絶縁膜５を形成する。当該工程では、ゲート電極３を被覆するように半導体基板１上に、例えば酸化シリコンや窒化シリコンなどの絶縁膜を成膜した後、エッチバックを行うことにより、サイドウォール絶縁膜５を形成する。なお、サイドウォール絶縁膜５は、単層膜に限られず、多層膜により形成してもよい。
【００３３】
次に、図４（ａ）に示すように、エッチングにより、サイドウォール絶縁膜５の両側の半導体基板１に、エクステンション領域６よりも深い溝１１を形成する。溝１１の深さは、後に形成するソース・ドレイン領域７の深さに合わせる。例えば、５０ｎｍ〜１５０ｎｍの深さの溝１１を形成する。溝１１の形成は、例えば、サイドウォール絶縁膜５およびマスク層１０をエッチングマスクとして、半導体基板１をエッチングすることにより行う。あるいは、サイドウォール絶縁膜５およびマスク層１０を保護するレジストマスクを形成し、当該レジストマスクをエッチングマスクとして、半導体基板１をエッチングしてもよい。
【００３４】
次に、図４（ｂ）に示すように、半導体基板１の全面に拡散抑制膜を形成した後、全面エッチバックにより、サイドウォール絶縁膜５の側壁および溝１１の側壁のみに拡散抑制膜８を残す。なお、拡散抑制膜８は、例えば酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜を堆積させた後に、エッチバックを行うことにより形成する。なお、拡散抑制膜８は上記の材料の積層膜でもよい。上記の膜を堆積させる以外にも、窒化処理を施すことにより窒化シリコンからなる拡散抑制膜８を形成してもよい。拡散抑制膜８は、例えば２ｎｍ〜２０ｎｍの膜厚で形成する。
【００３５】
次に、図５（ａ）に示すように、溝１１内に、エクステンション領域６よりも深い位置における拡散抑制膜８を保護する厚さの保護膜１２を形成する。溝１１の底面から所望の厚さをもつ保護膜１２は、例えば、全面にレジスト膜を堆積させた後、エッチバックすることにより形成する。エッチバックとしては、例えばウェットエッチングを用いる。
【００３６】
次に、図５（ｂ）に示すように、保護膜１２をエッチングマスクとして、拡散抑制膜８をエッチングすることにより、保護膜１２から露出した部分の拡散抑制膜８を除去する。エッチングとしては、例えばウェットエッチングを用いる。
【００３７】
次に、図６（ａ）に示すように、保護膜１２を除去する。
【００３８】
次に、図６（ｂ）に示すように、溝１１の底部における半導体基板１からシリコンを選択的にエピタキシャル成長させて、溝１１を埋め込む半導体層１３を形成する。このとき、例えばポリシリコンからなるゲート電極３の上面はマスク層１０で覆われているため、ゲート電極３の上面から半導体層が成長することを防止することができる。
【００３９】
次に、図７（ａ）に示すように、エッチングにより、ゲート電極３上のマスク層１０を除去する。
【００４０】
次に、図７（ｂ）に示すように、ゲート電極３およびサイドウォール絶縁膜５をマスクとして、半導体層１３に不純物をイオン注入して、エクステンション領域６よりも深いソース・ドレイン領域７を形成する。ソース・ドレイン領域７は、ソースあるいはドレインとなる半導体領域である。ｎチャネルＭＯＳトランジスタの場合には、砒素やリンなどのｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域７を形成する。ｐチャネルＭＯＳトランジスタの場合には、ボロンなどのｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域７を形成する。イオン注入の後に、注入した不純物の活性化のための熱処理を行う。このとき、ソース・ドレイン領域７の内側には拡散抑制膜８が存在するため、ソース・ドレイン領域７中の不純物が横方向に拡散することが抑制される。
【００４１】
次に、全面に例えばコバルト層あるいはニッケル層を堆積させ、熱処理を行うことにより、ゲート電極３の露出表面にシリサイド層４を形成し、およびソース・ドレイン領域７の露出表面にシリサイド層９を形成する（図１参照）。
【００４２】
以降の工程としては、半導体基板１上に多層配線形成工程が行われる。これにより、ソース・ドレイン領域７に接続するコンタクトが形成される。以上のようにして、半導体装置が製造される。
【００４３】
本実施形態に係る半導体装置の製造方法では、サイドウォール絶縁膜５の直下のエクステンション領域６の外側に、エクステンション領域６よりも深い溝１１を形成している。そして、エクステンション領域６よりも深い位置における溝１１の側壁にのみ拡散抑制膜８を形成した後に、溝１１内を埋め込む半導体層１３を形成し、当該半導体層１３にイオン注入によりソース・ドレイン領域７を形成している。
【００４４】
このように溝１１を形成した後に、溝１１の側壁に拡散抑制膜８を形成することにより、ソース・ドレイン領域７の内側と半導体基板１の間に介在させる拡散抑制膜８の膜種を自由に選定することができる。このため、拡散抑制膜８として、ソース・ドレイン領域７中の不純物の拡散効果の高い膜を形成することができる。
【００４５】
以上のようにして、寄生抵抗の上昇や漏れ電流の増加を抑えつつ、微細化に伴う短チャネル効果を効果的に抑制することができる半導体装置を製造することができる。
【００４６】
（第２実施形態）
図８は、第２実施形態に係る半導体装置の一例を示す断面図である。なお、第１実施形態と同様の構成要素には同一の符号を付しており、その説明は省略する。
【００４７】
本実施形態では、一方のソース・ドレイン領域７と、半導体基板１との界面のみに拡散抑制膜８が形成されている。本実施形態は、２つのソース・ドレイン領域７のうち、片一方のソース・ドレイン領域７による横方向拡散の影響が大きい場合に有効である。
【００４８】
上記の本実施形態に係る半導体装置の製造方法について、図９〜図１２を参照して説明する。
【００４９】
まず、第１実施形態と同様にして、図２（ａ）〜図４（ｂ）に示す工程を経ることにより、図９（ａ）に示す構造に至る。
【００５０】
次に、図９（ｂ）に示すように、２つのサイドウォール絶縁膜５のうち、一方（図では右側の例を示す）のサイドウォール絶縁膜５の側壁に形成された拡散抑制膜８を残し、他方（図では左側の例を示す）のサイドウォール絶縁膜５の側壁に形成された拡散抑制膜８を除去する。当該工程では、一方側の拡散抑制膜８を保護するレジストマスクを形成し、当該レジストマスクを用いたウェットエッチングにより、他方側の拡散抑制膜８を除去する。その後、レジストマスクを除去する。
【００５１】
次に、図１０（ａ）に示すように、溝１１内に、エクステンション領域６よりも深い位置における拡散抑制膜８を保護する厚さの保護膜１２を形成する。溝１１の底面から所望の厚さをもつ保護膜１２は、例えば、全面にレジスト膜を堆積させた後、エッチバックすることにより形成する。エッチバックとしては、例えばウェットエッチングを用いる。
【００５２】
次に、図１０（ｂ）に示すように、保護膜１２をエッチングマスクとして、拡散抑制膜８をエッチングすることにより、保護膜１２から露出した部分の拡散抑制膜８を除去する。エッチングとしては、例えばウェットエッチングを用いる。
【００５３】
次に、図１１（ａ）に示すように、保護膜１２を除去する。
【００５４】
次に、図１１（ｂ）に示すように、溝１１の底部における半導体基板１からシリコンを選択的にエピタキシャル成長させて、溝１１を埋め込む半導体層１３を形成する。このとき、例えばポリシリコンからなるゲート電極３の上面はマスク層１０で覆われているため、ゲート電極３の上面から半導体層が成長することを防止することができる。
【００５５】
次に、図１２（ａ）に示すように、エッチングにより、ゲート電極３上のマスク層１０を除去する。
【００５６】
次に、図１２（ｂ）に示すように、ゲート電極３およびサイドウォール絶縁膜５をマスクとして、半導体層１３に不純物をイオン注入して、エクステンション領域６よりも深い、ソース・ドレイン領域７を形成する。ソース・ドレイン領域７は、ソースあるいはドレインとなる半導体領域である。ｎチャネルＭＯＳトランジスタの場合には、砒素やリンなどのｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域７を形成する。ｐチャネルＭＯＳトランジスタの場合には、ボロンなどのｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域７を形成する。イオン注入の後に、注入した不純物の活性化のための熱処理を行う。このとき、一方側のソース・ドレイン領域７の内側には拡散抑制膜８が存在するため、一方側のソース・ドレイン領域７中の不純物が横方向に拡散することが抑制される。
【００５７】
次に、全面に例えばコバルト層あるいはニッケル層を堆積させ、熱処理を行うことにより、ゲート電極３の露出表面にシリサイド層４を形成し、およびソース・ドレイン領域７の露出表面にシリサイド層９を形成する（図８参照）。
【００５８】
以降の工程としては、半導体基板１上に多層配線形成工程が行われる。これにより、ソース・ドレイン領域７に接続するコンタクトが形成される。以上のようにして、半導体装置が製造される。
【００５９】
本実施形態に係る半導体装置の製造方法では、サイドウォール絶縁膜５の直下のエクステンション領域６の外側に、エクステンション領域６よりも深い２つの溝１１を形成している。そして、エクステンション領域６よりも深い位置における一方の溝１１の側壁にのみ拡散抑制膜８を形成した後に、溝１１内を埋め込む半導体層１３を形成し、当該半導体層１３にイオン注入によりソース・ドレイン領域７を形成している。
【００６０】
このように溝１１を形成した後に、一方の溝１１の側壁に拡散抑制膜８を形成することにより、一方のソース・ドレイン領域７の内側と半導体基板１の間に介在させる拡散抑制膜８の膜種を自由に選定することができる。このため、拡散抑制膜８として、ソース・ドレイン領域７中の不純物の拡散効果の高い膜を形成することができる。
【００６１】
以上のようにして、寄生抵抗の上昇や漏れ電流の増加を抑えつつ、微細化に伴う短チャネル効果を効果的に抑制することができる半導体装置を製造することができる。
【００６２】
本発明は、上記の実施形態の説明に限定されない。
例えば、マスク層１０や、保護膜１２や、拡散抑制膜８の材料は一例であり、これに限定されるものではない。また、通常、サイドウォール絶縁膜５は残しているが、シリサイド層４，９を形成した後に、サイドウォール絶縁膜５を除去することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第２実施形態に係る半導体装置の一例を示す断面図である。
【図９】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第２実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００６４】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、３ａ…ゲート電極用層、４…シリサイド層、５…サイドウォール絶縁膜、６…エクステンション領域、７…ソース・ドレイン領域、８…拡散抑制膜、９…シリサイド層、１０…マスク層、１１…溝、１２…保護膜、１３…半導体層
【図１】
2006210668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006210668.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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