(57)【要約】【課題】  高周波特性を悪化させることなく、リードフレームで伝送線路を構成した封止型のＲＦモジュールを提供する。【解決手段】  電力増幅回路を内蔵した半導体増幅素子チップ３と、信号用の伝送線路を構成する上層リード４ａと、基準電位用の導電パターンを構成する下層リード４ｂと、上層リード４ａと下層リード４ｂとを電気的に接続する複数の導電性ワイヤ６と、それらを封止する封止部７とを有する。上層リード４ａと、下層リード４ｂとは、それぞれ異なる２枚のリードフレームが重ね合わされて配置されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
電力増幅回路を有する電子装置であって、
前記電子装置は、
第１導電体層と、
前記第１導電体層の上方に配置された第２導電体層と、
前記第１導電体層または第２導電体層上に搭載された、前記電力増幅回路が形成された半導体チップと、
前記半導体チップ、第１および第２導電体層を覆う封止部とを有し、
前記第１導電体層の裏面は、前記封止部から露出し、
前記半導体チップは、入力信号用電極、出力信号用電極および基準電位用電極を有し、
前記第１導電体層は、前記基準電位用電極と電気的に接続されていることを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記第１および第２導電体層は、リードフレームによって構成されていることを特徴とする電子装置。
【請求項３】
請求項１記載の電子装置において、
前記第２導電体層は、前記入力および出力信号用電極と電気的に接続されていることを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置において、
前記半導体チップは、前記第１導電体層上に搭載されていることを特徴とする電子装置。
【請求項５】
請求項２記載の電子装置において、
前記第１導電体層と第２導電体層は、導電性ワイヤによって電気的に接続されていることを特徴とする電子装置。
【請求項６】
請求項２記載の電子装置において、
前記封止部は、樹脂からなることを特徴とする電子装置。
【請求項７】
請求項２記載の電子装置において、
前記第１導電体層は、ハーフエッチ部を有していることを特徴とする電子装置。
【請求項８】
請求項２記載の電子装置において、
前記電子装置は更に、整合回路を有しており、
前記整合回路は、受動素子を有してなり、
前記受動素子は、ディスクリート部品であり、前記第１または第２導電体層上に搭載されていることを特徴とする電子装置。
【請求項９】
請求項２記載の電子装置において、
前記電子装置は更に、出力整合回路を有しており、
前記出力整合回路は、集積受動部品を有してなり、
前記集積受動部品は、前記第１導体層上に搭載されていることを特徴とする電子装置。
【請求項１０】
請求項２記載の電子装置において、
前記電子装置は更に、インターポーザーを有しており、
前記インターポーザーは、前記第１導電体層上に搭載されており、
前記半導体チップは、前記インターポーザー上に搭載されており、
前記インターポーザーは、フレキシブル基板またはテープであることを特徴とする電子装置。
【請求項１１】
請求項２記載の電子装置において、
前記電子装置は、実装基板上に搭載され、
前記実装基板の主面上には、平面パターン層が形成されており、
前記第１導電体層は、前記平面パターン層と電気的に接続されていることを特徴とする電子装置。
【請求項１２】
電力増幅回路を有する電子装置の製造方法であって、
（ａ）第１導電体層を構成する第１リードフレームおよび第２導電体層を構成する第２リードフレームを準備する工程、
（ｂ）前記電力増幅回路が形成され、入力信号用電極、出力信号用電極および基準電位用電極が形成された半導体チップを準備する工程、
（ｃ）前記第１リードフレームの上方に前記第２リードフレームを配置する工程、
（ｄ）前記第１導電体層と前記基準電位用電極とを電気的に接続する工程、
（ｅ）前記第１導電体層の裏面を露出して、前記半導体チップ、第１および第２導電体層を封止する工程、
を有することを特徴とする電子装置の製造方法。
【請求項１３】
請求項１２記載の電子装置の製造方法において、
更に、
（ｆ）前記第２導電体層と前記入力および出力信号用電極とを電気的に接続する工程、
を有することを特徴とする電子装置の製造方法。
【請求項１４】
請求項１２記載の電子装置の製造方法において、
更に、
（ｇ）前記第１導電体層上に、前記半導体チップを搭載する工程、
を有することを特徴とする電子装置の製造方法。
【請求項１５】
請求項１２記載の電子装置の製造方法において、
更に、
（ｈ）前記第１導電体層と第２導電体層とを、導電性ワイヤによって電気的に接続することを特徴とする電子装置の製造方法。
【請求項１６】
請求項１２記載の電子装置の製造方法において、
前記工程（ｅ）では、前記半導体チップ、第１および第２導電体層を覆う封止部が形成され、
前記工程（ｅ）の後、更に、
（ｉ）前記第１リードフレームおよび前記第２リードフレームから前記第１および第２導電体層を切断した後、前記第１および第２導電体層を、前記封止部によって保持する工程、
を有することを特徴とする電子装置の製造方法。
【請求項１７】
請求項１２記載の電子装置の製造方法において、
前記工程（ａ）は、更に、
（ａ１）前記第１導電体層をハーフエッチングする工程を有することを特徴とする電子装置の製造方法。
【請求項１８】
請求項１２記載の電子装置の製造方法において、
前記工程（ｅ）では、トランスファーモールドにより樹脂封止することを特徴とする電子装置の製造方法。
【請求項１９】
請求項１２記載の電子装置の製造方法において、
前記工程（ｅ）では、金型にシートを敷いた状態でトランスファーモールドにより樹脂封止することを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）モジュールおよびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（例えば携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給するＲＦモジュール（ＲＦパワーモジュール、高周波電力増幅器）である電子装置、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特許文献１〜３には、伝送線路が構成されたリードフレームに、半導体チップを搭載してパッケージ化する技術が記載されている。
【０００５】
特許文献４には、半導体チップの信号用の端子に電気的に接続されるリードと、半導体チップの電源端子に電気的に接続される板状の導体とを平行な２層構造で、樹脂封止する技術が記載されている。
【特許文献１】米国特許第６６２１１４０号明細書
【特許文献２】米国特許第６６０８３６７号明細書
【特許文献３】米国特許第６７６５２８４号明細書
【特許文献４】特開平６−１８８３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、移動体通信装置の小型化、薄型化および低コスト化などの要求に伴い、そこに搭載するＲＦ（Radio Frequency）モジュールにも、小型化、薄型化および低コスト化が要求されている。
【０００７】
一般的なＲＦモジュールは、例えば導電パターンで伝送線路が構成された積層基板に半導体チップ、受動素子および受動部品のような電子部品を実装した構造を有している。このＲＦモジュールの積層基板には、例えばＰＣＢ（Printed Circuit Board）、セラミック基板などが用いられている。これら基板は信号用配線層の他に電源用配線層、基準電位用配線層を大面積平面パターン（プレーン）として信号用配線層とは別の層で形成し、また層間の相互接続がビアホール（Via hole）で行われている。しかしながら、例えばセラミック基板は、セラミックの積層、メタライズとセラミックの同時焼成技術、金（Ａｕ）めっき等を必要とし、その構造が複雑で、かつ高価である。
【０００８】
また、ＲＦモジュールには、高周波領域において、伝送線路内の信号の反射を抑制し、電力を高効率で伝達すること、すなわち良好な高周波特性であることが求められている。なお、本願において、「高周波」とは、５００ＭＨｚ程度以上の周波数帯をいう。
【０００９】
ここで、電力を高効率で伝達するためには、インピーダンス整合（マッチング）を行う必要があり、一般的には５０Ωの特性インピーダンスとなるように調整される。このインピーダンス整合は、要求される周波数帯、ストリップライン（伝送線路）、回路構成および部材等によって、調整の仕方が幾通りもある。例えば９００ＭＨｚの高周波で動作するＲＦモジュールにおいて、例えば基板上の伝送線路を構成するためのストリップラインのパターンは、例えば数１００ｋＨｚで動作する半導体装置より、パターン長が無視できない。すなわち、例えば９００ＭＨｚの高周波で動作するＲＦモジュールでは、伝送線路間の位置が数ｃｍ異なるだけで、信号の位相と振幅が大きく異なることになるため、良好な高周波特性を得ることができなくなる。このように、例えば１００ｋＨｚより９００ＭＨｚの高周波でのインピーダンス整合の調整は、難しいものとなる。
【００１０】
本発明者らは、電力増幅回路を内蔵した半導体増幅素子チップを搭載したＱＦＮ（Quad Flat Non-leaded package）などの封止型のＲＦモジュールを形成し、良好な高周波特性のＲＦモジュールを低コスト化することのできる技術について検討している。
【００１１】
上記特許文献４には、数１００ｋＨｚ以上の周波数での動作が必要な半導体素子チップを搭載した場合の樹脂封止型半導体装置において、信号の反射、信号の干渉およびノイズの発生を抑えるために、半導体素子チップの信号用の端子に電気的に接続されるリードと、半導体素子チップの電源端子に電気的に接続される板状の導体とを平行な２層構造で、樹脂封止する技術が記載されている。しかしながら、例えば９００ＭＨｚの高周波で動作するＲＦモジュールは、数１００ｋＨｚの周波数で動作する半導体装置とは、上述したように、伝送線路内の信号の反射を抑制し、電力を高効率で伝達するために行うインピーダンス整合の調整の仕方が異なる。また、ＲＦモジュールの伝送線路は、例えば９００ＭＨｚ程度の高周波帯でインピーダンス整合を行うため、数１００ｋＨｚの周波数で動作する半導体装置の伝送線路より複雑なものとなる。したがって、単に信号用の伝送線路と、電源用の導電パターンとを２層構造で構成するだけでは、良好な高周波特性のＲＦモジュールを形成することができないと考えられる。
【００１２】
また、上記特許文献１〜３には、信号用の伝送線路と、電源用の導電パターンとが１層のリードフレーム構造で構成したＲＦモジュールに関する技術が記載されている。このように信号用の伝送線路と、電源用の導電パターンとが１層のリードフレーム構造において、ストリップラインを含む伝送線路を構成したＲＦモジュールでは、以下の課題があることを本発明者らは見出した。
【００１３】
図２１は、本発明者らが検討した１層構造のリード４で信号用の伝送線路および電源用の導電パターンを構成したＲＦモジュール１を実装基板（マザーボード）２に搭載した状態を模式的に示す断面図である。
【００１４】
図２１に示すように、本発明者らが検討したＲＦモジュール１は、半導体増幅素子チップ３を搭載したＱＦＮ（Quad Flat Non-leaded package）の封止型のＲＦモジュールである。すなわち、このＲＦモジュール１は、半導体増幅素子チップ３と、リード４と、ダイパッド部５と、導電性ワイヤ６と、封止部７とを有している。リード４は、１層構造で信号用の伝送線路および電源用の導電パターンを構成し、リードフレーム（導電体層）から加工されたものである。このリード４は、実装基板２上に形成されている信号用配線層９とのショートを防止するため、ハーフエッチ部８を有している。ダイパッド部５は、リード４と同一のリードフレームから加工されており、半導体増幅素子チップ３を搭載している。導電性ワイヤ６は、半導体増幅素子チップ３とリード４とを電気的に接続している。封止部７は、半導体増幅素子チップ３、導電性ワイヤ６およびリード４の一部を封止しており、モールド樹脂からなる。
【００１５】
また、実装基板２は、実装基板２の主面上に信号用配線層９を有している。この実装基板２上には、例えば実装用ハンダからなる接合材１０を介して、ＲＦモジュール１が搭載されている。この接合材１０は、ＲＦモジュール１側では、ＲＦモジュール１の入力端子あるいは出力端子と接合され、電気的に接続されている。また接合材１０は、実装基板２側では、信号用配線層９と接合され、電気的に接続されている。なお、実装基板２は、積層構造からなり、実装基板２の層間において図示しない信号用配線層を有しており、この図示しない信号用配線層と、実装基板２の主面上の信号用配線層９とは、実装基板２に形成された図示しないビアホール（Via hole）を介して電気的に接続されている。
【００１６】
上述したように、本発明者らが検討した１層構造のリード４を有するＲＦモジュール１においても、良好な高周波特性（電力付加効率（ＰＡＥ）、電力利得（Ｇｐ）など）のＲＦモジュールを実現するために、インピーダンス整合が行われている（ここで、電力付加効率（ＰＡＥ）とは、増幅器に供給された直流電力が出力信号として高周波電力に変換される効率を表す指数の一つであり、電力利得（Ｇｐ）とは、増幅器に供給された入力信号と出力信号の比率すなわち増幅された割合を示している）。すなわち、信号の反射、信号の干渉およびノイズの発生を抑えるように調整された伝送線路を１層構造のリード４で構成している。しかしながら、ＲＦモジュール１を良好な高周波特性となるように形成したとしても、実装基板２に実装した場合、ＲＦモジュール１の高周波特性が悪化（不安定化、発振）するなどの問題が生じた。実装基板２に実装した場合、ＲＦモジュール１の高周波特性が悪化する原因としては、接合材１０の高さ変動により、ＲＦモジュール１の、リード４により構成された伝送線路と、実装基板２の信号用配線層９との間の距離が変動することで、高周波特性が変動するものと考えられる。また、実装基板２の信号用配線層９とＲＦモジュール１の伝送線路を構成するリード４との距離が短いため、実装基板２の信号用配線層９の信号が、ＲＦモジュール１の伝送線路を構成するリード４に影響を与えることも考えられる。このためＲＦモジュール１内での損失が増大し、電力利得（Ｇｐ）が低下してしまう。
【００１７】
本発明の目的は、複数の導電体層で信号用の伝送線路および基準電位用の導電パターンを構成した封止型のＲＦモジュールの高周波特性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による電子装置は、電力増幅回路が形成された半導体チップと、信号用の伝送線路および基準電位用の導電パターンが構成された複数の導電体層とを有している。前記信号用の伝送線路と、前記基準電位用の導電パターンとは、複数の導電体層のうち、それぞれ異なる導電体層で構成されている。
【００２１】
また、本発明による電子装置の製造方法は、電力増幅回路が形成された半導体チップと、信号用の伝送線路および基準電位用の導電パターンが構成された複数の導電体層とを有してなる電子装置の製造方法であって、前記複数の導電体層を準備する際に、前記信号用の伝送線路と、前記基準電位用の導電パターンとを、それぞれ異なる導電体層で構成する。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
上層に信号用の伝送線路、下層に基準電位用の導電パターンを構成した複数の導電体層の積層構造とすることにより、ＲＦモジュールの高周波特性を向上することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
（実施の形態１）
本実施の形態で示すＲＦ（Radio Frequency）モジュールおよびそれを用いた移動体通信装置の一例を図１〜図７により説明し、ＲＦモジュールの製造方法を図８〜図１４により説明する。本実施の形態で示すＲＦモジュールは、信号用の伝送線路および基準電位用の導電パターンが、上層および下層からなる２層の導電体層であるリードフレームで構成したＲＦモジュール（ＲＦパワーモジュール、高周波電力増幅装置、電力増幅器モジュール）である。また、このＲＦモジュールは、例えばＧＳＭ方式、Ｗ−ＣＤＭＡ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦモジュールである。このＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。また、ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access：広帯域・符号分割多元接続）方式は１．９２ＧＨｚ以上の周波数帯域で通信を行う方式である。
【００２７】
図１は、本実施の形態のＲＦモジュール１を用いたデジタル携帯電話機システムＤＰＳの一例を示す説明図である。この図１には、本実施の形態のＲＦモジュール１を構成する電力増幅回路の回路ブロック図が示されている。図２は、図１のＲＦモジュール１を構成する電力増幅回路の回路ブロック図の回路図である。なお、この図２中の囲み部Ａ１は、基準電位用の導電パターンとして構成されるリードフレームにワイヤボンディングされる端子を指している。また、図２中の囲み部Ａ２は、受動素子であるインダクタ素子Ｌ１およびＬ２を指しており、このインダクタ素子Ｌ１およびＬ２は、空芯コイルとしてリードフレーム上に搭載される。
【００２８】
図１および図２には、例えばＧＳＭ９００（８２４〜９１５ＭＨｚ）とＤＣＳ１８００（１７１０〜１９１０ＭＨｚ）との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦモジュール１の電力増幅回路が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００２９】
ＲＦモジュール１の電力増幅回路は、例えば２つの増幅段からなるＧＳＭ９００用の電力増幅回路１０２Ａと、例えば２つの増幅段からなるＤＣＳ１８００用の電力増幅回路１０２Ｂとを有している。それら電力増幅回路１０２Ａ、１０２Ｂの増幅動作の制御や補佐などを行う周辺回路が配置されている。また、ＲＦモジュール１の入力側では、ＧＳＭ９００用の入力端子Ｐｉｎ１および電力増幅回路１０２Ａ間の整合回路（入力整合回路）１０５Ａと、ＤＣＳ１８００用の入力端子Ｐｉｎ２および電力増幅回路１０２Ｂ間の整合回路（入力整合回路）１０５Ｂとが配置されている。さらに、ＲＦモジュール１の出力側では、ＧＳＭ９００用の出力端子Ｐｏｕｔ１および電力増幅回路１０２Ａ間の整合回路（出力整合回路）１０７Ａおよびローパスフィルタ（Low Pass Filter）１０８Ａと、ＤＣＳ１８００用の出力端子Ｐｏｕｔ２および電力増幅回路１０２Ｂ間の整合回路（出力整合回路）１０７Ｂおよびローパスフィルタ１０８Ｂとが配置されている。
【００３０】
ＧＳＭ９００用のローパスフィルタ１０８Ａは、整合回路１０７Ａと出力端子Ｐｏｕｔ１の間に設けられ、電力増幅回路１０２Ａの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ１０８Ｂは、整合回路１０７Ｂと出力端子Ｐｏｕｔ２の間に設けられ、電力増幅回路１０２Ｂの出力が整合回路１０７Ｂを経て入力されるようになっている。また、ＧＳＭ９００用の電力増幅回路１０２Ａの各増幅段の間には段間用の整合回路（段間整合回路）が設けられ、ＤＣＳ１８００用の電力増幅回路１０２Ｂの各増幅段の間には段間用の整合回路（段間整合回路）が設けられている。
【００３１】
このうち、ＧＳＭ９００用の電力増幅回路１０２Ａと、ＤＣＳ１８００用の電力増幅回路１０２Ｂと、周辺回路とは、１つの半導体増幅素子チップ（半導体チップ、高周波用電力増幅素子チップ）３内に形成されている。この周辺回路は、制御回路と、各増幅段にバイアス電圧を印加するバイアス回路などを有している。この制御回路は、上記電力増幅回路１０２Ａ、１０２Ｂに印加する所望の電圧を発生する回路であり、各増幅段の各々の出力用の増幅素子（例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor））のドレイン端子に印加される第１電源電圧を生成する電源制御回路、およびバイアス回路を制御するための第１制御電圧を生成するバイアス電圧生成回路を有している。ここでは、電源制御回路が外部のベースバンド回路１５２から供給される出力レベル指定信号に基づいて第１電源電圧を生成すると、バイアス電圧生成回路が電源制御回路で生成された第１電源電圧に基づいて、第１制御電圧を生成するようになっている。ここで、ベースバンド回路１５２は、出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００３２】
ＲＦモジュール１のＧＳＭ９００用の入力端子Ｐｉｎ１に入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体増幅素子チップ３に入力され、半導体増幅素子チップ３内の電力増幅回路１０２Ａ、例えば３つの増幅段で増幅されて半導体増幅素子チップ３から出力され、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てＧＳＭ９００用の出力端子Ｐｏｕｔ１からＲＦ出力信号として出力される。また、ＲＦモジュール１のＤＣＳ１８００用の入力端子Ｐｉｎ２に入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体増幅素子チップ３に入力され、半導体増幅素子チップ３内の電力増幅回路１０２Ｂ、例えば２つの増幅段で増幅されて半導体増幅素子チップ３から出力され、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てＤＣＳ１８００用の出力端子Ｐｏｕｔ２からＲＦ出力信号として出力される。
【００３３】
このような出力端子Ｐｏｕｔ１、Ｐｏｕｔ２から出力されるＲＦ出力信号は、信号用の伝送線路を伝達している。一方、ＲＦモジュール１の基準電位用の導電パターンには、例えばＭＯＳＦＥＴ（Ｑ３）のドレインから出力端子Ｐｏｕｔ１までの間で、コンデンサ（ＣＰ１１）が接地されている。
【００３４】
各整合回路は上述したようにインピーダンス整合を行う回路である。電力を高効率で伝達するためには、インピーダンス整合を行う必要があり、例えば５０Ωの特性インピーダンスとなるように調整される。
【００３５】
ローパスフィルタ１０８Ａ、１０８Ｂは高調波を減衰させる回路である。電力増幅回路１０２Ａ、１０２Ｂで高調波（２倍波や３倍波）成分が発生するが、電力増幅回路１０２Ａ、１０２Ｂと出力端子Ｐｏｕｔ１、Ｐｏｕｔ２との間にローパスフィルタ１０８Ａ、１０８Ｂを介在させることで、増幅されたＲＦ信号に含まれる高調波成分をローパスフィルタ１０８Ａ、１０８Ｂで減衰させ、出力端子Ｐｏｕｔ１、Ｐｏｕｔ２から出力されるＲＦ出力信号に高調波成分が含まれないようにすることができる。
【００３６】
ＧＳＭ９００用の出力端子Ｐｏｕｔ１とＧＳＭ９００用の電力増幅回路１０２Ａとの間のＧＳＭ９００用のローパスフィルタ（バンドパスフィルタ）１０８Ａは、８２４〜９１５ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（１６４８〜１８３０ＭＨｚ）や３倍帯（２４７２〜２７４５ＭＨｚ）をカット（減衰）して通過させないように機能することができる。また、ＤＣＳ１８００用の出力端子Ｐｏｕｔ２とＤＣＳ１８００用の電力増幅回路１０２Ｂとの間のＤＣＳ１８００用のローパスフィルタ（バンドパスフィルタ）１０８Ｂは、１７１０〜１９１０ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（３４２０〜３８２０ＭＨｚ）や３倍帯（５１３０〜５７３０ＭＨｚ）をカット（減衰）して通過させないように機能することができる。従って、ローパスフィルタ１０８Ａ、１０８Ｂは、所定の周波数帯の信号は通過させ、他の周波数帯の信号を減衰させるバンドパスフィルタとして機能することができる。
【００３７】
このように、本実施の形態のＲＦモジュール１は２系統（すなわちＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路１０２Ａ、１０２Ｂを有し、２系統の電力増幅回路１０２Ａ、１０２Ｂのそれぞれにローパスフィルタ回路が接続されており、２系統の電力増幅回路１０２Ａ、１０２Ｂの送信周波数帯は、それぞれ０．９ＧＨｚ帯と１．８ＧＨｚ帯である。
【００３８】
また、図１に示す符号ＡＮＴはアンテナ、符号１５１はフロントエンド・モジュール、符号１５２はベースバンド回路、符号１５３は変復調用回路、ＦＬＴ１、ＦＬＴ２はフィルタを示している。
【００３９】
アンテナＡＮＴは、信号電波の送受信用のアンテナである。フロントエンド・モジュール１５１は、スイッチ回路１５４ａ、１５４ｂ、コンデンサＣ５、Ｃ６および分波器１５６を有している。ベースバンド回路１５２は、音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするものであり、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。変復調用回路１５３は、受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりするものである。フィルタＦＬＴ１、ＦＬＴ２は、受信信号からノイズや妨害波を除去するフィルタであり、フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。
【００４０】
スイッチ回路１５４ａ、１５４ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５、Ｃ６は受信信号から直流成分をカットする素子、分波器１５６は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路１５４ａ、１５４ｂの切換信号ＣＮＴ１、ＣＮＴ２は上記ベースバンド回路１５２から供給される。
【００４１】
図３は、本実施の形態のＲＦモジュール１を模式的に示す断面図である。図４は、図３のＲＦモジュール１の断面箇所とは異なる箇所のＲＦモジュール１を模式的に示す断面図である。図５は、本実施の形態のＲＦモジュール１を模式的に示す平面図（上面図）であり、封止部７を透視した状態が示されている。なお、図３および図４はＲＦモジュール１の模式的な構造が示されており、図５の構造を所定の位置で切断した断面とは完全には一致していない。
【００４２】
本実施の形態のＲＦモジュール１は、半導体増幅素子チップ３を搭載したＱＦＮ（Quad Flat Non-leaded package）の封止型のＲＦモジュールである。図３では、ＲＦモジュール１が、半導体増幅素子チップ３と、リード４と、ダイパッド部５と、導電性ワイヤ６と、封止部７とを有している。また、図４では、ＲＦモジュール１が、半導体増幅素子チップ３、リード４、ダイパッド部５、導電性ワイヤ６、封止部７、さらに例えば空芯コイルからなるインダクタ素子２０を有している。
【００４３】
リード４は、上層リード４ａと下層リード４ｂとの２層構造からなる。この下層リード４ｂは、実装基板（マザーボード）２上に形成されている信号用配線層９とのショートを防止するため、ハーフエッチ部８を有している。また、上層リード４ａおよび下層リード４ｂは、それぞれ異なる導電体層である２枚のリードフレームから加工されたものである。図５に示すように、上層リード４ａが加工されている上層（２枚のリードフレームのうち最上層）のリードフレームは、下層リード４ｂが加工されている下層（２枚のリードフレームのうち最下層）のリードフレーム上に重なっている。したがって、上層リード４ａで構成する伝送線路と、下層リード４ｂで構成する伝送線路とは、立体交差している。例えば２層構造の伝送線路のインピーダンス整合を行う場合、伝送線路が立体交差でないＲＦモジュールに対し、本実施の形態のＲＦモジュール１は立体交差しているので、伝送線路の設計の自由度を確保することができる。なお、本実施の形態のＲＦモジュール１では、信号用の伝送線路が、上層リード４ａで構成されており、基準電位用の導電パターンが、下層リード４ｂで構成されている。
【００４４】
ダイパッド部５は、半導体増幅素子チップ３を搭載するものである。このダイパッド部５は、露出している箇所からダイパッド部５を抜けにくくするため、ハーフエッチ部８を有している。また、このダイパッド部５は、下層リード４ｂと同一のリードフレームから加工されている。したがって、最下層のリードフレームの一部であるダイパッド部５が露出しているため、実装基板２の信号用配線層９に対して接合材１０を介して電気的に接続（接合）することによって、ダイパッド部５に搭載された半導体増幅素子チップ３の動作時の発熱を実装基板２側へ放散することができる。
【００４５】
導電性ワイヤ６は、半導体増幅素子チップ３の主面上に形成された電極（パッド）３ａと上層リード４ａおよび下層リード４ｂとを電気的に接続し、また、上層リード４ａと下層リード４ｂとを電気的に接続している。
【００４６】
封止部７は、例えばモールド樹脂からなり、図３では、半導体増幅素子チップ３、導電性ワイヤ６、リード４ａおよびリード４ｂの一部を封止している。すなわち、下層リード４ｂを構成するリードフレーム（導電体層）の一部が、封止部７の下面から露出している。この露出している部分は、ＲＦモジュール１の入出力端子（外部端子）となる。
【００４７】
インダクタ素子２０は、例えば空芯コイルからなり、図２で示した囲み部Ａ２のインダクタ素子である。図４に示すように、上層リード４ａ間を跨って、インダクタ素子２０を搭載する構造が示されている。上層リード４ａとインダクタ素子２０とは、例えば銀（Ａｇ）ペーストなどの接合材１７を介して電気的に接続されている。また、接合材１７は、インダクタ素子２０と、上層リード４ａまたは下層リード４ｂの上面に導電性の良い接合材であれば良い。また、本実施の形態では、インダクタ素子２０は、上層リード４ａ間を跨って搭載されているが、下層リード４ｂ間を跨って搭載されても良い。
【００４８】
実装基板２は、実装基板２の主面上に信号用配線層９を有している。この実装基板２上に、例えば実装用ハンダからなる接合材１０を介して、ＲＦモジュール１が搭載されている。この接合材１０は、ＲＦモジュール１側では、ＲＦモジュール１の入力端子あるいは出力端子と接合され、電気的に接続されている。また接合材１０は、実装基板２側では、信号用配線層９と接合され、電気的に接続されている。なお、実装基板２は、積層構造からなり、実装基板２の層間において図示しない信号用配線層を有しており、この図示しない信号用配線層と、実装基板２の主面上の信号用配線層９とは、実装基板２に形成された図示しないビアホール（Via hole）を介して電気的に接続されている。
【００４９】
半導体増幅素子チップ３は、図２の回路図において点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップである。したがって、半導体増幅素子チップ３内（または表層部分）には、電力増幅回路を構成する半導体増幅素子（例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはヘテロ接合バイポーラトランジスタなど）、周辺回路を構成する半導体素子および整合回路（段間整合回路）を構成する受動素子などが形成されている。半導体増幅素子チップ３は、例えば、単結晶シリコンもしくはＧａＡｓ等の化合物などからなる半導体基板（半導体ウエハ）に半導体増幅素子を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体増幅素子チップ３に分離したものである。
【００５０】
また、半導体増幅素子チップ３の主面上には、複数の電極３ａが形成されている。入力端子Ｐｉｎ１、Ｐｉｎ２、出力端子Ｐｏｕｔ１、Ｐｏｕｔ２、制御端子Ｃｔｒｌに対応する電極３ａは、上層リード４ａと導電性ワイヤ６を介して電気的に接続される。また、電源Ｖｄｄ１、Ｖｄｄ２、基準電位ＧＮＤに対応する電極３ａは、下層リード４ｂと導電性ワイヤ６を介して電気的に接続される。
【００５１】
図６は、一例として、上記電力増幅回路１０２Ａ、１０２Ｂを構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合の半導体増幅素子チップ３の要部断面図である。
【００５２】
図６に示すように、ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、例えばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。
【００５３】
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０７と、ｎ−型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２０９とからなる。これらｎ−型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ−型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ＋型ドレイン領域２０９は不純物濃度が最も高い。
【００５４】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１１とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。
【００５５】
ｎ＋型ソース領域２１１の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電体層であり、例えばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
【００５６】
ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１１）およびドレイン（ｎ＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。
【００５７】
ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。
【００５８】
図７は、他の一例として、上記電力増幅回路１０２Ａ、１０２Ｂを構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）により形成した場合の半導体増幅素子チップ３の要部断面図である。
【００５９】
図７に示されるように、半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
【００６０】
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
【００６１】
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
【００６２】
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
【００６３】
図２〜図５に示したように、本実施の形態で示すＲＦモジュール１は、信号用の伝送線路および基準電位用の導電パターンが、それぞれ上層リード４ａおよび下層リード４ｂで構成されたＲＦモジュールである。すなわち、上層リード４ａが１枚のリードフレーム（導電体層）で加工されており、下層リード４ｂが１枚のリードフレーム（導電体層）で加工されており、それら２枚のリードフレームが積層して、信号用の伝送線路および基準電位用の導電パターンが構成されたＲＦモジュールである。なお、下層のリードフレームは、ダイパッド部５を有している。
【００６４】
図２に示したＲＦモジュール１の回路構成において、例えばＭＯＳＦＥＴ（Ｑ３）のドレインから出力端子Ｐｏｕｔ１までの伝送線路は、信号用の伝送線路の１つであり、上層リード４ａ（図３〜図５参照）で構成されることとなる。このＭＯＳＦＥＴ（Ｑ３）のドレインから出力端子Ｐｏｕｔ１までの伝送線路から、コンデンサ（ＣＰ１１）を介して基準電位までの伝送線路は、導電性ワイヤ６（図３〜図５参照）で構成されることとなる。また、ＲＦモジュール１の基準電位用の導電パターンには、この導電性ワイヤ６が接地されている。この基準電位用の導電パターンは、下層リード４ｂ（図３〜図５参照）で構成されることとなる。
【００６５】
図３に示すように、この上層リード４ａを有する上層のリードフレームと、下層リード４ｂを有する下層リードフレームとの間の間隙Ｇは、例えば１５０〜２００μｍ程度である。また、下層のリードフレームの厚さＴは、例えば１２５μｍ程度である。この場合において、実装基板２の主面上の信号用配線層９と、信号ラインが構成されている上層リード４ａを有するリードフレームとの間には、少なくとも２７５μｍ程度の距離が確保されていることとなる。なお、本実施の形態では、少なくとも２７５μｍ程度の距離が確保されているが、この実装基板２の主面上の信号用配線層９と、信号ラインが構成されている上層リード４ａを有するリードフレームとの間の距離は、要求される周波数帯によってストリップライン、伝送線路、回路構成および部材等が異なるため、幾通りにも調整することができる。
【００６６】
実装基板２上に、例えば実装用ハンダからなる接合材１０を介して、ＲＦモジュール１を搭載したとした場合において、接合材１０の高さが変動したとしても、信号層（４ａ）と基準電位層（４ｂ）の距離Ｇは常に一定である為、高周波特性の変動を少なくすることができる。また、２層リードフレーム構造のＲＦモジュール１において、最上層のリードフレームの上層リード４ａに高周波信号を伝達し、最下層のリードフレームの下層リード４ｂを基準電位とすることにより、例えば顧客のマザーボードなどの実装基板２から発生する信号との干渉などによる高周波特性の劣化を防止することができる。
【００６７】
また、ＲＦモジュール１に搭載される半導体増幅素子チップ３は、出力が例えば２〜３Ｗであり、ＲＦモジュール１を構成する素子のうち最も発熱する発熱能動素子である。このため、本実施の形態で示したように、ＲＦモジュール１のパッケージを封止型のＱＦＮとし、発熱能動素子である半導体増幅素子チップ３を封止部７から露出したダイパッド部５上に搭載している。したがって、発熱能動素子である半導体増幅素子チップ３を、下層のリードフレームのダイパッド部５上に搭載することにより、ＲＦモジュール１の熱抵抗を低減することができる。
【００６８】
また、本実施の形態で示す２層構造のリードフレーム（上層リード４ａおよび下層リード４ｂ）による信号用の伝送線路および基準電位用の導電パターンは、従来から使用されている例えばセラミック基板、ＰＣＢなどのような主面および裏面（主面と反対の面）の２面を有する基板に形成された信号用の伝送線路および異準電位用の導電パターンと同様な構成とすることができる。
【００６９】
また、本実施の形態で示すＲＦモジュール１は、信号用の伝送線路が構成された上層リード４ａを有するリードフレームと、基準電位用の導電パターンが構成された下層リード４ｂを有するリードフレームとが積層された構造のため、上層リード４ａと下層リード４ｂとを立体交差させて構成することができる。
【００７０】
次に、本実施の形態で示すＲＦモジュール１の製造工程の一例を図面を参照して説明する。図８〜図１４は、製造工程中のＲＦモジュール１を模式的に示す断面図である。なお、図８〜図１４には、１つのＲＦモジュール１が形成される領域を符号Ｒで示しており、２つの領域Ｒが示されている。
【００７１】
まず、図８に示すように、肉薄金属板に打ち抜き加工またはエッチング加工が施された２枚のリードフレーム１１ａ、１１ｂを準備した後、それらリードフレーム１１ａ、１１ｂを平行に重ね合わせて、それらの枠部のキャビティ１２でカシメにより一体化する。上層のリードフレーム１１ａには、ＲＦモジュール１の信号用の伝送線路（図３〜図５参照）が形成されている。一方、下層のリードフレーム１１ｂには、ＲＦモジュール１の基準電位用の導電パターン（図３〜図５参照）が形成されている。また下層のリードフレーム１１ｂには、ダイパッド部５およびハーフエッチ部８が形成されている。なお、本実施の形態では、このリードフレーム１１ａ、１１ｂから一括して複数個のＲＦモジュール１を形成する。
【００７２】
続いて、図９に示すように、半導体増幅素子チップ３を下層のリードフレーム１１ｂのダイパッド部５に搭載し、ダイボンドする。
【００７３】
続いて、図１０に示すように、半導体増幅素子チップ３とリードフレーム１１ａ、１１ｂとの間、およびリードフレーム１１ａとリードフレーム１１ｂとの間を、導電性ワイヤ６でワイヤボンドする。
【００７４】
続いて、図１１および図１２に示すように、上金型１３ａと下金型１３ｂとの間にシート１４を介して、ダイボンドされた半導体増幅素子チップ３、ワイヤボンドされた導電性ワイヤ６およびリードフレーム１１ａ、１１ｂ上を例えばエポキシ樹脂等からなる封止部７で封止するために、トランスファーモールドする。すなわち、下金型１３ｂにシートを敷いた状態でトランスファーモールドにより樹脂封止する。なお、このトランスファーモールドによる成形は、加熱加圧した樹脂を閉鎖された加熱金型内へ注入して加圧成形する方法で、一度に複数の成形が可能であり、生産性に優れている。
【００７５】
続いて、図１３に示すように、ダイボンドされた半導体増幅素子チップ３、ワイヤボンドされた導電性ワイヤ６およびリードフレーム１１ａ、１１ｂおよびそれらを封止した封止部７から２つのＲＦモジュール１を切り出すために、ダイシングする。これにより、ＲＦモジュール１が略完成するが、さらに図１４に示すように、封止部７の角部を面取りしても良い。
【００７６】
（実施の形態２）
本実施の形態では、前記実施の形態１で示したＲＦモジュール１の回路を構成する受動素子を、前記実施の形態１のように半導体増幅素子チップ３内ではなく、ディスクリート部品として半導体増幅素子チップ３外で配置する。
【００７７】
図１５は、本実施の形態のＲＦモジュール１の回路図である。このＲＦモジュール１の回路構成は、前記実施の形態１で示した図２の回路図と同じである。なお、囲み部Ａ１は、基準電位用の導電パターンとして適用されるリードフレーム（リード）にワイヤボンディングされる端子を指している。また、囲み部Ａ３は、ディスクリート部品となる受動素子を指している。
【００７８】
図１６は、本実施の形態のＲＦモジュール１を模式的に示す断面図である。図１６に示すように、上層リード４ａ間を跨って、ディスクリート部品１６を搭載する構造が示されている。上層リード４ａとディスクリート部品１６とは、例えば銀（Ａｇ）ペーストなどの接合材１７を介して電気的に接続されている。それ以外の構造は、前記実施の形態１と同様である。本実施の形態では、ディスクリート部品１６は、容量素子の場合について示しているが、これに限らず、抵抗素子またはインダクタ素子などの受動素子でも良い。また、接合材１７は、ディスクリート部品１６と、上層リード４ａまたは下層リード４ｂの上面に導電性の良い接合材であれば良い。また、本実施の形態では、ディスクリート部品１６は、上層リード４ａ間を跨って搭載されているが、下層リード４ｂ間を跨って搭載されても良い。
【００７９】
また、本実施の形態で示すＲＦモジュール１の製造工程は、接合材１７を介して上層リード４ａとディスクリート部品１６とを電気的に接続する工程を有する。なお、これ以外の工程は、前記実施の形態１と同様に実現される。
【００８０】
半導体増幅素子チップ３に形成できない、例えば数千ｐＦ〜数万ｐＦのバイパスコンデンサのような受動素子でＲＦモジュールの回路を構成する場合、本実施の形態で示すＲＦモジュール１は、そのような受動素子を半導体増幅素子チップ３外でディスクリート部品１６として適用することができる。
【００８１】
（実施の形態３）
本実施の形態では、前記実施の形態２で示したＲＦモジュール１の回路を構成する受動素子を、前記実施の形態２のようにディスクリート部品１６ではなく、集積受動部品（ＩＰＤ（Integrated Passive Device））１８として半導体増幅素子チップ３外で配置する。
【００８２】
図１７は、本実施の形態の集積受動部品１８を模式的に示す断面図である。図１８は、本実施の形態のＲＦモジュール１を模式的に示す断面図である。なお、集積受動部品１８は、基板３１上に複数の受動素子が形成され、能動素子は形成されていないものをいい、基板３１上の導電体層および／または絶縁体層により複数の受動素子が形成されて集積受動素子が形成されているものである。
【００８３】
図１７の符号３１は基板を示す。この基板３１は、例えばシリコン単結晶などからなる半導体基板（半導体ウエハ）である。基板３１としてシリコン単結晶などからなる半導体基板を用いれば、例えばウエハプロセスを経てウエハに形成された複数の集積受動部品チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（ＷＰＰ（Ｗafer Process Package））技術により集積受動部品１８を製造するのが容易である。他の形態として、ＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを基板３１に用いることも可能である。
【００８４】
また、符号３２は絶縁膜（酸化膜、酸化シリコン膜）を示す。この絶縁膜３２は、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）などを用いて、基板３１の表面に形成されている。なお、基板３１として絶縁性の基板（例えばガラス基板）を用いた場合などは、絶縁膜３２の形成を省略することもできる。
【００８５】
また、符号３３は配線を示す。この配線３３は、絶縁膜３２上に、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）からなる。この配線３３により、ＭＩＭ（Metal Insulator Metal）型の容量素子（ＭＩＭキャパシタ）３４の下部電極３４ａが形成される。
【００８６】
また、符号３５は絶縁膜を示す。この絶縁膜３５は、基板３１（絶縁膜３２）上に配線３３を覆うように形成されている。絶縁膜３５は、層間絶縁膜として機能し、例えば酸化シリコン膜などからなる。
【００８７】
また、符号３６は開口部を示す。この開口部３６は、絶縁膜３５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に形成されている。この開口部３６の底部では配線３３（下部電極３４ａ）が露出している。
【００８８】
また、符号３７は絶縁膜を示す。この絶縁膜３７は、開口部３６の底部および側壁上を含む絶縁膜３５上に、キャパシタの容量絶縁膜（例えば窒化シリコン膜など）として形成され、フォトリソグラフィ法およびドライエッチング法を用いてパターニングされている。この絶縁膜３７が開口部３６の底部の下部電極３４ａ（配線３３）上に存在し、ＭＩＭ型の容量素子３４の容量絶縁膜３４ｂとなる。
【００８９】
また、符号３８は開口部を示す。この開口部３８は、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより形成される。開口部３８の底部では配線３３が露出している。
【００９０】
また、符号４１は配線を示す。この配線４１は、基板３１（絶縁膜３５）上に、開口部３６、３８内を埋めるように、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）が形成されてなる。この配線４１は、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）により形成されてなる。また、配線４１は開口部３８の底部で配線３３に電気的に接続されている。また、キャパシタ形成領域では、配線３３からなる下部電極３４ａ上に容量絶縁膜３４ｂ（絶縁膜３７）を介して形成された配線４１により、ＭＩＭ型の容量素子３４の上部電極３４ｃが形成されている。したがって、下部電極３４ａ（配線３３）、容量絶縁膜３４ｂ（絶縁膜３７）および上部電極３４ｃ（配線４１）により、ＭＩＭ（Metal Insulator Metal）型の容量素子（ＭＩＭキャパシタ）３４が形成されている。
【００９１】
また、符号４３は絶縁膜（保護膜、保護樹脂膜）を示す。絶縁膜４３は、基板３１（絶縁膜３５）上に配線４１を覆うように、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる相対的に薄い絶縁膜４３ａを形成してから、絶縁膜４３ａ上に相対的に厚い表面保護膜として形成されてなる。絶縁膜４３は、例えばポリイミド樹脂（樹脂材料）などの樹脂材料膜からなる。
【００９２】
また、符号４４は開口部を示す。開口部４４は、絶縁膜４３、４３ａの一部を選択的に除去して形成されてなる。
【００９３】
また、符号４５はパッド部（パッド電極）を示す。このパッド部４５は、開口部４４の底部で配線４１の一部を露出して配線４１から形成されている。
【００９４】
また、符号５１はシード膜を示す。このシード膜５１は、基板３１（の受動素子を形成した側の主面）上に形成されている。シード膜５１は、例えばクロム（Ｃｒ）膜などからなり、例えばスパッタリング法によって形成することができる。すなわち、開口部４４で露出するパッド部４５（配線４１）上を含む絶縁膜４３上にシード膜５１が形成されている。
【００９５】
また、符号５３は配線（再配置配線層、再配線）を示す。この配線５３は、露出するシード膜５１上に、銅（Ｃｕ）膜を形成し、銅膜（導電体層）からなる。この配線５３は、絶縁膜４３、４３ａの開口部４４の底部で配線４１（パッド部４５）に電気的に接続される。この配線５３を絶縁膜４３上に渦巻状のパターン（スパイラルパターン）に形成することにより、スパイラルインダクタ（スパイラルコイル）が形成される。
【００９６】
また、符号５４はニッケル膜を示す。このニッケル膜５４は、例えばめっき法などを用いて形成される。
【００９７】
また、符号６１は絶縁膜（保護膜、保護樹脂膜）を示す。この絶縁膜６１は、基板３１（絶縁膜４３）上に、配線５３およびニッケル膜５４を覆うように表面保護膜として、例えばポリイミド樹脂などの樹脂材料膜からなる。最上層の絶縁膜６１をポリイミド樹脂などのような有機系絶縁膜とすることで、比較的軟らかい有機系絶縁膜を最上層としてチップ（集積受動部品）の取り扱いを容易にすることができる。
【００９８】
また、符号６２は開口部を示す。この開口部６２は、絶縁膜６１に、配線５３の一部を露出するように形成されている。
【００９９】
また、符号６３は金（Ａｕ）膜を示す。この金膜６３は、例えばめっき法などを用いて、開口部６２の配線５３（上のニッケル膜５４）上に端子表面膜（バンプ下地金属層）として形成されている。
【０１００】
また、符号６４はバンプ電極を示す。このバンプ電極６４は、開口部６２の配線５３上の金膜６３上に形成されている。また、バンプ電極６４は、例えば半田バンプなどからなり、例えば、印刷法などにより半田ペーストを印刷した後、熱処理を施すことにより形成される。
【０１０１】
図１８に示すように、本実施の形態のＲＦモジュール１では、下層リード４ｂ上に、集積受動部品１８を搭載する構造が示されている。なお、本実施の形態では、集積受動部品１８は、下層リード４ｂ上に搭載されているが、上層リード４ａ上に搭載されても良い。しかしながら、集積受動部品１８の動作時の発熱を放散するため、最下層のリードフレームに構成されている下層リード４ｂ上に集積受動部品１８を搭載することが望ましい。
【０１０２】
また、本実施の形態で示すＲＦモジュール１の製造工程は、下層リード４ｂ上に集積受動部品１８を搭載する工程と、集積受動部品１８と上層リード４ａとを導電性ワイヤ６で電気的に接続する工程と、とディスクリート部品１６とを電気的に接続する工程とを有する。なお、これ以外の工程は、前記実施の形態１と同様に実現される。
【０１０３】
より小型化されたＲＦモジュールを形成するにあたり、本実施の形態で示すＲＦモジュール１のように複数の受動素子が集積された集積受動部品１８を適用することで、実現することができる。
【０１０４】
（実施の形態４）
本実施の形態では、前記実施の形態１で示したダイパッド部５上に、インターポーザー１９を介して半導体増幅素子チップ３を搭載する。
【０１０５】
図１９は、本実施の形態のＲＦモジュール１を模式的に示す断面図である。図１９に示すように、ダイパッド部５上には、例えばフレキシブル基板、テープなどのインターポーザー１９を介して半導体増幅素子チップ３およびディスクリート部品１６が搭載されている。なお、インターポーザー１９は、下層リード４ｂ上に架かるようにダイパッド部５上に搭載されても良い。
【０１０６】
また、本実施の形態で示すＲＦモジュール１の製造工程は、ダイパッド部５上にインターポーザー１９を搭載する工程を有する。なお、これ以外の工程は、前記実施の形態１と同様に実現される。
【０１０７】
特に半導体増幅素子チップ３の周辺回路が複雑になるようなＲＦモジュールの回路を構成する場合、本実施の形態で示すＲＦモジュール１のようにインターポーザー１９を適用することで、実現することができる。
【０１０８】
（実施の形態５）
本実施の形態では、前記実施の形態１で示したダイパッド部５上に、上層リード４ａを介して半導体増幅素子チップ３を搭載する。
【０１０９】
図２０は、本実施の形態のＲＦモジュール１を模式的に示す断面図である。図２０に示すように、下層のリードフレームから構成されたダイパッド部５上には、上層のリードフレームから構成された上層リード４ａを介して半導体増幅素子チップ３が搭載されている。
【０１１０】
また、本実施の形態で示すＲＦモジュール１の製造工程は、上層のリードフレームと下層のリードフレームとを、ダイパッド部５上に上層リード４ａが配置されるように接合する工程を有する。なお、これ以外の工程は、前記実施の形態１と同様に実現される。
【０１１１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１２】
本発明は、ＲＦモジュールを製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態１のＲＦモジュールを用いたデジタル携帯電話機システムの一例を示す説明図である。
【図２】図１のＲＦモジュールを構成する電力増幅回路の回路ブロック図の回路図である。
【図３】本実施の形態１のＲＦモジュールを模式的に示す断面図である。
【図４】図３のＲＦモジュールの断面箇所とは異なる箇所のＲＦモジュールを模式的に示す断面図である。
【図５】本実施の形態１のＲＦモジュールを模式的に示す平面図である。
【図６】半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップを模式的に示す断面図である。
【図７】半導体増幅素子をヘテロ接合型バイポーラトランジスタにより形成した場合の半導体チップを模式的に示す断面図である。
【図８】本実施の形態１の製造工程中のＲＦモジュールを模式的に示す断面図である。
【図９】図８に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１０】図９に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１１】図１０に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１２】図１１に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１３】図１２に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１４】図１３に続く製造工程中のＲＦモジュールを模式的に示す断面図である。
【図１５】本実施の形態２のＲＦモジュールの回路図である。
【図１６】本実施の形態２のＲＦモジュールを模式的に示す断面図である。
【図１７】本実施の形態３の集積受動部品を模式的に示す断面図である。
【図１８】本実施の形態３のＲＦモジュールを模式的に示す断面図である。
【図１９】本実施の形態４のＲＦモジュールを模式的に示す断面図である。
【図２０】本実施の形態５のＲＦモジュールを模式的に示す断面図である。
【図２１】本発明者らが検討した１層構造で信号用の伝送線路および電源用の導電パターンを構成したＲＦモジュールを模式的に示す断面図である。
【符号の説明】
【０１１４】
１  ＲＦモジュール
２  実装基板
３  半導体増幅素子チップ
３ａ  電極
４  リード
４ａ  上層リード
４ｂ  下層リード
５  ダイパッド部
６  導電性ワイヤ
７  封止部
８  ハーフエッチ部
９  信号用配線層
１０  接合材
１１ａ、１１ｂ  リードフレーム
１２  キャビティ
１３ａ  上金型
１３ｂ  下金型
１４  シート
１５  樹脂注入口
１６  ディスクリート部品
１７  接合材
１８  集積受動部品
１９  インターポーザー
２０  インダクタ素子
３１  基板
３２  絶縁膜
３３  配線
３４  容量素子
３４ａ  下部電極
３４ｂ  容量絶縁膜
３４ｃ  上部電極
３５  絶縁膜
３６  開口部
３７  絶縁膜
３８  開口部
４１  配線
４３  絶縁膜
４３ａ  絶縁膜
４４  開口部
４５  パッド部
５１  シード膜
５３  配線
５４  ニッケル膜
６１  絶縁膜
６２  開口部
６３  金膜
６４  バンプ電極
１０２  半導体チップ
１０２Ａ、１０２Ｂ  電力増幅回路
１０５Ａ、１０５Ｂ  整合回路
１０７Ａ、１０７Ｂ  整合回路
１０８Ａ、１０８Ｂ  ローパスフィルタ
１５１  フロントエンド・モジュール
１５２  ベースバンド回路
１５３  変復調用回路
１５４ａ  スイッチ回路
１５４ｂ  スイッチ回路
１５６  分波器
２０１  半導体基板
２０２  エピタキシャル層
２０３  ｐ型ウエル
２０４  ゲート絶縁膜
２０５  ゲート電極
２０６  サイドウォールスペーサ
２０７  ｎ−型オフセットドレイン領域
２０８  ｎ型オフセットドレイン領域
２０９  ｎ＋型ドレイン領域
２１０  ｎ−型ソース領域
２１１  ｎ＋型ソース領域
２１２  ｐ型ハロー領域
２１３  溝
２１４  ｐ型打抜き層
２１５  ｐ＋型半導体領域
２２１  窒化シリコン膜
２２２  酸化シリコン膜
２２３  コンタクトホール
２２４  プラグ
２２５  ソース電極
２２６  ドレイン電極
２２７  酸化シリコン膜
２２８  スルーホール
２２９  配線
２３０  表面保護膜
２３１  ソース裏面電極
２５１  ＧａＡｓ基板
２５２  サブコレクタ層
２５３  ＨＢＴ
２５４  コレクタ電極
２５５  コレクタメサ
２５６  ベースメサ
２５７  ベース電極
２５８  エミッタ層
２５９  エミッタ電極
２６１  絶縁膜
２６２  コンタクトホール
２６３  コレクタ配線
２６４  絶縁膜
２６５  スルーホール
２６６  エミッタ配線
Ａ１、Ａ２、Ａ３  囲み部
ＡＮＴ  アンテナ
Ｃ５、Ｃ６  コンデンサ
ＣＮＴ１、ＣＮＴ２  切換信号
Ｃｔｒｌ  制御端子
ＤＰＳ  デジタル携帯電話機システム
ＦＬＴ１、ＦＬＴ２  フィルタ
Ｇ  間隙
Ｐｉｎ１、Ｐｉｎ２  入力端子
Ｐｏｕｔ１、Ｐｏｕｔ２  出力端子
Ｒ  領域
Ｔ  厚さ
Ｖｄｄ１、Ｖｄｄ２  電源
ＧＮＤ  基準電位
【図１】
2006310425.tif 000003
【図２】
2006310425.tif 000004
【図３】
2006310425.tif 000005
【図４】
2006310425.tif 000006
【図５】
2006310425.tif 000007
【図６】
2006310425.tif 000008
【図７】
2006310425.tif 000009
【図８】
2006310425.tif 000010
【図９】
2006310425.tif 000011
【図１０】
2006310425.tif 000012
【図１１】
2006310425.tif 000013
【図１２】
2006310425.tif 000014
【図１３】
2006310425.tif 000015
【図１４】
2006310425.tif 000016
【図１５】
2006310425.tif 000017
【図１６】
2006310425.tif 000018
【図１７】
2006310425.tif 000019
【図１８】
2006310425.tif 000020
【図１９】
2006310425.tif 000021
【図２０】
2006310425.tif 000022
【図２１】
2006310425.tif 000023