(57)【要約】【課題】  セル容量が小のメモリセルの誤検出を回避可能とし、テスト時間の増大を防ぐ半導体記憶装置の提供。【解決手段】  第１、第２のマット１１、１２の間に配置されるセンスアンプ３０と、第１、第２のマットの第１、第２のビット線と、前記センスアンプとの接続をそれぞれ制御するスイッチ（２１、２２）と、入力されたテストモード信号がテストモードを示す時には、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御する手段を備える。【選択図】            図１
2006216177.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを有する第１、第２のマットと、
前記第１、第２のマットで共用されるセンスアンプと、
入力されたテストモード信号がテストモードを示す時には、前記第１、第２のマットのそれぞれのビット線と、前記センスアンプとの接続をそれぞれ制御する第１、第２のスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御する手段と、
を含む、ことを特徴とする半導体記憶装置。
【請求項２】
通常動作時は、前記第１、第２のスイッチのうち選択されたマットに対応するスイッチのみをオンとする、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
第１のマット選択信号を入力し、前記第１のマット選択信号が選択状態を示すとき、前記第１のスイッチをオン状態に設定する信号を出力する第１のドライバ回路と、
第２のマット選択信号を入力し、前記第２のマット選択信号が選択状態を示すとき、前記第２のスイッチをオン状態に設定する信号を出力する第２のドライバ回路と、
前記第１のドライバ回路の出力信号と、前記テストモード信号とを入力し、前記テストモード信号がテストモードを示すときは、前記第１のドライバ回路の出力信号の値によらず出力を活性化状態とし、前記テストモード信号が通常動作を示すときは、前記第１のドライバ回路の出力に応じた信号を出力する第１の論理回路と、
前記第２のドライバ回路の出力信号と、前記テストモード信号とを入力し、前記テストモード信号がテストモードを示すときは、前記第２のドライバ回路の出力信号の値によらず出力を活性化状態とし、前記テストモード信号が通常動作を示すときは、前記第２のドライバ回路の出力に応じた信号を出力する第２の論理回路と、
を備え、
前記第１、第２の論理回路の出力信号が、前記第１、第２のスイッチの制御端子に、オン・オフを制御する信号としてそれぞれ供給される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
テストモード時、前記第１、第２のスイッチを両方オンとし、前記第１、第２のマットのうち、選択された側のメモリセルのデータの読み出しが前記センスアンプで行われる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
２つのマットで共用されるセンスアンプを有する半導体記憶装置のテスト方法であって、
入力されたテストモード信号がテストモードを示す時には、前記２つのマットのビット線と前記センスアンプとの接続をそれぞれ制御するスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御するステップを含む、ことを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、共有センスアンプを有しテストに好適とされる半導体記憶装置とテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の製造工程で生じる欠陥、例えば配線間ショートや、コンタクト非開口、メモリセル間ショートなどの不具合の対処は、プローブテスト（ウェハプローバを用いたテスト）における不良セルの冗長メモリセルへの置き換えと、組立後の選別テストにより、スクリーニング（選別）が行われる。
【０００３】
プローブテストや選別工程では、市場のあらゆる環境化での動作保証と、デバイス劣化による市場不良防止の為、動作温度加速をはじめ、電源電圧加速、動作スピード加速、ｔＲＥＦ加速などさまざまな加速試験を実施する必要があり、安定的に量産を行うための加速手段は、重要な要素である。
【０００４】
図４は、半導体記憶装置（共有形センスアンプのＤＲＡＭ）の典型的な構成を説明するための図である。マット１（ＭＡＴ１）１１のビット線対（ＤＬ１、／ＤＬ１）とマット２（ＭＡＴ２）１２のビット線対（ＤＬ２、／ＤＬ２）で共用されるシェアード形センスアンプ３０と、マット１（ＭＡＴ１）１１のビット線対（ＤＬ１、／ＤＬ１）とセンスアンプ３０との接続を制御する１対のトランスファゲート（ｎチャネルＭＯＳトランジスタよりなるパストランジスタ）２１１、２１２と、マット２（ＭＡＴ２）１２のビット線対（ＤＬ２、／ＤＬ２）とセンスアンプ３０との接続を制御する１対のトランスファゲート２２１、２２２と、サブワードドライバ５１、５２と、ＭＡＴ１選択信号、ＭＡＴ２選択信号をそれぞれ入力しトランスファゲート２１１、２１２とトランスファゲート２２１、２２２のオン、オフを制御する信号ＴＧ１、ＴＧ２をそれぞれ出力するＴＧドライバ４１、４２を備えている。センスアンプ３０の出力は、不図示のＹスイッチを介してＩ／Ｏバス線に接続される。
【０００５】
図３の構成の動作について説明する。ＭＡＴ１側のビット線（ＤＬ１、／ＤＬ１）をＲＥＡＤ動作する場合には、センスアンプ３０から非選択側のビット線（ＤＬ２、／ＤＬ２）を切り離すために、ＴＧドライバ４２はその出力であるＴＧ２信号をＬＯＷレベルとし、トランスファゲート２２１、２２２をオフとする。またＭＡＴ１側のビット線（ＤＬ１、／ＤＬ１）をセンスアンプ３０に接続するため、ＴＧドライバ４１はＴＧ１信号をＨＩＧＨレベルとし、トランスファゲート２１１、２１２をオンとする。サブワードドライバ５１は、選択されたワード線ＷＬ１０を高電位に立ち上げる。ワード線ＷＬ１０が立ちあがると、選択されたワード線に接続するメモリセルとビット線ＤＬ１が接続し、ビット線対ＤＬ１、／ＤＬ１に微少の差電位（初期差電位）が生じ、センスアンプ３０が初期差電位を増幅してＲＥＡＤ動作を行う。このとき、ビット線対ＤＬ２、／ＤＬ２はプリチャージ状態のままである。
【０００６】
なお、共用センスアンプには、特許文献１等の記載も参照される。また、特許文献２には、センスアンプとスイッチの接続制御が記載されている。
【０００７】
【特許文献１】特開２００２−１０９８９９号公報
【特許文献２】特開平０７−３０２４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＤＲＡＭ製造工程で生じる欠陥の一つに、メモリセル容量（Ｃｓ）が通常よりも小さくなる不具合がある。
【０００９】
メモリセル容量（Ｃｓ）が小さい場合、ＲＥＡＤのセンス動作時に、センスアンプへの初期差電位が小さくなり、誤センスの原因となる。誤センスが、イージーファンクションテスト（簡易な機能試験）で発生する場合には、プローブテストなどで容易に冗長メモリセルへの置き換えが可能で問題ではないが、イージーファンクションテストや、ｔＲＥＦ（リフレッシュサイクル）試験で検出できない場合には、さまざまな加速試験を用いて検出する必要性が生ずることがあり、テスト時間の増大を招いている。
【００１０】
したがって、本発明の目的は、テスト時間の増大を防ぐ半導体記憶装置及びテスト方法を提供することにある。
【００１１】
本発明の他の目的は、セル容量が小のメモリセルの誤検出を回避可能とする半導体記憶装置及びテスト方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、前記目的を達成するため概略以下の構成とされる。
【００１３】
本発明に係る半導体記憶装置は、第１、第２のマットの間に配置されるセンスアンプと、前記第１、第２のマットの第１、第２のビット線と前記センスアンプとの接続をそれぞれ制御する第１、第２のスイッチと、入力されたテストモード信号がテストモードを示す時には、前記第１、第２のスイッチを両方オンとするように制御する手段と、を備えている。
【００１４】
本発明に係るテスト方法は、２つのマットで共用されるセンスアンプを有する半導体記憶装置のテスト方法であって、入力されたテストモード信号がテストモードを示す時には、前記２つのマットのビット線と前記センスアンプとの接続をそれぞれ制御するスイッチのうち、選択されたマットに対応するスイッチと、非選択のマットに対応するスイッチの両方をオンとするように制御するステップを含む。
【発明の効果】
【００１５】
本発明によれば、センス読出し時の初期差電位を従来手法の半分にまで加速することができ、従来手法で用いられていた、センスタイミング加速や、データパターン加速など、複雑なテストで要していたテスト時間の短縮を可能としている。
【００１６】
また、本発明によれば、従来の加速テストでは検出できなかった不良メモリセルの検出も可能としている。
【発明を実施するための最良の形態】
【００１７】
上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。図１は、本発明の一実施形態の構成を示す図である。ビット線対とセンスアンプとの接続を制御する制御信号ＴＧ１及びＴＧ２を駆動するドライバ４１、４２において、テストモード信号に基づき、非選択側の制御信号を活性化レベルに保持できるようにしている。より詳細には、図１を参照すると、マット１（ＭＡＴ１）１１のビット線対ＤＬ１、／ＤＬ１とマット２（ＭＡＴ２）１２のビット線対ＤＬ２、／ＤＬ２で共用されるシェアード形センスアンプ３０と、ゲートに入力される制御信号ＴＧ１に基づき、マット１（ＭＡＴ１）１１のビット線対ＤＬ１、／ＤＬ１とセンスアンプ３０との接続を制御する１対のトランスファゲート２１１、２１２と、ゲートに入力される制御信号ＴＧ２に基づき、マット２（ＭＡＴ２）１２のビット線対ＤＬ２、／ＤＬ２とセンスアンプ３０との接続を制御する１対のトランスファゲート２２１、２２２と、マット１とマット２のサブワード線を駆動するサブワードドライバ５１、５２と、ＴＧドライバ４１と、ＴＧドライバ４２を備え、テストモード信号をインバータ６３で反転した信号と、ＴＧドライバ４１、４２の出力信号の否定論理積をとるＮＡＮＤ回路６１、６２を備え、ＮＡＮＤ回路６１、６２の出力が、それぞれ制御信号ＴＧ１、及びＴＧ２として、トランスファゲート２１１と２１２のゲート、及び、トランスファゲート２２１と２２２のゲートに入力される。なお、図１では、サブワード線とメインワード線（不図示）の階層型ワード線のＤＲＡＭについて示したが、本発明はかかる階層型ワード線構造にのみ制限されるものでないことは勿論である。特に制限されないが、トランスファゲート２１１、２１２、トランスファゲート２２１、２２２はｎチャネルＭＯＳトランジスタよりなるが、ｐチャネルＭＯＳトランジスタ、あるいはＣＭＯＳトランスファゲート等で構成してもよい。また、トランスファゲート２１１、２１２、トランスファゲート２２１、２２２がｎチャネルＭＯＳトランジスタよりなる場合、ＴＧドライバ４１と、ＴＧドライバ４２は、選択時にＬＯＷレベルの信号を出力し、非選択時に、ＨＩＧＨレベルの信号を出力する。
【００１８】
図２は、本発明の一実施例の通常動作（テストモード信号＝ＬＯＷレベル）時の動作を示すタイミングチャートである。テストモード信号がＬＯＷレベルの時は、テストモード未使用時であり（通常動作時）、インバータ６３の出力はＨＩＧＨレベルとなる。ＭＡＴ１側のビット線対（ＤＬ１、／ＤＬ１）をＲＥＡＤ動作する場合は、ＭＡＴ１選択信号がＨＩＧＨレベルとなり、ＴＧドライバ４１の出力はＬＯＷレベルとなる。またＭＡＴ２選択信号がＬＯＷレベルとなり、ＴＧドライバ４２の出力はＨＩＧＨレベルとなる。ＮＡＮＤ回路６１の出力信号ＴＧ１はＨＩＧＨレベル、ＮＡＮＤ回路６２の出力信号ＴＧ２はＬＯＷレベルとなる。すなわち、センスアンプ３０から非選択側のビット線（ＤＬ２、／ＤＬ２）を切り離すため、ＴＧ２信号をＬＯＷレベルとし（時刻Ｔ１）、ＴＧ１信号はＨＩＧＨレベルとして、ワード線ＷＬ１０を立ち上げる（時刻Ｔ２）。ワード線ＷＬ１０が高電位に立ちあがると、メモリセルとビット線ＤＬ１が接続し、ビット線対ＤＬ１、／ＤＬ１に微少の差電位（初期差電位）が生じ（時点Ｔ３）、センスアンプ３０が初期差電位を増幅してＲＥＡＤ動作を行う。ビット線対ＤＬ２、／ＤＬ２はプリチャージ状態のままである。
【００１９】
図３は、本発明の一実施例のテストモード使用時の動作を示すタイミングチャートである。テストモード信号をＨＩＧＨレベルとすることで、インバータ６３の出力はＬＯＷレベルとなる。ＭＡＴ１選択信号がＨＩＧＨレベルとなり、ＴＧドライバ４１の出力はＬＯＷレベル、ＭＡＴ２選択信号がＬＯＷレベルとなり、ＴＧドライバ４２の出力はＨＩＧＨレベルとなる。ＬＯＷレベルのテストモード信号を入力とするＮＡＮＤ回路６１は、ＴＧドライバ４１の出力値によらずＨＩＧＨレベルを出力する。同様に、ＬＯＷレベルのテストモード信号を入力とするＮＡＮＤ回路６２は、ＴＧドライバ４２の出力値によらずＨＩＧＨレベルを出力する。より詳細には、ワード線ＷＬ１０が立ちあがる時（時刻Ｔ２）、ＴＧ１信号は、ＨＩＧＨレベルとされる。トランスファゲート２１１、２１２がオンする。ＴＧ２信号は、通常動作時とは異なり、ＨＩＧＨレベルとされ（時刻Ｔ１）、トランスファゲート２２１、２２２がオンし、ワード線ＷＬ１０が立ちあがると（時刻Ｔ２）、メモリセルはビット線ＤＬ１に加え、ビット線ＤＬ２へも接続されることになる。
【００２０】
メモリセルの容量をＣｓ、ビット線の容量をＣｄとすると、初期差電位ΔＶは、１／（１＋Ｃｄ／Ｃｓ）に比例する。セルの容量Ｃｓの端子間電圧をＶとすると、ＣｓＶ＝（Ｃｓ＋Ｃｄ）ΔＶとなり、ΔＶ＝ＣｓＶ／（Ｃｓ＋Ｃｄ）＝Ｖ／（１＋Ｃｄ／Ｃｓ）で与えられる。
【００２１】
すなわち、本実施例において、テストモード信号を使用すると、ビット線の容量Ｃｄが約２倍となり（ＤＬ１とＤＬ２の容量の和）、センスアンプ３０に与えられる初期差電位は、約１／２となる。
【００２２】
本実施例によれば、センス読出し時の初期差電位を半分に加速することができる。このため、従来のセンスタイミング加速や、データパターン加速など、複雑なテストで要していたテスト時間の削減を可能としている。また、本実施例によれば、従来の加速テストでは、検出できなかった不良メモリセル（例えばメモリ容量Ｃｓが小）の検出も可能となる。
【００２３】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の通常動作を説明するタイミング図である。
【図３】本発明の一実施例のテストモード時の動作を説明するタイミング図である。
【図４】半導体記憶装置の構成を示す図である。
【符号の説明】
【００２５】
１１、１２  マット
２１、２２  トランスファゲート
３０  センスアンプ
４１、４２  ＴＧドライバ
５１、５２  サブワードドライバ
６１、６２  ＮＡＮＤ  
６３  インバータ
ＤＬ１、／ＤＬ１  ビット線
ＤＬ２、／ＤＬ２  ビット線
ＴＧ１、ＴＧ２  制御信号
ＷＬ１０、ＷＬ２０  ワード線
【図１】
2006216177.tif 000003
【図２】
2006216177.tif 000004
【図３】
2006216177.tif 000005
【図４】
2006216177.tif 000006