(57)【要約】【課題】半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。【解決手段】フリップフロップ回路１０２ａ〜１０２ｆへ電源電圧ＶＤＤ１を供給する電源配線１０３と、組合せ回路１０１へ電源電圧ＶＤＤ２を供給する電源配線１０４とを個別に配置して、これ等フリップフロップ回路と組合せ回路とに対する電源供給を分離して独立して行い得る構成とする。スキャンテストのシフト動作中には、組合せ回路１０１の電源電圧ＶＤＤ２を低電圧に設定又は遮断する。これにより、スキャンテストのシフト中の組合せ回路１０１の部分における電力消費が抑えられる。同時に、シフト時にフリップフロップ回路１０２ａ〜１０２ｆの電源電圧を高電圧に設定する。これにより、シフト動作の高速化が実現され、テスト時間が短縮される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
組合せ回路と、
前記組合せ回路の複数の出力信号を保持する複数のフリップフロップ回路とを有する半導体集積回路であって、
前記複数のフリップフロップ回路へ電源電圧を供給するフリップフロップ回路用の電源配線と、
前記組合せ回路へ電源電圧を供給する組合せ回路用の電源配線とを備え、
前記フリップフロップ回路用の電源配線と前記組合せ回路用の電源配線とは、互いに分離され、個別に、前記フリップフロップ回路への電源供給と前記組合せ回路への電源供給とを行う
ことを特徴とする半導体集積回路。
【請求項２】
組合せ回路と、
前記組合せ回路の複数の出力信号を保持する複数のフリップフロップ回路とを有する半導体集積回路であって、
前記複数のフリップフロップ回路及び前記組合せ回路へ電源電圧を供給する電源配線と、
前記電源配線から前記組合せ回路への電源電圧を遮断する電源遮断手段とを備えた
ことを特徴とする半導体集積回路。
【請求項３】
前記請求項２の半導体集積回路において、
前記組合せ回路は複数のブロックで構成され、
前記電源遮断手段は、前記複数のブロック別に配置されている
ことを特徴とする半導体集積回路。
【請求項４】
前記請求項２又は３記載の半導体集積回路において、
前記各フリップフロップ回路の入力端子は、前記組合せ回路の各出力端子に接続され、
前記各フリップフロップ回路の入力端子の電位が中間電位状態になることを防止する防止手段を備える
ことを特徴とする半導体集積回路。
【請求項５】
前記請求項１記載の半導体集積回路において、前記フリップフロップ回路用の電源配線の電源電圧と、前記組合せ回路用の電源配線の電源電圧とを可変にする可変電源供給手段を備える
ことを特徴とする半導体集積回路。
【請求項６】
前記請求項１〜５の何れか１項に記載の半導体集積回路において、
前記複数のフリップフロップ回路はスキャンチェーンを構成している
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路において、
前記組合せ回路からの複数の出力信号を前記複数のフリップフロップ回路に取り込むキャプチャ時には、前記組合せ回路用の電源配線の電源電圧は所定の電圧に設定され、
前記複数のフリップフロップ回路を順次直列に接続したスキャンテスト時のスキャンテスト信号のシフト動作時には、前記組合せ回路用の電源配線の電源電圧は、前記所定の電圧よりも低い電圧に設定される
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項６又は７記載の半導体集積回路において、
前記組合せ回路からの複数の出力信号を前記複数のフリップフロップ回路に取り込むキャプチャ時には、前記フリップフロップ回路用の電源配線の電源電圧は所定の電圧に設定され、
前記複数のフリップフロップ回路を順次直列に接続したスキャンテスト時のスキャンテスト信号のシフト動作時には、前記フリップフロップ回路用の電源配線の電源電圧は、前記所定の電圧よりも高い電圧に設定される
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項１〜８の何れか１項に記載の半導体集積回路において、
前記組合せ回路を自己テストする組込み自己検査装置が内蔵される
ことを特徴とする半導体集積回路。
【請求項１０】
前記請求項１〜９の何れか１項に記載の半導体集積回路において、
前記電源配線の電源電圧の変化が定常状態に回復するまでの回復期間を計測する計測手段と、
前記回復期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する停止制御手段とを備える
ことを特徴とする半導体集積回路。
【請求項１１】
前記請求項１〜１０の何れか１項に記載の半導体集積回路において、
前記半導体集積回路は、
フリップフロップ回路用の複数の標準セルを配置して構成された第１の配置領域と、
組合せ回路用の複数の標準セルを配置して構成された第２の配置領域と、
前記第１の配置領域を構成する前記フリップフロップ用の複数の標準セルに電源供給する第１の電源配線と、
前記第２の配置領域を構成する前記組合せ回路用の複数の標準セルに電源供給する第２の電源配線とを備える
ことを特徴とする半導体集積回路。
【請求項１２】
前記請求項１１記載の半導体集積回路において、
前記フリップフロップ回路用の標準セルと前記組合せ回路用の標準セルとは、各々、同一の列方向に配置されていると共に、
同一列の前記フリップフロップ回路用の標準セルと、同一列の前記組合せ回路用の標準セルとは、交互に配置されている
ことを特徴とする半導体集積回路。
【請求項１３】
前記請求項２記載の半導体集積回路において、
前記半導体集積回路は、フリップフロップ回路用の標準セルと、組合せ回路用の標準セルとにより構成され、
前記組合せ回路用の標準セルには、電源遮断手段が備えられる
ことを特徴とする半導体集積回路。
【請求項１４】
前記請求項１〜１０の何れか１項に記載の半導体集積回路において、
前記半導体集積回路は複数の標準セルで構成され、
前記各標準セルは、内部に、
前記フリップフロップ回路に電源供給する第１の電源配線と、
前記組合せ回路に電源供給する第２の電源配線とを有し、
前記フリップフロップ回路用の電源配線から前記標準セル内部の第１の電源配線への電源供給と、前記組合せ回路用の電源配線から前記標準セル内部の第２の電源配線への電源供給とは、相互に独立して行われる
ことを特徴とする半導体集積回路。
【請求項１５】
前記請求項１〜１４の何れか１項に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、
前記組合せ回路の電源電圧を降下させる第１の工程と、
前記第１の工程の後、前記複数のフリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記組合せ回路の電源電圧を上昇させる第３の工程と、
前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【請求項１６】
前記請求項３記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、
前記組合せ回路の電源電圧を降下させる第１の工程と、
前記第１の工程の後、前記複数のフリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記組合せ回路の各ブロック別にブロックの電源電圧を上昇させる第３の工程と、
前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【請求項１７】
前記請求項１５又は１６記載の半導体集積回路のテスト方法において、
前記第１の工程では、前記組合せ回路への電源供給を遮断する
ことを特徴とする半導体集積回路のテスト方法。
【請求項１８】
前記請求項１０記載の半導体集積回路をテストする半導体集積回路のテスト方法において、
前記組合せ回路の電源電圧を降下させる第１の工程と、
前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記組合せ回路の電源電圧を上昇させる第３の工程と、
前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、
前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【請求項１９】
前記請求項５に記載の半導体集積回路をテストする半導体集積回路のテスト方法において、
前記組合せ回路の電源電圧を降下させる第１の工程と、
前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記組合せの各ブロック別にブロックへの電源電圧を上昇させる第３の工程と、
前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、
前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【請求項２０】
前記請求項１８又は１９記載の半導体集積回路のテスト方法において、
前記第２の工程では、前記組合せ回路への電源供給を遮断する
ことを特徴とする半導体集積回路のテスト方法。
【請求項２１】
前記請求項１〜１４の何れか１項に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、
前記フリップフロップ回路の電源電圧を上昇させる第１の工程と、
前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記フリップフロップ回路の電源電圧を降下させる第３の工程と、
前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【請求項２２】
前記請求項１０に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、
前記フリップフロップ回路の電源電圧を上昇させる第１の工程と、
前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、
前記第２の工程の後、前記フリップフロップ回路の電源電圧を降下させる第３の工程と、
前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、
前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有する
ことを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、プロセスの微細化技術は留まることのない進歩を続け、遂に９０ｎｍ、６５ｎｍ世代の時代に入ってきた。このような進化によって、かつて複数のＬＳＩで構成されていた複雑なシステムは、１つのシリコンの中に集積されて、システムＬＳＩとして実現されるようになった。単位面積当たりのトランジスタ集積度や動作周波数は飛躍的に向上し、１チップ上には機能や特性の異なる複数のＩＰコアが搭載可能になり、複雑且つ高速なシステムＬＳＩが実現されるようになった。
【０００３】
しかしながら、半導体回路の大規模化に起因するテスト時間の増大と、特性の異なる複数のコアの搭載に起因する検査方法の多様化により、テストに要するコストが増大している。また、高機能、高速化により、高いテスト品質を確保することが困難となっている。このような状況下において、各システムＬＳＩベンダーは、高品質且つ低コストでのテストを実現するための半導体設計技術及びテスト技術を研究している。
【０００４】
従来、半導体集積回路の内部に含まれる論理回路部分のテストに頻繁に使われている方式に、スキャンテスト方式がある。このスキャンテストを行うためには、半導体集積回路内にスキャンテスト回路を形成する必要がある。通常、スキャンテスト回路は、半導体集積回路内の複数のスキャンフリップフロップ回路を用いて構成される。ここで用いられるスキャンフリップフロップ回路は、各々、回路ブロック（組合せ回路）を伝搬してきたデータ信号をフリップフロップ回路に取り込むための入力端子Ｄと、スキャンテスト用の信号をフリップフロップ回路に取り込むための入力端子ＤＴと、クロック信号を取り込むためのクロック端子ＣＫと、これ等端子Ｄ又はＤＴの何れの入力端子の信号をフリップフロップ回路のデータとして取り込むかを切り替えるための入力端子ＮＴと、データ信号を出力するための一対の出力端子Ｑ、ＮＱを持っている。
【０００５】
スキャンテスト回路には、２つのモードが存在する。このモードはＮＴ端子の値によって切り替えられる。ＮＴ端子の信号値が１の時、シフトモード呼ばれ、ＤＴ端子の信号がフリップフロップ回路のデータとして取り込まれる。ＮＴ端子の信号値が０の時、キャプチャーモードと呼ばれ、Ｄ端子の信号がフリップフロップ回路のデータとして取り込まれる。
【０００６】
スキャンテスト回路は、複数のスキャンフリップフロップ回路のＤＴ端子とＱ（又はＮＱ）端子を数珠つなぎに順次接続することにより、スキャンテスト時のシフトモード（ＮＴ＝１）のときに、シフトレジスタとして機能するように構成された回路である。また、スキャンテスト信号入力端子として機能する外部入力端子が、シフトレジスタの先頭に配置されるスキャンフリップフロップ回路のＤＴ端子に接続され、スキャンテスト信号出力端子として機能する外部出力端子が、シフトレジスタの最終段に配置されるスキャンフリップフロップ回路のＱ又はＮＱ端子に接続される。スキャンフリップフロップ回路のＣＫ端子及びＮＴ端子は、外部入力端子から直接制御される。このように構成されたスキャンテスト回路は、スキャンフリップフロップ回路がチェーン状に接続されていることから、スキャンチェーンとも呼ばれる。スキャンチェーンは半導体集積回路内に複数本あっても良い。
【０００７】
一般に、スキャンテストでは、ＬＳＩテスタからスキャンテスト信号入力端子に対してスキャンテスト信号を供給する。また、スキャンフリップフロップ回路のＣＫ端子に対するクロック信号と、ＮＴ端子に対するスキャンイネーブル信号も、ＬＳＩテスタから直接に供給する。
【０００８】
スキャンイネーブル信号として信号値１を供給している間に、スキャンチェーンの段数分のクロック信号を印加することにより、スキャンチェーンを構成する全スキャンフリップフロップ回路に対してスキャンテスト信号を供給することができる。この後、スキャンイネーブル信号を０に切り替え、その後、１クロックを入力することにより、回路ブロックからの信号をスキャンフリップフロップ回路のＤ端子に取り込む（キャプチャー）ことができる。その後、再びスキャンイネーブル信号を１に切り替えて、スキャンチェーンの段数分のクロック信号を印加することにより、各スキャンフリップフロップ回路にキャプチャーされた信号値をＬＳＩテスタに取り込むことができる。
【０００９】
ＬＳＩテスタに取り込んだ後、これ等の取り込んだ信号値を予めＬＳＩテスタに格納していた期待値と比較して、良否判定を行う。
【００１０】
また、近年では、一般的なスキャンテストに代わり、組み込み自己検査装置（ＢＩＳＴ）を備えた方式により、半導体集積回路の論理回路部分をテストするようになりつつある。論理回路部分を対象としたＢＩＳＴ（以下、ロジックＢＩＳＴという）のアーキテクチャーで最も良く用いられているものに、ＳＴＵＭＰＳがある。このＳＴＵＭＰＳは、マルチスキャン設計をベースとしたＢＩＳＴアーキテクチャーである。これは、スキャンテスト方式と同様に、半導体集積回路内に形成されたスキャンチェーンを利用してテストを行う。
【００１１】
ロジックＢＩＳＴとスキャンテストとの間の相違点は、テスト信号発生回路と出力応答信号の比較回路とにある。スキャンテストにおけるテスト信号発生方法及び出力応答信号の比較回路は、前述している通りである。これに対して、ロジックＢＩＳＴでは、ＬＳＩテスタからＢＩＳＴ起動信号やクロック信号等の制御信号を印加することにより、半導体集積回路内部に組み込まれたパターン生成回路からテスト信号が発生され、テスト対象回路へ印加される。また、テスト対象回路からの出力応答信号は出力圧縮回路へ入力され、シグニチャーと呼ばれる圧縮データに変換される。最終的にシグニチャーをＬＳＩテスタに読み出して、予めＬＳＩテスタに格納しておいたシグニチャ―の期待値と比較して、良否判定を行う。
【００１２】
近年の半導体集積回路は大規模になってきている。それに伴って必要なテストデータ量は増大してきている。また、プロセス微細化技術の進化に伴って、従来問題とならなかった微小な欠陥が、システムＬＳＩの動作に影響を与えるようになってきている。高抵抗性Ｖｉａや、ショート、クロストーク等の欠陥が遅延故障として顕在化してきている。従って、従来の縮退故障検出用のテストデータのみでなく、遅延故障検出用のテストデータも必要となってきている。ここでは、スキャンテスト又はロジックＢＩＳＴにおけるテストデータ量とは、全スキャンフリップフロップ回路の個数に相当するビット数に、キャプチャー回数を乗したバイナリデータ量を意味する。
【００１３】
一般的なスキャンテストにしても、ロジックＢＩＳＴにしても、このような半導体集積回路のテストを短時間で済ませるためには、テストデータを短時間でスキャンチェーンに設定し得るように、シフト動作を高速に行い、できる限り多くの回路ブロックを同時にテストする必要がある。ＬＳＩテスタのランニングコストは非常に高いため、テスタ使用時間が長いと、最終的な半導体集積回路の製造コストに大きな影響を与えてしまうからである。
【００１４】
しかしながら、スキャンテスト又はロジックＢＩＳＴでは、大規模な半導体集積回路において、回路の多くのブロックのスキャンチェーンを高速にシフト動作させると、半導体回路に発生する消費電力が極めて大きくなり、正常な動作が行われず、適切な検査が行えなくなってしまう。従って、スキャンテスト又はロジックＢＩＳＴ時のシフト動作時の消費電力を削減することの重要性は高い。
【００１５】
そこで、従来、例えば特許文献１では、スキャンフリップフロップ回路から機能ブロック（組合せ回路）へ伝搬する出力端子（Ｑ端子）を固定した状態で、シフト動作を行うことにより、スキャンテスト時の消費電力を削減して、問題を解決しようと図っている。
【００１６】
図２９は、前記特許文献１に記載されている半導体集積回路の構成である。この回路の特徴は、組合せ回路１０と、複数のフリップフロップ回路１１Ａ〜１１Ｆを有する半導体集積回路において、各フリップフロップ回路１１Ａ〜１１Ｆについて、データ信号Ｄやスキャンテスト信号ＤＴを伝達させるためのＱ端子とは別に、スキャンテスト信号ＤＴをスキャンチェーン上の次段のフリップフロップ回路に伝達するための端子としてＳＯ端子を設け、スキャンテストのシフトモードの間、Ｑ端子の信号値を固定して、組合せ回路１０内の状態がシフトモード中は変化しないように構成している点である。
【００１７】
従来のスキャンテスト回路構成では、シフトモードの間、各スキャンフリップフロップ回路に印加されるスキャンテスト信号に応じて、スキャンフリップフロップ回路のＱ端子の信号値が変化する。このとき、組合せ回路内の多くのトランジスタが同時にスイッチングして、瞬間的に非常に大きな電力を消費する。それに対して、図２９の回路では、シフト中にＱ端子の信号値を固定するため、組合せ回路内の各ノードの値は固定されて、シフト動作中の消費電力を抑制することができる。
【００１８】
前記特許文献１で公開されているＱ端子の出力値を固定するためのフリップフロップ回路の具体的な構造を、図３０及び図３１に示す。
【００１９】
図３０に示すフリップフロップ回路は、データ信号Ｄ及びスキャンテスト信号ＤＴを受け、スキャンイネーブル信号ＮＴの値によって、信号Ｄ又はＤＴの何れかを出力として選択するマルチプレクサ２１と、クロック信号ＣＬＫの反転信号に応じてマルチプレクサ２１の出力信号をラッチする第１のラッチ回路２２と、クロック信号ＣＬＫに応じて第１のラッチ回路２２の出力をラッチする第２のラッチ回路２３と、クロック信号ＣＬＫ及びＨＯＬＤ信号の反転信号を受けて、両者のＡＮＤ演算を行った結果を出力するＡＮＤ回路２４と、ＡＮＤ回路２４の出力に応じて第２のラッチ回路２３の出力をラッチする第３ラッチ回路２５を備えている。また、第２のラッチ回路２３の出力はＳＯ端子として機能し、第３のラッチ回路２５の出力はＱ出力端子として機能する。
【００２０】
この構成では、ＨＯＬＤ信号が１の時は、クロック信号ＣＬＫが１又は０の何れにも拘わらず、ＡＮＤ回路２４の出力は必ず０になる。従って、このとき、第３のラッチ回路２５の出力Ｑは、第１のラッチ回路２２の出力値に拘わらず、前時刻に保持していた値（０又は１）に固定される。
【００２１】
図３１に示したスキャンフリップフロップ回路１１Ａ’は、前記従来の図３０のスキャンフリップフロップ回路１１Ａと同様の構成において、Ｑ端子をＳＯ端子として機能させるように構成されたフリップフロップ回路３１と、ホールド信号の反転信号と前記フリップフロップ回路３１の出力とを受け、両者のＡＮＤ演算を行った結果を出力するＡＮＤ回路３２とを備え、このＡＮＤ回路３２の出力が出力端子Ｑの出力となる。この構成では、ＨＯＬＤ信号が１のときには、フリップフロップ回路３１の出力が１又は０の何れかであるかに拘わらず、ＡＮＤ回路の３２の出力は必ず０になる。
【特許文献１】特開２００１−５９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、前記の従来の技術では、消費電力の抑制は可能であるが、回路面積や、ファンクション動作速度に対するペナルティが発生する可能性が高い。具体的に以下に説明する。
【００２３】
例えば、従来の図３０のフリップフロップ回路では、通常のスキャンフリップフロップ回路に対して、ラッチ回路１つとＡＮＤゲート１つ分の面積オーバーヘッドがある。
【００２４】
また、従来の図３１のフリップフロップ回路では、通常のスキャンフリップフロップ回路に対する面積オーバーヘッドが、ＡＮＤゲート１つ分であり、図３０のフリップフロップ回路と比較してラッチ回路１つ分だけ面積は小さいが、図３０のフリップフロップ回路と異なって、ＡＮＤゲート３２がフリップフロップ回路３１の後側に配置されているために、出力Ｑの信号伝搬速度がＡＮＤゲート一段分遅延する。
【００２５】
従って、従来の図３０や図３１に示されるフリップフロップ回路では、消費電力を削減できる一方、回路面積の増大や動作速度の低下を招く欠点がある。
【００２６】
本発明は、前記の問題に着目し、その目的は、回路面積を増大させず、またファンクション動作速度に影響を与えずに、スキャンテスト及びロジックＢＩＳＴ動作におけるシフト動作中での消費電力を有効に低減することにある。
【課題を解決するための手段】
【００２７】
前記目的を達成するために、本発明では、スキャンテスト動作及びロジックＢＩＳＴ動作におけるシフト動作中では、組合せ回路への電源電圧のみを下げ得る構成を採用し、これにより、組合せ回路での電力消費を低減することとする。
【００２８】
具体的に、請求項１記載の発明の半導体集積回路は、組合せ回路と、前記組合せ回路の複数の出力信号を保持する複数のフリップフロップ回路とを有する半導体集積回路であって、前記複数のフリップフロップ回路へ電源電圧を供給するフリップフロップ回路用の電源配線と、前記組合せ回路へ電源電圧を供給する組合せ回路用の電源配線とを備え、前記フリップフロップ回路用の電源配線と前記組合せ回路用の電源配線とは、互いに分離され、個別に、前記フリップフロップ回路への電源供給と前記組合せ回路への電源供給とを行うことを特徴とする。
【００２９】
請求項２記載の発明の半導体集積回路は、組合せ回路と、前記組合せ回路の複数の出力信号を保持する複数のフリップフロップ回路とを有する半導体集積回路であって、前記複数のフリップフロップ回路及び前記組合せ回路へ電源電圧を供給する電源配線と、前記電源配線から前記組合せ回路への電源電圧を遮断する電源遮断手段とを備えたことを特徴とする。
【００３０】
請求項３記載の発明は、前記請求項２の半導体集積回路において、前記組合せ回路は複数のブロックで構成され、前記電源遮断手段は、前記複数のブロック別に配置されていることを特徴とする。
【００３１】
請求項４記載の発明は、前記請求項２又は３記載の半導体集積回路において、前記各フリップフロップ回路の入力端子は、前記組合せ回路の各出力端子に接続され、前記各フリップフロップ回路の入力端子の電位が中間電位状態になることを防止する防止手段を備えることを特徴とする。
【００３２】
請求項５記載の発明は、前記請求項１記載の半導体集積回路において、前記フリップフロップ回路用の電源配線の電源電圧と、前記組合せ回路用の電源配線の電源電圧とを可変にする可変電源供給手段を備えることを特徴とする。
【００３３】
請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路において、前記複数のフリップフロップ回路はスキャンチェーンを構成していることを特徴とする。
【００３４】
請求項７記載の発明は、前記請求項６記載の半導体集積回路において、前記組合せ回路からの複数の出力信号を前記複数のフリップフロップ回路に取り込むキャプチャ時には、前記組合せ回路用の電源配線の電源電圧は所定の電圧に設定され、前記複数のフリップフロップ回路を順次直列に接続したスキャンテスト時のスキャンテスト信号のシフト動作時には、前記組合せ回路用の電源配線の電源電圧は、前記所定の電圧よりも低い電圧に設定されることを特徴とする。
【００３５】
請求項８記載の発明は、前記請求項６又は７記載の半導体集積回路において、前記組合せ回路からの複数の出力信号を前記複数のフリップフロップ回路に取り込むキャプチャ時には、前記フリップフロップ回路用の電源配線の電源電圧は所定の電圧に設定され、前記複数のフリップフロップ回路を順次直列に接続したスキャンテスト時のスキャンテスト信号のシフト動作時には、前記フリップフロップ回路用の電源配線の電源電圧は、前記所定の電圧よりも高い電圧に設定されることを特徴とする。
【００３６】
請求項９記載の発明は、前記請求項１〜８の何れか１項に記載の半導体集積回路において、前記組合せ回路を自己テストする組込み自己検査装置が内蔵されることを特徴とする。
【００３７】
請求項１０記載の発明は、前記請求項１〜９の何れか１項に記載の半導体集積回路において、前記電源配線の電源電圧の変化が定常状態に回復するまでの回復期間を計測する計測手段と、前記回復期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する停止制御手段とを備えることを特徴とする。
【００３８】
請求項１１記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路において、前記半導体集積回路は、フリップフロップ回路用の複数の標準セルを配置して構成された第１の配置領域と、組合せ回路用の複数の標準セルを配置して構成された第２の配置領域と、前記第１の配置領域を構成する前記フリップフロップ用の複数の標準セルに電源供給する第１の電源配線と、前記第２の配置領域を構成する前記組合せ回路用の複数の標準セルに電源供給する第２の電源配線とを備えることを特徴とする。
【００３９】
請求項１２記載の発明は、前記請求項１１記載の半導体集積回路において、前記フリップフロップ回路用の標準セルと前記組合せ回路用の標準セルとは、各々、同一の列方向に配置されていると共に、同一列の前記フリップフロップ回路用の標準セルと、同一列の前記組合せ回路用の標準セルとは、交互に配置されていることを特徴とする。
【００４０】
請求項１３記載の発明は、前記請求項２記載の半導体集積回路において、前記半導体集積回路は、フリップフロップ回路用の標準セルと、組合せ回路用の標準セルとにより構成され、前記組合せ回路用の標準セルには、電源遮断手段が備えられることを特徴とする。
【００４１】
請求項１４記載の発明は、前記請求項１〜１０の何れか１項に記載の半導体集積回路において、前記半導体集積回路は複数の標準セルで構成され、前記各標準セルは、内部に、前記フリップフロップ回路に電源供給する第１の電源配線と、前記組合せ回路に電源供給する第２の電源配線とを有し、前記フリップフロップ回路用の電源配線から前記標準セル内部の第１の電源配線への電源供給と、前記組合せ回路用の電源配線から前記標準セル内部の第２の電源配線への電源供給とは、相互に独立して行われることを特徴とする。
【００４２】
請求項１５記載の発明は、前記請求項１〜１４の何れか１項に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、前記組合せ回路の電源電圧を降下させる第１の工程と、前記第１の工程の後、前記複数のフリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記組合せ回路の電源電圧を上昇させる第３の工程と、前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有することを特徴とする。
【００４３】
請求項１６記載の発明は、前記請求項３記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、前記組合せ回路の電源電圧を降下させる第１の工程と、前記第１の工程の後、前記複数のフリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記組合せ回路の各ブロック別にブロックの電源電圧を上昇させる第３の工程と、前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有することを特徴とする
請求項１７記載の発明は、前記請求項１５又は１６記載の半導体集積回路のテスト方法において、前記第１の工程では、前記組合せ回路への電源供給を遮断することを特徴とする。
【００４４】
請求項１８記載の発明は、前記請求項１０記載の半導体集積回路をテストする半導体集積回路のテスト方法において、前記組合せ回路の電源電圧を降下させる第１の工程と、前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記組合せ回路の電源電圧を上昇させる第３の工程と、前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有することを特徴とする。
【００４５】
請求項１９記載の発明は、前記請求項５に記載の半導体集積回路をテストする半導体集積回路のテスト方法において、前記組合せ回路の電源電圧を降下させる第１の工程と、前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記組合せの各ブロック別にブロックへの電源電圧を上昇させる第３の工程と、前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有することを特徴とする。
【００４６】
請求項２０記載の発明は、前記請求項１８又は１９記載の半導体集積回路のテスト方法において、前記第２の工程では、前記組合せ回路への電源供給を遮断することを特徴とする。
【００４７】
請求項２１記載の発明は、前記請求項１〜１４の何れか１項に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、前記フリップフロップ回路の電源電圧を上昇させる第１の工程と、前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記フリップフロップ回路の電源電圧を降下させる第３の工程と、前記第３の工程の後、前記組合せ回路の動作を行う第４の工程とを有することを特徴とする。
【００４８】
請求項２２記載の発明は、前記請求項１０に記載の半導体集積回路をテストする半導体集積回路のテスト方法であって、前記フリップフロップ回路の電源電圧を上昇させる第１の工程と、前記第１の工程の後、前記フリップフロップ回路へスキャンテストデータを設定する第２の工程と、前記第２の工程の後、前記フリップフロップ回路の電源電圧を降下させる第３の工程と、前記第３の工程の後、所定期間の間、前記複数のフリップフロップ回路へのクロック信号の供給を停止する第４の工程と、前記第４の工程の後、前記組合せ回路の動作を行う第５の工程とを有することを特徴とする。
【００４９】
以上の構成により、請求項１〜２０記載の半導体集積回路及びそのテスト方法では、スキャンテストのシフト動作中に、組合せ回路への電源電圧をキャプチャー時に比べて低い電圧に設定又は遮断することにより、そのスキャンテストのシフト動作中での組合せ回路における電力消費を効果的に低く抑えることが可能となる。また、前記シフト動作中では、複数のフリップフロップ回路の電源電圧をキャプチャー時に比べて高い電圧に設定することにより、それ等のフリップフロップ回路のシフト動作が高速に行われるので、テスト時間が効果的に短縮されることになる。
【００５０】
ここに、前記シフト動作中での組合せ回路における電力消費の低減や、テスト時間の短縮は、組合せ回路への電源電圧や複数のフリップフロップ回路への電源電圧を低く又は高く変更することのみで達成されるので、従来のような回路面積の増加や動作速度の劣化はない。更に、シフト動作時に組合せ回路の電源を遮断するので、組合せ回路内のトランジスタのスイッチングによる電力消費のみならず、近年問題となっているトランジスタのゲート絶縁膜の薄膜化に伴うＣＭＯＳトランジタのスタティックな状態で発生するリーク電流によって消費する電力をも削減することが可能である。
【００５１】
また、請求項４記載の発明では、組合せ回路への電源電圧の遮断時には、各フリップフロップ回路の入力端子の電位が中間電位状態になろうとするが、この中間電位状態になることが防止手段によって防止されるので、組合せ回路内で過剰なリーク電流が流れたり、回路ダメージが生じることが有効に防止される。
【００５２】
更に、請求項１０、１８、１９及び２２記載の発明では、スキャンテストのシフト動作中には、組合せ回路への電源電圧又はフリップフロップ回路への電源電圧が低く若しくは高く変更又は遮断されて、電力消費が低減されたりテスト時間が短縮されるが、その後に行われるキャプチャー動作までの間には、所定期間の間だけ複数のフリップフロップ回路回路へのクロック信号の供給が停止されて、キャプチャー動作までに所定の待ち時間が存在するので、組合せ回路やフリップフロップ回路の動作が通常の電源電圧の下で通常通り行われて、組合せの安定的なテストを保証することが可能となる。
【発明の効果】
【００５３】
以上説明したように、請求項１〜２０記載の半導体集積回路及びそのテスト方法によれば、組合せ回路への電源電圧やフリップフロップ回路への電源電圧を変更又は遮断可能としたので、回路面積の増加や動作速度の劣化を生じることなく、スキャンテストのシフト動作中での組合せ回路における電力消費を効果的に低く抑えたり、フリップフロップ回路のシフト動作を高速に行わせて、テスト時間の短縮を図ることができる。
【００５４】
特に、請求項４記載の発明によれば、組合せ回路への電源電圧の遮断時にも、組合せ回路内で過剰なリーク電流が流れたり、回路ダメージが生じることを有効に防止することが可能である。
【００５５】
更に、請求項１０、１８、１９及び２２記載の発明によれば、スキャンテストのシフト動作中での組合せ回路への電源電圧又はフリップフロップ回路への電源電圧の変更又は遮断が行われても、その後のキャプチャー動作を通常の電源電圧の下で行わせて、組合せの安定的なテストを保証することが可能である。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の実施形態を示す半導体集積回路及びそのテスト方法について、図面を参照しながら具体的に説明する。
【００５７】
（実施形態１）
以下、本発明の実施形態１の半導体集積回路及びそのテスト方法を説明する。
【００５８】
図１は本実施形態１の半導体集積回路の構成を示す回路図である。図１において、１０１は組合せ回路を示す。また１０２ａ〜１０２ｆはフリップフロップ回路を示す。１０３はフリップフロップ回路１０２ａ〜１０２ｆへ電源電圧を供給するフリップフロップ回路用の電源配線、１０４は組合せ回路１０１へ電源電圧を供給する組合せ回路用の電源配線を示している。前記２つの電源配線１０３、１０４は相互に分離されており、各々、個別に、電源電圧ＶＤＤ１をフリップフロップ回路１０２ａ〜１０２ｆに供給すると共に、前記電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤ２を組合せ回路１０１に印加することが可能である。
【００５９】
このような構成により、動作に応じて、フリップフロップ回路と組合せ回路に印加する電圧値を独立して調整することが可能となり、その結果、動作時の消費電力を抑制することが可能となる。例えば、動作中のクロック周波数の変化に応じてフリップフロップ回路１０２ａ〜１０２ｆへの印加電圧を調整したり、組合せ回路１０１が必要な演算を行っているか否かによって、組合せ回路１０１への印加電圧を調整することにより、動作時の消費電力を有効に削減することができる。
【００６０】
前記のような利点を享受する一例として、スキャンテストのシフト動作がある。図１中のフリップフロップ回路１０２ａ〜１０２ｆは、スキャンテストのシフト動作中にスキャンチェーンを構成する。スキャンテストのシフト動作時には、フリップフロップ回路１０２ａ〜１０２ｆはスキャンチェーン上のスキャンテスト信号を取り込むので、組合せ回路１０１の演算結果はフリップフロップ回路１０２ａ〜１０２ｆに取り込まれない。つまり、スキャンテストのシフト動作中、組合せ回路１０１は必要な演算を行っておらず、不要な電力を消費していることになる。スキャンテストのシフト動作は対象となる回路部分の全てが同時に動作を行うため、非常に多くの電力を消費することになる。しかし、半導体集積回路の電源設計は、ファンクション動作時の消費電力を見込んで行われることが多い。このように、電源設計がテスト時の消費電力を考慮せずに行われている場合には、スキャンテストのシフト動作時に発生する不要な消費電力が設計時に想定していた消費電力を上回る可能性が高くなり、消費電力を抑えて正常にシフト動作をさせるためには、動作周波数を遅くせざるを得ない。半導体集積回路内に発生する消費電力は動作周波数に比例するためである。
【００６１】
しかしながら、高速シフト動作を行ってテスト時間の削減を図ろうと考えた場合には問題となる。シフト動作中は、複数のフリップフロップ回路１０２ａ〜１０２ｆが直列に接続されたシフトレジスタに対して、所望のテストデータをスキャンイン端子からシリアルに設定する。このテストデータの設定には、スキャンチェーンに接続しているフリップフロップ回路の個数分のクロックサイクルを要することとなる。従って、シフト動作時の動作周波数が低い場合には、テスト時間が増し、その結果として製品のコスト増大につながる。よって、シフト動作時の動作周波数はできるか限り高いほうが望ましい。
【００６２】
図１の半導体集積回路においては、この問題を解決することができる。半導体集積回路の消費電力は電源電圧ＶＤＤの２乗に比例するが、図１の半導体集積回路では、フリップフロップ回路１０２ａ〜１０２ｆの電源配線１０３と、組合せ回路１０１の電源配線１０４とが分離しているので、シフト動作中に組合せ回路１０１のみ電源電圧ＶＤＤ２のレベルを下げたり、電源自体を遮断することが可能となり、シフト動作中の組合せ回路１０１の部分で発生する消費電力を削減することができる。また、シフト動作中にフリップフロップ回路１０２ａ〜１０２ｆの電源電圧のレベルを上げることによって、シフト動作の高速化を図ることも可能となる。
【００６３】
（実施形態１の変形例１）
また、スキャン設計が行われていない半導体集積回路にあっても、図２に示すように、外部入力端子からフリップフロップ回路１０２ａ〜１０２ｆにデータが設定可能である場合には、フリップフロップ回路１０２ａ〜１０２ｆへのデータ設定期間では、組合せ回路１０１の演算は必要なく、本変形例では、この期間における組合せ回路１０１の部分の不要な電力消費を抑えることも可能である。
【００６４】
図１の半導体集積回路の前記の利点を活用したテスト方法を図３（ａ）に示す。図３（ａ）に示すテスト方法は、４つの工程２０１〜２０４で構成される。第１の工程２０１は組合せ回路の電源電圧を降下させる工程である。第２の工程２０２はフリップフロップ回路へデータを設定する工程である。第３の工程２０３は組合せ回路の電源電圧を上昇させる工程である。第４の工程２０４は組合せ回路を動作させる工程である。
【００６５】
また、図３（ａ）に示す方法に従って、図１に示す半導体集積回路のスキャンテストを行った場合のタイムチャートを図４に示す。先ず、組合せ回路１０１の電源電圧ＶＤＤ２の電圧値を下げる。その後、シフト動作によって、フリップフロップ回路１０２ａ〜１０２ｆへテストデータを設定する。その後、電源電圧ＶＤＤ２の電圧値を上げて、テスト条件に合致させてキャプチャー動作によって組み合わせ回路１０１を動作させる。前記の工程を所定の回数繰り返し行うことによりスキャンテストが実施される。
【００６６】
（実施形態１の変形例２）
通常の半導体集積回路においては、通常動作時の電源電圧で高速のシフト動作に耐えうる設計がなされているとは限らない。このような場合においても、図１の半導体集積回路においては、シフト動作時にはフリップフロップ回路にのみ通常動作時よりも高いレベル電圧を印加することが可能であり、高速シフト動作は可能となる。
【００６７】
前記を実現するためのテスト方法を図５（ａ）に示す。同図（ａ）に示すテスト方法は４つの工程２０５〜２０８で構成される。第１の工程２０５はフリップフロップ回路の電源電圧を上昇させる工程である。第２の工程２０６はフリップフロップ回路へテストデータを設定する工程である。第３の工程２０７はフリップフロップ回路の電源電圧を下降させる工程である。第４の工程２０８は組合せ回路を動作させる工程である。また、図３（ａ）及び図５（ａ）を併せて実施することにより、消費電力及びテスト時間の削減を図ることが可能となる。
【００６８】
図３（ａ）及び図５（ａ）を併せて実施した場合のタイムチャートを図６に示す。先ず、組合せ回路１０１の電源電圧ＶＤＤ２の電圧値を下げると同時に、フリップフロップ回路１０２ａ〜１０２ｆの電源電圧ＶＤＤ１を上げる。その後、シフト動作によって、フリップフロップ回路１０２ａ〜１０２ｆへテストデータを設定する。その後、電源電圧ＶＤＤ２の電圧値を上げると同時に電源電圧ＶＤＤ１を下げる。テスト条件に合致させてキャプチャー動作によって組み合わせ回路を動作させる。前記の工程を所定の回数繰り返し行うことにより、スキャンテストが実施される。
【００６９】
（実施形態１の変形例３）
前記実施形態１における半導体集積回路において、２つの電源電圧ＶＤＤ１、ＶＤＤ２は半導体集積回路の外部から供給されても良いし、半導体集積回路内に内蔵された可変電源供給回路によって行われても良い。図７に可変電源供給回路を備える半導体集積回路を示す。図７中、１０５は可変電源供給回路（可変電源供給手段）である。
【００７０】
（実施形態１の変形例４）
更に、本発明の実施形態１における半導体集積回路において、スキャンチェーンへのテストデータの供給は、半導体集積回路の外部から供給されても良いし、半導体集積回路に内蔵された組み込み自己検査装置（ＢＩＳＴ）から供給されても良い。図８に組み込み自己検査装置を備える半導体集積回路を示す。図８において、１０６は組み込み自己検査装置であり、スキャンチェーンへのテストデータ供給を行うブロック、スキャンチェーンからの出力データを圧縮するブロックの双方を含む。
【００７１】
（実施形態１の変形例５）
また、本発明の実施形態１における半導体集積回路は、電源電圧切り替え時に電圧が安定するまでの所定期間を計測するためのカウンターと、前記期間中の間でクロック信号の供給を停止する回路を備えた半導体集積回路であっても良い。
【００７２】
図９は、前記のようなカウンターと、クロック制御回路とを備えた半導体集積回路を示す。同図において、１０７はクロック制御回路（停止制御手段）、１０８はカウンター（計測手段）である。前記カウンター１０８によって、クロック信号を停止する所定期間を計測し、その期間、クロック制御回路１０７に対してフリップフロップ回路へのクロック信号の供給を停止を指示する信号を与える。これにより、この期間はフリップフロップ回路へのクロック信号の供給が停止し、半導体集積回路の動作は停止する。この停止期間中において電源電圧の切り替えを行う。
【００７３】
図３（ｂ）は、電源電圧切り替え時に電圧が安定するまでの所定期間を計測するためのカウンター１０８と、前記期間中でフリップフロップ回路へのクロック信号の供給を停止するクロック制御回路１０７とを備えた半導体集積回路をテストするための方法を示す。図３（ｂ）に示すテスト方法は５つの工程２０９〜２１３で構成される。第１の工程２０９は組合せ回路の電源電圧を降下させる工程である。第２の工程２１０はフリップフロップ回路へテストデータを設定する工程である。第３の工程２１１は組合せ回路の電源電圧を上昇させる工程である。第４の工程２１２は所定期間の間、フリップフロップ回路１０２ａ〜１０２ｆへのクロック信号の供給を停止する工程である。第５の工程２１３は組合せ回路を動作させる工程である。
【００７４】
図５（ｂ）に、電源電圧切り替え時に電圧が安定するまでの所定期間を計測するためのカウンター１０８と、前記期間中クロック信号の供給を停止するクロック制御回路１０７とを備えた半導体集積回路をテストするための別の方法を示す。同図（ｂ）に示すテスト方法は５つの工程２１４〜２１８で構成される。第１の工程２１４はフリップフロップ回路の電源電圧を上昇させる工程である。第２の工程２１５はフリップフロップ回路へテストデータを設定する工程である。第３の工程２１６はフリップフロップ回路の電源電圧を下降させる工程である。第４の工程２１７は所定期間の間、フリップフロップ回路１０２ａ〜１０２ｆへのクロック信号の供給を停止する工程である。第５の工程２１８は組合せ回路を動作させる工程である。
【００７５】
図１０は、キャプチャー動作によって組合せ回路を動作させる前の電源電圧切り替え時に、所定時間の間、クロック信号の供給を停止させたタイムチャートを示す。クロック停止期間は、切り替え後の電源電圧が安定するのに必要な期間とする。
【００７６】
図１１は、本発明の実施形態１の半導体集積回路のレイアウトブロック図の一例を示す。同図において、２１１ａ〜２１１ｃは各々複数のフリップフロップ回路の標準セル（同図の符号ＦＦ）を同図に横方向に一列に配置して構成されたセル列（第１の配置領域）である。また、２１２ａ〜２１２ｃも各々複数の組合せ回路の標準セルを同図に横方向に一列に配置して構成されたセル列（第２の配置領域）である。前記フリップフロップ回路の標準セルのセル列２１１ａ〜２１１ｃと、前記組合せ回路の標準セルのセル列２１２ａ〜２１２ｃとは、互いに図中縦方向に交互に配置されている。２０９は前記フリップフロップ回路の標準セルのセル列２１１ａ〜２１１ｃへ電源電圧を供給する金属電源配線（第１の電源配線）、２１０は前記組合せ回路の標準セルのセル列２１２ａ〜２１２ｃへ電源電圧を供給する金属電源配線（第２の電源配線）である。
【００７７】
図１１の構成により、フリップフロップ回路と組合せ回路との電源配線を分離した場合のレイアウト設計が容易になる。
【００７８】
（実施形態２）
次に、本発明の実施形態２の半導体集積回路及びそのテスト方法を説明する。
【００７９】
図１２は本実施形態２の半導体集積回路の構成を示す回路図である。同図において、３０１は組合せ回路を示す。また、３０２ａ〜３０２ｆはフリップフロップ回路を示す。３０３は前記組合せ回路３０１及びフリップフロップ回路３０２ａ〜３０２ｆへの電源電圧ＶＤＤの供給を行う電源配線を示しており、３０４は組合せ回路３０１への電源電圧の供給を遮断するためのＮ型トランジスタスイッチ（電源遮断手段）を示しており、そのゲート信号ＳＷに論理値１が印加されるとトランジスタスイッチ３０４はＯＮとなり、論理値０が印加されるとＯＦＦとなる。このＯＮのときに電源電圧ＶＤＤの供給が行われ、ＯＦＦのときにその電源供給が遮断される。前記トランジスタスイッチ３０４は組合せ回路３０１に電源供給を行う金属電源配線３０３の分岐の茎に配置されても良く、組合せ回路３０１を構成する各セル内部に個別に配置しても良い。
【００８０】
前記のような構成をとることにより、組合せ回路３０１に印加する電源電圧を独立して遮断することが可能となり、組合せ回路３０１が不要な演算を行っている際の消費電力を削減することができる。
【００８１】
前記の利点を享受する一例として、スキャンテストのシフト動作が考えられる。図１２中のフリップフロップ回路３０２ａ〜３０２ｆは、スキャンテストのシフト動作中にスキャンチェーンを構成する。スキャンテストのシフト動作中に組合せ回路３０１の部分で不要な消費電力が発生するのは、既に述べた通りである。
【００８２】
図１２の半導体集積回路の前記の利点を活用したテスト方法を図１３に示す。図１３に示すテスト方法は４つの工程４０１〜４０４で構成される。第１の工程４０１は組合せ回路３０１の電源電圧ＶＤＤを遮断する工程である。第２の工程４０２はフリップフロップ回路３０２ａ〜３０２ｆへテストデータを設定する工程である。第３の工程４０３は組合せ回路３０１の電源電圧ＶＤＤの供給を再開する工程である。第４の工程４０４は組合せ回路３０１を動作させる工程である。
【００８３】
前記図１３に示すテスト方法に従って、図１２に示す半導体集積回路のスキャンテストを行った場合のタイムチャートを図１４に示す。先ず、ゲート信号ＳＷを０に切り替えて、トランジスタスイッチ３０４をＯＦＦ状態にし、組合せ回路３０１への電源供給を遮断する。その後、シフト動作によって、フリップフロップ回路３０２ａ〜３０２ｆへテストデータを設定する。その後、ゲート信号ＳＷを１に切り替えて、トランジスタスイッチ３０４をＯＮ状態にし、組合せ回路３０１への電源供給を再開する。そして、テスト条件に合致させてキャプチャー動作によって組合せ回路３０１を動作させる。前記の工程を所定の回数繰り返し行うことにより、スキャンテストが実施される。
【００８４】
（実施形態２の変形例１）
前記実施形態２の半導体集積回路は、図１３の電源電圧切り替え時に電圧が安定するまでの所定期間を計測するためのカウンターと、前記期間中でフリップフロップ回路へのクロック信号の供給を停止する回路とを備えた半導体集積回路であっても良い。
【００８５】
図１５に前記カウンターとクロック制御回路とを備えた半導体集積回路を示す。同図において、３０５はクロック制御回路、３０６はカウンターであり、各々、図９中のクロック制御回路１０７及びカウンター１０８と同一である。これにより、この期間でフリップフロップ回路へのクロック信号の供給が停止し、半導体集積回路の動作は停止する。この停止期間中に電源電圧ＶＤＤの供給の再開を行う。図１６は、電源電圧ＶＤＤの供給の再開後に所定時間の間、フリップフロップ回路へのクロック信号の供給を停止させたタイムチャートを示す。クロック停止期間は、切り替え後の電源電圧が安定するのに必要な期間とする。
【００８６】
図１７は、本発明の実施形態２の半導体集積回路の組合せ回路を構成する標準セル（組合せ回路用の標準セル）を、図１８は、本発明の実施形態２の半導体集積回路のフリップフロップ回路を構成する標準セル（フリップフロップ回路用の標準セル）を示す。
【００８７】
図１７の組合せ回路用の標準セル４１１において、４０３は組合せ回路を構成して配置するトランジスタ領域（第１の配置領域）である。また、図１８のフリップフロップ回路用の標準セル４１２において、４０８はフリップフロップ回路を構成して配置するトランジスタ領域（第２の配置領域）である。更に、前記両標準セル４１１、４１２には、各々、水平方向に延びる２本の金属電源配線（４０１と４０２）、（４０６と４０７）が配置される。図１８のフリップフロップ回路用の標準セル４１２では、下側の金属電源配線（第１の電源配線）４０７が前記フリップフロップ回路を構成するトランジスタ領域４０８に電源電圧ＶＤＤ１を供給する電源配線であり、コンタクト４１０は前記下側の金属電源配線４０７と前記トランジスタ領域４０８のフリップフロップ回路とを接続するために使用される。一方、図１７の組合せ回路用の標準セル４１１では、上側の金属電源配線（第２の電源配線）４０１が前記組合せ回路を構成するトランジスタ領域４０３に電源電圧ＶＤＤ２を供給する電源配線であり、コンタクト４０５は前記上側の金属電源配線４０１と前記トランジスタ領域４０３の組合せ回路とを接続するために使用される。
【００８８】
前記図１７の組合せ回路用の標準セル４１１では、下側の金属電源配線（第１の電源配線）４０２は、この標準セル４１１の左右隣りに配置される標準セルに電源配線を繋ぐ金属電源配線であって、フリップフロップ回路への電源電圧ＶＤＤ１供給用であり、上側の金属電源配線４０１とは相互に分離されている。４０４は接地用の金属電源配線である。
【００８９】
同様に、図１８のフリップフロップ回路用の標準セル４１２では、上側の金属電源配線（第２の電源配線）４０６は、この標準セル４１２の左右隣りに配置される標準セルに電源配線を繋ぐ金属電源配線であって、組合せ回路への電源電圧ＶＤＤ２供給用であり、下側の金属電源配線４０７とは相互に分離されている。４０９は接地用の金属電源配線である。
【００９０】
図１７及び図１８では、共に、標準セル４１１、４１２の上部に、電源電圧供給用の２本の金属電源配線（４０１と４０２）、（４０６と４０７）が水平方向に平行に２本存在している。図１７及び図１８内の各々の標準セル内部のトランジスタ領域４０３、４０８に対しては、各々、コンタクト４０５、４１０を介して異なる金属電源配線４０１、４０７から電源電圧ＶＤＤ２、ＶＤＤ１が供給される。組合せ回路又はフリップフロップ回路への電源電圧ＶＤＤ２、ＶＤＤ１の供給に用いられない各標準セル４１１、４１２内の金属電源配線４０２、４０６は、自己の標準セルの左右に隣り合う他の標準セルの金属電源配線との接続に用いられる。従って、組合せ回路への電源電圧とフリップフロップ回路への電源電圧とは、相互に独立して行うことができる。
【００９１】
図１９は、組合せ回路については図１７に示した標準セルを、フリップフロップ回路については図１８に示した標準セルを各々用いて構成した本発明の実施形態２の半導体集積回路のレイアウトブロック図を示す。同図において、４１１は図１７に示した組合せ回路用の標準セルを示す。４１２は図１８に示したフリップフロップ回路用の標準セルを示す。４１３は組合せ回路へ電源電圧ＶＤＤ２の電源供給を行う金属電源配線であり、４１４はフリップフロップ回路へ電源電圧ＶＤＤ１の電源供給を行う金属電源配線である。４１５は接地のための金属電源配線である。電源配線４１３の電源供給を遮断することにより、組合せ回路への電源のみを遮断することが可能である。
【００９２】
本実施形態によれば、フリップフロップ回路と組合せ回路とのセル配置位置に何らかの制約を課すことなく、組合せ回路の電源のみを遮断可能にするレイアウト設計が容易になる。
【００９３】
（実施形態３）
続いて、本発明の実施形態３の半導体集積回路及びそのテスト方法を説明する。
【００９４】
図２０は、発明の実施形態３の半導体集積回路の構成を示す回路図である。図２０において、５０１は組合せ回路であって、複数（同図では２つ）のブロック５０１ａ、５０１ｂに分割されている。また、５０２ａ〜５０２ｆは各々フリップフロップ回路を示す。５０３は電源電圧ＶＤＤの供給を行う電源配線を示している。
【００９５】
また、図２０において、５０４ａはブロック５０１ａへの電源電圧供給を遮断するためのトランジスタスイッチを示しており、５０４ｂはブロック５０１ｂへの電源電圧供給を遮断するトランジスタスイッチを示している。ゲート信号ＳＷ１に論理値１が印加されると、トランジスタスイッチ５０４ａはＯＮとなり、論理値０が印加されるとＯＦＦとなる。ゲート信号ＳＷ２に論理値１が印加されると、トランジスタスイッチ５０４ｂはＯＮとなり、論理値０が印加されるとＯＦＦとなる。両トランジスタスイッチ５０４ａ、５０４ｂは、何れも、ＯＮのときに電源供給が行われ、ＯＦＦのときにその電源供給が遮断される。これ等のトランジスタスイッチ５０４ａ、５０４ｂはブロック５０１ａ、５０１ｂに電源供給を行う金属電源配線の分岐の茎に配置されても良く、組合せ回路を構成する各セル内部に個別に配置しても良い。
【００９６】
前記のような構成をとることにより、ブロック５０１ａ、５０１ｂに印加する電源電圧ＶＤＤを独立して遮断することが可能となり、一方のブロック５０１ａ、５０１ｂが不要な演算を行っている際の消費電力を削減することができる。また、各ブロック５０１ａ、５０１ｂ別に電源電圧ＶＤＤの供給の遮断及び再開を行うことが可能であるので、組合せ回路５０１の全体で瞬間的な電源電圧ＶＤＤの変化を起こさない制御が可能となり、組合せ回路５０１の異常動作を防止することが可能となる。
【００９７】
前記の利点を享受する一例として、スキャンテストのシフト動作が考えられる。図２０中のフリップフロップ回路５０２ａ〜５０２ｆは、スキャンテストのシフト動作中にスキャンチェーンを構成する。スキャンテストのシフト動作中に組合せ回路部分で不要な消費電力が発生するのは、既に述べた通りである。
【００９８】
図２０の半導体集積回路の前記の利点を活用したテスト方法を図２１に示す。図２１に示すテスト方法は４つの工程６０１〜６０４で構成される。第１の工程６０１は組合せ回路５０１の電源電圧を遮断する工程である。第２の工程６０２はフリップフロップ回路へスキャンテストデータを設定する工程である。第３の工程６０３は組合せ回路６０１の電源電圧供給をブロック５０１ａ、５０１ｂ別に漸次再開する工程である。第４の工程６０４は組合せ回路５０１を動作させる工程である。
【００９９】
図２１に示す方法に従って図２０に示す半導体集積回路のスキャンテストを行った場合のタイムチャートを図２２に示す。先ず、ゲート信号ＳＷ１、ＳＷ２を共に０に切り替え、トランジスタスイッチ５０４ａ、５０４ｂを共にＯＦＦ状態にし、組合せ回路５０１への電源供給を遮断する。その後、シフト動作によって、フリップフロップ回路５０２ａ〜５０２ｆへテストデータを設定する。その後、ゲート信号ＳＷ１、ＳＷ２を順番に所定時間ｔを置いて１に切り替え、ブロック５０１ａ、５０１ｂへの電源供給を漸次的に再開する。そして、テスト条件に合致させてキャプチャー動作によって組み合わせ回路を動作させる。前記の工程を所定の回数繰り返し行うことにより、スキャンテストが実施される。
【０１００】
（実施形態３の変形例１）
前記実施形態３の半導体集積回路は、電源電圧切り替え時に電圧が安定するまでの所定期間を計測するためのカウンターと、フリップフロップ回路へのクロック信号の供給を停止する回路を備えた半導体集積回路であっても良い。
【０１０１】
図２３は、前記のカウンター及びクロック制御回路を備えた半導体集積回路を示す。同図において、５０５はクロック制御回路、５０６はカウンターであり、各々図９に示したクロック制御回路１０７及びカウンター１０８と同一である。
【０１０２】
前記の構成により、前記の所定期間の間、フリップフロップ回路へのクロック信号の供給が停止し、半導体集積回路の動作は停止する。この停止期間中に電源電圧ＶＤＤの供給の再開を行う。図２４は、電源電圧ＶＤＤの供給の再開後に所定時間の間、フリップフロップ回路へのクロック信号の供給を停止させたタイムチャートを示す。クロック停止期間は、切り替え後の電源電圧が安定するのに必要な期間とする。
【０１０３】
図２５は、組合せ回路を構成する各標準セルの内部に、電源遮断のためのトランジスタスイッチを配置する場合において、本発明の実施形態３の半導体集積回路の組合せ回路を構成する標準セルを示す。
【０１０４】
図２５において、７０１は電源電圧ＶＤＤを供給する金属電源配線である。７０２は接地のために用いられる金属電源配線である。７０３は組合せ回路を構成するトランジスタ領域となる。７０４は前記金属電源配線７０１からの電源電圧ＶＤＤの供給を遮断するための遮断トランジスタ（電源遮断手段）である。ゲート信号ＳＷはスイッチングのための信号であって、論理値１のとき遮断トランジスタ７０４をＯＮさせて電源供給を行い、論理値０のときＯＦＦさせて電源供給を遮断する。
【０１０５】
図２６は、図２５の標準セルを用いて組合せ回路を構成した場合において、図２３の実施形態３の半導体集積回路のレイアウトブロック図を示す。７０５ａ〜７０５ｈは図２５に示した標準セルを示す。また、７０５ａ〜７０５ｄはブロック５０１ａを、７０５ｅ〜７０５ｈはブロック５０１ｂを構成する標準セルである。７０６は電源供給を行うための金属電源配線であり、７０７は接地のための金属電源配線である。標準セル７０５ａ〜７０５ｄ内の電源遮断用のトランジスタスイッチ７０４をＯＦＦすることにより、ブロック５０１ａの電源のみを遮断することが可能となる。また、標準セル７０５ｅ〜７０５ｈ内の電源遮断用のトランジスタスイッチ７０４をＯＦＦすることにより、ブロック５０１ｂの電源のみを遮断することが可能となる。
【０１０６】
以上により、各ブロック５０１ａ、５０１ｂの電源遮断及び電源供給を個別に制御することができる。また、この回路構成によれば、フリップフロップ回路及び組合せ回路のセル配置位置に何らかの制約を課すことなく、組合せ回路の電源のみを遮断可能にした場合のレイアウト設計が容易になる。
【０１０７】
（実施形態４）
続いて、本発明の実施形態４の半導体集積回路を説明する。
【０１０８】
図２７は、本実施形態４の半導体集積回路を構成するフリップフロップ回路を示す。同図において、Ｄは組合せ回路からの信号を受ける入力端子であって、通常使用時やスキャンテストのキャプチャー時などに使用される。ＤＴはスキャンチェーンからの信号を受ける入力端子であって、スキャンテストのシフト動作中に使用される。ＮＴはフリップフロップ回路内にＤ端子又はＤＴ端子の値の何れを取り込むかを選択する信号を受ける入力端子である。Ｑはフリップフロップ回路の出力端子である。８０１はＰ型トランジスタにより構成されたプルダウントランジスタ（防止手段）であって、ゲート信号ＳＷに０が入力されると、ＯＮとなって、Ｄ入力端子の電位を接地電位ＶＳＳにプルダウンして、このＤ入力端子が中間電位状態になることを防止する。一方、ゲート信号ＳＷに１が入力されると、トランジスタスイッチ８０１はＯＦＦとなり、接地電位ＶＳＳへのプルダウンは解除される。尚、８０２はマルチプレクサ、８０３はラッチ回路部である。
【０１０９】
図２８は、本実施形態４の半導体集積回路を示す。同図において、９０１は組合せ回路を示す。また、９０２ａ〜９０２ｆは図２７に示したフリップフロップ回路を示す。フリップフロップ回路９０２ａ〜９０２ｆのＤ端子には組合せ回路９０１の出力が接続される。９０３は電源電圧ＶＤＤの供給を行う電源配線を示しており、９０４は組合せ回路９０１への電源電圧供給を遮断するトランジスタスイッチを示しており、ゲート信号ＳＷに論理値１が印加されると、トランジスタ９０４はＯＮとなり、論理値０が印加されると、トランジスタスイッチ９０５はＯＦＦとなる。そのＯＮのときに電源電圧ＶＤＤの供給が行われ、ＯＦＦのときにその電源供給が遮断される。
【０１１０】
また、フリップフロップ回路９０２ａ〜９０２ｆのＳＷ端子には、ゲート信号ＳＷが入力されており、ゲート信号ＳＷに論理値０が印加されると、フリップフロップ回路９０２ａ〜９０２ｆのＤ端子は接地電位ＶＳＳにプルアップダウンされる。ゲート信号ＳＷに論理値１が印加されると、そのプルダウンは解除される。
【０１１１】
前記のような構成をとることにより、組合せ回路９０１への電源電圧ＶＤＤの供給が遮断されている間に組合せ回路９０１内で中間電位が発生しても、フリップフロップ回路９０２ａ〜９０２ｆのＤ入力端子が中間電位状態になることを防止できて、過剰なリーク電流が流れたり、回路にダメージを与えることを防止することができる。
【産業上の利用可能性】
【０１１２】
以上説明したように、本発明は、回路面積の増大を招くことなく、またファンクション動作速度を劣化させることなく、スキャンテスト中及び論理回路部分の組み込み自己テスト動作中での消費電力を抑えることができるので、組合せ回路及びフリップフロップ回路を有する半導体集積回路及びそのテスト方法等として有用である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施形態１のスキャンチェーンを備えた半導体集積回路を示す図である。
【図２】本発明の実施形態１の変形例１のスキャンチェーンを備えない半導体集積回路を示す図である。
【図３】（ａ）は本発明の実施形態１の半導体集積回路のテスト方法を示す図、（ｂ）は同テスト方法の変形例を示す図である。
【図４】図３（ａ）のテスト方法のタイムチャートを示す図である。
【図５】（ａ）は本発明の実施形態１の変形例２の半導体集積回路のテスト方法を示す図、（ｂ）は同テスト方法の変形例を示す図である。
【図６】図３（ａ）と図５（ａ）との両テスト方法を合わせて行った場合のタイムチャートを示す図である。
【図７】本発明の実施形態１の変形例３の可変電源供給回路を備えた半導体集積回路を示す図である。
【図８】本発明の実施形態１の変形例４の組込み自己検査装置を備えた半導体集積回路を示す図である。
【図９】本発明の実施形態１の変形例５のクロック制御回路及びカウンターを備えた半導体集積回路を示す図である。
【図１０】同変形例５の半導体集積回路の動作を示すタイムチャートを示す図である。
【図１１】本発明の実施形態１の半導体集積回路のレイアウトブロックを示す図である。
【図１２】本発明の実施形態２の半導体集積回路を示す図である。
【図１３】同半導体集積回路のテスト方法を示す図である。
【図１４】同テスト方法のタイムチャートを示す図である。
【図１５】本発明の実施形態２の変形例１のクロック制御回路及びカウンターを備えた半導体集積回路を示す図である。
【図１６】同半導体集積回路のテスト方法のタイムチャートを示す図である。
【図１７】同半導体集積回路に備える組合せ回路を構成する標準セルを示す図である。
【図１８】同半導体集積回路に備えるフリップフロップ回路を構成する標準セルを示す図である。
【図１９】本発明の実施形態２の半導体集積回路のレイアウトブロックを示す図である。
【図２０】本発明の実施形態３の半導体集積回路を示す図である。
【図２１】同半導体集積回路のテスト方法を示す図である。
【図２２】同テスト方法のタイムチャートを示す図である。
【図２３】本発明の実施形態３の変形例１のクロック制御回路及びカウンターを備えた半導体集積回路を示す図である。
【図２４】同半導体集積回路のテスト方法のタイムチャートを示す図である。
【図２５】同半導体集積回路に備える組合せ回路を構成する標準セルを示す図である。
【図２６】同半導体集積回路のレイアウトブロックを示す図である。
【図２７】本発明の実施形態４の半導体集積回路に備えるフリップフロップ回路を示す図である。
【図２８】同半導体集積回路の構成を示す図である。
【図２９】従来の半導体集積回路の構成を示す図である。
【図３０】同従来の半導体集積回路に備えるフリップフロップ回路の構成例を示す図である。
【図３１】同従来の半導体集積回路に備えるフリップフロップ回路の他の構成例を示す図である。
【符号の説明】
【０１１４】
１０１、３０１、
５０１、９０１、１０           組合せ回路
１０２ａ〜１０２ｆ、
３０２ａ〜３０２ｆ、
５０２ａ〜５０２ｆ、         フリップフロップ回路
１０３                           フリップフロップ回路用の電源配線
１０４                           組合せ回路用の電源配線
３０３、５０３、９０３           電源配線
１０５  可変                     電源供給回路（可変電源供給手段）
１０６                           組込み自己検査装置
１０７、３０５、５０５           クロック制御回路（停止制御手段）
１０８、３０６、５０６           カウンター（計測手段）
２０９、４１４                   フリップフロップ回路の電源配線
２１０、４１３                   組合せ回路の電源配線
３０４、５０４ａ、
５０４ｂ、７０４、９０４       トランジスタスイッチ
（電源遮断手段）
４０１、４０６                   第２の金属電源配線
４０２、４０７                   第１の金属電源配線
４０３、７０３                   組合せ回路を構成するトランジスタ領域
（第１の配置領域）
４０４、４０９、７０２           接地のための金属電源配線
４０５、４１０                   コンタクト
４０８                           フリップフロップ回路を配置するための
トランジスタ領域（第２の配置領域）
４１１、４１２、
７０５ａ〜７０５ｆ             標準セル
５０１ａ、５０１ｂ               ブロック
７０１、７０６                   電源配線
７０４                           遮断トランジスタ（電源遮断手段）
７０７                           接地配線
８０１                           プルダウントランジス（防止手段）
９０２ａ〜９０２ｆ               フリップフロップ回路
【図１】
2006210841.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006210841.tif 000007
【図６】
2006210841.tif 000008
【図７】
2006210841.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006210841.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006210841.tif 000020
【図１９】
2006210841.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2006210841.tif 000028
【図２７】
2006210841.tif 000029
【図２８】
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【図２９】
2006210841.tif 000031
【図３０】
2006210841.tif 000032
【図３１】
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