(57)【要約】【課題】高周波性能を犠牲にすることなく、より一層の高信頼化が達成されたヘテロ接合バイポーラトランジスタを提供すること。【解決手段】ｎ−型ＩｎＧａＡｓコレクタ層３、ｐ＋型ＩｎＧａＡｓベース層４、メサ形状を有するｎ型ＩｎＰエミッタ層５、および、ｎ＋型ＩｎＧａＡｓエミッタキャップ層６が順次積層された構造を有するヘテロ接合バイポーラトランジスタであって、エミッタメサ周辺部にレッジ構造１２が形成され、ベース層４の上部表面上にベース電極８が直接形成され、レッジ構造１２の上部表面が第１の絶縁保護膜である、半導体表面の電気的不活性化に有利な絶縁保護膜１３で被覆されており、レッジ構造１２の側壁表面とベース層４の上部表面とが、前記第１の絶縁保護膜とは異なる材質の第２の絶縁保護膜である、半導体表面への欠陥導入が少ない絶縁保護膜１０で被覆されているヘテロ接合バイポーラトランジスタを構成する。【選択図】    図１
2006310519.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、サブコレクタ層、コレクタ層、べース層、メサ形状を有するエミッタ層、および、エミッタキャップ層がこの順序で順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層のメサ周辺部にレッジ構造が形成され、
前記ベース層の上部表面上にベース電極が直接形成され、
前記レッジ構造の上部表面が第１の絶縁保護膜で被覆されており、
前記レッジ構造の側壁表面と、前記ベース層の、前記エミッタ層およびレッジ構造に接していない上部表面とが、前記第１の絶縁保護膜とは異なる材質の第２の絶縁保護膜で被覆されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層の材料として、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられ、
前記ベース層の材料として、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかが用いられ、
前記第１の絶縁保護膜の材料として、ＳｉＮ、ＳｉＯ２のいずれかが用いられ、
前記第２の絶縁保護膜の材料として、ＢＣＢ、ポリイミドのいずれかが用いられていることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロ接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
本発明は、超高速集積回路を実現する上で有用なヘテロ接合バイポーラトランジスタ（Heterojunction  Bipolar  Transistor：ＨＢＴ）の高信頼化に関するものである。ここでは特に、産業上重要なｎｐｎ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを例に挙げて説明する。
【０００３】
ＨＢＴは超高速集積回路への応用が期待されている素子であるが、その実用化には、他のデバイスと同様、長時間動作しても特性変動や経時劣化が少ないことが求められる。ＨＢＴの経時劣化としては電流利得の減少が報告されており、これは、電流注入によって結晶欠陥などが発生し、再結合電流が増加することに起因している（例えば、下記非特許文献１、２参照）。
【０００４】
図５に、基本的なＨＢＴ構造の断面図を示す。同図において、１は半絶縁性ＩｎＰ基板、２はｎ＋型ＩｎＰサブコレクタ層、３はｎ−型ＩｎＧａＡｓコレクタ層、４はｐ＋型ＩｎＧａＡｓベース層、５はｎ型ＩｎＰエミッタ層、６はｎ＋型ＩｎＧａＡｓエミッタキャップ層であり、７はコレクタ電極、８はベース電極、９はエミッタ電極である。また、１０はＨＢＴ素子表面を保護する、ＢＣＢやポリイミドなど、半導体表面への欠陥導入が少ない絶縁保護膜であり、１１はエミッタ電極へ接続する配線層である。
【０００５】
図６に、再結合電流が発生する、エミッタメサならびにベース層４の（エミッタ層５と接していない）外部ベース領域付近の様子を拡大して示す。図において、絶縁保護膜１０には、配線層１１とＨＢＴ素子との電気的絶縁を確保するとともに、ＨＢＴ素子表面を保護する役目がある。この絶縁保護膜１０の材料としては、一般に、ＢＣＢ（ベンゾシクロブテン、Benzocyclobutene）、ポリイミド、ＳｉＮ（窒化珪素）、ＳｉＯ２などが用いられている。このうち、ＢＣＢやポリイミドは、回転塗布法により形成することができ、素子表面に対するダメージを最小限に抑えることができる。そのため、半導体表面と絶縁保護膜との界面で発生する再結合電流を十分に小さくすることが可能となる。一方、ＳｉＮやＳｉＯ２は、一般に、化学気相堆積法（ＣＶＤ）やスパッタ法などによって形成される。これらの絶縁保護膜を用いると、ＢＣＢやポリイミドよりも効果的に、半導体表面におけるダングリング・ボンドやキャリア捕獲準位などを終端化させることができ、半導体表面を電気的に不活性化させることが可能となる。しかしながら、一方で、その形成条件や被覆する半導体の種類によっては、多量の結晶欠陥や、それに伴う界面準位を導入してしまい、素子表面におけるフェルミ準位をピニング（Fermi  level  pinning)してしまうこともある。このようになると、素子表面におけるキャリア濃度が電圧印加条件に依存しなくなるので、ある意味で、安定な状態が実現されることになるのであるが、ＨＢＴの電流利得は、この表面フェルミ準位のエネルギ位置にも強く影響されるので、注意が必要となる。例えば、ｎｐｎ形ＨＢＴのエミッタメサ表面についてみると、フェルミ準位が価電子帯端側（の適当な位置）にピニングされると、表面空乏層が形成され、エミッタメサ表面における電子濃度が激減する。その結果、界面準位が存在しているにも関わらず、キャリア自体が枯渇しているために、再結合電流が発生しにくい状態が実現される。一方、フェルミ準位が伝導帯端側にピニングされると、逆に、エミッタメサ表面付近に電子蓄積層が生じてしまい、表面電子濃度が激増する。その結果、正孔が多量に存在している外部ベース層表面付近、すなわちエミッタメサぎわにおいて、再結合電流の増加を招くことになる。また、外部ベース層表面のフェルミ準位が伝導帯端側にピニングされるようなことが起こると、ベース中性領域に存在している多数正孔との再結合が著しく促進されてしまい、致命的な電流利得劣化をもたらすこともある。
【０００６】
以上を端的にいえば、ＢＣＢやポリイミドなどの絶縁保護膜は、結晶表面にダメージを与えることはないが、表面を効果的に不活性化させることは難しい。逆に、ＳｉＮやＳｉＯ２は、結晶表面を効果的に不活性化させることはできるが、場合によっては、欠陥や界面準位なども多量に発生させてしまうこともあるので、注意を要する。
【０００７】
ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴでは、図６に示すような単純なメサ構造を用いた場合、ＳｉＮやＳｉＯ２などの絶縁保護膜を用いると電流利得が著しく低下してしまうことが報告されている（例えば、下記非特許文献３参照）。これは、ベース層に使われているＩｎＧａＡｓなどの狭バンドギャップ材料では、一般に、欠陥や界面準位が導入されやすく、さらに、フェルミ準位が伝導帯端側にピニングされてしまう傾向があるためである。このため、外部ベース層表面において多量の再結合中心が発生するばかりか、電子蓄積層まで形成されてしまい、再結合電流の増加を招く。ひどい場合には、エミッタメサぎわにおける表面ポテンシャルが複雑に変化し、表面リークチャネルが形成されてしまうこともある。このようになると、エミッタ中性領域から外部ベース表面へと多数電子が直接注入されてしまい、致命的な電流利得劣化をもたらすことになる。このような理由から、図６に示すような単純なメサ構造では、素子表面へのダメージが少ないＢＣＢやポリイミドなどが絶縁保護膜として用いられることが多い。
【０００８】
しかしながら、こうしたＨＢＴでも、通電ストレス試験を行うと、時間とともに急激に電流利得が減少してしまうことが報告されている（例えば、下記非特許文献２参照）。
【０００９】
図７に、図６に示すＨＢＴ構造を用いて本発明者らが行った通電ストレス試験の結果を示す。縦軸には、室温で測定した電流利得の相対変化を、横軸には、ストレス経過時間を対数表示で示している。通電ストレス条件は、環境温度１７５℃、注入電流密度１ｍＡ／μｍ２であり、試験したＨＢＴの初期状態における電流利得は、３６．５（平均値）±２．１（標準偏差）であった。なお電流利得は、コレクタ電流密度が１ｍＡ／μｍ２のときの値である。同図から、数十時間で電流利得が急激に減少し、一旦は劣化が飽和するものの、数百時間後には再びゆっくりと減少してゆく様子がうかがえる。この現象は、エミッタメサ表面や外部ベース層表面には（電気的に中性の）捕獲準位や欠陥前駆体などが既に存在しており、電荷を与えることによって欠陥などが新たに形成されてしまうことを示唆している。また、表面再結合自体が、新たな再結合中心を発生させている可能性もある（再結合促進欠陥の発生）。いずれにしても、図５に示したＨＢＴ構造では、経時劣化の少ない高信頼な素子が得られにくいのが実状である。
【００１０】
上述した電流利得劣化を防ぐためには、エミッタメサ表面と絶縁保護膜との界面における界面準位や再結合中心、あるいは、それら欠陥前駆体を十分に低減させておくことが重要となる。あるいは、界面準位や再結合中心、欠陥前駆体を除去することが困難な場合は、再結合に関与するキャリア自体をこうした欠陥に近づけさせないよう工夫を施す必要がある。これを実現する手法として、１９８０年代後半に、エミッタメサ周辺部にエミッタ層の一部を残して張り出させた表面パッシベーション構造が考案された（例えば、下記非特許文献４参照）。そして、１９９０年代には、このパッシベーション構造が、初期特性の改善や通電ストレス劣化の防止に対して極めて有効であることが、多くの研究機関によって実証されている（例えば、下記非特許文献５、６参照）。考案当初は、このパッシベーション構造を“ガードリング構造”と呼んだり、こうした構造を形成する技術を“Emitter  Edge  Thinning”などと呼んだりしていた。最近では、残されたエミッタ層のことを、“レッジ(Ledge)”と呼ぶことが多い。
【００１１】
図８に、レッジを有する典型的なエミッタメサ構造を示す。エピタキシャル層からなるＩｎＰレッジ構造１２によりｐ＋型ＩｎＧａＡｓベース層４が被覆される結果、ベース層４表面における再結合電流は大幅に低減される。また、レッジ構造１２内には、ある程度の表面空乏層が生じているので、電子の横方向拡散に対して抵抗が生じる。このため、エミッタ中性領域からレッジ、そしてレッジから外部ベース層表面への電子注入も抑制されることになる。その結果、レッジ表面やレッジに被覆されていない外部ベース層表面での電子蓄積や再結合を著しく低減することが可能となる。すなわち、素子表面での結晶劣化が発生しにくい環境が実現される。
【００１２】
図９は、ガードリング構造の別の形態を示したものである（類似の構造は、例えば、下記非特許文献７に見られる）。この構造では、ベース電極８がレッジ構造１２上に形成されており、ベース層４表面が完全にレッジ層（１２）で被覆されている。ここで、ベース電極８からベース層４へのコンタクトは、熱拡散処理などを施すことによって実現される。この構造では、外部ベース層表面が絶縁保護膜に暴露されている領域が全く無いので、外部ベース層表面における再結合電流を完全に除去できるという長所がある。ただし、レッジ層を完全に空乏化させておかないと、エミッタ層５からベース電極８へと、レッジ構造１２を介して電子が直接流れ込む危険がある。従って、このような構造においては、レッジ構造１２表面を電気的に不活性化しておくか、あるいは、表面フェルミ準位を価電子帯端側にピニングし、レッジ構造１２の空乏化を安定に維持させておくよう配慮する必要がある。このため、絶縁保護膜１３としては、ＳｉＮ、ＳｉＯ２など、半導体表面の電気的不活性化に有利な絶縁保護膜が適しているものと考えられる。
【００１３】
さらに、図９に示した構造と同様の構造として、図１０のようなものもある（例えば、下記非特許文献８参照）。この構造は、エミッタ層５自体が薄く（１０ｎｍ程度）、エミッタメサ外周部において、エミッタ層５を薄く加工する必要がないという製造上の長所がある。
【００１４】
【非特許文献１】“Reliability  and  failure  criteria  for  AlInAs/GaInAs/InP  HBTs,”K.Kiziloglu,  S.Thomas,  F.Williams,Jr,  B.M.Paine,  Conference  Proceedings  of  2000  International  Conference  on  Indium  Phosphide  and  Related  Materials(14-18May2000),pp.294-297.
【非特許文献２】“Initial  degradation  of  base-emitter  junction  in  carbon-doped  InP/InGaAs  HBTs  under  bias  and  temperature  stress,”K.Kurishima,  S.Yamahata,  H.Nakajima,  H.Ito,  N.Watanabe,  IEEE  Electron  Device  Letters,  Volume19,pp.303-305,1998.
【非特許文献３】“Passivation  of  InP-based  HBTs  for  high  bit  rate  circuit  applications,”D.Caffin,  L.Bricard,  J.L.Courant,  L.S.How  Kee  Chun,  B.Lescaut,  A.M.Duchenois,  M.Meghelli,  J.L.Benchimol,  P.Launay,  Conference  Proceedings  of  1977  International  Conference  on  Indium  Phosphide  and  Related  Materials  (11-15May1997),pp.637-640.
【非特許文献４】“Super-gain  AlGaAs/GaAs  heterojunctioｎ  bipolar  transistors  using  an  emitter  edge-thinning  design,”H.H.Lin,  S.C.Lee,  Applied  Physics  Letters,  Volume47,pp.839-841,1985.
【非特許文献５】“Submicron-square  emitter  AlGaAs/GaAs  HBTs  with  AlGaAs  Hetero-guardring,”Y.Ueda,  N.Hayama,  K.Honjo,  IEEE  Electron  Device  Letters,  Volume15,pp.66-68,1994.
【非特許文献６】“High  performance  InGaP/GaAs  HBTs  with  AlGaAs/InGaP  emitter  passivated  ledges  for  reliable  power  applications,”W.L.Chen,  T.S.Kim,  H.F.Chau,  T.Henderson,  Conference  Proceedings  of  1997  International  Conference  on  Indium  Phosphide  and  Related  Materials(11-15May1997),pp.361-364.
【非特許文献７】“InAlAs/InP/InGaAs/InP  DHBTs  with  a  novel  composite-emitter  design,”R.Driad,  W.R.McKinnon,  S.P.McAlister,  A.Renaud,  T.Garanzotis,  A.J.Springthorpe,  Conference  Proceedings  of  1999  International  Conference  on  Indium  Phosphide  and  Related  Materials(16-20May1999),pp.435-438.
【非特許文献８】“Reliability  of  InGaAs/InP  HBTs  with  InP  passivation  structure,”R.Yamabi,  K.Kotani,  T.Kawasaki,  M.Yanagisawa,  S.Yaegashi,  H.Yano,  Conference  Proceedings  of  2003  International  Conference  on  Indium  Phosphide  and  Related  Materials(12-16May2003),pp.122-125.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記、図８〜図１０に示したエミッタメサ構造を用いることによって、電流利得の経時変化が著しく緩和されることが報告されている。しかしながら、このような従来構造には以下に述べる問題があり、まだ改善の余地があることも事実である。これらの問題を解決し、ＨＢＴの信頼性をより一層向上させることは、このデバイスの実用化領域を広げる意味で極めて重要なことである。
【００１６】
前述した従来構造は、外部ベース層表面が暴露された領域が有るもの（図８に示した構造）と、無いもの（図９、図１０に示した構造）に分けられる。最初に、外部ベース層表面が暴露された領域が有るもの（図８に示した構造）について問題点を指摘する。この構造で重要な点は、ＩｎＰレッジ構造１２表面とＩｎＧａＡｓ外部ベース層表面が隣接する領域（レッジぎわ）や外部べース層表面が暴露している領域が依然として存在していることである。従って、図６に示したエミッタメサ構造と同様に、ＳｉＮやＳｉＯ２などの絶縁保護膜を用いると、こうした領域において再結合中心が導入されるばかりか再結合に関与する電子蓄積層も形成されてしまうおそれがある。すなわち、レッジぎわで再結合が促進されてしまい、レッジ自体を形成する意味を失ってしまう。従って、図８に示す構造では、図６に示す構造と同様、ＢＣＢやポリイミドなど結晶欠陥が導入されにくい絶縁保護膜が使用されることが多い。しかしながら、こうした絶縁保護膜では、半導体表面を電気的に不活性化させることが難しく、レッジを安定に空乏化させておくことが困難となる。その結果、通電ストレスを与えると、ゆっくりではあるが、エミッタからレッジへの電子注入が進んでいく。そして長期的にみれば、レッジ表面における電子捕獲などが生じ、これに伴い、レッジ層の表面劣化や表面ポテンシャルの変調が発生する。こうした変化により、表面付近における再結合電流が増加し、長期劣化につながる。
【００１７】
一方、外部ベース層表面が暴露された領域が無い構造（図９、図１０に示した構造）では、外部ベース層表面における結晶性劣化を危倶する必要は全くない。しかしながら、レッジ層表面を確実に空乏化させておかないと、レッジ層自体が表面リークチャネルとして働いてしまうので、注意が必要である。また、このような構造では、ベース電極８がレッジ層（１２）上に形成されているために、ベース接触抵抗が高い。そのため、ＨＢＴの高周波性能が低下することが危惧される。ベース接触抵抗を低くするにはレッジ層厚を薄くすればよいが、こうすると、今度は絶縁保護膜形成時に導入されるダメージがベース層まで侵入し、ベース層自体の結晶品質を損なうおそれがある。こうなると、中性ベース領域における再結合電流が増加してしまい電流利得の低下を招く。従って、こうした構造を用いる場合は、絶縁保護膜の形成条件などに特に注意する必要がある。また、レッジ層を薄くするにしても限度があるので、図８に示した構造に比べれば、どうしてもベース接触抵抗は高くなってしまう。さらに図１０に示す構造では、エミッタ層自体が薄いためにエミッタ接合容量も大きくなり、やはりＨＢＴの高周波性能を損なう。以上をまとめると、高信頼化が達成できたとしても、高周波特性をある程度犠牲にする必要があるといえる。
【００１８】
本発明が解決しようとする課題は、図８に示す従来構造の問題点を改善することによって、高周波性能を犠牲にすることなく、より一層の高信頼化が達成されたヘテロ接合バイポーラトランジスタを提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明においては、請求項１に記載のように、
半導体基板上に、サブコレクタ層、コレクタ層、べース層、メサ形状を有するエミッタ層、および、エミッタキャップ層がこの順序で順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層のメサ周辺部にレッジ構造が形成され、前記ベース層の上部表面上にベース電極が直接形成され、前記レッジ構造の上部表面が第１の絶縁保護膜で被覆されており、前記レッジ構造の側壁表面と、前記ベース層の、前記エミッタ層およびレッジ構造に接していない上部表面とが、前記第１の絶縁保護膜とは異なる材質の第２の絶縁保護膜で被覆されていることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【００２０】
また、本発明においては、請求項２に記載のように、
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層の材料として、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかが用いられ、前記ベース層の材料として、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかが用いられ、前記第１の絶縁保護膜の材料として、ＳｉＮ、ＳｉＯ２のいずれかが用いられ、前記第２の絶縁保護膜の材料として、ＢＣＢ、ポリイミドのいずれかが用いられていることを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【発明の効果】
【００２１】
本発明の実施によって、高周波性能を犠牲にすることなく、より一層の高信頼化が達成されたヘテロ接合バイポーラトランジスタを提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
本発明では、レッジ上部表面と、レッジ側壁表面ならびに外部ベース層表面に対して、各々、最適な絶縁保護膜を形成することを提案する。すなわち、レッジ上部表面には、半導体表面を電気的に不活性化させるか、あるいは、価電子帯端側に界面準位を形成しレッジを安定に空乏化させることができる、ＳｉＮやＳｉＯ２などの絶縁保護膜を用いる。一方、ダメージに弱いレッジ側壁や外部ベース層表面には、結晶欠陥や界面準位を導入しにくい、ＢＣＢやポリイミドなどの絶縁保護膜を用いる。以上のように絶縁保護膜を選択的に適用することによって、レッジぎわや外部ベース層表面における結晶劣化を回避しつつ、レッジ層の表面空乏化を安定に維持することが可能となる。その結果、レッジへの電子注入が長期的にも阻害され、レッジ表面における結晶劣化を回避することが可能となる。
【００２３】
本発明に係るＨＢＴの構造の一実施形態を図１に示す。このＨＢＴは、半導体基板であるＩｎＰ基板（図示せず）上に形成されたサブコレクタ層（図示せず）上に形成されており、図において、ｎ−型ＩｎＧａＡｓコレクタ層３、ｐ＋型ＩｎＧａＡｓベース層４、メサ形状を有するｎ型ＩｎＰエミッタ層５、および、ｎ＋型ＩｎＧａＡｓエミッタキャップ層６がこの順序で順次積層され、ヘテロ接合バイポーラトランジスタを構成している。さらに、エミッタ層５のメサ周辺部にエミッタ層５の一部が張り出して成るレッジ構造１２が形成されており、ベース層４の上部（すなわち、ＩｎＰ基板から遠い側の）表面上にベース電極８が直接形成され、レッジ構造１２の上部表面が第１の絶縁保護膜である、半導体表面の電気的不活性化に有利な絶縁保護膜１３で被覆されており、レッジ構造１２の側壁表面と、エミッタ層５およびレッジ構造１２に接していないベース層４の上部表面とが、前記第１の絶縁保護膜とは異なる材質の第２の絶縁保護膜である、半導体表面への欠陥導入が少ない絶縁保護膜１０で被覆されている。
【００２４】
絶縁保護膜１３として、プラズマＣＶＤによりＳｉＮが堆積されており、レッジ構造１２の上部表面を電気的に不活性化させている。一方、レッジ構造１２の側壁表面とベース層４の上部表面は、絶縁保護膜１０であるＢＣＢにより被覆されており、結晶欠陥や界面準位が形成されないよう配慮されている。
【００２５】
上記の構成とそれによって得られる効果を一般化して記述すれば、レッジ構造の上部表面には、半導体表面を電気的に不活性化させるような、あるいは、フェルミ準位をピニングさせ、レッジ層を安定に空乏化させるような絶縁保護膜を使用する。一方、ダメージに弱いレッジ側壁表面ならびにベース層上部表面に対しては、結晶欠陥や界面準位が発生しにくい絶縁保護膜を使用する。これにより、レッジぎわやベース層上部表面における結晶劣化を回避し、同時に、レッジの表面空乏化を安定化させることが可能となる。このようにすれば、エミッタからレッジへの電子注入が十分に抑制され、レッジ表面における結晶劣化が回避される。その結果、長期的な電流利得劣化も回避することが可能となる。
【００２６】
図２、３は、図１に示すガードリング構造を実現するプロセス工程の一例を示したものである。エミッタ層５の厚さは７０ｎｍ、レッジ構造１２の厚さは２０ｎｍであり、エミッタメサ幅は１μｍ、レッジ幅は０．３μｍである。ここでは、レッジ層厚を高精度に制御するために、エミッタ／べース層界面から２０ｎｍ離れ位置（キャップ／エミッタ層界面から５０ｎｍ離れた位置）に、層厚２ｎｍの極薄ＩｎＧａＡｓエッチストッパー層１４が挿入されている。
【００２７】
ＨＢＴ構造の形成工程は以下の通りである。
【００２８】
まず、エミッタ電極９を形成し、エミッタメサを形成するためのレジストマスク１５を形成する［図２の（ａ）］。しかる後に、反応性イオンエッチング（Reactive  Ion  Etching：ＲＩＥ）などのドライエッチング法により、ＩｎＧａＡｓエミッタキャップ層６をエッチングし、さらに、ＩｎＰエミッタ層５を２０ｎｍ程度エッチングする。そして、塩酸系ウエットエッチャントを用いて残されたＩｎＰ層を選択的にエッチングし、次に、クエン酸系ウエットエッチャントを用いてＩｎＧａＡｓエッチストッパー層１４を選択的にエッチングする。しかる後に、レジストマスクを除去し、プラズマＣＶＤ法によりＳｉＮ膜をウエハ全面に堆積する［図２の（ｂ）］。
【００２９】
次に、エミッタメサ形成用のレジストマスクよりも片側が０．３μｍ大きいレジストマスク１６を形成する。そして、このレジストマスク１６を用いて、ＲＩＥ法などによりＳｉＮ膜（１３）を除去する。その後、残されたＳｉＮ膜（１３）をマスクにして、ＩｎＰ層（１２）をウエットエッチャントにより選択的に除去し、ＩｎＧａＡｓベース層４上部表面を暴露する［図３の（ｃ）］。そして、ベース電極８をリフトオフ法により形成し、通常用いられている方法によってＨＢＴメサ構造を完成させる。その後、回転塗布法によりＢＣＢ膜を形成し、配線層１１を形成すれば、所望のＨＢＴ構造が得られる［図３の（ｄ）］。
【００３０】
なお、従来レッジ構造を形成する場合は、ＩｎＧａＡｓエッチストッパー層１４を暴露した後にレジストマスクを形成し、２ｎｍのＩｎＧａＡｓエッチストッパー層１４と３０ｎｍのＩｎＰ層（１２）を除去すればよい。ここでは、この後、レッジ層上の極薄エッチストッパー層１４も除去し、新構造（本実施形態の構造）と同様に、レッジ表面がＩｎＰとなるようにしている。
【００３１】
ちなみに、レッジ層厚を（例えば１ｎｍオーダーで）高精度に制御する必要がない場合は、ＩｎＧａＡｓエッストッパー層１４を設けずにＲＩＥのエッチング時間を制御するだけでもよいことを指摘しておく。本実施形態においては、同一寸法のレッジ構造を有する従来構造と新構造とを実現するために、ＩｎＧａＡｓエッチストッパー層１４を設けた。ＨＢＴの通電劣化はレッジ構造の寸法にも依存するので、従来構造と新構造を平等に比較するためには、同一寸法のレッジ構造を用意しておく必要があることを注意しておく。
【００３２】
上記工程により、図８に示した従来ＨＢＴと図１に示した本発明によるＨＢＴとを作製し、通電ストレス試験を行った。ここで従来ＨＢＴと本発明によるＨＢＴは、同一の分子線エピタキシー（Molecular  Beam  Epitaxy：ＭＢＥ）装置で、同時に成長したエピタキシャルウエハを用いて製造されている。すなわち、両者の間に結晶品質の優位差はない。さらに、従来ＨＢＴも本発明によるＨＢＴも、同時に同一のプロセス装置を用いて製造されたことを付記しておく。
【００３３】
図４に、従来ＨＢＴと本発明によるＨＢＴの通電ストレス試験結果を示す。縦軸には、室温で測定した電流利得の相対変化を、横軸には、ストレス経過時間を対数表示で示している。通電ストレス条件は、環境温度１７５℃、注入電流密度１ｍＡ／μｍ２であり、試験したＨＢＴの初期状態における電流利得は、本発明によるＨＢＴでは５７．４（平均値）±１．５（標準偏差）、従来ＨＢＴでは５６．２（平均値）±０．８（標準偏差）であった。なお電流利得は、コレクタ電流密度が１ｍＡ／μｍ２のときの値である。図７に示した（レッジ構造を有しないＨＢＴの）通電ストレス試験結果と比較すると、従来構造でも電流利得の経時劣化をかなり抑制できていることが分かる。しかしながら、長期的なスパンでみると、１００００時間（４１７日）後には、電流利得が２０％程度も減少している。これに対して、本発明による構造では、１００００時間後の電流利得変化は１０％以下に抑えられていることが分かる。別な見方をすると、電流利得が９０％まで減少するのに必要な通電ストレス時間は、従来構造では１０００時間程度であるのに対して、本発明による構造では１００００時間以上となる。従って、本発明によるＨＢＴでは、従来ＨＢＴに比べて、劣化寿命が１桁以上改善されていることになる。
【００３４】
上述した通電ストレス試験の結果から、本発明によるＨＢＴ構造の効果は明らかである。本発明を用いることによって、従来ＨＢＴ構造と比べて飛躍的に通電劣化寿命を増加させることができる。これにより、ＨＢＴ集積回路の信頼性も向上し、ＨＢＴの大規模集積化に有利となる。その結果、ＨＢＴ集積回路の応用範囲が広がるという波及効果をもたらす。
【００３５】
なお上記実施形態の説明においては、高速回路を実現する上で有望なｎｐｎ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴについて詳細に述べたが、同様な効果は、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いたＨＢＴに対しても期待することができる。また、ｐｎｐ型ＨＢＴについても同様の提案を行うことができる。一般に、上記実施形態を含めて、エミッタ層の材料として、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓのいずれかを用い、ベース層の材料として、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかがを用い、第１の絶縁保護膜の材料として、ＳｉＮ、ＳｉＯ２のいずれかを用い、第２の絶縁保護膜の材料として、ＢＣＢ、ポリイミドのいずれかを用いてよい。
【図面の簡単な説明】
【００３６】
【図１】本発明に係わる構造の一実施形態を示す図である。
【図２】図１に示した構造を実現する製造工程の一実施形態を示す図である。
【図３】図２の続きである。
【図４】図８に示した従来ＨＢＴと、図１に示した本発明によるＨＢＴの通電ストレス試験結果を示す図である。
【図５】基本的なＨＢＴ構造の断面図の一例である。
【図６】図５に示したＨＢＴ構造において、エミッタメサ領域ならびに外部ベース領域を拡大した図である。
【図７】図６に示したＨＢＴ構造の通電ストレス試験結果を示す図である。
【図８】従来構造の一実施形態を示す図である。
【図９】従来構造の一実施形態を示す図である。
【図１０】従来構造の一実施形態を示す図である。
【符号の説明】
【００３７】
１：半絶縁性ＩｎＰ基板、２：ｎ＋型ＩｎＰサブコレクタ層、３：ｎ−型ＩｎＧａＡｓコレクタ層、４：ｐ＋型ＩｎＧａＡｓベース層、５：ｎ型ＩｎＰエミッタ層、６：ｎ＋型ＩｎＧａＡｓエミッタキャップ層、７：コレクタ電極、８：ベース電極、９：エミッタ電極、１０：半導体表面への欠陥導入が少ない絶縁保護膜、１１：配線層、１２：ＩｎＰレッジ構造、１３：半導体表面の電気的不活性化に有利な絶縁保護膜、１４：エッチストッパー層、１５、１６：レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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