(57)【要約】【課題】  緻密な膜厚制御を必要とすることなくジャンクション・リークを防ぐことができ、より実効的なＭＩＳ型電界効果トランジスタの低抵抗化に必要な厚さの金属シリサイド層が形成可能な半導体装置及びその製造方法を提供する。【解決手段】  Ｐ型のＳｉ基板１１表面に、チャネル領域１２を隔ててＮ型のソース／ドレイン拡散層１５が形成されている。ソース／ドレイン拡散層１５は低濃度エクステンション領域１５１を有する。ゲート電極１４は、ポリシリコン層１４１上に第１シリサイド層１４２を有する。ゲート電極１４及び絶縁膜スペーサ１６を隔ててソース／ドレイン拡散層１５上に第２シリサイド層１５２が設けられている。この第２シリサイド層１５２は、第１シリサイド層１４２とは異なる金属を用いて形成されている。【選択図】  図１
2006210650.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板表面にチャネル領域を隔てて設けられた第２導電型のソース／ドレイン領域と、
前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面に第１シリサイド層を有するゲート電極と、
前記ゲート電極側部に形成された絶縁膜スペーサと、
前記ゲート電極及び前記絶縁膜スペーサを隔てて前記ソース／ドレイン領域上に形成された前記第１シリサイド層とは異なる金属を用いた第２シリサイド層と、
を含む半導体装置。
【請求項２】
前記第１シリサイド層は、シリサイド化のための金属としてＣｏまたはＮｉが用いられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２シリサイド層は、シリサイド化のための金属としてＴｉが用いられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１シリサイド層の厚さは、前記第２シリサイド層の厚さよりも大きいことを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
半導体基板上のゲート絶縁膜、ポリシリコン層でなるゲート電極側部に絶縁膜スペーサを配しゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、
前記シリサイド化のために被覆される金属膜を前記ゲート電極上と前記ソース／ドレイン領域上で異ならせることを特徴とする半導体装置の製造方法。
【請求項６】
素子分離領域で囲まれた第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に第１金属膜を形成する工程と、
熱処理を経て前記ポリシリコン層上に前記第１金属膜による第１シリサイド層を形成する工程と、
前記第１シリサイド層及び前記ポリシリコン層をパターニングしてゲート電極を形成する工程と、
前記ゲート電極の側部に絶縁膜スペーサを形成する工程と、
前記ゲート電極及び前記絶縁膜スペーサを隔てて前記半導体基板に第２導電型のソース／ドレイン拡散層を形成する工程と、
少なくとも前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、
熱処理を経て前記ソース／ドレイン拡散層上に前記第２金属膜による第２シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項７】
素子分離領域で囲まれた第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に第１金属膜を形成する工程と、
前記第１金属膜及び前記ポリシリコン層をパターニングしてゲート電極形状を形成する工程と、
前記ゲート電極形状の側部に絶縁膜スペーサを形成する工程と、
前記ゲート電極形状及び前記絶縁膜スペーサを隔てて前記半導体基板に第２導電型のソース／ドレイン拡散層を形成する工程と、
少なくとも前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、
熱処理を経て前記ポリシリコン層上に前記第１金属膜による第１シリサイド層及び前記ソース／ドレイン拡散層上に前記第２金属膜による第２シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項８】
前記第１金属膜及び前記ポリシリコン層をパターニングした後、前記絶縁膜スペーサを形成する前の段階でソース／ドレインのエクステンション領域を形成する工程をさらに含む請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１シリサイド層は、前記第２シリサイド層に比べて下地のシリコンを消費しながら下方に延び易い金属が用いられ、かつ前記第２シリサイド層は、前記第１シリサイド層に比べて下地のシリコンを吸い上げながら上方に延び易い金属が用いられることを特徴とする請求項６〜８いずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記第１シリサイド層、前記第２シリサイド層それぞれの厚さが独立して設定可能であることを特徴とする請求項６〜９いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、より微細化された半導体素子、特にシリサイド層膜の形成工程を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化、高速化が要求される近年の半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴのポリシリコンゲート電極の両側はＬＤＤ（Lightly Doped Drain ）構造、すなわちソース／ドレインのエクステンション領域を形成するためのスペーサ（サイドウォール）が設けられる。そこでゲート電極上部のシリサイド化に伴い、スペーサが分離領域になりソース／ドレインのＳｉ基板上にも自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
従来では、ゲート電極上及びソース／ドレインの拡散層上に同じ種類のシリサイド層が形成される。そのため、ゲート電極の低抵抗化のために金属膜を厚く形成し、結果、シリサイド層を厚く形成すると、ソース／ドレイン拡散層におけるシリコンの深さ方向での反応がより促進されてしまう。これにより、スパイキングなど、ジャンクション・リーク発生の原因となる。
【０００５】
上記対策として、予めソース／ドレイン拡散層にのみシリサイド化を阻害する原子（フッ素等）を導入しておき、サリサイドプロセスに入る。あるいは、予めソース／ドレイン拡散層にシリサイド化を遅らせるための酸化膜を被覆し、サリサイドプロセスに入る。このような対策により、ゲート電極上のシリサイド層膜の膜厚がソース／ドレイン拡散層上のシリサイド層膜の膜厚より実質的に厚いＭＩＳトランジスタを構成する（例えば、特許文献１参照）。
【特許文献１】特開平１１−１１１９８０号公報（７、８頁、図３〜図１４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
［特許文献１］では様々な工夫により、ソース／ドレイン拡散層上に比べてゲート電極上のシリサイド層膜の膜厚を厚く構成した。しかし、それぞれのシリサイド層膜の膜厚ばらつきは大きく、トランジスタの精度が出せない懸念がある。
【０００７】
本発明は上記のような事情を考慮してなされたもので、緻密な膜厚制御を必要とすることなくジャンクション・リークを防ぐことができ、より実効的なＭＩＳ型電界効果トランジスタの低抵抗化に必要な厚さの金属シリサイド層が形成可能な半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の半導体基板表面にチャネル領域を隔てて設けられた第２導電型のソース／ドレイン領域と、前記チャネル領域における前記半導体基板上にゲート絶縁膜を介して設けられ、上面に第１シリサイド層を有するゲート電極と、前記ゲート電極側部に形成された絶縁膜スペーサと、前記ゲート電極及び前記絶縁膜スペーサを隔てて前記ソース／ドレイン領域上に形成された前記第１シリサイド層とは異なる金属を用いた第２シリサイド層と、を含む。
【０００９】
上記本発明に係る半導体装置によれば、ゲート電極上面の第１シリサイド層とソース／ドレイン領域上の第２シリサイド層は、それぞれ異なる金属膜がシリサイド化して構成されたものである。シリサイド化のための金属膜は、種類によってはシリサイド形成時の広がり方が大きく違い、ある場所では信頼性を損なう広がりを呈する懸念がある。シリサイド化のための金属膜を場所に応じて適当に選択することで、同じ金属膜を用いたシリサイド形成では不利になるような領域をなくすることができる。
【００１０】
なお、上記本発明に係る半導体装置において、より好ましくは次のいずれかの特徴を有することによって、ジャンクション・リークを防ぎつつトランジスタ素子の低抵抗化に寄与する必要な厚さの金属シリサイド層が形成可能である。
前記第１シリサイド層は、シリサイド化のための金属としてＣｏまたはＮｉが用いられていることを特徴とする。
前記第２シリサイド層は、シリサイド化のための金属としてＴｉが用いられていることを特徴とする。
前記第１シリサイド層の厚さは、前記第２シリサイド層の厚さよりも大きいことを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上のゲート絶縁膜、ポリシリコン層でなるゲート電極側部に絶縁膜スペーサを配しゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、前記シリサイド化のために被覆される金属膜を前記ゲート電極上と前記ソース／ドレイン領域上で異ならせることを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極上とソース／ドレイン領域上で、それぞれシリサイド化させる金属膜を異ならせる。これにより、シリサイド形成が不利にならないように場所に応じてシリサイド化する金属膜を選ぶことができる。高信頼性、高性能のトランジスタ素子の実現に寄与する。
【００１３】
本発明に係る半導体装置の製造方法は、素子分離領域で囲まれた第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層上に第１金属膜を形成する工程と、熱処理を経て前記ポリシリコン層上に前記第１金属膜による第１シリサイド層を形成する工程と、前記第１シリサイド層及び前記ポリシリコン層をパターニングしてゲート電極を形成する工程と、前記ゲート電極の側部に絶縁膜スペーサを形成する工程と、前記ゲート電極及び前記絶縁膜スペーサを隔てて前記半導体基板に第２導電型のソース／ドレイン拡散層を形成する工程と、少なくとも前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、熱処理を経て前記ソース／ドレイン拡散層上に前記第２金属膜による第２シリサイド層を形成する工程と、を含む。
【００１４】
本発明に係る半導体装置の製造方法は、素子分離領域で囲まれた第１導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン層を形成する工程と、前記ポリシリコン層上に第１金属膜を形成する工程と、前記第１金属膜及び前記ポリシリコン層をパターニングしてゲート電極形状を形成する工程と、前記ゲート電極形状の側部に絶縁膜スペーサを形成する工程と、前記ゲート電極形状及び前記絶縁膜スペーサを隔てて前記半導体基板に第２導電型のソース／ドレイン拡散層を形成する工程と、少なくとも前記ソース／ドレイン拡散層上に第２金属膜を形成する工程と、熱処理を経て前記ポリシリコン層上に前記第１金属膜による第１シリサイド層及び前記ソース／ドレイン拡散層上に前記第２金属膜による第２シリサイド層を形成する工程と、を含む。
【００１５】
上記それぞれ本発明に係る半導体装置の製造方法によれば、パターニングしたゲート電極部分は、その上部に第１シリサイド層または第１シリサイド層を形成するための第１金属膜が形成されている。その後、絶縁膜スペーサにてゲート電極部分側部を覆ってから、第２金属膜の形成、これによる第２シリサイド層を形成する。第１シリサイド層の形成がまだなされていない場合、この第２シリサイド層の形成の段階で第１シリサイド層も同時に形成される。
【００１６】
上記それぞれ本発明に係る半導体装置の製造方法において、好ましくは次のような特徴を有することで、よりいっそうの高信頼性、高性能のトランジスタ素子の実現に寄与する。
前記第１金属膜及び前記ポリシリコン層をパターニングした後、前記絶縁膜スペーサを形成する前の段階でソース／ドレインのエクステンション領域を形成する工程をさらに含む。
前記第１シリサイド層は、前記第２シリサイド層に比べて下地のシリコンを消費しながら下方に延び易い金属が用いられ、かつ前記第２シリサイド層は、前記第１シリサイド層に比べて下地のシリコンを吸い上げながら上方に延び易い金属が用いられることを特徴とする。
前記第１シリサイド層、前記第２シリサイド層それぞれの厚さが独立して設定可能であることを特徴とする。
【発明を実施するための形態】
【００１７】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。所定の不純物濃度で構成される素子領域、例えばＰ型のＳｉ基板１１表面に、チャネル領域１２を隔ててＮ型のソース／ドレイン拡散層１５が形成されている。ソース／ドレイン拡散層１５は低濃度エクステンション領域１５１を有する。チャネル領域１２におけるＳｉ基板１１上にゲート絶縁膜１３を介してゲート電極１４が設けられている。このゲート電極１４は、ポリシリコン層１４１上に第１シリサイド層１４２を有する。ゲート電極１４側部に絶縁膜スペーサ１６が形成されている。このゲート電極１４及び絶縁膜スペーサ１６を隔ててソース／ドレイン拡散層１５上に第２シリサイド層１５２が設けられている。この第２シリサイド層１５２は上記第１シリサイド層１４２とは異なる金属を用いて形成されている。
【００１８】
上記実施形態によれば、ゲート電極１４上面における第１シリサイド層１４２と、ソース／ドレイン拡散層１５上の第２シリサイド層１５２は、それぞれ異なる金属膜がシリサイド化して構成されたものである。シリサイド化のための金属膜は、種類によってはシリサイド形成時の広がり方が大きく違い、ある場所では信頼性を損なう広がりを呈する懸念がある。シリサイド化のための金属膜を場所に応じて適当に選択することで、同じ金属膜を用いたシリサイド形成では不利になるような領域をなくすることができる。
【００１９】
ゲート電極１４上面においては、細線効果を持たず、低抵抗化が可能なシリサイドが形成できるような金属膜、例えばＣｏを用いた第１シリサイド層（ＣｏＳｉ２）１４２が形成されることが好ましい。また、ソース／ドレイン拡散層１５上には、ジャンクション・リークを引き起こしにくいシリサイドが形成できるような金属膜、例えばＴｉを用いた第２シリサイド層（ＴｉＳｉ２）１５２が形成されることが好ましい。
【００２０】
すなわち、第１シリサイド層１４２は、第２シリサイド層１５２に比べて下地のＳｉを消費しながら下方に延び易い金属が用いられ、かつ第２シリサイド層１５２は、第１シリサイド層１４２に比べて下地のシリコンを吸い上げながら上方に延び易い金属が用いられることが望ましい。第１シリサイド層１４２として、Ｃｏの他、Ｎｉを用いたＮｉＳｉが考えられる。
【００２１】
上記構成から、第１シリサイド層１４２の厚さＴ１を、第２シリサイド層１５２の厚さＴ２よりも大きくすることも容易である。これにより、ゲート電極１４のいっそうの低抵抗化を実現しつつ、ソース／ドレイン拡散層１５のジャンクション・リークを確実に抑制する。このように、シリサイド化する金属を適当に選ぶことで、緻密な膜厚制御を必要とせずにプロセスマージンのあるシリサイド形成が実現できる。
【００２２】
図２〜図５は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、前記図１の構成を実現する工程を説明する。なお、第１実施形態と同様の箇所には図１に示す符号と同じ符号を付している。
図２に示すように、トレンチ素子分離法によって形成された素子分離絶縁膜１０に囲まれるように、素子領域としてのＰ型のＳｉ基板１１が所定の不純物濃度で構成される。このＳｉ基板１１のチャネル領域１２形成後、Ｓｉ基板１１上にシリコン酸化膜等のゲート絶縁膜１３、ポリシリコン層１４１を順次形成する。さらにポリシリコン層１４１上にシリサイド化に寄与する第１の金属膜２１を堆積する。金属膜２１は例えばＣｏであり、スパッタ法を利用して堆積する。その後、金属膜２１上に耐酸化性の金属膜（例えばＴｉＮ）２２を数ｎｍスパッタ被覆する。
【００２３】
次に、図３に示すように、上記図２のような構成に対し、シリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。第１次アニール工程は、例えば５００℃程度で数十秒の熱処理（ランプアニール）である。これにより、ポリシリコン層１４１上には暫定的なシリサイド層である、高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）が構成される。さらに、未反応の金属、すなわち金属膜（ＴｉＮ）２２及び金属膜（Ｃｏ）２１の不要な膜がウェットエッチング（例えばＲＣＡ洗浄でいうＳＣ−１、ＳＣ−２）にて除去される。ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層を安定させる（第２次アニール工程の実施）。第２次アニール工程は、例えば７００〜８００℃程度で数十秒の熱処理（ランプアニール）である。これにより、ゲート電極１４上部に低抵抗の第１シリサイド層（ＣｏＳｉ２膜）１４２を形成することができる。第１シリサイド層（ＣｏＳｉ２膜）１４２は、下地のシリコン消費が下方へと延び易く細線効果を持たないので、ゲート電極に用いるのは適している。
【００２４】
次に、図４に示すように、第１シリサイド層１４２及びポリシリコン層１４１を異方性エッチングによりパターニングしてゲート電極１４を形成する。後酸化後、ゲート電極１４の領域をマスクに、Ｎ型不純物を低濃度イオン注入し、低濃度エクステンション領域１５１を形成する。次に、ＣＶＤ法によりゲート電極１４上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを経て絶縁膜スペーサ１６を形成する。次に、ゲート電極１４の領域及び絶縁膜スペーサ１６をマスクにしてＮ型不純物を高濃度イオン注入し、ソース／ドレイン拡散層１５を形成する。
【００２５】
次に、図５に示すように、少なくともソース／ドレイン拡散層１５を覆うように全面にシリサイド化に寄与する第２の金属膜２３を堆積する。金属膜２３は例えばＴｉであり、スパッタ法を利用して堆積する。金属膜２３の厚みは、後にソース／ドレイン拡散層１５に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクション・リークの原因を与えないよう厚みを制御する。ＴｉはＣｏに比べて下地のシリコンを吸い上げてシリサイドを上方に伸ばす方なので、ジャンクション・リークを引き起こし難い。このため、Ｃｏを用いるときよりも厚さ制御は厳しくしないで済む。その後、金属膜２３上に耐酸化性の金属膜（例えばＴｉＮ）２４を数ｎｍスパッタ被覆する。
【００２６】
次に、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、７００℃程度で数十秒の熱処理（ランプアニール）であって、これにより、少なくともソース／ドレイン拡散層１５上部には暫定的な相のシリサイド層（Ｃ４９−ＴｉＳｉ２）が形成される。
次に、未反応の金属、すなわち金属膜（ＴｉＮ）２４及び金属膜（Ｔｉ）２３の不要な膜をウェットエッチングにより除去し、ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層を安定させる（第２次アニール工程の実施）。第２次アニール工程は、８００℃程度で数十秒の熱処理（ランプアニール）であり、これにより、ソース／ドレイン拡散層１５上部に、相変化した安定な第２シリサイド層（Ｃ５４−ＴｉＳｉ２）１５２を形成することができる。このような工程を経て前記図１に示す構成が実現される。
【００２７】
上記実施形態の方法によれば、ゲート電極１５部分は、パターニング前にその上部に第１シリサイド層１４２を形成する。その後、ゲート電極１５をパターニング後、絶縁膜スペーサ１６を形成してから第２金属膜２３の形成、これによる第２シリサイド層１５２を形成する。各領域に好適な金属膜を用いて第１シリサイド層１４２、第２シリサイド層１５２を個々に形成する。第１シリサイド層１４２は、金属膜２１として、第２シリサイド層１５２に比べて下地のＳｉを消費しながら下方に延び易い金属、例えばＣｏを用いてシリサイド化を達成する。さらに、第２シリサイド層１５２は、金属膜２３として、第１シリサイド層１４２に比べて下地のシリコンを吸い上げながら上方に延び易い金属、例えばＴｉを用いてシリサイド化を達成する。なお、第１の金属膜２１としてＣｏを用いたが、Ｃｏの代りにＮｉを用いることも考えられる。
【００２８】
第１シリサイド層１４２、第２シリサイド層１５２それぞれの厚さが独立して設定可能である。従って、図１に示すように、第１シリサイド層１４２の厚さＴ１を、第２シリサイド層１５２の厚さＴ２よりも大きくすることも容易である。これにより、ゲート電極１４のいっそうの低抵抗化を実現しつつ、ソース／ドレイン拡散層１５のジャンクション・リークを確実に抑制する。このように、シリサイド化する金属を適当に選ぶことで、緻密な膜厚制御を必要とせずにプロセスマージンのあるシリサイド形成が実現できる。
【００２９】
図６〜図８は、それぞれ本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、前記図１の構成を実現する工程を説明する。なお、第１実施形態と同様の箇所には図１に示す符号と同じ符号を付している。
図６に示すように、トレンチ素子分離法によって形成された素子分離絶縁膜１０に囲まれるように、素子領域としてのＰ型のＳｉ基板１１が所定の不純物濃度で構成される。このＳｉ基板１１のチャネル領域１２形成後、Ｓｉ基板１１上にゲート絶縁膜１３、ポリシリコン層１４１を順次形成する。さらにポリシリコン層１４１上にシリサイド化に寄与する第１の金属膜２１を堆積する。金属膜２１は例えばＣｏであり、スパッタ法を利用して堆積する。Ｃｏはシリサイド化の際、下地のシリコン消費が下方へと延び易く細線効果を持たないので、ゲート電極に用いるのは適している。その後、金属膜２１上に耐酸化性の金属膜（例えばＴｉＮ）２２を数ｎｍスパッタ被覆する。
【００３０】
次に、図７に示すように、金属膜２２，２１及びポリシリコン層１４１を異方性エッチングによりパターニングしてゲート電極形状１４０を形成する。後酸化後、ゲート電極形状１４０の領域をマスクに、Ｎ型不純物を低濃度イオン注入し、低濃度エクステンション領域１５１を形成する。次に、ＣＶＤ法によりゲート電極形状１４０上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを経て絶縁膜スペーサ１６を形成する。次に、ゲート電極形状１４０の領域及び絶縁膜スペーサ１６をマスクにしてＮ型不純物を高濃度イオン注入し、ソース／ドレイン拡散層１５を形成する。
【００３１】
次に、図８に示すように、少なくともソース／ドレイン拡散層１５を覆うように全面にシリサイド化に寄与する第２の金属膜２３を堆積する。金属膜２３は例えばＴｉであり、スパッタ法を利用して堆積する。金属膜２３の厚みは、後にソース／ドレイン拡散層１５に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクション・リークの原因を与えないよう厚みを制御する。ＴｉはＣｏに比べて下地のシリコンを吸い上げてシリサイドを上方に伸ばす方なので、ジャンクション・リークを引き起こし難い。このため、Ｃｏを用いるときよりも厚さ制御は厳しくしないで済む。その後、金属膜２３上に耐酸化性の金属膜（例えばＴｉＮ）２４を数ｎｍスパッタ被覆する。
【００３２】
次に、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、７００℃程度で数十秒の熱処理（ランプアニール）であって、これにより、少なくとも、ポリシリコン層１４１上には暫定的なシリサイド層である、高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）が構成され、ソース／ドレイン拡散層１５上部には暫定的な相のシリサイド層（Ｃ４９−ＴｉＳｉ２）が形成される。
次に、未反応の金属、すなわち金属膜（ＴｉＮ）２４，２２及び金属膜（Ｔｉ）２３，金属膜（Ｃｏ）２１の不要な膜をウェットエッチングにより除去し、ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層を安定させる（第２次アニール工程の実施）。第２次アニール工程は、例えば８００℃程度で数十秒の熱処理（ランプアニール）であり、これにより、ゲート電極１４上部に低抵抗の第１シリサイド層（ＣｏＳｉ２膜）１４２を形成することができ、また、ソース／ドレイン拡散層１５上部に、相変化した安定な第２シリサイド層（Ｃ５４−ＴｉＳｉ２）１５２を形成することができる。このような工程を経て前記図１に示す構成が実現される。
【００３３】
上記実施形態の方法によれば、ゲート電極１５部分は、パターニング前にその上部にシリサイド化に寄与する第１の金属膜（例えばＣｏ）２１を形成する。その後、ゲート電極１５をパターニング後、絶縁膜スペーサ１６を形成してから第２の金属膜２３の形成がなされる。このような構成を熱処理して第１シリサイド１４２、第２シリサイド層１５２を形成する。第１シリサイド層１４２、第２シリサイド層１５２は、各領域に好適な金属膜を用いて個々の厚さで形成できる。第１シリサイド層１４２は、金属膜２１として、第２シリサイド層１５２に比べて下地のＳｉを消費しながら下方に延び易い金属、例えばＣｏを用いてシリサイド化を達成する。さらに、第２シリサイド層１５２は、金属膜２３として、第１シリサイド層１４２に比べて下地のシリコンを吸い上げながら上方に延び易い金属、例えばＴｉを用いてシリサイド化を達成する。なお、第１の金属膜２１としてＣｏを用いたが、Ｃｏの代りにＮｉを用いることも考えられる。
【００３４】
第１シリサイド層１４２、第２シリサイド層１５２それぞれの厚さが独立して設定可能である。従って、図１に示すように、第１シリサイド層１４２の厚さＴ１を、第２シリサイド層１５２の厚さＴ２よりも大きくすることも容易である。これにより、ゲート電極１４のいっそうの低抵抗化を実現しつつ、ソース／ドレイン拡散層１５のジャンクション・リークを確実に抑制する。このように、シリサイド化する金属を適当に選ぶことで、緻密な膜厚制御を必要とせずにプロセスマージンのあるシリサイド形成が実現できる。
【００３５】
以上説明したように本発明によれば、ゲート電極上面とソース／ドレイン領域上のシリサイドは、それぞれ第１シリサイド層と第２シリサイド層といった別々の金属膜をシリサイド化することにより構成される。シリサイド化のための金属膜は、種類によってはシリサイド形成時の広がり方が大きく違い、ある場所では信頼性を損なう広がりを呈する懸念がある。シリサイド化のための金属膜を場所に応じて適当に選択することで、同じ金属膜を用いたシリサイド形成では不利になるような領域をなくすることができる。この結果、緻密な膜厚制御を必要とすることなくジャンクション・リークを防ぐことができ、より実効的なＭＩＳ型電界効果トランジスタの低抵抗化に必要な厚さの金属シリサイド層が形成可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係る半導体装置の要部構成を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を工程順に示す第１の断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】図４に続く第４の断面図。
【図６】第３実施形態に係る半導体装置の製造方法を工程順に示す第１の断面図。
【図７】図６に続く第２の断面図。
【図８】図７に続く第３の断面図。
【符号の説明】
【００３７】
１０…素子分離絶縁膜、１１…Ｓｉ基板、１２…チャネル領域、１３…ゲート絶縁膜、１４…ゲート電極、１４１…ポリシリコン層、１４２…第１シリサイド層、１５…ソース／ドレイン拡散層、１５１…低濃度エクステンション領域、１６…絶縁膜スペーサ、２１…第１の金属膜、２２，２４…耐酸化性の金属膜、２３…第２の金属膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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