(57)【要約】【課題】  チップの主面内のパターンの解像度を向上させる。【解決手段】  チップを含む半導体ウエハの半導体基板１の主面上にキャップ膜を形成した後、チップ内のメモリ領域Ｍにキャップパターン１５ａを形成するための露光、現像およびエッチング処理と、チップ内においてメモリ領域Ｍから離れた空き領域Ｅにキャップパターン１５ｂ１を形成するための露光、現像およびエッチング処理とをそれぞれ別々に行う。これにより、メモリ領域Ｍおよび空き領域Ｅの各々に合った条件で露光および現像等を行うことができるので、チップの主面内のパターンの解像度を向上させることができる。【選択図】  図３５
2006310376.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）チップを含むウエハを用意する工程、
（ｂ）前記ウエハの主面上にマスキング層を堆積する工程、
（ｃ）前記ウエハの前記チップの第１領域に、前記マスキング層をパターニングすることで形成された第１マスキングパターンを形成する工程、
（ｄ）前記ウエハの前記チップにおいて、前記第１領域から離れ前記第１領域とは異なる場所に配置された第２領域に、前記マスキング層をパターニングすることで形成された第２マスキングパターンを形成する工程を有し、
前記（ｃ）工程は、以下の工程を有する：
（ｃ１）前記マスキング層上に第１レジスト膜を塗布する工程、
（ｃ２）前記第１レジスト膜に対して露光処理を施す工程、
（ｃ３）前記第１レジスト膜に対して現像処理を施すことにより第１レジストパターンを形成する工程、
（ｃ４）前記第１レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第１領域に前記第１マスキングパターンを形成する工程、
（ｃ５）前記第１レジストパターンを除去する工程、
前記（ｄ）工程は、以下の工程を有する：
（ｄ１）前記マスキング層上に第２レジスト膜を塗布する工程、
（ｄ２）前記第２レジスト膜に対して露光処理を施す工程、
（ｄ３）前記第２レジスト膜に対して現像処理を施すことにより第２レジストパターンを形成する工程、
（ｄ４）前記第２レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第２領域に前記第２マスキングパターンを形成する工程、
（ｄ５）前記第２レジストパターンを除去する工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記第１マスキングパターンと、前記第２マスキングパターンとは互いに分離されている。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記第１マスキングパターンの寸法は、前記第２マスキングパターンの寸法よりも小さい。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｃ１）工程の前記第１レジスト膜はネガ型であり、
前記（ｄ１）工程の前記第２レジスト膜はポジ型である。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｃ２）工程の露光処理に使用するフォトマスクは位相シフトマスクであり、
前記（ｄ２）工程の露光処理に使用するフォトマスクはバイナリマスクである。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、前記位相シフトマスクはレベンソン型またはハーフトーン型の位相シフトマスクである。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、
前記（ｃ１）工程の前記第１レジスト膜はネガ型であり、
前記（ｄ１）工程の前記第２レジスト膜はポジ型である。
【請求項８】
請求項５記載の半導体集積回路装置の製造方法において、
前記（ｃ２）工程の露光処理の露光光はＫｒＦまたはＡｒＦであり、
前記（ｄ２）工程の露光処理の露光光はｉ線またはＫｒＦである。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｃ）工程および前記（ｄ）工程の露光処理時に使用する各々のマスクの前記第１領域を覆う寸法で形成された遮光パターンの外周端部が一致しない。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法において、
前記第１領域には複数のメモリセルが配置されており、
前記第２領域には複数のダミーパターンが配置される。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程後、前記第１マスキングパターンをエッチングマスクとしてワード線を形成するとともに、前記第２マスキングパターンをエッチングマスクとして前記ダミーパターンを形成する工程を有する。
【請求項１２】
以下の工程を有する半導体集積回路装置の製造方法：
（ａ）チップを含むウエハを用意する工程、
（ｂ）前記ウエハの半導体基板の主面上に第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に、後に第１ゲート電極となる第１導体層を堆積する工程、
（ｄ）前記第１導体層上に第１絶縁膜を堆積する工程、
（ｅ）前記第１導体層および前記第１絶縁膜をパターニングすることにより、第１方向に延在する複数の前記第１ゲート電極および第１絶縁膜を形成する工程、
（ｆ）前記複数の第１ゲート電極の各々の側面に側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程により露出した前記第１ゲート絶縁膜の一部分を除去する工程、
（ｈ）前記（ｇ）工程により露出した前記半導体基板の主面に第２ゲート絶縁膜を形成する工程、
（ｉ）前記複数の第１ゲート電極の隣接間であって前記第２ゲート絶縁膜上に、前記第１方向に延在し、後に第２ゲート電極となる複数の第２導体層を形成する工程、
（ｊ）前記第１絶縁膜および前記側壁絶縁膜を除去する工程、
（ｋ）前記複数の第２導体層の表面に層間絶縁膜を堆積する工程、
（ｌ）前記層間絶縁膜上に、後に第３ゲート電極となる第３導体層を堆積する工程、
（ｍ）前記第３導体層上に第２絶縁膜を堆積する工程、
（ｎ）前記第２絶縁膜上にマスキング層を堆積する工程、
（ｏ）前記ウエハの前記チップの第１領域に、前記マスキング層をパターニングすることで形成された第１マスキングパターンを形成する工程、
（ｐ）前記ウエハの前記チップの前記第１領域から離れた異なる場所に配置された第２領域に、前記マスキング層をパターニングすることで形成された第２マスキングパターンを形成する工程、
（ｑ）前記第１および第２マスキングパターンをエッチングマスクとして、前記第２絶縁膜、前記第３導体層、前記層間絶縁膜および前記複数の第２導体層をパターニングすることにより、
前記チップの前記第１領域には、前記第１方向の分離がなされた複数の前記第２ゲート電極と、前記第１方向と交わる第２方向に延在する複数の前記第３ゲート電極、第２絶縁膜および層間絶縁膜とを形成し、前記チップの前記第２領域には、複数のダミーパターンを形成する工程を有し、
前記（ｏ）工程は、以下の工程を有する：
（ｏ１）前記マスキング層上に第１レジスト膜を塗布する工程、
（ｏ２）前記第１レジスト膜に対して露光処理を施す工程、
（ｏ３）前記第１レジスト膜に対して現像処理を施すことにより第１レジストパターンを形成する工程、
（ｏ４）前記第１レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第１領域に前記第１マスキングパターンを形成する工程、
（ｏ５）前記第１レジストパターンを除去する工程、
前記（ｐ）工程は、以下の工程を有する：
（ｐ１）前記マスキング層上に第２レジスト膜を塗布する工程、
（ｐ２）前記第２レジスト膜に対して露光処理を施す工程、
（ｐ３）前記第２レジスト膜に対して現像処理を施すことにより第２レジストパターンを形成する工程、
（ｐ４）前記第２レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第２領域に前記第２マスキングパターンを形成する工程、
（ｐ５）前記第２レジストパターンを除去する工程。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記第１マスキングパターンと、前記第２マスキングパターンとは互いに分離されている。
【請求項１４】
請求項１２記載の半導体集積回路装置の製造方法において、前記第１マスキングパターンの寸法は、前記第２マスキングパターンの寸法よりも小さい。
【請求項１５】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ｏ１）工程の前記第１レジスト膜はネガ型であり、
前記（ｐ１）工程の前記第２レジスト膜はポジ型である。
【請求項１６】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ｏ２）工程の露光処理に使用するフォトマスクは位相シフトマスクであり、
前記（ｐ２）工程の露光処理に使用するフォトマスクはバイナリマスクである。
【請求項１７】
請求項１６記載の半導体集積回路装置の製造方法において、前記位相シフトマスクはレベンソン型またはハーフトーン型の位相シフトマスクである。
【請求項１８】
請求項１６記載の半導体集積回路装置の製造方法において、
前記（ｏ１）工程の前記第１レジスト膜はネガ型であり、
前記（ｐ１）工程の前記第２レジスト膜はポジ型である。
【請求項１９】
請求項１６記載の半導体集積回路装置の製造方法において、
前記（ｏ２）工程の露光処理の露光光はＫｒＦまたはＡｒＦであり、
前記（ｐ２）工程の露光処理の露光光はｉ線またはＫｒＦである。
【請求項２０】
請求項１２記載の半導体集積回路装置の製造方法において、
前記（ｏ）工程および前記（ｐ）工程の露光処理時に使用する各々のマスクの前記第１領域を覆う寸法で形成された遮光パターンの外周端部が一致しない。
【請求項２１】
請求項１２記載の半導体集積回路装置の製造方法において、前記第１領域は複数の不揮発性メモリセルが配置されたメモリ領域であり、前記第１ゲート電極が補助ゲート電極であり、前記第２ゲート電極が浮遊ゲート電極であり、前記第３ゲート電極が制御ゲート電極である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程におけるリソグラフィ技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の製造工程におけるリソグラフィ技術は、ウエハの主面上にレジスト膜を塗布し、そのレジスト膜にフォトマスクを介して露光光を照射してフォトマスク上のパターンを転写した後、現像することでレジストパターンを形成する一連のパターン転写工程である。
【０００３】
このリソグラフィ技術については、例えば特開平５−９０３００号公報（特許文献１）に記載がある。この特許文献１には、塗布したネガレジスト膜に露光および現像を行ってネガレジストパターンを形成した後、更にポジレジスト膜を塗布して、そのポジレジスト膜に露光および現像を行って、ネガレジストパターン上に開口を有するポジレジストパターンを形成する技術が開示されている。
【０００４】
また、例えば特開平８−２５０３９５号公報（特許文献２）には、ポジ型レジスト膜の塗布、露光および現像をした後、ポジ型レジストパターンのスペース部分にネガ型レジスト膜を塗布し、ポジ型レジスト膜とネガ型レジスト膜との境界部を含む領域を露光および現像をするプロセスが開示されている。
【０００５】
さらに、例えば特開平９−１９０９５９号公報（特許文献３）には、ポジ型レジスト膜の塗布、露光および現像をしてピラーパターン等を形成した後、ネガ型レジスト膜の塗布、全面露光および現像を行い上記ピラーパターン等のみを溶解させて、残されたネガ型レジスト膜によりコンタクトホールパターン等の形成用のレジストパターンを形成する技術が開示されている。
【特許文献１】特開平５−９０３００号公報
【特許文献２】特開平８−２５０３９５号公報
【特許文献３】特開平９−１９０９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記半導体集積回路装置のリソグラフィ工程においては、以下の課題があることを本発明者は見出した。
【０００７】
すなわち、チップ内にメモリ領域を有する半導体集積回路装置においては、メモリ領域のパターンの微細化に伴いメモリ領域のパターンとその周辺の領域のパターンとで寸法差が大きくなってきている。また、メモリ領域とその周辺の領域とで下地の状況の違いが大きくなってきている。このため、メモリ領域のパターンに合わせて露光および現像を行うと、そのメモリ領域の周辺の領域のパターンをレジスト膜に上手く転写することができない。一方、その周辺の領域のパターンに合わせて露光および現像を行うとメモリ領域のパターンをレジスト膜に上手く転写することができない、という問題が生じている。
【０００８】
そこで、本発明の目的は、チップの主面内のパターンの解像度を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、チップを含むウエハの主面上にマスキング層を形成した後、ウエハのチップの第１領域に第１マスキングパターンを形成するための露光、現像およびエッチング処理と、チップの第１領域から離れた第２領域に第２マスキングパターンを形成するための露光、現像およびエッチング処理とをそれぞれ別々に行うものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、ウエハのチップの第１領域に第１マスキングパターンを形成するための露光、現像およびエッチング処理と、チップの第１領域から離れた第２領域に第２マスキングパターンを形成するための露光、現像およびエッチング処理とをそれぞれ別々に行うことにより、それぞれの領域に合った条件で露光および現像等を行うことができるので、チップの主面内のパターンの解像度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本願の実施の形態を詳細に説明する前に、本願の実施の形態における用語の意味を説明すると次の通りである。
【００１５】
１．ウエハとは、集積回路の製造に用いるシリコン単結晶基板（半導体ウエハ：一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。
【００１６】
２．半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００１７】
３．デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面を言う。
【００１８】
４．マスク（光学マスク）：マスク基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したものである。実寸の数倍のパターンが形成されたレチクルも含む。マスクの第１の主面とは、上記光を遮蔽するパターンや光の位相を変化させるパターンが形成されたパターン面であり、マスクの第２の主面とは第１の主面とは反対側の面のことを言う。
【００１９】
５．バイナリマスク：マスク基板上に、メタルからなる遮光パターンと、光透過パターンとでマスクパターンを形成した一般的なマスクのことを言う。
【００２０】
６．位相シフトマスク：透過光の位相を反転させる位相シフタを持つマスクを言う。位相シフタには溝シフタおよび膜シフタ等がある。溝シフタは、遮光膜よりも下層の透明膜、透明基板等に凹部を形成したシフタを言い、基板溝シフタ、基板上薄膜溝シフタまたは微細庇型溝シフタ等がある。基板溝シフタは、石英等の透明マスク基板自体の表面に凹部を形成した位相シフタである。基板上薄膜溝シフタは、基板上の遮光膜下に、シフタとして作用する目的に適合した厚さのシフタ膜を形成して、下地基板とのエッチング速度差等を利用する等して形成したシフタである。微細庇型溝シフタは、溝シフタの周辺（幅の狭い断面方向）で遮光膜が石英基板等の凹部の側壁上端から凹部の内側へオーバーハング状（または庇状）に突き出た部分を持つ構成のものを言う。上記膜シフタは、マスク基板上にシフタ膜を配置する方式のシフタである。
【００２１】
７．レベンソン型位相シフトマスク：遮光領域で隔てられた隣り合う開口の位相を相互に反転させて、その干渉作用によって鮮明な像を得ようとする位相シフトマスクの一種である。
【００２２】
８．ハーフトーンマスク（ハーフトーン型位相シフトマスク）：位相シフトマスクの一種であって、シフタと遮光膜とを兼用するハーフトーン膜（ハーフトーンシフタ）を有するものである。ハーフトーン膜の透過率は、１％以上、４０％未満であり、通常は透過率６％程度が用いられている。ハーフトーン膜は、それが無い部分と比較したときの位相シフト量が光の位相（位相差が相互に干渉で弱め合うような値になっているもの（位相が完全に反転しているものに限らず、不完全反転でも良い。少なくとも相互に強め合わなければ良い。））を反転させるものである。
【００２３】
９．遮光（遮光領域、遮光膜または遮光パターン等）と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示している。特にバイナリマスク（またはバイナリ遮光パターン）では、その遮光領域の透過率がほぼ０、実際的には０．１％以下である。一方、透明（透明領域、透明膜等）と言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示している。透明領域の透過率は、通常の半導体装置製造工程用マスクのマスク基板として用いられている合成石英基板では波長２４８ｎｍの光に対して９０％以上である。
【００２４】
１０．スキャンニング露光：細いスリット状の露光帯がスリットの長手方向と直交する方向に（斜め移動させても良い）マスク上を連続移動（走査）するようにマスクを連続移動させながら、同時にウエハとマスクを同期させて相対的に連続移動させることによって、マスクの回路パターンをウエハ上の所望の部分に転写する露光方法を言う。
【００２５】
１１．ステップ・アンド・スキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。ステップ・アンド・スキャン露光を行う露光装置をスキャナと言う。
【００２６】
１２．ステップ・アンド・リピート露光：マスク上の回路パターンの投影像に対してウエハを繰り返しステップすることで、マスク上の回路パターンをウエハ上の所望の部分に転写する露光方法を言う。ステップ・アンド・リピート露光を行う露光装置をステッパと言う。
【００２７】
１３．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的にはレジストパターンおよびレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【００２８】
１４．レジストパターン：感光性樹脂膜（レジスト膜）をリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【００２９】
１５．マスキング層：一般にレジスト膜を言うが、無機マスクや非感光性の有機物マスク等も含むものとする。
【００３０】
１６．解像度：パターン寸法は投影レンズの開口数ＮＡ（Numerical Aperture）と露光波長λで規格化して表現できる。異なる波長や異なるＮＡレンズを用いる場合は、解像度Ｒは、レイリーの式  Ｒ＝Ｋ１・λ／ＮＡで表されるので換算して用いれば良い。ただし、焦点深度ＤもＤ＝Ｋ２・λ／（ＮＡ）２で表されるので、焦点深度は異なる。
【００３１】
１７．半導体分野では、高圧水銀ランプのｇ線（波長４３６ｎｍ）及びｉ線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ光（波長２４８ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）、Ｆ２エキシマレーザ光（波長１５７ｎｍ）、ＥＵＶ光（波長１３．４ｎｍ）が露光光として主に用いられている。本実施の形態では、いずれの露光光も使用可能であることは言うまでもない。
【００３２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３３】
本実施の形態の半導体集積回路装置は、例えば４Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。このフラッシュメモリは、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯機器、情報機器または通信機器の記憶媒体として使用される。
【００３４】
図１は本実施の形態のフラッシュメモリが形成された半導体チップ（以下、チップという）１Ｃの全体平面図、図２は図１の領域Ａの拡大平面図を示している。なお、矢印Ｙは第１方向、矢印Ｘは第１方向Ｘに直交する第２方向を示している。
【００３５】
チップ１Ｃの主面（デバイス面）中央にはメモリ領域（第１領域）Ｍが配置されている。メモリ領域Ｍは、メモリセル領域Ｍ１と、その外周を取り囲むように隣接して配置されたメモリセル周辺領域Ｍ２とを有している。
【００３６】
メモリセル領域Ｍ１には、第１方向Ｙに延在する複数の補助ゲート配線が第２方向Ｙに沿って並んで配置されている。また、メモリセル領域Ｍ１には、第２方向Ｘに延在する複数のワード線が第１方向Ｙに沿って並んで配置されている。さらに、メモリセル領域Ｍ１において、上記補助ゲート配線と上記ワード線との複数の交点近傍の各々には不揮発性メモリセル（以下、メモリセルという）が配置されている。
【００３７】
メモリセル周辺領域Ｍ２には、上記補助ゲート配線の端部、上記ワード線の端部、選択配線、補助ゲート配線やワード線の端部に配置されたコンタクトホールおよびメモリセル選択トランジスタ等が配置されている。
【００３８】
メモリ領域Ｍの外周において、メモリ領域Ｍから離れメモリ領域Ｍとは異なる場所には、周辺回路領域Ｐ１，Ｐ２，Ｐ３が配置されている。周辺回路領域Ｐ１，Ｐ２，Ｐ３は、フラッシュメモリの周辺回路が配置されている。周辺回路領域Ｐ３には、例えばチェーン抵抗等が配置されている。
【００３９】
さらに、メモリ領域Ｍの外周において、メモリ領域Ｍから離れメモリ領域Ｍや周辺回路領域Ｐ１〜Ｐ３とは異なる場所は空き領域Ｅとなっている。この空き領域Ｅには、複数のＣＭＰ（Chemical Mechanical Polishing）ダミーパターン（以下、ダミーパターンという）ＤＰが所望の寸法を隔てて配置されている。このダミーパターンＤＰは、フラッシュメモリの回路には何ら寄与しないパターンであって、ＣＭＰ処理時にチップ１Ｃの主面全面内の平坦性を確保するためのパターンである。すなわち、空き領域Ｅは回路設計上は何らパターンの配置を必要としない領域なのでダミーパターンＤＰを配置しないとメモリ領域Ｍや周辺回路領域Ｐ１〜Ｐ３と比べて高さが極端に低くなる。そこで、空き領域ＥにダミーパターンＤＰを配置することで、空き領域Ｅとメモリ領域Ｍや周辺回路領域Ｐ１〜Ｐ３との高さの均衡を図るようにしている。ダミーパターンＤＰの平面形状は、例えば正方形状とされている。このダミーパターンＤＰの平面寸法は、上記ワード線の幅の１０倍以上も大きく設定されている。具体的には、ダミーパターンＤＰの平面寸法が、例えば３．８μｍ×３．８μｍ程度、ワード線の幅が、例えば９０ｎｍ（０．０９μｍ）なので、ダミーパターンＤＰの平面寸法はワード線の幅の４０倍以上も大きい。
【００４０】
次に、図３は、図２のメモリセル領域Ｍ１の領域Ｂの回路図を模式的に示している。
【００４１】
メモリセル領域Ｍ１には、複数のメモリセルＭＣがマトリクス状に配置されている。各メモリセルＭＣは、互いに隣接するローカルデータ線ＢＬ（ドレイン線ＤＬとソース線ＳＬ）の間に並列に接続されている。ただし、ドレイン線ＤＬおよびソース線ＳＬは、最初から半導体基板（以下、基板という）に形成されているものではなく、後述のように情報の書き込みや読み出しの際に補助ゲート配線（第１ゲート電極）ＡＧＬに所望の電圧を印加することで、補助ゲート配線ＡＧＬに対向する基板部分に生じる反転層により形成されるようになっている。
【００４２】
各メモリセルＭＣは、情報の記憶に寄与するメモリＭＩＳ・ＦＥＴＱｍを有している。メモリＭＩＳ・ＦＥＴＱｍは、浮遊ゲート電極（第２ゲート電極）と制御ゲート電極（第３ゲート電極）とを有している。メモリＭＩＳ・ＦＥＴＱｍの浮遊ゲート電極は、情報の記憶に寄与する電荷が蓄積される電極である。メモリＭＩＳ・ＦＥＴＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。各ワード線ＷＬには、第２方向Ｘに沿って配置された複数のメモリＭＩＳＱｍの制御ゲート電極が電気的に接続されている。ワード線ＷＬの幅（短方向寸法、第１方向Ｙ寸法）は、上記のように、例えば９０ｎｍである。
【００４３】
次に、図４は図２のメモリセル領域Ｍ１の領域Ｂの平面図、図５は図４のＸ１−Ｘ１線の断面図、図６は図４のＸ２−Ｘ２線の断面図、図７は図４のＹ１−Ｙ１線の断面図、図８は図４のＹ２−Ｙ２線の断面図、図９は図２のＹ３−Ｙ３線の断面図である。なお、図４は平面図であるが図面を見易くするために接合素子分離領域（アクティブ領域）に梨地のハッチングを付す。また、図４においては図面を見易くするため一部の部材は省略している。
【００４４】
本実施の形態のフラッシュメモリのメモリセル領域Ｍ１は、メモリセルＭＣ毎にコンタクトホールを持たない、いわゆるコンタクトレス型アレイとされている。基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＤＮＷはｎ型埋込領域、符号のＰＷＬはｐウエルを示している。ｐウエルＰＷＬは、その下層のｎ型埋込領域ＤＮＷに取り囲まれている。この基板１の主面上には、例えば酸化シリコン（ＳｉＯ２等）からなるゲート絶縁膜（第１ゲート絶縁膜）２ａを介して、図４の第１方向Ｙに延在する帯状の複数の補助ゲート配線（第１ゲート電極）ＡＧＬが、互いに沿うように第２方向Ｘに向かって並んで配置されている。各補助ゲート配線ＡＧＬは、例えば低抵抗ポリシリコンからなり、その各々の上面には、例えば酸化シリコンからなるキャップ絶縁膜３が形成されている。また、各補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面には、例えば酸化シリコンからなるサイドウォール（側壁絶縁膜）４が形成されている。
【００４５】
基板１にはドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域は形成されていない。フラッシュメモリの書き込みおよび読み出し動作時に補助ゲート配線ＡＧＬに所望の電圧を印加することにより、その補助ゲート配線ＡＧＬが対向する基板１の主面部分（ｐウエルＰＷＬ）にｎ型の反転層を形成し、これにより上記ドレイン線ＤＬ（ドレイン領域）およびソース線ＳＬ（ソース領域）を形成するようになっている。すなわち、反転層をローカルデータ線ＢＬとして用いるため、メモリアレイ内に拡散層が不要であり、データ線ピッチの縮小を可能にしている。また、メモリアレイにはトレンチアイソレーション部が形成されていないので、メモリアレイの面積を縮小させることができる。さらに、隣接するメモリセルＭＣのドレイン線ＤＬおよびソース線ＳＬを共有した構成になるので、メモリアレイの占有面積を縮小させることができる。
【００４６】
補助ゲート配線ＡＧＬの上方には、上記キャップ絶縁膜３および層間用の絶縁膜（層間絶縁膜）５を介して、図４の第２方向Ｘに延在する帯状の複数のワード線ＷＬが、互いに平行に沿うように図４の第１方向Ｙに向かって並んで配置されている。絶縁膜５は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４等）および酸化シリコン膜が下層から順に堆積された積層膜で形成されている。各ワード線ＷＬは、例えば低抵抗ポリシリコンとその上のタングステンシリサイド（ＷＳｉｘ）との積層膜で形成されており、ワード線ＷＬの一部が上記制御ゲート電極ＣＧＥとなっている。各ワード線ＷＬ上には、例えば酸化シリコンからなる絶縁膜６が形成されている。
【００４７】
補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬが平面的に重なる位置、すなわち、制御ゲート電極ＣＧＥと基板１との対向面間には、上記メモリＭＩＳＱｍの上記浮遊ゲート電極ＦＧＥが他の部分と絶縁された状態で形成されている。浮遊ゲート電極ＦＧＥは、例えば低抵抗ポリシリコンからなり、基板１の主面（第３主面部分）上に、例えば酸化シリコン膜からなるゲート絶縁膜（第２ゲート絶縁膜）２ｂを介して形成されている。浮遊ゲート電極ＦＧＥは、上記サイドウォール４により補助ゲート配線ＡＧＬとの絶縁分離がなされ、上記絶縁膜５によりワード線ＷＬとの絶縁分離がなされている。浮遊ゲート電極ＦＧＥは、その上面が補助ゲート配線ＡＧＬの上面よりも高い位置になるように形成されて断面凸状に形成されている。補助ゲート配線ＡＧＬの隣接間に断面凹状の浮遊ゲート電極を形成する構成の場合には、メモリセルＭＣが縮小されると補助ゲート配線ＡＧＬの隣接間隔も狭くなるので、浮遊ゲート電極ＦＧＥを形成するための導体膜の厚さを薄くしなければならず、浮遊ゲート電極の加工が難しくなる。これに対して、浮遊ゲート電極ＦＧＥを断面凸状とする場合は、メモリセルＭＣを縮小しても、浮遊ゲート電極ＦＧＥの加工を容易にすることができるため、メモリセルＭＣの微細化を推進できる。また、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのキャパシタは、浮遊ゲート電極ＦＧＥの凸状側壁面および凸状上面に形成されるので、最小加工寸法がさらに縮小されても、浮遊ゲート電極ＦＧＥの高さを増すことで浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの対向面積を増大させることができる。すなわち、メモリセルＭＣの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのカップリング比を向上させることができる。このため、制御ゲート電極ＣＧＥによる浮遊ゲート電極ＦＧＥの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書き込みおよび消去の速度を向上させることができ、フラッシュメモリの動作電圧を低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。
【００４８】
このような基板１の主面上には、例えば酸化シリコンからなる絶縁膜７ａ，７ｂが下方から順に堆積されている。この絶縁膜７ａは、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間に埋め込まれており、この絶縁膜７ａにより、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間が絶縁分離されている。なお、本実施の形態では、浮遊ゲート電極ＦＧＥが対向する基板１の主面部分が、後述するエッチングダメージ層の除去プロセスにより若干削られており、その主面部分の高さが、補助ゲート配線ＡＧＬが対向する基板１の主面部分の高さよりも若干低くなっている。
【００４９】
また、図９に示すように、空き領域Ｅおよび境界領域ＢＤには、溝型の分離部（トレンチアイソレーション）８が形成されている。この溝型の分離部８は、基板１の主面に掘られた溝内に絶縁膜が埋め込まれることで形成されている。空き領域Ｅの分離部８上には、上記ダミーパターンＤＰが形成されている。ダミーパターンＤＰは、基板１の主面上に下層から順に堆積された、浮遊ゲート電極ＦＧＥ形成用の導体膜ＦＣ、絶縁膜５、ワード線ＷＬ形成用の導体膜ＷＣおよび絶縁膜６がパターニングされることで形成されている。各ダミーパターンＤＰの隣接間、ダミーパターンＤＰとメモリセル領域Ｍ１との隣接間、ダミーパターンＤＰと周辺回路領域Ｐ１〜Ｐ３との間には、上記絶縁膜７ａが埋め込まれている。また、空き領域Ｅ上にも絶縁膜７ｂが堆積されている。ダミーパターンＤＰの配置によりチップ１Ｃの主面全面における絶縁膜７ｂの上面の平坦性が保たれている。すなわち、メモリ領域Ｍの絶縁膜７ｂの上面と、周辺回路領域Ｐ１〜Ｐ３の絶縁膜７ｂの上面と、空き領域Ｅの絶縁膜７ｂの上面とはほぼ一致している。なお、境界領域ＢＤは、メモリセル領域Ｍ１および周辺回路領域Ｐ１〜Ｐ３と空き領域Ｅとの境界の領域を示している。
【００５０】
次に、本実施の形態のフラッシュメモリの動作例を図１０〜図１３により説明する。
【００５１】
図１０は読み出し動作時のメモリセル領域Ｍ１の要部回路図、図１１は読み出し動作時における図４のＸ１−Ｘ１線の断面図を示している。
【００５２】
データ読み出し動作では、選択するメモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば２〜５Ｖ程度を印加して選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリＭＩＳ・ＦＥＴＱｍをオフ状態にする。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン形成用の補助ゲート配線ＡＧＬｓ，ＡＧＬｄに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓ，ＡＧＬｄに対向する基板１の主面部分にそれぞれソース線ＳＬおよびドレイン線ＤＬ用のｎ型の反転層ＩＬ１を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとのアイソレーションを行う。ここで、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流ＩＲを流すようにして選択メモリＭＩＳ・ＦＥＴＱｍ０のデータ読み出しを行う。この時、浮遊ゲート電極ＦＧＥの蓄積電荷の状態で、選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値電圧が変わるので、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン間に流れる電流の状況で、選択メモリＭＩＳ・ＦＥＴＱｍ０のデータを判断できる。
【００５３】
次に、図１２は書き込み動作時のメモリセル領域Ｍ１の要部回路図、図１３は書き込み動作時における図４のＸ１−Ｘ１線の断面図を示している。
【００５４】
データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。データ書き込み動作では、選択メモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース形成用の補助ゲート配線ＡＧＬｓに、例えば１Ｖ程度を印加し、選択メモリＭＩＳ・ＦＥＴＱｍ０のドレイン形成用の補助ゲート配線ＡＧＬｄに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓに対向する基板１の主面部分にソース形成用のｎ型の反転層ＩＬ１を形成し、補助ゲート配線ＡＧＬｄに対向する基板１の主面部分にドレイン形成用のｎ型の反転層ＩＬ１を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとの間のアイソレーションを行う。この状態で、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウエルＰＷＬを、例えば０Ｖに保持する。これにより、選択メモリＭＩＳ・ＦＥＴＱｍ０にはドレインからソースに向かって書き込みの電流Ｉｗが流れ、この時にソース側のｎ型の反転層ＩＬ１に蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜２ｂを介して浮遊ゲート電極ＦＧＥに効率的に注入する（定電荷注入方式）ことにより選択メモリＭＩＳ・ＦＥＴＱｍ０にデータを高速で書き込む。一方、上記非選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図１３の矢印ｅ１は、データ用の電荷の注入の様子を模式的に示している。また、個々のメモリセルＭＣ（メモリＭＩＳ・ＦＥＴＱｍ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧＥへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００５５】
次に、データの消去動作時では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧＥから基板１へのＦ−Ｎ（Fowler Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層ＩＬ１を形成しない。これにより、浮遊ゲート電極ＦＧＥに蓄積されたデータ用の電荷を、絶縁膜２ｂを介して基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。
【００５６】
次に、本実施の形態のフラッシュメモリの製造方法の一例を図１４〜図３７により説明する。なお、図１４〜図３７のＸ１−Ｘ１，Ｘ２−Ｘ２，Ｙ１−Ｙ１、Ｙ２−Ｙ２およびＹ３−Ｙ３は、各製造工程中における図４のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線、Ｙ２−Ｙ２線および図２のＹ３−Ｙ３線に相当する箇所の断面図を示している。
【００５７】
まず、図１４に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板１（この段階では半導体ウエハと称する平面略円形状の半導体板）を用意し、この基板１にｎ型埋込領域ＤＮＷおよびｐウエルＰＷＬを順に形成する。続いて、基板１のｐウエルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２ａを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。続いて、基板１の主面上に、例えばリン（Ｐ）をドープした低抵抗ポリシリコンからなる導体膜１０を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜３を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜１１を堆積する。導体膜１０、キャップ絶縁膜３およびダミー絶縁膜１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、図１５に示すように、ダミー絶縁膜１１、キャップ絶縁膜３および導体膜１０を、エッチングマスクを用いたドライエッチング処理によりパターニングすることにより、導体膜１０による補助ゲート配線ＡＧＬを形成する。この段階のダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬは、上記第１方向Ｙに延在する帯状のパターンとされ、ストライプ状に配置されている。
【００５８】
次いで、図１６に示すように、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜を形成した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜４Ａを、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたＣＶＤ法により堆積する。絶縁膜４Ａは、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間を完全に埋め込んでしまわないように堆積する。続いて、絶縁膜４Ａをエッチバックすることにより、図１７に示すように、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターンの側面にサイドウォール４を形成する。また、この時、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の底部のゲート絶縁膜２ａも除去する。これにより、ゲート絶縁膜２ａは補助ゲート配線ＡＧＬおよびサイドウォール４の下部だけに残る。このエッチング工程は酸化シリコン膜をエッチングする条件で行なっている為、上記第１方向Ｙ（図４参照）に延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面にエッチングダメージ層が形成されてしまう。このエッチングダメージ層を除去する為に、更にシリコンをエッチングする条件で基板１のエッチングを行なう（エッチングダメージ除去プロセス）。これにより、上記第１方向Ｙに延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面は、補助ゲート配線ＡＧＬ下の基板１の主面より１０ｎｍ程度低くなる。なお、エッチングダメージ層の除去は、基板１の主面を熱酸化した後に、熱酸化膜をウエットエッチングにより除去する方法で行なっても良い。その後、基板１に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、図１８に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜２ｂを形成する。このゲート絶縁膜２ｂは、メモリＭＩＳ・ＦＥＴＱｍのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。ゲート絶縁膜２ｂはＣＶＤ法で形成しても良い。
【００５９】
次いで、図１９に示すように、基板１（半導体ウエハ）の主面上に、例えば低抵抗ポリシリコンからなる浮遊ゲート電極形成用の導体膜１２を、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間が完全に埋まるようにＣＶＤ法等により堆積する。続いて、基板１の主面上の導体膜１２に対して、異方性のドライエッチング法によるエッチバック処理またはＣＭＰ（化学機械研磨）処理を施すことにより、図２０に示すように、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に浮遊ゲート電極形成用の導体パターン１２ａを形成する。続いて、ダミー絶縁膜１１およびサイドウォール４を、図２１に示すように、ドライエッチング法またはウエットエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように、酸化シリコンと、シリコンおよび窒化シリコンとのエッチング選択比を大きくとる。これにより、窒化シリコンからなるキャップ絶縁膜３をエッチングストッパとして機能させる。また、酸化シリコンからなるダミー絶縁膜１１は全て除去されるが、酸化シリコンからなるサイドウォール４はその上部が除去され、補助ゲート配線ＡＧＬの側面に残される。
【００６０】
次いで、図２２および図２３に示すように、浮遊ゲート電極と制御ゲート電極とを電気的に絶縁する層間用の絶縁膜５を基板１（半導体ウエハ）の主面上に形成する。この層間膜用の絶縁膜５には、例えば酸化シリコン膜、あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜を用いることができる。続いて、基板１（半導体ウエハ）の主面内の絶縁膜５上に、ワード線形成用の導体膜１３を堆積する。導体膜１３は、例えば低抵抗ポリシリコン膜およびタングステンシリサイド膜をＣＶＤ法等により下層から順に堆積することで形成されている。その後、基板１（半導体ウエハ）の主面内の導体膜１３上に、例えば酸化シリコンからなる絶縁膜６を、例えばオゾン（Ｏ３）ガスとＴＥＯＳガスとの混合ガスを用いたＣＶＤ法により堆積する。その後、基板１（半導体ウエハ）の主面内の絶縁膜６上に、例えば多結晶シリコンからなるキャップ膜（マスキング層）１５をＣＶＤ法等によって堆積する。さらに、基板１（半導体ウエハ）の主面内のキャップ膜１５上に、例えばネガ型のレジスト膜（第１レジスト膜）１８をスピン塗布法等により塗布する。
【００６１】
次いで、図２４および図２５に示すように、位相シフトマスク２０を用いた縮小投影露光処理により、位相シフトマスク２０のワード線形成用のパターンをメモリ領域Ｍのレジスト膜１８に転写する。この露光処理では、メモリ領域Ｍ１のワード線形成用のパターンの解像度が充分に得られるように、例えばフォーカス、露光光の種類、露光量および照明条件等のようなリソグラフィ条件を最適値に設定する。
【００６２】
ここで使用する位相シフトマスク２０は、上記基板溝シフタ（特に上記微細庇型溝シフタ）を持つ上記レベンソン型位相シフトマスクである。すなわち、例えば石英からなる透明なマスク基板２０ａの主面上には、例えばクロム（Ｃｒ）等からなる遮光パターン２０ｂが形成されている。この遮光パターン２０ｂで隔てられた隣り合う開口（透明パターン）の一方にはシフタ形成用の溝２０ｃが形成されている。
【００６３】
また、ここでの縮小投影露光処理としては、例えば上記スキャンニング露光または上記ステップ・アンド・リピート露光等を用いた。また、ここでは、例えば９０ｎｍ幅の微細なワード線パターンを基板１上のキャップ膜１５に転写することを目的としているので、矢印で示す露光光ＥＬ１としては、例えばＫｒＦ（波長：２４８ｎｍ）エキシマレーザを使用した。ＫｒＦエキシマレーザに代えてＡｒＦ（波長：１９３ｎｍ）エキシマレーザを使用しても良い。
【００６４】
この露光処理では、レジスト膜１８を残したいところは露光し、レジスト膜１８を除去したいところは遮光する。すなわち、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）のワード線形成領域および空き領域Ｅの全域のレジスト膜１８を露光する。また、メモリセル領域Ｍ１と空き領域Ｅとの境界領域ＢＤにおいて、空き領域Ｅに隣接する一部のレジスト膜１８部分は露光するのに対して、メモリセル領域Ｍ１に隣接する一部のレジスト膜１８部分は露光せず遮光する。
【００６５】
次いで、レジスト膜１８に対して現像処理を施すことにより、図２６および図２７に示すように、レジストパターン（第１レジストパターン）１８ａ，１８ｂを形成する。この現像処理では、メモリ領域Ｍ１のワード線形成用のレジストパターンが良好に得られるように、現像条件を最適値に設定する。なお、図２６および図２７ではレジストパターン１８ａ，１８ｂと上記位相シフトマスク２０のマスクパターンとの相対位置関係が分かるように位相シフトマスク２０も図示している。
【００６６】
上記のようにレジスト膜１８はネガ型なので露光領域は残され、遮光領域は除去されている。メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）には、ワード線形成用の複数のレジストパターン１８ａが形成されている。レジストパターン１８ａは図２６および図２７の紙面に対して垂直な方向に延びる平面帯状のパターンとされている。このレジストパターン１８ａの隣接間からはキャップ膜１５の表面一部が露出されている。一方、空き領域Ｅには、その全域を覆うようにレジストパターン１８ｂが残されている。この空き領域Ｅのレジストパターン１８ｂの端部は、境界領域ＢＤの途中位置まで延びて終端している。境界領域ＢＤの残りの領域（すなわち、レジストパターン１８ａの端部とレジストパターン１８ｂの端部との間の領域）ではレジスト膜１８が除去されており、キャップ膜１５の表面一部が露出されている。すなわち、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）のレジストパターン１８ａと、空き領域Ｅのレジストパターン１８ｂとでは、境界領域ＢＤで互いに分離されている。
【００６７】
次いで、レジストパターン１８ａ，１８ｂをエッチングマスクとして、そこから露出するキャップ膜１５をドライエッチング法等により選択的にエッチング除去した後、レジストパターン１８ａ，１８ｂをアッシング法等により除去する。これにより、図２８および図２９に示すように、キャップパターン１５ａ，１５ｂを形成する。
【００６８】
メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）には、ワード線形成用の複数のキャップパターン（第１マスキングパターン）１５ａが形成されている。キャップパターン１５ａは図２８および図２９の紙面に対して垂直な方向に延びる平面帯状のパターンとされている。このキャップパターン１５ａの隣接間からは絶縁膜６の表面一部が露出されている。一方、空き領域Ｅのキャップパターンには、その全域を覆うようにキャップパターン１５ｂが残されている。この空き領域Ｅのキャップパターン１５ｂの端部は、境界領域ＢＤの途中位置まで延びて終端している。境界領域ＢＤの残りの領域（すなわち、キャップパターン１５ａの端部とキャップパターン１５ｂの端部との間の領域）ではキャップ膜１５が除去されており、絶縁膜６の表面一部が露出されている。すなわち、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）のキャップパターン１５ａと、空き領域Ｅのキャップパターン１５ｂとでは、境界領域ＢＤで互いに分離されている。
【００６９】
次いで、図３０および図３１に示すように、基板１（半導体ウエハ）の主面上に絶縁膜６およびキャップパターン１５ａ，１５ｂを覆うように、例えばポジ型のレジスト膜（第２レジスト膜）２４をスピン塗布法等により塗布する。続いて、バイナリマスク２５を用いた縮小投影露光処理により、バイナリマスク２５のダミーパターン形成用のパターンを空き領域Ｅのレジスト膜２４に転写する。この露光処理では、空き領域Ｅのダミーパターン形成用のパターンの解像度が充分に得られるように、例えばフォーカス、露光光の種類、露光量および照明条件等のようなリソグラフィ条件を最適値に設定する。
【００７０】
ここで使用するバイナリマスク２５のマスク基板２５ａは、例えば石英のような透明基板からなり、その主面上には、例えばクロム（Ｃｒ）等からなる遮光パターン２５ｂが形成されている。
【００７１】
また、ここでの縮小投影露光処理としては、例えば上記スキャンニング露光または上記ステップ・アンド・リピート露光等を用いた。また、ここでは、ワード線の幅よりも１０倍以上も相対的に大きなダミーパターンを基板１上のキャップパターン１５ｂに転写することを目的としているので、矢印で示す露光光ＥＬ２としては、例えばｉ線（波長：３６５ｎｍを有する紫外線）を使用した。ただし、ｉ線に代えてＫｒＦエキシマレーザ等他の露光光を使用したり、電子線等の荷電粒子線を用いてパターンを転写しても良い。
【００７２】
この露光処理では、レジスト膜２４を残したいところは遮光し、レジスト膜２４を除去したいところは露光する。すなわち、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）の全域および空き領域Ｅのダミーパターン形成領域は遮光する。また、メモリセル領域Ｍ１と空き領域Ｅとの境界領域ＢＤにおいて、メモリセル領域Ｍ１に隣接する一部のレジスト膜２４部分は遮光するのに対して、空き領域Ｅに隣接する一部のレジスト膜２４部分は露光する。境界領域ＢＤの遮光領域の端部は、キャップパターン１５ｂの端部に達しない手前の位置で終端している。境界領域ＢＤの露光領域は、キャップパターン１５ｂの端部を境にしてそこからメモリセル領域Ｍ１側および空き領域Ｅ側にそれぞれ所望の寸法分だけ離れた領域までとなっている。すなわち、境界領域ＢＤにおいて、キャップパターン１５ｂの端部は露光領域に内包されている。
【００７３】
次いで、レジスト膜２４に対して現像処理を施すことにより、図３２および図３３に示すように、レジストパターン（第２レジストパターン）２４ａ，２４ｂを形成する。この現像処理では、空き領域Ｅのダミーパターン形成用のレジストパターンが良好に得られるように、現像条件を最適値に設定する。なお、図３２および図３３ではレジストパターン２４ａ，２４ｂと上記バイナリマスク２５のマスクパターンとの相対位置関係が分かるようにバイナリマスク２５も図示している。
【００７４】
上記のようにレジスト膜２４はポジ型なので遮光領域が残され、露光領域が除去されている。メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）の全域にはレジストパターン２４ａが残されている。したがって、メモリ領域Ｍのキャップパターン１５ａは全体的にレジストパターン２４ａに覆われている。このレジストパターン２４ａの端部は、境界領域ＢＤの途中位置であってキャップパターン１５ｂの端部に達しない手前の位置まで延びて終端している。境界領域ＢＤの残りの領域（すなわち、レジストパターン２４ａの端部とレジストパターン２４ｂの端部との間の領域）ではレジスト膜２４が除去されており、キャップパターン１５ｂの端部および絶縁膜６の表面の一部が露出されている。一方、空き領域Ｅには、ダミーパターン形成領域を覆うように複数のレジストパターン２４ｂが残されている。レジストパターン２４ｂの隣接間ではキャップパターン１５ｂの表面一部が露出されている。レジストパターン２４ｂの平面形状は、例えば正方形状とされている。ここでも、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）のレジストパターン２４ａと、空き領域Ｅのレジストパターン２４ｂとでは、境界領域ＢＤで互いに分離されている。
【００７５】
次いで、レジストパターン２４ａ，２４ｂをエッチングマスクとして、そこから露出するキャップパターン１５ｂをドライエッチング法等により選択的にエッチング除去した後、レジストパターン２４ａ，２４ｂをアッシング法等により除去する。これにより、図３４および図３５に示すように、空き領域Ｅに複数のキャップパターン（第２マスキングパターン）１５ｂ１を形成する。
【００７６】
キャップパターン１５ｂ１は、ダミーパターン形成用のマスキングパターンであり、例えば平面正方形状に形成されている。このキャップパターン１５ｂ１の隣接間からは絶縁膜６の表面一部が露出されている。境界領域ＢＤでは、その全域においてキャップパターン１５ｂが除去され、絶縁膜６の表面の一部が露出されている。一方、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）には、上記ワード線形成用の複数のキャップパターン１５ａが形成されている。ここでも、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）のキャップパターン１５ａと、空き領域Ｅのキャップパターン１５ｂ１とでは、境界領域ＢＤで互いに分離されている。
【００７７】
次いで、キャップパターン１５ａ，１５ｂ１をエッチングマスクとして、そこから露出する絶縁膜および導体膜１３をドライエッチング処理によりエッチング除去することにより、図３６および図３７に示すように、導体膜１３からなるワード線ＷＬを形成する。導体膜１３をエッチング除去する際にキャップパターン１５ａ，１５ｂ１も除去される。続いて、残された絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および導体パターン１２ａをドライエッチング法によって除去する。これにより、メモリ領域Ｍ（メモリセル領域Ｍ１およびメモリセル周辺領域Ｍ２）に、導体パターン１２ａからなる複数の浮遊ゲート電極ＦＧＥを形成するとともに、空き領域Ｅに複数の上記ダミーパターンＤＰを形成する。
【００７８】
次いで、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ａをＣＶＤ法等により堆積する。これにより、図６〜図９に示したように、ワード線ＷＬの隣接間、浮遊ゲート電極ＦＧＥの隣接間、補助ゲート配線ＡＧＬの隣接間、ダミーパターンＤＰの隣接間および境界領域ＢＤに絶縁膜７ａを埋め込む。続いて、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ｂをＣＶＤ法等により堆積した後、その上面を、例えばＣＭＰ法等により平坦にする。その後、図には示してないが、メモリセル周辺領域Ｍ２に、ワード線ＷＬ、ｐウエルＰＷＬ、補助ゲート配線ＡＧＬに至るコンタクト孔、ソース線／ドレイン線となる反転層への給電用のコンタクト孔等を形成する。その後、基板１（半導体ウエハ）の主面上に、金属膜を堆積した後、これをパターニングして配線を形成する。このようにして、メモリセルＭＣを持つフラッシュメモリを製造した。
【００７９】
このように本実施の形態においては、メモリ領域Ｍおよび空き領域Ｅのキャップ膜１５に対して、それぞれ別々に露光、現像およびエッチングを施す。すなわち、メモリ領域Ｍではワード線ＷＬ形成用のキャップパターン１５ａのパターニングに適した条件で露光、現像およびエッチングができる。また、空き領域ＥではダミーパターンＤＰ形成用のキャップパターン１５ｂ１のパターニングに適した条件で露光、現像およびエッチングができる。このため、フラッシュメモリのチップ１Ｃ内の相対的に大きさの異なる２種のキャップパターン１５ａ，１５ｂ１の両方の解像度および転写精度を向上させることができる。これにより、フラッシュメモリの小型、高機能および大容量化を推進できる。また、フラッシュメモリの歩留まりおよび信頼性を向上させることができる。
【００８０】
次に、上記縮小投影露光処理時に使用した露光装置の一例を図３８〜図４１により説明する。
【００８１】
図３８は露光装置の一例であるスキャナ２８を示している。スキャナ２８は、例えば縮小比４：１の走査型縮小投影露光装置である。露光光源２８ａから発する露光光ＥＬ（ＥＬ１，ＥＬ２）は、フライアイレンズ２８ｂ、アパーチャ２８ｃ、コンデンサレンズ２８ｄ１、２８ｄ２およびミラー２８ｅを介してマスク（レチクル）ＭＫを照明する。マスクＭＫは、上記位相シフトマスク２０またはバイナリマスク２５である。
【００８２】
光学条件のうち、コヒーレントファクタはアパーチャ２８ｃの開口部の大きさを変化させることにより調整した。マスクＭＫの主面（第１面）上には異物付着によるパターン転写不良等を防止するためのペリクルＰＥが設けられている。マスクＭＫ上に描かれたマスクパターンは、投影レンズ２８ｇを介して試料基板である半導体ウエハ（基板１）１Ｗの主面のレジスト膜（１８，２４）に投影される。なお、マスクＭＫは、マスク位置モニタ手段２８ｈおよびミラー２８ｉ１を用いてモニタすることで制御されたマスクステージ２８ｉ２上に載置され、投影レンズ２８ｇの光軸に対して正確に位置合わせがなされている。マスクＭＫは、その主面（第１面）が半導体ウエハ１Ｗに対向するようにマスクステージ２８ｉ２上に載置されている。露光光ＥＬは、マスクＭＫの裏面（第２面）から主面（第１面）に向かって照射される。
【００８３】
半導体ウエハ１Ｗは、試料台２８ｊ上に真空吸着されている。試料台２８ｊは、投影レンズ２８ｇの光軸方向、すなわち、試料台２８ｊのウエハ載置面に垂直な方向（Ｚ方向）に移動可能なＺステージ２８ｋ上に載置され、さらに試料台２８ｊのウエハ載置面に平行な方向に移動可能なＸＹステージ２８ｍ上に搭載されている。Ｚステージ２８ｋ及びＸＹステージ２８ｍは、主制御系２８ｎからの制御命令に応じてそれぞれの駆動手段２８ｐ，２８ｑによって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ２８ｋに固定されたミラー２８ｒの位置として、レーザ測長機２８ｓで正確にモニタされている。また、半導体ウエハ１Ｗの表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ２８ｋを駆動させることにより、半導体ウエハ１Ｗの主面は常に投影レンズ２８ｇの結像面と一致させることができる。
【００８４】
マスクＭＫと半導体ウエハ１Ｗとは、縮小比に応じて同期して駆動され、露光領域がマスクＭＫの主面を走査しながらマスクパターンを半導体ウエハ１Ｗの主面のレジスト膜（１８，２４）に縮小転写する。このとき、半導体ウエハ１Ｗの主面位置も上述の手段により半導体ウエハ１Ｗの走査に対して動的に駆動制御される。アライメント検出光学系２８ｔは、半導体ウエハ１Ｗ上に形成されたマークパターンの位置を用いて検出する機能を有している。その検出結果に基づいて半導体ウエハ１Ｗの位置を位置決めする。主制御系２８ｎはネットワーク装置２８ｕと電気的に接続されており、スキャナ２８の状態の遠隔監視等が可能となっている。
【００８５】
図３９は上記スキャナ２８のスキャンニング露光動作を模式的に示した説明図を示し、図４０はスキャナ２８の露光領域を抜き出して模式的に示した説明図を示している。
【００８６】
スキャナ２８を用いたスキャンニング露光処理では、マスクＭＫと半導体ウエハ１Ｗとを各々の主面を平行に保ちながら相対的に逆方向に移動させる。すなわち、マスクＭＫと、半導体ウエハ１Ｗとは鏡面対称の関係になるので、露光処理に際し、マスクＭＫのスキャン（走査）方向と、半導体ウエハ１Ｗのスキャン（走査）方向とは、図３９の矢印で示すステージスキャン方向Ｇ，Ｈに示すように逆向きになる。
【００８７】
マスクＭＫの転写領域は、スキャナ２８のスキャン方向に沿って配置されるようにセッティングする。駆動距離は、縮小比４：１の場合、マスクＭＫの移動量の４に対して、半導体ウエハ１Ｗの移動量は1になる。このとき、露光光ＥＬを、アパーチャ２８ｆの平面長方形状のスリット２８ｆｓを通じてマスクＭＫに照射する。すなわち、投影レンズ２８ｇの有効露光領域２８ｇａ内に含まれるスリット状の露光領域（露光帯）ＳＡ１を実効的な露光領域として用いる。特に限定されないが、そのスリット２８ｆｓの幅（短方向寸法）は、通常、半導体ウエハ１Ｗ上において、例えば４〜７ｍｍ程度である。そして、そのスリット状の露光領域ＳＡ１を、スリット２８ｆｓの幅（短）方向（すなわち、スリット２８ｆｓの長手方向に対して直交または斜めに交差する方向）に連続移動（走査）させ、さらに結像光学系（投影レンズ２８ｇ）を介して半導体ウエハ１Ｗの主面に照射する。これにより、マスクＭＫの転写領域内のマスクパターン（集積回路パターン）を半導体ウエハ１Ｗの複数のチップ１Ｃの各々に転写する。なお、ここでは、スキャナ２８の機能を説明するために必要な部分のみを示したが、その他の通常のスキャナに必要な部分は通常の範囲で同様である。
【００８８】
図４１は露光装置の他の例であるステッパを用いた場合の露光領域ＳＡ２を示している。ステッパでは、１ショット（１チップまたは複数チップ）の露光が終わるとステージを次のショット位置まで移動させ、同様の露光を繰り返すことでウエハの主面全面を露光するようになっている。ステッパの場合、投影レンズ２８ｇの有効露光領域２８ｇａ内の平面正方形状の露光領域ＳＡ２を実効的な露光領域として用いる。この露光領域ＳＡ２は、その四隅が有効露光領域２８ｇａに内接されている。本実施の形態の方法は、露光装置としてステッパを使用することもできる。
【００８９】
次に、上記縮小投影露光処理時に使用した位相シフトマスク２０およびバイナリマスク２５の一例について図４２〜図４８により説明する。なお、図４４、図４７および図４８ではマスクパターンとチップ１Ｃとの位置関係が分かるように、チップ１Ｃのメモリ領域Ｍ、メモリセル領域Ｍ１、メモリセル周辺領域Ｍ２および周辺回路領域Ｐ１も図示している。
【００９０】
図４２は１つのチップ１Ｃに対応する位相シフトマスク２０の全体平面図、図４３は図４２のＹ４−Ｙ４線の断面図、図４４は図４２の領域Ｃの拡大平面図である。
【００９１】
位相シフトマスク２０のマスク基板２０ａの主面中央には、遮光パターン２０ｂ１（２０ｂ）および光透過パターン２０ｄが配置されている。この遮光パターン２０ｂ１および光透過パターン２０ｄ１はワード線形成用のマスクパターンである。遮光パターン２０ｂ１は、例えばクロムのような金属膜からなり、その外周の転写位置が、図４４に示すように、チップ１Ｃのメモリ領域Ｍの外周よりも若干外側に位置するように形成されている。光透過パターン２０ｄ１は、第２方向Ｘに向かって延在する帯状のパターンとされている。この光透過パターン２０ｄ１は、第１方向Ｙに沿って互いに沿うように複数並んで配置されている。この互いに隣接する光透過パターン２０ｄ１の一方には溝２０ｃが形成されている。この溝２０ｃは、上記のように透過光の位相を１８０度反転させる位相シフタを形成する溝である。
【００９２】
また、位相シフトマスク２０のマスク基板２０ａの主面の角部近傍には、遮光パターン２０ｂ２（２０ｂ）および光透過パターン２０ｄ２と、遮光パターン２０ｂ３（２０ｂ）および光透過パターン２０ｄ３とが配置されている。この遮光パターン２０ｂ２（２０ｂ）、２０ｂ３（２０ｂ）および光透過パターン２０ｄ２，２０ｄ３は、位置合わせパターン転写用のマスクパターンである。遮光パターン２０ｂ２，２０ｂ３は、例えばクロムのような金属膜からなる。光透過パターン２０ｄ２は、例えば正方形状に形成されている。光透過パターン２０ｄ３は、例えば十字状に形成されている。なお、遮光パターン２０ｂ１〜２０ｂ３の外周領域は光透過領域とされている。
【００９３】
次に、図４５は１つのチップ１Ｃに対応するバイナリマスク２５の全体平面図、図４６は図４５のＹ５−Ｙ５線の断面図、図４７は図４５の領域Ｄの拡大平面図、図４８は図４７に図４４で示した遮光パターン２０ｂ１の外周位置を追加して示した拡大平面図である。
【００９４】
バイナリマスク２５のマスク基板２５ａの主面には、遮光パターン２５ｂ１〜２５ｂ４（２５ｂ）が配置されている。この遮光パターン２５ｂ１〜２５ｂ４は、メモリ領域Ｍおよび周辺回路領域Ｐ１〜Ｐ３の全域を遮光するマスクパターンである。遮光パターン２５ｂ１〜２５ｂ４は、例えばクロムのような金属膜からなる。遮光パターン２５ｂ１の外周転写位置は、図４７に示すように、チップ１Ｃのメモリ領域Ｍの外周よりも若干外側に位置している。これは、半導体ウエハとバイナリマスク２５との位置合がずれて、メモリ領域Ｍに対する遮光パターン２５ｂ１の位置がずれたとしても、メモリ領域Ｍを遮光領域に内包させるようにするためである。ただし、バイナリマスク２５の遮光パターン２５ｂ１の外周転写位置は、図４８に示すように、上記位相シフトマスク２０の遮光パターン２０ｂ１の外周転写位置よりは内側に位置している。すなわち、位相シフトマスク２０の遮光パターン２０ｂ１の外周端部位置とバイナリマスク２５の遮光パターン２５ｂ１の外周端部位置とは一致していない。これは、位相シフトマスク２０の遮光パターン２０ｂ１の外周位置とバイナリマスク２５の遮光パターン２５ｂ１の外周位置とを一致させると、位相シフトマスク２０とバイナリマスク２５との間で位置合わせずれが生じた場合に半導体ウエハ上に意図しない不要なパターンが形成されてしまう場合があるので、それを防止するためである。例えば位相シフトマスク２０とバイナリマスク２５との相対位置がずれて、バイナリマスク２５の遮光パターン２５ｂ１がキャップパターン１５ｂの端部側一部にかかると、キャップパターン１５ｂの端部側一部にレジストパターン２４ａが重なった状態となる。この状態で、レジストパターン２４ａをエッチングマスクとして、キャップパターン１５ｂをエッチングすると、境界領域ＢＤに意図しない不要なキャップパターン１５ｂが残されてしまう。
【００９５】
上記遮光パターン２５ｂ２〜２５ｂ４の外周端部位置は、チップ１Ｃの周辺回路領域Ｐ１〜Ｐ３の外周端部よりも若干外側に位置している。これは、半導体ウエハとバイナリマスク２５との位置合がずれて、周辺回路領域Ｐ１〜Ｐ３に対する遮光パターン２５ｂ２〜２５ｂ４の位置がずれたとしても、周辺回路領域Ｐ１〜Ｐ３の各々を遮光領域に内包させるようにするためである。
【００９６】
また、バイナリマスク２５のマスク基板２５ａの主面において、上記遮光パターン２５ｂ１〜２５ｂ３の外周には、複数の遮光パターン２５ｂ５が所望の間隔毎に行列状に並んで配置されている。この複数の遮光パターン２５ｂ５は、上記複数のダミーパターンＤＰ形成用のマスクパターンであり、上記遮光パターン２５ｂ１〜２５ｂ３の外周から光透過領域を隔てて離れた領域であって、上記チップ１Ｃの空き領域Ｅに対応する領域に配置されている。各遮光パターン２５ｂ５は、例えばクロムのようなメタルからなり、その平面形状は、例えば正方形状とされている。
【００９７】
また、バイナリマスク２５のマスク基板２５ａの主面の角部近傍には、遮光パターン２５ｂ６（２５ｂ）および光透過パターン２５ｄ１と、遮光パターン２５ｂ７，２５ｂ８（２５ｂ）とが配置されている。遮光パターン２５ｂ６および光透過パターン２５ｄ１と、遮光パターン２５ｂ８とは、位置合わせパターン転写用のマスクパターンである。遮光パターン２５ｂ７は、既に半導体ウエハ上にキャップ膜１５により形成されている位置合わせマークを保護するためのマスクパターンである。光透過パターン２５ｄ１は、例えば正方形状に形成されている。遮光パターン２５ｂ７は、例えば正方形状に形成されている。遮光パターン２５ｂ８は、例えば十字状に形成されている。
【００９８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【００９９】
例えば前記実施の形態では、メモリ領域にワード線形成用のキャップパターン１５ａを形成するための露光処理時にレベンソン型位相シフトマスクを用いた場合について説明したが、これに限定されるものではなく、例えば上記ハーフトーンマスクを用いても良い。
【０１００】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを持つ半導体集積回路装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばＤＲＡＭまたはＳＲＡＭ等のような他のメモリ回路を持つ半導体集積回路装置やマイクロプロセッサ等のようなロジック回路を持つ半導体集積回路装置の製造方法にも適用できる。また、液晶表示装置やマイクロマシン等のような他の電子機器の製造方法にも適用できる。
【産業上の利用可能性】
【０１０１】
本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の一実施の形態である半導体装置が形成された半導体チップの全体平面図である。
【図２】図１の領域Ａの拡大平面図である。
【図３】図２のメモリセル領域の領域Ｂの模式的な回路図である。
【図４】図２のメモリセル領域の領域Ｂの平面図である。
【図５】図４のＸ１−Ｘ１線の断面図である。
【図６】図４のＸ２−Ｘ２線の断面図である。
【図７】図４のＹ１−Ｙ１線の断面図である。
【図８】図４のＹ２−Ｙ２線の断面図である。
【図９】図２のＹ３−Ｙ３線の断面図である。
【図１０】読み出し動作時のメモリセル領域の要部回路図である。
【図１１】読み出し動作時における図４のＸ１−Ｘ１線の断面図である。
【図１２】書き込み動作時のメモリセル領域の要部回路図である。
【図１３】書き込み動作時における図４のＸ１−Ｘ１線の断面図である。
【図１４】図１の半導体集積回路装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２３】図２２と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図２４】図２２に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２５】図２４と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図２６】図２４に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２７】図２６と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図２８】図２６に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図２９】図２８と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図３０】図２８に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図３１】図３０と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図３２】図３０に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図３３】図３２と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図３４】図３２に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図３５】図３４と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図３６】図３４に続く半導体集積回路装置の製造工程中のメモリ領域の要部断面図である。
【図３７】図３６と同一の半導体集積回路装置の製造工程中の図２のＹ３−Ｙ３線に相当する箇所の断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造工程で用いた露光装置の一例の説明図である。
【図３９】図３８の露光装置のスキャンニング露光動作を模式的に示した説明図である。
【図４０】図３８の露光装置の露光領域を抜き出して模式的に示した説明図である。
【図４１】他の露光装置の露光領域を抜き出して模式的に示した説明図である。
【図４２】１つの半導体チップに対応する位相シフトマスクの全体平面図である。
【図４３】図４２のＹ４−Ｙ４線の断面図である。
【図４４】図４２の領域Ｃの拡大平面図である。
【図４５】１つの半導体チップに対応するバイナリマスクの全体平面図である。
【図４６】図４５のＹ５−Ｙ５線の断面図である。
【図４７】図４５の領域Ｄの拡大平面図である。
【図４８】図４７に図４４で示した遮光パターンの外周位置を追加して示した拡大平面図である。
【符号の説明】
【０１０３】
１Ｃ  半導体チップ
１  半導体基板
１Ｗ  半導体ウエハ
２ａ  ゲート絶縁膜（第１ゲート絶縁膜）
２ｂ  ゲート絶縁膜（第２ゲート絶縁膜）
３  キャップ絶縁膜
４  サイドウォール（側壁絶縁膜）
４Ａ  絶縁膜
５  絶縁膜（層間絶縁膜）
６  絶縁膜
７ａ，７ｂ  絶縁膜
８  溝型の分離部
１０  導体膜
１１  ダミー絶縁膜
１２  導体膜
１２ａ  導体パターン
１３  導体膜
１５  キャップ膜（マスキング層）
１５ａ  キャップパターン（第１マスキングパターン）
１５ｂ  キャップパターン
１５ｂ１  キャップパターン（第２マスキングパターン）
１８  ネガ型のレジスト膜（第１レジスト膜）
１８ａ，１８ｂ  レジストパターン（第１レジストパターン）
２０  位相シフトマスク
２０ａ  マスク基板
２０ｂ，２０ｂ１〜２０ｂ３  遮光パターン
２０ｃ  溝
２０ｄ１〜２０ｄ３  光透過パターン
２４  ポジ型のレジスト膜（第２レジスト膜）
２４ａ，２４ｂ  レジストパターン（第２レジストパターン）
２５  バイナリマスク
２５ａ  マスク基板
２５ｂ  遮光パターン
２５ｂ１〜２５ｂ８  遮光パターン
２８  スキャナ
２８ａ  露光光源
２８ｂ  フライアイレンズ
２８ｃ  アパーチャ
２８ｄ１，２８ｄ２  コンデンサレンズ
２８ｅ  ミラー
２８ｆ  アパーチャ
２８ｆｓ  スリット
２８ｇ  投影レンズ
２８ｇａ  有効露光領域
２８ｈ  マスク位置制御手段
２８ｉ１  ミラー
２８ｉ２  マスクステージ
２８ｊ  試料台
２８ｋ  Ｚステージ
２８ｍ  ＸＹステージ
２８ｎ  主制御系
２８ｐ，２８ｑ  駆動手段
２８ｒ  ミラー
２８ｓ  レーザ測長機
２８ｔ  アライメント検出光学系
２８ｕ  ネットワーク装置
Ｍ  メモリ領域
Ｍ１  メモリセル領域
Ｍ２  メモリセル周辺領域
Ｐ１〜Ｐ３  周辺回路領域
ＤＰ  ダミーパターン
ＭＣ  不揮発性メモリセル
Ｑｍ  メモリＭＩＳ・ＦＥＴ
ＡＧＬ，ＡＧＬｓ，ＡＧＬｄ  補助ゲート配線（第１ゲート電極）
ＦＧＥ  浮遊ゲート電極（第２ゲート電極）
ＦＣ  導体膜
ＣＧＥ  制御ゲート電極（第３ゲート電極）
ＷＬ，ＷＬ０  ワード線（第３ゲート電極）
ＷＣ  導体膜
ＢＬ  ローカルデータ線
ＳＬ  ソース線
ＤＬ  ドレイン線
ＩＬ１  反転層
ＩＲ  電流
ＥＬ１  露光光
ＥＬ２  露光光
ＭＫ  マスク
【図１】
2006310376.tif 000003
【図２】
2006310376.tif 000004
【図３】
2006310376.tif 000005
【図４】
2006310376.tif 000006
【図５】
2006310376.tif 000007
【図６】
2006310376.tif 000008
【図７】
2006310376.tif 000009
【図８】
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【図９】
2006310376.tif 000011
【図１０】
2006310376.tif 000012
【図１１】
2006310376.tif 000013
【図１２】
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【図１３】
2006310376.tif 000015
【図１４】
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【図１５】
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【図１６】
2006310376.tif 000018
【図１７】
2006310376.tif 000019
【図１８】
2006310376.tif 000020
【図１９】
2006310376.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2006310376.tif 000031
【図３０】
2006310376.tif 000032
【図３１】
2006310376.tif 000033
【図３２】
2006310376.tif 000034
【図３３】
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【図３４】
2006310376.tif 000036
【図３５】
2006310376.tif 000037
【図３６】
2006310376.tif 000038
【図３７】
2006310376.tif 000039
【図３８】
2006310376.tif 000040
【図３９】
2006310376.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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