(57)【要約】【課題】  ＦＰＧＡを使用して構成した場合でも、そのことを原因とする消費電力の増加を極力抑制することができる情報コード読取装置を提供する。【解決手段】  情報コード読取装置のＣＰＵは、情報コードの読み取りが開始されるとエリアセンサ及びＦＰＧＡのコア部に対する電源の供給を開始させ、エリアセンサにおける不定データ吐出し処理とＦＰＧＡに対するコンフィグレーション処理とを並行して行う。そして、不定データ吐出し処理に続いて行われるエリアセンサの露光処理の終了タイミングとコンフィグレーション処理の終了タイミングとが略同時となるように、夫々に対する電源供給の開始タイミングを設定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
情報コードを光学的に読取るためのエリアセンサと、
このエリアセンサを介して読取られた画像データを処理するＦＰＧＡ（Field Programmable Gate Array）と、
前記エリアセンサに対して供給する電源を断続する第１電源断続手段と、
前記ＦＰＧＡに対して供給する電源を断続する第２電源断続手段と、
情報コードの読み取りが開始されると、前記第１及び第２電源断続手段により前記エリアセンサ及び前記ＦＰＧＡに対する電源の供給を開始させ、前記エリアセンサにおける不定データ吐出し処理と前記ＦＰＧＡに対するコンフィグレーション処理とを並行して行うと共に、
前記不定データ吐出し処理に続いて行われる前記エリアセンサの露光処理の終了タイミングと、前記ＦＰＧＡに対するコンフィグレーション処理の終了タイミングとが略同時となるように、前記エリアセンサ，前記ＦＰＧＡ夫々に対する電源供給の開始タイミングを設定する制御手段とを備えたことを特徴とする情報コード読取装置。
【請求項２】
前記制御手段は、
前記エリアセンサにおける不定データ吐出し処理に要する時間を予測する吐出し時間予測手段と、
前記ＦＰＧＡに対するコンフィグレーション処理に要する時間を予測するコンフィグ時間予測手段と、
これらの予測手段により予測された時間に基づいて、前記エリアセンサ，前記ＦＰＧＡ夫々に対する電源供給の開始タイミングを設定する電源供給開始タイミング設定手段とを備えることを特徴とする請求項１記載の情報コード読取装置。
【請求項３】
前記ＦＰＧＡは、コア部に供給される電源と周辺インターフェイス部に供給される電源とが分離されており、
前記第２電源断続手段は、前記コア部に供給される電源だけを断続することを特徴とする請求項１又は２記載の情報コード読取装置。
【請求項４】
情報コードを光学的に読取るためのエリアセンサと、このエリアセンサを介して読取られた画像データを処理するＦＰＧＡ（Field Programmable Gate Array）とを備えてなる情報コード読取装置の制御方法であって、
情報コードの読み取りが開始されると、前記エリアセンサ及び前記ＦＰＧＡに対する電源の供給を開始させ、前記エリアセンサにおける不定データ吐出し処理と前記ＦＰＧＡに対するコンフィグレーション処理とを並行して行い、
前記不定データ吐出し処理に続いて行われる前記エリアセンサの露光処理の終了タイミングと、前記ＦＰＧＡに対するコンフィグレーション処理の終了タイミングとが略同時となるように、前記エリアセンサ，前記ＦＰＧＡ夫々に対する電源供給の開始タイミングを設定することを特徴とする情報コード読取装置の制御方法。
【請求項５】
前記エリアセンサにおける不定データ吐出し処理に要する時間を予測すると共に、前記ＦＰＧＡに対するコンフィグレーション処理に要する時間を予測し、
予測した各時間に基づいて、前記エリアセンサ，前記ＦＰＧＡ夫々に対する電源供給の開始タイミングを設定することを特徴とする請求項４記載の情報コード読取装置の制御方法。
【請求項６】
前記ＦＰＧＡが、コア部に供給される電源と周辺インターフェイス部に供給される電源とが分離されて構成されている場合に、前記コア部に供給される電源だけを断続することを特徴とする請求項４又は５記載の情報コード読取装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報コードを光学的に読取るためのエリアセンサと、このエリアセンサを介して読取られた画像データを処理するＦＰＧＡとを備える情報コード読取装置、及びその情報コード読取装置の制御方法に関する。
【背景技術】
【０００２】
バーコードや例えばＱＲコード（登録商標）などの２次元コードを読取る情報コード読取装置においては、生産台数がそれ程多くはないにもかかわらず多種多様な仕様が要求されている。このため、情報コードを含んだ画像の取込処理やデコード処理を行なうデジタル回路をゲートアレイのようなカスタムＩＣによって構成した場合には、その開発固定費が嵩むことにより製造コストの上昇を招くという事情がある。
また、このようなカスタムＩＣを搭載した情報コード読取装置では、仕様変更に柔軟に対処できないという事情もある。そして、近年では、多品種少量生産に対応すると共に仕様変更の発生に対するリスクを低減するため、上記デジタル回路をフィールドプログラマブルゲートアレイ（以下、ＦＰＧＡと呼ぶ）で実現するようにした情報コード読取装置が実用化されている。
【０００３】
ところで、上記情報コード読取装置のように携帯可能に構成される装置については、搭載されているバッテリの限られた容量で動作が可能となる時間をより長くするため、低消費電力化が要請されている。そして、ＦＰＧＡについては上述したメリットがある一方で、静的消費電流は通常のゲートアレイに比較して大きいというデメリットがある。また、ＦＰＧＡは製品によって、静的消費電流の範囲を例えば１０ｍＡ（ｔｙｐ）〜２００ｍＡ（ｍａｘ）と極めて広い範囲で許容しているものもある。
以上のような理由から、ＦＰＧＡを使用して構成した情報コード読取装置は、動作可能時間が短くなってしまう傾向にある。従って、ＦＰＧＡに動作用電源を供給する時間は、極力短くすることが望ましい。
【０００４】
例えば、特許文献１には、ＦＰＧＡを使用して構成される情報コード読取装置について、ＦＰＧＡのロジックがノイズなどにより不用意に書換えられてしまう場合に対処するため、そのような事態が発生したと判断すると、ＦＰＧＡのコンフィグレーションを再実行する技術が開示されている。
【特許文献１】特開２００４−１３３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている技術はＦＰＧＡに特有の問題に着目してその解決を図ったものではあるが、ＦＰＧＡの静的消費電流が大きいという特性に基づいて派生する問題については全く考慮されていない。
また、ＦＰＧＡの静的消費電流を削減するのであれば、単純に使用されない状態にあると判断された場合に、例えばオートパワーオフ機能などによりＦＰＧＡに対する電源供給を停止することは想定される。しかしながら、上記問題の対処については、更なる改善の余地があると本願発明の発明者は考えた。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＦＰＧＡを使用して構成した場合でも、そのことを原因とする消費電力の増加を極力抑制することができる情報コード読取装置、及び情報コード読取装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の情報コード読取装置によれば、制御手段は、情報コードの読み取りが開始されるとエリアセンサ及びＦＰＧＡに対する電源の供給を開始させ、エリアセンサにおける不定データ吐出し処理とＦＰＧＡに対するコンフィグレーション処理とを並行して行うようにする。そして、不定データ吐出し処理に続いて行われるエリアセンサの露光処理の終了タイミングとＦＰＧＡに対するコンフィグレーション処理の終了タイミングとが略同時となるように、夫々に対する電源供給の開始タイミングを設定する。
即ち、エリアセンサ及びＦＰＧＡには、情報コードの読み取りが開始される場合に電源が供給される。そして、エリアセンサに電源が投入された初期状態では受光素子の内部に不定データが存在するので、その不定データを排出する吐出し処理を行う必要がある。一方、ＦＰＧＡは、電源が投入された場合は内部ロジックを定義するためのコンフィグレーション処理を行わなければならない。従って、それらを並行して行うことで、電源投入後に情報コードの読取りを迅速に開始することができる。
【０００８】
また、一般に、エリアセンサの不定データ吐出し処理及び露光処理に要する時間は、ＦＰＧＡのコンフィグレーション処理に要する時間よりも長い。そして、ＦＰＧＡは、エリアセンサの露光処理が終了して、画像データの取り込みが可能な状態となる段階から機能すれば良い。従って、不定データ吐出し処理及び露光処理と、コンフィグレーション処理とが略同時に終了するように電源供給の開始タイミングを設定すれば、ＦＰＧＡに対して電源供給を開始する時間をより遅くすることができるので、電源供給時間を短くして電力消費を抑制することができる。
【０００９】
請求項２記載の情報コード読取装置によれば、制御手段は、エリアセンサにおける不定データ吐出し処理に要する時間と、ＦＰＧＡに対するコンフィグレーション処理に要する時間とを夫々予測し、これらの予測結果に基づいて、エリアセンサ，ＦＰＧＡ夫々に対する電源供給の開始タイミングを設定する。即ち、不定データ吐出し処理，コンフィグレーション処理時間は、夫々エリアセンサ，ＦＰＧＡのスペックに応じて予測することができる。また、エリアセンサが露光処理に要する時間も仕様で規定される。従って、各予測時間に基づいて電源供給開始タイミングを設定すれば、エリアセンサ，ＦＰＧＡ双方の処理の終了タイミングを略同時とするための正確な設定を行うことができる。
【００１０】
請求項３記載の情報コード読取装置によれば、第２電源断続手段は、ＦＰＧＡのコア部に供給される電源だけを断続する。即ち、ＦＰＧＡは、低消費電力化を図るため、コア部に供給される電源と周辺インターフェイス部に供給される電源とを分離する構造を採用するものがある。そのようなＦＰＧＡについては、電源供給を停止する場合はコア部に供給される電源の供給だけを停止し、周辺インターフェイス部には電源を供給し続けておくようにする。斯様に構成すれば、電源が供給されている周辺の回路側よりＦＰＧＡ側に対して電流が不用意に回り込むことを確実に防止できるので、電力消費の増加を防止することが可能となる。
【発明を実施するための最良の形態】
【００１１】
（第１実施例）
以下、本発明の第１実施例について、図１乃至図４を参照して説明する。図３は、情報コード読取装置の電気的構成を示す機能ブロック図である。情報コード読取装置１の光学ヘッド部は、読取対象領域Ａに光を照射するためのＬＥＤ２と、その読取対象領域Ａからの反射光を結像レンズ３などの撮像光学系を通じて受光するエリアセンサ４とで構成されている。
エリアセンサ４は、複数の受光素子を二次元的に配列してなるＣＣＤ（Charge Coupled Device）５，ＣＣＤ５より出力される受光信号を増幅する増幅回路６，増幅回路６によって増幅された受光信号をＡ／Ｄ変換するＡ／Ｄ変換器７で構成されている。そして、エリアセンサ４は、ＣＰＵ（制御手段）８より与えられる制御信号に基づいて読取対象領域Ａを撮像すると、その撮像に応じた受光信号を電気的な画像信号に変換してＦＰＧＡ（Field Programmable Gate Array）９に出力するようになっている。
【００１２】
ＦＰＧＡ９は、読取対象領域ＡにＱＲコードなどの情報コードパターンが位置されている状態で、その情報コードを含んだ画像の取込処理を制御する。このような画像取込処理の方式は種々考えられるが、例えば、エリアセンサ４からの画像信号が読取対象の情報コードに対応したものであるか否かを認識する処理、並びに画像信号が上記情報コードに対応したものであると認識すると当該画像信号をメモリ１０に格納する処理を含む画像取込処理、メモリ１０に格納された画像データに基づいて情報コードをデコードするデコード処理などを行う。
この場合、ＦＰＧＡ９は、上記画像取込処理やデコード処理が終了した時点で、ＣＰＵ８に取込完了信号やデコード完了信号を出力するように構成されている。尚、ＦＰＧＡ９を使用する場合には、電源投入時などに内部の論理回路ブロックの機能を定義するためのコンフィグレーション処理を行う必要がある。
【００１３】
ＣＰＵ８は、もう１つのメモリ１１に記憶されている制御プログラムに基づいて、情報コード読取装置の制御を行う。また、メモリ１１には、上記コンフィグレーション用のプログラム（図中「Ｃｏｎｆｉｇ．Ｐ．」）１２が記憶されており、ＣＰＵ８は、コンフィグレーションプログラム１２を読み出すと、図示しないシリアル通信用のインターフェイスを介してＦＰＧＡ９側に送信する。すると、ＦＰＧＡ９内部の論理回路ブロックの機能がコンフィグレーションプログラム１２のデータにより定義され、ＦＰＧＡ９は所期の動作を行なうようになる。そして、ＣＰＵ８とＦＰＧＡ９との間で上述したような制御信号やデータの授受が行われる。また、ＣＰＵ８には、操作スイッチ１３からの操作信号が与えられている。
尚、情報コード読取装置１は、バッテリによる電源電圧を供給するためのバッテリ電源回路１６を有している。バッテリ電源回路１６は、２種類の電源電圧（３．０Ｖ，１．８Ｖ）を生成するようになっており、１．８Ｖ電源は、詳細は後述するが、ＦＰＧＡ９の内部電源用に供給される。ＦＰＧＡ９のＩ／Ｏ電源、並びにその他の構成要素には３．０Ｖ電源が供給される。
【００１４】
図４は、ＦＰＧＡ９の内部ブロックを示すものである。ＦＰＧＡ９は、論理回路ブロックであるＣＬＢ（Configuration Logic Block）１５，ブロックＲＡＭ１６，ＤＬＬ（Delay Locked Loop）１７，Ｉ／Ｏロジック（周辺インターフェイス部）１８などで構成されている。ＤＬＬ１７は、内部で使用するクロック信号の周波数を逓倍又は分周する回路であり、Ｉ／Ｏロジック１８は、外部との信号インターフェイスである入出力用ロジック若しくはバッファである。そして、これらの内Ｉ／Ｏロジック１８部分は３．０Ｖ電源で動作し、その他のコア部１９（ＣＬＢ１５，ブロックＲＡＭ１６，ＤＬＬ１７）は１．８Ｖ電源で動作するようになっている。
そして、エリアセンサ４と、ＦＰＧＡ９のＩ／Ｏロジック１８部分には、図３に示すように、夫々電源スイッチ２０，２１（第１,第２電源断続手段）を介して３．０Ｖ，１．８Ｖの電源が供給されるようになっている。これらの電源スイッチ２０，２１の開閉は、ＣＰＵ８により制御される。
【００１５】
次に、本実施例の作用について図１及び図２も参照して説明する。図２は、情報コード読取装置１のＣＰＵ８によって実行される制御内容を、本発明の要旨に係る部分のみ示すフローチャートである。また、図１は、図２のフローチャートに対応した各部の動作状態を示すタイミングチャートである。尚、初期状態として、電源スイッチ２０，２１はＯＦＦになっており、情報コード読取装置１本体（ＣＰＵ８等）に電源が供給されている場合でも、エリアセンサ４並びにＦＰＧＡ９のコア部１９に電源は供給されない状態にある。
【００１６】
ユーザが操作スイッチ１３における読み取り開始用のトリガスイッチ（図示せず）を操作することで、バーコード若しくは２次元コードの読み取りが開始されると（「スタート」）、ＣＰＵ８は、先ず電源スイッチ１９をＯＮしてエリアセンサ４に電源を供給させる（ステップＳ１）。すると、エリアセンサ４は、初期化処理として「データ吐出し」処理を開始する。この「データ吐出し」は、エリアセンサ４に電源が投入された直後は、ＣＣＤ５内部の受光素子に不安定なレベルのデータが発生するので、始めにそれらを外部に排出することで以降に安定した受光データを得るための処理である。
この「データ吐出し」処理としては、一般に少なくとも２〜３フレーム分データを吐き出す必要があり、本実施例で使用するエリアセンサ４については２フレーム分の「データ吐出し」を行う仕様であるとする。すると、例えば１フレームのデータ出力時間が３３ｍｓであれば、データ吐出し時間ＴDOとしては、３３ｍｓ×２＝６６ｍｓの時間を要するものと予測される（吐出し時間予測手段）。
【００１７】
また、エリアセンサ４は、図１に示すように、「データ吐出し」処理が終了すると、続いて画像を読取るための「露光」を行う。そして「露光」が完了すると、次に「露光」により得られた画像データをＦＰＧＡ９を介してメモリ１０に書き込ませる「取込み」、即ち通常の画像データの出力処理を行なう。「取込み」が完了すると、ＦＰＧＡ９は、メモリ１０に書き込まれた画像データに基づいて情報コードを読取るための「デコード」処理を行なう。
【００１８】
再び図２を参照する。ＣＰＵ８は、ステップＳ１に続くステップＳ２において待機時間ＴWの経過を待つが、ここでの待機時間ＴWは、以下のように決定される。即ち、ＣＰＵ８は、待機時間ＴWが経過すると、電源スイッチ２１をＯＮしてＦＰＧＡ９のコア部１９に電源を供給し（ステップＳ３）、ＦＰＧＡ９のコンフィグレーション処理を開始する（ステップＳ４）。
そして、上記コンフィグレーションに要する時間をＴCF，エリアセンサ４の「露光」に要する時間をＴEXとすると、本実施例では、
ＴW＝ＴDO＋ＴEX−ＴCF
となるように、待機時間ＴWを決定する。つまり、ＦＰＧＡ９が機能する必要があるのは、エリアセンサ４の「露光」が終了して「取込み」が開始される時点からなので、その時点までにＦＰＧＡ９のコンフィグレーション処理を完了しておけば良い。尚、１フレームの「露光」に要する時間ＴEXは「データ吐出し」と同様に３３ｍｓ程度である。即ち、（ＴDO＋ＴEX）は、６６＋３３＝９９［ｍｓ］と予測される。
従って、ステップＳ２においてＣＰＵ８が待機時間ＴWの経過後に、ＦＰＧＡ９のコア部１９に電源供給を開始してコンフィグレーション処理を開始すれば、コンフィグレーション処理の完了と、エリアセンサ４における「露光」の完了とが同時になるため、コア部１９に対する電源供給の開始を極力遅くすることができる。
【００１９】
ＣＰＵ８は、メモリ１１に記憶されているコンフィグレーションプログラム１２を順次読み出すと、例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）のようなシリアル通信インターフェイスのバッファに書き込んで行く。そして、当該プログラム１２のデータがなくなるまで（ステップＳ５，「ＹＥＳ」）その処理を継続する。全てのデータをＦＰＧＡ９側に送信すると、ＣＰＵ８は、ＦＰＧＡ９側が行う「取込み」、「デコード」処理をモニタリングする（ステップＳ６，Ｓ７）。
ＦＰＧＡ９が、「デコード」が完了したことをＣＰＵ８に対して例えば割り込みを発生させることで通知すると、ＣＰＵ８は、そのデコード結果を参照すると共に、電源スイッチ２０，２１を何れもＯＦＦにして、エリアセンサ４並びにＦＰＧＡ９のコア部１９に対する電源供給を停止する（ステップＳ８）。そして、読取り処理を終了する。
【００２０】
ここで、一例として、ＦＰＧＡ９が１００ｋゲートクラスのデバイスである場合、コンフィグレーションプログラム１２のデータ容量は、例えば約８７０ｋビット程度となる。そして、シリアル通信における通信速度が１２Ｍｂｐｓであるとすれば、コンフィグレーション時間ＴCFは約７３ｍｓと予測される（コンフィグ時間予測手段）。従って、待機時間ＴWは、
ＴW＝ＴDO＋ＴEX−ＴCF＝６６＋３３−７３＝２６［ｍｓ］
程度に設定すれば良い（電源供給開始タイミング設定手段）。
【００２１】
以上のように本実施例によれば、情報コード読取装置１のＣＰＵ８は、情報コードの読み取りが開始されるとエリアセンサ４及びＦＰＧＡ９のコア部１８に対する電源の供給を開始させ、エリアセンサ４における不定データ吐出し処理とＦＰＧＡ９に対するコンフィグレーション処理とを並行して行う。そして、不定データ吐出し処理に続いて行われるエリアセンサ４の露光処理の終了タイミングとコンフィグレーション処理の終了タイミングとが略同時となるように、夫々に対する電源供給の開始タイミングを設定する。
即ち、不定データ吐出し処理とコンフィグレーション処理とを並行して行うことで、電源投入後に情報コードの読取りを迅速に開始することができる。そして、不定データ吐出し処理及び露光処理と、コンフィグレーション処理とが略同時に終了するように電源供給の開始タイミングを設定すれば、ＦＰＧＡ９に対して電源供給を開始する時間をより遅くすることができるので、電源供給時間を短くして電力消費を抑制することができる。
【００２２】
加えて、ＣＰＵ８は、情報コードの読取りが完了すると、エリアセンサ４及びＦＰＧＡ９のコア部１８に対する電源の供給を停止させるので、ＦＰＧＡ９に対する電源供給時間を一層短くして電力消費を抑制することができる。
また、ＣＰＵ８は、不定データ吐出し処理に要する時間ＴDOと、コンフィグレーション処理に要する時間ＴCFとを夫々予測し、これらの予測結果に基づいて、エリアセンサ４，ＦＰＧＡ９夫々に対する電源供給の開始タイミングを設定するので、双方の処理の終了タイミングを略同時とするための正確な設定を行うことができる。
更に、電源スイッチ２１により、ＦＰＧＡ９のコア部１９に供給される電源だけを断続し、Ｉ／Ｏロジック１８には電源を供給し続けておくようにしたので、電源が供給されているＣＰＵ８などの周辺の回路よりＦＰＧＡ９側に対して電流が不用意に回り込むことを確実に防止して、電力消費の増加を防止することができる。
【００２３】
（第２実施例）
図５は本発明の第２実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。図５は第１実施例の図１相当図であり、第２実施例では、ＣＰＵ８がＦＰＧＡ９のコンフィグレーション処理を行う際に、コンフィグレーションプログラム１２のデータを８ビットでパラレル転送する場合を示す。この場合、コンフィグレーション時間ＴCFは、７３／８＝９．１［ｍｓ］と予測される（コンフィグ時間予測手段）。従って、待機時間ＴWとしては、
ＴW＝ＴDO＋ＴEX−ＴCF＝６６＋３３−９．１＝８９．９［ｍｓ］
程度に設定すれば良い（電源供給開始タイミング設定手段）。
【００２４】
本発明は上記し又は図面に記載した実施例に限定されるものではなく、以下のような変形が可能である。
エリアセンサ４,ＦＰＧＡ９夫々に対する電源供給開始タイミングの設定は、必ずしも不定データ吐出し処理時間ＴDOと、コンフィグレーション処理時間ＴCFとの厳密な予測に基づいて決定する必要はない。要は、エリアセンサ４側の不定データ吐出し処理に続く露光処理時間の終了時点と、コンフィグレーション処理の終了時点とが略同時となれば、概略的な設定時間に基づいて決定しても良い。
コンフィグレーション用のシリアルＰＲＯＭを使用し、ＣＰＵが介在することなく、ＦＰＧＡ側が電源供給後に出力するシリアルクロックに基づいて、シリアルＰＲＯＭからＦＰＧＡに直接コンフィグレーションを行うように構成しても良い。
ＦＰＧＡは、必ずしもコア部と周辺インターフェイス部であるＩ／Ｏロジック部とに供給される電源が独立であるものに限らない。従って、第２電源断続手段により、ＦＰＧＡの全体に供給される電源を一括して断続しても良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施例であり、図２のフローチャートに対応した各部の動作状態を示すタイミングチャート
【図２】情報コード読取装置のＣＰＵによって実行される制御内容を、本発明の要旨に係る部分のみ示すフローチャート
【図３】情報コード読取装置の電気的構成を示す機能ブロック図
【図４】ＦＰＧＡの内部ブロックを示す図
【図５】本発明の第２実施例を示す図１相当図
【符号の説明】
【００２６】
図面中、１は情報コード読取装置、４はエリアセンサ、８はＣＰＵ（制御手段，吐出し時間予測手段，コンフィグ時間予測手段，電源供給開始タイミング設定手段）、９はＦＰＧＡ、１８はＩ／Ｏロジック（周辺インターフェイス部）、１９はコア部、２０，２１は電源スイッチ（第１,第２電源断続手段）を示す。
【図１】
2006268301.tif 000003
【図２】
2006268301.tif 000004
【図３】
2006268301.tif 000005
【図４】
2006268301.tif 000006
【図５】
2006268301.tif 000007