(57)【要約】【課題】  ほぼ均一な周波数ステップを実現し、可変周波数範囲を拡大することが可能なキャパシタアレイ回路及びそれを用いた電圧制御発振器を提供する。【解決手段】  端子ＶＣＯout1、ＶＣＯout2の間に、キャパシタＣ０、スイッチ用トランジスタＱＮ０が直列に接続され、これと並列に、キャパシタＣ１、スイッチ用トランジスタＱＮ１が直列に接続され、…、これらと並列に、キャパシタＣｎ、スイッチ用トランジスタＱＮｎが直列に接続されており、スイッチ用トランジスタはそれぞれゲートにトリミング信号Ｔが入力されて導通が制御され、第ｊ（ｊは２以上でｎ以下の整数）のキャパシタの容量は、第ｊ−１のキャパシタの容量の２倍の値より小さいことを特徴とする。【選択図】  図８
2006216763.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子との間に、第１のキャパシタと第１のスイッチ用トランジスタとが直列に接続された第１のユニットと、
前記第１の端子と前記第２の端子との間に、前記第１のユニットと並列に、第２のキャパシタと第２のスイッチ用トランジスタとが直列に接続された第２のユニットとを備え、
前記第１、第２のスイッチ用トランジスタは、それぞれゲートに第１、第２のトリミング信号が入力されて導通が制御され、
前記第２のキャパシタの容量は、前記第１のキャパシタの容量の２倍の値より小さいことを特徴とするキャパシタアレイ回路。
【請求項２】
第１の端子と第２の端子との間に接続された第１のＭＯＳキャパシタと、
前記第１の端子と前記第３の端子との間に接続された第２のＭＯＳキャパシタとを備え、
前記第１、第２のＭＯＳキャパシタは、前記第２の端子、第３の端子にハイレベル又はローレベルの電圧が印加されて容量が変化し、
前記第３の端子に前記ハイレベルの電圧が印加されたときの前記第２のＭＯＳキャパシタの容量は、前記第２の端子に前記ハイレベルの電圧が印加されたときの前記第１のキャパシタの容量の２倍の値より小さいことを特徴とするキャパシタアレイ回路。
【請求項３】
請求項１または２に記載のキャパシタアレイ回路と同一の構成を有する第１および第２のキャパシタアレイ回路と、
前記第１のキャパシタアレイ回路が接続された前記第１の端子に接続された第１の出力端子と、
前記第２のキャパシタアレイ回路が接続された前記第１の端子に接続された第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に両端が接続されたインダクタ部と、
を備え、
前記第１、第２のトリミング信号により、前記第１のキャパシタアレイ回路における前記第１、第２のキャパシタを前記第１の出力端子に選択的に接続し、前記第２のキャパシタアレイ回路における前記第１、第２のキャパシタ、又は前記第１、第２のＭＯＳキャパシタを前記第２の出力端子に選択的に接続することを特徴とする電圧制御発振器。
【請求項４】
第１の端子と第２の端子との間に、第１Ａのキャパシタと第１のスイッチ用トランジスタと第１Ｂのキャパシタとが直列に接続された第１のユニットと、
前記第１の端子と前記第２の端子との間に、前記第１のユニットと並列に、第２Ａのキャパシタと第２のスイッチ用トランジスタと第２Ｂのキャパシタとが直列に接続された第２のユニットと
を備え、
前記第１、第２スイッチ用トランジスタは、それぞれゲートに第１、第２のトリミング信号が入力されて導通が制御され、
前記第２ＡのキャパシタＣ２Ａの容量と、前記第２ＢのキャパシタＣ２Ｂの容量と、前記第１ＡのキャパシタＣ１Ａの容量と、前記第１ＢのキャパシタＣ１Ｂの容量との間には、
Ｃ２Ａ＊Ｃ２Ｂ／（Ｃ２Ａ＋Ｃ２Ｂ）＜２＊Ｃ１Ａ＊Ｃ１Ｂ／（Ｃ１Ａ＋Ｃ１Ｂ）
の関係が成立することを特徴とするキャパシタアレイ回路。
【請求項５】
請求項４に記載のキャパシタアレイ回路と、
前記キャパシタアレイ回路が接続された前記第１の端子及び前記第２の端子と、
前記第１の端子と前記第２の端子との間に両端が接続されたインダクタと、
前記第１の端子と前記第２の端子との間に接続され、制御電圧を与えられて容量値が変化する可変容量を有するバラクタ部と、
を備え、
前記制御電圧により前記可変容量の容量値を変化させ、
前記第１、第２のトリミング信号により、前記キャパシタアレイ回路における前記第１Ａのキャパシタ及び前記第１Ｂのキャパシタ、前記第２Ａのキャパシタ及び前記第２Ｂのキャパシタを前記第１の端子と前記第２の端子との間に選択的に接続することを特徴とする電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタアレイ回路及びそれを備えた電圧制御発振器に関する。
【背景技術】
【０００２】
無線通信回路において、データの送信時に周波数変調を行う際に、電圧制御発振器（以下、ＶＣＯという）が用いられる。
【０００３】
ＶＣＯは通常、インダクタ部と、キャパシタンスを電圧でアナログ的に変化させるバラクタ部と、インダクタ及びキャパシタによる生じる損失を補償する負性コンダクタ部とを含み、インダクタ部とバラクタ部とで基本発振周波数を生成する。
【０００４】
しかし、バラクタ部や負性コンダクタ部に含まれるＭＯＳＦＥＴには、大きなプロセスばらつきや温度ばらつきが存在する。このため、発振周波数を所望の範囲に抑えることは困難である。
【０００５】
そこで、容量値が重み付けされた複数のキャパシタを用意し、ＭＯＳＦＥＴからなるスイッチによって選択的に必要なキャパシタを出力端子に接続することによって、発振周波数を変えている。キャパシタを多く付加させることで周波数を下げることができ、付加させるキャパシタの数を減らすことで周波数を下げることができる。
【０００６】
その際に、ＭＯＳスイッチがオンしたときとオフしたときとの容量差をバイナリウエイトとするためには、ＭＯＳスイッチとキャパシタとが直列に接続されたユニットの数を、１つ、２つ、４つ、８つ、…とすることが考えられる。
【０００７】
しかしながら、この手法によれば、例えば６ビットの場合、ユニット数は６３（＝１＋２＋４＋８＋１６＋３２）個必要となるため、レイアウト面積が大きくなる。その結果、寄生容量の与える影響が増大し、周波数ステップが不均一になる上に、可変周波数範囲を狭めるといった問題があった。
【非特許文献１】Kral, A et al., "RF-CMOS oscillators with switched tuning," Proceedings of the IEEE 1998 Custom Integrated Circuits Conference, pp. 555-8, 1998.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来は寄生容量の影響でＶＣＯの周波数ステップが不均一になったり、可変周波数範囲が狭くなるという問題があった。
【０００９】
本発明は上記事情に鑑み、ほぼ均一な周波数ステップを実現し、可変周波数範囲を拡大することが可能なキャパシタアレイ回路及びそれを用いた電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様によるキャパシタアレイ回路は、
第１の端子と第２の端子との間に、第１のキャパシタと第１のスイッチ用トランジスタとが直列に接続された第１のユニットと、
前記第１の端子と前記第２の端子との間に、前記第１のユニットと並列に、第２のキャパシタと第２のスイッチ用トランジスタとが直列に接続された第２のユニットとを備え、
前記第１、第２のスイッチ用トランジスタは、それぞれゲートに第１、第２のトリミング信号が入力されて導通が制御され、
前記第２のキャパシタの容量は、前記第１のキャパシタの容量の２倍の値より小さいことを特徴とする。
【００１１】
また、本発明の一態様によるキャパシタ回路は、
第１の端子と第２の端子との間に接続された第１のＭＯＳキャパシタと、
前記第１の端子と前記第３の端子との間に接続された第２のＭＯＳキャパシタとを備え、
前記第１、第２のＭＯＳキャパシタは、前記第２の端子、第３の端子にハイレベル又はローレベルの電圧が印加されて容量が変化し、
前記第３の端子に前記ハイレベルの電圧が印加されたときの前記第２のＭＯＳキャパシタの容量は、前記第２の端子に前記ハイレベルの電圧が印加されたときの前記第１のキャパシタの容量の２倍の値より小さいことを特徴とする。
【００１２】
本発明の一態様による電圧制御発振器は、
上記キャパシタアレイ回路と同一の構成を有する第１および第２のキャパシタアレイ回路と、
前記第１のキャパシタアレイ回路が接続された前記第１の端子に接続された第１の出力端子と、
前記第２のキャパシタアレイ回路が接続された前記第１の端子に接続された第２の出力端子と、
前記第１の出力端子と前記第２の出力端子との間に両端が接続されたインダクタ部と、
を備え、
前記第１、第２のトリミング信号により、前記第１のキャパシタアレイ回路における前記第１、第２のキャパシタを前記第１の出力端子に選択的に接続し、前記第２のキャパシタアレイ回路における前記第１、第２のキャパシタ、又は前記第１、第２のＭＯＳキャパシタを前記第２の出力端子に選択的に接続することを特徴とする。
【００１３】
さらに、本発明の一態様によるキャパシタアレイ回路は、
第１の端子と第２の端子との間に、第１Ａのキャパシタと第１のスイッチ用トランジスタと第１Ｂのキャパシタとが直列に接続された第１のユニットと、
前記第１の端子と前記第２の端子との間に、前記第１のユニットと並列に、第２Ａのキャパシタと第２のスイッチ用トランジスタと第２Ｂのキャパシタとが直列に接続された第２のユニットと
を備え、
前記第１、第２スイッチ用トランジスタは、それぞれゲートに第１、第２のトリミング信号が入力されて導通が制御され、
前記第２ＡのキャパシタＣ２Ａの容量と、前記第２ＢのキャパシタＣ２Ｂの容量と、前記第１ＡのキャパシタＣ１Ａの容量と、前記第１ＢのキャパシタＣ１Ｂの容量との間には、
Ｃ２Ａ＊Ｃ２Ｂ／（Ｃ２Ａ＋Ｃ２Ｂ）＜２＊Ｃ１Ａ＊Ｃ１Ｂ／（Ｃ１Ａ＋Ｃ１Ｂ）
の関係が成立することを特徴とする。
【００１４】
また、本発明の一態様による電圧制御発振器は、
上記キャパシタアレイ回路と、
前記キャパシタアレイ回路が接続された前記第１の端子及び前記第２の端子と、
前記第１の端子と前記第２の端子との間に両端が接続されたインダクタと、
前記第１の端子と前記第２の端子との間に接続され、制御電圧を与えられて容量値が変化する可変容量を有するバラクタ部と、
を備え、
前記制御電圧により前記可変容量の容量値を変化させ、
前記第１、第２のトリミング信号により、前記キャパシタアレイ回路における前記第１Ａのキャパシタ及び前記第１Ｂのキャパシタ、前記第２Ａのキャパシタ及び前記第２Ｂのキャパシタを前記第１の端子と前記第２の端子との間に選択的に接続することを特徴とする。
【発明の効果】
【００１５】
本発明のキャパシタアレイ回路及び電圧制御発振器によれば、周波数ステップをほぼ均一化すると共に、可変周波数範囲を拡大することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
先ず、図１に無線通信集積回路装置の例としてのＢｌｕｅｔｏｏｔｈ  ＬＳＩ１００における回路構成を示す。
【００１８】
データの受信時には、アンテナ１から入力された電波が、所望周波数帯域だけを通すＲＦフィルタ２を通過してＬＳＩ１００内に取り込まれる。受信したＲＦ信号は、スイッチ３を通してローノイズアンプ４によって信号強度が増幅される。ここで、増幅の際にひずみが生じないように、振幅検知器１６によってＲＦ信号の振幅が検知され、これに応じてローノイズアンプ４が増幅する。増幅されたＲＦ信号は、ミキサ５において、ＶＣＯ１０のローカル信号によって中間周波数信号ＩＦにダウンコンバートされる。
【００１９】
バンドパスフィルタ６は、中間周波数信号ＩＦのうちチャネル周波数のみを通す。ゲインコントロールアンプ７は、アナログディジタルコンバータ８のダイナミックレンジに入るように、信号振幅を制御して出力する。この信号がアナログディジタルコンバータ８に入力され、サンプリングされたデジタル信号が、ベースバンド処理を行うベースバンド制御回路１３に送られて復調される。データの送信時には、ベースバンド制御回路１３からデジタルデータがガウシアンローパスフィルタ１２に転送され、デジタル信号の高周波成分が抑制される。
【００２０】
ＶＣＯ１０は、予めフェイズ・ロックト・ループ（ＰＬＬ）１１から制御電圧Ｖctrlを与えられて所定のチャネル周波数に設定されている。また、ＶＣＯ１０の出力電圧ＶＣＯout1とＶＣＯout2の周波数と、外部から与えられる参照周波数ＶrefとがＰＬＬ１１において比較され、出力電圧ＶＣＯout1とＶＣＯout2の周波数が参照周波数Ｖrefに一致するように、デジタル的にＶＣＯ１０の後述するキャパシタアレイ回路における容量値を変化させるためのトリミング信号Ｔ＜５：０＞が生成されてＶＣＯ１０に与えられる。この的な容量値の制御が行われた後、ＶＣＯ１０における後述するバラクタ部における容量値のアナログ的な制御が、ＰＬＬ１１から出力された制御電圧Ｖctrlによって行われ成る。
【００２１】
ガウシアンローパスフィルタ１２から出力された変調電圧ＶmodはＶＣＯ１０の変調端子に供給され、ＶＣＯ１０の出力周波数を周波数変調する。ＶＣＯ１０から出力された変調信号としての出力電圧ＶＣＯout1、ＶＣＯout2は、パワーアンプ９によって所望のパワーまで増幅され、スイッチ３とＲＦフィルタ２を介してアンテナ１から送信される。
【００２２】
次に、ＶＣＯ１０の回路構成を図２に示す。ＶＣＯ１０からは、相補的な関係にある２つの出力電圧ＶＣＯout1とＶＣＯout2とが出力される。ＶＣＯ１０は、インダクタ部２１と、負性コンダクタ部２２と、バラクタ部２３と、キャパシタアレイ回路２４とを備える。
【００２３】
インダクタ部２１は、出力電圧ＶＣＯout1を発生する出力端子ＶＣＯout1と、出力電圧ＶＣＯout2を発生する出力端子ＶＣＯout2との間に、インダクタＬ１を有する。負性コンダクタ部２２は、出力端子ＶＣＯout1とＶＣＯout2との間にインバータＩＮ１、ＩＮ２を有する。バラクタ部２３は、出力端子ＶＣＯout1とＶＣＯout2との間に、キャパシタＣＶ１及びＣＶ２、ダイオードＤ１及びＤ２を有し、制御電圧Ｖctrlを入力する第１のバラクタ部と、出力端子ＶＣＯout1とＶＣＯout2との間に、キャパシタＣＶ３及びＣＶ４、ダイオードＤ３及びＤ４を有し、変調電圧Ｖmodを入力する第２のバラクタ部とを有する。キャパシタアレイ回路２４には、上述したように、ＰＬＬ１１から例えば６ビットのトリミング信号Ｔ＜５：０＞を与えられてトリミングを行い、出力端子ＶＣＯout1、ＶＣＯout2に付加する容量を設定する。
【００２４】
ここで、出力端子ＶＣＯout1と出力端子ＶＣＯout2とに容量を付加させる形態として、以下のようなものが考えられる。
【００２５】
先ず図４（ａ）に示されたように、出力端子ＶＣＯout1と接地端子Ｖssとの間に、直列に接続された容量Ｃ０のキャパシタＣ０１とチャネル幅Ｗ０のトランジスタＱＮ０、容量Ｃ１のキャパシタＣ１１とチャネル幅Ｗ１のトランジスタＱＮ１、…、容量Ｃ５のキャパシタＣ５１とチャネル幅Ｗ５のトランジスタＱＮ５が、それぞれ並列な関係になるように接続されている。
【００２６】
同様に、図４（ｂ）に示されたように、出力端子ＶＣＯout2と接地端子Ｖssとの間に、直列に接続された容量Ｃ０のキャパシタＣ０２とチャネル幅Ｗ０のトランジスタＱＮ６、容量Ｃ１のキャパシタＣ２１とチャネル幅Ｗ１のトランジスタＱＮ７、…、容量Ｃ５のキャパシタＣ５２とチャネル幅Ｗ５のトランジスタＱＮ１１が、それぞれ並列な関係になるように接続されている。
【００２７】
そして、トランジスタＱＮ０及びＱＮ６のゲートにトリミング信号Ｔ＜０＞、トランジスタＱＮ１及びＱＮ７のゲートにトリミング信号Ｔ＜１＞、…、トランジスタＱＮ５及びＱＮ１１のゲートにトリミング信号Ｔ＜５＞が入力されて導通が制御される。
【００２８】
または、図５に示されたように、出力端子ＶＣＯout1と出力端子ＶＣＯout2との間に、直列に接続されたチャネル幅Ｗ０のトランジスタＱＮ０、キャパシタＣ０、及びチャネル幅Ｗ０のトランジスタＱＮ６、直列に接続されたチャネル幅Ｗ１のトランジスタＱＮ１、キャパシタＣ１、及びチャネル幅Ｗ１のトランジスタＱＮ７、…、直列に接続されたチャネル幅Ｗ５のトランジスタＱＮ５、キャパシタＣ５、及びチャネル幅Ｗ５のトランジスタＱＮ１１がそれぞれ並列に接続されている。
【００２９】
トランジスタＱＮ０及びＱＮ６のゲートにトリミング信号Ｔ＜０＞、トランジスタＱＮ１及びＱＮ７のゲートにトリミング信号Ｔ＜１＞、…、トランジスタＱＮ５及びＱＮ１１のゲートにトリミング信号Ｔ＜５＞が入力され、導通が制御される。
【００３０】
あるいは、図６に示されたように、出力端子ＶＣＯout1と出力端子ＶＣＯout2との間に、直列に接続された容量Ｃ０のキャパシタＣ０１Ａ、チャネル幅Ｗ０のトランジスタＱＮ０、及び容量Ｃ０のキャパシタＣ０２Ａ、直列に接続された容量Ｃ１のキャパシタＣ１１Ａ、チャネル幅Ｗ１のトランジスタＱＮ１、及び容量Ｃ１のキャパシタＣ２１Ａ、…、直列に接続された容量Ｃ５のキャパシタＣ５１Ａ、チャネル幅Ｗ５のトランジスタＱＮ５、及び容量Ｃ５のキャパシタＣ５２Ａがそれぞれ並列に接続されている。
【００３１】
トランジスタＱＮ０のゲートにトリミング信号Ｔ＜０＞、トランジスタＱＮ１のゲートにトリミング信号Ｔ＜１＞、…、トランジスタＱＮ５のゲートにトリミング信号Ｔ＜５＞が入力され、導通が制御される。
【００３２】
ここでは、図４（ａ）、（ｂ）に示された形態で、出力端子ＶＣＯout1と出力端子ＶＣＯout2とに容量を付加させる場合を例にとり説明する。
【００３３】
図７に、比較例によるキャパシタアレイ回路の回路構成を示す。出力端子ＶＣＯout1又は出力端子ＶＣＯout2と接地端子Ｖssとの間に、１組のキャパシタとトランジスタが接続されている。同様に２組のキャパシタとトランジスタ、４組のキャパシタとトランジスタ、図示されていない８組のキャパシタとトランジスタ…、が接続されている。尚、図７におけるキャパシタの容量値Ｃ０は全て同じとし、トランジスタのチャネル幅Ｗ０も全て同じとする。
【００３４】
即ち、それぞれのトランジスタがオンしたときとオフしたときの容量をバイナリウエイトとするため、チャネル幅Ｗ０のトランジスタと容量Ｃ０のキャパシタとから成るユニットの数を１つ、２つ、４つ、８つ、…としている。
【００３５】
しかしながらこの比較例によれば、ビット数が増えれば、ユニットの数及びレイアウト面積が大きくなってしまい、大きな寄生容量や寄生抵抗が付いて可変周波数範囲を狭めたり、発振に必要な電流を多く消費することとなる。また、トランジスタの寄生容量の影響を考慮していないため、正確にバイナリウエイトとすることができない。
【００３６】
ここで、図８に示されたように、キャパシタＣ０とトランジスタＱＮ０のドレインとの接続ノードには、寄生容量Ｃs０が存在している。同様に、キャパシタＣ１とトランジスタＱＮ１のドレインとの接続ノードには、寄生容量Ｃs１、キャパシタＣ２とトランジスタＱＮ２のドレインとの接続ノードには、寄生容量Ｃs２が存在する。
【００３７】
トリミング信号Ｔ＜０＞としてハイレベルの電源電圧Ｖddが、トランジスタＱＮ０のゲートに入力されるとオンし、この時の容量をＣon０とする。トリミング信号Ｔ＜０＞としてローレベルの接地電圧Ｖssが入力されるとオフし、この時の容量をＣoff０とする。
【００３８】
Ｃon０＝Ｃ０                                        （１）
Ｃoff０＝Ｃ０＊Ｃs０／（Ｃ０＋Ｃs０）               （２）
よって、キャパシタＣ０におけるオン／オフの容量差△Ｃ０は、
△Ｃ０＝Ｃon０−Ｃoff０
＝Ｃ０（１−Ｃs０／（Ｃ０＋Ｃs０））            （３）
ここで、容量Ｃs０と容量Ｃ０とが比例関係にある場合、Ｃs０／（Ｃ０＋Ｃs０）は定数となり、容量差△Ｃ０は容量Ｃ０、即ち容量Ｃonに比例する。しかし、トランジスタとキャパシタとの接続配線に寄生する容量Ｃsは、容量のサイズにあまり依存しない。従って、容量差△Ｃ０は、容量Ｃonに比例しない。
【００３９】
簡単のため、
Ｃs０＝Ｃs１＝Ｃs                                     （４）
Ｃ０／Ｃs＝α                                         （５）
Ｃ１／Ｃs＝β
とすると、
△Ｃ０＝Ｃ０＊α／（１＋α）                          （６）
△Ｃ１＝Ｃ１＊β／（１＋β）                          （７）
となる。
【００４０】
バイナリウエイトとするためには、
Ｃ１＝２＊Ｃ０                                        （８）
とする必要がある。よって、
△Ｃ１＝２＊Ｃ０＊β／（１＋β）
＝２△Ｃ０＊［β（１＋α）／α（１＋β）］        （９）
△Ｃ０、△Ｃ１がバイナリウエイトにならず、β＞αより、
△Ｃ１＞２＊△Ｃ０                                      （１０）
となる。
【００４１】
この場合には、ＶＣＯ１０における制御電圧Ｖctrlと発振周波数Ｆの特性は、図１０に示されたようにトリミング信号Ｔ＜５：０＞＝＜００００００＞〜＜１１１１１１＞ごとの特性線Ｌ１１、Ｌ１２、Ｌ１３が等間隔に並ばなくなり、結果として周波数可変範囲Vctrl_max~Vctrl_minが広くなる。
【００４２】
周波数Vctrl_maxが上昇すると、例えば電源電圧が５Ｖにおいて発生することが可能な最大周波数Vctrl_maxが、３Ｖの電源電圧では発生できなくなるという問題がある。つまり、近年要望がさらに高まりつつある低電源電圧化に対応することができなくなる。
【００４３】
一方、周波数Vctrl_minが下降すると、バラクタ部２３において制御電圧Ｖctrlが入力されるダイオードＤ１、Ｄ２のカソード電位、及び変調電圧Ｖmodが入力されるダイオードＤ３、Ｄ４のカソード電位が低下し、フォワード動作に入る危険性を高めることになる。
【００４４】
そこで本実施の形態では、
Ｃ１＜２＊Ｃ０                                      （１１）
とする。即ち、
Ｃｊ＜２＊Ｃ（ｊ−１）（ｊは１以上の整数）          （１２）
とし、寄生容量Ｃｓの分を見越した値に各容量を設定する。
【００４５】
そして、
△Ｃ１＝２＊△Ｃ０                                  （１３）
すなわち、キャパシタＣｊ（ｊは１以上の整数）の容量差は、
△Ｃｊ＝２＊△Ｃ（ｊ−１）
又は、
△Ｃｊ＜２＊△Ｃ（ｊ−１）
を満たすようにする。
【００４６】
例えば、寄生容量が存在しない理想上のバイナリウエイトでは、容量比は、
Ｃ０：Ｃ１：Ｃ２：Ｃ３：…＝１：２：４：８：…
であるが、寄生容量を見越して、例えば、
Ｃ０：Ｃ１：Ｃ２：Ｃ３：…＝１：１．９５：３．９０：７．８５：…
のような値に設定する。
【００４７】
具体的には、直列に接続されたキャパシタＣ０とトランジスタＱＮ０、これと並列に、直列に接続されたキャパシタＣ１とトランジスタＱＮ１のレイアウトを示す図１１において、キャパシタＣ１、Ｃ０の面積比を、上記（１３）又は（１４）を満たすように設定することで実現される。
【００４８】
ここで、全てのビットにおいて、トランジスタとキャパシタのレイアウトを一つずつのユニットとする必要はない。必要に応じて、例えば図９に示された３ビット目のキャパシタＣ２ａ及びＣ２ｂのように、適当な数に分割しても良い。
【００４９】
これに伴って、キャパシタＣ２ａ、Ｃ２ｂにそれぞれ接続されるトランジスタＱＮ２ａ、ＱＮ２ｂのチャネル幅Ｗ２ａ、Ｗ２ｂを、
△Ｗ２ａ＋△Ｗ２ｂ＝２＊△Ｗ１                      （１５）
としてもよく、
△Ｗ２ａ＋△Ｗ２ｂ＜２＊△Ｗ１                      （１６）
としてもよい。
【００５０】
このように各キャパシタＣ０、Ｃ１、Ｃ２、…を設定することにより、図１２に示されたように、ＶＣＯ１０における制御電圧Ｖctrlと発振周波数Ｆの特性は、トリミング信号Ｔ＜５：０＞＝＜００００００＞〜＜１１１１１１＞ごとの特性線Ｌ２１、Ｌ２２、Ｌ２３が等間隔に並び、制御範囲を一定に保つことができる。
【００５１】
上記（１４）式のように、△Ｃ１＜２＊△Ｃ０の関係にある場合は、上記（１３）式のように△Ｃ１＝２＊△Ｃ０の関係にある場合より、間隔が狭くなり、全体の可変周波数範囲が狭くなる。しかし、各ビット毎の間隔が狭くなることで、より細かいトリミングを行うことができる。
【００５２】
上記実施の形態では、出力端子ＶＣＯout1又はＶＣＯout2と接地端子Ｖssとの間に、キャパシタとトランジスタとが直列に接続されたユニットがビット毎に配置されている。本発明の他の実施の形態では、図１３に示されたように、出力端子ＶＣＯout1又はＶＣＯout2と、トリミング信号Ｔが入力される端子Ｖvcap0〜Ｖvcap5との間に、ＭＯＳキャパシタＭＣ０、ＭＣ１、ＭＣ２、…が、相互に並列になるように接続されている。
【００５３】
このＭＯＳキャパシタは、図１４に示されるように、例えばＰ型半導体基板１００の表面部分にＮウエル１０１が形成され、そのＮウエル１０１の表面部分に間隔を空けてＮ＋型不純物拡散層１０２、１０３が形成されており、その間に図示されていない絶縁膜を介してゲート電極ＧＥが形成されている。ゲート電極ＧＥに接続された端子ＧＥＴは、出力端子ＶＣＯout1又はＶＣＯout2に接続されている。Ｎ＋型不純物拡散層１０２、１０３に接続されたそれぞれの端子Ｖvcapは短絡されて、トリミング信号Ｔが入力される。
【００５４】
図１５に、端子Ｖvcapに入力されるトリミング信号Ｔの電圧と、キャパシタＣとの関係を示す。トリミング信号Ｔが電源電圧Ｖdd、即ちハイレベルである場合の容量値ＣＨは、接地電圧Ｖss、即ちローレベルである場合の容量値ＣＬより大きい。このように、トリミング信号Ｔの論理値に対応する２種類の電圧Ｖdd、Ｖssに応じて、２種類の容量値ＣＨ、ＣＬを実現することができる。
【００５５】
このような他の実施の形態においても、上記実施の形態と同様に、各ＭＯＳキャパシタの値が上記（１３）又は（１４）を満たすように設定することで、周波数可変幅を均一にすることができる。
【００５６】
即ち、上記（１１）、（１２）式のように、容量比をＣ（ｊ）＜２＊Ｃ（ｊ−１）とすることによって、トランジスタのオン、オフの容量差△Ｃを、上記（１３）、（１４）式のように、△Ｃ（ｊ）＝２＊△Ｃ（ｊ−１）、あるいは△Ｃ（ｊ）＜２＊△Ｃ（ｊ−１）として、ビット毎の容量値をバイナリウエイトとすることができるので、制御電圧Ｖctrlに対して変化する発振周波数Ｆのビット間の変化の幅をほぼ均一にすることができる。
【００５７】
さらに、この実施の形態によれば、上記実施の形態と異なりスイッチ用のＭＯＳトランジスタが不要となるので、素子面積を大幅に縮小することができる。
【００５８】
尚、図１３に示された構成では、ビット毎に１つのＭＯＳキャパシタＭＣ０、ＭＣ１、ＭＣ２、…が設けられているが、複数に分割されていてもよい。例えば、図１６に示されたように、３ビット目のＭＯＳキャパシタＭＣ２が二つのＭＯＳキャパシタＭＣ２ａ、ＭＣ２ｂに分割されていても同様の効果が得られる。
【００５９】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、必要に応じて様々に変形することができる。例えば、上記実施の形態ではいずれも６ビットを例にとっているが、ｎ（ｎは２以上の整数）ビットの全てに対して本発明を適用することができる。
【００６０】
また、上記実施の形態では、出力端子ＶＣＯout1、ＶＣＯout2に接続するキャパシタの配列を、図４に示された構成を例にとって説明したが、これに限らず、図５、あるいは図６に示された構成に本発明を適用することもできる。
【００６１】
さらに、トランジスタＱＮ０、ＱＮ１、ＱＮ２、…は、ゲート電極が一つである必要はなく、複数に分割されていても良く、またキャパシタも上述したようにビット毎に一つ設けられている場合に限らず複数に分割されていてもよい。
【００６２】
上述した実施の形態又は他の実施の形態によるキャパシタアレイ回路は、ＶＣＯに限らず、他の発振器に用いることもできる。例えば、図１７に示された複数段のインバータＩＮ１１、ＩＮ１２、ＩＮ１３が直列に接続されたリングオシレータにおいて、インバータＩＮ１１〜ＩＮ１３のそれぞれの出力端子にキャパシタアレイ回路３１〜３３をそれぞれ接続した構成としてもよい。
【００６３】
このキャパシタアレイ回路３１〜３３の回路構成は、上述した実施の形態におけるものと同一であり、外部からトリミング信号を与えられて所望のキャパシタを選択的に出力端子に接続する。付加するキャパシタの容量値を増加させることでリングオシレータの発振周波数を低下させ、容量値を減少させることで発振周波数を上昇させることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態による半導体装置の構成を示すブロック図。
【図２】同半導体装置のＶＣＯの構成を示すブロック図。
【図３】同半導体装置の他のＶＣＯの構成を示すブロック図。
【図４】ＶＣＯのキャパシタアレイ回路の構成を示す回路図。
【図５】同キャパシタアレイ回路の他の構成を示す回路図。
【図６】同キャパシタアレイ回路のさらに他の構成を示す回路図。
【図７】比較例によるＶＣＯのキャパシタアレイ回路の構成を示す回路図。
【図８】上記実施の形態による半導体装置のＶＣＯにおけるキャパシタアレイ回路の構成を示す回路図。
【図９】上記実施の形態による半導体装置のＶＣＯにおけるキャパシタアレイ回路の他の構成を示す回路図。
【図１０】上記比較例によるＶＣＯのキャパシタアレイ回路における制御電圧と発振周波数との関係を示すグラフ。
【図１１】キャパシタアレイ回路におけるキャパシタとトランジスタのレイアウトの一例を示す平面図。
【図１２】上記実施の形態による半導体装置のＶＣＯのキャパシタアレイ回路における制御電圧と発振周波数との関係を示すグラフ。
【図１３】本発明の他の実施の形態による半導体装置のＶＣＯのキャパシタアレイ回路の構成を示す回路図。
【図１４】同他の実施の形態におけるＭＯＳキャパシタの断面を示した縦断面図。
【図１５】同ＭＯＳキャパシタに印加される電圧と容量との関係を示すグラフ。
【図１６】同他の実施の形態による半導体装置のＶＣＯのキャパシタアレイ回路においてキャパシタを分割した構成を示す回路図。
【図１７】上記実施の形態又は他の実施の形態によるキャパシタアレイ回路をリングオシレータ回路に付加した場合の構成を示した回路図。
【符号の説明】
【００６５】
１  アンテナ
２  ＲＦフィルタ
３  スイッチ
４  ローノイズアンプ
６  バンドパスフィルタ
７  ゲインコントロールアンプ
８  アナログディジタルコンバータ
９  パワーアンプ
１０  ＶＣＯ
１１  フェイズ・ロックト・ループ
１２  ガウシアンローパスフィルタ
１３  ベースバンド制御回路
１６  振幅検知器
２１  インダクタ部
２２  負性コンダクタ部
２３  バラクタ部
２４、３１〜３３  キャパシタアレイ回路
１００  ＬＳＩ
Ｃ０１〜Ｃ５１、Ｃ０２〜Ｃ５２、Ｃ０１Ａ〜Ｃ５１Ａ、Ｃ０２Ａ〜Ｃ５２Ａ  キャパシタ
ＱＮ０〜ＱＮ５  トランジスタ
ＭＣ０〜ＭＣ５  ＭＯＳキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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