(57)【要約】【課題】ロジック回路を内蔵した化合物半導体スイッチＭＭＩＣにおいて、ロジック回路のＥ−ＦＥＴ、容量が静電破壊に弱い問題があった。【解決手段】ロジック回路のロジック回路Ｌの制御端子Ｃｔｌ−接地端子ＧＮＤ間、ポイントＣＰ−接地端子ＧＮＤ間、および電源端子ＶＤＤ−接地端子ＧＮＤ間にそれぞれ保護素子２００を接続する。これにより、インバータ素子７０を構成するＥ−ＦＥＴと、容量Ｃｉ、Ｃｒが外部からの静電気で破壊することを防止できる。保護素子はロジック回路の必要構成要素で構成することができるので、特別な工程や構成を付加することなく実現できる。【選択図】    図２
2006310512.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板に設けられた複数のスイッチング素子と、
前記基板に設けられ前記スイッチング素子に制御信号を印加するロジック回路素子と、
前記ロジック回路素子と前記スイッチング素子に接続し該スイッチング素子に反転信号を印加する反転信号ラインと、
を具備する化合物半導体スイッチ回路装置において、
前記ロジック回路素子は、インバータ素子と、複数の容量と、入力抵抗と、電源端子と、制御端子と、接地端子とから構成され、
前記インバータ素子のソース電極は前記接地端子に接続し、前記インバータ素子のドレイン電極は前記電源端子に接続し、前記インバータ素子のゲート電極は前記入力抵抗を介して前記制御端子に接続し、前記複数の容量の一端はそれぞれ前記接地端子に接続し、他端はそれぞれ前記制御端子、および前記反転信号ラインに接続し、
前記制御端子および前記接地端子間に、２つの高濃度不純物領域間に絶縁領域を配置した保護素子を並列に接続したことを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記インバータ素子は、接続点において前記反転信号ラインと接続し、前記接続点と前記接地端子間に前記保護素子が並列に接続されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
前記電源端子および前記接地端子間に前記保護素子を並列に接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記各端子は、前記基板表面に設けられ前記各端子とそれぞれ接続するパッドを有し、前記高濃度不純物領域の少なくとも１つは前記パッドの周辺の前記基板に設けられ前記パッドと直流的に接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記２つの高濃度不純物領域は、それぞれ前記制御端子および前記接地端子が接続する制御端子パッドおよび接地端子パッドの周辺の前記基板に配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記基板表面に前記容量の下部電極を設け、前記高濃度不純物領域の一方は、前記下部電極の周辺の前記基板に設けられ前記下部電極と直流的に接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項７】
他方の前記高濃度不純物領域は、前記電源端子に接続する電源端子パッドの周辺の前記基板表面に設けられ前記電源端子パッドと直流的に接続することを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項８】
前記下部電極は前記接地端子が接続する接地端子パッドと接続することを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記複数の容量の前記下部電極は前記基板表面で連続することを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記接地端子を複数設け、それぞれの前記接地端子に異なる前記保護素子を接続することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項１１】
前記インバータ素子はエンハンスメント型ＦＥＴと負荷抵抗を前記接続点にて接続して成り、前記高濃度不純物領域の一方は前記負荷抵抗の一部であることを特徴とする請求項２に記載の化合物半導体スイッチ回路装置。
【請求項１２】
他方の前記高濃度不純物領域は、前記接地端子に接続する接地端子パッドの周辺の前記基板表面に設けられ前記接地端子パッドと直流的に接続することを特徴とする請求項１１に記載の化合物半導体スイッチ回路装置。
【請求項１３】
前記インバータ素子は、エンハンスメント型ＦＥＴとディプレション型ＦＥＴを接続点にて接続して成ることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特にロジック回路を有するスイッチ回路装置のロジック回路を静電破壊から保護する化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
そして、従来の化合物半導体では静電破壊からＧａＡｓＦＥＴを保護するため、静電破壊に弱い端子間にｐｎ接合ダイオードを接続していた（例えば非特許文献１参照。）。
【非特許文献１】宮脇  康雄他、３名、「イオン注入型低雑音デュアルゲートＧａＡｓＭＥＳＦＥＴ」、ＳＡＮＹＯ  ＴＥＣＨＮＩＣＡＬ  ＲＥＶＩＥＷ、三洋電機（株）、１９８６年８月、ＶＯＬ．１８、ＮＯ．２、Ｐ７６−８４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スイッチＭＭＩＣにロジック回路（インバータ）を接続することにより、制御端子数を減らすことができる。
【０００５】
しかし、ロジック回路を構成するエンハンスメント型ＦＥＴ（以下Ｅ−ＦＥＴ）はサイズが小さく、静電気に極めて弱い。また、雑音吸収および発振防止のためにロジック回路の入力信号側には容量Ｃｉ、反転信号側には容量Ｃｒがそれぞれ接続される。しかしこれらの容量Ｃｉ、Ｃｒも静電気に弱い。
【０００６】
従って、従来一般的に化合物半導体ではＧａＡｓＦＥＴが外部からの静電気により破壊しないよう、ｐｎ接合ダイオードなどの保護ダイオードを接続している。
【０００７】
しかし、化合物半導体の形成工程において別途ｐｎ接合ダイオードのためのｐ型不純物領域を設ける必要があった。これは製造工程を煩雑にするため高コストという問題があった。またｐｎダイオードを配置するためのスペースが別途必要になり、チップサイズが増してさらに高コストとなっていた。
【０００８】
また、マイクロ波デバイスにおいては、保護ダイオードを接続することにより寄生容量が増加し特性が劣化する。すなわちスイッチＭＭＩＣのロジック回路の場合スイッチングスピードが遅くなる問題があった。
【課題を解決するための手段】
【０００９】
本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板に設けられた複数のスイッチング素子と、前記基板に設けられ前記スイッチング素子に制御信号を印加するロジック回路素子と、前記ロジック回路素子と前記スイッチング素子に接続し該スイッチング素子に反転信号を印加する反転信号ラインと、を具備する化合物半導体スイッチ回路装置において、前記ロジック回路素子は、インバータ素子と、複数の容量と、入力抵抗と、電源端子と、制御端子と、接地端子とから構成され、前記インバータ素子のソース電極は前記接地端子に接続し、前記インバータ素子のドレイン電極は前記電源端子に接続し、前記インバータ素子のゲート電極は前記入力抵抗を介して前記制御端子に接続し、前記複数の容量の一端はそれぞれ前記接地端子に接続し、他端はそれぞれ前記制御端子、および前記反転信号ラインに接続し、前記制御端子および前記接地端子間に、２つの高濃度不純物領域間に絶縁領域を配置した保護素子を並列に接続したことにより解決するものである。
【発明の効果】
【００１０】
本発明に依れば、スイッチＭＭＩＣのロジック回路に保護素子を接続することにより、ロジック回路を静電破壊から保護することができる。
【００１１】
また本実施形態では、ロジック回路として必要な構成要素によって、制御端子Ｃｔｌ−接地端子ＧＮＤ間、反転信号ライン−接地端子ＧＮＤ間、電源端子ＶＤＤ−接地端子ＧＮＤ間に、それぞれ保護素子を接続することができる。従ってｐ型不純物領域などの保護素子のための新たな構成要素を追加することなく、静電破壊からロジック回路を完全に保護することができる。
【００１２】
パッド周辺高濃度領域を使用できるので、パッド−パッド間の空いたスペースに保護素子を形成でき、保護素子を配置するための特別なスペースを必要とせず、チップサイズを小さくできる。
【００１３】
保護素子は、高濃度不純物領域間に絶縁領域を配置した素子であり、寄生容量の発生はほとんどないためスイッチＭＭＩＣのスイッチングスピードを劣化させることがない。
【発明を実施するための最良の形態】
【００１４】
図１から図１８を参照し、本発明の実施の形態を詳細に説明する。
【００１５】
まず、図１から図８を参照し、本発明の第１の実施形態を説明する。図１は、ＦＥＴを複数段接続した４つのスイッチング素子からなるＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣの一例を示す回路図である。
【００１６】
ＤＰＤＴは、ＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２）を有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。
【００１７】
各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。
【００１８】
第１スイッチング素子ＳＷ１の一端（ＦＥＴ１−３）のドレイン電極（またはソース電極）は、第３スイッチング素子ＳＷ３の一端（ＦＥＴ３−３）のドレイン電極（またはソース電極）と接続し、第２スイッチング素子ＳＷ２の一端（ＦＥＴ２−３）のドレイン電極（またはソース電極）は、第４スイッチング素子ＳＷ４の一端（ＦＥＴ４−３）のドレイン電極（またはソース電極）と接続する。
【００１９】
第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−１、ＦＥＴ２−１）のソース電極（またはドレイン電極）は第１共通入力端子ＩＮ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−１、ＦＥＴ４−１）のソース電極（またはドレイン電極）は第２共通入力端子ＩＮ２に接続する。
【００２０】
また第１、第３スイッチング素子ＳＷ１、ＳＷ３に共通の第１出力端子ＯＵＴ１、およびまた第２、第４スイッチング素子ＳＷ２、ＳＷ４に共通の第２出力端子ＯＵＴ２を有する。尚、スイッチＭＭＩＣにおいては、ソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極はこれらを入れ替えても同様である。
【００２１】
第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４と、ロジック回路Ｌとは、入力信号ラインＩＬおよび反転信号ラインＲＬにより接続される。すなわち、第１スイッチング素子ＳＷ１と第４のスイッチング素子ＳＷ４のＦＥＴのゲート電極にはそれぞれコントロール抵抗ＣＲが接続し、入力信号ラインＩＬを介してロジック回路Ｌに接続する。ロジック回路Ｌの制御端子Ｃｔｌに入力された制御信号（入力信号）はそのまま入力信号ラインＩＬの信号となる。
【００２２】
また第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３のゲート電極もそれぞれコントロール抵抗ＣＲに接続し、反転信号ラインＲＬを介してロジック回路Ｌに接続する。ポイントＣＰはインバータ素子７０と反転信号ラインＲＬの接続点である。また、反転信号ラインＲＬには制御端子Ｃｔｌに印加された制御信号（入力信号）の反転信号が印加される。
【００２３】
コントロール抵抗ＣＲは、交流接地となる制御端子Ｃｔｌの直流電位およびロジック回路ＬのポイントＣＰの直流電位に対して、ゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲの抵抗値はそれぞれ５ＫΩ〜１０ＫΩ程度である。
【００２４】
第１実施形態のスイッチＭＭＩＣはロジック回路Ｌを備える。ロジック回路Ｌはインバータであり、構成は次のとおりである。
【００２５】
ロジック回路Ｌは、インバータ素子７０と、容量Ｃｒ、Ｃｉと、入力抵抗Ｒｉと、電源端子ＶＤＤと、制御端子Ｃｔｌと、接地端子ＧＮＤとから構成される。インバータ素子７０のソース電極は接地端子ＧＮＤに接続し、ドレイン電極は電源端子ＶＤＤに接続し、ゲート電極は入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。
【００２６】
インバータ素子７０はエンハンスメント型（Ｅ型）ＦＥＴ（以下Ｅ−ＦＥＴ）と負荷抵抗Ｒｌを接続してなる。すなわち詳細には、Ｅ−ＦＥＴのソース電極が接地端子ＧＮＤに接続し、Ｅ−ＦＥＴのドレイン電極がポイントＣＰに接続し、ポイントＣＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端が電源端子ＶＤＤに接続する。またＥ−ＦＥＴのゲート電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。
【００２７】
入力信号側となる制御端子Ｃｔｌと接地端子ＧＮＤ間には、雑音吸収および発振防止のため容量Ｃｉが接続する。また、反転信号ラインＲＬが接続し反転信号側となるポイントＣＰと、接地端子ＧＮＤ間には同じく雑音吸収および発振防止のために容量Ｃｒが接続されている。また入力抵抗Ｒｉは静電破壊防止、雑音吸収および発振防止のために配置されている。
【００２８】
ロジック回路Ｌ（インバータ回路）の動作は次のとおりである。制御端子Ｃｔｌに印加された制御信号（入力信号）はインバータにより反転され、ポイントＣＰに入力信号の反転信号が発生する。すなわち制御端子Ｃｔｌが３ＶのときはポイントＣＰは０Ｖとなり、制御端子Ｃｔｌが０ＶのときはポイントＣＰは３Ｖとなる。ロジック回路Ｌには保護素子２００が接続される。保護素子２００については後述する。
【００２９】
図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。制御端子Ｃｔｌに３Ｖが印加されるとき、制御端子Ｃｔｌの入力信号がゲート電極に入力される第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。これにより、第１共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。
【００３０】
一方ポイントＣＰの信号、すなわち反転信号０Ｖがゲート電極に入力される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。従って、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。
【００３１】
このようなＤＰＤＴでは、第１ＲＦポートと第２ＲＦポートを入れ替えて使用することができる。その場合には共通入力端子から出力端子へ向かう高周波信号の経路が逆向きとなる。
【００３２】
図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）のいずれでも良いが、ここでは主にＨＥＭＴを用いて説明する。
【００３３】
ＨＥＭＴの基板構造は、例えば半絶縁性ＧａＡｓ基板上にバッファ層、電子供給層、チャネル（電子走行）層、キャップ層等を積層したものである。また、ＨＥＭＴにおいては、バッファ層に達する絶縁化領域５０で分離することにより、動作領域１００、コントロール抵抗ＣＲ、負荷抵抗Ｒｌや入力抵抗Ｒｉなどの不純物領域を形成する。
【００３４】
第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４は、それぞれ３つのＦＥＴを直列接続したＦＥＴ群である。各スイッチング素子ＳＷ１〜ＳＷ４のゲート電極にはそれぞれ、コントロール抵抗ＣＲが接続されている。また第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続する第１共通入力端子パッドＩ１、第２共通入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２が基板の周辺に設けられている。
【００３５】
各スイッチング素子は、同様の構成であるので、以下第１スイッチング素子ＳＷ１について説明する。
【００３６】
ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はそれぞれ、３つの金属層により形成される。第１層目の金属層は、基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、２層目の金属層は、基板表面にショットキー接合を形成するゲート金属層（例えばＰｔ／Ｍｏ）２０である。また第３層目の金属層は、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）である。配線金属層は更に１層目の配線金属層３０と２層目の配線金属層４０がある。
【００３７】
動作領域１００上にオーミック金属層によって、第１ソース電極および第１ドレイン電極が形成される。尚、図２ではオーミック金属層は配線金属層３０と重なるために図示されていない。櫛状のゲート電極１７はゲート金属層２０により形成され、各櫛歯が第１ソース電極および第１ドレイン電極間に配置される。
【００３８】
第２ソース電極１５および第２ドレイン電極１６はオーミック金属層に重畳する１層目の配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０であり、それぞれ櫛状に形成される。又、各パッドは、１層目の配線金属層３０が基板表面に設けられ、その上層に２層目の配線金属層４０が形成された２層構造である。
【００３９】
ＦＥＴ１−１は左側から伸びる３本の配線金属層３０が第１共通入力端子パッドＩ１に接続される第２ソース電極１５であり、この下にオーミック金属層で形成される第１ソース電極がある。また右側から伸びる３本の配線金属層３０がＦＥＴ１−１の第２ドレイン電極１６であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が５本配置されている。
【００４０】
ＦＥＴ１−２では、左側から延びる３本の第２ソース電極１５は、ＦＥＴ１−１の第２ドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、右側から延びる４本の第２ドレイン電極１６は、ＦＥＴ１−３の第２ソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本の櫛状に配置されている。
【００４１】
ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００４２】
ＦＥＴ１−３は左側から伸びる３本の配線金属層３０が第２ソース電極１５であり、この下に第１ソース電極がある。また右側から伸びる櫛状の４本の配線金属層３０が、第１出力端子パッドＯ１に接続する第２ドレイン電極１６であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本配置されている。ゲート電極１７は、コントロール抵抗ＣＲおよび、１層目の配線金属層３０で形成された入力信号ラインＩＬを介して、制御端子パッドＣと接続する。  
【００４３】
第２ソース電極１５、第２ドレイン電極１６は動作領域１００外においてそれぞれの電極の櫛歯を配線し、窒化膜（ここでは不図示）上に延在している。
【００４４】
コントロール抵抗ＣＲは、前述の如く絶縁化領域５０により分離された不純物領域により構成され、本実施形態では高抵抗体とする。高抵抗体は、ＨＥＭＴ構造のキャップ層を除去し、下層の高シート抵抗値を有する半導体層のみを抵抗層としたものである。コントロール抵抗ＣＲは高周波信号の漏れを防止するため、高い抵抗値にする必要があるが、高抵抗体で構成することにより、短い距離で抵抗値を高めることができる。一方負荷抵抗Ｒｌや入力抵抗Ｒｉは精度の良い抵抗値を得るためＨＥＭＴ構造のキャップ層を除去しない不純物領域より構成されている。
【００４５】
また、各パッドＩ１、Ｉ２、Ｏ１、Ｏ２周辺の基板表面には、高周波信号の漏れを防ぎ、アイソレーション向上のため周辺不純物領域５１が配置される。また、各パッド−各ＦＥＴ間、各パッド−ソース（ドレイン）電極間、コントロール抵抗ＣＲ−コントロール抵抗ＣＲ間の基板表面にはフローティング電位の不純物領域５２が形成されている。フローティング電位の不純物領域５２によってもアイソレーションを向上させることができる。更に各櫛歯を配線し、窒化膜上に延在する第２ソース電極１５、および第２ドレイン電極１６の下方の基板表面にも不純物領域５２が設けられる。これらの周辺不純物領域５１、不純物領域５２も絶縁化領域５０により分離される。
【００４６】
尚、第２スイッチング素子ＳＷ２、第４スイッチング素子ＳＷ４のゲート電極に接続する反転信号ラインＲＬは、２層目の配線金属層４０により形成され、ロジック回路ＬのポイントＣＰに接続する。
【００４７】
ロジック回路Ｌは、チップの一辺に沿って電源端子ＶＤＤ、接地端子ＧＮＤ、制御端子Ｃｔｌにそれぞれ接続する電源端子パッドＶ、第１接地端子パッドＧ１、制御端子パッドＣが配置される。またこれらと並んで接地端子ＧＮＤに接続する第２接地端子パッドＧ２が配置される。そしてこれらのパッドの間に、入力抵抗Ｒｉおよびインバータ素子７０を配置する。
【００４８】
インバータ素子７０はＥ−ＦＥＴのドレイン電極と負荷抵抗Ｒｌの一端をポイントＣＰにて接続したものである。Ｅ−ＦＥＴと負荷抵抗Ｒｌは反転信号ラインＲＬにより接続される。
【００４９】
Ｅ−ＦＥＴは、第１〜第４スイッチング素子ＳＷ１〜ＳＷ４を構成するＦＥＴと同様である。すなわち、絶縁化領域５０で分離された動作領域１００上に配線金属層３０よりなる櫛状の第２ソース電極１１５および櫛状の第２ドレイン電極１１６が設けられる。これらは櫛歯を交互にかみ合わせるように配置され、その間にゲート金属層２０よりなるゲート電極１７が配置される。尚、第２ソース電極１１５および第２ドレイン電極１１６の下層には、オーミック金属層よりなる第１ソース電極及び第１ドレイン電極が配置されているが、ここでの図示は省略する。Ｅ−ＦＥＴの第２ドレイン電極１１６は、２層目の配線金属層４０よりなる反転信号ラインＲＬに接続する。反転信号ラインＲＬは第１接地端子パッドＧ１と容量Ｃｒ間に延在し、負荷抵抗Ｒｌの一端と接続する。
【００５０】
また、Ｅ−ＦＥＴの第２ソース電極１１５は、第１接地端子パッドＧ１に接続する。第１接地端子パッドＧ１は、負荷抵抗ＲｌとＥ−ＦＥＴの間に配置される。負荷抵抗Ｒｌの他端は、電源端子パッドＶに接続する。またＥ−ＦＥＴのゲート電極１１７は入力抵抗Ｒｉを介して制御端子パッドＣに接続する。負荷抵抗Ｒｌ、入力抵抗Ｒｉは絶縁化領域５０により分離された不純物領域である。
【００５１】
図では、Ｅ−ＦＥＴより下方が入力信号（制御信号）側となり、Ｅ−ＦＥＴより上方が、入力信号を反転した反転信号側となる。入力信号側の制御端子パッドＣおよび第２接地端子パッドＧ２に沿って容量Ｃｉが配置される。また反転信号側の第１接地端子パッドＧ１、電源端子パッドＶに沿って容量Ｃｒが配置される。
【００５２】
容量Ｃｉ、Ｃｒはそれぞれ基板表面に下部電極５５ｉ、５５ｒ（ここでは不図示）を設け、窒化膜６０を介して上部電極５６ｉ、５６ｒを配置したものである。下部電極５５ｉ、５５ｒは１層目の配線金属層３０により形成され、上部電極５６ｉ、５６ｒは２層目の配線金属層４０により形成される。入力信号ラインＩＬの配線金属層４０は、容量Ｃｉの上部電極５６ｉとコンタクトする。また反転信号ラインＲＬの配線金属層４０は、容量Ｃｒの上部電極５６ｒとコンタクトする。尚本実施形態の容量Ｃｉ、Ｃｒの下部電極５５ｉ、５５ｒは連続している。
【００５３】
更に、入力信号側の容量Ｃｉの下部電極５５ｉは第２制御端子パッドＧ２と接続する。すなわち下部電極５５ｉと第２制御端子パッドＧ２の下層の配線金属層３０は連続する。また、反転信号側の容量Ｃｒの下部電極５５ｒは第２制御端子パッドＧ２と接続する。すなわち下部電極５５ｒと第２制御端子パッドＧ２の下層の配線金属層３０は連続する。
【００５４】
電源端子パッドＶ、第１および第２接地端子パッドＧ１、Ｇ２、制御端子パッドＣの周辺の基板表面にはアイソレーション向上のため周辺不純物領域５１が配置される。また、容量Ｃｉ、Ｃｒの下部電極５５ｉ、５５ｒの周辺の基板表面にも周辺不純物領域５１が形成される。
【００５５】
尚、本実施形態の周辺不純物領域５１は、全て各パッドの周辺で、少なくとも一部がパッドとコンタクトするか、パッドから０μｍ〜５μｍ離間して配置される。パッドとコンタクトする場合は、パッドよりはみ出して設けられ、パッド下全面に設けられてもよい。このような配置により、周辺不純物領域５１は、各パッドと直流的に接続することができる。尚、下部電極５５ｉ、５５ｒの周辺不純物領域５１も同様である。
【００５６】
また、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２（第２ソース電極１５）とロジック回路Ｌ（容量Ｃｒ、Ｃｉ）の間の基板表面にもフローティング電位の不純物領域５２を配置し、アイソレーションを向上させる。
【００５７】
図３は、１組のソース電極、ゲート電極、ドレイン電極からなるＥ−ＦＥＴを示す図であり、図２のa−ａ線断面である。
【００５８】
基板は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３を積層したものである。電子供給層１３３とチャネル層１３５間には、スペーサ層１３４が配置される。
【００５９】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層１３３上には、障壁層１３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋型ＧａＡｓ層１３７を最上層に積層している。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
【００６０】
電子供給層１３３、障壁層１３６、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【００６１】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域５０によって分離することにより形成される。ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度の不純物領域といえる。
【００６２】
以下、ＨＥＭＴの動作領域１００とは、絶縁化領域５０で分離され、ＨＥＭＴの第１ソース電極１１３、第２ソース電極１１５、第１ドレイン電極１１４、第２ドレイン電極１１６およびゲート電極１１７が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、障壁層１３６、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００６３】
絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。尚、ＦＥＴがＧａＡｓ  ＭＥＳＦＥＴの場合には、絶縁化領域５０は、不純物領域が形成されない半絶縁基板の一部に相当する。
【００６４】
動作領域１００では図のごとく、高濃度不純物が添加されたキャップ層１３７を除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１１３、第１ドレイン電極１１４が接続し、その上層には１層目の配線金属層３０により第２ソース電極１１５、第２ドレイン電極１１６が形成される。
【００６５】
また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１３６を露出し、ゲート金属層２０をショットキー接続させてゲート電極１１７を形成する。
【００６６】
尚、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４を構成するＦＥＴも同様の構成である。
【００６７】
本実施形態は、ロジック回路Ｌに保護素子２００を接続するものであり、以下、保護素子２００について説明する。
【００６８】
図４は、保護素子２００を示す概要図である。保護素子２００は図の如く、近接する第１高濃度不純物領域２０１と第２高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１高濃度不純物領域２０１及びび第２高濃度不純物領域２０２は、基板に設けられる。
【００６９】
本明細書においては、以降これら高濃度不純物領域を、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明する。第１ｎ＋型領域２０１および第２ｎ＋型領域２０２は、静電エネルギーを通せる距離ｄ、例えば４μｍ程度離間して設けられる。その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の間には絶縁領域２０３が当接して配置される。
【００７０】
ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、基板に不純物をイオン注入して絶縁化した絶縁化領域、または半絶縁性基板の一部である。絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０３Ω・ｃｍ以上が望ましい。
【００７１】
保護素子２００の２端子を被保護素子に接続する。これにより保護素子２００が接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００７２】
第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、離間距離（絶縁領域２０３の厚み）が１０μｍ以上の場合には静電気にとって抵抗が大きく、保護素子２００間での放電が確実でない。また、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２の不純物濃度および絶縁領域の抵抗値も、上記の値が静電エネルギーの放電に適している。
【００７３】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域２０３を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域２０３を信号が通ることは無い。従って通常の動作では、保護素子２００は特性に何ら影響を及ぼさない。しかし静電気は瞬間的に高い電圧が印加される現象であり、その場合は４μｍの絶縁領域２０３を静電エネルギーが通り、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２間で放電する。
【００７４】
図３の如くＨＥＭＴ構造の場合には、キャップ層１３７が配置された領域が高濃度の不純物領域である。つまり、４μｍの幅の絶縁化領域５０で分離することにより、その両側の不純物領域が保護素子２００の第１ｎ＋型領域２０１および第２ｎ＋型領域２０２となる。
【００７５】
第１および第２ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更にそれらに接続する金属電極を設けても良い。
【００７６】
本実施形態では、この保護素子２００をロジック回路Ｌに接続する。ロジック回路Ｌを構成するＥ−ＦＥＴはそのサイズが小さく静電気に極めて弱い。また、容量ＣｉおよびＣｒも静電気に弱い。そこでこれらに保護素子２００を接続し、静電破壊を防止する。
【００７７】
すなわち保護素子２００はロジック回路Ｌの、制御端子Ｃｔｌ−接地端子ＧＮＤ間、ポイントＣＰ−接地端子ＧＮＤ間、および電源端子ＶＤＤ−接地端子ＧＮＤ間にそれぞれ接続する。
【００７８】
まず制御端子Ｃｔｌ−接地端子ＧＮＤ間に保護素子２００を接続する場合について説明する。本実施形態では、制御端子Ｃｔｌ−接地端子ＧＮＤ間に２つの保護素子２００を接続する。すなわち、制御端子パッドＣ−第２接地端子パッドＧ２間と、制御端子パッドＣ−容量Ｃｉ間である。
【００７９】
図５は、制御端子パッドＣ−第２接地端子パッドＧ２間に保護素子２００を接続した場合を示す図であり、図２のｂ−ｂ線断面図である。
【００８０】
前述の如く、制御端子パッドＣおよび第２接地端子パッドＧ２の周辺には、アイソレーション向上のため周辺不純物領域５１が配置される。図では、周辺不純物領域５１は端部が両パッドの端部からはみ出すように、両パッドの下方全面の基板表面に設けられる。両パッドの下の窒化膜６０は開口され、配線金属層３０と周辺不純物領域５１は直流的に接続（ショットキ接続）している。
【００８１】
また、２つの周辺不純物領域５１はイオン（Ｂ＋）注入による絶縁化領域５０により分離されている。すなわち、２つの周辺不純物領域５１をそれぞれ保護素子２００の２端子とし、これらの離間距離ｄを４μｍとすることにより、保護素子２００をできる。
【００８２】
ここでは例えば、制御端子パッドＣの周辺不純物領域５１が第１ｎ＋型領域２０１であり、第２接地端子パッドＧ２の周辺不純物領域５１が第２ｎ＋型領域２０２である。そしてこれらの間には絶縁化領域５０が配置され、これが保護素子２００の絶縁領域２０３となる。絶縁化領域５０の幅ｄを４μｍとすることにより、制御端子パッドＣ−第２接地端子パッドＧ２間に保護素子２００を接続することができる。尚、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を入れ替えても同様である。
【００８３】
図２の如く、制御端子パッドＣは入力抵抗Ｒｉを介してＥ−ＦＥＴのゲート電極１１７に接続している。また、第２制御端子パッドＧ２は容量Ｃｉの下部電極５５ｉに接続する。下部電極５５ｉは容量Ｃｒの下部電極５５ｒと連続し、第１接地端子パッドＧ１に接続する。第１接地端子パッドＧ１はＥ−ＦＥＴの第２ソース電極１１５と接続する。
【００８４】
すなわち、制御端子パッドＣ−第２接地端子パッドＧ２間に保護素子２００を接続することは、Ｅ−ＦＥＴのゲート電極−ソース電極間および容量Ｃｉの上部電極５６ｉ−下部電極５５ｉ間に保護素子２００を接続することとなる。この場合、制御端子パッドＣ、第２接地端子パッドＧ２は保護素子２００の金属電極となる。
【００８５】
既述の如く静電破壊からＦＥＴを保護する場合、弱い接合であるゲート電極のショットキ接合にかかる静電エネルギーを軽減すれば良い。本実施形態によれば、２つの高濃度不純物領域間に絶縁領域を配置した（以下ｎ−ｉ−ｎ型）保護素子２００をロジック回路Ｌの制御端子Ｃｔｌ−接地端子ＧＮＤ間に接続する。これにより、ロジック回路のＥ−ＦＥＴのゲート電極−ソース電極間のショットキ接合を静電気から保護できる。また同時に静電破壊に弱い容量Ｃｉも静電気から保護できる。
【００８６】
更に保護素子２００は、アイソレーション向上のために制御端子パッドＣ、第２接地端子パッドＧ２の周辺に配置された周辺不純物領域５１と、これらを分離するための絶縁化領域５０で構成される。これらは全てロジック回路Ｌの基本の構成要素である。すなわち、これらの構成要素の配置を工夫することによって、基本となる構成要素で静電破壊から保護することができる。つまりｐｎ接合ダイオードを保護ダイオードとする場合と異なり、特別な構成や工程を付加することなく、実現できる。
【００８７】
図６は、制御端子Ｃｔｌ−接地端子ＧＮＤ間に保護素子２００を接続する場合で、制御端子パッドＣ−容量Ｃｉ間に保護素子２００を接続した図であり、図２のｃ−ｃ線断面図である。
【００８８】
容量Ｃｉは下部電極５５ｉと上部電極５６ｉ間に誘電体となる窒化膜６０が配置される。そして下部電極５５ｉの周辺には周辺不純物領域５１が配置される。下部電極５５ｉの下の窒化膜６０は開口され下部電極５５ｉと周辺不純物領域５１は直流的に接続（ショットキ接続）している。一方制御端子パッドＣの周辺にも図５と同様に周辺不純物領域５１が配置され、これらは直流的に接続している。
【００８９】
例えば制御端子パッドＣの周辺不純物領域５１を保護素子２００の第１ｎ＋型領域２０１とし、下部電極５５ｉの周辺不純物領域５１を第２ｎ＋型領域２０２とし、これらを４μｍの幅ｄの絶縁化領域５０で分離する。これにより、制御端子パッドＣ−容量Ｃｉの下部電極（接地端子ＧＮＤ）間にｎ−ｉ−ｎ型の保護素子２００を接続したことになる。
【００９０】
制御端子パッドＣは入力抵抗Ｒｉを介してＥ−ＦＥＴのゲート電極１７に接続している。また、下部電極５５ｉは容量Ｃｒの下部電極５５ｒと連続し、第１接地端子パッドＧ１および第２接地端子パッドＧ２に接続する。第１接地端子パッドＧ１はＥ−ＦＥＴの第２ソース電極１１５と接続する。
【００９１】
すなわち、制御端子パッドＣ−容量Ｃｉの下部電極５５ｉ間に保護素子２００を接続することは、Ｅ−ＦＥＴのゲート電極−ソース電極間に保護素子２００を接続することとなる。
【００９２】
更に、図５および図６の何れの場合も、保護素子２００は容量Ｃｉの両端（上部電極５６ｉおよび下部電極５５ｉ）の間に接続されているため、容量Ｃｉの静電破壊をも防止することができる。
【００９３】
すなわち、図５および図６の如く保護素子２００を接続することにより、ロジック回路Ｌを構成するＥ−ＦＥＴおよび容量Ｃｉの静電破壊を防止できる。
【００９４】
次に、図７を参照しポイントＣＰ−接地端子ＧＮＤ間に保護素子２００を接続する場合について説明する。図７は図２のｄ−ｄ線断面図である。
【００９５】
ポイントＣＰに接続する反転信号ラインＲＬ（配線金属層４０）は第１接地端子パッドＧ１および容量Ｃｒ間に延在し負荷抵抗Ｒｌに接続する。本実施形態では、図７の如く、負荷抵抗ＲｌのポイントＣＰに近い部分と第１接地端子パッドＧ１間に保護素子２００を接続する。
【００９６】
負荷抵抗Ｒｌも絶縁化領域５０で分離された不純物領域である。また、第１接地端子パッドＧ１の周辺にも周辺不純物領域５１が配置され、これらは直流的に接続している。すなわち、例えば負荷抵抗Ｒｌを構成する不純物領域の一部を第１ｎ＋型領域２０１とし、第１接地端子パッドＧ１の周辺不純物領域５１を第２ｎ＋型不純物領域２０２とする。そしてこれらを幅が４μｍの絶縁化領域５０で分離することにより、ポイントＣＰ−第１接地端子パッドＧ１間に保護素子２００を接続したことになる。
【００９７】
ポイントＣＰはＥ−ＦＥＴの第２ドレイン電極１１６に接続する。そして第１接地端子パッドＧ１はＥ−ＦＥＴの第２ソース電極１１５に接続する。すなわちＥ−ＦＥＴのソース−ドレイン間に保護素子２００を接続し、この間を静電気から保護することができる。ＦＥＴにおいて最も静電破壊に弱いのはゲートショットキー接合である。しかし、特にインバータ素子７０を構成するＥ−ＦＥＴはサイズが小さく、ソース−ドレイン間も同様に静電破壊から保護することが望ましい。
【００９８】
またこの場合、第１接地端子パッドＧ１は容量Ｃｒの下部電極５５ｒと接続する。そして負荷抵抗Ｒｌは反転信号ラインＲＬによって容量Ｃｒの上部電極５６ｒと接続する。
【００９９】
すなわち、保護素子２００が容量Ｃｒの両端に接続されていることにもなり、容量Ｃｒをも静電気から保護することができる。
【０１００】
更に、電源端子ＶＤＤ−接地端子ＧＮＤ間に保護素子２００を接続する場合について説明する。
【０１０１】
図８は、電源端子パッドＶ−容量Ｃｒ間に保護素子２００を接続した場合を示す図であり、図２のｅ−ｅ線断面図である。
【０１０２】
この構造は、図６と同様である。すなわち電源端子パッドＶ周辺には周辺不純物領域５１が配置され、これらは直流的に接続している。一方、容量Ｃｒの下部電極５５ｒの周辺にも周辺不純物領域５１が配置され、これらは直流的に接続（ショットキ接続）している。そしてこれらの周辺不純物領域５１をそれぞれ第１ｎ＋型領域２０１、第２ｎ＋型領域２０２とし４μｍの幅の絶縁化領域５０で離間する。これにより、電源端子パッドＶ−容量Ｃｒ間に保護素子２００が接続される。
【０１０３】
容量Ｃｒの下部電極５５ｒは第１接地端子パッドＧ１と接続する。すなわち、回路上は電源端子ＶＤＤ−接地端子ＧＮＤ間に保護素子２００が接続されており、電源端子ＶＤＤに印加された静電気を接地端子ＧＮＤに逃がすことができる。
【０１０４】
また、電源端子パッドＶは負荷抵抗Ｒｌを介してインバータ素子７０を構成するＥ−ＦＥＴの第２ドレイン電極１１６に接続されている。すなわち、Ｅ−ＦＥＴのドレイン電極や容量Ｃｒに静電気が印加されることを防止している。
【０１０５】
このように、本実施形態では、図２に示すパターンでロジック回路Ｌを形成し、制御端子Ｃｔｌ−接地端子ＧＮＤ間、ポイントＣＰ−接地端子ＧＮＤ間、および電源端子ＶＤＤ−接地端子ＧＮＤ間にそれぞれ保護素子２００を接続する。これにより、インバータ素子７０を構成するＥ−ＦＥＴと、容量Ｃｉ、Ｃｒが外部からの静電気で破壊することを防止できる。
【０１０６】
次に、図９および図１０を参照して、本発明の第２の実施形態を説明する。図９は回路図であり、図１０は平面図である。
【０１０７】
第２の実施形態は、第２接地端子パッドＧ２を設けない場合である。容量Ｃｉの下部電極５５ｉおよび容量Ｃｒの下部電極５５ｒは連続し、第１接地端子パッドＧに接続する。すなわち、第１の実施形態（図２）における第２接地端子パッドＧ２がない場合であっても、ロジック回路Ｌは正常に動作する。第２の実施形態では、図２のｂ−ｂ線（図５）に示した保護素子２００が接続されないこととなる。しかし、図２のｃ−ｃ線（図６）の保護素子２００により、制御端子Ｃｔｌ−接地端子ＧＮＤ間を保護することができる。
【０１０８】
他の構成要素は第１実施形態と同様であるので説明は省略する。
【０１０９】
更に図１１から図１３を参照して、本発明の第３の実施形態を説明する。図１１は回路図であり、図１２は平面図であり、図１３は断面図である。
【０１１０】
第３の実施形態のインバータ素子７０は、Ｅ−ＦＥＴにディプレッション型ＦＥＴ（以下Ｄ−ＦＥＴ）を接続したＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）と呼ばれるものである。
【０１１１】
図１１のごとく負荷となるＤ−ＦＥＴと、スイッチングを行うＥ−ＦＥＴを反転信号ラインＲＬにより直列に接続する。Ｅ−ＦＥＴのゲート電極が制御端子Ｃｔｌに接続し、Ｄ−ＦＥＴのゲート電極およびソース電極がＥ−ＦＥＴのドレイン電極に接続する。またＤ−ＦＥＴのドレイン電極が電源端子ＶＤＤに接続する。
【０１１２】
図１２のごとく、ポイントＣＰにから配線金属層４０よりなる反転信号ラインＲＬを延在し、Ｅ−ＦＥＴとＤ−ＦＥＴを接続する。Ｅ−ＦＥＴは第１の実施形態と同様であるので説明は省略する。
【０１１３】
Ｄ−ＦＥＴも、絶縁化領域５０で分離された動作領域１００上に配線金属層３０よりなる櫛状の第２ソース電極１１５および櫛状の第２ドレイン電極１１６が設けられる。これらは櫛歯を交互にかみ合わせるように配置され、その間にゲート金属層２０よりなるゲート電極１１７が配置される。尚、第２ソース電極１１５および第２ドレイン電極１１６の下層には、オーミック金属層よりなる第１ソース電極及び第１ドレイン電極が配置されているが、ここでの図示は省略する。また、断面図も図３と同様である。
【０１１４】
Ｅ−ＦＥＴの第２ドレイン電極１１６は、２層目の配線金属層４０よりなる反転信号ラインＲＬに接続する。反転信号ラインＲＬの２層目の配線金属層４０は１層目の配線金属層３０に接続し、Ｄ−ＦＥＴの第２ドレイン電極１１６に接続する。
【０１１５】
第３実施形態は、ポイントＣＰ−接地端子ＧＮＤ間に保護素子２００を接続する場合において、Ｄ−ＦＥＴの第２ドレイン電極１１６と第１接地端子パッドＧ１間に保護素子２００を接続するものである。尚、Ｄ−ＦＥＴのソース電極およびドレイン電極を入れ替えても等価である。
【０１１６】
図１３は、図１２のｆ−ｆ線の断面図を示す。
【０１１７】
Ｄ−ＦＥＴの第２ドレイン電極１１６に接続する、１層目の配線金属層３０（反転信号ラインＲＬ）の下方には高濃度の不純物領域（ｎ＋型不純物領域）５３を形成する。ｎ+型不純物領域５３は、例えば周辺不純物領域５１などと同時に絶縁化領域５０により分離される。
【０１１８】
またｎ＋型不純物領域５３と対向する第１接地端子パッドＧ１の１辺側に周辺不純物領域５１を形成する。
【０１１９】
配線金属層３０下方の窒化膜６０に設けたコンタクトホールＣＨを介して、配線金属層３０とｎ＋型不純物領域５３がコンタクトする。両者はショットキ接続し、直流的に接続する。尚、両者をオーミック接続させても良い。また、第１接地端子パッドＧ１と周辺不純物領域５１も直流的に接続する。
【０１２０】
例えばｎ＋型不純物領域５３を第１ｎ＋型領域２０１とし、第１接地端子パッドＧ１の周辺不純物領域５１を第２ｎ＋型不純物領域２０２とする。そしてこれらを幅が４μｍの絶縁化領域５０で分離することにより、ポイントＣＰ−第１接地端子パッドＧ１間に保護素子２００を接続したことになる。
【０１２１】
すなわち、保護素子２００が容量Ｃｒの両端に接続されていることにもなり、容量Ｃｒをも静電気から保護することができる。
【０１２２】
他の構成要素については、第１実施形態と同様であるので説明は省略する。
【０１２３】
以上、ＨＥＭＴ構造について説明したが、本発明は、ＧａＡｓ半絶縁基板にイオン注入により不純物領域を形成したＧａＡｓ  ＭＥＳＦＥＴを用いてスイッチＭＭＩＣを形成した場合についても適用できる。
【０１２４】
平面図は図２および図１２と同様であり、図１４から図１７はそれぞれ図５から図８の断面図をイオン注入により形成した場合に対応する。また図１８は図１３の断面図をイオン注入により形成した場合に対応する。
【０１２５】
図示は省略するが、例えば動作領域１００は、ノンドープのＧａＡｓ基板に、イオン注入により形成したｎ型不純物領域であり、ソース領域１３７ｓおよびドレイン領域１３７ｄはイオン注入により形成したｎ＋型不純物領域である。またアイソレーション向上のための周辺不純物領域５１、フローティング電位の不純物領域５２はソース領域１３７ｓおよびドレイン領域１３７ｄと同時にイオン注入により形成したｎ＋型不純物領域であり、コントロール抵抗（高抵抗体）は動作領域１００と同時にイオン注入により形成したｎ型不純物領域である。
【０１２６】
すなわち、図１４および図１５の如く、制御端子パッドＣの周辺不純物領域５１と第２接地端子パッドＧ２の周辺不純物領域５１をそれぞれ保護素子２００の第１ｎ＋型不純物領域２０１、第２ｎ＋型不純物領域２０２とする（図１４）。また制御端子パッドＣの周辺不純物領域５１と容量Ｃｉの下層電極５５ｉの周辺不純物領域５１をそれぞれ保護素子２００の第１ｎ＋型不純物領域２０１、第２ｎ＋型不純物領域２０２とする（図１５）。そしてこれら場合、ノンドープＧａＡｓ基板２０３の一部が絶縁領域２０３となる。第１ｎ＋型不純物領域２０１および第２ｎ＋型不純物領域２０２を４μｍの離間距離ｄで配置することにより、制御端子Ｃｔｌ−接地端子ＧＮＤ間に保護素子２００を接続できる。
【０１２７】
また、図１６の如く、負荷抵抗Ｒｌもイオン注入により形成されたｎ＋型不純物領域となる。従って、負荷抵抗Ｒｌの一部と第１接地端子パッドＧ１の周辺不純物領域５１、およびＧａＡｓ基板の一部である絶縁領域２０３で保護素子２００が構成される。これによりポイントＣＰ−接地端子ＧＮＤ間に保護素子２００を接続できる。
【０１２８】
更に図１７の如く、電源端子パッドＶおよび容量Ｃｒの下部電極５５ｒのそれぞれの周辺不純物領域５１とＧａＡｓ基板２０３の一部によっても保護素子２００が構成される。これにより、電源端子ＶＤＤ−接地端子ＧＮＤ間に保護素子２００を接続できる。
【０１２９】
第３実施形態においてＧａＡｓ  ＭＥＳＥＴを採用する場合には、図１８の如く、反転信号ラインＲＬと直流的に接続するｎ＋型不純物領域５３をイオン注入により形成する。ｎ＋型不純物領域５３はソース領域１３７ｓおよびドレイン領域１３７ｄと同時に形成できる。そして、ｎ＋型不純物領域５３と第１接地端子パッドＧ１の周辺不純物領域５１、およびＧａＡｓ基板の一部である絶縁領域２０３で保護素子２００が構成される。これによりポイントＣＰ−接地端子ＧＮＤ間に保護素子２００を接続できる。
【０１３０】
またノンドープのＧａＡｓ基板に所定の不純物濃度を有するエピタキシャル層を積層し、絶縁化領域で分離することにより上記の不純物領域を形成してもよい。
【０１３１】
以上、ロジック回路を備えたＤＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポートおよび出力ポートが異なるスイッチ回路装置であれば良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
【図面の簡単な説明】
【０１３２】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための概要図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための回路図である。
【図１０】本発明を説明するための平面図である。
【図１１】本発明を説明するための回路図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための断面図である。
【図１４】本発明を説明するための断面図である。
【図１５】本発明を説明するための断面図である。
【図１６】本発明を説明するための断面図である。
【図１７】本発明を説明するための断面図である。
【図１８】本発明を説明するための断面図である。
【符号の説明】
【０１３３】
１０      オーミック金属層
１５      第２ソース電極
１６      第２ドレイン電極
１７      ゲート電極
２０      ゲート金属層
３０、４０      配線金属層
５０      絶縁化領域
５１      周辺不純物領域
５２      不純物領域
５３      ｎ＋型不純物領域
６０      窒化膜
７０      インバータ素子
１００    動作領域
１１３      第１ソース電極
１１５      第２ソース電極
１１４      第１ドレイン電極
１１６      第２ドレイン電極
１１７      ゲート電極
２００    保護素子
２０１    第１ｎ＋型領域
２０２    第２ｎ＋型領域
２０３    絶縁領域  
ＩＮ１      第１共通入力端子
ＩＮ２      第２共通入力端子
Ｃｔｌ      制御端子
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
Ｉ１        第１共通入力端子パッド
Ｉ２        第２共通入力端子パッド
Ｃ          制御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
ＣＲ        コントロール抵抗
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＳＷ３      第３スイッチング素子
ＳＷ４      第４スイッチング素子
ＣＰ        ポイント
Ｖ          電源端子パッド
Ｇ１        第１接地端子パッド
Ｇ２        第２接地端子パッド
ＧＮＤ      接地端子
ＶＤＤ      電源端子
Ｃｒ、Ｃｉ    容量
ＩＬ        入力信号ライン
ＲＬ        反転信号ライン
Ｒｉ        入力抵抗
Ｒｌ        負荷抵抗
Ｌ          ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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