(57)【要約】【課題】負帰還制御によっては、高速な抑制が困難な電源電圧の変動を、効果的に抑制する。【解決手段】ＤＵＴ２として良品を用意し、検査の種類を示すフラグ信号を利用して、電源電圧の変動が生じやすい検査の実施期間においてＡＤＣ１１２、メモリ１１３ａ，１１３ｂを動作させ、電源電圧の変動特性をモニタし、演算装置１１４にて、その変動特性とは逆の特性をもつ変動補償用データを作成し、メモリ１１３ｂに記憶させる。次に、検査対象のＤＵＴ２に対し、検査を実施し、電源電圧の変動が生じるポイントで、変動補償用データをアナログ信号に変換し、これにより生成される変動補償成分を、所定の電源電圧（Ｖａ）に重畳し、ＤＵＴ２に供給する。【選択図】  図１
2006023142.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩテスタによる半導体デバイスの電気特性を検査するためのＬＳＩテスタ用電源回路であって、
前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動特性とは逆の特性を有する変動補償用データを記憶する補償用データメモリと、
前記変動補償用データに基づいて生成した変動補償成分を重畳した電源電圧を前記半導体デバイスに供給する電源電圧供給手段と、
を備えるＬＳＩテスタ用電源回路。
【請求項２】
請求項１記載のＬＳＩテスタ用電源回路であって、
前記半導体デバイスに対する機能試験期間を検出する手段を有し、
前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における電源電圧の変動補償用データを記憶するＬＳＩテスタ用電源回路。
【請求項３】
請求項２記載のＬＳＩテスタ用電源回路であって、
前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動を予め設定した基準電圧との比較で検出する手段を有し、
前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における前記基準電圧を超える電源電圧の変動補償用データを記憶するＬＳＩテスタ用電源回路。
【請求項４】
請求項２記載のＬＳＩテスタ用電源回路であって、
前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動を予め対応付けたテストパターン発生器のアドレスとの比較で検出する手段を有し、
前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における前記アドレス区間の電源電圧の変動補償用データを記憶するＬＳＩテスタ用電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスタ用電源回路に関するものである。
【背景技術】
【０００２】
図２０は、従来のＬＳＩテスタ用電源回路の構成を示すブロック図である。ＬＳＩテスタ用電源回路１は、アンプ１００と、センスアンプ１２０とを備え、アンプ１００の出力を被測定デバイス２の電源端子２００に接続して電源電圧を供給する。また、被測定デバイス２の電源電圧の変動を検出するため、電源端子２００から、ＬＳＩテスタ用電源回路１のセンスアンプ１２０の入力端子に接続する。更にセンスアンプ１２０の出力をアンプ１００に負帰還がかかるように接続する。このように、被測定デバイス２の電源電圧を、センスアンプ１２０を用いて監視し、電源電圧の変動に対し、負帰還をかけて補正していた（例えば、特許文献１参照）。
【特許文献１】特開平７−２１８５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら上記従来のＬＳＩテスタ用電源回路の構成では、電圧変動が比較的に緩やかな場合は問題ないが、電源電流の急激な変化に対しては、帰還回路の閉ループ特性によって、図２１に示すように電源電圧の変動が発生するという問題点があった。特に、半導体デバイスの機能試験（ファンクションテスト）において、検査対象の回路のほとんどが一斉に動作するような場合には、電源ラインに大電流が流れ、電源電圧の大きな揺れが必ず発生し、帰還系の動作がこの変動に追従できずに、電源電圧の揺れが生じる。この電源電圧の揺れが収束しない状態で検査を実行すれば、その検査の信頼性を保てず、また、電源電圧の揺れが収まるのを待っていたのでは、半導体デバイスの検査に長時間を要することになる。
【０００４】
本発明は、ＬＳＩテスタから検査対象の半導体デバイスに供給される電源電圧の急峻な変動を効果的に抑制し、電源電圧の安定化を実現することができるＬＳＩテスタ用電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、ＬＳＩテスタによる半導体デバイスの電気特性を検査するためのＬＳＩテスタ用電源回路であって、前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動特性とは逆の特性を有する変動補償用データを記憶する補償用データメモリと、前記変動補償用データに基づいて生成した変動補償成分を重畳した電源電圧を前記半導体デバイスに供給する電源電圧供給手段とを備える。
【０００６】
帰還系による電源電圧の安定化方法（事後的な電源電圧の安定化方法）に代えて、事前補償方式の電源電圧安定化方法を採用する。すなわち、どの検査のどの部分において、大きな電源電圧の揺れが生じるかを事前に調査し、その調査に基づいて、その電源電圧の変動と逆特性を示す変動補償用データをあらかじめ算出し、補償用データメモリに記憶しておく。そして、実際の検査時に、変動補償成分が重畳された電源電圧を供給する。回路の一斉動作等に伴い発生する電源電圧の大きな変動は、変動補償成分によって瞬時に相殺される。よって、従来にない、非常に高速な電源安定化制御が実現され、電源電圧の安定供給が可能となる。
【０００７】
本発明において、前記半導体デバイスに対する機能試験期間を検出する手段を有し、前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における電源電圧の変動補償用データを記憶する。
【０００８】
大きな電源電圧変動は、機能試験（ファンクションテスト）時において発生しやすい。  そこで、機能試験の実施期間における変動補償用データのみを、補償用データメモリに記憶するようにし、メモリ容量の削減を図るものである。
【０００９】
さらに、本発明において、前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動を予め設定した基準電圧との比較で検出する手段を有し、前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における前記基準電圧を超える電源電圧の変動補償用データを記憶する。
【００１０】
予め設定した基準電圧との比較により大きな電源電圧の変動が検出された期間の変動補償用データのみを用意すればよい。つまり、機能試験期間内の、実際に変動が生じる期間に対応する変動補償データのみを用意するだけでよく、補償用データメモリの容量をさらに削減することができる。
【００１１】
また、本発明において、前記半導体デバイスに対して実施した電気特性検査で生じる電源電圧の変動を予め対応付けたテストパターン発生器のアドレスとの比較で検出する手段を有し、前記補償用データメモリは、前記半導体デバイスに対する機能試験期間における前記アドレス区間の電源電圧の変動補償用データを記憶する。
【００１２】
電源電圧の変動を予め対応付けたテストパターン発生器のアドレスとの比較により、機能試験期間内の、実際に変動が生じる期間に対応する変動補償データのみを用意するだけでよく、補償用データメモリの容量をさらに削減することができる。また、検査対象のデバイスの電源電圧が変動を開始するポイントと終了ポイントを予めシミュレーションによって正確に求め、これをテストパターン発生器のアドレスと対応づけることで、補償開始ポイントおよび終了ポイントを精度よく抽出して被検査デバイスの電源電圧変動を抑えることができ、高精度の電源安定化を実現することができる。
【発明の効果】
【００１３】
本発明によれば、回路の一斉動作等に伴い発生する電源電圧の大きな変動は、変動補償成分によって瞬時に相殺され、高速な電源安定化制御が実現される。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１におけるＬＳＩテスタ用電源回路の構成を示すブロック図である。図１において、参照符号１はＬＳＩテスタ用電源回路を示し、２は被測定デバイスを示す。ＬＳＩテスタ用電源回路１は、被測定デバイス２に電源を供給するためのアンプ１００と電源電圧補正手段１１０により構成されている。
【００１５】
電源電圧補正手段１１０は、被測定デバイス２が機能試験中であることを示すフラグレジスタ１１１と、前記フラグレジスタ１１１の出力により、被測定デバイス２が機能試験の間、前記被測定デバイス２の電源電圧をデジタル信号に変換するためのＡＤコンバータ１１２と、前記ＡＤコンバータ１１２の出力を記憶するためのメモリ１１３ａと、前記メモリ１１３ａに記憶されたＡＤコンバータ１１２の出力データをもとに、補正値を計算するための演算装置１１４と、前記演算装置１１４の演算結果を記憶するためのメモリ１１３ｂと、前記メモリ１１３ｂに記憶されたデータをアナログ信号に変換するためのＤＡコンバータ１１５により構成されている。
【００１６】
なお、モード信号により、前記メモリ１１３ａおよびメモリ１１３ｂのリード／ライト制御とＤＡコンバータ１１５の出力制御を行っている。また、被測定デバイス２の２００は電源端子である。また、ＬＳＩテスタ用電源回路１の各構成要素と、被測定デバイス２との接続関係は図１に示すとおりである。
【００１７】
以上のように構成された本発明の実施の形態１のＬＳＩテスタ用電源回路について、以下その動作について説明する。図１において、まず、ＬＳＩテスタ（図示せず）にて、被測定デバイス２の測定を開始する。このとき、被測定デバイス２は良品を使用する。また、モード信号により、ＤＡコンバータ１１５の出力はＯＦＦしておく。
【００１８】
ＬＳＩテスタは、コンタクトテスト、入力リークテスト、出力リークテスト、電源電流テスト、静止電源電流テスト、入力電流テスト、出力電流テストなどのＤＣテストと、機能試験などのファンクションテストを行う。この時、被測定デバイス２の電源電圧は前記のような各テスト項目に応じて必要な電源電圧が供給される。被測定デバイス２が機能試験を行っている時、機能試験期間中であることを示すため、ＬＳＩテスタよりフラグ信号を出力するようにテストプログラムを作成しておく。フラグレジスタ１１１は、前記フラグ信号を受けてＯＮするようになっている。
【００１９】
図２にフラグレジスタ１１１の入出力関係を示す。図２において、３００はＬＳＩテスタ内の命令デコーダであり、テストプログラムの命令コードを受けて、フラグ信号１（機能試験開始）、およびフラグ信号２（機能試験終了）信号を出力する。また、フラグレジスタ１１１は、フラグ信号１（機能試験開始）を受けてＯＮとなり、フラグ信号２（機能試験終了）を受けてＯＦＦとなるような回路構成となっている。
【００２０】
図３は、図２の回路におけるタイミングチャートである。図３（ａ）はフラグ信号１（機能試験開始）を、図３（ｂ）はフラグ信号２（機能試験終了）を、図３（ｃ）はフラグレジスタ１１１の出力を示す。
【００２１】
図４（ａ）に被測定デバイス２の電源端子２００における測定開始から測定終了までの電源電圧波形を示す。縦軸は電源電圧（Ｖ）を示し、横軸は時間（ｔ）を示す。なお、以降の図のタイミングチャートにおいても、縦軸は電源電圧（Ｖ）を示し、横軸は時間（ｔ）を示す。
【００２２】
図４（ａ）において、ｔｓは測定開始時刻、ｔｐは測定終了時刻を示す。また、ｔｄｃ１およびｔｄｃ２は、電流計や電圧計を使用した入力リークテストや出力リークテストなどのＤＣテスト期間を示し、ｔｆは機能試験を行うファンクションテスト期間を示している。図４（ｂ）はフラグレジスタ１１１の出力を示している。測定開始時刻ｔｓより測定を開始し、被測定デバイス２が機能試験期間（ｔｆ）の間ＯＮになり、測定終了時刻ｔｐで測定を終了する。なお、機能試験期間（ｔｆ）は、被測定デバイス２の仕様を保証するため、電源電圧を３条件に変化させ測定を行っており、それぞれ保証すべき電源電圧で測定が行われる。各電源電圧条件での測定期間をｔａ、ｔｂ、ｔｃとして表している。被測定デバイス２の測定において、機能試験の中で特に被測定デバイス２内の回路がほとんど全て動作状態になるようなテストパターンを実行した場合、電源電流が急激に増大し、電源電圧が変動する。
【００２３】
図５は、図４（ｂ）におけるｔａの期間を拡大したものである。図５において、ｐ１のポイントが、電源電流が急激に増大して、電源電圧が変動したポイントに当たる。ＡＤコンバータ１１２は、被測定デバイス２が機能試験期間（ｔｆ）中に、被測定デバイス２の電源電圧の値を適切な間隔でサンプリングして、データ変換を行う。
【００２４】
図６は、ＡＤコンバータ１１２が、被測定デバイス２の機能試験期間（ｔｆ）の中のｔａ期間をサンプリングする様子を示す。このＡＤコンバータ１１２で変換されたデータはメモリ１１３ａに記憶される。そして引き続き、各種必要な測定を行い、第一回目の測定を終了する。被測定デバイス２の測定が終了後、演算装置１１４により、メモリ１１３ａに記憶されたＡＤコンバータ１１２の出力データをもとに、被測定デバイス２の電源変動特性と逆特性を示す値を計算し、その計算結果をメモリ１１３ｂに記憶する。次に、被測定デバイス２を、実際に検査を行うデバイスに取り替える。また、モード信号により、ＤＡコンバータ１１５の出力をＯＮしておく。以降の検査はこの状態で行う。そして、ＬＳＩテスタにより第一回目と同様の測定を行う。被測定デバイス２が機能試験を開始した時、すなわちフラグレジスタ１１１の出力がＯＮになった時、メモリ１１３ｂは記憶されている逆特性の値を順次出力する。ＤＡコンバータ１１５は、メモリ１１３ｂから出力されたデータをアナログの値に変換する。
【００２５】
図７は、ＤＡコンバータ１１５から出力された波形を示す。ＤＡコンバータ１１５から出力された波形は、図１のアンプ１００に入力される。アンプ１００は、入力電圧ＶａにＤＡコンバータ１１５から出力された波形Ｖｂを加算して、Ｖｃを出力する。図８にこの様子を示す。図８において、（ａ）は入力電圧Ｖａ、（ｂ）はＤＡコンバータの出力Ｖｂ、（ｃ）はアンプ１１０の出力Ｖｃを示す。
【００２６】
図９は被測定デバイス２の電源端子２００の状態を示す。図９（ａ）は機能試験におけるテストパターンを実行した時の補正前の電源波形であるが、図９（ｂ）のように、補正を施した波形をアンプ１００から出力することにより、被測定デバイス２の電源端子２００には図９（ｃ）のような電源電圧を供給できる。
【００２７】
以上のように、本発明の実施の形態１によれば、機能試験時に被測定デバイス２の電源電圧変動を抑えることができ、安定な電源供給ができる。なお、本発明の実施の形態１の図1において、メモリ１１３ａおよびメモリ１１３ｂは、それぞれ個別に記載したが、ＡＤコンバータ１１２の出力データを記憶したアドレスと同じアドレスに演算装置１１４の演算結果を記憶することにより、メモリ１１３ａとメモリ１１３ｂは兼用できる。
【００２８】
（実施の形態２）
次に、本発明の実施の形態２によるＬＳＩテスタ用電源回路について、図１０を参照しながら説明する。なお、本発明の実施の形態２によるＬＳＩテスタ用電源回路は、本発明の実施の形態１における図１の構成要素のほかに、コンパレータ１１６が追加されたものである。また、２つのメモリ（１１３ａと１１３ｂ）は兼用し、メモリ１１３としている。なお、図１と同じ構成要素の説明は省略する。
【００２９】
図１１にコンパレータ１１６の構成を示す。図１１において、１１６ａは電圧比較器であり、ＬＳＩテスタ内で設定される基準電圧Ｖｔと、被測定デバイス２の電源電圧を比較し、被測定デバイス２の電源電圧が基準電圧Ｖｔより少ない場合、または被測定デバイス２の電源電圧が基準電圧Ｖｔを超えた場合にＯＮする。簡単のため、本発明の実施の形態２では被測定デバイスの電源電圧が基準電圧Ｖｔより少ない場合にＯＮするようにしている。
【００３０】
１１６ｂは、カウンタレジスタであり、フラグレジスタ１１１がＯＮしてから、電圧比較器１１６ａがＯＮするまでの期間“Ｈ”になり、後述するカウンタ１１６ｃの動作を制御する。１１６ｃは、カウンタであり、フラグレジスタ１１１がＯＮしてから、電圧比較器１１６ａがＯＮするまでの期間待機した後ＯＮし、ストップ信号を受けてＯＦＦする機能を有する。すなわち、この期間がＡＤコンバータ１１２およびメモリ１１３およびＤＡコンバータ１１５の動作範囲を決定している。なお、コンパレータ１１６の各構成要素の接続関係は、図１１に示すとおりである。
【００３１】
図１２は、図１１の構成におけるタイミングチャートである。図１２（ａ）はフラグレジスタ１１１の出力信号を、図１２（ｂ）は電圧比較器１１６ａの出力信号を、図１２（ｃ）はストップ信号を、図１２（ｄ）はカウンタレジスタ１１６ｂの出力信号を、図１２（ｅ）はカウンタ１１６ｃの出力信号を示す。
【００３２】
図１０に戻って、ＬＳＩテスタ用電源回路１の各構成要素と、被測定デバイス２との接続関係は図に示すとおりである。なお、モード信号により、コンパレータ１１６および前記メモリ１１３のリード／ライトおよびＤＡコンバータ１１５の出力の各制御を行っている。
【００３３】
以上のように構成された本発明の実施の形態２のＬＳＩテスタ用電源回路について、以下その動作について説明する。図１０において、まず、ＬＳＩテスタ（図示せず）にて、被測定デバイス２の測定を開始する。この場合、被測定デバイス２は良品を使用する。また、モード信号により、ＤＡコンバータ１１５の出力はＯＦＦしておく。ＬＳＩテスタは、コンタクトテスト、入力リークテスト、出力リークテスト、電源電流テスト、静止電源電流テスト、入力電流テスト、出力電流テストなどのＤＣテストと、機能試験などのファンクションテストを行う。この時、被測定デバイス２の電源電圧は前記の各テスト項目に応じて必要な電源電圧が供給される。被測定デバイス２の測定において、機能試験の中で特に被測定デバイス２内の回路がほとんど全て動作状態になるようなテストパターンを実行した場合、電源電流が急激に増大し、電源電圧が変動する。
【００３４】
図１３（ａ）は、機能試験期間であるｔａの期間を拡大したものである。図１３（ａ）において、ｐ２のポイントが、電源電流が急激に増大して、電源電圧が変動したポイントに当たる。コンパレータ１１６は、前記ｐ２のポイントからストップ信号を受けるまでの期間（ｔｄ１）ＯＮする信号を出力する。図１３（ｂ）に電圧比較器１１６ａの出力信号を、図１３（ｃ）にストップ信号を、図１３（ｄ）にコンパレータ１１６の出力信号を示す。なお、フラグレジスタがＯＮしてから、ｐ２のポイントまでに期間をｔ１とする。
【００３５】
ＡＤコンバータ１１２は、コンパレータ１１６の出力がＯＮの間、被測定デバイス２の電源電圧の値を適切な間隔でサンプリングしてデータ変換を行う。そしてメモリ１１３は、ＡＤコンバータ１１２の出力データを記憶する。なお、ｔｄ１の期間は、あらかじめ消費電力シミュレーションやオシロスコープによる観測などで求めておく。
【００３６】
図１４は、ｔｄ１期間にＡＤコンバータが被測定デバイス２の電源電圧の値をサンプリングする様子を示す。そして引き続き、各種必要な測定を行い、第一回目の測定を終了する。被測定デバイス２の測定が終了後、演算装置１１４により、メモリ１１３に記憶されたデータをもとに、被測定デバイス２の電源変動特性と逆特性を示す値を計算し、その値を再びメモリ１１３に記憶する。
【００３７】
次に、被測定デバイス２を、実際に検査を行うデバイスに取り替える。また、モード信号により、ＤＡコンバータ１１５の出力はＯＮしておく。以降の検査はこの状態で行う。  そして、ＬＳＩテスタで、第一回目と同様の測定を行う。被測定デバイス２が機能試験を開始し、ｔ１期間待機した後、メモリ１１３は記憶されている逆特性の値を順次出力する。ＤＡコンバータ１１５は、メモリ１１３から出力されたデータをアナログの値に変換する。
【００３８】
図１５は、ＤＡコンバータ１１５から出力されたｔｄ１期間の波形を示す。ＤＡコンバータ１１５から出力された波形は、図１０のアンプ１００に入力される。アンプ１１０は入力電圧ＶａにＤＡコンバータ１１５から出力された波形Ｖｂを加算して、Ｖｃを出力する。図１６にこの様子を示す。図１６において、（ａ）は入力電圧Ｖａ、（ｂ）はＤＡコンバータの出力Ｖｂ、（ｃ）はアンプ１１０の出力Ｖｃを示す。以降の動作は、本実施の形態１と同様のため、説明は省略する。
【００３９】
以上のように、本発明の実施の形態２によれば、コンパレータ１１６を設けることにより、被測定デバイス２が機能試験中でかつ、コンパレータ１１６がＯＮした時点から、メモリ１１３にＡＤコンバータ１１２の出力データを記憶するため、メモリ容量を削減でき、さらに被測定デバイス２の電源電圧変動を抑えることができ、安定な電源供給ができる。
【００４０】
（実施の形態３）
次に、本発明の実施の形態３によるＬＳＩテスタ用電源回路について、図１７を参照しながら説明する。なお、本実施の形態によるＬＳＩテスタ用電源回路は、実施の形態１における図１の構成要素からフラグレジスタ１１１を削除し、かつ、アドレス比較回路１１７を追加している。なお、図１と同じ構成要素の説明は省略する。アドレス比較回路１１７は、スタートアドレスとエンドアドレスを設定できるようになっており、ＬＳＩテスタのパターン発生器から出力されるパターンアドレスを順次比較し、スタートアドレスと一致した時にＯＮし、エンドアドレスと一致したときにＯＦＦする回路構成となっている。すなわち、この期間がＡＤコンバータ１１２およびメモリ１１３およびＤＡコンバータ１１５の動作範囲を決定している。なお、モード信号により、前記メモリ１１３のリード／ライト制御とＤＡコンバータ１１５の各出力制御を行っている。ＬＳＩテスタ用電源回路１の各構成要素と、被測定デバイス２との接続関係は図１７に示すとおりである。
【００４１】
以上のように構成された本発明の実施の形態３のＬＳＩテスタ用電源回路について、以下その動作について説明する。本発明の実施の形態３においては、あらかじめ測定前に、被測定デバイス２の機能試験に使用するテストパターンを用いて、消費電力シミュレーションを実施しておく。この消費電力シミュレーションにより、被測定デバイス２に急激に電源電流が流れるポイントおよび変動終了ポイントを算出しておく。これらのポイントは、被測定デバイス２の機能試験を行う時、テストパターンを発生するパターン発生器のアドレスとして一義的に決定される。簡単のため、このアドレスポイントを“ｐ３”および“ｐ４”とする。
【００４２】
図１７において、まず、アドレス比較回路１１７に、あらかじめ求めておいたアドレスｐ３（被測定デバイス２に急激に電源電流が流れるポイントに対応するパターン発生器のアドレスデータ）およびアドレスｐ４（変動終了ポイントに対応するパターン発生器のアドレスデータ）を設定する。そして、ＬＳＩテスタ（図示せず）にて、被測定デバイス２の測定を開始する。この場合、被測定デバイス２は良品を使用する。ＬＳＩテスタは、コンタクトテスト、入力リークテスト、出力リークテスト、電源電流テスト、静止電源電流テスト、入力電流テスト、出力電流テストなどのＤＣテストと、機能試験などのファンクションテストを行う。この時、被測定デバイス２には前記の各テスト項目に応じて必要な電源電圧が供給される。被測定デバイス２の測定において、機能試験の中で特に被測定デバイス２内の回路がほとんど全て動作状態になるようなテストパターンを実行した場合、電源電流が急激に増大し、電源電圧が変動する。
【００４３】
図１８は、機能試験期間であるｔａの期間を拡大したものである。図１８において、ｐ３のポイントが、電源電流が急激に増大して、電源電圧が変動したポイントに当たり、ｐ４のポイントが変動終了点に当たる。被測定デバイス２が機能試験期間中、パターン発生器のアドレスと、あらかじめ設定されたアドレス（ｐ３およびｐ４）が順次比較される。  パターン発生器がｐ３のアドレスを出力すると、アドレス比較回路１１７がＯＮになり、ＡＤコンバータ１１２が変換を開始する。これと同時にメモリ１１３は、ＡＤコンバータ１１２から出力されたデータを順次記憶する。また、パターン発生器がｐ４のアドレスを出力すると、アドレス比較回路１１７がＯＦＦになり、ＡＤコンバータ１１２およびメモリ１１３の動作が終了する。そして、引き続き、各種必要な測定を行い、第一回目の測定を終了する。
【００４４】
被測定デバイス２の測定が終了後、演算装置１１４により、メモリ１１３に記憶されたデータをもとに、被測定デバイス２の電源変動特性と逆特性を示す値を計算し、その値を再びメモリ１１３に記憶する。次に、被測定デバイス２を、実際に検査を行うデバイスに取り替える。また、モード信号により、ＤＡコンバータ１１５の出力はＯＮしておく。以降の検査はこの状態で行う。そして、ＬＳＩテスタで、第一回目と同様の測定を行う。
【００４５】
被測定デバイス２が機能試験を開始し、アドレス比較回路があらかじめ設定されたアドレスと一致した時、すなわちｐ３ポイントになった時、メモリ１１３は、記憶されている逆特性の値を順次出力する。ＤＡコンバータ１１５は、メモリ１１３から出力されたデータをアナログの値に変換する。ＤＡコンバータ１１５から出力された波形は、アンプ１００に入力される。アンプ１１０は入力電圧ＶａにＤＡコンバータ１１５から出力された波形Ｖｂを加算して、Ｖｃを出力する。図１９にこの様子を示す。図１９において、（ａ）は入力電圧Ｖａ、（ｂ）はＤＡコンバータの出力Ｖｂ、（ｃ）はアンプ１１０の出力Ｖｃを示す。以降の動作は、本実施の形態１と同様のため、説明は省略する。
【００４６】
以上のように、本発明の実施の形態３によれば、ＡＤコンバータ１１２の出力データを記憶する期間を短縮できるため、メモリ容量を削減でき、かつ、被測定デバイス２の電源電圧が変動を開始するポイントと終了ポイントをあらかじめシミュレーションによって正確に求めることができるため、補正開始ポイントおよび終了ポイントを精度よく抽出して被測定デバイス２の電源電圧変動を抑えることができ、安定な電源供給ができる。
【産業上の利用可能性】
【００４７】
本発明のＬＳＩテスタ用電源回路は、回路の一斉動作等に伴い発生する電源電圧の大きな変動は、変動補償成分によって瞬時に相殺され、高速な電源安定化制御が実現されるという効果を有し、ＬＳＩテスタ用の電源回路等として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１におけるＬＳＩテスタ用電源回を示すブロック図
【図２】本発明の実施の形態１におけるフラグレジスタの入出力関係を示すブロック図
【図３】本発明の実施の形態１におけるフラグレジスタの動作を示すタイミングチャート
【図４】被測定デバイスの電源電圧とフラグレジスタの出力を示すタイミングチャート
【図５】本発明の実施の形態１における被測定デバイスの電源電圧変動を示す図
【図６】本発明の実施の形態１における被測定デバイスの電源電圧をＡＤコンバータでサンプリングする様子を示す図
【図７】本発明の実施の形態１におけるＤＡコンバータの出力を示す図
【図８】本発明の実施の形態１におけるアンプの入出力波形を示す図
【図９】本発明の実施の形態における被測定デバイスの電源電圧補正関係を示す図
【図１０】本発明の実施の形態２におけるＬＳＩテスタ用電源回を示すブロック図
【図１１】本発明の実施の形態２におけるコンパレータの構成を示すブロック図
【図１２】本発明の実施の形態２におけるコンパレータのタイミングチャート
【図１３】本発明の実施の形態２における被測定デバイスの電源電圧波形とコンパレータのタイミング関係を示す図
【図１４】本発明の実施の形態２における被測定デバイスの電源電圧をＡＤコンバータでサンプリングする様子を示す図
【図１５】本発明の実施の形態２におけるＤＡコンバータの出力を示す図
【図１６】本発明の実施の形態２におけるアンプの入出力波形を示す図
【図１７】本発明の実施の形態３におけるＬＳＩテスタ用電源回を示すブロック図
【図１８】本発明の実施の形態３における被測定デバイスの電源電圧変動を示す図
【図１９】本発明の実施の形態３におけるアンプの入出力波形を示す図
【図２０】従来のＬＳＩテスタ用電源回を示す図
【図２１】被測定デバイスの電源電圧の変動を示すタイミングチャート
【符号の説明】
【００４９】
１  電源
２  被測定デバイス
１００  アンプ
１１０  補正手段
１１１  フラグレジスタ
１１２  ＡＤコンバータ
１１３  メモリ
１１４  演算装置
１１５  ＤＡコンバータ
１１６  コンパレータ
１１７  アドレス比較回路
１２０  センスアンプ
３００  命令デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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