(57)【要約】【課題】ＬＳＩに内蔵された電気的書き込み型のヒューズのデータを正確に読み出し、ヒューズデータを用いる回路の設計・プロセスマージンや信頼性の向上を図る。【解決手段】電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶第１のヒューズ素子１１と、第１のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第２のヒューズ素子１２と、第１のヒューズ素子のデータを読み出す前に第２のヒューズ素子の両端間に一定電圧を印加してデータを読み出し、その読み出し結果に基づいて第１のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路１３と、第１のヒューズ素子のデータを読み出す際、第１のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路１４を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される第１のヒューズ素子と、
前記第１のヒューズ素子と同等の特性を有し、前記第１のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第２のヒューズ素子と、
前記第１のヒューズ素子のデータを読み出す前に前記第２のヒューズ素子の両端間に一定電圧を印加して前記第２のヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記第１のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路と、
前記第１のヒューズ素子のデータを読み出す際、前記第１のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路
とを具備したことを特徴とする半導体集積回路。
【請求項２】
前記読み出しトリム値自動調整回路は、
前記第２のヒューズ素子として、第１のデータの書き込みを行った第１のデータ調整用のヒューズおよび第１のデータの書き込みを行っていない第２のデータ調整用のヒューズを有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記読み出しトリム値自動調整回路は、前記第２のヒューズ素子のデータを読み出す際、前記第２のヒューズ素子の両端間に一定電圧を印加した後の相異なる複数の読み出しタイミング毎に所定の判定基準電圧に対するヒューズ両端間電圧の高低関係を検出し、前記第１のヒューズ素子に対する読み出しタイミングを指定するトリム値を出力することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記読み出しトリム値自動調整回路は、前記第２のヒューズ素子のデータを読み出す際、前記第２のヒューズ素子の両端間に一定電圧を印加した後の所定の読み出しタイミングにおいて判定基準電圧に対するヒューズ両端間電圧の高低関係を検出し、前記第１のヒューズ素子に対する読み出し時の所望の判定基準電圧を指定するトリム値を出力することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記読み出しトリム値自動調整回路は、
前記第２のヒューズ素子として、第１のデータの書き込みを行った第１のデータ調整用のヒューズおよび第１のデータの書き込みを行っていない第２のデータ調整用のヒューズとを複数対有し、
前記複数の第１のデータ調整用のヒューズに対応して設けられた複数の第１のデータ調整用ヒューズデータ読み出し回路と、前記複数の第１のデータ調整用ヒューズデータ読み出し回路の各出力の論理和処理を行い、処理結果を出力する第１のデータ調整用の論理回路と、前記複数の第２のデータ調整用のヒューズに対応して設けられた複数の第２のデータ調整用ヒューズデータ読み出し回路と、前記複数の第２のデータ調整用ヒューズデータ読み出し回路の各出力の論理積処理を行い、処理結果を出力する第２のデータ調整用の論理回路とを有し、前記各論理回路の出力を前記第２のヒューズ素子のデータとして読み出すことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書き込み型のヒューズ素子を有する半導体集積回路に係り、特にヒューズデータの読み出しパラメータを自動調整する回路に関する。
【背景技術】
【０００２】
半導体集積回路に内蔵された電気的書き込み型のヒューズ素子（以下、ヒューズと記す）として、ゲート酸化膜破壊型、ＤＴ(Deep trench) 酸化膜破壊型、ポリシリコン溶断型などが知られている。
【０００３】
上記したような電気的書き込み型のヒューズにおいて、予めデータ“１” の書き込みを行った“１” ヒューズ（データ“１” を記憶したヒューズ）と、予めデータ“１” の書き込みを行っていない“０” ヒューズ（データ“０” を記憶したヒューズ）とでは抵抗値差が存在する。
【０００４】
図９は、電気的書き込み型のヒューズの両端間に一定電圧を印加した時のヒューズ両端間電圧の立上がり特性を示したものである。
【０００５】
電圧印加後において、“１” ヒューズの両端間電圧は、“０” ヒューズの両端間電圧と比べて、電圧印加時からの経過時間に対してよりも上昇速度が速く、しかも、大きな値まで達し、電圧印加時から一定時間経過後には両者間の抵抗値差に応じて両者間に所定以上の電圧差が生じる。
【０００６】
したがって、上記ヒューズのデータ“1”/“0” を読み出す際、通常は、電圧印加後のある読み出しタイミングにおいてある判定基準電圧（リファレンス電位）に対するヒューズ両端間電圧の高低関係を検出することにより、“1” ヒューズであるか“０” ヒューズであるかを判定（“１”/“０” 判定）している。この場合に使用される従来のヒューズデータ読み出し回路は、電圧印加後にヒューズ両端間電圧を検出するための読み出しタイミングおよび判定基準電圧が固定されていた。
【０００７】
ところで、半導体集積回路のプロセス世代が進むにつれ、電圧印加時から一定時間経過後における“1” ヒューズと“0” ヒューズとの抵抗値差は小さくなる傾向にあり、また、集積回路設計の初期段階においてヒューズの特性を全て把握しきれない等の問題がある。
【０００８】
しかし、従来例のように、電圧印加後にヒューズ両端間電圧を検出するための読み出しタイミングおよび判定基準電圧が固定されていると、読み出しタイミングおよび判定基準電圧が適切でない場合には、ヒューズデータを用いる回路の設計のやり直しを必要とする等の問題を生じる。
【０００９】
なお、特許文献１には、１つ以上のヒューズからなるトリミング回路を、決定された最適トリムビットシーケンスにしたがってオフライン動作モードで永久的に調整する技術が開示されている。
【特許文献１】特開２００２−２３１８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した従来の問題点を解決すべくなされたもので、内蔵された電気的書き込み型のヒューズのデータを正確に読み出すことができ、ヒューズデータを用いる回路の設計・プロセスマージンや信頼性の向上を図り得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様の半導体集積回路は、電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される第１のヒューズ素子と、前記第１のヒューズ素子と同等の特性を有し、前記第１のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第２のヒューズ素子と、前記第１のヒューズ素子のデータを読み出す前に前記第２のヒューズ素子の両端間に一定電圧を印加して前記第２のヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記第１のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路と、前記第１のヒューズ素子のデータを読み出す際、前記第１のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路とを具備している。
【００１２】
本発明の第２の態様の半導体集積回路は、電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出されるヒューズ素子と、前記ヒューズ素子のデータを読み出す前に前記ヒューズ素子の両端間に一定電圧を印加して前記ヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記ヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力し、当該トリム値に基づいて前記ヒューズ素子のデータを読み出す読み出しトリム値自動調整・ヒューズデータ読み出し回路とを具備している。
【発明の効果】
【００１３】
本発明の半導体集積回路によれば、内蔵された電気的書き込み型のヒューズのデータを正確に読み出すことができ、ヒューズデータを用いる回路の設計・プロセスマージンや信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１５】
＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態における読み出しトリム自動調整可能なヒューズデータ読み出し回路の一例を示す。
【００１６】
データヒューズ（第１のヒューズ素子）１１は、電気的書き込みの有無に依存する抵抗値の差異によりデータ“１” またはデータ“０” を記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される電気的書き込み型のヒューズである。
【００１７】
読み出しトリム調整用ヒューズ（第２のヒューズ素子）１２は、データヒューズ１１に対する読み出し条件を決定するために設けられ、データヒューズ１１と同等の特性を有する。
【００１８】
読み出しトリム値自動調整回路１３は、予め調整用ヒューズ１２に対してデータ読み出しを行い、その結果に基づいてデータヒューズ１１に対する最適な所望の読み出し条件、つまり読み出しタイミングや、判定基準電圧などを指定するトリム値を出力する。
【００１９】
ヒューズデータ読み出し回路１４は、データヒューズ１１の両端間に一定電圧を印加し、読み出しトリム値自動調整回路１３から供給されるトリム値に基づいてデータ“1” /“０” を読み出す。
【００２０】
ここで、予めデータ“1” の書き込みを行った“1” ヒューズ（データ“1” を記憶したヒューズ）と、予めデータ“1” の書き込みを行っていない“０” ヒューズ（データ“０” を記憶したヒューズ）とは抵抗値差が存在する。ヒューズの両端間に一定電圧を印加した時の両端間電圧の立上がり特性は、図９を参照して前述したような特性を示す。即ち、電圧印加後の“1” ヒューズの両端間電圧は、“０” ヒューズの両端間電圧と比べて、電圧印加時からの経過時間に対してよりも上昇速度が速く、しかも、大きな値まで達し、電圧印加時から一定時間経過後には両者間の抵抗値差に応じて両者間に所定以上の電圧差が生じる。
【００２１】
従って、データヒューズ１１のデータ“1”/“０” を読み出す際、電圧印加後のある読み出しタイミングにおいてある判定基準電圧（リファレンス電位）に対するヒューズ両端間電圧の高低関係を検出することにより、“1” ヒューズであるか“０” ヒューズであるかが判定（“1”/“０”判定）できる。
【００２２】
本例では、データヒューズ１１の両端間に一定電圧を印加した後のヒューズ両端間電圧の読み出しタイミングが、読み出しトリム値自動調整回路１３により最適に設定制御される。これにより、データヒューズ１１のデータ“1”/“０” を正確に読み出すことができ、ヒューズデータを用いる回路の設計・プロセスマージンや信頼性が向上する。
【００２３】
電気的書き込み型のヒューズであるデータヒューズ１１として、ゲート酸化膜破壊型、ＤＴ(Deep trench) 酸化膜破壊型、ポリシリコン溶断型などが知られている。
【００２４】
図２（ａ）は、ゲート酸化膜破壊型のヒューズの構成を模式的に示している。このヒューズは、ＭＯＳトランジスタ２１のソース・ドレイン接続ノードＡとゲートノードＢとの間に高電圧を印加することにより、ゲート絶縁膜２２を破壊して（破壊部分をＤＳと表示した）データ書き込みを行うものであり、書き込み後はノードＡ・Ｂ間が短絡状態になるanti-fuse である。
【００２５】
図２（ｂ）は、ＤＴ酸化膜破壊型のヒューズの構成を模式的に示している。このヒューズは、半導体基板２３内に形成された深いトレンチ(Deep trench) の内部にゲート絶縁膜２４を介して埋め込まれたポリシリコン電極２５側のノードＡと基板側ノードＢとの間に高電圧を印加することにより、絶縁膜２４を破壊して（破壊部分をＤＳと表示した）データ書き込みを行うものであり、書き込み後はノードＡ・Ｂ間が短絡状態になるanti-fuse である。
【００２６】
図２（ｃ）は、ポリシリコン溶断型のヒューズの構成を模式的に示している。このヒューズは、半導体基板上に形成されたポリシリコンヒューズ２６の両端ノードＡ・Ｂ間に高電圧を印加して大電流を流すことにより、ポリシリコンヒューズ２６を溶断して（溶断部分をＤＳと表示した）データ書き込みを行うものであり、書き込み後はノードＡ・Ｂ間が開放状態になる。
【００２７】
以下、読み出しトリム値自動調整回路１３の構成および動作を詳細に説明する。図３は、図１中の読み出しトリム値自動調整回路１３および調整用ヒューズ１２の構成の一例を概略的に示している。また、図４は、図３に示した読み出しトリム値自動調整回路によるトリム値の自動調整動作の概要を示している。
【００２８】
調整用ヒューズ１２は、“０” 調整用のヒューズ１２０と、“１” 調整用のヒューズ１２１）の２本の調整用ヒューズを有する。読み出しトリム値自動調整回路１３は、２つの調整用ヒューズデータ読み出し回路３１０，３１１、タイミングトリム回路３２、および自動調整回路３３を有する。
【００２９】
自動調整回路３３は、２つの調整用ヒューズデータ読み出し回路３１０，３１１の各出力（調整用ヒューズ１２０，１２１の読み出し結果）を対応して一時的に保持する２つのシフトレジスタ３４０，３４１と、この２つのシフトレジスタの内容を比較し、最適なトリム値を判定して出力する比較判定回路３５と、タイミングトリム回路３２を制御するコントローラ３６とからなる。
【００３０】
コントローラ３６は、２本の調整用ヒューズ１２０，１２１に対するデータの読み出しを行う際、クロック信号CLKを受けてタイミングトリム回路３２を制御する。タイミングトリム回路３２は、２つの調整用ヒューズデータ読み出し回路３１０，３１１による２本の調整用ヒューズ１２０，１２１に対する読み出しタイミングを順次ずらして複数回設定（スキャン）する。
【００３１】
２つの調整用ヒューズデータ読み出し回路３１０，３１１は、２本の調整用ヒューズ１２０，１２１に対してそれぞれ両端間に一定電圧を印加した後に、タイミングトリム回路３２により制御される各読み出しタイミング毎にヒューズ両端間電圧の読み出しを行い、ヒューズ両端間電圧がある判定基準電圧より大きいか小さいかを検出し、大きければデータ“１” 、小さければデータ“０” と判定する。
【００３２】
図５（ａ）は、図３中の調整用ヒューズデータ読み出し回路３１０，３１１のうちの１つを取り出して一例を示している。
【００３３】
調整用ヒューズデータ読み出し回路は、調整用ヒューズ１２の状態に電位が依存するノード、例えば調整用ヒューズの一端側の電圧および判定基準電圧VREFとが入力する一対の入力用のPMOSトランジスタＴ１，Ｔ２と、この入力用のPMOSトランジスタＴ１，Ｔ２に接続されたCMOS型のセンスアンプ(Sense Amp) ＡＭＰと、タイミング信号SAEnを受けて入力用のPMOSトランジスタおよびセンスアンプの動作の可否を制御する活性化制御用のPMOSトランジスタＴ３とからなる。
【００３４】
そして、タイミング信号SAEnを受けて調整用ヒューズ１２側からの入力電圧と判定基準電圧VREFとの大小関係が比較判定され、判定結果がセンスアンプＡＭＰにより検知され、相補的なヒューズデータFDt,FDc が出力される。
【００３５】
図５（ｂ）は、図３中の調整用ヒューズデータ読み出し回路３１０，３１１のうちの１つを取り出して他の例を示している。
【００３６】
この調整用ヒューズデータ読み出し回路は、調整用ヒューズ１２の状態に電位が依存するノード、例えば調整用ヒューズの一端側の電圧がゲートに入力する入力用のNMOSトランジスタＴ４と、このトランジスタの出力ノード（ドレイン）の電圧が入力し、クロック信号CLKを受けて動作するフリップフロップ回路ＦＦとからなる。この回路では、入力用のNMOSトランジスタＴ４の閾値電圧とフリップフロップ回路ＦＦの閾値電圧とにより判定基準電圧VREFが決定され、この判定基準電圧VREFの値は固定となる。
【００３７】
そして、調整用ヒューズ１２側からの入力電圧と判定基準電圧VREFとの大小関係が比較判定され、この判定結果がクロック信号CLKのタイミングでフリップフロップ回路ＦＦに取り込まれてラッチされ、ヒューズデータFDt として出力される。
【００３８】
図３中の２つのシフトレジスタ３４０，３４１は、対応して２つの調整用ヒューズデータ読み出し回路３１０，３１１から入力する各判定結果（判定データ）をクロック信号CLKに同期して格納（ラッチ）する。
【００３９】
比較判定回路３５は、２つのシフトレジスタ３４０，３４１の各内容（Ｎビット、本例では１６ビット）を比較し、２本の調整用ヒューズ１２０，１２１の両方のデータ読み出しが成功する読み出しタイミングの例えば真ん中のタイミング値を算出し、例えばｌｏｇ2 Ｎビット（本例では４ビット）の最適トリム値として出力する。具体的には、“０”調整用のシフトレジスタ３４０からのデータに対しては“０” 期待値との比較を行い、"1"調整用のシフトレジスタ３４１からのデータに対しては"1" 期待値との比較を行い、それぞれの比較結果がＯＫ（パス）となるタイミング範囲内の中心の値を出力する。
【００４０】
上記したように図３に示した読み出しトリム値自動調整回路においては、調整用ヒューズ１２０，１２１に対するデータ読み出しを行う際、調整用ヒューズに対する読み出しタイミングをスキャンしてヒューズデータを読み出した結果がシフトレジスタに一時記憶され、この記憶結果に基づいてデータ"0"/"1" の両方の読み出しが成功する読み出しタイミングを指定する最適トリム値を比較判定回路で算出して出力される。この比較判定回路は、組み合わせ回路であるので、最適トリム値を見つける回路を柔軟に構成することができる。
【００４１】
＜第２の実施形態＞
図６は、本発明の第２の実施形態における読み出しトリム値自動調整回路１３の一例を調整用ヒューズ１２と共に概略的に示している。
【００４２】
第２の実施形態の読み出しトリム値自動調整回路１３では、自動調整回路３３ａが設けられる。この自動調整回路３３ａは、図３に示した自動調整回路３３と比べて、２つのシフトレジスタに代えて２つのカウンタ回路、例えばダウンカウンタ(Counter0,Counter1) ６４０，６４１を用いており、比較判定回路に代えて加算器、例えば全加算器(Full Adder)６５を用いている点が異なる。
【００４３】
本例では、ダウンカウンタ６４０，６４１としてｌｏｇ2 Ｎビット（本例では４ビット、Ｎは読み出しタイミングのスキャン数）のカウンタを用いており、初期値は0 である。
【００４４】
２本の調整用ヒューズ１２０，１２１からデータを読み出す際、２本の調整用ヒューズ１２０，１２１に対する読み出しタイミングをスキャンしてヒューズデータを読み出した結果（“０” または“１”）が２つのダウンカウンタ６４０，６４１に入力される。ダウンカウンタ６４０，６４１は、入力データが“１”になる毎にカウント出力が 0→15→14…と変化する。
【００４５】
そして、スキャン後に、“１” 調整用ヒューズ１２１に対応するダウンカウンタ６４１のカウント出力が例えば２を保持し、“０” 調整用ヒューズ１２０に対応するダウンカウンタ６４０のカウント出力が例えば14を保持した場合、全加算器６５で上記２つのカウント出力値が加算される。そして、最下位ビットは無視され、２つのカウント出力値の真ん中の値が最適トリム値として出力される。なお、ダウンカウンタ６４０，６４１の初期値を調整することで、最適トリム値を微調整してもよい。
【００４６】
＜第３の実施形態＞
図７は、本発明の第３の実施形態における読み出しトリム値自動調整回路１３の構成の一例を調整用ヒューズ１２と共に概略的に示している。
【００４７】
本例では調整用ヒューズ１２として、“０” 調整用のヒューズ１２０と、“１” 調整用のヒューズ１２１がそれぞれ複数設けられる。これに対応して、読み出しトリム値自動調整回路１３の自動調整回路３３ｂには、“０” 調整用ヒューズデータ読み出し回路３１０および“１” 調整用ヒューズデータ読み出し回路３１１が複数設けられる。さらに、自動調整回路３３ｂには、複数の“０” 調整用ヒューズデータ読み出し回路３１０の各出力の論理和処理を行う“０” 調整用の論理回路６６０と、複数の“１” 調整用ヒューズデータ読み出し回路３１１の各出力の論理積処理を行う"1" 調整用の論理回路６６１とが付加されている。そして、“０” 調整用の論理回路６６０の出力は“０” 調整用のダウンカウンタ６４０に入力され、“1” 調整用の論理回路６６１の出力は“1” 調整用のダウンカウンタ６４１に入力される。
【００４８】
このような構成によれば、調整用ヒューズ１２０，１２１が複数設けられているので、これら調整用ヒューズ１２０，１２１の特性のバラツキが大きい場合でも対応可能である。
【００４９】
＜第４の実施形態＞
第４の実施形態は、図３を参照して前述した読み出しトリム値自動調整回路に対して、前述した第３の実施形態と同様に、２本の調整用ヒューズ、“0” 調整用ヒューズデータ読み出し回路および“１” 調整用ヒューズデータ読み出し回路を複数対設け、“0” 調整用の論理回路と、“１” 調整用の論理回路とを付加し、“0” 調整用の論理回路の出力を“0” 調整用のシフトレジスタに入力し、“１” 調整用の論理回路の出力を“１” 調整用のシフトレジスタに入力する点が異なる。このような構成によれば、調整用ヒューズの特性のバラツキが大きい場合でも対応可能である。
【００５０】
＜第５の実施形態＞
第５実施形態は、前述した第１〜第４の実施形態において、タイミングトリム回路３２に代えて、２つの調整用ヒューズデータ読み出し回路３１０，３１１による２本の調整用ヒューズ１２０，１２１に対する読み出しリファレンス電位を順次ずらして設定させるリファレンス電位トリム回路を用いるように変更するものである。なお、第５実施形態に係る読み出しトリム値自動調整回路１３は、前述した第１〜第４の実施形態における読み出しトリム値自動調整回路１３において、タイミングトリム回路３２をリファレンス電位トリム回路に変更したものである。
【００５１】
このような構成によれば、読み出しトリム値自動調整回路からは、読み出しタイミングの最適トリム値に代えて読み出しリファレンス電位の最適トリム値をヒューズデータ読み出し回路に出力するようになる。
【００５２】
＜第６の実施形態＞
第６実施形態は、前述した第１〜第４の実施形態のいずれかの回路と、第５の実施形態のいずれかの回路の両方を備えたものである。このような構成によれば、設計・プロセスマージンや信頼性のより一層の向上が可能となる。
【００５３】
＜第７の実施形態＞
図８は、本発明の第７の実施形態における読み出しトリム値自動調整回路１３の構成の一例を調整用ヒューズ１２と共に概略的に示している。
【００５４】
この実施形態のヒューズデータ読み出し回路では、“１” 調整用ヒューズ１２１をデータヒューズとしても使用するように変更している。すなわち、図３に示した自動調整回路３３と比べて、“１” 調整用ヒューズ１２１を“１” データヒューズとしても使用する点、コントローラ３６ａの機能が異なる。このコントローラ３６ａは、前述した調整時にタイミングトリム回路３２に対するトリム値のスキャンおよび制御を行う機能のほか、最適トリム値の決定後に全加算器６５から供給される最適トリム値に基づいてタイミングトリム回路３２に対するトリム値を一定に制御する機能を有する。
【００５５】
このような構成によれば、最適トリム値を使用して“１” 調整用ヒューズ１２１に対して再度の読み出し動作を行うことにより、ヒューズデータを“１” に確定することができる。
【００５６】
なお、“０” 調整用ヒューズ１２０を“０” データヒューズとしても使用すると、最適トリム値を使用して“０” 調整用ヒューズ１２０に対して再度の読み出し動作を行うことにより、ヒューズデータを“０” に確定することができる。
【００５７】
また、この最適トリム値は他のヒューズでも使用することができるため、データに固定値が存在することが予め分っている場合に、調整用のヒューズを新たに設ける必要がなくなる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係るヒューズデータ読み出し回路の一例を示すブロック図。
【図２】図１のヒューズデータ読み出し回路で使用されるヒューズの構成を模式的に示す図。
【図３】図１中の読み出しトリム値自動調整回路の構成の一例を概略的に示す回路図。
【図４】図３に示した読み出しトリム値自動調整回路によるトリム値の自動調整動作の概要を示す図。
【図５】図３中の調整用ヒューズデータ読み出し回路の一例および他の例を示す回路図。
【図６】本発明の第２の実施形態に係るヒューズデータ読み出し回路の一部の構成を概略的に示すブロック図。
【図７】本発明の第３の実施形態に係るヒューズデータ読み出し回路の一部の構成を概略的に示すブロック図。
【図８】本発明の第７の実施形態に係るヒューズデータ読み出し回路の一部の構成を概略的に示すブロック図。
【図９】電気的書き込み型のヒューズの特性図。
【符号の説明】
【００５９】
１１…データヒューズ（第１のヒューズ）、１２…読み出しトリム調整用のヒューズ（第２のヒューズ）、１３…読み出しトリム値自動調整回路、１４…ヒューズデータ読み出し回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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