(57)【要約】【課題】  単一または複数のコンピュータの動作を監視して当該コンピュータをリセットする機能を有するコンピュータ監視装置に関し、リセットラインに接続されるコンピュータの数を増加させた場合でも、出力回路部の出力レベルが低下するのを防止し、貫通電流等により出力回路部のトランジスタが破壊されるのを防止することを目的とする。【解決手段】  第１の電源と第２の電源との間にプッシュプル形式で接続される第１のトランジスタ11と第２のトランジスタ12を含み、当該トランジスタのいずれか一方からリセット信号を供給する出力ノードを有する出力回路部１と、出力ノードのレベルを検出する出力レベル検出部２と、出力レベル検出部の検出結果に応じて、入力ノードから当該トランジスタのいずれか一方に入力される入力信号のレベルを変化させ、当該トランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部３とを備える。【選択図】      図１
2006163716.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのコンピュータに接続され、該コンピュータの動作を監視して該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、
高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記リセット信号を前記コンピュータに供給するための出力ノードを有する出力回路部と、
該出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、
前記出力レベル検出部による検出結果に応じて、入力ノードから前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えることを特徴とするコンピュータ監視装置。
【請求項２】
前記出力ノードの電圧レベルが低電圧レベルのときに前記コンピュータをリセットするタイプにおいて、前記入力ノードから低電圧レベルの入力信号が入力されている場合、前記出力レベル検出部により前記出力ノードの電圧レベルが前記所定の値よりも低くなったことが検出されたときに、前記入力レベル制御部により、前記第１のトランジスタに入力される入力信号の電圧レベルを変化させて前記第１のトランジスタを動作状態から非動作状態に切り替えることによって、前記第１のトランジスタと前記出力ノードとの間で貫通電流が流れるのを防止することを特徴とする請求項１記載のコンピュータ監視装置。
【請求項３】
前記出力ノードの電圧レベルが高電圧レベルのときに前記コンピュータをリセットするタイプにおいて、前記入力ノードから高電圧レベルの入力信号が入力される場合、前記出力レベル検出部により前記出力ノードの電圧レベルが前記所定の値よりも高くなったことが検出されたときに、前記入力レベル制御部により、前記第２のトランジスタに入力される入力信号の電圧レベルを変化させて前記第２のトランジスタを動作状態から非動作状態に切り替えることによって、前記第２のトランジスタと前記出力ノードとの間で貫通電流が流れるのを防止することを特徴とする請求項１記載のコンピュータ監視装置。
【請求項４】
少なくとも一つのコンピュータに接続され、該コンピュータの動作を監視して該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、
高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記リセット信号を前記コンピュータに供給するための出力ノードを有する出力回路部と、
前記第１の電源と前記第２の電源との間にプッシュプル形式で接続される第３のトランジスタおよび第４のトランジスタを含み、該第３のトランジスタのゲートおよび該第４のトランジスタのゲートに入力される前記出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、
前記出力レベル検出部から出力される検出信号に応じて、入力ノードから前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えることを特徴とするコンピュータ監視装置。
【請求項５】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、前記出力レベル検出部から出力される検出信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項４記載のコンピュータ監視装置。
【請求項６】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、
さらに、前記出力レベル検出部と前記アナログスイッチとの間に、前記出力レベル検出部から送出される検出信号と前記入力ノードから送出される入力信号との論理演算を行う論理回路部を設け、該論理回路部から出力される出力信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項４記載のコンピュータ監視装置。
【請求項７】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置される入力レベル調整用抵抗を含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項４記載のコンピュータ監視装置。
【請求項８】
前記入力レベル制御部が、前記第１のトランジスタと前記入力ノードとの間に配置される第１の入力レベル調整用抵抗と、前記第２のトランジスタと前記入力ノードとの間に配置される第２の入力レベル調整用抵抗とを含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすると共に、前記第１のトランジスタの応答速度と前記第２のトランジスタの応答速度とがほぼ同じになるように調整することを特徴とする請求項４記載のコンピュータ監視装置。
【請求項９】
少なくとも一つのコンピュータに接続され、該コンピュータの動作を監視して該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、
高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記リセット信号を前記コンピュータに供給するための出力ノードを有する出力回路部と、
前記第１の電源と前記第２の電源との間に、差動増幅器として機能する一対のトランジスタと、該一対のトランジスタに接続されるカレントミラー回路とを含み、前記一対のトランジスタの一方のゲートに入力される基準電圧の電圧レベルと、前記一対のトランジスタの他方のゲートに入力される前記出力回路部の出力ノードの電圧レベルとの差を検出する出力レベル検出部と、
前記出力レベル検出部から出力される検出信号に応じて、入力ノードから前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えることを特徴とするコンピュータ監視装置。
【請求項１０】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、前記出力レベル検出部から出力される検出信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項９記載のコンピュータ監視装置。
【請求項１１】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、
さらに、前記出力レベル検出部と前記アナログスイッチとの間に、前記出力レベル検出部から送出される検出信号と前記入力ノードから送出される入力信号との論理演算を行う論理回路部を設け、該論理回路部から出力される出力信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項９記載のコンピュータ監視装置。
【請求項１２】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置される入力レベル調整用抵抗を含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項９記載のコンピュータ監視装置。
【請求項１３】
前記入力レベル制御部が、前記第１のトランジスタと前記入力ノードとの間に配置される第１の入力レベル調整用抵抗と、前記第２のトランジスタと前記入力ノードとの間に配置される第２の入力レベル調整用抵抗とを含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすると共に、前記第１のトランジスタの応答速度と前記第２のトランジスタの応答速度とがほぼ同じになるように調整することを特徴とする請求項９記載のコンピュータ監視装置。
【請求項１４】
少なくとも一つのコンピュータに接続され、該コンピュータの動作を監視して該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、
高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記リセット信号を前記コンピュータに供給するための出力ノードを有する出力回路部と、
前記出力ノードの電圧レベルが高電圧レベルから低電圧レベルに変化するときの前記出力ノードの電圧レベルと、前記出力ノードの電圧レベルが低電圧レベルから高電圧レベルに変化するときの前記出力ノードの電圧レベルとの間でヒステリシス特性を持たせたヒステリシス付きインバータを含み、該ヒステリシス付きインバータに入力される前記出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、
前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えることを特徴とするコンピュータ監視装置。
【請求項１５】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、前記出力レベル検出部から出力される検出信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項１４記載のコンピュータ監視装置。
【請求項１６】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置される入力レベル調整用抵抗を含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項１４記載のコンピュータ監視装置。
【請求項１７】
少なくとも一つのコンピュータに接続され、該コンピュータの動作を監視して該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、
高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態にして前記リセット信号を前記コンピュータに供給するための出力ノードを有する出力回路部と、
前記第１の電源と前記第２の電源との間に、差動増幅器として機能する一対のトランジスタと、該一対のトランジスタに接続されるカレントミラー回路と、前記一対のトランジスタの一方のゲートに入力される基準電圧の電圧レベルと、前記一対のトランジスタの他方のゲートに入力される前記出力回路部の出力ノードの電圧レベルとの差を検出する出力レベル検出部と、
該出力レベル検出部により前記基準電圧の電圧レベルと前記出力ノードの電圧レベルとの差を検出する際に、前記出力ノードの電圧レベルが高電圧レベルから低電圧レベルに変化するときの前記基準電圧の電圧レベルと、前記出力ノードの電圧レベルが低電圧レベルから高電圧レベルに変化するときの前記基準電圧の電圧レベルとの間でヒステリシス特性を持たせたヒステリシス回路部と、
前記ヒステリシス回路部を介して前記出力レベル検出部から出力される検出信号に応じて前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される電圧レベルを変化させ、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えることを特徴とするコンピュータ監視装置。
【請求項１８】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置されるアナログスイッチを含み、前記出力レベル検出部から出力される検出信号に応じて前記アナログスイッチをオフの状態にし、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項１７記載のコンピュータ監視装置。
【請求項１９】
前記入力レベル制御部が、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方のゲートと前記入力ノードとの間に配置される入力レベル調整用抵抗を含み、前記出力レベル検出部から出力される検出信号に応じて、前記第１のトランジスタまたは前記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすることを特徴とする請求項１７記載のコンピュータ監視装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも一つのコンピュータ（例えば、マイクロコンピュータ）に接続され、当該コンピュータの動作を監視して当該コンピュータに異常が発生していると判断したときに当該コンピュータをリセットするためのリセット機能を有するコンピュータ監視装置に関する。
【背景技術】
【０００２】
一般に、単一または複数のマイクロコンピュータ等を備えたコンピュータシステムでは、マイクロコンピュータ等の動作を常に監視して当該マイクロコンピュータに異常が発生していないことを絶えず確認するために、コンピュータ監視装置が設けられている。このコンピュータ監視装置は、複数のトランジスタおよび抵抗等が基板上に実装されたＩＣ（集積回路）により作製される。
【０００３】
通常、コンピュータ監視装置は、Ａ／Ｄ（アナログ／ディジタル）コンバータの出力レベルによりマイクロコンピュータ等のコンピュータの動作電圧を検知したり、コンピュータから出力されるウオッチドッグ信号を検知したり、異なるコンピュータ間でデータのＤＭＡ（Direct Memory Access：ダイレクト・メモリアクセス）転送が正常に行われていることを検知したりすることによって、マイクロコンピュータ等の動作電圧やウオッチドッグ信号やＤＭＡ転送の状態等を検知した結果として、コンピュータが正常に動作しておらず何らかの異常が生じていると判定した場合、コンピュータシステムが暴走するのを防止するために、直ちにコンピュータ監視装置からリセット信号を供給して当該コンピュータをリセットする必要がある。このようなコンピュータのリセットを迅速かつ確実に実行し得るようにするために、通常は、それぞれ異なる検知モードでコンピュータを監視する機能を有する複数のコンピュータ監視装置が、複数のコンピュータに接続されている。
【０００４】
図２０は、複数のコンピュータ監視装置がリセットラインに接続される構成を示すブロック図である。ただし、ここでは、ｎ個の複数のマイクロコンピュータ等のコンピュータ（ｎは、２以上の任意の正の整数）７−１〜７−ｎが、２個のコンピュータ監視装置に接続されている構成を例示する。
【０００５】
図２０においては、一つのコンピュータ監視装置１００および別のコンピュータ監視装置８といったような２個のコンピュータ監視装置が、リセットラインＲＬを介して複数のコンピュータ７−１〜７−ｎ（図２０にコンピュータ＃１、＃２、…＃ｎとして示す：ここで、ｎは２以上の任意の正の整数）に接続されている。さらに、上記の２個のコンピュータ監視装置が互いに独立して動作し得るようにするために、これらのコンピュータ監視装置の間に、トランジスタ等からなるワイヤードＯＲ接続部９を設けている。
【０００６】
上記の２個のコンピュータ監視装置のいずれか一方において、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定された場合、当該コンピュータ監視装置からリセットラインＲＬを介してリセット信号を供給することによって、全てのコンピュータをリセットするようにしている。
【０００７】
図２１は、従来のコンピュータ監視装置の出力回路部の構成例を示す回路図である。ただし、ここでは、一つのコンピュータ監視装置１００の出力回路部の構成を代表して示す。
【０００８】
この場合、コンピュータ監視装置１００の出力回路部として、図２１に示すように、オープンドレイン方式でプルアップ抵抗１０１を付加する構成にするのが一般的である。換言すれば、コンピュータ監視装置１００の出力回路部は、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたは０Ｖ（ボルト）のグランドレベル）の第２の電源との間に、プルアップ抵抗１０１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略記する）１０２とが直列に接続された構成になっている。
【０００９】
より詳細に説明すると、図２１に示すように、プルアップ抵抗１０１の一方の端子が電源電圧Ｖｓｓの第１の電源に接続され、その他方の端子がＮＭＯＳトランジスタ１０２のドレインに接続されている。さらに、ＮＭＯＳトランジスタ１０２のソースが、電源電圧Ｖｓｓの第２の電源に接続されている。この場合、プルアップ抵抗１０１の他方の端子とＮＭＯＳトランジスタ１０２のドレインとの接続点が、コンピュータ監視装置の出力ノードとなる。この出力ノードが、リセットラインＲＬを介して、複数のコンピュータ７−１〜７−ｎ（図２０参照）およびワイヤードＯＲ接続部９に接続されている。
【００１０】
ここで、コンピュータ監視装置１００が、出力ノードが“Ｌ（Low ）”レベルのときにリセット信号を出力するようなアクティブハイのリセット系である場合、コンピュータ監視装置１００が複数のコンピュータ７−１〜７−ｎの所定の動作（例えば、各々のコンピュータの動作電圧）を監視しているときは、ＮＭＯＳトランジスタ１０２が非動作状態（オフ状態）になっている。このため、コンピュータ監視装置１００の出力ノードが、プルアップ抵抗１０１を介して電源電圧Ｖｃｃの第１の電源に接続された状態で“Ｈ（High）”レベルに保持されている。
【００１１】
ここで、コンピュータ監視装置１００が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、ＮＭＯＳトランジスタ１０２が非動作状態から動作状態（オン状態）に変化し、コンピュータ監視装置１００の出力ノードが電源電圧Ｖｓｓの近傍のレベル（例えばグランドレベル）に保持されて“Ｌ”レベルになる。このときに、コンピュータ監視装置１００の出力ノードからリセットラインＲＬを介して、複数のコンピュータ７−１〜７−ｎに“Ｌ”レベルのリセット信号を供給するようになっている。
【００１２】
このようなコンピュータ監視装置１００の出力回路部の構成では、コンピュータ監視装置の出力ノードが“Ｈ”レベルのときの出力レベルがプルアップ抵抗１０１のインピーダンスにより決定される。リセットラインＲＬに接続されるコンピュータの数が増加するにつれて、プルアップ抵抗１０１を流れる電流が増大し、プルアップ抵抗１０１による電圧降下が大きくなるため、コンピュータ監視装置の出力ノードが“Ｈ”レベルのときの出力レベルが低下していく。例えば、コンピュータ１個当たりで１００μＡ（マイクロアンペア）の電流が流れるとすれば、ｎ個のコンピュータ７−１〜７−ｎをリセットラインＲＬに接続した場合、ｎ×１００μＡの電流が流れることになり、コンピュータ監視装置の出力ノードが“Ｈ”レベルのときの出力レベルの低下が顕著になる。
【００１３】
このため、リセットラインＲＬに接続されるコンピュータの数を増加させた場合、コンピュータ監視装置の出力ノードの出力レベルを安定に“Ｈ”レベルに保持することが困難になるという問題が生じてくる。さらに、この出力レベルの低下に伴って、ＥＭＩ（Electro-magnetic Interface：電磁波妨害）等のノイズに対する安定性も低下し、外部からの電磁波等によってコンピュータ監視装置が誤動作し易くなるという問題も生じてくる。
【００１４】
この問題に対処するために、図２２に示すように、コンピュータ監視装置１００でプッシュプル出力形式の出力回路部を使用することも考えられる。このプッシュプル出力形式の出力回路部では、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略記する）１０３とＮＭＯＳトランジスタ１０４とがプッシュプル形式で接続されている。この場合、ＰＭＯＳトランジスタ１０３のドレインとＮＭＯＳトランジスタ１０４のドレインとの接続点が、コンピュータ監視装置の出力ノードとなる。この出力ノードが、リセットラインＲＬを介して、複数のコンピュータ７−１〜７−ｎ（図２０参照）およびワイヤードＯＲ接続部９に接続されている。
【００１５】
図２２に示すようなコンピュータ監視装置１００（アクティブハイのリセット系）が、複数のコンピュータ７−１〜７−ｎの所定の動作（例えば、各々のコンピュータの動作電圧）を監視しているときは、ＰＭＯＳトランジスタ１０３がオン状態になっているのに対し、ＮＭＯＳトランジスタ１０４がオフ状態になっている。この場合、コンピュータ監視装置１００の出力ノードは、プルアップ抵抗よりもインピーダンスの小さいＰＭＯＳトランジスタ１０３を介して電源電圧Ｖｃｃの第１の電源に接続されるので、電源電圧Ｖｃｃの近傍のレベルに保持された状態で“Ｈ”レベルになっている。
【００１６】
ここで、図２２のコンピュータ監視装置１００の出力ノードが“Ｈ”レベルに保持されている状態で、別のコンピュータ監視装置８が複数のコンピュータ７−１〜７−ｎの別の動作（例えば、各々のコンピュータのウオッチドッグ信号）を監視している場合を想定する。この場合、別のコンピュータ監視装置８が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、別のコンピュータ監視装置８から複数のコンピュータ７−１〜７−ｎにリセット信号が供給される。このときに、ワイヤードＯＲ接続部９のトランジスタがオン状態になってリセットラインＲＬが“Ｌ”レベルになる。このため、電源電圧Ｖｃｃの第１の電源から出力回路部のＰＭＯＳトランジスタ１０３およびワイヤードＯＲ接続部９のトランジスタを通過し、電源電圧Ｖｓｓの第２の電源に向かって貫通電流Ｉｐが流れる。この貫通電流Ｉｐにより出力回路部のＰＭＯＳトランジスタ１０３が破壊されるといったような不都合な事態が発生する。それゆえに、複数のコンピュータ監視装置が接続されるようなコンピュータシステムに対しては、図２２に示したようなプッシュプル形式の出力回路部を使用することはできない。
【００１７】
ここで、参考のため、前述のような従来のコンピュータ監視装置に関連した下記の特許文献１〜４を先行技術文献として呈示する。
【００１８】
特許文献１においては、エンジンに関する複数種の制御項目を複数のマイクロコンピュータにより制御し、マイクロコンピュータの暴走時にバックアップ動作を行うような自動車用制御装置が開示されている。
【００１９】
特許文献２においては、複数のマイクロコンピュータの暴走の監視と復旧とを１台のウオッチドッグで行うようなマイクロコンピュータ暴走監視復旧方法および回路が開示されている。
【００２０】
特許文献３においては、マイクロコンピュータの異常時にマイクロコンピュータの出力を停止させるようなマイクロコンピュータ監視システム、および、これを用いた半導体集積回路が開示されている。
【００２１】
特許文献４においては、複数のマイクロコンピュータの電源電圧が低下したときに当該マイクロコンピュータに対してリセット信号を出力するような車両用電子機器が開示されている。
【００２２】
しかしながら、これらの特許文献１〜４のいずれにおいても、前述のような従来のコンピュータ監視装置と同様の問題が発生する。
【００２３】
【特許文献１】特開平５−９９０６１号公報
【特許文献２】特開平７−２３０４４０号公報
【特許文献３】特開平１０−３４０９号公報
【特許文献４】特開２００３−１９５９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は上記問題点に鑑みてなされたものであり、コンピュータシステムのリセットラインに接続されるマイクロコンピュータ等のコンピュータの数を増加させた場合でも、出力回路部の出力レベルが低下するのを防止すると共に、貫通電流等により出力回路部のトランジスタが破壊されるのを防止することができるようなコンピュータ監視装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２５】
上記問題点を解決するために、本発明は、少なくとも一つのコンピュータに接続され、当該コンピュータの動作を監視して当該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記リセット信号を上記コンピュータに供給するための出力ノードを有する出力回路部と、この出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、上記出力レベル検出部による検出結果に応じて、入力ノードから上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態（オン状態）から非動作状態（オフ状態）に切り替える入力レベル制御部とを備えるように構成される。
【００２６】
好ましくは、本発明のコンピュータ監視装置は、上記出力ノードの電圧レベルが低電圧レベル（“Ｌ”レベル）のときに上記コンピュータをリセットするタイプ（すなわち、アクティブハイのリセット系）において、上記入力ノードから低電圧レベルの入力信号が入力されている場合、上記出力レベル検出部により上記出力ノードの電圧レベルが上記所定の値よりも低くなったことが検出されたときに、上記入力レベル制御部により、上記第１のトランジスタに入力される入力信号の電圧レベルを変化させて上記第１のトランジスタを動作状態から非動作状態に切り替えることによって、上記第１のトランジスタと上記出力ノードとの間で貫通電流が流れるのを防止するように構成される。
【００２７】
さらに、好ましくは、本発明のコンピュータ監視装置は、上記出力ノードの電圧レベルが高電圧レベル（“Ｈ”レベル）のときに上記コンピュータをリセットするタイプ（すなわち、アクティブローのリセット系）において、上記入力ノードから高電圧レベルの入力信号が入力される場合、上記出力レベル検出部により上記出力ノードの電圧レベルが上記所定の値よりも高くなったことが検出されたときに、上記入力レベル制御部により、上記第２のトランジスタに入力される入力信号の電圧レベルを変化させて上記第２のトランジスタを動作状態から非動作状態に切り替えることによって、上記第２のトランジスタと上記出力ノードとの間で貫通電流が流れるのを防止するように構成される。
【００２８】
また一方で、本発明の第１の態様は、少なくとも一つのコンピュータに接続され、当該コンピュータの動作を監視して当該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記リセット信号を上記コンピュータに供給するための出力ノードを有する出力回路部と、上記第１の電源と上記第２の電源との間にプッシュプル形式で接続される第３のトランジスタおよび第４のトランジスタを含み、上記第３のトランジスタのゲートおよび上記第４のトランジスタのゲートに入力される上記出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、上記出力レベル検出部から出力される検出信号に応じて、入力ノードから上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えるように構成される。
【００２９】
好ましくは、本発明の第１の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、上記出力レベル検出部から出力される検出信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３０】
さらに、好ましくは、本発明の第１の態様において、上記入力レベル制御部は、上記第１のトラ上記入力レベル制御部が、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、さらに、上記出力レベル検出部と上記アナログスイッチとの間に、上記出力レベル検出部から送出される検出信号と上記入力ノードから送出される入力信号との論理演算を行う論理回路部を設け、この論理回路部から出力される出力信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３１】
さらに、好ましくは、本発明の第１の態様において、上記入力レベル制御部は、上記第上記入力レベル制御部が、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置される入力レベル調整用抵抗を含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３２】
さらに、好ましくは、本発明の第１の態様において、上記入力レベル制御部は、上記第１のトランジスタと上記入力ノードとの間に配置される第１の入力レベル調整用抵抗と、上記第２のトランジスタと上記入力ノードとの間に配置される第２の入力レベル調整用抵抗とを含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすると共に、上記第１のトランジスタの応答速度と上記第２のトランジスタの応答速度とがほぼ同じになるように調整する。
【００３３】
また一方で、本発明の第２の態様は、少なくとも一つのコンピュータに接続され、当該コンピュータの動作を監視して当該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記リセット信号を上記コンピュータに供給するための出力ノードを有する出力回路部と、上記第１の電源と上記第２の電源との間に、差動増幅器として機能する一対のトランジスタと、この一対のトランジスタに接続されるカレントミラー回路とを含み、上記一対のトランジスタの一方のゲートに入力される基準電圧の電圧レベルと、上記一対のトランジスタの他方のゲートに入力される上記出力回路部の出力ノードの電圧レベルとの差を検出する出力レベル検出部と、上記出力レベル検出部から出力される検出信号に応じて、入力ノードから上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えるように構成される。
【００３４】
好ましくは、本発明の第２の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、上記出力レベル検出部から出力される検出信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３５】
さらに、好ましくは、本発明の第２の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、さらに、上記出力レベル検出部と上記アナログスイッチとの間に、上記出力レベル検出部から送出される検出信号と上記入力ノードから送出される入力信号との論理演算を行う論理回路部を設け、この論理回路部から出力される出力信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３６】
さらに、好ましくは、本発明の第２の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置される入力レベル調整用抵抗を含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００３７】
さらに、好ましくは、本発明の第２の態様において、上記入力レベル制御部は、上記第１のトランジスタと上記入力ノードとの間に配置される第１の入力レベル調整用抵抗と、上記第２のトランジスタと上記入力ノードとの間に配置される第２の入力レベル調整用抵抗とを含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にすると共に、上記第１のトランジスタの応答速度と上記第２のトランジスタの応答速度とがほぼ同じになるように調整する。
【００３８】
また一方で、本発明の第３の態様は、少なくとも一つのコンピュータに接続され、当該コンピュータの動作を監視して当該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記リセット信号を上記コンピュータに供給するための出力ノードを有する出力回路部と、上記出力ノードの電圧レベルが高電圧レベルから低電圧レベルに変化するときの上記出力ノードの電圧レベルと、上記出力ノードの電圧レベルが低電圧レベルから高電圧レベルに変化するときの上記出力ノードの電圧レベルとの間でヒステリシス特性を持たせたヒステリシス付きインバータを含み、このヒステリシス付きインバータに入力される上記出力回路部の出力ノードの電圧レベルを検出する出力レベル検出部と、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させ、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えるように構成される。
【００３９】
好ましくは、本発明の第３の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、上記出力レベル検出部から出力される検出信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００４０】
さらに、好ましくは、本発明の第３の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置される入力レベル調整用抵抗を含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００４１】
また一方で、本発明の第４の態様は、少なくとも一つのコンピュータに接続され、当該コンピュータの動作を監視して当該コンピュータをリセットするためのリセット信号を生成する機能を有するコンピュータ監視装置において、高電圧側の第１の電源と低電圧側の第２の電源との間にプッシュプル形式で接続される第１のトランジスタおよび第２のトランジスタを含み、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態にして上記リセット信号を上記コンピュータに供給するための出力ノードを有する出力回路部と、上記第１の電源と上記第２の電源との間に、差動増幅器として機能する一対のトランジスタと、該一対のトランジスタに接続されるカレントミラー回路と、上記一対のトランジスタの一方のゲートに入力される基準電圧の電圧レベルと、上記一対のトランジスタの他方のゲートに入力される上記出力回路部の出力ノードの電圧レベルとの差を検出する出力レベル検出部と、この出力レベル検出部により上記基準電圧の電圧レベルと上記出力ノードの電圧レベルとの差を検出する際に、上記出力ノードの電圧レベルが高電圧レベルから低電圧レベルに変化するときの上記基準電圧の電圧レベルと、上記出力ノードの電圧レベルが低電圧レベルから高電圧レベルに変化するときの上記基準電圧の電圧レベルとの間でヒステリシス特性を持たせたヒステリシス回路部と、上記ヒステリシス回路部を介して上記出力レベル検出部から出力される検出信号に応じて上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される電圧レベルを変化させ、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部とを備えるように構成される。
【００４２】
好ましくは、本発明の第４の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置されるアナログスイッチを含み、上記出力レベル検出部から出力される検出信号に応じて上記アナログスイッチをオフの状態にし、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【００４３】
さらに、好ましくは、本発明の第４の態様において、上記入力レベル制御部は、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方のゲートと上記入力ノードとの間に配置される入力レベル調整用抵抗を含み、上記出力レベル検出部から出力される検出信号に応じて、上記第１のトランジスタまたは上記第２のトランジスタのいずれか一方に入力される入力信号の電圧レベルを変化させることを可能にする。
【発明の効果】
【００４４】
要約すれば、本発明では、第１に、コンピュータ監視装置がアクティブハイのリセット系である場合、高電圧側および低電圧側の２種類の電源の間で第１のトランジスタおよび第２のトランジスタがプッシュプル形式で接続される出力回路部において、出力ノードが“Ｈ”レベルになっているときに、出力レベル検出部により出力ノードの電圧レベルが所定の値よりも低くなったことが検出されたときに、入力レベル制御部により高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替えることによって、第１のトランジスタと出力ノード（または外部のワイヤードＯＲ接続部）との間で貫通電流が流れないようにしている。
【００４５】
これによって、オープンドレイン方式の出力回路部の代わりにプッシュプル出力形式の出力回路部を使用することができるようになり、コンピュータシステムのリセットラインに接続されるコンピュータの数を増加させても、プルアップ抵抗等による“Ｈ”レベル時の出力レベルの低下を抑制することが可能になる。さらに、“Ｈ”レベル時の出力ノードの出力レベルが所定の値よりも低くなったときに、直ちに出力回路部の第１のトランジスタをオフ状態にしているので、貫通電流等により第１のトランジスタが破壊されるのを防止することが可能になる。
【００４６】
また一方で、本発明では、第２に、コンピュータ監視装置がアクティブローのリセット系である場合、高電圧側および低電圧側の２種類の電源の間で第１のトランジスタおよび第２のトランジスタがプッシュプル形式で接続される出力回路部において、出力ノードが“Ｌ”レベルになっているときに、出力レベル検出部により出力ノードの電圧レベルが所定の値よりも高くなったことが検出されたときに、入力レベル制御部により低電圧側の電源に接続されている第２のトランジスタをオン状態からオフ状態に切り替えることによって、第２のトランジスタと出力ノードとの間で貫通電流が流れないようにしている。
【００４７】
これによって、前述のアクティブハイのリセット系の場合と同様に、オープンドレイン方式の出力回路部の代わりにプッシュプル出力形式の出力回路部を使用することができるようになり、コンピュータシステムのリセットラインに接続されるコンピュータの数を増加させても、プルダウン抵抗等による“Ｌ”レベル時の出力レベルの上昇を抑制することが可能になる。さらに、“Ｌ”レベル時の出力ノードの出力レベルが所定の値よりも高くなったときに、直ちに出力回路部の第２のトランジスタをオフ状態にしているので、貫通電流等により第２のトランジスタが破壊されるのを防止することが可能になる。
【発明を実施するための最良の形態】
【００４８】
以下、添付図面（図１〜図１９）を参照しながら、本発明の好ましい実施の形態を説明する。
【００４９】
図１は、本発明の基本原理に基づく基本実施例の構成を示すブロック図である。ただし、ここでは、リセットラインを介して単一または複数のコンピュータおよびワイヤードＯＲ接続部に接続されるコンピュータ監視装置１０の構成を簡略化して示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００５０】
図１に示すコンピュータ監視装置１０は、単一または複数のコンピュータの動作を監視して当該コンピュータに異常が発生していると判定したときに、直ちに当該コンピュータをリセットするためのリセット信号を生成する機能を有している。
【００５１】
より詳しく説明すると、図１のコンピュータ監視装置１０は、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬ（図２０参照）を介して、複数のコンピュータ７−１〜７−ｎ（図２０参照）およびワイヤードＯＲ接続部９（図２０参照）に接続されている。
【００５２】
図１のコンピュータ監視装置１０がアクティブハイのリセット系である場合、コンピュータ監視装置１０が複数のコンピュータ７−１〜７−ｎの所定の動作を監視しているときは、第１のトランジスタ１１がオン状態になっているのに対し、第２のトランジスタ１２がオフ状態になっている。この場合、コンピュータ監視装置１０の出力ノードは、第１のトランジスタ１１を介して電源電圧Ｖｃｃの第１の電源に接続されるので、電源電圧Ｖｃｃの近傍のレベルに保持された状態で“Ｈ”レベルになっている。
【００５３】
ここで、図１のコンピュータ監視装置１０が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、第１のトランジスタ１１がオフ状態に変化すると共に第２のトランジスタ１２がオン状態に変化し、コンピュータ監視装置１０の出力ノードが電源電圧Ｖｓｓの近傍のレベルに保持されて“Ｌ”レベルになる。このときに、コンピュータ監視装置１０の出力ノードからリセットラインを介して、複数のコンピュータ７−１〜７−ｎに“Ｌ”レベルのリセット信号が供給される。
【００５４】
さらに、図１のコンピュータ監視装置１０（アクティブハイのリセット系）は、出力回路部１の出力ノードの電圧レベルを検出する出力レベル検出部２と、この出力レベル検出部２による検出結果に応じて、入力ノード（ＩＮ）から第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させ、第１のトランジスタ１１をオン状態からオフ状態に切り替える入力レベル制御部３とを備えている。
【００５５】
図１のコンピュータ監視装置１０（アクティブハイのリセット系）において、“Ｌ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、ＰＭＯＳトランジスタである第１のトランジスタ１１がオン状態になり、出力回路部１の出力ノードが“Ｈ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に低くなったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが低下したことを検出する。出力レベル検出部２による検出電圧が予め定められた電圧値（スレッショールドレベル）よりも低くなったときに、入力レベル制御部３は、第１のトランジスタ１１に入力される入力信号の電圧レベルを“Ｌ”レベルから“Ｈ”レベルに変化させて上記第１のトランジスタ１１をオン状態からオフ状態に切り替える。これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されるのを防止することが可能になる。
【００５６】
好ましくは、図１のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏを接続している。この出力レベル保持用抵抗Ｒｏは、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを予め定められたレベル（例えば、“Ｈ”レベル）に保持する機能を有している。
【００５７】
また一方で、図１のコンピュータ監視装置１０がアクティブローのリセット系である場合、コンピュータ監視装置１０が複数のコンピュータ７−１〜７−ｎの所定の動作を監視しているときは、第１のトランジスタ１１がオフ状態になっているのに対し、第２のトランジスタ１２がオン状態になっている。この場合、コンピュータ監視装置１０の出力ノードは、第２のトランジスタ１２を介して電源電圧Ｖｓｓの第２の電源に接続されるので、電源電圧Ｖｓｓ（またはグランドレベル）の近傍のレベルに保持された状態で“Ｌ”レベルになっている。
【００５８】
ここで、図１のコンピュータ監視装置１０が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、第１のトランジスタ１２がオン状態に変化すると共に第１のトランジスタ１２がオフ状態に変化し、コンピュータ監視装置１０の出力ノードが電源電圧Ｖｃｃの近傍のレベルに保持されて“Ｈ”レベルになる。このときに、コンピュータ監視装置１０の出力ノードからリセットラインを介して、複数のコンピュータ７−１〜７−ｎに“Ｈ”レベルのリセット信号が供給される。
【００５９】
さらに、図１のコンピュータ監視装置１０（アクティブローのリセット系）は、出力回路部１の出力ノードの電圧レベルを検出する出力レベル検出部２と、この出力レベル検出部２による検出結果に応じて、入力ノード（ＩＮ）から第２のトランジスタ１２に入力される入力信号の電圧レベルを変化させ、第２のトランジスタ１２をオン状態からオフ状態に切り替える入力レベル制御部３とを備えている。
【００６０】
図１のコンピュータ監視装置１０（アクティブローのリセット系）において、“Ｈ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、ＮＭＯＳトランジスタである第２のトランジスタ１２がオン状態になり、出力回路部１の出力ノードが“Ｌ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に高くなったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが上昇したことを検出する。出力レベル検出部２による検出電圧が予め定められた電圧値（スレッショールドレベル）よりも高くなったときに、入力レベル制御部３は、第２のトランジスタ１２に入力される入力信号の電圧レベルを“Ｈ”レベルから“Ｌ”レベルに変化させて上記第２のトランジスタ１２をオン状態からオフ状態に切り替える。これによって、電源電圧Ｖｓｓの第２の電源から第２のトランジスタ１２およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第２のトランジスタ１２が破壊されるのを防止することが可能になる。
【００６１】
好ましくは、アクティブローのリセット系からなるコンピュータ監視装置１０は、図１の場合と異なり、電源電圧Ｖｓｓの第２の電源と出力ノードとの間に、出力レベル保持用抵抗（例えば、後述の図１８参照）を接続している。この出力レベル保持用抵抗は、第２のトランジスタ１２がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを予め定められたレベル（例えば、“Ｌ”レベル）に保持する機能を有している。
【００６２】
つぎに、図２〜図１７に基づいて、アクティブハイのリセット系からなるコンピュータ監視装置の実施例を説明することとし、図１８および図１９に基づいて、アクティブローのリセット系からなるコンピュータ監視装置の実施例を説明することとする。
【００６３】
図２は、本発明の第１の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の一実施例の構成を例示する。
【００６４】
図２の実施例に係るコンピュータ監視装置１０（出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブハイのリセット系）は、前述の図１のコンピュータ監視装置と同様に、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬを介して、複数のコンピュータ７−１〜７−ｎおよびワイヤードＯＲ接続部９に接続されている。
【００６５】
ここで、入力ノードの入力レベルと出力ノードの出力レベルとの動作論理の関係を図２の右下の部分に示す。この動作論理の関係から明らかなように、図２の実施例のコンピュータ監視装置１０が複数のコンピュータ７−１〜７−ｎの所定の動作を監視しているときは、入力ノードが“Ｌ”レベルで第１のトランジスタ１１がオン状態になっているのに対し、第２のトランジスタ１２がオフ状態になっている。この場合、コンピュータ監視装置１０の出力ノードは、第１のトランジスタ１１を介して電源電圧Ｖｃｃの第１の電源に接続されるので、電源電圧Ｖｃｃの近傍のレベルに保持された状態で“Ｈ”レベルになっている。この場合、コンピュータ監視装置１０は正常に動作している。
【００６６】
また一方で、図２の実施例のコンピュータ監視装置１０が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、入力ノードが“Ｈ”レベルになって第１のトランジスタ１１がオフ状態に変化すると共に第２のトランジスタ１２がオン状態に変化し、コンピュータ監視装置１０の出力ノードが電源電圧Ｖｓｓの近傍のレベルに保持されて“Ｌ”レベルになる。このときに、コンピュータ監視装置１０の出力ノードからリセットラインを介して、複数のコンピュータ７−１〜７−ｎに“Ｌ”レベルのリセット信号が供給される。この場合も、コンピュータ監視装置１０は正常に動作している。
【００６７】
さらに、図２の実施例のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間にプッシュプル形式で接続される第３のトランジスタ２１および第４のトランジスタ２２を有する出力レベル検出部２（図１参照）を備えている。この出力レベル検出部２は、第３のトランジスタ２１のゲートおよび第４のトランジスタ２２のゲートに入力される出力回路部１の出力ノードの電圧レベルを検出する機能を有している。ここでは、第３のトランジスタ２１としてＰＭＯＳトランジスタが使用され、第４のトランジスタ２２としてＮＭＯＳトランジスタが使用される。
【００６８】
さらに、図２の実施例に係るコンピュータ監視装置１０は、第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０を有する入力レベル制御部３（図１参照）を備えている。このアナログスイッチ３０は、出力レベル検出部２から出力される検出信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【００６９】
出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも低くなった場合、第３のトランジスタ２１がオン状態になると共に第４のトランジスタ２２がオフ状態になる。このときに、出力レベル検出部２から“Ｈ”レベルの検出信号が出力され、アナログスイッチ３０に供給される。このアナログスイッチ３０は、“Ｌ”レベルの検出信号が入力されたときにオンになり、“Ｈ”レベルの検出信号が入力されたときにオフになる。したがって、この場合は、“Ｈ”レベルの検出信号がアナログスイッチ３０に入力されて当該アナログスイッチ３０がオフの状態になり、入力ノードと出力回路部１の第１のトランジスタ１１のゲートとが電気的に切り離される。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【００７０】
入力ノードの入力レベルと出力ノードの出力レベルとの動作論理の中で、入力レベルおよび出力レベルの両方共“Ｌ”レベルになる（正常動作ではない）といったような不都合な事態が生じることがある。図２の実施例のコンピュータ監視装置では、このような不都合な事態が生じた場合でも、貫通電流が流れて第１のトランジスタ１１が破壊されるのを防止することができる。
【００７１】
より具体的には、図２の実施例のコンピュータ監視装置１０において、“Ｌ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＰＭＯＳトランジスタである第１のトランジスタ１１がオン状態になり、出力回路部１の出力ノードが“Ｈ”レベルに保持されている。この場合、別のコンピュータ監視装置８等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｌ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが低下して“Ｌ”レベルになったことを検出する。出力レベル検出部２から“Ｈ”レベルの検出電圧が出力されたときに、入力レベル制御部３は、第１のトランジスタ１１に入力される入力信号の電圧レベルを“Ｌ”レベルから“Ｈ”レベルに変化させて上記第１のトランジスタ１１をオン状態からオフ状態に切り替える。
【００７２】
これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【００７３】
さらに、図２のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏを接続している。この出力レベル保持用抵抗Ｒｏは、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【００７４】
図２の実施例のコンピュータ監視装置によれば、アナログスイッチのオン・オフ動作を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタを直ちにオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。
【００７５】
図３は、本発明の第２の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【００７６】
図３の第２の実施例に係るコンピュータ監視装置１０の構成は、前述の図２の第１の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図２の第１の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図３の第２の実施例では、入力レベル調整用抵抗３１を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記の入力レベル調整用抵抗３１を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【００７７】
上記のように、図３の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１を有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１は、出力レベル検出部２から出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１は、入力ノードと出力回路部１の第１のトランジスタ１１（または出力レベル検出部２の第３のトランジスタ２１）との間で貫通電流が流れるのを防止する機能を有している。
【００７８】
図３の実施例のコンピュータ監視装置１０においても、前述の図２の実施例の場合と同様に、出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも低くなった場合、第３のトランジスタ２１がオン状態になると共に第４のトランジスタ２２がオフ状態になる。このときに、出力レベル検出部２から“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、入力レベル調整用抵抗３１により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【００７９】
より詳細に説明すると、図３の実施例のコンピュータ監視装置１０において、“Ｌ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＰＭＯＳトランジスタである第１のトランジスタ１１がオン状態になり、出力回路部１の出力ノードが“Ｈ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｌ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが低下して“Ｌ”レベルになったことを検出する。出力レベル検出部２から“Ｈ”レベルの検出電圧が出力されたときに、入力レベル調整用抵抗３１を有する入力レベル制御部３は、第１のトランジスタ１１に入力される入力信号の電圧レベルを“Ｌ”レベルから“Ｈ”レベルに変化させて上記第１のトランジスタ１１をオン状態からオフ状態に切り替える。
【００８０】
これによって、前述の図２の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【００８１】
図３の実施例のコンピュータ監視装置によれば、受動素子である入力レベル調整用抵抗を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。それゆえに、前述の図２の第１の実施例よりも入力レベル制御部の構成が簡単になる。ただし、アナログスイッチを用いた場合に比べてコンピュータ監視装置の応答性は低下する。
【００８２】
図４は、本発明の第３の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【００８３】
図４の第２の実施例に係るコンピュータ監視装置１０の構成は、前述の図３の第２の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図３の第２の実施例では、第１のトランジスタ１１のゲートと入力ノードとの間に入力レベル調整用抵抗３１を配置しているのに対し、図４の第３の実施例では、第１のトランジスタ１１と入力ノードとの間に第１の入力レベル調整用抵抗３２を配置すると共に、第２のトランジスタ１２と入力ノードとの間に第２の入力レベル調整用抵抗３３を配置している点が異なる。したがって、ここでは、上記の第１の入力レベル調整用抵抗３２および第２の入力レベル調整用抵抗３３を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【００８４】
上記のように、図４の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される第１の入力レベル調整用抵抗３２と、第２のトランジスタ１２のゲートと入力ノードとの間に配置される第２の入力レベル調整用抵抗３３とを有する入力レベル制御部３（図１参照）を備えている。
【００８５】
ここで、第１の入力レベル調整用抵抗３２は、出力レベル検出部２から出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の第１の入力レベル調整用抵抗３２は、入力ノードと出力回路部１の第１のトランジスタ１１（または出力レベル検出部２の第３のトランジスタ２１）との間で貫通電流が流れるのを防止する機能を有している。
【００８６】
また一方で、上記の第２の入力レベル調整用抵抗３３は、第２のトランジスタ１２のゲートと入力ノードとの間に配置されており、第１のトランジスタ１１の応答速度と第２のトランジスタ１２の応答速度とがほぼ同じになるように調整している。換言すれば、第２のトランジスタ１２のゲートと入力ノードとの間に挿入した第２の入力レベル調整用抵抗３３の分だけ第２のトランジスタ１２の応答速度を遅くし、第１のトランジスタ１１の応答速度にほぼ等しくなるように調整される。
【００８７】
図４の実施例のコンピュータ監視装置１０においても、前述の図３の実施例の場合と同様に、出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも低くなった場合、第３のトランジスタ２１がオン状態になると共に第４のトランジスタ２２がオフ状態になる。このときに、出力レベル検出部２から“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、第１の入力レベル調整用抵抗３２により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【００８８】
これによって、前述の図３の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【００８９】
図５は、本発明の第４の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【００９０】
図５の第４の実施例に係るコンピュータ監視装置１０の構成は、前述の図２の第１の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図２の第１の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図３の第２の実施例では、アナログスイッチ３０および論理回路部３４を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記のアナログスイッチ３０および論理回路部３４を含む入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【００９１】
上記のように、図５の実施例に係るコンピュータ監視装置１０は、入力レベル制御部３は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０と、出力レベル検出部２の出力端子とアナログスイッチ３０との間に配置される論理回路部３４とを有する入力レベル制御部３（図１参照）を備えている。この論理回路部３４は、出力レベル検出部２から送出される検出信号と入力ノードから送出される入力信号との論理演算を行う機能を有しており、この論理回路部３４から出力される出力信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【００９２】
より詳細に説明すると、論理回路部３４は、出力レベル検出部２から出力される検出信号のレベルを反転するインバータ３６と、このインバータ３６から出力される反転後の検出信号と入力ノードから送出される入力信号との論理積を演算する論理積ゲート（ＡＮＤゲートとも呼ばれる）３５とを具備している。この論理積ゲート３５から出力される出力信号が“Ｈ”レベルになっているときにアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【００９３】
図５の実施例のコンピュータ監視装置１０においても、前述の図２の実施例の場合と同様に、出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも低くなった場合、第３のトランジスタ２１がオン状態になると共に第４のトランジスタ２２がオフ状態になる。このときに、出力レベル検出部２から“Ｈ”レベルの検出信号が出力され、インバータ３６により反転された後に論理積ゲート３５の一方の入力端子に入力される。また一方で、入力ノードから送出される入力信号が、論理積ゲート３５の他方の入力端子に入力される。この論理積ゲート３５では、入力ノードのレベルと、出力レベル検出部２から出力される検出信号（ここでは、反転後の検出信号）とを同時に検知することによって、アナログスイッチのオン・オフ動作を制御するようにしている。ここで、入力ノードの入力信号が“Ｌ”レベルであってかつ出力レベル検出部２の検出信号が“Ｈ”レベルである場合、アナログスイッチ３０がオフ状態になって入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【００９４】
より詳細に説明すると、図５の実施例のコンピュータ監視装置１０において、“Ｌ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＰＭＯＳトランジスタである第１のトランジスタ１１がオン状態になり、出力回路部１の出力ノードが“Ｈ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｌ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが低下して“Ｌ”レベルになったことを検出する。出力レベル検出部２から“Ｈ”レベルの検出電圧が出力され、かつ、入力ノードが“Ｌ”レベルになっているときに、アナログスイッチ３０および論理回路部３４を有する入力レベル制御部３は、第１のトランジスタ１１に入力される入力信号の電圧レベルを“Ｌ”レベルから“Ｈ”レベルに変化させて上記第１のトランジスタ１１をオン状態からオフ状態に切り替える。
【００９５】
これによって、前述の図２の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【００９６】
図５の実施例のコンピュータ監視装置によれば、出力レベル検出部２から出力される検出信号と、入力ノードから送出される入力信号との論理演算を行い、この論理演算の結果に応じてアナログスイッチをオフの状態にし、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替えることによって、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにしている。それゆえに、ノイズ等によりアナログスイッチが誤動作して第１のトランジスタと出力ノードとの間で貫通電流が流れてしまうおそれがなくなる。
【００９７】
図６は、本発明の第５の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【００９８】
図６の第５の実施例に係るコンピュータ監視装置１０の構成は、前述の図３の第２の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図３の第２の実施例では、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に出力レベル保持用抵抗Ｒｏを接続しているのに対し、図６の第５の実施例では、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に定電流源４を接続している点が異なる。したがって、ここでは、上記の定電流源４に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【００９９】
上記のように、図６の実施例に係るコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、前述の出力レベル保持用抵抗Ｒｏ（例えば、図３参照）の代わりに定電流源４を設けている。この定電流源４は、前述の図３の出力レベル保持用抵抗の場合と同様に、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１００】
前述の図３の第２の実施例のように電源電圧Ｖｃｃの第１の電源と出力ノードとの間に出力レベル保持用抵抗Ｒｏを接続した場合、出力ノードの電圧レベルの変動によって出力レベル保持用抵抗Ｒｏを流れる電流も変動し、コンピュータ監視装置１０に接続される複数のコンピュータに対して悪影響を及ぼすおそれが生じる。
【０１０１】
これに対し、図６の実施例のコンピュータ監視装置１０では、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に定電流源４を接続しているので、出力ノードの電圧レベルが変動した場合でも、常に一定の電流が定電流源４から複数のコンピュータに供給される。それゆえに、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に定電流源４を接続しても、コンピュータ監視装置１０に接続される複数のコンピュータに対して悪影響を及ぼすことはなくなる。
【０１０２】
図７は、本発明の第６の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第１の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１０３】
図７の第６の実施例に係るコンピュータ監視装置１０の構成は、前述の図３の第２の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図７の第６の実施例では、出力レベル検出部２（図１参照）の第４のトランジスタ２２のソースと電源電圧Ｖｓｓの第２の電源との間にオフセット電圧付与回路部を設けている点が異なる。したがって、ここでは、上記のオフセット電圧付与回路部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１０４】
上記のように、図７の実施例に係るコンピュータ監視装置１０は、出力レベル検出部２の第４のトランジスタ２２のソースと電源電圧Ｖｓｓの第２の電源との間に、上記第４のトランジスタのスレッショールドレベルを調整するためのオフセット電圧を付与するオフセット電圧付与回路部２３を設けている。
【０１０５】
より詳細に説明すると、オフセット電圧付与回路部２３は、出力レベル検出部２の第４のトランジスタ２２のゲートとソースとの間に接続されるオフセット電圧付与トランジスタ２３−２と、電源電圧Ｖｃｃの第１の電源とオフセット電圧付与トランジスタ２３−２との間に接続される逆流電流防止用ダイオード２３−１とを具備している。オフセット電圧付与トランジスタ２３−２は、ＮＭＯＳトランジスタからなり、第４のトランジスタ２２に対して正のオフセット電圧を付与する機能を有している。また一方で、逆流電流防止用ダイオード２３−１は、オフセット電圧付与トランジスタ２３−２がオン状態になっているときに、第１の電源から第２の電源（グランドレベル）に向かって貫通電流が流れるのを防止する機能を有している。
【０１０６】
図７の実施例のコンピュータ監視装置１０においても、前述の図３の実施例の場合と同様に、出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも低くなった場合、第３のトランジスタ２１がオン状態になると共に第４のトランジスタ２２がオフ状態になる。このときに、出力レベル検出部２から“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、入力レベル調整用抵抗３１により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１０７】
一般に、出力回路部１の第１のトランジスタ１１および第２のトランジスタ１２の電流能力は、これらの第１および第２のトランジスタ１１、１２のタイプにより変化する。このため、第１および第２のトランジスタ１１、１２の出力ノードの電圧レベルを検出する第３のトランジスタ２１または第４のトランジスタ２２のスレッショールドレベルも適宜調整することが必要になる。しかしながら、前述の図３の実施例では、例えば第４のトランジスタ２２のスレッショールドレベルは、それ自身のゲート−ソース間のスレッショールドレベルにより決定され、ほぼグランドレベルに固定されている。
【０１０８】
これに対し、図７の実施例のコンピュータ監視装置１０においては、第４のトランジスタ２２のゲートとソースとの間にオフセット電圧付与トランジスタ２３−２を接続しているので、第４のトランジスタ２２のスレッショールドレベルは、オフセット電圧付与トランジスタ２３−２のドレイン−ソース間の電位差の分だけグランドレベルより大きくなる。このように、第４のトランジスタ２２のスレッショールドレベルを見かけ上大きくしたような構成のコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１および第２のトランジスタ１２の電流能力が比較的小さい場合に特に有効である。
【０１０９】
図７の実施例のコンピュータ監視装置によれば、出力レベル検出部により出力ノードの電圧レベルが低下したことを検出する際の第４のトランジスタ（または第３のトランジスタ）のスレッショールドレベルを、オフセット電圧付与回路部により変化させることができる。それゆえに、出力回路部の第１のトランジスタおよび第２のトランジスタの電流能力に応じて、出力レベル検出部の第４のトランジスタのスレッショールドレベルを適宜調整することが可能になる。
【０１１０】
図８は、本発明の第７の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第２の態様に相当するコンピュータ監視装置１０の一実施例の構成を例示する。
【０１１１】
図８の実施例に係るコンピュータ監視装置１０（出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブハイのリセット系）は、前述の図２のコンピュータ監視装置と同様に、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬ（図２参照）を介して、複数のコンピュータ７−１〜７−ｎ（図２参照）およびワイヤードＯＲ接続部９（図２参照）に接続されている。
【０１１２】
さらに、図８の実施例のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に配置され、差動増幅器として機能する一対の差動増幅器用トランジスタ２５、２６と、この一対の差動増幅器用トランジスタ２５、２６にそれぞれ接続される一対のカレントミラー回路用トランジスタ２７、２８を含むカレントミラー回路とを有する出力レベル検出部２（図１参照）を備えている。ここでは、一対の差動増幅器用トランジスタ２５、２６として、一対のＰＭＯＳトランジスタが使用され、一対のカレントミラー回路用トランジスタ２７、２８として、一対のＮＭＯＳトランジスタが使用される。
【０１１３】
さらに、図８の出力レベル検出部２は、電源電圧Ｖｃｃの第１の電源と一対の差動増幅器用トランジスタ２５、２６のソースとの間に接続される定電流源２４と、電源電圧Ｖｃｃの第１の電源と一方の差動増幅器用トランジスタ２５のゲートとの間に接続される定電流源２９−１と、一方の差動増幅器用トランジスタ２５のゲートと電源電圧Ｖｓｓの第２の電源との間に接続される基準電圧設定用抵抗２９−２とを有する。このような構成においては、一対の差動増幅器用トランジスタの一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧の電圧レベルと、他方の差動増幅器用トランジスタ２６のゲートに入力される出力回路部２の出力ノードの電圧レベルとの差を検出するようになっている。
【０１１４】
さらに、図８の実施例に係るコンピュータ監視装置１０は、前述の図２の実施例の場合と同様に、第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０を有する入力レベル制御部３（図１参照）を備えている。この入力レベル制御部３は、出力レベル検出部２から２つのインバータ２９−３、２９−４を介して送出される検出信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０１１５】
出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。    これによって、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が出力され、２つのインバータ２９−３、２９−４を介してアナログスイッチ３０に供給される。このアナログスイッチ３０は、“Ｌ”レベルの検出信号が入力されたときにオンになり、“Ｈ”レベルの検出信号が入力されたときにオフになる。したがって、この場合は、“Ｈ”レベルの検出信号がアナログスイッチ３０に入力されて当該アナログスイッチ３０がオフの状態になり、入力ノードと出力回路部１の第１のトランジスタ１１のゲートとが電気的に切り離される。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１１６】
これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１１７】
さらに、図８のコンピュータ監視装置１０は、前述の図２の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏを接続している。この出力レベル保持用抵抗Ｒｏは、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１１８】
好ましくは、図８のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏの代わりに定電流源を設けることも可能である。この定電流源もまた、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１１９】
図８の実施例のコンピュータ監視装置によれば、前述の図２の実施例の場合と同様に、アナログスイッチのオン・オフ動作を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタを直ちにオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。
【０１２０】
また一方で、出力回路部１の第１のトランジスタ１１および第２のトランジスタ１２の電流能力は、これらの第１および第２のトランジスタ１１、１２のタイプにより変化する。このため、第１および第２のトランジスタ１１、１２の出力ノードの電圧レベルを検出する第３のトランジスタ２１または第４のトランジスタ２２のスレッショールドレベルも適宜調整することが必要になる。しかしながら、前述の図２の実施例では、例えば第４のトランジスタ２２のスレッショールドレベルは、それ自身のゲート−ソース間のスレッショールドレベルにより決定され、ほぼグランドレベルに固定されている。
【０１２１】
これに対し、図８の実施例のコンピュータ監視装置１０においては、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に、定電流源２９−１と基準電圧設定用抵抗２９−２とを設けることによって、他方の差動増幅器用トランジスタ２６のスレッショールドレベルを適宜制御することができるようになる。
【０１２２】
図８の実施例のコンピュータ監視装置によれば、基準電圧設定用抵抗の抵抗値を選定することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことを検出する際の他方の差動増幅器用トランジスタのスレッショールドレベルを適宜変化させることができる。それゆえに、前述の図７の実施例の場合よりも精度良く、出力回路部の第１のトランジスタおよび第２のトランジスタの電流能力に応じて、他方の差動増幅器用トランジスタのスレッショールドレベルを適宜調整することが可能になる。
【０１２３】
図９は、本発明の第８の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第２の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１２４】
図９の第８の実施例に係るコンピュータ監視装置１０の構成は、前述の図８の第７の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図８の第７の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図９の第８の実施例では、入力レベル調整用抵抗３１を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記の入力レベル調整用抵抗３１を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１２５】
上記のように、図９の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１を有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１は、出力レベル検出部２（図１参照）から出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１は、入力ノードと出力回路部１の第１のトランジスタ１１との間で貫通電流が流れるのを防止する機能を有している。
【０１２６】
上記のように、図９の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１を有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１は、出力レベル検出部２から２つのインバータ２９−３、２９−４を介して出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１は、入力ノードと出力回路部１の第１のトランジスタ１１との間で貫通電流が流れるのを防止する機能を有している。
【０１２７】
図９の実施例のコンピュータ監視装置１０においても、前述の図８の実施例の場合と同様に、出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。
【０１２８】
これによって、前述の図８の実施例の場合と同様に、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、入力レベル調整用抵抗３１により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１２９】
これによって、前述の図８の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１３０】
図９の実施例のコンピュータ監視装置によれば、受動素子である入力レベル調整用抵抗を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。それゆえに、前述の図８の第７の実施例よりも入力レベル制御部の構成が簡単になる。ただし、アナログスイッチを用いた場合に比べてコンピュータ監視装置の応答性は低下する。
【０１３１】
図１０は、本発明の第９の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第２の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１３２】
図１０の第９の実施例に係るコンピュータ監視装置１０の構成は、前述の図９の第８の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図９の第８の実施例では、第１のトランジスタ１１のゲートと入力ノードとの間に入力レベル調整用抵抗３１を配置しているのに対し、図１０の第９の実施例では、第１のトランジスタ１１と入力ノードとの間に第１の入力レベル調整用抵抗３２を配置すると共に、第２のトランジスタ１２と入力ノードとの間に第２の入力レベル調整用抵抗３３を配置している点が異なる。したがって、ここでは、上記の第１の入力レベル調整用抵抗３２および第２の入力レベル調整用抵抗３３を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１３３】
上記のように、図１０の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される第１の入力レベル調整用抵抗３２と、第２のトランジスタ１２のゲートと入力ノードとの間に配置される第２の入力レベル調整用抵抗３３とを有する入力レベル制御部３（図１参照）を備えている。
【０１３４】
ここで、第１の入力レベル調整用抵抗３２は、出力レベル検出部２から２つのインバータ２９−３、２９−４を介して送出される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の第１の入力レベル調整用抵抗３２は、入力ノードと出力回路部１の第１のトランジスタ１１との間で貫通電流が流れるのを防止する機能を有している。
【０１３５】
また一方で、上記の第２の入力レベル調整用抵抗３３は、第２のトランジスタ１２のゲートと入力ノードとの間に配置されており、第１のトランジスタ１１の応答速度と第２のトランジスタ１２の応答速度とがほぼ同じになるように調整している。換言すれば、第２のトランジスタ１２のゲートと入力ノードとの間に挿入した第２の入力レベル調整用抵抗３３の分だけ第２のトランジスタ１２の応答速度を遅くし、第１のトランジスタ１１の応答速度にほぼ等しくなるように調整される。
【０１３６】
図１０の実施例のコンピュータ監視装置１０においても、前述の図９の実施例の場合と同様に、出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。
【０１３７】
これによって、前述の図９の実施例の場合と同様に、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、第１の入力レベル調整用抵抗３２により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１３８】
これによって、前述の図９の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１３９】
図１１は、本発明の第１０の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第２の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１４０】
図１１の第１０の実施例に係るコンピュータ監視装置１０の構成は、前述の図８の第７の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図８の第７の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図１１の第１０の実施例では、アナログスイッチ３０および論理回路部３４を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記のアナログスイッチ３０および論理回路部３４を含む入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１４１】
上記のように、図１１の実施例に係るコンピュータ監視装置１０は、入力レベル制御部３は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０と、インバータ２９−４の出力端子とアナログスイッチ３０との間に配置される論理回路部３４とを有する入力レベル制御部３（図１参照）を備えている。この論理回路部３４は、出力レベル検出部２から２つのインバータ２９−３、２９−４を介して送出される検出信号と入力ノードから送出される入力信号との論理演算を行う機能を有しており、この論理回路部３４から出力される出力信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０１４２】
より詳細に説明すると、論理回路部３４は、出力レベル検出部２からインバータ２９−３、２９−４を介して送出される検出信号のレベルを反転するインバータ３６と、このインバータ３６から出力される反転後の検出信号と入力ノードから送出される入力信号との論理積を演算する論理積ゲート（ＡＮＤゲートとも呼ばれる）３５とを具備している。この論理積ゲート３５から出力される出力信号が“Ｈ”レベルになっているときにアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０１４３】
図１１の実施例のコンピュータ監視装置１０においても、前述の図８の実施例の場合と同様に、出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。
【０１４４】
これによって、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が２つのインバータ２９−３、２９−４を介して送出され、インバータ３６により反転された後に論理積ゲート３５の一方の入力端子に入力される。また一方で、入力ノードから送出される入力信号が、論理積ゲート３５の他方の入力端子に入力される。この論理積ゲート３５では、入力ノードのレベルと、出力レベル検出部２から出力される検出信号（ここでは、反転後の検出信号）とを同時に検知することによって、アナログスイッチのオン・オフの状態を制御するようにしている。ここで、入力ノードの入力信号が“Ｌ”レベルであってかつ出力レベル検出部２の検出信号が“Ｈ”レベルである場合、アナログスイッチ３０がオフ状態になって入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１４５】
より詳細に説明すると、図１１の実施例のコンピュータ監視装置１０において、“Ｌ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＰＭＯＳトランジスタである第１のトランジスタ１１がオン状態になり、出力回路部１の出力ノードが“Ｈ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｌ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが低下して“Ｌ”レベルになったことを検出する。出力レベル検出部２から“Ｈ”レベルの検出電圧が出力され、かつ、入力ノードが“Ｌ”レベルになっているときに、アナログスイッチ３０および論理回路部３４を有する入力レベル制御部３は、第１のトランジスタ１１に入力される入力信号の電圧レベルを“Ｌ”レベルから“Ｈ”レベルに変化させて上記第１のトランジスタ１１をオン状態からオフ状態に切り替える。
【０１４６】
これによって、前述の図８の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１４７】
図１１の実施例のコンピュータ監視装置によれば、出力レベル検出部２から出力される検出信号と、入力ノードから送出される入力信号との論理演算を行い、この論理演算の結果に応じてアナログスイッチをオフの状態にし、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替えることによって、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにしている。それゆえに、ノイズ等によりアナログスイッチが誤動作して第１のトランジスタと出力ノードとの間で貫通電流が流れてしまうおそれがなくなる。
【０１４８】
図１２は、本発明の第１１の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第３の態様に相当するコンピュータ監視装置１０の一実施例の構成を例示する。
【０１４９】
図１２の実施例に係るコンピュータ監視装置１０（出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブハイのリセット系）は、前述の図１のコンピュータ監視装置と同様に、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓ（またはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬ（図２参照）を介して、複数のコンピュータ７−１〜７−ｎ（図２参照）およびワイヤードＯＲ接続部９（図２参照）に接続されている。
【０１５０】
さらに、図１２の実施例のコンピュータ監視装置１０は、出力回路部１の出力ノードと第１のトランジスタ１１のゲートとの間に接続されるヒステリシス付きインバータ５を有する出力レベル検出部（図１参照）を備えている。このヒステリシス付きインバータ５においては、出力ノードの電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときのヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベル（出力ノードの電圧レベル）と、上記出力ノードの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときのヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルとの間でヒステリシス特性を持たせている。
【０１５１】
より具体的には、ヒステリシス付きインバータ５では、出力ノードの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときのヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルが、出力ノードの電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときのヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルよりも小さくなるように設定している。このような構成によって、特に出力ノードの電圧レベルが “Ｌ”レベルに低下しているときに、ＥＭＩ等のノイズによりコンピュータ監視装置が誤動作しないようにしている。
【０１５２】
さらに、図１２の実施例に係るコンピュータ監視装置１０は、前述の図２の実施例の場合と同様に、第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０を有する入力レベル制御部３（図１参照）を備えている。この入力レベル制御部３は、出力レベル検出部２から出力される検出信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０１５３】
出力レベル検出部２による検出電圧が、ヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルよりも低くなった場合、ヒステリシス付きインバータ５から“Ｈ”レベルの検出信号が出力され、アナログスイッチ３０に供給される。このアナログスイッチ３０は、“Ｌ”レベルの検出信号が入力されたときにオンになり、“Ｈ”レベルの検出信号が入力されたときにオフになる。したがって、この場合は、“Ｈ”レベルの検出信号がアナログスイッチ３０に入力されて当該アナログスイッチ３０がオフの状態になり、入力ノードと出力回路部１の第１のトランジスタ１１のゲートとが電気的に切り離される。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１５４】
これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１５５】
さらに、図１２のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏを接続している。この出力レベル保持用抵抗Ｒｏは、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１５６】
好ましくは、図１２のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏの代わりに定電流源を設けることも可能である。この定電流源もまた、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１５７】
図１２の実施例のコンピュータ監視装置によれば、前述の図２の実施例の場合と同様に、アナログスイッチのオン・オフ動作を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタを直ちにオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。
【０１５８】
前述の図２〜図１１の実施例においては、出力レベル検出部２の出力側のトランジスタのスレッショールドレベルを強制的に大きくすることによって、出力回路部１の第１のトランジスタおよび第２のトランジスタの電流能力が比較的小さい場合にも対応することができるようにしている。しかしながら、図２〜図１１の実施例においては、特に出力ノードの電圧レベルが“Ｌ”レベルに低下しているときに、ＥＭＩ等のノイズに対してコンピュータ監視装置が誤動作し易くなる。
【０１５９】
これに対し、図１２の実施例のコンピュータ監視装置１０においては、ヒステリシス付きインバータ５を出力レベル検出部に使用することによって、特に出力ノードの電圧レベルが“Ｌ”レベルに低下しているときのヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルを比較的小さくしているので、ＥＭＩ等のノイズによりコンピュータ監視装置が誤動作しなくなってノイズに対する安定性が向上する。
【０１６０】
図１３は、本発明の第１２の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第３の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１６１】
図１３の第１２の実施例に係るコンピュータ監視装置１０の構成は、前述の図１２の第１１の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図１２の第１１の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図１３の第１２の実施例では、入力レベル調整用抵抗３１を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記の入力レベル調整用抵抗３１を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１６２】
上記のように、図１３の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１を有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１は、出力レベル検出部２（図１参照）から出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１は、入力ノードと出力回路部１の第１のトランジスタ１１との間で貫通電流が流れるのを防止する機能を有している。
【０１６３】
図１３の実施例のコンピュータ監視装置１０においても、前述の図１２の実施例の場合と同様に、出力レベル検出部２による検出電圧が、ヒステリシス付きインバータ５の出力側のトランジスタのスレッショールドレベルよりも低くなった場合、ヒステリシス付きインバータ５から“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、入力レベル調整用抵抗３１により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１６４】
これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１６５】
図１３の実施例のコンピュータ監視装置によれば、受動素子である入力レベル調整用抵抗を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。それゆえに、前述の図１２の第１１の実施例よりも入力レベル制御部の構成が簡単になる。ただし、アナログスイッチを用いた場合に比べてコンピュータ監視装置の応答性は低下する。
【０１６６】
図１４は、図１３（または図１２）のヒステリシス付きインバータの具体例を示す回路図であり、図１５は、図１４のヒステリシス付きインバータのヒステリシス特性を示すグラフである。
【０１６７】
図１４のヒステリシス付きインバータ５において、入力側のノードＨ１は、コンピュータ監視装置１０の出力ノード（ＯＵＴ）に対応しており、出力側のノードＨ２は、コンピュータ監視装置１０の入力ノード（ＩＮ）に対応している。
【０１６８】
図１４のヒステリシス付きインバータ５は、プッシュプル形式で接続されるＰＭＯＳトランジスタ５０−１およびＮＭＯＳトランジスタ５０−２を備えている。さらに、ヒステリシス付きインバータ５は、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間にプッシュプル形式で接続されるＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４を具備している。このＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４との接続点が、ＰＭＯＳトランジスタ５０−１のソースに接続されている。さらに、上記のヒステリシス付きインバータ５は、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間にプッシュプル形式で接続されるＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５６を具備している。このＮＭＯＳトランジスタ５５とＰＭＯＳトランジスタ５６との接続点が、ＮＭＯＳトランジスタ５０−２のソースに接続されている。また一方で、ＰＭＯＳトランジスタ５３およびＰＭＯＳトランジスタ５６の各々のゲートが、ノードＨ１に接続されている。
【０１６９】
さらに、図１４のヒステリシス付きインバータは、ＰＭＯＳトランジスタ５０−１とＮＭＯＳトランジスタ５０−２との接続点に接続されるインバータ５１を具備している。さらに、インバータ５１の出力端子は、ＮＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５５の各々のゲートに接続されている。さらに、インバータ５１の出力端子とノードＨ２との間に、別のインバータ５２が接続されている。上記のヒステリシス付きインバータにおいて、コンピュータ監視装置の入力ノード（ＩＮ）の入力レベルと出力ノード（ＯＵＴ）の出力レベルとの関係は、図１５に示すようにヒステリシス特性を有している。
【０１７０】
より詳細に説明すると、図１４のヒステリシス付きインバータにおいて、コンピュータ監視装置１０の出力ノード（ノードＨ１）が“Ｈ”レベルから“Ｌ”レベルに変化するときの入力ノード（ノードＨ２）のスレッショールドレベルは、電源電圧Ｖｓｓ（またはグランドレベル）の第２の電源に接続されるドレインを有するＰＭＯＳトランジスタ５６（オフ状態からオン状態に変化する）のドレイン−ソース間の電位差により決定される。また一方で、出力ノード（ノードＨ１）が“Ｌ”レベルから“Ｈ”レベルに変化するときの入力ノード（ノードＨ２）のスレッショールドレベルは、電源電圧Ｖｃｃの第１の電源に接続されるドレインを有するＮＭＯＳトランジスタ５５（オフ状態からオン状態に変化する）のドレイン−ソース間の電位差により決定される。
【０１７１】
一般に、ＮＭＯＳトランジスタのドレインが電源電圧Ｖｃｃの第１の電源に接続されている場合のドレイン−ソース間の電位差は、ＰＭＯＳトランジスタのドレインがグランドレベル等に接続されている場合のドレイン−ソース間の電位差よりも小さい。それゆえに、図１４のグラフに示すように、入力ノードの入力レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときのスレッショールドレベルは、入力ノードの入力レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときのスレッショールドレベルよりも小さくなっている。
【０１７２】
図１４のヒステリシス付きインバータによれば、特に出力ノードの電圧レベルが“Ｌ”レベルに低下しているときのＰＭＯＳトランジスタ５０−１またはＮＭＯＳトランジスタ５０−２のスレッショールドレベルを比較的小さくしているので、ＥＭＩ等のノイズによりコンピュータ監視装置が誤動作しなくなってノイズに対する安定性が向上する。
【０１７３】
図１６は、本発明の第１３の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第４の態様に相当するコンピュータ監視装置１０の一実施例の構成を例示する。
【０１７４】
図１６の実施例に係るコンピュータ監視装置１０（出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブハイのリセット系）は、前述の図８のコンピュータ監視装置と同様に、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬ（図２参照）を介して、複数のコンピュータ７−１〜７−ｎ（図２参照）およびワイヤードＯＲ接続部９（図２参照）に接続されている。
【０１７５】
さらに、図１６の実施例のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に配置され、差動増幅器として機能する一対の差動増幅器用トランジスタ２５、２６と、この一対の差動増幅器用トランジスタ２５、２６にそれぞれ接続される一対のカレントミラー回路用トランジスタ２７、２８を含むカレントミラー回路とを有する出力レベル検出部２（図１参照）を備えている。ここでは、一対の差動増幅器用トランジスタ２５、２６として、一対のＰＭＯＳトランジスタが使用され、一対のカレントミラー回路用トランジスタ２７、２８として、一対のＮＭＯＳトランジスタが使用される。
【０１７６】
さらに、図１６の出力レベル検出部２は、電源電圧Ｖｃｃの第１の電源と一対の差動増幅器用トランジスタ２５、２６のソースとの間に接続される定電流源２４と、電源電圧Ｖｃｃの第１の電源と一方の差動増幅器用トランジスタ２５のゲートとの間に接続される定電流源２９−１と、一方の差動増幅器用トランジスタ２５のゲートと電源電圧Ｖｓｓの第２の電源との間に接続される基準電圧設定用抵抗２９−２とを有する。このような構成においては、一対の差動増幅器用トランジスタの一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧の電圧レベルと、他方の差動増幅器用トランジスタ２６のゲートに入力される出力回路部２の出力ノードの電圧レベルとの差を検出するようになっている。
【０１７７】
さらに、図１６の実施例に係るコンピュータ監視装置１０は、２つのインバータ５７−１、５７−２と、これらの２つのインバータ５７−１、５７−２の接続点に接続されるヒステリシス回路部とを備えている。このヒステリシス回路部は、基準電圧設定用抵抗２９−２と電源電圧Ｖｓｓの第２の電源との間に接続される補助抵抗５９と、基準電圧設定用抵抗２９−２と補助抵抗５９との接続点に接続されるドレインを有するＮＭＯＳトランジスタ５８とを具備している。このＮＭＯＳトランジスタ５８のゲートは、２つのインバータ５７−１、５７−２の接続点に接続され、そのソースは、電源電圧Ｖｓｓの第２の電源に接続される。上記のヒステリシス回路部は、出力レベル検出部２により基準電圧の電圧レベルと出力ノードの電圧レベルとの差を検出する際に、上記出力ノードの電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときの基準電圧の電圧レベルと、出力ノードの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときの基準電圧の電圧レベルとの間でヒステリシス特性を持たせている。
【０１７８】
より詳細に説明すると、図１６のヒステリシス回路部において、コンピュータ監視装置１０の出力ノードが“Ｈ”レベルから“Ｌ”レベルに変化するときは、ＮＭＯＳトランジスタ５８はオン状態からオフ状態になる。それゆえに、上記出力ノードが“Ｈ”レベルから“Ｌ”レベルに変化するときの基準電圧の電圧レベルは、補助抵抗５９の抵抗値により決定される。また一方で、コンピュータ監視装置１０の出力ノードが“Ｌ”レベルから“Ｈ”レベルに変化するときは、ＮＭＯＳトランジスタ５８はオフ状態からオン状態になる。それゆえに、上記出力ノードが“Ｌ”レベルから“Ｈ”レベルに変化するときの基準電圧の電圧レベルは、ＮＭＯＳトランジスタ５５のドレイン−ソース間の電位差により決定される。
【０１７９】
ここで、ＮＭＯＳトランジスタのソースがグランドレベル等に接続されている場合のドレイン−ソース間の電位差が、補助抵抗５９の抵抗値による電位降下よりも小さくなるように設定することによって、入力ノードの入力レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときのスレッショールドレベルを、入力ノードの入力レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときのスレッショールドレベルよりも小さくすることができる。
【０１８０】
さらに、図１６の実施例に係るコンピュータ監視装置１０は、前述の図８の実施例の場合と同様に、第１のトランジスタ１１のゲートと入力ノードとの間に配置されるアナログスイッチ３０を有する入力レベル制御部３（図１参照）を備えている。この入力レベル制御部３は、出力レベル検出部２から２つのインバータ５７−１、５７−２を介して送出される検出信号に応じてアナログスイッチ３０をオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０１８１】
出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。    これによって、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が出力され、２つのインバータ５７−１、５７−２を介してアナログスイッチ３０に供給される。このアナログスイッチ３０は、“Ｌ”レベルの検出信号が入力されたときにオンになり、“Ｈ”レベルの検出信号が入力されたときにオフになる。したがって、この場合は、“Ｈ”レベルの検出信号がアナログスイッチ３０に入力されて当該アナログスイッチ３０がオフの状態になり、入力ノードと出力回路部１の第１のトランジスタ１１のゲートとが電気的に切り離される。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１８２】
これによって、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１８３】
さらに、図１６のコンピュータ監視装置１０は、前述の図８の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏを接続している。この出力レベル保持用抵抗Ｒｏは、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１８４】
好ましくは、図１６のコンピュータ監視装置１０は、電源電圧Ｖｃｃの第１の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏの代わりに定電流源を設けることも可能である。この定電流源もまた、第１のトランジスタ１１がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｈ”レベルに保持する機能を有している。
【０１８５】
図１６の実施例のコンピュータ監視装置によれば、前述の図８の実施例の場合と同様に、アナログスイッチのオン・オフ動作を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタを直ちにオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。
【０１８６】
さらに、図１６の実施例のコンピュータ監視装置１０においては、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に、定電流源２９−１と基準電圧設定用抵抗２９−２とを設けることによって、他方の差動増幅器用トランジスタ２６のスレッショールドレベルを適宜制御することができるようになる。
【０１８７】
図１６の実施例のコンピュータ監視装置によれば、基準電圧設定用抵抗の抵抗値を選定することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことを検出する際の他方の差動増幅器用トランジスタのスレッショールドレベルを適宜変化させることができる。
【０１８８】
さらに、図１６の実施例のヒステリシス回路部によれば、特に出力ノードの電圧レベルが“Ｌ”レベルに低下しているときの基準電圧の電圧レベルを比較的小さくしているので、ＥＭＩ等のノイズによりコンピュータ監視装置が誤動作しなくなってノイズに対する安定性が向上する。
【０１８９】
図１７は、本発明の第１４の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、本発明の第４の態様に相当するコンピュータ監視装置１０の他の実施例の構成を例示する。
【０１９０】
図１７の第１４の実施例に係るコンピュータ監視装置１０の構成は、前述の図１６の第１３の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図１６の第１３の実施例では、アナログスイッチ３０を含む入力レベル制御部を設けているのに対し、図１７の第１４の実施例では、入力レベル調整用抵抗３１を含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記の入力レベル調整用抵抗３１を有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０１９１】
上記のように、図１７の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１を有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１は、出力レベル検出部２から２つのインバータ５７−１、５７−２を介して出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１は、入力ノードと出力回路部１の第１のトランジスタ１１との間で貫通電流が流れるのを防止する機能を有している。
【０１９２】
図１７の実施例のコンピュータ監視装置１０においても、前述の図１６の実施例の場合と同様に、出力レベル検出部２による検出電圧が、一方の差動増幅器用トランジスタ２５のゲートに入力される基準電圧よりも低くなった場合、他方の差動増幅器用トランジスタ２６がオン状態になる。これによって、他方のカレントミラー回路用トランジスタ２８のドレインの電位が上昇し、当該カレントミラー回路用トランジスタ２８を流れる電流が増加する。この場合、差動増幅器の一対の差動増幅器用トランジスタ２５、２６を流れる電流は、定電流源２４により決定され、差動増幅器全体として一定になっている。それゆえに、他方のカレントミラー回路用トランジスタ２８を流れる電流が増加すると、一方のカレントミラー回路用トランジスタ２７を流れる電流は減少する。このときに、一方の差動増幅器用トランジスタ２５のドレインと一方のカレントミラー回路用トランジスタ２７のドレインとの接続点の電位が下降し、一方の差動増幅器用トランジスタ２５がオフ状態になる。
【０１９３】
これによって、前述の図１６の実施例の場合と同様に、出力レベル検出部２の他方の差動増幅器用トランジスタ２６のドレインから“Ｈ”レベルの検出信号が出力され、出力回路部１の第１のトランジスタ１１のゲートに供給される。ここで、入力ノードが“Ｌ”レベルになっている場合、入力レベル調整用抵抗３１により入力ノードと第１のトランジスタ１１のゲートとが分離されるので、入力ノードと第１のトランジスタ１１との間で貫通電流が流れることはない。この時点で、第１のトランジスタ１１のゲートに入力される入力信号の電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化し、第１のトランジスタ１１がオン状態からオフ状態に変化する。
【０１９４】
これによって、前述の図１６の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源から第１のトランジスタ１１およびワイヤードＯＲ接続部９に向かって貫通電流が流れるのを抑制することができるようになり、第１のトランジスタ１１が破壊されずに済む。
【０１９５】
さらに、図１７の実施例に係るコンピュータ監視装置１０は、前述の図１６の実施例の場合と同様に、２つのインバータ５７−１、５７−２と、これらの２つのインバータ５７−１、５７−２の接続点に接続されるヒステリシス回路部とを備えている。このヒステリシス回路部は、基準電圧設定用抵抗２９−２と電源電圧Ｖｓｓの第２の電源との間に接続される補助抵抗５９と、基準電圧設定用抵抗２９−２と補助抵抗５９との接続点に接続されるドレインを有するＮＭＯＳトランジスタ５８とを具備している。このＮＭＯＳトランジスタ５８のゲートは、２つのインバータ５７−１、５７−２の接続点に接続され、そのソースは、電源電圧Ｖｓｓの第２の電源に接続される。上記のヒステリシス回路部は、前述の図１６の実施例の場合と同様に、出力レベル検出部２により基準電圧の電圧レベルと出力ノードの電圧レベルとの差を検出する際に、上記出力ノードの電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化するときの基準電圧の電圧レベルと、出力ノードの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するときの基準電圧の電圧レベルとの間でヒステリシス特性を持たせている。
【０１９６】
図１７の実施例のコンピュータ監視装置によれば、受動素子である入力レベル調整用抵抗を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、高電圧側の電源に接続されている第１のトランジスタをオン状態からオフ状態に切り替え、第１のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。それゆえに、前述の図１６の第１３の実施例よりも入力レベル制御部の構成が簡単になる。ただし、アナログスイッチを用いた場合に比べてコンピュータ監視装置の応答性は低下する。
【０１９７】
さらに、図１７の実施例のコンピュータ監視装置１０においても、前述の図１６の実施例の場合と同様に、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間に、定電流源２９−１と基準電圧設定用抵抗２９−２とを設けることによって、他方の差動増幅器用トランジスタ２６のスレッショールドレベルを適宜制御することができるようになる。
【０１９８】
さらに、図１７の実施例のヒステリシス回路部によれば、前述の図１６の実施例の場合と同様に、特に出力ノードの電圧レベルが“Ｌ”レベルに低下しているときの基準電圧の電圧レベルを比較的小さくしているので、ＥＭＩ等のノイズによりコンピュータ監視装置が誤動作しなくなってノイズに対する安定性が向上する。
【０１９９】
図１８は、本発明の第１５の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでは、出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブローのリセット系からなるコンピュータ監視装置の第１５の実施例の構成を示す。図１８の第１５の実施例の構成は、アクティブハイのリセット系からなるコンピュータ監視装置の第１の実施例（図２参照）の構成にほぼ対応している。
【０２００】
図１８の実施例に係るコンピュータ監視装置１０（アクティブローのリセット系）は、前述の図２のコンピュータ監視装置と同様に、高電圧側（電源電圧Ｖｃｃ）の第１の電源と低電圧側（電源電圧Ｖｓｓまたはグランドレベル）の第２の電源との間にプッシュプル形式で接続される第１のトランジスタ１１および第２のトランジスタ１２を有する出力回路部１を備えている。ここでは、第１のトランジスタ１１としてＰＭＯＳトランジスタが使用され、第２のトランジスタ１２としてＮＭＯＳトランジスタが使用される。この場合、ＰＭＯＳトランジスタ（第１のトランジスタ１１）のドレインとＮＭＯＳトランジスタ（第２のトランジスタ１２）のドレインとの接続点が、コンピュータ監視装置１０の出力ノード（ＯＵＴ）となる。この出力ノードが、リセットラインＲＬを介して、複数のコンピュータ７−１〜７−ｎおよびワイヤードＯＲ接続部９に接続されている。
【０２０１】
ここで、入力ノードの入力レベルと出力ノードの出力レベルとの動作論理の関係を図１８の右下の部分に示す。この動作論理の関係から明らかなように、図１８の実施例のコンピュータ監視装置１０が複数のコンピュータ７−１〜７−ｎの所定の動作を監視しているときは、入力ノードが“Ｈ”レベルで第１のトランジスタ１１がオフ状態になっているのに対し、第２のトランジスタ１２がオン状態になっている。この場合、コンピュータ監視装置１０の出力ノードは、第２のトランジスタ１２を介して電源電圧Ｖｓｓの第２の電源に接続されるので、電源電圧Ｖｓｓの近傍のレベルに保持された状態で“Ｌ”レベルになっている。この場合、コンピュータ監視装置１０は正常に動作している。
【０２０２】
また一方で、図１８の実施例のコンピュータ監視装置１０が、複数のコンピュータ７−１〜７−ｎのいずれかで異常が発生していると判定した時点で、入力ノードが“Ｌ”レベルになって第１のトランジスタ１１がオン状態に変化すると共に第２のトランジスタ１２がオフ状態に変化し、コンピュータ監視装置１０の出力ノードが電源電圧Ｖｃｃの近傍のレベルに保持されて“Ｈ”レベルになる。このときに、コンピュータ監視装置１０の出力ノードからリセットラインを介して、複数のコンピュータ７−１〜７−ｎに“Ｈ”レベルのリセット信号が供給される。この場合も、コンピュータ監視装置１０は正常に動作している。
【０２０３】
さらに、図１８の実施例のコンピュータ監視装置１０は、前述の図２のコンピュータ監視装置と同様に、電源電圧Ｖｃｃの第１の電源と電源電圧Ｖｓｓの第２の電源との間にプッシュプル形式で接続される第３のトランジスタ２１および第４のトランジスタ２２を有する出力レベル検出部２（図１参照）を備えている。この出力レベル検出部２は、第３のトランジスタ２１のゲートおよび第４のトランジスタ２２のゲートに入力される出力回路部１の出力ノードの電圧レベルを検出する機能を有している。ここでは、第３のトランジスタ２１としてＰＭＯＳトランジスタが使用され、第４のトランジスタ２２としてＮＭＯＳトランジスタが使用される。
【０２０４】
さらに、図１８の実施例に係るコンピュータ監視装置１０は、入力ノードと第２のトランジスタ１２のゲートとの間に配置されるアナログスイッチ３０ａを有する入力レベル制御部３（図１参照）を備えている。この入力レベル制御部３は、出力レベル検出部２から出力される検出信号に応じてアナログスイッチ３０ａをオフの状態にし、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。
【０２０５】
出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも高くなった場合、第３のトランジスタ２１がオフ状態になると共に第４のトランジスタ２２がオン状態になる。このときに、出力レベル検出部２から“Ｌ”レベルの検出信号が出力され、アナログスイッチ３０ａに供給される。このアナログスイッチ３０ａは、“Ｈ”レベルの検出信号が入力されたときにオンになり、“Ｌ”レベルの検出信号が入力されたときにオフになる。したがって、この場合は、“Ｌ”レベルの検出信号がアナログスイッチ３０ａに入力されて当該アナログスイッチ３０ａがオフの状態になり、入力ノードと出力回路部１の第２のトランジスタ１２のゲートとが電気的に切り離される。この時点で、第２のトランジスタ１２のゲートに入力される入力信号の電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化し、第２のトランジスタ１２がオン状態からオフ状態に変化する。
【０２０６】
入力ノードの入力レベルと出力ノードの出力レベルとの動作論理の中で、入力レベルおよび出力レベルの両方共“Ｈ”レベルになる（正常動作ではない）といったような不都合な事態が生じることがある。図１８の実施例のコンピュータ監視装置では、このような不都合な事態が生じた場合でも、貫通電流が流れて第２のトランジスタ１２が破壊されるのを防止することができる。
【０２０７】
より具体的には、図１８の実施例のコンピュータ監視装置１０において、“Ｈ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＰＭＯＳトランジスタである第２のトランジスタ１２がオン状態になり、出力回路部１の出力ノードが“Ｌ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｈ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが上昇して“Ｈ”レベルになったことを検出する。出力レベル検出部２から“Ｌ”レベルの検出電圧が出力されたときに、入力レベル制御部３は、第２のトランジスタ１２に入力される入力信号の電圧レベルを“Ｈ”レベルから“Ｌ”レベルに変化させて上記第２のトランジスタ１２をオン状態からオフ状態に切り替える。
【０２０８】
これによって、電源電圧Ｖｓｓの第２の電源と第２のトランジスタ１２およびワイヤードＯＲ接続部９との間で貫通電流が流れるのを抑制することができるようになり、第２のトランジスタ１２が破壊されずに済む。
【０２０９】
さらに、図１８のコンピュータ監視装置１０は、電源電圧Ｖｓｓの第２の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏａを接続している。この出力レベル保持用抵抗Ｒｏａは、第２のトランジスタ１２がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｌ”レベルに保持する機能を有している。
【０２１０】
好ましくは、図１８のコンピュータ監視装置１０は、電源電圧Ｖｓｓの第２の電源と出力ノードとの間に、出力レベル保持用抵抗Ｒｏａの代わりに定電流源を設けることも可能である。この定電流源もまた、第２のトランジスタ１２がオン状態からオフ状態に切り替わったときに、出力ノードの電圧レベルを“Ｌ”レベルに保持する機能を有している。
【０２１１】
図１８の実施例のコンピュータ監視装置によれば、アナログスイッチのオン・オフ動作を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、低電圧側の電源に接続されている第２のトランジスタを直ちにオン状態からオフ状態に切り替え、第２のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。
【０２１２】
図１９は、本発明の第１６の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。ここでも、出力ノードの出力レベルが“Ｌ”のときにリセット信号を出力するようなアクティブローのリセット系からなるコンピュータ監視装置の第１６の実施例の構成を示す。図１９の第１６の実施例の構成は、アクティブハイのリセット系からなるコンピュータ監視装置の第２の実施例（図３参照）の構成にほぼ対応している。
【０２１３】
図１９の第１６の実施例に係るコンピュータ監視装置１０の構成は、前述の図１８の第１５の実施例に係るコンピュータ監視装置の構成と概ね同じである。ただし、図１８の第１５の実施例では、アナログスイッチ３０ａを含む入力レベル制御部を設けているのに対し、図１９の第１６の実施例では、入力レベル調整用抵抗３１ａを含む入力レベル制御部を設けている点が異なる。したがって、ここでは、上記の入力レベル調整用抵抗３１ａを有する入力レベル制御部に関連した説明のみを行い、その他の構成要素に関しては再度の説明を省略する。
【０２１４】
上記のように、図１９の実施例に係るコンピュータ監視装置１０は、出力回路部１の第１のトランジスタ１１のゲートと入力ノードとの間に配置される入力レベル調整用抵抗３１ａを有する入力レベル制御部３（図１参照）を備えている。この入力レベル調整用抵抗３１ａは、出力レベル検出部２から出力される検出信号に応じて、第１のトランジスタ１１に入力される入力信号の電圧レベルを変化させるようにしている。さらに、上記の入力レベル調整用抵抗３１ａは、入力ノードと出力回路部１の第２のトランジスタ１２（または出力レベル検出部２の第４のトランジスタ２２）との間で貫通電流が流れるのを防止する機能を有している。
【０２１５】
図１９の実施例のコンピュータ監視装置１０においても、前述の図１８の実施例の場合と同様に、出力レベル検出部２による検出電圧が、出力レベル検出部２の第４のトランジスタ２２のスレッショールドレベルよりも高くなった場合、第３のトランジスタ２１がオフ状態になると共に第４のトランジスタ２２がオン状態になる。このときに、出力レベル検出部２から“Ｌ”レベルの検出信号が出力され、出力回路部１の第２のトランジスタ１２のゲートに供給される。ここで、入力ノードが“Ｈ”レベルになっている場合、入力レベル調整用抵抗３１ａにより入力ノードと第２のトランジスタ１２のゲートとが分離されるので、入力ノードと第２のトランジスタ１２との間で貫通電流が流れることはない。この時点で、第２のトランジスタ１２のゲートに入力される入力信号の電圧レベルが“Ｈ”レベルから“Ｌ”レベルに変化し、第２のトランジスタ１２がオン状態からオフ状態に変化する。
【０２１６】
より詳細に説明すると、図１９の実施例のコンピュータ監視装置１０において、“Ｈ”レベルの入力信号が入力ノードから第１のトランジスタ１１および第２のトランジスタ１２のゲートに入力されている場合、通常は、ＮＭＯＳトランジスタである第２のトランジスタ１２がオン状態になり、出力回路部１の出力ノードが“Ｌ”レベルに保持されている。この場合、別のコンピュータ監視装置等からリセット信号が供給されてリセットラインＲＬのレベルが強制的に“Ｈ”レベルになったときに、出力レベル検出部２は、リセットラインＲＬに接続されている出力ノードの電圧レベルが上昇して“Ｈ”レベルになったことを検出する。出力レベル検出部２から“Ｌ”レベルの検出電圧が出力されたときに、入力レベル調整用抵抗３１ａを有する入力レベル制御部３は、第２のトランジスタ１２に入力される入力信号の電圧レベルを“Ｈ”レベルから“Ｌ”レベルに変化させて上記第２のトランジスタ１２をオン状態からオフ状態に切り替える。
【０２１７】
これによって、前述の図１８の実施例の場合と同様に、電源電圧Ｖｓｓの第２の電源と第２のトランジスタ１２およびワイヤードＯＲ接続部９との間で貫通電流が流れるのを抑制することができるようになり、第２のトランジスタ１２が破壊されずに済む。
【０２１８】
図１９の実施例のコンピュータ監視装置によれば、受動素子である入力レベル調整用抵抗を利用することによって、出力レベル検出部により出力ノードの電圧レベルが低下したことが検出されたときに、低電圧側の電源に接続されている第２のトランジスタをオン状態からオフ状態に切り替え、第２のトランジスタと出力ノードとの間で貫通電流が流れないようにすることが可能になる。それゆえに、前述の図１８の第１５の実施例よりも入力レベル制御部の構成が簡単になる。ただし、アナログスイッチを用いた場合に比べてコンピュータ監視装置の応答性は低下する。
【０２１９】
ここでは、前述の図２〜図１３、図１６および図１７のアクティブハイのリセット系からなるコンピュータ監視装置の実施例にそれぞれ対応するようなアクティブローのリセット系のコンピュータ監視装置を実現することが容易に可能である。ただし、アクティブローのリセット系のコンピュータ監視装置の構成は、前述のアクティブハイのリセット系のコンピュータ監視装置の構成と基本的に同じなので、ここでは、アクティブローのリセット系のコンピュータ監視装置の実施例に関する詳細な説明を省略する。
【産業上の利用可能性】
【０２２０】
本発明は、単一または複数のマイクロコンピュータ等を備えたコンピュータシステムにおいて、マイクロコンピュータ等の動作電圧やウオッチドッグ信号やＤＭＡ転送の状態等を常に監視してマイクロコンピュータ等に異常が発生していないことを絶えず検知する機能を有するコンピュータ監視装置に適用され得る。
【図面の簡単な説明】
【０２２１】
【図１】本発明の基本原理に基づく基本実施例の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図３】本発明の第２の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図４】本発明の第３の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図５】本発明の第４の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図６】本発明の第５の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図７】本発明の第６の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図８】本発明の第７の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図９】本発明の第８の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１０】本発明の第９の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１１】本発明の第１０の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１２】本発明の第１１の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１３】本発明の第１２の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１４】図１３のヒステリシス付きインバータの具体例を示す回路図である。
【図１５】図１４のヒステリシス付きインバータのヒステリシス特性を示すグラフである。
【図１６】本発明の第１３の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１７】本発明の第１４の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１８】本発明の第１５の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図１９】本発明の第１６の実施例に係るコンピュータ監視装置の構成を示す回路ブロック図である。
【図２０】複数のコンピュータ監視装置がリセットラインに接続される構成を示すブロック図である。
【図２１】従来のコンピュータ監視装置の出力回路部の構成例を示す回路図である。
【図２２】従来のコンピュータ監視装置でプッシュプル出力形式の出力回路部を使用した場合の問題点を説明するための回路図である。
【符号の説明】
【０２２２】
１    出力回路部
２    出力レベル検出部
３    入力レベル制御部
４    定電流源
５    ヒステリシス付きインバータ
７−１〜７−ｎ    複数のコンピュータ
８    別のコンピュータ監視装置
９    ワイヤードＯＲ接続部
１０    コンピュータ監視装置
１０ａ    コンピュータ監視装置
１１    第１のトランジスタ
１２    第２のトランジスタ
２１    第３のトランジスタ
２２    第４のトランジスタ
２３    オフセット電圧付与回路部
２４    定電流源
２５    差動増幅器用トランジスタ
２６    差動増幅器用トランジスタ
２７    カレントミラー回路用トランジスタ
２８    カレントミラー回路用トランジスタ
２９−１    定電流源
２９−２    基準電圧設定用抵抗
３０    アナログスイッチ
３０ａ    アナログスイッチ
３１    入力レベル調整用抵抗
３１ａ    入力レベル調整用抵抗
３２    第１の入力レベル調整用抵抗
３３    第２の入力レベル調整用抵抗
３４    論理回路部
１００    コンピュータ監視装置
Ｒｏ    出力レベル保持用抵抗
Ｒｏａ    出力レベル保持用抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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