(57)【要約】【課題】メモリセル間の電荷リークを抑制しつつ、従来よりもキャパシタの有効面積を増大させる。【解決手段】シリコン基板１上部には、分離トレンチ４０内に分離絶縁膜４が形成される。分離絶縁膜４は、分離トレンチ４０の内壁および底を露出する開口部４１を有する。ＤＲＡＭセルのキャパシタＣ１，Ｃ２の下部電極である下部拡散層２４は、開口部４１に露出した分離トレンチ４０の内壁に延在し、誘電体層２１は開口部４１に露出した分離トレンチ４０の内壁および底にほぼ一定の厚さで形成され、上部電極２２の一部は開口部４１内に埋め込まれる。開口部４１の底近傍には、チャネルカット層３０１が形成される。【選択図】図３
2006310576.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたメモリセルおよび周辺回路を備える半導体装置であって、
当該半導体装置は、
前記メモリセルが形成されたメモリセル領域並びに前記周辺回路が形成された周辺回路領域において、
前記半導体基板上部に形成されたトレンチと、
前記半導体基板において前記トレンチにより規定される活性領域と、
前記トレンチ内に形成された分離絶縁膜とを備え、
前記メモリセルは、
前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極と、
前記トレンチの内壁および底にかけて延在し、当該トレンチの内壁と底とでほぼ同じ厚さである誘電体層と、
前記トレンチに少なくとも一部が埋め込まれた第２電極と
から成るキャパシタを含み、
前記周辺回路領域の前記トレンチと前記メモリセル領域の前記トレンチとが、ほぼ同じ深さである
ことを特徴とする半導体装置。
【請求項２】
半導体基板に形成されたメモリセルおよび周辺回路を備える半導体装置であって、
当該半導体装置は、
前記メモリセルが形成されたメモリセル領域並びに前記周辺回路が形成された周辺回路領域において、
前記半導体基板上部に形成されたトレンチと、
前記半導体基板において前記トレンチにより規定される活性領域と、
前記トレンチ内に形成された分離絶縁膜とを備え、
前記メモリセルは、
前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極と、
前記トレンチの内壁および底にかけて延在し、当該トレンチの内壁と底とでほぼ同じ厚さである誘電体層と、
前記トレンチに少なくとも一部が埋め込まれた第２電極と
から成るキャパシタを含み、
前記メモリセル領域の前記トレンチにおける前記第２電極が埋め込まれた部分は、前記周辺回路領域の前記トレンチよりも深い
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置であって、
前記第２電極は、前記トレンチの底にまで達しており、当該トレンチの底の前記誘電体層に接している
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置であって、
前記半導体基板は、
前記トレンチの底近傍に形成された第１チャネルカット層をさらに備える
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記半導体基板は、
前記第１チャネルカット層よりも深い位置に、前記トレンチにおける前記第２電極が埋め込まれた部分の下方に局所的に形成された第２チャネルカット層をさらに備える
ことを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれか記載の半導体装置であって、
前記メモリセル領域内の前記活性領域において、
前記第１電極である前記不純物拡散層と電気的に接続するソース／ドレイン領域と、
前記活性領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と
を有するＭＩＳ（Metal-Insulator-Semiconductor）トランジスタをさらに備え、
前記第１ゲート絶縁膜と前記誘電体層の厚さがほぼ同じである
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記周辺領域内の前記活性領域において、
当該活性領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と
を有するＭＩＳトランジスタをさらに備え、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜の厚さがほぼ同じである
ことを特徴とする半導体装置。
【請求項８】
半導体基板上部に形成されたトレンチと、
前記トレンチ内に形成された分離絶縁膜と、
前記トレンチにより規定される活性領域と、
前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタと
を備える半導体装置であって、
前記不純物拡散層および前記誘電体層は、前記活性領域の上面から前記トレンチの内壁にかけて延在し、
前記第２電極は、少なくとも一部が前記トレンチ内に埋め込まれており、
前記半導体基板は、前記トレンチの底近傍に形成された第１チャネルカット層および、当該第１チャネルカット層よりも深い位置の前記トレンチにおける前記第２電極が埋め込まれた部分の下方に局所的に形成された第２チャネルカット層を備える
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記誘電体層は、前記トレンチの底にも延在し、
前記第２電極は、前記トレンチの底にまで達しており、当該トレンチの底の前記誘電体層に接している
ことを特徴とする半導体装置。
【請求項１０】
半導体基板に形成されたメモリセルおよび周辺回路を備え、前記メモリセルが前記半導体基板に形成された不純物拡散層を第１電極とするキャパシタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板における前記メモリセルを形成するメモリセル領域および周辺回路を形成する周辺回路領域において、当該半導体基板の上部にトレンチを形成する工程と、
（ｂ）前記メモリセル領域および前記周辺回路領域において、前記トレンチ内に分離絶縁膜を形成する工程と、
（ｃ）前記メモリセル領域において、前記キャパシタを形成するキャパシタ形成領域の前記トレンチの内壁に、前記第１電極となる不純物拡散層を形成する工程と、
（ｄ）前記キャパシタ形成領域の前記分離絶縁膜を除去して、前記トレンチの内壁および底を露出する開口部を形成する工程と、
（ｅ）前記開口部に露出した前記トレンチの内壁および底に誘電体層を形成する工程と、
（ｆ）前記開口部内を含む前記誘電体層上に第２電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記工程（ａ）は、半導体基板上に形成した第１マスクパターンをマスクにしたエッチングにより行われ、
前記工程（ｄ）は、前記第１マスクパターンを除去しないまま実行される
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０または請求項１１記載の半導体装置の製造方法であって、
（ｇ）前記半導体基板における前記開口部の底近傍に、前記不純物拡散層とは逆の導電型のチャネルカット層を形成する工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記工程（ｃ）および（ｇ）は、半導体基板上に形成した第２マスクパターンをマスクにしたイオン注入により行われ、
前記工程（ｄ）は、前記第２マスクパターンをマスクにしたエッチングにより行われる
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法であって、
（ｈ）前記工程（ｄ）よりも後、且つ前記工程（ｅ）よりも前に行われ、前記開口部に露出した前記トレンチの底をさらに掘り下げる工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記工程（ａ）は、半導体基板上に形成した第１マスクパターンをマスクにしたエッチングにより行われ、
前記工程（ｄ）および（ｈ）は、前記第１マスクパターンを除去しないまま実行される
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４または請求項１５記載の半導体装置の製造方法であって、
（ｉ）半導体基板における、前記工程（ｈ）の後に前記トレンチの底となる位置近傍に、前記不純物拡散層とは逆の導電型のチャネルカット層を形成する工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記工程（ｃ）および（ｉ）は、半導体基板上に形成した第２マスクパターンをマスクにしたイオン注入により行われ、
前記工程（ｄ）および（ｈ）は、前記第２マスクパターンをマスクにしたエッチングにより行われる
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０記載の半導体装置の製造方法であって、
前記メモリセルおよび前記周辺回路はそれぞれ、前記半導体基板上に形成されたゲート絶縁膜および当該ゲート絶縁膜上に形成されたゲート電極を備えるＭＩＳトランジスタを備えるものであり、
前記工程（ｅ）は、前記誘電体層と同時に前記ゲート絶縁膜を形成する工程を含み、
前記工程（ｆ）は、前記第２電極と同時に前記ゲート電極を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、例えばＤＲＡＭ（Dynamic Random Access Memory）などキャパシタを有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、当該ＭＯＳトランジスタのソース／ドレイン領域に接続した不純物拡散層を下部電極とするキャパシタとにより構成されるＤＲＡＭセルが知られている（例えば、特許文献１，２）。特許文献１のＤＲＡＭセルは、半導体基板の上面に配置され上部にリセス（キャビティ）が形成された分離絶縁膜（フィールド絶縁膜）を有しており、該リセスには半導体基板の側壁部分が露出される。ＤＲＡＭセルのキャパシタがリセス内に露出した上記側壁部分にまで延在することで、該キャパシタの有効面積を増やして容量の増大を図っている。
【０００３】
そのような構造のＤＲＡＭセルにおいては、上記リセスを形成する際にその上部が不要にエッチングされてダメージを受けることが懸念される。リセス上部がダメージを受けると、当該リセス内に延在するキャパシタの電気的特性が劣化し、ＤＲＡＭセルの信頼性の低下を招く。そのため、キャパシタが形成されるリセス上部が不要にエッチングされるのを防止することができるＤＲＡＭセルの製造方法も提案されている（例えば特許文献３）。
【０００４】
また、ＤＲＡＭセルのキャパシタの容量を増大させるために、基板を深く掘り込み、その中にキャパシタ構造を形成する技術も提案されている（例えば特許文献４）。
【０００５】
【特許文献１】特表２００４−５２７９０１号公報
【特許文献２】特開２００４−３１１８５３号公報
【特許文献３】特開昭６２−５１２４９号公報
【特許文献４】特開昭６２−５１２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようなＤＲＡＭセルにおいて、キャパシタの有効面積を増大させるために形成する分離絶縁膜のリセスを深さは、従来、分離トレンチの深さの半分程度であった。リセスを深くするほどキャパシタの有効面積を大きくできるが、深すぎると分離絶縁膜の機能が損なわれ、隣接セル間に寄生ＭＯＳトランジスタが構成されてしまう。その結果、隣接セル間での電荷リークが生じ、ＤＲＡＭセルの信頼性が低下してしまう。
【０００７】
また上記特許文献４のように、キャパシタ構造部を、素子分離部やトランジスタ部と別の工程で形成すると、製造工程数が大幅に増加し、チップコストが増大するという問題もあった。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、メモリセル間の電荷リークを抑制しつつ、従来よりもキャパシタの有効面積を増大させることが可能であり、且つ製造工程数の増加を抑制できる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面に係る半導体装置は、半導体基板に形成されたメモリセルおよび周辺回路を備える半導体装置であって、前記メモリセルが形成されたメモリセル領域並びに前記周辺回路が形成された周辺回路領域において、前記半導体基板上部に形成されたトレンチと、前記半導体基板において前記トレンチにより規定される活性領域と、前記トレンチ内に形成された分離絶縁膜とを備え、前記メモリセルが、前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極と、前記トレンチの内壁および底にかけて延在し、当該トレンチの内壁と底とでほぼ同じ厚さである誘電体層と、前記トレンチに少なくとも一部が埋め込まれた第２電極とから成るキャパシタを含み、前記周辺回路領域の前記トレンチと前記メモリセル領域の前記トレンチとが、ほぼ同じ深さであるものである。
【００１０】
本発明の第２の局面に係る半導体装置は、半導体基板に形成されたメモリセルおよび周辺回路を備える半導体装置であって、前記メモリセルが形成されたメモリセル領域並びに前記周辺回路が形成された周辺回路領域において、前記半導体基板上部に形成されたトレンチと、前記半導体基板において前記トレンチにより規定される活性領域と、前記トレンチ内に形成された分離絶縁膜とを備え、前記メモリセルが、前記活性領域の上面から前記トレンチの内壁にかけて延在するように形成された不純物拡散層である第１電極と、前記トレンチの内壁および底にかけて延在し、当該トレンチの内壁と底とでほぼ同じ厚さである誘電体層と、前記トレンチに少なくとも一部が埋め込まれた第２電極とから成るキャパシタを含み、前記メモリセル領域の前記トレンチにおける前記第２電極が埋め込まれた部分が、前記周辺回路領域の前記トレンチよりも深いものである。
【００１１】
本発明の第３の局面に係る半導体装置は、半導体基板上部に形成されたトレンチと、前記トレンチ内に形成された分離絶縁膜と、前記トレンチにより規定される活性領域と、前記活性領域に形成された不純物拡散層である第１電極、前記不純物拡散層の表面に形成された誘電体層、および前記誘電体層上に形成された第２電極から成るキャパシタとを備える半導体装置であって、前記不純物拡散層および前記誘電体層が、前記活性領域の上面から前記トレンチの内壁にかけて延在し、前記第２電極が、少なくとも一部が前記トレンチ内に埋め込まれており、前記半導体基板は、前記トレンチの底近傍に形成された第１チャネルカット層および、当該第１チャネルカット層よりも深い位置の前記トレンチにおける前記第２電極が埋め込まれた部分の下方に局所的に形成された第２チャネルカット層を備えるものである。
【００１２】
本発明係る半導体装置の製造方法は、半導体基板に形成されたメモリセルおよび周辺回路を備え、前記メモリセルが前記半導体基板に形成された不純物拡散層を第１電極とするキャパシタを含む半導体装置の製造方法であって、（ａ）前記半導体基板における前記メモリセルを形成するメモリセル領域および周辺回路を形成する周辺回路領域において、当該半導体基板の上部にトレンチを形成する工程と、（ｂ）前記メモリセル領域および前記周辺回路領域において、前記トレンチ内に分離絶縁膜を形成する工程と、（ｃ）前記メモリセル領域において、前記キャパシタを形成するキャパシタ形成領域の前記トレンチの内壁に、前記第１電極となる不純物拡散層を形成する工程と、（ｄ）前記キャパシタ形成領域の前記分離絶縁膜を除去して、前記トレンチの内壁および底を露出する開口部を形成する工程と、（ｅ）前記開口部に露出した前記トレンチの内壁および底に誘電体層を形成する工程と、（ｆ）前記開口部内を含む前記誘電体層上に第２電極を形成する工程とを備えるものである。
【発明の効果】
【００１３】
本発明の第１の局面に係る半導体装置によれば、トレンチ内にキャパシタが深く形成されているので、キャパシタの有効面積が増大する。さらに、キャパシタが形成されるメモリセル領域のトレンチを周辺回路のトレンチと同じ工程で形成できるので、容易な工程により形成可能である。また、トレンチの底近傍にチャネルカット層を形成すれば、当該開口部の下に寄生トランジスタの形成が防止され、電荷リークの発生を抑制することができる。
【００１４】
本発明の第２の局面に係る半導体装置によれば、トレンチにおけるキャパシタが形成された部分が深く形成されているので、キャパシタの有効面積が増大する。また、トレンチの底近傍にチャネルカット層を形成すれば、当該開口部の下に寄生トランジスタの形成が防止され、電荷リークの発生を抑制することができる。
【００１５】
本発明の第３の局面に係る半導体装置は、従来の製造方法とほぼ同じ工程数で形成可能である。また、トレンチの底近傍に第１チャネルカット層が配設されることにより、第２電極を、トレンチ内に深く形成しても、寄生トランジスタの形成が防止され、電荷リークの発生を抑制することができる。
【００１６】
本発明に係る半導体装置の製造方法によれば、キャパシタが延在する開口部が、トレンチの底にまで達するように深く形成されるので、キャパシタの有効面積が増大する。また、開口部の底近傍にチャネルカット層を形成すれば、当該開口部の下に寄生トランジスタの形成が防止され、電荷リークの発生を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１は一般的なＤＲＡＭセルの回路図である。ＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタとして機能するＰＭＯＳトランジスタ１０１と、データに応じた電荷を蓄積するキャパシタ１０２とにより構成される。ＰＭＯＳトランジスタ１０１において、ゲート端子はワード線ＷＬに接続し、ソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００１８】
図２および図３（ａ）〜（ｃ）は、実施の形態１に係る半導体記憶装置の構成を示す図である。より具体的には、図２は当該半導体記憶装置が有するＤＲＡＭセルアレイの上面図であり、図３（ａ）、（ｂ）は、それぞれ同図中のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。また、図３（ｃ）は、当該半導体記憶装置のロジック部などである周辺回路（図２では不図示）のＰＭＯＳトランジスタ（以下「周辺トランジスタ」と称す）の断面を示している。これらの図において、互いに同一の要素には同一符号を付している。
【００１９】
図３（ａ）は、ビット線ＢＬの延在方向（図２のＡ−Ａ線方向）に隣接する２つのＤＲＡＭセルの断面を示している。即ち、図３（ａ）中の左側にはＭＩＳ（Metal-Insulator-Semiconductor）トランジスタであるＰＭＯＳトランジスタＴ１とキャパシタＣ１とから成るＤＲＡＭセルが示されており、右側にはＰＭＯＳトランジスタＴ２とキャパシタＣ２とから成るＤＲＡＭセルが示されている。また  図３（ｂ）は、ワード線ＷＬ（後述するゲート電極１２に相当）の延在方向に隣接するＤＲＡＭセルの間の素子分離領域の断面を示している。
【００２０】
本実施の形態ではＤＲＡＭセルおよび周辺回路はＰ型のシリコン基板１に形成される。また、ＤＲＡＭセル形成領域、並びに図３（ｃ）に示すＰチャネル型の周辺トランジスタの形成領域にはＮウェル２が形成されている。
【００２１】
図３（ａ）の如く、ＰＭＯＳトランジスタＴ１，Ｔ２の各々は、ゲート酸化膜１１、その上に形成されたポリシリコンのゲート電極１２、該ゲート電極１２の側面に形成されたサイドウォール１３、シリコン基板１の表面部におけるゲート電極１２両側に形成されたソース／ドレイン領域１４および１５により構成される。
【００２２】
ゲート電極１２、ソース／ドレイン領域１４，１５の上部には、それぞれシリサイド層１２１，１４１，１５１が形成される。ソース／ドレイン領域１５の上部のシリサイド層１５１は、アクセストランジスタ（ＰＭＯＳトランジスタＴ１，Ｔ２）とキャパシタ（キャパシタＣ１，Ｃ２）との間の接続抵抗を低くするよう機能し、ＤＲＡＭセルの高速動作化に寄与している。ソース／ドレイン領域１４は、シリサイド層１４１を介して、ビット線ＢＬへ接続するコンタクト１６に接続する。
【００２３】
キャパシタＣ１，Ｃ２は、上部電極２２（第２電極）を共有しており、下部電極（第１電極）として機能するＰ型の不純物拡散層２４（以下「下部拡散層２４」）、上部電極２２と下部拡散層２４の間の誘電体層として機能する絶縁膜２１（以下「誘電体層２１」）をそれぞれ備えている。上部電極２２の上部にはシリサイド層２２１が形成される。また、Ｐ型の下部拡散層２４は、同じくＰ型のソース／ドレイン領域１５に接続している。つまり、下部拡散層２４はソース／ドレイン領域１５に電気的に接続しており、図１に示したキャパシタ１０２におけるＰＭＯＳトランジスタ１０１のソース／ドレイン端子に接続する側の電極として機能している。
【００２４】
また、図３（ｃ）に示す２つの周辺トランジスタの各々は、ＰＭＯＳトランジスタＴ１，Ｔ２とほぼ同じ構造を有している。即ち、当該周辺トランジスタはそれぞれ、ゲート酸化膜３３、その上に形成されたポリシリコンのゲート電極３１、該ゲート電極３１の側面に形成されたサイドウォール１３、シリコン基板１の表面部におけるゲート電極３１両側に形成されたソース／ドレイン領域３２により構成される。ゲート電極３１、ソース／ドレイン領域３２の上部には、それぞれシリサイド層３１１，３２１が形成される。各ソース／ドレイン領域３２は、シリサイド層３２１を介して、所定の配線３７へ接続するコンタクト３５に接続する。
【００２５】
シリコン基板１の上部には、ＳＴＩ（shallow trench isolation）と呼ばれる分離絶縁膜４が形成される分離トレンチ４０が形成される。分離トレンチ４０（分離絶縁膜４）は、ＤＲＡＭセル領域および周辺回路領域に形成され、図２のように、各半導体素子が形成される活性領域７を規定している。分離絶縁膜４は高密度プラズマ酸化膜であり、その基板側界面には薄い熱酸化膜である酸化膜５を含んでいる。但し、本実施の形態では図３（ａ），（ｂ）に示すように、分離絶縁膜４には、キャパシタＣ１，Ｃ２の上部電極２２の下に、分離トレンチ４０の内壁および底を露出する開口部４１が設けられている（図３（ａ）の断面では、分離絶縁膜４は完全に除去されている）。
【００２６】
図３（ａ）のように、キャパシタＣ１，Ｃ２の下部拡散層２４は、シリコン基板１の上面から分離トレンチ４０の内壁（開口部４１の内壁）にかけて延在する。また誘電体層２１は、シリコン基板１の上面から分離トレンチ４０の内壁および底（開口部４１の内壁および底）の表面に直接形成されており、ほぼ一定の厚さで延在する（即ち、誘電体層２１の厚さは、分離トレンチ４０の内壁と底とでほぼ同じであり、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１と周辺回路のゲート酸化膜３３ともほぼ同じである）。そして上部電極２２の一部は、開口部４１内に埋め込まれる。この構成により、シリコン基板１の上面だけでなく分離トレンチ４０の側壁もキャパシタＣ１，Ｃ２の有効面積として寄与することになり、キャパシタＣ１，Ｃ２の容量を増加させることができる。
【００２７】
なお、図３（ｂ）のように開口部４１は、ゲート電極１２の延在方向に隣接するＤＲＡＭセルの間でも上部電極２２の下方に形成され、分離トレンチ４０の内壁（図３（ｂ）では不図示、図２において符号７１で示す）を露出している。下部拡散層２４および誘電体層２１は当該内壁７１にも形成される。その結果、内壁７１もキャパシタＣ１，Ｃ２の有効面積に寄与することとなり、キャパシタＣ１，Ｃ２の容量をさらに増加させることができる。
【００２８】
また、ＤＲＡＭセルおよび周辺トランジスタが形成されるＮウェル２における分離絶縁膜４底部の深さ近傍の一帯には、チャネルカット層３０２が形成される。図３（ａ），（ｂ）の如く、キャパシタＣ１，Ｃ２が形成される開口部４１の下方では、当該チャネルカット層３０２は開口部４１の底から離れた深い位置に局所的に形成される。それを補うように該開口部４１の底近傍には、チャネルカット層３０１が形成される。つまり、本実施の形態のチャネルカット層は、開口部４１の下方で局所的に、チャネルカット層３０１（以下「第１のチャネルカット層３０１」）と、チャネルカット層３０２（以下「第２のチャネルカット層３０２」）との二層構造となる。
【００２９】
上述したように、従来のＤＲＡＭセルにおいては、分離絶縁膜の上部に分離トレンチの側壁を露出するリセスを形成し、キャパシタを当該リセス内に延在させることでその有効面積の増加を図っていた。しかし従来構造では、リセスが深すぎると当該リセスの下方（隣接するセル間）に寄生ＭＯＳトランジスタが構成されてセル間の電荷リークが生じてしまうので、それを防止するためにリセスの深さは分離トレンチの半分程度にとどめる必要があった。即ち、従来構造では、分離酸化膜に形成できるリセスの深さには限界があり、本実施の形態の図３（ａ）に示す開口部４１のように、リセスを深く形成することはできなかった。
【００３０】
それに対し本実施の形態では、開口部４１の底近傍に第１のチャネルカット層３０１が形成されるため、開口部４１の下に寄生ＭＯＳトランジスタが形成されることが抑制される。そのため、図３（ａ）のように、上部電極２２の下の分離絶縁膜４を完全に除去して分離トレンチ４０の底にまで達する開口部４１を形成しその内部にキャパシタＣ１，Ｃ２を延在させても、セル間の電荷リークは抑制される。つまり、セル間の電荷リークを抑制しつつ、従来構造よりもキャパシタＣ１，Ｃ２の有効面積を増大させることが可能になる。
【００３１】
但し、第１のチャネルカット層３０１だけでは寄生ＭＯＳトランジスタの形成を充分に抑制できない場合、半導体記憶装置の動作時において上部電極２２を常に正電位にすることが必要になる。キャパシタＣ１，Ｃ２間に形成される寄生ＭＯＳトランジスタはＰチャネル型であるので、上部電極２２が正電位に保たれることでオンし難くなり、電荷リークを防止できる。その場合、例えばＤＲＡＭセルの入出力信号のＨ（High）レベルを電源電位、Ｌ（Low）レベルをグラウンド電位、上部電極２２の電位を電源電位とグラウンド電位との中間電位（いわゆる“１／２電位”）にすれば、正常に動作させることが可能である。
【００３２】
次に、本実施の形態に係る半導記憶体装置の製造方法について説明する。図４〜図１０は、当該製造方法を説明するための工程図である。各図（ａ）は、ＤＲＡＭセルにおける図３（ａ）に示したの断面に対応し、各図（ｂ）は図３（ｂ）に示した断面に対応する。また、各図（ｃ）は図３（ｃ）に示した周辺トランジスタの断面に対応する。
【００３３】
まず、シリコン基板１の上面を熱酸化して酸化膜５１１を形成する。次いで、その上にシリコン窒化膜を形成しそれを分離トレンチ４０のパターンに開口することで、第１のマスクパターン５１２を形成する。そして第１マスクパターン５１２をマスクにして酸化膜５１１およびシリコン基板１の上部をエッチングすることにより、ＤＲＡＭセル領域および周辺回路領域に分離トレンチ４０を形成する。ＤＲＡＭセル領域の分離トレンチ４０と周辺回路領域の分離トレンチ４０とは同時に形成されるので、互いにほぼ同じ深さになる。その後、熱酸化により分離トレンチ４０の内側に酸化膜５を形成し、高密度プラズマ酸化膜により分離トレンチ４０内を埋め、ＣＭＰにより余剰な高密度プラズマ酸化膜を除去することで分離トレンチ４０内に分離絶縁膜４を形成する（図４（ａ）〜（ｃ））。
【００３４】
そして第１マスクパターン５１２を除去しないまま、図５（ａ）〜（ｃ）の如く開口部４１のパターンに開口が形成された第２マスクパターン５２（フォトレジスト）を形成する。第２マスクパターン５２をマスクにしてＮ型イオンを注入することにより、分離トレンチ４０の底近傍の深さに第１のチャネルカット層３０１を形成する。このときの注入量は通常のチャネルカット層と同様（例えば、１０13／ｃｍ2程度）でよい。
【００３５】
続いて、同じく第２マスクパターン５２をマスクにしてＰ型イオンを注入することで、下部拡散層２４を形成する。このときの注入深さは、シリコン基板１の上面近傍から分離トレンチ４０の底に達しない程度までの範囲とし、注入量は１０20／ｃｍ3（１０15／ｃｍ2）程度の高濃度にする。図５（ａ）の断面においては第２マスクパターン５２の開口の幅が分離トレンチ４０の幅よりも広いので、Ｐ型イオンは開口部４１に露出した分離トレンチ４０の内壁部分に注入される。その結果、分離トレンチ４０の内壁に下部拡散層２４が形成される。
【００３６】
そして、第１マスクパターン５１２および第２マスクパターン５２をマスクにするドライエッチングにより、分離絶縁膜４および酸化膜５を除去して開口部４１を形成する（図６（ａ）〜（ｃ））。当該エッチングは、開口部４１が分離トレンチ４０の底にまで達するように行われる。それにより、分離絶縁膜４に、分離トレンチ４０の側壁および底を露出する開口部４１が形成される。なお、図６（ａ）の断面においては、第２マスクパターン５２の開口の幅が分離トレンチ４０の幅よりも広いが、シリコン基板１の上面は第１マスクパターン５１２によりマスクされるのでエッチングを受けない。よって、開口部４１の上部が不要にエッチングされてダメージを受けることが防止される。
【００３７】
第１マスクパターン５１２が窒化膜の場合、高密度プラズマ酸化膜の分離絶縁膜４とのエッチング選択比を通常の異方性ドライエッチングで５程度は確保できる。例えば分離絶縁膜４の厚さが２５０ｎｍであれば、この工程における第１マスクパターン５１２のエッチング量は５０ｎｍ程度であるので、第１マスクパターン５１２の厚さは１００ｎｍ程度あることが望ましい。また、ここでは第１マスクパターン５１２をシリコン窒化膜としたが、分離絶縁膜４とのエッチング選択性が得られるものであれば他の材料であっても良い。
【００３８】
第１マスクパターン５１２、第２マスクパターン５２および酸化膜５１１を除去し、シリコン基板１表面に犠牲酸化膜（不図示）を形成した後、フォトレジストにてＮウェル２の形成領域を開口した第３マスクパターン（不図示）を形成し、それをマスクとするイオン注入によってＮウェル２および第２のチャネルカット層３０２を形成する。この工程において、第２のチャネルカット層３０２を形成するイオン注入の注入深さは、第１のチャネルカット層３０１と同様に分離トレンチ４０の底近傍の深さにする。しかし、開口部４１が形成された領域においてはシリコン基板１の上面と開口部４１の底との段差のために、図７（ａ），（ｂ）のように第２のチャネルカット層３０２が局所的に深い位置（開口部４１の底から離れた位置）に形成される。結果としてチャネルカット層は、開口部４１の下方に局所的に、第１のチャネルカット層３０１と第２のチャネルカット層３０２とから成る二層構造になる。
【００３９】
そしてＰＭＯＳトランジスタＴ１，Ｔ２および周辺トランジスタのしきい値を調整するためのチャネルドープを行い、犠牲酸化膜を除去した後、図７（ａ）〜（ｃ）如く、シリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を直接形成する。本実施の形態では、開口部４１内には、分離トレンチ４０の内壁と底の両方が露出するため、酸化膜５３は、シリコン基板１の表面および、当該側壁および底にほぼ同じ厚さで形成される。
【００４０】
その後、ポリシリコン膜５４上に電極パターンのレジストマスクを形成し、それをマスクにするエッチングによりポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２、並びに周辺トランジスタのゲート電極３１を形成する（図８（ａ）〜（ｃ））。
【００４１】
そして、ゲート電極１２、上部電極２２および周辺トランジスタのゲート電極３１をマスクとするイオン注入により、ＰＭＯＳトランジスタＴ１，Ｔ２および周辺トランジスタのＬＤＤ層を形成する。その後、全面にシリコン窒化膜を堆積してエッチバックすることで、ゲート電極１２、上部電極２２および周辺トランジスタのゲート電極３１の側面にそれぞれサイドウォール１３，２３，３４を形成する。それと共に、酸化膜５３もパターニングされ、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１、キャパシタＣ１，Ｃ２の誘電体層２１並びに周辺トランジスタのゲート酸化膜３３が形成される。上記のように酸化膜５３は、シリコン基板１の表面および、開口部４１に露出した分離トレンチ４０の側壁および底にほぼ一定の厚さで形成されているので、誘電体層２１の厚さは分離トレンチ４０の側壁と底とでほぼ同じになり、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１と周辺回路のゲート酸化膜３３ともほぼ同じになる。
【００４２】
さらにイオン注入によりＰＭＯＳトランジスタＴ１，Ｔ２のソース／ドレイン領域１４，１５、並びに周辺トランジスタのソース／ドレイン領域３２を形成する（図９（ａ）〜（ｃ））。その後、シリサイドを形成する領域の全面に、例えばコバルトなどの金属膜を形成して熱処理を施し、未反応の金属膜を除去することにより、ＤＲＡＭセル領域および周辺回路領域に、自己整合的にシリサイド層１２１、１４１、１５１、２２１、３１１，３２１が形成される（図１０（ａ）〜（ｃ））。
【００４３】
そして層間絶縁膜６を堆積してその中にコンタクト１６、３５を形成し、当該層間絶縁膜６の上にビット線ＢＬおよび周辺回路の配線３７を形成することにより、図３（ａ）〜（ｃ）に示した半導体記憶装置が形成される。
【００４４】
以上説明したように、本実施の形態に係る製造方法においては、開口部４１の底近傍にチャネルカット層を形成するために、第１のチャネルカット層３０１のためのイオン注入を、第２のチャネルカット層３０２のためのイオン注入とは別に行った。そのため従来の製造方法よりもイオン注入回数が１回増加しているが、工程数の増加はそれのみであり最小限に抑えられている。
【００４５】
例えば、図４に示した工程の直後（第２マスクパターン５２の形成前）にチャネルカット層を形成するようにすれば、シリコン基板１の上面（分離絶縁膜４と第１マスクパターン５１２の上面）は平坦であるので、１回のイオン注入により、分離トレンチ４０の底近傍の深さ一帯にチャネルカット層を形成することもできる。しかし、上での説明は省略したが、通常はシリコン基板１にはＮウェル領域の他に、周辺回路のＮＭＯＳトランジスタなどが形成されるＰウェル領域が形成されるので、Ｎウェル領域とＰウェル領域とで個別にチャネルカット層を形成しなければならない。つまり、図４に示した工程の直後にチャネルカット層を形成する場合には、その際にＮウェル領域あるいはＰウェル領域を開口したレジストマスクを別途形成する必要があるので、フォトレジストの塗布やマスク合わせ、露光処理が必要になるなど、かえって複雑な製造工程になってしまう。
【００４６】
本実施の形態に係る製造方法では、第１のチャネルカット層３０１の形成を、開口部４１および下部拡散層２４を形成する際の第１マスクパターン５１２を利用して行うことができ、且つ、第２のチャネルカット層３０２の形成を、Ｎウェル２を形成するための上記第３マスクパターン（不図示）を利用して行うことができる。その結果として、チャネルカット層が、開口部４１の下方において局所的に二層構造となる。このように本実施の形態に係る製造工程によれば、比較的容易に本発明に係るＤＲＡＭセルを形成することができる。
【００４７】
また、以上の説明から分かるように、本実施の形態に係る製造方法は、従来の製造方法と同様に、周辺トランジスタの形成を並行して行うことができる。つまり、本実施の形態に係るＤＲＡＭセルは、従来の半導体記憶装置に対しても容易に適用することが可能であると共に、周辺回路への悪影響は伴わない。また、キャパシタＣ１，Ｃ２の誘電体層２１を、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１並びに周辺トランジスタのゲート酸化膜３３と同一の工程で形成することができ、製造工程数の削減および製造方法の簡略化の効果も得られる。
【００４８】
なお本実施の形態においては、説明の便宜上、ＤＲＡＭセルのトランジスタのゲート酸化膜（ゲート酸化膜１１）と同じ厚さのゲート酸化膜（ゲート酸化膜３３）を有する周辺トランジスタのみを示した。しかし本発明は、周辺回路に、ゲート酸化膜の厚さが異なり耐圧特性が異なる複数のトランジスタを有する半導体装置に対しても適用させることもできる。
【００４９】
＜実施の形態２＞
図１１（ａ）〜（ｃ）は、実施の形態２に係る半導体記憶装置の構成を示す図である。図１１（ａ）、（ｂ）はそれぞれ、上で図２に示したＤＲＡＭセルアレイ構造のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図であり、図１１（ｃ）は、周辺トランジスタの断面を示している。図１１（ａ）〜（ｃ）において、図３と同様機能を有する要素には同一符号を付してあるので、それらの詳細な説明は省略する。
【００５０】
実施の形態１においては、分離トレンチ４０の深さは一定であったが、実施の形態２に係る半導体記憶装置では、図１１（ａ），（ｂ）の如く、開口部４１が形成された領域において分離トレンチ４０を局所的に深く形成する。言い換えれば、本実施の形態においては、分離トレンチ４０の側壁および底を露出する開口部４１の深さを実施の形態１よりもさらに深くしている。そのことを除いては、実施の形態１と同様の構造である。
【００５１】
本実施の形態によれば、開口部４１が深く形成されることにより、キャパシタＣ１，Ｃ２の有効面積に寄与する分離トレンチ４０の内壁の面積が大きくなるため、実施の形態１よりもさらにキャパシタＣ１，Ｃ２の容量が増大するという効果が得られる。
【００５２】
本実施の形態においても、深掘りされた開口部４１の底部近傍には、チャネルカット層３０１（第１のチャネルカット層）が形成されており、当該開口部４１の下に寄生ＭＯＳトランジスタが形成されることが抑制される。そのため、図１１（ａ）のように、分離トレンチ４０の底にまで達する開口部４１内にキャパシタＣ１，Ｃ２を延在させても、セル間の電荷リークは抑制される。つまり、メモリセル間の電荷リークを抑制しつつ、実施の形態１よりもさらにキャパシタＣ１，Ｃ２の有効面積を増大させることが可能になる。
【００５３】
なお、本実施の形態においても、第１のチャネルカット層３０１だけでは寄生ＭＯＳトランジスタの形成を充分に抑制できない場合には、半導体記憶装置の動作時において上部電極２２を常に正電位にすることが必要になる。それにより、キャパシタＣ１，Ｃ２間に形成される寄生ＭＯＳトランジスタはオンし難くなり、電荷リークを防止できる。
【００５４】
また、図１１（ａ），（ｂ）から分かるように、本実施の形態においても、チャネルカット層は開口部４１の下方で局所的に、第１のチャネルカット層３０１と第２のチャネルカット層３０２との二層構造となっている。
【００５５】
次に、本実施の形態に係る半導記憶体装置の製造方法について説明する。図１２〜図１９は、当該製造方法を説明するための工程図である。各図（ａ）は、ＤＲＡＭセルにおける図１１（ａ）に示したの断面に対応し、各図（ｂ）は図１１（ｂ）に示した断面に対応する。また、各図（ｃ）は図１１（ｃ）に示した周辺トランジスタの断面に対応する。
【００５６】
まず、実施の形態１と同様に、シリコン基板１の上面に酸化膜５１１および分離トレンチ４０のパターンに開口した第１のマスクパターン５１２を形成する。そして第１マスクパターン５１２をマスクにして酸化膜５１１およびシリコン基板１の上部をエッチングすることにより、ＤＲＡＭセル領域および周辺回路領域に分離トレンチ４０を形成する。ＤＲＡＭセル領域の分離トレンチ４０と周辺回路領域の分離トレンチ４０とは同時に形成されるので、互いにほぼ同じ深さになる。その後、分離トレンチ４０の内側に酸化膜５を形成し、高密度プラズマ酸化膜で分離トレンチ４０内を埋めて余剰な部分を除去することにより分離トレンチ４０内に分離絶縁膜４を形成する（図１２（ａ）〜（ｃ））。
【００５７】
そして第１マスクパターン５１２を除去しないまま、図１３（ａ）〜（ｃ）の如く開口部４１のパターンに開口が形成された第２マスクパターン５２を形成する。そしてそれをマスクにしてＮ型イオンを注入することにより、第１のチャネルカット層３０１を形成する。このときの注入量は、通常のチャネルカット層と同様（例えば、１０13／ｃｍ2程度）でよい。上述したように、本実施の形態ではこの後形成する開口部４１を実施の形態１よりも深くするが、この工程では第１のチャネルカット層３０１が開口部４１の最終的な深さ近傍に形成されるように（図１１（ａ）（ｂ）を参照）、Ｎ型イオン注入の深さを設定する。つまり、第１のチャネルカット層３０１は、図１３（ａ）のようにこの段階における分離トレンチ４０の底よりもさらに深い位置に形成される。
【００５８】
続いて、同じく第２マスクパターン５２をマスクにしてＰ型イオンを注入することで下部拡散層２４を形成する。このときの注入深さは、シリコン基板１の上面近傍から、開口部４１の最終的な深さに達しない程度までの範囲とし（図１１（ａ）を参照）、注入量は１０20／ｃｍ3（１０15／ｃｍ2）程度の高濃度にする。この段階では、分離トレンチ４０の内壁および底に下部拡散層２４が形成される。
【００５９】
そして、第１マスクパターン５１２および第２マスクパターン５２をマスクにするドライエッチングにより、分離絶縁膜４および酸化膜５を除去して、分離トレンチ４０の内壁および底が露出する開口部４１を形成する（図１４（ａ）〜（ｃ））。
【００６０】
さらに、同じく第１マスクパターン５１２および第２マスクパターン５２をマスクにするドライエッチングにより、開口部４１の底（分離トレンチ４０の底）をさらに掘り下げる（図１５（ａ）〜（ｂ））。それにより、開口部４１が形成された領域の分離トレンチ４０は、その他の領域（ＤＲＡＭセル領域および周辺回路領域を含む）の分離トレンチ４０よりも深くなる。またその結果、開口部４１の底に形成されていた下部拡散層２４は除去されると共に、第１のチャネルカット層３０１が掘り下げ後の開口部４１の底近傍に位置するようになる。
【００６１】
なお、図１４（ａ）および図１５（ａ）の断面においては、第２マスクパターン５２の開口の幅が分離トレンチ４０の幅よりも広いが、シリコン基板１の上面は第１マスクパターン５１２が残存しているのでエッチングを受けない。よって、開口部４１の上部が不要にエッチングされてダメージを受けることが防止される。
【００６２】
その後の工程は、実施の形態１において図７〜図１０を用いて説明したものと同様である。即ち、第１マスクパターン５１２、第２マスクパターン５２および酸化膜５１１を除去し、シリコン基板１表面に犠牲酸化膜（不図示）を形成した後、フォトレジストにてＮウェル２の形成領域を開口した第３マスクパターン（不図示）を形成し、それをマスクとするイオン注入によって、Ｎウェル２および第２のチャネルカット層３０２の形成、並びにチャネルドープを行う。この工程において、第２のチャネルカット層３０２を形成するイオン注入の注入深さは、分離トレンチ４０の底近傍の深さにする。しかし、開口部４１が形成された領域においてはシリコン基板１の上面と開口部４１の底との段差のために、開口部４１の下方には、図１６（ａ），（ｂ）の如く、第１のチャネルカット層３０１と第２のチャネルカット層３０２とから成る二層構造のチャネルカット層が形成される。
【００６３】
そしてシリコン基板１の表面に酸化膜５３およびポリシリコン膜５４を形成する（図１６（ａ）〜（ｃ））。本実施の形態においても、掘り下げられた開口部４１内には、分離トレンチ４０の内壁と底の両方が露出するため、酸化膜５３は、シリコン基板１の表面と、当該側壁および底にほぼ同じ厚さで形成される。
【００６４】
その後、ポリシリコン膜５４をパターニングして、ゲート電極１２および上部電極２２、並びに周辺トランジスタのゲート電極３１を形成し（図１７（ａ）〜（ｃ））、イオン注入により、ＰＭＯＳトランジスタＴ１，Ｔ２および周辺トランジスタのＬＤＤ層を形成する。さらにゲート電極１２、上部電極２２、周辺トランジスタのゲート電極３１の側面にそれぞれサイドウォール１３，２３，３４を形成すると共に、ゲート酸化膜１１，３３および誘電体層２１を形成する。
【００６５】
上記のように、酸化膜５３は、シリコン基板１の表面と、開口部４１に露出した分離トレンチ４０の側壁および底にほぼ同じ厚さで形成されているので、本実施の形態に係るＤＲＡＭセルにおいては、誘電体層２１の厚さは分離トレンチ４０の側壁と底とでほぼ同じになり、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１と周辺回路のゲート酸化膜３３ともほぼ同じになる。
【００６６】
さらにイオン注入によりＰＭＯＳトランジスタＴ１，Ｔ２のソース／ドレイン領域１４，１５、並びに周辺トランジスタのソース／ドレイン領域３２を形成する（図１８（ａ）〜（ｃ））。その後、ＤＲＡＭセル領域および周辺回路領域に、自己整合的にシリサイド層１２１、１４１、１５１、２２１、３１１，３２１を形成する（図１９（ａ）〜（ｃ））。
【００６７】
そして層間絶縁膜６を堆積してその中にコンタクト１６、３５を形成し、当該層間絶縁膜６の上にビット線ＢＬおよび周辺回路の配線３７を形成することにより、図１１（ａ）〜（ｃ）に示した半導体記憶装置が形成される。
【００６８】
以上説明したように、本実施の形態に係る製造方法においては、実施の形態１の製造方法と比較して、開口部４１、下部拡散層２４および第１のチャネルカット層３０１の形成深さが変更になるが、実質的な工程数は実施の形態１と同じである。
【００６９】
また、以上の説明から分かるように、本実施の形態に係る製造方法も、従来の製造方法と同様に、周辺トランジスタの形成を並行して行うことができる。つまり、本実施の形態に係るＤＲＡＭセルは、従来の半導体記憶装置に対しても容易に適用することが可能であると共に、周辺回路への悪影響は伴わない。また、キャパシタＣ１，Ｃ２の誘電体層２１を、ＰＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜１１並びに周辺トランジスタのゲート酸化膜３３と同一の工程で形成することができ、製造工程数の削減および製造方法の簡略化の効果も得られる。
【図面の簡単な説明】
【００７０】
【図１】一般的なＤＲＡＭセルの回路図である。
【図２】実施の形態１に係るＤＲＡＭセルアレイの上面図である。
【図３】実施の形態１に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図４】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図５】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図６】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図７】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図８】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図９】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１０】実施の形態１に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１１】実施の形態２に係る半導体記憶装置が備えるＤＲＡＭセルの断面図である。
【図１２】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１３】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１４】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１５】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１６】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１７】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１８】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【図１９】実施の形態２に係るＤＲＡＭセルの製造方法を示す工程図である。
【符号の説明】
【００７１】
１  シリコン基板、２  Ｎウェル、４  分離絶縁膜、５  酸化膜、６  層間絶縁膜、７  活性領域、１１  ゲート酸化膜、１２  ゲート電極、１３，２３  サイドウォール、１４  ソース／ドレイン領域、１５  ソース／ドレイン領域、１６  コンタクト、２１  誘電体層、２２  上部電極、２４  下部拡散層、４０  分離トレンチ、４１  開口部、３０１，３０２  チャネルカット層、Ｔ１，Ｔ２  ＰＭＯＳトランジスタ、Ｃ１，Ｃ２  キャパシタ。
【図１】
2006310576.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006310576.tif 000017
【図１６】
2006310576.tif 000018
【図１７】
2006310576.tif 000019
【図１８】
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【図１９】
2006310576.tif 000021