(57)【要約】【課題】キャパシタを有するメモリセル部及びロジック回路部上に形成した層間絶縁膜に生じるグローバル段差を低減できる半導体装置を得る。【解決手段】半導体基板１のメモリセル領域Ｒmemに、下部電極８と容量絶縁膜９とセルプレート型の上部電極１０からなるキャパシタを形成する。このとき、上部電極１０に凹部１２を設けることにより、メモリセル領域Ｒmemに形成される層間絶縁膜１６の表面に凹凸が形成される。これにより、ロジック領域Ｒlogに形成されている表面が平坦な層間絶縁膜１６の領域よりもメモリセル領域Ｒmemに形成されている表面が凹凸な層間絶縁膜１６の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された層間絶縁膜１６を形成することができる。【選択図】図３
2006216819.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域とロジック領域とを備えた半導体装置において、
半導体基板上に形成された第１の絶縁膜と、
前記メモリセル領域の前記第１の絶縁膜に形成された溝部と、
前記溝部内に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成されたセルプレート型の上部電極と、
前記上部電極上及び前記ロジック領域の前記第１の絶縁膜上に形成された第２の絶縁膜とを備え、
前記上部電極は、ビット線コンタクト形成領域に設けられた開口部と、少なくとも前記下部電極上の一部に設けられた凹部とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凹部は、少なくとも隣り合う２つの前記下部電極上の一部に跨って形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記凹部は、前記ビット線コンタクト形成領域を含み、
前記凹部の一部が前記開口部となっていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記凹部は、前記溝部内に形成された前記下部電極、前記容量絶縁膜及び前記上部電極によって形成されたスペースであることを特徴とする半導体装置。
【請求項５】
請求項１〜４に記載の半導体装置において、
前記上部電極は、金属膜又は金属窒化膜からなることを特徴とする半導体装置。
【請求項６】
メモリセル領域とロジック領域とを備えた半導体装置の製造方法において、
半導体基板上に第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜に溝部を形成する工程（ｂ）と、
前記溝部内に下部電極を形成する工程（ｃ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｄ）と、
前記容量絶縁膜上にセルプレート型の上部電極（ｅ）と、
前記上部電極上及び前記ロジック領域の前記第１の絶縁膜上に第２の絶縁膜を形成する工程（ｆ）と、
前記第２の絶縁膜の表面をＣＭＰ法による研磨によって平坦化する工程（ｇ）とを備え、
前記上部電極は、ビット線コンタクト形成領域に設けられた開口部と、少なくとも前記下部電極上の一部に設けられた凹部とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記容量絶縁膜上に上部電極用導電膜を形成する工程（ｅ１）と、前記上部電極用導電膜における少なくとも前記下部電極上の一部をエッチングして前記凹部を形成する工程（ｅ２）と、前記上部電極用導電膜をパターニングして、ビット線コンタクト形成領域に前記開口部を有する前記上部電極を形成する工程（ｅ３）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記凹部は、少なくとも隣り合う２つの前記下部電極上の一部に跨って形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６又は７に記載の半導体装置の製造方法において、
前記凹部は、前記ビット線コンタクト形成領域を含み、
前記凹部の一部が前記開口部となっていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
前記凹部は、前記溝部内に形成された前記下部電極、前記容量絶縁膜及び前記上部電極によって形成されたスペースであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）とロジック(Logic：論理回路）が混在する半導体装置に関する。
【背景技術】
【０００２】
近年、家庭用ゲーム機においては、コンピュータ・グラフィックスを使った自然画並みの画像への要求が高まっている。しかし、自然画を実現するためには、主記憶装置として用いられているＤＲＡＭのデータ転送速度を現在の１３５Ｍバイト／秒から約１０００倍の１００Ｇバイト／秒以上とする必要があり、ＤＲＡＭ単体ではその実現は難しい。
【０００３】
そこで、ゲーム機の性能向上を図る一つの方法として、一つの半導体チップ内にＤＲＡＭとロジックを混在させて一つのシステムを形成し、バス信号の伝搬時間の短縮および伝搬遅延の回避などによって、データ転送速度を高速化する方法が提案されている。
【０００４】
現在、１ＧビットＤＲＡＭ向けに開発されつつあるスタックトキャパシタを有するメモリセル（ＤＲＡＭセル）は、その大半が、ビット線を形成した後にキャパシタを形成する、いわゆるビット線先作り構造（ＣＯＢ構造）となっている。
【０００５】
このＣＯＢ構造は、ビット線の形成に影響されないため、キャパシタの占有面積を大きくとれるというメリットがあるものの、ビット線の寄生容量が大きく、ビット線に対する自己整合プロセスが必要となるためにビット線のＣｕダマシン化が困難であるなどの問題がある。このため、今後、ＤＲＡＭにおいて主流になると思われる、メモリセルと周辺回路（ロジック）とを混載してなるチップへの適用性が悪いという問題がある。
【０００６】
そこで、最近では、ビット線よりもキャパシタを先に形成するビット線後作り構造のメモリセルを有する半導体装置が主流になりつつある。
【０００７】
以下、従来のビット線後作り構造のメモリセルを、メモリセルとロジックとを同一チップ上に混載してなる半導体装置について図面を用いて説明する。
【０００８】
図１１は、従来のビット線後作り構造のメモリセルを有する半導体装置を示す断面図である。図中において、左半分はメモリセル領域Ｒmemを示し、右半分はロジック領域Ｒlogを示している。
【０００９】
この半導体装置は、半導体基板１０１に形成された素子分離領域１０２と、素子分離領域１０２に囲まれた半導体基板１０１からなる素子形成領域上に形成されたゲート絶縁膜（図示せず）及びゲート電極１０３とを有している。
【００１０】
そして、メモリセル領域Ｒmemには、ゲート電極１０３の側方下に位置する素子形成領域に形成されたソース領域１０４ａ及びドレイン領域１０４ｂと、基板上に形成された層間絶縁膜１０５と、ソース領域１０４ａに到達するように層間絶縁膜１０５に形成されたコンタクトプラグ１０７と、層間絶縁膜１０５上に形成された層間絶縁膜１０６と、層間絶縁膜１０６に形成された溝部内に形成された下部電極１０８と、下部電極１０８上に形成された容量絶縁膜１０９と、容量絶縁膜１０９上に形成された上部電極１１０と、上部電極１１０上に形成された層間絶縁膜１１１と、層間絶縁膜１０５、１０６、１１１を貫通して形成され、ドレイン領域１０４ｂに接続されたコンタクトプラグ１１２ａと、層間絶縁膜１１１上にコンタクトプラグ１１２ａに接続されるように形成されたビット線となる金属配線１１３ａを有している。
【００１１】
一方、ロジック領域Ｒlogには、ゲート電極１０３の側方下に位置する素子形成領域に形成されたソース・ドレイン領域１０４ｃと、基板上に形成された層間絶縁膜１０５と、層間絶縁膜１０５上に形成された層間絶縁膜１０６と、層間絶縁膜１０６上に形成された層間絶縁膜１１１と、層間絶縁膜１０５、１０６、１１１を貫通して形成され、ソース・ドレイン領域１０４ｃに接続されたコンタクトプラグ１１２ｂと、層間絶縁膜１０５、１０６、１１１を貫通して形成され、ゲート電極１０３に接続されたコンタクトプラグ１１２ｃと、層間絶縁膜１１１上にコンタクトプラグ１１２ｂ、１１２ｃにそれぞれ接続される金属配線１１３ｂ、１１３ｃを有している。
【００１２】
しかしながら、図１１に示すような従来の構造では、メモリセル領域Ｒmemに形成されたセルプレート型の上部電極１１０によって、メモリセル領域Ｒmemの層間絶縁膜１１１の上面とロジック領域Ｒlogの層間絶縁膜１１１の上面との間にグローバル段差が生じる不具合があった。これは、層間絶縁膜１１１を形成した後、ＣＭＰ法を用いて層間絶縁膜１１１表面の平坦化処理を行っても、セルプレート型の上部電極１１０上に形成された層間絶縁膜１１１とロジック領域Ｒlogに形成された層間絶縁膜１１１の研磨レートは殆んど変わらないために生じるものである。
【００１３】
そこで、特許文献１には、ロジック領域Ｒlogの層間絶縁膜１０６上に上部電極１１０と同じ導電膜をパターニングしてダミーパターンを形成することによってグローバル段差を緩和する方法が提案されている。
【特許文献１】特開２００３−３１６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記のような従来の方法では、ロジック領域に形成された導電性のダミーパターンによって、金属配線やコンタクトプラグとのショートによる歩留まり低下や寄生容量の増加による特性変動という問題があった。
【００１５】
そこで、本発明の目的は、キャパシタを有するメモリセル部及びロジック回路部上に形成した層間絶縁膜に生じるグローバル段差を低減できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、メモリセル領域とロジック領域とを備えた半導体装置において、半導体基板上に形成された第１の絶縁膜と、メモリセル領域の第１の絶縁膜に形成された溝部と、溝部内に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成されたセルプレート型の上部電極と、上部電極上及びロジック領域の第１の絶縁膜上に形成された第２の絶縁膜とを備え、上部電極は、ビット線コンタクト形成領域に設けられた開口部と、少なくとも下部電極上の一部に設けられた凹部とを有するものである。
【００１７】
この構成によれば、上部電極に設けられた開口部と凹部によって、メモリセル領域及びロジック領域に形成した第２の絶縁膜に生じるグローバル段差の低減を図ることができる。
【００１８】
上記半導体装置において、凹部は、少なくとも隣り合う２つの下部電極上の一部に跨って形成されている。
【００１９】
上記半導体装置において、凹部は、ビット線コンタクト形成領域を含み、凹部の一部が開口部となっている。
【００２０】
上記半導体装置において、凹部は、溝部内に形成された下部電極、容量絶縁膜及び上部電極によって形成されたスペースである。
【００２１】
上記半導体装置において、上部電極は、金属膜又は金属窒化膜からなる。
【００２２】
本発明の半導体装置の製造方法は、メモリセル領域とロジック領域とを備えた半導体装置の製造方法において、半導体基板上に第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜に溝部を形成する工程（ｂ）と、溝部内に下部電極を形成する工程（ｃ）と、下部電極上に容量絶縁膜を形成する工程（ｄ）と、容量絶縁膜上にセルプレート型の上部電極（ｅ）と、上部電極上及びロジック領域の第１の絶縁膜上に第２の絶縁膜を形成する工程（ｆ）と、第２の絶縁膜の表面をＣＭＰ法による研磨によって平坦化する工程（ｇ）とを備え、上部電極は、ビット線コンタクト形成領域に設けられた開口部と、少なくとも下部電極上の一部に設けられた凹部とを有するものである。
【００２３】
この構成によれば、上部電極に設けられた開口部と凹部によって、上部電極上に形成した第２の絶縁膜の表面に凹凸が形成される。これにより、ロジック領域に形成されている表面が平坦な第２の絶縁膜の領域よりもメモリセル領域に形成されている表面が凹凸な第２の絶縁膜の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された第２の絶縁膜を形成することができる。
【００２４】
上記半導体装置の製造方法において、工程（ｅ）は、容量絶縁膜上に上部電極用導電膜を形成する工程（ｅ１）と、上部電極用導電膜における少なくとも下部電極上の一部をエッチングして凹部を形成する工程（ｅ２）と、上部電極用導電膜をパターニングして、ビット線コンタクト形成領域に開口部を有する上部電極を形成する工程（ｅ３）とを備えている。
【００２５】
上記半導体装置の製造方法において、凹部は、少なくとも隣り合う２つの下部電極上の一部に跨って形成される。
【００２６】
上記半導体装置の製造方法において、凹部は、ビット線コンタクト形成領域を含み、凹部の一部が開口部となっている。
【００２７】
上記半導体装置の製造方法において、凹部は、溝部内に形成された下部電極、容量絶縁膜及び上部電極によって形成されたスペースである。
【発明の効果】
【００２８】
本発明によれば、上部電極に設けられた開口部と凹部によって、メモリセル領域及びロジック領域に形成した第２の絶縁膜に生じるグローバル段差の低減を図ることができる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３０】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。また、図３（ｂ）は、図３（ａ）におけるＡ−Ａ箇所を示す平面図である。なお、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）は、図３（ｂ）におけるＢ−Ｂ箇所における各製造工程の断面図である。図中において、左半分はメモリセル領域Ｒmemを示し、右半分はロジック領域Ｒlogを示している。
【００３１】
まず、図１（ａ）に示す工程で、シリコンからなる半導体基板１に、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１からなる素子形成領域上にゲート絶縁膜（図示せず）及びゲート電極３を形成する。その後、メモリセル領域Ｒmemにおけるゲート電極３の側方下に位置する素子形成領域に、ソース領域４ａ及びドレイン領域４ｂを形成する。一方、ロジック領域Ｒlogにおけるゲート電極３の側方下に位置する素子形成領域に、ソース・ドレイン領域４ｃを形成する。その後、基板上に層間絶縁膜５を形成し、層間絶縁膜５にメモリセル領域Ｒmemのソース領域４ａに到達するコンタクトホールを形成した後、コンタクトホール内に導電材料からなるコンタクトプラグ１３を形成する。その後、コンタクトプラグ１３が形成された層間絶縁膜５上に厚さ６００ｎｍの層間絶縁膜６を形成する。その後、メモリセル領域Ｒmemにおけるキャパシタ形成領域の層間絶縁膜６をエッチングして、コンタクトプラグ１３に到達する溝部７を形成した後、溝部７内に厚さ５０ｎｍのドープドポリシリコンからなる凹部状の下部電極８を選択的に形成する。
【００３２】
次に、図１（ｂ）に示す工程で、基板上の全面に、下部電極８を覆うように厚さ１０ｎｍの容量絶縁膜９を形成する。この容量絶縁膜９としては、シリコン酸化膜やシリコン窒化酸化膜、あるいは、Ｔａ、Ａｌ、Ｈｆなどの金属酸化膜を用いてもよい。その後、容量絶縁膜９上に、溝部７内が埋まるように、厚さ１２０ｎｍの上部電極用導電膜１０Ａを形成する。この上部電極用導電膜１０Ａとしては、多結晶シリコンやアモルファスシリコンなどのシリコン膜、あるいはＡｌやＷ（タングステン）などの金属膜、ＴｉＮなどの金属窒化膜を用いる。
【００３３】
次に、図１（ｃ）に示す工程で、上部電極用導電膜１０Ａ上に、メモリセル領域Ｒmemの少なくとも下部電極８上に開口１１ａを有するレジスト１１を形成する。このとき、開口１１ａは、メモリセル領域Ｒmem上であればどこに形成しても良い。その後、レジスト１１をマスクにして、上部電極用導電膜１０Ａを所定の深さまでエッチングして凹部１２を形成する。このとき、凹部１２を下部電極８上のみに形成する場合、凹部１２の深さをｈ１、上部電極用導電膜１０Ａの膜厚をｄ１、層間絶縁膜６の上面から下部電極８の上端までのリセス量をｒ１としたとき、キャパシタリークや容量低下を防止するためには、ｈ１≦ｄ１＋ｒ１にしなければならない。また、凹部１２が下部電極８よりも大きい場合や下部電極８上以外の領域に形成する場合には、下部電極８の一部が電気的に分離されるのを防止するために、ｈ１≦ｄ１にすることが望ましい。なお、上部電極用導電膜１０ＡがＴｉＮの場合、エッチングガスとしてＣｌ2ガスのみでもエッチングできるが、パターン側壁に付着するエッチング生成物の除去を容易にするために、Ｃｌ2とＢＣｌ3の混合ガスを用いる方が望ましい。
【００３４】
次に、図２（ａ）に示す工程で、レジスト１１を除去した後、上部電極用導電膜１０Ａ上に、ロジック領域Ｒlog上の全域、及び、メモリセル領域Ｒmemのビット線開通領域に開口を有し、メモリセル領域Ｒmemの上部電極形成領域を覆うレジスト１４を形成する。その後、レジスト１４をマスクにして、上部電極用導電膜１０Ａをエッチングすることにより、メモリセル領域Ｒmemにビット線用開口部１５を有するセルプレート型の上部電極１０を形成する。このセルプレート型の上部電極１０は、複数の下部電極８上を覆うように形成されており、ビット線用開口部１５は下部電極８の間に位置する層間絶縁膜６上に形成されている。これにより、下部電極８と容量絶縁膜９と上部電極１０からなるキャパシタが形成される。このとき、ロジック領域Ｒlogの上部電極用導電膜１０Ａ及び容量絶縁膜９は完全に除去される。
【００３５】
次に、図２（ｂ）に示す工程で、レジスト１４を除去した後、基板上の全面に、厚さ８００ｎｍの層間絶縁膜１６を形成する。このとき、層間絶縁膜１６は、ロジック領域Ｒlogには下地の層間絶縁膜６上にほぼ平坦な表面で形成され、メモリセル領域Ｒmemには下地の上部電極１０による段差によって表面が凹凸に形成される。
【００３６】
次に、図２（ｃ）に示す工程で、ＣＭＰ法を用いて、層間絶縁膜１６の上部領域を研磨して、層間絶縁膜１６の表面を平坦化する。このとき、メモリセル領域Ｒmemの表面が凹凸になっている層間絶縁膜１６は、ロジック領域Ｒlogの表面が平坦になっている層間絶縁膜１６に比べてＣＭＰにおける研磨レートが大きくなっている。これにより、メモリセル領域Ｒmemの凸部領域の層間絶縁膜１６が他の領域よりも早く研磨されるため、全体的に平坦化を図ることができる。
【００３７】
次に、図３（ａ）に示す工程で、層間絶縁膜５、６、１６を貫通して設けられたコンタクトホール内に導電材料を埋め込んでコンタクトプラグ１７ａ、１７ｂ、１７ｃを形成する。コンタクトプラグ１７ａは、メモリセル領域Ｒmemのドレイン領域４ｂに接続され、コンタクトプラグ１７ｂはロジック領域Ｒlogのソース・ドレイン領域４ｃに接続され、コンタクトプラグ１７ｃはゲート電極３に接続されている。その後、層間絶縁膜１６上にコンタクトプラグ１７ａ、１７ｂ、１７ｃにそれぞれ接続される金属配線１８ａ、１８ｂ、１８ｃを形成する。なお、金属配線１８ａはビット線となる。これにより、図３（ａ）に示すように、メモリセル部と周辺回路部を有する半導体装置を形成することができる。
【００３８】
図３（ｂ）に示すように、本実施形態では、セルプレート型の上部電極１０に、隣接する２つの下部電極８上に跨る凹部１２及びビット線用開口部１５が複数設けられている。この凹部１２及びビット線用開口部１５に層間絶縁膜１６が埋め込まれることにより、メモリセル領域Ｒmemにおける層間絶縁膜１６の表面に凹凸が形成される。
【００３９】
図４は、セルプレート型の上部電極における凹部面積率と平坦化後グローバル段差との関係を示した図である。上部電極における凹部面積率が大きくなる程、実効的な研磨レートが高くなる。これにより、上部電極上に形成されている層間絶縁膜の凸部領域が早く研磨されるため、グローバル段差が低減され、上層の金属配線の露光マージンを満たす残存段差まで平坦化される。
【００４０】
この実施形態によれば、セルプレート型の上部電極１０に凹部１２を設けることにより、メモリセル領域Ｒmemに形成される層間絶縁膜１６の表面に凹凸が形成される。これにより、ロジック領域Ｒlogに形成されている表面が平坦な層間絶縁膜１６の領域よりもメモリセル領域Ｒmemに形成されている表面が凹凸な層間絶縁膜１６の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された層間絶縁膜１６を形成することができる。
【００４１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００４２】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。また、図７は、図６（ｃ）におけるＡ−Ａ箇所を示す平面図である。なお、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、図７におけるＢ−Ｂ箇所における各製造工程の断面図である。図中において、左半分はメモリセル領域Ｒmemを示し、右半分はロジック領域Ｒlogを示している。
【００４３】
まず、図５（ａ）に示す工程で、シリコンからなる半導体基板１に、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１からなる素子形成領域上にゲート絶縁膜（図示せず）及びゲート電極３を形成する。その後、メモリセル領域Ｒmemにおけるゲート電極３の側方下に位置する素子形成領域に、ソース領域４ａ及びドレイン領域４ｂを形成する。一方、ロジック領域Ｒlogにおけるゲート電極３の側方下に位置する素子形成領域に、ソース・ドレイン領域４ｃを形成する。その後、基板上に層間絶縁膜５を形成し、層間絶縁膜５にメモリセル領域Ｒmemのソース領域４ａに到達するコンタクトホールを形成した後、コンタクトホール内に導電材料からなるコンタクトプラグ１３を形成する。その後、コンタクトプラグ１３が形成された層間絶縁膜５上に厚さ６００ｎｍの層間絶縁膜６を形成する。その後、メモリセル領域Ｒmemにおけるキャパシタ形成領域の層間絶縁膜６をエッチングして、コンタクトプラグ１３に到達する溝部７を形成した後、溝部７内に厚さ５０ｎｍのドープドポリシリコンからなる凹部状の下部電極８を選択的に形成する。
【００４４】
次に、図５（ｂ）に示す工程で、基板上の全面に、下部電極８を覆うように厚さ１０ｎｍの容量絶縁膜９を形成する。この容量絶縁膜９としては、シリコン酸化膜やシリコン窒化酸化膜、あるいは、Ｔａ、Ａｌ、Ｈｆなどの金属酸化膜を用いてもよい。その後、容量絶縁膜９上に、溝部７内が埋まるように、厚さ１２０ｎｍの上部電極用導電膜１０Ａを形成する。この上部電極用導電膜１０Ａとしては、多結晶シリコンやアモルファスシリコンなどのシリコン膜、あるいはＡｌやＷ（タングステン）などの金属膜、ＴｉＮなどの金属窒化膜を用いる。
【００４５】
次に、図５（ｃ）に示す工程で、上部電極用導電膜１０Ａ上に、ロジック領域Ｒlog上の全域、及び、メモリセル領域Ｒmemのビット線開通領域に開口を有し、メモリセル領域Ｒmemの上部電極形成領域を覆うレジスト１９を形成する。このとき、レジスト１９におけるメモリセル領域Ｒmemのビット線開通領域の開口２０は、隣接する下部電極８上に跨るように形成する。その後、レジスト１９をマスクにして、上部電極用導電膜１０Ａを所定の深さまでエッチングすることにより、メモリセル領域Ｒmemにビット線用開口領域を含む凹部２１を有するセルプレート型の上部電極１０を形成する。このセルプレート型の上部電極１０は、複数の下部電極８上を覆うように形成されている。これにより、下部電極８と容量絶縁膜９と上部電極１０からなるキャパシタが形成される。このとき、ロジック領域Ｒlogの上部電極用導電膜１０Ａ及び容量絶縁膜９は完全に除去される。このとき、ビット線用開口領域を含む凹部２１を形成する場合、下部電極８上における凹部２１の深さをｈ２、層間絶縁膜６上における凹部２１の深さをｈ３、上部電極用導電膜１０Ａの膜厚をｄ２、層間絶縁膜６の上面から下部電極８の上端までのリセス量をｒ２としたとき、キャパシタリークや容量低下を防止するためには、ｈ２≦ｄ２＋ｒ２にしなければならない。そして、ｈ２≦ｄ２の場合にはｈ２＝ｈ３となり、ｈ２＞ｄ２の場合にはｈ２＞ｈ３でｈ３＝ｄ２となる。なお、上部電極用導電膜１０ＡがＴｉＮの場合、エッチングガスとしてＣｌ2ガスのみでもエッチングできるが、パターン側壁に付着するエッチング生成物の除去を容易にするために、Ｃｌ2とＢＣｌ3の混合ガスを用いる方が望ましい。
【００４６】
次に、図６（ａ）に示す工程で、レジスト１９を除去した後、基板上の全面に、厚さ８００ｎｍの層間絶縁膜１６を形成する。このとき、層間絶縁膜１６は、ロジック領域Ｒlogには下地の層間絶縁膜６上にほぼ平坦な表面で形成され、メモリセル領域Ｒmemには下地の上部電極１０による段差によって表面が凹凸に形成される。
【００４７】
次に、図６（ｂ）に示す工程で、ＣＭＰ法を用いて、層間絶縁膜１６の上部領域を研磨して、層間絶縁膜１６の表面を平坦化する。このとき、メモリセル領域Ｒmemの表面が凹凸になっている層間絶縁膜１６は、ロジック領域Ｒlogの表面が平坦になっている層間絶縁膜１６に比べてＣＭＰにおける研磨レートが大きくなっている。これにより、メモリセル領域Ｒmemの凸部領域の層間絶縁膜１６が他の領域よりも早く研磨されるため、全体的に平坦化を図ることができる。
【００４８】
次に、図６（ｃ）に示す工程で、層間絶縁膜５、６、１６を貫通して設けられたコンタクトホール内に導電材料を埋め込んでコンタクトプラグ１７ａ、１７ｂ、１７ｃを形成する。コンタクトプラグ１７ａは、メモリセル領域Ｒmemのドレイン領域４ｂに接続され、コンタクトプラグ１７ｂはロジック領域Ｒlogのソース・ドレイン領域４ｃに接続され、コンタクトプラグ１７ｃはゲート電極３に接続されている。その後、層間絶縁膜１６上にコンタクトプラグ１７ａ、１７ｂ、１７ｃにそれぞれ接続される金属配線１８ａ、１８ｂ、１８ｃを形成する。なお、金属配線１８ａはビット線となる。これにより、図６（ｃ）に示すように、メモリセル部と周辺回路部を有する半導体装置を形成することができる。
【００４９】
図７に示すように、本実施形態では、セルプレート型の上部電極１０に、ビット線開口領域を含む凹部２１が、ビット線開口領域を取り囲む下部電極８上の一部に跨るように複数設けられている。この凹部２１に層間絶縁膜１６が埋め込まれることにより、メモリセル領域Ｒmemにおける層間絶縁膜１６の表面に凹凸が形成される。
【００５０】
この第２の実施形態によれば、セルプレート型の上部電極１０にビット線開口領域を含む凹部２１を下部電極８上の一部に跨るように設けることにより、メモリセル領域Ｒmemに形成される層間絶縁膜１６の表面に凹凸が形成される。これにより、ロジック領域Ｒlogに形成されている表面が平坦な層間絶縁膜１６の領域よりもメモリセル領域Ｒmemに形成されている表面が凹凸な層間絶縁膜１６の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された層間絶縁膜１６を形成することができる。さらに、第２の実施形態では、図５（ｃ）に示す工程で、ビット線開口領域を含む凹部２１と上部電極１０のパターニングを同時に行うため、製造工程の削減を図ることができる。
【００５１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５２】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。また、図１０は、図９（ｃ）におけるＡ−Ａ箇所を示す平面図である。なお、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、図１０におけるＢ−Ｂ箇所における各製造工程の断面図である。図中において、左半分はメモリセル領域Ｒmemを示し、右半分はロジック領域Ｒlogを示している。
【００５３】
まず、図８（ａ）に示す工程で、シリコンからなる半導体基板１に、シャロートレンチ分離（ＳＴＩ）からなる素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１からなる素子形成領域上にゲート絶縁膜（図示せず）及びゲート電極３を形成する。その後、メモリセル領域Ｒmemにおけるゲート電極３の側方下に位置する素子形成領域に、ソース領域４ａ及びドレイン領域４ｂを形成する。一方、ロジック領域Ｒlogにおけるゲート電極３の側方下に位置する素子形成領域に、ソース・ドレイン領域４ｃを形成する。その後、基板上に層間絶縁膜５を形成し、層間絶縁膜５にメモリセル領域Ｒmemのソース領域４ａに到達するコンタクトホールを形成した後、コンタクトホール内に導電材料からなるコンタクトプラグ１３を形成する。その後、コンタクトプラグ１３が形成された層間絶縁膜５上に厚さ６００ｎｍの層間絶縁膜６を形成する。その後、メモリセル領域Ｒmemにおけるキャパシタ形成領域の層間絶縁膜６をエッチングして、コンタクトプラグ１３に到達する溝部７を形成した後、溝部７内に厚さ５０ｎｍのドープドポリシリコンからなる凹部状の下部電極８を選択的に形成する。
【００５４】
次に、図８（ｂ）に示す工程で、基板上の全面に、下部電極８を覆うように厚さ１０ｎｍの容量絶縁膜９を形成する。この容量絶縁膜９としては、シリコン酸化膜やシリコン窒化酸化膜、あるいは、Ｔａ、Ａｌ、Ｈｆなどの金属酸化膜を用いてもよい。その後、容量絶縁膜９上に、溝部７内が埋まらないように、ＴｉＮからなる厚さ３０ｎｍの上部電極用導電膜２２Ａを形成する。このとき、上部電極用導電膜２２Ａの膜厚をｄ３、キャパシタ短辺方向の下部電極間のスペース幅をｋとしたとき、ｋ≦３ｄ３となるようにすることで、自己整合的に下部電極占有領域に凹部２５を形成することができる。
【００５５】
次に、図８（ｃ）に示す工程で、上部電極用導電膜２２Ａ上に、ロジック領域Ｒlog上の全域、及び、メモリセル領域Ｒmemのビット線開通領域に開口を有し、メモリセル領域Ｒmemの上部電極形成領域を覆うレジスト２３を形成する。その後、レジスト２３をマスクにして、上部電極用導電膜２２Ａをエッチングすることにより、メモリセル領域Ｒmemにビット線用開口部２４を有するセルプレート型の上部電極２２を形成する。このセルプレート型の上部電極２２は、複数の下部電極８上を覆うように形成されている。これにより、下部電極８と容量絶縁膜９と上部電極２２からなるキャパシタが形成される。このとき、ロジック領域Ｒlogの上部電極用導電膜２２Ａ及び容量絶縁膜９は完全に除去される。
【００５６】
次に、図９（ａ）に示す工程で、レジスト２３を除去した後、基板上の全面に、厚さ８００ｎｍの層間絶縁膜１６を形成する。このとき、層間絶縁膜１６は、ロジック領域Ｒlogには下地の層間絶縁膜６上にほぼ平坦な表面で形成され、メモリセル領域Ｒmemには下地の上部電極２２による段差によって表面が凹凸に形成される。
【００５７】
次に、図９（ｂ）に示す工程で、ＣＭＰ法を用いて、層間絶縁膜１６の上部領域を研磨して、層間絶縁膜１６の表面を平坦化する。このとき、メモリセル領域Ｒmemの表面が凹凸になっている層間絶縁膜１６は、ロジック領域Ｒlogの表面が平坦になっている層間絶縁膜１６に比べてＣＭＰにおける研磨レートが大きくなっている。これにより、メモリセル領域Ｒmemの凸部領域の層間絶縁膜１６が他の領域よりも早く研磨されるため、全体的に平坦化を図ることができる。
【００５８】
次に、図９（ｃ）に示す工程で、層間絶縁膜５、６、１６を貫通して設けられたコンタクトホール内に導電材料を埋め込んでコンタクトプラグ１７ａ、１７ｂ、１７ｃを形成する。コンタクトプラグ１７ａは、メモリセル領域Ｒmemのドレイン領域４ｂに接続され、コンタクトプラグ１７ｂはロジック領域Ｒlogのソース・ドレイン領域４ｃに接続され、コンタクトプラグ１７ｃはゲート電極３に接続されている。その後、層間絶縁膜１６上にコンタクトプラグ１７ａ、１７ｂ、１７ｃにそれぞれ接続される金属配線１８ａ、１８ｂ、１８ｃを形成する。なお、金属配線１８ａはビット線となる。これにより、図９（ｃ）に示すように、メモリセル部と周辺回路部を有する半導体装置を形成することができる。
【００５９】
図１０に示すように、本実施形態では、セルプレート型の上部電極２２には、溝部７内が上部電極用導電膜２２Ａによって完全には埋め込まれていないことによって凹部２５が残存する。この凹部２５に層間絶縁膜１６が埋め込まれることにより、メモリセル領域Ｒmemにおける層間絶縁膜１６の表面に凹凸が形成される。
【００６０】
この第３の実施形態によれば、セルプレート型の上部電極２２となる上部電極用導電膜２２Ａを溝部７内が完全に埋まらない膜厚で形成することによって残存する凹部２５を設けることにより、メモリセル領域Ｒmemに形成される層間絶縁膜１６の表面に凹凸が形成される。これにより、ロジック領域Ｒlogに形成されている表面が平坦な層間絶縁膜１６の領域よりもメモリセル領域Ｒmemに形成されている表面が凹凸な層間絶縁膜１６の領域の方がＣＭＰにおける研磨レートが大きくなり、結果的にグローバル段差が緩和され、実質的に平坦化された層間絶縁膜１６を形成することができる。
【００６１】
なお、第１〜第３の実施形態では、下部電極としてドープドポリシリコンを用いて説明したが、タングステンのような金属膜やＴｉＮのような金属窒化膜でも良い。
【産業上の利用可能性】
【００６２】
以上説明したように、本発明は、キャパシタ上に層間絶縁膜を有する半導体装置に有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図、（ｂ）は、図３（ａ）のＡ−Ａ箇所における平面図
【図４】本発明を説明するためのセルプレート型の上部電極における凹部面積率と平坦化後グローバル段差との関係を示した図
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図７】図６（ｃ）のＡ−Ａ箇所における平面図
【図８】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図９】（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図１０】図９（ｃ）のＡ−Ａ箇所における平面図
【図１１】従来の半導体装置を示す断面図
【符号の説明】
【００６４】
１  半導体基板
２  素子分離領域
３  ゲート電極
４ａ  ソース領域
４ｂ  ドレイン領域
４ｃ  ソース・ドレイン領域
５  層間絶縁膜
６  層間絶縁膜
７  溝部
８  下部電極
９  容量絶縁膜
１０  上部電極
１０Ａ  上部電極用導電膜
１１  レジスト
１１ａ  開口
１２  凹部
１３  コンタクトプラグ
１４  レジスト
１５  開口部
１６  層間絶縁膜
１７ａ  コンタクトプラグ
１７ｂ  コンタクトプラグ
１７ｃ  コンタクトプラグ
１８ａ  金属配線
１８ｂ  金属配線
１８ｃ  金属配線
１９  レジスト
２０  開口
２１  凹部
２２  上部電極
２２Ａ  上部電極用導電膜
２３  レジスト
２４  開口部
２５  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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