(57)【要約】【課題】  良好な電気的特性のトランジスタが得られるようにし、これによって半導体装置の微細化や高密度化を可能にし、さらには３次元に積み重ねることをも可能にした、半導体装置の製造方法とこの製造方法によって得られる半導体装置を提供する。【解決手段】  基体１上に形成された結晶性半導体膜３のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、第２の部分および第３の部分にそれぞれソース及びドレインを形成する第２の工程とを備える。第２の工程において、少なくとも第２の部分および第３の部分に対して加熱処理を施すことにより、第１の部分の少なくとも一部をシードとする第２の部分及び第３の部分の固相エピタキシー過程を誘起する。【選択図】      図１
2006310741.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成された結晶性半導体膜のうち前記基体に接する第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、
前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、
前記第１の工程は、前記結晶性半導体膜を構成する材料を前記基体上に堆積する第１の副工程を含み、
前記第２の工程は、少なくとも前記第２の部分および前記第３の部分に対して加熱する第２の副工程を含むこと、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
基体上に形成された結晶性半導体膜のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、
前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、
前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して加熱処理を施すことにより、前記第２の部分及び前記第３の部分の結晶性を、前記加熱処理を行う前の前記第２の部分及び前記第３の部分の結晶性に比べて向上させること、
を特徴とする半導体装置の製造方法。
【請求項３】
基体上に形成された結晶性半導体膜のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、
前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、
前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して加熱処理を施すことにより、前記第１の部分の少なくとも一部をシードとする前記第２の部分及び前記第３の部分の固相エピタキシー過程を誘起すること、
を特徴とする半導体装置の製造方法。
【請求項４】
前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して施す加熱処理を、３５０℃以上５５０℃以下の加熱温度で行うことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記結晶性半導体層上に、ゲート絶縁膜を介して金属からなるゲート電極を形成する工程を備えたことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記ソース／ドレイン上に金属層を形成し、次いで加熱処理を行うことにより、前記ソース／ドレインの表層部をシリサイド化する工程を備えたことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記のシリサイド化する工程での加熱処理を、３５０℃以上５５０℃以下の温度で行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記ソース／ドレインの表層部をニッケルモノシリサイドにすることを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記基体として、基板上にトランジスタを形成したものを用いることにより、前記基板上に、トランジスタを３次元に積層することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
基体上にトランジスタを形成してなる半導体装置において、
基体上に、堆積法によって形成された結晶性半導体層が設けられ、
前記結晶性半導体に、前記基体側の一部をシード層とした固相エピタキシー法により不純物が活性化されて形成された、ソース／ドレインが設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法とこの製造方法によって得られる半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などの電気光学装置では、基板として、安価なガラスや樹脂等の透明基板が用いられている。これらの基板は耐熱温度が低いため、基板に集積される薄膜トランジスタ（ＴＦＴ）などの半導体素子や各種のデバイスについては、低温プロセスによって製造するのが一般的である（例えば、特許文献１参照）。
【特許文献１】特許第３５２８１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、一般にトランジスタ等を備えた半導体装置では、例えばこれが実装される電気光学装置の高精細化等を図るため、微細化や高密度化が強く望まれている。
しかしながら、一般の低温プロセスで形成するトランジスタにあっては、ソース／ドレインが不純物の注入により非晶質の半導体層となっているため、特に微細化した場合に、このソース／ドレインでの寄生抵抗が大きくなり、トランジスタとしての良好な電気的特性が得られにくいといった課題があった。
【０００４】
また、高密度化による高精細化を図るためには、トランジスタ等の半導体素子を３次元に積み重ねることも考えられる。しかしながら、半導体層を複層に積み重ねて各層にトランジスタ等を作製する場合、各層での不純物活性化のための高温熱処理が、他の層の半導体素子に通常設計以上の熱履歴を与えてしまう。そのため、プロセス設計が非常に困難あるいは複雑になってしまい、例えば熱に弱いサリサイドプロセスを採用することができないなどの問題があった。
【０００５】
本発明は前記事情に鑑みてなされたもので、良好な電気的特性のトランジスタが得られるようにし、これによって半導体装置の微細化や高密度化を可能にし、さらには３次元に積み重ねることをも可能にした、半導体装置の製造方法とこの製造方法によって得られる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、基体上に形成された結晶性半導体膜のうち前記基体に接する第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、前記第１の工程は、前記結晶性半導体膜を構成する材料を前記基体上に堆積する第１の副工程を含み、前記第２の工程は、少なくとも前記第２の部分および前記第３の部分に対して加熱する第２の副工程を含むこと、を備えたことを特徴としている。
また、別の半導体装置の製造方法は、基体上に形成された結晶性半導体膜のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して加熱処理を施すことにより、前記第２の部分及び前記第３の部分の結晶性を、前記加熱処理を行う前の前記第２の部分及び前記第３の部分の結晶性に比べて向上させること、を特徴としている。
また、さらに別の半導体装置の製造方法は、基体上に形成された結晶性半導体膜のうち第１の部分以外の少なくとも第２の部分及び第３の部分に不純物を注入する第１の工程と、前記第２の部分および前記第３の部分にそれぞれソース及びドレインを形成する第２の工程と、を備え、前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して加熱処理を施すことにより、前記第１の部分の少なくとも一部をシードとする前記第２の部分及び前記第３の部分の固相エピタキシー過程を誘起すること、を特徴としている。
【０００７】
前記半導体装置の製造方法によれば、ソース／ドレインを、例えば結晶性半導体の一部である前記第１の部分の少なくとも一部をシードとする固相エピタキシー法により、不純物を活性化し、形成するので、不純物が比較的低温で拡散して本来の有効なサイトに入ることにより、ソース／ドレインが電気的に良好に活性化し、これによってトランジスタが良好な電気的特性を有するものとなる。また、固相エピタキシー法によってソース／ドレインを構成する半導体層が結晶化されるので、寄生抵抗が小さくなり、これによってトランジスタの電気的特性がより良好になる。
【０００８】
なお、前記の製造方法においては、前記第２の工程において、少なくとも前記第２の部分および前記第３の部分に対して施す加熱処理を、３５０℃以上５５０℃以下の加熱温度で行うのが好ましい。
このような温度範囲で固相エピタキシー法を行うことにより、ソース／ドレインを良好に形成することが可能になり、しかも他の要素に通常設計以上の熱履歴が与えられてしまうことも回避される。
【０００９】
また、前記の製造方法においては、前記結晶性半導体層上に、ゲート絶縁膜を介して金属からなるゲート電極を形成する工程を備えているのが好ましい。
このようにすれば、ゲート電極やチャネル領域に不純物を注入し活性化する工程が不要になるので、この活性化のための高温での熱処理により、他の要素に対して通常設計以上の熱履歴を与えてしまうといったことが確実に回避される。
【００１０】
また、前記の製造方法においては、前記ソース／ドレイン上に金属層を形成し、次いで加熱処理を行うことにより、前記ソース／ドレインの表層部をシリサイド化する工程を備えているのが好ましい。
このようにすれば、ソース／ドレインの寄生抵抗がより小さくなるので、トランジスタの電気的特性がより良好になる。
【００１１】
なお、この製造方法においては、シリサイド化する工程での加熱処理を、３５０℃以上５５０℃以下の温度で行うのが好ましく、このような温度範囲にすることにより、他の要素に通常設計以上の熱履歴が与えられてしまうことが回避される。
また、このような温度範囲で形成するシリサイドとしては、ニッケルモノシリサイド（ＮｉＳｉ）が好適となり、このニッケルモノシリサイドは抵抗率が約２０μΩ・ｃｍと低いため、ソース／ドレインの寄生抵抗が十分に小さくなる。
【００１２】
また、前記の製造方法においては、前記基体として、基板上にトランジスタを形成したものを用いることにより、前記基板上に、トランジスタを３次元に積層するのが好ましい。
特に固相エピタキシー法によるソース／ドレインの形成を、例えば５５０℃以下の低温で行うことにより、基体中のトランジスタに通常設計以上の熱履歴を与えてしまうことがなくなる。したがって、基板上にトランジスタを支障なく３次元に積み重ねることが可能になり、これによってトランジスタの高密度化が可能になる。
【００１３】
本発明の半導体装置は、基体上にトランジスタを形成してなる半導体装置において、
基体上に、堆積法によって形成された結晶性半導体層が設けられ、
前記結晶性半導体に、前記基体側の一部をシード層とした固相エピタキシー法により不純物が活性化されて形成された、ソース／ドレインが設けられていることを特徴としている。
【００１４】
この半導体装置によれば、ソース／ドレインが、結晶性半導体の一部をシード層とする固相エピタキシー法によって不純物が活性化され、設けられているので、前述したようにソース／ドレインが電気的に良好に活性化し、これによってトランジスタが良好な電気的特性を有するものとなる。また、固相エピタキシー法によってソース／ドレインを構成する半導体層が結晶化されているので、寄生抵抗が小さくなり、これによってトランジスタの電気的特性がより良好になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を、半導体装置の製造方法の一実施形態に基づき、詳しく説明する。
本実施形態は、基板上にトランジスタを３次元に積み重ねて形成する、３次元構造の半導体装置を製造する方法であって、特に基板を石英基板とし、この石英基板上に５５０℃以下の低温プロセスでトランジスタを形成するようにした方法である。なお、本実施形態では、石英からなる基板を本発明における基体としている。
【００１６】
まず、図１（ａ）に示すように石英からなる基板（基体）１を用意し、この基板１上に、下地絶縁膜２として酸化シリコンを成膜する。次に、図１（ｂ）に示すようにこの下地絶縁膜２上に、堆積法を用いて結晶性のシリコン層（半導体膜）３を、厚さ５０ｎｍ程度で島状に形成する。このシリコン層３の形成については、例えばプラズマＣＶＤ法によって非晶質シリコン層を形成し、その後、エキシマレーザを照射して多結晶化し、結晶性であるポリシリコンとする。または、例えばジシランを用いた熱ＣＶＤ法によって４２５℃程度で非晶質シリコンを堆積し、エキシマレーザーを照射することにより、非常に大きなグレインの単結晶シリコンを形成してこれを結晶性のシリコン層としてもよい。なお、結晶性のシリコン層３を形成するための堆積法としては、ＣＶＤ法以外にも、例えばスパッタリング法や蒸着法を採用することができる。
その後、フォトリソグラフィ法を用いてシリコン層を島状にパターニングすることにより、島状のシリコン層３を形成する。
【００１７】
このようにして島状で結晶性のシリコン層３を形成したら、酸素およびクリプトンを用い、これらのガス比（容量比）をＯ２：Ｋｒ＝３：９７とし、圧力を１ｔｏｒｒ、電力を３ｋＷ、基板温度を４００℃としてプラズマ酸化することにより、図１（ｃ）に示すようにシリコン層３の表層部にＳｉＯ２を厚さ５ｎｍ程度に形成し、ゲート絶縁膜４とする。
【００１８】
続いて、キセノンガスを使ったスパッタリング法により、窒化タンタル、金属タンタル、窒化タンタルをこの順に成膜積層し、３層が積層されてなる金属層を形成する。その後、フォトリソグラフィ法を用いて金属層をパターニングすることにより、この金属層からなるゲート電極５を形成する。
【００１９】
次いで、ＣＶＤ法等によって酸化シリコン層を形成し、さらにこれを異方性エッチングすることにより、図１（ｄ）に示すようにゲート電極５の両側にサイドウォール６を形成する。なお、このようなエッチングにより、ゲート電極５およびサイドウォール６の直下にのみゲート絶縁膜４が残り、他の部位に形成されたゲート絶縁膜４は除去される。
【００２０】
続いて、これらゲート電極５及びサイドウォール６をマスクにして、前記シリコン層３における第２の部分（図示せず）と第３の部分（図示せず）とにそれぞれ不純物を注入し、ソース形成領域７とドレイン形成領域８とを形成する（第１の工程）。この不純物の注入には、イオンドーピングやイオンインプラ等のイオン注入法が採用される。このような不純物の注入を行う際、本発明では、前記シリコン層３の底部側、つまり基板１側を一部残してシード層９とし、このシード層９には不純物を注入せず、このシード層９の上に選択的に不純物を注入することにより、前記のソース形成領域７およびドレイン形成領域８を形成する。なお、このシード層９となる部分は、本発明における第１の部分となる。
【００２１】
すなわち、不純物をイオン注入する際のエネルギーを適宜に調整することにより、不純物がシリコン層３の底部側の一部に注入されないようにする。このような不純物の注入により、ソース形成領域７およびドレイン形成領域８は、元の単結晶または多結晶の結晶性の状態から非晶質化する。そして、この不純物が注入されずに結晶性のシリコン層３のままに保持された底部側を、シード層９とする。
【００２２】
前記シード層９については、基板１側の底面からソース形成領域７またはドレイン形成領域８に接する上面までの厚さが、少なくとも１０ｎｍ以上となるように形成する。シード層９をこのような厚さに形成することで、後述する固相エピタキシー法による不純物の活性化の際、このシード層９を核にしてソース形成領域７およびドレイン形成領域８を良好に固相エピタキシャル成長させ、再度結晶化させることができる。
【００２３】
ソース形成領域７およびドレイン形成領域８を形成するための打ち込みエネルギーとしては、例えばＢ（ホウ素）の場合に２ｋｅＶ程度とし、Ｐ（リン）の場合に６ｋｅＶ程度とする。また、ドーズ量については１．５×１０１５／ｃｍ２程度とする。なお、注入する不純物の型については、作製トランジスタがＮ型の場合はＰ型不純物、Ｐ型の場合はＮ型不純物とするのが一般的であるが、それらに限定されることなく、トランジスタの閾値をどの値に設定したいかで、不純物の型を適宜設定することができる。
【００２４】
なお、シリコン層３の、前記ゲート電極５及びサイドウォール６の直下は、不純物が注入されていない真性半導体層領域、あるいは微量の不純物がドープされた微量不純物領域となる。そして、このような真性半導体層領域あるいは微量不純物領域により、チャネル領域１０が形成されている。
【００２５】
次いで、前記基板１を焼成炉に入れ、例えばアルゴン雰囲気にて３５０℃〜５５０℃で１時間〜５時間程度加熱し（第２の工程）、前記シード層９を核（シード）として前記ソース形成領域７およびドレイン形成領域８に固相エピタキシー過程を誘起させ、固相エピタキシャル成長させる。本実施形態では、５５０℃で１時間加熱した。すると、このような固相エピタキシャル成長（固相エピタキシー法）によってソース形成領域７およびドレイン形成領域８は、注入した不純物が比較的低温で拡散し、活性化して本来の有効なサイトに入ることにより、図２（ａ）に示すようにソース７ａおよびドレイン８ａとなる。
【００２６】
また、一旦非晶質化したソース形成領域７およびドレイン形成領域８が結晶回復し、前述したように結晶性のシード層９を核にして再結晶化し、ソース７ａおよびドレイン８ａとなる。このとき、この固相エピタキシー法による不純物活性化・再結晶化を５５０℃（３５０℃〜５５０℃）で行うので、基板１上に仮に半導体素子等の他の構成要素があったとしても、これに対して通常設計以上の熱履歴を与えてしまうといったことがない。
【００２７】
次いで、スパッタ法等によってニッケルを成膜し、さらにこの上に窒化チタン膜を積層する。続いて、３５０℃から５５０℃、本実施形態では４００℃で加熱してアニール処理し、ソース７ａおよびドレイン８ａの表層部をシリサイド化する。このような温度で加熱してシリサイド化することにより、ソース７ａおよびドレイン８ａの表層部には、ニッケルモノシリサイド（ＮｉＳｉ）からなるシリサイド層１１が形成される。このニッケルモノシリサイドからなるシリサイド層１１は、抵抗率が約２０μΩ・ｃｍと低いため、ソース７ａおよびドレイン８ａの寄生抵抗が十分に小さくなる。
その後、図２（ｂ）に示すように、前記ニッケルモノシリサイドとなったシリサイド層１１以外の領域における未反応のニッケル膜および窒化チタン膜をウエットエッチングによって選択的に除去する。
【００２８】
次いで、図２（ｃ）に示すように、前記シリサイド層１１およびゲート電極５を覆って酸化シリコンを成膜し、層間絶縁膜１２を形成する。
次に、図３（ａ）に示すように、層間絶縁膜１２を貫通して前記のソース７ａ側のシリサイド層１１、ドレイン８ａ側のシリサイド層１１に至る２つのコンタクトホール１３を、フォトリソグラフィ法によって形成する。
その後、層間絶縁膜１２上に、例えばＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法等の成膜法によって形成し、続いてフォトリソグラフィ法により前記積層膜をパターニングすることにより、図３（ｂ）に示すソース電極１４及びドレイン電極１５を形成し、トランジスタ（薄膜トランジスタ）１６を形成する。
【００２９】
このようにして得られたトランジスタ１６は、ソース７ａおよびドレイン８ａが、シリコン層３の一部をシード層９とする固相エピタキシー法によって不純物が活性化されているので、これらソース７ａおよびドレイン８ａが電気的に良好に活性化し、これによって良好な電気的特性を有するトランジスタとなる。
また、固相エピタキシー法により、ソース７ａおよびドレイン８ａを構成するシリコン層が再結晶化されているので、寄生抵抗が小さくなり、これによってトランジスタの電気的特性がより良好になる。さらに、シリサイド化によってソース７ａおよびドレイン８ａにニッケルモノシリサイドからなるシリサイド層１１が形成されているので、ソース７ａおよびドレイン８ａでの寄生抵抗が十分に小さくなり、したがってトランジスタの電気的特性がより良好になる。
【００３０】
また、本実施形態では、このようにして形成したトランジスタ１６について、これを３次元に積み重ねて形成することにより、３次元構造の半導体装置を製造する。すなわち、図４（ａ）に示すように、前記トランジスタ１６の上に酸化シリコン等からなる層間絶縁膜１７を形成する。
次に、図１（ｂ）に示したように層間絶縁膜１６上に島状のシリコン層３を形成する。以下、図１（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）に示した工程を繰り返し、図４（ｂ）に示すように、前記のトランジスタ１６上に同じ構成からなるトランジスタ１６を積み重ねる。
【００３１】
このような上層のトランジスタ１６の形成において、特にソース７ａ、ドレイン８ａの形成を、３５０℃〜５５０℃の温度範囲での加熱による固相エピタキシー法によって行っているので、これらソース７ａ、ドレイン８ａを良好に形成することができるとともに、他の要素、例えば下層のトランジスタ１６におけるソース７ａやドレイン８ａなどに、通常設計以上の熱履歴を与えてしまうことも回避することができる。
また、シリサイド層１１を形成するためのシリサイド化工程での加熱処理温度についても、３５０℃〜５５０℃の温度で行っているので、この工程においても他の要素、すなわち下層のトランジスタ１６におけるソース７ａやドレイン８ａなどに、通常設計以上の熱履歴を与えてしまうことを回避することができる。
【００３２】
なお、このように２層目のトランジスタ１６を形成した後、さらに同じ工程を用いることで、３層目、４層目…と順次トランジスタ１６を積み重ねていき、高集積化した３次元の半導体装置を得るようにしてもよい。
このようにして得られた３次元の半導体装置にあっては、集積化により十分に高密度化が図られ、かつ、上下の半導体層間で直接３次元的にコンタクトを接続できるため、従来に比して配線距離を非常に短くすることができる。この結果、配線遅延時間を大幅に短縮できるので、微細化に頼らず半導体装置の高性能化を図ることが可能となる。また、例えばこれを電気光学装置などに応用することにより、表示の高精細化等も可能になる。
【００３３】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り種々の変更が可能である。例えば、前記実施形態では、石英からなる基板を本発明における基体としているが、基板については、例えばＳＯＩ基板やシリコン基板を用いることができる。このようなＳＯＩ基板やシリコン基板を用いた場合、特に最下層の半導体素子（トランジスタ）については、その他の素子を構成する要素がないため、前述したようないわゆる低温ポリシリコン膜で作る方法に代えて、高温ポリシリコン膜で作る方法を採用することができる。そして、このようにして形成した最下層の半導体素子（トランジスタ）上に、前記した方法でトランジスタ１６を形成する。このように、最下層の半導体素子（トランジスタ）について高温ポリシリコン膜で作る方法を採用した場合、特に前記のＳＯＩ基板やシリコン基板からなる基板と、これに形成した最下層の半導体素子（トランジスタ）とを備えたものを、本発明における基体とする。
【図面の簡単な説明】
【００３４】
【図１】（ａ）〜（ｄ）は本発明の半導体装置の製造工程説明図である。
【図２】（ａ）〜（ｃ）は本発明の半導体装置の製造工程説明図である。
【図３】（ａ）、（ｂ）は本発明の半導体装置の製造工程説明図である。
【図４】（ａ）、（ｂ）は本発明の半導体装置の製造工程説明図である。
【符号の説明】
【００３５】
１…基板（基体）、３…シリコン層（半導体膜）、４…ゲート絶縁膜、５…ゲート電極、７…ソース形成領域、７ａ…ソース、８…ドレイン形成領域、８ａ…ドレイン、１０…チャネル領域、１１…シリサイド層、１４…ソース電極、１５…ドレイン電極、１６…トランジスタ
【図１】
2006310741.tif 000003
【図２】
2006310741.tif 000004
【図３】
2006310741.tif 000005
【図４】
2006310741.tif 000006