(57)【要約】【課題】高濃度の酸素不純物を含むシリコン基板上に形成した高耐圧ＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】ｐ型シリコン基板１に、約３〜５μｍ程度の深さを有する約３×１０15〜１×１０16ｃｍ-3の濃度のｎ型不純物からなる延長ドレイン領域２及び、ｎ型不純物からなるソース領域３を形成する。ｐ型シリコン基板１は、ＣＺ法によりシリコン基板の製造が行われ、また不純物であるボロンを導入し、ｐ型の特性を得ている。このｐ型不純物の濃度は、１×１０15ｃｍ-3である。また、ｐ型シリコン基板１の上におけるｎ型延長ドレイン領域２の下方に、延長ドレイン領域２と半導体基板１との接合部から、約１０〜５０μｍの深さに約３×１０15ｃｍ-3〜１×１０16ｃｍ-3の濃度と約０．５〜２μｍの厚さで、ｎ型不純物からなる埋め込み層１０を形成する。【選択図】図１
2006210563.tif 000002
【特許請求の範囲】
【請求項１】
高濃度の酸素不純物を含むｐ型半導体基板の一主面に設けたｎ型のソース領域と、
前記半導体基板の一主面に設けたｎ型のドレインコンタクト領域およびｎ型の延長ドレイン領域と、
前記延長ドレイン領域の下方に、前記延長ドレイン領域と離反しながら設けたｎ型の埋め込み層と、
前記ソース領域と前記延長ドレイン領域の間に前記ソース領域を囲むように設けたアンチパンチスルー領域と、
前記アンチパンチスルー領域上にゲート絶縁膜を介して設けたゲート電極と、を備えた半導体装置。
【請求項２】
前記半導体基板はＣＺ法により形成されたシリコン単結晶であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記酸素不純物濃度は１×１０17ｃｍ-3以上であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体基板のｐ型不純物濃度は１×１０15ｃｍ-3以上であることを特徴とする請求項１、２あるいは３記載の半導体装置。
【請求項５】
前記アンチパンチスルー領域の下方に、前記アンチパンチスルー領域と離反し、かつ前記埋め込み層と連続した、第２の埋め込み層を備えたことを特徴とする請求項１記載の半導体装置。
【請求項６】
高耐圧横型ＭＯＳトランジスタであることを特徴とする請求項１、２、３、４あるいは５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳトランジスタ構造を有する半導体装置に関する。
【背景技術】
【０００２】
高耐圧特性のＭＯＳトランジスタ構造を有する半導体装置は、様々なトランジスタ構造が提案されている。
【０００３】
以下、図１５を参照しながら、特許文献１に示された半導体装置について説明する。
【０００４】
まず、ｐ型のシリコン基板１０１の一表面には、ｎ型からなる延長ドレイン領域１０２、及びｎ型からなるソース領域１０３をそれぞれ形成する。
【０００５】
そして延長ドレイン領域１０２の表面部には、高濃度のｎ型からなるドレインコンタクト領域１０４を形成し、そのｎ型ドレインコンタクト領域１０４はドレイン電極１０５と接続している。
【０００６】
また、シリコン基板１０１の一表面には、ｎ型のソース領域１０３と隣接するようにｐ型の基板コンタクト領域１０６を形成し、ソース領域１０３及び基板コンタクト領域１０６はソース電極１０７と接続する。これにより、ソース領域１０３はシリコン基板１０１と同電位に設定される。
【０００７】
また、シリコン基板１０１の表面部におけるｎ型の延長ドレイン領域１０２とｎ型のソース領域１０３との間には、ｎ型のソース領域１０３とｐ型の基板コンタクト領域１０６を囲むようにｐ型のアンチパンチスルー領域１０８を形成する。
【０００８】
このアンチパンチスルー領域１０８は、延長ドレイン領域１０２に高電圧が印加されたときに、チャネル領域の方に延びてくる空乏層とソース領域１０３とが接触して短絡状態（パンチスルー状態）になることを防止する。
【０００９】
さらに、シリコン基板１０１の表面部における延長ドレイン領域１０２とソース領域１０３との間には、ゲート絶縁膜を介してゲート電極１０９を形成し、シリコン基板１０１におけるゲート電極１０９の下部の領域はチャネル領域として機能する。
【００１０】
以上の構成からなる半導体装置は、延長ドレイン領域１０２にドレイン電極１０５を介して高電圧が印加されると、延長ドレイン領域１０２とシリコン基板１０１とは逆バイアス状態となるため、延長ドレイン領域１０２とシリコン基板１０１との接合部から空乏層が拡がる。
【００１１】
したがって、この空乏層の絶縁耐圧によってＭＯＳ型トランジスタの高耐圧特性を実現している。
【特許文献１】特開平３−２２７５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
パワーＩＣで重要な特性である高耐圧特性を得るには、特許文献１では延長ドレイン領域を特徴としたトランジスタ構造とともに、酸素などの不純物が少ないシリコン単結晶からなる基板（以下、シリコン基板）を用いることが必要である。
【００１３】
しかし、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法で製造したシリコン基板は酸素などの不純物が高濃度になり、例えば酸素不純物は１×１０17ｃｍ-3〜１×１０18ｃｍ-3程度含まれている。
【００１４】
このため、特許文献１ではＦＺ（Ｆｌｏａｔ  Ｚｏｎｅ）法や、ＭＣＺ（Ｍａｇｎｅｔｉｃ  Ｆｉｅｌｄ  Ａｐｐｌｉｅｄ  Ｃｚｏｃｈｒａｌｓｋｉ）法により製造したシリコン基板を用いなければならない。
【００１５】
しかし、一般的なシリコン基板製造に用いられるＣＺ法と比較すると、ＦＺ法やＭＣＺ法はシリコン基板の製造コストがかかり、さらに基板の大口径化に対しても技術的困難が多い、という課題を有している。
【００１６】
前記課題に鑑み、本発明はＣＺ法により形成されたシリコン基板を用いることが出来る高耐圧ＭＯＳトランジスタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明の半導体装置は、高濃度の酸素不純物を含むｐ型半導体基板の一主面に設けたｎ型のソース領域と、半導体基板の一主面に設けたｎ型のドレインコンタクト領域およびｎ型の延長ドレイン領域と、延長ドレイン領域の下方に、延長ドレイン領域と離反しながら設けたｎ型の埋め込み層と、ソース領域と延長ドレイン領域の間にソース領域を囲むように設けたアンチパンチスルー領域と、アンチパンチスルー領域上にゲート絶縁膜を介して設けたゲート電極と、を備えたことを特徴とするものである。
【００１８】
なお、本発明の半導体装置において、半導体基板はＣＺ法により形成されたシリコン単結晶であることがより好ましい。
【００１９】
なお、本発明の半導体装置において、酸素不純物濃度は１×１０17ｃｍ-3以上であることがより好ましい。
【００２０】
なお、本発明の半導体装置において、半導体基板のｐ型不純物濃度は１×１０15ｃｍ-3以上であることがより好ましい。
【００２１】
なお、本発明の半導体装置において、アンチパンチスルー領域の下方に、アンチパンチスルー領域と離反し、かつ埋め込み層と連続した、第２の埋め込み層を備えることがより好ましい。
【発明の効果】
【００２２】
本発明の半導体装置は、シリコン基板のｐ型不純物を高濃度に設定することができ、それに伴い、高耐圧ＭＯＳトランジスタを、高濃度の酸素不純物を含むシリコン基板上に形成することが出来る。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００２４】
図１は本発明の第１の実施形態に係る半導体装置の構造断面図であり、具体的には横型ＭＯＳトランジスタを示している。
【００２５】
まず、ｐ型シリコン基板１に、約３〜５μｍ程度の深さを有する約３×１０15〜１×１０16ｃｍ-3濃度のｎ型不純物からなる延長ドレイン領域２と、ｎ型不純物からなるソース領域３を形成する。
【００２６】
シリコン基板１はＣＺ法により製造した基板を行い、また不純物であるボロンを導入してｐ型の特性を得ている。このｐ型不純物の濃度は１×１０15ｃｍ-3である。
【００２７】
延長ドレイン領域２の表面には、高濃度ｎ型のドレインコンタクト領域４を形成する。このｎ型のドレインコンタクト領域４は、ドレイン電極５と接続する。
【００２８】
また、基板１の一表面には、ｎ型のソース領域３と隣接するようにｐ型の基板コンタクト領域６を形成し、ソース領域３及び基板コンタクト領域６はソース電極７に接続する。これによりソース領域３は基板１と同電位になる。
【００２９】
さらに、延長ドレイン領域２とソース領域３との間には、ソース領域３と基板コンタクト領域６を囲むように、ｐ型のアンチパンチスルー領域８を形成する。
【００３０】
このアンチパンチスルー領域８は、延長ドレイン領域２に高電圧が印加されたときに、チャネル領域の方に延びてくる空乏層とソース領域３とが接触して短絡状態（パンチスルー状態）になることを防止する。
【００３１】
また、延長ドレイン領域２とソース領域３との間は、基板１上にゲート絶縁膜を介してゲート電極９を形成し、ゲート電極９下はチャネル領域として機能する。
【００３２】
また、延長ドレイン領域２の下方に、延長ドレイン領域２と基板１との接合部から約１０〜５０μｍの深さに、約３×１０15ｃｍ-3〜１×１０16ｃｍ-3の濃度と約０．５〜２μｍの厚さでｎ型の埋め込み層１０を形成する。
【００３３】
以上より、本発明の第１の実施形態に係る半導体装置を構成する。
【００３４】
本発明の第１の実施形態は、ｐ型シリコン基板１の上におけるｎ型延長ドレイン領域２の下に、ｎ型不純物からなる埋め込み層１０を有していることを特徴とする。
【００３５】
このデバイス構成では、ドレイン領域４から基板深さ方向に、延長ドレイン領域２とｐ型シリコン基板１による第１のｐｎ接合面１１、ｐ型シリコン基板１と埋め込み層１０による第２のｐｎ接合面１２、および埋め込み層１０とｐ型シリコン基板１による第３のｐｎ接合面１３と、が順次形成される。
【００３６】
延長ドレイン領域２とソース領域３が非導通状態の場合、第１のｐｎ接合面１１では、逆バイアス状態となり、第１の空乏層が基板１深さ方向に拡がる。この第１の空乏層の拡がりとともに、第２のｐｎ接合面１２は順バイアス状態、第３のｐｎ接合面１３では逆バイアス状態となり、第３のｐｎ接合面１３では第２の空乏層が基板１深さ方向に拡がる。
【００３７】
すなわち、本発明の第１の実施形態のトランジスタ構造は、第１の空乏層と、第２の空乏層の和により、所望とするＭＯＳトランジスタの耐圧特性を得ることができ、それに伴い、それぞれの空乏層は、従来技術で形成される空乏層と同程度の拡がりを必要としないため、シリコン基板１のｐ型不純物を高濃度にすることが出来る。
【００３８】
一方、従来技術で示したＭＯＳトランジスタ構造で高耐圧を得るためには、延長ドレイン領域２とシリコン基板１との接合部から形成された空乏層の領域を、より拡大させることが求められ、シリコン基板１内のｐ型不純物は低濃度にしなければならない。
【００３９】
シリコン基板１内のｐ型不純物を低濃度にすると、シリコン基板に含まれる酸素不純物の影響を受けやすいため、酸素不純物の少ないＦＺ法やＭＣＺ法で製造されたシリコン基板が必要となる。
【００４０】
しかし、本発明の第１の実施形態では、デバイス構造によりシリコン基板１中のｐ型不純物を高濃度に出来るため、ＣＺ法のシリコン基板に含まれる酸素不純物によりｐ型不純物の濃度低下の影響が小さくなる。
【００４１】
したがって、本発明の第１の実施形態は、ＣＺ法によるシリコン基板を用いて高耐圧ＭＯＳトランジスタを形成することが出来る。
【００４２】
具体的には、本発明の第１の実施形態に係る半導体装置において、ドレイン耐圧は７００Ｖであり、これはｐ型不純物濃度が１×１０14ｃｍ-3であるＭＣＺ法で製造したシリコン基板に従来技術で説明したＭＯＳトランジスタを形成した場合、と同等のドレイン耐圧特性を得ることが出来た。
【００４３】
なお、本発明の第１の実施形態に係る半導体装置において、シリコン基板を背景技術と同様にＦＺ法またはＭＣＺ法により製造されたシリコン基板を用いると、背景技術よりも優れた高耐圧特性を得ることが出来る。
【００４４】
次に、図２から図１２を参照しながら、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００４５】
まず、図２に示すように、ｐ型不純物濃度が１×１０15ｃｍ-3程度であるＣＺ法により製造されたシリコン基板３１上にＳｉＯ2膜３２ａを形成する。
【００４６】
次に、図３に示すように、ＳｉＯ2膜３２ａ上にパターン化したレジスト膜を形成し、これをマスクとしてＳｉＯ2膜３２ａをエッチング及びレジスト除去を行い、パターン化したＳｉＯ2膜３２ｂを形成する。
【００４７】
次に、図４に示すように、パターン化したＳｉＯ2膜３２ｂをマスクとして、５×１０12ｃｍ-2〜１×１０13ｃｍ-2程度のドーズ量でリンを注入する。
【００４８】
次に、図５に示すように、８００℃〜１２００℃のＮ2雰囲気で２〜４時間程度の熱処理を行い、３×１０15ｃｍ-3〜１×１０16ｃｍ-3程度の濃度を有し、３〜５μｍ程度の厚さのｎ型の不純物層を形成する。このＮ型不純物層は延長ドレイン領域３３である。
【００４９】
次に、図６に示すように、ＳｉＯ2膜とＳｉ3Ｎ4膜を形成後、Ｓｉ3Ｎ4上にパターン化したレジスト膜を形成し、これをマスクとしてＳｉＯ2膜とＳｉ3Ｎ4膜をエッチングおよびレジスト除去を行ない、パターン化したＳｉＯ2膜３４とＳｉ3Ｎ4膜３５とを形成する。
【００５０】
次に、図７に示すように、パターン化したレジスト膜３６を形成し、これをマスクにしてボロンを２×１０12ｃｍ-2〜５×１０12ｃｍ-2程度のドーズ量で、ＳｉＯ2膜３４とＳｉ3Ｎ4膜３５を貫通するように注入する。
【００５１】
次に、図８に示すように、パターン化したレジスト膜３６を除去し、Ｓｉ3Ｎ4膜をマスクとして熱酸化を行い、素子分離用ＳｉＯ2（３８ａ、３８ｂ）を形成し、Ｓｉ3Ｎ4膜とＳｉＯ2膜を除去する。また同時に、図７の工程で注入したＢの熱拡散を行い、１×１０16ｃｍ-3程度の濃度のｐ型のアンチパンチスルー領域３７を形成する。
【００５２】
次に、図９に示すように、レジスト膜３９をパターニングし、これをマスクにして、５×１０12ｃｍ-2〜１×１０13ｃｍ-2程度のドーズ量でリンを注入する。
【００５３】
次に、図１０に示すように、レジスト膜３９を除去し、熱処理を行い、図９に注入したリンが拡散し、ｎ型の埋め込み層４０を形成する。このｎ型の埋め込み層４０は、延長ドレイン領域とシリコン基板１との接合部から約２０μｍ下方にあり、厚さ約０．５〜２μｍにする。
【００５４】
次に、図１１に示すように、ゲート絶縁膜４１、ゲート電極４２を形成し、続いて、パターン化したレジスト膜の形成と、それをマスクにしてヒ素を１×１０15ｃｍ-2〜５×１０15ｃｍ-2程度注入し、ソース領域４３及びドレインコンタクト領域４４を形成する。
【００５５】
次に、図１２に示すように、パターン化したレジスト膜４５ａ、４５ｂを形成し、これをマスクとして、ボロンを１×１０15ｃｍ-2〜５×１０15ｃｍ-2程度注入し、基板コンタクト領域４６を形成する。
【００５６】
最後に、図１３に示すように、層間絶縁膜４７の形成と、熱処理による層間絶縁膜４７の平坦化と、コンタクトホール４８ａ、４８ｂの形成と、金属配線４９ａ、４９ｂの形成と、および保護膜５０の形成と、を順次行う。
【００５７】
以上の工程により、本発明の第１の実施形態に係る半導体装置を製造する。
【００５８】
（第２の実施形態）
次に、図１４を参照しながら、本発明の第２の実施形態に係る半導体装置について説明をする。
【００５９】
本実施形態は、埋め込み層２１０として、延長ドレイン領域２０２とｐ型半導体基板２０１との接合部から約１０〜５０μｍの深さの位置に、約３×１０15ｃｍ-3〜１×１０16ｃｍ-3の濃度で約０．５〜２μｍの厚さを有するｎ型不純物層を、延長ドレイン領域２０２およびアンチパンチスルー領域２０８の下方に形成する。
【００６０】
その他のトランジスタ構造およびシリコン基板の条件は、第１の実施形態と同一である。
【００６１】
この半導体装置の構造では、埋め込み層２１０の注入前に、パターン化したレジスト膜を形成する工程を削除し、工程数の削減を行うことが出来る。
【００６２】
なお、本発明の第２の実施形態に係る半導体装置において、シリコン基板を背景技術と同様にＦＺ法またはＭＣＺ法により製造されたシリコン基板を用いると、背景技術よりも優れた高耐圧特性を得ることが出来る。
【産業上の利用可能性】
【００６３】
本発明に係る半導体装置は、シリコン基板のｐ型不純物を高濃度に設定することができ、それに伴いＣＺ法により形成したシリコン基板を用いることができ、低コストのパワートランジスタとして有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第1の実施形態の半導体装置を示す構造断面図
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図９】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図１２】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図１３】本発明の第１の実施形態に係る半導体装置の製造工程を示す工程断面図
【図１４】本発明の第２の実施形態の半導体装置の構造断面図
【図１５】従来の半導体装置を示す構造断面図
【符号の説明】
【００６５】
１  ｐ型シリコン基板
２  延長ドレイン領域
３  ソース領域
４  ドレインコンタクト領域
５  ドレイン電極
６  基板コンタクト
７  ソース電極
８  アンチパンチスルー領域
９  ゲート電極
１０  埋め込み層
１１  第１のｐｎ接合面
１２  第２のｐｎ接合面
１３  第３のｐｎ接合面
２０１  ｐ型シリコン基板
２０２  延長ドレイン領域
２０３  ソース領域
２０４  ドレインコンタクト領域
２０５  ドレイン電極
２０６  基板コンタクト
２０７  ソース電極
２０８  アンチパンチスルー領域
２０９  ゲート電極
２１０  埋め込み層
【図１】
2006210563.tif 000003
【図２】
2006210563.tif 000004
【図３】
2006210563.tif 000005
【図４】
2006210563.tif 000006
【図５】
2006210563.tif 000007
【図６】
2006210563.tif 000008
【図７】
2006210563.tif 000009
【図８】
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【図９】
2006210563.tif 000011
【図１０】
2006210563.tif 000012
【図１１】
2006210563.tif 000013
【図１２】
2006210563.tif 000014
【図１３】
2006210563.tif 000015
【図１４】
2006210563.tif 000016
【図１５】
2006210563.tif 000017