(57)【要約】【課題】    オン抵抗とスイッチング損失の低減を両立でき、しかも安定的に量産が可能なトレンチゲート型の半導体装置及びその製造方法を提供することを目的とする。【解決手段】    第１導電型の第１の半導体領域と、前記第１の半導体領域の上に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域を貫通して前記第１の半導体領域に達するトレンチと、前記トレンチの底面の中央付近に選択的に設けられた厚いゲート絶縁膜と、前記トレンチの底面の周辺部及び側壁面に設けられた薄いゲート絶縁膜と、前記トレンチの底面の前記周辺部に設けられた前記薄いゲート酸化膜の下に選択的に設けられ、前記第１の半導体領域に至る第１導電型の第３の半導体領域と、前記第２の半導体領域の表面に選択的に設けられた第１導電型の第４の半導体領域と、前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、を備えたことを特徴とする半導体装置を提供する。【選択図】      図１
2006120951.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域に形成されたトレンチと、
前記トレンチの底面の中央付近に選択的に設けられた厚いゲート絶縁膜と、
前記トレンチの底面の周辺部及び側壁面に設けられた薄いゲート絶縁膜と、
前記トレンチの底面の前記周辺部に設けられた前記薄いゲート絶縁膜の下に選択的に設けられ、前記第１の半導体領域に至る第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面に選択的に設けられた第１導電型の第４の半導体領域と、
前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域の下面は、前記トレンチの底面の前記周辺部に設けられた前記薄いゲート絶縁膜と略同一レベルかそれより深く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域の下端は、前記厚いゲート絶縁膜の下端と略同一レベルかそれよりも前記第１の半導体領域に突出してなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第３の半導体領域は、前記厚いゲート絶縁膜とセルフアライン的に形成されてなることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の第１の半導体領域と、その上に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域に形成されたトレンチであってその底面の中央付近に厚い酸化膜が形成され前記底面の周辺部及び側壁面に薄い酸化膜が形成されたトレンチと、を形成する工程と、
前記トレンチの前記底面に対して略垂直方向に第１導電型の不純物を導入することにより、前記厚い酸化膜をマスクとして前記底面の前記周辺部に形成された前記薄い酸化膜の下に、前記第１の半導体領域に至る第１導電型の第３の半導体領域を選択的に形成する工程と、
前記トレンチ内をゲート電極により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲート（trench gate）型の構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置は、電力スイッチングを始めとする各種の分野に利用されている。一例を挙げると、小型のトレンチゲート型ＭＯＳＦＥＴは、パソコンの内部において電源電圧（例えば、１７ボルト）を、ＣＰＵや各種ディスクドライブなどの電源レベル（例えば、１．７ボルト）に降圧させるために、動作周波数５００ｋＨｚ程度の高速スイッチング素子として用いられている。
【０００３】
近年の省エネルギー化などの要請から、これらの半導体装置に対しても、高効率化が要求されている。このためには、素子の導通損失の低減すなわち「オン抵抗（Ｒon）」の低減が有効である。このために、セルの微細化によるオン抵抗の低減が図られてきた。特に、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な高密度化が実現できるようになる。
【０００４】
トレンチゲート型の半導体装置において動作効率を改善するためには、「オン抵抗」の低減とともに、スイッチング損失（Ｑｓｗ）を低減する必要がある。スイッチング損失を低減させるためには、素子の「寄生容量」を低減させて動作速度を上げることが重要である。素子の寄生容量としては、ドレイン・ゲート間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）、ゲート・ソース間容量（Ｃｇｓ）を挙げることができる。そして、これら容量成分の中でも、特にドレイン・ゲート間容量（Ｃｇｄ）を低下させることが容量の低減のために効果的である。  
これに対して、トレンチの底部においてゲート酸化膜の厚みを厚くすることによりＣｇｄを低下させることが可能な構造が開示されている（例えば、特許文献１）。
【０００５】
図２３は、このようにトレンチの底部においてゲート酸化膜の厚みを増した構造を表す模式断面図である。すなわち、ｐ型ベース領域５を貫通してｎ型エピタキシャル領域６に至るトレンチが形成され、その内壁にゲート酸化膜３が形成され、残余の空間がゲート電極１により充填されている。そして、ゲート酸化膜３は、膜厚が薄いゲート酸化膜３ａと、膜厚が厚いゲート酸化膜３ｂと、を有する。
【０００６】
ここで、ｐ型ベース領域５とｎ型エピタキシャル領域６との境界をＢ１とし、薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとの境界をＢ２とする。境界Ｂ１が境界Ｂ２よりも下側にずれると、ゲート電圧によるチャネル領域の形成が不十分となり、オン抵抗（Ｒｏｎ）が上昇するという問題が生ずる。一方、境界Ｂ１が境界Ｂ２よりも上側にずれるとドレイン・ゲート間容量（Ｃｇｄ）が増大するという問題が生ずる。つまり、この構造の場合、理想的には、境界Ｂ１と境界Ｂ２とを一致させることが望ましい。
【０００７】
しかし、境界Ｂ１と境界Ｂ２とを常に一致させることは、現実的には非常に困難である。何故ならば、ｐ型ベース領域５は、エピタキシャル層の表面からｐ型不純物を拡散させることにより形成されるため、その形成深さには、ある程度の「ばらつき」が生ずる。一方、トレンチの深さについても、ＲＩＥ（reactive ion etching）などのエッチングに際して、そのプロセス時間によって制御するため、ある程度の「ばらつき」が生じてしまうことは避けられない。
【０００８】
そのため、トレンチの上端（または、ベース領域５の表面）を基準にとっても、またはトレンチの底を基準にとっても、境界Ｂ１とＢ２とを一致させる理想的な位置関係を再現性良く実現することは困難である。このために、従来の技術によれば、トレンチゲート型の半導体装置において、低いオン抵抗（Ｒｏｎ）とスイッチング損失（Ｑｓｗ）とを両立させた構造を安定的に得ることは困難であった。
【特許文献１】特許第２６４７８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、オン抵抗とスイッチング損失の低減を両立でき、しかも安定的に量産が可能なトレンチゲート型の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の一態様によれば、
第１導電型の第１の半導体領域と、
前記第１の半導体領域の上に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域に形成されたトレンチと、
前記トレンチの底面の中央付近に選択的に設けられた厚いゲート絶縁膜と、
前記トレンチの底面の周辺部及び側壁面に設けられた薄いゲート絶縁膜と、
前記トレンチの底面の前記周辺部に設けられた前記薄いゲート絶縁膜の下に選択的に設けられ、前記第１の半導体領域に至る第１導電型の第３の半導体領域と、
前記第２の半導体領域の表面に選択的に設けられた第１導電型の第４の半導体領域と、
前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、
を備えたことを特徴とする半導体装置が提供される。
【００１１】
また、本発明の他の一態様によれば、
第１導電型の第１の半導体領域と、その上に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域に形成されたトレンチであってその底面の中央付近に厚い酸化膜が形成され前記底面の周辺部及び側壁面に薄い酸化膜が形成されたトレンチと、を形成する工程と、
前記トレンチの前記底面に対して略垂直方向に第１導電型の不純物を導入することにより、前記厚い酸化膜をマスクとして前記底面の前記周辺部に形成された前記薄い酸化膜の下に、前記第１の半導体領域に至る第１導電型の第３の半導体領域を選択的に形成する工程と、
前記トレンチ内をゲート電極により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、トレンチの底部中央付近に厚いゲート絶縁膜を選択的に設け、その両側の薄いゲート絶縁膜の下に不純物が導入された半導体領域を選択的に設けることにより、製造プロセス条件がばらついてもオン抵抗（Ｒon）の増大を抑制しつつ、ゲート・ドレイン間寄生容量Ｃgdを確実に低下させることができる。その結果として、高いスイッチング効率が得られるスイッチング素子を安定的に製造することが可能となり、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１の実施の形態にかかる半導体装置の断面構造を例示する模式図である。すなわち、同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴのゲート付近の要部断面構造を表す。  
また、図２は、この半導体装置の電極構造を例示する透視平面図である。
【００１４】
すなわち、ｎ＋型基板７の上には、ｎ−型エピタキシャル領域６とｐ型ベース領域５がこの順に積層され、その表面からエピタキシャル領域６に至るトレンチＴが形成されている。トレンチＴの中には、ゲート酸化膜３と埋め込みゲート電極１とからなる埋め込みゲートが設けられている。埋め込みゲートの上には層間絶縁膜４が適宜設けられ、またトレンチＴの上部周辺にはｎ型ソース領域２Ａと、ｐ＋型ソース領域２Ｂがそれぞれ形成されている。また、基板７の裏面側には、ドレイン電極８が適宜設けられている。
【００１５】
図２を参照しつつ、このＭＯＳＦＥＴの平面構造について説明すると、図１において互いに並行して形成された複数の埋め込みゲート電極１は、これら埋め込みゲート電極１と略直交して形成されたゲート電極部ＧＥで連結され、さらにゲート電極部ＧＥに対するゲートコンタクトＧＣにより、図示しないゲート配線に接続されている。また、図示しない層間絶縁膜を介したソースコンタクトＳＣにより、ソース領域２Ａ、２Ｂに図示しないソース配線が接続される。これらゲート配線とソース配線とは、図示しない層間絶縁膜により絶縁されている。
【００１６】
本実施形態においては、ゲート酸化膜３は、厚みが薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとを有する。厚いゲート酸化膜３ｂは、トレンチＴの底部の中央付近に選択的に設けられている。そして、トレンチＴの底部の薄いゲート酸化膜３ａの下方にはｎ型領域９が選択的に設けられている。厚いゲート酸化膜３ｂの下にはｎ型エピタキシャル領域６が隣接している。そして、ｐ型ベース領域５とｎ型エピタキシャル領域６との境界は、このｎ型領域９に接するように設けられている。  
本実施形態によれば、このように厚いゲート酸化膜３ｂとｎ型領域９を選択的に設けることにより、ゲート・ドレイン間の寄生容量を低減しつつ、オン抵抗も安定的に低く維持できる。以下、この点について詳細に説明する。
【００１７】
図３乃至図５は、本実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。  
まず、本実施形態によれば、図３乃至図５に表したように、トレンチＴの底部の中央付近に厚いゲート酸化膜３ｂを選択的に設け、その下にｎ型エピタキシャル領域６を隣接させることにより、ゲート・ドレイン間寄生容量Ｃgdを低減できる。
【００１８】
そしてさらに、本実施形態によれば、トレンチＴの底部の薄いゲート酸化膜３ａの下方にｎ型領域９を選択的に設けることにより、ｐ型ベース領域５の深さが変動しても、オン抵抗が増大することがなくなる。  
すなわち、後に詳述するように、ｐ型ベース領域５は、ｎ型エピタキシャル領域６の表面からｐ型不純物を導入することにより形成される。従って、ＭＯＳＦＥＴを実際に製造する場合、ｐ型ベース領域５の深さは、拡散条件やトレンチＴの深さなどのバラツキに応じて変動する。  
例えば、図３に例示したように、ｐ型ベース領域５とｎ型エピタキシャル領域６との境界が薄いゲート酸化膜３ａに接している場合、ゲート電極１に所定の電圧を印加すればベース領域５に反転チャネルが形成され、オン状態になる。つまり、オン抵抗の上昇はない。
【００１９】
ところが、ｐ型ベース領域５がもっと深く形成された場合には、ｎ型領域９がないとオン抵抗が上昇してしまう。  
図６及び図７は、ｎ型領域９が設けられていない比較例のＭＯＳＦＥＴの一部拡大断面図である。  
すなわち、ｎ型領域９が設けられていない場合、図６に表したように、ｐ型ベース領域５が深く形成されると、ゲート電圧がオンの状態においても、厚いゲート酸化膜３ｂに接した部分ＤＺにおいては十分に電界が印加されない。つまり、反転チャネルが形成されにくくなり、オン抵抗が上昇してしまう。
【００２０】
またさらに、図７に表したように、プロセス条件のバラツキなどによってｐ型ベース領域５がさらに深く形成された場合には、その深さがトレンチＴを超えてしまい、反転チャネルがｎ型エピタキシャル領域６すなわちドレインにつながらない。つまり、オンしなくなることもあり得る。
【００２１】
これに対して、本実施形態によれば、ｎ型領域９を設けることにより、図４及び図５に表したように、ｐ型ベース領域５の深さがばらついても、厚いゲート酸化膜３ｂに接することはない。また、プロセス条件がかなり大きくばらついてｐ型ベース領域５が非常に深く形成されてしまったような場合でも、ｎ型領域９に接していれば、反転チャネルを介して電流経路が確保される。  
なお、図３に表したように、ベース領域５の下面がトレンチＴの底面よりも上側にずれていると、図２３に関して前述したように、ドレイン・ゲート間容量（Ｃｇｄ）が増大する傾向がある。従って、本実施形態においては、ベース領域５の下面は、トレンチＴの底面に形成された薄いゲート酸化膜３ａ以下の深いレベルにあり、且つ、ｎ型領域９に接していることが望ましい。
【００２２】
以上説明したように、本実施形態によれば、トレンチＴの底部中央付近に厚いゲート酸化膜３ｂを選択的に設け、その両側の薄いゲート酸化膜３ａの下にｎ型領域９を選択的に設けることにより、製造プロセス条件がばらついてもオン抵抗（Ｒon）の増大を抑制しつつ、ゲート・ドレイン間寄生容量Ｃgdを確実に低下させることができる。その結果として、高いスイッチング効率が得られるスイッチング素子を安定的に製造することが可能となる。
【００２３】
ここで、各領域のキャリア濃度について説明すると、ｐ型ベース領域５の濃度は、概ね１×１０１５〜２×１０１７／ｃｍ３であり、ｎ−型エピタキシャル領域６の濃度は、概ね１０１５／ｃｍ３のオーダーである。これらに対して、ｎ型領域９の濃度は、概ね２×１０１５〜５×１０１７／ｃｍ３程度とすることができる。すなわち、後に詳述するように、ｎ型領域９は、ｐ型ベース領域５にｎ型不純物を導入して形成することができる。従って、ｎ型領域９の濃度は、ベース領域５の濃度をわずかに上回る程度とすることが望ましい。
【００２４】
一方、ｎ型領域９の深さについては、図８に表したように厚いゲート酸化膜３ｂの下端からｎ型領域９の下端までの距離Ｌを、概ね０マイクロメータ以上とすることが望ましい。距離Ｌを０マイクロメータ以上とするのは、ｎ型領域９の下端が厚いゲート酸化膜３ｂの下端よりも浅いとベース領域５とｎ型エピタキシャル領域６との境界がｎ型領域９に接しなくなる場合があるからである。一方、ｎ型領域９を深く形成すれば、ベース領域５の深さが大きくばらついても大丈夫である。  
従って、本実施形態においては、図９に例示した如く、ｎ型領域９の下端と、厚いゲート酸化膜３ｂの下端と、がほぼ同一レベルにあるように形成してもよい。
【００２５】
また一方、本実施形態においては、厚いゲート酸化膜３ｂの下にｐ型ベース領域５の一部が残留してもよい。  
図１０は、本実施形態の変型例にかかる半導体装置を表す模式断面図である。  
すなわち、本変型例においては、厚いゲート酸化膜３ｂの下に、ｐ型ベース領域５の一部の領域５Ｃが残留している。この領域５Ｃは、その周囲をｎ型領域９により取り囲まれ、ソース電極からは隔絶されている。
【００２６】
本変型例においても、図３乃至図５に関して前述した効果が同様に得られる。また、本変型例の場合、厚いゲート酸化膜３ｂの下に設けられたｐ型の領域５Ｃは不純物濃度が比較的低いので、ゲート・ドレイン間寄生容量Ｃgdを低く維持できる点で有利である。
【００２７】
以下、本実施形態の半導体装置の製造方法について説明する。  
図１１乃至図２２は、本実施形態の半導体装置の製造方法の要部を例示する工程断面図である。  
まず、図１１に表したように、半導体基板７の上に形成されたｎ−型エピタキシャル領域６の表面にｐ型不純物を拡散させてｐ型ベース領域５を形成し、さらにＣＶＤ（chemical vapour deposition）法などによりＳｉＯ２からなるマスク層３０を形成する。
【００２８】
次に、図１２に表したように、マスク層３０をパターニングして開口を形成し、この開口に露出する半導体層をエッチングして、トレンチＴを形成する。この時、トレンチＴは、ｎ型エピタキシャル領域６に至ることなく、ベース領域５で終端するように形成することが望ましい。トレンチＴの深さは例えば０．５〜１マイクロメータで、その幅（図１１における左右方向の幅）は例えば０．１〜０．５マイクロメータ程度とすることができる。
【００２９】
次に、トレンチＴの内壁面に対して犠牲酸化や等方性エッチングを施すことにより、図１３に表したように、トレンチ内壁面を平坦化し、底部の角部を面取りして曲面状に丸める。
【００３０】
次に、図１４に表したように、トレンチＴの内壁に厚みが２０ナノメータ乃至３０ナノメータ程度の薄い熱酸化膜３２を形成し、この熱酸化膜３２越しにｎ型不純物６０のイオン注入を実施する。この時、ｎ型不純物６０の注入角度は、基板主面に対して略垂直方向とし、トレンチＴの側壁にはｎ型不純物６０が導入されないようにする。ｎ型不純物６０としては、例えば砒素（Ａｓ）を用いることができる。また、その加速電圧は例えば、７０キロエレクトロンボルト（ｋｅＶ）、ドーズ量は１×１０１２／ｃｍ２程度以上とすることができる。    
このイオン注入の結果、トレンチＴの底部の下方にｎ型不純物が導入された領域５Ａが形成される。領域５Ａの不純物濃度がｎ型エピタキシャル領域６の不純物濃度よりも高くなるようにｎ型不純物を導入すると、ｐ型ベース領域５を確実にｎ型に反転させることができる。また、このイオン注入により導入されるｎ型不純物を、ｐ型ベース領域５の表面に形成されるｎ型ソース領域２Ａの一部として利用してもよい。
【００３１】
次に、マスク層３０と薄い熱酸化膜３２を除去し、図１５に表したように、厚みが２０ナノメータ乃至３０ナノメータ程度の薄い熱酸化膜３４を形成し、さらにその上にシリコン窒化膜３６を形成する。  
その後、図１６に表したように、トレンチＴの底部の中央付近においてシリコン窒化膜３６を選択的に除去して開口ＯＰを形成する。
【００３２】
次に、開口ＯＰに露出する部分の酸化を進行させることにより、図１７に表したように厚い酸化膜を形成する。この酸化の方法としては、例えば、摂氏９５０度で数時間程度の水素燃焼酸化を用いることができる。開口ＯＰの下地のシリコン層が酸化され、厚い酸化膜が形成される。  
または、シリコン窒化膜３６の上に堆積が生じないような表面選択性を有する方法で酸化シリコン膜を堆積してもよい。このような堆積方法としては、例えば、高濃度のオゾンとＴＥＯＳ（tetra ethyl ortho silicate）を原料ガスとする常圧ＣＶＤ法を挙げることができる。
【００３３】
その後、図１８に表したように、シリコン窒化膜３６を除去する。シリコン窒化膜３６を選択的にエッチングする方法としては、例えば、リン酸系のウエットエッチングや、ＣＤＥ（chemical dry etching）などを用いることができる。この状態において、薄いままの熱酸化膜３４ａと、酸化が促進されて形成された厚い酸化シリコン膜３４ｂとが形成されている。
【００３４】
しかる後に、図１９に表したように、ｎ型不純物６２をイオン注入する。この時も、ｎ型不純物６２の注入角度は、基板主面に対して略垂直方向とし、トレンチＴの側壁にはｎ型不純物６２が導入されないようにする。ｎ型不純物６２は、トレンチ底部の領域ＥＺに残留する薄い熱酸化膜３４ａを通過してｐ型ベース領域５（領域５Ａ）に注入されて、ｎ型不純物が導入された領域５Ｂが形成される。この時、トレンチＴの深さやイオン注入条件を適宜調節することにより、領域５Ｂがｐ型ベース領域５を越えてｎ型エピタキシャル領域６に達するように形成することができる。
【００３５】
また、このイオン注入により導入されるｎ型不純物を、ｐ型ベース領域５の表面に形成されるｎ型ソース領域２Ａの不純物の一部あるいは全部として利用してもよい。なお、ｎ型不純物６２としては、例えば砒素（Ａｓ）を用いることができる。また、その加速電圧は例えば、９０キロエレクトロンボルト（ｋｅＶ）、ドーズ量は１×１０１２／ｃｍ２程度以上とすることができる。  
その後、図２０に表したように薄い熱酸化膜３４を除去する。
【００３６】
さらに、トレンチＴの内壁を熱酸化することにより、ゲート酸化膜３を形成し、トレンチＴの残余の空間にゲート電極１を充填する。薄いゲート酸化膜３ａの厚みは、例えば、５０ナノメータ程度とすることができる。また、ゲート電極１としては、例えば、ポリ（多結晶）シリコンを用いることができる。
【００３７】
さらに、ｐ型ベース領域５の表面に、図示しないｎ型ソース領域、ｐ型ソース領域などを適宜形成し、イオン注入した不純物を活性化させる熱処理を施す。すると、領域５Ａ、５Ｂに注入されたｎ型不純物が活性化し、図２１に表したように、本実施形態の半導体装置の要部が完成する。
【００３８】
以上説明した本実施形態の製造方法によれば、図１９に関して前述したように、厚い酸化膜３ｂをマスクとしてトレンチ底部にｎ型不純物を導入することにより、ｎ型領域９をセルフアライン的に形成することができる。このようにして得られた構造においては、図３乃至図５に関して前述したように、トレンチＴの底部に対するｐ型ベース領域５の相対的な深さが変動しても、オン抵抗の増加を抑制できる。つまり、ベース領域の形成のための拡散のバラツキや、トレンチＴの深さのバラツキなどがあっても、オン抵抗（Ｒon）の増加を抑制しつつ、ゲート・ドレイン間容量（Ｃgd）を確実に低下させ、スイッチング損失（Ｑsw）を低減することができる。
【００３９】
なお、本実施形態においては、図１４に関して前述したイオン注入工程を省略してもよい。すなわち、厚いゲート酸化膜３ｂの下には、ｎ型不純物をイオン注入しない。  
この場合、図２２に例示したように、厚いゲート酸化膜３ｂの下には、厚みの薄いｐ型領域５Ｃが残留する。このようにすれば、図１０に関して前述した半導体装置が得られる。  また一方、厚いゲート酸化膜３ｂの下端がｎ−型エピタキシャル領域６に達した場合には、厚いゲート酸化膜３ｂの下は、ｎ−型の領域となる。
【００４０】
これらいずれの場合も、ゲート・ドレイン間容量（Ｃgd）を低減することができるという作用効果が得られる。
【００４１】
また、図１１乃至図２２においては、先にｐ型ベース領域５を形成した後に、トレンチＴを形成してｎ型領域９を形成する製造方法を例示したが、本発明はこれに限定されない。例えば、ｎ型エピタキシャル領域６に先にトレンチＴを形成し、絶縁膜３４などを形成した後に、表面からｐ型不純物を導入してｐ型ベース領域５を形成してもよい。この場合も、トレンチＴの深さのばらつきや、ｐ型ベース領域５の形成の際の拡散のばらつきなどが生じてもオン抵抗（Ｒon）の増加を抑制できる。
【００４２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。  
例えば、本発明は、いわゆる「トレンチ型ゲート」を有する各種の半導体装置に適用して同様の作用効果が得られ、これらも本発明の範囲に包含される。そのような半導体装置としては、例えば、ＩＧＢＴ（insulated gate bipolar transistor）などを挙げることができる。
【００４３】
また、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。  
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態にかかる半導体装置の断面構造を例示する模式図である。
【図２】第１の実施形態のＭＯＳＦＥＴの平面構造を例示する模式図である。
【図３】本発明の実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。
【図４】本発明の実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。
【図５】本発明の実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。
【図６】ｎ型領域９が設けられていない比較例のＭＯＳＦＥＴの一部拡大断面図である。
【図７】ｎ型領域９が設けられていない比較例のＭＯＳＦＥＴの一部拡大断面図である。
【図８】本発明の実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。
【図９】本発明の実施形態のＭＯＳＦＥＴのトレンチ底部の近傍を拡大して表した一部断面図である。
【図１０】本発明の実施形態の変型例にかかる半導体装置の断面構造を例示する模式図である。
【図１１】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１２】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１３】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１４】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１５】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１６】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１７】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１８】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図１９】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図２０】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図２１】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図２２】本発明の実施形態の半導体装置の製造方法の要部を例示する工程断面図である。
【図２３】トレンチの底部においてゲート酸化膜の厚みを増した構造を模式的に表した断面図である。
【符号の説明】
【００４５】
１  ゲート電極
２Ａ  ｎ型ソース領域
２Ｂ  ｐ＋型ソース領域
３  ゲート酸化膜
３ａ  薄いゲート酸化膜
３ｂ  厚いゲート酸化膜
４  層間絶縁膜
５  ｐ型ベース領域
６  ｎ−型エピタキシャル領域
７  ｎ型基板
８  ドレイン電極
９  ｎ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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