(57)【要約】【課題】  簡易にＬＳＩ回路のプロセス変動をモニター或いは製品選別を実施するための方法を提供することを目的とする。【解決手段】  多数段の単位遅延素子１０を使用したディジタルＤＬＬ回路５０の遅延量制御信号から単位遅延素子の遅延量の変動を検出することによってＬＳＩ回路１００の回路特性の変動を検出する構成である。【選択図】  図５
2006064666.tif 000002
【特許請求の範囲】
【請求項１】
所望の信号遅延量を供給するＤＬＬ回路よりなり、
当該ＤＬＬ回路は信号遅延量の変動を検出する検出手段と、検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段とを含み、
更に、前記遅延量制御信号に基づいて半導体回路の回路特性を検出する回路特性検出手段を含む半導体回路。
【請求項２】
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を監視する方法であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を監視する方法。
【請求項３】
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生される遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。
【請求項４】
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生される遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。
【請求項５】
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生される遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路、半導体回路特性監視方法、半導体回路試験方法、半導体回路試験装置及び半導体回路試験プログラムに係り、特にＤＬＬ回路を有する半導体回路の回路特性を監視又は試験する方法に関する。
【背景技術】
【０００２】
半導体回路、例えばＣＭＯＳ・ＬＳＩ回路において、所謂ＤＤＲ（ダブルデータレート）のメモリインタフェース等の高速且つ正確なデータ転送が要求されるメモリインタフェースでは高精度のデータ処理が求められる。他方、近年の半導体回路のプロセスの微細化に伴ってプロセス変動量が増大する傾向が見られる。このようなプロセス変動はＬＳＩ回路の速度や消費電力といったパフォーマンスに多大な影響を及ぼすため、ＬＳＩ回路のプロセス変動量を一定値以内に保証する目的でＣＭＯＳプロセスの監視(プロセスモニター)及び選別が行なわれる。
【０００３】
一般的にＣＭＯＳ・ＬＳＩのプロセスモニター及び製品選別は、当該ＬＳＩ回路を構成するトランジスタのＰチャネル、Ｎチャネルの電流値を計測することによって行なう手法、若しくはＬＳＩ回路にリングオシレータを内蔵しておき、このリングオシレータの発振周波数を計測することによる手法等がある。
【０００４】
図１は、従来のプロセスモニター手法の一例を説明するための図である。
【０００５】
同図（ａ）中、ステップＳ１にてＬＳＩ製造法のマスクを製造し、ステップＳ２にてウェーハを製造し、ステップＳ３にてウェーハを試験する。即ちステップＳ４にて製造された半導体回路の電流値を測定し、ステップＳ５にてプロセス変動モニター・製品選別を行なう。ステップＳ４にて測定された電流値から半導体回路の回路特性を分析し、製品出荷基準と照らし合わせて基準外の製品を廃棄する。
【０００６】
次にステップＳ６では、ステップＳ５の基準内の製品につき、ＬＳＩ回路の組み立て作業を行ない、ステップＳ７では組み立てたＬＳＩ回路につき、製品試験を行なう。そしてステップＳ８において、ステップＳ７の製品試験とは別に周波数測定を行なう。これは、図１（ｂ）に示す如く、ＬＳＩ回路に予め組み込まれているリングオシレータから得られる発振信号の周波数を測定する（ステップＳ２２）。そして、その測定結果に基づき、半導体回路の回路特性、即ちプロセス変動を分析し、製品出荷基準と照らし合わせて基準外の製品を廃棄する。このように製品の性能を評価し、出荷可能か否かを判断する（ステップＳ９）。その結果、出荷可能であればステップＳ１０にて当該ＬＳＩ回路を出荷する。
【特許文献１】特開２００３−２７３７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような従来の手法では以下の問題が発生することが考えられる。
【０００８】
１）トランジスタのＰチャネル、Ｎチャネルの電流値（Ｉｄｓ）は半導体製造者の機密データ扱いの場合が大半であり、ＬＳＩ回路を購入するユーザーが入手することは困難である場合が多い。
【０００９】
２）トランジスタの電流値からＬＳＩ回路個々の動作周波数の実力値を関連付けて求めることは困難である。
【００１０】
３）リングオシレータによるモニター及び選別手法の場合、周波数をモニターする速度試験となることから、測定誤差が発生しやすく、また発振周波数がユーザー側のＬＳＩテスタの測定限界を超過する場合、リングオシレータ出力を分周する必要がある。このようにリングオシレータ出力を分周した場合、測定精度が低下することが避けられない。
【００１１】
本発明は上記問題点を解決するためになされたものである。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体回路に組み込まれているＤＬＬ回路が有する、同回路による信号遅延量の変動を検出する検出手段によって検出された信号遅延量の変動に応じて同ＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段から発生された遅延量制御信号に基づいて半導体回路の回路特性を評価する。
【発明の効果】
【００１３】
このような構成ではＤＬＬ回路にて信号遅延量に応じて生成される遅延量制御信号を用いて回路特性を求めるため、半導体製造者からトランジスタのＰチャネル、Ｎチャンルの電流値（Ｉｄｓ）を入手することなく、プロセス変動の監視（モニター）及び選別が可能となる。即ち、ＤＬＬ回路で生成される遅延量制御信号は、ＤＬＬ回路を構成する半導体素子の回路特性によってその遅延量が変動し、その遅延量変動の検出値に基づいて生成される。したがって、例えば予めシミュレーション等により、ＤＬＬ回路にて半導体素子の回路特性の変動量と、生成される遅延量制御信号値との相関関係を求めておくことにより、この遅延量制御信号を分析することで半導体素子の回路特性を導出可能となる。そしてこのように導出された回路特性による評価の結果半導体素子の回路特性の変動が許容値を超えた場合その製品を出荷せずに廃棄する等の処置を行なう。その結果、常に半導体素子の回路特性の変動が許容範囲の製品のみが実際のＬＳＩ回路製品として使用されることとなり、精度の高いデータ処理が保証される。
【００１４】
特に、従来のリングオシレータによるモニター及び選別手法では周波数測定を行なうためにアナログ信号の評価が必要となるのに対し、本発明によれば遅延量制御信号としてディジタル信号を用いての評価が可能となる。その結果、本発明による選別方法は、半導体回路のファンクション試験の一環として容易に実施可能となる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について具体的に説明する前に、本発明において適用するＤＬＬ回路について説明する。
【００１６】
例えばＤＤＲ（ダブルデータレート）のメモリインタフェースを使用したＡＳＩＣにおいて、クロック周期Ｔを有する読み出しストローブ（ＤＱＳ）信号を使用してメモリからの読み出しデータ（ＤＱ）を取り込む際、ＤＤＲメモリからＡＳＩＣへ渡されるＤＱＳ信号とＤＱ信号とはその変化点の位相が一致しており、且つＤＱ信号はＴ／２毎に変化する。このため、ＡＳＩＣにて正確にＤＱ信号を読取るためには、ＤＱＳ信号にＴ／４の遅延を与える必要がある。このように任意のクロック周期Ｔに対して高精度の遅延を与えるためにＤＬＬ（ディレイロックドループ）回路が用いられる。
【００１７】
特に高精度のデータ処理が要求される環境では、このＤＬＬ回路による遅延量制御の精度がＬＳＩ回路自体の性能に大きな影響を与えるため、高精度の遅延量制御が求められる。このように高精度の遅延量制御を実現するためには当該ＤＬＬ回路が生成する遅延量の検出が高精度に行なわれる必要がある。即ち、プロセス変動による遅延量の変動を高精度に検出し、これを的確に補償する必要があるからである。逆に言えば、そのような条件を満足するＤＬＬ回路によって生成される遅延量制御信号は、精度良く、ＤＬＬ回路を構成する半導体素子の回路特性の変動を反映していると言える。
【００１８】
本発明では、このように精度良く半導体素子の回路特性の変動を反映しているＤＬＬ回路の遅延量制御信号を利用することにより、半導体素子の回路特性の監視及び製品の選別を精度良く実施可能とするものである。
【００１９】
以下、図と共に本発明の好ましい実施の形態につき、詳細に説明する。
【００２０】
図２は上述の図１に対応するものであり、本発明の一実施例による半導体回路監視・試験方法を説明するための図である。
【００２１】
同図（ａ）は製品出荷までの半導体製造工程全体を示しており、図中、ステップＳ３１にて半導体製造用マスクを製造し、ステップＳ３２にてマスクを使用して半導体ウェーハを製造し、ステップＳ３３にて製造されたウェーハを試験する。具体的には、ステップＳ３４にて製造されたウェーハにおける半導体回路の電流値を測定し、ステップＳ３５にてプロセス変動の検査及び検査結果による製品選別を行なう。更に具体的には、ステップＳ３４にて測定された電流値から半導体回路の回路特性を分析して評価し、その評価結果を所定の製品出荷基準と照らし合わせ、その結果基準外の製品を廃棄する。
【００２２】
次にステップＳ３６では、ステップＳ３５の評価結果が基準内の製品につき、ＬＳＩ回路の組み立て作業を行なう。ステップＳ３７ではこのようにして組み立てたＬＳＩ回路につき、製品試験（ファンクション試験等）を行なう。
【００２３】
このステップＳ３７の製品試験において、本発明の実施例による半導体回路試験方法による、ＤＬＬ回路５０の遅延量制御信号を用いたＬＳＩ回路のプロセス変動検査を行なう。図２（ｂ）は、この場合の被検査ＬＳＩ回路１００のうち、内蔵されたＤＬＬ回路部分のブロック図を示す。同図に示す如く、被試験ＬＳＩ回路１００に内蔵されたＤＬＬ回路５０は、上記遅延素子１０，遅延素子１０の入出力の位相を比較する位相比較器２０及び位相比較器による比較結果を積分し、積分結果に応じて遅延素子１０中で実際に適用する単位遅延素子段数を制御することによってＤＬＬ回路５０による遅延量を制御する遅延制御部としての積分器３０を含む。
【００２４】
本発明の実施例では、ステップＳ４１にて、遅延制御部（積分器）３０から遅延素子１０に対し、適用する単位遅延素子段数を制御するための遅延量制御信号を取り出し、この値を予めシミュレーションによって求めた基準値と比較する。即ち、上記の如く、遅延制御部３０から発生される遅延量制御信号と、予めシミュレーションによって得られた当該製品についての遅延量制御信号のシミュレーション値とを比較する。
【００２５】
このシミュレーション値とは後述する如く、入力周波数（クロック周波数）、プロセス変動値、温度、電源電圧よりなるシミュレーションパラメータによる条件毎に、当該製品に関する遅延制御信号値の許容範囲を求めたものである。そして、試験時に上記シミュレーションパラメータのうちのプロセス変動値以外の値を実測等により決定することにより、その条件における遅延量制御信号値の許容範囲が得られ、これと実測された被試験ＬＳＩ回路のＤＬＬ回路から得られた遅延量制御信号値とを比較し、比較結果が許容範囲外であった場合被試験ＬＳＩ回路は規格外製品と判定し、これを廃棄する（ステップＳ３８）。許容範囲内であらばステップＳ３９にて出荷する。
【００２６】
本発明の実施例では、適用すべきＤＬＬ回路５０（図２（ｂ））として、図８，図９と共に後述する如くの構成を有するディジタルＤＬＬを想定しており、特にこのディジタルＤＬＬ回路としては以下の構成のものを想定している。
【００２７】
即ち、ＤＬＬ回路の遅延量を生成する手段である遅延素子として、小さな単位遅延時間を有する単位遅延素子（図９の場合、インバータ６１１，６１２，６１３，６１４等）を多数段直列接続し、その段数を自動的に調整することにより、図２（ｂ）中、遅延素子１０の部分による合計の遅延時間を入力信号の周期と一致させる制御を行なっている。即ち、図８の例では、遅延素子１０を構成する可変遅延部５３１ａ、５３１ｂ、５３１ｃ、５３１ｄのそれぞれによる遅延量の合計が、入力クロック信号の周期Ｔと一致するように制御される。
【００２８】
この単位遅延素子段数を調整する遅延量制御信号（ＤＬＩ）は、入力周波数、プロセス変動、温度、電源電圧により値が決定されるため、逆に入力周波数、温度、電源電圧をある条件に設定することにより、プロセス変動に応じた遅延量制御信号を得ることができる。従って、実際のＬＳＩ回路の出力値としての遅延量制御信号の値を、入力周波数、温度、電源電圧をパラメータとする複数条件におけるシミュレーションにて得られたシミュレーション値と比較することにより、半導体回路におけるプロセス変動を監視し、その評価結果を製品の選別に利用することが可能となる。
【００２９】
上記シミュレーションの具体例について、以下に図３，図４と共に説明する。
【００３０】
一般的にＬＳＩ回路の遅延時間は電源電圧、温度、プロセス変動により一意に決定される。推奨動作条件における遅延時間は図３に示すように、ファスト（Ｆａｓｔ）条件とスロー（Ｓｌｏｗ）条件との間の範囲内となる。ここでファスト条件とは、ＬＳＩ回路の遅延時間が最小となる条件であり、スロー条件とは遅延時間が最大となる条件である。ＬＳＩ回路製品がこのように所定の範囲に亘ってその回路特性がバラツクのは、上述の図２（ａ）中のステップＳ３１，Ｓ３２の半導体製造工程における様々な製造条件の誤差によりものであり、この回路特性のバラツキは、従って個々の製品固有のものとなる。
【００３１】
図４と共に、遅延量制御信号のシミュレーション結果と、良品判定範囲（選別範囲）について述べる。同図のグラフ中、縦軸は遅延素子１０が生成する遅延時間を示し、横軸は遅延量制御信号（ＤＬＩ）を示す。同図はファスト、ティピカル（ｔｙｐｉｃａｌ：標準的な条件）、スローの各条件によるＬＳＩ回路の回路特性をプロットしたものである。
【００３２】
縦軸の遅延素子１０の遅延時間はＤＬＬ回路５０に入力されるクロック信号（ＣＬＫ）の周波数（ｆ）の逆数であることから、ＤＬＬ回路に入力されるクロック周波数を決定することにより、ファスト、ティピカル、スローの各条件における遅延量制御信号量が算出可能である。
【００３３】
図４のシミュレーション値を使用した場合の遅延量制御信号値算出例について以下に説明する。
【００３４】
ＤＬＬ回路５０がロック可能なクロック信号の最高周波数をｆ１、最低周波数をｆ２とした場合、ＤＬＬ回路５０のロック可能な周波数レンジはｆ１〜ｆ２（即ち使用範囲）となる。ここで、周波数の高い側のｆ１における遅延制御信号値は図４において、例えばファスト条件で２０、ティピカル条件で３０、スロー条件で５０と算出できる。このため、ＤＬＬ回路５０への入力クロック周波数がｆ１の場合、遅延量制御信号値はＬＳＩ回路の製品ロット間で２０〜５０の間の範囲Ａに亘ってばらつくことになる。即ち、この場合の許容範囲は範囲Ａとなる。
【００３５】
同様に周波数の低い側のｆ２の場合、この範囲は６０〜１７０の範囲Ｂとなり、この場合、範囲Ｂがバラツキの許容範囲となる。
【００３６】
したがって、この場合、ＬＳＩ回路の出荷試験時において、入力クロック周波数に応じた選別判定基準Ａ，Ｂを設けることで、この範囲内に収まる製品を良品として選別することが可能である。そして遅延量制御信号の演算はディジタル値として算出できることから、図１（ａ）のステップＳ８の如くの周波数測定を実施する場合と異なり、ＬＳＩの機能試験（図２（ａ）中、ステップＳ３７）の一部として選別処理を実施することが可能となる。即ち、上述の如く製品選別基準値を求めておき、これと実測値とを比較することで製品評価が可能であり、且つ、遅延量制御信号は上記の如く、遅延素子１０において実際に適用する単位遅延素子段数を決定する信号であり、ディジタル信号として生成されるため、選別処理自体がディジタル信号処理として実施可能である。
【００３７】
図５は、本発明の一実施例による、ＬＳＩテスタによる半導体回路試験,及び製品選別手法を説明するためブロック図であり、図６は、その際の処理フローチャートを示す。このＬＳＩテスタによる試験手法は、上述の図２（ｂ）と共に示したステップＳ３７のＬＳＩ試験について適用可能である。
【００３８】
図５に示すＬＳＩテスタは、上記の如くのシミュレーション値による試験条件を記憶した記憶装置７０と、記憶装置７０に記憶された試験条件としての入力クロック信号の周波数値によるクロック信号を被試験ＬＳＩ回路１００のＤＬＬ回路５０に対して印加するための入力装置８０と、被試験ＬＳＩ回路１００のＤＬＬ回路５０が生成する遅延量制御信号を受信し、その値を記憶装置７０に記憶された該当する試験条件に応じた製品選別基準値と比較して評価し、評価結果を出力する出力判定措置６０とを有する。
【００３９】
図６と共に、図５に示すＬＳＩテスタによる半導体試験方法について説明する。
【００４０】
ステップＳ５１にて、高い側の周波数ｆ１を設定し、この周波数を有するクロック信号を被試験ＬＳＩ回路のＤＬＬ回路５０に印加する（ステップＳ５２）。ステップＳ５３にて、この場合のＤＬＬ回路５０の遅延制御部３０が生成する遅延量制御信号の値が、上記選別範囲Ａ（図４）内か否かを判定する。判定結果が「範囲外」で有れば、当該被試験ＬＳＩ回路を規格外と判定し、「範囲内」であればステップＳ５４に進む。
【００４１】
ステップＳ５４では、低い側の周波数ｆ２を設定し、この周波数を有するクロック信号を被試験ＬＳＩ回路のＤＬＬ回路５０に印加する（ステップＳ５５）。ステップＳ５６にて、この場合のＤＬＬ回路５０の遅延制御部３０が生成する遅延量制御信号の値が、上記選別範囲Ｂ（図４）内か否かを判定する。判定結果が「範囲外」で有れば、当該被試験ＬＳＩ回路を規格外と判定し、「範囲内」であればこの処理を終了する。この場合、該当する被試験ＬＳＩ回路は良品と判定される。
【００４２】
尚、上記試験において、他のシミュレーションパラメータである温度及び電源電圧については予め測定しておき、測定結果に応じた選別範囲Ａ及びＢが適用される。
【００４３】
又、上記選別試験結果、良品と判定され、その結果、当該ＬＳＩ回路を実際に装置に搭載した後でも、そのＤＬＬ回路５０の遅延量制御信号を監視することによってＬＳＩ回路個体間のバラツキを判別することが可能となる。図７は、本発明の他の実施例による、ＬＳＩ回路を３チップ搭載した装置におけるＬＳＩ回路特性監視方法について説明するための図である。
【００４４】
同図に示す如く、同装置は、３枚のＬＳＩ回路１００−１，１００−２，１００―３を搭載しており、又、これらの回路特性の監視のための遅延量判定回路２００を有する。この遅延量判定回路２００は、これら各ＬＳＩ回路のＤＬＬ回路５０−１，５０−２，５０−３の各々の遅延制御部３０が生成する遅延量制御信号を受信し、その値をモニター結果として出力する。この場合、適宜、製品評価のための演算を施した後に出力するようにしても良い。尚、この場合においてＤＬＬ回路５０の遅延制御部３０が生成する遅延量制御信号の値から、そのＤＬＬ回路を含むＬＳＩ回路の回路特性を検出する原理は、上述の製品出荷時のＬＳＩ回路試験、製品選別の際の評価原理と同様である。
【００４５】
尚、上記ＬＳＩ回路の製品出荷時の試験、及びＬＳＩ回路の実際の装置へ搭載時のプロセスモニターにおいて、実際に検出されるのは、当該ＬＳＩ回路１００に含まれるＤＬＬ回路５０を構成する遅延素子１０の半導体素子の回路特性である。しかしながら、図２（ａ）の製造工程においては、ＬＳＩ回路１００は同一の製造条件において製造されるため、その特性のバラツキは、ＬＳＩ回路内で同一の値を有すると考えられる。このため、ＬＳＩ回路１００に含まれるＤＬＬ回路の遅延素子１０の回路特性を検出することは、これを含むＬＳＩ回路全体の回路特性を検出したことと等価と考えて良い。
【００４６】
又、上記ＬＳＩ回路の製品出荷時の試験（図２、図５等）、及びＬＳＩ回路の実際の装置へ搭載時のモニター（図７）の各処理は、コンピュータに同方法を実行させるための命令よりなるプログラムを用い、コンピュータに同プログラムを実行させることにより実施することが可能である。この場合のプログラムは例えばＣＤ−ＲＯＭ等の可搬式記録媒体経由、或いはインターネット等の通信網経由でコンピュータにロードされる。
【００４７】
以下、図８，図９と共に、上述の本発明の実施例に適用可能なＤＬＬ回路（ディジタルＤＬＬ）５０につき、詳細に説明する。
【００４８】
図８は、図２（ｂ）等に示す、本発明の実施例における被試験又は被監視ＬＳＩ回路１００に内蔵されたＤＬＬ回路５０として適用可能なディジタルＤＬＬ回路の原理ブロック図であり、図９は、図８中、各可変遅延部５３１ａ、５３１ｂ、５３１ｃ又は５３１ｄの回路構成例を示す。図８中、４個の可変遅延部５３１ａ乃至５３１ｄが図２（ｂ）中の遅延部１０に対応し、位相比較部５１２は図２（ｂ）中の位相比較器２０に対応し、遅延制御部５３３が図２（ｂ）の積分器３０に対応する。
【００４９】
図８に示すディジタルＤＬＬ回路は、入力クロック信号を受信し、これを４個の直列接続された可変遅延部５３１ａ乃至５３１ｄで順次遅延し、その間、第１の可変遅延部５３１ａから第１の出力クロック信号を取り出し、第２の可変遅延部５３１ｂから第２の出力クロック信号を取り出し、第３の可変遅延部５３１ｃから第３の出力クロック信号を取り出し、第４の可変遅延部５３１ｄから第４の出力クロック信号を取り出す。
【００５０】
これら４個の可変遅延部５３１ａ乃至５３１ｄは、各々入力クロック信号の周期Ｔに対し、４分の１周期、Ｔ／４づつ遅延することにより、これらから取り出される第１乃至第４の出力クロック信号は、夫々入力クロック信号から、Ｔ／４，２Ｔ／４，３Ｔ／４，４Ｔ／４遅延したクロック信号となる。このようにして得られた遅延クロック信号は、例えば上記ＤＱＳ（読み出しストローブ）信号としてＬＳＩ回路中の他の機能部に供給される。
【００５１】
そして位相比較部５１２では、入力クロック信号と第４の出力クロック信号との間の位相比較を行ない、その位相差が４Ｔ／４，即ち位相が一致している場合には位相差信号０を遅延制御部５３３に対して出力し、両者の位相の間に差がある場合、その差を示す位相差信号を遅延制御部５３３に対して出力する。
【００５２】
遅延制御部５３３では位相比較部５１２から得られる位相差信号に応じて、各可変遅延部５３１ａ乃至５３１ｂに対し、各可変遅延部において実際に適用される単位遅延素子段数を制御する。具体的には、入力クロック信号の位相に対して第４の出力クロック信号の位相が進んでいる場合、４個の可変遅延部５３１ａ乃至５３１ｄの夫々の適用単位遅延素子段数の合計段数を増加させるよう制御し、逆に遅れている場合には、同合計段数を減少させる制御を行なう。その結果、４個の可変遅延部５３１ａ乃至５３１ｂによる合計遅延量がクロック信号の周期Ｔに一致するように制御され、もって各々の可変遅延部の遅延量はＴ／４となるように制御される。
【００５３】
図８中、各可変遅延部において、黒く塗りつぶされている正方形５１５は実際に適用されている単位遅延素子を示し、白抜きの正方形５１５ａは、適用されていない単位遅延素子を示す。これらの単位遅延素子は、例えば図９に示す如く、インバータ６１１，６１２，６１３，６１４，．．．で構成され、そのうちの何段を適用するかについて遅延制御部５３３が制御する。
【００５４】
具体的には、適用する段数での折り返し位置に該当するセレクタ６２１，６２２，６２３，６２４，．．．のみが上記単位遅延素子としてのインバータの出力を選択し、それ以外のセレクタについては手前のセレクタからの出力を選択するように制御する。例えば図９の例の場合、適用単位遅延素子段数を３とする場合、即ち、インバータ６１１，６１２，６１３のみを適用する場合、セレクタ６２３についてのみ単位遅延素子としてのインバータ側を選択し、他のセレクタ６２１，６２２，６２４，．．．については前段のセレクタ側を選択するような遅延量制御信号が遅延制御部５３３から与えられることになる。
【００５５】
このように本発明の実施例によれば、ディジタルＤＬＬを用いたＣＭＯＳプロセスのモニター及び製品選別方法においてＤＬＬの遅延量制御信号(ＤＬＩ)を使用するため、半導体製造者からプロセスの詳細データを入手することを要せず、プロセスのモニター及び製品選別を実施することが可能となる。また、リングオシレータの発信周波数の測定等の速度試験を実施することを要せず、機能試験の一環としてプロセスのモニター及び製品選別処理を実施することが可能となる。
【００５６】
尚、本発明は、以下の付記の各々に記載の構成にて実施可能である。
（付記１）
所望の信号遅延量を供給するＤＬＬ回路よりなり、
当該ＤＬＬ回路は信号遅延量の変動を検出する検出手段と、検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段とを含み、
更に、前記遅延量制御信号に基づいて半導体回路の回路特性を判定する回路特性判定手段を含む半導体回路。
（付記２）
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するＤＬＬ回路よりなり、
前記ＤＬＬ回路は所望の信号遅延量を得るため、適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段を含み、
更に、前記遅延量制御信号に基づいて半導体回路の回路特性を検出する手段を含む半導体回路。
（付記３）
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を監視する方法であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を監視する方法。
（付記４）
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するＤＬＬ回路を含む半導体回路の回路特性を監視する方法であって、
前記ＤＬＬ回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段によって発生される遅延量制御信号に基づいて半導体回路の回路特性を監視する方法。
（付記５）
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。
（付記６）
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験方法であって、
前記ＤＬＬ回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する半導体回路試験方法。
（付記７）
更に、予め、適用されるクロック周波数、並びにプロセス変動によるＤＬＬ回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得ておく段階と、
前記段階によってシミュレーションによって得られた遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定する付記６に記載の半導体回路試験方法。
（付記８）
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。
（付記９）
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するＤＬＬ回路を含む半導体回路の回路特性を試験する半導体回路試験装置であって、
前記ＤＬＬ回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断する判断手段よりなる半導体回路試験装置。
（付記１０）
更に、予め、適用されるクロック周波数、並びにプロセス変動によるＤＬＬ回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得、これを記憶する記憶手段を含み、
前記判断手段は、前記記憶手段に記憶された遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定することを特徴とする付記９に記載の半導体回路試験装置。
（付記１１）
所望の信号遅延量を供給するＤＬＬ回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
ＤＬＬ回路に含まれる、当該ＤＬＬ回路による信号遅延量の変動を検出する検出手段により検出された信号遅延量の変動に応じてＤＬＬ回路の信号遅延量を制御するための遅延量制御信号を発生する遅延量制御手段によって発生された遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
（付記１２）
複数の半導体素子中の実際に適用する半導体素子の数を調整することにより、各半導体素子毎に発生する信号遅延量による合計の信号遅延量を制御するＤＬＬ回路を含む半導体回路の回路特性を試験する処理をコンピュータに実行させるための命令よりなるプログラムであって、
前記ＤＬＬ回路に含まれる、所望の信号遅延量を得るために現在適用されている数の半導体素子による合計の信号遅延量を検出し、その検出結果に応じて適用する半導体素子の数を制御するための遅延量制御信号を発生する遅延量制御手段による遅延量制御信号に基づいて半導体回路の回路特性を判定することによって半導体回路の良否を判断するための命令よりなるプログラム。
（付記１３）
更に、予め、適用されるクロック周波数、並びにプロセス変動によるＤＬＬ回路における回路特性のバラツキの範囲を加味した遅延量制御信号の変動範囲をシミュレーションによって得るための命令と、
このようにしてシミュレーションによって得られた遅延制御信号の変動範囲を超える遅延制御信号が検出された場合には、当該半導体回路を不良と判定するための命令よりなる付記１２に記載のプログラム。
【図面の簡単な説明】
【００５７】
【図１】従来の一例の半導体回路試験及び選別方法を説明するための図である。
【図２】本発明の一実施例による半導体回路試験及び選別方法を説明するための図である。
【図３】図２に示す半導体回路試験において適用される遅延時間条件例を示す図である。
【図４】本発明の一実施例による半導体試験において適用される遅延制御信号の判断基準を求めるためのシミュレーション結果例を示す図である。
【図５】本発明の一実施例による半導体試験装置による試験態様を説明するための図である。
【図６】図５に示す半導体試験装置による試験方法の動作フローチャートである。
【図７】本発明の一実施例による半導体特性監視機能を含むＬＳＩ回路装置のブロック図である。
【図８】本発明の一実施例による半導体回路に適用可能なディジタルＤＬＬ回路を説明するための図である。
【図９】図８に示すディジタルＤＬＬ回路中の遅延素子の構成例を示す回路図である。
【符号の説明】
【００５８】
１００  ＬＳＩ回路
５０  ＤＬＬ回路
１０  遅延素子
２０  位相比較器
３０  積分器（遅延制御部）
【図１】
2006064666.tif 000003
【図２】
2006064666.tif 000004
【図３】
2006064666.tif 000005
【図４】
2006064666.tif 000006
【図５】
2006064666.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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