(57)【要約】      （修正有）【課題】  Ｄ級増幅器において、相補対称形のトランジスタペアを適切なバイアスの駆動信号で駆動すると共に、トランジスタペアに流入する過電流を検出する。【解決手段】  所定電圧の電源電圧+VLと入力信号Paとの差分を差動増幅器103aによって演算し、プルアップ機能を発揮する抵抗R2aによって電源電圧+VH側にレベルシフトした差分信号Psaを生成して増幅器104aで増幅することにより、トランジスタFETaのバイアスに合わせた駆動信号Pgaを生成する。また、同様にして駆動信号Pgbを生成する。カレントミラー回路101a,101bによって、トランジスタFETaと電源電圧+VH間に接続された抵抗RLaの両端に生じる降下電圧VRLaと、トランジスタFETbと電源電圧-VH間に接続された抵抗RLbの両端に生じる降下電圧VRLbを検出し、降下電圧VRLa,VRLbに応じた電流Ia,Ibを発生することにより、過電流の発生の有無を検出する。【選択図】    図３
2006050151.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアと、矩形波状の第１入力信号をレベルシフトすることにより前記第１スイッチング素子に供給する駆動信号を発生する第１バイアス電圧レベルシフト手段と、矩形波状の第２入力信号をレベルシフトすることにより前記第２スイッチング素子に供給する駆動信号を発生する第２バイアス電圧レベルシフト手段とを有し、前記第１，第２スイッチング素子が各々供給される各々の駆動信号に基づいてプッシュプル動作を行うことによりＤ級増幅を行うＤ級増幅器であって、
前記第１バイアス電圧レベルシフト手段は、
前記第１入力信号と所定電圧との差分信号を演算する第１差動増幅手段と、該差分信号を第１スイッチング素子の電源電圧側へプルアップすることで、前記第１スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第１バイアス手段とを有し、
前記第２バイアス電圧レベルシフト手段は、
前記第２入力信号と所定電圧との差分信号を演算する第２差動増幅手段と、該差分信号を第２スイッチング素子の電源電圧側へプルダウンすることで、前記第２スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第２バイアス手段とを有すること、を特徴とするＤ級増幅器。
【請求項２】
電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアを有し、前記第１，第２スイッチング素子が各々に供給される矩形波状の駆動信号に基づいてプッシュプル動作することでＤ級増幅を行うＤ級増幅器であって、
前記第１スイッチング素子と前記電源との間に接続された第１抵抗と、
前記第２スイッチング素子と前記電源との間に接続された第２抵抗と、
前記第１抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第１カレントミラー回路と、
前記第２抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第２カレントミラー回路とを備え、
前記第１，第２カレントミラー回路から出力される前記各電流を、前記第１，第２スイッチング素子に流れる過電流の有無を示す過電流検出電流とすることを特徴とするＤ級増幅器。
【請求項３】
電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアと、矩形波状の第１入力信号をレベルシフトすることにより前記第１スイッチング素子に供給する駆動信号を発生する第１バイアス電圧レベルシフト手段と、矩形波状の第２入力信号をレベルシフトすることにより前記第２スイッチング素子に供給する駆動信号を発生する第２バイアス電圧レベルシフト手段とを有し、前記第１，第２スイッチング素子が各々供給される各々の駆動信号に基づいてプッシュプル動作を行うことによりＤ級増幅を行うＤ級増幅器であって、
前記第１スイッチング素子と前記電源との間に接続された第１抵抗と、
前記第２スイッチング素子と前記電源との間に接続された第２抵抗と、
前記第１抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第１カレントミラー回路と、
前記第２抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第２カレントミラー回路とを備えると共に、
前記第１バイアス電圧レベルシフト手段は、
前記第１入力信号と所定電圧との差分信号を演算する第１差動増幅手段と、該差分信号を第１スイッチング素子の電源電圧側へプルアップすることで、前記第１スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第１バイアス手段とを有し、
前記第２バイアス電圧レベルシフト手段は、
前記第２入力信号と所定電圧との差分信号を演算する第２差動増幅手段と、該差分信号を第２スイッチング素子の電源電圧側へプルダウンすることで、前記第２スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第２バイアス手段とを有すること、を特徴とするＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパルス幅変調（ＰＷＭ）やパルス密度変調（ＰＤＭ）等された矩形波状の信号を増幅するＤ級増幅器に関する。
【背景技術】
【０００２】
近年、ディジタル信号処理を行うオーディオシステム等にあっては、パルス幅変調やパルス密度変調等によって形成された矩形波状のオーディオ信号（いわゆる１ビットストリーム形式のオーディオ信号）をＤ級増幅器で増幅し、ローパスフィルタを介して直接スピーカに供給等する構成とすることにより、システム構成の簡素化、小型化、高効率化等が図られている。
【０００３】
図１は、こうしたディジタルオーディオシステムに適用された従来のＤ級増幅器の構成を表した回路図である。
【０００４】
同図において、このＤ級増幅器は、アナログ入力信号やＰＣＭデジタル信号をパルス幅変調やパルス密度変調によって１ビットストリーム形式の信号Ｐinに変換する変調部２を備えた半導体集積回路装置（ＩＣ）１が接続されている。
【０００５】
すなわち、半導体集積回路装置１は、グランド電位（０ボルト）を基準とする電圧が共に等しいプラス電源電圧＋ＶLとマイナス電源電圧−ＶLとの２電源電圧によって動作するようになっており、変調部２の他、波形検出部３ａ，３ｂと、過電流検知部４ａ，４ｂと、１ビットストリーム形式の信号Ｐinを増幅して、後述のＰチャンネル電界効果トランジスタＦＥＴaとＮチャンネル電界効果トランジスタＦＥＴbをプッシュプル動作させるための１ビットストリーム形式の信号（以下、単に「入力変調信号」と称する）Ｐａ，Ｐｂを出力する増幅器５ａ，５ｂとが設けられている。
【０００６】
Ｄ級増幅器は、電源電圧＋ＶL，−ＶLより高電圧であって、グランド電位を基準とする電圧が共に等しいプラス電源電圧＋ＶHとマイナス電源電圧−ＶHとの２電源電圧によって動作するようになっており、Ｐチャンネル電界効果トランジスタＦＥＴaとＮチャンネル電界効果トランジスタＦＥＴbとから成る電力増幅段と、抵抗６ａ，６ｂ，ＲLa，ＲLbと、ツェナーダイオード７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂとを有して構成されている。
【０００７】
そして、等しいツェナー電圧を生じるツェナーダイオード９ａ，９ｂが電源電圧シフト部となっており、図示しない主電源から供給されるプラス電源電圧＋ＶHとマイナス電源電圧−ＶHよりも、各々のツェナー電圧分だけ低い電源電圧＋ＶL，−ＶLを半導体集積回路装置１に供給している。
【０００８】
また、電源電圧＋ＶH，−ＶHとの電源端子間に抵抗ＲLa，ＲLbを介して接続されたトランジスタＦＥＴa，ＦＥＴbが、駆動信号Ｐga，Ｐgbに従ってプッシュプル動作をすることにより、電力増幅した１ビットストリーム形式の出力信号（以下「出力変調信号」と称する）Ｐoutを出力し、更にその出力変調信号Ｐoutをコイル１０とコンデンサ１１から成るローパスフィルタに供給することによって、アナログオーディオ信号Ｓoutに変換させて例えばスピーカ等へ出力させるようになっている。
【０００９】
抵抗６ａ，６ｂは等しい抵抗値に決められ、ツェナーダイオード７ａ，７ｂは等しいツェナー電圧を発生するツェナーダイオードで形成されている。
【００１０】
そして、バイアス電圧レベルシフト部を構成している抵抗６ａとツェナーダイオード７ａが、そのツェナー電圧に基づいて入力変調信号Ｐａにレベルシフト（電圧バイアス）を施し、そのレベルシフトした駆動信号ＰgaをトランジスタＦＥＴaのゲートに供給している。
【００１１】
すなわち、ツェナーダイオード７ａは、図２（ａ）に示すようなグランド電位（０ボルト）と電源電圧＋ＶLとの電圧範囲内で変化する入力変調信号Ｐaに、プラスの電圧バイアスを施すことによって、図２（ｂ）に示すようなグランド電位と電源電圧＋ＶHとの電圧範囲内で変化する駆動信号Ｐgaを発生し、電源電圧＋ＶHの下で動作するトランジスタＦＥＴaのバイアス条件に合わせるようになっている。
【００１２】
また、バイアス電圧レベルシフト部を構成している抵抗６ｂとツェナーダイオード７ｂも同様に、そのツェナー電圧に基づいて入力変調信号Ｐｂにレベルシフト（電圧バイアス）を施し、そのレベルシフトした駆動信号ＰgbをトランジスタＦＥＴbのゲートに供給している。
【００１３】
すなわち、ツェナーダイオード７ｂは、図２（ａ）に示すようなグランド電位（０ボルト）と電源電圧−ＶLとの電圧範囲内で変化する入力変調信号Ｐｂに、マイナスの電圧バイアスを施すことによって、図２（ｂ）に示すようなグランド電位と電源電圧−ＶHとの電圧範囲内で変化する駆動信号Ｐgbを発生し、電源電圧−ＶHの下で動作するトランジスタＦＥＴbのバイアス条件に合わせるようになっている。
【００１４】
また、抵抗６ａとツェナーダイオード７ａとの接続点と、波形検出部３ａの入力端子との間が接続されており、抵抗６ａの出力波形を波形検出部３ａに供給することによって、駆動信号Ｐgaに生じる波形歪み等の発生の有無を自動的に解析等させるようになっている。
【００１５】
また、抵抗６ｂとツェナーダイオード７ｂとの接続点と、波形検出部３ｂの入力端子との間が接続されており、抵抗６ｂの出力波形を波形検出部３ｂに供給することによって、駆動信号Ｐgbに生じる波形歪み等の発生の有無を自動的に解析等させるようになっている。
【００１６】
抵抗ＲLaと過電流検知部４ａの入力端子との間に接続されたツェナーダイオード８ａと、抵抗ＲLbと過電流検知部４ｂの入力端子との間に接続されたツェナーダイオード８ｂは、抵抗ＲLa，ＲLbを介してトランジスタＦＥＴa，ＦＥＴbに流入する過大な電流（過電流）を検出するために設けられている。
【００１７】
すなわち、ツェナーダイオード８ａは、図２（ｃ）に示すような電源電圧＋ＶHを基準として抵抗ＲLaの両端に生じる降下電圧ＶRLaの分だけ低い電圧ＶRLabを、そのツェナー電圧に基づいてレベルシフトして過電流検知部４ａに供給するための過電流検出レベルシフト部となっており、図２（ｄ）に示すような電源電圧＋ＶLの下で動作する過電流検知部４ａのバイアス条件に合わせた降下電圧ＶRLacを供給する。
【００１８】
そして、降下電圧ＶRLacが所定の許容電圧より大きくなると、過電流検知部４ａが過電流の発生を検知し、トランジスタＦＥＴaの破損を未然に防止すべく、入力変調信号Ｐａ，Ｐｂの出力を停止させる等の処置を行うようになっている。
【００１９】
また、ツェナーダイオード８ｂも同様に、図２（ｃ）に示すような電源電圧−ＶHを基準として抵抗ＲLbの両端に生じる降下電圧ＶRLbの分だけ低い電圧ＶRLabを、そのツェナー電圧に基づいてレベルシフトして過電流検知部４ｂに供給するための過電流検出レベルシフト部となっており、図２（ｄ）に示すような電源電圧−ＶLの下で動作する過電流検知部４ｂのバイアス条件に合わせた降下電圧ＶRLbcを供給する。
【００２０】
そして、降下電圧ＶRLbcが所定の許容電圧より大きくなると、過電流検知部４ｂが過電流の発生を検知し、トランジスタＦＥＴｂの破損を未然に防止すべく、入力変調信号Ｐａ，Ｐｂの出力を停止させる等の処置を行うようになっている。
【００２１】
以上説明したように、従来のＤ級増幅器は、高電圧の電源電圧＋ＶL，−ＶLの下でトランジスタＦＥＴa，ＦＥＴbを動作させることによって高効率の電力増幅を行い、更に、電源電圧＋ＶL，−ＶLの下で動作する半導体集積回路装置１と、電源電圧＋ＶH，−ＶHの下で動作するＤ級増幅器との各々のバイアス条件に合わせて電力増幅等を行うために、ツェナーダイオード７ａ，７ｂ，８ａ，８ｂを利用した各種レベルシフト部が設けられている。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、従来のＤ級増幅器では、上述したように半導体集積回路装置１とＤ級増幅器とのバイアス条件に合わせて所定の動作を行うため、ツェナーダイオード７ａ，７ｂ，８ａ，８ｂが設けられ、更に、半導体集積回路装置１側の電源電圧＋ＶL，−ＶLとＤ級増幅器側の電源電圧＋ＶH，−ＶHとを異ならせるために、ツェナーダイオード９ａ，９ｂが設けられている。
【００２３】
しかし、これらツェナーダイオード７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂは、その電気的等の性質上、各組毎に必ずしも等しいツェナー電圧を発生するとは限らないため、ツェナー電圧のバラツキ（製造バラツキや動作中の変動等）に起因して、Ｄ級増幅器が上記バイアス条件に合わせた所定の動作を行えなくなるという問題があった。
【００２４】
すなわち、図１におけるプラス電源電圧＋ＶH側のバイアス電圧レベルシフト部を構成しているツェナーダイオード７ａと、マイナス電源電圧−ＶH側のバイアス電圧レベルシフト部を構成しているツェナーダイオード７ｂとのツェナー電圧にバラツキが生じると、図２（ｂ）に例示した、プッシュプル動作を行うトランジスタＦＥＴa，ＦＥＴbに供給される駆動信号Ｐga，Ｐgbのバイアス点が適正バイアスからずれてしまい、出力変調信号Ｐoutに波形歪みが生じたり、効率的な電力増幅が行われなくなる等の問題を招来する。また、駆動信号Ｐga，Ｐgbのバイアス点が適正バイアスからずれる結果、トランジスタＦＥＴa，ＦＥＴbの少なくとも一方に、許容電力損失を超える負荷がかかり、破損等の原因になり易いという問題もある。
【００２５】
更にまた、ツェナーダイオード７ａ，７ｂの両者のツェナー電圧が適正なツェナー電圧からずれた場合でも、出力変調信号Ｐoutに波形歪みが生じたり、効率的な電力増幅が行われなくなったり、トランジスタＦＥＴa，ＦＥＴbの破損等の原因になり易いと等の問題を招来する。
【００２６】
また、プラス電源電圧＋ＶH側の過電流検出レベルシフト部を構成しているツェナーダイオード８ａのツェナー電圧にバラツキが生じると、図２（ｄ）に例示した降下電圧ＶRLacにオフセット電圧が付与されて電圧変動を生じることとなるため、過電流検知部４ａがトランジスタＦＥＴaに流入した過電流を正確に検知できなくなる等の問題を招来する。
【００２７】
また、マイナス電源電圧−ＶH側の過電流検出レベルシフト部を構成しているツェナーダイオード８ｂのツェナー電圧にバラツキが生じると、図２（ｄ）に例示した降下電圧ＶRLbcにオフセット電圧が付与されて電圧変動を生じることとなるため、過電流検知部４ｂがトランジスタＦＥＴbに流入した過電流を正確に検知できなくなる等の問題を招来する。
【００２８】
また、電源電圧シフト部を構成しているツェナーダイオード９ａ，９ｂにツェナー電圧のバラツキが生じた場合、適正電圧の２電源電圧＋ＶL，−ＶLに基づいて半導体集積回路装置１を動作させることができなくなる等の問題を招来する。
【００２９】
本発明はこのような従来の問題点に鑑みてなされたものであり、電力増幅段を構成してプッシュプル動作を行うスイッチング素子に供給する駆動信号のバイアスを適切にレベルシフトすることが可能なバイアス電圧レベルシフト手段を有するＤ級増幅器を提供することを目的とする。
【００３０】
また、本発明の他の目的として、電力増幅段を構成してプッシュプル動作を行うスイッチング素子に流入する過電流を正確に検出することを可能にする過電流検出手段を有するＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【００３１】
請求項１に記載の発明は、電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアと、矩形波状の第１入力信号をレベルシフトすることにより前記第１スイッチング素子に供給する駆動信号を発生する第１バイアス電圧レベルシフト手段と、矩形波状の第２入力信号をレベルシフトすることにより前記第２スイッチング素子に供給する駆動信号を発生する第２バイアス電圧レベルシフト手段とを有し、前記第１，第２スイッチング素子が各々供給される各々の駆動信号に基づいてプッシュプル動作を行うことによりＤ級増幅を行うＤ級増幅器であって、前記第１バイアス電圧レベルシフト手段は、前記第１入力信号と所定電圧との差分信号を演算する第１差動増幅手段と、該差分信号を第１スイッチング素子の電源電圧側へプルアップすることで、前記第１スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第１バイアス手段とを有し、前記第２バイアス電圧レベルシフト手段は、前記第２入力信号と所定電圧との差分信号を演算する第２差動増幅手段と、該差分信号をスイッチング素子の電源電圧側へプルダウンすることで、前記第２スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第２バイアス手段とを有すること、を特徴とする。
【００３２】
請求項２に記載の発明は、電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアを有し、前記第１，第２スイッチング素子が各々に供給される矩形波状の駆動信号に基づいてプッシュプル動作することでＤ級増幅を行うＤ級増幅器であって、前記第１スイッチング素子と前記電源との間に接続された第１抵抗と、前記第２スイッチング素子と前記電源との間に接続された第２抵抗と、前記第１抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第１カレントミラー回路と、前記第２抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第２カレントミラー回路とを備え、前記第１，第２カレントミラー回路から出力される前記各電流を、前記第１，第２スイッチング素子に流れる過電流の有無を示す過電流検出電流とすることを特徴とする。
【００３３】
請求項３に記載の発明は、電源電圧に対して相補対称形の第１スイッチング素子と第２スイッチング素子から成るスイッチング素子ペアと、矩形波状の第１入力信号をレベルシフトすることにより前記第１スイッチング素子に供給する駆動信号を発生する第１バイアス電圧レベルシフト手段と、矩形波状の第２入力信号をレベルシフトすることにより前記第２スイッチング素子に供給する駆動信号を発生する第２バイアス電圧レベルシフト手段とを有し、前記第１，第２スイッチング素子が各々供給される各々の駆動信号に基づいてプッシュプル動作を行うことによりＤ級増幅を行うＤ級増幅器であって、前記第１スイッチング素子と前記電源との間に接続された第１抵抗と、前記第２スイッチング素子と前記電源との間に接続された第２抵抗と、前記第１抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第１カレントミラー回路と、前記第２抵抗の両端に生じる降下電圧を入力し、該降下電圧に応じた電流を発生する第２カレントミラー回路とを備えると共に、前記第１バイアス電圧レベルシフト手段は、前記第１入力信号と所定電圧との差分信号を演算する第１差動増幅手段と、該差分信号を第１スイッチング素子の電源電圧側へプルアップすることで、前記第１スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第１バイアス手段とを有し、前記第２バイアス電圧レベルシフト手段は、前記第２入力信号と所定電圧との差分信号を演算する第２差動増幅手段と、該差分信号を第２スイッチング素子の電源電圧側へプルダウンすることで、前記第２スイッチング素子に供給する前記レベルシフトした駆動信号を発生する第２バイアス手段とを有すること、を特徴とする。
【発明を実施するための最良の形態】
【００３４】
発明を実施するための最良の形態について、図３を参照して説明する。図３は、この実施形態に係るＤ級増幅器１００の構成を表したブロック図である。
【００３５】
同図において、まず、本実施形態のＤ級増幅器１００の構成を概説すると、例えば従来技術の説明において述べた半導体集積回路装置１等から出力される１ビットストリーム形式の第１，第２の入力変調波（ＰＷＭやＰＤＭ変調等された信号）Ｐａ，Ｐｂに基づいて電力増幅を行い、その電力増幅した１ビットストリーム形式の出力変調信号Ｐoutを出力する。そして、出力変調信号Ｐoutをコイル１０とコンデンサ等から成るローパスフィルタに供給することで、アナログオーディオ信号Ｓoutに変換させて直接スピーカ等を鳴動させることが可能となっている。
【００３６】
また、Ｄ級増幅器１００は、従来技術の説明において述べた半導体集積回路装置１に設けられている波形検出部３ａ，３ｂや過電流検知部４ａ，４ｂに相当する検出回路や検知回路に接続されるようになっている。
【００３７】
つまり、従来技術の説明において述べた半導体集積回路装置１に限られるものではないが、Ｄ級増幅器１００は、波形検出部３ａ，３ｂ、過電流検知部４ａ，４ｂに相当するいわゆる検出回路や検知回路に対して、駆動信号Ｐga，Ｐgbの波形を検出させたり、過電流の発生の有無を検知させるための信号を出力するようになっている。
【００３８】
次に、Ｄ級増幅器１００の構成について詳述する。 
このＤ級増幅器１００は、半導体集積回路装置１の２電源電圧＋ＶL，−ＶLよりも高電圧であって、グランド電位（０ボルト）を基準としてプラス側とマイナス側との絶対値の電圧が共に等しいプラス電源電圧＋ＶHとマイナス電源電圧−ＶHの供給を受けて動作する。また、プラス電源電圧＋ＶHとマイナス電源電圧−ＶHは、２電源電圧＋ＶL，−ＶLとは別個の電源回路（図示略）から供給されるようになっている。
【００３９】
そして、プラス電源電圧＋ＶHとマイナス電源電圧−ＶHとの電源端子間に、電源電圧に対して相補対称形の第１スイッチング素子としてのＰチャンネル電界効果トランジスタＦＥＴaと第２スイッチング素子としてのＮチャンネル電界効果トランジスタＦＥＴbとから成るスイッチング素子ペアが設けられ、更に、過電流検出手段としてのカレントミラー回路１０１ａ，１０１ｂと、バイアス電圧レベルシフト部１０２ａ，１０２ｂとを有して、Ｄ級増幅部１００が構成されている。
【００４０】
バイアス電圧レベルシフト部１０２ａは、半導体集積回路装置１に設けられている増幅器５ａから供給される入力変調信号Ｐａを抵抗Ｒ1aを介して入力し、その入力した入力変調信号Ｐａとプラス電源電圧＋ＶLとの電圧差に相当する差分信号を出力する差動増幅器１０３ａと、プラス電源電圧＋ＶHの電源端子と差動増幅器１０３ａの出力端（差分信号が出力される出力端）との間に接続された抵抗Ｒ2aと、差動増幅器１０３ａの出力端に生じる信号Ｐsaを電圧増幅してトランジスタＦＥＴaのゲートに供給する駆動信号Ｐgaを生成する電圧増幅器１０４ａとを有して構成されている。
【００４１】
ここで、抵抗Ｒ2aは、プラス電源電圧＋ＶHの電源端子と差動増幅器１０３ａの出力端に接続されることで、差動増幅器１０３ａの出力端の電位をプラス電源電圧＋ＶH側へプルアップする機能を発揮する第１バイアス手段となっている。
【００４２】
このため、差動増幅器１０３ａの出力端に生じる上述の差分信号、すなわちプラス電源電圧＋ＶLを基準として差動増幅器１０３ａで生成される上述の差分信号は、抵抗Ｒ2aのプルアップ機能によって、プラス電源電圧＋ＶHを基準としてプラス電源電圧＋ＶHとグランド電位との間で振幅が変化する信号Ｐsaへとレベルシフトされて、電圧増幅器１０４ａに供給される。
【００４３】
そして、本実施例のＤ級増幅器１００を設計等する際に、差動増幅器１０３ａの入力側に接続された抵抗Ｒ1aとプルアップ機能を発揮する抵抗Ｒ2aとの抵抗比を所定値に決めて、信号Ｐsaのバイアスを所定電位に設定しておくことで、駆動信号Ｐgaのバイアス電位を常に安定化させ、且つトランジスタＦＥＴaをプッシュプル動作させるのに適切なゲートバイアス点に合わせることが可能となっている。
【００４４】
つまり、バイアス電圧レベルシフト部１０２ａは、図２（ａ）（ｂ）に示したのと同様に、グランド電位とプラス電源電圧＋ＶLとの電圧範囲内で変化する矩形波状の入力変調信号Ｐａを、グランド電位とプラス電源電圧＋ＶHとの電圧範囲内で変化する矩形波状の駆動信号Ｐgaにレベルシフトし、更にそのレベルシフト量としてのバイアス電圧を常に安定化させることが可能となっている。
【００４５】
また、駆動信号Ｐgaを波形検出部３ａに供給すべく配線が成されることで、波形検出部３ａが、駆動信号Ｐgaの波形歪み等の有無を解析するようになっている。
【００４６】
次に、バイアス電圧レベルシフト部１０２ｂの構成について説明する。 
バイアス電圧レベルシフト部１０２ｂは、半導体集積回路装置１に設けられている増幅器５ｂから供給される入力変調信号Ｐｂを抵抗Ｒ1bを介して入力し、その入力した入力変調信号Ｐｂとマイナス電源電圧−ＶLとの電圧差に相当する差分信号を出力する差動増幅器１０３ｂと、マイナス電源電圧−ＶHの電源端子と差動増幅器１０３ｂの出力端（差分信号が出力される出力端）との間に接続された抵抗Ｒ2bと、差動増幅器１０３ｂの出力端に生じる信号Ｐsbを電圧増幅してトランジスタＦＥＴｂのゲートに供給する駆動信号Ｐgbを生成する電圧増幅器１０４ｂを有して構成されている。
【００４７】
ここで、抵抗Ｒ2bは、マイナス電源電圧−ＶHの電源端子と差動増幅器１０３ｂの出力端に接続されることで、差動増幅器１０３ｂの出力端の電位をマイナス電源電圧−ＶH側へプルダウンする機能を発揮する第２バイアス手段となっている。
【００４８】
このため、差動増幅器１０３ｂの出力端に生じる上述の差分信号、すなわちマイナス電源電圧−ＶLを基準として差動増幅器１０３ｂで生成される上述の差分信号は、抵抗Ｒ2bのプルダウン機能によって、マイナス電源電圧−ＶHを基準としてマイナス電源電圧−ＶHとグランド電位との間で振幅が変化する信号Ｐsbへとレベルシフトされて、電圧増幅器１０４ｂに供給される。
【００４９】
そして、本実施例のＤ級増幅器１００を設計等する際に、差動増幅器１０３ｂの入力側に接続された抵抗Ｒ1bとプルダウン機能を発揮する抵抗Ｒ2bとの抵抗比を所定値に決めて、信号Ｐsbのバイアスを所定電位に設定しておくことで、駆動信号Ｐgbのバイアス電位を常に安定化させ、且つトランジスタＦＥＴｂをプッシュプル動作させるのに適切なゲートバイアス点に合わせることが可能となっている。
【００５０】
つまり、バイアス電圧レベルシフト部１０２ｂは、図２（ａ）（ｂ）に示したのと同様に、グランド電位とマイナス電源電圧−ＶLとの電圧範囲内で変化する矩形波状の入力変調信号Ｐｂを、グランド電位とマイナス電源電圧−ＶHとの電圧範囲内で変化する矩形波状の駆動信号Ｐgbにレベルシフトし、更にそのレベルシフト量としてのバイアス電圧を常に安定化させることが可能となっている。
【００５１】
また、駆動信号Ｐgbを波形検出部３ｂに供給すべく配線が成されることで、波形検出部３ｂが、駆動信号Ｐgaの波形歪み等の有無を解析するようになっている。
【００５２】
次に、カレントミラー回路１０１ａの構成について説明する。 
このカレントミラー回路１０１ａは、プラス電源電圧＋ＶHとグランド電位との電圧範囲内で動作する。そして、抵抗ＲLaの両端に接続される２つの入力端子Ｘa1，Ｘa2と、グランド端子ＧＮＤに接続される出力端子Ｙa1と過電流検知部４ａに接続される出力端子Ｙa２とを有する共に、それら入力端子Ｘa1，Ｘa2と出力端子Ｙa1，Ｙa2との間に、いわゆるカレントミラーとして動作するトランジスタ対（図示略）が接続されている。
【００５３】
つまり、該トランジスタ対は、例えばベースが共通接続された２つのＰＮＰトランジスタで形成されると共に、一方のＰＮＰトランジスタのコレクタとベースとが接続されている。
【００５４】
そして、コレクタとベースとが接続されている一方のＰＮＰトランジスタ（実質的にダイオードとして機能するＰＮＰトランジスタ、以下「第１のＰＮＰトランジスタ」と称する）のエミッタが入力端子Ｘa1に接続されると共に、第１のＰＮＰトランジスタのコレクタと出力端子Ｙa1との間に所定値の抵抗（以下「参照電流設定抵抗」と称する）が接続されている。また、トランジスタ対の他方のＰＮＰトランジスタ（以下「第２のＰＮＰトランジスタ」と称する）のエミッタが入力端子Ｘa2に接続されると共に、第２のＰＮＰトランジスタのコレクタが出力端子Ｙa2を介して過電流検知部４ａに接続されている。
【００５５】
そして更に、入力端子Ｘa1と出力端子Ｙa1との間に接続されている第１のＰＮＰトランジスタのエミッタの面積（いわゆるエミッタサイズ）に較べて、入力端子Ｘa2と出力端子Ｙa2との間に接続されている第２のＰＮＰトランジスタのエミッタの面積（エミッタサイズ）の方が小さくなっている。
【００５６】
その結果、第１のＰＮＰトランジスタがオン動作するのに必要なベースエミッタ間電圧に較べて、第２のＰＮＰトランジスタがオン動作するのに必要なベースエミッタ間電圧の方が高くなっており、第２のＰＮＰトランジスタのいわゆる不感帯の方が大きくなっている。そして、この不感帯の電圧を過電流検出のための閾値としている。
【００５７】
かかる構成を有するカレントミラー回路１０１ａでは、抵抗ＲLa側から入力端子Ｘa1に流入して第１のＰＮＰトランジスタ（ダイオードとして機能するＰＮＰトランジスタ）と参照電流設定抵抗と出力端子Ｙa1を通じてグランドへ流れる電流Ｉraが、所定電流値の参照電流となる。
【００５８】
そして、抵抗ＲLaに過電流が流れるまでは、不感帯を有する第２のＰＮＰトランジスタには殆ど電流が流れず、一方、抵抗ＲLaに過電流が流れると、抵抗ＲLaに生じる降下電圧ＶＲLaが大きくなるのに従って、第２のＰＮＰトランジスタのベースエミッタ間に、その不感帯の電圧より高い電圧が掛かることでオン状態となり、過電流とほぼ比例した過電流検出信号としての過電流検出電流Ｉaが第２のＰＮＰトランジスタから出力端子Ｙa2を通じて過電流検知部４ａに出力される。
【００５９】
このように、カレントミラー回路１０１ａは、抵抗ＲLaを通じてトランジスタＦＥＴaに流入する過電流を検出し、その検出情報を過電流検知部４ａに供給することが可能となっている。
【００６０】
更に、上述した第２のＰＮＰトランジスタは、そのコレクタが過電流検知部４ａに接続されているため、過電流検知部４ａに対して出力インピーダンスが極めて高い（つまり、定電流源として機能する）ものとなっている。そのため、電源電圧＋ＶL，−ＶLと電源電圧＋ＶH，−ＶLHとが異なった電圧であっても、検出した過電流をいわゆる過電流検出電流Ｉaにレベルシフトするという処理を本質的に不要とすることができて、過電流検出情報を示す過電流検出電流Ｉaを過電流検知部４ａに確実に供給することができる。
【００６１】
なお、過電流検出電流Ｉaを過電流検知部４ａに供給する構成について説明したが、第２のＰＮＰトランジスタのコレクタと過電流検知部４ａとの間に、電流電圧変換素子としての抵抗等を接続することとし、その抵抗等で過電流検出電流Ｉaを過電流検出電圧に電流電圧変換して、過電流検知部４ａに供給するようにしてもよい。
【００６２】
また、２つのＰＮＰトランジスタから成るトランジスタ対を用いてカレントミラー回路１０１ａを形成する場合について説明したが、他のトランジスタ、例えば電界効果トランジスタ等で形成するようにしてもよい。
【００６３】
次に、カレントミラー回路１０１ｂの構成について説明する。 
このカレントミラー回路１０１ｂは、マイナス電源電圧−ＶHとグランド電位との電圧範囲内で動作する。そして、上述のカレントミラー回路１０１ａと同様の構成を有している。
【００６４】
すなわち、カレントミラー回路１０１ｂは、上述した第１のＰＮＰトランジスタと第２のＰＮＰトランジスタの代わりに、第１のＮＰＮトランジスタ（図示略）と第２のＮＰＮトランジスタ（図示略）との両者のベースが共通接続されたトランジスタ対を有している。
【００６５】
そして、第１のＮＰＮトランジスタ（ベースとコレクタとが接続されてダイオードとして機能するＮＰＮトランンジスタ）のエミッタが、入力端子Ｘb1を介して抵抗ＲLbとトランジスタＦＥＴbとの接続点に接続されると共に、第２のＮＰＮトランジスタのコレクタが、カレントミラー回路１０１ａに設けられている上述の参照電流設定抵抗と同様の参照電流設定抵抗を介し、更に出力端子Ｙb1を介してグランド端子ＧＮＤに接続されている。
【００６６】
一方、第２のＮＰＮトランジスタのエミッタが、入力端子Ｘb2を介して抵抗ＲLbの電源電圧−ＶH側に接続され、第２のＮＰＮトランジスタのコレクタが、過電流検知部４ｂに接続されている。
【００６７】
そして更に、入力端子Ｘb1と出力端子Ｙb1との間に接続されている第１のＮＰＮトランジスタのエミッタの面積に較べて、入力端子Ｘb2と出力端子Ｙb2との間に接続されている第２のＮＰＮトランジスタのエミッタの面積の方が小さくなっている。
【００６８】
その結果、第１のＮＰＮトランジスタがオン動作するのに必要なベースエミッタ間電圧に較べて、第２のＮＰＮトランジスタがオン動作するのに必要なベースエミッタ間電圧の方が高くなっており、第２のＮＰＮトランジスタのいわゆる不感帯の方が大きくなっている。そして、この不感帯の電圧を過電流検出のための閾値としている。
【００６９】
かかる構成を有するカレントミラー回路１０１ｂでは、グランド端子ＧＮＤ側から第１のＮＰＮトランジスタ（ダイオードとして機能するＮＰＮトランジスタ）側へと流入する電流Ｉrbが、所定電流値の参照電流となる。
【００７０】
そして、抵抗ＲLbに過電流が流れるまでは、不感帯を有する第２のＮＰＮトランジスタには殆ど電流が流れず、一方、抵抗ＲLbに過電流が流れると、抵抗ＲLaに生じる降下電圧ＶＲLaが大きくなるのに従って、第２のＮＰＮトランジスタのベースエミッタ間に、その不感帯の電圧より高い電圧が掛かることでオン状態となり、過電流とほぼ比例した過電流検出信号としての過電流検出電流Ｉbが、いわゆるシンク電流（吸引電流）となって、第２のＮＰＮトランジスタから出力端子Ｙb2を通じて過電流検知部４ｂに供給される。
【００７１】
つまり、第２のＮＰＮトランジスタが過電流検出電流Ｉbをシンクすることで、過電流検知部４ｂに過電流検出電流Ｉbを供給するのと同等の動作をすることとなる。
【００７２】
このように、カレントミラー回路１０１ｂは、抵抗ＲLbを通じてトランジスタＦＥＴbに流入する過電流を検出し、その検出情報を過電流検知部４ｂに供給することが可能となっている。
【００７３】
更に、上述した第２のＮＰＮトランジスタは、そのコレクタが過電流検知部４ｂに接続されているため、過電流検知部４ｂに対して出力インピーダンスが極めて高い（つまり、定電流源として機能する）ものとなっている。そのため、電源電圧＋ＶL，−ＶLと、電源電圧＋ＶH，−ＶLHとの電圧が異なっていても、トランジスタＦＥＴｂに流入した過電流を検出し、その検出情報を示す過電流検出電流Ｉbを過電流検知部４ｂに確実に供給することができる。
【００７４】
なお、過電流検出電流Ｉbを過電流検知部４ｂに供給する構成について説明したが、第２のＮＰＮトランジスタのコレクタと過電流検知部４ｂとの間に、電圧変換素子としての抵抗等を接続することとし、その抵抗等で過電流検出電流Ｉbを過電流検出電圧に電流電圧変換して、過電流検知部４ｂに供給するようにしてもよい。
【００７５】
また、２つのＮＰＮトランジスタから成るトランジスタ対を用いてカレントミラー回路１０１ｂを形成する場合について説明したが、他のトランジスタ、例えば電界効果トランジスタ等で形成するようにしてもよい。
【００７６】
以上説明したように、本実施形態のＤ級増幅器１００によれば、入力変調信号Ｐａとプラス電源電圧＋ＶLとの差分に相当する差分信号を、抵抗Ｒ2aによってプラス電源電圧＋ＶH側にプルアップさせることで、レベルシフトした信号Ｐsaを発生させるバイアス電圧レベルシフト部１０２ａと、入力変調信号Ｐｂとマイナス電源電圧−ＶLとの差分に相当する差分信号を、抵抗Ｒ2bによってマイナス電源電圧−ＶH側にプルダウンさせることで、レベルシフトした信号Ｐsbを発生させるバイアス電圧レベルシフト部１０２ｂが設けられているため、プッシュプル動作を行うトランジスタＦＥＴa，ＦＥＴbにとって適正なバイアス点となる駆動信号Ｐga，ＰgbをそれらトランジスタＦＥＴa，ＦＥＴbに供給することができる。
【００７７】
この結果、トランジスタＦＥＴa，ＦＥＴbから波形歪み等の生じない出力変調信号Ｐoutを出力させることができると共に、効率の良い電力増幅を行わせることができる。また、トランジスタＦＥＴa，ＦＥＴbに許容電力損失を超える負荷を与えることを未然に防止して、破損等の生じる事態を未然に防止することができる。
【００７８】
また、過電流検出手段としてのカレントミラー回路１０１ａ，１０１ｂは、過電流検知部４ａ，４ｂに対して出力インピーダンスが高いことから、電源電圧＋ＶL，−ＶLと電源電圧＋ＶH，−ＶLHとが異なった電圧であっても、検出した過電流をいわゆる過電流検出電流Ｉa，Ｉbにレベルシフトするという処理を本質的に不要とすることができる。この結果、従来技術で問題となっていたツェナダイオードによるレベルシフトのバラツキを考慮する必要の無い新規な構成を有する過電流検出手段を提供することができ、トランジスタＦＥＴa，ＦＥＴbに過電流が流入したことを示す過電流検出電流Ｉa，Ｉbを過電流検知部４ａ，４ｂに確実に供給することができる。
【実施例】
【００７９】
次に、より具体的な実施例について、図４及び図５を参照して説明する。 
図４は、本実施例のＤ級増幅器１００の構成を表した回路図であり、図３と同一または相当する部分を同一符号で示している。図５は、本実施例のＤ級増幅器１００の動作を説明するための図であり、特に、図５（ａ）（ｂ）は、後述するバイアス電圧レベルシフト部１０２ａ，１０２ｂの動作を説明するための図、図５（ｃ）は、後述する過電流検出手段としてのカレントミラー回路１０１ａ，１０１ｂの動作を説明するための図である。
【００８０】
図４において、本実施例のＤ級増幅器１００の構成上の特徴点について、図３に示した実施形態に係るＤ級増幅器とを対比して、以下説明する。
【００８１】
本実施例のＤ級増幅器１００に設けられているバイアス電圧レベルシフト部１０２ａは、抵抗Ｒ1a，Ｒ2aと、ＮＰＮトランジスタＱ1aと、ＮＰＮトランジスタＱ2aとＰＮＰトランジスタＱ3aで形成されたプッシュプル回路とを有して構成されている。
【００８２】
ここで、ＮＰＮトランジスタＱ1aのベースには、プラス電源電圧＋ＶLが印加されており、半導体集積回路装置１の増幅器５ａから出力される入力変調信号Ｐａを抵抗Ｒ1aを介して、ＮＰＮトランジスタＱ1aのエミッタに入力するように配線が成されている。更に、ＮＰＮトランジスタＱ1aのコレクタが抵抗Ｒ2aを介してプラス電源電圧＋ＶHの電源端子に接続されている。
【００８３】
また、抵抗Ｒ1a，Ｒ2aとＮＰＮトランジスタＱ1aとによる回路構成によって、実施形態の説明で述べた差動増幅器１０３ａと、プルアップ機能を発揮する抵抗Ｒ1bとを有する回路が実現されている。
【００８４】
更に、プラス電源電圧＋ＶHとグランド電位との電圧範囲内で動作するＮＰＮトランジスタＱ2aとＰＮＰトランジスタＱ3aから成るプッシュプル回路によって、実施形態の説明で述べた電圧増幅器１０４ａが実現されている。
【００８５】
そして、入力変調信号Ｐａが抵抗Ｒ1aを介してＮＰＮトランジスタＱ1aに入力すると、ＮＰＮトランジスタＱ1aは、入力した入力変調信号Ｐａとプラス電源電圧＋ＶLとの差分に相当するコレクタ電流を発生し、抵抗Ｒ1aの両端にそのコレクタ電流に比例した差分信号を発生させる。また、抵抗Ｒ1aはプラス電源電圧＋ＶHの電源端子に接続されていることから、ＮＰＮトランジスタＱ1aのコレクタ電位をプルアップする機能を発揮し、ＮＰＮトランジスタＱ1aのコレクタに生じる上述の差分信号を、プラス電源電圧＋ＶH側にレベルシフトした信号Ｐsaとして、ＮＰＮトランジスタＱ2aとＰＮＰトランジスタＱ3aから成るプッシュプル回路へ供給し、Ｐチャンネル電界効果トランジスタＦＥＴaのゲートに供給する駆動信号Ｐgaを生成させる。
【００８６】
このように、バイアス電圧レベルシフト部１０２ａは、ＮＰＮトランジスタＱ1aと抵抗Ｒ1a，Ｒ2aから成る回路によって、プラス電源電圧＋ＶLと入力変調信号Ｐａとの差分に相当する差分信号（コレクタ電流）に比例した信号Ｐsaを発生させ、更に抵抗Ｒ2aによってその信号Ｐsaのレベルシフト量に相当するバイア電圧を安定化させることができるため、図５（ａ）（ｂ）に例示するように、入力変調信号Ｐａの波形と相似関係を保った駆動信号Ｐgaのバイアス点を、プッシュプル動作を行うトランジスタＦＥＴaにとって適切なゲートバイアス点に合わせることができる。
【００８７】
また、ＮＰＮトランジスタＱ2aとＰＮＰトランジスタＱ3aとの両者のエミッタと増幅器５ａとの間に、抵抗Ｒ3aとコンデンサＣ2aが直列に接続されており、抵抗Ｒ3aとコンデンサＣ2aとの接続点が波形検出部３ａに接続されている。かかる回路構成及び配線が成されていることにより、抵抗Ｒ3aとコンデンサＣ2aとの接続点には、入力変調信号Ｐａの直流成分に駆動信号Ｐgaの交流成分が重畳することで形成される信号（以下「混合信号」と称する）Ｓgaが生じる。
【００８８】
そして、この混合信号Ｓagは、プラス電源電圧＋ＶLとグランド電位との間で動作する波形検出部３ａのいわゆる動作点に合わせて、駆動信号Ｐgaにレベルシフトを施したものと同等の信号となることから、波形検出部３ａに対して、トランジスタＦＥＴaのゲートに入力する信号波形を解析等させることが可能となっている。
【００８９】
次に、本実施例のバイアス電圧レベルシフト部１０２ｂの構成を説明する。
【００９０】
このバイアス電圧レベルシフト部１０２ｂも、バイアス電圧レベルシフト部１０２ａと同様の構成を有しており、抵抗Ｒ1b，Ｒ2bと、ＰＮＰトランジスタＱ1bと、ＮＰＮトランジスタＱ3bとＰＮＰトランジスタＱ2bで形成されたプッシュプル回路とを有して構成されている。
【００９１】
ここで、ＰＮＰトランジスタＱ1bのベースには、マイナス電源電圧−ＶLが印加されており、半導体集積回路装置１の増幅器５ｂから出力される入力変調信号Ｐｂを抵抗Ｒ1bを介して、ＰＮＰトランジスタＱ1bのエミッタに入力するように配線が成されている。更に、ＰＮＰトランジスタＱ1bのコレクタが抵抗Ｒ2bを介してマイナス電源電圧−ＶHの電源端子に接続されている。
【００９２】
また、抵抗Ｒ1b，Ｒ2bとＰＮＰトランジスタＱ1bとによる回路構成によって、実施形態の説明で述べた差動増幅器１０３ｂと、プルダウン機能を発揮する抵抗Ｒ2bとを有する回路が実現されている。
【００９３】
更に、マイナス電源電圧−ＶHとグランド電位との電圧範囲内で動作するＮＰＮトランジスタＱ3bとＰＮＰトランジスタＱ2bから成るプッシュプル回路によって、実施形態の説明で述べた電圧増幅器１０４ｂが実現されている。
【００９４】
そして、入力変調信号Ｐｂが抵抗Ｒ1bを介してＰＮＰトランジスタＱ1bに入力すると、ＰＮＰトランジスタＱ1bは、入力した入力変調信号Ｐｂとマイナス電源電圧−ＶLとの差分に相当するコレクタ電流を発生し、抵抗Ｒ2bの両端にそのコレクタ電流に比例した差分信号を発生させる。また、抵抗Ｒ2bはマイナス電源電圧−ＶHの電源端子に接続されていることから、ＰＮＰトランジスタＱ1bのコレクタ電位をプルダウンする機能を発揮し、ＰＮＰトランジスタＱ1bのコレクタに生じる上述の差分信号を、マイナス電源電圧−ＶH側にレベルシフトした信号Ｐsbとして、ＮＰＮトランジスタＱ3bとＰＮＰトランジスタＱ2bから成るプッシュプル回路へ供給し、Ｎチャンネル電界効果トランジスタＦＥＴbのゲートに供給する駆動信号Ｐgbを生成させる。
【００９５】
このように、バイアス電圧レベルシフト部１０２ｂは、ＰＮＰトランジスタＱ1bと抵抗Ｒ1b，Ｒ2bから成る回路によって、マイナス電源電圧−ＶLと入力変調信号Ｐｂとの差分に相当する差分信号（コレクタ電流）に比例した信号Ｐsbを発生させ、更に抵抗Ｒ2bによってその信号Ｐsbのレベルシフト量に相当するバイア電圧を安定化させることができるため、図５（ａ）（ｂ）に例示するように、入力変調信号Ｐｂの波形と相似関係を保った駆動信号Ｐgbのバイアス点を、プッシュプル動作を行うトランジスタＦＥＴｂにとって適切なゲートバイアス点に合わせることができる。
【００９６】
また、ＮＰＮトランジスタＱ3bとＰＮＰトランジスタＱ2bとの両者のエミッタと増幅器５ｂとの間に、抵抗Ｒ3bとコンデンサＣ2bが直列に接続されており、抵抗Ｒ3bとコンデンサＣ2bとの接続点が波形検出部３ｂに接続されている。かかる回路構成及び配線が成されていることにより、抵抗Ｒ3bとコンデンサＣ2bとの接続点には、入力変調信号Ｐｂの直流成分に駆動信号Ｐgbの交流成分が重畳することで形成される信号（混合信号）Ｓgbが生じる。
【００９７】
そして、この混合信号Ｓgbは、マイナス電源電圧−ＶLとグランド電位との間で動作する波形検出部３ｂのいわゆる動作点に合わせて、駆動信号Ｐgbにレベルシフトを施したものと同等の信号となることから、波形検出部３ｂに対して、トランジスタＦＥＴbのゲートに入力する信号波形を解析等させることが可能となっている。
【００９８】
次に、カレントミラー回路１０１ａの構成について説明する。 
このカレントミラー回路１０１ａは、第１のＰＮＰトランジスタＱ4aと第２のＰＮＰトランジスタＱ5aとから成るトランジスタ対と、抵抗Ｒ4a，Ｒ5a，Ｒ6a，Ｒ7a，Ｒ8aと、コンデンサＣ3a，ツェナーダイオードＤaを有して構成されている。
【００９９】
ＰＮＰトランジスタＱ4a，Ｑ5aは、両者のベースが共通に接続されると共に、両者のエミッタ間に、ローパスフィルタとして機能するコンデンサＣ3aが接続されている。
【０１００】
抵抗Ｒ4a，Ｒ5aは、プラス電源電圧＋ＶHの電源端子とグランド端子ＧＮＤ間に直列接続され、これら抵抗Ｒ4a,Ｒ5aの接続点にＰＮＰトランジスタＱ5aのエミッタが接続されている。更に、ＰＮＰトランジスタＱ5aのコレクタとグランド端子ＧＮＤとの間には、抵抗Ｒ7a，Ｒ8aが直列接続されており、抵抗Ｒ7a，Ｒ8aの接続点に過電流検知部４ａが接続されている。
【０１０１】
ＰＮＰトランジスタＱ4aのコレクタベース間には、アーリー効果（Early effect）を抑制するためのツェナーダイオードＤaが接続され、そのコレクタが参照電流設定抵抗としての抵抗Ｒ6aを介してグランド端子ＧＮＤに接続されると共に、エミッタが抵抗ＲLaとトランジスタＦＥＴaとの接続点に接続されている。
【０１０２】
そして更に、ＰＮＰトランジスタＱ4aのエミッタの面積（エミッタサイズ）に較べて、ＰＮＰトランジスタＱ5aのエミッタの面積（エミッタサイズ）の方が小さくなっている。その結果、ＰＮＰトランジスタＱ4aがオン動作するのに必要なベースエミッタ間電圧に較べて、ＰＮＰトランジスタＱ5aがオン動作するのに必要なベースエミッタ間電圧の方が高くなっており、ＰＮＰトランジスタＱ5aのいわゆる不感帯の方が大きくなっている。そして、この不感帯の電圧を過電流検出のための閾値としている。
【０１０３】
かかる構成を有するカレントミラー回路１０１ａでは、抵抗ＲLa側から流入してＰＮＰトランジスタＱ4aと抵抗Ｒ6aを通じてグランド端子ＧＮＤへ流れる電流Ｉraが、所定電流値の参照電流となる。
【０１０４】
そして、抵抗ＲLaに過電流が流れていないときには、不感帯を有するＰＮＰトランジスタＱ5aには殆ど電流が流れず、過電流検知部４ａには抵抗Ｒ8aを介してＧＮＤ電圧が掛かることとなり、過電流検知部４ａがこのＧＮＤ電圧を検知することで、過電流が流れていないことを知ることができるようになっている。
【０１０５】
一方、抵抗ＲLaに過電流が流れると、過電流によって抵抗ＲLaに生じる降下電圧ＶＲLaに従って、ＰＮＰトランジスタＱ4aのエミッタ電圧ＶRLabが降下（低下）し、ＰＮＰトランジスタＱ5aのエミッタには抵抗Ｒ4a,Ｒ５ａで分圧された固定の分割電圧が常に印加されているため、ＰＮＰトランジスタＱ5aのエミッタ電圧が一定に保持される。このため、ＰＮＰトランジスタＱ4a，Ｑ5aのエミッタ間に掛かる電圧が降下電圧ＶＲLaに従って大きくなると共に、そのエミッタ間に掛かる電圧がＰＮＰトランジスタＱ5aの不感帯の電圧（すなわち、閾値）ＴＨＤaを超えることとなると、ＰＮＰトランジスタＱ5aがオン状態となって、過電流が発生したことを示す過電流検出電流Ｉaを抵抗Ｒ7a側へ流出する。
【０１０６】
そして、過電流検出電流Ｉaに比例した電圧降下が抵抗Ｒ8aに生じる結果、過電流検知部４ａには、図５（ｃ）に例示するような、ＧＮＤ電圧より高い電圧となる過電流検出電圧Ｓcaが印加されることとなり、この過電流検出電圧Ｓcaを過電流検知部４ａが検知することで、過電流が流れていることを知ることができるようになっている。
【０１０７】
すなわち、ＰＮＰトランジスタＱ4a,Ｑ5aのエミッタ側の回路構成について、過電流が流れたときの抵抗ＲLaに生じる降下電圧の絶対値を│ＶRLa│、常に参照電流Ｉraが流れているＰＮＰトランジスタＱ4aのベースエミッタ間電圧をＶbe(4a)、ＰＮＰトランジスタＱ5aｇオン状態となるときのベースエミッタ間電圧をＶbe(5a)、抵抗Ｒ4a，Ｒ5aによって分圧された分割電圧（抵抗Ｒ4aの両端電圧）をＶadevで表すこととすると、次式（１）（２）の関係が成りたっている。
【０１０８】
【数１】
2006050151.tif 000003
【０１０９】
そして、分割電圧Ｖadevは固定した電圧であることから、過電流が流れた結果、降下電圧の絶対値│ＶRLa│が電圧（Ｖadev＋Ｖbe(4a)）よりも高い電圧となると、ＰＮＰトランジスタＱ5aがオン状態となり、過電流検出電流Ｉaを抵抗Ｒ7a側へ流出することで、図５（ｃ）に例示するような過電流検出電圧Ｓcaを生じさせ、過電流の発生したことを過電流検知部４ａに知らせることが可能となっている。
【０１１０】
そして更に、抵抗Ｒ4a，Ｒ5aの抵抗比と、ＰＮＰトランジスタＱ4a，Ｑ5aのエミッタの面積の比（エミッタサイズ比）を調整することで、過電流の検出感度を調整することが可能となっている。
【０１１１】
更に、過電流検知部４ａ側からＰＮＰトランジスタＱ5aのコレクタ側を見たときの出力インピーダンスが極めて高いため、過電流検知部４ａ側の電源電圧＋ＶL，−ＶLとＤ級増幅器１００側の電源電圧＋ＶH，−ＶLHとが異なった電圧であっても、検出した過電流をいわゆる過電流検出信号Ｉaにレベルシフトするという処理を本質的に不要とすることができ、過電流の発生情報を示す過電流検出電流Ｉaを過電流検知部４ａに確実に供給することができる。
【０１１２】
なお、本実施例のカレントミラー回路１０１ａでは、抵抗Ｒ7a,Ｒ8aによって、過電流検出電流Ｉaを過電流検出電圧に電流電圧変換して過電流検知部４ａに供給しているが、抵抗Ｒ7a,Ｒ8aを省略して、過電流検出電流Ｉaを直接過電流検知部４ａに供給するようにしてもよい。
【０１１３】
また、２つのＰＮＰトランジスタＱ4a,Ｑ5aから成るトランジスタ対を用いてカレントミラー回路１０１ａを形成する場合について説明したが、他のトランジスタ、例えば電界効果トランジスタ等で形成するようにしてもよい。
【０１１４】
次に、カレントミラー回路１０１ｂの構成について説明する。 
このカレントミラー回路１０１ｂも、カレントミラー回路１０１ａと同様の構成を有している。
【０１１５】
すなわち、カレントミラー回路１０１ｂは、第１のＮＰＮトランジスタＱ4bと第２のＮＰＮトランジスタＱ5bとから成るトランジスタ対と、抵抗Ｒ4b，Ｒ5b，Ｒ6b，Ｒ7b，Ｒ8bと、コンデンサＣ3b，ツェナーダイオードＤbを有して構成されている。
【０１１６】
ＮＰＮトランジスタＱ4b，Ｑ5bは、両者のベースが共通に接続されると共に、両者のエミッタ間にコンデンサＣ3bが接続されている。
【０１１７】
抵抗Ｒ4b，Ｒ5bは、マイナス電源電圧−ＶHの電源端子とグランド端子ＧＮＤ間に直列接続され、これら抵抗Ｒ4b,Ｒ5bの接続点にＮＰＮトランジスタＱ5bのエミッタが接続されている。更に、ＮＰＮトランジスタＱ5bのコレクタとグランド端子ＧＮＤとの間には、抵抗Ｒ7b，Ｒ8bが直列接続されており、抵抗Ｒ7b，Ｒ8bの接続点に過電流検知部４bが接続されている。
【０１１８】
ＮＰＮトランジスタＱ4bのコレクタベース間には、アーリー効果（Ebrly effect）を抑制するためのツェナーダイオードＤbが接続され、そのコレクタが参照電流設定抵抗としての抵抗Ｒ6bを介してグランド端子ＧＮＤに接続されると共に、エミッタが抵抗ＲLbとトランジスタＦＥＴbとの接続点に接続されている。
【０１１９】
そして更に、ＮＰＮトランジスタＱ4bのエミッタの面積（エミッタサイズ）に較べて、ＮＰＮトランジスタＱ5bのエミッタの面積（エミッタサイズ）の方が小さくなっている。その結果、ＮＰＮトランジスタＱ4bがオン動作するのに必要なベースエミッタ間電圧に較べて、ＮＰＮトランジスタＱ5bがオン動作するのに必要なベースエミッタ間電圧の方が高くなっており、ＮＰＮトランジスタＱ5bのいわゆる不感帯の方が大きくなっている。そして、この不感帯の電圧を過電流検出のための閾値としている。
【０１２０】
かかる構成を有するカレントミラー回路１０１bでは、グランド端子ＧＮＤから抵抗Ｒ6bを通じてＮＰＮトランジスタＱ4bへと流れる電流Ｉrbが、所定電流値の参照電流となる。
【０１２１】
そして、抵抗ＲLbに過電流が流れていないときには、不感帯を有するＮＰＮトランジスタＱ5bには殆ど電流が流れず、過電流検知部４bには抵抗Ｒ8bを介してＧＮＤ電圧が掛かることとなり、過電流検知部４bがこのＧＮＤ電圧を検知することで、過電流が流れていないことを知ることができるようになっている。
【０１２２】
一方、抵抗ＲLbに過電流が流れると、過電流によって抵抗ＲLbに生じる降下電圧ＶＲLbに従って、ＮＰＮトランジスタＱ4bのエミッタ電圧ＶRLbbが上昇し、ＮＰＮトランジスタＱ5bのエミッタには抵抗Ｒ4b,Ｒ５bで分圧された固定の分割電圧が常に印加されているため、ＮＰＮトランジスタＱ5bのエミッタ電圧が一定に保持される。このため、ＮＰＮトランジスタＱ4b，Ｑ5bのエミッタ間に掛かる電圧が降下電圧ＶＲLbに従って大きくなると共に、そのエミッタ間に掛かる電圧がＮＰＮトランジスタＱ5bの不感帯の電圧（すなわち、閾値）ＴＨＤbを超えることとなると、ＮＰＮトランジスタＱ5bがオン状態となって、過電流が発生したことを示す過電流検出電流Ｉbを抵抗Ｒ7b側へ流出する。
【０１２３】
そして、過電流検出電流Ｉbに比例した電圧降下が抵抗Ｒ7bに生じる結果、過電流検知部４bには、図５（ｃ）に例示するような、ＧＮＤ電圧より低い電圧となる過電流検出電圧Ｓcbが印加されることとなり、この過電流検出電圧Ｓcbを過電流検知部４bが検知することで、過電流が流れていることを知ることができるようになっている。
【０１２４】
すなわち、ＮＰＮトランジスタＱ4b,Ｑ5bのエミッタ側の回路構成について、過電流が流れたときの抵抗ＲLbに生じる降下電圧の絶対値を│ＶRLb│、常に参照電流Ｉrbが流れているＮＰＮトランジスタＱ4bのベースエミッタ間電圧をＶbe(4b)、ＮＰＮトランジスタＱ5bｇオン状態となるときのベースエミッタ間電圧をＶbe(5b)、抵抗Ｒ4b，Ｒ5bによって分圧された分割電圧（抵抗Ｒ4bの両端電圧）をＶbdevで表すこととすると、次式（３）（４）の関係が成りたっている。
【０１２５】
【数２】
2006050151.tif 000004
【０１２６】
そして、分割電圧Ｖbdevは固定した電圧であることから、過電流が流れた結果、降下電圧の絶対値│ＶRLb│が電圧（Ｖbdev＋Ｖbe(4b)）よりも高い電圧となると、ＮＰＮトランジスタＱ5bがオン状態となり、過電流検出電流Ｉbを抵抗Ｒ7b側へ流出することで、図５（ｃ）に例示するような過電流検出電圧Ｓcbを生じさせ、過電流の発生したことを過電流検知部４bに知らせることが可能となっている。
【０１２７】
そして更に、抵抗Ｒ4b，Ｒ5bの抵抗比と、ＮＰＮトランジスタＱ4b，Ｑ5bのエミッタの面積の比（エミッタサイズ比）を調整することで、過電流の検出感度を調整することが可能となっている。
【０１２８】
更に、過電流検知部４b側からＮＰＮトランジスタＱ5bのコレクタ側を見たときの出力インピーダンスが極めて高いため、過電流検知部４b側の電源電圧＋ＶL，−ＶLとＤ級増幅器１００側の電源電圧＋ＶH，−ＶLHとが異なった電圧であっても、検出した過電流をいわゆる過電流検出信号Ｉbにレベルシフトするという処理を本質的に不要とすることができ、過電流の発生情報を示す過電流検出電流Ｉbを過電流検知部４bに確実に供給することができる。
【０１２９】
なお、本実施例のカレントミラー回路１０１bでは、抵抗Ｒ7b,Ｒ8bによって、過電流検出電流Ｉbを過電流検出電圧に電流電圧変換して過電流検知部４bに供給しているが、抵抗Ｒ7b,Ｒ8bを省略して、過電流検出電流Ｉbを直接過電流検知部４bに供給するようにしてもよい。
【０１３０】
また、２つのＮＰＮトランジスタＱ4b,Ｑ5bから成るトランジスタ対を用いてカレントミラー回路１０１bを形成する場合について説明したが、他のトランジスタ、例えば電界効果トランジスタ等で形成するようにしてもよい。
【０１３１】
以上説明したように、本実施形態のＤ級増幅器１００によれば、バイアス電圧レベルシフト部１０２a，１０２bを備えると共に、バイアス電圧レベルシフト部１０２aは、入力変調信号Ｐａとプラス電源電圧＋ＶLとの差分に相当する差分信号を演算するＮＰＮトランジスタＱ1aと、その差分信号をプラス電源電圧＋ＶH側にプルアップさせることでレベルシフトを施した信号Ｐsaとする抵抗Ｒ2aとを備えて構成し、バイアス電圧レベルシフト部１０２baは、入力変調信号Ｐｂとマイナス電源電圧−ＶLとの差分に相当する差分信号を演算するＰＮＰトランジスタＱ1bと、その差分信号をマイナス電源電圧−ＶH側にプルダウンさせることでレベルシフトを施した信号Ｐsbとする抵抗Ｒ2bとを備えて構成されているので、プッシュプル動作を行うトランジスタＦＥＴa，ＦＥＴbにとって適正なバイアス点となる駆動信号Ｐga，ＰgbをそれらトランジスタＦＥＴa，ＦＥＴbに供給することができる。
【０１３２】
この結果、トランジスタＦＥＴa，ＦＥＴbから波形歪み等の生じない出力変調信号Ｐoutを出力させることができると共に、効率の良い電力増幅を行わせることができる。また、トランジスタＦＥＴa，ＦＥＴbに許容電力損失を超える負荷を与えることを未然に防止して、破損等の生じる事態を未然に防止することができる。
【０１３３】
また、過電流検出手段としてのカレントミラー回路１０１ａ，１０１ｂは、過電流検知部４ａ，４ｂに対して出力インピーダンスが高いことから、電源電圧＋ＶL，−ＶLと電源電圧＋ＶH，−ＶLHとが異なった電圧であっても、検出した過電流をいわゆる過電流検出電流Ｉa，Ｉbにレベルシフトするという処理を本質的に不要とすることができる。この結果、従来技術で問題となっていたツェナダイオードによるレベルシフトのバラツキを考慮する必要の無い新規な構成を有する過電流検出手段を提供することができ、トランジスタＦＥＴa，ＦＥＴbに過電流が流入したことを示す過電流検出電流Ｉa，Ｉbまたは過電流検出電圧Ｓca，Ｓcbを過電流検知部４ａ，４ｂに確実に供給することができる。
【図面の簡単な説明】
【０１３４】
【図１】従来のＤ級増幅器の構成を表した回路図である。
【図２】図１に示した従来のＤ級増幅器に設けられているバイアス電圧レベルシフト部と過電流検出レベルシフト部の動作を説明するための図である。
【図３】本発明の実施形態に係るＤ級増幅器の構成を表したブロック図である。
【図４】本発明の実施例に係るＤ級増幅器の構成を表した回路図である。
【図５】図４に示したＤ級増幅器の動作を説明するための図である。
【符号の説明】
【０１３５】
１００…Ｄ級増幅器
ＦＥＴa…Ｐチャンネル電界効果トランジスタ
ＦＥＴb…Ｎチャンネル電界効果トランジスタ
Ｐａ，Ｐｂ…入力変調信号
Ｐga，Ｐgb…駆動信号
１０３a，１０３b…差動増幅器
Ｒ2a，Ｒ2b…抵抗
１０１a，１０１b…カレントミラー回路
ＲLa，ＲLb…抵抗
＋ＶH，＋ＶL…プラス電源電圧
−ＶH，−ＶL…マイナス電源電圧
【図１】
2006050151.tif 000005
【図２】
2006050151.tif 000006
【図３】
2006050151.tif 000007
【図４】
2006050151.tif 000008
【図５】
2006050151.tif 000009