(57)【要約】【課題】Ｑ値の大きなインダクタンスを実現できるＳｉＰ形態の半導体装置を提供する。【解決手段】基板１０に樹脂層が積層されて絶縁層（１５，１７）が形成されており、絶縁層(１５，１７)に埋め込まれて再配線層（１６，１８）が形成されている。ここで、再配線層(１６，１８)に接続して絶縁層（１５，１７）中に埋め込まれてインダクタンスＬが形成されており、基板１０とインダクタンスＬの間において絶縁層（１５，１７）中に埋め込まれて渦電流抑制層（Ｓ１，Ｓ２）が形成されている構成とする。【選択図】図１
2006216769.tif 000002
【特許請求の範囲】
【請求項１】
能動素子を含んでパッケージ化された半導体装置であって、
基板と、
前記基板に樹脂層が積層されて形成された絶縁層と、
前記絶縁層に埋め込まれて形成された再配線層と、
前記再配線層に接続して前記絶縁層中に埋め込まれて形成されたインダクタンスと、
前記基板と前記インダクタンスの間において前記絶縁層中に埋め込まれて形成された渦電流抑制層と
を有する半導体装置。
【請求項２】
前記渦電流抑制層が磁性層である
請求項１に記載の半導体装置。
【請求項３】
前記基板と前記インダクタンスの間の部分の前記絶縁層の膜厚が５０μｍ以上である
請求項１に記載の半導体装置。
【請求項４】
前記インダクタンスがコイル型である
請求項１に記載の半導体装置。
【請求項５】
前記インダクタンスの構成材料が銅を含む
請求項１に記載の半導体装置。
【請求項６】
前記再配線層の一部が受動素子を構成する
請求項１に記載の半導体装置。
【請求項７】
前記絶縁層中に、前記再配線層に接続して半導体チップが埋め込まれている
請求項１に記載の半導体装置。
【請求項８】
前記半導体チップに前記能動素子が形成されている
請求項１に記載の半導体装置。
【請求項９】
前記基板が半導体基板であり、前記能動素子が形成されており、
前記再配線層が前記半導体基板に接続して形成されている
請求項１に記載の半導体装置。
【請求項１０】
能動素子を含んでパッケージ化された半導体装置の製造方法であって、
基板に渦電流抑制層を形成する工程と、
前記渦電流抑制層を被覆して樹脂からなる下層絶縁層を形成する工程と、
前記渦電流抑制層の形成領域内において、前記下層絶縁層の上層にインダクタンスを形成する工程と、
前記インダクタンスを被覆して樹脂からなる上層絶縁層を形成する工程と、
前記下層絶縁層および前記上層絶縁層を含む積層絶縁層に埋め込んで前記インダクタンスに接続する再配線層を形成する工程と
を有する半導体装置の製造方法。
【請求項１１】
前記渦電流抑制層を形成する工程において磁性層である渦電流抑制層を形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記下層絶縁層を形成する工程において、膜厚が５０μｍ以上である下層絶縁層を形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記インダクタンスを形成する工程においてコイル型のインダクタンスを形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記インダクタンスを形成する工程において構成材料が銅を含むインダクタンスを形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１５】
前記再配線層を形成する工程においては、前記再配線層の一部が受動素子を構成するように形成する
請求項１０に記載の半導体装置の製造方法。
【請求項１６】
前記絶縁層に埋め込んで、前記再配線層に接続して半導体チップを搭載する工程をさらに有する
請求項１０に記載の半導体装置の製造方法。
【請求項１７】
前記半導体チップを搭載する工程において、前記能動素子が形成されている半導体チップを搭載する
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記基板として、前記能動素子が形成されている半導体基板を用い、
前記再配線層を形成する工程においては、前記半導体基板に接続して前記再配線層を形成する
請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでおり、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００５】
上記のようなＳｉＰ形態の半導体装置において、低抵抗シリコン基板上にインダクタを形成した場合、シリコン基板への渦電流に起因するインダクタの損失が生じる。このため高いＱ値を得ることが困難であり、高周波デバイスに対応することができなかった。
例えばＳｉＰ形態の半導体装置によって高周波モジュールを構成する場合にはＱ値の大きな外付けインダクタンス部品を使用するほかなく、外付け部品の使用によりモジュール自体が大きくなってしまうため、装置の小型／薄型化の要求に対応することができない。
【０００６】
シリコン基板自体を高抵抗のタイプに変更することや、ガラス基板を使用することによりＱ値を改善するが、基板のコストが高いことや、ガラスでは薄型化が困難であることなどの問題があり、安価で薄型のモジュールの実現には困難であった。
【特許文献１】特開２００５−５５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、ＳｉＰ形態の半導体装置においてＱ値の大きなインダクタンスを実現することが困難である点である。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、能動素子を含んでパッケージ化された半導体装置であって、基板と、前記基板に樹脂層が積層されて形成された絶縁層と、前記絶縁層に埋め込まれて形成された再配線層と、前記再配線層に接続して前記絶縁層中に埋め込まれて形成されたインダクタンスと、前記基板と前記インダクタンスの間において前記絶縁層中に埋め込まれて形成された渦電流抑制層とを有する。
【０００９】
上記の本発明の半導体装置は、基板に樹脂層が積層されて絶縁層が形成されており、絶縁層に埋め込まれて再配線層が形成されている。
ここで、再配線層に接続して絶縁層中に埋め込まれてインダクタンスが形成されており、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成されている。
【００１０】
本発明の半導体装置の製造方法は、能動素子を含んでパッケージ化された半導体装置の製造方法であって、基板に渦電流抑制層を形成する工程と、前記渦電流抑制層を被覆して樹脂からなる下層絶縁層を形成する工程と、前記渦電流抑制層の形成領域内において、前記下層絶縁層の上層にインダクタンスを形成する工程と、前記インダクタンスを被覆して樹脂からなる上層絶縁層を形成する工程と、前記下層絶縁層および前記上層絶縁層を含む積層絶縁層に埋め込んで前記インダクタンスに接続する再配線層を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法は、基板に渦電流抑制層を形成し、渦電流抑制層を被覆して樹脂からなる下層絶縁層を形成する。
次に、渦電流抑制層の形成領域内において、下層絶縁層の上層にインダクタンスを形成し、インダクタンスを被覆して樹脂からなる上層絶縁層を形成する。
また、下層絶縁層および上層絶縁層を含む積層絶縁層に埋め込んでインダクタンスに接続する再配線層を形成する。
【発明の効果】
【００１２】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成されていることで、低抵抗シリコン基板などの基板への渦電流に起因するインダクタの損失を抑制し、Ｑ値の大きなインダクタンスを有する半導体装置を実現することができる。
【００１３】
本発明の半導体装置の製造方法は、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成することにより、低抵抗シリコン基板などの基板への渦電流に起因するインダクタの損失を抑制し、Ｑ値の大きなインダクタンスを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１５】
第１実施形態
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えば、ＮｉＦｅ，ＴｂＦｅＣｏ，ＴｂＦｅＣｏＣｒあるいはセンダストなどの材料からなり、３００ｎｍ以上の膜厚の磁性層である渦電流抑制層（Ｓ１，Ｓ２）が形成されている。渦電流抑制層（Ｓ１，Ｓ２）は、後述のインダクタンスの空心部に相当する領域を被覆する内部渦電流抑制層Ｓ１と、その外周渦電流抑制層Ｓ２とに二分割されて形成されている。
【００１６】
上記の渦電流抑制層（Ｓ１，Ｓ２）を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５上に、バリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
ここで、図２のインダクタンスと渦電流抑制層部分の拡大レイアウト図に示すように、上記の渦電流抑制層（Ｓ１，Ｓ２）の形成領域内において、特に二分割された渦電流抑制層の内部渦電流抑制層Ｓ１の形成領域内において、第１配線１６の一部がらせん状に形成されて、コイル型のインダクタンスＬが構成されている。外周渦電流抑制層Ｓ２の領域には、インダクタンスＬに接続するための配線などが形成されている。
【００１７】
さらに、第１絶縁層１５の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００１８】
第１配線１６および半導体チップ２１を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成されている。
第２絶縁層１７には、半導体チップ２１のパッド２１ｂおよび第１配線１６の表面に達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド２１ｂおよび第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
【００１９】
さらに、第２配線１８に接続して、銅などからなる導電性ポスト２５が形成されている。
導電性ポスト２５の間隙における第２絶縁層１７の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
【００２０】
上記の本実施形態の半導体装置は、シリコン基板１０に、樹脂層からなる第１絶縁層１５および第２絶縁層１７が積層されて積層絶縁層が形成されており、この積層絶縁層に埋め込まれて、第１配線１６および第２配線１８などからなる再配線層が形成されている。
ここで、再配線層に接続して積層絶縁層（１５，１７）中に埋め込まれてインダクタンスＬが形成されており。基板１０とインダクタンスＬの間において積層絶縁層（１５，１７）中に埋め込まれて渦電流抑制層（Ｓ１，Ｓ２）が形成された構成である。
【００２１】
上記の本実施形態の半導体装置によれば、ＳｉＰ形態の半導体装置において、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成されていることで、インダクタンスの漏れ電流をスポット的に遮断して低抵抗シリコン基板などの基板への渦電流に起因するインダクタの損失を抑制し、Ｑ値の大きなインダクタンスを有する半導体装置を実現することができる。
【００２２】
本実施形態の半導体装置において、好ましくは、渦電流抑制層が磁性層である。
磁性層は、渦電流を効果的に抑制してインダクタの損失を低減することができる。
【００２３】
また、好ましくは、基板とインダクタンスの間の部分の絶縁層の膜厚が５０μｍ以上である。
伝導率の高いシリコン基板とインダクタンスとの間の距離を確保し、シリコン基板のインダクタンスへの影響を低減して、インダクタンスのＱ値をより高めることができる。
【００２４】
また、好ましくは、バッファ層に埋め込まれたインダクタンスがコイル型であり、また、インダクタンスの構成材料が銅を含む。
このような構成とすることで、絶縁層に埋め込まれたインダクタンスのＱ値をより高め、高周波に対応することができる。
【００２５】
また、好ましくは、再配線層の一部が受動素子を構成する。
本実施形態のように、再配線層がシリコン基板や半導体チップの再配線を行うほか、再配線層の一部が、受動素子を構成していることが好ましく、上記のインダクタンスＬの他に、静電容量素子やさらなるインダクタンスなどの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００２６】
また、上記の本実施形態の半導体装置において、好ましくは、絶縁層中に、再配線層に接続して半導体チップが埋め込まれており、さらに好ましくは、半導体チップに能動素子が形成されている。あるいは、好ましくは、基板が半導体基板であって能動素子が形成されており、上記の再配線層が半導体基板に接続して形成されている。または、半導体チップと基板の両者に能動素子が設けられていてもよい。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。
【００２７】
次に、上記の本実施形態の半導体装置の製造方法について図３〜９を参照して説明する。本実施形態においては、例えば図３〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図３（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、ＣＶＤ（化学気相成長）法、熱拡散法あるいはスパッタリング法により、３００ｎｍの膜厚の酸化シリコンを形成し、下地絶縁膜１１とする。
【００２８】
次に、例えばスパッタリング法により、例えば、ＮｉＦｅ，ＴｂＦｅＣｏ，ＴｂＦｅＣｏＣｒあるいはセンダストなどの材料を３００ｎｍ以上の膜厚で堆積させ、レジスト膜をパターン形成してドライエッチングなどのエッチングを行い、上記のようなレイアウトパターンに加工して渦電流抑制層（Ｓ１，Ｓ２）を形成する。この後、レジスト膜を除去する。
【００２９】
次に、図３（ｂ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、ポリオレフィン系樹脂、シリコーン樹脂、フェノール樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、５０μｍ程度の膜厚で第１絶縁層（下層絶縁層）１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
上記の処理で７８μｍの膜厚とした後、１５０℃（３０分）＋２５０℃（１２０分）の処理で硬化して、膜厚５０±５μｍとすることができる。
【００３０】
次に、図３（ｃ）に示すように、例えば、シードスパッタリングにより１６０ｎｍのＴｉ層／６００ｎｍのＣｕ層の積層体あるいはＣｒＣｕを成膜し、第１絶縁層１５を被覆して全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３１】
次に、図４（ａ）に示すように、例えば、第１配線およびこれに接続するインダクタンスの形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１配線およびインダクタンスの形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
【００３２】
次に、図４（ｂ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。
【００３３】
次に、図４（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図５（ａ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。
以上で、第１絶縁層１５上に、バリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６と、これに接続するコイル型のインダクタンスＬを同時にパターン形成する。
【００３４】
次に、図５（ｂ）に示すように、例えば、第１絶縁層１５の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、例えば能動素子が形成されたチップであり、上記のマウント前に予め薄型／個片化を行っておく。シリコンの場合は２５μｍ、ＧａＡｓの場合は５０μｍの厚さまで研削を行い、これに接着層をラミネートし、ダイシングを行うことで、薄型個片の半導体チップとする。
上記の構成の半導体チップ２１を、高精度ダイボンダを用いてフェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、１６０℃の温度で１．６Ｎの荷重を２秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
【００３５】
次に、図５（ｃ）に示すように、第１絶縁層と同様にして、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、ポリオレフィン系樹脂、シリコーン樹脂、フェノール樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第２絶縁層（上層絶縁層）１７を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１を被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）
上記の処理によって７８μｍの膜厚とする。
【００３６】
次に、図６（ａ）に示すように、露光量３００ｍＪ／ｃｍ2でパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１配線１６に達する第２開口部Ｈbを第２絶縁層１７に形成する。
現像後、ポストキュアを行って第２絶縁層１７を５０μｍの膜厚とする。
【００３７】
次に、図６（ｂ）に示すように、例えば、シードスパッタリングにより１６０ｎｍの膜厚のＴｉ層／６００ｎｍの膜厚のＣｕ層の積層体、あるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１配線１６に達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層１８ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３８】
次に、図６（ｃ）に示すように、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１配線１６に達する第２開口部Ｈbと第２配線の形成領域を開口するパターンのレジスト膜Ｒ２を形成する。
【００３９】
次に、図７（ａ）に示すように、レジスト膜Ｒ２をマスクとし、バリアメタル層１８ａをシードとする４００ｍＡ、５０分の電解メッキにより銅をメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよび第１配線１６に達する第２開口部Ｈbと第２配線の形成領域に銅層１８ｂを形成する。この後、図７（ｂ）に示すように、レジスト膜Ｒ２を除去する。
【００４０】
次に、図７（ｃ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜Ｒ３を形成し、パターン露光および現像して導電性ポスト用の開口部Ｈcを形成する。
【００４１】
次に、図８（ａ）に示すように、バリアメタル層１８ａを用いた銅の電解メッキにより、導電性ポスト用の開口部Ｈc内に、高さ８０〜１８０μｍ、径１８０μｍ程度の導電性ポスト２５を形成する。この後、図８（ｂ）に示すように、ドライフィルムあるいはレジスト膜Ｒ３を除去する。
【００４２】
次に、図８（ｃ）に示すように、導電性ポスト２５および銅層１８ｂをマスクとしてバリアメタル層１８ａをエッチング加工する。これにより、バリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成される。
【００４３】
次に、図９（ａ）に示すように、例えばエポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２５を完全に覆うような膜厚で絶縁性のバッファ層２６を形成する。
例えばポリイミド系樹脂を用いる場合、印刷法によりＮＶ値２７．５のペーストを使用し、スキージにより印刷を行うことで形成する。硬化は、例えば１００℃（１０分）＋１５０℃（１０分）＋２００℃（１０分）＋２５０℃（６０分）で行う。
【００４４】
次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００４５】
次に、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２７を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
【００４６】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置を製造する際に、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成することにより、低抵抗シリコン基板などの基板への渦電流に起因するインダクタの損失を抑制し、Ｑ値の大きなインダクタンスを有する半導体装置を製造することができる。
【００４７】
本実施形態の半導体装置の製造方法において、好ましくは、渦電流抑制層を形成する工程において磁性層である渦電流抑制層を形成する。
磁性層は、渦電流を効果的に抑制してインダクタの損失を低減することができる。
【００４８】
また、好ましくは、下層絶縁層を形成する工程において、膜厚が５０μｍ以上である下層絶縁層を形成する。
伝導率の高いシリコン基板とインダクタンスとの間の距離を確保し、シリコン基板のインダクタンスへの影響を低減して、インダクタンスのＱ値をより高めることができる。
【００４９】
また、好ましくは、絶縁層に埋め込まれたインダクタンスを形成する工程において、コイル型の構成材料が銅を含むインダクタンスを形成する。
このような構成とすることで、絶縁層に埋め込まれたインダクタンスのＱ値をより高め、高周波に対応することができる。
【００５０】
また、好ましくは、再配線層を形成する工程においては、再配線層の一部が受動素子を構成するように形成する。
本実施形態のように、再配線層がシリコン基板や半導体チップの再配線を行うほか、再配線層の一部が、受動素子を構成していることが好ましく、バッファ層に埋め込まれたインダクタンスＬmの他に、静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa，Ｌb，Ｌc，Ｌd，Ｌe）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００５１】
また、上記の本実施形態の半導体装置において、好ましくは、再配線層に接続して半導体チップを搭載する工程をさらに有し、さらに好ましくは、半導体チップを搭載する工程において、能動素子が形成されている半導体チップを搭載する。あるいは、好ましくは、基板として、能動素子が形成されている半導体基板を用い、再配線層を形成する工程においては、半導体基板に接続して再配線層を形成する。または、半導体チップと基板の両者に能動素子を設けてもよい。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。
【００５２】
第２実施形態
本実施形態は、第１実施形態に係る半導体装置に対して、ＭＩＭキャパシタなどの他の受動素子をさらに有する構成の半導体装置である。
【００５３】
図１０は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
【００５４】
上記の誘電体膜１３の上層に、例えば、ＮｉＦｅ，ＴｂＦｅＣｏ，ＴｂＦｅＣｏＣｒあるいはセンダストなどの材料からなり、３００ｎｍ以上の膜厚の磁性層である渦電流抑制層（Ｓ１，Ｓ２）が形成されている。図面上は詳細には示していないが、渦電流抑制層（Ｓ１，Ｓ２）は、第１実施形態と同様に、インダクタンスの空心部に相当する領域を被覆する内部渦電流抑制層Ｓ１と、その外周渦電流抑制層Ｓ２とに二分割されて形成されている。
【００５５】
静電容量素子（Ｃa，Ｃb）および渦電流抑制層（Ｓ１，Ｓ２）を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
ここで、上記の渦電流抑制層の形成領域内（Ｓ１，Ｓ２）において、特に二分割された渦電流抑制層の内部渦電流抑制層Ｓ１の形成領域内において、第１配線１６の一部がらせん状に形成されて、コイル型のインダクタンス（Ｌa，Ｌb）が構成されている。外周渦電流抑制層Ｓ２の領域には、インダクタンス（Ｌa，Ｌb）に接続するための配線などが形成されている。
【００５６】
また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
【００５７】
さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。
【００５８】
第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００５９】
第３配線２０および半導体チップ２１を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂおよび第３配線２０の表面に達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド２１ｂおよび第３配線２０に接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
【００６０】
さらに、第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されている。
導電性ポスト２５の間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
【００６１】
上記の本実施形態の半導体装置は、シリコン基板１０に、樹脂層からなる第１絶縁層１５、第２絶縁層１７、第３絶縁層１９および第４絶縁層２３が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて、第１配線１６、第２配線１８、第３配線２０および第４配線２４などからなる再配線層が形成されている。
ここで、再配線層に接続して積層絶縁層（１５，１７，１９，２３）中に埋め込まれてインダクタンスＬが形成されており。基板１０とインダクタンスＬの間において積層絶縁層中に埋め込まれて渦電流抑制層（Ｓ１，Ｓ２）が形成された構成である。
【００６２】
上記の本実施形態の半導体装置によれば、ＳｉＰ形態の半導体装置において、基板とインダクタンスの間において絶縁層中に埋め込まれて渦電流抑制層が形成されていることで、低抵抗シリコン基板などの基板への渦電流に起因するインダクタの損失を抑制し、Ｑ値の大きなインダクタンスを有する半導体装置を実現することができる。
【００６３】
上記の実施形態の半導体装置およびその製造方法によれば、シリコン基板の抵抗率を高抵抗化することなく、内蔵するインダクタのＱ値を高抵抗基板と同等にすることで安価な低抵抗基板でモジュールを形成することが可能である。
また、ＩＣチップ上に形成するインダクタについても同様に磁性層をスパッタリング法で形成することで容易に高いＱ値を有するインダクタを形成することが可能である。
【００６４】
本発明は上記の説明に限定されない。
例えば絶縁層に埋め込まれたインダクタンスはコイル型以外のインダクタンスであってもよく、例えばミアンダ型のインダクタンスを用いることができる。
また、絶縁層に埋め込まれたインダクタンス以外に受動素子を有してもよく、また、有さなくてもよい。
また、上記の実施形態では、絶縁層中の配線としてそれぞれ２層または４層の配線を形成しているが、これに限らない。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６５】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００６６】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００６７】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２はインダクタンスと渦電流抑制層部分の拡大レイアウト図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は本発明の第２実施形態に係る半導体装置の断面図である。
【符号の説明】
【００６８】
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、Ｓ１，Ｓ２…渦電流抑制層、Ｃa，Ｃb…静電容量素子、Ｌ、Ｌa，Ｌb…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部、Ｈc…導電性ポスト用の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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