(57)【要約】【課題】  横方向を含む全方向からの水素の侵入に対するバリア性に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することである。【解決手段】  上記の課題を解決した半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜と、前記強誘電体キャパシタセルアレイの上方に形成され、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜とを具備する。【選択図】図１
2006210704.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、
複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜と、
前記強誘電体キャパシタセルアレイの上方に形成され、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体キャパシタセルアレイの下方に形成された第３の水素バリア膜をさらに具備し、前記第３の水素バリア膜は、前記第１の水素バリア膜と全周囲で接することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の水素バリア膜は、前記強誘電体キャパシタと等価の断面構造を有することを特徴とする請求項１若しくは２に記載の半導体記憶装置。
【請求項４】
半導体基板上にトランジスタを形成する工程と、
前記トランジスタの上方に下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタを形成する工程と、
複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜を形成する工程と、
前記強誘電体キャパシタセルアレイの上方に、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記強誘電体キャパシタセルアレイの下方に、前記第１の水素バリア膜と全周囲で接する第３の水素バリア膜を形成する工程をさらに具備することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、強誘電体膜を使用した半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ：ferro-electric random access memory）が注目されている。
【０００３】
強誘電体膜をキャパシタに使用する強誘電体記憶装置等の半導体装置では、強誘電体キャパシタを形成した後の製造プロセスにおいて水素がキャパシタに侵入すると、キャパシタの特性、特に強誘電体膜の分極特性を劣化させる。これを防止するために水素の侵入を阻止する水素バリア膜、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）でキャパシタを覆っている。
【０００４】
従来技術による強誘電体記憶装置の一例が、例えば、特許文献１に開示されている。この例の半導体装置は、半導体基板１上に形成されたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）２と、ＭＯＳＦＥＴ２上に形成された絶縁膜４と、絶縁膜４上に設けられた第１の水素バリア膜５と、第１の水素バリア膜５上に設けられた下部電極７、強誘電体膜８及び上部電極９からなる強誘電体キャパシタと、強誘電体キャパシタを覆う第２の水素バリア膜１０とを含む。第２の水素バリア膜１０は、強誘電体キャパシタの周囲で第１の水素バリア膜と接触する。このように、個々の強誘電体キャパシタを第１及び第２の水素バリア膜５，１０で覆うことによって水素が強誘電体キャパシタに侵入することを防止している。
【０００５】
また、複数の強誘電体キャパシタからなる強誘電体キャパシタセルアレイ全体を水素バリア膜で覆う構造が、非特許文献１に開示されている。この例の半導体装置は、第１の水素バリア膜上に形成された複数の強誘電体キャパシタと、複数の強誘電体キャパシタを覆って形成され強誘電体キャパシタセルアレイ毎に区切られた層間絶縁膜と、層間絶縁膜を含む強誘電体キャパシタセルアレイを覆う第２の水素バリア膜とを含む。第２の水素バリア膜は、強誘電体キャパシタアレイの周囲で第１の水素バリア膜と接触する。
【０００６】
上記のいずれの場合でも、第２の水素バリア膜は、強誘電体キャパシタ若しくは強誘電体キャパシタセルアレイの上面及び側面に同時に形成される。側面に形成された水素バリア膜は、平面である上面に形成された水素バリア膜と比較して、膜質、ステップカバレジ等において劣ることが一般的である。例えば、ステップカバレジが良い方法といわれているＡＬＤ（atomic layer deposition）により水素バリア膜を形成しても、側面の膜厚は、上面の７０％程度である。したがって、側面からの水素の侵入に対するバリア性を上面と同等にすることは、困難である。
【特許文献１】特開２００１−２３７３９３号公報
【非特許文献１】Y. Nagano et. al., “0.18um SBT-Based Embedded FeRAM Operating at a Low Voltage of 1.1V”, 2003 Symposium on VLSI Technology Digest of Technical Paper.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点に鑑み、横方向を含む全方向からの水素の侵入に対するバリア性に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題は、以下の本発明に係る半導体記憶装置及びその製造方法によって解決される。
【０００９】
本発明の１態様による半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜と、前記強誘電体キャパシタセルアレイの上方に形成され、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜とを具備する。
【００１０】
本発明の他の１態様による半導体記憶装置の製造方法は、半導体基板上にトランジスタを形成する工程と、前記トランジスタの上方に下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタを形成する工程と、複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜を形成する工程と、前記強誘電体キャパシタセルアレイの上方に、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜を形成する工程とを具備する。
【発明の効果】
【００１１】
本発明によれば、横方向を含む全方向からの水素の侵入に対するバリア性に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１３】
（第１の実施形態）
本発明の第１の実施形態は、複数の強誘電体キャパシタからなる強誘電体キャパシタアレイの周囲全体を囲む水素バリア壁を十分に厚く形成することによって、強誘電体キャパシタの横方向からの水素の侵入に対するバリア性を高めている。さらに、強誘電体キャパシタの下方のＭＯＳトランジスタ上及び強誘電体キャパシタの上方にも水素バリア膜を設け、全周で前記の水素バリア壁と接触させる。これにより、強誘電体キャパシタセルアレイ全体を隙間なく水素バリア膜で覆うことができ、任意の方向から強誘電体キャパシタに侵入しようとする水素に対してバリア性を高めた構造を備えた半導体記憶装置である。
【００１４】
図１は、本実施形態の概要を説明するための図である。図１（ａ）は、強誘電体記憶装置１１０を備えた半導体装置１００の平面図であり、（ｂ）は、強誘電体記憶装置１１０を構成する１つの強誘電体キャパシタセルアレイ１２０の拡大図であり、（ｃ）は、（ｂ）に切断線１Ｃ−１Ｃで示した断面の概略図である。
【００１５】
図１（ａ）に示したように、半導体装置１００は、強誘電体記憶装置１１０と論理装置を含む周辺回路１９０とを具備する。強誘電体記憶装置１１０は、さらに、複数の強誘電体キャパシタセルアレイ１２０、強誘電体キャパシタセルアレイの周囲に配置された複数のカラム制御回路１３０及びロー制御回路１４０、及びメモリ駆動回路１５０を具備する。強誘電体キャパシタセルアレイ１２０は、図１（ｂ）、（ｃ）に示したように、２次元配列した複数の強誘電体キャパシタ４０を含む。カラム制御回路１３０及びロー制御回路１４０は、強誘電体キャパシタセルアレイ１２０の周囲に沿って配置される。本実施形態の水素バリア壁１２５は、強誘電体キャパシタセルアレイ１２０の周囲を囲んで、強誘電体キャパシタセルアレイ１２０とカラム制御回路１３０若しくはロー制御回路１４０との間に配置される。
【００１６】
図１（ｃ）に示したように、水素バリア壁１２５（第２の水素バリア膜５０）の下端は、強誘電体キャパシタセルアレイ１２０の下方のＭＯＳトランジスタ２０上に形成された第１の水素バリア膜３０と全周囲で接する。水素バリア壁１２５の上端は、強誘電体キャパシタセルアレイ１２０の上方に形成された第３の水素バリア膜５２と全周囲で接する。
【００１７】
本実施形態の半導体記憶装置の製造プロセスの一例を図２から図７に示した工程断面図を用いて説明する。
【００１８】
（１）先ず、図２に示したように、半導体基板１０、例えば、シリコン基板１０にＭＯＳトランジスタ２０を形成する。
【００１９】
図２を参照して、半導体基板１０中にウェル（図示せず）及び素子分離１２を形成する。そして、ゲート絶縁膜２２を全面に形成する。ゲート絶縁膜としては、例えば、酸化シリコン（ＳｉＯ２）、若しくは酸窒化シリコン（ＳｉＯＮ）を使用することができる。ゲート絶縁膜２２上にゲート電極２４用の導電性材料、例えば、リン（Ｐ）を高濃度に添加した多結晶シリコン、若しくはタングステン（Ｗ）を堆積する。このゲート電極用の導電性材料をリソグラフィ及びエッチングによってゲート電極２４に加工する。ゲート電極２４をマスクとして、例えば、高濃度のヒ素（Ａｓ）をイオン注入により導入して、ソース／ドレイン２６を形成する。このようにして、図２に示したＭＯＳトランジスタ２０を半導体基板１０上に形成できる。
【００２０】
（２）次に、図３に示したように、第１の水素バリア膜３０を全面に形成し、第１の層間絶縁膜２８で平坦化して、さらに、第１及び第２のコンタクトプラグ３４、３６を形成する。
【００２１】
図３を参照して、ＭＯＳトランジスタ２０上の全面に第１の水素バリア膜３０を堆積する。第１の水素バリア膜として、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、窒化シリコン（ＳｉＮ）等を使用することができる。この上方に形成する、強誘電体キャパシタセルアレイ領域１２０Ａ以外の領域の第１の水素バリア膜３０をリソグラフィ及びエッチングにより除去する。第１の水素バリア膜３０上を含む全面に第１の層間絶縁膜２８を堆積し、その後、例えば、ＣＭＰ（chemical-mechanical polishing）により平坦化する。第１の層間絶縁膜２８として、例えば、ＣＶＤ（chemical vapor deposition）により形成したＳｉＯ２膜を使用することができる。その後、全面に第１の絶縁膜３２を堆積する。
【００２２】
第１の絶縁膜３２、第１の層間絶縁膜２８、及び第１の水素バリア膜３０中に、ソース／ドレイン２６に達する第１及び第２のコンタクトホール３４ｈ、３６ｈをリソグラフィ及びエッチングにより形成する。この第１及び第２のコンタクトホール３４ｈ、３６ｈを埋めるように、例えば、タングステン（Ｗ）を堆積する。そして表面に堆積したタングステンを、例えば、第１の絶縁膜３２をストッパとしてＣＭＰで除去して、第１及び第２のコンタクトプラグ３４、３６を形成する。このようにして、図３に示したように第１の水素バリア膜３０及び第１及び第２のコンタクトプラグ３４、３６を形成できる。
【００２３】
（３）次に、図４に示したように、第１のコンタクトプラグ３４上に強誘電体キャパシタ４０を形成する。
【００２４】
図４を参照して、第１の絶縁膜３２上を含む全面に強誘電体キャパシタ４０の下部電極４２、強誘電体膜４４、及び上部電極４６となる材料を順に堆積する。強誘電体キャパシタ４０の下部電極４２には、例えば、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、白金（Ｐｔ）、酸化ストロンチウム・ルテニウム（ＳｒＲｕＯ）若しくはこれらの積層膜を使用することができる。強誘電体膜４４としては、ペロブスカイト構造の金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）、を使用することができる。上部電極４６としては、例えば、Ｉｒ，ＩｒＯ２，Ｐｔ，ＳｒＲｕＯ若しくはこれらの積層膜を使用することができる。その後、上部電極４６、強誘電体膜４４及び下部電極４２を１つのマスクでリソグラフィ及びエッチングにより加工して、第１のコンタクトプラグ３４に接続する強誘電体キャパシタ４０を形成する。
【００２５】
（４）次に、図５に示したように、強誘電体キャパシタ４０を第２の層間絶縁膜４８で平坦化して、強誘電体キャパシタセルアレイ１２０の周囲に第２の水素バリア膜５０、すなわち、水素バリア壁１２５を形成する。さらに、全面に第３の水素バリア膜５２を堆積して強誘電体キャパシタセルアレイ１２０全体を水素バリア膜で覆う。
【００２６】
図５を参照して、強誘電体キャパシタ４０間を埋めるように第２の層間絶縁膜４８を厚く堆積する。第２の層間絶縁膜４８としては、低温で等方的に堆積できる、例えば、ＴＥＯＳ−Ｏ３を用いて形成したＣＶＤ−ＳｉＯ２膜を使用できる。そして、第２の層間絶縁膜４８を、例えば、ＣＭＰにより平坦化する。その後、強誘電体キャパシタセルアレイ１２０の周囲に、シリコン基板１０上の第１の水素バリア膜３０に到達する連続した長い堀状の第２の水素バリア膜用のトレンチ５０ｔをリソグラフィ及びエッチングにより形成する。そして、第２の水素バリア膜用のトレンチ５０ｔを埋めるように第２の水素バリア膜５０を堆積する。第２の水素バリア膜５０として、例えば、ＴｉＡｌＮ，ＴｉＮ，Ａｌ２Ｏ３，ＳｉＮ等を使用することができる。第２の層間絶縁膜４８の表面に堆積された第２の水素バリア膜５０を、例えば、ＣＭＰにより除去する。この表面に堆積された第２の水素バリア膜５０の除去は、第２の水素バリア膜５０として、ＴｉＡｌＮ若しくはＴｉＮのような導電性膜を使用する場合には、省略することができない。そして、第２の層間絶縁膜４８の全面に第３の水素バリア膜５２を堆積する。第３の水素バリア膜５２としては、水素バリア性を有する絶縁膜である、例えば、Ａｌ２Ｏ３，ＳｉＮ等を使用することができる。強誘電体キャパシタセルアレイ１２０以外の領域の第３の水素バリア膜５２をリソグラフィ及びエッチングにより除去する。第３の水素バリア膜５２は、その全周囲で第２の水素バリア膜５０と接する。
【００２７】
このようにして、図５に示したように、強誘電体キャパシタセルアレイ１２０全体を第１、第２及び第３の水素バリア膜３０，５０，５２で囲むことができる。
【００２８】
なお、第２の水素バリア膜５０として、例えば、Ａｌ２Ｏ３，ＳｉＮ等の水素バリア絶縁膜を使用する場合には、図８に示したように、第２の水素バリア膜５０と第３の水素バリア膜５２とを同時に形成することができる。詳しくは、後で説明する。
【００２９】
（５）次に、図６に示したように、強誘電体キャパシタ４０の上部電極４６に接続する第３のコンタクトプラグ５６及び第２のコンタクトプラグ３６に接続する第４のコンタクトプラグ５８を形成する。
【００３０】
図６を参照して、第３の水素バリア膜５２上の全面に第３の層間絶縁膜５４を形成する。強誘電体キャパシタ４０上の第３の層間絶縁膜５４、第３の水素バリア膜５２、及び第２の層間絶縁膜４８中に上部電極４６に達する第３のコンタクトホール５６ｈをリソグラフィ及びエッチングにより形成する。同様に、第２のコンタクトプラグ３６上の第３の層間絶縁膜５４、第３の水素バリア膜５２、及び第２の層間絶縁膜４８中にリソグラフィ及びエッチングにより第４のコンタクトホール５８ｈを形成する。第３及び第４のコンタクトホール５６ｈ、５８ｈを埋めるようにコンタクトプラグ材料を全面に堆積する。コンタクトプラグ材料として、例えば、チタン（Ｔｉ），ＴｉＮ，ＴｉＡｌＮ，Ｗ，若しくはアルミニウム（Ａｌ）等、あるいはこれらの積層膜を使用することができる。表面に堆積したコンタクトプラグ材料を、例えば、ＣＭＰにより除去して、図６に示した、第３及び第４のコンタクトプラグ５６，５８を形成することができる。
【００３１】
（６）次に、図７に示したように、第３及び第４のコンタクトプラグ５６，５８を接続する第１の配線６０を形成する。
【００３２】
第３の層間絶縁膜５４上の全面に、第１の配線６０用材料を堆積する。第１の配線材料として、Ｔｉ，ＴｉＮ，Ａｌ若しくはこれらの積層膜あるいは銅（Ｃｕ）を使用することができる。この第１の配線材料をリソグラフィ及びエッチングによりパターニングして第１の配線６０を形成する。なお、Ｃｕを配線材料として使用する場合には、第３の層間絶縁膜５４に配線溝を形成して、Ｃｕを、例えば、電解メッキ法により配線溝内を含む全面に堆積し、配線溝以外のＣｕを、例えば、ＣＭＰにより除去してＣｕ配線を形成する、いわゆるダマシン法を用いることができる。さらに、第１の配線６０を覆う第４の層間絶縁膜を堆積し、例えば、ＣＭＰにより平坦化する。このようにして、本実施形態の強誘電体キャパシタセルアレイ１２０を完成する。
【００３３】
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体記憶装置を含む半導体装置を完成する。
【００３４】
これまでに説明してきたように、本実施形態によれば、強誘電体キャパシタセルアレイ１２０の周囲全体を囲む第２の水素バリア膜５０からなる水素バリア壁１２５を十分に厚く形成することができる。また第２の水素バリア膜５０は、半導体装置の他の部分とは独立に形成することができるので、使用する材料に対する制約が少ない。このようにして、ＭＯＳトランジスタ２０上に形成された第１の水素バリア膜３０と、強誘電体キャパシタセルアレイ１２０の周囲を囲んで形成された第２の水素バリア膜５０（すなわち、水素バリア壁１２５）、及び強誘電体キャパシタセルアレイ１２０の上方に形成された第３の水素バリア膜５２を有し、これらの水素バリア膜が、強誘電体キャパシタセルアレイ１２０の周囲で隙間なく接して形成され、水素に対するバリア性を高めた構造を備えた強誘電体記憶装置１１０を形成することができる。
【００３５】
本実施形態は、横方向からの水素の侵入に対しても他の方向からの水素の侵入に対してと同等以上のバリア性の優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【００３６】
（第１の実施形態の変形例）
第１の実施形態は、上記したように、第２の水素バリア膜５０と第３の水素バリア膜５２とを１つの水素バリア絶縁膜で一体に形成するように変形することができる。
【００３７】
図８に示したように、本変形例では、第２の水素バリア膜５０として、例えば、Ａｌ２Ｏ３，ＳｉＮ等の水素バリア絶縁膜を使用する。第１の実施形態の工程（４）で説明したように、第２の水素バリア膜５０は、第２の層間絶縁膜４８に設けられたトレンチ５０ｔを埋めるように形成される。したがって、第２の水素バリア膜５０と第３の水素バリア膜５２とを同時に形成すると、第２の水素バリア膜５０は、トレンチ５０ｔの両側から形成される。そのため、第２の水素バリア膜５０の厚さは、トレンチ５０ｔの幅で規定されるが、表面の第３の水素バリア膜５２よりも厚することができる。さらに、第２の水素バリア膜５０と第３の水素バリア膜５２との境界に隙間が形成されることはなく、製造プロセスも簡略化できるため、これらを別々に形成する方法に比べて有利である。
【００３８】
（第２の実施形態）
第２の実施形態の強誘電体記憶装置の断面構造の一例を図９に示す。本実施形態では、第１の水素バリア膜３０を強誘電体キャパシタ４０の下方に設け、第３の水素バリア膜５２を強誘電体キャパシタの上方に設ける。さらに、水素バリア壁１２５を、第２の水素バリア膜５０の代わりに強誘電体キャパシタ４０と同じ構造を有するバリア強誘電体キャパシタ４０Ｂで強誘電体キャパシタセルアレイ１２０の周囲を囲むように形成する。この水素バリア壁１２５は、一般に第１のバリアコンタクトプラグ３４Ｂ、及びバリア強誘電体キャパシタ４０Ｂ、及び第２のバリアコンタクトプラグを含むことができる。本実施形態では、第２のバリアコンタクトプラグを使用しない場合を説明する。このような構造とすることで、本実施形態では、水素バリア壁１２５を形成するために追加の工程を必要とせず、プロセスを簡略化することができる。
【００３９】
本実施形態の半導体記憶装置の製造プロセスの一例を図１０から図１４に示した工程断面図を用いて説明する。
【００４０】
（１）始めに、図１０に示したように、シリコン基板１０にＭＯＳトランジスタ２０を形成し、第１の層間絶縁膜２８で平坦化して第１の水素バリア膜３０を形成する。
【００４１】
ＭＯＳトランジスタ２０の形成方法は、第１の実施形態と同じであるため、説明を省略する。図１０を参照して、ＭＯＳトランジスタ２０上の全面に第１の層間絶縁膜２８を堆積し、その後、例えば、ＣＭＰにより平坦化する。そして、第１の層間絶縁膜２８上の全面に第１の水素バリア膜３０を堆積する。第１の層間絶縁膜２８及び第１の水素バリア膜は、第１の実施形態と同様のものを使用できる。この上に形成する、強誘電体キャパシタセルアレイ領域１２０Ａ以外の領域の第１の水素バリア膜３０をリソグラフィ及びエッチングにより除去する。その後、全面に第１の絶縁膜３２を堆積して、図１０に示した構造を形成できる。
【００４２】
（２）次に、図１１に示したように、第１及び第２のコンタクトプラグ３４，３６並びに第１のバリアコンタクトプラグ３４Ｂを形成する。
【００４３】
図１１を参照して、第１の絶縁膜３２、第１の水素バリア膜３０、及び第１の層間絶縁膜２８中に、ソース／ドレイン２６に達する第１及び第２のコンタクトホール３４ｈ、３６ｈをリソグラフィ及びエッチングにより形成する。同時に、強誘電体キャパシタセルアレイ領域１２０Ａの周囲にシリコン基板１０に達する連続した堀状の第１のバリアコンタクトトレンチ３４Ｂｔを形成する。これらの第１及び第２のコンタクトホール３４ｈ、３６ｈ、並びに第１のバリアコンタクトトレンチ３４Ｂｔを埋めるように、例えば、タングステン（Ｗ）を堆積する。そして表面に堆積したタングステンを、例えば、第１の絶縁膜３２をストッパとしてＣＭＰで除去して、第１及び第２のコンタクトプラグ３４、３６並びに第１のバリアコンタクトプラグ３４Ｂを形成する。このようにして、図１１に示したように第１及び第２のコンタクトプラグ３４、３６、並びに壁状の第１のバリアコンタクトプラグ３４Ｂを形成できる。
【００４４】
この第１のバリアコンタクトプラグ３４Ｂは、省略することができる。
【００４５】
（３）次に、図１２に示したように、第１のコンタクトプラグ３４上に強誘電体キャパシタ４０を形成し、壁状の第１のバリアコンタクトプラグ３４Ｂ上に壁状のバリア強誘電体キャパシタ４０Ｂを形成する。
【００４６】
図１２を参照して、第１の絶縁膜３２上を含む全面に強誘電体キャパシタ４０の下部電極４２、強誘電体膜４４、及び上部電極４６となる材料を順に堆積する。下部電極４２、強誘電体膜４４、上部電極４６は、第１の実施形態と同様の材料を使用することができる。その後、上部電極４６、強誘電体膜４４及び下部電極４２を１つのマスクでリソグラフィ及びエッチングにより加工して、第１のコンタクトプラグ３４に接続する強誘電体キャパシタ４０を形成する。このエッチング時に強誘電体キャパシタセルアレイ１２０内の強誘電体キャパシタ４０の下以外の部分の第１の絶縁膜３２を除去して、第１の水素バリア膜３０を露出させる。同時に、強誘電体キャパシタセルアレイを形成する領域の周囲に、壁状の第１のバリアコンタクトプラグ３４Ｂに接続する壁状のバリア強誘電体キャパシタ４０Ｂを形成する。
【００４７】
そして、強誘電体キャパシタ４０及びバリア強誘電体キャパシタ４０Ｂをカバーバリア絶縁膜７０で覆う。このカバーバリア絶縁膜７０は、強誘電体キャパシタ４０，４０Ｂ間では、第１の水素バリア膜３０と接触する。カバーバリア絶縁膜７０として、例えば、水素に対するバリア性を有するＡｌ２Ｏ３、ＳｉＮを使用することができる。なお、このカバーバリア絶縁膜７０は、図１４に示したように省略することができる。
【００４８】
このようにして、図１２に示したように、強誘電体キャパシタ４０の形成と同時に、強誘電体キャパシタセルアレイ１２０の周囲に壁状のバリア強誘電体キャパシタ４０Ｂを含む水素バリア壁１２５を形成することができる。
【００４９】
（４）次に、図１３に示したように、強誘電体キャパシタ４０及びバリア強誘電体キャパシタ４０Ｂの間を埋める第２の層間絶縁膜４８及び強誘電体キャパシタセルアレイ１２０上に第３の水素バリア膜５２を形成する。
【００５０】
図１３を参照して、強誘電体キャパシタ４０及びバリア強誘電体キャパシタ４０Ｂの間を埋めるように第２の層間絶縁膜４８を厚く堆積する。この第２の層間絶縁膜４８を、例えば、強誘電体キャパシタ４０上のカバーバリア絶縁膜７０をストッパとしてＣＭＰにより平坦化する。その後、全面に第３の水素バリア膜５２を堆積して、強誘電体キャパシタセルアレイ１２０全体を水素バリア膜で覆う。そして、強誘電体キャパシタセルアレイ１２０以外の領域の第３の水素バリア膜５２を、リソグラフィ及びエッチングにより除去する。
【００５１】
このようにして、強誘電体キャパシタセルアレイ１２０全体を第１の水素バリア膜３０、水素バリア壁１２５及び第３の水素バリア膜５２で囲むことができる。
【００５２】
さらに、第１の実施形態の工程（５）以降の、第３及び第４のコンタクトプラグ５６，５８の形成、第１の配線６０の形成等、を行って、図１４に示したように、本実施形態の強誘電体キャパシタセルアレイ１２０を完成する。
【００５３】
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体記憶装置を含む半導体装置を完成する。
【００５４】
本実施形態の水素バリア壁１２５は、水素に対するバリア性を有する材料（コンタクトプラグ、上部電極、下部電極、カバーバリア絶縁膜）及び水素を吸収する材料（強誘電体膜）で構成されている。そのため、横方向からの水素の侵入に対しても他の方向からの水素の侵入に対してと同等以上のバリア性の優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【００５５】
（第２の実施形態の変形例）
上記したように、第２の実施形態は、図１５に示したようにカバーバリア絶縁膜を省略することができる。カバーバリア絶縁膜を省略しても、バリア強誘電体キャパシタ４０Ｂの幅は、第１の実施形態の第２の水素バリア膜５０より厚いため、バリア強誘電体膜に水素が侵入しても、バリア強誘電体膜中でほとんどが吸収される。したがって、本変形例のバリア強誘電体キャパシタ４０Ｂのカバーバリア絶縁膜を省略した構造の水素バリア壁１２５であっても、横方向からの水素の侵入に対して十分なバリア性を有するといえる。
【００５６】
（第３の実施形態）
第３の実施形態の強誘電体記憶装置の断面構造の一例を図１６に示す。本実施形態は、第１の水素バリア膜を省略し、水素バリア壁１２５−３（第２の水素バリア膜５０）を水素バリア性を有するコンタクトプラグ３４Ｂ，５８Ｂで形成し、さらに、第３の水素バリア膜５２を第１の配線の上方に形成した構造を備えた強誘電体記憶装置である。本実施形態では、第１の水素バリア膜を省略しているが、強誘電体キャパシタ４０の下部電極４２を水素バリア性を有する材料４２−１を含む多層構造とすることによって、下からの水素バリア性を高めている。
【００５７】
本実施形態では、第２の実施形態と同様に、水素バリア壁１２５−３を形成するために追加の工程を必要とせず、プロセスを簡略化することができる。
【００５８】
本実施形態の半導体記憶装置の製造プロセスの一例を図１７から図２１に示した工程断面図を用いて説明する。
【００５９】
（１）始めに、図１７に示したように、シリコン基板１０にＭＯＳトランジスタ２０を形成し、第１の層間絶縁膜２８で平坦化して第１の絶縁膜３２を形成する。
【００６０】
ＭＯＳトランジスタ２０の形成方法は、第１の実施形態と同じであるため、説明を省略する。図１７を参照して、ＭＯＳトランジスタ２０上の全面に第１の層間絶縁膜２８を堆積し、その後、例えば、ＣＭＰにより平坦化する。そして、第１の層間絶縁膜２８上の全面に第１の絶縁膜３２を堆積して、図１７に示した構造を形成できる。
【００６１】
（２）次に、図１８に示したように、第１及び第２のコンタクトプラグ３４，３６並びに第１のバリアコンタクトプラグ３４Ｂを形成する。
【００６２】
図１８を参照して、第１の絶縁膜３２及び第１の層間絶縁膜２８中に、ソース／ドレイン２６に達する第１及び第２のコンタクトホール３４ｈ、３６ｈをリソグラフィ及びエッチングにより形成する。同時に、強誘電体キャパシタセルアレイ領域１２０Ａの周囲に堀状のシリコン基板１０に達する第１のバリアコンタクトトレンチ３４Ｂｔを形成する。これらの第１及び第２のコンタクトホール３４ｈ、３６ｈ、並びに第１のバリアコンタクトトレンチ３４Ｂｔを埋めるようにコンタクトプラグ材料３４ｍ，３６ｍを堆積する。コンタクトプラグ材料としては、水素バリア性に優れたＴｉＡｌＮ，ＴｉＡｌ，Ａｌ若しくはＷ、あるいはこれらの積層膜を使用することができる。そして表面に堆積したコンタクトプラグ材料３４ｍ，３６ｍを、例えば、第１の絶縁膜３２をストッパとしてＣＭＰで除去して、第１及び第２のコンタクトプラグ３４、３６並びに第１のバリアコンタクトプラグ３４Ｂを形成する。このようにして、図１８に示したように第１及び第２のコンタクトプラグ３４、３６、並びに壁状の第１のバリアコンタクトプラグ３４Ｂを形成できる。
【００６３】
（３）次に、図１９（ａ）に示したように、第１のコンタクトプラグ３４上に強誘電体キャパシタ４０を形成する。
【００６４】
図１９（ａ）を参照して、第１の絶縁膜３２上を含む全面に強誘電体キャパシタ４０の下部電極４２材料を堆積する。下部電極４２は、水素バリア性の高い、例えば、ＴｉＡｌＮ若しくはＴｉＮを最下層に形成し、その上に下部電極に通常用いられている、例えば、Ｉｒ，ＩｒＯ２，Ｐｔ，ＳｒＲｕＯを形成した積層膜とすることが好ましい。具体的には、図１９（ｂ）の拡大図に一例を示したように、例えば、ＴｉＡｌＮ４２−１，Ｉｒ４２−２，ＩｒＯ２４２−３，Ｐｔ４２−４及びＳｒＲｕＯ４２−５の積層膜を使用することができる。下部電極４２の上に、強誘電体膜４４及び上部電極４６となる材料を順に堆積する。強誘電体膜４４、上部電極４６は、第１の実施形態と同様の材料を使用することができる。その後、上部電極４６、強誘電体膜４４及び下部電極４２を１つのマスクでリソグラフィ及びエッチングにより加工して、第１のコンタクトプラグ３４に接続する強誘電体キャパシタ４０を形成する。
【００６５】
そして、強誘電体キャパシタ４０をカバーバリア絶縁膜７０で覆う。カバーバリア絶縁膜７０として、例えば、水素に対するバリア性を有するＡｌ２Ｏ３、ＳｉＮを使用することができる。なお、このカバーバリア絶縁膜７０は、第２の実施形態と同様に省略することができる。
【００６６】
（４）次に、図２０に示したように、強誘電体キャパシタ４０を第２の層間絶縁膜４８で平坦化して、強誘電体キャパシタ４０の上部電極４６に接続する第３のコンタクトプラグ５６及び第２のコンタクトプラグ３６に接続する第４のコンタクトプラグ５８を形成する。第４のコンタクトプラグ５８を形成すると同時に、強誘電体キャパシタセルアレイ１２０の周囲を囲む第１のバリアコンタクトプラグ３４Ｂに接続する壁状の第２のバリアコンタクトプラグ５８Ｂを形成する。
【００６７】
図２０を参照して、強誘電体キャパシタ４０間を埋めるように第２の層間絶縁膜４８を厚く堆積する。第２の層間絶縁膜４８としては、低温で等方的に堆積できる、例えば、ＴＥＯＳ−Ｏ３を用いて形成したＣＶＤ−ＳｉＯ２膜を使用できる。そして、第２の層間絶縁膜４８を、例えば、カバーバリア絶縁膜７０をストッパとしてＣＭＰにより平坦化する。第２の層間絶縁膜４８上の全面に第３の層間絶縁膜５４を堆積する。強誘電体キャパシタ４０上の第３の層間絶縁膜５４及び第２の層間絶縁膜４８にリソグラフィ及びエッチングにより第３のコンタクトホール５６ｈを形成する。同様に、第２のコンタクトプラグ３６上の第３の層間絶縁膜５４及び第２の層間絶縁膜４８中にリソグラフィ及びエッチングにより第４のコンタクトホール５８ｈを形成する。第４のコンタクトホール５８ｈの形成と同時に強誘電体キャパシタセルアレイ１２０の周囲を囲む壁状の第１のバリアコンタクトプラグ３４Ｂ上に、堀状の第２のバリアコンタクトトレンチ５８Ｂｔを形成する。第３及び第４のコンタクトホール５６ｈ、５８ｈ及び第２のバリアコンタクトトレンチ５８Ｂｔを埋めるようにコンタクトプラグ材料を全面に堆積する。コンタクトプラグ材料として、上記の第１及び第２のコンタクトプラグ３４，３６材料を使用することができる。表面に堆積したコンタクトプラグ材料を、例えば、第３の層間絶縁膜５４をストッパとしてＣＭＰにより除去する。
【００６８】
このようにして、図２０に示した、第３及び第４のコンタクトプラグ５６，５８及び第２のコンタクトプラグ５８Ｂを形成することができる。
【００６９】
（５）次に、図２１に示したように、第３及び第４のコンタクトプラグ５６，５８を接続する第１の配線６０を形成し、第１の配線６０上に第３の水素バリア膜５２を形成して、強誘電体キャパシタセルアレイ１２０を水素バリア膜で覆う。
【００７０】
図２１を参照して、第３の層間絶縁膜５４上を含む全面に、第１の配線材料（６０ｍ）を堆積する。第１の配線材料６０ｍとして、上記のコンタクトプラグ材料を使用することができる。この第１の配線材料６０ｍをリソグラフィ及びエッチングによりパターニングして第１の配線６０を形成する。同時に、強誘電体キャパシタセルアレイ１２０を囲んで形成した壁状の第２のバリアコンタクトプラグ５８上に第１のバリア配線６０Ｂを形成する。このようにして、強誘電体キャパシタセルアレイ１２０を囲む壁状の第１のバリアコンタクトプラグ３４Ｂ、第２のバリアコンタクトプラグ５８Ｂ及び第１のバリア配線６０Ｂからなる水素バリア壁１２５−３（第２の水素バリア膜５０）を形成できる。
【００７１】
さらに、第１の配線６０間を埋めるために第４の層間絶縁膜６２を堆積し、例えば、ＣＭＰにより平坦化して第１の配線６０間を第４の層間絶縁膜６２で埋め、第１の配線６０の表面を露出させる。
【００７２】
次に、第１の配線６０及び第４の層間絶縁膜６２上の全面に第３の水素バリア膜５２を第１の配線６０及び第１のバリア配線６０Ｂに接するように形成する。強誘電体キャパシタセルアレイ１２０の外側の領域の第３の水素バリア膜５２をリソグラフィ及びエッチングにより除去する。このようにして形成した第３の水素バリア膜５２は、水素バリア壁１２５−３の上面である第１のバリア配線６０Ｂと強誘電体キャパシタセルアレイ１２０の周囲で隙間なく接する。
【００７３】
このようにして、図２１に示した本実施形態の強誘電体キャパシタセルアレイ１２０を完成する。
【００７４】
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体記憶装置を含む半導体装置を完成する。
【００７５】
本実施形態の水素バリア壁１２５−３は、水素バリア性を有する材料により構成されるため、横方向からの水素の侵入に対して高いバリア性を有する。さらに、バリアコンタクトプラグ及びバリア配線の周囲をＡｌ２Ｏ３若しくはＳｉＮで覆って、水素に対するバリア性をより高めることができる。また、水素バリア壁１２５−３が、バリアコンタクトプラグから構成されるため、バリア強誘電体キャパシタで形成する場合よりも面積を縮小できる。
【００７６】
これまでに説明したように本実施形態は、横方向からの水素の侵入に対しても他の方向からの水素の侵入に対してと同等以上のバリア性の優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【００７７】
（第１、第２及び第３の実施形態の変形例）
第１から第３の実施形態は、種々の変形をして実施することができる。上記の実施形態の中で、３種類の第１の水素バリア膜３０の形成、３種類の第２の水素バリア膜５０、すなわち水素バリア壁１２５の構造、及び２種類の第３の水素バリア膜５２の形成位置を説明してきた。
【００７８】
具体的には、第１の水素バリア膜３０は、ＭＯＳトランジスタ２０上に形成する、強誘電体キャパシタ４０直下に形成する、若しくは第１の水素バリア膜３０を使用しないことができる。第２の水素バリア膜５０、すなわち水素バリア壁１２５は、水素バリア材料、バリア強誘電体キャパシタ４０Ｂ、若しくはバリアコンタクトプラグ３４Ｂ，５８Ｂ及びバリア配線６０Ｂで形成することができる。第３の水素バリア膜５２は、強誘電体キャパシタ４０上、若しくは第１の配線６０上に形成することができる。
【００７９】
これらの組み合わせは、上記に説明した実施形態に限定されることなく、強誘電体キャパシタアレイ１２０を隙間なく囲んで水素バリア膜を形成するという条件の下で、任意に組み合わせることができる。全ての組み合わせを列挙しないが、その一例を図２２に示す。この変形例は、第１の水素バリア膜３０を第１の実施形態のようにＭＯＳトランジスタ２０上に形成し、水素バリア壁１２５（第２の水素バリア膜５０）を第２の実施形態のようにバリア強誘電体キャパシタ４０Ｂ、バリアコンタクトプラグ３４Ｂ，５６Ｂ及びバリア配線６０Ｂで形成し、そして第３の水素バリア膜５２を第３の実施形態のように第１の配線６０上に形成する組み合わせである。
【００８０】
各水素バリア膜の組み合わせ以外に、水素バリア壁１２５（第２の水素バリア膜５０）を形成する場所を１個の強誘電体キャパシタセルアレイ１２０を取り囲むように形成することから変形して実施することができる。その一例を第４及び第５の実施形態に示す。
【００８１】
（第４の実施形態）
第４の実施形態は、強誘電体キャパシタセルアレイ１２０、カラム制御回路１３０、ロー制御回路１４０、及びメモリ駆動回路１５０を具備する強誘電体記憶装置４００である。本実施形態では、水素バリア壁１２５を複数の強誘電体キャパシタセルアレイ１２０、複数のカラム制御回路１３０及びロー制御回路１４０を囲むように形成している。
【００８２】
本実施形態の半導体装置４００の平面図の一例を図２３に示す。本実施形態の半導体装置４００は、上下に置かれた強誘電体記憶装置のメモリ駆動回路１５０の間に配置された、全ての複数の強誘電体キャパシタセルアレイ１２０、複数のカラム制御回路１３０及びロー制御回路１４０を囲んで水素バリア壁１２５が、形成される。第１、第２及び第３の水素バリア膜は、上記の第１から第３の実施形態及びその変形例で説明したものの任意の組み合わせによって形成することができる。
【００８３】
このように水素バリア壁１２５を配置することによって、個々の強誘電体キャパシタセルアレイ１２０を水素バリア壁１２５で囲んだ第１から第３の実施形態に比べて、強誘電体キャパシタセルアレイ１２０とカラム及びロー制御回路１３０，１４０との間の距離を小さくすることができる。その結果、半導体装置４００の大きさを小さくすることができる。
【００８４】
（第５の実施形態）
第５の実施形態は、強誘電体記憶装置１１０と論理装置を含む周辺回路１９０とを具備する半導体装置５００において、強誘電体記憶装置１１０部分全体を囲んで水素バリア壁１２５を形成したものである。
【００８５】
本実施形態の半導体装置５００の平面図の一例を図２４に示す。本実施形態の半導体装置５００の強誘電体記憶装置１１０部は、複数の強誘電体キャパシタセルアレイ１２０、複数のカラム制御回路１３０及びロー制御回路１４０及びメモリ駆動回路１５０を具備する。本実施形態では、水素バリア壁１２５は、強誘電体記憶装置１１０部の全ての強誘電体キャパシタセルアレイ１２０、カラム制御回路１３０、ロー制御回路１４０及びメモリ駆動回路１５０を囲んで形成される。第１、第２及び第３の水素バリア膜は、第４の実施形態と同様に、上記の第１から第３の実施形態及びその変形例で説明したものの任意の組み合わせによって形成することができる。
【００８６】
このように水素バリア壁１２５を配置することによって、第４の実施形態の場合と同様に、個々の強誘電体キャパシタセルアレイ１２０を水素バリア壁１２５で囲んだ第１から第３の実施形態に比べて、強誘電体キャパシタセルアレイ１２０とカラム及びロー制御回路１３０，１４０との間の距離を小さくすることができる。その結果、強誘電体記憶装置部分の大きさを小さくでき、半導体装置５００を小さくできる。
【００８７】
これまでに説明したように、本発明によれば、横方向からの水素の侵入に対するバリア性が他の方向からの水素の侵入に対するバリア性と同等以上に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【００８８】
本発明の各水素バリア膜の材料、形成場所、及びその応用は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００８９】
【図１】図１は、本発明の第１の実施形態の概要を説明するための図であり、（ａ）は、強誘電体記憶装置を備えた半導体装置の平面図であり、（ｂ）は、強誘電体記憶装置を構成する１つの強誘電体キャパシタセルアレイの拡大図であり、（ｃ）は、（ｂ）に切断線１Ｃ−１Ｃで示した断面図である。
【図２】図２は、本発明の第１の実施形態の半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図３】図３は、図２に続く第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図４】図４は、図３に続く第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図５】図５は、図４に続く第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図６】図６は、図５に続く第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図７】図７は、図６に続く第１の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図８】図８は、第１の実施形態の変形例による半導体装置の一例を説明するために示す断面図である。
【図９】図９は、本発明の第２の実施形態による半導体装置の一例を説明するために示す断面図である。
【図１０】図１０は、本発明の第２の実施形態の半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１１】図１１は、図１０に続く第２の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１２】図１２は、図１１に続く第２の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１３】図１３は、図１２に続く第２の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１４】図１４は、図１３に続く第２の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１５】図１５は、第２の実施形態の変形例による半導体装置の一例を説明するために示す断面図である。
【図１６】図１６は、本発明の第３の実施形態による半導体装置の一例を説明するために示す断面図である。
【図１７】図１７は、本発明の第３の実施形態の半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１８】図１８は、図１７に続く第３の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図１９】図１９（ａ）は、図１８に続く第３の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図であり、（ｂ）は、強誘電体キャパシタの拡大図である。
【図２０】図２０は、図１９（ａ）に続く第３の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図２１】図２１は、図２０に続く第３の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図２２】図２２は、本発明の第１から第３の実施形態の変形例による半導体装置の一例を説明するために示す断面図である。
【図２３】図２３は、本発明の第４の実施形態の一例を説明するために示す強誘電体記憶装置の平面図である。
【図２４】図２４は、本発明の第５の実施形態の一例を説明するために示す強誘電体記憶装置を備えた半導体装置の平面図である。
【符号の説明】
【００９０】
１０…シリコン基板，１２…素子分離，２０…ＭＯＳトランジスタ，２２…ゲート絶縁膜，２４…ゲート電極，２６…ソース／ドレイン，２８…第１の層間絶縁膜，３０…第１の水素バリア膜，３２…第１の絶縁膜，３４…第１のコンタクトプラグ，３４Ｂ…第１のバリアコンタクトプラグ，３６…第２のコンタクトプラグ，４０…強誘電体キャパシタ，４０Ｂ…バリア強誘電体キャパシタ，４２…下部電極，４４…強誘電体膜，４６…上部電極，４８…第２の層間絶縁膜，５０…第２の水素バリア膜，５２…第３の水素バリア膜，５４…第３の層間絶縁膜，５６…第３のコンタクトプラグ，５８…第４のコンタクトプラグ，５８Ｂ…第２のバリアコンタクトプラグ，６０…第１の配線，６０Ｂ…第１のバリア配線，６２…第４の層間絶縁膜，７０…カバーバリア絶縁膜，１００…半導体装置，１１０…強誘電体記憶装置，１２０…強誘電体キャパシタセルアレイ，１２５…水素バリア壁，１３０…カラム制御回路，１４０…ロー制御回路，１５０…メモリ駆動回路，１９０…周辺回路。
【図１】
2006210704.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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