(57)【要約】【課題】プリチャージ又はスタンバイ区間の間コア電圧／２の電圧レベルに昇圧されているビットライン対を接地電圧レベルに制御し、ワードラインに流れる不要な漏洩電流を取り除くことができるようにする。【解決手段】ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、プリチャージ区間の間、前記駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、前記ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子とを備える。【選択図】図３
2006120301.tif 000002
【特許請求の範囲】
【請求項１】
ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、
プリチャージ区間の間、前記駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、前記ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。
【請求項２】
アクティブモード時、前記駆動制御信号が活性化されてセンスアンプの動作有効区間の間、前記ビットラインをビットラインプリチャージ電圧レベルに制御することを特徴とする請求項１に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項３】
前記制御信号生成部は、前記ブロック選択信号の活性化時に前記駆動制御信号をローで出力する駆動素子と、
前記駆動素子の出力を反転するインバータと、
を備えることを特徴とする請求項１に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項４】
前記駆動素子は、ロジックハイ信号と前記ブロック選択信号のＮＡＮＤ演算を行なうＮＡＮＤゲートであることを特徴とする請求項３に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項５】
前記複数個の電流遮断駆動素子のそれぞれは、接地電圧端と前記ビットラインとの間に連結され、ゲート端子を介して反転された前記駆動制御信号が印加されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項６】
前記ブロック選択信号に応じ選択された一つの当該ワードラインを基準に上／下に備えられた複数個のセンスアンプが駆動されることを特徴とする請求項１に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項７】
ブロック選択信号の組合せにより生成された駆動制御信号に応じリフレッシュが行なわれるブロックを検出するリフレッシュブロック検出部と、
スタンバイモード時に前記リフレッシュブロック検出部の出力を一定時間ラッチして出力する制御信号入力部と、
前記制御信号入力部の出力状態に従いリフレッシュ動作時にビットラインにビットラインプリチャージ電圧を供給し、前記スタンバイモード時前記ビットラインに接地電圧を供給する電圧制御部と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。
【請求項８】
リフレッシュ動作をカウンティングし特定のリフレッシュ区間で前記駆動制御信号を出力するリフレッシュカウンタと、
前記制御信号入力部の出力を一定時間ラッチしてＮ個の制御信号を出力するラッチ部と、  
前記Ｎ個の制御信号と特定のロジック信号の論理演算を行い、Ｎ＋１個の制御信号を前記電圧制御部に出力するロジック部と、を更に備えることを特徴とする請求項７に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項９】
前記Ｎ＋１個の制御信号に応じリフレッシュが行なわれるセルアレイブロックと、次のリフレッシュが行なわれるセルアレイブロックが活性化されることを特徴とする請求項８に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１０】
前記ロジック部は、前記特定のロジック信号と前記ラッチ部の出力のＮＡＮＤ演算を行なう複数個のＮＡＮＤゲートを備えることを特徴とする請求項８に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１１】
前記電圧制御部は複数個のビットライン電圧制御部を備え、前記複数個のビットライン電圧制御部のそれぞれは、
前記ロジック部の出力を非反転・遅延する第２のインバータ部と、
前記ロジック部の出力を反転・遅延する第３のインバータ部と、
前記第２のインバータ部の出力状態に従い前記ビットラインにビットラインプリチャージ電圧を供給する第１の駆動素子と、
前記第３のインバータ部の出力状態に従い前記ビットラインに接地電圧を供給する第２の駆動素子とを備えることを特徴とする請求項８に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１２】
前記制御信号入力部は、
前記リフレッシュブロック検出部から印加されるＮビットの出力信号を反転する第１のインバータ部と、
前記インバータ部の出力と特定レベルの信号と、前記スタンバイモード時に活性化されるスタンバイ信号の論理演算を行なう論理部と、  
アクティブ信号の活性化時、前記論理部の出力を一定時間ラッチする第１のラッチ部と、
を備えることを特徴とする請求項７に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１３】
前記第１の駆動素子と前記第２の駆動素子の共通連結ノードと連結され、ビットラインイコライジング信号の活性化時に前記ビットラインに前記プリチャージ電圧又は前記接地電圧を選択的に供給するビットラインプリチャージ部をさらに備えることを特徴とする請求項７に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１４】
ブロック選択信号を感知し選択されたセルアレイブロックの活性化の可否を制御するブロック検出部と、
前記ブロック検出部の出力と特定のロジック信号を組み合わせて当該セルアレイブロックを活性化させるための制御信号を出力するロジック部と、
前記ロジック部の出力状態に従いリフレッシュ動作時に前記セルアレイブロックのビットラインにビットラインプリチャージ電圧を供給し、前記スタンバイモード時に前記ビットラインに接地電圧を供給する電圧制御部と、
を備えることを特徴とする半導体メモリ素子の漏洩電流制御装置。
【請求項１５】
前記ロジック部は、前記ブロック検出部から印加されるＮ個の制御信号と前記特定のロジック信号の論理演算を行い、Ｎ＋１個の制御信号を前記電圧制御部に出力することを特徴とする請求項１４に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１６】
前記ロジック部は、前記特定のロジック信号と前記Ｎ個の制御信号のＮＡＮＤ演算を行なう複数個のＮＡＮＤゲートを備えることを特徴とする請求項１５に記載の半導体メモリ素子の漏洩電流制御装置。
【請求項１７】
前記電圧制御部は複数個のビットライン電圧制御部を備え、前記複数個のビットライン電圧制御部のそれぞれは、
前記ロジック部の出力を非反転・遅延する第１のインバータ部と、
前記ロジック部の出力を反転・遅延する第２のインバータ部と、
前記第１のインバータ部の出力状態に従い前記ビットラインにビットラインプリチャージ電圧を供給する第１の駆動素子と、
前記第２のインバータ部の出力状態に従い前記ビットラインに接地電圧を供給する第２の駆動素子と、
を備えることを特徴とする請求項１４に記載の半導体メモリ素子の漏洩電流制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の漏洩電流制御装置に関し、特にゲートレジデュー（Gate Residue）による工程欠陥の発生時に漏洩電流を効果的に取り除くことができるようにする技術である。
【背景技術】
【０００２】
半導体を利用した大部分のＤＲＡＭ工程（Plannar Process）ではゲートレジデュー工程欠陥が生じることになるが、このような欠陥により互いに異なるメタルをショートさせるブリッジ（Bridge）現象が発生することになる。
【０００３】
結局、このようなメタル間のブリッジ現象により不要な電流経路が生成されメモリの電力消耗を増加させることにより製品の性能を劣化させることになるという問題点がある。図１及び図２は、このようなゲートレジデュー工程欠陥による漏洩電流の経路を説明するための図である。半導体メモリ素子は、ゲートレジデュー現象によりワードラインＷＬとビットラインＢＬが抵抗ＲとキャパシタＣに連結される。そして、半導体メモリ素子がプリチャージされる区間の間ワードラインＷＬは接地電圧レベルに遷移し、ビットラインＢＬはコア電圧／２（ビットラインプリチャージ電圧ＶＢＬＰ）レベルの状態を維持する。
【０００４】
ところが、このような状態が長時間続く場合ビットラインＢＬからワードラインＷＬに電流経路が形成され不要な電流が消耗されるという問題点がある。このような工程欠陥は、半導体メモリ素子の線幅がさらに微細化されるに伴い純粋な工程上の補完だけで解決するのが困難になる。
【０００５】
特に、低電力メモリ製品のスタンバイモード時には最大限少ない電力消耗のためデータを維持するための最小限のリフレッシュ動作を行なわなければならない。ところが、このような低電力メモリ製品のスタンバイモード時ゲートレジデュー現象による漏洩電流が生じる場合、不要な電流が消耗されるという問題点がある。
【特許文献１】米国特許公開第２００５００１８５２０Ａ１号明細書号公報
【特許文献２】日本特開平０７−２７２４８３号公報
【特許文献３】日本特開平０６−０４４８００号公報
【特許文献４】日本特開２００３−１８８３５１号公報
【特許文献５】日本特開平１０−３３５５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記のような問題点を解決するため案出されたもので、特に、プリチャージ又はスタンバイ区間の間コア電圧／２の電圧レベルに昇圧されているビットライン対を接地電圧レベルに制御し、ワードラインに流れる不要な漏洩電流を取り除くことができるようにするのにその目的がある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体メモリ素子の漏洩電流制御装置は、ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、プリチャージ区間の間駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子とを備えることを特徴とする。
【０００８】
そして、本発明はブロック選択信号の組合せにより生成された駆動制御信号に応じリフレッシュが行なわれるブロックを検出するリフレッシュブロック検出部と、スタンバイモード時にリフレッシュブロック検出部の出力を一定時間ラッチして出力する制御信号入力部と、制御信号入力部の出力状態に従いリフレッシュ動作時にビットラインにビットラインプリチャージ電圧を供給し、スタンバイモード時に前記ビットラインに接地電圧を供給する電圧制御部とを備えることを特徴とする。
【０００９】
さらに、本発明はブロック選択信号を感知して選択されたセルアレイブロックの活性化の可否を制御するブロック検出部と、ブロック検出部の出力と特定のロジック信号を組み合わせて当該セルアレイブロックを活性化させるための制御信号を出力するロジック部とロジック部の出力状態に従いリフレッシュ動作時にセルアレイブロックのビットラインにビットラインプリチャージ電圧を供給し、スタンバイモード時に前記ビットラインに接地電圧を供給する電圧制御部とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明は半導体を利用した全ての製品に適用され、メモリコアの構造的な変更なくゲートレジデュー現象によるメモリの性能劣化を改善し、スタンバイモード時に不要な電流及び電力の消耗を低減することにより製品の性能を向上させるようにする。
【発明を実施するための最良の形態】
【００１１】
以下、図を参照して本発明の実施の形態に対し詳しく説明する。
【００１２】
図３は、本発明に係る半導体メモリ素子の漏洩電流制御装置に関する回路図である。本発明は制御信号生成部１０、サブワードライン駆動部２０、センスアンプＳＡ及び複数個の電流遮断駆動素子３０〜３５を備える。
【００１３】
その詳細な構成を検討してみれば、制御信号生成部１０はＮＡＮＤゲートＮＤ１、ＮＤ２とインバータＩＶ１〜ＩＶ３を備える。
【００１４】
ここで、ＮＡＮＤゲートＮＤ１はロジックハイの信号とブロック選択信号ＢＳＳのＮＡＮＤ演算を行なって駆動制御信号ＧＴＲＳＤを出力する。インバータＩＶ１、ＩＶ２は駆動制御信号ＧＴＲＳＤを反転する。そして、ＮＡＮＤゲートＮＤ２はロジックハイの信号とブッロク選択信号ＢＳＳのＮＡＮＤ演算を行なって駆動制御信号ＧＴＲＳＤを出力する。インバータＩＶ３は駆動制御信号ＧＴＲＳＤを反転する。
【００１５】
そして、複数個の電流遮断駆動素子３０〜３５はビットライン対ＢＬ、ＢＬＢと接地電圧端との間にそれぞれ連結され、ゲート端子を介しインバータＩＶ１〜ＩＶ３の出力が印加される複数個のＮＭＯＳトランジスタを備える。
【００１６】
このような構造を有する本発明の動作過程を図４の波形図及び図５のシミュレーション図を参照して説明する。
【００１７】
先ず、ビットライン対ＢＬ、ＢＬＢはワードラインＷＬがアクティブされる前にビットラインプリチャージ電圧（コア電圧ＶＣＯＲＥ／２）レベルにプリチャージされる。
【００１８】
そして、該当するワードラインＷＬがアクティブされる場合ワードラインＷＬがデコーディングされるより相対的に速いブロック選択信号ＢＳＳがローとなる。これに伴い、ＮＡＮＤゲートＮＤ１、ＮＤ２の出力である駆動制御信号ＧＴＲＳＤがセンスアンプＳＡの有効区間のあいだハイとなる。
【００１９】
従って、インバータＩＶ１〜ＩＶ３の出力がローとなり全ての電流遮断駆動素子３０〜３５がターンオフ状態を維持する。これに伴い、アクティブ区間のあいだビットライン対ＢＬ，ＢＬＢがビットラインプリチャージ電圧ＶＢＬＰ（コア電圧／２）レベルにプリチャージされて一般のメモリ動作をそのまま行なう。
【００２０】
即ち、ブロック選択信号ＢＳＳにより選択された一つの当該ワードラインＷＬを中心に上／下に存在するセンスアンプＳＡは、コンベンショナル信号ＣＳ（Conventional Signal）により駆動される。
【００２１】
その反面、該当するワードラインＷＬのアクティブ動作が終了すればブロック選択信号ＢＳＳがハイとなる。そして、ＮＡＮＤゲートＮＤ１、ＮＤ２の出力である駆動制御信号ＧＴＲＳＤがローに遷移される。
【００２２】
従って、インバータＩＶ１〜ＩＶ３の出力がハイとなり全ての電流遮断駆動素子３０〜３５がターンオンされる。これに伴い、ゲートレジデュー現像が発生したセルアレイのビットライン対ＢＬ、ＢＬＢが接地電圧レベルになり不要な電流の漏洩経路を遮断する。
【００２３】
結局、本発明はアクティブ区間の間コアと連結されているビットラインＢＬにビットラインプリチャージ電圧ＶＢＬＰ（コア電圧／２）を供給し、プリチャージ区間のあいだビットラインＢＬに接地電圧を供給するようにする。これに伴い、セルＣからワードラインＷＬを介しサブホール（Subhole）に位置したサブワードライン駆動部２０に流れる漏洩電流の経路を遮断することができるようにする。
【００２４】
一方、図６は、本発明に係る半導体メモリ素子の漏洩電流制御装置に関する他の実施の形態を示す図である。
【００２５】
本発明は、リフレッシュカウンタ４０、リフレッシュブロック検出部５０、制御信号入力部６０、ラッチ部７０、ロジック部８０及び電圧制御部９０を備える。
【００２６】
ここで、リフレッシュカウンタ４０はリフレッシュカウンティングを行いワードライン、ブロック選択及びバンク選択信号を組み合わせた駆動制御信号ＧＴＲＳＤをリフレッシュブロック検出部５０に出力する。このとき、駆動制御信号ＧＴＲＳＤはワードラインＷＬを発生させる信号等がデコーディングされる時間より相対的に速いため、この信号を利用して電圧制御部９０の駆動を制御することになる。そして、リフレッシュブロック検出部５０は駆動制御信号ＧＴＲＳＤに応じリフレッシュが行なわれるブロックを検出してｎビットの制御信号を出力する。
【００２７】
制御信号入力部６０は複数個のインバータＩＶ４〜ＩＶ８、複数個のＮＡＮＤゲートＮＤ３〜ＮＤ８及び複数個のラッチＲ１〜Ｒ６を備える。
【００２８】
ここで、複数個のインバータＩＶ４〜ＩＶ８はリフレッシュブロック検出部５０から印加されるｎビットの制御信号を反転する。そして、複数個のＮＡＮＤゲートＮＤ３〜ＮＤ８は複数個のインバータＩＶ４〜ＩＶ８の出力とスタンバイ信号ＳＴＢＹのＮＡＮＤ演算を行なう。さらに、複数個のランチＲ１〜Ｒ６はアクティブ信号ＡＣＴに応じ複数個のＮＡＮＤゲートＮＤ３〜ＮＤ８の出力を一定時間の間ラッチする。
【００２９】
このような制御信号入力部６０はアクティブ信号ＡＣＴが「０」で、スタンバイ信号ＳＴＢＹが「０」である場合その動作がオフとなる。そして、アクティブ信号ＡＣＴが「０」で、スタンバイ信号ＳＴＢＹが「１」である場合その動作が活性化される。さらに、アクティブ信号ＡＣＴが「１」で、スタンバイ信号ＳＴＢＹが「ドンケア（Don’t Care）」である場合その動作がオフとなる。
【００３０】
さらに、ラッチ部７０は複数個のラッチＲ７〜Ｒ１２を備え、制御信号の入力部６０の出力を一定時間の間ラッチする。そして、ロジック部８０はラッチ部７０の出力とロジックハイ信号のＮＡＮＤ演算を行なう。
【００３１】
さらに、電圧制御部９０は複数個のビットライン電圧制御部９１〜９６を備え、ロジック部８０の出力に従いビットラインプリチャージ電圧ＶＢＬＰを制御してセルアレイＦ０〜Ｆ４に選択的に出力する。
【００３２】
図７は、図６のビットライン電圧制御部９１〜９６に関する詳細な回路図である。ここで、複数個のビットライン電圧制御部９１〜９６はその構成が全部同一なので、本発明ではビットライン電圧制御部９１をその実施の形態として説明する。
【００３３】
ビットライン電圧制御部９１は、インバータＩＶ９〜ＩＶ１２とＮＭＯＳトランジスタＮ１、Ｎ２を備える。
【００３４】
ここで、インバータＩＶ９はＮＡＮＤゲートＮＤ９の出力を反転し、インバータＩＶ１０はインバータＩＶ９の出力を反転する。そして、インバータＩＶ１１、ＩＶ１２はインバータＩＶ９の出力を非反転・遅延する。
【００３５】
さらに、ＮＭＯＳトランジスタＮ１はビットラインプリチャージ電圧ＶＢＬＰ印加端と出力ノードＮＯＤＥとの間に連結され、ゲート端子を介しインバータＩＶ１０の出力が印加される。ＮＭＯＳトランジスタＮ２は、接地電圧ＶＳＳ印加端と出力ノードＮＯＤＥとの間に連結されてゲート端子を介しインバータＩＶ１２の出力が印加される。
【００３６】
このようなビットライン電圧制御部９１の出力ノードＮＯＤＥは、センスアンプＳＡのビットラインプリチャージ部１００に連結され、スタンバイモード時プリチャージ区間のあいだビットライン対ＢＬ、ＢＬＢを接地電圧ＶＳＳレベルに制御する。そして、ビットライン電圧制御部９１の出力ノードＮＯＤＥはプリチャージ部１０１に連結され、スタンバイモード時プリチャージ区間のあいだビットライン対ＢＬ、ＢＬＢを接地電圧ＶＳＳレベルに制御する。
【００３７】
このような構造を有する本発明の動作過程を説明する。
【００３８】
先ず、リフレッシュカウンタ４０はリフレッシュモード時リフレッシュ動作をカウンティングし、ブロック選択信号を組み合わせて生成された駆動制御信号ＧＴＲＳＤをセンスアンプＳＡの有効区間の間ハイで出力する。
【００３９】
そして、リフレッシュカウンタ４０はリフレッシュモード時に生成されたアドレスを利用して該当するブロックが順次アクセスされるようにし、ビットラインプリチャージ電圧ＶＢＬＰに昇圧させるブロックを予め設定する。このとき、リフレッシュカウンタ４０によりカウンティングされたリフレッシュブロックがＮ番目の場合、Ｎ＋１番目のブロックに予めビットラインプリチャージ電圧（コア電圧ＶＣＯＲＥ／２）を供給するようにする。
【００４０】
即ち、該当するワードラインＷＬがアクティブされる場合アクティブ信号ＡＣＴが「１」となり、スタンバイ信号ＳＴＢＹが「ドンケア（Don’t Care）」状態となり制御信号入力部６０の動作がオフ状態となる。これに伴い、メモリがノーマル動作モードに切り換えられる変換される場合、ビットラインプリチャージ電圧ＶＢＬＰの供給を中止し一般のメモリ動作をそのまま行なう。
【００４１】
その反面、ワードラインＷＬがアクティブされる以前にプリチャージ区間のあいだ駆動制御信号ＧＴＲＳＤはローに遷移する。そして、該当するワードラインＷＬのアクティブ動作が終了すればアクティブ信号ＡＣＴが「０」となり、スタンバイ信号ＳＴＢＹにより制御信号入力部６０の動作が制御される。即ち、スタンバイ信号ＳＴＢＹが「０」である場合その動作がオフとなり、スタンバイ信号ＳＴＢＹが「１」である場合その動作が活性化される。
【００４２】
従って、スタンバイモード時スタンバイ信号ＳＴＢＹが「１」となればラッチ部７０はロジック部８０にハイ信号を出力することになり、ロジック部８０は電圧制御部９０にロー信号を出力する。
【００４３】
次に、ビットライン電圧制御部９１はインバータＩＶ９、ＩＶ１１、ＩＶ１２の出力によりＮＭＯＳトランジスタＮ２がターンオンされる。これに伴い、ビットラインプリチャージ部１００のＮＭＯＳトランジスタＮ４、Ｎ５の共通連結ノードに接地電圧ＶＳＳを供給する。そして、プリチャージ部１０１ＮＭＯＳトランジスタＮ７、Ｎ８の共通連結ノードに接地電圧を供給する。
【００４４】
次に、ビットラインイコライジング信号ＢＬＥＱがハイとなればＮＭＯＳトランジスタＮ３〜Ｎ８がターンオンされ、ビットライン対ＢＬ、ＢＬＢは接地電圧レベルとなる。これに伴い、ゲートレジデュー現象が発生したセルアレイのビットライン対ＢＬ、ＢＬＢが接地電圧レベルとなり不要な電流の漏洩経路を遮断する。
【００４５】
一方、アクティブ信号ＡＣＴが「０」の状態でスタンバイ信号ＳＴＢＹが「０」である場合、制御信号動作部６０の動作がオフとなる。これに伴い、ラッチ部７０はロジック部８０にロー信号を出力することになり、ロジック部８０は電圧制御部９０にハイ信号を出力する。
【００４６】
次に、ビットライン電圧制御部９１はインバータＩＶ９、ＩＶ１０の出力によりＮＭＯＳトランジスタＮ１がターンオンされる。これに伴い、ビットラインプリチャージ部１００のＮＭＯＳトランジスタＮ４、Ｎ５の共通連結ノードにビットラインプリチャージ電圧（コア電圧ＶＣＯＲＥ／２）を供給する。そして、プリチャージ部１０１のＮＭＯＳトランジスタＮ７、Ｎ８の共通連結ノードにビットラインプリチャージ電圧（コア電圧ＶＣＯＲＥ／２）を供給する。
【００４７】
次に、ビットラインイコライジング信号ＢＬＥＱがハイとなればＮＭＯＳトランジスタＮ３〜Ｎ８がターンオンされ、ビットライン対ＢＬ、ＢＬＢはプリチャージ電圧（コア電圧ＶＣＯＲＥ／２）レベルにプリチャージされる。
【００４８】
結局 、第２実施形態ではスタンバイモード時リフレッシュが行なわれるブロックと次のリフレッシュが行なわれるブロックにのみ、ビットラインコアと連結されたビットラインＢＬにビットラインプリチャージ電圧ＶＢＬＰ（コア電圧／２）を供給する。そして、プリチャージ区間の間、残りのブロック等のビットラインＢＬに接地電圧を供給するようにする。
【００４９】
これに伴い、リフレッシュが行なわれない残りのブロック等がビットラインプリチャージ電圧ＶＢＬＰにより影響を受けないようにする。
【００５０】
一方、図８は本発明に係る半導体メモリ素子の漏洩電流制御装置に関するさらに他の実施の形態を示す図である。
【００５１】
本発明は、ブロック検出部１１０、ロジック部１２０及び電圧制御部１３０を備える。
【００５２】
ここで、ブロック検出部１１０は複数個のブロック選択信号感知部１１１〜１１４を備えてブロック選択信号ＢＳＳにより選択されたブロックの活性化の可否を制御する。そして、ロジック部１２０は複数個のＮＡＮＤゲートＮＤ１６〜ＮＤ２０を備え、ブロック検出部１１０の出力の論理演算を行なう。さらに、電圧制御部１３０は複数個のビットライン電圧制御部１３１〜１３５を備えるが、その詳細な構成は図７と同一なのでその詳細な構成の説明は省略する。
【００５３】
このような構成を有する図８に示した実施の形態は該当するワードラインＷＬがアクティブされる場合、ワードラインＷＬがデコーディングされるより相対的に速いブロック選択信号ＢＳＳを利用してビットライン電圧制御部１３０の動作を制御する。
【００５４】
これに伴い、アクティブ区間の間、ビットライン対ＢＬ、ＢＬＢがビットラインプリチャージ電圧ＶＢＬＰ（コア電圧／２）レベルにプリチャージされ、一般のメモリ動作をそのまま行なう。
【００５５】
即ち、ブロック選択信号ＢＳＳにより選択された一つの当該ワードラインＷＬを中心に、上／下に存在するセンスアンプＳＡはコンベンショナル信号ＣＳにより駆動される。
【００５６】
その反面、該当するワードラインＷＬのアクティブ動作が終了すればブロック選択信号ＢＳＳがハイとなり、ビットラインＢＬに接地電圧を供給するようにする。これに伴い、ゲートレジデュー現象が発生したセルアレイのビットライン対ＢＬ、ＢＬＢが接地電圧レベルとなり不要な電流の漏洩経路を遮断する。
【００５７】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００５８】
【図１】従来の半導体メモリ素子において漏洩電流の経路を説明するための図である。
【図２】従来の半導体メモリ素子において漏洩電流の経路を説明するための図である。
【図３】本発明に係る半導体メモリ素子の漏洩電流制御装置に関する回路図である。
【図４】本発明に係る半導体メモリ素子の漏洩電流制御装置の各制御信号に関する波形図である。
【図５】本発明に係る半導体メモリ素子の漏洩電流制御装置に関するシミュレーション図である。
【図６】本発明に係る半導体メモリ素子の漏洩電流制御装置に関する他の実施の形態を示す図である。
【図７】図６のビットライン電圧制御部に関する詳細な回路図である。
【図８】本発明に係る半導体メモリ素子の漏洩電流制御装置に関するさらに他の実施の形態を示す図である。
【符号の説明】
【００５９】
１０   制御信号生成部
２０   サブワードライン駆動部
３０、３１、３２、３３、３４、３５   電流遮断駆動素子
４０   リフレッシュカウンタ
５０   リフレッシュブロック検出部
６０   制御信号入力部
７０   ラッチ部
８０   ロジック部
９０   電圧制御部
９１、９２、９３、９４、９５、９６   ビットライン電圧制御部
１００   ビットラインプリチャージ部
１０１   プリチャージ部
【図１】
2006120301.tif 000003
【図２】
2006120301.tif 000004
【図３】
2006120301.tif 000005
【図４】
2006120301.tif 000006
【図５】
2006120301.tif 000007
【図６】
2006120301.tif 000008
【図７】
2006120301.tif 000009
【図８】
2006120301.tif 000010