(57)【要約】      （修正有）【課題】  強誘電体層又は高誘電体層よりなる容量絶縁層を用いたキャパシタにおいて、下部電極と電気的に接続するプラグに形成されるシームによって、キャパシタの特性が劣化しない構造を実現する。【解決手段】  半導体記憶装置は、半導体基板(1)の上に形成された絶縁層(5,11)と、絶縁層(5,11)中に形成された第１のホール(12)の内部に形成された第１のプラグ(15)と、絶縁層(5,11)の上に形成され、第１のホール(12)と連通する第２のホール(18)を有する絶縁性の第１の水素バリア層(17)と、第２のホール(18)の内部に形成された導電性の第２の水素バリア層よりなる第２のプラグ(19)と、第１の水素バリア層(17)及び第２のプラグ(19との上に、下から順に形成された下部電極(20)、容量絶縁層(22)、及び上部電極(23)とを備える。第１のプラグ(15)の内部には、シーム(16)が形成されており、該シーム(16)の少なくとも一部には、絶縁性材料(17a)が埋め込まれている。【選択図】  図１
2006210634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された絶縁層と、
前記絶縁層中に形成された第１のホールの内部に形成された第１のプラグと、
前記絶縁層の上に形成され、前記第１のホールと連通する第２のホールを有する絶縁性の第１の水素バリア層と、
前記第２のホールの内部に形成された導電性の第２の水素バリア層よりなる第２のプラグと、
前記第１の水素バリア層及び前記第２のプラグの上に、下から順に形成された下部電極、容量絶縁層、及び上部電極とを備え、
前記第１のプラグの内部には、シームが形成されており、該シームの少なくとも一部には、絶縁性材料が埋め込まれていることを特徴とする半導体記憶装置。
【請求項２】
前記絶縁性材料は、前記第１の水素バリア層を構成する材料と同じ材料であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のホールの内壁に沿うようにバリアメタル層がさらに形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第２のホールの径は、前記第１の水素バリア層の層厚と同一又はそれ以上であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１の水素バリア層は、窒化シリコンよりなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
【請求項６】
半導体基板の上に絶縁層を形成する工程と、
前記絶縁層中に第１のホールを形成する工程と、
前記絶縁層の上及び前記第１のホールの内部に導電層を形成する工程と、
前記導電層における前記第１のホールの外部に存在する部分を除去して、前記第１のホールの内部に前記導電層よりなる第１のプラグを形成する工程と、
前記絶縁層及び前記第１のプラグの上に、絶縁性の第１の水素バリア層を形成する工程と、
前記第１の水素バリア層中に、前記第１のプラグの上面に達する第２のホールを形成する工程と、
前記第１の水素バリア層の上及び前記第２のホールの内部に、導電性の第２の水素バリア層を堆積する工程と、
前記第２の水素バリア層における前記第１の水素バリア層の上面よりも上に存在している部分を除去することにより、前記第１の水素バリア層の上面を露出させると共に、前記第２の水素バリア層における前記第２のホールの内部に残存する部分の上面の位置が前記第１の水素バリア層の上面に対して面一であるか又は下方に位置するように、前記第２の水素バリア層よりなる第２のプラグを形成する工程と、
前記第１の水素バリア層及び前記第２のプラグの上に、下部電極、容量絶縁層及び上部電極を下から順に形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記第１の水素バリア層を形成する工程は、前記第１のプラグの内部に形成されたシームの少なくとも一部に、前記第１の水素バリア層を構成する材料を埋め込む工程を含むことを特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１のホールを形成する工程よりも後であって前記第１のプラグを形成する工程よりも前に、前記第１の絶縁層の上及び前記第１のホールの内壁にバリアメタル層を形成する工程をさらに備え、
前記第１のプラグを形成する工程は、前記導電層及び前記バリアメタル層における前記第１のホールの外部に存在している部分を除去する工程を含むことを特徴とする請求項６又は７に記載の半導体記憶装置の製造方法。
【請求項９】
前記第２のホールを形成する工程は、開口径が前記第１の水素バリア層の層厚と同一又はそれ以上となるように、前記第２のホールを形成する工程を含むことを特徴とする請求項６〜８のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１の水素バリア層は、窒化シリコンよりなることを特徴とする請求項７〜９のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体キャパシタを含む半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年のメモリデバイスのＦｅＲＡＭでは、キャパシタの下方に位置するタングステンよりなるプラグ（Ｗプラグ）の酸化防止を実現する構造が採用されている。
【０００３】
以下に、前記構造が採用された従来の半導体記憶装置及びその製造方法について、図４（ａ）〜（ｃ）並びに図５（ａ）及び（ｂ）を参照しながら説明する。
【０００４】
まず、図４（ａ）に示すように、半導体基板１０１上における素子分離領域２によって区画された素子形成領域に、ゲート絶縁層１０３ａを介してゲート電極１０３ｂを形成した後に、該ゲート電極１０３ｂを注入マスクとして用いて、半導体基板１０１の表層部に不純物拡散領域１０４を形成する。続いて、半導体基板１０１の全面に、ゲート絶縁層１０３ａ及びゲート電極１０３ｂを覆うように絶縁層１０５を堆積した後に、ＣＭＰ法によって絶縁層１０５の表面を平坦化する。続いて、絶縁層１０５中に、不純物拡散領域１０４に到達するホール１０６を形成した後に、絶縁層１０５の上及びホール１０６の側壁部及び底部に沿うようにバリアメタル層形成材料１０７ａを堆積し、さらに、ブランケットＣＶＤ法により、バリアメタル層形成材料１０７ａの上に、ホール１０６の内部を埋め込むように、タングステン層形成材料１０８ａを堆積する。
【０００５】
次に、図４（ｂ）に示すように、ＣＭＰ（Chemical  Mechanical  Polishing）又はエッチバックにより、バリアメタル層形成材料１０７ａ及びタングステン層形成材料１０８ａにおけるホール１０６の外部に存在する部分を除去することにより、ホール１０６の内部に、バリアメタル層１０７及びタングステン層１０８よりなるプラグ１０９を形成する。なお、ホール１０６の内部におけるプラグ１０９の上部には、エッチング等によって、凹部１１０が形成されている。
【０００６】
次に、図４（ｃ）に示すように、絶縁層１０５の上及び凹部１１０の内部に、ＴｉＮ等よりなるコンタクトメタル層形成材料１１１ａを堆積する。
【０００７】
次に、図５（ａ）に示すように、ＣＭＰ又はエッチバックにより、コンタクトメタル層形成材料１１１ａにおける凹部１１０の外部に存在している部分を除去して、凹部１１０の内部にのみに、コンタクトメタル層形成材料１１１ａよりなるコンタクトメタル層１１１を形成する。
【０００８】
次に、図５（ｂ）に示すように、絶縁層１０５及びコンタクトメタル層１１１の上に、下から順に、酸化イリジウム層１１２ａ／イリジウム層１１２ｂ／酸化イリジウム層１１２ｃ／Ｐｔ層１１２ｄよりなる積層構造の下部電極１１２を形成した後に、絶縁層１０５の上に、下部電極１１２の側面を覆うように埋込絶縁層１１３を形成する。続いて、下部電極１１２及び埋込絶縁層１１３の上に、下から順に強誘電体層１１４及び上部電極１１５を形成する。以上で説明した従来の半導体記憶装置の製造方法により、図５（ｂ）に示す従来の半導体記憶装置の構造が実現される。
【特許文献１】特開２００１−２８４５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、メモリデバイスの構造として、大容量化及び微細化の要求が高まる中、プラグ１０９の高アスペクト化に伴い、ホール１０６の内部に埋め込まれたタングステン層１０８に形成されるシーム１１６が、ホール１０６の上部の凹部１１０を形成する際に、プラグ１０９の上面に大きな穴として露出されることになる。凹部１１０の形成後、コンタクトメタル層１１１を構成するコンタクトメタル層形成材料１１１ａを堆積する工程、さらには下部電極１０９を構成する下部電極形成材料を堆積する工程を行なうが、これらの工程では、スパッタ法が用いられるので、シーム１１６の穴の部分には、コンタクトメタル層形成材料１１１ａ又は下部電極形成材料が堆積されにくい。このため、図５（ｂ）に示すように、コンタクトメタル層１１１又は下部電極１１２内にはスリット１１７が形成される。したがって、コンタクトメタル層１１１の酸素バリア性の低下、さらには、スリット１１３が水素の拡散パスの役割を果たして、強誘電体層１１２の水素による劣化等の問題が生じてしまう。また、下部電極形成材料を堆積する際に、その材料の一部がシーム１１６の穴へ落ち込むことにより、堆積された下部電極形成材料に形状異常が発生する。このため、多層構造である下部電極１１２の積層界面において、ストレスに起因して剥離が生じて、コンタクト異常が発生するという問題もある。
【００１０】
前記に鑑み、本発明の目的は、強誘電体層又は高誘電体層よりなる容量絶縁層を用いたキャパシタにおいて、キャパシタを構成する下部電極と電気的に接続するプラグに形成されるシームによって、キャパシタの特性劣化を生じさせない構造を有する半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明の半導体記憶装置は、半導体基板の上に形成された絶縁層と、絶縁層中に形成された第１のホールの内部に形成された第１のプラグと、絶縁層の上に形成され、第１のホールと連通する第２のホールを有する絶縁性の第１の水素バリア層と、第２のホールの内部に形成された導電性の第２の水素バリア層よりなる第２のプラグと、第１の水素バリア層及び前記第２のプラグの上に、下から順に形成された下部電極、容量絶縁層、及び上部電極とを備え、第１のプラグの内部には、シームが形成されており、該シームの少なくとも一部には、絶縁性材料が埋め込まれていることを特徴とする。
【００１２】
本発明の半導体記憶装置によると、第１のプラグの内部に形成されたシームの少なくとも一部に絶縁性の材料が埋め込まれているので、第１のプラグと第２のプラグとの界面においてシームの開口部が形成されることを防止することができる。さらに、第１のプラグと下部電極との間には第２の水素バリア層が形成されていることにより、下部電極を構成する積層構造に水素バリア性を有する層を含める必要がなくなるので、下部電極における積層構造の積層数を減少させることができる。このため、下部電極の積層構造におけるストレスに起因して生じる界面剥離が抑制される。以上により、水素による劣化又はコンタクト異常を防止することができる構造を備えた下部電極、容量絶縁層及び上部電極から構成されるキャパシタを実現することができる。
【００１３】
本発明の半導体記憶装置において、絶縁性材料は、第１の水素バリア層を構成する材料と同じ材料であることが好ましい。
【００１４】
このようにすると、第１の水素バリア層を形成する工程と同一の工程にて、第１のプラグの内部に形成されたシームへの埋め込みを行なうことが可能になる。
【００１５】
本発明の半導体記憶装置において、第１のホールの内壁に沿うようにバリアメタル層がさらに形成されていることが好ましい。
【００１６】
このようにすると、絶縁層と第１のプラグを構成する材料との密着性が向上する。特に、第１のプラグを構成する材料がタングステンである場合に効果的である。また、半導体基板がシリコン基板であると共に第１のプラグを構成する材料がタングステンである場合に、第１のホールの底部において、タングステンの原料ガスとシリコンとが異常反応することを防止することができる。
【００１７】
本発明の半導体記憶装置において、第２のホールの径は、第１の水素バリア層の層厚と同一又はそれ以上であることが好ましい。
【００１８】
このようにすると、第２のホールのアスペクト比は低いので、第２のプラグの形成時において、第２のホールの内部に導電性の第２の水素バリア層を埋め込む際に、埋め込まれる第２の水素バリア層が、第２のホールの内部でオーバーハング形状に形成されることを抑制することができる。このため、第２のプラグの内部にシームが形成されることを防止することができる。
【００１９】
本発明の半導体記憶装置において、第１の水素バリア層は、窒化シリコンよりなることが好ましい。
【００２０】
このようにすると、第１の水素バリア層の水素バリア性を十分なものとすることができる。
【００２１】
前記の目的を達成するために、本発明の半導体記憶装置の製造方法は、半導体基板の上に絶縁層を形成する工程と、絶縁層中に第１のホールを形成する工程と、絶縁層の上及び第１のホールの内部に導電層を形成する工程と、導電層における第１のホールの外部に存在する部分を除去して、第１のホールの内部に導電層よりなる第１のプラグを形成する工程と、絶縁層及び第１のプラグの上に、絶縁性の第１の水素バリア層を形成する工程と、第１の水素バリア層中に、第１のプラグの上面に達する第２のホールを形成する工程と、第１の水素バリア層の上及び第２のホールの内部に、導電性の第２の水素バリア層を堆積する工程と、第２の水素バリア層における第１の水素バリア層の上面よりも上に存在している部分を除去することにより、第１の水素バリア層の上面を露出させると共に、第２の水素バリア層における第２のホールの内部に残存する部分の上面の位置が第１の水素バリア層の上面に対して面一であるか又は下方に位置するように、第２の水素バリア層よりなる第２のプラグを形成する工程と、第１の水素バリア層及び第２のプラグの上に、下部電極、容量絶縁層及び上部電極を下から順に形成する工程とを備えることを特徴とする。
【００２２】
本発明の半導体記憶装置の製造方法によると、第１のプラグを形成した後に、第１の水素バリア層を形成するので、第１のプラグの内部にシームが形成されていたとしても、第１の水素バリア層の形成時において、シームの少なくとも一部に第１の水素バリア層を構成する材料を埋め込むことができる。これにより、第１のプラグと第２のプラグとの界面において、シームの開口部が形成されることを防止することができる。さらに、第１のプラグと下部電極との間に、第２の水素バリア層よりなる第２のプラグを形成しているので、下部電極の積層構造に水素バリア性を有する層を含める必要がなくなる。このため、下部電極における積層構造の積層数を減少させることができるので、下部電極の積層構造におけるストレスに起因して生じる界面剥離を抑制することができる。以上により、水素による劣化又はコンタクト異常を防止することができる構造を備えた下部電極、容量絶縁層及び上部電極から構成されるキャパシタを形成することができる。
【００２３】
本発明の半導体記憶装置の製造方法において、第１の水素バリア層を形成する工程は、第１のプラグの内部に形成されたシームの少なくとも一部に、第１の水素バリア層を構成する材料を埋め込む工程を含むことが好ましい。
【００２４】
このようにすると、第１のプラグに形成されたシームの少なくとも一部に第１の水素バリア層を構成する材料を埋め込むので、第１のプラグと第２のプラグとの界面においてシームの開口部が形成されることを確実に防止することができる。
【００２５】
本発明の半導体記憶装置の製造方法において、第１のホールを形成する工程よりも後であって第１のプラグを形成する工程よりも前に、第１の絶縁層の上及び第１のホールの内壁にバリアメタル層を形成する工程をさらに備え、第１のプラグを形成する工程は、導電層及びバリアメタル層における第１のホールの外部に存在している部分を除去する工程を含むことが好ましい。
【００２６】
このようにすると、絶縁層と第１のプラグを構成する導電層との密着性が向上する。特に、第１のプラグを構成する導電層がタングステンである場合に効果的である。また、半導体基板がシリコン基板であると共に第１のプラグを構成する導電層がタングステンである場合に、第１のホールの底部において、タングステンの原料ガスとシリコンとが異常反応することを防止することができる。
【００２７】
本発明の半導体記憶装置の製造方法において、第２のホールを形成する工程は、開口径が第１の水素バリア層の層厚と同一又はそれ以上となるように、第２のホールを形成する工程を含むことが好ましい。
【００２８】
このようにすると、第２のホールのアスペクト比は低いので、第２のプラグの形成時において、第２のホールの内部に導電性の第２の水素バリア層を埋め込む際に、埋め込まれる第２の水素バリア層が、第２のホールの内部でオーバーハング形状に形成されることを抑制することができる。このため、第２のプラグの内部にシームが形成されることを防止することができる。
【００２９】
本発明の半導体記憶装置の製造方法において、第１の水素バリア層は、窒化シリコンよりなることが好ましく、減圧ＣＶＤ法によって窒化シリコンを堆積することが更に好ましい。
【００３０】
このようにすると、第１の水素バリア層の水素バリア性を十分なものとすることができる。
【発明の効果】
【００３１】
本発明の半導体記憶装置及びその製造方法によると、水素による劣化又はコンタクト異常を防止することができる構造を備えた下部電極、容量絶縁層及び上部電極から構成されるキャパシタを実現することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の一実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００３３】
第１に、本発明の一実施形態に係る半導体記憶装置の構造について、図１を参照しながら説明する。
【００３４】
図１は、本発明の一実施形態に係る半導体記憶装置の構造を示す要部断面図であり、具体的には、ＦｅＲＡＭセルの断面構造図である。
【００３５】
図１に示すように、半導体基板１上における素子分離領域（ＳＴＩ：Shallow Trench Insulating 構造）２によって区画された素子形成領域には、ゲート絶縁層３ａを介して形成されて且つワード線と接続されたゲート電極３ｂ、並びに該ゲート電極３ｂを挟持するように半導体基板１の表層部に形成された不純物拡散層４ａ及び４ｂよりなる単位メモリセルが形成されている。
【００３６】
また、半導体基板１の上の全面には、ゲート絶縁層３ａ及びゲート電極３ｂを覆うように第１の絶縁層５が形成されている。該第１の絶縁層５中には、不純物拡散層４ａに達するコンタクトホール６が形成されており、該コンタクトホール６の内部には、コンタクトホール６の内壁に沿うように形成された第１のバリアメタル層７とコンタクトホール６の内部に埋め込まれるように形成された第１のタングステン層８とからなり、下端が不純物拡散層４ａと接続する第１のコンタクトプラグ９が形成されている。
【００３７】
また、第１の絶縁層５の上には、下面が第１のコンタクトプラグ９の上端と接続するビット線となる配線層１０が形成されている。これにより、配線層１０は、第１のコンタクトプラグ９を介して不純物拡散層４ａと接続されている。
【００３８】
また、第１の絶縁層５の上には、配線層１０を覆うように第２の絶縁層１１が形成されており、第１の絶縁層５及び第２の絶縁層１１中には、不純物拡散層４ｂに達する第１のホール１２が形成されており、該第１のホール１２の内部には、第１のホール１２の内壁に沿うように形成された第２のバリアメタル層１３と第２のホール１２の内部に埋め込まれるように形成された第２のタングステン層１４とからなり、下端が不純物拡散層４ｂと接続するプラグ１５（第１のプラグ）が形成されている。また、プラグ１５の内部には、シーム１６が形成されており、該シーム１６の少なくとも一部には絶縁性材料１７ａ（絶縁物）が埋め込まれている。
【００３９】
また、第２の絶縁層１１の上には、絶縁性の第１の水素バリア層１７が形成されており、該第１の水素バリア層１７中には、プラグ１５の上面を露出させる第２のホール１８が形成されており、該第２のホール１８の内部には、導電性の第２の水素バリア層よりなり、プラグ１５と接続する第２のコンタクトプラグ１９（第２のプラグ）が形成されている。
【００４０】
また、第１の水素バリア層１８及び第２のコンタクトプラグ１９の上には、下面が第２のコンタクトプラグ１９の上端と接続する下部電極２０が形成されていると共に、該下部電極２０の側面に接するように埋込絶縁層２１が形成されている。下部電極２０及び埋込絶縁層２１の上には、ＳＢＴ層よりなる強誘電体層２２が形成されており、該強誘電体層２２の上には、上部電極２３が形成されている。このようにして、下部電極２０、強誘電体層２２及び上部電極２３から構成される強誘電体キャパシタ２４が形成されており、該強誘電体キャパシタ２４と不純物拡散層４ｂとは、プラグ１５及び第２のコンタクトプラグ１９を介して電気的に接続されている。また、ここで、下部電極２０は、Ｉｒ層２０ａ、ＩｒＯ層２０ｂ及びＰｔ層２０ｃがこの順に形成された積層構造を有している。
【００４１】
以上のように、本発明の一実施形態に係る半導体記憶装置によると、プラグ１５の内部に形成されたシーム１６の少なくとも一部にＳｉＮよりなる絶縁性材料１７ａが埋め込まれているので、プラグ１５と第２のコンタクトプラグ１９との界面において、シーム１６の開口部が形成されることを防止することができる。さらに、プラグ１５と下部電極２０との間には、第２の水素バリア層によって構成された第２のコンタクトプラグ１９が形成されているので、下部電極２０の積層構造に水素バリア性を有する層を含める必要がない。このため、下部電極２０における積層構造の積層数を減少させることができるので、下部電極の積層構造におけるストレスに起因して生じる界面剥離を抑制することができる。したがって、下部電極２０、容量絶縁層２２及び上部電極２３から構成される強誘電体キャパシタ２４における水素による劣化又はコンタクト異常を防止することができる。
【００４２】
また、シーム１６の少なくとも一部に埋め込まれる絶縁性材料１７ａは、第１の水素バリア層１７を構成する材料と同一のＳｉＮよりなる。これにより、第１の水素バリア層１７を形成する工程と同一の工程により、シーム１６の少なくとも一部に絶縁性材料１７ａを埋め込むことができる。
【００４３】
また、第１のホール１２の側壁部及び底部に第２のバリアメタル層１３が形成されているので、第１の絶縁層５及び第２の絶縁層１１と第２のタングステン層１４との密着性が向上する。さらに、第２のタングステン層１４を形成する際に、第１のホール１２の底部において、タングステンの原料ガスとシリコンとの異常反応を抑制することができる。
【００４４】
また、第２のホール１８の開口径は、第１の水素バリア層１７の層厚と同一又はそれ以上であるので、第２のホール１８のアスペクト比は低い。このため、導電性を有する第２の水素バリア層を第２のホール１８内に埋め込んで第２のコンタクトプラグ１９を形成する際に、第２のホール１８内において、埋め込まれた第２の水素バリア層がオーバーハング形状に形成されることを抑制することができる。これにより、第２のコンタクトプラグ１９内にシームが形成されることを防止することができる。
【００４５】
また、第１の水素バリア層１７の材料としてＳｉＮ（窒化シリコン）を用いていることにより、第１の水素バリア層１７の水素バリア性を十分なものとすることができる。
【００４６】
第２に、本発明の一実施形態に係る半導体記憶装置の製造方法について、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）を参照しながら説明する。
【００４７】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【００４８】
まず、図２（ａ）に示すように、半導体基板１上における素子分離領域２によって区画された素子形成領域に、ゲート絶縁層３ａを介してゲート電極３ｂを形成した後に、該ゲート電極３ｂを注入マスクとして用いて、半導体基板１の表層部に不純物拡散領域４ａ及び４ｂを形成する。続いて、半導体基板１の全面に、ゲート絶縁層３ａ及びゲート電極３ｂを覆うように、ＢＰＳＧ等よりなる第１の絶縁層５を堆積した後に、ＣＭＰ法によって第１の絶縁層５の表面を平坦化する。
【００４９】
続いて、第１の絶縁層５の上にマスク（図示していない）を形成した後に、該マスクを用いたドライエッチングを行なうことにより、第１の絶縁層５中に、不純物拡散領域４ａに達するホール径が約０．２５μｍのコンタクトホール６を形成する。続いて、コンタクトホール６の側壁部及び底部並びに第１の絶縁層５の上に、スパッタ法を用いて、後述する第１のバリアメタル層７を構成するＴｉ層（層厚：１０ｎｍ）及びＴｉＮ層（層厚：４０ｎｍ）の積層構造を有する第１のバリアメタル層形成材料を堆積する。続いて、ブランケットＣＶＤ法により、第１の絶縁層５の上に、コンタクトホール６の内部を埋め込むように、後述する第１のタングステン層８を構成する第１のタングステン層形成材料を２００ｎｍ堆積する。この第１のタングステン層形成材料の堆積は、ブランケットＣＶＤ法を用いて、アルゴン雰囲気中にて、まず、圧力として３．６６×１０3 Ｐａ（３０Ｔｏｒｒ）、ヒーター温度として４５０℃、反応ガス流量としてＷＦ6 が４．２×１０-2 ｍｌ／ｍｉｎ（４２ｓｃｃｍ）、ＳｉＨ4 ガスが５×１０-3 ｍｌ／ｍｉｎ（５ｓｃｃｍ）及びＨ2 ガスが５×１０-1 ｍｌ／ｍｉｎ（５００ｓｃｃｍ）である条件下で、約２０ｎｍの層厚（第１の絶縁層５上における層厚）となる核成長形成層を形成した後、続いて、圧力として１．１９×１０4 Ｐａ（９０Ｔｏｒｒ）、ヒーター温度として４５０℃、反応ガス流量としてＷＦ6 ガスが１．２×１０-1 ｍｌ／ｍｉｎ（１２０ｓｃｃｍ）及びＨ2 ガスが５×１０-1 ｍｌ／ｍｉｎ（５００ｓｃｃｍ）である条件下で、半導体基板１の全面に、層厚が約１８０ｎｍ（第１の絶縁層５上での層厚）となるように第１のタングステン層形成材料を堆積する。これにより、コンタクトホール６内に残存している空間が第１のタングステン層形成材料によって充填される。
【００５０】
続いて、ＣＭＰ法を用いて、堆積された第１のバリアメタル層形成材料及び第１のタングステン層形成材料におけるコンタクトホール６の外部に存在している部分を除去することにより、コンタクトホール６の内部に、第１のバリアメタル層形成材料よりなる第１のバリアメタル層７及び第１のタングステン層形成材料よりなる第１のタングステン層８を形成する。これにより、第１のバリアメタル層７及び第１のタングステン層８をよりなる第１のコンタクトプラグ９が形成される。
【００５１】
続いて、第１の絶縁層５の上に、所望の層厚を有するＷ等よりなる導電層を堆積した後に、該導電層の上にマスク（図示せず）を形成し、該マスクを用いて導電層に対してドライエッチングを行なうことにより、第１のコンタクトプラグ９の上端と接続されるビット線となる配線層１０を形成する。
【００５２】
続いて、第１の絶縁層５の上に、配線層１０を覆うようにＢＰＳＧ等よりなる第２の絶縁層１１を形成した後に、ＣＭＰ法を用いて第２の絶縁層１１の表面を平坦化する。続いて、第２の絶縁層１１の上にマスク（図示せず）を形成し、該マスクを用いて第１の絶縁層５及び第２の絶縁層１１に対してドライエッチングを行なうことにより、第２の絶縁層１１及び第１の絶縁層５中に、不純物拡散領域４ｂに到達する第１のホール１２を形成する。続いて、前述した第１のバリアメタル層７を構成する第１のバリアメタル層形成材料及び第１のタングステン層８を構成する第１のタングステン層形成材料の堆積方法と同様に、第１のホール１２の側壁部及び底部並びに第２の絶縁層１１の上に、Ｔｉ層（層厚：１０ｎｍ）及びＴｉＮ層（層厚：４０ｎｍ）の積層構造よりなる第２のバリアメタル層形成材料１３ａを堆積した後に、ブランケットＣＶＤ法により、第２の絶縁層１１の上に、第１のホール１２の内部を埋め込むように第２のタングステン層形成材料１４ａを堆積する。
【００５３】
次に、図２（ｂ）に示すように、ＣＭＰ法により、第２のバリアメタル層形成材料１３ａ及び第２のタングステン層形成材料１４ａにおける第１のホール１２の外部に存在している部分を除去することにより、第２のバリアメタル層形成材料１３ａよりなる第２のバリアメタル層１３及び第２のタングステン層形成材料１４ａよりなる第２のタングステン層１４よりなるプラグ１５を形成する。ここで、第２のバリアメタル層１３を構成するＴｉＮ層の堆積時の層厚は、第１のホール１２の底部におけるバリア性確保のために４０ｎｍとしているが、ＴＤＭＡＴガスを用いたＭＯＣＶＤ法、又は、ＴｉＣｌ4 ガス及びＮＨ3 ガスをソースガスとして用いた熱ＣＶＤ法によってＴｉＮ層を形成する場合には、ＴｉＮ層はカバレッジ良く形成されて、オーバーハング形状になることが抑制されるので、ＴｉＮ層の堆積時の層厚を薄くすることができる。また、ここで、プラグ１５の内部には、シーム１６が形成されている。
【００５４】
次に、図２（ｃ）に示すように、減圧ＣＶＤ法を用いて、第２の絶縁層１１及びプラグ１５の上に、後述する絶縁性の第１の水素バリア層１７を構成する層厚が１５０〜２３０ｎｍのＳｉＮ層を堆積する。ここで、ＳｉＮ層の堆積時の層厚は、水素バリア性を損なわない層厚以上であればよい。この第１の水素バリア層１７を構成するＳｉＮ層を堆積する際には、プラグ１５の表面近傍に存在しているシーム１６の穴へＳｉＮ層が侵入し、堆積する。これにより、プラグ１５の内部に形成されたシーム１６の上端部分は、ＳｉＮ層よりなる絶縁性材料１７ａによって埋め込まれた状態となる。ここでは、プラグ１５及び第２の絶縁層１１の上に、第１の水素バリア層１７を構成するＳｉＮ層を堆積する際に、シーム１６の上端部分をＳｉＮ層によって埋め込む場合について説明したが、積層構造に対するストレスの緩和を目的として、第２の絶縁層１１及びプラグ１５の上に、酸化層を数十〜数百ｎｍ堆積した後に、第１の水素バリア層１７を構成するＳｉＮ層を堆積する場合であっても、同様に、シーム１６の上端部分を酸化層によって埋め込むことができる。続いて、ＳｉＮ層の上にマスク（図示せず）を形成した後に、該マスクを用いてＳｉＮ層に対してドライエッチングを行なうことにより、プラグ１５の上面を露出させる第２のホール１８をＳｉＮ層中に形成する。このようにして、第２のホール１８を有する絶縁性の第１の水素バリア層１７が形成される。ここで、第２のホール１８の開口径は、第１の水素バリア層１７の層厚と同等、又はそれ以上に設定されている。
【００５５】
次に、図３（ａ）に示すように、スパッタ法により、第２のホール１８の内部及び第１の水素バリア層１７の上に、後述する導電性の第２の水素バリア層１９を構成するＴｉＡｌＮ層１９ａを堆積する。
【００５６】
次に、図３（ｂ）に示すように、エッチバック又はＣＭＰ法を用いて、ＴｉＡｌＮ層１９ａにおける第２のホール１８の外部に存在する部分を除去すると共にＴｉＡｌＮ層１９ａにおける第２のホール１８内に存在する部分を残存させて、上面が隣接する第１の水素バリア層１７の上面とほぼ面一となるか、又は上面が第１の水素バリア層１７の上面よりも幾らか下方に位置する第２のコンタクトプラグ１９を形成する。ここで、前述したように、第２のホール１８はアスペクト比が１前後、又は１以下であるため、第２のコンタクトプラグ１９を構成するＴｉＡｌＮ層１９ａは第２のホール１８内に充分に充填されるので、第２のホール１８内に形成された第２のコンタクトプラグ１９にはシームが生じない。
【００５７】
次に、図３（ｃ）に示すように、第１の水素バリア層１７及び第２のコンタクトプラグ１９の上に、Ｉｒ層２０ａ、ＩｒＯ層２０ｂ及びＰｔ層２０ｃをこの順で堆積した後に、Ｐｔ層２０ｃ上にマスク（図示せず）を形成する。その後、該マスクを用いてＩｒ層２０ａ、ＩｒＯ層２０ｂ及びＰｔ層２０ｃに対してドライエッチングを行なうことより、下面が第２のコンタクトプラグ１９の上端と接続する積層構造を有する下部電極２０を形成する。続いて、例えばＣＶＤ法により、第１の水素バリア層１７の上に下部電極２０を覆うように絶縁層を堆積した後に、ＣＭＰ法を用いて、絶縁層に対して下部電極２０が露出するまで平坦化処理を行なうことにより、埋込絶縁層２１を形成する。続いて、下部電極２０及び埋込絶縁層２１の上に、ＳＢＴ層よりなる強誘電体層２２を形成した後に、該強誘電体層２１の上に、Ｐｔ層よりなる上部電極２２を形成する。このようにして、下部電極２０、強誘電体層２２及び上部電極２３よりなる強誘電体キャパシタ２４が形成される。
【００５８】
以上のように、本発明の一実施形態に係る半導体記憶装置の製造方法によると、プラグ１５を形成した後に、絶縁性の第１の水素バリア層１７を形成するので、プラグ１５の内部にシーム１６が形成されていたとしても、第１の水素バリア層１７の形成時において、シーム１６の少なくとも一部に第１の水素バリア層１７を構成する材料を埋め込むことができる。これにより、プラグ１５と第２のコンタクトプラグ１９との界面において、シーム１６の開口部が形成されることを防止することができるため、プラグ１５上に構成するコンタクトプラグ１９には、導電性の第２の水素バリア１９ａ堆積時のスパッタ成長により形成していたシームに沿ったスリットを抑制することができる。さらに、プラグ１５と下部電極２０との間に、第２の水素バリア層１９ａによって構成された第２のコンタクトプラグ１９を形成しているので、下部電極２０における積層構造に水素バリア性を有する層を含める必要がない。このため、下部電極２０における積層構造の積層数を減少させることができるので、下部電極２０の積層構造におけるストレスに起因して生じる界面剥離を抑制することができる。したがって、下部電極２０、容量絶縁層２２及び上部電極２３から構成される強誘電体キャパシタ２４における水素による劣化又はコンタクト異常を防止することができる。
【００５９】
また、シーム１６の少なくとも一部に埋め込まれる絶縁性材料１７ａは、第１の水素バリア層１７を構成する材料と同一のＳｉＮよりなる。これにより、第１の水素バリア層１７を形成する工程と同一の工程により、シーム１６の少なくとも一部に絶縁性材料１７ａを埋め込むことができる。
【産業上の利用可能性】
【００６０】
以上説明したように、本発明は、半導体記憶装置におけるメモリ構造に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態に係る半導体記憶装置の構造を示す要部断面図である。
【図２】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図３】（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す要部工程断面図である。
【図４】（ａ）〜（ｃ）は、従来の半導体記憶装置の製造方法を示す要部工程断面図である。
【図５】（ａ）及び（ｂ）は、従来の半導体記憶装置の製造方法を示す要部工程断面図である。
【符号の説明】
【００６２】
１  半導体基板
２  素子分離領域
３ａ  ゲート絶縁層
３ｂ  ゲート電極
４ａ、４ｂ  不純物拡散領域
５  第１の絶縁層
６  コンタクトホール
７  第１のバリアメタル層
８  第１のタングステン層
９  第１のコンタクトプラグ
１０  ビット線となる配線層
１１  第２の絶縁層
１２  第１のホール
１３  第２のバリアメタル層
１３ａ  第２のバリアメタル層形成材料
１４  第２のタングステン層
１４ａ  第２のタングステン層形成材料
１５  プラグ（第１のプラグ）
１６  シーム
１７ａ  シームを埋める絶縁性材料
１７  第１の水素バリア層
１８  第２のホール
１９ａ  第２の水素バリア層
１９  第２のコンタクトプラグ（第２のプラグ）
２０  下部電極
２１  埋込絶縁層
２２  容量絶縁層
２３  上部電極
２４  強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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