(57)【要約】【課題】  最上層を有効に利用可能な半導体装置を提供する。【解決手段】  半導体装置１００は、トランジスタ素子および配線部等を含むシリコン基板１からなる下層ＤＬと、入出力部１０、大容量配線３０、キャパシタ４０、信号配線部５０およびパッシベーション膜８０を含む最上層ＵＬとを備える。入出力部１０、大容量配線３０、キャパシタ４０および信号配線部５０は、最上層ＵＬの面内方向に配置される。入出力部１０は、銅配線１１と、銅配線１１に接続されたアルミニウム配線１２とからなる。大容量配線３０は、銅配線３１と、銅配線３１に接続されたアルミニウム配線３２とからなる。キャパシタ４０は、銅配線４１と、絶縁膜６３と、アルミニウム配線４２とからなる。信号配線部５０は、絶縁膜６４および層間絶縁膜７４上に形成されたアルミニウム配線５１からなる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の層からなる半導体装置であって、
前記複数の層のうち、最上層に設けられた入出力部と、
前記入出力部に隣接して前記最上層に設けられた素子／配線部と、
前記素子／配線部に隣接して前記最上層に設けられた信号ライン用の信号配線部とを備える半導体装置。
【請求項２】
前記素子／配線部は、容量素子からなる、請求項１に記載の半導体装置。
【請求項３】
前記素子／配線部は、
容量素子と、
前記信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線とからなる、請求項１に記載の半導体装置。
【請求項４】
前記容量素子は、前記入出力部および／または前記信号配線部のノイズを低減するための容量素子である、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記容量素子は、前記最上層よりも下層に配置された回路用の容量素子である、請求項２または請求項３に記載の半導体装置。
【請求項６】
前記容量素子は、
上部電極を構成するアルミニウム配線と、
下部電極を構成する銅配線と、
前記アルミニウム配線と前記銅配線との間に設けられた絶縁膜とからなる、請求項２から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記絶縁膜は、前記銅配線に接して設けられ、前記銅配線からの銅の拡散を防止するキャップ膜からなる、請求項６に記載の半導体装置。
【請求項８】
前記キャップ膜は、Ｓｉ３Ｎ４からなる、請求項７に記載の半導体装置。
【請求項９】
前記素子／配線部は、前記信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線からなる、請求項１に記載の半導体装置。
【請求項１０】
前記大容量配線は、
第１の配線層と、
前記第１の配線層に接続され、前記第１の配線層上に形成された第２の配線層とからなる、請求項３または請求項９に記載の半導体装置。
【請求項１１】
前記第１の配線層は、銅配線からなり、
前記第２の配線層は、アルミニウム配線からなる、請求項１０に記載の半導体装置。
【請求項１２】
複数の層からなる半導体装置の製造方法であって、
前記半導体装置は、
前記複数の層のうち、最上層に設けられた入出力部と、
前記入出力部に隣接して前記最上層に設けられた素子／配線部と、
前記素子／配線部に隣接して前記最上層に設けられた信号ライン用の信号配線部とを備え、
前記製造方法は、
前記入出力部および前記素子／配線部に用いられる第１の配線層を形成する第１の工程と、
前記第１の配線層の形成後、前記入出力部、前記素子／配線部および前記信号配線部に絶縁膜を形成する第２の工程と、
前記絶縁膜の形成後、前記入出力部、前記素子／配線部および前記信号配線部に層間絶縁膜を形成する第３の工程と、
前記層間絶縁膜の形成後、前記入出力部、前記素子／配線部および前記信号配線部に用いられる第２の配線層を形成する第４の工程とを含む半導体装置の製造方法。
【請求項１３】
前記第１の配線層は、前記入出力部に形成された第１の下層配線と、前記素子／配線部に形成された第２の下層配線とからなり、
前記絶縁膜は、前記入出力部に形成された第１の絶縁膜と、前記素子／配線部に形成された第２の絶縁膜と、前記信号配線部に形成された第３の絶縁膜とからなり、
前記層間絶縁膜は、前記入出力部に形成された第１の層間絶縁膜と、前記素子／配線部に形成された第２の層間絶縁膜と、前記信号配線部に形成された第３の層間絶縁膜とからなり、
前記第２の配線層は、前記入出力部に形成された第１の上層配線と、前記素子／配線部に形成された第２の上層配線と、前記信号配線部に形成された第３の上層配線とからなり、
前記素子／配線部は、前記第２の下層配線と、前記第２の下層配線に接して形成された前記第２の絶縁膜と、前記第２の絶縁膜に接して形成された前記第２の上層配線とからなる容量素子であり、
前記製造方法の前記第２の工程は、前記第１および第２の絶縁膜がそれぞれ前記第１および第２の下層配線に接するように前記第１から第３の絶縁膜を形成し、
前記第３の工程は、前記第１から第３の層間絶縁膜をそれぞれ前記第１から第３の絶縁膜に接するように形成し、
前記第４の工程は、前記第１の層間絶縁膜および前記第１の絶縁膜を通して前記第１の下層配線に接続されるように前記第１の上層配線を形成し、前記第２の層間絶縁膜を通して前記第２の絶縁膜に接するように前記第２の上層配線を形成し、前記第３の上層配線を前記第３の絶縁膜および前記第３の層間絶縁膜上に形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第４の工程は、
前記第１の上層配線を前記第１の下層配線に接続するための第１のビアホールを前記第１の層間絶縁膜および前記第１の絶縁膜に形成する工程と、
前記第２の上層配線を前記第２の絶縁膜に接続するための第２のビアホールを前記第２の層間絶縁膜に形成する工程と、
前記第１の上層配線が前記第１のビアホールを介して前記第１の下層配線に接続されるように前記第１の上層配線を前記第１の層間絶縁膜上に形成し、前記第２の上層配線が前記第２のビアホールを介して前記第２の絶縁膜に接するように前記第２の上層配線を前記第２の層間絶縁膜上に形成し、前記第３の上層配線を前記第３の絶縁膜および前記第３の層間絶縁膜上に形成する工程とからなる、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の配線層は、前記入出力部に形成された第１の下層配線と、前記素子／配線部に形成された第２の下層配線とからなり、
前記絶縁膜は、前記入出力部に形成された第１の絶縁膜と、前記素子／配線部に形成された第２の絶縁膜と、前記信号配線部に形成された第３の絶縁膜とからなり、
前記層間絶縁膜は、前記入出力部に形成された第１の層間絶縁膜と、前記素子／配線部に形成された第２の層間絶縁膜と、前記信号配線部に形成された第３の層間絶縁膜とからなり、
前記第２の配線層は、前記入出力部に形成された第１の上層配線と、前記素子／配線部に形成された第２の上層配線と、前記信号配線部に形成された第３の上層配線とからなり、
前記素子／配線部は、前記第２の下層配線と、前記第２の層間絶縁膜および前記第２の絶縁膜を通して前記第２の下層配線に接続された前記第２の上層配線とからなり、前記信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線であり、
前記製造方法の前記第２の工程は、前記第１および第２の絶縁膜がそれぞれ前記第１および第２の下層配線に接するように前記第１から第３の絶縁膜を形成し、
前記第３の工程は、前記第１から第３の層間絶縁膜をそれぞれ前記第１から第３の絶縁膜に接するように形成し、
前記第４の工程は、前記第１の層間絶縁膜および前記第１の絶縁膜を通して前記第１の下層配線に接続されるように前記第１の上層配線を形成し、前記第２の層間絶縁膜および前記第２の絶縁膜を通して前記第２の下層配線に接続するように前記第２の上層配線を形成し、前記第３の上層配線を前記第３の絶縁膜および前記第３の層間絶縁膜上に形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１６】
前記第４の工程は、
前記第１の上層配線を前記第１の下層配線に接続するための第１のビアホールを前記第１の層間絶縁膜および前記第１の絶縁膜に形成する工程と、
前記第２の上層配線を前記第２の下層配線に接続するための第２のビアホールを前記第２の層間絶縁膜および前記第２の絶縁膜に形成する工程と、
前記第１の上層配線が前記第１のビアホールを介して前記第１の下層配線に接続されるように前記第１の上層配線を前記第１の層間絶縁膜上に形成し、前記第２の上層配線が前記第２のビアホールを介して前記第２の下層配線に接続するように前記第２の上層配線を前記第２の層間絶縁膜上に形成し、前記第３の上層配線を前記第３の絶縁膜および前記第３の層間絶縁膜上に形成する工程とからなる、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の配線層は、前記入出力部に形成された第１の下層配線と、前記素子／配線部に形成された第２および第３の下層配線とからなり、
前記絶縁膜は、前記入出力部に形成された第１の絶縁膜と、前記素子／配線部に形成された第２および第３の絶縁膜と、前記信号配線部に形成された第４の絶縁膜とからなり、
前記層間絶縁膜は、前記入出力部に形成された第１の層間絶縁膜と、前記素子／配線部に形成された第２および第３の層間絶縁膜と、前記信号配線部に形成された第４の層間絶縁膜とからなり、
前記第２の配線層は、前記入出力部に形成された第１の上層配線と、前記素子／配線部に形成された第２および第３の上層配線と、前記信号配線部に形成された第４の上層配線とからなり、
前記素子／配線部は、
前記第２の下層配線と、前記第２の層間絶縁膜および前記第２の絶縁膜を通して前記第２の下層配線に接続された前記第２の上層配線とからなり、前記信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線と、
前記第３の下層配線と、前記第３の下層配線に接して形成された前記第３の絶縁膜と、前記第３の絶縁膜に接して形成された前記第３の上層配線とからなる容量素子とを含み、
前記製造方法の前記第２の工程は、前記第１から第３の絶縁膜がそれぞれ前記第１から第３の下層配線に接するように前記第１から第４の絶縁膜を形成し、
前記第３の工程は、前記第１から第４の層間絶縁膜をそれぞれ前記第１から第４の絶縁膜に接するように形成し、
前記第４の工程は、前記第１の層間絶縁膜および前記第１の絶縁膜を通して前記第１の下層配線に接続されるように前記第１の上層配線を形成し、前記第２の層間絶縁膜および前記第２の絶縁膜を通して前記第２の下層配線に接続するように前記第２の上層配線を形成し、前記第３の層間絶縁膜を通して前記第３の絶縁膜に接するように前記第３の上層配線を形成し、前記第４の上層配線を前記第４の絶縁膜および前記第４の層間絶縁膜上に形成する、請求項１２に記載の半導体装置の製造方法。
【請求項１８】
前記第４の工程は、
前記第１の上層配線を前記第１の下層配線に接続するための第１のビアホールを前記第１の層間絶縁膜および前記第１の絶縁膜に形成する工程と、
前記第２の上層配線を前記第２の下層配線に接続するための第２のビアホールを前記第２の層間絶縁膜および前記第２の絶縁膜に形成する工程と、
前記第３の上層配線を前記第３の絶縁膜に接続するための第３のビアホールを前記第３の層間絶縁膜に形成する工程と、
前記第１の上層配線が前記第１のビアホールを介して前記第１の下層配線に接続されるように前記第１の上層配線を前記第１の層間絶縁膜上に形成し、前記第２の上層配線が前記第２のビアホールを介して前記第２の下層配線に接続するように前記第２の上層配線を前記第２の層間絶縁膜上に形成し、前記第３の上層配線が前記第３のビアホールを介して前記第３の絶縁膜に接するように前記第３の上層配線を前記第３の層間絶縁膜上に形成し、前記第４の上層配線を前記第４の絶縁膜および前記第４の層間絶縁膜上に形成する工程とからなる、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスは、高性能化に伴い高集積化および微細化が要求されている。このため、配線部についても、多層化、材料変更および構造変更が進んでいる。この中で、銅配線およびデュアルダマシン法は、電流容量を確保し、高い信頼性を持つプロセスとして使用されている。
【０００３】
しかし、この銅配線は、耐酸化性が低くく、金ワイヤーとの密着性が低いため、銅配線をボンディングパッド部に使用することができない。従って、ボンディングパッド部のみ、アルミニウムが使用されている（特許文献１）。
【０００４】
図７は、従来の半導体装置の平面図である。図７を参照して、従来の半導体装置２００は、周辺部に複数のボンディングパッド２１０を備える。複数のボンディングパッド２１０の各々は、アルミニウム配線からなる。そして、半導体装置２００の複数のボンディングパッド２１０によって囲まれた領域２２０は、未使用領域である。
【０００５】
図８は、図７に示す線ＶＩＩＩ−ＶＩＩＩ間における従来の半導体装置２００の断面図である。なお、図８においては、図７の左側に配置されたボンディングパッド２１０は、省略されている。図８を参照して、従来の半導体装置２００は、ボンディングパッド２１０に加え、銅配線２２０，２３０，２４０、層間絶縁膜２５０、およびパッシベーション膜２６０を備える。
【０００６】
銅配線２２０，２３０，２４０は、トランジスタ素子および下層の配線部等を含むシリコン基板２７０上に形成される。層間絶縁膜２５０は、銅配線２２０，２３０，２４０上に形成される。そして、ボンディングパッド２１０は、層間絶縁膜２５０を通して銅配線２２０に接続される。パッシベーション膜２６０は、ボンディングパッド２１０および層間絶縁膜２５０上に形成される。そして、ボンディングパッド２１０上に形成されたパッシベーション膜２６０には、開口部２８０が設けられる。
【０００７】
図７および図８に示すように、従来の半導体装置２００においては、銅配線２２０に接続されたボンディングパッド２１０にのみアルミニウム配線が使用され、銅配線２３０，２４０の上層部には、アルミニウム配線が使用されない。その結果、銅配線２３０，２４０の上層部の領域２２０は未使用領域となっている。
【０００８】
従来の半導体装置２００の構造においては、ボンディングパッド部２１０だけのために工程が長くなるため、工期が長くなり、コストが高くなる。
【０００９】
そこで、ボンディングパッド部のアルミニウム配線を内部回路にも使用した半導体装置が知られている（特許文献２）。
【００１０】
また、最近では、デバイスの多機能化により、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造のキャパシタまたは大電流を流せる厚膜メタルを備える半導体装置が要求されている。図９は、ＭＩＭ構造のキャパシタを備える半導体装置の概略断面図である。図９を参照して、半導体装置３００は、図８に示す半導体装置２００に絶縁膜２４１および金属層２４２を追加したものであり、その他は、半導体装置２００と同じである。
【００１１】
絶縁膜２４１は、銅配線２４０に接して形成される。金属層２４２は、アルミニウム配線からなり、絶縁膜２４１に接して形成される。銅配線２４０、絶縁膜２４１および金属層２４２は、ＭＩＭ構造のキャパシタを構成する。この場合、銅配線２４０は、下部電極であり、金属層２４２は、上部電極である。そして、絶縁膜２４１および金属層２４２は、ボンディングパッド２１０を構成するアルミニウム配線の形成プロセスとは別のプロセスによって形成される。つまり、絶縁膜２４１および金属層２４２は、通常のアルミニウム配線のプロセスとは別のプロセスによって形成される。
【特許文献１】特開平１１−１３５５０６号公報
【特許文献２】特開２００２−３２９７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、従来の半導体装置においては、ボンディングパッドによって囲まれた領域は、未使用領域であるため、半導体装置の最上層を有効に利用することが困難であるという問題がある。
【００１３】
また、従来の半導体装置においては、ＭＩＭ構造からなるキャパシタの絶縁膜および上部電極は、通常のアルミニウム配線のプロセスとは別のプロセスによって形成されるため、ＭＩＭ構造からなるキャパシタを作製するための工程を追加する必要がある。
【００１４】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、最上層を有効に利用可能な半導体装置を提供することである。
【００１５】
また、この発明の別の目的は、最上層を有効に利用可能な半導体装置の製造方法を提供することである。
【００１６】
さらに、この発明の別の目的は、工程を殆ど追加することなく、ＭＩＭ構造からなる容量素子および／または大電流を流せる配線を備えた半導体装置を製造する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
この発明によれば、半導体装置は、複数の層からなる半導体装置であって、入出力部と、素子／配線部と、信号配線部とを備える。入出力部は、複数の層のうち、最上層に設けられる。素子／配線部は、入出力部に隣接して最上層に設けられる。信号配線部は、素子／配線部に隣接して最上層に設けられる。
【００１８】
好ましくは、素子／配線部は、容量素子からなる。
【００１９】
好ましくは、素子／配線部は、容量素子と、信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線とからなる。
【００２０】
好ましくは、容量素子は、入出力部および／または信号配線部のノイズを低減するための容量素子である。
【００２１】
好ましくは、容量素子は、最上層よりも下層に配置された回路用の容量素子である。
【００２２】
好ましくは、容量素子は、上部電極を構成するアルミニウム配線と、下部電極を構成する銅配線と、アルミニウム配線と銅配線との間に設けられた絶縁膜とからなる。
【００２３】
好ましくは、絶縁膜は、銅配線に接して設けられ、銅配線からの銅の拡散を防止するキャップ膜からなる。
【００２４】
好ましくは、キャップ膜は、Ｓｉ３Ｎ４からなる。
【００２５】
好ましくは、素子／配線部は、信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線からなる。
【００２６】
好ましくは、大容量配線は、第１の配線層と、第１の配線層に接続され、第１の配線層上に形成された第２の配線層とからなる。
【００２７】
好ましくは、第１の配線層は、銅配線からなり、第２の配線層は、アルミニウム配線からなる。
【００２８】
また、この発明によれば、半導体装置の製造方法は、複数の層からなる半導体装置の製造方法である。半導体装置は、複数の層のうち、最上層に設けられた入出力部と、入出力部に隣接して最上層に設けられた素子／配線部と、素子／配線部に隣接して最上層に設けられた信号ライン用の信号配線部とを備える。そして、半導体装置の製造方法は、入出力部および素子／配線部に用いられる第１の配線層を形成する第１の工程と、第１の配線層の形成後、前記入出力部、前素子／配線部および信号配線部に絶縁膜を形成する第２の工程と、絶縁膜の形成後、入出力部、素子／配線部および信号配線部に層間絶縁膜を形成する第３の工程と、層間絶縁膜の形成後、入出力部、素子／配線部および信号配線部に用いられる第２の配線層を形成する第４の工程とを含む。
【００２９】
好ましくは、第１の配線層は、入出力部に形成された第１の下層配線と、素子／配線部に形成された第２の下層配線とからなる。絶縁膜は、入出力部に形成された第１の絶縁膜と、素子／配線部に形成された第２の絶縁膜と、信号配線部に形成された第３の絶縁膜とからなる。層間絶縁膜は、入出力部に形成された第１の層間絶縁膜と、素子／配線部に形成された第２の層間絶縁膜と、信号配線部に形成された第３の層間絶縁膜とからなる。第２の配線層は、入出力部に形成された第１の上層配線と、素子／配線部に形成された第２の上層配線と、信号配線部に形成された第３の上層配線とからなる。素子／配線部は、第２の下層配線と、第２の下層配線に接して形成された第２の絶縁膜と、第２の絶縁膜に接して形成された第２の上層配線とからなる容量素子である。
【００３０】
そして、製造方法の第２の工程は、第１および第２の絶縁膜がそれぞれ第１および第２の下層配線に接するように第１から第３の絶縁膜を形成する。また、第３の工程は、第１から第３の層間絶縁膜をそれぞれ第１から第３の絶縁膜に接するように形成する。さらに、第４の工程は、第１の層間絶縁膜および第１の絶縁膜を通して第１の下層配線に接続されるように第１の上層配線を形成し、第２の層間絶縁膜を通して第２の絶縁膜に接するように第２の上層配線を形成し、第３の上層配線を第３の絶縁膜および第３の層間絶縁膜上に形成する。
【００３１】
好ましくは、第４の工程は、第１の上層配線を第１の下層配線に接続するための第１のビアホールを第１の層間絶縁膜および第１の絶縁膜に形成する工程と、第２の上層配線を第２の絶縁膜に接続するための第２のビアホールを第２の層間絶縁膜に形成する工程と、第１の上層配線が第１のビアホールを介して第１の下層配線に接続されるように第１の上層配線を第１の層間絶縁膜上に形成し、第２の上層配線が第２のビアホールを介して第２の絶縁膜に接するように第２の上層配線を第２の層間絶縁膜上に形成し、第３の上層配線を第３の絶縁膜および第３の層間絶縁膜上に形成する工程とからなる。
【００３２】
好ましくは、第１の配線層は、入出力部に形成された第１の下層配線と、素子／配線部に形成された第２の下層配線とからなる。絶縁膜は、入出力部に形成された第１の絶縁膜と、素子／配線部に形成された第２の絶縁膜と、信号配線部に形成された第３の絶縁膜とからなる。層間絶縁膜は、入出力部に形成された第１の層間絶縁膜と、素子／配線部に形成された第２の層間絶縁膜と、信号配線部に形成された第３の層間絶縁膜とからなる。第２の配線層は、入出力部に形成された第１の上層配線と、素子／配線部に形成された第２の上層配線と、信号配線部に形成された第３の上層配線とからなる。素子／配線部は、第２の下層配線と、第２の層間絶縁膜および第２の絶縁膜を通して第２の下層配線に接続された第２の上層配線とからなり、信号配線部の配線に流れる電流よりも大きい電流を流す大容量配線である。
【００３３】
そして、製造方法の第２の工程は、第１および第２の絶縁膜がそれぞれ第１および第２の下層配線に接するように第１から第３の絶縁膜を形成する。また、第３の工程は、第１から第３の層間絶縁膜をそれぞれ第１から第３の絶縁膜に接するように形成する。さらに、第４の工程は、第１の層間絶縁膜および第１の絶縁膜を通して第１の下層配線に接続されるように第１の上層配線を形成し、第２の層間絶縁膜および第２の絶縁膜を通して第２の下層配線に接続するように第２の上層配線を形成し、第３の上層配線を第３の絶縁膜および第３の層間絶縁膜上に形成する。
【００３４】
好ましくは、第４の工程は、第１の上層配線を第１の下層配線に接続するための第１のビアホールを第１の層間絶縁膜および第１の絶縁膜に形成する工程と、第２の上層配線を第２の下層配線に接続するための第２のビアホールを第２の層間絶縁膜および第２の絶縁膜に形成する工程と、第１の上層配線が第１のビアホールを介して第１の下層配線に接続されるように第１の上層配線を第１の層間絶縁膜上に形成し、第２の上層配線が第２のビアホールを介して第２の下層配線に接続するように第２の上層配線を第２の層間絶縁膜上に形成し、第３の上層配線を第３の絶縁膜および第３の層間絶縁膜上に形成する工程とからなる。
【００３５】
好ましくは、第１の配線層は、入出力部に形成された第１の下層配線と、素子／配線部に形成された第２および第３の下層配線とからなる。絶縁膜は、入出力部に形成された第１の絶縁膜と、素子／配線部に形成された第２および第３の絶縁膜と、信号配線部に形成された第４の絶縁膜とからなる。層間絶縁膜は、入出力部に形成された第１の層間絶縁膜と、素子／配線部に形成された第２および第３の層間絶縁膜と、信号配線部に形成された第４の層間絶縁膜とからなる。第２の配線層は、入出力部に形成された第１の上層配線と、素子／配線部に形成された第２および第３の上層配線と、信号配線部に形成された第４の上層配線とからなる。素子／配線部は、大容量配線と、容量素子とを含む。大容量配線は、第２の下層配線と、第２の層間絶縁膜および第２の絶縁膜を通して第２の下層配線に接続された第２の上層配線とからなり、信号配線部の配線に流れる電流よりも大きい電流を流す。容量素子は、第３の下層配線と、第３の下層配線に接して形成された第３の絶縁膜と、第３の絶縁膜に接して形成された第３の上層配線とからなる。
【００３６】
そして、製造方法の第２の工程は、第１から第３の絶縁膜がそれぞれ第１から第３の下層配線に接するように第１から第４の絶縁膜を形成する。また、第３の工程は、第１から第４の層間絶縁膜をそれぞれ第１から第４の絶縁膜に接するように形成する。さらに、第４の工程は、第１の層間絶縁膜および第１の絶縁膜を通して第１の下層配線に接続されるように第１の上層配線を形成し、第２の層間絶縁膜および第２の絶縁膜を通して第２の下層配線に接続するように第２の上層配線を形成し、第３の層間絶縁膜を通して第３の絶縁膜に接するように第３の上層配線を形成し、第４の上層配線を第４の絶縁膜および第４の層間絶縁膜上に形成する。
【００３７】
好ましくは、第４の工程は、第１の上層配線を第１の下層配線に接続するための第１のビアホールを第１の層間絶縁膜および第１の絶縁膜に形成する工程と、第２の上層配線を第２の下層配線に接続するための第２のビアホールを第２の層間絶縁膜および第２の絶縁膜に形成する工程と、第３の上層配線を第３の絶縁膜に接続するための第３のビアホールを第３の層間絶縁膜に形成する工程と、第１の上層配線が第１のビアホールを介して第１の下層配線に接続されるように第１の上層配線を第１の層間絶縁膜上に形成し、第２の上層配線が第２のビアホールを介して第２の下層配線に接続するように第２の上層配線を第２の層間絶縁膜上に形成し、第３の上層配線が第３のビアホールを介して第３の絶縁膜に接するように第３の上層配線を第３の層間絶縁膜上に形成し、第４の上層配線を第４の絶縁膜および第４の層間絶縁膜上に形成する工程とからなる。
【発明の効果】
【００３８】
この発明による半導体装置においては、複数の層のうちの最上層に、入出力部、素子／配線部および信号配線部が配置される。すなわち、従来の半導体装置においては、最上層には、入出力部のみが形成されていたが、この発明による半導体装置においては、入出力部に追加して素子／配線部および信号配線部が最上層に形成される。
【００３９】
従って、この発明によれば、最上層を有効に利用できる。
【００４０】
また、この発明による半導体装置の製造方法においては、複数の層のうち、最上層に形成される入出力部、素子／配線部および信号配線部は、入出力部および素子／配線部に用いられる第１の配線層を形成する第１の工程と、入出力部、素子／配線部および信号配線部に絶縁膜を形成する第２の工程と、入出力部、素子／配線部および信号配線部に用いられる第２の配線層を形成する第３の工程とにより作製される。
【００４１】
従って、この発明によれば、最上層を有効に利用にできる半導体装置を製造できる。
【００４２】
さらに、この発明による半導体装置の製造方法においては、複数の層のうち、最上層に形成される入出力部を作製する工程と殆ど同じ工程によってＭＩＭ構造からなるキャパシタおよび／または大電流を流す大容量配線が最上層に作製される。
【００４３】
従って、この発明によれば、工程を殆ど追加することなく、ＭＩＭ構造からなる容量素子および／または大電流を流せる配線を作製できる。
【発明を実施するための最良の形態】
【００４４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４５】
図１は、この発明の実施の形態による半導体装置の平面図である。図１を参照して、この発明の実施の形態による半導体装置１００は、複数の入出力部１０と、素子／配線部２０と、信号配線部５０とを備える。
【００４６】
複数の入出力部１０は、半導体装置１００の周辺部に形成される。素子／配線部２０および信号配線部５０は、複数の入出力部１０によって囲まれた領域に形成される。そして、素子／配線部２０は、大容量配線３０と、複数のキャパシタ４０とからなる。
【００４７】
大容量配線３０は、信号配線部５０の配線に流れる電流よりも大きい電流を流す配線であり、より具体的には、電源ライン等の大きな電流を流す配線である。キャパシタ４０は、入出力部１０および信号配線部５０のノイズを抑制するためのキャパシタ、または後述する内部アナログ回路用のキャパシタである。信号配線部５０は、信号ライン用の配線である。
【００４８】
図２は、図１に示す線ＩＩ−ＩＩ間における半導体装置１００の断面図である。図２を参照して、半導体装置１００は、下層ＤＬと、最上層ＵＬとを備える。すなわち、半導体装置１００は、複数の層からなる。下層ＤＬは、トランジスタ素子および下層の配線部等を含むシリコン基板１からなる。なお、図２においては、説明を簡略化するために下層ＤＬの詳細な図を省略している。
【００４９】
最上層ＵＬは、入出力部１０、素子／配線部２０、信号配線部５０およびパッシベーション膜８０を含む。従って、入出力部１０、素子／配線部２０および信号配線部５０は、最上層ＵＬに形成される。
【００５０】
入出力部１０は、銅配線１１と、アルミニウム配線１２と、絶縁膜６１と、層間絶縁膜７１とからなる。大容量配線３０は、銅配線３１と、アルミニウム配線３２と、絶縁膜６２と、層間絶縁膜７２とからなる。キャパシタ４０は、銅配線４１と、アルミニウム配線４２と、絶縁膜６３と、層間絶縁膜７３とからなる。信号配線部５０は、アルミニウム配線５１と、絶縁膜６４と、層間絶縁膜７４とからなる。
【００５１】
なお、絶縁膜６１〜６４は、絶縁膜６０を構成し、層間絶縁膜７１〜７４は、層間絶縁膜７０を構成する。
【００５２】
入出力部１０において、アルミニウム配線１２は、ボンディングパッドを構成し、層間絶縁膜７１および絶縁膜６１を通して銅配線１１に接続される。また、大容量配線３０において、アルミニウム配線３２は、層間絶縁膜７２および絶縁膜６２を通して銅配線３１に接続される。その結果、大容量配線３０は、断面形状が略Ｈ字形状であり、銅配線３１およびアルミニウム配線３２からなる２層配線構造を有する。このように、２層配線構造を有する結果、大容量配線３０を厚膜メタルにより作製でき、信号配線部５０の配線を流れる電流よりも大きい電流を大容量配線３０に流すことができる。
【００５３】
キャパシタ４０において、絶縁膜６３は、銅配線４１に接し、アルミニウム配線４２は、層間絶縁膜７３を通して絶縁膜６３に接する。そして、銅配線４１は、下部電極を構成し、アルミニウム配線４２は、上部電極を構成する。従って、キャパシタ４０は、ＭＩＭ構造のキャパシタからなる。そして、キャパシタ４０は、入出力部１０および／または信号配線部５０のノイズを防止するためのキャパシタとして機能する。また、キャパシタ４０は、下層ＤＬのシリコン基板１に形成されたアナログ回路用のキャパシタとして機能する。
【００５４】
信号配線部５０において、絶縁膜６４は、シリコン基板１上に形成され、層間絶縁膜７４は、絶縁膜６４に接して形成され、アルミニウム配線５１は、層間絶縁膜７４に接して形成される。
【００５５】
パッシベーション膜８０は、アルミニウム配線１２，３２，４２，５１を覆うように形成される。そして、アルミニウム配線１２上に形成されたパッシベーション膜８０には、開口部８１が形成される。
【００５６】
銅配線１１，３１，４１は、３００〜１０００ｎｍの範囲の膜厚を有する。絶縁膜６０（絶縁膜６１〜６４からなる）は、シリコンナイトライド（Ｓｉ３Ｎ４）からなり、１０〜１００ｎｍの範囲の膜厚を有する。層間絶縁膜７０（層間絶縁膜７１〜７４からなる）は、テトラエトキシシラン（以下、「ＴＥＯＳ」という）膜またはＦＳＧ等の酸化膜からなり、５００〜１０００ｎｍの範囲の膜厚を有する。アルミニウム配線１２，３２，４２，５１の各々は、６００〜２０００ｎｍの範囲の膜厚を有する。パッシベーション膜８０は、シリコンナイトライド（Ｓｉ３Ｎ４）またはＳｉＯ２／Ｓｉ３Ｎ４からなり、５００〜２０００ｎｍの範囲の膜厚を有する。
【００５７】
上述したように、半導体装置１００においては、入出力部１０、素子／配線部２０および信号配線部５０が最上層ＵＬに形成される。すなわち、従来の半導体装置（図８参照）においては、ボンディングパッド２１０に隣接する領域２２０には、何も形成されないが、この発明による半導体装置１００においては、素子／配線部２０および信号配線部５０が入出力部１０に隣接する領域に形成される。
【００５８】
従って、最上層を有効に利用できる。
【００５９】
なお、半導体装置１００において、入出力部１０は、Ｉ／Ｏ部を構成し、素子／配線部２０および信号配線部５０は、内部回路部を構成する。
【００６０】
図３は、図１および図２に示す半導体装置１００の製造工程を示す図である。トランジスタ素子が従来技術によりシリコン基板１中に作製され、配線部がダマシン法によりシリコン基板１中に形成される。そして、トランジスタ素子および配線部が形成されたシリコン基板１上に、銅配線１１，３１，４１がダマシン法により形成される。その後、絶縁膜６０（Ｓｉ３Ｎ４）が銅配線１１，３１，４１上に熱ＣＶＤ法により形成される（図３の（ａ）参照）。これにより、絶縁膜６０は、絶縁膜６１〜６３がそれぞれ銅配線１１，３１，４１に接するように銅配線１１，３１，４１上に形成される。
【００６１】
そして、層間絶縁膜７０がプラズマＣＶＤ法により絶縁膜６０上に形成される。これにより、層間絶縁膜７０は、層間絶縁膜７１〜７４がそれぞれ絶縁膜６１〜６４に接するように絶縁膜６０上に形成される。その後、パターニングおよびエッチングにより、層間絶縁膜７０のうち、銅配線４１上に形成された層間絶縁膜が除去され、開口部７０Ａが層間絶縁膜７０に形成される（図３の（ｂ）参照）。
【００６２】
開口部７０Ａが形成されると、層間絶縁膜７０および開口部７０Ａを覆うようにレジスト９０が塗布され、その塗布されたレジスト９０のうち、銅配線１１，３１上のレジストが除去される。そして、層間絶縁膜７０および絶縁膜６０のうち、銅配線１１，３１上の層間絶縁膜および絶縁膜がエッチングにより除去され、ビアホール９１，９２がそれぞれ銅配線１１，３１上に形成される（図３の（ｃ）参照）。
【００６３】
その後、レジスト９０が除去され、パターンニングされた層間絶縁膜７０上にアルミニウムがスパッタリング法により形成される。そして、その形成されたアルミニウム上にレジストが塗布され、その塗布されたレジストのパターンニングおよびアルミニウムのエッチングによりアルミニウム配線１２，３２，４２，５１が形成される。
【００６４】
このように、アルミニウム配線１２は、層間絶縁膜７０（層間絶縁膜７１）および絶縁膜６０（絶縁膜６１）を通して銅配線１１に接続されるように形成され、アルミニウム配線３２は、層間絶縁膜７０（層間絶縁膜７２）および絶縁膜６０（絶縁膜６２）通して銅配線３１に接続されるように形成され、アルミニウム配線４２は、層間絶縁膜７０（層間絶縁膜７３）を通して絶縁膜６０（絶縁膜６３）に接続されるように形成され、アルミニウム配線５１は、絶縁膜６０（絶縁膜６４）および層間絶縁膜７０（層間絶縁膜７４）上に形成される。
【００６５】
このアルミニウム配線１２，３２，４２，５１の形成により、入出力部１０、大容量配線３０、キャパシタ４０および信号配線部５０が作製される。
【００６６】
その後、アルミニウム配線１２，３２，４２，５１を覆うようにパッシベーション膜８０がプラズマＣＶＤ法により形成され、アルミニウム配線１２上に開口部８１が形成されて半導体装置１００が作製される（図３の（ｄ）参照）。
【００６７】
図３の（ｂ）に示す工程で形成される層間絶縁膜７０は、ＴＥＯＳ膜以外にＦＳＧ膜を用いて形成されてもよい。より具体的には、層間絶縁膜７０は、ＳｉＯＦ／ＳｉＯＣの単層または２層から構成されていてもよい。そして、層間絶縁膜７０が単層のＳｉＯＣからなる場合、層間絶縁膜７０は、ＣＶＤ法のみならず、塗布によって形成されてもよい。その場合、膜厚は、２００〜８００ｎｍの範囲である。
【００６８】
図４は、図３の（ａ）に示す工程の詳細を示す工程図である。図４を参照して、トランジスタ素子および配線部がシリコン基板１中に作製されると、パターンニングによりシリコン基板１の一主面１Ａ側に溝２〜４が形成される（図４の（ａ１）参照）。溝２〜４の深さは、３００〜１０００ｎｍの範囲である。
【００６９】
そして、ＴｉＮ，Ｔａ，ＴａＮのいずれかからなるバリアメタル５〜７がそれぞれ溝２〜４に１０〜１００ｎｍの膜厚だけスパッタリングにより堆積される。その後、銅からなるシード層１１Ａ，３１Ａ，４１Ａがそれぞれバリアメタル５〜７上に１０〜１００ｎｍの膜厚だけスパッタリングにより堆積される（図４の（ａ２）参照）。
【００７０】
なお、バリアメタル５〜７およびシード層１１Ａ，３１Ａ，４１Ａは、同じスパッタ装置において連続して形成されてもよい。
【００７１】
シード層１１Ａ，３１Ａ，４１Ａが形成されると、銅膜８が電解メッキにより形成される（図４の（ａ３）参照）。銅膜８の膜厚は、溝２〜４に対して十分厚くなる膜厚であり、例えば、数ミクロン以上である。
【００７２】
銅膜８が形成されると、不要になった銅をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により除去し、銅配線１１，３１，４１が形成される。そして、銅配線１１，３１，４１を覆うように絶縁膜６０がプラズマＣＶＤ法により形成される（図４の（ａ４）参照）。
【００７３】
これによって、図３の（ａ）に示す工程が終了する。
【００７４】
銅配線１１，３１，４１の下側にバリアメタル５〜７が形成されるのは、銅配線１１，３１，４１の銅がシリコン基板１中へ拡散するのを防止するためである。
【００７５】
また、この発明においては、銅配線１１，３１，４１は、スパッタリングにより形成されたシード層１１Ａ，３１Ａ，４１Ａ上に、電解メッキにより銅を堆積することにより形成される。このように、シード層１１Ａ，３１Ａ，４１Ａを形成することにより、電解メッキ時に銅を堆積し易くできる。
【００７６】
図５は、図３の（ｄ）に示す工程の詳細を示す工程図である。図５を参照して、パターンニングにより、ビアホール９１，９２が絶縁膜６０および層間絶縁膜７０中に形成され、開口部７０Ａが層間絶縁膜７０中に形成されると、ＴｉＮ，Ｔａ，ＴａＮのいずれかからなるバリアメタル１３〜１５がスパッタリングにより１０〜１００ｎｍの膜厚だけビアホール９１，９２および開口部７０Ａに形成される（図５の（ｄ１）参照）。
【００７７】
引続いて、アルミニウム１６がスパッタリングにより６００〜２０００ｎｍの膜厚だけ形成される。（図５の（ｄ２）参照）。なお、アルミニウム１６は、０．５〜１．０％のシリコン（Ｓｉ）を含むアルミニウムであってもよい。
【００７８】
アルミニウム１６が形成されると、その形成されたアルミニウム１６をパターンニングおよびエッチングし、アルミニウム配線１２，３２，４２，５１が形成される（図５の（ｄ３）参照）。そして、パッシベーション８０がアルミニウム配線１２，３２，４２，５１上に形成され、半導体装置１００が作製される。
【００７９】
アルミニウム配線１２，３２は、それぞれ、バリアメタル１３，１４を介して銅配線１１，３１と接続されるので、銅配線１１，３１中の銅がアルミニウム配線１２，３２へ拡散するのを防止できる。その結果、アルミニウム配線１２，３２の腐食を防止できる。
【００８０】
上述したように、大容量配線３０の下層配線である銅配線３１およびキャパシタ４０の下部電極を構成する銅配線４１は、入出力部１０の銅配線１１と同じ工程によって形成される。また、キャパシタ４０を構成する絶縁膜６０は、入出力部１０、大容量配線３０および信号配線部５０にも形成される。さらに、大容量配線３０の上層配線であるアルミニウム配線３２およびキャパシタ４０の上部電極を構成するアルミニウム配線４２は、ビアホール９１，９２と開口部７０Ａとを別々の工程によって形成した後、入出力部１０のアルミニウム配線１２および信号配線部５０のアルミニウム配線５１と同じ工程によって形成される。
【００８１】
従って、ビアホール９１，９２を形成する工程に開口部７０Ａを形成する工程のみを追加するだけで入出力部１０を作製する工程と同じ工程によって大容量配線３０、キャパシタ４０および信号配線部５０を同時に作製できる。すなわち、入出力部１０を作製する工程と殆ど同じ工程によって、大容量配線３０、キャパシタ４０および信号配線部５０を同時に作製することができる。
【００８２】
また、信号配線部５０のアルミニウム配線５１の個数を任意に設定できるので、入出力部１０を作製する工程と殆ど同じ工程によって信号ラインを増加することもできる。
【００８３】
図６は、この発明の実施の形態による半導体装置の他の平面図である。図６を参照して、この発明の実施の形態による半導体装置１１０は、図１に示す半導体装置１００にキャパシタ１２０を追加したものであり、その他は、半導体装置１００と同じである。
【００８４】
キャパシタ１２０は、上述したシリコン基板１中に作製された内部回路用のキャパシタである。この場合、キャパシタ４０は、入出力部１０および信号配線部５０のノイズを低減するキャパシタとして機能する。
【００８５】
そして、キャパシタ１２０は、キャパシタ４０と同じようにＭＩＭ構造からなり、キャパシタ４０と同じように入出力部１０を作製する工程と殆ど同じ工程によって作製される。つまり、キャパシタ１２０は、上述した図３、図４および図５に示す工程に従って作製される。
【００８６】
半導体装置１１０は、半導体装置１００よりも多くの素子および配線を入出力部１０によって囲まれた領域に備える。従って、この発明においては、入出力部１０によって囲まれた領域に配置する素子および／または配線の数は、制限されず、その配置方法も制限されない。
【００８７】
このように、この発明による半導体装置は、最上層のうち、入出力部１０に隣接する領域に少なくとも１つの素子または少なくとも１つの配線を形成することを特徴とする。
【００８８】
そして、この素子および／または配線は、入出力部１０を作製する工程と殆ど同じ工程によって形成される。
【００８９】
従って、この発明によれば、複数の層からなる半導体装置の最上層を有効に利用できる。また、新たな工程を殆ど追加することなく、素子および／または配線を半導体装置の最上層に作製できる。
【００９０】
なお、銅配線１１，３１，４１は、「第１の配線層」を構成し、アルミニウム配線１２，３２，４２，５１は、「第２の配線層」を構成する。
【００９１】
また、銅配線１１は、「第１の下層配線」を構成し、銅配線３１，４１は、「第２の下層配線」を構成する。
【００９２】
さらに、銅配線３１は、「第２の下層配線」を構成し、銅配線４１は、「第３の下層配線」を構成する。
【００９３】
さらに、絶縁膜６１は、「第１の絶縁膜」を構成し、絶縁膜６２，６３は、「第２の絶縁膜」を構成し、絶縁膜６４は、「第３の絶縁膜」を構成する。
【００９４】
さらに、絶縁膜６２は、「第２の絶縁膜」を構成し、絶縁膜６３は、「第３の絶縁膜」を構成し、絶縁膜６４は、「第４の絶縁膜」を構成する。
【００９５】
さらに、層間絶縁膜７１は、「第１の層間絶縁膜」を構成し、層間絶縁膜７２，７３は、「第２の層間絶縁膜」を構成し、層間絶縁膜７４は、「第３の層間絶縁膜」を構成する。
【００９６】
さらに、層間絶縁膜７２は、「第２の層間絶縁膜」を構成し、層間絶縁膜７３は、「第３の層間絶縁膜」を構成し、層間絶縁膜７４は、「第４の層間絶縁膜」を構成する。
【００９７】
さらに、アルミニウム配線１２は、「第１の上層配線」を構成し、アルミニウム配線３２，４２は、「第２の上層配線」を構成し、アルミニウム配線５１は、「第３の上層配線」を構成する。
【００９８】
さらに、アルミニウム配線３２は、「第２の上層配線」を構成し、アルミニウム配線４２は、「第３の上層配線」を構成し、アルミニウム配線５１は、「第４の上層配線」を構成する。
【００９９】
さらに、ビアホール９１は、「第１のビアホール」を構成し、ビアホール９２および開口部７０Ａは、「第２のビアホール」を構成する。
【０１００】
さらに、ビアホール９２は、「第２のビアホール」を構成し、開口部７０Ａは、「第３のビアホール」を構成する。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０２】
この発明は、最上層を有効に利用可能な半導体装置に適用される。また、この発明は、最上層を有効に利用可能な半導体装置の製造方法に適用される。さらに、この発明は、工程を殆ど追加することなく、ＭＩＭ構造からなる容量素子および／または大電流を流せる配線を備えた半導体装置を製造する半導体装置の製造方法に適用される。
【図面の簡単な説明】
【０１０３】
【図１】この発明の実施の形態による半導体装置の平面図である。
【図２】図１に示す線ＩＩ−ＩＩ間における半導体装置の断面図である。
【図３】図１および図２に示す半導体装置の製造工程を示す図である。
【図４】図３の（ａ）に示す工程の詳細を示す工程図である。
【図５】図３の（ｄ）に示す工程の詳細を示す工程図である。
【図６】この発明の実施の形態による半導体装置の他の平面図である。
【図７】従来の半導体装置の平面図である。
【図８】図７に示す線ＶＩＩＩ−ＶＩＩＩ間における従来の半導体装置の断面図である。
【図９】ＭＩＭ構造のキャパシタを備える半導体装置の概略断面図である。
【符号の説明】
【０１０４】
１，２７０  シリコン基板、２〜４  溝、５〜７，１３〜１５  バリアメタル、８  銅膜、１０  入出力部、１６  アルミニウム、１１，３１，４１，２２０，２３０，２４０  銅配線、１１Ａ，３１Ａ，４１Ａ  シード層、１２，３２，４２，５１  アルミニウム配線、２０  素子／配線部、３０  大容量配線、４０，１２０  キャパシタ、５０  信号配線部、６０〜６４，２４１  絶縁膜、７０〜７４，２５０  層間絶縁膜、７０Ａ，８１，２８０  開口部、８０，２６０  パッシベーション膜、９０  レジスト、９１，９２  ビアホール、１００，１１０，２００，３００  半導体装置、２１０  ボンディングパッド、２２０  領域，２４２  金属層。
【図１】
2006216728.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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