(57)【要約】【課題】本発明は、ＭＯＳＦＥＴをトリガ回路として備えた、半導体集積回路におけるＳＣＲ型のＥＳＤ保護回路装置において、通常回路動作時のリーク電流が小さいＥＳＤ保護回路装置を、既存の技術により小面積で実現できるようにする。【解決手段】たとえば、ＳＣＲ１１の陽極１２は、端子２１を介して、図示していない半導体集積回路の内部回路に接続されている。一方、ＳＣＲ１１の陰極１３は接地されている。また、ＳＣＲ１１のＰウェル領域１４は、抵抗素子２２を介して接地されている。さらに、ＳＣＲ１１のＮウェル領域１５は、Ｎ型ＭＯＳＦＥＴ３１のドレイン拡散層３２に接続されている。このＮ型ＭＯＳＦＥＴ３１のゲート電極３３および基板３４は、配線を介して相互に接続されている。【選択図】      図１
2006310595.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を静電破壊から保護するためのシリコン制御整流器と、
前記シリコン制御整流器にトリガ電圧を与えるための、ゲート電極と基板とが電気的に接続された第１の金属絶縁物半導体電界効果トランジスタと
を具備したことを特徴とする半導体装置。
【請求項２】
前記シリコン制御整流器および前記第１の金属絶縁物半導体電界効果トランジスタは共通の第１導電型半導体基板または第１の第１導電型ウェル領域上に設けられ、
前記第１の金属絶縁物半導体電界効果トランジスタの第２の第１導電型ウェル領域と前記シリコン制御整流器の第３の第１導電型ウェル領域とが、前記第１導電型半導体基板または前記第１の第１導電型ウェル領域を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属絶縁物半導体電界効果トランジスタおよび前記シリコン制御整流器は、Ｎ型の半導体層によって電気的に分離されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の金属絶縁物半導体電界効果トランジスタのゲート電極および基板には、さらに、通常動作時に、前記第１の金属絶縁物半導体電界効果トランジスタをオフするための、第２の金属絶縁物半導体電界効果トランジスタが接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の第１導電型ウェル領域の不純物濃度は、前記第３の第１導電型ウェル領域の不純物濃度よりも高いことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、金属絶縁物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をトリガ回路として備えた、半導体集積回路におけるシリコン制御整流器（ＳＣＲ：Ｓｉｌｉｃｏｎ−Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）型の静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路装置に関する。
【背景技術】
【０００２】
周知のように、半導体集積回路（内部回路）の静電気放電保護にはＳＣＲの活用が欠かせない。ＳＣＲの特長は、オン抵抗が極めて小さいことである。このため、内部回路における素子の、微細化によって薄膜化したゲート絶縁膜の保護に適している。
【０００３】
一方、ＳＣＲの問題はトリガ電圧が高いことである。トリガ電圧は、ブレークダウン電圧またはスナップバック電圧とも呼ばれる。要するに、ＳＣＲがオフ状態からオン状態に移行する（トリガが掛かる）時の、陽極−陰極間電圧のことである。たとえば、ＳＣＲのトリガ電圧が高いと、半導体集積回路の内部回路は容易に静電破壊に至る。これは、ＥＳＤサージの印加により、内部回路の素子のゲート絶縁膜に破壊的なストレスが掛かるか、内部回路の素子がＳＣＲよりも先にオンして破壊的な電流が流れるためである。
【０００４】
ＳＣＲのトリガ電圧を下げるための技術としては、これまでにも多数の提案がなされている。これまでのトリガ技術としては、たとえば、逆バイアス状態のＰＮ接合におけるブレークダウン電圧を利用するもの、順バイアス状態の能動素子におけるオン電流を利用するものの、２種類に大別される。
【０００５】
前者の特長は、トリガ回路の面積が比較的小さくて済むこと、通常の回路動作時のリーク電流が低く抑えられることの２点である。しかしながら、ＰＮ接合のブレークダウン電圧を制御して、トリガ電圧を一定のレベル以下に下げるのは困難である。
【０００６】
後者には、トリガ電圧を比較的容易に制御できるという特長がある。たとえば、能動素子にダイオードを用いる方法の場合（たとえば、非特許文献１参照）、ダイオードの段数を変えることによってトリガ電圧を簡単に調整することができる。
【０００７】
理想的なダイオードを考えた場合には、トリガ電圧Ｖｔ１は、
Ｖｔ１＝（ｎ＋１）Ｖｂｉ
で与えられる。
【０００８】
ここで、「ｎ」はダイオードの段数、「Ｖｂｉ」はＰＮ接合の拡散電位である。「Ｖｂｉ」はプロセス条件に依らないほぼ一定の値（約０．８Ｖ）であるから、トリガ電圧Ｖｔ１は１．６Ｖ、２．４Ｖ、３．２Ｖ、…というような不連続な値をとることになる。
【０００９】
一般に、トリガ電圧は、電源電圧以上で、かつ、ゲート絶縁膜の破壊電圧以下の範囲内に収まるように調整しなければならない。この調整の範囲は、内部回路の素子の微細化にともなって狭くなってきている。そのため、トリガ電圧が不連続な値しか取れない上記の方法（非特許文献１）では、静電気放電保護回路装置の設計が困難になる。
【００１０】
また、トリガ電圧を下げるために、ダイオードの段数を減らすと、通常の回路動作時におけるリーク電流が増加するという問題もある。
【００１１】
これに対し、トリガ回路にＭＯＳＦＥＴを用いる方法が提案されている（たとえば、特許文献１参照）。この提案の方法は、容量・抵抗結合素子を用いてＭＯＳＦＥＴのゲート電圧を引き上げることで、ＳＣＲのトリガに必要なオン電流を発生させるものである。この方法の場合、ＭＯＳＦＥＴの閾値電圧あるいは寸法を調整することにより、トリガ電圧を細かく設定することができる。
【００１２】
この提案において、容量・抵抗結合素子は、ＲＣ-1以下の周波数の信号を遮断する特性をもつ。そのため、端子に電源線がつながる場合、通常回路動作時のＭＯＳＦＥＴのゲート電圧は０Ｖであるから、リーク電流は極めて低いレベルになる。仮に、端子につながるのが入出力信号線であり、入出力信号の周波数が静電気放電サージの周波数（１００ＭＨｚ以上）よりも高い場合には、容量・抵抗結合素子によって入出力信号が遮断されないために、大きなリーク電流が発生する。また、静電気放電サージを減衰させないようにするために、容量・抵抗結合素子の時定数（ＲＣ積）を１０ｎｓ以上にしなければならない。これには非常に大きな回路面積が必要である。
【００１３】
上記したように、従来は、トリガ電圧の制御性が高く、かつ、通常回路動作時のリーク電流が小さい静電気放電保護回路装置を小面積で実現できず、そのため、高性能な半導体集積回路を安価に実現することが困難であった。
【非特許文献１】Ｍ．Ｐ．Ｊ．Ｍｅｒｇｅｎｓ  ｅｔ．ａｌ．，“Ｄｉｏｄｅ−Ｔｒｉｇｇｅｒｅｄ  ＳＣＲ（ＤＴＳＣＲ）  ｆｏｒ  ＲＦ−ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ｏｆ  ＢｉＣＭＯＳ  ＳｉＧｅ  ＨＢＴｓ  ａｎｄ  ＣＭＯＳ  Ｕｌｔｒａ−Ｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅｓ”，ｉｎ  ＩＥＤＭ’０３  Ｔｅｃｈ．  Ｄｉｇｅｓｔ，ｐｐ．２１．３．１−２１．３．４，２００３．
【特許文献１】特開平９−１３４９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、トリガ電圧の制御性が高く、かつ、通常回路動作時のリーク電流が小さい静電気放電保護回路装置を、既存の技術により小面積で実現でき、高性能な半導体集積回路を安価に実現することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本願発明の一態様によれば、内部回路を静電破壊から保護するためのシリコン制御整流器と、前記シリコン制御整流器にトリガ電圧を与えるための、ゲート電極と基板とが電気的に接続された第１の金属絶縁物半導体電界効果トランジスタとを具備したことを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
上記の構成により、トリガ電圧の制御性が高く、かつ、通常回路動作時のリーク電流が小さい静電気放電保護回路装置を、既存の技術により小面積で実現でき、高性能な半導体集積回路を安価に実現することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、半導体集積回路における、静電気放電（ＥＳＤ）保護回路装置の基本構成を示すものである。なお、ここでは第１の金属絶縁物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をトリガ回路として備えた、シリコン制御整流器（ＳＣＲ）型のＥＳＤ保護回路装置において、ＳＣＲおよびトリガ回路をＰ型の半導体基板（Ｓｉ基板）上に搭載した場合を例に示している。
【００１９】
図１に示すように、ＳＣＲ１１の陽極（ＰＮＰトランジスタＴｒ１のエミッタ）１２は端子２１に接続されている。上記端子２１は、図示していない半導体集積回路の内部回路（たとえば、電源線または入出力信号線）に接続されている。一方、上記ＳＣＲ１１の陰極（ＮＰＮトランジスタＴｒ２のエミッタ）１３は、電源線などを介して接地されている。また、ＳＣＲ１１のＰウェル領域（ＰＮＰトランジスタＴｒ１のコレクタおよびＮＰＮトランジスタＴｒ２のベース）１４は、抵抗値が１ＫΩ程度の抵抗素子（外部抵抗）２２を介して接地されている。
【００２０】
また、上記ＳＣＲ１１のＮウェル領域（ＰＮＰトランジスタＴｒ１のベースおよびＮＰＮトランジスタＴｒ２のコレクタ）１５は、トリガ回路であるＮ型のＭＯＳＦＥＴ３１のドレイン（ドレイン拡散層）３２に接続されている。上記ＭＯＳＦＥＴ３１のゲート電極３３および基板３４は、配線を介して電気的に接続されている。また、上記ＭＯＳＦＥＴ３１のソース（ソース拡散層）３５は、上記ＳＣＲ１１の陰極１３と同様に、電源線などを介して接地されている。
【００２１】
本実施形態の場合、上記ＭＯＳＦＥＴ３１のゲート電極３３は基板３４に接続されて、一見、フローティング状態となっている。実際には、後述するように、上記ＭＯＳＦＥＴ３１の基板３４は、上記ＳＣＲ１１のＰウェル領域１４と電気的に接続されている。
【００２２】
上記の構成において、端子２１に静電気放電（ＥＳＤ）サージが入射したとする。すると、抵抗素子２２に電流が流れることにより、ＳＣＲ１１のＰウェル領域１４の電位が上昇する。これにより、ＭＯＳＦＥＴ３１の基板３４の電位が上昇され、それに接続されているゲート電極３３の電位も上昇する。このゲート電極３３の電位の上昇が、ＭＯＳＦＥＴ３１の閾値電圧を超えると、ＭＯＳＦＥＴ３１が導通してオン電流が流れ、ＳＣＲ１１にトリガが掛かる。つまり、ＭＯＳＦＥＴ３１からの所定のトリガ電圧がＳＣＲ１１に印加されて、ＳＣＲ１１が導通状態となる。
【００２３】
図２は、上記した構成のＥＳＤ保護回路装置の断面構造を示すものである。本実施形態の場合、共通のＰ型半導体基板１０上に、ＳＣＲ１１とＭＯＳＦＥＴ（トリガ回路）３１とが形成されている。
【００２４】
すなわち、Ｐ型半導体基板１０の表面部には、複数の素子分離用絶縁膜（素子分離領域）１０ａが設けられている。また、上記Ｐ型半導体基板１０の表面部の、上記ＳＣＲ１１の形成領域に対応する部位には、上記Ｐウェル領域１４および上記Ｎウェル領域１５が接するようにして形成されている。上記Ｐウェル領域１４の表面部の、上記素子分離用絶縁膜１０ａの相互間に露出する部位には、ＰウェルコンタクトとなるＰ型拡散層１４ａ、および、上記陰極１３となるＮ型拡散層１３ａが形成されている。上記Ｐ型拡散層１４ａ（ＳＣＲ１１のＰウェル領域１４）は、上記抵抗素子２２を介して接地されている。上記Ｎ型拡散層１３ａ（ＳＣＲ１１の陰極１３）は、接地されている。
【００２５】
上記Ｎウェル領域１５の表面部の、上記素子分離用絶縁膜１０ａの相互間に露出する部位には、ＮウェルコンタクトとなるＮ型拡散層１５ａ、および、上記陽極１２となるＰ型拡散層１２ａが形成されている。上記Ｐ型拡散層１２ａ（ＳＣＲ１１の陽極１２）は、端子２１に接続されている。
【００２６】
一方、上記Ｐ型半導体基板１０の表面部の、上記ＭＯＳＦＥＴ３１の形成領域に対応する部位には、上記基板３４となるＰウェル領域３４’が形成されている。上記Ｐウェル領域３４’は、上記Ｎウェル領域１５に接するようにして形成されている。上記Ｐウェル領域３４’の表面部の、上記素子分離用絶縁膜１０ａの相互間に露出する部位には、上記ドレイン拡散層３２、上記ソース拡散層３５、および、基板コンタクトとなるＰ型拡散層３４ａが形成されている。上記ドレイン拡散層３２および上記ソース拡散層３５は所定の距離だけ離間して設けられ、その相互間に対応する上記Ｐ型半導体基板１０の表面上には、ゲート絶縁膜（図示していない）を介して、上記ゲート電極３３が設けられている。上記ゲート電極３３は、配線を介して、上記Ｐ型拡散層３４ａに接続されている。上記ドレイン拡散層３２は、上記Ｎ型拡散層１５ａに接続されている。上記ソース拡散層３５は、接地されている。
【００２７】
このような構成において、ＭＯＳＦＥＴ３１のＰウェル領域３４’およびＳＣＲ１１のＰウェル領域１４は、Ｐ型半導体基板１０を介して電気的に接続されている。したがって、ＥＳＤサージの入射時（電源オフ時）には、ＭＯＳＦＥＴ３１のＰ型拡散層３４ａおよびＳＣＲ１１のＰ型拡散層１４ａはともに“正”にバイアスされる。これにより、ＭＯＳＦＥＴ３１の電流駆動力が増し、ＳＣＲ１１のオン時間が短縮される。これに対し、通常の回路動作時（電源オン時）は、ＳＣＲ１１のＰウェル領域１４の電位が“０Ｖ”になるので、ＭＯＳＦＥＴ３１は常に非導通状態となる。故に、リーク電流を低レベルに抑えることができる。
【００２８】
なお、ＳＣＲ１１のＰウェル領域１４およびＭＯＳＦＥＴ３１のＰウェル領域３４’は同一工程により同時に形成することが可能であるが、ＳＣＲ１１のＰウェル領域１４の不純物濃度はそのままに、ＭＯＳＦＥＴ３１のＰウェル領域３４’だけを濃く、深くなるように形成するようにした場合には、ＳＣＲ１１のトリガの掛かり易さを変えることなしに、ＥＳＤ保護回路装置の動作性を向上させることが可能である。
【００２９】
図３は、ＥＳＤサージの入射に対する、端子電圧の時間変化（シミュレーション結果）を示すものである。なお、ここでは、図２に示した断面構造を有するＥＳＤ保護回路装置において、ＳＣＲ１１およびＭＯＳＦＥＴ３１の素子幅をともに４０μｍとした場合を例に説明する。また、ＭＯＳＦＥＴ３１のゲート長（Ｌｇ）を、たとえば、０．２５μｍ、０．３０μｍ、０．４０μｍ、０．５０μｍとした場合について示している。図の、縦軸は端子２１における電圧であり、横軸はＥＳＤサージの入射時間（ｌｏｇスケール）である。
【００３０】
この図からも明らかなように、トリガ電圧Ｖｔ１は、ゲート長Ｌｇに応じて異なる値を示す。つまり、ゲート長Ｌｇが長くなるにつれて、トリガ電圧Ｖｔ１は高くなる。また、いずれのゲート長Ｌｇの場合においても、時刻２００ｐｓ前後で、ＳＣＲ１１にトリガが掛けられることが分かる。
【００３１】
図４は、前記シミュレーション結果（図３）におけるトリガ電圧とゲート長との関係を示すものである。すなわち、本実施形態の構成とした場合、トリガ電圧Ｖｔ１はゲート長Ｌｇに対してリニアに変化する。たとえば、ゲート長Ｌｇを０．２５（実際には、デザインルールで許される最少寸法）〜１．０μｍの範囲で変化させることによって、トリガ電圧Ｖｔ１を、およそ２〜５Ｖの範囲で連続的に調整することが可能である。
【００３２】
なお、トリガ電圧Ｖｔ１としては、たとえばゲート長Ｌｇを１μｍ変化させることにより、トリガ電圧Ｖｔ１が１．０Ｖ以上変化するように、調整するのが好ましい。
【００３３】
また、トリガ電圧Ｖｔ１は、ゲート長Ｌｇの代わりにＭＯＳＦＥＴ３１の閾値電圧（Ｖｔｈ）により調整することも可能である。通常回路動作時のリーク電流は、電源保護の場合で１０ｎＡ以下（電源電圧１．８Ｖ）であり、入出力保護の場合で１０μＡ以下（オフ→オン１回遷移あたりのピーク値）である。これは、上記した非特許文献１の場合と同等であり、特許文献１の場合（入出力保護で５００μＡ程度）よりも優れている。
【００３４】
上記したように、ＭＯＳＦＥＴをトリガ回路として備えるＥＳＤ保護回路装置において、ＭＯＳＦＥＴのゲート電極と基板とを電気的に接続し、ＭＯＳＦＥＴは、基板を介してゲート電極がバイアスされることによってＳＣＲにトリガを掛けるようにしている。これにより、通常回路動作時のリーク電流が小さいＥＳＤ保護回路装置を、小面積で実現できる。しかも、ＥＳＤ保護回路装置の設計が容易で、既存の技術により簡単に実現できる。特に、ＭＯＳＦＥＴのゲート電極の長さを変えることのみにより、トリガ電圧の調整が可能であり、トリガ電圧の制御性が高い。それ故、高性能な半導体集積回路を安価に実現することが可能になる。
【００３５】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、半導体集積回路における、ＥＳＤ保護回路装置の基本構成を示すものである。なお、ここでは、ＭＯＳＦＥＴをトリガ回路として備えたＳＣＲ型のＥＳＤ保護回路装置において、通常の回路動作時のリーク電流を抑制できるように構成した場合について説明する。また、同一部分には同一符号を付して、詳しい説明は割愛する。
【００３６】
本実施形態の場合、たとえば図５に示すように、ＳＣＲ１１の陽極（ＰＮＰトランジスタＴｒ１のエミッタ）１２は端子２１に接続されている。上記端子２１は、図示していない半導体集積回路の内部回路（たとえば、電源線または入出力信号線）に接続されている。一方、上記ＳＣＲ１１の陰極（ＮＰＮトランジスタＴｒ２のエミッタ）１３は、電源線などを介して接地されている。また、ＳＣＲ１１のＰウェル領域（ＰＮＰトランジスタＴｒ１のコレクタおよびＮＰＮトランジスタＴｒ２のベース）１４は、抵抗値が１ＫΩ程度の抵抗素子（外部抵抗）２２を介して接地されている。
【００３７】
また、上記ＳＣＲ１１のＮウェル領域（ＰＮＰトランジスタＴｒ１のベースおよびＮＰＮトランジスタＴｒ２のコレクタ）１５は、トリガ回路であるＮ型のＭＯＳＦＥＴ３１のドレイン（ドレイン拡散層）３２に接続されている。上記ＭＯＳＦＥＴ３１のゲート電極３３および基板３４は、配線を介して相互に接続されている。また、上記ＭＯＳＦＥＴ３１のソース（ソース拡散層）３５は、上記ＳＣＲ１１の陰極１３と同様に、電源線などを介して接地されている。
【００３８】
さらに、上記ＭＯＳＦＥＴ３１のゲート電極３３および基板３４は、Ｎ型のＭＯＳＦＥＴ（第２の金属絶縁物半導体電界効果トランジスタ）４１のドレイン（ドレイン拡散層）４２に接続されている。上記ＭＯＳＦＥＴ４１は、通常の回路動作時に上記ＭＯＳＦＥＴ３１をオフするためのもので、上記ＭＯＳＦＥＴ４１のソース（ソース拡散層）４３は接地され、ゲート電極４４は制御端子（この実施形態の場合、電源電位）５０に接続されている。
【００３９】
本実施形態の場合、上記端子２１へのＥＳＤサージの入射時に、上記ＳＣＲ１１にトリガが掛かるメカニズムは、上述した第１の実施形態に示した装置の場合と同様である。第１の実施形態の装置と異なるのは、上記ＭＯＳＦＥＴ４１のゲート電極４４を電源電位に固定しておくことにより、通常の回路動作時のリーク電流を抑制することが可能となる。すなわち、電源オン時には、ＭＯＳＦＥＴ４１により、ＭＯＳＦＥＴ３１のゲート電極３３の電位が０Ｖに固定されるので、ＭＯＳＦＥＴ３１は常に非導通状態となる。故に、リーク電流を抑制することが可能となる。
【００４０】
特に、このような構成は、たとえば図６または図７に示すように、ＭＯＳＦＥＴ３１とＳＣＲ１１とが、Ｎ型半導体基板６１やＮ型ウェル領域（ダブルウェル構造）６２などのＮ型の半導体層によって電気的に分離されているような場合に用いて好適である。
【００４１】
すなわち、上記の構成において、端子２１にＥＳＤサージが入射したとする。すると、端子２１の電位の上昇にともなって、陽極１２−Ｎウェル領域１５間のＰＮ接合部の容量結合を介して、Ｎウェル領域１５の電位が上昇する。これにより、ドレイン拡散層３２とゲート電極３３との間の容量結合およびドレイン拡散層３２と基板３４との間の容量結合を介して、ゲート電極３３の電位が上昇する。このゲート電極３３の電位の上昇が、ＭＯＳＦＥＴ３１の閾値電圧を超えると、ＭＯＳＦＥＴ３１が導通してオン電流が流れ、ＳＣＲ１１にトリガが掛かる。
【００４２】
上記したように、通常の回路動作時のリーク電流を抑制できるようにした場合に限らず、ＭＯＳＦＥＴ３１とＳＣＲ１１とをＮ型半導体層によって電気的に分離する構成とした場合においても、第１の実施形態の場合と同様に、ＥＳＤ保護回路装置を小面積で実現できる。しかも、ＥＳＤ保護回路装置の設計が容易で、既存の技術により簡単に実現できる。特に、ＭＯＳＦＥＴのゲート電極の長さを変えることのみにより、トリガ電圧の調整が可能であり、トリガ電圧の制御性が高い。それ故、高性能な半導体集積回路を安価に実現することが可能になる。
【００４３】
なお、この第２の実施形態は、上述した第１の実施形態にも同様に適用できることは勿論である。
【００４４】
また、第１の実施形態においては、Ｐ型半導体基板を例に説明したが、これに限らず、逆導電型の基板を用いても実施することは可能である。たとえば図８に示すように、Ｎ型半導体基板１００上にＰ型ウェル領域１０１を形成し、このＰ型ウェル領域１０１上にＳＣＲ回路１１やトリガ回路３１を形成することによって、Ｐ型ウェル領域１０１を介して、ＳＣＲ回路１１のＰウェル領域１４とトリガ回路３１のＰウェル領域３４’とを導通させるようにすることもできる。
【００４５】
また、第１の実施形態において、Ｎ型半導体基板１００を用いるようにした場合には、トリガ回路３１をＰ型のＭＯＳＦＥＴとすることもできる。この場合、Ｐ型はすべてＮ型に、Ｎ型はすべてＰ型に置き換えられる。たとえば、ＳＣＲ回路１１のＰＮＰトランジスタＴｒ１はＮＰＮトランジスタに、ＮＰＮトランジスタＴｒ２はＰＮＰトランジスタになる。なお、このようにＰ型とＮ型とを置き換えるようにした回路の場合、負のサージが印加された際に動作する。
【００４６】
上述した第２の実施形態の場合も同様に、Ｐ型とＮ型とを置き換えることが可能なことは勿論である。
【００４７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態にしたがった、ＥＳＤ保護回路装置の基本構成を示す回路図。
【図２】図１に示したＥＳＤ保護回路装置の構成を示す断面図。
【図３】図２に示したＥＳＤ保護回路装置のシミュレーション結果を示す図。
【図４】図３に示したシミュレーション結果における、トリガ電圧とゲート長との関係を示す図。
【図５】本発明の第２の実施形態にしたがった、ＥＳＤ保護回路装置の基本構成を示す回路図。
【図６】ＥＳＤ保護回路装置の他の構成例を示す断面図。
【図７】ＥＳＤ保護回路装置のさらに別の構成例を示す断面図。
【図８】図２に示したＥＳＤ保護回路装置の他の構成を示す断面図。
【符号の説明】
【００４９】
１０…Ｐ型半導体基板、１１…ＳＣＲ、１４…ＳＣＲのＰウェル領域、１５…ＳＣＲのＮウェル領域、２１…端子、２２…抵抗素子、３１，４１…ＭＯＳＦＥＴ、３２，４２…ドレイン拡散層、３３，４４…ゲート電極、３４…基板、３４’…Ｐウェル領域、３５，４３…ソース拡散層、６１，１００…Ｎ型半導体基板、６２…Ｎ型ウェル領域、１０１…Ｐ型ウェル領域、Ｔｒ１…ＰＮＰトランジスタ、Ｔｒ２…ＮＰＮトランジスタ。
【図１】
2006310595.tif 000003
【図２】
2006310595.tif 000004
【図３】
2006310595.tif 000005
【図４】
2006310595.tif 000006
【図５】
2006310595.tif 000007
【図６】
2006310595.tif 000008
【図７】
2006310595.tif 000009
【図８】
2006310595.tif 000010