(57)【要約】【課題】  歪みＳＯＩ基板上に形成したｐチャネルＭＯＳトランジスタにおいて、チャネル領域に効率よく引張り応力を印加する。【解決手段】  下層に無歪みＳｉＧｅ混晶層を有する歪みＳｉチャネル層上にｐチャネルＭＯＳトランジスタを形成する際に、チャネル領域の両側に、無歪みＳｉＧｅ混晶層からエピタキシャルにＳｉＧｅ混晶領域を成長させ、前記歪みＳｉチャネル層をかかるＳｉＧｅ混晶層領域に格子整合させることにより、歪みＳｉチャネル層中における応力緩和を阻止し、効率的な応力印加を実現する。【選択図】  図１１
2006210596.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上に絶縁膜を介して形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みＳＯＩ基板と、
前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記前記歪みＳｉ層は、前記第１および第２の側に、それぞれ第１および第２の側壁面を有し、
前記第１の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第１のＳｉＧｅ混晶領域が形成されており、
前記第２の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第２のＳｉＧｅ混晶領域が形成されており、
前記第１および第２のＳｉＧｅ混晶領域は、前記歪みＳｉ層に対して、それぞれ前記第１および第２の側壁面において格子整合していることを特徴とするｐチャネルＭＯＳトランジスタ。
【請求項２】
ＳｉＧｅ混晶層上にエピタキシャルに形成された歪みＳｉ層を含み、前記歪みＳｉ層中にはチャネル領域が形成される歪みシリコン基板と、
前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記前記歪みＳｉ層は、前記第１および第２の側に、それぞれ第１および第２の側壁面を有し、
前記第１の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第１のＳｉＧｅ混晶領域が形成されており、
前記第２の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第２のＳｉＧｅ混晶領域が形成されており、
前記第１および第２のＳｉＧｅ混晶領域は、前記歪みＳｉ層に対して、それぞれ前記第１および第２の側壁面において格子整合していることを特徴とするｐチャネルＭＯＳトランジスタ。
【請求項３】
前記歪みＳｉ層は、前記歪みＳｉ層の面内に作用する面内引張り応力を蓄積しており、さらに前記歪みＳｉ層の面に垂直方向に作用する一軸引張り応力を蓄積していることを特徴とする請求項１または２記載のｐチャネルＭＯＳトランジスタ。
【請求項４】
前記第１および第２のＳｉＧｅ混晶領域の各々は、少なくとも前記歪みＳｉ層の表面にまで到達するように形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項５】
前記第１および第２のＳｉＧｅ混晶領域では、その上部にｐ型拡散領域が、それぞれソースおよびドレイン領域として形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項６】
前記ＳｉＧｅ混晶層は、少なくともその上部が実質的な歪みを有さないことを特徴とする請求項１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項７】
前記ＳｉＧｅ混晶層は、シリコン基板上にエピタキシャルに形成されていることを特徴とする請求項１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項８】
ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上に絶縁膜を介して形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みＳＯＩ基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタの製造方法であって、
前記前記歪みＳｉ層中、前記第１および第２の側に、前記ＳｉＧｅ混晶層が露出するように、それぞれ第１および第２の側壁面で画成された第１および第２の開口部を形成する工程と、
前記第１および第２の開口部において、それぞれ第１および第２の側壁面に接するように、第１および第２のＳｉＧｅ混晶層領域をエピタキシャルに成長させる工程と
を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【請求項９】
ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上にエピタキシャルに形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みシリコン基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタの製造方法であって、
前記前記歪みＳｉ層中、前記第１および第２の側に、前記ＳｉＧｅ混晶層が露出するように、それぞれ第１および第２の側壁面で画成された第１および第２の開口部を形成する工程と、
前記第１および第２の開口部において、それぞれ第１および第２の側壁面に接するように、第１および第２のＳｉＧｅ混晶層領域をエピタキシャルに成長させる工程と
を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【０００５】
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
【０００６】
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
【０００７】
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
【０００８】
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【０００９】
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
【００１０】
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
【００１１】
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【特許文献１】米国特許第６６２１１３１号公報
【特許文献２】特開２００４−３１７５３号公報
【特許文献３】特開平８−１６７７１８号公報
【特許文献４】特開２００３−１７９１５７号公報
【非特許文献１】Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790 - 1797
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このようにチャネル領域に歪みを印加したｐチャネルＭＯＳトランジスタにおいて、前記チャネル領域の歪みをさらに増大できる構成を提供することを課題とする。
【００１３】
従来より、歪みシリコン基板として、図２（Ａ）〜図３（Ｄ）に示すようなＳｉ−Ｇｅ仮想基板を使った圧縮歪みＳＯＩ基板の技術が知られている。
【００１４】
図２（Ａ）を参照するに、図示していないシリコン基板上にＳｉＧｅ層１１がエピタキシャルに形成され、前記ＳｉＧｅ層１１上にはＳｉ層１２がエピタキシャルに形成される。ここで前記ＳｉＧｅ層１１は前記シリコン基板との間に組成傾斜層およびＳｉＧｅバッファ層を介在して形成された層であり、シリコン基板とＳｉＧｅ層１１との間の格子不整合に起因する歪は、その表面部分においては実質的に緩和されている。すなわち、前記ＳｉＧｅ層１１の表面部分においては、○でごく概略的に示したＳｉあるいはＧｅ原子の原子間隔は、当該組成のＳｉＧｅ混晶の格子定数に実質的に一致している。
【００１５】
そこで、前記ＳｉＧｅ層１１上にエピタキシャルに形成されたＳｉ層１２は、図中に矢印ｅで示すようにシリコン基板の面内方向に引き伸ばされ、またこれに伴って、図中に別の矢印ｆで示すように、基板面に垂直方向に収縮する。
【００１６】
次に図２（Ｂ）の工程において、このようにして形成された歪みＳｉ層１２上に、表面に熱酸化膜１４を形成されたシリコン基板１３が、上下反転した状態で装着され、前記熱酸化膜１４が前記歪みＳｉ層１２の表面に、拡散接合などにより、接合される。その結果、前記歪みＳｉ層１２は前記熱酸化膜１４にしっかりと接合し、図３（Ｃ）に示す構造が得られる。
【００１７】
さらに図３（Ｄ）の工程において、図３（Ｃ）の構造が上下反転され、前記歪みＳｉ層１２上のＳｉＧｅ層１１およびその上のシリコン基板（図示せず）が除去される。
【００１８】
これにより、図４に概略構成を示す歪みシリコン素子層を有するＳＯＩ基板（ＳＳＯＩ基板）が得られる。
【００１９】
そこで、図４のＳＳＯＩ基板を使うことにより、先に図１で説明したチャネル領域に歪みを有する高速ｐチャネルＭＯＳトランジスタを実現することが考えられる。図１の構成では、チャネル領域に、その両側のＳｉＧｅ領域１１Ａ，１１Ｂから圧縮応力を印加していたが、引っ張り応力を印加することによっても、チャネル領域におけるＳｉ結晶の対称性を局所的に変調し、所望の軽いホールと重いホールの価電子帯を分離させることができる。
【００２０】
しかしながら、このような構成では、図３（Ｄ）に示すように、歪みＳｉ層１２が矢印ｅで示す面内方向に延伸される結果、矢印ｆで示すように収縮してしまい、その分だけ、前記面内方向に誘起される引っ張り応力は緩和されてしまう。すなわち、かかる構成では、チャネル層として使われる前記歪みＳｉ層１２に誘起された歪みの効果を充分に素子特性の向上に利用することができない。
【課題を解決するための手段】
【００２１】
本発明は、第１の側面において、ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上に絶縁膜を介して形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みＳＯＩ基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタであって、前記前記歪みＳｉ層は、前記第１および第２の側に、それぞれ第１および第２の側壁面を有し、前記第１の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第１のＳｉＧｅ混晶領域が形成されており、前記第２の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第２のＳｉＧｅ混晶領域が形成されており、前記第１および第２のＳｉＧｅ混晶領域は、前記歪みＳｉ層に対して、それぞれ前記第１および第２の側壁面において格子整合していることを特徴とするｐチャネルＭＯＳトランジスタを提供する。
【００２２】
本発明は第２の側面において、ＳｉＧｅ混晶層上にエピタキシャルに形成された歪みＳｉ層を含み、前記歪みＳｉ層中にはチャネル領域が形成される歪みシリコン基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタであって、前記前記歪みＳｉ層は、前記第１および第２の側に、それぞれ第１および第２の側壁面を有し、前記第１の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第１のＳｉＧｅ混晶領域が形成されており、前記第２の側壁面に接して、前記ＳｉＧｅ混晶層に対してエピタキシャルに形成された第２のＳｉＧｅ混晶領域が形成されており、前記第１および第２のＳｉＧｅ混晶領域は、前記歪みＳｉ層に対して、それぞれ前記第１および第２の側壁面において格子整合していることを特徴とするｐチャネルＭＯＳトランジスタを提供する。
【００２３】
本発明は第３の側面において、ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上に絶縁膜を介して形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みＳＯＩ基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタの製造方法であって、前記前記歪みＳｉ層中、前記第１および第２の側に、前記ＳｉＧｅ混晶層が露出するように、それぞれ第１および第２の側壁面で画成された第１および第２の開口部を形成する工程と、前記第１および第２の開口部において、それぞれ第１および第２の側壁面に接するように、第１および第２のＳｉＧｅ混晶層領域をエピタキシャルに成長させる工程とを含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
【００２４】
さらに本発明は第４の側面において、ＳｉＧｅ混晶層と、前記ＳｉＧｅ混晶層上にエピタキシャルに形成された歪みＳｉ層とよりなり、前記歪みＳｉ層中にはチャネル領域が形成される歪みシリコン基板と、前記歪みＳｉ層上に、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層中、前記チャネル領域のそれぞれ第１および第２の側に形成された第１および第２のｐ型拡散領域とよりなるｐチャネルＭＯＳトランジスタの製造方法であって、前記前記歪みＳｉ層中、前記第１および第２の側に、前記ＳｉＧｅ混晶層が露出するように、それぞれ第１および第２の側壁面で画成された第１および第２の開口部を形成する工程と、前記第１および第２の開口部において、それぞれ第１および第２の側壁面に接するように、第１および第２のＳｉＧｅ混晶層領域をエピタキシャルに成長させる工程とを含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
【発明の効果】
【００２５】
本発明の第１〜第４の側面によれば、ｐチャネルＭＯＳトランジスタのチャネル領域をＳｉＧｅ混晶層上の歪みＳｉ層中に形成することにより、前記チャネル領域に面内引っ張り応力を一様に印加することができ、かかるチャネル領域中におけるホールの移動度が大きく向上する。その際、本発明では、チャネル領域を構成する歪みＳｉ層の両側にＳｉＧｅ混晶領域を、その下のＳｉＧｅ混晶層に対してエピタキシャルに、かつ前記歪みＳｉ層のそれぞれの側壁面に格子整合するように成長させることにより、かかる歪みＳｉ層の側壁面が拘束されていない場合に生じる基板面に垂直方向の収縮による応力緩和が阻止され、前記チャネル領域における応力をさらに増大させることが可能になる。
【発明を実施するための最良の形態】
【００２６】
［第１実施形態］
図５は、本発明で使う、歪みＳＯＩ（silicon-on-insulator）基板２０の構成を、図６（Ａ）〜（Ｃ）は、その製造方法を示す。
【００２７】
図５を参照するに、歪みＳＯＩ基板２０は厚さが６００〜７００μｍのシリコン基板２１上に形成されており、前記シリコン基板２１上にエピタキシャルに形成され、Ｇｅ濃度を前記シリコン基板２１との界面における０％から、上面における所定濃度、例えば２０原子％まで連続的に増大させる、厚さが１．５〜２μmのＳｉＧｅ組成傾斜層２２と、前記ＳｉＧｅ組成傾斜層２２上に１〜２μmの厚さで形成された、前記所定Ｇｅ濃度を有するＳｉＧｅバッファ層２３と、前記ＳｉＧｅバッファ層２３上に形成された酸化膜２４と、前記酸化膜２４上に形成された、引っ張り歪みを蓄積した歪みＳｉ素子層２５とより構成されている。
【００２８】
図６（Ａ）〜６（Ｃ）は、図５の歪みＳＯＩ基板２０の製造工程を示す。
【００２９】
図６（Ａ）を参照するに、別のシリコン基板３１上には図５のＳｉＧｅ組成傾斜層２２と同様なＳｉＧｅ組成傾斜層３２がエピタキシャルに形成されており、前記組成傾斜層３２上には、前記ＳｉＧｅバッファ層２３と同様な、実質的に無歪みのＳｉＧｅバッファ層３３がエピタキシャルに形成されており、前記ＳｉＧｅバッファ層３３上には、後で前記歪みＳｉ素子層２５となる面内引っ張り歪みを蓄積した歪みＳｉ層がエピタキシャルに、約１５ｎｍの厚さに形成されている。
【００３０】
次に図６（Ｂ）の工程において、図６（Ａ）の構造上に、図５において、シリコン基板２１上に絶縁膜２４までを形成した構造を、上下反転して積層し、前記絶縁膜２４を前記歪みＳｉ素子層２５に拡散接合させる。
【００３１】
さらに図６（Ｃ）の工程において、図６（Ｂ）の構造を上下反転させ、前記シリコン基板３１、ＳｉＧｅ組成傾斜層３２、ＳｉＧｅバッファ層３３を研磨除去することにより、図５に示す、歪みＳＯＩ基板が得られる。
【００３２】
図７（Ａ）、（Ｂ）および図８（Ｃ）は、前記図６（Ａ）から（Ｃ）の間の工程を、前記歪みＳｉ素子層２５の近傍について、詳細に示す図である。図中、○はＳｉあるいはＧｅ原子をごく概略的に示している。
【００３３】
図７（Ａ）を参照するに、前記図６（Ａ）の工程においてＳｉＧｅ混晶層３３がエピタキシャルに形成され、さらに同じ図６（Ａ）の工程に対応する図７（Ｂ）の工程において、前記ＳｉＧｅ混晶層３３上に前記歪みＳｉ素子層２５がエピタキシャルに形成される。ＳｉＧｅ混晶層３３は実質的に無歪み層であり、Ｓｉ層よりも大きな格子定数、したがって原子間隔を有している。このため、前記ＳｉＧｅ混晶層３３上にエピタキシャル成長したＳｉ素子層２５は、格子が矢印ｇで示すように拡げられ、内部に引張り応力が蓄積される。また、このような引張り応力の蓄積に伴い、前記歪みＳｉ素子層２５は、図７（Ｂ）中、矢印ｈで示すように、基板面に垂直な方向に収縮する。
【００３４】
さらに図６（Ｂ）の工程に対応して、図８（Ｃ）に示すようにＳｉＧｅ層２３上に形成された熱酸化膜あるいはプラズマ酸化膜よりなる絶縁膜２４が、図７（Ｂ）の歪みＳｉ素子層２５に拡散接合され、さらに図８（Ｄ）に示すように、これを上下反転した後、シリコン基板３１〜ＳｉＧｅ層３３までを、ＣＭＰ工程およびエッチング工程などにより除去することにより、前記無歪みＳｉＧｅ層２３上に絶縁層２４を介して形成された、面内引張り歪みを歪み蓄積したＳｉ単結晶層２５を有する歪ＳＯＩ基板が得られる。
【００３５】
次に、このような歪みＳＯＩ基板上への、本発明の第１実施形態によるｐチャネルＭＯＳトランジスタの形成工程を、図９（Ａ）〜図１０（Ｄ）を参照しながら説明する。
【００３６】
図９（Ａ）を参照するに、前記歪みＳｉ素子層２５はｎ型にドープされており、パターニングされて素子領域４０Ａを形成し、前記歪みＳｉ素子層２５上には、前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応して、ＳｉＯＮあるいはＳｉＯ2、あるいは高誘電体膜などよりなるゲート絶縁膜４２を介して、ポリシリコンゲート電極４３が形成される。
【００３７】
さらに前記ポリシリコンゲート電極４３を自己整合マスクに、Ｂ+などのｐ型不純物元素、例えばＢ+を０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域４０Ａを形成する歪みＳｉ素子層２５中、前記チャネル領域の両側にｐ型拡散領域４１Ａ，４１Ｂを、それぞれソースエクステンション領域およびドレインエクステンション領域として形成する。前記ゲート絶縁膜４２として使われるＳｉＯＮ膜は、例えば熱酸化膜をプラズマ窒化処理することにより、あるいはプラズマＣＶＤ法により、形成することが可能である。また前記ゲート絶縁膜４２として高誘電体膜を使う場合には、これを例えばＨｆＯ2，ＺｒＯ2やＡｌ2Ｏ3などの金属酸化物やＨｆＳｉＯ4やＺｒＳｉＯ4などの金属ケイ酸塩のＭＯＣＶＤ法あるいは原子層ＣＶＤ法（いわゆるＡＬＤ法）により、形成することができる。
【００３８】
次に図９（Ｂ）の工程において、前記ゲート電極４３の両側壁面上に、それぞれ厚さが約１０ｎｍのＣＶＤ酸化膜４３ａ，４３ｂを介して、シリコンのドライおよびウェットエッチング処理、およびＨＦ処理に対して耐性を有する例えばＳｉＯＮあるいはＳｉＮよりなる側壁絶縁膜４３Ａ，４３Ｂを、前記ＣＶＤ酸化膜４３ａが前記歪みＳｉ素子層２５と前記側壁絶縁膜４３Ａとの間に介在するように、また前記酸化膜４３ｂが前記歪みＳｉ層と前記側壁絶縁膜４３Ｂとの間に介在するように、例えば３０ｎｍの厚さに形成する。
【００３９】
さらに図９（Ｃ）の工程において、前記歪みＳｉ素子層２５およびその下の絶縁膜２４を、前記ＳｉＮ側壁絶縁膜４３Ａ，４３Ｂの外側においてドライエッチングし、歪みＳＯＩ基板のＳｉＧｅ層２３を露出させる開口部２４Ａ，２４Ｂを形成する。この工程では、図示はしないが、前記ポリシリコンゲート電極４３の侵食を回避するために、前記ポリシリコンゲート電極４３をＳｉＮ膜などのエッチングマスクで覆っておく。
【００４０】
さらに図１０（Ｄ）の工程において、図１０（Ｃ）の構造を減圧ＣＶＤ装置中に導入し、シランガス（ＳｉＨ4）およびゲルマン（ＧｅＨ4）ガスを６００℃以下の温度で供給することにより、前記開口部２４Ａ，２４Ｂを充填するように、ｐ型ＳｉＧｅ混晶領域２３Ａ，２３Ｂをエピタキシャルに、少なくとも前記歪みＳｉ素子層２５の上面の位置まで成長させる。図示の例では、前記ｐ型ＳｉＧｅ混晶領域２３Ａ，２３Ｂは、前記歪みＳｉ素子層２５の上面を超えて成長されている。
【００４１】
さらに、前記ゲート電極４３および側壁絶縁膜４３Ａ，４３ＢをマスクにＢ+などのｐ型不純物元素を、０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記ｐ型ソースエクステンション領域４１Ａおよびｐ型ドレインエクステンション領域４１Ｂにそれぞれ連続して、それぞれソース領域およびドレイン領域となるｐ型拡散領域４１Ｃおよび４１Ｄを形成する。
【００４２】
あるいは、前記ソースおよびドレイン領域４１Ｃおよび４１Ｄは、前記ＳｉＧｅ混晶領域２３Ａおよび２３Ｂのエピタキシャル成長の途中に、ジボランなどのｐ型ドーパントを添加することにより形成することもできる。
【００４３】
図１１は、図１０（Ｄ）の構造における、前記歪みＳｉ素子層２５と前記ＳｉＧｅ混晶領域２３Ａ，２３Ｂとの格子整合、およびこれに伴う引張り応力の発生について説明する図である。図１１も先の図７（Ａ）〜図８（Ｄ）と同様な概略図であり、○はＳｉあるいはＧｅ原子を表している。
【００４４】
図１１を参照するに、本実施形態では、前記ＳｉＧｅ混晶層２３からエピタキシャル成長するＳｉＧｅ混晶領域２３Ａ，２３Ｂは、引張り応力を蓄積した前記歪みＳｉ素子層２５の側壁面に接して成長するが、このため、前記ＳｉＧｅ混晶領域２３Ａあるいは２３Ｂと歪みＳｉ素子層２５との間には格子整合が成立し、前記歪みＳｉ素子層２５は、図中、矢印ｉで示すように、基板面に対して垂直方向に延伸される。
【００４５】
その結果、先に図８（Ｃ）において矢印ｈで説明したような、歪みＳｉ素子層２５の前記基板面に垂直方向における収縮は阻止され、かかる収縮に伴い層２５中に生じる面内引張り応力の緩和が阻止されるばかりでなく、歪みＳｉ素子層２５中においてＳｉ結晶格子は、かかる垂直方向にもＳｉＧｅ混晶の格子定数まで引き延ばされるため、前記歪みＳｉ素子層２５中に蓄積された前記面内引張り応力ｊは、前記緩和分が阻止されるだけでなく、さらに増大し、その結果、かかる構成により、前記ｐチャネルＭＯＳトランジスタのチャネル領域に非常に大きな引張り応力を印加することが可能になる。
【００４６】
これに対し、図１２は、このような歪みＳｉ素子層２５の両側に、ＳｉＧｅ混晶領域２３Ａ．２３Ｂを形成しなかった場合を示す。
【００４７】
図１２を参照するに、このような場合には、先に説明した歪みＳｉ素子層２５の収縮ｈに伴う応力緩和により、前記歪みＳｉ素子層２５中に誘起される面内引張り応力ｊは大きく減少する。
【００４８】
図１２の場合に比べ、図１１の構成では、前記面内引っ張り応力ｊの値を、少なくとも５０％は増大させることが可能である。
【００４９】
図１１のメカニズムによる歪みＳｉ素子層２５中への引張り応力歪みの蓄積効果を効率的に実現するためには、前記ＳｉＧｅ混晶領域２３Ａ，２３Ｂの平面図上における面積は、前記歪みＳｉ素子層２５の面積の少なくとも５０％以上であるのが好ましい。
［第２実施形態］
図１３は、本発明の第２の実施形態によるｐチャネルＭＯＳトランジスタの構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５０】
図１３を参照するに、ｐチャネルＭＯＳトランジスタは図６（Ａ）の工程で使われたＳｉＧｅ混晶層３２，３３を含み歪みＳｉ層を担持するシリコン基板３１上に形成されている。ただし図１３では、前記無歪みＳｉＧｅ混晶層３３より下の部分は図示を省略している。
【００５１】
すなわち、前記歪みＳｉ素子層２５はｎ型にドープされて素子領域を形成し、前記歪みＳｉ素子層２５上には、チャネル領域に対応して、ＳｉＯＮあるいはＳｉＮ、あるいは高誘電体膜よりなるゲート絶縁膜４２を介して、ポリシリコンゲート電極４３が形成されている。
【００５２】
前記歪みＳｉ素子層２５中には、前記ポリシリコンゲート電極４３直下のチャネル領域を挟むように、ｐ型ソースエクステンション領域４１Ａおよびｐ型ドレインエクステンション領域４１Ｂが形成されている。
【００５３】
さらに前記ポリシリコンゲート電極４３の両側には、ＣＶＤ酸化膜４３ａ，４３ｂを介してＳｉＮあるいはＳｉＯＮよりなる側壁絶縁膜４３Ａ，４３Ｂがそれぞれ形成されており、前記歪みＳｉ素子層２５中、前記側壁絶縁膜４３Ａ，４３Ｂの外側には、それぞれｐ型ソース領域４１Ｃおよびｐ型ドレイン領域４１Ｄが形成されている。
【００５４】
本実施例では、前記歪みＳｉ素子層２５は、ＳＴＩ構造を形成する素子分離絶縁膜３３Ｉにより囲まれているが、前記素子分離絶縁膜３３Ｉと歪みＳｉ素子層２５との間に開口部が、前記ソース領域４１Ｃの外側およびドレイン領域４１Ｄの外側に形成され、かかる開口部はそれぞれ前記無歪みＳｉＧｅ混晶層３３からエピタキシャルに成長されたＳｉＧｅ混晶領域３３Ａ，３３Ｂにより充填されている。
【００５５】
前記ＳｉＧｅ混晶領域３３Ａ、３３Ｂは、少なくとも前記歪みＳｉ素子層２５の表面に到達するように形成されるのが好ましく、図示の例では、前記歪みＳｉ素子層２５の表面を超えた位置まで成長されているのがわかる。
【００５６】
図１４は、このようなｐチャネルＭＯＳトランジスタの歪みＳｉ素子層２５における応力発生の概要を説明する概略図である。
【００５７】
図１４を参照するに、前記ＳｉＧｅ混晶領域３３Ａ，３３Ｂは前記無歪みＳｉＧｅ混晶層３３から上方にエピタキシャル成長する際に、前記歪みＳｉ素子層２５を構成するＳｉ結晶格子と格子整合し、これを図中、矢印ｉで示すように上方に延伸する。
【００５８】
前記歪みＳｉ素子層２５中には、その下の無歪みＳｉＧｅ混晶層との格子整合の結果、すでに引張り応力が蓄積されているが、このように歪みＳｉ素子層２５が上方に延伸される結果、先に図１２で説明したような、歪みＳｉ素子層２５中における応力緩和の効果が補償されるばかりでなく、前記歪みＳｉ素子層２５が縦方向にもＳｉＧｅ混晶層３３Ａ，３３Ｂに格子整合するように延伸される結果、前記歪みＳｉ素子層２５中に蓄積される引張り応力は、さらに増大する。
【００５９】
ところで、図１３の構成では、前記歪みＳｉ素子層２５中にソース／ドレイン領域４１Ｃ，４１Ｄが形成されているため、前記ＳｉＧｅ混晶層領域３３Ａ，３３Ｂは特にドープされる必要はないが、エピタキシャル成長の際にジボランなどのｐ型ドーパントを添加することにより、ｐ型にドープしてもよい。
【００６０】
ｐ型にドープされたＳｉＧｅ混晶層がｎ型のＳｉ層に接合された場合、ＳｉＧｅ混晶層のバンドギャップがＳｉ層よりも小さいため、接合界面においてＳｉＧｅ混晶層の価電子帯上のホールとＳｉ層の伝導帯上の電子とが再結合し、リーク電流が生じるおそれがある。この観点からは、このようなＳｉＧｅ混晶層のｐ型領域がｎ型歪みＳｉ素子層２５と直接に接しないように、前記ｐ型領域は、図１３中に破線で示すように、前記ｎ型歪みＳｉ素子層２５中に形成されたソース／ドレイン拡散領域４１Ｃあるいは４１Ｄの下端よりも上の部分に形成するのが好ましい。
【００６１】
さらに、図１４のメカニズムによる歪みＳｉ素子層２５中における歪みの増大効果を効率的に利用するためには、前記ＳｉＧｅ混晶領域３３Ａ，３３Ｂは、前記ゲート電極４３直下のチャネル領域に可能な限り近接させて形成するのが好ましい。
【００６２】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００６３】
【図１】ＳｉＧｅ圧縮応力によるｐチャネルＭＯＳトランジスタの動作速度向上の原理を説明する図である。
【図２】（Ａ），（Ｂ）は、従来の歪みＳＯＩ基板の製造方法およびその原理を説明する図（その１）である。
【図３】（Ｃ），（Ｄ）は、従来の歪みＳＯＩ基板の製造方法およびその原理を説明する図（その２）である。
【図４】従来の歪みＳＯＩ基板の構成を示す図である。
【図５】本発明で使われる歪みＳＯＩ基板の構成を示す図である。
【図６】（Ａ）〜（Ｃ）は、図５の歪みＳＯＩ基板の製造工程を示す図である。
【図７】（Ａ），（Ｂ）は、図５の歪みＳＯＩ基板の製造方法およびその原理を説明する図（その１）である。
【図８】（Ｃ），（Ｄ）は、図５の歪みＳＯＩ基板の製造方法およびその原理を説明する図（その２）である。
【図９】（Ａ）〜（Ｃ）は、本発明の第１実施形態による半導体装置の製造方法を説明する図（その１）である。
【図１０】（Ｄ）は、本発明の第１実施形態による半導体装置の製造方法を説明する図（その２）である。
【図１１】本発明第１実施形態による半導体装置の原理を説明する図である。
【図１２】本発明第１実施形態に対する比較例を説明する図である。
【図１３】本発明の第２実施形態による半導体装置の構成を示す図である。
【図１４】本発明第２実施形態による半導体装置の原理を説明する図である。
【符号の説明】
【００６４】
１，１３，２１，３１    シリコン基板
１Ａ，１Ｂ    ＳｉＧｅ混晶領域
１ａ，１ｂ，４１Ｃ，４１Ｄ    ソース／ドレイン拡散領域
２，４２    ゲート絶縁膜
３，４３    ゲート電極
３Ａ，３Ｂ，４３Ａ，４３Ｂ    側壁絶縁膜
１１，２３，３３    無歪みＳｉＧｅ層
１２，２５    歪みＳｉ層
１４，２４    絶縁層
２３，３２    ＳｉＧｅ組成傾斜層
２３Ａ，２３Ｂ，３３Ａ，３３Ｂ    ＳｉＧｅ混晶領域
２４Ａ，２４Ｂ    開口部
３３Ｉ    ＳＴＩ領域
４０    ｐチャネルＭＯＳトランジスタ
４０Ａ    素子領域
４１Ａ，４１Ｂ    ソース／ドレインエクステンション領域
４３ａ，４３ｂ    ＣＶＤ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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