(57)【要約】 【課題】埋め込みフォトダイオード及びトレンチ分離構造を備えたＣＭＯＳセンサーフォトにおいて、低暗電流、低読み出し電圧及び高い取り扱い電荷量を得ること。【解決手段】各画素間を分離するためのトレンチ分離部を形成する溝１０の内部に埋め込みポリシリコン電極１１を埋め込む構成とし、読み出し期間中はゼロ電位とし、受光期間中には電極１１を負電位とし、とまた、受光期間中に受光部上層のホール蓄積層３の電位を正とし、読み出し期間の後半に負電位とする制御を行うことにより、埋め込みフォトダイオード及びトレンチ分離構造を備えたＣＭＯＳセンサーにおいて、低暗電流、低読み出し電圧及び高い取り扱い電荷量を得ることができる。【選択図】図１
2006120804.tif 000002
【特許請求の範囲】
【請求項１】
受光して電荷を生成する受光部を含む複数の画素と、
前記受光部に蓄積された電荷量を検出して画素信号を出力する信号検出部と、
前記受光部の信号電荷を前記信号検出部に読み出す読み出し部と、
前記複数の画素の画素間に設けられたトレンチ分離部と、
前記トレンチ分離部の溝内に埋め込まれた埋め込み電極と、
前記埋め込み電極を駆動する駆動制御部とを具備し、
前記駆動制御部は、受光蓄積期間の少なくとも一部において前記埋め込み電極を第１の電位とし、蓄積された電荷を前記読み出し部を介して前記信号検出部に読み出す読み出し期間の少なくとも一部において前記埋め込み電極を第２の電位とすることを特徴とする撮像装置。
【請求項２】
前記駆動制御部は、前記受光蓄積期間の全期間及び前記読み出し期間の前半は前記電荷生成部を形成する上層を第３の電位とし、前記読み出し期間の後半は同上層を第４の電位とする制御を行うことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記駆動制御部は、前記第１の電位として負電位を、前記第２の電位としてゼロまたは前記第１負電位よりも高い負電位を前記埋め込み電極に印加することを特徴とする請求項１記載の撮像装置。
【請求項４】
前記駆動制御部は、前記第３の電位として正電位を、前記第４の電位として負電位を前記電荷生成部に印加することを特徴とする請求項２記載の撮像装置。
【請求項５】
前記トレンチ分離部の溝内には絶縁材が充填され、この絶縁材の中に前記埋め込み電極を埋め込むことを特徴とする請求項１記載の撮像装置。
【請求項６】
前記駆動制御部と前記埋め込み電極とを接続する配線及び同駆動制御部と前記電荷生成部を接続する配線を具備することを特徴とする請求項１記載の撮像装置。
【請求項７】
前記埋め込み電極はポリシリコン電極であることを特徴とする請求項１記載の撮像装置。
【請求項８】
前記トレンチ分離部は浅いトレンチ分離構造を有することを特徴とする請求項１記載の撮像装置。
【請求項９】
受光して電荷を生成する受光部を含む複数の画素と、前記受光部に蓄積された電荷量を検出して画素信号を出力する信号検出部と、前記受光部の信号電荷を前記信号検出部に読み出す読み出し部と、前記複数の画素の画素間に設けられたトレンチ分離部と、前記トレンチ分離部の溝内に埋め込まれた埋め込み電極と、前記埋め込み電極を駆動する駆動制御部とを具備する撮像装置の駆動制御方法であって、
前記トレンチ分離部溝内に電極を埋め込み、受光蓄積期間の少なくとも一部において前記埋め込み電極を第１の電位とし、蓄積された電荷を前記読み出し部を介して前記信号検出部に読み出す読み出し期間の少なくとも一部において前記埋め込み電極を第２の電位とすることを特徴とする駆動制御方法。
【請求項１０】
前記受光蓄積期間の全期間及び前記読み出し期間の前半は前記電荷生成部を形成する上層を第３の電位とし、前記読み出し期間の後半は同上層を第４の電位とする制御を行うことを特徴とする請求項９記載の駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳセンサー等の撮像装置に係り、特に画素間をトレンチ分離した固体撮像装置の駆動制御方法に関する。
【背景技術】
【０００２】
従来からＣＣＤ撮像素子においては低暗電流化のためにフォトダイオードとしてＰ＋ｎｐ型の埋め込みフォトダイオード構造が使われてきた。ＣＭＯＳセンサーにおいても高Ｓ／Ｎ、高感度化のためにフォトダイオードとして埋め込み型を採用する場合が多くなっている。このＣＭＯＳセンサーでは受光部からの読み出しをＣＣＤなどに比べ低電圧で行う必要があり、そのため埋め込みフォトダイオードのポテンシャルを深く設定することが難しかしく、受光部の取り扱い電荷量が少なくなる。
【０００３】
上記受光部から低電圧で読み出すための埋め込みフォトダイオード構造として、フォトダイオードの電子蓄積層であるＮ層をホール蓄積層よりも読み出し電極側に張り出す構造が採用されている。このような構造にすることで、電子蓄積層の面積や電子蓄積層のトータルドーズが増すために、受光部の静電ポテンシャルをそれほど深くすることなしに、受光部の取り扱い電荷量を増大させることができる。また、読み出し電圧の増大を抑えるためには、受光部の静電ポテンシャルを深くしないことが肝要であるので、受光部の取り扱い電荷量を増大するためには電子蓄積層のＮ＋層の面積や濃度をだけでなく、表面Ｐ＋層と電子蓄積層の下のＰ層濃度を高める方法も採られる。
【０００４】
しかし、このような構造ではＰ＋層とＮ＋層の間の電界が増加し易く、電界の増大は暗電流や白点が増えるというディメリットがあった。またＮ層の張り出し部分では空乏層がシリコン／シリコン酸化膜界面に触れやすく、そのため暗電流が増大しやすいというディメリットがあった。さらに、ＣＭＯＳセンサーでは画素のトランジスタエリアの縮小やチップ内周辺回路の小型化のために、素子分離構造としてＳＴＩ（浅いトレンチ分離）が用いられてきているが、ＳＴＩ構造ではＳＴＩ側面に暗電流抑制のためのＰ層が必要で、それゆえに電荷蓄積層であるＮ層の実効的面積を減少させ、受光部の取り扱い電荷量を減らす傾向にあるというディメリットがある。
【０００５】
図６は従来の一般的なＣＭＯＳセンサーの構成を示した断面図である。ＣＭＯＳセンサーは、基板１に形成された画素領域Ｐウエル２内に、ホール蓄積層３、信号電荷蓄積Ｎ層４、読み出し領域５、読み出し部Ｎ＋（ＦＤ）７及び浅いトレンチ分離（ＳＴＩ）のための溝１０を形成して構成されている。溝１０の内側の側壁はＳｉ酸化膜などの絶縁材が充填され、その外側にＳＴＩ側壁Ｐ層９が形成されている。さらに読み出し領域５の上部には絶縁膜１２を介して読み出しゲート６が、このゲート６に隣接してリセットゲート８が配置されている。このような一般的なＣＭＯＳセンサーの受光部は、基板最表面のホール蓄積層３とその下層に形成される信号電荷蓄積Ｎ層４から成る埋め込みフォトダイオードで構成されている。また、画素分離にはＬＯＣＯＳを用いることもよくあるが、この図６ではＳＴＩを用いた構成となっている（例えば特許文献１参照）。
【特許文献１】特開２００２−２３１９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示したＣＭＯＳセンサーのタイプの制約はＳＴＩ側壁Ｐ層９のＰ層幅を暗電流対策上、或る幅以上（或る濃度以上）に確保する必要があるが、これによりフォトダイオードの信号電荷蓄積Ｎ層４の実効面積が減少して取り扱い電荷量が少なくなってしまう。そこで、単位面積あたりのフォトダイオード取り扱い電荷量を増大させるために信号電荷蓄積Ｎ層４のドナー濃度を上げると、ホール蓄積層３との電界が高まり、これによって白傷が発生し易くなったり、或いは読み出しゲート６の読み出しに高い電圧値を要するなどのディメリットがある。
【０００７】
本発明は前記事情に鑑み案出されたものであって、本発明の目的は、低暗電流、低読み出し電圧及び高い取り扱い電荷量を得ることができる埋め込みフォトダイオード及びトレンチ分離構造を備えた撮像装置及びこの撮像装置の駆動制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は上記目的を達成するため、受光して電荷を生成する受光部を含む複数の画素と、前記受光部に蓄積された電荷量を検出して画素信号を出力する信号検出部と、前記受光部の信号電荷を前記信号検出部に読み出す読み出し部と、前記複数の画素の画素間に設けられたトレンチ分離部と、前記トレンチ分離部の溝内に埋め込まれた埋め込み電極と、
前記埋め込み電極を駆動する駆動制御部とを具備し、前記駆動制御部は、受光蓄積期間の少なくとも一部において前記埋め込み電極を第１の電位とし、蓄積された電荷を前記読み出し部を介して前記信号検出部に読み出す読み出し期間の少なくとも一部において前記埋め込み電極を第２の電位とすることを特徴とする。
【０００９】
また、本発明の駆動制御部は、前記受光蓄積期間及び前記読み出し期間の前半は前記電荷生成部を形成するホール蓄積層を第３の電位とし、前記読み出し期間の後半は同ホール蓄積層を第４の電位とする制御を行うことを特徴とする。
【００１０】
また、本発明は、受光して電荷を生成する受光部を含む複数の画素と、前記受光部に蓄積された電荷量を検出して画素信号を出力する信号検出部と、前記受光部の信号電荷を前記信号検出部に読み出す読み出し部と、前記複数の画素の画素間に設けられたトレンチ分離部と、前記トレンチ分離部の溝内に埋め込まれた埋め込み電極と、前記埋め込み電極を駆動する駆動制御部とを具備する撮像装置の駆動制御方法であって、前記トレンチ分離部溝内に電極を埋め込み、受光蓄積期間の少なくとも一部において前記埋め込み電極を第１の電位とし、蓄積された電荷を前記読み出し部を介して前記信号検出部に読み出す読み出し期間の少なくとも一部において前記埋め込み電極を第２の電位とすることを特徴とする。  
【００１１】
このように本発明では、撮像装置を構成する複数の画素間をトレンチ分離で分離し、このトレンチ分離部を形成する溝の内部に電極を埋め込む構成とする。このような撮像装置において、読み出し期間中はゼロ電位である埋め込み電極を受光期間中には負電位にすることで、受光部Ｎ層のトレンチ側壁近傍にホール反転層を誘起し（所謂ピニング状態にする）、トレンチ側壁の界面からの暗電流発生を抑制できる。また、受光期間中に受光部上層の電荷生成部（ホール蓄積層）の電位を正（＋１Ｖなど）にすることにより、受光期間中のＰ＋層の電荷蓄積層であるＮ＋の間の電界を減少させることができ、この電界の減少により、受光部（フォトダイオード）で発生する白傷等、暗電流の発生を抑制することができる。また、読み出し時には受光部上部の電荷生成部を負電位にすることで、センサーポテンシャルが浅くなり、これにより受光部からの読み出しにポテンシャル差が大きくとれるため低電圧の電荷転送を可能にすることができる。更に上記の効果により低電圧での受光部からの読み出しが可能なため、センサー部のＮ層濃度を濃く形成してセンサーポテンシャルが深い構造として、センサー部の取り扱い電荷量を増大させることができ、白傷の発生や暗電流を抑えることができる。
【発明の効果】
【００１２】
本発明によれば、複数の画素をトレンチ分離で分離し、半導体基板の最表面に形成され、受光量に応じた電荷を生成する電荷生成部とこの電荷生成部の下層に形成される電荷蓄積部から成る埋め込みフォトダイオードを有する撮像装置において、前記各画素間を分離するためのトレンチ分離部を形成する溝の内部に電極を埋め込み、読み出し期間中はゼロ電位である埋め込み電極を受光期間中には負電位にすることで、受光部Ｎ層のトレンチ側壁近傍にホール反転層を誘起し（所謂ピニング状態にする）、トレンチ側壁の界面からの暗電流発生を抑制できる。
受光期間中に受光部上層の電荷生成部（正孔蓄積層）の電位を正（＋１Ｖなど）にすることにより、受光期間中のＰ＋層の電荷蓄積層であるＮ＋の間の電界を減少させることができ、この電界の減少により、受光部（フォトダイオード）で発生する白傷等、暗電流の発生を抑制することができる。
読み出し時には受光部上部の電荷生成部を負電圧にすることで、センサーポテンシャルが浅くなり、これにより受光部からの読み出しにポテンシャル差が大きくとれるため低電圧の電荷転送を可能にすることができる。
上記効果によって、より低電圧での受光部からの読み出しが可能なため、センサー部のＮ層濃度を濃く形成してセンサーポテンシャルが深い構造として、センサー部の取り扱い電荷量を増大させることができ、白傷の発生や暗電流を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
埋め込みフォトダイオード及びトレンチ分離構造を備えたＣＭＯＳセンサーにおいて、低暗電流、低読み出し電圧及び高い取り扱い電荷量を得る目的を、複数の画素をトレンチ分離で分離し、受光部を半導体基板の最表面に形成されて受光量に応じた電荷を生成する電荷生成部とこの電荷生成部の下層に形成される電荷蓄積部から成る埋め込みフォトダイオードで構成し、且つ、各画素間を分離するためのトレンチ分離部を形成する溝の内部に電極を埋め込む構成とし、読み出し期間中はゼロ電位である埋め込み電極を受光期間中には負電位とし、また、受光期間中に受光部上層の電荷生成部（正孔蓄積層）の電位を正とし、また、読み出し時には受光部上部の電荷生成部を負電圧にすることによって実現した。
【実施例１】
【００１４】
図１は、本発明の一実施の形態に係る撮像装置の構成を示した断面図である。但し、従来例と同様の部分には同一符号を付して説明する。撮像装置（この例ではＣＭＯＳセンサー）は、基板１に形成された画素領域Ｐウエル２内に、ホール蓄積層３、信号電荷蓄積Ｎ層４、読み出し領域５、読み出し部Ｎ＋（ＦＤ）７及び浅いトレンチ分離（ＳＴＩ）のための溝１０を形成して構成されている。溝１０の内部には埋め込みポリシリコン電極１１が埋め込まれ、また溝１０にはＳｉ酸化膜などの絶縁材が充填されているため、その内側壁は当然Ｓｉ酸化膜で覆われると共に、溝１０の外側を覆うようにＳＴＩ側壁Ｐ層９が形成されている。さらに読み出し領域５の上部にはＳｉ酸化膜などの絶縁膜１２を介して読み出しゲート６が配置され、この読み出しゲート６の近辺に読み出し部７をリセットするリセットゲート８が配置されている。また、上記ＣＭＯＳセンサーの画素部のフォトダイオード周りでは上記埋め込みポリシリコン電極１１に印加電圧を可変できる図示されない駆動制御回路が配置され、この駆動制御回路は読み出しゲート６、リセットゲート８、埋め込みポリシリコン電極１１及びホール蓄積層３などの印加電圧を所定のタイミングで可変することによってＣＭＯＳセンサーを駆動する。また、ホール蓄積層３と信号電荷蓄積Ｎ層４が受光部（埋め込みフォトダイオード部）を構成している。
【００１５】
図２は、図１に示したＣＭＯＳセンサーの平面図であり、ＣＭＯＳセンサーの画素部のフォトダイオード周りに、上記埋め込みポリシリコン電極１１に負電圧を印加する機構（配線）が形成されている。すなわち、埋め込みポリシリコン電極１１の印加電圧を制御するための電極制御配線（破線）４０が配設され、また、ホール蓄積層３の印加電圧を制御するための電極制御配線５０が配設され、図３のように電極制御配線４０は埋め込みポリシリコン電極１１に接続され、電極制御配線５０はホール蓄積層３に接続されている。
【００１６】
図３は図１に示したＣＭＯＳセンサーの配線接続図で、読み出し部Ｎ＋（ＦＤ）７にトランジスタ部のトランジスタＴｒ１のドレイントとトランジスタＴｒ２のゲートが接続され、トランジスタＴｒ１を通してリセット電圧が読み出し部Ｎ＋（ＦＤ）７にパルス的に印加され、また、トランジスタＴｒ２、Ｔｒ３により読み出し電圧（光電変換電圧）が増幅され、画素信号が出力されるようになっている。
【００１７】
次に本実施の形態の動作について図４、図５を用いて説明する。図４の時刻ｔ０で、ＣＭＯＳセンサーの受光が開始される。その時、ＣＭＯＳセンサーの埋め込みポリシリコン電極１１には電極制御配線４０を介して−３Ｖが印加されると共に、電極制御配線５０を介してホール蓄積層３には正電圧（＋１Ｖ）が印加される。その時の電位状態は図５（Ａ）に示される。
【００１８】
図４の時刻ｔ０からｔ１までの受光期間中では、ホール蓄積層３に正電圧（＋１Ｖ）が継続的に印加される。また、埋め込みポリシリコン電極１１に負電圧（−３Ｖ）が継続的に印加されることにより、溝１０の側面（トレンチ側面）の空乏化を防ぎ、側壁界面からの暗電流抑制を行う。その時の電位状態は図５（Ｂ）に示され、信号電荷蓄積Ｎ層４に受光量に応じた電荷が蓄積される。なお、図４では、埋め込みポリシリコン電極１１の負電圧期間が読み出し期間に入り込んでいるが、これでも支障はない。
【００１９】
図４の時刻ｔ１からｔ１までの読み出し期間では、読み出しゲート６に読み出しパルス（＋３Ｖ）が印加され、信号電荷蓄積Ｎ層４内の信号電荷を読み出してトランジスタ部（図３参照）へ転送する。まず、読み出し期間が開始される時刻ｔ０の直前にリセットゲート８にリセットパルス電圧が印加され、読み出し部Ｎ＋（ＦＤ）７がリセットされる。その後、上記したように時刻ｔ１から時刻ｔ３の間、読み出しゲート６に読み出しパルス電圧（３Ｖ）が印加される。時刻ｔ１からｔ２は読み出し初期期間（前半）で、その時の電位状態は図５（Ｃ）に示される。
【００２０】
図４の時刻ｔ２からｔ３までは読み出し期間の後半で、その間はホール蓄積層３の電圧を負電位（−３Ｖなど）にする。これによって信号電荷蓄積Ｎ層４のＦＤ７に対する電位を浅くし、読み出しゲート６との間により大きな電位勾配ができるようにする。この時、ホール蓄積層３がトレンチ側壁Ｐ層を通してＧｎｄと電気的に接続されるのを防ぐために、埋め込みポリシリコン電極１１の印加電圧をー３ＶからゼロＶに戻す制御をして、側壁のピニングをはずす（ホール反転層を無くす）駆動を行う。図５（Ｄ）はこの読み出し期間の後半の電位状態図である。その後、時刻ｔ０より受光蓄積期間の開始となり、図５（Ａ）の電位状態に戻る。
【００２１】
本実施形態によれば、ＣＭＯＳセンサーの画素のトランジスタ分離構造として浅いトレンチ分離を用い、このトレンチ部である溝１０をＳｉ酸化膜等の絶縁材で充填し、且つ溝１０の内部にポリシリコン電極１１を埋め込んだ構造とし、受光期間中には埋め込みポリシリコン電極１１を負電圧にすることで、受光部の信号電荷蓄積Ｎ層４のトレンチ側壁近傍にホール反転層を誘起し（所謂ピニング状態にする）、トレンチ側壁の界面からの暗電流発生を抑制することができる。
【００２２】
また、受光期間中に受光部上層のホール蓄積層３の電位を正（＋１Ｖなど）にすることにより、受光期間中のＰ＋層と信号電荷蓄積Ｎ層４である＋Ｎの間の電界を減少させることができ、この電界の減少により、受光部で発生する白傷等、暗電流の発生を抑制することができる。
【００２３】
また、ホール蓄積層３のＰ＋は受光期間中に、受光部が少数キャリアである電子でフルの状態になれば、電子を流すドレインとして機能させることができ、撮像素子のブルーミング抑制機能を持たせることができる。
【００２４】
また、受光部ホール蓄積層３に正および負の電圧を印加できる配線５０を設けて、受光期間中は正の電圧を印加し、読み出し期間の後半においては負電圧を印加することにより、受光部からの読み出しにポテンシャル差を大きくとれて低電圧の電荷転送を可能にすることができる。
【００２５】
また、本実施の形態では、上記効果により低電圧での受光部からの読み出しが可能なため、センサー部の信号電荷蓄積Ｎ層４の濃度を濃く形成してセンサーポテンシャルが深い構造とすることもでき、センサー部の取り扱い電荷量を増大することが可能になる。
【００２６】
また、信号電荷を読み出してトランジスタ部へ転送する転送期間内では、上記埋め込みポリシリコン電極１１の印加電圧を負電圧から０電圧に制御して側壁のピニングをはずすことによりホール蓄積層３がトレンチ側壁Ｐ層を通してＧｎｄと電気的に接続されるのを防ぐ駆動を行うことにより取り扱い電荷量を多くできる。
【００２７】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。上記実施の形態ではＣＭＯＳセンサーに本発明を適用した例について説明しているが、本発明をＣＣＤ撮像素子などのその他の撮像素子に適用しても同様の効果を得ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態に係る撮像装置の構成を示した断面図である。
【図２】図１に示したＣＭＯＳセンサーの平面図である。
【図３】図１に示したＣＭＯＳセンサー配線図である。
【図４】図１に示したＣＭＯＳを動作させるための電圧制御タイミング図である。
【図５】図１に示したＣＭＯＳの動作に対応して電位状態図である。
【図６】従来の一般的なＣＭＯＳセンサーの構成を示した断面図である。
【符号の説明】
【００２９】
１……基板、２……画素領域Ｐウエル、３……ホール蓄積層、４……信号電荷蓄積Ｎ層、５……読み出し領域、６……読み出しゲート、７……読み出し部Ｎ＋（ＦＤ）、８……リセットゲート、９……ＳＴＩ側壁Ｐ層、１０……溝、１１……埋め込みポリシリコン電極、１２……絶縁膜、４０、５０……電極制御配線。
【図１】
2006120804.tif 000003
【図２】
2006120804.tif 000004
【図３】
2006120804.tif 000005
【図４】
2006120804.tif 000006
【図５】
2006120804.tif 000007
【図６】
2006120804.tif 000008