(57)【要約】【課題】  チップを搭載する基板上の配線領域を縮減可能とし、全体のコストを低減する装置の提供。【解決手段】  基板１０と、基板１０上に設けられる複数の信号出力端子電極１２と、基板上に設けられる複数の信号入力端子電極１３と、信号入力端子電極１３に入力端子が接続され、信号出力端子電極１２に出力端子が接続される表示用駆動ＩＣ２０を有し、信号入力端子電極１３側に対向する表示用駆動ＩＣ２０の第１の辺に複数の出力端子（１、３、５、…ｉ＋１、ｎ−１）を有し、第１の辺と反対側の第２の辺は信号入力端子電極１３に対向し、第２の辺の少なくとも１部の区間に入力端子２２を有し、第２の辺の残りの区間の少なくとも１部に出力端子（２、４、６、ｉ、ｊ、ｊ＋２、ｎ−２、ｎ）を有し、第２の辺の一の出力端子は、半導体チップ２０下面を通る配線１５により、該一の出力端子に対応する前記第１の辺の２つの出力端子の間を通過して対応する信号出力端子電極１２に接続される。【選択図】            図１
2006023469.tif 000002
【特許請求の範囲】
【請求項１】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップと、
前記半導体チップの前記第２の辺の少なくとも１つの端子に対応した位置に設けられる端子接続部から前記半導体チップの下を延在され、前記半導体チップの前記第１の辺の端子の間又は脇から引き出される配線を表面に備えている基板と、
を有する、ことを特徴とする半導体装置。
【請求項２】
前記半導体チップが、表示装置のデータ線を駆動するデータドライバＩＣチップ、又は、前記表示装置のゲート線を駆動するゲートドライバＩＣチップよりなる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板が、フィルム基板、又はガラス基板よりなる、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体チップの前記端子が、前記半導体チップの一面より突出されるバンプよりなり、前記バンプと、前記基板の対応する端子接続部の電極とが当接して接続が行われる、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板表面において、前記半導体チップの前記第１の辺から離間し前記第１の辺と対向して、前記第１の辺の端子及び前記第２の辺の端子と配線により接続される信号電極群が配設されている、ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記基板が、フィルム基板よりなり、前記半導体チップの前記第１の辺及び前記信号電極群は、前記フィルム基板の少なくとも１側の縁に沿って設けられるスプロケット穴の配列方向と直交する向きに配設される、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体チップは、前記第１の辺の一端から所定幅にわたる第１の区間に、順番が偶数と奇数の一方に属する出力端子を順に複数個（ｋ個）有し、
前記第２の辺の一端から所定幅にわたる第２の区間に、順番が偶数と奇数の他方に属する出力端子を順に複数個（ｋ個）有する、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記半導体チップは、前記第１の辺の前記第１の区間の他端から所定幅にわたる第３の区間を備え、
前記第２の辺の前記第２の区間の他端から所定幅にわたる第４の区間を備え、
前記第１の辺の前記第３の区間の端部から前記第１の辺の他端に及ぶ第５の区間に、順番が偶数と奇数の一方に属する出力端子を順に複数個（ｍ個）有し、
前記第２の辺の前記第４の区間の端部から前記第２の辺の他端に及ぶ第６の区間に、順番が偶数と奇数の他方に属する出力端子を順に複数個（ｍ個）有する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体チップは、前記第３の区間に、複数の出力端子を順番に備え、前記第４の区間に、複数の入力端子を備えている、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体チップは、前記第１の辺の一端から所定幅にわたる第１の区間に、順に奇数番目の出力端子を複数個（ｋ個）有し、
前記第２の辺の一端から所定幅にわたる第２の区間に、順に偶数番目の出力端子を複数個（ｋ個）有し、
前記第２の辺の前記第２の区間の出力端子は、前記基板表面の端子接続部から、前記配線により、前記第１の辺の第１の区間の相隣る出力端子間又は前記第１の辺の出力端子の脇に引き出され、
前記第１の辺の前記第１の区間からは、順番に、２×ｋ個の出力端子が、前記第１の辺の前記第１の区間に対応して配置されている２×ｋ個の信号電極にそれぞれ接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体チップにおいて、前記第１の辺の前記第１の区間の他端から所定幅にわたる第３の区間に複数の出力端子を順番に備え、
前記第２の辺の前記第２の区間の他端から所定幅にわたる第４の区間には、複数の入力端子を備え、
前記第１の辺の前記第３の区間の端部から前記第１の辺の他端に及ぶ第５の区間に、奇数番目の出力端子を複数個（ｍ個）有し、
前記第２の辺の前記第４の区間の端部から前記第２の辺の他端に及ぶ第６の区間に、偶数番目の出力端子を複数個（ｍ個）有し、
前記第２の辺の前記第６の区間の出力端子は、前記基板上の端子接続部からの前記配線により、前記第１の辺の前記第５の区間の相隣る出力端子の間又は出力端子の脇を引き出され、
前記第１の辺の前記第５の区間からは、順番に、２×ｍ個の出力端子が、前記第１の辺の第５の区間に対応して配置されている２×ｍ個の信号電極にそれぞれ接続される、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップと、
前記半導体チップの前記第２の辺の少なくとも１つの端子に対応した位置に設けられる端子接続部から、前記半導体チップの前記第１の辺側に引き出され、前記第１の辺と離間して配設される信号電極に接続する配線を、基板表面に備えている基板と、
を備え、
前記半導体チップにおいて、前記複数の端子が出力端子よりなり、
前記第２の辺の一端から所定幅にわたる第１の区間に、第ｉ、第（ｉ−１）、…、第２、第１の出力端子を順に有し、
前記第１の辺の一端から他端に順に複数の第ｉ＋１乃至第ｊ（ただし、ｊ＞（ｉ＋１））の出力端子を有し、
前記第２の辺の他端から所定幅にわたる第２の区間の一端から、前記第２の辺の他端には、第ｎ、第ｎ−１、…、第（ｊ＋２）、第（ｊ＋１）の出力端子を順に有し、
前記第２の辺の第１乃至第ｉの出力端子は、それぞれ配線により所定の配線領域を通って、前記第１乃至第ｉの出力端子の順に、前記第１の辺の一端側の延長線上に引き出され、第１乃至第ｉの信号電極に接続され、
前記第１の辺の第（ｉ＋１）乃至第ｊ（ただし、ｊ＞（ｉ＋１））の出力端子は、前記第１の辺に対向配置される第（ｉ＋１）乃至第ｊの信号電極にそれぞれ接続され、
前記第２の辺の第（ｊ＋１）乃至第ｎの出力端子は、それぞれ配線により、前記第１の辺の他端側の延長線上に引き出され、第ｊ乃至第ｎの信号電極に接続される、ことを特徴とする半導体装置。
【請求項１３】
前記半導体チップは、ｎ＋１個（ただし、ｎは１以上の整数）の端子の内のｎ個を１組として、複数組の端子群を、前記第１の辺に有し、
前記第１の辺の複数組の端子群のそれぞれの組に対応して、ｎ＋１個の端子の残りの１つの端子を、前記第２の辺に有し、
前記第２の辺の前記残りの１つの端子のそれぞれは、前記１つの端子に対応した位置に設けられる端子接続部から、前記半導体チップの下を延在される前記配線により、前記第１の辺の対応する組の端子群の２つの端子の間を通過して引き出される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記半導体チップは、連番となるｎ＋１個（ただし、ｎは１以上の整数）の出力端子の内のｎ個を１組として、複数組の出力端子群を、前記第１の辺の一端から他端に及ぶ第１の区間に有し、
前記第２の辺の一端から所定幅にわたる第２の区間と、前記第２の辺の前記一端と対向する他端から所定幅にわたる第３の区間とに、前記第１の辺の複数組の出力端子群にそれぞれ対応して、連番となるｎ＋１個の出力端子の残りの１つの出力端子を有し、
前記第２の辺の前記第２及び第３の区間の間の領域に、複数の入力端子を備え、
前記第２の辺の前記出力端子は、前記出力端子に対応した位置に設けられる端子接続部から、前記半導体チップの下を延在される前記配線により、前記第１の辺の対応する組のｎ個の出力端子のうち２つの出力端子の間を通過して引き出される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記半導体チップにおいて、前記第１の辺の少なくとも１部の領域に、端子が配設されない空き領域を有し、
前記第２の辺の少なくとも１つの端子が、前記配線により、前記第１の辺の空き領域にまで延在される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記半導体チップにおいて、前記第１の辺の一端から所定幅にわたる第１の区間に、第１乃至第ｉ（ただし、ｉ＞１）の出力端子を順に有し、
前記第２の辺の一端から所定幅にわたる第２の区間に、第ｉ＋１乃至第ｊ（ただし、ｊ＞ｉ＋１）の出力端子を順に有し、
前記第１の辺の他端から所定幅にわたる第３の区間に、前記一端側から前記他端側の向きに第ｍ＋１乃至第ｎ（ただし、ｎ＞（ｍ＋１））の出力端子を順に有し、
前記第２の辺の他端から所定幅にわたる第４の区間に、前記一端側から前記他端側の向きに第ｊ＋１乃至第ｍ（ただし、ｍ＞（ｊ＋１））の出力端子を有し、
前記第１の辺の第１の区間と第３の区間の間の領域に、端子が配設されない空き領域を有し、
前記第２の辺の前記第２の区間と前記第４の区間の第ｉ＋１乃至第ｊの出力端子と、第ｊ＋１乃至第ｍの出力端子が、前記出力端子に対応した位置にそれぞれ設けられる端子接続部から、前記半導体チップの下を延在される前記配線により、前記第１の辺の前記空き領域にまで延在され、対応する信号電極にそれぞれ接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１７】
第１の辺に沿って複数の端子を有し、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップを搭載する基板であって、
前記基板の表面に設けられ、前記半導体チップの前記第２の辺の少なくとも１つの端子に対応した位置に設けられる端子接続部から延在され、前記半導体チップの前記第１の辺側に引き出されるか、又は、前記第１の辺を延長した方向に拡延される配線を備えている、ことを特徴とする基板。
【請求項１８】
第１の辺に沿って複数の端子を有し、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップを搭載する基板であって、
前記基板の表面に設けられ、前記半導体チップの前記第２の辺の少なくとも１つの端子に対応した位置に設けられる端子接続部から延在され、前記半導体チップの前記第１の辺の端子の間又は脇から引き出される配線を備えている、ことを特徴とする基板。
【請求項１９】
前記基板が、フィルム基板又はガラス基板よりなる、ことを特徴とする請求項１７又は１８に記載の基板。
【請求項２０】
前記半導体チップの前記端子が、前記半導体チップの一面より突出されるバンプよりなり、前記バンプと、前記基板の対応する端子接続部の電極とが当接して接続が行われる、ことを特徴とする請求項１７又は１８に記載の基板。
【請求項２１】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップにおいて、
前記第１の辺の一端から所定幅にわたる第１の区間に、順に奇数番目の出力端子を複数個（ｋ個）有し、
前記第２の辺の一端から所定幅にわたる第２の区間に、順に偶数番目の出力端子を複数個（ｋ個）有する、ことを特徴とする半導体チップ。
【請求項２２】
前記第１の辺の前記第１の区間の他端から所定幅にわたる第３の区間を備え、
前記第２の辺の前記第２の区間の他端から所定幅にわたる第４の区間を備え、
前記第１の辺の前記第３の区間の端部から前記第１の辺の他端に及ぶ第５の区間に、奇数番目の出力端子を複数個（ｍ個）有し、
前記第２の辺の前記第４の区間の端部から前記第２の辺の他端に及ぶ第６の区間に、偶数番目の出力端子を複数個（ｍ個）有する、ことを特徴とする請求項２１に記載の半導体チップ。
【請求項２３】
前記第３の区間及び前記第４の区間の一方の区間には、複数の出力端子を順番に備え、
前記第３の区間及び前記第４の区間の他方の区間には、複数の入力端子を備えている、ことを特徴とする請求項２２に記載の半導体チップ。
【請求項２４】
前記第１の辺の前記第１の区間の他端から所定幅にわたる第３の区間を備え、
前記第２の辺の前記第２の区間の他端から所定幅にわたる第４の区間を備え、
前記第１の辺の前記第３の区間の端部から前記第１の辺の他端に及ぶ第５の区間に、偶数番目の出力端子を複数個（ｍ個）有し、
前記第２の辺の前記第４の区間の端部から前記第２の辺の他端に及ぶ第６の区間に、奇数番目の出力端子を複数個（ｍ個）有する、ことを特徴とする請求項２１に記載の半導体チップ。
【請求項２５】
前記第３の区間及び前記第４の区間の一方には、複数の出力端子を順番に備え、
前記第３の区間及び前記第４の区間の他方には、複数の入力端子を備えている、ことを特徴とする請求項２４に記載の半導体チップ。
【請求項２６】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップにおいて、
ｎ＋１個（ただし、ｎは１以上の整数）の端子の内のｎ個を１組として、複数組の端子群を、前記第１の辺に有し、
前記第１の辺の複数組の端子群のそれぞれの組に対応して、ｎ＋１個の端子の残りの１つの端子を、前記第２の辺に有する、ことを特徴とする半導体チップ。
【請求項２７】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップにおいて、
連番となるｎ＋１個（ただし、ｎは１以上の整数）の出力端子の内のｎ個を１組として、複数組の出力端子群を、前記第１の辺の一端から他端に及ぶ第１の区間に有し、
前記第２の辺の一端から所定幅にわたる第２の区間と、前記第２の辺の前記一端と対向する他端から所定幅にわたる第３の区間とに、前記第１の辺の複数組の出力端子群にそれぞれ対応して、連番となるｎ＋１個の出力端子の残りの１つの出力端子を有し、
前記第２の辺の前記第２及び第３の区間の間の領域に、複数の入力端子を備えている、ことを特徴とする半導体チップ。
【請求項２８】
第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップにおいて、
前記半導体チップにおいて、前記第１の辺の一端から所定幅にわたる第１の区間に、第１乃至第ｉ（ただし、ｉ＞１）の出力端子を順に有し、
前記第２の辺の一端から所定幅にわたる第２の区間に、第ｉ＋１乃至第ｊ（ただし、ｊ＞（ｉ＋１））の出力端子を順に有し、
前記第１の辺の他端から所定幅にわたる第３の区間に、前記一端側から前記他端側の向きに第ｍ＋１乃至第ｎ（ただし、ｎ＞（ｍ＋１））の出力端子を順に有し、
前記第２の辺の他端から所定幅にわたる第４の区間に、前記一端側から前記他端側の向きに第ｊ＋１乃至第ｍ（ただし、ｍ＞（ｊ＋１））の出力端子を有し、
前記第１の辺の第１の区間と第３の区間の間の領域に、端子が配設されない空き領域を有する、ことを特徴とする半導体チップ。
【請求項２９】
前記半導体チップは、表示装置のデータ線を駆動するデータドライバＩＣチップ、又は、前記表示装置のゲート線を駆動するゲートドライバＩＣチップである、ことを特徴とする請求項２１乃至２８のいずれか一に記載の半導体チップ。
【請求項３０】
請求項１乃至１６のいずれか一に記載の前記半導体装置を、表示駆動装置として備えた表示装置。
【請求項３１】
基板と、
前記基板上に設けられる複数の信号出力電極と、
前記基板上に設けられる複数の信号入力電極と、
前記信号入力電極に入力端子が接続され、前記信号出力電極に出力端子が接続される表示用駆動ＩＣと、
を有する表示用駆動装置であって、
前記表示用駆動ＩＣは、前記信号出力電極と対向する前記表示用駆動ＩＣの第１の辺に複数の出力端子を有し、
前記表示用駆動ＩＣの前記第１の辺と反対側の第２の辺は、前記信号入力電極と対向し、
前記表示用駆動ＩＣは、前記第２の辺の少なくとも１部の区間に入力端子を有し、前記第２の辺の残りの区間の少なくとも１部に出力端子を有し、
前記第２の辺の少なくとも１つの出力端子は、前記表示用駆動ＩＣの前記基板対向面の下を通る配線により、前記１つの出力端子に対応する前記第１の辺の２つの出力端子の間を通過するか、又は、前記第１の辺の２つの出力端子の脇を通過して、対応する信号出力電極に接続されてなる、ことを特徴とする表示用駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置駆動用ＩＣ（Integrated  Circuit）に関し、特に、表示装置駆動用ＩＣチップの２辺以上に駆動用の出力端子を有する半導体装置に適用して好適な構成、及び、該半導体装置を備えた表示装置に関する。
【背景技術】
【０００２】
表示装置の駆動回路のうち、データドライバ回路（「ソースドライバ」ともいう）は、ＣＰＵ等の上位装置から例えばデジタル映像信号を入力し、該デジタル映像信号に応じた階調電圧／電流に変換し、該電圧／電流にて、表示パネル（ＬＣＤ（Liquid  Crystal  Display）パネルあるいはＥＬ（Elecrto  Luminescence）パネル等）のデータ線を駆動するドライバ回路を例えば１ライン分のデータ線に対応して並列に備えている。ドライバ回路の出力端子は、表示パネルのデータ線の端子（端子電極）に対応して設けられている。また、走査線駆動回路（「ゲートドライバ」ともいう）は、出力が表示パネルのゲート線に接続され、例えば同期制御信号、クロックを受け、選択されたラインのゲート線を高電位に順次駆動する。
【０００３】
近時、表示装置の駆動回路は、多出力化の傾向（１画面における１ライン当りのデータ線の数、ライン数が増大する傾向）にあり、表示装置駆動用ＩＣ（データドライバ、ゲートドライバ；以下「ドライバＩＣ」という）のチップサイズの増加、及び、該ドライバＩＣを搭載するフィルムの面積が増大する（スプロケット穴の増加）傾向となっている。
【０００４】
従来の表示装置では、ドライバＩＣチップを、ガラス基板等に直接実装するもの（ＣＯＧ；Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）と、該ＩＣチップをフィルム基板に実装し（ＣＯＦ；Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）、該フィルム基板の配線電極とガラス基板の配線電極（データ線、ゲート線電極）とを接続する構成とが用いられている。ＣＯＧ、ＣＯＦのいずれにおいても、ドライバＩＣの複数の出力端子は、該出力端子が接続される表示パネルのデータ線、ゲート線の配設位置に対応して設けられている。
【０００５】
図５は、セミスリムタイプのドライバＩＣを、フィルム基板上に実装した構成の一例を示す図である。なお、図５に類似した構成を開示した刊行物として、例えば後記特許文献１等が参照される。この特許文献１には、ドライバＩＣを搭載するガラス基板上の電極配線として、ドライバＩＣの下列の出力端子のガラス基板の配線電極は、ドライバＩＣの搭載部より、出力端子側に配線電極の引き回しが必要となり、ガラス基板の面積が大となり、液晶表示装置の小型化、軽量化ができない旨が記載されている。図５は、特許文献１の従来技術に記載された技術事項を、ＣＯＦに適用した例を示す図である。なお、以下の説明において、下辺、上辺、左辺、右辺等の上下、左右は、添付図面（平面図）に関しての上下、左右をいうものである。
【０００６】
図５に示すように、セミスリムタイプのドライバＩＣチップ２０Ａにおいて、ドライバＩＣチップ２０Ａの出力端子２１は、ドライバＩＣチップ２０Ａの複数の辺にまたがって配置される。ドライバＩＣチップ２０Ａの下辺には、複数の入力端子２２の配列の左側に、１、２、…、ｉ番目の出力端子が順に配設され（図５において、ＩＣチップ２０Ａの端子の側部に付された番号は出力端子の番号を表す）、ドライバＩＣチップ２０Ａの上辺には、ｉ＋１、ｉ＋２、…、ｊ−２、ｊ−１、ｊ番目（ただし、上辺、下辺の番号は通番とされる）の出力端子が左から右に順に配設され、さらに、ドライバＩＣチップ２０Ａの下辺には、入力端子２２の配置領域の右側に、ｊ＋１、ｊ＋２、…、ｎ−１、ｎ番目の出力端子が右から左に順に配設されている。
【０００７】
ドライバＩＣチップ２０Ａの下辺の１番目の出力端子は、配線１４１にて対応する出力パッド１２に接続されており、下辺のｎ番目の出力端子は、配線１４ｎにて対応する出力パッド１２に接続されている。同様に、ＩＣチップ２０Ａの下辺及び上辺のｋ番目の出力端子（ただし、ｋは２乃至ｎ−１）は、対応する配線１４ｋにより、出力パッド１２のｋ番目のパッドに接続され、その結果、１、２、…、ｉ−１、ｉ、…、ｊ、ｊ＋１、…、ｎ−１、ｎ番目の計ｎ個の出力端子は、出力パッド１２の順序（接続対象のデータ線又はゲート線の順序）通りに接続される。なお、図５において、出力パッド１２、入力パッド１３は、簡単のため、個々に区分して示されていず、全体の領域で示されている（他の図面も同様とされる）。
【０００８】
図５に示す構成においては、入力パッド１３に対向する側の長辺側の出力端子の配線引き回し領域１７が必要とされる。すなわち、ＩＣチップ２０Ａの下辺と、最も外側を引き回される配線１４１との間に間隔１６を設ける必要がある。この間隔１６は、ＩＣチップ２０Ａの下辺の入力端子２２の配置領域の左右両側のｉ本（１〜ｉ番目）の出力端子と、（ｎ−ｊ）本（ｊ＋１〜ｎ番目）の出力端子に接続される配線を、出力パッド１２側に引き回すだけの寸法に設定される。
【０００９】
セミスリムタイプのドライバＩＣチップ２０Ａでは、チップの複数辺に出力端子が、該出力端子が接続されるデータ線の順に配置され、スリムタイプ（後述される図６参照）と較べて、チップサイズを小さくすることができるものの、フィルム基板１０に実装する場合、配線引き回し領域１７が必要となる。配線引き回し領域１７が必要となる理由は、フィルムが単層配線構造であることによる。
【００１０】
そして、図５に示す構成の場合、配線引き回し領域１７の存在によって、チップを搭載するフィルム基板１０の面積が大きくなり、１フィルム基板あたりのスプロケット穴１１の数（パーフォレーション数）が増大する。これは、フィルム１ロール当り生産される製品数の減少を意味しており、製品コストの増大につながる。
【００１１】
一方、フィルム基板の場合、多層配線することによるメリットはなく、また、多層基板とすると、コストの増加につながる。このため、もっぱら、フィルム面上に、１層の配線層を設けた単層配線が用いられている。
【００１２】
以上の通り、セミスリムタイプでは、ドライバＩＣの多出力化に伴い、配線引き回し領域１７が大きくなり、ＩＣの下辺の出力端子数が増大するほど、間隔１６は大きくなり、よって、１フィルム基板あたりのスプロケット穴１１の数（フィルムの両側の長さ）が増大する。
【００１３】
図６は、従来のスリムタイプのドライバＩＣチップ２０Ｂを用いた構成を示す図である。図６に示すように、スリムタイプのドライバＩＣでは、チップの一辺に出力端子を、信号の出力順（該出力端子が接続されるデータ線、ゲート線に対応して）に配置されている。１〜ｎのｎ個のドライバ回路が、表示パネルの左から右に１〜ｎ番目のデータ線（ゲート線）をそれぞれ駆動する場合、ＩＣチップ２０Ｂの１〜ｎ番目の出力端子は、左から右に順番に配置されている。なお、図６では、入力端子２２は、下辺の全区間にわたって配置されているが、ダミー端子であってもよい。
【００１４】
図６に示すように、１フィルム基板あたりのスプロケット穴１１の個数（パーフォレーション数）は５個とされ、図５に示した例（６個）よりも少なくなるが、ＩＣチップ２０Ｂの上辺の端子数は、図５のセミスリムと較べて増大する。すなわち、スリムタイプのチップの場合、セミスリムタイプと較べて、フィルム面積は抑えられるが、ドライバＩＣのチップサイズが大となる。
【００１５】
また、スリムタイプのチップの場合、入力辺側（デジタル映像信号、制御信号を入力する側）に無駄なスペースが多くなる。このため、コストの低減が困難となる。
【００１６】
さらに、スリムタイプのチップの場合、チップにおける出力端子が一辺に全て配設されていることから、チップの設計自由度（回路設計、レイアウト）も制約され、設計最適化が困難となる。
【００１７】
【特許文献１】特開平６−１１００７１号公報（第５図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
近時、ＩＣチップとフィルムのコストがほぼ同程度となっている。このため、製品コストの低減には、フィルム基板のコスト低減が必要となっている。
【００１９】
ところで、微細化プロセスの進展に伴い、高集積化が進む半導体デバイスにおいては、チップの小型化が図られ、コスト低減が試みられているが、フィルムの小型化はなされていないというのが実情である。
【００２０】
したがって、本発明の目的は、チップサイズの小型化を図るとともに、チップを搭載する基板上の配線領域を縮減可能とし、全体のコストを低減可能とした半導体装置、基板と半導体チップ、並びに、該半導体装置を表示用駆動装置として備えた表示装置を提供することにある。
【課題を解決するための手段】
【００２１】
本願で開示される発明は、上記目的を達成するため、概略以下の通りとされる。
【００２２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップと、前記半導体チップの前記第２の辺の少なくとも１つの端子に対応した位置に設けられる端子接続部から前記半導体チップの下を延在され、前記半導体チップの前記第１の辺の端子の間又は脇から引き出される配線を表面に備えている基板と、を有する。
【００２３】
本発明に係る半導体装置において、前記半導体チップは、好ましくは、表示装置のデータ線を駆動するデータドライバＩＣチップ、又は、前記表示装置のゲート線を駆動するゲートドライバＩＣチップよりなる。また、本発明において、前記基板は、好ましくは、フィルム基板、又はガラス基板よりなる。
【００２４】
本発明に係る半導体装置において、前記半導体チップの前記端子が、前記半導体チップの一面より突出されるバンプよりなり、前記バンプと、前記基板の対応する端子接続部の電極とが当接して接続が行われる。
【００２５】
本発明に係る半導体装置において、前記基板表面に、前記半導体チップの前記第１の辺から離間した位置に、前記第１の辺又はその延長線と対向して、前記第１の辺の端子及び前記第２の辺の端子と配線により接続される信号電極群が配設されている。
【００２６】
本発明に係る半導体装置において、前記基板が、フィルム基板よりなり、前記半導体チップの前記第１の辺及び前記信号電極群は、前記フィルム基板の少なくとも１側の縁に沿って設けられるスプロケット穴の配列方向と直交する向きに配設される。
【００２７】
本発明に係る半導体装置において、半導体チップは、ｎ＋１個（ただし、ｎは１以上の整数）の端子の内のｎ個を１組として、複数組の端子群を、前記第１の辺に有し、前記第１の辺の複数組の端子群のそれぞれの組に対応して、ｎ＋１個の端子の残りの１つの端子を、前記第２の辺に有し、前記第２の辺の前記残りの１つの端子のそれぞれは、前記１つの端子に対応した位置に設けられる端子接続部から、前記半導体チップの下を延在される前記配線により、前記第１の辺の対応する組の端子群の２つの端子の間を通過して引き出される構成としてもよい。
【００２８】
本発明に係る半導体装置において、前記半導体チップにおいて、前記第１の辺上の少なくとも１部の領域に端子が配設されない空き領域を有し、前記第２の辺上の端子が、前記配線により前記第１の辺の空き領域にまで延在される構成としてもよい。
【００２９】
本発明の他のアスペクトに係る基板は、第１の辺に沿って複数の端子を有し、前記第１の辺に対向する第２の辺に沿って複数の端子を有する半導体チップを実装する基板であって、前記半導体チップが実装される基板の表面に設けられ、前記半導体チップの第２の辺の端子に対応した位置に設けられる端子接続部から延在され、前記半導体チップの前記第１の辺側に引き出されるか、又は前記第１の辺を延長した方向に拡延される配線を備えている。
【００３０】
本発明の他のアスペクトに係る基板は、第１の辺に沿って複数の端子を有し、前記第１の辺に対向する第２の辺に沿って複数の端子を有する半導体チップを実装する基板であって、前記半導体チップが実装される基板の表面に設けられ、前記半導体チップの前記第２の辺の端子に対応した位置に設けられる端子接続部から延在され前記半導体チップの前記第１の辺の端子の間から引き出す配線を備えている。
【００３１】
本発明の他のアスペクトに係る半導体チップは、第１の辺に沿って複数の端子を有するとともに、前記第１の辺に相対する第２の辺に沿って複数の端子を有する半導体チップにおいて、前記第１の辺の一端から所定幅にわたる第１の区間に、順に奇数番目の出力端子を複数個（ｋ個）有し、前記第２の辺の一端から所定幅にわたる第２の区間に、順に偶数番目の出力端子を複数個（ｋ個）有する。
【００３２】
本発明に係る半導体チップにおいては、前記第１の辺の前記第１の区間の他端から所定幅にわたる第３の区間を備え、前記第２の辺の前記第２の区間の他端から所定幅にわたる第４の区間を備え、前記第１の辺の前記第３の区間の端部から前記第１の辺の他端に及ぶ第５の区間に、奇数番目の出力端子を複数個（ｍ個）有し、前記第２の辺の前記第４の区間の端部から前記第２の辺の他端に及ぶ第６の区間に、偶数番目の出力端子を複数個（ｍ個）有する。
【００３３】
本発明に係る半導体チップにおいては、前記第３の区間及び前記第４の区間の一方の区間には、複数の出力端子を順番に備え、前記第３の区間及び前記第４の区間の他方の区間には、複数の入力端子を備えている。
【００３４】
本発明の他のアスペクトに係る表示用駆動装置は、基板と、前記基板上に設けられる複数の信号出力電極と、前記基板上に設けられる複数の信号入力電極と、前記信号入力電極に入力端子が接続され、信号出力電極に出力端子が接続される表示用駆動ＩＣと、を有する表示用駆動装置において、前記表示用駆動ＩＣは、前記信号入力電極と対向する前記表示用駆動ＩＣの第１の辺に複数の出力端子を有し、前記表示用駆動ＩＣの前記第１の辺と反対側の第２の辺は、前記信号入力電極と対向し、前記表示用駆動ＩＣは、前記第２の辺の少なくとも１部の区間に、入力端子を有し、前記第２の辺の残りの区間の少なくとも１部に出力端子を有し、前記第２の辺の少なくとも１つの出力端子は、前記表示用駆動ＩＣの前記基板対向面の下を通る配線により、前記１つの出力端子に対応する前記第１の辺の２つの出力端子の間を通過するか、又は前記第１の辺の出力端子の脇を通過して、対応する信号出力電極に接続される。
【発明の効果】
【００３５】
本発明によれば、チップ下部を通る配線により一側の辺の端子を、他側の辺に引き出す構成としたことにより、チップサイズの小型化を図るとともに、チップを搭載する基板上の配線領域を縮減可能とし、全体のコストを低減することができる。
【発明を実施するための最良の形態】
【００３６】
本発明を実施するための最良の一形態について図面を参照して説明する。本発明の一実施の形態に係る半導体装置は、図１を参照すると、基板（１０）と、基板（１０）上に設けられる複数の信号出力電極（１２）と、基板（１０）上に設けられる複数の信号入力電極（１３）と、信号入力電極（１３）に入力端子が接続され、信号出力電極（１２）に出力端子が接続される表示用駆動ＩＣ（２０）（データドライバ又はゲートドライバ）を有し、信号出力電極（１２）側に対向する表示用駆動ＩＣ（２０）の第１の辺に、一例として、１、３、５、…、ｉ＋１、…ｎ−１番目の出力端子を有し、第１の辺と反対側の第２の辺は信号入力電極（１３）に対向しており、第２の辺の少なくとも１部の区間に、複数の入力端子（２２）を有し、第２の辺の残りの区間の少なくとも１部に、例えば２、４、６、ｉ、ｊ、ｊ＋２、ｎ−２、ｎ番目の出力端子を有している。第２の辺の出力端子（例えば２番目の出力端子）は、半導体チップ（２０）の下（基板対向面側）を通る配線（１５２）により、該一の出力端子に対応する第１の辺の２つの出力端子（１、３番目の出力端子）の間を通過して、対応する信号出力電極（１２）に接続される。
【００３７】
また、本発明の別の実施の形態として、図３を参照すると、半導体チップ（２０）は、連番となる（ｎ＋１）個（例えば３個）の出力端子の内のｎ個（２個）を１組として、複数組の出力端子群を、第１の辺上に有し、第１の辺の複数組の出力端子群のそれぞれの組に対応して、（ｎ＋１）個の出力端子の残りの１つの出力端子を、第２の辺に有し、第２の辺の１つの出力端子（例えば２番目の出力端子）は、配線（１５２）により、第１の辺の対応する組の出力端子群の２つの出力端子の間（例えば１番目と３番目の出力端子の間）を通過して引き出される構成としてもよい。
【００３８】
さらに、本発明の別の実施の形態として、図４を参照すると、半導体チップ（２０）において、第１の辺上の少なくとも１部の領域（ロジック部２６に対応する領域）に端子が配設されない空き領域を有し、第２の辺上の出力端子は、半導体チップ（２０）の下に配設される配線（１５ｉ）により、第１の辺の空き領域にまで引き出される構成としてもよい。
【００３９】
なお、基板（１０）はフィルムのほか、ガラス基板であってもよい。本発明の一実施の形態において、基板表面の配線は、好ましくは、単層配線とされている。以下、実施例に即して詳細に説明する。
【実施例】
【００４０】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例においては、データドライバ又はゲートドライバ等の駆動ＩＣチップ２０は、図５を参照して説明したセミスリムタイプのＩＣチップとされており、その出力端子の配列が、図５に示したものと相違している。本実施例では、ＩＣチップ２０の出力端子２１を、チップの上辺（図１では、上辺に奇数番目の出力ピンが設けられる）、下辺（図１に示す例では偶数番目の出力ピンが設けられる）に、順番に並べて配置し、ＩＣチップ２０の下に、配線１５を通し、チップ２０上辺の出力端子２１の間を通して、対応する出力パッド１２に接続する構成としている。このように、ＩＣチップ２０の底面と、フィルム基板１０間に配線１５を通すことにより、フィルム基板１０上では、出力端子２１は、１〜ｎ番の順番に配設され、対応する１〜ｎの出力パッド１２に接側される（なお、図１において、出力パッド１２、入力パッド１３は、簡単のため、個々に区分して示されていず、全体の領域で示されている）。
【００４１】
すなわち、本実施例において、ＩＣチップ２０の上辺の出力端子は、上辺の左端から順に、１、３、５、…、ｉ−１、ｉ＋１と奇数番目の出力端子が順に配設され、該上辺に対応する下辺には、下辺の左端から順に、２、４、６、…、ｉ−２、ｉ（ただし、下辺の番号は上辺の番号と通番とされる）と偶数番目の出力端子が順に配設され、下辺の２、４、６、…、ｉ−２、ｉ番目の出力端子は、それぞれ、ＩＣチップ２０下部を通過して引き回される配線１５を介して、上辺側に引き出され、対応する出力パッド１２に接続される。図１に示す例では、例えば下辺の２番目の出力端子は、上辺の１番目と３番目の出力端子の間から引き出される配線１５２により対応する出力パッド１２に接続される。なお、１番目と３番目の出力端子の間隔は、配線１５２の配線幅と比べて大きくスペースに余裕がある。なお、フィルム基板１０表面の配線は単層配線構造とされている。
【００４２】
また、ＩＣチップ２０の下辺の入力端子２２が配設される領域に対応するチップ２０の上辺の領域には、出力端子ｉ＋２、ｉ＋３、ｉ＋４、ｉ＋５、…、ｊ−３、ｊ−２、ｊ−１が配設されている。
【００４３】
そして、ＩＣチップ２０の上辺には、下辺の入力端子２２が配設される領域に対応する領域の隣から上辺の他端にかけて、順に、ｊ＋１、ｊ＋３、…、ｎ−５、ｎ−３、ｎ−１番目の出力端子が配設されており、対応する下辺には、ｊ、ｊ＋２、…、ｎ−４、ｎ−２、ｎ番目の出力端子が配設されている。下辺のｊ、ｊ＋２、…、ｎ−４、ｎ−２、ｎ番目の出力端子は、それぞれ、チップ２０下部に設けられる配線１５を介して、チップ２０の上辺側に引き出され、対応する出力パッド１２に接続される。例えば、下辺のｎ番目の出力端子は、上辺のｎ−１番目の出力端子の右脇から引き出される配線１５ｎにより対応する出力パッド１２（出力パッドの右端）に接続される。
【００４４】
図１に示すように、本実施例において、ＩＣチップ２０の上辺の出力端子からの配線、及び下辺より引き出された配線は、ＩＣチップ２０の上辺から扇型状の拡開され、対応する出力パッド１２に接続されている。
【００４５】
かかる構成の本実施例によれば、ＩＣチップ２０の下に配線１５を通すことにより、フィルム基板１０の表面に配設される配線領域の面積を縮減することができる。
【００４６】
また、本実施例によれば、フィルム基板１０上で出力が順番となるように、入力辺側にある出力端子を出力辺側の出力端子と出力端子の間から、配線の引き回しが行われる。
【００４７】
本実施例においては、ＩＣチップ２０では、出力端子を、上辺と下辺と交互に、順番に配置する（図１に示す例では、上辺が奇数番目、下辺が、偶数番目）。このようなレイアウトによって、チップサイズ、フィルム基板１０のスプロケット穴１１の数（パーフォレーション数）の増加を抑制している。
【００４８】
なお、本実施例において、ＩＣチップ２０の回路機能により、出力端子の並び替え制御を行うと、例えばＴＣＰ（テープキャリアパッケージ）にも対応可能である。すなわち、図１のチップ２０の下辺の出力端子において、出力端子の順番を、例えば図５に示すようなものに切り替えることで、フェースアップ（端子面が表）のワイヤボンディング等により、出力パッド１２に接続される。この出力の並びの切替えは、例えばアンチ・ヒューズ等により、プログラマブルに、図１又は図５に出力端子の並びを切り替えるようにしてもよい。
【００４９】
なお、チップの左右両側の辺（短辺）は、出力端子をさらに設ける構成としてもよいし、ダミー端子であってもよい。
【００５０】
本実施例によれば、１デバイスあたりのフィルム基板１０の両側のスプロケット穴１１の数（パーフォレーション数）は５個とされ、図６に示したスリムタイムのＩＣチップ２０Ｂの場合と等しい。一方、ＩＣチップ２０の相対する上下の辺に出力端子を配置したことにより、チップサイズ（横幅）は、スリムタイムのＩＣチップ２０Ｂよりも特段に縮減されている。
【００５１】
図２は、本発明の一実施例の断面構成の一例を模式的に示す図である。図２には、ＩＣ（ＬＳＩ）の素子面を基板の電極を向かい合わせにした状態で基板に搭載するといういわゆる「フリップチップボンディング」による実装形態が示されている。ＩＣの電極と基板電極間にバンプを介在させた状態で電極間の接合が行われる。ＩＣチップ２０の端子面（素子面）には、バンプ２１、２２（はんだバンプ）が形成され、フィルム基板１０上の導電部材２３（電極部）と金属接合され、チップ２０と基板１０間の熱膨張や機械的応力を緩和させるために、チップ２０と基板１０間には、アンダーフィル（樹脂）２５が注入される。ソルダーレジスト２４は、バンプ２１、２２接合時に用いられたものである（パーマネント型のレジスト）。なお、フィルム基板１０はポリイミド、導電部材２３は、例えば銅（錫めっき）よりなる。バンプ２１、２２は、図１のＩＣチップ２０の一辺（上辺）と対向する辺（下辺）の出力端子２１と、入力端子２２に対応している。
【００５２】
ＩＣチップ２０の入力パッド１３側の出力端子を出力パッド１２側に配線で引き出す場合には、フィルム基板１０表面の導電部材２３と同一層のパターン（すなわち単層配線構造）よりなる配線（図１の１５２、１５ｎ等参照）が、ＩＣチップ２０の下を、入力端子２２側から出力端子２１側に引き出される。なお、図２では、金属接合方式（はんだバンプ接合）の例を説明したが、導電性樹脂あるいは異方性導電部材による接着接合方式を用いてもよいことは勿論である。すなわち、本実施例において、ＩＣチップ２０の下を、一の辺から他の辺に配線を延在させることができ、絶縁性が確保できるものであれば、チップの電極と基板の電極の接合形態は問わない。
【００５３】
次に、上記した実施例の作用効果について説明する。
【００５４】
本実施例によれば、フィルムの配線領域を削減することによって、フィルムの面積（ＰＦ数）を削減することができる。またチップもセミスリムタイプで実現することができ、チップとフィルムの両面からコストの低減を実現できる。
【００５５】
本実施例によれば、配線領域の増大を抑え、フィルム面積（スプロケット穴数）を抑制することができるため、コストを低減することができる。そして、スリムタイプのチップよりも、セミスリムタイプのほうがチップサイズを小さくすることができ、チップの小型化により、コストを低減することができる。このように、本実施例は、多出力化の傾向にある表示用の駆動装置に適用して好適とされ、該駆動装置を備えた表示装置のコストの低減にもつながる。
【００５６】
本発明の他の実施例について以下に説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、本発明の第２の実施例においても、前記実施例と同様、データドライバ又はゲートドライバ等のＩＣチップ２０は、セミスリムタイプのＩＣチップとされている。本実施例においては、出力端子２１の配列形態が、図１に示した前記実施例と相違している。
【００５７】
図３を参照すると、本実施例においては、ＩＣチップ２０の上辺側の２個の出力端子２１に対応させて、ＩＣチップ２０の下辺に出力端子２１を１つ設ける構成とし、下辺の出力端子２１は、前記実施例と同様に、ＩＣチップ２０の下を通る配線（例えば１５２）を介して、対応する２個の出力端子２１の間を延在されて、出力パッド１２の対応するパッドに接続される。すなわち、本実施例のＩＣチップ２０は、出力辺をなす上辺の出力端子２つ毎に、下辺の出力端子を１つ配置するようにレイアウトされている。より具体的には、図３に示すように、下辺の２番目の出力端子に接続する配線１５２は、ＩＣチップ２０の下を延在されて、上辺の１番目と３番目の出力端子の間を通過し、対応する出力パッド１２に接続され、下辺の５番目の出力端子に接続する配線１５５は、ＩＣチップ２０の下を延在されて上辺の４番目と６番目の出力端子の間を通過して対応する出力パッド１２に接続され、同様にして、下辺のｎ−１番目の出力端子に接続する配線１５ｎ−１はＩＣチップ２０の下を延在されて、上辺のｎ−２番目とｎ番目の出力端子の間を通過し対応する出力パッド１２に接続されている。
【００５８】
なお、図３では、上辺の２つの出力端子に対して下辺に出力端子１つを設ける構成としたが、上辺のｎ個（ｎは３以上の整数）の出力端子に対して、下辺に出力端子１つを設ける構成としてもよいことは勿論である。
【００５９】
図４は、本発明の第３の実施例の構成を示す図である。本発明の第３の実施例においても、データドライバ又はゲートドライバ等のＩＣチップ２０は、セミスリムタイプのＩＣチップとされており、出力端子の配列形態が、図１に示した前記実施例と相違している。図４を参照すると、本実施例のＩＣチップ２０においては、チップ中央部に、ロジック部（ロジックブロック）が配置されている。図４の参照符号２６はロジック部の領域を示している。このため、図４の上辺側の一部に、ロジック部の領域２６に対応して出力端子が配設されない空き領域（ロジック部の領域２６の破線で規定される区間）が存在する。本実施例においては、ＩＣチップ２０の下辺の出力端子を、配線（ＩＣチップ２０の下を通る）にて、上辺の空き領域にまで引き出し、対応する出力パッド１２に接続する構成とされている。例えば、ＩＣチップ２０の上辺において、ロジック部の領域２６の左側には、１番目からｉ番目（ただし、ｉ＞１）の出力端子が順に配設されており、ＩＣチップ２０の上辺において、ロジック部の領域２６の右側には、ｍ＋１番目からｎ番目（ただし、ｎ＞（ｍ＋１））の出力端子が順に配設されている。また、ＩＣチップ２０の下辺において、ロジック部の領域２６の左側には、ｉ＋１番目からｊ番目（ただし、ｊ＞（ｉ＋１））の出力端子が順に配設されており、ＩＣチップ２０の下辺において、ロジック部の領域２６の右側には、ｊ＋１番目からｍ番目（ただし、ｍ＞（ｊ＋１））の出力端子が順に配設されている。そして、下辺のｉ＋１番目からｊ番目の出力端子と、ｊ＋１番目からｍ番目の出力端子が、それぞれ配線１５ｉ＋１〜１５ｍを介して上辺の空き領域にまで延在され、対応する出力パッド１２に接続されている。なお、下辺に配置される出力端子の本数が相対的に多い場合（ロジック部の領域の幅が、チップ長辺に対して狭い場合）、上辺の出力端子ｎ本の組に対して、下辺に出力端子１本を配設し、下辺の出力端子をＩＣチップ２０下の配線にて、上辺の出力端子の間を引き出して出力パッド１２に接続する第２の実施例の構成と併用してもよい。
【００６０】
なお、上記実施例では、ＣＯＦを例に説明したが、ＣＯＧにも同様にして適用することができる。また、上記実施例では、ドライバＩＣチップを例に説明したが、例えば出力端子が複数本配設される構成の任意のＩＣチップ、ＬＳＩチップ等に適用することができることは勿論である。
【００６１】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施例の平面構成を示す図である。
【図２】本発明の一の実施例の断面構成を示す図である。
【図３】本発明の第２の実施例の平面構成を示す図である。
【図４】本発明の第３の実施例の平面構成を示す図である。
【図５】セミスリムタイプのチップを用いた従来の駆動装置の平面構成を示す図である。
【図６】スリムタイプのチップを用いた従来の駆動装置の平面構成を示す図である。
【符号の説明】
【００６３】
１０  フィルム基板
１１  スプロケット穴
１２  出力パッド
１３  入力パッド
１４  配線
１５  配線
１６  間隔
１７  配線引き回し領域
２０、２０Ａ、２０Ｂ  ＩＣチップ
２１  出力端子（バンプ）
２２  入力端子（バンプ）
２３  導電部材
２４  ソルダーレジスト
２５  樹脂
２６  ロジック部領域
【図１】
2006023469.tif 000003
【図２】
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【図３】
2006023469.tif 000005
【図４】
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【図５】
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【図６】
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