(57)【要約】【課題】  簡単な回路構成で実現できるサンプルレート変換装置を提供する。【解決手段】  位相差検出部４は、出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉの周期の差をＬＲＣＫ周期カウンタ４１と２５６減算器４２により求めて累積加算部４３で累積加算し、その累積加算値がＬＲＣＫｏの１周期分を超えたかどうかを比較部４１４で比較し、１周期分を超えると位相遅れ／進み信号を出力する。補正調整部５は、位相遅れ／進み検出信号とリングバッファ１の残存データ量の情報に基づいて調整信号を読み出し制御部３へ出力する。読み出し制御部３は、調整信号に基づいてリングバッファ1のリードポインタＲＰの位置を調整してリングバッファ１から読み出すデータ量を制御する。【選択図】  図１
2006050384.tif 000002
【特許請求の範囲】
【請求項１】
入力サンプル周波数に等しい周波数の入力ワードクロックに従ってデータが順次書き込まれ、入力サンプル周波数と異なるまたは等しい周波数の出力サンプル周波数に等しい周波数の出力ワードクロックに従って前記データが順次読み出される記憶手段と、
前記入力ワードクロックと前記出力ワードクロックの位相差を検出する位相差検出手段と、
前記位相差検出部で検出された位相差に応じて出力データの補正量を調整するための調整信号を出力する補正調整手段と、
前記調整信号に基づいて前記記憶装置に保存されるデータ量が所定の量を保つよう前記記憶装置から読み出すデータ量を制御する読み出し制御手段と
を備えることを特徴とするサンプルレート変換装置。
【請求項２】
前記位相差検出手段は、前記出力ワードクロックに対する前記入力ワードクロックの位相の遅れまたは進みが前記出力ワードクロックの１周期を超えるごとに位相遅れ／進み検出信号を出力し、前記補正調整手段は、前記位相遅れ／進み検出信号および前記記憶手段内のデータ残存量から算出した前記調整信号を前記出力ワードクロックに同期して出力することを特徴とする請求項１に記載のサンプルレート変換装置。
【請求項３】
前記位相差検出手段は、前記入力ワードクロックに対する前記出力ワードクロックの位相の遅れまたは進みが前記入力ワードクロックの１周期を超えるごとに位相遅れ／進み検出信号を出力し、前記補正調整手段は、前記位相遅れ／進み検出信号および前記記憶手段内のデータ残存量から算出した前記調整信号を前記出力ワードクロックに同期して出力することを特徴とする請求項１に記載のサンプルレート変換装置。
【請求項４】
前記位相差検出手段が、前記出力ワードクロックに対する前記入力ワードクロックの位相の遅れまたは進みの量を示す位相遅れ／進みカウント値を出力し、前記補正調整手段が、前記位相遅れ／進みカウント値および前記記憶装置内のデータ残量値から算出した前記調整信号を前記出力ワードクロックに同期して出力することを特徴とする請求項１に記載のサンプルレート変換装置。
【請求項５】
前記位相差検出手段が、前記入力ワードクロックに対する前記出力ワードクロックの位相の遅れまたは進みの量を示す位相遅れ／進みカウント値を出力し、前記補正調整手段が、前記位相遅れ／進みカウント値および前記記憶装置内のデータ残量値から算出した前記調整信号を前記出力ワードクロックに同期して出力することを特徴とする請求項１に記載のサンプルレート変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルレート変換装置に関する。
【背景技術】
【０００２】
デジタルオーディオ等に用いられるデジタル信号は、方式によって異なるサンプリング周波数が用いられる。例えば、ＣＤやＭＤのサンプリング周波数は４４．１ｋＨｚ、衛星放送Ａモードのサンプリング周波数は３２ｋＨｚ、衛星放送Ｂモードのサンプリング周波数は４８ｋＨｚとなっている。したがって異なる方式のメディアを相互に接続する場合、デジタル信号のサンプリング周波数の変換が必要であり、そのためにサンプルレート変換装置が用いられる。
【０００３】
従来、このようなサンプルレート変換装置においては、入力されたデータに対して補間処理等の補正を加えて出力することが行われており、そのために入力側のサンプリング周波数と出力側のサンプリング周波数の比を検出する回路を設けることが提案されていた（例えば、特許文献１参照。）。
【０００４】
しかし、上述の提案のサンプリング周波数の比を検出する回路は多ビットのカウンタを多数用いるなど回路規模が増大する問題があった。
【特許文献１】特開平１１−３４０７８９号公報（第３ページ、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、簡単な回路構成で実現できるサンプルレート変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、入力サンプル周波数に等しい周波数の入力ワードクロックに従ってデータが順次書き込まれ、入力サンプル周波数と異なるまたは等しい周波数の出力サンプル周波数に等しい周波数の出力ワードクロックに従って前記データが順次読み出される記憶手段と、前記入力ワードクロックと前記出力ワードクロックの位相差を検出する位相差検出手段と、前記位相差検出部で検出された位相差に応じて出力データの補正量を調整するための調整信号を出力する補正調整手段と、前記調整信号に基づいて前記記憶装置に保存されるデータ量が所定の量を保つよう前記記憶装置から読み出すデータ量を制御する読み出し制御手段とを備えることを特徴とするサンプルレート変換装置が提供される。
【発明の効果】
【０００７】
本発明によれば、簡単な回路構成で、サンプルレート変換装置を実現することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【０００９】
図１は、本発明の第１の実施例に係るサンプルレート変換装置の構成を示すブロック図である。
【００１０】
本実施例のサンプルレート変換装置１００は、出力のサンプリング周波数が固定で、入力のサンプリング周波数が可変であるときに用いられるサンプルレート変換装置である。
【００１１】
本実施例のサンプルレート変換装置１００は、サンプリング周波数ｆｓ１の入力データが入力されるリングバッファ１と、リングバッファ１のライトポインタＷＰを生成し、リングバッファ１へのデータの書き込みを制御する書き込み制御部２と、リングバッファ１のリードポインタＲＰを生成し、リングバッファ１からのデータの読み出しを制御する読み出し制御部３と、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏの位相差を検出し、出力ワードクロックＬＲＣＫｏに対する入力ワードクロックＬＲＣＫｉの位相の遅れまたは進みが出力ワードクロックＬＲＣＫｏの１周期を超えるごとに位相遅れ／進み検出信号を出力するとともに入力ワードクロックＬＲＣＫｉのクロック数のカウント値を出力する位相差検出部４と、位相遅れ／進み検出信号およびライトポインタＷＰとリードポインタＲＰの差分値に基づいて読み出し制御部３におけるリードポインタＲＰの位置の調整と出力データの補正量の調整のための調整信号を生成して出力する補正調整部５と、リングバッファ１から読み出されたデータに調整信号に応じた補正処理を行ってサンプリング周波数ｆｓ２の出力データを出力する補正処理部１０を有する。
【００１２】
リングバッファ１は、例えば２ポートＲＡＭなどを用いて構成される記憶手段であり、その書き込みアドレスがライトポインタＷＰで指定され、読み出しアドレスがリードポインタＲＰで指定される。リングバッファ１には、このライトポインタＷＰからリードポインタＲＰを差し引いた差分値分のデータが残存している。
【００１３】
書き込み制御部２は、入力ワードクロックＬＲＣＫｉに基づいてライトポインタＷＰを生成するとともにライト信号を生成してリングバッファ１への入力データの書き込みを制御する。ここで、入力ワードクロックＬＲＣＫｉとは、入力データがオーディオデータであるとき、入力データがステレオのＬチャンネルであるか、Ｒチャンネルであるかをその極性により示すクロックである。この入力ワードクロックＬＲＣＫｉの周波数は、入力データのサンプリング周波数ｆｓ１に等しい。
【００１４】
読み出し制御部３は、出力ワードクロックＬＲＣＫｏ１に基づいてリードポインタＲＰを生成するとともにリード信号を生成してリングバッファ１からのデータの読み出しを制御する。ここで、出力ワードクロックＬＲＣＫｏとは、入力ワードクロックＬＲＣＫｉと同様に、その極性により出力データのＬチャンネルとＲチャンネルの区別を示すクロックであり、その周波数は、出力データのサンプリング周波数ｆｓ２に等しい。
【００１５】
位相差検出部４は、ＬＲＣＫカウンタ４０と、ＬＲＣＫ周期カウンタ４１と、２５６減算部４２と、累積加算部４３と、超過検出部４４とを有する。
【００１６】
ＬＲＣＫカウンタ４０は、位相差検出部４へ入力される入力ワードクロックＬＲＣＫｉのクロック数をカウントし、ＬＲＣＫカウント値として補正調整部５へ出力する。
【００１７】
ＬＲＣＫ周期カウンタ４１は、入力ワードクロックＬＲＣＫｉの周期を出力マスタクロックの周期を単位としてカウントするカウンタである。ここで、出力マスタクロックとは、出力ワードクロックＬＲＣＫｏを生成する基準となるクロックである。出力マスタクロックの周期をｔとすると、出力ワードクロックＬＲＣＫｏは、その周期ＴがＴ＝２５６×ｔとなるように生成される。
【００１８】
したがって、出力ワードクロックＬＲＣＫｏの周期と入力ワードクロックＬＲＣＫｉの周期が等しいとき、すなわち出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉとの間に位相差がないときは、ＬＲＣＫ周期カウンタ４１の出力は２５６となる。
【００１９】
一方、出力ワードクロックＬＲＣＫｏの周期より入力ワードクロックＬＲＣＫｉの周期が長いとき、すなわち出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が遅れているときは、ＬＲＣＫ周期カウンタ４１の出力は２５６より大きい値となる。
【００２０】
また、出力ワードクロックＬＲＣＫｏの周期より入力ワードクロックＬＲＣＫｉの周期が短いとき、すなわち出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が進んでいるときは、ＬＲＣＫ周期カウンタ４１の出力は２５６より小さい値となる。
【００２１】
２５６減算部４２は、ＬＲＣＫ周期カウンタ４１の出力の値から２５６を引く減算を行う。したがって、２５６減算部４２の出力の値は、出力ワードクロックＬＲＣＫｏ１周期当たりの出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉとの位相差を表す値となる。
【００２２】
したがって、出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉとの間に位相差がないときは、２５６減算部４２の出力は０となる。出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が遅れているときは、２５６減算部４２の出力は正の値となる。出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が進んでいるときは、２５６減算部４２の出力は負の値となる。
【００２３】
累積加算部４３は、２５６減算部４２の出力の値を累積加算する。出力ワードクロックＬＲＣＫｏと入力ワードクロックＬＲＣＫｉとの間に位相差がないときは累積加算部４３の出力の値は０のままである。一方、出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が遅れているときは累積加算部４３の出力は次第に大きな正の値となり、出力ワードクロックＬＲＣＫｏの位相に対して入力ワードクロックＬＲＣＫｉの位相が進んでいるときは累積加算部４３の出力は次第に大きな負の値となる。
【００２４】
比較部４４は、累積加算部４３の出力の値をしきい値と比較し、累積加算部４３の出力の値がしきい値を超えたときには位相遅れ／進み検出信号を出力する。また、位相遅れ／進み検出信号を出力した後に、累積加算部４３の値をクリアするためのリセット信号を出力する。ここで、しきい値は＋２５６と−２５６とする。
【００２５】
累積加算部４３の出力の値がしきい値の＋２５６を超えることは、入力ワードクロックＬＲＣＫｉの位相の遅れが出力ワードクロックＬＲＣＫｏの１周期以上になったことを意味する。そのままではリングバッファ１のライトポインタＷＰの更新がリードポインタＲＰの更新より１つ遅れることになる。そこで、このとき、比較部４４は位相遅れ検出を示す信号を出力する。
【００２６】
補正調整部５は、この位相遅れ検出を示す信号およびそのときのＬＲＣＫカウント値と、ライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号カウント値を算出する。そして、算出された調整信号カウント値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出しを停止するように調整する調整信号を出力する。この調整信号を受けて、読み出し制御部３は、リードポインタをそのままの位置で保持するとともにリード信号を発生させない。これによりリングバッファ１からの新たなデータの読み出しは行われない。また、補正処理部１０は、調整信号を受けて補正処理用のパラメータを変更する。
【００２７】
一方、累積加算部４３の出力の値がしきい値の−２５６を超えることは、入力ワードクロックＬＲＣＫｉの位相の進みが出力ワードクロックＬＲＣＫｏの１周期以上になったことを意味する。そのままではリングバッファ１のライトポインタＷＰの更新がリードポインタＲＰの更新より１つ早くなることになる。そこで、このとき、比較部４４は位相進み検出を示す信号を出力する。
【００２８】
補正調整部５は、この位相進み検出を示す信号およびそのときのＬＲＣＫカウント値と、ライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号カウント値を算出する。そして、算出された調整信号カウント値が予め定めたしきい値を超えると、リングバッファ１からの読み出すデータ量を増やすように調整する調整信号を出力する。この調整信号を受けて、読み出し制御部３は、リードポインタを１つ進めるようにリードポインタの位置を更新するとともにリード信号を発生させる。これにより更新した位置のリードポインタのデータがリングバッファ１から読み出される。また、補正処理部１０は、補正調整部５からの調整信号を受けて補正処理用のパラメータを変更する。
【００２９】
図２に、４４．１ｋＨｚの出力ワードクロックＬＲＣＫｏに対して、３２ｋＨｚもしくは４８ｋＨｚの入力ワードクロックＬＲＣＫｉが入力されたときの本実施例の位相差検出部４の動作の様子を示す。
【００３０】
図２（ａ）に示すように、出力マスタクロックの周期をｔとすると、出力ワードクロックＬＲＣＫｏの周期Ｔ１がＴ１＝２５６×ｔであるのに対して、３２ｋＨｚの入力ワードクロックＬＲＣＫｉの周期Ｔ２はＴ２≒３５２×ｔ、４８ｋＨｚの入力ワードクロックＬＲＣＫｉの周期Ｔ３はＴ３≒２３５×ｔとなる。
【００３１】
したがって、３２ｋＨｚの入力ワードクロックＬＲＣＫｉが入力されたときのＬＲＣＫ周期カウンタ４１の出力値は３５２となり、２５６減算部４２からは入力ワードクロックＬＲＣＫｉの１周期当たり９６が出力される。また、４８ｋＨｚの入力ワードクロックＬＲＣＫｉが入力されたときはＬＲＣＫ周期カウンタ４１の出力値は２３５となり、２５６減算部４２からは入力ワードクロックＬＲＣＫｉの１周期当たり−２１が出力される。
【００３２】
そして、この２５６減算部４２の出力の値（９６もしくは−２１）は入力ワードクロックＬＲＣＫｉの周期ごとに累積加算部４３に累積加算される。図２（ｂ）に、この累積加算の様子を示す。
【００３３】
図２（ｂ）に示すように、入力ワードクロックＬＲＣＫｉが３２ｋＨｚのときは、入力ワードクロックＬＲＣＫｉの３クロック目に累積加算値（２８６＝９６×３）がしきい値の＋２５６を超えるので、このとき位相差検出部４からは位相遅れ検出を示す信号が出力される。一方、入力ワードクロックＬＲＣＫｉが４８ｋＨｚのときは、入力ワードクロックＬＲＣＫｉの１３クロック目に累積加算値（−２７３＝−２１×１３）がしきい値の−２５６を超えるので、このとき位相差検出部４からは位相進み検出を示す信号が出力される。
【００３４】
図３は、本実施例におけるリングバッファ１からのデータの読み出し動作の例を示す波形図である。
【００３５】
図３（ａ）は、出力ワードクロックＬＲＣＫｏよりも入力ワードクロックＬＲＣＫｉの周波数が低い場合の動作の例を示す。
【００３６】
入力ワードクロックＬＲＣＫｉの位相の遅れが出力ワードクロックＬＲＣＫｏの１周期以上になったときに、位相差検出部４から位相遅れ検出を示す信号が出力される。これを受けて補正調整部５で調整信号カウント値を算出し、その値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出しを停止するように調整する調整信号が出力される。
【００３７】
この調整信号を受けて、読み出し制御部３はリードポインタＲＰの値を保持し、リード信号を発生させない。これによりリングバッファ１に残存するデータ量は一定量が保持される。
【００３８】
図３（ｂ）は、出力ワードクロックＬＲＣＫｏよりも入力ワードクロックＬＲＣＫｉの周波数が高い場合の動作の例を示す。
【００３９】
入力ワードクロックＬＲＣＫｉの位相の進みが出力ワードクロックＬＲＣＫｏの１周期以上になったときに、位相差検出部４から位相進み検出を示す信号が出力される。これを受けて補正調整部５で調整信号カウント値を算出し、その値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出し量を増やすように調整する調整信号が出力される。
【００４０】
この調整信号を受けて、リードポインタ制御部３はリードポインタＲＰの値を１つ進め、リード信号を発生させる。これによりリングバッファ１から２つのデータが読み出され、リングバッファ１に残存するデータ量は一定量が保持される。
【００４１】
このような本実施例のサンプルレート変換装置によれば、出力のサンプリング周波数が固定で、入力のサンプリング周波数が可変であるときに、周波数の高い出力マスタクロックを用いることによりリングバッファのリードポインタの制御を精度よく行うことができる。
【実施例２】
【００４２】
図４は、本発明の第２の実施例に係るサンプルレート変換装置の構成を示すブロック図である。
【００４３】
本実施例のサンプルレート変換装置１１０は、入力のサンプリング周波数が固定で、出力のサンプリング周波数が可変であるときに用いられるサンプルレート変換装置である。
【００４４】
本実施例のサンプルレート変換装置１１０も第１の実施例のサンプルレート変換装置１００と同様に、リングバッファ１と、書き込み制御部２と、読み出し制御部３と、位相差検出部４と、補正調整部５１と、補正処理部１０とを有する。そこで、図４において、第１の実施例のサンプルレート変換装置１００と同じ機能を有するブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００４５】
本実施例の位相差検出部４においては、ＬＲＣＫ周期カウンタ４１は、出力ワードクロックＬＲＣＫｏの周期を入力マスタクロックの周期を単位としてカウントする。ここで、入力マスタクロックとは、入力ワードクロックＬＲＣＫｉを生成する基準となるクロックである。入力マスタクロックの周期をｔとすると、入力ワードクロックＬＲＣＫｉは、その周期ＴがＴ＝２５６×ｔとなるように生成される。
【００４６】
したがって、入力ワードクロックＬＲＣＫｉの周期と出力ワードクロックＬＲＣＫｏの周期が等しいとき、すなわち入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの間に位相差がないときは、ＬＲＣＫ周期カウンタ４１の出力は２５６となる。
【００４７】
一方、入力ワードクロックＬＲＣＫｉの周期より出力ワードクロックＬＲＣＫｏの周期が長いとき、すなわち入力ワードクロックＬＲＣＫｉの位相に対して出力ワードクロックＬＲＣＫｏの位相が遅れているときは、ＬＲＣＫ周期カウンタ４１の出力は２５６より大きい値となる。
【００４８】
また、入力ワードクロックＬＲＣＫｉの周期より出力ワードクロックＬＲＣＫｏの周期が短いとき、すなわち入力ワードクロックＬＲＣＫｉの位相に対して出力ワードクロックＬＲＣＫｏの位相が進んでいるときは、ＬＲＣＫ周期カウンタ４１の出力は２５６より小さい値となる。
【００４９】
したがって、本実施例の位相差検出部４は、実施例１とは逆に、出力ワードクロックＬＲＣＫｏの位相の遅れが入力ワードクロックＬＲＣＫｉの１周期以上になったときに位相遅れ検出を示す信号を出力し、出力ワードクロックＬＲＣＫｏの位相の進みが入力ワードクロックＬＲＣＫｉの１周期以上になったときに位相進み検出を示す信号を出力する。
【００５０】
そこで、本実施例の補正調整部５１は、位相差検出部４から位相遅れ検出を示す信号が出力されると、この位相遅れ検出を示す信号とそのときのＬＲＣＫカウント値、およびライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号カウント値を算出する。そして、算出された調整信号カウント値が予め定めたしきい値を超えると、リングバッファ１からの読み出すデータ量を増やすように調整する調整信号を出力する。
【００５１】
一方、位相差検出部４から位相進み検出を示す信号が出力されると、この位相進み検出を示す信号とそのときのＬＲＣＫカウント値、およびライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号カウント値を算出する。そして、算出された調整信号カウント値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出しを停止するように調整する調整信号を出力する。
【００５２】
図５に、４４．１ｋＨｚの入力ワードクロックＬＲＣＫｉに対して、３２ｋＨｚもしくは４８ｋＨｚの出力ワードクロックＬＲＣＫｏが入力されたときの本実施例のサンプルレート変換装置１１０の動作の様子を示す。
【００５３】
図５（ａ）に示すように、入力マスタクロックの周期をｔとすると、入力ワードクロックＬＲＣＫｉの周期Ｔ１がＴ１＝２５６×ｔであるのに対して、３２ｋＨｚの出力ワードクロックＬＲＣＫｏの周期Ｔ２はＴ２≒３５２×ｔ、４８ｋＨｚの出力ワードクロックＬＲＣＫｏの周期Ｔ３はＴ３≒２３５×ｔとなる。
【００５４】
したがって、３２ｋＨｚの出力ワードクロックＬＲＣＫｏが入力されたときのＬＲＣＫ周期カウンタ４１の出力値は３５２となり、２５６減算部４２からは出力ワードクロックＬＲＣＫｏの１周期当たり９６が出力される。また、４８ｋＨｚの出力ワードクロックＬＲＣＫｏが入力されたときはＬＲＣＫ周期カウンタ４１の出力値は２３５となり、２５６減算部４２からは出力ワードクロックＬＲＣＫｏの１周期当たり−２１が出力される。
【００５５】
そして、この２５６減算部４２の出力の値（９６もしくは−２１）は出力ワードクロックＬＲＣＫｏの周期ごとに累積加算部４３に累積加算される。図５（ｂ）に、この累積加算の様子を示す。
【００５６】
図５（ｂ）に示すように、出力ワードクロックＬＲＣＫｏが３２ｋＨｚのときは、出力ワードクロックＬＲＣＫｏの３クロック目に累積加算値（２８６＝９６×３）がしきい値の＋２５６を超えるので、このとき位相差検出部４からは位相遅れ検出を示す信号が出力される。一方、出力ワードクロックＬＲＣＫｏが４８ｋＨｚのときは、出力ワードクロックＬＲＣＫｏの１３クロック目に累積加算値（−２７３＝−２１×１３）がしきい値の−２５６を超えるので、このとき位相差検出部４からは位相進み検出を示す信号が出力される。
【００５７】
図６は、本実施例におけるリングバッファ１からのデータの読み出し動作の例を示す波形図である。
【００５８】
図６（ａ）は、入力ワードクロックＬＲＣＫｉよりも出力ワードクロックＬＲＣＫｏの周波数が高い場合の動作の例を示す。
【００５９】
出力ワードクロックＬＲＣＫｏの位相の進みが入力ワードクロックＬＲＣＫｉの１周期以上になったときに、位相差検出部４から位相進み検出を示す信号が出力される。これを受けて補正調整部５１で調整信号カウント値を算出し、その値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出しを停止するように調整する調整信号が出力される。
【００６０】
この調整信号を受けて、読み出し制御部３はリードポインタＲＰの値を保持し、リード信号を発生させない。これによりリングバッファ１に残存するデータ量は一定量が保持される。
【００６１】
図６（ｂ）は、入力ワードクロックＬＲＣＫｉよりも出力ワードクロックＬＲＣＫｏの周波数が低い場合の動作の例を示す。
【００６２】
入力ワードクロックＬＲＣＫｉの位相の遅れが出力ワードクロックＬＲＣＫｏの１周期以上になったときに、位相差検出部４から位相遅れ検出を示す信号が出力される。これを受けて補正調整部５１で調整信号カウント値を算出し、その値が予め定めたしきい値を超えると、リングバッファ１からのデータの読み出し量を増やすように調整する調整信号が出力される。
【００６３】
この調整信号を受けて、リードポインタ制御部３はリードポインタの値を１つ進め、リード信号を発生させる。これによりリングバッファ１から２つのデータが読み出され、リングバッファ１に残存するデータ量は一定量が保持される。
【００６４】
このような本実施例のサンプルレート変換装置によれば、入力のサンプリング周波数が固定で、出力のサンプリング周波数が可変であるときに、周波数の高い入力マスタクロックを用いることによりリングバッファのリードポインタの制御を精度よく行うことができる。
【実施例３】
【００６５】
図７は、本発明の第３の実施例に係るサンプルレート変換装置の構成を示すブロック図である。
【００６６】
本実施例のサンプルレート変換装置１２０も、第１の実施例のサンプルレート変換装置１００と同じく、出力のサンプリング周波数が固定で、入力のサンプリング周波数が可変であるときに用いられるサンプルレート変換装置であり、第１の実施例のサンプルレート変換装置１００と同様の構成を有する。そこで、図７において、第１の実施例のサンプルレート変換装置１００と同じ機能を有するブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００６７】
本実施例のサンプルレート変換装置１２０が第１の実施例のサンプルレート変換装置１００と異なる点は、位相差検出部４００がＬＲＣＫ周期カウンタ４１と２５６減算部４２のみで構成され、２５６減算部４２の出力が位相遅れ／進みカウント値として補正調整部５２へ入力される点である。
【００６８】
位相差検出部４００から出力される位相遅れ／進みカウント値は、出力ワードクロックＬＲＣＫｏに対する入力ワードクロックＬＲＣＫｉの１周期あたりの位相の遅れまたは進みの量を示す。
【００６９】
補正調整部５２は、この位相遅れ／進みカウント値およびライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号を生成する。
【００７０】
図８は、出力ワードクロックＬＲＣＫｏが４４．１ｋＨｚのときに、３２ｋＨｚもしくは４８ｋＨｚの入力ワードクロックＬＲＣＫｉが入力されたときの本実施例における位相遅れ／進みカウント値の出力動作の例を示す波形図である。
【００７１】
ＬＲＣＫ周期カウンタ４１は、入力ワードクロックＬＲＣＫｉの周期を出力マスタクロックの周期を単位としてカウントする。そして、２５６減算部４２は、入力ワードクロックＬＲＣＫｉの１周期ごとにＬＲＣＫ周期カウンタ４１から２５６を引いた値を出力する。
【００７２】
位相遅れ／進みカウント値を出力するときは、一旦リセットをかけて２５６減算部４２の値を０にした後、次の入力ワードクロックＬＲＣＫｉの周期における２５６減算部４２の値を出力する。
【００７３】
これにより、入力ワードクロックＬＲＣＫｉが３２ｋＨｚのときは位相遅れカウント値９６が出力され、入力ワードクロックＬＲＣＫｉが４８ｋＨｚのときは位相進みカウント値−２１が出力される。
【００７４】
このように、出力ワードクロックＬＲＣＫｏに対する入力ワードクロックＬＲＣＫｉの１周期あたりの位相の遅れまたは進みの量に応じた位相遅れ／進みカウント値が位相差検出部４００から出力されるので、補正調整部５２は、この位相遅れ／進みカウント値を用いて調整信号の生成タイミングを算出することができる。
【００７５】
このような本実施例のサンプルレート変換装置によれば、位相差検出部の構成をより簡単にすることができる。
【実施例４】
【００７６】
図９は、本発明の第４の実施例に係るサンプルレート変換装置の構成を示すブロック図である。
【００７７】
本実施例のサンプルレート変換装置１３０も、第２の実施例のサンプルレート変換装置１１０と同じく、入力のサンプリング周波数が固定で、出力のサンプリング周波数が可変であるときに用いられるサンプルレート変換装置であり、第２の実施例のサンプルレート変換装置１１０と同様の構成を有する。そこで、図９において、第２の実施例のサンプルレート変換装置１１０と同じ機能を有するブロックには図４と同じ符号を付し、ここではその詳細な説明を省略する。また、位相差検出部４００は第３の実施例のサンプルレート変換装置１２０における位相差検出部４００と同じ構成であるので、これについての詳細な説明も省略する。
【００７８】
本実施例における位相差検出部４００から出力される位相遅れ／進みカウント値は、入力ワードクロックＬＲＣＫｉに対する出力ワードクロックＬＲＣＫｏの１周期あたりの位相の遅れまたは進みの量を示す。
【００７９】
補正調整部５３は、この位相遅れ／進みカウント値およびライトポインタＷＰとリードポインタＲＰの差分値に基づいて調整信号を生成する。
【００８０】
図１０は、入力ワードクロックＬＲＣＫｉが４４．１ｋＨｚのときに、３２ｋＨｚもしくは４８ｋＨｚの出力ワードクロックＬＲＣＫｏが入力されたときの本実施例における位相遅れ／進みカウント値の出力動作の例を示す波形図である。
【００８１】
ＬＲＣＫ周期カウンタ４１は、出力ワードクロックＬＲＣＫｏの周期を入力マスタクロックの周期を単位としてカウントする。そして、２５６減算部４２は、出力ワードクロックＬＲＣＫｏの１周期ごとにＬＲＣＫ周期カウンタ４１から２５６を引いた値を出力する。
【００８２】
位相遅れ／進みカウント値を出力するときは、一旦リセットをかけて２５６減算部４２の値を０にした後、次の出力ワードクロックＬＲＣＫｏの周期における２５６減算部４２の値を出力する。
【００８３】
これにより、出力ワードクロックＬＲＣＫｏが３２ｋＨｚのときは位相遅れカウント値９６が出力され、出力ワードクロックＬＲＣＫｏが４８ｋＨｚのときは位相進みカウント値−２１が出力される。
【００８４】
このように、入力ワードクロックＬＲＣＫｉに対する出力ワードクロックＬＲＣＫｏの１周期あたりの位相の遅れまたは進みの量に応じた位相遅れ／進みカウント値が位相差検出部４００から出力されるので、補正調整部５３は、この位相遅れ／進みカウント値を用いて調整信号の生成タイミングを算出することができる。
【００８５】
このような本実施例のサンプルレート変換装置によれば、入力のサンプリング周波数が固定で、出力のサンプリング周波数が可変であるときにおいても、位相差検出部の構成をより簡単にすることができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第1の実施例に係るサンプルレート変換装置の構成の例を示すブロック図。
【図２】本発明の第1の実施例に係るサンプルレート変換装置の動作説明図。
【図３】本発明の第1の実施例に係るサンプルレート変換装置の動作説明図。
【図４】本発明の第２の実施例に係るサンプルレート変換装置の構成の例を示すブロック図。
【図５】本発明の第２の実施例に係るサンプルレート変換装置の動作説明図。
【図６】本発明の第２の実施例に係るサンプルレート変換装置の動作説明図。
【図７】本発明の第３の実施例に係るサンプルレート変換装置の構成の例を示すブロック図。
【図８】本発明の第３の実施例に係るサンプルレート変換装置の動作説明図。
【図９】本発明の第４の実施例に係るサンプルレート変換装置の構成の例を示すブロック図。
【図１０】本発明の第４の実施例に係るサンプルレート変換装置の動作説明図。
【符号の説明】
【００８７】
１  リングバッファ
２  書き込み制御部
３  読み出し制御部
４、４００  位相差検出部
５、５１、５２、５３  補正調整部
４０  ＬＲＣＫカウンタ
４１  ＬＲＣＫ周期カウンタ
４２  ２５６減算部
４３  累積加算部
４４  比較部
１００、１１０、１２０、１３０  サンプルレート変換装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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