(57)【要約】【課題】消去処理と書き込み処理との高速性を改善・促進するようフラッシュメモリを動作させる方法であって、同時に、十分な耐久性とデータ保持能力と確保する方法を提供する。【解決手段】誤り訂正符号が適用され、この誤り訂正符号の判定条件に適ったシングルビットエラーの最大数を超過しない場合、消去処理は完遂されたものと見なされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
フラッシュメモリデバイスを動作させる方法であって、
誤り訂正符号を適用する工程と、
メモリセルアレイをメモリセルのグループに分割する工程と、
上記各グループを同時に消去する工程と、
消去処理におけるシングルビットエラーの数を、消去されるグループ毎に検出および記録する工程と、
上記シングルビットエラーの数が上記誤り訂正符号の判定条件を満たしている場合、上記消去処理を完遂されたものと見なす工程と、
上記シングルビットエラーの数が上記誤り訂正符号の判定条件を満たしていない場合、さらなる消去処理を行う工程と、
を含む方法。
【請求項２】
上記シングルビットエラーの数を合計し、上記シングルビットエラーの総数を得る工程をさらに含み、
上記誤り訂正符号の上記判定基準は、エラーの許容可能な最大総数である、
請求項１に記載の方法。
【請求項３】
上記誤り訂正符号を、読み出し処理および書き込み処理における情報のビットの訂正を行うために用いる工程をさらに含む、
請求項１に記載の方法。
【請求項４】
各消去されるグループにおいて検証されたシングルビットエラーの数が、高々特定の数である場合、あるいは、高々上記誤り訂正符号により特定される可変数である場合、消去処理は完遂されたものと見なす工程をさらに含む、
請求項１から３のうち何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリデバイスの消去処理に関すものであって、該フラッシュメモリにおける、ブロック、ページ、あるいは、その他ビットの集合を同時に消去する処理に関するものである。
【背景技術】
【０００２】
電気的にプログラム可能であり、かつ、消去可能な不揮発性メモリデバイスは、フラッシュメモリとして実現されている。フラッシュメモリでは、プログラムは各メモリセルに対して個別に行われるが、消去はブロック毎あるいはページ毎に行われる。あるタイプのフラッシュメモリは、誘電体材料の記録層配列を有するチャージ・トラッピング・メモリセルを備えている。このチャージ・トラッピング・メモリセルでは、記録層は、記録層の材料を上回るエネルギーバンドギャップを有する誘電体材料の閉じ込め層間に配置されている。上記記録層配列は、半導体基板の表面において、半導体材料のチャネル領域とゲート電極との間に配置されている。このゲート電極は、印加された電圧を用いてチャネルを制御するために備えられている。電荷トラッピングメモリセルの例としては、ＳＯＮＯＳメモリセルが挙げられる。ＳＯＮＯＳメモリセルでは、各閉じ込め層は酸化された半導体材料、記録層は窒化された半導体材料、通常はシリコンから成っている（特許文献１〜３）。
【特許文献１】米国特許第５，７６８，１９２号
【特許文献２】米国特許第６，０１１，７２５号
【特許文献３】米国特許第６，０４６，９３９号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フラッシュメモリデバイスでは、ブロック、あるいは、ページが同時に消去される。つまり、ビットは個別に１つづつ消去されるのではなく、消去が行われるときには、ある決まった数のメモリセルが同時に扱われる。上記消去処理では、上記全てのメモリセルが徹底的かつ完全に消去されることが保障されないため、一般的に、上記消去処理の後、検証工程が実行される。この検証工程では、全てのビットが消去されたことが検証されるまで、１つ１つのビットのビット誤り（シングルビットエラー）が検出され、必要であれば、消去処理が繰り返される。最終的に完全な消去が行われることを確実なものにするために、電圧を上げて、または動作パラメータに他の変更を加えて、上記消去処理を繰り返し行うことができる。しかしながら、これには、メモリセルの耐久性、および、データ保持能力の低下を引き起こす、過剰消去が起こり得るという不都合点がある。また、消去処理を繰り返すことによって消去時間を増大し、従って書き込み性能が低下する。
【０００４】
本発明の目的は、消去処理と書き込み処理との高速性を改善・促進するようフラッシュメモリを動作させる方法であって、同時に、十分な耐久性とデータ保持能力と確保する方法を提供することにある。
【０００５】
本発明はさらに、完全な消去を確実にする一方、メモリセルの過剰消去を回避することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るフラッシュメモリデバイスの動作方法は、消去処理においても誤り訂正符号を用いるものである。消去処理において発生するシングルビットエラーの数は、同時に消去されるメモリセルのグループ毎、例えば、デバイスのメモリセルアレイのブロック毎またはページ毎に検出、および、記録される。シングルビットエラーの数が誤り訂正符号の判定条件を満たしている場合、上記消去処理は完遂されたものと見なされる。そうでない場合、誤り訂正符号を適用することにより規定される条件に適う十分な消去に到るまで、さらに消去が実行される。例えば、上記判定条件は、各消去されるグループにおけるシングルビットエラー数の総和が、規定の、許容可能な最大エラー総数を超過しない、という条件であってもよい。他には、各消去されるグループで検証されたシングルビットエラーの数が、高々特定の数（たとえば５）である場合、あるいは、高々誤り訂正符号により特定される可変数である場合、消去処理は完遂されたものと見なされるようにすることも可能である。上記誤り訂正符号は、誤り訂正符号の標準的な使い方に従った、読み出し、および、書き込み処理において、情報のビットを訂正するために用いられることが好ましい。従って、用いられる誤り訂正符号回路は、部分的に、本発明に係る特殊な応用に供され、また部分的に、記憶される情報のビットを訂正するための一般的な方法に用いられてもよい。
【０００７】
本発明の、上記および上記以外の目的、特徴、および利点は、以下の図面の簡単な説明、詳細な説明および請求項、ならびに図面によって明らかとなるであろう。
【発明を実施するための最良の形態】
【０００８】
図面は、本発明による方法の関連工程を表すフローチャートを示している。
【０００９】
本発明に係る方法は、消去処理の検証において、シングルビットエラーを許容するものである。これは、誤り訂正符号を適用することによって可能となる。誤り訂正符号は、消去処理においても利用可能であり、各ブロックにつき、あるいは、各ページにつき、最大５ビットまで訂正できるものであることが好ましい。上記誤り訂正符号に基づき、完全消去の判定条件が満たされていない場合でも、消去処理は完遂されたものと見なされる。消去されるための時間がより多く掛かるビットを無視し得るので、消去時間を短縮することができる。セルの誤差によっては、この改善点は非常に重要である。さらに、消去時間を短縮することで、既に十分に消去されているメモリセルへの負荷が低減され、また、これらのセルを強制的に過剰消去状態に至らしめることが回避される。過剰消去を回避することによって、可能な書き込みサイクル数が大幅に増え、さらに書き込みサイクル後のデータ保持能力が改善される。また、誤り訂正符号は、完全に適用されてもよいし、一般的なプログラム処理のための十分な容量を残すため、部分的に適用されてもよい。誤り訂正符号は、消去処理においても、通常の書き込み・読み出し処理と基本的に同様に機能する。通常の書き込み・読み出し処理では、誤り訂正符号は、情報が記憶されている破損したビットを訂正または復元するために用いられる。
【００１０】
添付された図面のフローチャートは、本発明に係る方法の好適な実施例の工程を示している。消去処理はまず、第１の消去パルスの印加から始まる。次に、第１のブロックまたは第１のページの消去結果が検証され、以下順に、次くブロックまたは次くページの消去結果が検証される。シングルビットエラーの数は、ブロック毎またはページ毎に記録・記憶される。次に、最後の評価が行われる。ここでは、シングルビットエラーの総数が評価され、予め定められた誤り訂正符号の判定条件と比較される。この判定条件が満たされている場合、消去処理は完遂されたものと見なされる。逆の場合には、消去パルスの番号が１つ増やされ、プログラム工程の上記処理が繰り返し行われる。上記消去処理を、印加される電圧を上げて、または完全消去に有利な消去パラメータに別の調整を加えて、繰り返し行うことができる。これにより、十分な数のビットが正確かつ確実に消去され、結果として誤り訂正符合の上記判定条件が満たされる。この場合、上記消去処理は完遂されたものと見なされる。そして誤り訂正符号が適用され、消去されたメモリセルの実際の状態における消去状態からの任意の誤差が訂正される。
【００１１】
本発明およびその利点について説明したが、請求項によって定義されている本発明の精神と範囲から逸脱せずに、様々な変更、置き換え、および修正をここに加えることができることはいうまでもない。
【図面の簡単な説明】
【００１２】
【図１】本発明の方法の工程を表すフローチャートを示す図である。
【図２】フラッシュメモリデバイスの概略構成を示す図である。
【図１】
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【図２】
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