(57)【要約】【課題】高耐圧型半導体装置の構造の改良を図ることにより“ＯＦＦ”状態において高耐圧であり、かつ、“ＯＮ”状態において低抵抗な高耐圧型半導体装置を提供する。【解決手段】ドレイン領域１６の内部にｎ型の不純物拡散領域１５が形成され、さらに、ドレイン電極１２は、ｎ型の不純物拡散領域１５に接続されている。これにより、ドレイン領域１６に達したホール電流はｎ型の不純物拡散領域１５に注入される。その結果、このｎ型の不純物拡散領域１５からドレイン領域を通ってｎ-エピタキシャル層２へ電子電流が流れ出す。したがって、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態となるために、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。【選択図】図１３
2006210943.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型の半導体基板と、
前記半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の所定の位置に形成された第２導電型低濃度不純物領域と、
前記半導体層の表面の、前記第２導電型低濃度不純物領域の一方端側において、前記第２導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第２導電型のソース領域と、
前記チャネル領域の上方において、前記半導体層の表面と絶縁膜を介し、かつ、前記第２導電型低濃度不純物領域の上面の一部に延在するように形成されたゲート電極と、
前記ソース領域の前記チャネル領域とは反対側の領域において、前記ソース領域と接するように前記半導体層の表面に形成された第１導電型不純物領域と、
前記ソース領域と前記第１導電型不純物領域とに接続され、前記半導体層と前記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、
前記半導体層の表面の、前記第２導電型低濃度不純物領域の他方端側において、前記第２導電型低濃度不純物領域と接するように形成された第２導電型のドレイン領域と、
前記ドレイン領域内に形成された第１導電型の不純物拡散領域と、
前記不純物拡散領域と電気的に接続され、前記半導体層と前記ドレイン領域と前記第２導電型低濃度不純物領域とに対し、絶縁膜を介して形成されたドレイン電極と、
前記ゲート電極、前記ソース領域、および、前記第１導電型不純物領域の下方領域において、前記半導体基板と前記半導体層との界面に形成された、第１導電型高濃度不純物埋込層と、
を備えた高耐圧型半導体装置。
【請求項２】
前記第２導電型低濃度不純物領域は、前記半導体層の表面に形成されるフィールド絶縁膜の下面の領域に接するように形成された、
請求項１に記載の高耐圧型半導体装置。
【請求項３】
第２導電型の半導体基板と、
前記半導体基板の上に形成された第１導電型の半導体層と、
前記半導体層の所定の位置に形成された第２導電型低濃度不純物領域と、
前記半導体層の表面の前記第２導電型低濃度不純物領域の一方端側において、前記第２導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第２導電型のソース領域と、
前記チャネル領域の上方において、前記半導体層の表面と絶縁膜を介し、かつ、前記フィールド絶縁膜の上面の一部に延在するように形成されたゲート電極と、
前記ソース領域の前記チャネル領域とは反対側の領域において、前記ソース領域と接するように、前記半導体層の表面に形成された第１導電型不純物領域と、
前記ソース領域と前記第１導電型不純物領域とに接続され、前記半導体層と前記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、
前記半導体層の表面の前記第２導電型低濃度不純物領域の他方端側において、前記第２導電型低濃度不純物領域と接するように形成された第２導電型のドレイン領域と、
前記ドレイン領域内に形成された第１導電型の不純物拡散領域と、
前記ドレイン領域と前記不純物拡散領域とに電気的に接続され、前記半導体層と前記第２導電型低濃度不純物領域とに対し、絶縁膜を介して形成されたドレイン電極と、
前記ゲート電極、前記ソース領域、および、前記第１導電型不純物領域の下方領域において、前記半導体基板と前記半導体層との界面に形成された、第１導電型高濃度不純物埋込層と、
を備えた高耐圧型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は高耐圧型半導体装置に関し、特に、その構造の改良による高性能化を可能とする高耐圧型半導体装置に関するものである。
【背景技術】
【０００２】
近年、高耐圧型の半導体装置は、電力用のスイッチングデバイスなどとして、スイッチング速度が速い，安全動作領域が広い，並列動作が容易であるなどの特徴からバイポーラトランジスタやサイリスタとともに注目を集めている。
【０００３】
たとえば、この高耐圧型半導体装置について「ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ，Ｖｏｌ．Ｅｂ−３３，Ｎｏ．１２，ＤＥＣＥＭＢＥＲ  １９８６  ｐ．２００８〜ｐ．２０１５」に開示されている。
【０００４】
以下、従来の高耐圧型半導体装置の構造および動作について、図４５を参照して説明する。まず、ｐ-半導体基板１の上に，ｎ-エピタキシャル層２が形成されている。このｎ-エピタキシャル層２の表面の所定の領域には、ｐ-型不純物領域５が形成されている。このｐ-型不純物領域５の一方端側には、所定の距離を隔ててチャネル領域２０を形成するようにｐ型のソース領域３が設けられている。また、ソース領域３のチャネル領域２０とは反対側の領域に、ソース領域３と接するようにｎ型不純物領域４が形成されている。
【０００５】
チャネル領域２０の上方には、ゲート酸化膜２１を介してゲート電極９が設けられている。また、ソース領域３とｎ型不純物領域４とには、ｎ-エピタキシャル層２とゲート電極９とに対し、酸化膜１０を介して、ソース電極１１が設けられている。一方、ｐ-型不純物領域５の他方端側には、ｐ-型不純物領域５に接するようにｐ型のドレイン領域６が形成されている。このｐ型のドレイン領域６には、ｎ-エピタキシャル層２に対し、酸化膜１０を介してドレイン電極１２が設けられている。
【０００６】
このドレイン領域６のｐ-型不純物領域５とは、反対側の領域には、ｎ-エピタキシャル層２の表面からｐ-半導体基板１の表面にかけてｐ型分離領域７が形成されている。また、ゲート電極９とソース領域３とｎ型不純物領域４との下方のｐ-半導体基板１とｎ-エピタキシャル層２との界面には、ｎ+型埋込層８が形成されている。さらに、ｐ-半導体基板１の裏面側には、基板電極１３が設けられている。
【０００７】
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図４６ないし図４８を参照して説明する。まず、図４１を参照して、ドレイン電極１２と基板電極１３とを０Ｖとする。ゲート電極９とソース電極１１とを短絡し、これに＋Ｖの電圧を加える。
【０００８】
このとき、半導体基板内に発生する空乏層は、ｎ-エピタキシャル層２とｐ-半導体基板１の接合Ｂと、ｎ-エピタキシャル層２とｐ型分離領域７との接合Ａと、ｎ-エピタキシャル層２とｐ-型不純物領域５との接合Ｃとから延びている。接合Ａから延びる空乏層ａは、接合Ｂから延びる空乏層ｂの影響で延びやすくなる。そのため、接合Ａの電界は比較的小さな値に保たれる。この効果は、一般にＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）効果と言われている。
【０００９】
一方、接合Ｃから延びる空乏層ｃは、ｐ-型不純物領域５の不純物濃度が低いため、ｎ-エピタキシャル層２側に延びると同時にｐ-型不純物領域５も空乏層化する。ｐ-型不純物領域５の一部上方にオーバーラップして形成されたソース電極１１とゲート電極９とは、２段フィールドプレートを形成している。その結果、ｐ-型不純物領域５の空乏層化を促進し、接合Ｃのゲート電極９の近傍の電界集中を緩和している。
【００１０】
その後、図４８を参照して、さらに＋Ｖの電圧を大きくしていくと、最終的には、ｎ+埋込層８とｐ-半導体基板１の間の接合により耐圧が決定されることになる。このとき、ｎ-エピタキシャル層２とｐ-型不純物領域５とは、図４７に示すように、ほとんど空乏層化されている。この状態において、半導体装置を“ＯＦＦ”状態に保つことができる。
【００１１】
次に、図４８を参照して、ゲート電極９の電位をソース電極１１に対して低下させた場合を考える。この場合、ゲート電極９直下のチャネル領域２０が反転し、ホール電流が図中矢印で示す方向に、ソース領域３からｐ-型不純物領域５を通ってドレイン領域６へ流れる。これにより、半導体装置を“ＯＮ”状態に保つことができる。このように、半導体装置の“ＯＮ”状態における抵抗の大半は、ｐ-型不純物領域５の不純物拡散抵抗であるため、半導体装置を低抵抗で“ＯＮ”状態にするためには、ｐ-型不純物領域５が低抵抗であることが望ましい。しかし、高耐圧を保つためには、ｐ-型不純物領域５が“ＯＦＦ”状態で空乏層化する必要があり、そのためには、ｐ-型不純物領域５は比較的高濃度であることが望ましい。
【００１２】
そこで、これらの相反する要求を満たすための構造が、たとえば、「Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ５ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｒｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣＳ，ＥＳＰＳＤ’９３．ｐ．２２４〜ｐ．２２９」に開示されている。
【００１３】
以下、この半導体装置の構造について、図４９を参照して説明する。この半導体装置の構造を、図４５に示す半導体装置と比較した場合、ｐ-型不純物領域５の上面に、フィールド酸化膜１４が設けられており、その他の構成は同一である。
【００１４】
次に、上記構成よりなる半導体装置の動作原理について、図５０ないし図５２を参照して説明する。まず、図５０を参照して、ドレイン電極１２と基板電極１３とを０Ｖとする。ゲート電極９とソース電極１１とを短絡し、これに＋Ｖ電圧を加える。このとき、半導体装置内に発生する空乏層は、ｎ-エピタキシャル層２とｐ-型半導体基板１との接合Ｂと、ｎ-エピタキシャル層２とｐ型分離領域７との接合Ａと、ｎ-エピタキシャル層２とｐ-型不純物領域５との接合Ｃとから延びている。接合Ａから延びる空乏層ａは、上述したＲＥＳＵＲＦ効果により、接合Ｂから延びる空乏層ｂの影響で、延びやすくなり、接合Ａの電界は比較的小さな値に保たれる。
【００１５】
一方、接合Ｃから延びる空乏層ｃは、ｐ-型不純物領域５が低濃度であるため、ｎ-エピタキシャル層２側に延びると同時にｐ-型不純物領域５も空乏層化する。さらに、ｐ-型不純物領域５は、フィールド酸化膜１４の酸化と同時に形成されているため、ｐ-型不純物領域５の表面濃度は偏積の影響で低下している。したがって、ｐ-型不純物領域５の抵抗値が従来と同様であっても、より空乏層化しやすくなる。また、フィールド酸化膜１４の上にオーバーラップして形成されたゲート電極９は、フィールドプレートを形成している。このゲート電極９は、ｐ-型不純物領域５との距離が滑らかに増加している。したがって、ｐ-型不純物領域５の空乏層化を促進し、接合Ｃのゲート電極９近傍の電界集中を効果的に緩和することができる。
【００１６】
次に、さらに＋Ｖ電圧を大きくしていくと、図５１を参照して、最終的には、ｎ+埋込層８とｐ-半導体基板１の間の接合より耐圧が決定されることになる。このとき、ｎ-エピタキシャル層２とｐ-型不純物領域５はほとんど空乏層化される。この状態において、半導体装置を“ＯＦＦ”状態に保つことができる。
【００１７】
次に、図５２を参照して、ゲート電極９の電位をソース電極１１に対して低下させると、ゲート電極直下のチャネル領域２０が反転し、ホール電流が図中矢印に示すように、ソース領域３からｐ-型不純物領域５を通ってドレイン領域６へ流れる。これにより、半導体装置を“ＯＮ”状態に保つことができる。
【００１８】
次に、上記構造よりなる半導体装置の製造方法について、図５３〜図６１を参照して説明する。まず、図５３を参照して、ｐ-型半導体基板１の所定の領域にアンチモンを注入し、アニールを行なうことによりｎ+埋込層８を形成する。その後、ｐ-半導体基板１の表面に、エピタキシャル成長法を用いてｎ-エピタキシャル層２を形成する。
【００１９】
次に、図５４を参照して、ｎ-エピタキシャル層２の表面に酸化膜２１を形成して、所定の領域にのみ膜厚が薄くなるようにパターニングを行なう。その後、この酸化膜２１をマスクとして、ｐ-半導体基板１にボロンを注入しアニールを行なうことにより、ｐ型分離領域７を形成する。次に、図５５を参照して、酸化膜２１を除去した後、ｎ-エピタキシャル層２の上に再び酸化膜２２を形成し、この酸化膜２２の上に窒化膜２３を形成する。その後、窒化膜２３の上に所定形状のパターンを有するレジスト膜２４を形成して、このレジスト膜２４をマスクとして、窒化膜２３のパターニングを行なう。
【００２０】
次に、レジスト膜２４と窒化膜２３とをマスクとして、ｎ-エピタキシャル層２にボロンを注入する。次に、図５６を参照して、レジスト膜２４を除去した後、窒化膜２３をマスクとして、選択酸化を行ないフィールド酸化膜１４を形成する。このとき、同時にフィールド酸化膜１４の下面の領域にｐ-型不純物領域５が形成される。その後窒化膜２３と酸化膜２２とを除去する。
【００２１】
次に、図５７を参照して、ｎ-エピタキシャル層２の表面に酸化膜９およびポリシリコン層９を形成する。その後、このポリシリコン層９の上に所定形状のレジスト膜２５を形成して、このレジスト膜２５をマスクとしてポリシリコン膜９のパターニングを行ないゲート電極９を形成する。
【００２２】
次に、図５８を参照して、ｎ-エピタキシャル層２の上に所定のパターンを有するレジスト膜２６を形成する。その後、このレジスト膜２６をマスクとして、ｎ-エピタキシャル層２の所定領域にボロンを注入する。次に、図５９を参照して、レジスト膜２６を除去した後、アニールよりソース領域３とドレイン領域４とを形成し、さらに、ゲート電極９を覆うように酸化膜２６を形成する。次に、図６０を参照して、酸化膜２６のソース領域３に隣接する領域のパターニングを行ない、リンを注入した後アニールをおこない、ｎ型不純物領域４を形成する。
【００２３】
次に、図６１を参照して、ｎ-エピタキシャル層２の表面全面にパッシベーション膜１０を堆積する。その後、このパッシベーション膜１０にソース領域３とドレイン領域６とに続くコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エッチングによりパターニングを行なうことによって、ソース電極１１とドレイン電極１２とを形成する。その後、ｐ-半導体基板１の裏面側に金属蒸着を行ない、基板電極１３を形成する。以上により、図５０に示す高耐圧型半導体装置が完成する。
【００２４】
しかしながら、上記構造よりなる高耐圧型半導体装置およびその製造方法においては、以下に示す問題点がある。まず、図６２を参照して、チャネル領域２０の平面パターンのコーナー部分では、直線部分に比べて空乏層の延び方が異なる。ここで、図６３を参照して、コーナー部分の空乏層ａ，ｂ，ｃの伸び方について説明する。図６３は、図６２中Ｘ−Ｘ線矢視断面図である。
【００２５】
空乏層ａ，ｂ，ｃは、コーナー部分の形状の効果により、ソース領域３に向かって延びやすく、一方、空乏層ｃのｐ-不純物領域５の空乏層は延びにくくなっている。したがって、コーナー部分では、ソース領域３にまで空乏層が延び、ソース領域３とｐ-不純物領域５との間でパンチスルー現象が発生しやすいという問題点があった。また、上記従来の構造によれば、ｐ-不純物領域５の空乏層化を促進する効果があるものの、半導体装置の“ＯＮ”状態における抵抗は変化がないため、消費電力が大きいという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
この発明は上記問題点を解決するためになされたもので、高耐圧型半導体装置の構造の改良を図ることにより、“ＯＦＦ”状態において高耐圧が可能であり、かつ“ＯＮ”状態において低抵抗動作が可能な高耐圧型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
次に、この発明に基づいた高耐圧型半導体装置においては、第２導電型の半導体基板と、上記半導体基板の上に形成された第１導電型の半導体層と、この半導体層の所定の位置に形成された第２導電型低濃度不純物領域と、上記半導体層の表面の、上記第２導電型低濃度不純物領域の一方端側において、上記第２導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第２導電型のソース領域と、上記チャネル領域の上方において、上記半導体層の表面と絶縁膜を介し、かつ、上記第２導電型低濃度不純物領域の上面の一部に延在するように形成されたゲート電極と、上記ソース領域の上記チャネル領域とは反対側の領域において、上記ソース領域と接するように、上記半導体層の表面に形成された第１導電型不純物領域と、上記ソース領域と上記第１導電型不純物領域とに接続され、上記半導体層と上記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、上記半導体層の表面の、上記第２導電型低濃度不純物領域の他方端側において、上記第２導電型低濃度不純物領域と接するように形成された第２導電型のドレイン領域と、上記ドレイン領域内に形成された第１導電型不純物拡散領域と、上記不純物拡散領域と電気的に接続され、上記半導体層と上記ドレイン領域と上記第２導電型低濃度不純物領域とに対し絶縁膜を介して形成されたドレイン電極と、上記ゲート電極、上記ソース領域、および、上記第１導電型不純物領域の下方領域において、上記半導体基板と上記半導体層との界面に形成された、第１導電型高濃度不純物埋込層とを備えている。
【００２８】
さらに好ましくは、上記第２導電型低濃度不純物領域は、上記半導体層の表面に形成されたフィールド絶縁膜の下面の領域に接するように形成されている。
【００２９】
次に、この発明に基づいた高耐圧型半導体装置の他の局面においては、第２導電型の半導体基板と、上記半導体基板の上に形成された第１導電型の半導体層と、この半導体層の所定の位置に形成された第２導電型低濃度不純物領域と、上記半導体層の表面の前記第２導電型低濃度不純物領域の一方端側において、上記第２導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第２導電型のソース領域と、上記チャネル領域の上方において、上記半導体層の表面と絶縁膜を介し、かつ、上記第２導電型低濃度不純物領域の上面の一部に延在するように形成されたゲート電極と、上記ソース領域の上記チャネル領域とは反対側の領域において、上記ソース領域と接するように、上記半導体層の表面に形成された第１導電型不純物領域と、上記ソース領域と上記第１導電型不純物領域とに接続され、上記半導体層と上記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、上記半導体層の表面の上記第２導電型低濃度不純物領域の他方端側において、上記第２導電型低濃度不純物領域と接するように形成された第２導電型のドレイン領域と、上記ドレイン領域内に形成された第１導電型不純物拡散領域と、上記ドレイン領域と上記不純物拡散領域とに電気的に接続され、上記半導体層と上記第２導電型低濃度不純物領域とに対し絶縁膜を介して形成されたドレイン電極と、上記ゲート電極、上記ソース領域、および、上記第１導電型不純物領域の下方領域において、上記半導体基板と上記半導体層との界面に形成された、第１導電型高濃度不純物埋込層とを備えている。
【００３０】
また、好ましくは、上記第第２導電型低濃度不純物領域は、上記半導体層の表面に形成されたフィールド絶縁膜の下面の領域に接するように形成されている。
【発明の効果】
【００３１】
この発明に基づいた高耐圧型半導体装置の１つの局面によれば、チャネル領域の幅がゲート電極の平面パターン形状において直線部分のチャネル領域の幅よりもコーナー部分のチャネル領域の幅のほうが広く設けられている。これにより、コーナー部分でのソース領域への空乏層の延びを未然に防止する。その結果、ソース領域とｐ-不純物領域との間のパンチスルー現象を防止することができ、信頼性の高い高性能の高耐圧型半導体装置およびその製造方法を提供することが可能となる。
【００３２】
好ましくは第１導電型不純物領域がソース領域を覆うように形成されている。これにより、第１導電型半導体層の空乏層化を促進することができる。したがって、“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導体装置が可能となり、信頼性の高い高耐圧型半導体装置およびその製造方法を提供することが可能となる。
【００３３】
次に、この発明に基づいた高耐圧型半導体装置の他の局面によれば、ドレイン領域の内部に第１導電型の不純物拡散領域が形成されている。さらに、ドレイン電極は、この第１導電型の不純物拡散領域に接続されている。
【００３４】
これにより、ドレイン領域に達したホール電流は第１導電型不純物拡散領域に注入される。その結果、この第１導電型の不純物拡散領域からドレイン領域を通ってｎ-エピタキシャル層へ電子電流が流れ出す。したがって、ソース電極とドレイン電極との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態となるために、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。よって、信頼性の高い高性能の高耐圧型半導体装置およびその製造方法を提供することが可能となる。
【００３５】
次に、この発明に基づいた高耐圧型半導体装置のさらに他の局面によれば、ドレイン領域の内部と第１導電型の不純物拡散領域が形成され、さらにドレイン電極はドレイン領域と第１導電型の不純物拡散領域とに接続されている。
【００３６】
これにより、ホール電流は、ドレイン領域に流れ込む。ここで、ドレイン領域に流れ込んだホール電流は、第１導電型の不純物拡散領域下のピンチ抵抗部分を通ってドレイン電流に流れ込む。したがって、ホール電流が所定以上増加すると、ピンチ抵抗に発生する電圧降下によって、ドレイン領域と第１導電型の不純物拡散領域との間に順バイアスが加わる。その結果、第１導電型の不純物拡散領域からドレイン領域を通ってｎ-エピタキシャル層へ電子電流が流れ出す。
【００３７】
このように、ドレイン電極とソース電力との間でホール電流と電子電流が同時に流れる形で“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を大幅に削減することができる。以上により、信頼性の高い高性能の高耐圧型半導体装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施の形態）
以下、この発明に基づいた第１の実施の形態について説明する。まず、図１を参照して、ｐ-半導体基板１の上にｎ-エピタキシャル層２が形成されている。ｎ-エピタキシャル層２の表面の所定の領域には、ｐ-型不純物領域５が形成されている。このｐ-型不純物領域５の一方端側には、所定の距離を隔ててチャネル領域２０を形成するようにｐ型のソース領域３が設けられている。また、ソース領域３のチャネル領域２０とは反対側の領域には、ソース領域３と接するようにｎ型不純物領域４が形成されている。
【００３９】
チャネル領域２０の上方には、ゲート酸化膜２１を介してゲート電極９が設けられている。また、ソース領域３とｎ型不純物領域４とには、ｎ-エピタキシャル層２とゲート電極２１に対し、酸化膜１０を介してソース電極１１が設けられている。一方、ｐ-型不純物領域５の他方端側には、ｐ-型不純物領域５に接するようにｐ型のドレイン領域６が形成されている。このｐ型のドレイン領域６には、ｎ-エピタキシャル層２に対し、酸化膜１０を介してドレイン電極１２が設けられている。
【００４０】
このドレイン領域６のｐ-型不純物領域５には、反対側の領域に、ｎ-エピタキシャル層２の表面からｐ-半導体基板１の表面にかけて、ｐ型分離領域７が形成されている。また、ゲート電極９と、ソース領域３とｎ型不純物領域４との下方のｐ-半導体基板１とｎ-エピタキシャル層２との界面には、ｎ+型埋込層８が形成されている。さらに、ｐ-半導体基板１の裏面側には、基板電極１３が設けられている。
【００４１】
次に、図２を参照して、上記断面構造よりなる高耐圧型半導体装置のチャネルの幅について説明する。この実施の形態によれば、チャネル領域２０の幅Ｗが、直線部分の幅Ｗ1とコーナー部分の幅Ｗ2とでは、Ｗ1＜Ｗ2となるように形成されている。図２中Ｘ−Ｘ線矢視断面を図３に示す。図３を参照して、上述のようにチャネル領域２０の幅をＷ1＜Ｗ2とすることにより、ソース領域３までの距離が大きくなり、空乏層がソース領域３に達することによるパンチスルー現象を防止することが可能となる。
【００４２】
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図４〜図１２を参照して説明する。まず、図４を参照して、基板抵抗が３０〜１００Ωｃｍのｐ-半導体基板１の所定の領域にアンチモンを注入し、アニールを行なうことにより、ｎ+埋込層８を形成する。その後、ｐ-半導体基板１の表面に、エピタキシャル成長法を用いて、基板抵抗２〜５Ωｃｍ、厚さ５〜２０μｍのｎ-エピタキシャル層２を形成する。
【００４３】
次に、図５を参照して、ｎ-エピタキシャル層２の表面に酸化膜２１を形成し、所定の領域のみ膜厚が薄くなるようにパターニングを行なう。その後、この酸化膜２１をマスクとして、ｐ-半導体基板１にボロンを注入エネルギ約６０ｋＶ，注入量１×１０12〜１×１０13ｃｍ-2の条件で注入し、アニールを行なうことによりｐ型分離領域７を形成する。
【００４４】
次に、図６を参照して、酸化膜２１を除去した後、ｎ-エピタキシャル層２の上に再び酸化膜２２を形成し、この酸化膜２２の上に窒化膜２３を形成する。その後、窒化膜２３の上に所定形状のパターンを有するレジスト膜２４を形成して、このレジスト膜２４をマスクに窒化膜２３のパターニングを行なう。次に、レジスト膜２４と窒化膜２３とをマスクとして、ｎ-エピタキシャル層２２にボロンを注入エネルギ約５０ｋＶ，注入量５×１０13〜１×１０14ｃｍ-2の条件で注入する。
【００４５】
次に、図７を参照して、レジスト膜２４を除去した後、窒化膜２３をマスクとして、選択酸化を行ないフィールド酸化膜１４を形成する。このとき、同時にフィールド酸化膜１４の下面の領域に、ｐ-型不純物領域５が形成される。その後、窒化膜２３と酸化膜２２とを除去する。
【００４６】
次に、図８を参照して、ｎ-エピタキシャル層２の表面に酸化膜９およびポリシリコン層９を形成する。その後、このポリシリコン層９の上に所定形状のレジスト膜２５を形成して、このレジスト膜２５をマスクとしてポリシリコン層９のパターニングを行ない、ゲート電極９を形成する。このとき、ゲート電極９のパターニングにおいては、その表面形状のコーナー部分において、内側の曲率半径の中心と外側の曲率半径の中心をずらすことにより、後に形成されるコーナー部分のチャネル領域の長さが異なるようにゲート電極９のパターニングを行なう。
【００４７】
次に、図９を参照して、ｎ-エピタキシャル層２の上に所定のパターンを有するレジスト膜２６を形成する。その後、このレジスト膜２６をマスクとして、ｎ-エピタキシャル層２の所定の領域に、ボロンを注入エネルギ約５０ｋＶ，注入量５×１０13〜１×１０14ｃｍ-2の条件で注入する。
【００４８】
次に、図１０を参照して、レジスト膜２６を除去した後、アニールにより、ソース領域３とドレイン領域６とを形成し、さらにゲート電極９を覆うように酸化膜１０を形成する。次に、図１１を参照して、酸化膜のソース領域３に隣接する領域のパターニングを行ない、リンを注入した後、アニールを行ない、ｎ型不純物領域４を形成する。
【００４９】
次に、図１２を参照して、ｎ-エピタキシャル層２の表面全面にパッシベーション膜１０を堆積する。その後、このパッシベーション膜１０に、ソース領域３とドレイン領域６とに通ずるコンタクトホールを開口したのち、Ａｌ−Ｓｉをスパッタリング法により堆積し、エッチングによりパターニングを行なうことで、ソース電極１１とドレイン電極１２とを形成する。その後、ｐ-半導体基板１の裏面側に金属蒸着を行ない基板電極１３を形成する。以上により、図１に示す高耐圧型半導体装置が完成する。
【００５０】
以上、この実施の形態によれば、チャネル領域の幅がゲート電極の平面パターン形状において、直線部分のチャネル領域の幅よりもコーナー部分のチャネル領域の幅のほうが広く設けられている。これにより、コーナー部分でのソース領域への空乏層の延びを未然に防止する。その結果、ソース領域とｐ-不純物領域との間のパンチスルー現象を防止することが可能となる。
【００５１】
（第２の実施の形態）
次に、この発明に基づいた第２の実施の形態について説明する。図１３は、第２の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図１３を参照して、ｐ-半導体基板１の上にｎ-エピタキシャル層２が形成されている。ｎ-エピタキシャル層２の表面の所定の領域には、フィールド酸化膜１４が形成されている。
【００５２】
このフィールド酸化膜１４の下面側に接するようにｐ-型不純物領域５が形成されている。フィールド酸化膜１４の一方端側には、所定の距離を隔ててチャネル領域２０を形成するようにｐ型のソース領域３が設けられている。また、ソース領域３のチャネル領域２０とは反対側の領域には、ソース領域３と接するようにｎ型不純物領域４が形成されている。
【００５３】
チャネル領２０の上方には、ゲート酸化膜２１を介してゲート電極９が設けられている。また、ソース領域３とｎ型不純物領域４とには、ｎ-エピタキシャル層２とゲート電極９に対して、酸化膜１０を介してソース電極１１が設けられている。
【００５４】
一方、フィールド酸化膜１４の他方端側には、ｐ-型不純物領域５に接するように、ｐ型のドレイン領域６が形成されている。また、このｐ-型不純物領域５の内部には、ｎ型不純物拡散領域１５が形成されている。このｎ型の不純物拡散領域１５には、ｐ型のドレイン領域６とｎ-エピタキシャル層２に対し酸化膜１０を介してドレイン電極１２が設けられている。
【００５５】
ドレイン領域６のフィールド酸化膜１４とは反対側の領域には、ｎ-エピタキシャル層２の表面からｐ-半導体基板１の表面にかけてｐ型分離領域７が形成されている。また、ゲート電極９と、ソース領域３とｎ型不純物領域４との下方のｐ-半導体基板１とｎ-エピタキシャル層２との界面にはｎ+埋込層８が形成されている。さらに、ｐ-半導体基板１の裏面側には、基板電極１３が設けられている。
【００５６】
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図１４ないし図１６を参照して説明する。まず、図１４を参照して、ドレイン電極１２と基板電極１３とを０Ｖとする。ゲート電極９とソース電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００５７】
このとき、半導体装置内に発生する空乏層は、ｎ-エピタキシャル層２とｐ-半導体基板１との接合Ｂと、ｎ-エピタキシャル層２とｐ型分離領域７との接合Ａと、ｎ-エピタキシャル層２とｐ-型不純物領域５との接合Ｃとから延びている。接合Ａから延びる空乏層ａは接合Ｂから延びる空乏層ｂの影響で延びやすくなる。そのため、接合Ａの電界は一般的に小さな値に保たれる。この効果は一般にＲＥＳＵＲＦ効果といわれている。
【００５８】
一方、接合Ｃから延びる空乏層ｃは、ｐ-不純物領域５が低濃度であるため、ｎ-エピタキシャル層２側に延びると同時にｐ-不純物領域５も空乏層化してくる。ｐ-不純物領域５は、フィールド酸化膜１４の酸化と同時に形成しているため、ｐ-不純物領域５の表面濃度は偏積の影響で低下している。したがって、ｐ-不純物領域５の抵抗が従来と同様であっても、本実施の形態によれば、より空乏層化しやすくなっているということができる。
【００５９】
また、フィールド酸化膜１４の上にオーバーラップして形成されたゲート電極９は、フィールドプレートを形成している。このフィールドプレートは、ｐ-不純物領域５との距離が滑らかに増加しているため、ｐ-不純物領域５の空乏層化を促進し、接合Ｃのゲート電極９近傍の電界を効果的に緩和することができる。
【００６０】
次に、図１５を参照して、さらに＋Ｖ電圧を大きくしていくと、最終的には、ｎ+埋込層８とｐ-半導体基板１の間の接合により耐圧が決定されることになる。このとき、ｎ-エピタキシャル層２とｐ-型不純物領域５とはほとんど空乏層化されている。この状態において、半導体装置を“ＯＦＦ”状態に保つことができる。
【００６１】
次に、図１６を参照して、ゲート電極９の電位をソース電極１１に対して低下させると、ゲート電極９直下のチャネル領域２０がｐ反転して、ホール電流がソース領域３からｐ-不純物領域５を通ってゲート領域６へと流れる。ここで、ゲート領域６に達したホール電流は、ｎ不純物拡散領域１５に注入されるため、逆にｎ不純物拡散領域１５からゲート領域６を通ってｎ-エピタキシャル層２へ電子電流が流れ出す。したがって、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。
【００６２】
次に、図１３に示す高耐圧型半導体装置の等価回路図を図１７に示す。図１７を参照して、ドレイン領域６からソース領域３直下までのｎ-エピタキシャル層２の抵抗をＲ１、ソース領域３直下からｎ型不純物領域４までのｎ-エピタキシャル層２の抵抗をＲ２としている。またＭＯＳ１は、ソース領域３、ゲート電極９のｐチャンネルＭＯＳトランジスタを示し、Ｂｉｐ１はｎ型不純物拡散領域１５をエミッタ領域とし、ドレイン領域６をベース領域、ｎ-エピタキシャル層２をコレクタ領域とするｎｐｎトランジスタを示している。またＢｉｐ２は、ソース領域３がエミッタ領域、ｎ-エピタキシャル層２がベース領域、ｐ-半導体基板１がコレクタ領域となる寄生ｐｎｐトランジスタを示している。図１５において、ＯＦＦ状態の空乏層の伸びを示しているが、このときドレイン領域６は、フローティング状態であるため、ドレイン領域６とｐ-エピタキシャル層２との間の耐圧はＢｉｐ１のＢＶCEOと同等である。したがって、ＢＶCEOの影響が現れないレベルでＲＥＳＵＲＦ効果を作用させる必要がある。
【００６３】
次に、ＭＯＳ１がＯＮ状態になると、Ｂｉｐ１のベースにホール電流が供給されるため、Ｂｉｐ１がＯＮ状態になり、ｎ-エピタキシャル層２に電子電流が流れる。このようにＭＯＳ１によるホール電流とＢｉｐ１による電子電流が同時に流れるためＯＮ抵抗を大幅に削減することが可能となる。
【００６４】
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図１８および図１９を参照して説明する。なお、第１の実施の形態において図４〜図１０に示した工程は、第２の実施の形態と同一であるためここでの説明は省略する。
【００６５】
まず、図１７を参照して、酸化膜１０を形成した後、この酸化膜１０のソース領域３に隣接する領域とドレイン領域６との領域のパターニングを行ない、リンを注入後、アニールを行なうことにより、ｎ型不純物領域４と、ドレイン領域１６の内部にｎ型不純物拡散領域１５とを同時に形成する。
【００６６】
次に、図１８を参照して、ｎ-エピタキシャル層との表面全面にパッシベーション膜１０を堆積する。その後、このパッシベーション膜１０に、ソース領域３とドレイン領域６とに通ずるコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エッチングによりパターニングを行なうことにより、ソース電極１１とドレイン電極１２とを形成する。その後、ｐ-半導体基板１の裏面側に金属蒸着を行ない基板電極１３を形成する。以上により、図１３に示す高耐圧型半導体装置が完成する。
【００６７】
以上、この実施の形態によれば、ドレイン領域１６の内部にｎ型の不純物拡散領域１５が形成され、さらに、ドレイン電極１２は、ｎ型の不純物拡散領域１５に接続されている。これにより、ドレイン領域１６に達したホール電流はｎ型の不純物拡散領域１５に注入される。その結果、このｎ型の不純物拡散領域１５からドレイン領域を通ってｎ-エピタキシャル層２へ電子電流が流れ出す。したがって、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ＯＮ”状態となるために、“ＯＮ”状態における抵抗を大幅に削減することが可能となる。
【００６８】
（第３の実施の形態）
次に、この発明に基づいた第３の実施の形態について説明する。図２０は、第３の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図２０を参照して、ｐ-半導体基板１の上にｎ-エピタキシャル層２が形成されている。ｎ-エピタキシャル層２の表面の所定の領域には、フィールド酸化膜１４が形成されている。このフィールド酸化膜１４の下面側に接するようにｐ-型不純物領域５が形成されている。このフィールド酸化膜１４の一方端側には、所定の距離を隔ててチャネル領域２０を形成するようにｐ型のソース領域３が設けられている。また、ソース領域３のチャネル領域２０とは反対側の領域には、ソース領域３と接するようにｎ型不純物領域４が形成されている。
【００６９】
チャネル領２０の上方には、ゲート酸化膜２１を介してゲート電極９が設けられている。また、ソース領域３とｎ型不純物領域４とには、ｎ-エピタキシャル層２とゲート電極９とに対して、酸化膜１０を介してソース電極１１が設けられている。一方、フィールド酸化膜１４の他方端側には、ｐ-型不純物領域５に接するように、ｐ型のドレイン領域６が形成されている。また、このｐ-型不純物領域５の内部には、ｎ型不純物拡散領域１５が形成されている。
【００７０】
このｎ型の不純物拡散領域１５とｐ型のドレイン領域６とには、ｎ-エピタキシャル層２とに対し酸化膜１０を介してドレイン電極１２が設けられている。このドレイン領域６のフィールド酸化膜１４とは反対側の領域には、ｎ-エピタキシャル層２の表面からｐ-半導体基板１の表面にかけてｐ型分離領域７が形成されている。また、ゲート電極９と、ソース領域３とｎ型不純物領域４との下方のｐ-半導体基板１とｎ-エピタキシャル層２との界面にはｎ+埋込層８が形成されている。さらに、ｐ-半導体基板１の裏面側には、基板電極１３が設けられている。
【００７１】
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図２１ないし図２３を参照して説明する。まず、図２１を参照して、ドレイン電極１２と基板電極１３とを０Ｖとする。ゲート電極９とソース電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００７２】
このとき、半導体装置内に発生する空乏層は、ｎ-エピタキシャル層２とｐ-半導体基板１との接合Ｂと、ｎ-エピタキシャル層２とｐ型分離領域７との接合Ａと、ｎ-エピタキシャル層２とｐ-型不純物領域５との接合Ｃとから延びている。
【００７３】
接合Ａから延びる空乏層ａは、第１および第２の実施の形態と同様にＲＥＳＵＲＦ効果により、接合Ｂから延びる空乏層ｂの影響で延びやすくなり、接合Ａの電界は比較的小さな値に保たれる。
【００７４】
一方、接合Ｃから延びる空乏層ｃは、ｐ-不純物領域５が低濃度であるため、ｎ-エピタキシャル層２側に延びると同時にｐ-不純物領域５も空乏層化する。さらに、ｐ-型不純物領域５は、フィールド酸化膜１４の酸化と同時に形成されているため、ｐ-型不純物領域５の表面濃度は、偏積の影響で低下している。したがって、ｐ-型不純物領域５の抵抗値が従来と同様であってもより空乏層化しやすくなっている。
【００７５】
また、フィールド酸化膜１４の上にオーバーラップして形成されたゲート電極９は、フィールドプレートを形成している。このゲート電極９はｐ-型不純物領域５との距離が滑らかに増加している。したがって、ｐ-不純物領域５の空乏層化を促進し、接合Ｃのゲート電極９近傍の電界集中を効果的に緩和することができる。
【００７６】
次に、さらに＋Ｖ電圧を大きくしていくと、図２２を参照して、最終的には、ｎ+埋込層８とｐ-半導体基板１の間の接合により耐圧が決定されることになる。このとき、ｎ-エピタキシャル層２とｐ-型不純物領域５とはほとんど空乏層化される。この状態において、半導体装置を“ＯＦＦ”状態に保つことができる。
【００７７】
次に、図２２を参照して、ゲート電極９の電位をソース電極１１に対して低下させると、ゲート電極９直下のチャネル領域２０がｐ反転してホール電流がソース領域３からｐ-不純物領域５を通ってドレイン領域６へと流れる。ここで、ドレイン領域６に達したホール電流は、ｎ不純物拡散領域１５下に形成されるピンチ抵抗Ｒ部分を通ってドレイン電極１２に流れ込む。
【００７８】
したがって、ホール電流がある程度以上増加すると、このピンチ抵抗Ｒに発生する電圧降下によって、ドレイン領域６とｎ不純物拡散領域１５との間に順バイアスが加わり、ｎ不純物拡散領域からドレイン領域６を通ってｎ-エピタキシャル層２へ電子電流が流れ出す。その結果、ソース電極１１とドレイン電極１２との間でホール電流と電子電流が同時に流れる形で“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を大幅に削減することができる。
【００７９】
次に、図２０に示す高耐圧型半導体装置の等価回路を図２４に示す。図２４を参照して、ドレイン領域６からソース領域３直下までのｎ-エピタキシャル層２の抵抗をＲ１、ソース領域３直下からｎ型不純物領域４までのｎ-エピタキシャル２の抵抗をＲ２、ドレイン領域６のピンチ抵抗をＲ３としている。ＭＯＳ１は、ソース領域３がソース領域、ゲート電極９をゲートとするｐチャンネルＭＯＳとし、Ｂｉｐ２は、エミッタ領域がｎ不純物拡散領域１５、ベース領域がドレイン領域６、コレクタ領域が、ｎ-エピタキシャル層２となるｎｐｎトランジスタである。Ｂｉｐ２は、エミッタ領域がソース領域３、ベース領域がｎ-エピタキシャル層２、コレクタ領域がｐ-半導体基板１となる寄生ｐｎｐトランジスタである。
【００８０】
図２２は、ＯＦＦ状態の空乏層の伸びを示している。このとき、ドレイン領域６は、ドレイン電極１２とコンタクトしているので、ドレイン領域６とｎ上前位エピタキシャル層２との耐圧はＢｉｐ１のＢＶCEOと同等である。したがって、上述した第２の実施の形態におけるＢＶCEOよりもこの部分の耐圧は高くなり、ＲＥＳＵＲＦ効果のマージンを大きくすることが可能となる。
【００８１】
また、ＭＯＳ１がＯＮ状態になると、Ｂｉｐ１のドレイン領域６にホール電流が供給される。このホール電流が大きくなると、ピンチ抵抗Ｒ３で発生する電圧降下のため、Ｂｉｐ１がＯＮ状態になり、ｎ-エピタキシャル層２に電子電流が流れる。このように、ＭＯＳ１によるホール電流とＢｉｐ１による電子電流が同時に流れるためＯＮ抵抗を大幅に削減することが可能となる。
【００８２】
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図２５および図２６を参照して説明する。なお、第２の実施の形態と同様に、第１の実施の形態で説明した図４〜図１０までの工程は同一であるためここでの説明は省略する。
【００８３】
図２５を参照して、酸化膜１０を除去した後、酸化膜１０のソース領域３に隣接する領域と、ドレイン領域６の上方の領域のパターニングを行ない、リンを注入した後、アニールを行ない、ｎ型不純物領域４とｎ型不純物拡散領域１５とを同時に形成する。
【００８４】
次に、図２６を参照して、ｎ-エピタキシャル層２との表面全面にパッシベーション膜１０を堆積する。その後、このパッシベーション膜１０に、ソース領域３とｎ型不純物領域４とに通ずるコンタクトホールと、ドレイン領域６とｎ型不純物拡散領域１５とに通ずるコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エッチングによりパターニングを行ない、ソース電極１１とドレイン電極１２とを形成する。その後、ｐ-半導体基板１の裏面側に金属蒸着を行ない基板電極１３を形成する。以上により、図２０に示す高耐圧型半導体装置が完成する。
【００８５】
以上、この実施の形態における高耐圧型半導体装置およびその製造方法によれば、ドレイン領域６の内部にｎ型の不純物拡散領域１５が形成され、さらにドレイン電極１２は、ドレイン領域６とｎ型の不純物拡散領域１５とに接続されている。
【００８６】
これにより、ホール電流がドレイン領域６に流れ込む。ここでドレイン領域６に流れ込んだホール電流は、ｎ型の不純物拡散領域下に形成されるピンチ抵抗部分を通ってドレイン電極１２に流れ込む。したがって、ホール電流が所定以上増加すると、ピンチ抵抗に発生する電圧降下によって、ドレイン領域６とｎ型の不純物拡散領域１５との間に順バイアスが加わる。
【００８７】
その結果、ｎ型の不純物拡散領域１５からドレイン領域６を通ってｎ-エピタキシャル層２へ電子電流が流れ出す。このように、ドレイン電極１２とソース電極１１との間でホール電流と電子電流とが同時に流れる形で“ＯＮ”状態となるため、“ＯＮ”状態における抵抗を大幅に削減することができる。
【００８８】
（第４の実施の形態）
次に、この発明に基づいた第４の実施の形態について説明する。図２７は、第４の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図２７を参照して、ｐ-半導体基板１６の上にシリコン酸化膜１７が形成されている。このシリコン酸化膜１７の上には、ｎ-エピタキシャル層２が形成されている。
【００８９】
ｎ-エピタキシャル層２の表面の所定の領域にはフィールド酸化膜１４が形成されている。このフィールド酸化膜１４の下面側に接するようにｐ-型不純物領域５が形成されている。フィールド酸化膜１４の一方端側には、所定の距離を隔ててチャネル領域２０を形成するようにｎ型の不純物領域４が形成されている。このｎ型不純物領域４の内部には、ｐ型のソース領域３が設けられている。チャネル領２０の上方には、ゲート酸化膜２１を介してゲート電極９が設けられている。また、ｎ型不純物領域４とソース領域３とには、ｎ-エピタキシャル層２とゲート電極９に対し酸化膜１０を介して、ソース電極１１が設けられている。
【００９０】
一方、フィールド酸化膜１４の他方端側には、ｐ-型不純物領域５に接するように、ｐ型のドレイン領域６が形成されている。このｐ-型不純物領域５の内部には、ｎ-エピタキシャル層２とに対し酸化膜１０を介してドレイン電極１２が設けられている。ドレイン領域６のフィールド酸化膜１４とは反対側の領域には、ｎ-エピタキシャル層２の表面からシリコン酸化膜１７の表面にかけて、埋込酸化膜１８が形成されている。
【００９１】
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図２８ないし図３０を参照して説明する。まず、図２８を参照して、ドレイン電極１２と基板電極１３とを０Ｖとする。ゲート電極９とソース電極１１とを短絡し、これに＋Ｖの電圧を加える。
【００９２】
このとき、半導体装置内に発生する空乏層は、ｎ-エピタキシャル層２とドレイン領域６との接合Ａと、ｎ-エピタキシャル層２とｐ型分離領域５との接合Ｃから延びる。このとき、ｐ型半導体基板１６は、ドレイン領域６と同電位であるので、接合Ａから延びる空乏層ａに対しフィールドプレート効果を及ぼす。したがって、酸化膜１７とｎ-エピタキシャル層２の接合Ｂから空乏層ｂが延びる。
【００９３】
接合Ａから延びる空乏層ａは、接合Ｂから延びる空乏層ｂの影響で通常より延びやすくなるため、接合Ｂの電界は比較的小さな値に保たれている。この効果は、一般にＲＥＳＵＲＦ効果といわれている。一方、接合Ｃから延びる空乏層ｃは、ｐ-不純物拡散領域５が低濃度であるため、ｎ-エピタキシャル層２側に延びると同時に、ｐ-不純物領域５も空乏層化する。
【００９４】
ｐ-型不純物領域５は、フィールド酸化膜１４の酸化と同時に形成されているため、ｐ-型不純物領域５の表面濃度は、偏積の影響で低下している。したがって、ｐ-型不純物領域５の抵抗は従来と同様であっても、本実施の形態ではより空乏層化しやすくなっているといえる。
【００９５】
また、フィールド酸化膜１４の上にオーバーラップして形成された電極９は、フィールドプレートを形成している。このフィールドプレートは、ｐ-不純物拡散領域５との距離が滑らかに増加しているため、ｐ-不純物拡散領域５の空乏層化を促進し、接合Ｃのゲート電極９近傍の電界を効果的に緩和することができる。
【００９６】
その後、図２９を参照して、さらに＋Ｖ電圧を大きくしていくと、最終的には、酸化膜１７とｐ-半導体基板１６との間の接合で耐圧が決定される。このとき、ｎ-エピタキシャル層２とｐ-型不純物領域５とはほとんど空乏層化されている。この状態において、“ＯＦＦ”状態に保つことができる。
【００９７】
次に、図３０を参照して、ゲート電極９の電位をソース電極１１に対して低下させると、ゲート電極９直下のチャネル領域２０がｐ反転し、ホール電流がソース領域３からｐ-拡散領域５を通ってドレイン領域６へと流れて、“ＯＮ”状態となる。
【００９８】
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図３１〜図４１を参照して説明する。まず、図３１を参照して、ｐ-半導体基板１６の上に酸化膜１７を形成する。さらに、この酸化膜１７の上に、エピタキシャル成長法によりｎ-エピタキシャル層２を形成する。
【００９９】
次に、図３２を参照して、ｎ-エピタキシャル層２の上に、所定形状のパターンを有する酸化膜１０を形成する。その後、図３３を参照して、この酸化膜１０をマスクとして、ｎ-エピタキシャル層２のエッチングを行なう。
【０１００】
次に、図３４を参照して、酸化膜１０を除去した後、ｎ-エピタキシャル層２の表面全面にシリコン酸化膜１８をＣＶＤ法などにより堆積する。その後、図３５を参照して、シリコン酸化膜１８のエッチバックを行ない、埋込酸化膜１８を形成する。
【０１０１】
次に、図３６を参照して、ｎ-エピタキシャル層２の上に再び酸化膜２２を形成し、この酸化膜２２の上に窒化膜２３を形成する。その後、この窒化膜２３の上に所定形状のパターンを有するレジスト膜２４を形成して、このレジスト膜２４をマスクとして窒化膜２３のパターニングを行なう。次に、レジスト膜２４と窒化膜２３とをマスクとして、ｎ-エピタキシャル層２にボロンを注入する。
【０１０２】
次に、図３７を参照して、レジスト膜２４を除去した後、窒化膜２３をマスクとして選択酸化を行ない、フィールド酸化膜１４を形成する。このとき、同時にフィールド酸化膜１４の下面の領域に、ｐ-型不純物領域５が形成される。その後、窒化膜２３と酸化膜２２の除去を行なう。
【０１０３】
次に、図３８を参照して、ｎ-エピタキシャル層２の表面に酸化膜９およびポリシリコン膜９を形成する。その後、このポリシリコン９の上に所定形状のレジスト膜２０を形成して、このレジスト膜２５をマスクとして、ポリシリコン膜９のパターニングを行ない、ゲート電極９を形成する。
【０１０４】
次に、図３９を参照して、ｎ-エピタキシャル層２の上に所定のパターンを有するレジスト膜２６を形成し、このレジスト膜２６およびレジスト膜２５をマスクとして、ｎ-エピタキシャル層２にリンの注入を行ない、アニールにより、ｎ型不純物領域４を形成する。次に、図４０を参照して、レジスト膜２５およびレジスト膜２６を除去した後、ゲート電極９を覆うように酸化膜１０を形成する。
【０１０５】
次に、図４１を参照して、酸化膜１０のゲート電極９に隣接する領域と、フィールド絶縁膜１４の酸化膜９と反対側の領域とのパターニングを行ない、ボロンを注入した後アニールを行なうことにより、ソース領域３とドレイン領域６とを同時に形成する。その後、ｎ-エピタキシャル層２の表面全面にパッシベーション膜を堆積する。
【０１０６】
次に、このパッシベーション膜１０にソース領域３とドレイン領域６とに通ずるコンタクトホールを開口した後、Ａｌ−Ｓｉをスパッタリング法により堆積し、エッチングによりパターニングを行なうことで、ソース電極１１とドレイン電極１２とを形成する。その後、ｐ-半導体基板１６の裏面側に金属蒸着を行ない基板電極１３を形成する。以上により、図２７に示す高耐圧型半導体装置が完成する。
【０１０７】
以上、この実施の形態における高耐圧型半導体装置によれば、ｎ-不純物拡散領域４がソース領域３を覆うように形成されている。これにより、ｎ-エピタキシャル層２の空乏層化を促進することができる。したがって、“ＯＦＦ”状態において、高耐圧が可能な高耐圧型半導体装置を提供することが可能となる。
【０１０８】
（第５の実施の形態）
次に、この発明に基づいた第５の実施の形態について説明する。図４２は、第５の実施の形態における高耐圧型半導体装置の構造を示す断面図である。この第５の実施の形態における高耐圧型半導体装置の構造は、第２の実施の形態における構造をＳＯＩ基板に形成したものである。
【０１０９】
図４２は、第５の実施の形態における高耐圧型半導体装置がＯＦＦ状態を示す図であり、図４３は、この第５の実施の形態における高耐圧型半導体装置がＯＮ状態の断面を示している。また、図４４に、この第５の実施の形態における高耐圧型半導体装置の等価回路図を示す。ＯＮ状態、ＯＦＦ状態ともに第２の実施の形態と同様の動作であるが、図４４の等価回路図からわかるように、寄生Ｂｉｐ２がないため、電子電流が大きくなった場合のＯＮ抵抗の増大という問題を回避することができる。
【０１１０】
なお、上記各実施の形態を組合わせることによっても、同様の作用効果が得ることができる。また、上記各実施の形態の導電型を反対にしても同様の作用効果を得ることができる。
【０１１１】
また、上記各実施の形態においては、好ましい構造として、ｐ型分離領域５がフィールド酸化膜１４の下面に接するように形成しているが、この構造に限られず、フィールド酸化膜１４がない構造であっても、上述した作用効果を得ることができる。
【図面の簡単な説明】
【０１１２】
【図１】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の構造を示す断面図である。
【図２】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の部分平面図である。
【図３】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の動作原理を示す模式図である。
【図４】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第１工程を示す断面図である。
【図５】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第２工程を示す断面図である。
【図６】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第３工程を示す断面図である。
【図７】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第４工程を示す断面図である。
【図８】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第５工程を示す断面図である。
【図９】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第６工程を示す断面図である。
【図１０】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第７工程を示す断面図である。
【図１１】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第８工程を示す断面図である。
【図１２】この発明に基づいた第１の実施の形態における高耐圧型半導体装置の製造方法の第９工程を示す断面図である。
【図１３】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の構造を示す断面図である。
【図１４】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の動作原理を示す第１の模式図である。
【図１５】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の動作原理を示す第２の模式図である。
【図１６】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の動作原理を示す第３の模式図である。
【図１７】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の等価回路図である。
【図１８】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の製造方法の第１工程を示す断面図である。
【図１９】この発明に基づいた第２の実施の形態における高耐圧型半導体装置の製造方法の第２工程を示す断面図である。
【図２０】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の構造を示す断面図である。
【図２１】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の動作原理を示す第１の模式図である。
【図２２】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の動作原理を示す第２の模式図である。
【図２３】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の動作原理を示す第３の模式図である。
【図２４】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の等価回路図である。
【図２５】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の製造方法の第１工程を示す断面図である。
【図２６】この発明に基づいた第３の実施の形態における高耐圧型半導体装置の製造方法の第２工程を示す断面図である。
【図２７】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の構造を示す断面図である。
【図２８】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の動作原理を示す第１の模式図である。
【図２９】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の動作原理を示す第２の模式図である。
【図３０】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の動作原理を示す第３の模式図である。
【図３１】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第１工程を示す断面図である。
【図３２】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第２工程を示す断面図である。
【図３３】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第３工程を示す断面図である。
【図３４】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第４工程を示す断面図である。
【図３５】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第５工程を示す断面図である。
【図３６】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第６工程を示す断面図である。
【図３７】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第７工程を示す断面図である。
【図３８】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第８工程を示す断面図である。
【図３９】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第９工程を示す断面図である。
【図４０】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第１０工程を示す断面図である。
【図４１】この発明に基づいた第４の実施の形態における高耐圧型半導体装置の製造方法の第１１工程を示す断面図である。
【図４２】この発明に基づいた第５の実施の形態における高耐圧型半導体装置の構造を示す第１断面図である。
【図４３】この発明に基づいた第５の実施の形態における高耐圧型半導体装置の構造を示す第２断面図である。
【図４４】この発明に基づいた第５の実施の形態における高耐圧型半導体装置の等価回路図である。
【図４５】第１の従来技術における高耐圧型半導体装置の構造を示す断面図である。
【図４６】第１の従来技術における高耐圧型半導体装置の動作原理を示す第１の模式図である。
【図４７】第１の従来技術における高耐圧型半導体装置の動作原理を示す第２の模式図である。
【図４８】第１の従来技術における高耐圧型半導体装置の動作原理を示す第３の模式図である。
【図４９】第２の従来技術における高耐圧型半導体装置の構造を示す断面図である。
【図５０】第２の従来技術における高耐圧型半導体装置の動作原理を示す第１の模式図である。
【図５１】第２の従来技術における高耐圧型半導体装置の動作原理を示す第２の模式図である。
【図５２】第２の従来技術における高耐圧型半導体装置の動作原理を示す第３の模式図である。
【図５３】第２の従来技術における高耐圧型半導体装置の製造方法の第１工程を示す断面図である。
【図５４】第２の従来技術における高耐圧型半導体装置の製造方法の第２工程を示す断面図である。
【図５５】第２の従来技術における高耐圧型半導体装置の製造方法の第３工程を示す断面図である。
【図５６】第２の従来技術における高耐圧型半導体装置の製造方法の第４工程を示す断面図である。
【図５７】第２の従来技術における高耐圧型半導体装置の製造方法の第５工程を示す断面図である。
【図５８】第２の従来技術における高耐圧型半導体装置の製造方法の第６工程を示す断面図である。
【図５９】第２の従来技術における高耐圧型半導体装置の製造方法の第７工程を示す断面図である。
【図６０】第２の従来技術における高耐圧型半導体装置の製造方法の第８工程を示す断面図である。
【図６１】第２の従来技術における高耐圧型半導体装置の製造方法の第９工程を示す断面図である。
【図６２】従来技術における高耐圧型半導体装置の問題点を示す平面図である。
【図６３】従来の高耐圧型半導体装置の問題点を示す断面図である。
【符号の説明】
【０１１３】
１  ｐ-半導体基板、２  ｎ-エピタキシャル層、３  ソース領域、４  ｎ不純物領域、５  ｐ-不純物領域、６  ドレイン領域、７  ｐ型分離領域、８  ｎ+埋込層、９  ゲート電極、１１  ソース電極、１２  ドレイン電極、１３  基板電極、２０  チャネル領域。なお、図中同一符号は、同一または相当部分を示す。
【図１】
2006210943.tif 000003
【図２】
2006210943.tif 000004
【図３】
2006210943.tif 000005
【図４】
2006210943.tif 000006
【図５】
2006210943.tif 000007
【図６】
2006210943.tif 000008
【図７】
2006210943.tif 000009
【図８】
2006210943.tif 000010
【図９】
2006210943.tif 000011
【図１０】
2006210943.tif 000012
【図１１】
2006210943.tif 000013
【図１２】
2006210943.tif 000014
【図１３】
2006210943.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006210943.tif 000020
【図１９】
2006210943.tif 000021
【図２０】
2006210943.tif 000022
【図２１】
2006210943.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2006210943.tif 000031
【図３０】
2006210943.tif 000032
【図３１】
2006210943.tif 000033
【図３２】
2006210943.tif 000034
【図３３】
2006210943.tif 000035
【図３４】
2006210943.tif 000036
【図３５】
2006210943.tif 000037
【図３６】
2006210943.tif 000038
【図３７】
2006210943.tif 000039
【図３８】
2006210943.tif 000040
【図３９】
2006210943.tif 000041
【図４０】
2006210943.tif 000042
【図４１】
2006210943.tif 000043
【図４２】
2006210943.tif 000044
【図４３】
2006210943.tif 000045
【図４４】
2006210943.tif 000046
【図４５】
2006210943.tif 000047
【図４６】
2006210943.tif 000048
【図４７】
2006210943.tif 000049
【図４８】
2006210943.tif 000050
【図４９】
2006210943.tif 000051
【図５０】
2006210943.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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