(57)【要約】【課題】外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査を実現できる電気光学装置用基板を提供する。【解決手段】素子基板１は、マトリックス状に配置された複数の画素２ａと、複数の信号線の第１の電位信号と、基準電位としての第２の電位信号とを入力する複数の差動増幅器４ａとを有する。各差動増幅器４ａは、複数のトランジスタを含んで、第１の電子信号と第２の電位信号とを比較し、第１の電位信号が低い場合には、信号線の電位をより低くして、そのより低くした出力電位信号を信号線に出力し、第１の電位信号が高い場合には、信号線の電位をより高くして、そのより高くした出力電位信号を信号線に出力する。複数の差動増幅器４ａのそれぞれにおける複数のトランジスタの形成領域の長さは、複数の走査線の方向において複数の信号線の少なくとも１ピッチ以上の長さを有する。【選択図】図９
2006268028.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、前記複数の画素に対応してそれぞれ設けられた複数のスイッチング素子と、前記複数の信号線の第１の電位信号と、基準電位としての第２の電位信号とを入力する複数の増幅手段と、前記複数の増幅手段から前記複数の信号線に出力された出力電位信号を読み出すデータ読出手段とを有してなる電気光学装置用基板であって、
前記複数の増幅手段のそれぞれは、複数のトランジスタを含んで、前記第１の電子信号と前記第２の電位信号とを比較し、前記第１の電位信号が低い場合には、前記信号線の電位をより低くして、そのより低くした前記出力電位信号を前記信号線に出力し、前記第１の電位信号が高い場合には、前記信号線の電位をより高くして、そのより高くした前記出力電位信号を前記信号線に出力し、
前記複数の増幅手段のそれぞれにおける前記複数のトランジスタの形成領域の長さは、前記複数の走査線の方向において前記複数の信号線の少なくとも１ピッチ以上の長さを有すること
を特徴とする電気光学装置用基板。
【請求項２】
前記増幅手段の入力端は複数の前記信号線に電気的に接続されており、
前記トランジスタの形成領域の長さは、当該接続された複数の信号線の本数に比例して設定されていること
を特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも２つのトランジスタは、前記複数の信号線の方向に沿って配列されていること
を特徴とする請求項１又は２に記載の電気光学装置用基板。
【請求項４】
前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも２つのトランジスタは、前記複数の走査線の方向に沿って配列されていること
を特徴とする請求項１から３の何れか一項に記載の電気光学装置用基板。
【請求項５】
基板上に、
互いに交差する複数の走査線及び複数の信号線と、
前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、
複数の第１トランジスタを夫々含んでいると共に前記複数の信号線のうちＮ本の信号線を一群とする信号線群毎に設けられており、前記Ｎ本の信号線が含む２本の信号線のうち一方の信号線を介して第１電位信号が供給されると共に前記２本の信号線のうち他方の信号線を介して基準電位としての第２電位信号が供給され、（ｉ）前記第１電位信号の電位が前記第２電位信号の電位より低い場合には、前記一方の信号線を介して前記第１電位信号の電位より低い電位を有する低電位信号を、（ｉｉ）前記第１電位信号の電位が前記第２電位信号の電位より高い場合には、前記一方の信号線を介して前記第１電位信号の電位より高い電位を有する高電位信号を出力する複数の増幅手段と、
前記Ｎ本の信号線の夫々に電気的に接続された複数の第２トランジスタから構成され、画像信号線から供給される画像信号を前記複数の信号線にサンプリングするサンプリング回路と、を備え、
前記第１トランジスタのサイズは、前記第２トランジスタのサイズより大きいこと
を特徴とする電気光学装置用基板。
【請求項６】
前記第１トランジスタの半導体層のチャネル長方向の長さは、前記第２トランジスタの半導体層のチャネル長方向の長さより長いこと
を特徴とする請求項５に記載の電気光学装置用基板。
【請求項７】
一対の基板が貼り合わされてなる電気光学装置において、前記一対の基板の一方に請求項１から請求項６のいずれか一項に記載の電気光学装置用基板を備えたこと
を特徴とする電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を具備してなること
を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置用基板、電気光学装置及び電子機器に関し、特に、複数の画素にそれぞれ設けられた複数のスイッチング素子を有する電気光学装置用基板、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、液晶装置等の表示装置は、携帯電話、プロジェクタ等の機器に広く使用されている。ＴＦＴ（Thin Film Transistor）等を用いた液晶表示装置は、ＴＦＴ基板と対向基板とを貼り合わせて、両基板間に液晶を封入して構成されている。一般に、製造された液晶装置が正常に作動するか否かの検査は、完成品に対して行われる。例えば、所定の画像信号を液晶装置に表示データとして入力し、投影、表示等させることによって、正しくデータが表示されるか、欠陥画素の有無のチェックが行われていた。
【０００３】
しかし、完成品について検査を行う方法を採用した場合には、基板の製造工程後に不良品が発見されることとなる。このため、不良品の発見が遅れてしまい、製造工程の管理面からみると好ましくないという欠点がある。
【０００４】
例えば、工程管理に不良発見の情報がフィードバックされるまでの時間が長くなる。その結果、歩留まりが低下している期間が長期化し、製造コストが上昇する。また、試作品の場合も、試作品の評価から設計にフィードバックされるまでの期間が長期化するため、開発期間の長期化、開発コストの上昇に繋がる。さらに、製品完成後は、いわゆるリペア、すなわち不良箇所の修理が困難である。
【０００５】
そこで、基板の製造工程内において、不良の発見、特に、表示装置の欠陥画素の発見を行うことが望まれている。
【０００６】
そのような検査方法の一つとして、液晶表示装置の電極パッドに検査用プローブを接触させて、所定の電流を供給することによって、液晶表示装置の検査を行う技術が提案されている（例えば特許文献１参照）。同様に、画素のコンデンサ容量特性から、ＴＦＴ基板の各画素に所定の電圧を印加して、放電電流及び放電電圧の波形に基づいてＴＦＴの機能を検査する技術が提案されている（例えば特許文献２参照）。
【０００７】
また、ＴＦＴ基板の画素電極に対応する検査用の対向電極を用いて、画素電極の電位の変化量を検出することによって、各画素電極の動作検査を行う技術も提案されている（例えば特許文献３参照）。
【０００８】
【特許文献１】特開平5-341302号公報
【特許文献２】特開平7-333278号公報
【特許文献３】特開平10-104563号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述した特許文献１及び特許文献３に記載の技術による場合、検査装置において、基板の外部から電極パッド等に所定のプローブ等を接触あるいは近接させるための機械的な位置精度が要求される。その結果、機械的なアライメント精度を確保するために検査時間が長くなるという問題がある。さらに、高精細な液晶表示装置の場合は、多くの電極パッドに対して細いプローブ等を機械的な制御を行って接触させなければならなくなり、これらの方法が適用できない場合もある。
【００１０】
また、一般的には、電極の付加容量を含む画素自体の容量に比べて、液晶表示装置と測定装置間の各種容量成分、例えばソース線、ビデオ線、電極パッド端子等における容量の方が極めて大きい。画素電極に印加される電圧は、ソース線等の容量と画素自体の容量との比に応じて決まり、微少な電圧レベルである。このため、画素に保持されている電圧を電極パッド等から取り出そうとすると、ソース線等の容量による影響によって、微少なレベルの画素電位に対して大レベルのノイズが重畳されることになり、画素保持電圧の測定精度は極めて低下し、十分な測定精度は得られない。
【００１１】
本発明は、以上の点に鑑みてなされたもので、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる電気光学装置用基板、電気光学装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、前記複数の画素に対応してそれぞれ設けられた複数のスイッチング素子と、前記複数の信号線の第１の電位信号と、基準電位としての第２の電位信号とを入力する複数の増幅手段と、前記複数の増幅手段から前記複数の信号線に出力された出力電位信号を読み出すデータ読出手段とを有してなる電気光学装置用基板であって、前記複数の増幅手段のそれぞれは、複数のトランジスタを含んで、前記第１の電子信号と前記第２の電位信号とを比較し、前記第１の電位信号が低い場合には、前記信号線の電位をより低くして、そのより低くした前記出力電位信号を前記信号線に出力し、前記第１の電位信号が高い場合には、前記信号線の電位をより高くして、そのより高くした前記出力電位信号を前記信号線に出力し、前記複数の増幅手段のそれぞれにおける前記複数のトランジスタの形成領域の長さは、前記複数の走査線の方向において前記複数の信号線の少なくとも１ピッチ以上の長さを有する。このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる電気光学装置用基板を実現することができる。
【００１３】
また、本発明の第１の発明に係る電気光学装置用基板において、前記増幅手段の入力端は複数の前記信号線に電気的に接続されており、前記トランジスタの形成領域の長さは、当該接続された複数の信号線の本数に比例して設定されていることが望ましい。このような構成によれば、トランジスタの形成領域の長さは、信号線の本数に比例して設定されているので、トランジスタの特性ばらつきを抑制することができる。
【００１４】
また、本発明の第１の発明に係る電気光学装置用基板において、前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも２つのトランジスタは、前記複数の信号線の方向に沿って配列されていることが望ましい。このような構成によれば、走査線方向の画素ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。
【００１５】
また、本発明の第１の発明に係る電気光学装置用基板において、前記複数の増幅手段のそれぞれにおいて、前記複数のトランジスタのうち少なくとも２つのトランジスタは、前記複数の走査線の方向に沿って配列されていることが望ましい。このような構成によれば、複数のトランジスタのソースの共用等により、トランジスタ形成領域をより広くすることができる。
【００１６】
本発明の第２の発明に係る電気光学装置用基板は上記課題を解決するために、基板上に、互いに交差する複数の走査線及び複数の信号線と、前記複数の走査線及び前記複数の信号線の交差に対応してマトリックス状に配置された複数の画素と、複数の第１トランジスタを夫々含んでいると共に前記複数の信号線のうちＮ本の信号線を一群とする信号線群毎に設けられており、前記Ｎ本の信号線が含む２本の信号線のうち一方の信号線を介して第１電位信号が供給されると共に前記２本の信号線のうち他方の信号線を介して基準電位としての第２電位信号が供給され、（ｉ）前記第１電位信号の電位が前記第２電位信号の電位より低い場合には、前記一方の信号線を介して前記第１電位信号の電位より低い電位を有する低電位信号を、（ｉｉ）前記第１電位信号の電位が前記第２電位信号の電位より高い場合には、前記一方の信号線を介して前記第１電位信号の電位より高い電位を有する高電位信号を出力する複数の増幅手段と、前記Ｎ本の信号線の夫々に電気的に接続された複数の第２トランジスタから構成され、画像信号線から供給される画像信号を前記複数の信号線にサンプリングするサンプリング回路と、を備え、前記第１トランジスタのサイズは、前記第２トランジスタのサイズより大きい。
【００１７】
本発明の第２の発明に係る電気光学装置用基板によれば、増幅手段に含まれる第１トランジスタのサイズが、サンプリング回路に含まれる第２トランジスタのサイズより大きいため、第１トランジスタのチャネル領域を含む半導体層における不純物濃度、即ちイオン注入濃度のばらつきを低減でき、例えば、素子特性に優れた複数の第１トランジスタからなる差動増幅回路等の増幅手段を形成することが可能である。より具体的には、例えば第１トランジスタのサイズが大きい、即ち第１トランジスタのチャネル領域を含む半導体層の面積が大きいほど、半導体層に不純物をドープする際に生じる不純物濃度のばらつきが、当該第１トランジスタの半導体内、及び複数の第１トランジスタの半導体層相互において低減され、閾値電圧が揃った複数の第トランジスタを基板上に形成できる。このような第１トランジスタで構成された差動増幅回路等の増幅手段によれば、誤動作することなく画素の良否に対応した高電位又は低電位を有する信号を確実に出力できる。
【００１８】
本発明の第２の発明に係る電気光学装置用基板の一の態様では、前記第１トランジスタの半導体層のチャネル長方向の長さは、前記第２トランジスタの半導体層のチャネル長方向の長さより長くてもよい。
【００１９】
この態様によれば、第１トランジスタに必要とされる素子特性、より具体的には例えば電位の増幅能力を確保しつつ、第１トランジスタのチャネル長方向に沿った長さを第２トランジスタのチャネル長方向の長さより大きくすることによって第１トランジスタが有する半導体層の面積を大きくとることができる。これにより、第１トランジスタが有する半導体層における不純物濃度のばらつきを低減でき、第１トランジスタの素子特性を高めることが可能である。この態様では、特に、信号線群毎に増幅手段が設けられているため、基板上において複数の第２トランジスタが配列された配列方向に沿って第１トランジスタのチャネル長に沿った幅を大きくとることが可能である。
【００２０】
また、本発明の電気光学装置は、一対の基板が貼り合わされてなる電気光学装置において、前記一対の基板の一方に上述の電気光学装置用基板を用いた。
【００２１】
このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる電気光学装置用基板を用いた電気光学装置を提供できる。
【００２２】
また、本発明の電子機器は、上述の電気光学装置を用いた。このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる上述の電気光学装置を具備した電子機器を提供できる。
【００２３】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施の形態）
先ず、図１乃至図１１を参照しながら、本発明の第１の発明に係る電気光学装置用基板の第１の実施の形態を説明する。ここでは、本発明の第１の発明に係る電気光学装置用基板の一例として、液晶表示装置に用いるアクティブマトリックス型表示装置用基板を例に挙げる。
【００２５】
本実施の形態は基板に差動増幅器を含む検査回路を搭載するものであり、検査対象の画素から読み出した信号電位と基準電位（リファレンス）とを差動増幅器を用いて比較することで、画素の良不良の判定を行うようになっている。本実施形態は、画素リファレンス型の検査回路に関する。画素リファレンス型は、一対の画素の一方の画素に基準電位を書込み、両画素から読み出した電位を差動増幅器で比較することで、他方の画素の良不良を判定するものである。以下、本実施の形態の検査回路を画素リファレンス型という。
【００２６】
図１は、第１の実施の形態に係る電気光学装置用基板の基板平面上の配置構成図である。電気光学装置用基板である液晶表示装置の素子基板１として、アクティブマトリックス型表示装置用基板であるＴＦＴ基板を例に説明する。素子基板１は、表示部となる表示素子アレイ部２を有し、表示素子アレイ部２は、マトリックス状に２次元に配置されたｍ行×ｎ列の複数の画素を有している。ここで、ｍ、ｎはそれぞれ整数である。素子基板１には、表示素子アレイ部２と表示データ読み出し回路部４との間には、プリチャージ回路部３及びイコライズ回路部８も設けられている。
【００２７】
素子基板１は、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６、及びビデオ信号線７を含んでいる。Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６、及びビデオ信号線７は、画素へのデータ書込み及び差動増幅回路４ａからのデータ読出しを行う。
【００２８】
さらに、表示素子アレイ部２と表示データ読み出し回路部４との間には、特に、図１では、プリチャージ回路部３と表示データ読み出し回路部４との間には、トランスミッションゲート部９が設けられている。トランスミッションゲート部９は、ソース線Ｓ１，Ｓ２，・・・に夫々接続されたトランジスタによって構成されており、通常時は、各トランジスタはオフであり、表示データ読み出し回路部４は各ソース線から切り離された状態になっている。トランスミッションゲート部９は、テスト時には、ソース線に表示データ読み出し回路部４を接続するようになっている。プリチャージ回路部３、イコライズ回路部８、表示データ読み出し回路部４並びにトランスミッションゲート部９によってテスト回路が構成される。図１の各回路部は、石英基板あるいはシリコン基板等からなる素子基板１上に形成されており、素子基板１は対向基板と貼り合わされて一つの液晶表示装置として、各種電子機器に利用、例えば携帯電話の表示部、液晶プロジェクタのライトバルブ等として利用される。
【００２９】
次に、図２を用いて、第１の実施の形態に係る素子基板の回路構成をより具体的に説明する。図２は本発明の第１の実施の形態に係る、画素リファレンス型の電気光学装置用基板の回路図である。表示素子アレイ部２は、図２の右から第１列、第２列、・・第ｎ列で、上から第１行、第２行、・・第ｍ行のマトリックスであるが、図２では、説明を簡単にするために、４（行）×６（列）のマトリックス状に配列された複数の画素２ａを含む回路の例を示している。
【００３０】
図３は、図２中の画素２ａの等価回路図である。表示素子アレイ部２は、素子基板１Ａと、その素子基板１Ａに貼り合わされる対向基板との間に液晶を封入することによって、液晶表示装置の表示部を構成する。表示素子アレイ部２においては、ソース線Ｓ（Ｓ１，Ｓ２，・・・）と走査線Ｇ（Ｇ１，Ｇ２，…）との各交点に対応して単位表示素子である画素２ａが形成される。各画素２ａは、夫々スイッチング素子である薄膜トランジスタ（以下、ＴＦＴという）１１を有する。ソース線からＴＦＴ１１を介して画素電極に画素信号が供給され、この画素信号によって画素電極と共通電極との間の液晶の配向状態が制御される。こうして、表示素子アレイ部２の光の透過率を画素信号によって変化させることによって、所望の画像表示が可能となる。
【００３１】
画素において画素信号を長時間保持させるために、各画素２ａの画素電極、共通電極及び液晶による容量（以下、液晶容量という）Ｃｌｃには、付加容量Ｃｓが並列に接続されている。ＴＦＴ１１のドレインは、液晶容量Ｃｌｃ及び付加容量Ｃｓのそれぞれの一端に接続され、付加容量Ｃｓの他端には共通固定電位ＣｓＣＯＭが印加される。ＴＦＴ１１のゲート端子ｇは走査線Ｇに電気的に接続されている。ＴＦＴ１１のゲート端子ｇに所定の電圧信号が入力されてＴＦＴ１１がオンすると、ソース線Ｓに接続されたＴＦＴ１１のソース端子ｓに印加されている電圧が液晶容量Ｃｌｃ及び付加容量Ｃｓに印加され、供給された所定の電位が維持される。
【００３２】
素子基板１Ａは、表示素子アレイ部２のＸ方向（横方向あるいは行方向）及びＹ方向（縦方向あるいは列方向）に並んだ複数の画素２ａを駆動するために、上述したＸドライバ部５ａと、Ｙドライバ部５ｂと、トランスミッションゲート部６と、ビデオ信号線７とを含む。Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６及びビデオ信号線７によって、データ書込み及びデータ読出しが行われる。Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６及びビデオ信号線７が、データ書込手段及び本発明の「データ読出手段」の夫々の一例を構成する。
【００３３】
トランスミッションゲート部６は、Ｘドライバ部５ａから供給されるサンプリング信号である出力タイミング信号に応じて、ビデオ信号線７から入力される画素信号をソース線Ｓ１，Ｓ２，・・・に供給する。ビデオ信号線７は、マトリックス状の表示素子アレイ部２の奇数列に信号を供給する信号線と、偶数列に信号を供給する信号線とを有し、それぞれの端子ｉｎｏ及びｉｎｅに接続されている。ソース線Ｓ１，Ｓ２，・・・は夫々各列のｎ個の画素に接続されており、ソース線Ｓ１，Ｓ２，・・・からの画素信号は、ライン毎に画素に書込まれるようになっている。
【００３４】
また、ビデオ信号線７には、カレントミラーアンプを含む差動増幅器１０が設けられている。差動増幅器１０は、ビデオ信号線７自体の持つ容量成分等によってハイレベル信号（以下、ＨＩＧＨ信号という）及びローレベル信号（以下、ＬＯＷ信号という）の差が小さくなることを防止するために設けられており、ＨＩＧＨ，ＬＯＷ信号を明確にして出力信号ｏｕｔｏ，ｏｕｔｅを高速に精度良く出力する。
【００３５】
本実施の形態においては、画素の検査のために表示データ読み出し回路部４が、アクティブマトリックス駆動型の液晶表示パネルの素子基板１Ａに形成されている。表示素子アレイ部２と表示データ読み出し回路部４との間には、トランスミッションゲート部９が設けられている。トランスミッションゲート部９は、ソース線Ｓ１，Ｓ２，・・・に夫々接続されたトランジスタ９ａｏ，９ａｅによって構成されており、各トランジスタ９ａｏ，９ａｅのゲートは、ゲート信号線を介して接続制御端子９ｂに接続されている。接続制御端子９ｂには、トランジスタ９ｄによって構成されるプルダウン回路が接続されており、通常時はＬＯＷに維持される。これにより、通常時は、トランジスタ９ａｏ，９ａｅはオフ状態であり、表示データ読み出し回路部４は各ソース線から切り離された状態になっている。テスト時には、接続制御端子９ｂにＨＩＧＨの接続制御信号を供給することで、トランジスタ９ａｏ，９ａｅをオン状態に切り換えて、ソース線に表示データ読み出し回路部４を接続するようになっている。
【００３６】
表示データ読み出し回路部４は、本発明の「複数の増幅手段」の一例である複数の差動増幅器４ａを有しており、差動増幅器４ａの２つのノードｓｅ，ｓｏに、検査対象の画素から読み出した電位と検査の基準となる基準電位（リファレンス）とが与えられるようになっている。
【００３７】
図２では、２次元マトリックスの奇数列のソース線Ｓ（ｏｄｄ）と偶数列のソース線Ｓ（ｅｖｅｎ）の１組のソース線に対して接続された差動増幅器４ａが、複数設けられている。即ち、図２の例では、差動増幅器４ａは、２次元マトリックスの一方向、ここでは、Ｘ方向（行方向）におけるｎ個の画素（ｎは整数で、偶数）に対して、（ｎ／２）個設けられている。従って、（ｎ／２）個の差動増幅器４ａ全体でｎ本のソース線に電気的に接続されていることになる。
【００３８】
図４は、図２中の表示データ読み出し回路部４の差動増幅器４ａの具体的な構成を示す回路図である。本実施形態においては、各差動増幅器４ａは、２つのＰチャネル型のトランジスタＴｒ１，Ｔｒ２と、２つのＮチャネル型のトランジスタＴｒ３，Ｔｒ４とを含んで構成される。トランジスタＴｒ１，Ｔｒ３のゲートはノードｓｏに接続され、トランジスタＴｒ２，Ｔｒ４のゲートはノードｓｅに接続される。トランジスタＴｒ１，Ｔｒ２のソース・ドレイン路同士は直列接続され、トランジスタＴｒ３，Ｔｒ４のソース・ドレイン路同士も直列接続される。ノードｓｏ，ｓｅ間に、トランジスタＴｒ１，Ｔｒ２同士のソース・ドレイン路と、トランジスタＴｒ３，Ｔｒ４同士のソース・ドレイン路とが並列接続されている。
【００３９】
ノードｓｅ及びｓｏの夫々は、配線４ｆ及び４ｇの夫々に電気的に接続されている。これら配線４ｆ及び４ｇを介してノードｓｅ及びｓｏの夫々に電位が供給される。配線４ｆと配線４ｇの一方には、検査対象の画素から読み出した第１電位信号が供給され、他方には、リファレンスとしての第２電位信号が供給される。トランジスタＴｒ１，Ｔｒ２のソースとドレインとの接続点はノードｓｐに接続され、トランジスタＴｒ３，Ｔｒ４のソースとドレインとの接続点はノードｓｎに接続される。図２に示すように、ノードｓｐには、電源トランジスタ４ｄを介して電源電圧Ｖｄｄが供給され、ノードｓｎには電源トランジスタ４ｅを介して基準電位点から接地電位が供給される。電源トランジスタ４ｄ，４ｅは、夫々端子４ｂ，４ｃを介して供給される駆動パルスＳＡｐ−ｃｈ，ＳＡｎ−ｃｈによってオン，オフ制御されるようになっている。
【００４０】
このように構成された差動増幅器４ａは、ノードｓｅ，ｓｏに供給された電位の一方を電源電位まで引き上げ、他方を基準電位点の電位（接地電位）まで引き下げる。例えば、ノードｓｅにノードｓｏに比べて僅かでも高い電位が供給されたものとする。そうすると、トランジスタＴｒ１〜Ｔｒ４のうち、トランジスタＴｒ４が最初にオンする。トランジスタＴｒ４がオンになるので、ノードｓｏの電位はノードｓｎの低い接地電位まで低下する。そして、ノードｓｏがノードｓｎの低い接地電位まで低下するので、ゲート端がノードｓｏに接続されたトランジスタＴｒ１がオンなる。その結果、ノードｓｅはノードｓｐの高い電源電圧Ｖｄｄまで上昇する。
【００４１】
このように、差動増幅器４ａは、ノードｓｅ，ｓｏに印加される電位のうち高い方の電位をより高くし、低い方の電位をより低くするように機能する。
【００４２】
図２において、ノードｓｅは配線４ｆに接続され、配線４ｆの他端はトランスミッションゲート部９のトランジスタ９ａｅのソースに接続される。また、ノードｓｏは配線４ｇに電気的に接続され、配線４ｇの他端はトランスミッションゲート部９のトランジスタ９ａｏのソースに電気的に接続されている。トランジスタ９ａｏ，９ａｅのドレインは、夫々対応するソース線に接続されている。図２の例では、配線４ｆは、トランジスタ９ａｅを介して偶数列のソース線Ｓ２，Ｓ４，・・・に接続され、配線４ｇは、ゲートトランジスタ９ａｏを介して奇数列のソース線Ｓ１，Ｓ３，・・・に接続されている。
【００４３】
表示素子アレイ部２と表示データ読み出し回路部４との間には、プリチャージ回路部３及びイコライズ回路部８も設けられている。プリチャージ回路部３は、各種特性の検査のために、各画素にプリチャージ電圧を印加するためのものである。なお、プリチャージ電圧としては種々の電圧を選択することができ、例えば、電源電圧Ｖｄｄでもよく、接地電位でもよく、あるいはこれらの中間電位でもよい。
【００４４】
プリチャージ回路部３は、トランジスタ３ｃｏ，３ｃｅを有しており、トランジスタ３ｃｏ，３ｃｅのゲートは制御端子３ｂに接続され、ドレインは電圧印加端子３ａに接続される。電圧印加端子３ａにはプリチャージ電圧Ｖｐｒｅが印加され、制御端子３ｂにはプリチャージ制御信号ＰＣＧが入力される。
【００４５】
各トランジスタ３ｃｏのソースは夫々奇数列のソース線Ｓ１，Ｓ３，・・・に接続され、各トランジスタ３ｃｅのソースは夫々偶数列のソース線Ｓ１，Ｓ３，・・・に接続されている。制御端子３ｂにＨＩＧＨのプリチャージ制御信号が印加されることによってトランジスタ３ｃｏ，３ｃｅがオンとなり、電圧印加端子３ａに供給されたプリチャージ電圧を各ソース線Ｓ１，Ｓ２，・・・を介して各画素にプリチャージするようになっている。
【００４６】
イコライズ回路部８は、ソース、ドレインが夫々奇数列のソース線と偶数列のソース線とに接続されたｎ／２個のイコライズトランジスタ８ａを有している。トランジスタ８ａは、ゲートが制御端子３ｂに接続され、制御端子３ｂからのＨＩＧＨのプリチャージ制御信号によってオンとなって、奇数列と偶数列のソース線同士を同電位にするようになっている。
【００４７】
以上のような構成のアクティブマトリックス型表示装置である液晶表示装置が備える素子基板が製造工程において製造されると、対向基板と貼り合わせて液晶を封入する前の素子基板自体の電気特性を評価あるいは検査することができる。なお、電気的特性の検査対象とする不良としては、素子基板の各画素のデータ保持用キャパシタ（付加容量Ｃｓ）のリークによって画素がＬＯＷに固定されてしまう不良（以下、ＬＯＷ固定不良という）、スイッチング素子であるＴＦＴのソース・ドレイン間リークによって画素がＨＩＧＨに固定されてしまう不良（以下、ＨＩＧＨ固定不良という）がある。
【００４８】
次に、このように構成された基板の検査及び動作について説明する。製造工程における素子基板１Ａの検査の手法について説明する前に、図２に示すＴＦＴ基板が対向基板と貼り合わされて液晶が封入されて完成された液晶表示装置が、通常の画像表示を行うときの動作について説明する。
【００４９】
まず、２本のビデオ信号線７には、それぞれ奇数列と偶数列の画素信号である画素信号が、ビデオ信号線７の入力端子ｉｎｅとｉｎｏに入力される。それぞれの画素信号は、Ｘドライバ５ａからの列選択信号に応じて、トランスミッションゲート部６のそれぞれのトランジスタＴＧ１，ＴＧ２，・・・を介して、各ソース線Ｓへ供給される。
【００５０】
各ソース線Ｓに供給された画素信号は、Ｙドライバ５ｂからの走査線ＧがＨＩＧＨになって選択された行の各画素２ａに書き込まれる。即ち、選択された走査線Ｇにおいて、ソース線Ｓに供給される画素信号が対応する画素２ａに表示用の画素信号として供給されて保持される。この動作を、行順次で行うことにより、液晶表示装置の表示素子アレイ部２には、所望の画像が表示される。
【００５１】
プリチャージ回路部３は、走査線ＧがＨＩＧＨになる前に、プリチャージ電圧Ｖｐｒｅを各ソース線Ｓに印加する。プリチャージ電圧Ｖｐｒｅは、プリチャージ回路部３の端子３ａに供給される。プリチャージ電圧Ｖｐｒｅを供給するタイミングは、制御端子３ｂに与えるプリチャージ制御信号によって決定される。
【００５２】
なお、製品あるいは試作品として、即ち液晶表示装置に本来の機能である画像表示機能を発揮させることによって所望の画像を表示させる際には、トランスミッションゲート部９の各トランジスタ９ａｏ，９ａｅはオフ状態に設定されており、素子基板１Ａの表示データ読み出し回路部４は、動作せず使用されない。つまり、表示データ読み出し回路部４は、液晶表示装置の画素を検査する際に動作することになる。
【００５３】
次に、素子基板１Ａにおいて、図２に示す回路部分が半導体プロセスの工程によって製造された後に、素子基板１Ａの状態において行われる検査の手順について図５から図８を参照して説明する。この素子基板１Ａの検査において、表示データ読み出し回路部４が動作して使用される。
【００５４】
まず検査方法を実現するための検査システムについて説明する。図５は検査システムの構成図である。素子基板１Ａと、画素データの書き込みと読み込みができるテスト装置１５とを、接続ケーブル１６を介して接続する。接続ケーブル１６は、素子基板１Ａのビデオ信号線７の端子ｉｎｏ，ｉｎｅ、表示データ読み出し回路部４の信号線の端子４ｂ、４ｃ、プリチャージ回路部３の端子３ａ、３ｂ等を、テスト装置１５に電気的に接続する。
【００５５】
テスト装置１５から、後述する所定の順番で、所定の電圧を有する検査信号及びリファレンスとされる信号として画素信号を各画素に供給し、画素から読み出された第１の電位信号及び第２の電位信号を含む画素データ信号に対応した電位が各端子及びノードに供給されることによって、素子基板１Ａの電気的特性の検査を行うことができる。以下に、その検査内容として、上述した不良のうちＬＯＷ固定不良の有無についての検査を行う手順を説明する。
【００５６】
図６は、検査の全体の流れの例を示すフローチャートである。また、図７は図６のステップＳＴ２の読み出し動作を説明するためのタイミングチャートである。
【００５７】
図６のステップＳＴ１において、ビデオ信号線７の入力端子ｉｎｏ，ｉｎｅからセルである各画素に所定の画素信号を入力する。画素の検査は、基準となる列の画素に対して、検査対象の列の画素が正常であるか否かを判定することによって行われる。まず、基準とする列を偶数列とし、検査対象とする列を奇数列とする。図７に示す各タイミング信号は、テスト装置１５によって生成されて各端子に供給される。
【００５８】
例えば、リファレンスとして中間電位を有する信号を採用するものとする。この場合には、奇数側のソース線Ｓ（ｏｄｄ）に中間電位より高い電位（以下、ＨＩＧＨと称する。）を供給し、偶数側のソース線Ｓ（ｅｖｅｎ）にリファレンスとして中間電位を供給する。これにより、選択された行の奇数番目の画素にはＨＩＧＨが書き込まれ、偶数番目の画素には中間電位が書き込まれる。この書込工程が行毎に行われ、全行の画素への書込みが行われる。図８は各画素の書込みの状態を示しており、４（行）×６（列）の各画素に書き込まれる画素データが中間電位（Ｍ）であるか、ＨＩＧＨ（Ｈ）であるかを示している。図８に示すように、表示素子アレイ部２の各画素データは、ＨＩＧＨ（Ｈ）の列と中間電位（Ｍ）の列が交互に表れるマトリックスとなる。
【００５９】
なお、この時点では、駆動パルスＳＡｐ−ｃｈ，ＳＡｎ−ｃｈは、例えばいずれも電源電圧Ｖｄｄと接地電位との中間電位（Ｖｄｄ／２）であり、表示データ読み出し回路部４の各差動増幅器４ａは非動作状態である。
【００６０】
次に、ステップＳＴ２において、画素の良不良を反映した第１の電位信号及び第２の電位信号を含む画素データ信号の読出しを行う。接続制御端子９ｂにＨＩＧＨを供給することで、トランスミッションゲート部９の各トランジスタ９ａｏ，９ａｅがオン状態に切り換えられ、第１の電位信号及び第２の電位信号の夫々が表示データ読み出し回路４に行毎に読み出される。この際、１の電位信号及び第２の電位信号の夫々は、配線４ｆ及び４ｇの夫々を介してノードｓｅ及びｓｏに入力される。
【００６１】
ステップＳＴ２の読み出しの直前に、プリチャージ及びイコライズ処理が行われる。即ち、全画素への上述した所定の画素データの書き込み後に、先ず、プリチャージ回路部３の制御端子３ｂに供給されるプリチャージ制御信号ＰＣＧ（図７参照）が、ＨＩＧＨとなる。これにより、各ソース線Ｓには、プリチャージ電圧が供給されて、プリチャージが行われる。
【００６２】
プリチャージ状態で所定時間経た後に、読み出し動作が開始される。なお、各ソース線Ｓのプリチャージ電位（電圧印加端子３ａに印加される電圧）ＶｐｒｅはＨＩＧＨ及びＬＯＷの中間電位にし、図３に示すＣｓＣＯＭ電位が（ＬＯＷ電位）とする。尚、ＬＯＷ及びＬＯＷ電位とは、中間電位より低い電位である。ＣｓＣＯＭ電位を（ＬＯＷ電位）とするのは、データ保持用キャパシタＣｓがリーク不良である場合、リーク先のＣｓＣＯＭ電位が（ＬＯＷ電位）となるため、読み出し電位が基準側の電位より低くなるようにするためである。そして、最初のプリチャージ期間は、やや長い時間を設定しておき、リーク不良による電圧変化が現れるようにする。
【００６３】
なお、プリチャージ期間には、イコライズトランジスタ８ａもオン状態に切り換えられており、奇数列のソース線Ｓ１，Ｓ３，・・・と偶数列のソース線Ｓ２，Ｓ４，・・・とは同電位となる。第１行目の読み出し動作の前に、プリチャージ制御信号ＰＣＧはＬＯＷとなりプリチャージが停止する。次に走査線Ｇ１の電位をＨＩＧＨにして第１行目の画素トランジスタである各ＴＦＴ１１をオンにする。走査線Ｇ１に接続された全ての画素のＴＦＴ１１が一斉にオンする。その結果、コンデンサＣｓ等に書き込まれた電荷がソース線Ｓに移動する。ＨＩＧＨが書き込まれた奇数列の画素に接続されたソース線（Ｓ（ｏｄｄ））は、図７に示すように、プリチャージによる中間電位から若干上昇する。一方、リファレンスが書込まれた偶数列の画素に接続されたソース線（Ｓ（ｅｖｅｎ））の電位は、略中間電位のままとなる（図７参照）。
【００６４】
この状態で、駆動パルスＳＡｎ−ｃｈをＬＯＷからＨＩＧＨにし、更に少し遅れて、駆動パルスＳＡｐ−ｃｈをＨＩＧＨからＬＯＷにする。駆動パルスＳＡｎ−ｃｈがＨＩＧＨになることで、接地電位が差動増幅器４ａのノードｓｎに印加され、ノードｓｅ，ｓｏのうちより低い電位となっているノードｓｅが接地電位まで低下する（図７のＳ（ｅｖｅｎ）参照）。また、駆動パルスＳＡｐ−ｃｈがＬＯＷになることで、電源電圧Ｖｄｄが差動増幅器４ａのノードｓｐに印加され、ノードｓｅ，ｓｏのうちより高い電位となっているノードｓｏが電源電位まで上昇する（図７のＳ（ｏｄｄ）参照）。こうして、ノードｓｅ及びｓｏに入力された第１電位信号及び第２電位信号の電位が確定する。この動作は走査線Ｇ１に接続された画素すべてにおいて一斉に行われる。このように、表示データ読み出し回路部４の各差動増幅器４ａは、２つのソース線Ｓに現れる高低２つの電位レベルをノードｓｐ又はｓｎの電圧まで変化させて明確にする。
【００６５】
ステップＳＴ３では、確定したノードｓｅ及びｓｏの電位の比較が行われる。即ち、トランスミッションゲート部６の各トランジスタのゲートＴＧ１からＴＧｎを順に開き（ＨＩＧＨにし）、ビデオ信号線７から順番に第１行目の各画素について、第１電位信号及び第２電位信号を含む画素データ信号を基にして電位差が明確にされた出力信号を読み出す。
【００６６】
こうして読み出された第１電位信号及び第２電位信号の夫々に対応した信号を含む出力電位信号は、テスト装置１５に供給される。最後のトランスミッションゲートＴＧｎまで開いた後、図７に示すように、再びプリチャージ動作に移る。そのプリチャージ動作、すなわち２回目以降のプリチャージ時間は初回ほど長い必要はない。そのプリチャージ動作を停止した後は、第２の走査線Ｇ２の電位をＨＩＧＨにすることによって、第２行目の各画素のＴＦＴ１１をオンにする。以降同様の動作を、最後の走査線Ｇｍに接続された画素（第ｍ行目の各画素）まで繰返して、全画素データを読み出す。
【００６７】
テスト装置１５は、読出工程において読み出した出力電位信号と、書込工程において書き込んだ画素データ信号とを比較する。この比較工程においては、検査対象の各画素から読み出した出力電位信号がＨＩＧＨであるか否かが判断される。テスト装置１５は、検査対象の画素から読み出したデータがＨＩＧＨでないセル（画素）を特定し、異常セルとして、例えばセル番号等のデータを、図示しないモニタの画面上に表示するように出力する（ステップＳＴ４）。
【００６８】
ここで検査対象の奇数側の画素に、例えばデータ保持用キャパシタＣｓのリークが生じてＬＯＷ固定不良が発生していたものとする。この場合に、図７のＳ（ｏｄｄ）の破線Ｌ１に示すように、奇数側ソース線（Ｓ（ｏｄｄ））の電位が偶数側ソース線（Ｓ（ｅｖｅｎ））の電位より若干低下する。これにより、駆動パルスＳＡｎ−ｃｈがＨＩＧＨとなってノードｓｎが接地電位になると、差動増幅器４ａのノードｓｏは接地電位まで低下する（破線Ｌ１参照）。そして、駆動パルスＳＡｐ−ｃｈがＬＯＷになり、ノードｓｐが電源電圧Ｖｄｄになると、差動増幅器４ａのノードｓｅは電源電圧Ｖｄｄまで上昇する（破線Ｌ２参照）。
【００６９】
こうして、確定したノードｓｅ及びｓｏの電位が、トランスミッションゲート部６を介してテスト装置１５に出力される。この場合には、検査対象の画素から読み出したデータは、ＬＯＷとなっており、テスト装置１５は検査対象の画素にＬＯＷ固定不良が生じていることを検出することができる。
【００７０】
こうして、読み出した出力電位信号と書き込んだ各画素データとを比較して、被検査対象の奇数列の各画素にＬＯＷ固定不良があるか否かのチェックを行うことができる。
【００７１】
一方、ＨＩＧＨ固定不良を検査を行う場合には、リファレンス画素に中間電位を書込み、検査対象画素にＬＯＷを書込めばよい。この場合には、テスト装置１５は検査対象の画素から読み出した出力電位信号がＨＩＧＨである場合に、その画素にＨＩＧＨ固定不良が生じていることを検出することができる。
【００７２】
上述した説明は、偶数列の画素にリファレンスである中間電位を書込み、奇数列の画素を検査対象とした例を説明したが、本実施の形態では、奇数列の画素にリファレンスである中間電位を書込み、偶数列の画素にＨＩＧＨ，ＬＯＷを書込むことによって、テスト装置１５において、偶数列の画素から読み出したデータに基づいて偶数列の画素の良不良を判定することもできる。
【００７３】
このように、本実施の形態においては、基板工程終了後の基板に対して、画素にリファレンス又はＬＯＷ，ＨＩＧＨを書込むことによって、奇数と偶数の列のいずれか一方を基準として他方の画素にＬＯＷ又はＨＩＧＨ固定不良が生じているか否かの検査を行うことができる。この検査を奇数と偶数の両列について行うことによって、全画素についてＬＯＷ又はＨＩＧＨ固定不良の検査を基板状態で実施することができる。この場合には、表示データ読み出し回路部によって、アナログ情報であるキャパシタの充電電荷をデジタル情報（電圧論理）に変換しており、検査における検出精度を著しく向上させることができる。
【００７４】
このように製品あるいは試作品における素子基板工程の完了後に、素子基板の不良を検出することができるので、歩留まり低下期間の短縮が可能となり、不良品を組み立てることが少なくなくなって、コスト低減を図ることができる。特に、試作品の場合には、開発期間の短縮と開発コストの削減を期待することができる。更に、素子基板の段階で不良が検出できるので、いわゆるリペアも容易となる。
【００７５】
上述したように、表示データ読み出し回路部４の各差動増幅器４ａは、２つのソース線Ｓに現れる高低２つの電位レベルを検出してノードｓｐ又はｓｎの電圧まで変化させて明確にする機能を有するが、次に、その電位レベルの検出精度を向上させるための各差動増幅器４ａの複数のトランジスタ形成領域の構成について説明する。
【００７６】
図４に示すように、各差動増幅器４ａは４つのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を用いており、その各差動増幅器４ａは、２つのソース線Ｓに現れるわずかな電位差を検出している。従って、各差動増幅器４ａの４つのトランジスタ間の特性にバラツキがあるとわずかな電位差の正確な検出ができない虞がある。
【００７７】
そのため、４つのトランジスタ間の特性のバラツキを小さくしたいが、素子基板１Ａのサイズにも制約があるので、各トランジスタの形成領域として充分な広さを確保できない場合もある。その場合、特性のバラツキを小さくするために、素子基板１Ａを製造する工程における各種製造条件を厳しくすることもできるが、その製造が容易ではなくなる。
【００７８】
そこで、本実施の形態では、図１に示す素子基板１Ａ上の表示データ読み出し回路部４の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタ形成領域を構成し、配置している。
【００７９】
図９は、図２における２本のソース線に係る４つのトランジスタ形成領域の配置構成を説明するための図である。具体的には、図９は、２次元マトリックスの奇数列のソース線Ｓ１と偶数列のソース線Ｓ２の１組のソース線に対して接続された差動増幅器４ａの４つのトランジスタ形成領域の配置構成を示す。他のソース線については、同様の構成であるため説明は省略する。また、図９において、図２のプリチャージ回路部３、イコライズ回路部８及びトランスミッションゲート部９は、図２の点線によりＰＥ部として示した部分に含まれるので、図９ではＰＥ部として示して省略している。図２のＰＥ部の表示素子アレイ部２側のデータ線の奇数側をｏ１端子で示し、偶数側をｏ２端子で示している。図２のＰＥ部の差動増幅器４ａ側のデータ線のノードｓｏ側をｉ１端子で示し、ノードｓｅ側をｉ２端子で示している。すなわち、ｏ１端子はデータ線Ｓ１に接続され、ｏ２端子はデータ線Ｓ２に接続されている。ｉ１端子はノードｓｏに接続され、ｉ２端子はノードｓｅに接続されている。
【００８０】
そして、図４の２つのトランジスタＴｒ１，Ｔｒ２と、２つのトランジスタＴｒ３，Ｔｒ４が、それぞれ２次元マトリックスの行方向（Ｘ方向）、ここでは走査線方向に沿って形成され、２つのトランジスタＴｒ１，Ｔｒ３と、２つのトランジスタＴｒ２，Ｔｒ４が、それぞれ２次元マトリックスの列方向（Ｙ方向）、ここでは、信号線方向に沿って形成されている。なお、図９において、各トランジスタは、ゲート部ＲＧと、ソース部ＲＳと、ドレイン部ＲＤとから構成される。図９において丸で示すＣＯＮは、コンタクトホールを示す（以下、他の図１１，１３，１４，１５においてもコンタクトホールはＣＯＮで示す）。
【００８１】
従って、図９に示すように、２次元マトリックスの行方向の１画素毎に、すなわち、１つの画素を挟んで隣接する信号線Ｓ１の右縁から信号線Ｓ２の左縁までの長さＬ’に対応して、差動増幅器４ａが１つ形成されているので、２本のソース線に対して１つの差動増幅器４ａを有することになる。このように本実施形態では、１信号線ピッチ、すなわち信号線Ｓ１の右縁から信号線Ｓ２の左縁までのまでの長さＬ’毎に、差動増幅器４ａが１つ設けられている。その結果、各差動増幅器４ａにおける４つのトランジスタ形成領域のゲート長方向の長さＬ（信号線Ｓに交差する走査線Ｇ方向の半導体層Ｒの長さ）を信号線のピッチＬ’に応じて可能な限り長くすることができるので、各トランジスタの形成領域の面積も広くなることになり、４つのトランジスタ間の特性のバラツキを小さくすることができる。これは、各差動増幅器４ａの各トランジスタＴｒ１乃至Ｔｒ４の形成領域の面積が大きくなるため、トランジスタの製造時にトランジスタの半導体層Ｒに不純物ドープを行う際に、ドーピングをする領域の面積が広くなり、ドーピングの制御がしやすくなるため、ドーピングの精度を高めることができる。従って、トランジスタＴｒ１乃至Ｔｒ４において不純物の注入量のばらつきを減少させることが可能となるため、トランジスタの特性のばらつきを抑制することができる。
【００８２】
さらに各トランジスタＴｒ１乃至Ｔｒ４の大きさを大きくすることができるので、駆動能力が高いトランジスタを形成でき、差動増幅器４ａの動作速度を向上させることができる。その結果差動増幅器４ａを用いた検査に要する時間が短縮されるので、基板の製造工程時間の短縮という効果も得られる。
【００８３】
なお、トランジスタの形成領域の長さＬはＬ’とほぼ等しいか、わずかに大きい程度が配線引き回しなどの設計上の観点から好ましい。
【００８４】
また、図９においては、２つのトランジスタ（Ｔｒ１とＴｒ３）が、信号線の方向に沿って配列されているので、走査線方向の信号線ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。また、２つのトランジスタは、走査線の方向に沿って形成されているが、ソースを共用する等すれば、トランジスタ形成領域をより広くすることができる。
【００８５】
次に、上述した第１の実施の形態の変形例を説明する。図１０は画素リファレンス型の電気光学装置用基板の変形例であるシェアード型の例を示す回路図である。本変形例にいうシェアード型とは、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子（検査端子）に、複数のソース線の１つを選択して接続するようにした構成のものをいう。
【００８６】
図１０において図２と同一の構成要素には同一符号を付して説明を省略する。なお、図１０では図面の簡略化のために、表示素子アレイ部２を駆動するＸドライバ部５ａ、Ｙドライバ部５ｂ、ビデオ信号線７等は図示を省略している。図１０の変形例は、１つの差動増幅器４ａで４本のソース線に接続された画素の検査を可能にするものである。即ち、４ソース線を配置する間隔に１つの差動増幅器４ａを形成することができ、差動増幅器４ａの面積を広くして、駆動能力を向上させると共に、差増増幅器４ａのばらつきを低減して、検査精度を向上させることを可能にする。
【００８７】
図１０の基板１１Ａは、表示素子アレイ部２、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、ビデオ信号線７、差動増幅器１０及び表示データ読み出し回路部４の構成は図２の基板１Ａと同様である。更に、図２の基板１Ａとは配置が異なるが、機能的には、表示データ読み出し回路部４と表示素子アレイ部２との間に設けられたイコライズ回路部８、プリチャージ回路部３の構成も図２の基板１Ａと同様である。
【００８８】
図１０の変形例は、トランスミッションゲート部９に代えてトランスミッションゲート部２１を採用した点が図２と異なる。トランスミッションゲート部２１は、配線４ｇを２本のソース線の一方に選択的に接続すると共に、配線４ｆを２本のソース線の一方に選択的に接続する。即ち、図１０の例では、差動増幅器４ａは、４本のソース線毎に設けられている。各差動増幅器４ａのノードｓｏに接続された配線４ｇは、トランジスタ２１ａｏ，２１ｂｏを夫々介して第（４ｕ＋１）（ｕ＝０，１，２，・・・）列のソース線又は第（４ｕ＋２）列のソース線に接続される。同様に、各差動増幅器４ａのノードｓｅに接続された配線４ｆは、トランジスタ２１ａｅ，２１ｂｅを介して夫々第（４ｕ＋３）列のソース線又は第（４ｕ＋４）列のソース線に接続される。
【００８９】
トランジスタ２１ａｏ，２１ａｅのゲートは、トランスファゲート２１ｃを介してＴＥゲートデコード回路２１ｅに接続されている。また、トランジスタ２１ｂｏ，２１ｂｅのゲートは、トランスファゲート２１ｄを介してＴＥゲートデコード回路２１ｅに接続されている。トランスファゲート２１ｃ，２１ｄは、ｎチャネルトランジスタ及びｐチャネルトランジスタが相補的に接続されて構成されており、入力端には、ＴＥゲートデコード回路２１ｅの出力ＴＥ１，ＴＥ２がそれぞれ供給される。トランスファゲート２１ｃ，２１ｄは、ｎチャネルトランジスタのゲートに端子２１ｇからの制御信号が入力される。インバータ２１ｆは、端子２１ｇの出力を反転させて、トランスファゲート２１ｃ，２１ｄのｐチャネルトランジスタのゲートに与える。
【００９０】
端子２１ｇに接続されたプルダウン回路によって、非テスト時は端子２１ｇはＬＯＷであり、インバータ２１ｆの出力はＨＩＧＨであって、トランスファゲート２１ｃ，２１ｄはオフである。テスト時には端子２１ｇにＨＩＧＨの制御信号が印加されて、トランスファゲート２１ｃ，２１ｄはオンとなる。
【００９１】
トランスファゲート２１ｃは、端子２１ｇにＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２１ｅからの接続制御信号ＴＥ１をトランジスタ２１ａｏ，２１ａｅのゲートに与える。また、トランスファゲート２１ｄは、端子２１ｇにＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２１ｅからの接続制御信号ＴＥ２をトランジスタ２１ｂｏ，２１ｂｅのゲートに与える。
【００９２】
ＴＥゲートデコード回路２１ｅは、端子２１ｈ，２１ｉに入力されるデータＡ０，Ａ１に基づいて、差動増幅器４ａのｓｏ配線及びｓｅ配線をいずれのソース線に接続するかを決定するための接続制御信号ＴＥ１，ＴＥ２を出力する。ＬＯＷの接続制御信号ＴＥ１，ＴＥ２がゲートに印加されたトランジスタ２１ａｏ，２１ａｅ，２１ｂｏ，２１ｂｅはオフとなり、配線４ｆ及び４ｇとソース線との接続を切断する。逆に、ＨＩＧＨの接続制御信号ＴＥ１，ＴＥ２がゲートに印加されたトランジスタ２１ａｏ，２１ａｅ，２１ｂｏ，２１ｂｅはオンとなって、配線４ｆ及び４ｇとソース線とを接続する。
【００９３】
このように構成された変形例においては、ＴＥゲートデコード回路２１ｅからＨＩＧＨの接続制御信号ＴＥ１が出力されると、トランジスタ２１ａｏ，２１ａｅがオンとなり、第（４ｕ＋１）列のソース線及び第（４ｕ＋３）列のソース線が夫々配線４ｇ，配線４ｆに接続される。これにより、これらのソース線に接続された対応する画素を用いて画素の良不良の検査が行われる。
【００９４】
また、ＴＥゲートデコード回路２１ｅからＨＩＧＨの接続制御信号ＴＥ２が出力されると、トランジスタ２１ｂｏ，２１ｂｅがオンとなり、第（４ｕ＋２）列のソース線及び第（４ｕ＋４）列のソース線が夫々配線４ｇ及び配線４ｆに接続される。これにより、これらのソース線に接続された対応する画素を用いて画素の良、不良の検査が行われる。他の作用は図２の回路の作用と同様である。
【００９５】
本変形例においても、図１に示す素子基板１Ａ上の表示データ読み出し回路部４の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタを配置している。
【００９６】
図１１は、図１０における４本のソース線に対応した差動増幅器４ａを構成する４つのトランジスタの配置を説明するための図である。図１１は、２次元マトリックスのソース線Ｓ１からＳ４に対して接続された差動増幅器４ａの４つのトランジスタの配置構成を示す。他のソース線Ｓ５等については、同様の構成であるため説明は省略する。また、図１１において、図１０のプリチャージ回路部３及びイコライズ回路部８は、図１１の点線によりＰＥ１部として示した部分に含まれるので、図１１ではＰＥ１部として示して省略している。
【００９７】
図１０のＰＥ１部の表示素子アレイ部２側のデータ線の奇数側を端子ｏ１で示し、偶数側を端子ｏ２で示している。さらに、図１０のＰＥ１部の差動増幅器４ａ側のデータ線のノードｓｏ側を端子ｉ１で示し、ノードｓｅ側を端子ｉ２で示している。すなわち、端子ｏ１はデータ線Ｓ１、Ｓ２に接続され、端子ｏ２はデータ線Ｓ３、Ｓ４に接続されている。端子ｉ１はノードｓｏに接続され、端子ｉ２はノードｓｅに接続されている。さらに、図１１において、トランスミッションゲート部２１のトランジスタ２１ａｏ，２１ａｅ，２１ｂｏ，２１ｂｅを含む部分は、ＴＲＧ部として示して省略している。
【００９８】
そして、図４の２つのトランジスタＴｒ１，Ｔｒ２と、２つのトランジスタＴｒ３，Ｔｒ４が、それぞれ２次元マトリックスの行方向、ここでは走査線方向に沿って形成され、２つのトランジスタＴｒ１，Ｔｒ３と、２つのトランジスタＴｒ２，Ｔｒ４が、それぞれ２次元マトリックスの列方向、ここでは、信号線方向に沿って形成されている。なお、図１１において、各トランジスタは、ゲート部ＲＧと、ソース部ＲＳと、ドレイン部ＲＤとから構成される。
【００９９】
従って、図１１に示すように、２次元マトリックスの行方向の４画素毎に差動増幅器４ａが１つ形成されているので、４本のソース線に対して１つの差動増幅器４ａを有することになる。別の見方をすると、３信号線ピッチ３×Ｌ”毎に、より厳密には信号線Ｓ１の右縁からＳ４の左縁までの長さＬ’（信号線ピッチＬ”の長さの３倍に信号線Ｓの幅を足した長さ）毎に差動増幅器４ａが１つ設けられている。その結果、各差動増幅器４ａにおける４つのトランジスタ形成領域のゲート長方向の長さＬ（信号線Ｓに交差する走査線Ｇ方向の長さ）は、長くなるので、各トランジスタの形成領域の面積が広くなり、４つのトランジスタ間の特性のバラツキを小さくすることができる。
【０１００】
さらに各トランジスタＴｒ１乃至Ｔｒ４の大きさを大きくすることができるので、駆動能力が高いトランジスタを形成でき、差動増幅器４ａの動作速度を向上させることができる。その結果差動増幅器４ａを用いた検査に要する時間が短縮されるので、基板の製造工程時間の短縮という効果も得られる。
【０１０１】
特に本変形例では、差動増幅器４ａの各トランジスタＴｒ１乃至Ｔｒ４の形成領域の走査線方向の長さＬをＬ’の４倍とすることができる。従ってトランジスタの形成面積を４倍とすることができるため、図９で示した構成に比べて大幅にトランジスタの特性ばらつきを抑制することが可能となる。
【０１０２】
なお、トランジスタの形成領域の長さＬはＬ’と等しいか、やや長く設定するのが好ましい。しかし、Ｌは必ずしもＬ’以上とする必要はなく、Ｌ”以上Ｌ’以下であっても良い。つまり、ＬをＬ’以上とすることで本発明の効果が得られる。
【０１０３】
このように、差動増幅器４ａのノードｓｅまたはｓｏに複数の信号線Ｓを電気的に接続させれば、接続させた信号線Ｓの本数に比例して、差動増幅器４ａのトランジスタの形成面積を設定することができ、トランジスタの特性ばらつきの抑制に効果的である。さらに個々のトランジスタＴｒ１乃至Ｔｒ４の大きさも、より大きくすることができるため、より駆動能力が高いトランジスタを形成することができる。
【０１０４】
なお、本実施の形態では、２本又は４本の信号線毎に対して、１つの差動増幅器を設けているが、信号線の少なくとも１ピッチ以上の長さに対して、１つの差動増幅器が設けられていればよい。すなわち、３本の信号線毎に対して１つの差動増幅器を設けてもよく、さらに、５本以上の信号線毎に対して、１つの差動増幅器を設けてもよいことは言うまでもない。
【０１０５】
（第２の実施の形態）
次に、図１２乃至図１５を参照しながら、本発明の第１の発明に係る電気光学装置用基板の他の実施の形態を説明する。本実施の形態も基板に差動増幅器を含む検査回路を搭載するものであり、図１２は本発明の第２の実施の形態に係る、外部リファレンス型の電気光学装置用基板の回路図である。図１２において図２と同一の構成要素については、同一の符号を付して説明を省略する。第１の実施の形態においては、リファレンスを画素から読み出していたが、本実施の形態はリファレンスを外部から供給するものである。すなわち、外部リファレンス型は、基準電位（リファレンス）を外部から与え、差動増幅器において外部からのリファレンスと、検査対象の画素から読み出した電位とを比較することで、画素の良不良を判定するものである。以下、本実施の形態の検査回路を外部リファレンス型という。また、図１２は外部リファレンス型の電気光学装置用基板の変形例であるシェアード型の回路図である。上述したように、シェアード型とは、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子（検査端子）に、複数のソース線の１つを選択して接続するようにした構成のものをいう。
【０１０６】
図１２においては、基板１１Ｂは、表示素子アレイ部２、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、ビデオ信号線７、差動増幅器１０及び表示データ読み出し回路部４の構成は第１の実施の形態と同様であるので、これらの回路の一部は図示せず省略する。表示データ読み出し回路部４と表示素子アレイ部２との間には、イコライズ回路部８、プリチャージ及びリファレンス回路部１３及びトランスミッションゲート部２２が設けられている。プリチャージ及びリファレンス回路部１３、イコライズ回路部８、表示データ読み出し回路部４並びにトランスミッションゲート部２２によってテスト回路が構成される。
【０１０７】
本実施の形態においては、トランスミッションゲート部２２は、配線４ｇを４本のソース線の１つに選択的に電気的に接続する。即ち、図１２の例では、差動増幅器４ａは、４本のソース線毎に設けられ、各差動増幅器４ａのノードｓｏに接続された配線４ｇは、トランジスタ２３ａ〜２３ｄを夫々介して第（４ｕ＋１）（ｕ＝０，１，２，・・・）列〜第（４ｕ＋４）列のソース線に接続される。
【０１０８】
トランジスタ２３ａ〜２３ｄのゲートは、トランスファゲート２４ａ〜２４ｄを夫々介してＴＥゲートデコード回路２５に接続される。トランスファゲート２４ａ〜２４ｄは、ｎチャネルトランジスタ及びｐチャネルトランジスタが相補的に接続されて構成されており、入力端には、ＴＥゲートデコード回路２５の出力ＴＥ１〜ＴＥ４がそれぞれ供給される。トランスファゲート２４ａ〜２４ｄは、ｎチャネルトランジスタのゲートに端子２７からの制御信号が入力される。インバータ２６は、端子２７の出力を反転させて、トランスファゲート２４ａ〜２４ｄのｐチャネルトランジスタのゲートに与える。
【０１０９】
端子２７に接続されたプルダウン回路によって、非テスト時は端子２７はＬＯＷであり、インバータ２６の出力はＨＩＧＨであって、トランスファゲート２４ａ〜２４ｄはオフである。テスト時には端子２７にＨＩＧＨの制御信号が印加されて、トランスファゲート２４ａ〜２４ｄはオンとなる。
【０１１０】
トランスファゲート２４ａは、端子２７にＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの接続制御信号ＴＥ１をトランジスタ２３ａのゲートに与える。同様に、トランスファゲート２４ｂ〜２４ｄは、端子２７にＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの接続制御信号ＴＥ２〜ＴＥ４を夫々トランジスタ２３ｂ〜２３ｄのゲートに与える。
【０１１１】
ＴＥゲートデコード回路２５は、端子２８，２９に入力されるデータＡ０，Ａ１に基づいて、差動増幅器４ａのｓｏ配線をいずれのソース線に接続するかを決定するための接続制御信号ＴＥ１〜ＴＥ４を出力する。ＬＯＷの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ２３ａ〜２３ｄはオフとなり、配線とソース線との接続を切断する。逆に、ＨＩＧＨの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ２３ａ〜２３ｄはオンとなって、配線４ｇとソース線とを接続する。
【０１１２】
よって、ＴＥゲートデコード回路２５からＨＩＧＨの接続制御信号ＴＥ１が出力されると、トランジスタ２３ａがオンとなり、第（４ｕ＋１）列のソース線が配線４ｇに接続される。こうして、ソース線Ｓ１，Ｓ５，・・・に接続された画素の良、不良の検査が行われる。
【０１１３】
同様に、ＴＥゲートデコード回路２５から、ＨＩＧＨの接続制御信号ＴＥ２〜ＴＥ４が出力されると、対応するトランジスタ２３ｂ〜２３ｄがオンとなり、第（４ｕ＋２）列〜第（４ｕ＋４）列のソース線の１つが配線４ｇに接続される。これにより、接続されたソース線に対応する画素の良、不良の検査が行われる。
【０１１４】
なお、接続制御信号ＴＥ１〜ＴＥ４は、検査する列に対応した１つの接続制御信号のみが検査フローに応じてＨＩＧＨに切換り、他の３つの接続制御信号はＬＯＷを維持する。
【０１１５】
本実施の形態においては、差動増幅器４ａのノードｓｅに接続されたｓｅ配線は、プリチャージ及びリファレンス回路部１３のトランジスタ３ｃｅを介して電圧印加端子３ａに接続されるようになっている。電圧印加端子３ａにはリファレンス及びプリチャージ電圧が供給されるようになっている。
【０１１６】
これにより、本実施の形態では、ｓｅ配線は、電圧印加端子３ａを介して入力された外部からのリファレンスをノードｓｅに供給するためのリファレンス配線として用いられ、ｓｏ配線は検査対象の画素からのデータをノードｓｏに供給するための検査配線として用いられる。即ち、本実施の形態では、１つの差動増幅器４ａによって、選択された１本のソース線に接続された画素の検査が可能であり、差増増幅器４ａは表示素子アレイ部２の列数ｎの４分の１の数だけ設けられる。
【０１１７】
プリチャージ及びリファレンス回路部１３は、各差動増幅器４ａに対応して夫々２つのトランジスタ３ｃｏ，３ｃｅを有する。トランジスタ３ｃｏはドレインが電圧印加端子３ａに接続され、ソースがｓｏ配線４ｇを介して差動増幅器４ａのノードｓｏに接続される。また、トランジスタ３ｃｅはドレインが電圧印加端子３ａに接続され、ソースがｓｅ配線４ｆを介して差動増幅器４ａのノードｓｅに接続される。
【０１１８】
トランジスタ３ｃｏ，３ｃｅのゲートは制御端子３ｂに接続されており、制御端子３ｂには、プリチャージ及びリファレンス制御信号が入力されるようになっている。ＨＩＧＨのプリチャージ及びリファレンス制御信号が制御端子３ｂを介してトランジスタ３ｃｏ，３ｃｅのゲートに印加されることで、トランジスタ３ｃｏ，３ｃｅはオンとなり、電圧印加端子３ａに供給されるリファレンス及びプリチャージ電圧を夫々配線４ｆ又は配線４ｇに供給するようになっている。
【０１１９】
即ち、図１２の例では、プリチャージ期間において、配線４ｇにプリチャージ電圧を供給し、配線４ｆにリファレンスを供給するようになっており、プリチャージ電圧とリファレンスとを共通の例えば中間電位に設定している。なお、プリチャージ電圧とリファレンスとを相互に異ならせてもよい。
【０１２０】
本実施の形態においても検査の全体の流れは図６のフローチャートと同様である。本実施の形態においても、第１の実施の形態と同様に、画素の検査結果、各列が正常であるか否かが判定される。す図５に示すテスト装置１５からの制御信号が素子基板１１Ｂの各端子に供給され、テスト装置１５は、各ソース線に現れた信号の状態に基づいて判定信号を生成する。
【０１２１】
本実施の形態においては、リファレンスは、外部から供給しており、画素に書込む必要はない。各画素には検査のための書き込みを行う。例えば、ＬＯＷ固定不良の検査を行うものとすると、素子アレイ部２の全ての走査線Ｇをオンして、全ての画素にＨＩＧＨを書き込む。なお、全画素にＨＩＧＨを書き込んで基板１Ｂの検査を行ってもよいが、一部の画素についてのみ検査を行うようにしてもよい。書き込み後、全ての走査線Ｇのゲートはオフにされる。
【０１２２】
なお、リファレンスを中間電位に設定し、検査対象画素にＬＯＷを書込むことによって、ＨＩＧＨ固定不良の検査を行うことができることは明らかである。すなわち、各画素にＬＯＷを書き込んだ場合には、第１の実施の形態と同様にＨＩＧＨ固定不良の検査が可能である。
【０１２３】
このように、本実施の形態において、各差動増幅器４ａは、外部から印加された中間電位であるリファレンスと、各ソース線Ｓの電位とを比較することで、比較結果によって画素の不良を判定する。なお、本実施の形態は、全画素について、２回の検査を行うだけで画素の良不良を確実に判定することができ、第１の実施の形態に比べて、検査時間を短縮することができる。他の効果は第１の実施の形態と同様である。
【０１２４】
本実施の形態においても、図１に示す素子基板１Ａ上の表示データ読み出し回路部４の各差動増幅器のトランジスタ形成領域の面積を広くなるように考慮して、複数のトランジスタ形成領域を構成し、配置している。
【０１２５】
図１３は、図１０における４本のソース線に係る４つのトランジスタ形成領域の配置構成を説明するための図である。
【０１２６】
より具体的には、図１３は、２次元マトリックスのソース線Ｓ１からＳ４に対して接続された差動増幅器４ａの４つのトランジスタの配置構成を示す。他のソース線Ｓ５等については、同様の構成であるため説明は省略する。また、図１３において、図１２のプリチャージ回路部１３及びイコライズ回路部８は、図１２の点線によりＰＥ２部として示した部分に含まれるので、図１３ではＰＥ２部として示して省略している。図１２のＰＥ２部の表示素子アレイ部２側のデータ線側を端子ｏｓで示している。さらに、トランジスタ２３ａ，２３ｂ，２３ｃ，２３ｄを含む部分は、ＴＲＧ１部として示して省略している。
【０１２７】
図１３では、図１２のＰＥ２部の差動増幅器４ａ側のデータ線のノードｓｏ側を端子ｉ１で示し、ノードｓｅ側を端子ｉ２で示している。端子ｏｓは選択されたデータ線に接続され、端子ｉ２はリファレンスに接続されている。端子ｉ１はノードｓｏに接続され、端子ｉ２はノードｓｅに接続されている。
【０１２８】
そして、第１の実施の形態と同様に、図４の２つのトランジスタＴｒ１，Ｔｒ２と、２つのトランジスタＴｒ３，Ｔｒ４が、それぞれ２次元マトリックスの行方向（Ｘ方向）、ここでは走査線方向に沿って形成され、２つのトランジスタＴｒ１，Ｔｒ３と、２つのトランジスタＴｒ２，Ｔｒ４が、それぞれ２次元マトリックスの列方向（Ｙ方向）、ここでは、信号線方向に沿って形成されている。なお、図１３において、各トランジスタは、ゲート部ＲＧと、ソース部ＲＳと、ドレイン部ＲＤとから構成される。
【０１２９】
従って、図１３に示すように、２次元マトリックスの行方向の４画素毎に差動増幅器４ａが１つ形成されているので、４本のソース線に対して１つの差動増幅器４ａを有することになる。別の見方をすると、３信号線ピッチ３×Ｌ”毎に、より厳密には信号線Ｓ１の右縁からＳ４の左縁までの長さＬ’（信号線ピッチＬ”の長さの３倍に信号線Ｓの幅を足した長さ）毎に差動増幅器４ａが１つ設けられている。その結果、各差動増幅器４ａにおける４つのトランジスタ形成領域のゲート長方向の長さＬは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、４つのトランジスタ間の特性のバラツキを小さくすることができる。さらに個々のトランジスタＴｒ１乃至Ｔｒ４の大きさも大きくなるため、駆動能力が高いトランジスタを形成することができる。
【０１３０】
なお、トランジスタの形成領域の長さＬはＬ’とほぼ同じか、やや長く設定してもよいし、Ｌ”以上Ｌ’以下であっても良い。
【０１３１】
なお、本実施の形態は、４本の信号線毎に対して、１つの差動増幅器を設けているが、信号線の少なくとも２ピッチ以上の長さに対して、１つの差動増幅器が設けられていればよい。すなわち、２本、あるいは３本の信号線毎に対して１つの差動増幅器を設けてもよく、さらに、５本以上の信号線毎に対して、１つの差動増幅器を設けてもよいことは言うまでもない。
【０１３２】
なお、上述した第１及び第２の実施の形態及び変形例における各差動増幅器４ａにおける４つのトランジスタの配置は、図１４あるいは図１５に示すような配置であってもよい。
【０１３３】
図１４は、各差動増幅器４ａにおける４つのトランジスタ形成領域の配置構成の他の例を説明するための図である。図１４は、４つのトランジスタを信号線の方向に沿って、言い換えると走査線の方向に直交する方向（Ｙ方向すなわち列方向）に沿って、形成した例を示す。図１４は、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４が、表示素子アレイ部２の２次元マトリックスの列方向に沿って並べて配置されており、かつ各トランジスタのゲート幅方向も、その列方向に対して平行である。逆に言うと、各トランジスタのゲート長方向は、走査線の方向（行方向）に対して平行である。なお、図１４においても、各トランジスタは、ゲート部ＲＧと、ソース部ＲＳと、ドレイン部ＲＤとから構成される。
【０１３４】
従って、図１４の場合も、２次元マトリックスの行方向の４画素毎に差動増幅器４ａが１つ形成されているので、４本のソース線に対して１つの差動増幅器４ａを有することになる。その結果、各差動増幅器４ａにおける４つのトランジスタ形成領域のゲート長方向の長さＬは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、４つのトランジスタ間の特性のバラツキを小さくすることができる。
【０１３５】
図１５は、各差動増幅器４ａにおける４つのトランジスタ形成領域の配置構成のさらに他の例を説明するための図である。図１５も、４つのトランジスタを信号線の方向に沿って、言い換えると走査線の方向に直交する方向（Ｙ方向すなわち列方向）に沿って、形成した例を示す。図１５は、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４が、表示素子アレイ部２の２次元マトリックスの列方向に沿って並べて配置されているが、各トランジスタのゲート幅方向は、走査線の方向（行方向）に対して平行である。逆に言うと、各トランジスタのゲート長方向は、信号線の方向（Ｙ方向すなわち列方向）に対して平行である。なお、図１５においても、各トランジスタは、ゲート部ＲＧと、ソース部ＲＳと、ドレイン部ＲＤとから構成される。
【０１３６】
従って、図１５の場合も、２次元マトリックスの行方向の４画素毎に差動増幅器４ａが１つ形成されているので、４本のソース線に対して１つの差動増幅器４ａを有することになる。その結果、各差動増幅器４ａにおける４つのトランジスタ形成領域の走査線方向の長さＬは、長くなるので、各トランジスタの形成領域の面積も広くすることになり、４つのトランジスタ間の特性のバラツキを小さくすることができる。
【０１３７】
図１４及び図１５においては、４つのトランジスタが、信号線の方向に沿って形成されているので、走査線方向の画素ピッチの制限を受けず、トランジスタ形成領域を信号線の方向に沿って、より広くすることができる。
【０１３８】
以上のように、上述した第１及び第２の実施の形態の電気光学装置用基板によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現することができる。
【０１３９】
さらに、上述した第１及び第２の実施の形態の電気光学装置用基板によれば、各差動増幅器に用いられる複数のトランジスタ形成領域の面積を広くすることができ、ひいては、複数のトランジスタ間の特性のバラツキを小さくすることができるので、素子基板の状態における検査精度を図ることができる。
【０１４０】
なお、上述した２つの実施の形態において説明した各トランジスタの構造は、図９等に示したものに限定されないことは言うまでもない。
【０１４１】
（第３の実施の形態）
次に、図１８乃至図２１を参照しながら、本発明の第２の発明に係る電気光学装置用基板を備える電気光学装置の実施形態を説明する。図１８は、本実施形態に係る液晶表示装置１１Ｃの電気的な接続構成を示すブロック図である。図１９は、本実施形態の液晶表示装置１１Ｃの主要部の平面図である。図２０は、図１９のＸ１−Ｘ１´断面図であり、図２１は、図１９のＸ２−Ｘ２´断面図である。尚、本実施形態では、第１及び第２実施形態に係る液晶表示装置と共通する部分に共通の参照符号を付し、詳細な説明を省略する。
【０１４２】
図１８において、液晶表示装置１１Ｃは、本発明の「増幅手段」の一例である差動増幅回路４ａ、走査線Ｇ１、・・・、Ｇｎ、走査線と互いに交差する、本発明の「信号線」の夫々一例である複数の信号線１１６、画素２ａ、配線４ｆ及び４ｇ、サンプリング回路１６、複数のビデオ信号線１００、及び接続配線１１７を備えている。
【０１４３】
サンプリング回路１６は、Ｘ−ドライバ回路５ａから出力されるサンプリング駆動信号Ｐ１、・・・、Ｐｍが供給される。Ｘ−ドライバ回路５ａは、イネーブル回路、シフトレジスタ回路等を含んでおり、互いに重ならないように整形されたサンプリング駆動信号Ｐｍを順次サンプリング回路１６に供給する。
【０１４４】
接続配線１１７は、マトリクス状に配列された画素２ａの列毎に設けられており、一つの差動増幅回路４ａに４本の接続配線１１７が割り当てられている。より具体的には、差動増幅回路４ａに電気的に接続された配線４ｆ及び４ｇの夫々に２本ずつ割り当てられており、後に詳細に説明するサンプリングスイッチ１６ａがオン状態に切り換られた状態で、トランスミッションゲート部２１が備えるトランジスタ２１ａｏ、２１ａｅ、２１ｂｏ及び２１ｂｅのオンオフが切り換られることによって選択された２本の接続配線１１７が配線４ｆ及び４ｇの夫々に導通する。
【０１４５】
サンプリング回路１６は、信号線１１６及び接続配線１１７に電気的に接続された複数のサンプリングスイッチ１６ａを備えている。本実施形態では、サンプリングスイッチ１６ａは、ＴＦＴであり、信号線１１６及び接続配線１１７の夫々４本を一組とする信号線群毎に４個ずつ設けられている。サンプリングスイッチ１６ａは、Ｘ−ドライバ回路５ａから供給されるサンプリング駆動信号Ｐｍによってオン状態に切り換えられる。
【０１４６】
ビデオ信号線１００は、４相にシリアル−パラレル変換された画像信号ＶＩＤ１、２、３及び４を接続配線１１７に供給する。尚、液晶表示装置１１Ｃの動作時、即ち画像を表示する際には、サンプリング駆動信号Ｐ１、・・・、Ｐｍに応じて、本発明の「信号線群」の夫々一例である各信号線群について、第（１）信号線群から始まって、第（ｋ）信号線群まで順次信号線群毎に４相の画像信号ＶＩＤ１、２、３及び４が供給される。
【０１４７】
液晶表示装置１１Ｃの検査時には、順次各信号線群に対応する４つのサンプリングスイッチ１６ａがオン状態に切り換えられた状態で、ＨＩＧＨレベルの検査信号あるいは中間レベルのリファレンス信号の供給が行われる。
【０１４８】
また、トランジスタ２１ａｏ、２１ａｅ、２１ｂｏ及び２１ｂｅのオンオフが切り換られることによって選択された２本の接続配線１１７の夫々が、配線４ｆ及び４ｇの夫々と導通する。
【０１４９】
画素２ａから読み出された第１電位信号及び第２電位信号の夫々を基にして差動増幅回路４ａから出力された出力電位信号は、サンプリングスイッチ１６ａがオンの状態で接続配線１１７を経てビデオ信号線１００に供給され、ビデオ信号線１００から外部接続端子を介して、例えば外部に設けられたテスト回路に供給される。
【０１５０】
テスト回路は、第１及び第２実施形態と同様に、画素２ａに供給された検査信号及びリファレンス信号と、出力電位信号の電位とを比較することによって画素２ａの良否を判定する。尚、リファレンス信号は画素２ａから出力されるものでなくてもよく、別途外部回路から差動増幅回路４ａに供給されてもよい。
【０１５１】
次に、図１９乃至図２１を参照しながら、差動増幅回路４ａ及びサンプリングスイッチ１６ａの具体的な構成を説明する。尚、以下では、説明を簡便にするために第（１）信号線群に対応するサンプリングスイッチ１６ａを中心に説明する。
【０１５２】
図１９において、差動増幅回路４ａは、本発明の「第１トランジスタ」の夫々一例である４つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４を備えている。４つのサンプリングスイッチ１６ａの夫々は、本発明の「第２トランジスタ」の夫々一例である４つのトランジスタＴｒ１１、１２、１３及び１４である。トランジスタＴｒ１１、１２、１３及び１４の夫々は、図２１に示すソース領域１１ｃ、ドレイン領域１１ｂ及びチャネル領域１１ａ´を有する半導体層１１ａ、ゲート絶縁膜４１及び絶縁膜４２を貫通するコンタクトホールＣＯＮ２を介してソース領域１１ｃ及びドレイン領域１１ｂに電気的に接続されたソース電極ｒｓ及びドレイン電極ｒｄ、並びにゲート絶縁膜４１を介してチャネル領域１１ａ´に重なるゲート電極ｒｇを備えている。トランジスタＴｒ１１、１２、１３及び１４上には絶縁膜４３が形成されている。４つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４の夫々も、サイズを除きトランジスタＴｒ１１、１２、１３及び１４と同様の構造を有している。Ｔｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４上には、絶縁膜４３を介して電源配線４４が形成されている。
【０１５３】
図１９に示すように、差動増幅回路４ａが備える一つのトランジスタのサイズは、サンプリングスイッチ１６ａを構成するトランジスタのサイズより大きい。より具体的には、図中各トランジスタのチャネル長方向に沿って、差動増幅回路４ａが備える一つのトランジスタに接続されるソース電極ＲＳのコンタクトホールとドレイン電極ＲＤのコンタクトホールとの間の距離である長さＡ１は、サンプリングスイッチ１６ａを構成するトランジスタＴｒ１１，Ｔｒ１２、Ｔｒ１３及びＴｒ１４の夫々に接続されるソース電極ｒｓのコンタクトホールとドレイン電極ｒｄのコンタクトホールとの間の距離である長さＡ２に比べて大きい。
【０１５４】
図２０及び図２１に示すように、例えばトランジスタＴｒ３及びＴｒ４の夫々の長さＡ１で規定されるＴＦＴ基板上の領域に、サンプリングスイッチ１６ａを構成するトランジスタが２個形成されている。
【０１５５】
したがって、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４のサイズ、即ちこれらトランジスタが備える半導体層の面積は、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３及びＴｒ１４が備える半導体層の面積より大きく形成することができる。
【０１５６】
よって、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４の半導体層における不純物濃度のばらつきを低減でき、素子特性にばらつきのないトランジスタからなる差動増幅回路を形成することが可能である。より具体的には、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４の半導体層の面積が大きいほど、半導体層に不純物をドープする際に生じる不純物濃度のばらつきが、トランジスタの半導体内、及び複数のトランジスタの半導体層相互において低減され、閾値電圧が揃った複数のトランジスタを基板上に形成できる。
【０１５７】
仮にトランジスタＴｒ１〜Ｔｒ４の閾値がばらつくと、差動増幅回路は正確に動作しないが、本発明のように形成した差動増幅回路では、トランジスタの閾値のばらつきがほとんどなく正常に動作することが可能となる。
【０１５８】
尚、本実施形態では、トランジスタのチャネル幅方向が信号線Ｓ１の延在方向である場合、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３及びＴｒ４のチャネル長方向の長さＡ１が、トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３及びＴｒ１４のチャネル長方向の長さＡ２より大きくすることでトランジスタの半導体層の面積を大きくすることを可能とした。
【０１５９】
なお、単に半導体層の面積を大きくするという観点からすれば、トランジスタのチャネル幅方向、つまり信号線Ｓ１の延在方向にトランジスタを拡大する手段も考えられるが、信号線Ｓ１の延在方向にトランジスタのサイズを大きくしようとすると、基板のサイズを大きくしなくてはならなくならいが、近年、電気光学装置が小型化されているため非常に困難である。
【０１６０】
さらに、上記３つの実施の形態では、電気光学装置用基板について、アクティブマトリックス型表示装置用基板を例にとって説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【０１６１】
また、本発明の第１又は第２の発明に係る電気光学装置用基板を用いた電気光学装置も本発明に含まれる。例えば、一対の基板間に液晶等の電気光学物質を挟持してなる電気光学装置であって、一対の基板の一方に本発明の電気光学装置用基板を用いたものである。
【０１６２】
なお、本発明はシリコン基板上を用いた液晶デバイスＬＣＯＳにも上述の実施形態と全く同じ手段で適用可能である。
【０１６３】
また、本発明は画素内にＳＲＡＭなどのメモリー素子を形成した各種電気光学装置において画素内のメモリーの検査用回路としても適用可能であり、上述したような効果を奏することができる。この場合適用可能な電気光学装置としては、液晶装置以外に有機ＥＬディスプレイ、プラズマディスプレイ、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、デジタルマイクロミラーデバイスなどを含む。
【０１６４】
また、上述の電気光学装置を用いた電子機器も本発明に含まれる。図１６及び図１７は、電子機器の例を示す図である。図１６は、１つの例に係るパーソナルコンピュータの外観図である。図１７は、１つの例に係る携帯電話の外観図である。図１６に示すように、電子機器としてのパーソナルコンピュータ１００の表示部１０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。図１７に示すように、電子機器として携帯電話２００の表示部２０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。他にも、電子機器としては、例えば、光源と該光源から出射された光を変調するライトバルブと、該ライトバルブにより変調された光を投射するための光学系を備えた、投射型表示装置である。さらに、電子機器としては、他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る表示パネルが適用可能なのは言うまでもない。
【産業上の利用可能性】
【０１６５】
本発明は、以上説明したTFTを含む液晶表示装置に限られことはなく、アクティブマトリックス駆動の表示装置に適用できるものである。
【図面の簡単な説明】
【０１６６】
【図１】本発明の第１の実施の形態の電気光学装置用基板の基板平面上の配置構成図である。
【図２】本発明の第１の実施の形態に係る電気光学装置用基板の回路図である。
【図３】第１の実施の形態に係わる画素の等価回路図である。
【図４】第１の実施の形態に係わる差動増幅器の回路図である。
【図５】第１の実施の形態に係わる検査システムの構成図である。
【図６】第１の実施の形態に係わる検査の流れの例を示すフローチャートである。
【図７】図６のステップＳＴ２の読み出し動作を説明するためのタイミングチャートである。
【図８】第１の実施の形態に係わる各画素に書き込まれる画素データの状態を示す図である。
【図９】第１の実施の形態に係わるトランジスタ形成領域の配置構成を説明するための図である。
【図１０】第１の実施の形態の変形例の電気光学装置用基板の回路図である。
【図１１】第１の実施の形態の変形例のトランジスタの配置構成を説明するための図である。
【図１２】本発明の第２の実施の形態に係わる電気光学装置用基板の回路図である。
【図１３】第２の実施の形態のトランジスタ形成領域の配置構成を説明するための図である。
【図１４】４つのトランジスタ形成領域の配置構成の他の例を説明するための図である。
【図１５】４つのトランジスタ形成領域の配置構成のさらに他の例を説明するための図である。
【図１６】本発明が適用される電子機器の例としてのパーソナルコンピュータの外観図である。
【図１７】本発明が適用される電子機器の例としての携帯電話の外観図である。
【図１８】第３実施形態に係る電気光学装置用基板を含む電気光学装置の主要なブロック図である。
【図１９】第３実施形態に係る電気光学装置用基板を含む電気光学装置の主要部の平面図である。
【図２０】図１９のＸ１−Ｘ１´断面図である。
【図２１】図１９のＸ２−Ｘ２´断面図である。
【符号の説明】
【０１６７】
１，１Ａ，１１Ｂ  素子基板、２  表示素子アレイ部、３  プリチャージ回路部、４  表示データ読み出し回路部、４ａ  差動増幅器、６，２１，２２  トランスミッションゲート部、７  ビデオ信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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