(57)【要約】【課題】従来のプローブカードでは、半導体デバイスに供給する電源品質が悪く、バーンイン品質を保てないという課題があった。また、ウェーハ中に電源ショートといった不良品半導体デバイスが存在すると、良品半導体デバイスへの電源供給が困難となりバーンインができなくなるという課題があった。【解決手段】第一の基板であるベース基板２１と、配線パターンと複数の容量素子２４と複数の遮断素子２５とを有する第二の基板であるビルドアップ基板２２と、ベース基板２１とビルドアップ基板２２との間に設けられた中間基材２６と、複数のバンプを有するバンプ付メンブレン２と、ビルドアップ基板２２とバンプとを電気的に接続する異方性導電部材であるＰＣＲ３とで構成されたことにより、電源品質を高め、不良品半導体デバイスに対する電源供給の個別遮断を可能とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一の基板と、配線パターンと複数の容量素子と複数の遮断素子とを有する第二の基板と、前記第一の基板と前記第二の基板との間に設けられた中間基材と、複数のバンプを有するバンプ付メンブレンと、前記第二の基板と前記バンプとを電気的に接続する異方性導電部材とで構成されたことを特徴とするプローブカード。
【請求項２】
遮断素子の第二の基板と接する側に第一の空間を設け、前記遮断素子の中間基材と接する側に第二の空間を設けたことを特徴とする請求項１記載のプローブカード。
【請求項３】
第一の基板の熱膨張係数が３．０×１０-6／℃から４．５×１０-6／℃であり、中間基材の弾性率が２０００ＭＰａ以上であることを特徴とする請求項１または２記載のプローブカード。
【請求項４】
第一の基板の熱膨張係数が３．０×１０-6／℃未満であり、中間基材の弾性率が１００ＭＰａ以上でかつ２０００ＭＰａ未満であることを特徴とする請求項１または２記載のプローブカード。
【請求項５】
第一の基板と、ウェーハ上にある複数の半導体デバイスに対応する配線パターンと前記複数の半導体デバイスのそれぞれに対応する容量素子と遮断素子とを有する第二の基板と、前記第一の基板と前記第二の基板との間に設けられた中間基材と、複数のバンプを有するバンプ付メンブレンと、前記第二の基板と前記バンプとを電気的に接続する異方性導電部材とで構成されたプローブカードの前記バンプを、前記複数の半導体デバイスの電極に接触させることを特徴とするプローブカードの使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの信頼性を高めるために行うバーンインによるスクリーニング処理を、ウェーハ状態にて一括で行うためのプローブカードおよびプローブカードの使用方法に関するものである。
【背景技術】
【０００２】
一般に、半導体デバイスの信頼性を高めるためのスクリーニング処理として、半導体デバイスに定格もしくは若干の過電圧の電源電圧を加えるとともに、各信号入力電極に実動作に近い信号を印加しながら、１２５℃程度の高温状態にして数時間バーンインするという処理が行われている。
【０００３】
従来、バーンインの実施は、パッケージされた半導体デバイスの状態にて行っていたが、最近のベアチップ、ＣＳＰといった半導体デバイスについては、ウェーハ状態での一括バーンインが提案されている。ウェーハ状態の半導体デバイスに対する一括バーンインを行うためには、ウェーハ上に形成された複数の半導体デバイスの引き出し電極であるボンディングパッドに対し同時に信号を印加する必要がある。通常、ウェーハ上には２００から１０００個の半導体デバイスが形成されており、各半導体デバイスには８０μｍ程度の微少サイズのボンディングパッドが２０から５０個程度配置されている。したがって、１ウェーハ当たり総数４０００から５００００点の電極に対し正確に信号を印加する必要があり、配線基板、複数のバンプを有するバンプ付メンブレン、配線基板とバンプとを電気的に接続する異方性導電部材であるＰＣＲ（Ｐｒｅｓｓｕｒｅ−ｓｅｎｓｉｔｉｖｅ  Ｃｏｎｄｕｃｔｉｖｅ  Ｒｕｂｂｅｒ）、の３つの部品により構成されているＴＰＳ（Ｔｈｒｅｅ  Ｐａｒｔｓ  Ｓｔｒｕｃｔｕｒｅ）プローブカードを使用する方法が提案されていた（例えば、非特許文献１参照）。
【０００４】
図５は、従来のＴＰＳプローブカードの概略構造を示す図である。
【０００５】
図５において、１はセラミックリングであり、２はセラミックリング１に貼り付けられたバンプ付メンブレンである。メンブレン上に形成されたバンプは、ウェーハ上に形成された半導体デバイスの電極であるボンディングパッドに接触して信号を印加する。３はＰＣＲであり、ボンディングパッドとバンプとを接触させる際のボンディングパッドとバンプの高さバラツキを吸収しながら信号を印加する役割を持っている。４は配線基板であり、ウェーハの熱膨張係数に近い熱膨張係数を持つ材質のガラス基板などを用い、基板のＰＣＲ３側の面にＰＣＲ３から伝えられる信号を外部に取り出したり、半導体デバイスに信号を印加したりするための配線パターンが施されている。
【０００６】
図６は、従来のＴＰＳプローブカードの詳細構造を示す図である。
【０００７】
図６において、５はガラス基板であり、ガラス基板５のＰＣＲ３側の面には銅パターン層とポリイミド層を交互に、例えば、４層重ねて配線パターンが形成されている。この配線パターンにはウェーハ上の半導体デバイスを動作させる信号を印加する配線パターンが含まれており、例えば、ＤＲＡＭの場合、アドレス信号、選択信号、制御信号、電源、接地の配線パターンが含まれ、例えば、ガラス基板５に最も近い第１層目には電源と選択信号の配線パターン、次の第２層目には接地の配線パターン、次の第３層目にはアドレス信号と制御信号の配線パターンと半導体デバイスからのデータ信号を取り出す配線パターン、次の第４層目にはバンプ付メンブレン２のバンプに対応する位置のＰＣＲ３の電極に接触するための電極が形成されている。６はガラス基板５に形成された配線パターンから信号を外部に取り出したり、信号を印加したりするための端子であり、７はＤＲＡＭが動作する際に発生するスパイク電流に伴って発生する電源ノイズを吸収するためのバイパスキャパシタである。
【０００８】
図７は、従来の配線基板によるＤＲＡＭの配線を示す回路図である。
【０００９】
図７において、８はウェーハ上に形成されたＤＲＡＭの一部であり、９は抵抗素子である。抵抗素子９は、ＤＲＡＭのアドレス信号端子Ａ０〜Ａ７、選択信号端子ＣＳ、制御信号端子ＲＡＳ、ＣＡＳ、ＷＥ、データ信号端子Ｄ０〜Ｄ３に直列に接続され、各端子に与えられる信号を保護する。具体的な抵抗素子９の抵抗値としては、アドレス信号端子と選択信号端子と制御信号端子との抵抗素子９として４００Ω、データ信号端子の抵抗素子９として５０Ωが用いられる。これらの抵抗素子９は薄膜抵抗を配線パターンと一体に形成することにより配線基板４に搭載することが可能である。
【００１０】
ＤＲＡＭのアドレス信号と制御信号とデータ信号との配線は、図７における縦方向の半導体デバイスに対し並列に接続されており、電源ＶＤＤと選択信号と接地ＶＳＳとの配線は図７における横方向の半導体デバイスに対し並列に接続されており、図６における配線基板４の周辺に配置された端子６である電源端子１０、選択信号端子１１、接地端子１２、アドレス信号端子１３、制御信号端子１４、データ信号端子１５まで引き出されている。このように、複数のＤＲＡＭが並列に接続されているが、ＤＲＡＭのアドレス信号などが半導体デバイス内で不良品となり、ＤＲＡＭの入力部にて信号が、接地、電源もしくは他の信号に接触しても抵抗素子９があるためアドレス信号線の信号には影響を与えないため、結果として、その半導体デバイスの動作が異常になるのみで他の半導体デバイスの動作は正常に行われる。しかし、ＤＲＡＭの内部などで電源が、接地もしくは他の信号に接触するなどして電源ショートの不良品半導体デバイスが存在すると、電源が並列に接続されているブロック全体に影響がおよんでしまう。
【００１１】
また、バイパスキャパシタ７は、ＤＲＡＭが動作する時生ずるスパイク電流に伴い発生する電源ノイズを吸収する役割を持つが、図６に示すように、端子６の近くである配線基板４の周縁にしか配置できないため、ウェーハ中央の半導体デバイスに対しては、電源や接地線の距離が長くなり、急峻な電源ノイズが発生してしまい動作状態に影響を与えることが多く発生していた（例えば、特許文献１、特許文献２参照）。
【００１２】
図８は、従来のプローブカードをウェーハにコンタクトさせた状態を示す図である。
【００１３】
図８において、１６はバーンインを行う対象であるウェーハであり、１７はウェーハ１６を載置するウェーハトレイであり、ウェーハトレイ１７はアルミなどにより作製されており、ウェーハトレイ１７の周縁にはシールリング１８が設けられている。プローブカードとウェーハトレイ１７との間にウェーハ１６を挟み込むことによりバンプ付メンブレン２をウェーハ１６に接触させてコンタクトする。１９は真空バルブであり、プローブカードとウェーハトレイ１７との間はシールリング１８により密封されており、真空バルブ１９を介して真空ポンプによりプローブカードとウェーハトレイ１７との間を減圧し、コンタクトに必要な圧力を印加している（例えば、特許文献３参照）。
【００１４】
次に、従来のプローブカードとウェーハ１６とをコンタクトさせる方法について説明する。従来、プローブカードとウェーハ１６とを位置を合わせて接続するには専用のアライメント装置を用いる。アライメント装置は、プローブカードの位置を認識する認識手段と、ウェーハ１６の位置を認識する認識手段と、ウェーハ１６を移動するＸＹテーブルと、真空ポンプとを備えている。アライメント装置では、図８において、ウェーハトレイ１７の上に置かれたウェーハ１６とプローブカードとをわずかな距離をおいて正対させる。その後、ウェーハ１６のボンディングパッドの位置を認識することによりウェーハ１６全体の位置を測定し、プローブカードのバンプ位置を認識することによりプローブカード全体の位置を測定する。その後、ウェーハ１６全体の位置およびプローブカード全体の位置よりウェーハ１６とプローブカードの位置を合わせた後、ウェーハ１６とプローブカードを近接させ、シールリング１８がプローブカードに接触するようにする。その後、真空バルブ１９を介して真空ポンプにより、プローブカードとシールリング１８とウェーハトレイ１７とによって囲まれた空間内を減圧することにより、プローブカードとウェーハトレイ１７とは強く引き寄せられ、確実なコンタクトが行われていた。
【非特許文献１】日経マイクロデバイス  １９９７年７月号  Ｐ１２６
【特許文献１】特許第３１０８３９８号公報
【特許文献２】特許第２９２２４８６号公報
【特許文献３】特許第２９２５９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記に示したような従来のプローブカードでは、バイパスキャパシタをプローブカードの周縁にしか配置できないため、半導体デバイスに供給する電源品質が悪く、バーンイン品質を保てないという課題があった。
【００１６】
また、ウェーハ中に電源ショートといった不良品半導体デバイスが存在すると、不良品半導体デバイスの電源と並列に接続されている良品半導体デバイスへの電源供給が困難となりバーンインができなくなるため、不良品半導体デバイスとプローブカードとの接続を遮断するために不良品半導体デバイスの電極を被覆する等の処理工程が必要になり、工程が多くなるという課題があった。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明は、第一の基板と、配線パターンと複数の容量素子と複数の遮断素子とを有する第二の基板と、前記第一の基板と前記第二の基板との間に設けられた中間基材と、複数のバンプを有するバンプ付メンブレンと、前記第二の基板と前記バンプとを電気的に接続する異方性導電部材とで構成されたことにより、電源品質を高め、不良品半導体デバイスに対する電源供給の個別遮断を可能とする。
【発明の効果】
【００１８】
本発明によれば、ウェーハ上に形成されている各半導体デバイスの電源に対して、それぞれバイパスキャパシタが設けられているため、各半導体デバイスにノイズ成分が少なく、品質の良い電源を供給することが可能となる。
【００１９】
また、ウェーハ上に形成されている各半導体デバイスの電源に対して、それぞれ遮断素子を設けているため、不良品半導体デバイスが存在する場合に、電源電流が多く流れると遮断素子が発熱して抵抗値が上昇し、電源電流を制限することにより、他の半導体デバイスへの影響を排除してバーンインを可能とするとともに、ウェーハおよびプローブカードの損傷を回避することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態について、図１から図４を用いて説明する。本発明の実施の形態を説明する図において、従来の技術を説明する図と同一物には同一番号を付し詳細な説明を省略する。
【００２１】
図１は、本発明の実施の形態におけるＴＰＳプローブカードの詳細構造を示す図である。
【００２２】
図１において、２０は配線基板であり、配線基板２０の構造が、従来のＴＰＳプローブカードと異なっている。２１は第一の基板であるベース基板であり、ガラスやムライトなどウェーハの熱膨張係数に近い熱膨張係数を持つ材料により形成され、配線基板２０全体の剛性を保つとともに熱膨張によるプローブカードの伸縮を決定している。ベース基板２１のＰＣＲ３側の面にはアラミド繊維基板と銅泊を、例えば、４層順次積み上げて配線パターンが形成されている第二の基板であるビルドアップ基板２２が取り付けられている。ビルドアップ基板２２のベース基板２１側には、抵抗素子２３と容量素子２４と遮断素子２５が搭載されている。ビルドアップ基板２２の配線パターンにはウェーハ上の半導体デバイスを動作させる信号を印加する配線パターンが含まれており、例えば、ＤＲＡＭの場合、アドレス信号、選択信号、制御信号、電源、接地の配線パターンが含まれ、例えば、ベース基板２１に最も近い第１層目には電源と選択信号の配線パターン、次の第２層目には接地の配線パターン、次の第３層目にはアドレス信号と制御信号の配線パターンと半導体デバイスからのデータ信号を取り出す配線パターン、次の第４層目にはバンプ付メンブレン２のバンプに対応する位置のＰＣＲ３の電極に接触するための電極が形成されている。２６は抵抗素子２３と容量素子２４と遮断素子２５とを覆うとともに、ベース基板２１とビルドアップ基板２２を貼り合せるための中間基材である。本発明の実施の形態においては、ウェーハと同等の熱膨張率を持つベース基板２１に熱膨張率の異なるビルドアップ基板２２を取り付けているが、ビルドアップ基板２２にもウェーハと同等の熱膨張率を持たせるようにしなければならないため、中間基材２６に適切な素材を用いなければならない。すなわち、ベース基板２１の熱膨張による寸法変化をそのままビルドアップ基板２２に伝えるためには、２０００ＭＰａ以上の弾性率を確保しなければならないため、中間基材２６にはシリカ含有量の高いエポキシを素材とするコンポジット基板などを用いることが好ましい。
【００２３】
抵抗素子２３と容量素子２４と遮断素子２５を搭載する目的はバーンインの対象となる半導体デバイスが不良品であった場合に、その影響を最小限とするとともにバーンインの電源品質を高めることにある。
【００２４】
図２は、本発明の実施の形態における配線基板によるＤＲＡＭの配線を示す回路図である。
【００２５】
図２において、８はウェーハ上に形成されたＤＲＡＭの一部であり、２３は抵抗素子である。抵抗素子２３は、ＤＲＡＭのアドレス信号端子Ａ０〜Ａ７、選択信号端子ＣＳ、制御信号端子ＲＡＳ、ＣＡＳ、ＷＥ、データ信号端子Ｄ０〜Ｄ３に直列に接続され、各端子に与えられる信号を保護する。具体的な抵抗素子２３の抵抗値としては、アドレス信号端子と選択信号端子と制御信号端子との抵抗素子２３として４００Ω、データ信号端子の抵抗素子２３として５０Ωが用いられる。
【００２６】
ＤＲＡＭのアドレス信号と制御信号とデータ信号との配線は、図２における縦方向の半導体デバイスに対し並列に接続されており、電源ＶＤＤと選択信号と接地ＶＳＳとの配線は図２における横方向の半導体デバイスに対し並列に接続されており、図１における配線基板２０の周辺に配置された端子６である電源端子１０、選択信号端子１１、接地端子１２、アドレス信号端子１３、制御信号端子１４、データ信号端子１５まで引き出されている。このように、複数のＤＲＡＭが並列に接続されているが、ＤＲＡＭのアドレス信号などが半導体デバイス内で不良品となり、ＤＲＡＭの入力部にて信号が、接地、電源もしくは他の信号に接触しても抵抗素子２３があるためアドレス信号線の信号には影響を与えないため、結果として、その半導体デバイスの動作が異常になるのみで他の半導体デバイスの動作は正常に行われる。
【００２７】
また、図２において、２４は容量素子であり各ＤＲＡＭの電源電極ＶＤＤと接地電極ＶＳＳの間に挿入されており、ＤＲＡＭを動作させる瞬間に発生するに急峻な電流変化に伴い発生する電源ノイズを吸収して電源品質を高める役割を持つ。２５は遮断素子であり、チタン酸バリウムに微量の希土類を添加して焼結させたセラミックス等、一般的に正特性サーミスタと呼ばれるものを用いる。
【００２８】
図３は、本発明の実施の形態における遮断素子の温度−抵抗特性を示す図である。
【００２９】
図３に示すような熱抵抗が１５０℃／Ｗの温度−抵抗特性を有する遮断素子２５を搭載した場合、正常に動作するＤＲＡＭでは、４Ｖの電源電圧にて５０ｍＡ程度の電源電流が流れ、１２５℃のバーンイン温度での遮断素子２５の抵抗値は１０Ω程度であるため、遮断素子２５にて消費する電力は、１０Ω×５０ｍＡ×５０ｍＡ＝２５ｍＷである。したがって、この時の温度上昇は、２５ｍＷ×１５０℃／Ｗ＝３．７５℃であり、遮断素子２５の温度は１２８．７５℃となり、抵抗値も１０Ω程度から大きく変化しないため、供給される電源電圧４Ｖに近い電源電圧がＤＲＡＭに印加される。一方、電源電極が接地電極にショート状態のような不良品のＤＲＡＭでは、一瞬４００ｍＡといった過大な電流が流れ、１２５℃のバーンイン温度での遮断素子２５の抵抗値１０Ω程度であるため、遮断素子２５にて消費する電力は、１０Ω×４００ｍＡ×４００ｍＡ＝１．６Ｗである。したがって、この時の温度上昇は、１．６Ｗ×１５０℃／Ｗ＝２４０℃であり、遮断素子２５の温度は１２５℃から急上昇することになる。しかしながら、遮断素子２５のキュリー温度である１４０℃を超えると、図３に示すように急激に抵抗値が上昇するため電流値は低減し、最終的に電源電流４８ｍＡ、消費電力１９５ｍＷによる温度上昇２９．３℃、抵抗値８２Ωにてバランスし安定する。このように遮断素子２５の働きにより、半導体デバイスの短絡時にも４８ｍＡ程度の半導体デバイス、ＰＣＲ３両者を損傷しない電源電流値に収めることが可能となり、更に継続して他の半導体デバイスへの電源供給をすることが可能となる。
【００３０】
図４は、本発明の実施の形態における遮断素子の搭載方法の一例を示す図である。
【００３１】
図４において、２７は遮断素子２５のビルドアップ基板２２と接する側に設けられた第一の空間であり、２８は遮断素子２５の中間基材２６と接する側に設けられた第二の空間である。遮断素子２５の周囲に第一の空間２７および第二の空間２８を設けることにより、遮断素子２５周辺の熱抵抗を高めることが可能となり、例えば、熱抵抗が１５０℃／Ｗという値を実現することが可能となる。このような構成にすることにより、例えば、正常に動作するＤＲＡＭにおいては５０ｍＡ程度の電源電流での消費電力２５ｍＷによる温度上昇を３．７５℃と低く、電源電流が多く流れる不良品のＤＲＡＭでは４８ｍＡの電源電流にて消費電力１９５ｍＷによる温度上昇２９．３℃にて抵抗値８２Ωを維持して安定させることが可能となる。また、半導体デバイスの短絡時にも、４８ｍＡの電流に収まるため半導体デバイスやＰＣＲ３を損傷することなく電源も他の半導体デバイスに供給を継続することが可能となる。
【００３２】
以上のように、本発明の実施の形態によれば、ウェーハ上に形成されている各半導体デバイスの電源に対して、それぞれ容量素子２４が設けられているため、各半導体デバイスにノイズ成分が少なく、品質の良い電源を供給することが可能となる。
【００３３】
また、ウェーハ上に形成されている各半導体デバイスの電源に対して、それぞれ遮断素子２５を設けているため、不良品半導体デバイスが存在する場合に、電源電流が多く流れると遮断素子２５が発熱して抵抗値が上昇し、電源電流を制限することにより、他の半導体デバイスへの影響を排除してバーンインを可能とするとともに、ウェーハおよびプローブカードの損傷を回避することが可能となる。
【００３４】
なお、本発明の実施の形態においては、熱膨張係数が３．０×１０-6／℃から４．５×１０-6／℃の範囲のガラスやムライトなどウェーハの熱膨張係数に近い熱膨張係数を持つ材料により形成されたベース基板２１を用い、中間基材２６に２０００ＭＰａ以上の弾性率を有する材料で説明を行ったが、ベース基板２１に熱膨張係数が３．０×１０-6／℃未満の石英ガラスなどウェーハの熱膨張係数より熱膨張係数が低い材料を用いた場合、中間基材２６には、シリカの混入度合いを低めたエポキシを素材とするコンポジット基板のような、１００ＭＰａ以上でかつ２０００ＭＰａ未満の弾性率を有する材料を用いることが好ましい。すなわち、ウェーハの熱膨張係数より低い熱膨張係数を持つ石英ガラスのようなベース基板２１に熱膨張率の高いビルドアップ基板２２が取り付けられている場合、中間基材２６の弾性率を１００ＭＰａ以上でかつ２０００ＭＰａ未満とすることにより、ビルドアップ基板２２に対しウェーハと同等の熱膨張率を持たせることが可能となる。ベース基板２１の熱膨張係数が３．０×１０-6／℃から４．５×１０-6／℃の範囲の場合、中間基材２６の弾性率が２０００ＭＰａ未満であると、プローブカード全体の熱膨張がウェーハの熱膨張より大きく、プローブカードのバンプとウェーハ上に形成されている半導体デバイスの電極とのコンタクトが不安定になってしまう。また、ベース基板２１の熱膨張係数が３．０×１０-6／℃未満の場合、中間基材２６の弾性率が１００ＭＰａ未満であると、プローブカード全体の熱膨張がウェーハの熱膨張より大きく、プローブカードのバンプとウェーハ上に形成されている半導体デバイスの電極とのコンタクトが不安定になってしまい、２０００ＭＰａ以上であると、プローブカード全体の熱膨張が小さく、ウェーハの熱膨張に追従できず、プローブカードのバンプとウェーハ上に形成されている半導体デバイスの電極とのコンタクトが不安定になってしまう。さらに、ベース基板２１の熱膨張係数が４．５×１０-6／℃を超えると、プローブカード全体の熱膨張がウェーハの熱膨張より大きく、中間基材２６の弾性率で吸収できず、プローブカードのバンプとウェーハ上に形成されている半導体デバイスの電極とのコンタクトが不安定になってしまう。
【００３５】
また、本発明の実施の形態においては、ビルドアップ基板２２にチップ抵抗、チップキャパシタを搭載する方法にて説明を行ったが、薄膜抵抗および焦電方式のシートキャパシタを印刷して形成するようにしてもよい。
【産業上の利用可能性】
【００３６】
本発明のプローブカードは、ウェーハ状態での半導体デバイスのバーンインをより高品質に実施することが可能であり、ウェーハチップ状態での品質保証された半導体デバイスの出荷が可能となるため、半導体デバイスの製造工程に適用できる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態におけるＴＰＳプローブカードの詳細構造を示す図
【図２】本発明の実施の形態における配線基板によるＤＲＡＭの配線を示す回路図
【図３】本発明の実施の形態における遮断素子の温度−抵抗特性を示す図
【図４】本発明の実施の形態における遮断素子の搭載方法の一例を示す図
【図５】従来のＴＰＳプローブカードの概略構造を示す図
【図６】従来のＴＰＳプローブカードの詳細構造を示す図
【図７】従来の配線基板によるＤＲＡＭの配線を示す回路図
【図８】従来のプローブカードをウェーハにコンタクトさせた状態を示す図
【符号の説明】
【００３８】
１    セラミックリング
２    バンプ付メンブレン
３    ＰＣＲ
６    端子
２０  配線基板
２１  ベース基板
２２  ビルドアップ基板
２３  抵抗素子
２４  容量素子
２５  遮断素子
２６  中間基材
【図１】
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【図２】
2006064507.tif 000004
【図３】
2006064507.tif 000005
【図４】
2006064507.tif 000006
【図５】
2006064507.tif 000007
【図６】
2006064507.tif 000008
【図７】
2006064507.tif 000009
【図８】
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