(57)【要約】【課題】キャリア移動度に優れたＩｎＧａＡｓをベース層等に用いることで高速動作を維持しつつも、電流利得が大きく、しかも基板の大口径化が達成可能なＤ−ＨＢＴ構造の半導体装置を提供する。【解決手段】Ｉｎ組成が５３％よりも小さい組成を持つＩｎＧａＡｓからなるベース層６と、ベース層６と格子定数が等しくなるようなＩｎ組成を有するＩｎＧａＰからなりベース層６を狭持する状態で設けられたエミッタ層８およびコレクタ層４とを備えたことを特徴としている。【選択図】図１
2006210452.tif 000002
【特許請求の範囲】
【請求項１】
Ｉｎ組成が５３％よりも小さい組成を持つＩｎＧａＡｓからなるベース層と、
前記ベース層と格子定数が等しくなるようなＩｎ組成を有するＩｎＧａＰからなり、当該ベース層を狭持する状態で設けられたエミッタ層およびコレクタ層とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ベース層とコレクタ層との間、および前記ベース層とエミッタ層との間の少なくとも一方に、当該ベース層−エミッタ層間の伝導帯不連続を解消するようにＡｓの濃度とＰの濃度とにより組成変調されたＩｎＧａＡｓＰからなるグレーディッド層を設けた
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記グレーディッド層は、前記ベース層と格子定数が等しく保たれた状態で組成変調されている
ことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記コレクタ層および前記エミッタ層の少なくとも一方と、前記グレーディッド層との間に、隣接する当該コレクタ層またはエミッタ層よりも不純物を高濃度にドーピングしてなるＩｎＧａＰ層が狭持されている
ことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記グレーディッド層は、その膜厚方向に連続的に組成変調されている
ことを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記グレーディッド層は、その膜厚方向に段階的に組成変調されている
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記コレクタ層、ベース層、およびエミッタ層の積層体が、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、またはＩｎＧａＰからなる基板上に形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記基板と前記積層体との間に、それぞれ格子定数が異なる当該基板−積層体間を格子整合させるためのバッファ層が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にはダブルへテロ接合バイポーラトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
高出力、高耐圧の増幅素子として、ダブルヘテロ接合バイポーラトランジスタ（Ｄ−ＨＢＴ）が利用されている。なかでもＩｎＰ基板上に格子整合するように作製されるＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴは、バンドギャップが大きくかつ高電界域でのキャリア移動度の大きいＩｎＰをエミッタ・コレクタ層に用い、かつキャリア移動度がＧａＡｓに比べて大きいＩｎＧａＡｓをベース層等に用いることで、ＧａＡｓ基板上に格子整合するように作製されるＧａＡｓ／ＩｎＧａＰ系Ｄ−ＨＢＴもしくはＧａＡｓ／ＡｌＧａＡｓ系Ｄ−ＨＢＴに比べて高速動作および耐圧に優れており高性能化が期待できる。
【０００３】
通常、このような構成のＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴにおけるベース層（ＩｎＧａＡｓ）のＩｎ組成は、ＩｎＰ基板に格子整合する５３％程度となっている。この時、エミッタ層−ベース層間あるいはベース層−コレクタ層間の伝導帯不連続のために、それぞれの界面にスパイク状のエネルギー障壁が生じてしまう。この障壁がエミッタ層−ベース層界面に存在することにより、コレクタ電流-電圧特性におけるオフセット電圧の発生、立ち上がり電流の急峻さが失われる原因となっている。またスパイク状の障壁がベース層−コレクタ層界面に存在することにより、コレクタ電流が制限され、大出力時における消費電力の増加につながってしまう。
【０００４】
そこで、エミッタ層−ベース層間、ベース層−コレクタ層間の伝導帯不連続を解消し、スパイク状の障壁をなくす方法として、エミッタ層−ベース層間、およびベース層−コレクタ層間に、伝導帯を連続的に接続するための遷移層を挿入することが行なわれている。図９には、このようなＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴの断面構成図を示す。この図に示すように、ＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴは、ＩｎＰ基板１０１上に、ＩｎＰサブコレクタ層１０２、ＩｎＰコレクタ層１０３、ＩｎＧａＡｓベース層１０４がこの順に積層されている。そして、このＩｎＧａＡｓベース層１０４の上部に、上記の遷移層２０１を介して、ＩｎＰエミッタ層１０５およびＩｎＧａＡｓコンタクト層１０６をこの順に積層させるのである。
【０００５】
この場合、遷移層２０１としては、ＩｎＧａＡｓ及びＩｎＡｌＡｓの交互層、またはＩｎＧａＡｌＡｓ漸変組成層等のグレーディング構造が用いられる。また、エミッタ層１０５とこの遷移層２０１との間に、さらにドーパント原子のシート状挿入物を含む構成であっても良い（下記特許文献１参照）。
【０００６】
また以上の他にも、動作速度向上やオフセット電圧の低減を図ることを目的として、コレクタ層のベース層と接する部分を、擬似的に伝導帯を滑らかに接続することが可能なＩｎＰとＩｎＧａＡｓの超格子構造によって構成することも考えられている（下記特許文献２参照）。
【０００７】
【特許文献１】特開平２００４−８８１０７号公報
【特許文献２】特開平４−２５１９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、上述したようなＩｎＰ基板に格子整合するＩｎＧａＡｓ/ＩｎＰ系Ｄ−ＨＢＴにおいては、ベース層（ＩｎＧａＡｓ）のＩｎ組成は５３％程度であり、このようなＩｎ組成のＩｎＧａＡｓのＡｕｇｅｒ再結合係数は７×１０-29ｃｍ6／sである。これは、ＧａＡｓのＡｕｇｅｒ再結合係数（１×１０-30ｃｍ6／ｓ）に比べて大きい。そのため高濃度にドーピングされたＩｎＧａＡｓベース層での再結合確率は、ＧａＡｓベース層での再結合確率よりも大きい。
【０００９】
したがって、ＩｎＧａＡｓをベース層に用いたＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴは、ＧａＡｓをベース層に用いたＧａＡｓ／ＩｎＧａＰ系Ｄ−ＨＢＴもしくはＧａＡｓ／ＡｌＧａＡｓ系Ｄ−ＨＢＴと比較して、電流利得が小さいと言った問題がある。
【００１０】
さらに、ＩｎＰ基板に格子整合するＩｎＧａＡｓ/ＩｎＰ系Ｄ−ＨＢＴにおいては、ＩｎＰ基板の大口径化がＧａＡｓ基板ほどには進んでおらず、ＧａＡｓ基板を用いたＧａＡｓ／ＩｎＧａＰ系Ｄ−ＨＢＴと比較して素子コストが高いものとなっている。尚、これを解決するために、ＧａＡｓ基板上にメタモルフィックバッファ層を形成し、このバッファ層を介してＧａＡｓ基板上にＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴを形成する構成も考えられている。しかしながら、ＧａＡｓ基板上に、ＩｎＰ基板と格子整合するようなＩｎＧａＡｓ／ＩｎＰ系の材料層を形成する場合、格子定数の大きな違いにより成長時に多数の結晶欠陥が発生してしまい、その上に形成される素子の歩留まりや信頼性を大きく低下させてしまうという問題がある。
【００１１】
そこで本発明は、キャリア移動度に優れたＩｎＧａＡｓをベース層等に用いることで高速動作を維持しつつも、大きな電流利得を得ることが可能で、しかも基板の大口径化に適するＤ−ＨＢＴ構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明の半導体装置は、Ｉｎ組成が５３％よりも小さい組成を持つＩｎＧａＡｓからなるベース層を備えている。そしてこのベース層は、当該ベース層と格子定数が等しくなるようなＩｎ組成を有するＩｎＧａＰからなるエミッタ層およびコレクタ層との間に狭持された構成となっている。また、ベース層とコレクタ層との間、およびベース層とエミッタ層との間の少なくとも一方には、これらの層間の伝導帯不連続を解消するようにＡｓの濃度とＰの濃度とにより組成変調されたＩｎＧａＡｓＰからなるグレーディッド層を設けた構成であることが好ましい。
【００１３】
このような構成の半導体装置では、Ｉｎ組成が５３％よりも小さいＩｎＧａＡｓからなるベース層を用いている。つまり、通常のＩｎＰ系Ｄ−ＨＢＴのベース層は、ＩｎＰ基板に格子整合するようにＩｎ組成５３％のＩｎＧａＡｓを用いている。しかしながら、本発明においては、これよりもＩｎ組成が５３％よりも小さいＩｎＧａＡｓからなるベース層を用いているのである。そして、このようなＩｎ組成のベース層を実現するために、このベース層を狭持するコレクタ層およびエミッタ層を、ＩｎＧａＰからなるものとし、これによりコレクタ層およびエミッタ層の格子定数をベース層と等しくしている。
【００１４】
ここで、ベース層を構成するＩｎＧａＡｓにおいては、Ｉｎ組成を減少させるに従い、そのＡｕｇｅｒ再結合係数が、ＧａＡｓにおけるＡｕｇｅｒ再結合係数に近づく。従って上述したように、ベース層のＩｎ組成を５３％よりも小さくすることにより、従来のＩｎＰ基板上に設けられるＩｎＰ系Ｄ−ＨＢＴよりも、ベース層での再結合確率を減少させ、素子の電流利得を増大させることができる。また、ＧａＡｓからなるベース層を用いたＤ−ＨＢＴと比較して、キャリア移動度を大きい値に維持することもできる。
【００１５】
また、コレクタ層およびエミッタ層も、ベース層と格子定数が等しくなるようなＩｎ組成を有するＩｎＧａＰからなる。このため、Ｉｎ組成５３％のＩｎＧａＡｓからなるベース層を用いた場合と比較して、基板上に形成される成長層（すなわちコレクタ層、ベース層、エミッタ層）の格子定数が、ＧａＡｓ基板やＩｎＧａＡｓ基板の格子定数に近くなる。つまり、ＩｎＰ基板と比較して大口径化が進んでいるＧａＡｓ基板と、これらの成長層との格子定数不整合度合いが小さくなるのである。したがって、大口径化が達成されているＧａＡｓ基板等の上に、結晶欠陥の発生が抑えられた良質な結晶構造の成長層を作製することができるようになる。
【発明の効果】
【００１６】
以上説明したように本発明の半導体装置によれば、Ｉｎ組成が５３％よりも小さい組成を持つＩｎＧａＡｓからなるベース層を用い、これと格子定数が等しいコレクタ層およびエミッタ層を設けることにより、従来のＩｎＰ基板上に設けられるＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴとの比較において、高速動作を維持しつつも、電流利得を増大でき、しかも大口径化が達成された基板を用いることで、コストの低減を図ることも可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の半導体装置の構成を図面に基づいて詳細に説明する。
【００１８】
＜第１実施形態＞
図１は、第１実施形態の半導体装置の構成を示す断面構成図である。尚、断面図の右枠には、各層の組成の一例を示している。
【００１９】
この図に示す半導体装置は、いわゆるＤ−ＨＢＴであり、基板１と、その上部に順次エピタキシャル成長させた各層の積層体とで構成されている。すなわち、基板１上には、下層から順に、バッファ層２、サブコレクタ層３、コレクタ層４、第１グレーディッド層５、ベース層６、第２グレーディッド層７、エミッタ層８、第１コンタクト層９、第２コンタクト層１０が積層されている。
【００２０】
先ず、このような積層体が形成される基板１は、ＧａＡｓ基板、ＩｎＰ基板（Ｉｎ組成５３％）、ＩｎＧａＡｓ基板、またはＩｎＧａＰ基板等が好適に用いられる。このうち、ＩｎＧａＡｓ基板は、Ｉｎ組成を０％より多く５３％未満とすることにより、ＧａＡｓ基板とＩｎＰ基板の間の格子定数を有するものとする。また、ＩｎＧａＰ基板は、Ｉｎ組成を４９％より多く１００％未満とすることにより、ＧａＡｓ基板とＩｎＰ基板の間の格子定数を有するものとする。ここでは、一例としてＧａＡｓ基板を用いることとする。
【００２１】
そして、このような基板１上に設けられたバッファ層２は、基板１と、この上部にエピタキシャル成長によって積層されるサブコレクタ層３〜第２コンタクト層１０との間の格子整合を図るための層である。このバッファ層２を設けることにより、上述した材料からなる基板１上に、この基板１とは異なる格子定数を有する各層３〜１０を、結晶欠陥を抑えてエピタキシャル成長させることを可能としている。
【００２２】
このようなバッファ層２は、例えば、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、またはＩｎＧａＰ等を用い、基板１側からサブコレクタ層３側に向けて組成変化させたグレーディング構造で構成され、基板１の材料組成及び格子定数と、その上部に形成される各層３〜１０の材料組成および格子定数とによって、適切な構成（組成変化）が設定されることとする。
【００２３】
そして以上のようなバッファ層２を介して基板１上に積層されるサブコレクタ層３〜第２コンタクト層１０は、ベース層６と等しい格子定数を有するように格子整合された層として構成されている。そこで、以下においては、先ずベース層６の構成を説明し、その後サブコレクタ層３，コレクタ層４、エミッタ層８，第１コンタクト層９，第２コンタクト層１０、第１グレーディッド層４，第２グレーディッド層７の順に各層の構成を説明する。
【００２４】
先ずベース層６は、Ｉｎ組成が０％よりも大きく、５３％よりも小さい組成を持つｐ型のＩｎＧａＡｓからなる。このようなＩｎＧａＡｓからなるベース層６のＩｎ組成は、この半導体装置（Ｄ−ＨＢＴ）に要求される高速動作性能と電流利得とによって決められる。すなわち、Ｉｎ組成を大きくすることでより高速化され、Ｉｎ組成を小さくすることでより電流利得が増大されるのであり、これらの関係はトレードオフとなっている。ここでは、高速動作性能と電流利得の両方を得たいため、ベース層６のＩｎ組成は３０％〜４０％であることが好ましい。
【００２５】
この場合、具体的な一例としては、Ｉｎ組成が４０％で、ＧａＡｓとＩｎＰとの間の格子定数を持つｐ型のＩｎＧａＡｓをベース層６とし、その膜厚を２０ｎｍ〜１００ｎｍ、例えば７５ｎｍの膜厚に設定する。また、ｐ型不純物としては、例えばＣ（炭素）が用いられ、その濃度は５×１０18ｃｍ-3から４×１０19ｃｍ-3、例えば２×１０19ｃｍ-3とする。
【００２６】
以上のようにベース層６の構成が設定された上で、他の各層は、次のような構成となっている。
【００２７】
すなわち、バッファ層２上のサブコレクタ層３は、ベース層６と等しい格子定数を持つｎ型のＩｎＧａＡｓからなる。つまり、このサブコレクタ層３は、ベース層６と同様のＩｎ組成のＩｎＧａＡＳにｎ型不純物をドーピングしてなる。このためここでは、Ｉｎ組成が４０％のｎ型のＩｎＧａＡｓをサブコレクタ層３とし、その膜厚を１００ｎｍ〜５００ｎｍ、例えば３００ｎｍとする。また、ｎ型不純物としては、例えばＳｉが用いられ、濃度は５×１０18ｃｍ-3〜２×１０19ｃｍ-3、例えば１×１０19ｃｍ-3であることとする。
【００２８】
そして、サブコレクタ層３上のコレクタ層４は、ベース層６と等しい格子定数を持つｎ型のＩｎＧａＰからなる。このため、コレクタ層４におけるＩｎ組成は、４９％より大きく１００％未満であり、より好ましくはＩｎ組成が７７％〜８８％の間に設定される。ここでは、Ｉｎ組成４０％のＩｎＧａＡｓからなるベース層５６の格子定数似合わせ、Ｉｎ組成８７％のＩｎＧａＰをコレクタ層４とし、その膜厚を２００ｎｍから６００ｎｍ、例えば４５０ｎｍに設定する。また、ｎ型不純物としては、例えばＳｉが用いられ、濃度は１×１０15ｃｍ-3〜５×１０16ｃｍ-3、例えば２×１０16ｃｍ-3であることとする。
【００２９】
次に、ベース層６の上方に配置されるエミッタ層８は、ベース層６と等しい格子定数を持つｎ型のＩｎＧａＰからなる。このため、エミッタ層８におけるＩｎ組成は、４９％より大きく１００％未満であり、より好ましくはＩｎ組成が７７％〜８８％の間に設定される。ここでは、Ｉｎ組成４０％のＩｎＧａＡｓからなるベース層５６の格子定数似合わせ、Ｉｎ組成８７％のＩｎＧａＰをエミッタ層８とし、その膜厚を２０ｎｍから１００ｎｍ、例えば６０ｎｍに設定する。また、ｎ型不純物としては、例えばＳｉが用いられ、濃度は１×１０16ｃｍ-3から１×１０18ｃｍ-3、例えば５×１０17ｃｍ-3であることとする。
【００３０】
また、エミッタ層８上の第１コンタクト層９は、Ｉｎ組成がエミッタ層８と同一のｎ型ＩｎＧａＰからなり、ｎ型不純物の濃度がエミッタ層８よりも高く設定されている。このため、Ｉｎ組成８７％のＩｎＧａＰ中に、ｎ型不純物として、例えばＳｉが５×１０18ｃｍ-3〜３×１０19ｃｍ-3、一例として１×１０19ｃｍ-3の濃度で含有されていることとする。また、膜厚は、１０ｎｍ〜１００ｎｍ、例えば５０ｎｍに設定されていることとする。
【００３１】
さらに、第１コンタクト層９上の第２コンタクト層１０は、ベース層６と等しいＩｎ組成と格子定数を持つｎ型のＩｎＧａＡｓからなり、その膜厚は１０ｎｍ〜１００ｎｍ、例えば７５ｎｍに設定されていることとする。ｎ型不純物としては、例えばＳｉが用いられ、その濃度は５×１０18ｃｍ-3から３×１０19ｃｍ-3、例えば１×１０19ｃｍ-3であることとする。
【００３２】
そして、上述したコレクタ層４とベース層６との間に配置された第１グレーディッド層５は、ベース層６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰからなる。この第１グレーディッド層５は、コレクタ層４−ベース層６間の伝導帯不連続を解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。そして、ＩｎＧａＰからなるコレクタ層４に近いほどＡｓ組成が低く、ＩｎＧａＡｓからなるベース層６に近いほどＰ組成が低く構成され、コレクタ層４との界面ではＩｎＧａＰからなるコレクタ層４に連続した組成となり、ベース層６との界面ではＩｎＧａＡｓからなるベース層６に連続した組成となるように組成変調されている。
【００３３】
例えば上述したように、コレクタ層４がＩｎ組成８７％のＩｎＧａＰからなり、ベース層６がＩｎ組成４０％のＩｎＧａＡｓからなる場合、第１グレーディッド層５においては、コレクタ層４側からベース層６側に向かって、Ｉｎ組成が８７％〜４０％に徐々に減少し、Ａｓが０％〜１００％に徐々に増加する構成となっている。
【００３４】
このような第１グレーディッド層５の膜厚は、２０ｎｍ〜１００ｎｍ、例えば４５ｎｍであることとする。また、ｎ型不純物としては、例えばＳｉが用いられ、その濃度は１×１０15ｃｍ-3から５×１０16ｃｍ-3、例えば２×１０16ｃｍ-3であることとする。
【００３５】
一方、ベース層６とエミッタ層８との間に配置された第２グレーディッド層７も、第１グレーディッド層５と同様に、ベース層６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰからなる。この第２グレーディッド層７は、ベース層６−エミッタ層８間の伝導帯不連続を解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。そして、ＩｎＧａＰからなるエミッタ層８に近いほどＡｓ組成が低く、ＩｎＧａＡｓからなるベース層６に近いほどＰ組成が低く構成され、エミッタ層８との界面ではＩｎＧａＰからなるエミッタ層８に連続した組成となり、ベース層６との界面ではＩｎＧａＡｓからなるベース層６に連続した組成となるように組成変調されている。
【００３６】
例えば上述したように、エミッタ層８がＩｎ組成８７％のＩｎＧａＰからなり、ベース層６がＩｎ組成４０％のＩｎＧａＡｓからなる場合、第２グレーディッド層７においては、ベース層６側からエミッタ層８側に向かって、Ｉｎ組成が４０％〜８７％に徐々に増加し、Ａｓが１００％〜０％に徐々に減少する構成となっている。
【００３７】
このような第２グレーディッド層７の膜厚は、５ｎｍ〜５０ｎｍ、例えば１０ｎｍであることとする。また、ｎ型不純物としては、例えばＳｉが用いられ、その濃度は１×１０15ｃｍ-3から５×１０16ｃｍ-3、例えば２×１０16ｃｍ-3であることとする。
【００３８】
以上のように構成された半導体装置（Ｄ−ＨＢＴ）では、Ｉｎ組成が５３％よりも小さいＩｎＧａＡｓからなるベース層６を用いている。つまり、通常のＩｎＰ基板上に設けられるＩｎＰ系Ｄ−ＨＢＴのベース層は、Ｉｎ組成５３％のＩｎＧａＡｓを用いており、本発明においては、これよりもＩｎ組成が小さいＩｎＧａＡｓをベース層６を用いているのである。そして、このようなＩｎ組成のベース層６を実現するために、このベース層６を狭持するコレクタ層４およびエミッタ層８を、ＩｎＧａＰからなるものとし、これによりコレクタ層４およびエミッタ層８の格子定数をベース層６と等しくしている。
【００３９】
ここで、ＩｎＧａＡｓにおいては、Ｉｎ組成を減少させるに従い、そのＡｕｇｅｒ再結合係数はＧａＡｓにおけるＡｕｇｅｒ再結合係数に近づく。従って、本構成のＤ−ＨＤＴでは、上述したように、ベース層６のＩｎ組成を５３％よりも小さくすることにより、従来のＩｎＰ基板上に設けられるＩｎＰ系Ｄ−ＨＢＴよりも、ベース層６での再結合確率を減少させ、素子の電流利得を増大させることができる。また、ＧａＡｓからなるベース層を用いたＤ−ＨＢＴと比較して、キャリア移動度を大きい値に維持することもできる。
【００４０】
この結果、従来のＩｎＰ基板上に設けられるＩｎＧａＡｓ／ＩｎＰ系Ｄ−ＨＢＴとの比較においてして、高速動作を維持しつつも電流利得を増大させることが可能になる。
【００４１】
また、サブコレクタ層３〜第２コンタクト層１０までが、Ｉｎ組成が５３％よりも小さいＩｎＧａＡｓからなるベース層６と格子定数が等しくなるように構成されている。このため、Ｉｎ組成５３％のＩｎＧａＡｓからなるベース層を用いた場合と比較して、エピタキシャル成長させる各成長層（すなわちサブコレクタ層３〜第２コンタクト層１０）の格子定数が、ＧａＡｓからなる基板１の格子定数に近くなる。つまり、ＩｎＰ基板と比較して大口径化が進んでいるＧａＡｓからなる基板１と、これらの成長層３〜１０とにおける格子定数不整合度合いが小さくなるのである。したがって、バッファ層２を介することにより、ＧａＡｓからなる基板１上に、充分に結晶欠陥の発生が抑えられた良質な結晶構造の成長層３〜１０を作製することができるようになる。尚、これは、ＩｎＧａＡｓからなる基板を用いた場合も同様である。
【００４２】
この結果、基板の大口径化を達成し、コストの低減を図ることが可能になる。
【００４３】
また上述した構成のＤ−ＨＢＴにおいては、コレクタ層４をＩｎＧａＰとすることで、従来のＩｎＰからなるコレクタ層を設けたＩｎＰ系Ｄ−ＨＢＴに見られる電界印加時のＰｎ接合の逆方向リーク電流発生を抑制することができる。
【００４４】
図２には、以上のように設定された構成のＤ−ＨＢＴ構造の伝導帯プロファイルを示す。これはＩＳＥ社の２次元デバイスシミュレータdessisを用いて計算した結果である。この図に示すように、第１実施形態のように、コレクタ層４−ベース層６間に上述した構成の第１グレーディッド層５を設け、さらにはベース層６−エミッタ層８間に上述した構成の第２グレーディッド層７を設けたことにより、これらの層間の伝導帯不連続が解消されて滑らかになっていることがわかる。
【００４５】
そしてこの結果から、このようなグレーディッド層５，７を設けたことによっても、消費電力の増加を抑えることが可能であることがわかる。
【００４６】
＜第２実施形態＞
図３は、第２実施形態の半導体装置の構成を示す断面構成図である。この図に示す半導体装置と、図１を用いて説明した第１実施形態の半導体装置との異なる点は、コレクタ層４−第１グレーディッド層５間、および第２グレーディッド層７−エミッタ層８間に、それぞれ高濃度ドーピング層２１，２２を設けた点にあり、他の構成は同様であることとする。
【００４７】
このうち、コレクタ層４−第１グレーディッド層５間に設けられた第１高濃度ドーピング層２１は、Ｉｎ組成がコレクタ層４と同一のｎ型ＩｎＧａＰからなり（つまりベース層６と格子定数が等しく設定され）、ｎ型不純物の濃度がコレクタ層４よりも高く設定されている。このため、上述した第１実施形態のコレクタ層４の構成に基づくと、この第１高濃度ドーピング層２１は、Ｉｎ組成８７％のＩｎＧａＰ中にｎ型不純物として、例えばＳｉが５×１０17ｃｍ-3〜５×１０16ｃｍ-3、一例として１．５×１０18ｃｍ-3の濃度で含有されていることとする。また、膜厚は、１ｎｍ〜５ｎｍ、例えば３ｎｍに設定されていることとする。
【００４８】
一方、第２グレーディッド層７−エミッタ層８間に設けられた第２高濃度ドーピング層２２は、Ｉｎ組成がエミッタ層８と同一のｎ型ＩｎＧａＰからなり（つまりベース層６と格子定数が等しく設定され）、ｎ型不純物の濃度がエミッタ層８よりも高く設定されている。このため、上述した第１実施形態のエミッタ層８の構成に基づくと、この第２ドーピング層２２は、Ｉｎ組成８７％のＩｎＧａＰ中にｎ型不純物として、例えばＳｉが２×１０18ｃｍ-3〜５×１０18ｃｍ-3、一例として４×１０18ｃｍ-3の濃度で含有されていることとする。また、膜厚は、１ｎｍ〜５ｎｍ、例えば３ｎｍに設定されていることとする。
【００４９】
図４には、以上のように設定された構成のＨＢＴ構造の伝導帯プロファイルを示す。これは、図２と同じくＩＳＥ社の２次元デバイスシミュレータdessisを用いて計算した結果である。この図に示すように、高濃度ドーピング層２１，２２を設けたことにより、コレクタ層４−第１グレーディッド層５間に上述した構成の第１高濃度ドーピング層２１を設け、さらには第２グレーディッド層７−エミッタ層８間に上述した構成の第２高濃度ドーピング層２２を設けたことにより、第１実施形態と比較して、これらの層間の伝導帯不連続が解消されて、さらに滑らかになっていることがわかる。
【００５０】
この結果、このような高濃度ドーピング層２１，２２を設けることにより、第１実施形態よりも、さらに消費電力の増加を抑えることが可能になる。
【００５１】
＜第３実施形態＞
図５は、第３実施形態の半導体装置の構成を示す断面構成図である。この図に示す半導体装置と、図１を用いて説明した第１実施形態の半導体装置との異なる点は、第１グレーディッド層５’および第２グレーディッド層７’における組成変調を段階的（階段状またはステップ状）にしたところにあり、他の構成は同様であることとする。
【００５２】
このうち、コレクタ層４−ベース層７間の第１グレーディッド層５’は、第１実施形態において説明した第１グレーディッド層と同様に、不純物濃度、膜厚が設定され、かつベース層６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰからなり、コレクタ層４−ベース層６間の伝導帯不連続を解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。そして、この組成変調は、コレクタ層４との界面ではＩｎＧａＰからなるコレクタ層４に組成、格子定数が接続され、ベース層６との界面ではＩｎＧａＡｓからなるベース層６に組成、格子定数が接続されるように、ＩｎＧａＡｓＰの組成が複数段階（例えば３段階またはそれ以上）に変調された構成となっている。
【００５３】
このような第１グレーディッド層５’における段階的な組成変調の一例として、コレクタ層４側からＩｎ0.87ＧａＰを１５ｎｍ、ＩｎxＧａ1-xＡｓyＰ1-y(0.53<x<0.87、x=1-0.6y、例えばx=0.64、y=0.60)を１５ｎｍ、Ｉｎ組成４０％のＩｎＧａＡｓを１５ｎｍ積層させた３段階の組成変調が例示される。
【００５４】
一方、ベース層７−エミッタ層８間の第２グレーディッド層７’は、第１実施形態において説明した第２グレーディッド層と同様に、不純物濃度、膜厚が設定され、かつベース層６と等しい格子定数に保たれたｎ型のＩｎＧａＡｓＰからなり、ベース層６−コレクタ層８間の伝導帯不連続を解消するように、Ａｓの濃度とＰの濃度とにより組成変調されている。そして、この組成変調は、ベース層６との界面ではＩｎＧａＡｓからなるベース層６に組成、格子定数が接続され、エミッタ層８との界面ではＩｎＧａＰからなるエミッタ層８に組成、格子定数が接続されるように、ＩｎＧａＡｓＰの組成が複数段階（例えば３段階またはそれ以上）に変調された構成となっている。
【００５５】
このような第２グレーディッド層７’における段階的な組成変調の一例として、ベース層６側からＩｎ組成が40％のＩｎＧａＡｓを４ｎｍ、ＩｎxＧａ1-xＡｓyＰ1-y(0.40<x<0.87、x=1-0.6y、例えばx=0.64、y=0.60)を４ｎｍ、Ｉｎ0.87ＧａＰを４ｎｍ積層させた３段階の組成変調が例示される。
【００５６】
図６には、以上のように設定された構成のＨＢＴ構造の伝導帯プロファイルを示す。これは、図２と同じくＩＳＥ社の２次元デバイスシミュレータdessisを用いて計算した結果である。この図に示すように、組成変調を段階的にした第１グレーディッド層５’および第２グレーディッド層７’を設けた場合であっても、第１実施形態と同様に、コレクタ層４−ベース層６、ベース層６−エミッタ層８間の伝導帯不連続を解消して滑らかにするおとができ、消費電力の増加を抑えることが可能であることがわかる。
【００５７】
＜第４実施形態＞
図７は、第４実施形態の半導体装置の構成を示す断面構成図である。この図に示す半導体装置と、図５を用いて説明した第３実施形態の半導体装置との異なる点は、コレクタ層４−第１グレーディッド層５’間、および第２グレーディッド層７’−エミッタ層８間に、それぞれ第２実施形態で説明したと同様の高濃度ドーピング層２１，２２を設けた点にあり、他の構成は同様であることとする。
【００５８】
図８には、以上のように設定された構成のＨＢＴ構造の伝導帯プロファイルを示す。これは、図２と同じくＩＳＥ社の２次元デバイスシミュレータdessisを用いて計算した結果である。この図に示すように、コレクタ層４−第１グレーディッド層５’間に上述した構成の第１高濃度ドーピング層２１を設け、さらには第２グレーディッド層７’−エミッタ層８間に上述した構成の第２高濃度ドーピング層２２を設けたことにより、第３実施形態と比較して、これらの層間の伝導帯不連続が解消されて、さらに滑らかになっていることがわかる。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態における半導体装置の断面構成図である。
【図２】第１実施形態の半導体装置におけるＨＢＴ構造の伝導帯プロファイルを示す図である。
【図３】第２実施形態における半導体装置の断面構成図である。
【図４】第２実施形態の半導体装置におけるＨＢＴ構造の伝導帯プロファイルを示す図である。
【図５】第３実施形態における半導体装置の断面構成図である。
【図６】第３実施形態の半導体装置におけるＨＢＴ構造の伝導帯プロファイルを示す図である。
【図７】第４実施形態における半導体装置の断面構成図である。
【図８】第４実施形態の半導体装置におけるＨＢＴ構造の伝導帯プロファイルを示す図である。
【図９】従来のＤ−ＨＢＴ構造の一例を示す断面構成図である。
【符号の説明】
【００６０】
１…基板、２…バッファ層、４…コレクタ層、５…第１グレーディッド層、６…ベース層、７…第２グレーディッド層、８…エミッタ層、２１…第１高濃度ドーピング層、２２…第２高濃度ドーピング層
【図１】
2006210452.tif 000003
【図２】
2006210452.tif 000004
【図３】
2006210452.tif 000005
【図４】
2006210452.tif 000006
【図５】
2006210452.tif 000007
【図６】
2006210452.tif 000008
【図７】
2006210452.tif 000009
【図８】
2006210452.tif 000010
【図９】
2006210452.tif 000011