(57)【要約】【課題】  サージ保護用半導体装置において、低端子間容量を実現するために起こる、半導体装置の降伏電圧の上昇によるサージ抑制力の低下を無くし、低端子間容量でサージ抑制力の高いサージ保護用半導体装置を提供する。【解決手段】  Ｎ型半導体基板１上に形成された低濃度Ｎ型半導体層２内の一部に、Ｎ型半導体基板１に接触しないように、Ｐ型半導体層３、４、５を、低濃度Ｎ型半導体層２を挟んで列状に複数個形成し、列端部のＰ型半導体層３表面にアノード電極７を、列の他端部のＰ型半導体層５表面にカソード電極８を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板の上層に低濃度第１導電型半導体層が形成され、前記低濃度第１導電型半導体層表面から内部にかけてＰＮ接合を形成する第２導電型領域が各々一定間隔の列状に複数個形成され、前記低濃度Ｎ型半導体層２の表面には前記低濃度第１導電型半導体層の一部と、前記第２導電型半導体領域とを露出した状態に絶縁皮膜が形成され、前記第２導電型半導体領域の少なくとも２箇所に電極が形成されたことを特徴とするサージ保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ保護用半導体装置に関する。
【背景技術】
【０００２】
サージ保護用半導体装置として、定電圧ダイオードのブレークダウン電圧に達するサージが加わった際に定電圧ダイオードがサージ電流をグランド方向へ流す事によってサージを抑制させることが広く知られている。
【０００３】
従来のサージ保護用半導体装置として、サージが加わった際に機器が破壊されることのない高いサージ抑制力(クランプ電圧が低い)と、機器の特性に影響を及ぼさない低端子間容量の構造としているものがあった（例えば、特許文献１参照）。
【０００４】
図２は前記特許文献１に記載された従来のサージ保護用半導体装置を示すものである。図２において１１０は高濃度Ｎ型半導体基板、１１１は低濃度Ｎ型半導体層、１１２はＰ型半導体層、１１３は高濃度Ｎ型半導体層、１１４はカソード電極、１１５はアノード電極、１１６は絶縁皮膜、Ｊ１１は低濃度Ｎ型半導体層１１１とＰ型半導体層１１２との界面、Ｊ１２は高濃度Ｎ型半導体層１１３とＰ型半導体層１１２との界面である。
【０００５】
高濃度Ｎ型半導体基板１１０の上層に低濃度Ｎ型半導体層１１１を有し、低濃度Ｎ型半導体層１１１表面から層内へＰ型半導体層１１２の領域が選択的に形成されている。Ｐ型半導体層１１２の表面から層内へ高濃度Ｎ型半導体層１１３の領域が選択的に形成され、低濃度Ｎ型半導体層１１１の表面領域とＰ型半導体層１１２の表面領域と高濃度Ｎ型半導体層１１３の表面領域とから成る半導体基板の第一主面上に、高濃度Ｎ型半導体層１１３の表面領域中央部に窓明けされた絶縁皮膜１１６が形成され、絶縁露出した高濃度Ｎ型半導体層１１３の表面から絶縁皮膜１１６の表面の一部を覆うようにカソード電極１１４が形成され、高濃度Ｎ型半導体基板１１０の表面から成る半導体基板の第二主面上にアノード電極１１５が形成されていた。
【特許文献１】特開２００３−１１０１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の構成では、その寄生容量とサージ抑制力はＰ型半導体層１１２と低濃度Ｎ型半導体層１１１とで形成される半導体接合部（Ｊ１１）と、高濃度Ｎ型半導体層１１３とＰ型半導体層１１２とで形成される半導体接合部（Ｊ１２）の降伏電圧に依存する。寄生容量を低減させるためには、低濃度Ｎ型半導体層１１１の比抵抗を高くすることが有効であるが、低濃度Ｎ型半導体層１１１の比抵抗を高くすると半導体接合部Ｊ１１,Ｊ１２の降伏電圧が大きくなる。しかし、半導体接合部Ｊ１１,Ｊ１２の降伏電圧を大きくするとサージの抑制電圧（クランプ電圧）が上昇するため、サージ抑制力が低下する。上述の機構により、寄生容量とサージ抑制力はトレードオフとなり、両者の要求を満たすサージ保護用半導体装置は出来なかった。
【０００７】
本発明は前記従来の課題を解決するもので、低端子間容量でサージの抑制電圧(クランプ電圧)を低くした高いサージ抑制力を有するサージ保護用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記従来の課題を解決するために、本発明のサージ保護用半導体装置は第１導電型半導体基板に低濃度第１導電型半導体層を形成し、低濃度第１導電型半導体層内の一部に、第１導電型半導体基板に接触しないように、第２導電型半導体層を、低濃度第１導電型半導体層を挟んで列状に複数個形成する。その後、低濃度第１導電型半導体層と、複数個ある第２導電型半導体層の表面上に、絶縁皮膜を形成し、複数個から成る第２導電型半導体層列の端部の第２導電型半導体層にアノードコンタクト窓を、列の他端部の第２導電型半導体層にカソードコンタクト窓をそれぞれ形成し、コンタクト窓を覆うように表面アノード電極と、表面カソード電極をそれぞれ形成された構成とする。
【０００９】
前記低容量サージ保護用半導体装置は低濃度第１導電型半導体層と、複数個の第２導電型半導体層によって、半導体接合部をそれぞれ形成し、半導体接合部の側面部の降伏電圧がパンチスルー型で決定されるように、複数個の第２導電型半導体層で挟まれている低濃度第１導電型半導体層の幅を決める。また、半導体接合部それぞれの底部の降伏電圧はアバランシェ型で決定され、且つパンチスルー型で決定されている側面部の降伏電圧よりも高くなるように、低濃度第１導電型半導体層の濃度と層の厚みを決める。
【００１０】
かかる構成では、隣り合う第２導電型半導体層に挟まれた低濃度第１導電型半導体層の幅を狭くし、空乏層の伸びを制限し、サージ保護用半導体装置の降伏電圧をパンチスルー型で決定することで、降伏電圧を増大させることなく、低濃度第１導電型半導体層の比抵抗を高くして、容量を低減できる。また、アノード電極とカソード電極の間で低濃度第１導電型半導体層と第２導電型半導体層との界面が複数存在し、等価回路的に複数個のダイオードが直列的に配線された形となるため、その寄生容量をＣとすると、端子間容量Ｃtは（１）式で表現されるように
【数１】
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となり、端子間容量を低減することができる。これによって降伏電圧を大きくせずに寄生容量を低減できる。
【発明の効果】
【００１１】
上述のように本発明のサージ保護用半導体装置では、装置の降伏電圧を大きくせずに端子間容量を低減できるため、低端子間容量でサージの抑制電圧(クランプ電圧)を低くしたサージ抑制力の高いサージ保護用半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施の形態について説明する。
【００１３】
図１（ａ）は本発明の実施の形態におけるサージ保護用半導体装置の正面図であり、図１（ｂ）は図１（ａ）のＡ−Ｂ線に沿った断面図である。図１（ａ）、（ｂ）において、第１導電型半導体基板であるＮ型半導体基板１の上層に、エピタキシャル成長により低濃度第１導電型半導体層である低濃度Ｎ型半導体層２が形成されている。そして、低濃度Ｎ型半導体層２表面から内部にかけて、ＰＮ接合を形成する第２導電型領域としてＰ型半導体層３、４、５がＮ型半導体基板１に接触しないように、各々一定間隔に正面視ストライプ状に形成されている。ここで低濃度Ｎ型半導体層２と第１のＰ型半導体層３との界面をＪ１とし、低濃度Ｎ型半導体層２と第２のＰ型半導体層４との界面をＪ２とし、低濃度Ｎ型半導体層２と第３のＰ型半導体層５との界面をＪ３とする。
【００１４】
また低濃度Ｎ型半導体層２の表面には低濃度Ｎ型半導体層２の一部と、Ｐ型半導体層３、５を露出した状態となるように熱酸化膜による絶縁皮膜６が形成され、Ｐ型半導体層３にはアルミからなるアノード電極７が形成され、Ｐ型半導体層５にはアルミからなるカソード電極８が形成されている。
【００１５】
かかる構成によれば、半導体装置は低濃度Ｎ型半導体層２と、複数個のＰ型半導体層３、４、５によって、ＰＮ接合部をそれぞれ形成し、ＰＮ接合部の側面部の降伏電圧がパンチスルー型で決定されるように、複数個のＰ型半導体層３、４、５で挟まれている低濃度Ｎ型半導体層２の幅を決める。また、ＰＮ接合部それぞれの底部の降伏電圧はアバランシェ型で決定され、且つパンチスルー型で決定されている側面部の降伏電圧よりも高くなるように、低濃度Ｎ型半導体層２の濃度と層の厚みを決める。かかる構成では、隣り合うＰ型半導体層３、４、５に挟まれた低濃度Ｎ型半導体層２の幅を狭くし、空乏層の伸びを制限し、半導体装置の降伏電圧をパンチスルー型で決定することで、降伏電圧を増大させることなく、低濃度Ｎ型半導体層２の比抵抗を高くして、寄生容量を低減できる。
【００１６】
例えばこのとき、Ｎ型半導体基板１の不純物濃度を１０20[ｃｍ-3]、低濃度Ｎ型半導体層２の不純物濃度を１０14[ｃｍ-3]、厚みを２０[μｍ]、Ｐ型半導体層３、４、５の不純物濃度を１０20[ｃｍ-3]、厚みを５[μｍ]、隣り合うＰ型半導体層に挟まれた低濃度Ｎ型半導体層２の幅を１[μｍ]とすると、低濃度Ｎ型半導体層２と第１のＰ型半導体層３との界面Ｊ１の底部の降伏電圧は２００[Ｖ]程度であるが、側面部の降伏電圧は７[Ｖ]程度に出来る。これによれば、低濃度Ｎ型半導体層２と第１のＰ型半導体層３との界面Ｊ１のもつ寄生容量ＣはＣ＝２×１０-4[ｐＦ／μｍ2]となる。これは低濃度Ｎ型半導体層２と第２のＰ型半導体層４との界面Ｊ２、低濃度Ｎ型半導体層２と第３のＰ型半導体層５との界面Ｊ３についても同様である。
【００１７】
従来構造で降伏電圧を７Ｖ、サージ耐量を１０ｋＶとした場合、必要なＰＮ接合面積ＳはＳ＝２０００[μｍ2]となり、その寄生容量は６[ｐＦ]となるが、かかる構成では同じ面積でＰ型半導体層３の寄生容量Ｃ3を計算すると、以下の（２）式で表すように
【数２】
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となり、また直列に接続することで更なる寄生容量の低減が図れる。実施例の場合、ＰＮ接合が直列に４個接続されているため、端子間容量Ｃtは（３）式で表すように
【数３】
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となり、これによって降伏電圧を大きくせずに寄生容量を低減できるものである。上記の実施形態では形成する第２導電型半導体層の数を３個としたが、第２導電型半導体層の数は３個以上であってもよい。なお、本実施の形態による半導体装置は従来から用いられている製造方法により製造できるため、製造方法の説明は省略する。
【産業上の利用可能性】
【００１８】
低端子間容量でサージの抑制電圧(クランプ電圧)を低くした高いサージ抑制力の改善に有用であり、特にサージ保護用半導体装置に適用できる。
【図面の簡単な説明】
【００１９】
【図１】（ａ）本発明の実施の形態に係るサージ保護用半導体装置の正面図（ｂ）図１（ａ）のＡ−Ｂ線に沿った断面図
【図２】従来の半導体装置の全体構造を示す断面図
【符号の説明】
【００２０】
１  第１導電型半導体基板
２  低濃度第１導電型半導体層
３、４、５  Ｐ型半導体層
６、１１６  絶縁皮膜
７      アノード電極
８      カソード電極
１１４  カソード電極
１１５  アノード電極
１１０  高濃度Ｎ型半導体基板
１１１  低濃度Ｎ型半導体層
１１２  Ｐ型半導体層
１１３  高濃度Ｎ型半導体層
Ｊ１  低濃度Ｎ型半導体層２とＰ型半導体層３との界面
Ｊ２  低濃度Ｎ型半導体層２とＰ型半導体層４との界面
Ｊ３  低濃度Ｎ型半導体層２とＰ型半導体層５との界面
Ｊ１１  Ｐ型半導体層１１２と低濃度Ｎ型半導体層１１１との界面
Ｊ１２  高濃度Ｎ型半導体層１１３とＰ型半導体層１１２との界面
【図１】
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【図２】
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