(57)【要約】【課題】コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供する。【解決手段】固相エピタキシー工程を用いたエピタキシャル層と、前記エピタキシャル層上の第１金属層と、前記第１金属層上の窒化物系バリヤメタルと、前記バリヤメタル上の第２金属層と、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドとを含む。【選択図】図４Ｇ
2006310717.tif 000002
【特許請求の範囲】
【請求項１】
固相エピタキシー工程を用いたエピタキシャル層と、
前記エピタキシャル層上の第１金属層と、
前記第１金属層上の窒化物系バリヤメタルと、
前記バリヤメタル上の第２金属層と、
後アニリング工程後に（ｐｏｓｔ−ａｎｎｅａｌｉｎｇ  ｐｒｏｃｅｓｓ）前記エピタキシャル層と第１金属層との間に形成された金属シリサイドと
を含むことを特徴とする半導体素子。
【請求項２】
前記エピタキシャル層は、エピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エピタキシャル層は、１Ｅ１８〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度の不純物がドーピングされていることを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項４】
前記不純物は、リンまたは砒素であることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第１金属層は、
チタニウム、コバルトまたはニッケルの中から選択されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記バリヤメタルは、チタニウム窒化膜またはタングステン窒化膜の中から選択されることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第２金属層はタングステンであることを特徴とする請求項１に記載の半導体素子。
【請求項８】
前記金属シリサイドは、
チタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドの中から選択されることを特徴とする請求項１に記載の半導体素子。
【請求項９】
セル領域と周辺回路領域が画定されている半導体基板と、
前記セル領域の半導体基板上にエピタキシャル層である第１コンタクト層と金属物質である第２コンタクト層の順に積層されているコンタクトと、
前記周辺回路領域の半導体基板上にエピタキシャル層である第１ＥＳＤと金属物質である第２ＥＳＤの順に積層されているエレベーテッド・ソース・ドレインと
を含むことを特徴とする半導体素子。
【請求項１０】
前記第１コンタクト層と前記第１ＥＳＤは同一エピタキシャル層であり、前記第２コンタクト層と前記第２ＥＳＤは同一金属層であることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１コンタクト層と前記第１ＥＳＤは、
固相エピタキシー工程を通して形成されたエピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムであることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第１コンタクト層と前記第１ＥＳＤは、
１Ｅ１８〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度の不純物がドーピングされていることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記不純物は、リンまたは砒素であることを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
前記第２コンタクト層と前記第２ＥＳＤはそれぞれ、
前記第１コンタクト層と前記第１ＥＳＤ上の第１金属層と、
前記第１金属層上の窒化物系バリヤメタルと、
前記バリヤメタル上の第２金属層と、
前記第１コンタクト層／第１ＥＳＤと前記第１金属層との間に形成された金属シリサイドと
を含むことを特徴とする請求項９に記載の半導体素子。
【請求項１５】
前記第１金属層は、
チタニウム、コバルトまたはニッケルの中から選択されることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記バリヤメタルは、チタニウム窒化膜またはタングステン窒化膜の中から選択されることを特徴とする請求項１４に記載の半導体素子。
【請求項１７】
前記第２金属層はタングステンであることを特徴とする請求項１４に記載の半導体素子。
【請求項１８】
前記金属シリサイドは、
チタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドの中から選択されることを特徴とする請求項１４に記載の半導体素子。
【請求項１９】
セル領域と周辺回路領域が画定されている半導体基板の上部に前記セル領域にコンタクトホールを提供し、同時に前記周辺回路領域にＥＳＤホールを提供する構造物を形成するステップと、
固相エピタキシー工程を用いて前記コンタクトホールとＥＳＤホールの底面の一部を埋め込むエピタキシャル層と前記エピタキシャル層上で前記コンタクトホールとＥＳＤホールの残りの領域を埋め込む非晶質層からなる第１コンタクト層と第１ＥＳＤを形成するステップと、
前記第１コンタクト層と第１ＥＳＤ中の前記非晶質層を選択的に除去するステップと、
前記非晶質層の除去後に残留する前記第１コンタクト層と第１ＥＳＤのエピタキシャル層上に前記コンタクトホールと前記ＥＳＤホールを埋め込む金属コンタクト層からなる第２コンタクト層と第２ＥＳＤを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２０】
前記非晶質層を選択的に除去するステップは、
ドライエッチングにより行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記ドライエッチングは、ＨＢｒ／Ｃｌ２の混合ガスで行うことを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記非晶質層を選択的に除去するステップは、
ウェットエッチングにより行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２３】
前記ウェットエッチングは、水酸化アンモニウム溶液を用いて行うことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記第１コンタクト層と第１ＥＳＤのエピタキシャル層は、
エピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムで形成することを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２５】
前記エピタキシャル層は、
１Ｅ１８〜１Ｅ２１ａｔｏｍｓ／ｃｍ３程度の不純物がドーピングされていることを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記不純物は、リンまたは砒素であることを特徴とする請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記第２コンタクト層と第２ＥＳＤを形成するステップは、
前記エピタキシャル層上に第１金属層を形成するステップと、
前記第１金属層上に窒化物系バリヤメタルを形成するステップと、
前記バリヤメタル上に第２金属層を形成するステップと
を含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２８】
前記第１金属層は、
チタニウム、コバルトまたはニッケルの中から選択されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記バリヤメタルは、チタニウム窒化膜またはタングステン窒化膜の中から選択されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３０】
前記第２金属層はタングステンであることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３１】
前記第１金属層を形成するステップの後に、
熱工程を行って前記エピタキシャル層と第１金属層との間の反応を誘導して金属シリサイドを形成するステップをさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３２】
前記金属シリサイドは、チタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドの中から選択されることを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記半導体基板の上部にコンタクトホールを提供する構造物を形成するステップは、
前記コンタクトホールに対する前処理洗浄工程を行うステップ
をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項３４】
前記前処理洗浄工程は、
ドライ洗浄またはウェット洗浄により行うことを特徴とする請求項３３に記載の半導体素子の製造方法。
【請求項３５】
前記ウェット洗浄は、
ＨＦ−ｌａｓｔ洗浄を適用することを特徴とする請求項３４に記載の半導体素子の製造方法。
【請求項３６】
前記ＨＦ−ｌａｓｔ洗浄は、
ＲＮＯ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄、ＲＮＦ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>ＨＦ］洗浄、ＲＯ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄、ＮＯ［（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄またはＲＦ［（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>ＨＦ］洗浄を用いることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記ドライ洗浄は、
プラズマ洗浄工程により行うことを特徴とする請求項３４に記載の半導体素子の製造方法。
【請求項３８】
前記プラズマ洗浄は、
水素（Ｈ２）、水素／窒素（Ｈ２／Ｎ２）、フッ化窒素（ＮＦ３）、アンモニア（ＮＨ３）またはＣＦ４ガスを雰囲気ガスとして用いることを特徴とする請求項３７に記載の半導体素子の製造方法。
【請求項３９】
前記ウェット洗浄工程は、
２５℃〜４００℃の範囲で行うことを特徴とする請求項３３乃至請求項３８の何れか一項に記載の半導体素子の製造方法。
【請求項４０】
前記ドライ洗浄は、プラズマ洗浄工程は２５℃〜４００℃で行われ、急速熱ベーキング工程は７００℃〜９００℃で行われることを特徴とする請求項３４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子のコンタクト形成方法に関する。
【背景技術】
【０００２】
近年、半導体素子の小型化、高集積化が進む状況で、ＤＲＡＭの場合、特にセルトランジスタ内のコンタクト領域も多くの影響を受けている。すなわち、半導体素子の小型化、高集積化に伴い、コンタクトの面積が減少することによってコンタクト抵抗の増加と動作電流の減少が発生する。これによって半導体素子のｔＷＲ不良及びデータリテンションタイム特性の低下といった素子の劣化現象が起きている。
【０００３】
このような状況で、素子のコンタクト抵抗を下げ、動作電流を向上させるために、シリコン基板の接合部分のドーパント濃度を高めたり、コンタクト物質として用いるポリシリコン内のドーパントであるリン（Ｐｈｏｓｐｈｏｒｏｕｓ；Ｐ）の濃度を高めたりする方法が提案されている。
【０００４】
しかし、このような２通りの方法は、何れも素子の漏れ電流が増加し、素子のデータリテンションタイム特性が劣化するという短所がある。
【０００５】
そして、一般にコンタクト物質として用いるポリシリコンは、バッチ型の炉で蒸着されるポリシリコン（５００℃〜６００℃、ＳｉＨ４／ＰＨ３、リンドーピング濃度０．１〜３．０Ｅ２０（０．１〜０．３×１０２０）ａｔｏｍｓ／ｃｍ３）であって、このポリシリコンの蒸着時に大気圧の下で炉に窒素ガスでパージしながらローディングされても、この際に存在する酸素の濃度によりポリシリコンとシリコン基板との間の界面に微細酸化膜が形成され、素子のコンタクト抵抗を増加させる一因となっており、ポリシリコン自らの抵抗も非常に高い水準である。
【０００６】
今後、非常に低いコンタクト抵抗が要求されるサブ１００ｎｍ以下の半導体素子のコンタクト工程では、このようなポリシリコンを用いることが非常に困難である。
【０００７】
したがって、最近はコンタクト抵抗を下げるだけでなく、素子の特性を向上させるために導入した技術が、シングル型のＣＶＤ（Ｓｉｎｇｌｅ  ｔｙｐｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置で形成させるエピタキシャルシリコンであり、このエピタキシャルシリコンを形成する方法として代表的な技術がＳＥＧ（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）技術である。
【０００８】
図１は、従来技術に係るＳＥＧ技術を用いたコンタクトの構造を示す図である。
【０００９】
図１に示すように、半導体基板１１上にゲート酸化膜１２、ゲート電極１３及びゲートハードマスク１４の順に積層されているゲートパターンが形成され、ゲートパターンの両側壁にゲートスペーサ１５が形成され、ゲートパターンの間の半導体基板１１の表面上にＳＥＧ技術を用いてエピタキシャルシリコン１６を形成している。
【００１０】
前記ＳＥＧ技術は、半導体基板１１が露出した部分で選択的にエピタキシャルシリコンを成長させる工程であって、ＳＥＧ工程により所望の厚さを有する非常に良質のエピタキシャルシリコン１６を得ることができる。
【００１１】
しかし、ＳＥＧ技術は高温工程（８５０℃水素−ベーキング＋８００℃エピタキシャルシリコン成長）を用いるため、現在の半導体素子の製造工程に適用されていないのが現状である。
【００１２】
このようなＳＥＧ技術の他に、高い温度（８５０℃）で表面自然酸化膜を除去するのにそのまま適用しながら水素−ベーキングなしに低温蒸着が可能で、低濃度のドーピング濃度でも十分ポリシリコンの問題点を克服できるものとして低いドーピング濃度と共に用いられるＳＰＥ（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）技術がある。
【００１３】
図２Ａ及び図２Ｂは、従来技術に係るＳＰＥ技術を用いたコンタクト形成方法を示す工程断面図である。
【００１４】
図２Ａに示すように、半導体基板２１上にゲート酸化膜２２、ゲート電極２３及びゲートハードマスク２４の順に積層されているゲートパターンを形成した後、ゲートパターンの両側壁にゲートスペーサ２５を形成する。この時、ゲートパターン及びゲートスペーサはＳＡＣエッチング工程を用いて形成される。
【００１５】
次いで、ＳＡＣエッチング工程後に、ゲートパターンの間の半導体基板２１の露出された表面上にＳＰＥ技術を用いて非晶質シリコン２７を形成している。
【００１６】
この時、ＳＰＥ技術はＳｉＨ４／ＰＨ３ガスを用いて４００℃〜７００℃温度でリンドーピングが比較的に低い１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３の濃度を有する非晶質シリコン２７を蒸着するが、この場合、初期蒸着状態で下部には既にエピタキシャルシリコン２６が成長し、その上部は非晶質シリコン２７が蒸着される。
【００１７】
図２Ｂに示すように、比較的に低温での熱工程（５００℃〜７００℃、２時間〜３０分、窒素雰囲気）を行うことで半導体基板２１上のエピタキシャルシリコン２６（図２Ａ参照）の下部領域でエピタキシャルシリコン２８がコンタクトの上部領域に再成長するが、これはＳＰＥ工程の有する主な特徴である。ここで、熱工程は低い温度でもっと長く行われる。したがって、ＳＰＥ技術を用いれば、非晶質シリコン２７（図２Ａ参照）とエピタキシャルシリコン２６をともにエピタキシャルシリコン２８に形成できる。
【００１８】
既存のコンタクト物質であるポリシリコンの場合は、コンタクト抵抗を下げるために、リン濃度を１Ｅ２０（１×１０２０）ａｔｏｍｓ／ｃｍ３以上に上げて用いているが（これは素子のリフレッシュ特性を劣化させている）、ＳＥＧ技術またはＳＰＥ技術を用いたエピタキシャルシリコンでは界面特性が向上するため、リンを低濃度でドーピングしてもコンタクト抵抗を低く維持できる。
【００１９】
しかし、半導体素子がサブ１００ｎｍ以下にさらに高集積化されるにつれ、より低いコンタクト抵抗を維持する必要がある。したがって、エピタキシャルシリコンも物質自体の比抵抗の側面で限界がある。すなわち、エピタキシャルシリコンのリンドーピング濃度が１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３の範囲であっても、大体０．５〜１．５ｍΩ−ｃｍ程度の高い比抵抗値となり、それ以下に下げることは困難である。
【００２０】
サブ１００ｎｍまたはそれ以下の次世代半導体素子では、エピタキシャルシリコンを適用する時のコンタクト抵抗よりもさらに低いコンタクト抵抗が必要となり、また素子の信頼性及び収率も十分確保する必要がある。その上、今後、高集積半導体素子にエピタキシャルシリコンを適用する場合にはセルコンタクト領域及び周辺回路領域の両方に同時に形成しなければならないという状況に直面している。
【００２１】
これは、基本的にセル領域と周辺回路領域でエピタキシャルシリコンはポリシリコンよりもコンタクト抵抗を大きく下げることができるためで、特に周辺回路領域にエピタキシャルシリコンを用いれば、ソース及びドレイン領域に浅い接合を具現することができ、これによってエピタキシャルシリコンを用いたエレベーテッド・ソース・ドレイン（Ｅｌｅｖａｒｅｄ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ；以下「ＥＳＤ」と称す）構造を適用できる。このＥＳＤ構造は、半導体基板が露出するソース・ドレイン部分をエピタキシャルシリコンで成長させて実際のソース・ドレインの高さを上げながら、また金属シリサイドを形成させて抵抗特性も向上させることを意味する。
【００２２】
実際、ＳＥＧ技術はセル領域と周辺回路領域をともにエピタキシャルシリコンで成長させてＥＳＤ工程まで具現できる。
【００２３】
そのため、今後の次世代高集積素子では、このエピタキシャルシリコンをセル領域と周辺回路領域の両方に適用する必要があり、この場合、基本トランジスタ特性及び接合特性を考慮すれば、必ず低温エピタキシャルシリコン工程により行わなければならないし、ＳＥＧ技術を適用しない場合には、必ず低温工程を用いた他のエピタキシャルシリコンが必要となる。
【００２４】
前述したように、コンタクト物質として従来のポリシリコンの代わりにエピタキシャルシリコンをセル領域と周辺回路領域の両方に適用すればコンタクト抵抗を下げるだけでなく、ＥＳＤ構造も可能になる。
【００２５】
しかし、ＳＥＧ技術は、前処理である水素−ベーキング工程が８５０℃の高温工程で、エピタキシャルシリコンの成長温度も８００℃程度の高温工程であるため、半導体素子の製造工程時にこのような高い熱工程は素子のチャネル及び接合特性を非常に劣化させて、結局、半導体素子を大きく劣化させるという問題をもたらす。
【００２６】
そして、ＳＰＥ技術を適用するとしても、エピタキシャルシリコンの有する高い自らの比抵抗値のため、コンタクト抵抗を下げることには限界がある。
【特許文献１】特開平０９−３２１２９６
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係る半導体素子は、固相エピタキシー工程を用いたエピタキシャル層、前記エピタキシャル層上の第１金属層、前記第１金属層上の窒化物系バリヤメタル、前記バリヤメタル上の第２金属層、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドを含むことを特徴とし、前記エピタキシャル層はエピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムであることを特徴とし、前記エピタキシャル層は、１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３程度の不純物がドーピングされていることを特徴し、前記第１金属層はチタニウム、コバルトまたはニッケルの中から選択されることを特徴とし、前記バリヤメタルはチタニウム窒化膜またはタングステン窒化膜の中から選択されることを特徴とし、前記第２金属層はタングステンであり、前記金属シリサイドはチタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドの中から選択されることを特徴とする。
また、本発明の半導体素子は、セル領域と周辺回路領域が画定されている半導体基板、前記セル領域の半導体基板上にエピタキシャル層である第１コンタクト層と金属物質である第２コンタクト層の順に積層されている自己整列コンタクト、及び前記周辺回路領域の半導体基板上にエピタキシャル層である第１ＥＳＤと金属物質である第２ＥＳＤの順に積層されているエレベーテッド・ソース・ドレインを含むことを特徴とし、前記第１コンタクト層と前記第１ＥＳＤは同一エピタキシャル層であり、前記第２コンタクト層と前記第２ＥＳＤは同一金属層であることを特徴とし、前記第１コンタクト層と前記第１ＥＳＤは固相エピタキシー工程を通して形成されたエピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムであることを特徴とし、前記第２コンタクト層と前記第２ＥＳＤはそれぞれ、前記第１コンタクト層と前記第１ＥＳＤ上の第１金属層、前記第１金属層上の窒化物系バリヤメタル、前記バリヤメタル上の第２金属層、前記第１コンタクト層／第１ＥＳＤと前記第１金属層との間に形成された金属シリサイドを含むことを特徴とする。
【００２９】
さらに、本発明の半導体素子の製造方法は、セル領域と周辺回路領域が定義されている半導体基板の上部に前記セル領域にコンタクトホールを提供し、同時に前記周辺回路領域にＥＳＤホールを提供する構造物を形成するステップ、固相エピタキシー工程を用いて前記コンタクトホールとＥＳＤホールの底面の一部を埋め込むエピタキシャル層と前記エピタキシャル層上で前記コンタクトホールとＥＳＤホールの残りの地域を埋め込む非晶質層からなる第１コンタクト層と第１ＥＳＤを形成するステップ、前記第１コンタクト層と第１ＥＳＤ中の前記非晶質層を選択的に除去するステップ、前記非晶質層の除去後に残留する前記第１コンタクト層と第１ＥＳＤのエピタキシャル層上に前記コンタクトホールと前記ＥＳＤホールを埋め込む金属コンタクト層からなる第２コンタクト層と第２ＥＳＤを形成するステップを含むことを特徴とし、前記非晶質層を選択的に除去するステップは、ドライエッチングにより行うことを特徴とし、前記エピタキシャル層はエピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムで形成することを特徴とし、前記エピタキシャル層は１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３程度の不純物がドーピングされていることを特徴とし、前記第２コンタクト層と第２ＥＳＤを形成するステップは、前記エピタキシャル層上に第１金属層を形成するステップ、前記第１金属層上に窒化物系バリヤメタルを形成するステップ、前記バリヤメタル上に第２金属層を形成するステップを含むことを特徴とし、前記第１金属層はチタニウム、コバルトまたはニッケルの中から選択されることを特徴とし、前記バリヤメタルは、チタニウム窒化膜またはタングステン窒化膜の中から選択されることを特徴とし、前記第２金属層はタングステンであることを特徴とする。
【発明の効果】
【００３０】
上述した本発明は、固相エピタキシー工程の再成長のために、後続する熱工程を省略したり、コンタクトを形成するためのＣＭＰ工程の後に行ったりすることによって、半導体素子のコンタクト抵抗を下げるだけでなく、信頼性及び収率を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好適な実施の形態を、添付する図面を参照して説明する。
【００３２】
図３は、本発明の実施の形態に係る半導体素子の構造を示す構造断面図である。
【００３３】
図３に示すように、半導体素子の構造は、セル領域と周辺回路領域が画定されている半導体基板３１、セル領域の半導体基板３１上にエピタキシャル層である第１コンタクト層４１Ａと金属物質である第２コンタクト層１００Ａの順に積層されている自己整列コンタクト（ＳＡＣ）、周辺回路領域の半導体基板３１上にエピタキシャル層である第１ＥＳＤ（４１Ｂ）と金属物質である第２ＥＳＤ（１００Ｂ）の順に積層されているエレベーテッド・ソース・ドレイン（以下、「ＥＳＤ」と称す）を含む。
【００３４】
図３において、自己整列コンタクト（ＳＡＣ）を構成する第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）を構成するエピタキシャル層は同一エピタキシャル層であり、第２コンタクト層１００Ａと第２ＥＳＤ（１００Ｂ）は同一金属層である。
【００３５】
まず、第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）は、固相エピタキシー（ＳＰＥ）工程を通して形成されたエピタキシャルシリコン、エピタキシャルゲルマニウムまたはエピタキシャルシリコンゲルマニウムの中から選択されるもので、このような第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）は１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３程度の不純物（リンまたは砒素）がドーピングされている。
【００３６】
そして、金属物質である第２コンタクト層１００Ａと第２ＥＳＤ（１００Ｂ）は、それぞれ第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）上の第１金属層４４、第１金属層４４上の窒化物系バリヤメタル４５、バリヤメタル４５上の第２金属層４６、及び第１コンタクト層／第１ＥＳＤ（４１Ａ／４１Ｂ）と第１金属層４４との間に形成された金属シリサイド４７を含む。ここで、第１金属層４４はチタニウム、コバルトまたはニッケルの中から選択され、バリヤメタル４５はチタニウム窒化膜またはタングステン窒化膜の中から選択され、第２金属層４６はタングステンである。そして、金属シリサイド４７はチタニウムシリサイド、コバルトシリサイドまたはニッケルシリサイドの中から選択される。
【００３７】
図３のような構造を有する本発明の半導体素子は、自己整列コンタクト（ＳＡＣ）とＥＳＤをエピタキシャルシリコンからなる第１コンタクト層４１Ａ／第１ＥＳＤ（４１Ｂ）と金属物質からなる第２コンタクト層１００Ａ／第２ＥＳＤ（１００Ｂ）の二重構造（金属シリサイド形成）からなったＳＡＣを形成することによって、セル領域においてエピタキシャルシリコンとメタル層とをＳＡＣに形成することにより、シリコンそのもののコンタクト抵抗の限界を克服して、コンタクト抵抗を下げながら周辺回路領域でＥＳＤの抵抗を下げることができる。すなわち、本発明は金属物質からなる第２コンタクト層１００Ａと第２ＥＳＤ（１００Ｂ）を導入することによって金属層自らの比抵抗がシリコンに比べて１００倍程度低いことが知られているため、コンタクト抵抗の側面からは非常に有利である。
【００３８】
また、後述するが、第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）になるエピタキシャルシリコンは、固相エピタキシー（ＳＰＥ）工程を通してエピタキシャルシリコンと非晶質シリコンを成長させた後、非晶質シリコンを選択的に除去することによって、エピタキシャルシリコンの再成長のための熱工程を行う必要がないため、工程を単純化する効果が得られるだけでなく、サーマルバジェットが減少する。
【００３９】
図４Ａ乃至図４Ｇは、本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【００４０】
図４Ａに示すように、セル領域と周辺回路領域が画定されている半導体基板３１に素子間の分離のための素子分離工程を行って素子分離膜３２を形成した後、半導体基板３１の選択された領域上にゲート絶縁膜３３、ゲート電極３４、ゲートハードマスク窒化膜３５の順に積層されているゲートパターンを形成する。ここで、素子分離膜３２はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を用いて形成したもので、ゲート電極３４はポリシリコン膜、ポリシリコン膜とタングステン膜の積層またはポリシリコン膜とタングステンシリサイド膜の積層の中から選択して形成する。
【００４１】
次いで、ゲートパターンを含む半導体基板３１上にスペーサ絶縁膜を蒸着した後、全面エッチングしてゲートパターンの両側壁に接するゲートスペーサ３６を形成する。この時、ゲートハードマスク窒化膜３５とゲートスペーサ３６は後続する層間絶縁膜とエッチング選択比を有する物質を用い、層間絶縁膜がシリコン酸化膜である場合はシリコン窒化膜を用いる。
【００４２】
このように、ゲートパターン及びゲートスペーサ３６の形成工程は、セル領域と周辺回路領域で同時に行う。
【００４３】
次に、フォトレジストマスクを使用してゲートパターンの間に露出した半導体基板３１に公知のイオン注入法を用いてトランジスタのソース・ドレインの役割をする低濃度ソース・ドレイン接合３７を形成する。ここで、低濃度ソース・ドレイン接合３７はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造と呼ばれるもので、セル領域と周辺回路領域に同時に形成される。そして、低濃度ソース・ドレイン接合３７はＮＭＯＳＦＥＴ形成地域では砒素（Ａｓ）のようなｎ型ドーパントをイオン注入して形成し、ＰＭＯＳＦＥＴ形成地域ではボロン（Ｂｏｒｏｎ）のようなｐ型ドーパントをイオン注入して形成する。以下、セル領域と周辺回路領域に形成されるトランジスタはＮＭＯＳＦＥＴと仮定する。
【００４４】
次に、ゲートパターンを含む半導体基板３１上に層間絶縁膜（Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）３８を蒸着する。この時、層間絶縁膜３８は酸化物を用いるが、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）またはＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の中から選択されるシリコン酸化膜系酸化物を用いる。
【００４５】
次に、ゲートハードマスク窒化膜３５の上部で一定厚さに残留するまで層間絶縁膜３８を１次の化学的機械的研磨（ＣＭＰ）する。この時、ゲートハードマスク窒化膜３５の上に残留する層間絶縁膜３８Ａの厚さは、５００Å〜１５００Åである。
【００４６】
前記した１次の化学的機械的研磨工程は、ヒュームドまたはコロイダル方式により製造したシリカを研磨粒子とし、ｐＨが９〜１２である塩基性スラリーを用いて行う。
【００４７】
図４Ｂに示すように、ゲートハードマスク窒化膜３５の表面が露出するまで層間絶縁膜３８Ａ（図４Ａ参照）に対して２次の化学的機械的研磨を行う。すなわち、ゲートハードマスク窒化膜３５で研磨がストップする条件で行う。
【００４８】
２次の化学的機械的研磨が行われる時、スラリーはゲートハードマスク窒化膜３５に対して高選択比を有する高選択比スラリー（Ｈｉｇｈ  Ｓｅｌｅｃｔｉｖｉｔｙ  Ｓｌｕｒｒｙ；ＨＳＳ）を用い、この時、高選択比スラリー（ＨＳＳ）はゲートハードマスク窒化膜３５と、酸化膜質である層間絶縁膜３８Ａとの研磨選択比が１：３０〜１：１００の範囲のスラリーを用いる。このような高選択比のスラリーは、ｐＨが６〜８の中性で、スラリーに含まれている研磨粒子としてはセリア系（ＣｅＯ２）を用いる。
【００４９】
前記した高選択比スラリーは酸化膜に対してのみ十分に化学的機械的研磨が行われ、窒化膜に対しては研磨が行われないスラリーで、そのため、主に酸化膜質である層間絶縁膜３８Ａに対しては研磨が十分行われ、窒化膜質であるゲートハードマスク窒化膜３５では研磨がストップされる。
【００５０】
すなわち、高選択比スラリーを用いた２次の化学的機械的研磨は、ゲートハードマスク窒化膜３５の損失を最小に維持しながらゲートハードマスク窒化膜３５上部の層間絶縁膜３８Ａを完全に除去する工程である。
【００５１】
前記した２次の化学的機械的研磨の工程後には、ゲートパターンの間にのみ平坦化された層間絶縁膜３８Ｂが残留し、ゲートパターンの上部には層間絶縁膜３８Ｂが残留しない。
【００５２】
前述した一連の工程により１、２次の化学的機械的研磨を行えば、ゲートハードマスク窒化膜３５の厚さをウェーハの全領域に亘って一定に維持することができ、後続するコンタクトホールの形成において、ＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）のエッチング均一性を向上させることができる。エッチング均一性の向上は、後続するプラグを形成するための分離工程でゲートハードマスク窒化膜３５の厚さの均一性を向上させ、ＳＡＣフェイルを抑制させる。
【００５３】
図４Ｃに示すように、平坦化された層間絶縁膜３８Ｂの表面が露出したゲートハードマスク窒化膜３５を含む全面に感光膜を塗布し、露光及び現像によりパターニングしてコンタクトマスク３９を形成する。
【００５４】
前記したコンタクトマスク３９の工程時に、予め層間絶縁膜３８Ｂをゲートハードマスク窒化膜３５の表面が露出するまで１、２次の化学的機械的研磨をしてウェーハの全領域に亘って残留する層間絶縁膜３８Ｂの厚さの均一度を確保したため、コンタクトマスク３９のパターニング時に工程マージンを広く確保することができる。
【００５５】
そして、コンタクトマスク３９はセル領域で自己整列コンタクト（ＳＡＣ）を形成するためのコンタクトマスクとして、従来技術は周辺回路領域で形成しないが、本発明は周辺回路領域でも同時にコンタクトマスク３９を形成する。
【００５６】
次に、コンタクトマスク３９をエッチングバリヤとして層間絶縁膜３８Ｂをエッチングしてセル領域に自己整列コンタクト（ＳＡＣ）のためのコンタクトホール４０Ａをオープンさせる自己整列コンタクトエッチング（ＳＡＣ）工程を行う。この時、周辺回路領域でも層間絶縁膜３８ＢをエッチングしてＥＳＤ形成のためのホール４０Ｂ（以下、ＥＳＤホールと称す）を形成する。
【００５７】
前記したコンタクトホール４０Ａ及びＥＳＤホール４０Ｂを形成するための自己整列コンタクトエッチングの工程時に、ゲートパターンの間に残留する層間絶縁膜３８Ｂのみをエッチングするため、ゲートハードマスク窒化膜３５のエッチング損失を最小化できる。
【００５８】
図４Ｄに示すように、コンタクトマスク３９（図４Ｃ参照）を除去した後に、コンタクト物質の形成前の前処理洗浄工程を行う。すなわち、層間絶縁膜３８Ｂをエッチングして形成されたコンタクトホール４０Ａ（図４Ｃ参照）及びＥＳＤホール４０Ｂ（図４Ｃ参照）の側壁及び底面にはエッチング残留物（図示せず）が残留し、低濃度ソース・ドレイン接合３７の表面にはエッチング工程によるシリコン格子欠陥が生じる。また、コンタクトホール４０ＡとＥＳＤホール４０Ｂが形成されながら露出された低濃度ソース・ドレイン接合３７の表面には自然酸化膜が形成される。エッチング残留物及びシリコン格子欠陥は、素子の漏れ電流特性を低下させ、自然酸化膜はコンタクト抵抗を増加させて素子の電気的特性を低下させる要因となる。
【００５９】
したがって、コンタクトホール４０Ａ／ＥＳＤホール４０Ｂの形成後にコンタクト物質の形成前の前処理洗浄工程としてドライ洗浄またはウェット洗浄を行うが、ウェット洗浄はＨＦ（Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）−ｌａｓｔ洗浄（ＨＦ溶液を適用する洗浄）を適用し、ドライ洗浄はプラズマ洗浄または急速熱ベーキング（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｂａｋｅ）工程を適用する。ウェット洗浄工程は２５℃〜４０℃で行われ、ドライ洗浄工程は７００℃〜９００℃で行われる。
【００６０】
ＨＦ−ｌａｓｔ洗浄は、ＨＦ系洗浄を最後に行うもので、例えば、ＨＦ−ｌａｓｔ洗浄としては、ＲＮＯ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄、ＲＮＦ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>ＨＦ］洗浄、ＲＯ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄、ＮＯ［（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>（ＨＦ系ＢＯＥ）］洗浄またはＲＦ［（ＮＨ４ＯＨ＋Ｈ２Ｏ２）−>ＨＦ］洗浄を用いる。ここで、Ｒ（Ｈ２ＳＯ４＋Ｈ２Ｏ２）はＳＰＭとし、「−>」は順序を表す。
【００６１】
そして、プラズマ洗浄工程時に用いるガスは、水素、水素／窒素混合ガス、ＣＦ系ガス、ＮＦ系ガス、ＮＨ系ガスを用いる。例えば、水素（Ｈ２）、水素／窒素（Ｈ２／Ｎ２）、フッ化窒素（ＮＦ３）、アンモニア（ＮＨ３）またはＣＦ４ガスを雰囲気ガスとして用いる。また、プラズマ洗浄工程は２５℃〜４０℃で行われる。
【００６２】
一方、前処理洗浄工程のドライ洗浄は、水素系ガスを用いた急速熱ベーキング工程を用いることもできるが、水素及び水素系ガス雰囲気で７００℃〜９００℃の高温で熱処理を行うと、エッチング残留物を除去するとともに、特に微細な自然酸化膜を除去する効果がある。
【００６３】
前述した一連の前処理洗浄工程はコンタクトホール４０Ａ／ＥＳＤホール４０Ｂの露出部位の洗浄表面の維持のために時間の遅延なしに連続的に行う。
【００６４】
次に、前処理洗浄工程の後に固相エピタキシー（ＳＰＥ）工程を行ってコンタクトホール４０ＡとＥＳＤホール４０Ｂの内部に非晶質シリコン４２を成長させる。
【００６５】
ここで、固相エピタキシー工程は蒸着初期状態でも既にコンタクトホール４０Ａ／ＥＳＤホール４０Ｂ底部の低濃度ソース・ドレイン接合３７の表面にエピタキシャルシリコン４１が薄く成長し、その上部に非晶質シリコン４２が成長する特徴を有する工程であって、初期蒸着時にＨ２ガス雰囲気でＳｉＨ４／ＰＨ３の混合ガスを供給しながら４００℃〜７００℃の温度で行う。このように、初期蒸着時にＰＨ３を流すことによってエピタキシャルシリコン４１と非晶質シリコン４２内のリンのドーピング濃度を比較的に低い１Ｅ１８〜１Ｅ２１（１×１０１８〜１×１０２１）ａｔｏｍｓ／ｃｍ３程度に維持させる。一方、エピタキシャルシリコン４１と非晶質シリコン４２内にドーピングされる不純物は砒素（Ａｓ）も可能であるが、この時は成長の途中にＡｓＨ３を流す。
【００６６】
このように、エピタキシャルシリコン４１と非晶質シリコン４２を固相エピタキシー（ＳＰＥ）工程により成長させる蒸着方式は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＶＬＰＣＶＤ（Ｖｅｒｙ  Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＵＨＶＣＶＤ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ  ＣＶＤ）、ＲＴＣＶＤ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  ＣＶＤ）、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｅ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）の中から選択される。
【００６７】
一方、ＳＰＥ工程時、シリコンの初期蒸着状態でエピタキシャルシリコン４１が成長する理由の１つは、表面洗浄工程を行った後、時間の遅延なしに非晶質シリコン蒸着装置に真空でローディングさせるためである。前処理表面洗浄工程時にＳＰＭ（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１：２０＠９０℃）と３００：１ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いて洗浄を行うと、シリコン基板の表面は水素終末処理（シリコン基板の表面のシリコンダングリングボンドが水素原子と結合された状態）されて一定時間の間に自然酸化膜の成長が抑制される。このように自然酸化膜が抑制されることによって、ＳＰＥ初期にエピタキシャルシリコンが成長する。さらに、もう１つの理由は、初期非晶質シリコンを蒸着するために導入されるガス雰囲気がＨ２ガスであるためである。すなわち、Ｈ２ガスを用いることで、ＳＰＥ工程時にガス雰囲気は酸化雰囲気ではなく還元雰囲気となり、このような還元雰囲気により非晶質シリコン４２の蒸着状態でも初期にエピタキシャルシリコン４１が成長する。
【００６８】
前記した固相エピタキシー工程を用いて形成させるコンタクト物質は、シリコンの他にゲルマニウム、シリコンゲルマニウムも可能である。すなわち、非晶質ゲルマニウム、非晶質シリコンゲルマニウムも可能である。
【００６９】
図４Ｅに示すように、非晶質シリコン４２（図４Ｄ参照）を選択的に除去してコンタクトホール４０ＡとＥＳＤホール４０Ｂの内部にエピタキシャルシリコン４１（図４Ｄ参照）を４００Å〜１０００Åの厚さに残留させる。
【００７０】
この時、非晶質シリコン４２はドライエッチングまたはウェットエッチングにより除去するが、ドライエッチング時にはＨＢｒ／Ｃｌ２の混合ガスを用い、ウェットエッチングは水酸化アンモニウム溶液を用いて除去する。
【００７１】
以下、非晶質シリコン４２の除去後にセル領域に残留するエピタキシャルシリコン４１を「第１コンタクト層４１Ａ」と称し、周辺回路領域に残留するエピタキシャルシリコン４１を「第１ＥＳＤ（４１Ｂ）」と称す。
【００７２】
結局、セル領域のコンタクトホール４０Ａを一部埋め込む形態で第１コンタクト層４１Ａが残留し、周辺回路領域のＥＳＤホール４０Ｂを一部埋め込む形態で第１ＥＳＤ（４１Ｂ）が残留する。
その後、後続する金属層の蒸着に先立って、第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）表面の自然酸化膜を除去するために、表面洗浄工程を行う。表面洗浄工程は、コンタクトホールの形成後に前処理洗浄工程と同様にドライ洗浄またはウェット洗浄を行うが、ウェット洗浄はＨＦ−ｌａｓｔ（ＨＦ溶液を適用する洗浄）洗浄を適用し、ドライ洗浄はプラズマ洗浄または急速熱ベーキング工程を適用する。ここで、ウェット洗浄工程は２５℃〜４０℃で、ドライ洗浄工程は７００℃〜９００℃で行われる。
【００７３】
図４Ｆに示すように、第１コンタクト層４１Ａ及び第１ＥＳＤ（４１Ｂ）のみを残留させた状態でセル領域を覆うイオン注入マスク（図示せず）を形成した後に周辺回路領域にイオン注入を行って高濃度ソース・ドレイン接合４３を形成する。
【００７４】
次に、第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）上にコンタクトホール４０Ａ（図４Ｅ参照）とＥＳＤホール４０Ｂ（図４Ｅ参照）を完全に埋め込むまで金属層１００を蒸着する。
【００７５】
ここで、金属層１００は化学気相蒸着（ＣＶＤ）または物理気相蒸着（ＰＶＤ）方式で形成し、単一金属層か、それぞれ異なる金属層で二重に蒸着することができる。例えば、金属層１００はチタニウム（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）を単独で形成するか、チタニウム、コバルトまたはニッケルをまず形成し、次いでチタニウム窒化膜（ＴｉＮ）またはタングステン窒化膜（ＷＮ）を形成する。また、金属層１００はチタニウム、コバルトまたはニッケルをまず形成し、次いでバリヤメタルとしてチタニウム窒化膜、タングステン窒化膜を形成し、最後にタングステン（Ｗ）を蒸着することもできる。
【００７６】
以下、金属層１００はチタニウム（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）を単独で形成した第１金属層４４、チタニウム窒化膜またはタングステン窒化膜で形成したバリヤメタル４５、そしてタングステンで形成した第２金属層４６を順に積層して形成したものと仮定する。
【００７７】
一方、コンタクト抵抗の側面から、金属層１００のみでコンタクトを形成すれば有利であるが、金属層１００がシリコンからなる低濃度ソース・ドレイン接合３７または高濃度ソース・ドレイン接合４３と直接接触する場合に発生する汚染及びディップレベル不純物という問題があるため、一定厚さのエピタキシャルシリコン（すなわち、第１コンタクト層）と金属層１００とを反応させて金属シリサイド４７を形成する。例えば、金属層１００で第１金属層４４を形成する場合には後続する熱工程を行ってコンタクトホール４０Ａ／ＥＳＤホール４０Ｂの内部に残留している第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）であるエピタキシャルシリコンとを反応させて金属シリサイド４７に形成して第１コンタクト層４１Ａ／第１ＥＳＤ（４１Ｂ）と金属コンタクト層１００との間に金属シリサイド４７を形成する。以下、金属層１００は金属シリサイド４７も含むと仮定する。
【００７８】
図４Ｇに示すように、ゲートハードマスク窒化膜３５の表面が露出するまで金属層１００（図４Ｆ参照）を化学的機械的研磨（ＣＭＰ）して第１コンタクト層４１Ａと第１ＥＳＤ（４１Ｂ）の上でコンタクトホール４０Ａ（図４Ｅ参照）とＥＳＤホール４０Ｂ（図４Ｅ参照）を完全に埋め込む金属層１００からなる第２コンタクト層１００Ａと第２ＥＳＤ（１００Ｂ）を形成する。すなわち、化学的機械的研磨を通してセル領域には第１コンタクト層４１Ａ上に形成される第２コンタクト層１００Ａを形成すると同時に周辺回路領域には第１ＥＳＤ（４１Ｂ）上に形成される第２ＥＳＤ（１００Ｂ）を形成する。
【００７９】
上述した実施の形態によれば、本発明は、セル領域に形成されるコンタクトを第１コンタクト層４１Ａと第２コンタクト層１００Ａの二重構造で形成し、周辺回路領域ではセルコンタクトと同じ構造、すなわち第１ＥＳＤ（４１Ｂ）と第２ＥＳＤ（１００Ｂ）の二重構造でＥＳＤを形成している。
【００８０】
したがって、セル領域のコンタクトは、エピタキシャルシリコンである第１コンタクト層４１Ａと金属層である第２コンタクト層１００Ａの積層構造になり、周辺回路領域ではエピタキシャルシリコンである第１ＥＳＤ（４１Ｂ）と金属層である第２ＥＳＤ（１００Ｂ）の積層構造になる。好ましくは、セル領域のコンタクトは、エピタキシャルシリコンである第１コンタクト層４１Ａ、金属シリサイド４７、第１金属層４４、バリヤメタル４５及び第２金属層４６の順に積層されている第２コンタクト層１００Ａが積層される構造を有し、周辺回路領域のＥＳＤはエピタキシャルシリコンである第１ＥＳＤ（４１Ｂ）と金属シリサイド４７、第１金属層４４、バリヤメタル４５及び第２金属層４６の順に積層されている第２ＥＳＤ（１００Ｂ）が積層される構造を有する。セル領域と周辺領域とで後アニリング工程後に、金属シリサイド４７はエピタキシャルシリコンと第１金属層との間に形成される。
【００８１】
このように、本発明はセル領域にあるコンタクトをエピタキシャルシリコンからなる第１コンタクト層４１Ａと金属層からなる第２コンタクト層１００Ａの二重構造（その二重構造間に金属シリサイドを形成）で形成することによって、エピタキシャルシリコンのみでコンタクトを形成することによるコンタクト抵抗の限界を克服してコンタクト抵抗を下げることができる。すなわち、本発明は金属層からなる第２コンタクト層１００Ａと第２ＥＳＤ（１００Ｂ）を導入することによって金属層自らの比抵抗がシリコンに比べて１００倍程度低いと知られているため、コンタクト抵抗の側面から非常に有利である。
【００８２】
そして、固相エピタキシー（ＳＰＥ）工程を通してエピタキシャルシリコン４１と非晶質シリコン４２を成長させた後に、非晶質シリコン４２を選択的に除去することによってエピタキシャルシリコンを再成長させるための熱工程を行う必要がないため、工程単純化という効果が得られるだけでなく、サーマルバジェットが減少する。
【００８３】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【産業上の利用可能性】
【００８４】
本発明は、半導体製造技術に関し、特に、半導体素子のコンタクト形成方法に利用可能である。
【図面の簡単な説明】
【００８５】
【図１】従来技術に係るＳＥＧ技術を用いたコンタクトの構造を示す図である。
【図２Ａ】従来技術に係るＳＰＥ技術を用いたコンタクト形成方法を示す工程断面図である。
【図２Ｂ】従来技術に係るＳＰＥ技術を用いたコンタクト形成方法を示す工程断面図である。
【図３】本発明の実施の形態に係る半導体素子の構造を示す構造断面図である。
【図４Ａ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｂ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｃ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｄ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｅ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｆ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図４Ｇ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【符号の説明】
【００８６】
３１      半導体基板
３２      素子分離膜
３３      ゲート絶縁膜
３４      ゲート電極
３５      ゲートハードマスク
３６      ゲートスペーサ
３７      低濃度ソース・ドレイン
３８      層間絶縁膜
４１      エピタキシャルシリコン
４１Ａ      第１コンタクト層
４１Ｂ      第１ＥＳＤ
４２      非晶質シリコン
４３      高濃度ソース・ドレイン
４４      第１金属層
４５      バリヤメタル
４６      第２金属層
１００      金属層
１００Ａ      第２コンタクト層
１００Ｂ      第２ＥＳＤ
【図１】
2006310717.tif 000003
【図２Ａ】
2006310717.tif 000004
【図２Ｂ】
2006310717.tif 000005
【図３】
2006310717.tif 000006
【図４Ａ】
2006310717.tif 000007
【図４Ｂ】
2006310717.tif 000008
【図４Ｃ】
2006310717.tif 000009
【図４Ｄ】
2006310717.tif 000010
【図４Ｅ】
2006310717.tif 000011
【図４Ｆ】
2006310717.tif 000012
【図４Ｇ】
2006310717.tif 000013