(57)【要約】【課題】外付けダイオードを用いずに、ラッチアップを回避すること目的とする。【解決手段】第１電位に基づいて第２電位を生成する第１の電位発生回路と、所定時間経過までは第１電位に基づいて第３電位の生成を開始し、所定時間経過後は第２電位に基づいて第３電位を生成する第２の電位発生回路とにより構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電位に基づいて第２電位を生成する第１の電位発生回路と、
所定時間経過までは前記第１電位に基づいて第３電位の生成を開始し、前記所定時間経過後は前記第２電位に基づいて前記第３電位を生成する第２の電位発生回路とにより構成されることを特徴とする半導体集積回路。
【請求項２】
前記第２の電位発生回路は、外部信号の遷移をカウントするカウンタを有し、前記カウンタが所定値を越えたら、前記第２電位に基づいて前記第３電位を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２の電位発生回路は、前記第２電位の遷移をモニタするレベルモニタ回路を有し、前記第２電位が所定値を越えたら、前記第２電位に基づいて前記第３電位を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第１の電位発生回路は、
一端及び他端を有する静電容量素子と、
前記静電容量素子の前記一端と接続され、互いに並列に接続された第１及び第２のトランジスタと、
前記静電容量素子の前記他端と接続され、互いに並列に接続された第３及び第４のトランジスタとにより構成され、
前記第１及び第３のトランジスタが導通状態である場合は、前記第２及び第４のトランジスタは非導通状態であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
【請求項５】
前記第２の電位発生回路は、
一端及び他端を有する静電容量素子と、
前記静電容量素子の前記一端と接続され、互いに並列に接続された第１及び第２のトランジスタと、
前記静電容量素子の前記他端と接続され、互いに並列に接続された第３及び第４のトランジスタと、
前記第１電位が印加される第１の電極と、前記静電容量素子の前記一端と接続される第２の電極とを有する第５のトランジスタとにより構成され、
前記第１及び第３のトランジスタが導通状態である場合は前記第２及び第４のトランジスタは非導通状態となり、前記第１のトランジスタが非導通状態である場合は前記第５のトランジスタが導通状態となることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
【請求項６】
第１電位に基づいて第２電位を生成し、
所定時間経過までは前記第１電位に基づいて第３電位の生成を開始し、
前記所定時間経過後は前記第２電位に基づいて前記第３電位を生成することを特徴とする昇圧方法。
【請求項７】
外部信号の遷移をカウントし、前記カウントした結果が所定値を越えたら、前記第２電位に基づいて前記第３電位を生成することを特徴とする請求項１記載の昇圧方法。
【請求項８】
前記第２電位の遷移をモニタし、前記第２電位が所定値を越えたら、前記第２電位に基づいて前記第３電位を生成することを特徴とする請求項１記載の昇圧方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び昇圧方法に関し、特に、液晶パネルを駆動するために自己発生昇圧電位を用いる半導体集積回路に関する。
【背景技術】
【０００２】
図６を用いて、背景技術について説明する。図６は、自己発生昇圧電位を用いる半導体集積回路のブロック図である。
図６に示すように、半導体集積回路は、制御回路６１０と、ＶＤＤ昇圧回路６２０と、ＶＥＥ昇圧回路６３０とにより構成されている。ＶＤＤ昇圧回路６２０は、制御回路６１０において生成された制御信号に応じて、外部電位ＶＤＣ１を用いて、ＶＤＤを生成する。一方、ＶＥＥ昇圧回路６３０は、ＶＤＤ昇圧回路６２０において生成されたＶＤＤのみを用いて、ＶＥＥを生成する。
【特許文献１】特開２００３−９１２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＶＥＥ昇圧回路６３０は、ＶＤＤ昇圧回路６２０において生成されたＶＤＤのみを用いてＶＥＥを生成しているため、ＶＤＤの電荷を消費する。そのため、ＶＤＤのレベルが低下し、図７に示されるように寄生バイポーラが形成され、ラッチアップを引き起こしてしまうという問題点があった。具体的に説明すると、ＶＤＤのレベルが低下すると、寄生バイポーラ７１０が“ＯＮ”し、ベース電流、コレクタ電流が流れ、このコレクタ電流により基板の電位が上昇し、寄生ダイオード７２０が“ＯＮ”となる。この結果、寄生ダイオード７１０、７２０で構成されるサイリスタが“ＯＮ”し、保持電流が流れてラッチアップとなる。
【０００４】
また、この問題点を解決するために、ＶＤＤ昇圧回路６３０の出力側に、外付けでダイオードを設けるという手法がある。しかしながら、外付けでダイオードを設けることにより、そのダイオード自身のコストや、そのダイオードを設けるための工程が増加するなど、半導体集積回路のコストが増加するという問題点がある。
【課題を解決するための手段】
【０００５】
本発明の一形態の半導体集積回路は、第１電位に基づいて第２電位を生成する第１の電位発生回路と、所定時間経過までは第１電位に基づいて第３電位の生成を開始し、所定時間経過後は第２電位に基づいて第３電位を生成する第２の電位発生回路とにより構成される。
【０００６】
本発明の一形態の昇圧方法は、第１電位に基づいて第２電位を生成し、所定時間経過までは第１電位に基づいて第３電位の生成を開始し、所定時間経過後は第２電位に基づいて第３電位を生成する。
【発明の効果】
【０００７】
本発明の半導体集積回路によれば、外付けダイオードを用いずに、ラッチアップを回避することができるという効果を有する。
【発明を実施するための最良の形態】
【０００８】
以下、図面を用いて、本発明の半導体集積回路を説明する。
【実施例１】
【０００９】
初めに、図１を用いて、本発明の実施例１の半導体集積回路の構成について説明する。図１は、本発明の実施例１の半導体集積回路の構成を示すブロック図である。本発明の実施例１の半導体集積回路は、制御回路１１０と、外部電位（第１電位）ＶＤＣ１に基づいてＶＤＤ（第２電位）を生成するＶＤＤ昇圧回路１２０（第１の電位発生回路）と、所定時間経過までは外部電位ＶＤＣ１に基づいてＶＥＥ（第３電位）の生成を開始し、所定時間経過後はＶＤＤに基づいてＶＥＥを生成するＶＥＥ昇圧回路１３０（第２の電位発生回路）とにより構成される。
【００１０】
制御回路１１０は、ＮＡＮＤ回路１１１と、インバータ１１２、１１４、１１６−１、１１６−２、１１６−３、１１７、１１９−１、１１９−２、１１９−３と、タイミング調整回路１１３と、レベルシフタ回路１１５、１１８ととにより構成される。ＮＡＮＤ回路１１１は、自己昇圧用の外部信号ＣＰとパワーダウン信号ＳＴＢＹとの論理演算を行う。インバータ１１２は、ＮＡＮＤ回路１１１の出力を反転して出力する。タイミング調整回路１１３は、インバータ１１２の出力を受け、外部信号ＣＰの遷移時に昇圧回路での貫通経路をなくすように動作する。インバータ１１４は、タイミング調整回路１１３の第１の出力信号１１３ａを反転して出力する。レベルシフタ回路１１５は、第１の出力信号１１３ａのレベルをシフトして出力する。インバータ１１６−１、１１６−２、１１６−３は、直列に接続され、レベルシフタ回路１１５の出力を反転して出力する。インバータ１１７は、タイミング調整回路１１３の第２の出力信号１１３ｂを反転して出力する。レベルシフタ回路１１８は、第２の出力信号１１３ｂのレベルをシフトして出力する。インバータ１１９−１、１１９−２、１１９−３は、レベルシフタ回路１１８の出力を反転して出力する。
【００１１】
ＶＤＤ昇圧回路１２０は、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳ）１２１、１２２、１２３と、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳ）１２４と、ＰＭＯＳ１２１〜１２３とＮＭＯＳ１２４との間に設けられる静電容量素子（コンデンサ）Ｃ１と、出力ノード１２５とにより構成される。ここで、ＰＭＯＳ及びＮＭＯＳは、ゲート電極（制御電極）と、ソース電極（第１の電極）と、ドレイン電極（第２の電極）とにより構成される。ＰＭＯＳ１２１は、インバータ１１４の出力が印加されるゲート電極と、ＶＣＣ（電源電位、例えば３Ｖ）が印加されるソース電極と、コンデンサＣ１の一端と接続されるドレイン電極とを有する。ＮＭＯＳ１２４は、インバータ１１７の出力が印加されるゲート電極と、ＶＳＳ（接地電位）が印加されるソース電極と、ＰＭＯＳ１２１のドレイン電極と接続されるドレイン電極とを有する。ＰＭＯＳ１２２は、インバータ１１９−３の出力が印加されるゲート電極と、ＶＤＣ１（外部電源、例えば１２Ｖ）が印加されるソース電極と、コンデンサＣ１の他端と接続されるドレイン電極とを有する。ＰＭＯＳ１２３は、インバータ１１６−２の出力が印加されるゲート電極と、出力ノード１２５と接続されるドレイン電極と、ＰＭＯＳ１２２のドレイン電極と接続されるソース電極とを有する。
【００１２】
ＶＥＥ昇圧回路１３０は、調整回路１４０と、昇圧回路１５０とにより構成される。調整回路１４０は、ＣＰカウンタ回路１４１と、ＮＡＮＤ回路１４２と、インバータ１４３と、レベルシフタ回路１４４と、インバータ１４５とにより構成される。ＣＰカウンタ回路１４１は、インバータ１１２の出力とパワーダウン信号ＳＴＢＹとを入力し、外部信号ＣＰの遷移回数をカウントする。ＮＡＮＤ回路１４２は、パワーダウン信号ＳＴＢＹとＣＰカウンタ回路１４１の出力との論理演算を行う。インバータ１４３は、ＮＡＮＤ回路１４２の出力を反転して出力する。レベルシフタ回路１４４は、インバータ１４３の出力のレベルをシフトして出力する。インバータ１４５は、レベルシフタ回路１４４の出力を反転して出力する。昇圧回路１５０は、インバータ１５１と、ＮＡＮＤ回路１５２と、ＮＯＲ回路１５３と、ＰＭＯＳ１５４と、ＮＭＯＳ１５５〜１５８と、静電容量素子（コンデンサ）Ｃ２と、出力ノード１５９とにより構成される。インバータ１５１は、インバータ１１６−２の出力を反転して出力する。ＮＡＮＤ回路１５２は、インバータ１４５の出力とインバータ１５１の出力との論理演算を行う。ＰＭＯＳ１５４は、ＮＡＮＤ回路１５２の出力が印加されるゲート電極と、ＶＤＤが印加されるソース電極と、コンデンサＣ２の一端と接続されるドレイン電極とを有する。ここで、ＰＭＯＳ１５４のソース電極は、ＶＤＤ昇圧回路１２０の出力ノード１２５と接続されている。ＮＭＯＳ１５５は、インバータ１１９−２の出力が印加されるゲート電極と、ＶＳＳが印加されるソース電極と、ＰＭＯＳ１５４のドレイン電極と接続されるドレイン電極とを有する。ＮＭＯＳ１５６は、インバータ１１６−３の出力が印加されるゲート電極と、ＶＳＳが印加されるソース電極と、コンデンサＣ２の他端と接続されるドレイン電極とを有する。ＮＭＯＳ１５７は、インバータ１１９−２の出力が印加されるゲート電極と、ＮＭＯＳ１５６のドレイン電極と接続されるソース電極と、出力ノード１５９と接続されるドレイン電極とを有する。ＮＯＲ回路１５３は、インバータ１１６−２の出力とインバータ１４５の出力との論理演算を行う。ＮＭＯＳ１５８は、ＮＯＲ回路１５３の出力が印加されるゲート電極と、ＶＤＣ１（外部電源）が印加されるソース電極と、コンデンサＣ２の一端と接続されるドレイン電極とを有する。
【００１３】
次に、図２を用いて、本発明の実施例１の半導体集積回路の動作について説明する。図２は、本発明の実施例１の半導体集積回路の動作を示すタイミングチャートである。
【００１４】
初めに、ＶＤＤの昇圧動作について説明する。パワーダウン信号ＳＴＢＹが、“Ｌ”から“Ｈ”へ遷移して、外部信号ＣＰの入力がイネーブルとなる。ここで、パワーダウン信号ＳＴＢＹが“Ｌ”レベルのときは、パワーダウン時である。その後、外部信号ＣＰが“Ｌ”から“Ｈ”へ遷移すると、第２の出力信号１１３ｂが“Ｌ”から“Ｈ”になり、ＮＭＯＳ１２４は“ＯＦＦ”になる。第２の出力信号１１３ｂの遷移から少し遅れて、第１の出力信号１１３ａが“Ｌ”から“Ｈ”になり、ＰＭＯＳ１２１は“ＯＮ”になる。よって、ライン１２０ａの電圧レベルは、ＶＳＳからＶＣＣへ遷移する。ここで、コンデンサＣ１を介して、ライン１２０ｂの電圧レベルは、ＶＤＣ１レベル（初期レベル）から、“ＶＤＣ１＋ＶＣＣ−α”レベルへ遷移しようとするが（α＞０）、ほぼ同時に第２の出力信号１１３ｂの遷移を受けてＰＭＯＳ１２２が“ＯＦＦ”に、第１の出力信号１１３ａの遷移を受けてＰＭＯＳ１２３が“ＯＮ”になる。よって、出力ノード１２５の電圧レベルは、ライン１２０ｂの電圧レベルと同じレベルになる。次に、外部信号ＣＰが、“Ｈ”から“Ｌ”へ遷移すると、第１の出力信号１１３ａが“Ｈ”から“Ｌ”になり、ＰＭＯＳ１２１は“ＯＦＦ”になる。
【００１５】
第１の出力信号１１３ａの遷移から少し遅れて、第２の出力信号１１３ｂが“Ｈ”から“Ｌ”になり、ＮＭＯＳ１２４は“ＯＮ”になる。よって、ライン１２０ａの電圧レベルは、コンデンサＣ１を介して、ＶＤＣ１より低いレベルへ遷移するが、ほぼ同時にＰＭＯＳ１２２が“ＯＮ”に、ＰＭＯＳ１２３が“ＯＦＦ”になる。よって、ライン１２０ａの電圧レベルは、ＶＤＣ１レベルとなる。以降の遷移を繰り返すことにより、本発明の実施例１の半導体集積回路は、出力ノード１２５の電圧レベルをＶＤＣ１＋ＶＣＣレベルまで昇圧することができる。
【００１６】
次に、ＶＥＥの昇圧（降圧）動作について説明する。パワーダウン信号ＳＴＢＹが、“Ｌ”から“Ｈ”へ遷移することで、外部信号ＣＰ及びＣＰカウンタ回路１４１がイネーブルになり、外部信号ＣＰのカウントを開始する。図２に示すように、信号１３０Ｃは“Ｌ”であるので、コンデンサＣ２をチャージするための供給源はＶＤＣ１が印加されたソース電極を有するＮＭＯＳ１５８である。外部信号ＣＰが“Ｌ”から“Ｈ”へ遷移すると、トランジスタＣ２はＮＭＯＳ１５８を介してＶＤＣ１がチャージされる。よって、ライン１３０ａの電位レベルは、“ＶＳＳ”から“ＶＤＣ１−Ｖｔ”レベルとなる。これを受けて、コンデンサＣ２を介して、ライン１３０ｂが“ＶＳＳ”レベルから“ＶＤＣ１−Ｖｔ−β”レベルへ遷移しようとするが、ほぼ同時に第１の出力信号１１３ａの遷移を受けてＮＭＯＳ１５６が“ＯＮ”、第２の出力信号１１３ｂの遷移を受けてＮＭＯＳ１５７が“ＯＦＦ”してライン１３０ｂの電圧レベルは“ＶＳＳ”レベルとなる。次に、外部信号ＣＰが、“Ｈ”から“Ｌ”へ遷移すると、第１の出力信号１１３ａが“Ｈ”から“Ｌ”になり、ＮＭＯＳ１５６は“ＯＦＦ”になる。第１の出力信号１１３ａの遷移から少し遅れて、第２の出力信号１１３ｂが“Ｈ”から“Ｌ”になり、ＮＭＯＳ１５７は“ＯＮ”になる。よって、ライン１３０ａの電圧レベルは、“ＶＤＣ１−Ｖｔ”レベルから“ＶＳＳ”レベルへ遷移する。これを受けて、コンデンサＣ２を介して、ライン１３０ｂの電圧レベルが“ＶＳＳ”レベルから“ＶＳＳ−ＶＤＣ１＋Ｖｔ＋β”レベルへ遷移しようとするが（−ＶＤＣ１＋Ｖｔより高いレベル）、ほぼ同時にＮＭＯＳ１５６が“ＯＦＦ”、ＮＭＯＳ１５７が“ＯＮ”して、ライン１３０ｂと出力ノード１５９の電圧レベルは同じレベルになる。以降の遷移を繰り返すことにより、本発明の実施例１の半導体集積回路は、ＶＥＥを昇圧（降圧）していくが、途中、外部信号ＣＰが設定値の遷移回数を越えることを受けて、ＣＰカウンタ回路１４１より、信号１３０Ｃのレベルが“Ｌ”から“Ｈ”へ遷移する。この変化を受けて、コンデンサＣ２をチャージする供給源がＶＤＣ１がソース電極に印加されているＮＭＯＳ１５８から、ＶＤＤがソース電極に印加されているＰＭＯＳ１５４へ切り替わる。よって、ライン１３０ａに供給される電位レベルは、“ＶＤＣ１１”から“ＶＤＤ”へと切り替わる。以上の動作を繰り返すことにより、ＶＤＤは“ＶＤＣ１＋ＶＣＣ”レベルへ、ＶＥＥは“−ＶＤＤ”レベルまで昇圧（降圧）することができる。
【００１７】
本発明の実施例１の半導体集積回路によれば、ＶＥＥの昇圧の起動時においては、ＶＤＤを電源として使用せず、ＶＤＣ１（外部電源）を電源として使用する。そして、ＶＤＤ及びＶＥＥのレベルがある程度まで昇圧された後で、チャージ用の電源をＶＤＣ１からＶＤＤへ切替える。よって、ＶＥＥの昇圧（降圧）のためＶＤＤレベルが多少降下しても寄生バイポーラはＯＮせず、ラッチアップを回避することができる。また、外付けダイオードを用いないため、コストアップを抑制することができる。
【００１８】
なお、実施例１において、ＣＰカウンタ回路１４１の遷移回数は、ＶＤＤ／ＶＥＥレベルが多少下がってもラッチアップにならないようなＶＤＤ／ＶＥＥレベルを確保できる回数を設定することは言うまでもない。
【実施例２】
【００１９】
初めに、図３を用いて、本発明の実施例２の半導体集積回路の構成について説明する。図３は、本発明の実施例２の半導体集積回路の構成を示すブロック図である。ここで、実施例１と同じ構成については同一番号を付与し、重複した説明を省略する。
【００２０】
本発明の実施例２の半導体集積回路は、制御回路１１０と、外部電位（第１電位）ＶＤＣ１に基づいてＶＤＤ（第２電位）を生成するＶＤＤ昇圧回路１２０（第１の電位発生回路）と、ＶＤＤが所定のレベルに達するまでは外部電位ＶＤＣ１に基づいてＶＥＥ（第３電位）の生成を開始し、所定のレベルに達成した後はＶＤＤに基づいてＶＥＥを生成するＶＥＥ昇圧回路３００（第２の電位発生回路）とにより構成される。
【００２１】
ＶＥＥ昇圧回路３００は、調整回路３１０と、昇圧回路１５０とにより構成される。調整回路３１０は、ＶＤＤレベルモニタ回路３１１と、レベルシフタ回路３１２と、インバータ３１３とにより構成される。ＶＤＤレベルモニタ回路３１１は、ＶＤＤ昇圧回路１２０の出力ノード１２５のレベルのモニタする回路である。レベルシフタ回路３１２は、ＶＤＤレベルモニタ回路３１１の出力のレベルをシフトする。インバータ３１３は、レベルシフタ回路３１２の衆力を反転して出力する。
【００２２】
以下、図４を用いて、ＶＤＤレベルモニタ回路３１１の具体的な構成について説明する。図４は、ＶＤＤレベルモニタ回路３１１のブロック図である。ＶＤＤレベルモニタ回路３１１は、レベルシフタ回路４０１、４０２と、ＰＭＯＳ４０３と、ＮＭＯＳ４０４と、抵抗素子４０５、４０６と、インバータ４０７〜４０９と、ＮＯＲ回路４１０とにより構成される。レベルシフタ回路４０１は、パワーダウン信号ＳＴＢＹのレベルをシフトする。ＰＭＯＳ４０３は、レベルシフタ回路４０１の出力が印加されるゲート電極と、ＶＤＤが印加されるソース電極と、抵抗素子４０５の一端と接続されるドレイン電極を有する。抵抗素子４０５の他端は、インバータ４０８の入力側に接続される。インバータ４０８は、入力側で入力された信号を反転して出力する。インバータ４０９は、インバータ４０８の出力を反転して出力する。レベルシフタ回路４０２は、パワーダウン信号ＳＴＢＹのレベルをシフトする。ＮＯＲ回路４１０は、インバータ４０８の出力とレベルシフタ回路４０２の出力との論理演算を行う。インバータ４０７は、ＮＯＲ回路４１０の出力を反転して出力する。ＮＭＯＳ４０４は、インバータ４０７の出力が印加されるゲート電極と、ＶＳＳが印加されるソース電極と、抵抗素子４０６の他端と接続されるドレイン電極とを有する。抵抗素子４０６は、抵抗素子４０５の他端に接続される一端と、ＮＭＯＳ４０４のドレイン電極に接続される他端とを有する。
【００２３】
次に、図５を用いて、本発明の実施例２の半導体集積回路の動作について説明する。図５は、本発明の実施例２の半導体集積回路の動作を示すタイミングチャートである。ＶＤＤの昇圧動作については、実施例１と同じ動作であるため、その説明は省略する。
【００２４】
次に、ＶＥＥの昇圧（降圧）動作について説明する。ここで、実施例１と同じ動作についてはその説明を省略する。本発明の実施例２の半導体集積回路は、ＶＥＥを昇圧（降圧）していくが、ＶＤＤレベルモニタ回路３１１において出力ノード１２５が所定の電位レベルに達しているか否かをモニタしている。そして、出力ノード１２５が所定のレベルに達したら、信号１３０ｃが、“Ｌ”から“Ｈ”へ遷移する。この変化を受けて、コンデンサＣ２をチャージする供給源がＶＤＣ１がソース電極に印加されているＮＭＯＳ１５８から、ＶＤＤがソース電極に印加されているＰＭＯＳ１５４へ切り替わる。よって、ライン１３０ａに供給される電位レベルは、“ＶＤＣ１１”から“ＶＤＤ”へと切り替わる。以上の動作を繰り返すことにより、ＶＤＤは“ＶＤＣ１＋ＶＣＣ”レベルへ、ＶＥＥは“−ＶＤＤ”レベルまで昇圧（降圧）することができる。
【００２５】
本発明の実施例２の半導体集積回路によれば、実施例１の半導体集積回路と同様に、ＶＥＥの昇圧の起動時においては、ＶＤＤを電源として使用せず、ＶＤＣ１（外部電源）を電源として使用する。そして、ＶＤＤ及びＶＥＥのレベルがある程度まで昇圧された後で、チャージ用の電源をＶＤＣ１からＶＤＤへ切替える。よって、ＶＥＥの昇圧（降圧）のためＶＤＤレベルが多少降下しても寄生バイポーラはＯＮせず、ラッチアップを回避することができる。また、外付けダイオードを用いないため、コストアップを抑制することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例１の半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施例１の半導体集積回路の動作を示すタイミングチャートである。
【図３】本発明の実施例２の半導体集積回路の構成を示すブロック図である。
【図４】ＶＤＤレベルモニタ回路のブロック図である。
【図５】本発明の実施例２の半導体集積回路の動作を示すタイミングチャートである。
【図６】自己発生昇圧電位を用いる半導体集積回路のブロック図である。
【図７】寄生ダイオードが形成されることを示す回路図である。
【符号の説明】
【００２７】
１１０、６１０  制御回路
１２０、６２０  ＶＤＤ昇圧回路
１３０、６３０  ＶＥＥ昇圧回路
１４０、３１０  調整回路
１５０  昇圧回路
１４１  ＣＰカウンタ回路
３１１  ＶＤＤレベルモニタ回路
７１０、７２０  寄生ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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