(57)【要約】【課題】  マイコンによる処理を軽減してファームウェアの開発を軽減し、且つ、低速度における制御又は低速度から中速度までの広範な速度範囲における制御を可能にしたＤＣモータの制御装置を提供する。【解決手段】  外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成する内部回転位相信号生成回路２０１と、内部回転位相信号（REF_FG）と、ＤＣモータの回転位相を示す外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成する回転速度制御信号生成回路２０２と、外部基準信号（REF_CLK）と外部インデックス信号（INDEX）との位相差に応じた位相制御信号を生成する位相制御信号生成回路２０３と、回転速度制御信号と位相制御信号とに基づいて制御信号を生成する制御信号生成回路２０４とを備えたものである。【選択図】        図１
2006050717.tif 000002
【特許請求の範囲】
【請求項１】
外部基準信号（REF_CLK）に同期してＤＣモータの回転速度制御及び位相制御を行う制御装置において、
前記外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成する内部回転位相信号生成回路と、
前記内部回転位相信号（REF_FG）と、前記ＤＣモータの回転に同期してＤＣモータの回転位相を示す外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成する回転速度制御信号生成回路と、
前記外部基準信号（REF_CLK）と、ＤＣモータが１回転するのに同期して少なくとも１発のパルスとして与えられる外部インデックス信号（INDEX）との位相差を求め、その位相差に応じた位相制御信号を生成する位相制御信号生成回路と、
前記回転制御信号生成回路からの回転速度制御信号と前記位相制御信号生成回路からの位相制御信号とに基づいて制御信号を生成する制御信号生成回路と
を備えたことを特徴とするＤＣモータの制御装置。
【請求項２】
外部基準信号（REF_CLK）に同期してＤＣモータの回転速度制御及び位相制御を行う制御装置において、
前記外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成する内部回転位相信号生成手段と、
前記外部基準信号（REF_CLK）と前記内部回転位相信号（REF_FG）とを入力し、前記外部基準信号（REF_CLK）の周波数が所定値よりも小のときは前記内部回転位相信号（REF_FG）の周期を基準周期として出力し、それ以外のときには外部基準信号（REF_CLK）の周期を基準周期として出力する第１の選択回路と、
前記ＤＣモータの回転に同期してＤＣモータの回転位相を示す外部回転位相信号（EXT_FG）と、前記ＤＣモータが１回転するのに同期して少なくとも１発のパルスとして与えられる外部インデックス信号（INDEK）とを入力し、前記外部基準信号（REF_CLK）の周波数が所定値よりも小のときは外部回転位相信号（EXT_FG）の周期を対象周期として出力し、それ以外のときには外部インデックス信号（INDEX）の周期を対象周期として出力する第２の選択回路と、
前記第１の選択回路からの基準周期と前記第２の選択回路からの対象周期との偏差を求めて回転制御信号を生成する回転速度制御信号生成回路と、
前記外部基準信号（REF_CLK）と外部インデックス信号（INDEX）との位相差を求め、その位相差に応じた位相制御信号を生成する位相制御信号生成回路と、
前記回転速度制御信号生成回路からの回転速度制御信号と前記位相制御信号生成回路からの位相制御信号とに基づいて制御信号を生成する制御信号生成回路と
を備えたことを特徴とするＤＣモータの制御装置。
【請求項３】
前記外部回転位相信号（EXT_FG）の周期の移動平均を求め、その平均化処理後の外部回転位相信号を前記外部回転位相信号（EXT_FG）として出力する平均化処理回路を備えたことを特徴とする請求項１又は２記載のＤＣモータの制御装置。
【請求項４】
前記制御信号生成回路は、前記制御信号の値が所定の最小値よりも小さい場合には前記最小値を制御信号として出力し、前記制御信号の値が所定の最大値よりも大きい場合には前記最大値を制御信号として出力し、前記制御信号の値が所定の最小値と所定の最大値との間の値のときは前記制御信号をそのまま出力することを特徴とする請求項１〜３の何れかに記載のＤＣモータの制御装置。
【請求項５】
前記回転速度制御信号生成回路は、前記第２の選択回路からの対象周期を所定の下限値及び所定の上限値とそれぞれ対比して、前記所定の下限値よりも小のときには速度大の信号を出力し、前記所定の上限値よりも大のときには速度小の信号を出力して前記制御信号生成回路に出力し、
前記制御信号生成回路は、前記速度小の信号を入力したときには前記最大値を制御信号として出力し、前記速度大の信号を入力したときには前記最小値を制御信号として出力することを特徴とする請求項４記載のＤＣモータの制御装置。
【請求項６】
前記制御信号生成回路は、前記制御信号に基づいてＰＷＭ信号を生成するＰＷＭ生成回路を備え、前記ＰＷＭ信号をＤＣモータドライバに出力することを特徴とする請求項１〜５の何れかに記載のＤＣモータの制御装置。
【請求項７】
前記外部基準信号（REF_CLK）を所定時間遅延させる第１の信号遅延回路を備え、遅延処理後の外部基準信号を前記外部基準信号（REF_CLK）として出力することを特徴とする請求項１〜６の何れかに記載のＤＣモータの制御装置。
【請求項８】
前記外部インデックス信号（INDEX）を所定時間遅延させる第２の信号遅延回路を備え、遅延処理後の外部基準信号を外部インデックス信号（INDEX）として出力することを特徴とする請求項１〜７の何れかに記載のＤＣモータの制御装置。
【請求項９】
前記各回路はデジタル信号を処理するハードウェアから構成されていることを特徴とする請求項１〜８の何れかに記載のＤＣモータの制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣモータの制御装置に関し、特に、デジタル制御による定速回転制御及び位相制御に関する。
【背景技術】
【０００２】
従来、ＤＬＰプロジェクタの色ホイールの位相制御方法について、例えば「色ホイールを入来ビデオ信号に同期し、チャンネル変化後に色ホイールを再同期するモータ制御ユニットを設け、このモータ制御ユニットに含まれた誤差制御ユニットが位相外れ状態を検出し、位相誤差があればそれによって調節されるピクセルサンプルクロックから色ホイール同期信号を作り、同様モータ制御ユニットに設けた駆動制御ユニットがこの同期信号を色ホイールによって与えられるインデックス信号と位相ロックするように構成することによって、チャンネル変化時の画像効果を最小にする。」ものが提案されている（例えば特許文献１）。
【０００３】
また、位相同期ＤＣモータの制御に関しては、「タイマ回路によりタイミング信号の周期、及び前記タイミング信号と前記モータのロータの回転位相との間の相対位相を測定し、周波数コマンド発生器により前記に基づいてモータ速度コマンドを発生させ、前記モータを駆動しているモータ・ドライバ回路の出力位相を制御する。その際に、小さな周波数同期誤差を前記タイミング信号と前記ロータの回転位相との間で所定の位相関係を保持するために用いる。」ものが提案されている（例えば特許文献２）。
【０００４】
また、完全デジタル化を実現したものとして、「モータ動作をデジタル入力コマンド信号で指示するメインデジタルシグナルプロセッサ、入力コマンド信号に応答して、各相ごとに電機子を回転させるためのデジタル変換信号、および入力コマンド信号によって確定されるデューティサイクルを有するデジタルパルス幅変調信号を生成する駆動コントローラ、駆動コントローラとデジタル通信を行う切り替え手段および電機子位置を表すデジタルタコメータ信号を生成するモータ監視手段を備える。」ものが提案されている（例えば特許文献３）。
【０００５】
【特許文献１】特開平９−２３４４４号公報（要約書）
【特許文献２】特開平９−１４０１７７号公報（要約書）
【特許文献３】特開平７−１６３１７６号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の特許文献１及び２の位相制御方法は、回転速度が３６００ｒｐｍ以上の中速度では良好であるが、低速度では引き込み時間が長くなるという問題点がある。また、上記の特許文献３の制御装置においては、マイコンが多くの処理を行うため、ファームウェアの開発にコストがかかるという問題点がある。
【０００７】
本発明は、このような問題点を解決するためになされたものであり、マイコンによる処理を軽減してファームウェアの開発を軽減し、且つ、低速度における制御又は低速度から中速度までの広範な速度範囲における制御を可能にしたＤＣモータの制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るＤＣモータの制御装置は、外部基準信号（REF_CLK）に同期してＤＣモータの回転速度制御及び位相制御を行う制御装置において、前記外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成する内部回転位相信号生成回路（２０１）と、前記内部回転位相信号（REF_FG）と、前記ＤＣモータの回転に同期してＤＣモータの回転位相を示す外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成する回転速度制御信号生成回路（２０２）と、前記外部基準信号（REF_CLK）と、ＤＣモータが１回転するのに同期して少なくとも１発のパルスとして与えられる外部インデックス信号（INDEX）との位相差を求め、その位相差に応じた位相制御信号を生成する位相制御信号生成回路（２０３）と、前記回転速度制御信号生成回路からの回転速度制御信号と前記位相制御信号生成回路からの位相制御信号とに基づいて制御信号を生成する制御信号生成回路（２０４）とを備えたものである。本発明においては、外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成し、その内部回転位相信号（REF_FG）を基準として、外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成するようにしたので、低速度時において引き込み時間が長くなるような事態が避けられており、低速度時において適切な制御が可能になっている。また、マイコンによる処理が軽減されてファームウェアの開発が不要になっている。或いは少なくともファームウェアの開発が軽減されている。なお、この「課題を解決するための手段」では実施形態の構成に対応する符合を付記しているが、それは本発明と実施形態との対応を明確にするためのものであり、本発明はその実施形態の構成に限定されるものではない。
【０００９】
本発明に係るＤＣモータの制御装置は、外部基準信号（REF_CLK）に同期してＤＣモータの回転速度制御及び位相制御を行う制御装置において、外部基準信号（REF_CLK）に基づいて内部回転位相信号（REF_FG）を生成する内部回転位相信号生成回路（２０１）と、前記外部基準信号（REF_CLK）と前記内部回転位相信号（REF_FG）とを入力し、前記外部基準信号（REF_CLK）の周波数が所定値よりも小のときは前記内部回転位相信号（REF_FG）の周期を基準周期として出力し、それ以外のときには外部基準信号（REF_CLK）の周期を基準周期として出力する第１の選択回路（１０６）と、前記ＤＣモータの回転に同期してＤＣモータの回転位相を示す外部回転位相信号（EXT_FG）と、前記ＤＣモータが１回転するのに同期して少なくとも１発のパルスとして与えられる外部インデックス信号（INDEK）とを入力し、前記外部基準信号（REF_CLK）の周波数が所定値よりも小のときは外部回転位相信号（EXT_FG）の周期を対象周期として出力し、それ以外のときには外部インデックス信号（INDEX）の周期を対象周期として出力する第２の選択回路（１１３）と、前記第１の選択回路からの基準周期と前記第２の選択回路からの対象周期との偏差を求めて回転制御信号を生成する回転速度制御信号生成回路（２０２）と、前記外部基準信号（REF_CLK）と外部インデックス信号（INDEX）との位相差を求め、その位相差に応じた位相制御信号を生成する位相制御信号生成回路（２０３）と、前記回転速度制御信号生成回路からの回転速度制御信号と前記位相制御信号生成回路からの位相制御信号とに基づいて制御信号を生成する制御信号生成回路（２０４）とを備えたものである。
【００１０】
本発明においては例えば低速と中速とで制御を切り替えることが可能になっている。例えば低速のときには第１の選択回路及び第２の選択回路の選択により、外部基準信号（REF_CLK）に基づいて生成された内部回転位相信号（REF_FG）を基準として、外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成するようにしたので、低速度時において引き込み時間が長くなるような事態が避けられており、低速度時において適切な制御が可能になっている。また、中速の場合には、第１の選択回路及び第２の選択回路の選択により、外部基準信号（REF_CLK）と外部回転位相信号（EXT_FG）との偏差を求めて回転速度制御信号を生成するようにしたので、中速に対応した制御が可能になっている。したがって、低速から中速までの広範な速度範囲に対応した速度制御が可能になっている。また、マイコンによる処理が軽減されてファームウェアの開発が不要になっており、或いは少なくともファームウェアの開発が軽減されている。
【００１１】
本発明に係るＤＣモータの制御装置は、前記外部回転位相信号（EXT_FG）の移動平均を求め、その平均化処理後の外部回転位相信号を前記外部回転位相信号（EXT_FG）として前記第２の選択回路に出力する平均化処理回路（１０９）を備えたものである。本発明においては、前記外部回転位相信号（EXT_FG）の移動平均を求めてその信号を利用するようにしているから、例えば外部回転位相信号（EXT_FG）にジッタが含まれていても、それをキャンセルすることができ、これにより精度の高い回転制御が可能になっている。
【００１２】
本発明に係るＤＣモータの制御装置において、前記制御信号生成回路（２０４）は、前記制御信号が所定の最小値よりも小さい場合には前記最小値を制御信号として出力し、前記制御信号が所定の最大値よりも大きい場合には前記最大値を制御信号として出力し、前記制御信号が所定の最小値と所定の最大値との間の値のときは前記制御信号をそのまま出力する。本発明においては、前記制御信号が最小値よりも小さい場合には前記最小値を制御信号として出力し、所定の最大値よりも大きい場合には前記最大値を制御信号として出力し、制御信号の制御量にリミッタをかけて、制御の安定化を図っている。
【００１３】
本発明に係るＤＣモータの制御装置において、前記回転速度制御信号生成回路（２０２）は、前記第２の選択回路からの対象周期を所定の下限値及び所定の上限値とそれぞれ対比して、前記所定の下限値よりも小のときには速度大の信号（FAST）を出力し、前記所定の上限値よりも大のときには速度小の信号（SLOW）を出力して前記制御信号生成回路に出力し、前記制御信号生成回路（２０４）は、前記速度小の信号（SLOW）を入力したときには前記最大値を制御信号として出力し、前記速度大の信号（FAST）を入力したときには前記最小値を制御信号として出力している。本発明においては、制御信号の制御量にリミッタをかけて、制御の安定化を図っている。
【００１４】
本発明に係るＤＣモータの制御装置において、前記制御信号生成回路（２０４）は、前記制御信号に基づいてＰＷＭ信号を生成するＰＷＭ生成回路（１２４）を備え、前記ＰＷＭ信号をＤＣモータドライバに出力する。本発明においては前記ＰＷＭ信号を生成し、それによりＤＣモータドライバ（２０）を制御することによりＤＣモータを駆動する。
【００１５】
本発明に係るＤＣモータの制御装置は、前記外部基準信号（REF_CLK）を所定時間遅延させる第１の信号遅延回路（１０２）を備え、遅延処理後の外部基準信号を前記外部基準信号（REF_CLK）として出力する。本発明においては、外部基準信号（REF_CLK）を適宜遅延させることにより、外部基準信号（REF_CLK）に対するＤＣモータの位相調整が可能になっている。
【００１６】
本発明に係るＤＣモータの制御装置は、前記外部インデックス信号（INDEX）を所定時間遅延させる第２の信号遅延回路（１１１）を備え、遅延処理後の前記外部インデックス信号を前記外部インデックス信号（INDEX）として出力する。本発明においては、外部インデックス信号（INDEX）を適宜遅延させることにより、外部インデックス信号（INDEX）を生成するための手段が機械的にも電気的にも厳密な精度が要求されないものとなっている。
【００１７】
本発明に係るＤＣモータの制御装置において、前記各回路はハードウェアから構成されるものである。本発明において、前記各回路はデジタル信号を処理するハードウェア回路から構成されているので、マイコンによる処理が軽減されてファームウェアの開発が不要となり又は少なくとも軽減されている。
【発明を実施するための最良の形態】
【００１８】
実施形態１．
図１は本発明の実施形態１に係るＤＣモータの制御装置を示したブロック図である。同図において、モータ制御手段１０は、外部基準信号（REF_CLK）、外部インデックス信号（INDEX）、外部回転位相信号（EXT_FG）及びクロックパルス（CLOCK）を入力し、後述の所定の処理をしてＰＷＭ信号を生成してモータドライバ２０に出力する。モータドライバ２０はＰＷＭ信号に基づいてＤＣモータ３０の回転速度及び回転位相を制御する。モータ制御手段１０に入力される外部基準信号（REF_CLK）は、例えば制御対象がプロジェクションのモノクロホイールの場合には、映像信号のフレームタイミングを表すＶＳＹＮＣ（垂直同期信号）が使われる。外部インデックス信号（INDEX）はインデックス生成手段３１により生成されるが、例えばモータが回転するときに、１回転当たり例えばｘ発のパルスを生成する。例えばＶＳＹＮＣ（垂直同期信号）に同期して１回転させる場合には、外部インデックス信号（INDEX）は１発のパルスを生成するようにする。インデックス生成手段３１の具体的な例としては、反射型のフォトリフレクタを用いることが一例としてあげられる。このとき、ＤＣモータ３０のボデイ（フレーム）がフォトセンサの赤外線を反射する材質のものであれば黒のマークを付けるなどの処理をする。また、モータドライバ２０はＤＣブラシレス・センサレス・モータ用を用いており、更に、デジタルで制御するためにＴＴＬレベルの信号の入出力が可能なものが用いられる。また、モータドライバ２０はＤＣモータ３０の内部のロータマグネットの回転角による情報から、外部回転位相信号（EXT_FG）を生成する。なお、本実施形態１において、図１のモータドライバ２０及びＤＣモータ３０については従前からあるものが用いられており、モータ制御手段１０の構成にその特徴があるので、その詳細を説明する。
【００１９】
図２は図１のモータ制御手段１０の内部ブロック図である。モータ制御手段１０は、図２に示されるように、外部基準信号正規化回路１０１、信号遅延回路１０２、カウンタ１０３、ｎ分周回路１０４、ｍ逓倍回路１０５、選択回路１０６、外部回転位相信号正規化回路１０７、カウンタ１０８、平均化処理回路１０９、外部インデックス信号正規化回路１１０、信号遅延回路１１１、カウンタ１１２、選択回路１１３、位相比較回路１１４、フィルタ１１５を備えており、更に、偏差演算回路１２０、フィルタ１２１、加算器１２２、フィルタ１２３及びＰＷＭ生成回路１２４を備えている。なお、カウンタ１０３，１０８，１１２はそれぞれレジスタ１０３ａ，１０８ａ，１１２ａを内蔵しているものとする。また、これらの回路は何れもハードウェアから構成されているものとする。
【００２０】
また、ｎ分周回路１０４、ｍ逓倍回路１０５は本発明の内部回転位相生成回路２０１に相当し、選択回路１０６は第１の選択回路に、選択回路１１３は第２の選択回路１１３に、偏差演算回路１２０及びフィルタ１２１は本発明の回転速度制御信号生成回路２０２に、位相比較回路１１４及びフィルタ１１５は本発明の位相制御信号生成回路２０３に、加算器１２２、フィルタ１２３及びＰＷＭ生成回路１２４は本発明の制御信号生成回路２０４に相当する。更に、信号遅延回路１０２は本発明の第１の信号遅延回路に、信号遅延回路１１１は本発明の第２の信号遅延回路に相当するものとする。
【００２１】
図３は外部基準信号正規化回路１０１、信号遅延回路１０２、カウンタ１０３、ｎ分周回路１０４及びｍ逓倍回路１０５の各部の出力を示したタイミングチャートである。外部基準信号正規化回路１０１は外部基準信号（REF_CLK）（同図（ａ））を正規化処理し、信号遅延回路１０２はその正規化された外部基準信号（REF_CLK）を所定時間遅延させて外部基準信号遅延信号（REF_CLK遅延信号）を生成するとともに（同図（ｂ））、それに内蔵した微分回路（図示せず）によりその遅延信号の立ち上がりを微分した遅延信号（REF_CLK遅延微分信号）を生成する（同図（ｃ））。このように外部基準信号（REF_CLK）を所定間遅延させるようにしたことで、外部基準信号（REF_CLK）に対するＤＣモータ３０の位相調整が可能になっている。
【００２２】
カウンタ１０３は、上記の遅延微分信号（REF_CLK遅延微分信号）が発生すると、クロックパルス（CLOCK）の計数を開始し、次の遅延微分信号（REF_CLK遅延微分）の発生によりそのカウント値を内部のレジスタ１０３ａに記憶するとともにカウント値（Ｃｉ）をリセットする（（同図（ｄ）（ｅ））。ｎ分周回路１０４はカウント値（Ｃｉ）をｎ倍、つまりｎ分周し（同図（ｆ））、ｍ逓倍回路１０５はその値を１／ｍ倍、つまりｍ逓倍し、ｎＣｉ／ｍが得られる。このようにして、外部基準信号（REF_CLK）の周期に基づいて内部回転位相信号（REF_FG）を生成する。この内部回転位相信号（REF_FG）は低速制御時における速度制御の基準信号となるものである。
【００２３】
選択回路１０６は、カウンタ１０３のカウント値（REF_CLK周期）及びｍ逓倍回路１０５の出力（内部回転位相信号（REF_FG））の何れか一方を選択して基準周期として出力する。選択回路１０６は、例えば
基準周期＝REF_CLK周期（if  REF_CLK＞４０Ｈｚ）else  REF_FG周期
とし、例えばREF_CLKが例えば４０Ｈｚを超えている場合（中速の場合には）には、外部基準信号（REF_CLK）の周期を選択し、４０Ｈｚ以下の場合（低速の場合には）には内部回転位相信号（REF_FG）の周期を選択し、基準周期として偏差演算回路１２０に出力する。
【００２４】
図４は外部回転位相信号正規化回路１０７、カウンタ１０８及び平均化処理回路１０９の各部の出力を示したタイミングチャートである。外部回転位相信号正規化回路１０７は外部回転位相信号（EXT_FG）（同図（ａ））を正規化し、それに内蔵した微分回路（図示せず）によりその立ち上がりを微分して外部回転位相信号（EXT_FG）の微分信号を求める（同図（ｂ））。カウンタ１０８はクロックパルス（CLOCK）の計数するが、上記の遅延微分信号（EXT_FG微分信号）が発生すると、クロックパルス（CLOCK）の計数を開始し、次の遅延微分信号（EXT_FG微分信号）の発生によりそのカウント値を内部のレジスタ１０８ａに取り込んで記憶するとともにカウント値をリセットする（同図（ｃ）（ｄ））。平均化処理回路１０９はカウンタ１０８のレジスタ１０８ａのカウント値の移動平均値を求める。上記の外部回転位相信号（EXT_FG）は、モータの極及びロータの位置による情報から生成される信号なので、１回転につき例えばｋ回発生されるが、その周波数はそれ程精度が良くないのでジッタ（図４（ａ）の黒塗りの部分）が含まれる。平均化処理回路１０９は、仮に外部回転位相信号（EXT_FG）が１回転につき３発発生されるものとすると、レジスタ１０８ａに格納された直前の３個のカウンタ値を平均化し、それを外部回転位相信号の周期（EXT_FG周期）として選択回路１１３に出力する（同図（ｅ））。
【００２５】
図５は外部インデックス信号正規化回路１１０、信号遅延回路１１１及びカウンタ１１２の各部の出力のタイミングチャートである。外部インデックス信号正規化回路１１０は外部インデックス信号（INDEX）を正規化し、信号遅延回路１１１はその正規化された外部インデックス信号（INDEX）を所定時間遅延した後に、それに内蔵した微分回路（図示せず）によりその遅延信号（同同図（ａ））の立ち上がりを微分して微分信号（INDEX遅延微分信号）を生成する（同図（ｂ））。カウンタ１１２はクロックパルス（CLOCK）の計数するが、上記の微分信号（（INDEX遅延微分信号）が発生すると、クロックパルス（CLOCK）の計数を開始し、次の微分信号（INDEX遅延微分信号）の発生によりそのカウント値を内部のレジスタ１１２ａに記憶するとともに選択回路１１３に出力し、また、カウント値をリセットする（同図（ｃ）（ｄ））。なお、信号遅延回路１１１は、外部インデックス信号（INDEX）を所定時間遅延する処理をしているが、このような処理をすることにより、インデックス生成手段３１が機械的にも電気的にも厳密な精度が要求されないものとなっている。
【００２６】
選択回路１１３は、平均化処理回路１０９の出力（外部回転位相信号の周期：EXT_FG周期）とカウンタ１１２の出力（外部インデックス信号の周期：INDEX周期）とを入力し、予め設定された基準値に基づいて何れか一方を選択し、対象周期として偏差演算回路１２０に出力する。選択回路１１３は、例えば
対象周期＝INDEX周期（if  REF_CLK＞４０Ｈｚ）else  EXT_FG周期
とし、REF_CLKが４０Ｈｚを超えている場合（中速の場合）には外部インデックス信号（INDEX）の周期を選択し、REF_CLKが４０Ｈｚ以下の場合（低速の場合）には外部回転位相位相信号（EXT_FG）の周期を選択し、対象周期として偏差演算回路１２０に出力する。
【００２７】
図６は偏差演算回路１２０の一部を示すブロック図であり、図７は図６の下限値／上限値生成ブロックの構成図である。この偏差演算回路１２０は、下限値生成回路１３０、上限値生成回路１３１及び比較器１３２，１３３を備えている。下限値生成回路１３０及び上限値生成回路１３１は、図７に示されるように、設定値レジスタ１３５、乗算器１３６及び加／減算器１３７を備えており、両者は共通の構成になっているが、下限値生成回路１３０の場合には加／減算器１３７は減算器とし、上限値生成回路１３１の場合には加／減算器１３７は加算器とする。ここで、下限値生成回路１３０について説明すると、例えばマイコン（図示せず）のデータバスを介して設定値レジスタ１３５に下限値として例えば５％が設定されると、乗算器１３６はその下限値と基準周期（例えば仮に周期を１００する）とを乗算すると、１００×５％＝５が得られ、加／減算器１３７は、基準周期−５＝９５という下限値が得られる。同様にして、上限値として例えば８％が設定されると「１０８」という上限値が得られる。図６の比較器１３２はその下限値と対象周期とを対比して、下限値＞対象周期のときには速度が大であることを意味する信号ＦＡＳＴを出力する。また、比較器１３３はその上限値と対象周期とを対比して、上限値＜対象周期のときには速度が小であることを意味する信号ＳＬＯＷを出力する。なお、ここでは周期を比較しているので、周期が大であることは、速度としては遅いことを意味する。なお、信号ＦＡＳＴ及び信号ＳＬＯＷは何れも反転信号であり「０」のときに有効である。ただし、本実施形態で述べる各信号の極性は本実施形態における回路の構成によるもので、異なる回路構成とした場合は逆になってもかまわない。
【００２８】
図８は偏差演算回路１２０の更に一部を示すブロック図である。ここでは、基準周期と対象周期との偏差を減算器１３８により求め出力する。したがって、偏差演算回路１２０は、図８の偏差出力をフィルタ１２１に出力するとともに、図６の信号ＦＡＳＴ又は信号ＳＬＯＷをフィルタ１２３に出力する。
【００２９】
図９は図２のフィルタ１２１の回路図である。フィルタ１２１は、乗算器１４０，１４１、加算器１４２，１４３及び関数乗算器１４４から構成されている（この構成自体は従前から用いられているものである）。フィルタ１２１は、偏差演算回路１２０の偏差出力を取り込んでＰＩ制御信号を生成する。
【００３０】
図１０は図２の位相比較回路１１４の回路図である。この位相比較回路１１４は、フリップフロップ回路（以下、ＦＦ回路という）１５０，１５１、ナンド回路１５２、カウンタ１５３，１５４、立下り検出回路１５５，１５６及びレジスタ１５７，１５８から構成されており、信号遅延回路１０２の出力（遅延されたREF_CLK）の位相と信号遅延回路１１１の出力（遅延されたEXT_FG）の位相とを対比して、位相が進んでいるか遅れているか検出するとともに、その程度を検出する。
【００３１】
図１１は基準信号（REF_CLK）の位相が進んでいる場合の位相比較回路１１４の各部の出力を示すタイミングチャートである。ＦＦ回路１５０は遅延された外部基準信号（REF_CLK）（同図（ａ））の入力によりその出力をＨレベルとし、また、ＦＦ回路１５１は遅延されたインデックス信号（INDEX）（同図（ｂ））の入力によりその出力をＨレベルとする。ナンド回路１５２はそれらのナンド論理をとってＦＦ回路１５０の出力をリセットすることにより、ＦＦ回路１５０の出力には遅延されたREF_CLKと遅延されたINDEXとの位相差に対応したパルス幅のパルス（Ph_fast）が得られる（同図（ｃ））。カウンタ１５３はそのパルスPh_fastが供給されている間、クロックパルス（CLOCK）を計数する（同図（ｄ））。立ち下がり検出回路１５５はパルス（Ph_fast）の立ち下がりを検出してレジスタ１５７のロード端子ＬＤに出力する。レジスタ１５７はそのタイミングでカウンタ１５３の出力を取り込んで出力する（同図（ｅ））。したがって、レジスタ１５７は遅延されたREF_CLKと遅延されたインデックス信号（INDEX）との位相差（前記REF_CLKが前記INDEXよりも位相が進んでいる）に対応した計数値（位相進み情報）が出力されることになる。
【００３２】
図１２は基準信号（REF_CLK）の位相が遅れている場合の位相比較回路１１４の各部の出力を示すタイミングチャートである。ＦＦ回路１５１は遅延されたINDEX（同図（ａ））の入力によりその出力をＨレベルとし、また、ＦＦ回路１５０は遅延された外部基準信号（REF_CLK）（同図（ｂ））の入力によりその出力をＨレベルとする。ナンド回路１５２はそれらのナンド論理をとってＦＦ回路１５１の出力をリセットすることにより、ＦＦ回路１５１の出力には遅延されたINDEXと遅延されたREF_CLKとの位相差に対応したパルス幅のパルス（Ph_late）が得られる（同図（ｃ））。カウンタ１５４はそのパルス（Ph_late）が供給されている間、クロックパルス（CLOCK）を計数する（（同図（ｄ））。立ち下がり検出回路１５６はパルスPh_lateの立ち下がりを検出してレジスタ１５８のロード端子ＬＤに出力する。レジスタ１５８はそのタイミングでカウンタ１５４の出力を取り込んで出力する（同図（ｅ））。したがって、レジスタ１５８は遅延されたインデックス信号（INDEX）と遅延された外部基準信号（REF_CLK）と位相差（前記INDEXが前記REF_CLKよりも位相が進んでいる）に対応した計数値（位相遅れ情報）が出力されることになる。
【００３３】
図１３は図２の位相制御用のフィルタ１１５の回路図である。このフィルタ１１５は、インバータ１６０、加算器１６１、セレクタ１６２及び乗算器１６３から構成されている。ここで、上記の位相進み情報及び位相遅れ情報を、
位相進み情報：P_fast［ｎ−１：０］
位相遅れ情報：P_late［ｎ−１：０］
とし、ｎビットの構成からなるものとする。
【００３４】
位相遅れ情報については、P_late［ｎ−１：０］に、P_late［ｎ］の１ビット（その値は０）を追加して、ｎ＋１ビット／符合付きの情報をセレクタ１６２に出力する。位相進み情報については、P_fast［ｎ−１：０］に、P_fast［ｎ］の１ビット（その値は０）を追加し、インバータ１６０により反転した後に、定数：「１」を加算器１６１により加算してセレクタ１６２に出力する。セレクタ１６２は入力された何れかの情報（ｎ＋１ビット／符合付き）を出力し、乗算器１６３はその情報を例えば１／γにする。これはデータ量を調整するためのものである。
【００３５】
位相が遅れている場合には、モータの回転速度を速くして位相を合わせるようにする必要があり、このため、上述の処理をすることにより、制御量を増やすために正のデータを出力している。また、位相が進んでいる場合には、モータの回転速度を遅くして位相を合わせるようにする必要があり、制御量を減らす方向なので、上述の処理をすることにより、制御量を２の補数として出力する。
【００３６】
図１３の位相制御用のフィルタ１１５の出力（位相制御信号）は、加算器１２２によりフィルタ１２１の出力（回転速度制御信号）と加算され、制御信号としてフィルタ１２３に入力する。
【００３７】
図１４は図２のフィルタ１２３の回路図である。このフィルタ１２３は、レジスタ１７０，１７１、比較器１７２，１７３、及びマルチプレックサ１７４から構成されている。レジスタ１７０には最小値が設定され、レジスタ１７１には最大値が設定される。比較器１７２は加算器１２２からの制御信号とレジスタ１７０に設定された最小値とを対比して制御信号がレジスタ１７０の最小値よりも小さいときには最小値を示す信号（ｍｉｎ）を出力する。但し、比較器１７２は反転信号を出力しているのでそのときは「０」になる。また、比較器１７３は加算器１２２からの制御信号とレジスタ１７１に設定された最大値とを対比して制御信号がレジスタ１７１の最大値よりも大きいときには最大値を示す信号（ｍａｘ）を出力する。但し、比較器１７３も反転信号を出力しているのでそのときは「０」になる。マルチプレックサ１７４は、比較器１７２，１７３の出力、加算器１２２からの制御信号、偏差演算回路１２０からの信号ＦＡＳＴ及びＳＬＯＷを取り込んで、次の演算処理を行う。
（ｍｉｎ，ｍａｘ）ｏｒ（ＦＡＳＴ，ＳＬＯＷ）＝（０，０）…未定義
（ｍｉｎ，ｍａｘ）ｏｒ（ＦＡＳＴ，ＳＬＯＷ）＝（０，１）…最小値出力
（ｍｉｎ，ｍａｘ）ｏｒ（ＦＡＳＴ，ＳＬＯＷ）＝（１，０）…最大値出力
（ｍｉｎ，ｍａｘ）ｏｒ（ＦＡＳＴ，ＳＬＯＷ）＝（１，１）…入力をそのまま出力
したがって、マルチプレックサ１７４は制御信号が、最小値と最大値との間にある場合にそのまま出力し、最小値以下又は信号ＦＡＳＴが「０」の場合にはその最小値出力を出力し、最大値以上又は信号ＳＬＯＷが「０」の場合にはその最大値出力を出力し、その制御量に制限を加えている。
【００３８】
図１５は図２のＰＷＭ生成回路１２４の回路図である。ＰＷＭ生成回路１２４はレジスタ１８０、カウンタ１８１、比較器１８２，１８３  ＦＦ回路１８４から構成されており、図１６に示されるような動作をしてＰＷＭ信号を生成する。
【００３９】
図１６はＰＷＭ生成回路１２４の動作を示すタイミングチャートである。フィルタ１２３の出力（PWM_DATA、同図（ｂ））はレジスタ１８０に設定される。また、カウンタ１８１は、この例では、クロックパルス（CLOCK）を計数し、所定値に達するとリセットされて計数を再開するものであり（同図（ａ））、リセットされた段階では「０」であり、比較器１８２はカウンタ１８１の出力と設定値「０」とを対比し、両者が一致するので一致信号をＦＦ回路１８４のセット端子Ｓに出力する。これによりＦＦ回路１８４の出力はＨレベルになる。カウンタ１８１の計数が進んで、カウンタ１８１の計数値とレジスタ１８０の設定値とが一致すると、比較器１８３はそれを検出し、一致信号をＦＦ回路１８４のリセット端子Ｒに出力することにより、ＦＦ回路１８４の出力はＬレベルになる。このような処理が繰り返されることによりＦＦ回路１８４からＰＷＭ信号が出力される（同図（ｄ））。
【００４０】
以上のように本実施形態１においては、例えば低速度（上記の例ではREF_CLKが４Ｈｚ以下のとき）では、選択回路１０６は内部回転位相信号の周期（REF_FG周期）を選択して偏差演算回路１２０に出力し、選択回路１１３は外部回転位相信号の周期（EXT_FG周期）を選択して偏差演算回路１２０に出力し、偏差演算回路１２０は内部回転位相信号の周期（REF_FG周期）と外部回転位相信号の周期（EXT_FG周期）との偏差を求めて回転速度制御信号を得るようにしており、低速度の時においても引き込み時間が長くなるようなことがなく、適切な制御が可能になっている。また、例えば中速度（上記の例ではREF_CLKが４Ｈｚを超えるとき）では、選択回路１０６は外部基準信号の周期（REF_CLK周期）を選択して偏差演算回路１２０に出力し、選択回路１１３は外部インデックス信号の周期（INDEX周期）を選択して偏差演算回路１２０に出力し、偏差演算回路１２０は外部基準信号の周期（REF_CLK周期）と、外部インデックス信号の周期（INDEX周期）との偏差を求めて回転速度制御信号を得るようにしており、中速度に対応した適切な制御が可能になっている。このため、本実施形態１においては、低速から中速までの広範な速度範囲での制御が可能になっている。
【００４１】
また、図２のフィルタ１２３は、制御信号が、最小値と最大値との間にある場合にはそのまま出力し、最小値以下又は信号ＦＡＳＴが「０」の場合にはその最小値出力を出力し、最大値以上又は信号ＳＬＯＷが「０」の場合にはその最大値出力を出力し、その制御量に制限（リミッタ）を加えており、このため、安定した制御が可能になっている。
【００４２】
また、図２の各回路はハードウェアから構成されているので、例えば信号遅延回路１０２，１１１、ｎ分周回路１０４、ｍ逓倍回路１０５、選択回路１０６，１１３、偏差演算回路１２０、フィルタ１２１及びフィルタ１２３については、初期段階においてデータバスを介してデータを１度設定すればよいので、マイコンによる処理が軽減されてファームウェアの開発が不要又は少なくとも軽減されたものとなっている。
【００４３】
実施形態２．
なお、上記の実施形態１においては低速と中速との切替えを、外部基準信号（REF_CLK）４０Ｈｚを基準とした例について説明したが、本発明においてはその例に限定されるものではなく、その前後の値であってもよい。また、上記の実施形態１においてはＰＷＭ信号を生成してモータドライバ２０に出力する例について説明したが、モータドライバ２０がＰＷＭ信号ではなく、他の形式の制御信号を取り込むものであれば、それに対応した形式の制御信号を出力する。図６〜図１０及び図１３〜図１５の各回路の構成についても本発明の課題から逸脱しない範囲で適宜変形し得るものである。また、内部回転位相信号（REF_FG）を求めるのに、外部基準信号（REF_CLK）を分周及び逓倍して求めた例について説明したが、これは必要に応じて分周又は逓倍だけの処理であってもよい。
【産業上の利用可能性】
【００４４】
本発明は、例えばモノクロホイールを回転して黒挿入を行うプロジェクションシステムや、プリズムを低速で回転してライトバルブを光で走査するプロジェクションシステムのモータ制御に適用される。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態１に係るＤＣモータの制御装置のブロック図。
【図２】図１のモータ制御手段の回路図。
【図３】図２の各部の出力を示したタイミングチャート（その１）。
【図４】図２の各部の出力を示したタイミングチャート（その２）。
【図５】図２の各部の出力を示したタイミングチャート（その３）。
【図６】偏差演算回路の一部を示すブロック図。
【図７】下限値／上限値生成回路の構成図。
【図８】偏差演算回路の更に一部を示すブロック図。
【図９】回転速度制御信号用のフィルタの回路図。
【図１０】位相比較回路の回路図。
【図１１】位相比較回路の各部の出力を示すタイミングチャート（その１）。
【図１２】位相比較回路の各部の出力を示すタイミングチャート（その２）。
【図１３】位相制御信号用のフィルタの回路図。
【図１４】制御信号用のフィルタの回路図。
【図１５】ＰＷＭ生成回路の回路図。
【図１６】ＰＷＭ生成回路の各部の出力を示すタイミングチャート。
【符号の説明】
【００４６】
１０ モータ制御手段、２０  ＤＣ モータドライバ、３０ ＤＣモータ、３１ インデックス生成手段、１０１ 外部基準信号正規化回路、１０２ 信号遅延回路、１１１ 信号遅延回路、１０３ カウンタ、１０４ ｎ分周回路、１０５ ｍ逓倍回路、１０６ 選択回路、１０７ 外部回転位相信号正規化回路、１０８ カウンタ、１０９ 平均化処理回路、１１０ 外部インデックス信号正規化回路、１１１ 信号遅延回路、１１２ カウンタ、１１３ 選択回路、１１４ 位相比較回路、１１５ フィルタ、１２０ 偏差演算回路、１２１ フィルタ、１２２ 加算器、１２３ フィルタ、１２３ フィルタ、１２４ ＰＷＭ生成回路。
２０１ 内部回転位相生成回路、２０２ 回転速度制御信号生成回路、２０３ 位相制御信号生成回路、２０４ 制御信号生成回路。
【図１】
2006050717.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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