(57)【要約】  【課題】  マスタ部が同一のバスに接続される複数のスレーブ部に同一データを送信する際に、スレーブ部の個数の制限がないとともにデータ転送の効率が良い電子機器を提供する。  【解決手段】  マスタ回路３、スレーブ回路１及び２、マスタ回路１とスレーブ回路１及び２とを接続するバス、並びに前記バスの経路中に設けられる正常受信信号処理回路１１を備え、スレーブ回路１及び２のアドレス設定を同一にし、マスタ回路３がスレーブ回路１及び２に同一のデータを送り、スレーブ回路１及び２それぞれが前記データを正常受信すると正常にデータを受信したことを示す正常受信信号を出力し、正常受信信号処理回路１１が、前記正常受信信号を入力し、スレーブ回路１及び２両方が前記正常受信信号を出力した場合にのみ前記正常受信信号をマスタ回路３に戻すことを特徴とする電子機器。【選択図】      図１
2006023903.tif 000002
【特許請求の範囲】
【請求項１】
マスタ部、複数のスレーブ部、バス、及び前記バスの経路中に設けられる正常受信信号処理部を備え、
前記マスタ部と前記複数のスレーブ部とが前記バスを介して接続され、
前記複数のスレーブ部のアドレス設定を同一にし、前記マスタ部が前記複数のスレーブ部に同一のデータを送り、
前記複数のスレーブ部それぞれが前記データを正常受信すると正常にデータを受信したことを示す正常受信信号を出力し、
前記正常受信信号処理部が、前記正常受信信号を入力し、前記複数のスレーブ部全てが前記正常受信信号を出力した場合にのみ前記正常受信信号を前記マスタ部に戻すことを特徴とする電子機器。
【請求項２】
前記バスがＩ2Ｃ方式バスであって、
前記正常受信信号が１ビットのＬｏｗレベル信号である請求項１に記載の電子機器。
【請求項３】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する論理和回路を有する請求項２に記載の電子機器。
【請求項４】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する否定論理和回路と、前記否定論理和回路の出力を入力する否定回路とを有する請求項２に記載の電子機器。
【請求項５】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する論理和回路と、前記論理和回路の出力を入力する否定回路と、前記否定回路の出力を制御端子に入力する反転用トランジスタとを有する請求項２に記載の電子機器。
【請求項６】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する否定論理和回路と、前記否定論理和回路の出力を制御端子に入力する反転用トランジスタとを有する請求項２に記載の電子機器。
【請求項７】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する否定論理積回路とを有する請求項２に記載の電子機器。
【請求項８】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する論理積回路と、前記論理積回路の出力を入力する第２の否定回路とを有する請求項２に記載の電子機器。
【請求項９】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する論理積回路と、前記論理積回路の出力を制御端子に入力する反転用トランジスタとを有する請求項２に記載の電子機器。
【請求項１０】
前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する否定論理積回路と、前記否定論理積回路の出力を入力する第２の否定回路と、前記第２の否定回路の出力を制御端子に入力する反転用トランジスタとを有する請求項２に記載の電子機器。
【請求項１１】
前記正常受信信号処理部を集積回路化している請求項１〜１０のいずれかに記載の電子機器。
【請求項１２】
汎用集積回路を備え、
前記正常受信信号処理部を前記汎用集積回路に内蔵して集積回路化し、前記汎用集積回路にシリアルデータの入出力端子を設ける請求項１１に記載の電子機器。
【請求項１３】
複数のチューナを有するダイバーシティ受信装置であって、
前記複数のチューナ内の同調用ＰＬＬ回路が前記複数のスレーブ部である請求項１〜１２のいずれかに記載の電子機器。
【請求項１４】
複数のチューナを有するダイバーシティ受信装置を備える電子機器であって、
前記複数のチューナ内の同調用ＰＬＬ回路が前記複数のスレーブ部である請求項１〜１２のいずれかに記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタ部と複数のスレーブ部とがバスを介して接続されている電子機器に関し、特に、アドレス設定によりスレーブ部の指定が可能であり且つスレーブ部が正常にデータを受信すると正常にデータを受信したことを示す信号をマスタ部に戻す仕様のバスを用いる電子機器に関する。
【背景技術】
【０００２】
Ｉ2Ｃ方式バスはフィリップス社が提唱しているシリアルバスで、シリアルクロックとシリアルデータの２つの信号により複数の機器間でデータのやり取りすることをサポートしている。Ｉ2Ｃ方式バスの詳細はフィリップス社から発行されているＩ2Ｃ方式バスの規格書等に記載されているため説明を省略する。また、Ｉ2Ｃ方式バスで用いられる信号の一つであるアクノリッジについてもフィリップス社から発行されているＩ2Ｃ方式バスの規格書等に詳細に記載されているが、簡単に説明しておく。
【０００３】
Ｉ2Ｃ方式バスでは、データ転送は基本的に８ビット単位で行なわれる。８ビットデータ転送の直後にデータ転送が正常に行なわれたかどうかはアクノリッジによって確認される。データ転送が正常に行なわれた場合、データを受信した側は、１ビットのアクノリッジをデータを送信した側に戻すことによって、データ転送が正常に行なわれたことをデータを送信した側に知らせる。一方、データ転送が正常に行なわれなかった場合、データを受信した側は、１ビットのアクノリッジをデータを送信した側に戻さないことによって、データ転送が正常に行なわれなかったことをデータを送信した側に知らせる。
【０００４】
ここで、アクノリッジを戻す動作とは８ビットデータ転送の直後にシリアルデータをＬｏｗレベルに引き込む事である。
【０００５】
又、Ｉ2Ｃ方式バスを用いる電子機器においては、複数のスレーブ部それぞれを異なるアドレスにすることによりマスタ部が複数のスレーブ部を個別に制御する事が可能であるが、アドレスの設定は有限（多くは４種類）であり事実上、同一バスラインで制御されるスレーブ部の数は制限される。
【０００６】
次に、Ｉ2Ｃ方式バスを有する電子機器として、ここでは各ＴＶ放送局より送信される多数の信号の一つを選局し、希望の番組を受信する受信装置を例に挙げて説明する。従来の受信装置の概略構成例を図９に示す。図９に示す従来の受信装置は、アンテナ４と、チューナ５と、復調回路６と、ＣＰＵ７とを備えている。チューナ５は、ＲＦ入力端子５ａと、バンドパスフィルタ（ＢＰＦ）５ｂと、ＲＦアンプ５ｃと、バンドパスフィルタ（ＢＰＦ）５ｄと、ＰＬＬ回路５ｅと、電圧制御発振回路（ＶＣＯ）５ｆと、ミキサ回路５ｇと、ＩＦ出力端子５ｈとを備えている。また、ＲＦ入力端子５ａがアンテナ４に接続され、ＩＦ出力端子５ｈが復調回路６の入力端に接続され、ＰＬＬ回路５ｅがＩ2Ｃ方式バスを介してＣＰＵ７に接続される。Ｉ2Ｃ方式バスはシリアルクロックＳＣＬを伝送する信号線とシリアルデータＳＤＡを伝送する信号線を有する。
【０００７】
アンテナ４によって受信された多数の受信信号がＲＦ入力端子５ａに入力され、先ず、ＰＬＬ回路５ｅが生成する同調電圧に応じてフィルタ特性が変化するバンドパスフィルタ５ｂにより多数の受信信号の中から受信希望信号のみが選別される。バンドパスフィルタ５ｂによって選別された受信希望信号がＲＦアンプ５ｃで増幅される。
【０００８】
その後、ＰＬＬ回路５ｅが生成する同調電圧に応じてフィルタ特性が変化するバンドパスフィルタ５ｄによりＲＦアンプ５ｃの出力信号の中から受信希望信号のみが更に選別され、ミキサ回路５ｇに入る。また、ミキサ回路５ｇには、電圧制御発振回路５ｆが発振する局部発振信号も入力される。なお、局部発振信号の周波数は、ＰＬＬ回路５ｅが生成する同調電圧に応じて変化する。
【０００９】
ミキサ回路５ｇは、受信希望信号と局部発振信号を混合することにより周波数変換をおこない、受信希望信号を中間周波（ＩＦ）信号にダウンコンバートしＩＦ出力端子５ｈに出力する。中間周波信号の周波数は局部発振信号の周波数と受信希望信号の周波数との差により決定される。ＰＬＬ回路５ｅは、ＣＰＵ７から送信されるデータに応じて受信希望チャンネル毎に異なる値の同調電圧を生成する。これにより、局部発振信号の周波数は受信希望信号の周波数に比例して変更され、ミキサ回路５ｇから出力される中間周波信号は常に一定の周波数となる。
【００１０】
ＩＦ出力端子５ｈから復調回路６に送出される中間周波信号は、復調回路６によって復調される。例えばデジタルＴＶ放送を受信する場合、復調回路６として中間周波信号をデジタル復調してトランスポートストリーム等のデジタル信号を得る復調回路を用いる。また、アナログＴＶ放送を受信する場合、復調回路６として中間周波信号をアナログ復調して映像信号や音声信号等のアナログ信号を得る復調回路を用いる。
【００１１】
ところで、車載用ＴＶや携帯用ＴＶ、携帯用ラジオ、携帯電話機等においては、アンテナの位置や向き角度の変化により受信状況が著しく変化する事がある。このため、車載用ＴＶや携帯用ＴＶ、携帯用ラジオ、携帯電話機等においては、図９に示す受信装置ではなく、複数のアンテナを使用し一番受信状態の良いアンテナを選択する事によって受信状況の変化に対応する受信装置（ダイバーシティ受信装置）を用いることが一般的である。
【００１２】
ここで、従来のダイバーシティ受信装置の概略構成例を図１０に示す。なお、図１０において図９と同一の部分には同一の符号を付し詳細な説明を省略する。図１０に示す従来のダイバーシティ受信装置は、第一のチューナ５と第二のチューナ５’とを備えている。
【００１３】
第二のチューナ５’は第一のチューナ５と同一の構成である。すなわち、ＲＦ入力端子５’ａはＲＦ入力端子５ａと、バンドパスフィルタ（ＢＰＦ）５’ｂはバンドパスフィルタ５ｂと、ＲＦアンプ５’ｃはＲＦアンプ５ｃと、バンドパスフィルタ（ＢＰＦ）５’ｄはバンドパスフィルタ５ｄと、ＰＬＬ回路５’ｅはＰＬＬ回路５ｅと、電圧制御発振回路（ＶＣＯ）５’ｆは電圧制御発振回路５ｆと、ミキサ回路５’ｇはミキサ回路５ｇと、ＩＦ出力端子５’ｈはＩＦ出力端子５ｈとそれぞれ同一の部品である。
【００１４】
第一のチューナ５のＲＦ入力端子５ａはアンテナ４に接続され、第二のチューナ５’のＲＦ入力端子５’ａはアンテナ４’に接続される。また、第一のチューナ５のＩＦ出力端子５ｈは復調回路６の入力端に接続され、第二のチューナ５’のＩＦ出力端子５’ｈは復調回路６’の入力端に接続される。また、ＰＬＬ回路５ｅ及び５’ｅが同一のＩ2Ｃ方式バスを介してＣＰＵ７に接続される。Ｉ2Ｃ方式バスはシリアルクロックＳＣＬを伝送する信号線とシリアルデータＳＤＡを伝送する信号線を有する。そして、比較器８は、復調回路６から出力される復調信号と復調回路６’から出力される復調信号とを比較し、品質が良い方の復調信号（復調信号がアナログ信号であればＳ／Ｎが高い方の復調信号であり、復調信号がデジタル信号であればビットエラーレートが低い方の復調信号）を選択して出力する。
【００１５】
なお、従来のダイバーシティ受信装置は、第一のチューナ５と第二のチューナ５’とで同一の放送を選択している。すなわち、ＰＬＬ回路５ｅとＰＬＬ回路５’ｅは、ＣＰＵ７から同一のデータを受信し、その受信したデータに応じて同一の同調電圧を生成する。このため、電圧制御発振回路５ｆと電圧制御発振回路５’ｆは同一の局部発振信号を発振する。したがって、復調回路６から出力される復調信号と復調回路６’から出力される復調信号は、当然同一内容となる。
【００１６】
例えば、アンテナ４の受信状況が悪くなったとするとアンテナ４で受信した信号を処理して得られた復調信号の品質も悪化するが、アンテナ４’の受信状況が悪くなっていなければアンテナ４’で受信した信号を処理して得られた復調信号の品質は良好であるため、比較器８は、アンテナ４で受信した信号を処理して得られた復調信号を破棄し、アンテナ４’で受信した信号を処理して得られた復調信号を選択する。これにより、受信装置トータルでの復調信号の品質を良好に保つことができる。
【００１７】
ダイバーシティ受信装置は、このように複数のアンテナの一部において受信状況が悪くなったとしても、複数のアンテナのどれか１つ以上の受信状況がよければ、受信装置トータルでの受信状態が悪化しない受信装置である。
【特許文献１】特表２００２−５１８７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、ダイバーシティ受信装置では、同調電圧を生成するＰＬＬ回路（以下、同調ＰＬＬ回路という）は全て同一のデータを入力する事が必要となる。
【００１９】
そして、同調ＰＬＬ回路に入力されるデータは同一であるにもかかわらず、同調ＰＬＬ回路それぞれに個別のアドレスを設定する必要があった。これは、同調ＰＬＬ回路全てに同一のアドレスを設定した場合、複数の同調ＰＬＬ回路のうち１つだけでもデータを正常受信するとデータを送る側にアクノリッジが戻るので、たとえ他の同調ＰＬＬ回路がデータを正常受信できていなくてもそのことをデータを送った側が認識できないという不具合が生じるからである。
【００２０】
同一バスで接続される同調ＰＬＬ回路の個数が少なければ同調ＰＬＬ回路それぞれに個別のアドレスを設定しても問題とならない場合もあるが、上述したようにアドレスの設定は有限（多くは４種類）であるため、同一バスで接続される同調ＰＬＬ回路の個数は事実上制限され、設計の裕度を狭める事となっていた。
【００２１】
又、データを送る側がアドレスを替えて同一のデータを何回も送信する必要があるため、プログラム的にも時間的にも無駄が多かった。
【００２２】
なお、特許文献１で開示されているコンピュータシステムは、ロックアップ動作の要求を満たすことができるが、上記の問題点を解決することはできない。
【００２３】
本発明は、上記の問題点に鑑み、マスタ部が同一のバスに接続される複数のスレーブ部に同一データを送信する際に、スレーブ部の個数の制限がないとともにデータ転送の効率が良い電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために本発明に係る電子機器は、マスタ部、複数のスレーブ部、バス、及び前記バスの経路中に設けられる正常受信信号処理部を備え、前記マスタ部と前記複数のスレーブ部とが前記バスを介して接続され、前記複数のスレーブ部のアドレス設定を同一にし、前記マスタ部が前記複数のスレーブ部に同一のデータを送り、前記複数のスレーブ部それぞれが前記データを正常受信すると正常にデータを受信したことを示す正常受信信号を出力し、前記正常受信信号処理部が、前記正常受信信号を入力し、前記複数のスレーブ部全てが前記正常受信信号を出力した場合にのみ前記正常受信信号を前記マスタ部に戻すようにしている。なお、前記複数のスレーブ部と異なるアドレスが設定されるスレーブ部を前記バスに接続しても構わない。
【００２５】
上記構成の電子機器では、前記複数のスレーブ部のアドレスを同一に設定するので、前記複数のスレーブ部の個数が制限されない。また、前記複数のスレーブ部のアドレスを同一に設定するので、前記マスタ部がアドレスを替えて同一のデータを何回も送信する必要がなくなり、データ転送の効率が良くなる。
【００２６】
また、前記バスにＩ2Ｃ方式バスを用い、前記正常受信信号を１ビットのＬｏｗレベル信号としてもよい。この場合、前記正常受信信号処理部の構成例として以下の８つの例が挙げられる。
【００２７】
第１の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する論理和回路を有する構成である。第２の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する否定論理和回路と、前記否定論理和回路の出力を入力する否定回路とを有する構成である。第３の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する論理和回路と、前記論理和回路の出力を入力する否定回路と、前記否定回路の出力を制御端子に入力する反転用トランジスタとを有する構成である。第４の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を入力する否定論理和回路と、前記否定論理和回路の出力を制御端子に入力する反転用トランジスタとを有する構成である。第５の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する否定論理積回路とを有する構成である。第６の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する論理積回路と、前記論理積回路の出力を入力する第２の否定回路とを有する構成である。第７の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する論理積回路と、前記論理積回路の出力を制御端子に入力する反転用トランジスタとを有する構成である。第８の例としては、前記正常受信信号処理部が、前記複数のスレーブ部それぞれの出力を個別に入力する複数の否定回路と、前記複数の否定回路それぞれの出力を入力する否定論理積回路と、前記否定論理積回路の出力を入力する第２の否定回路と、前記第２の否定回路の出力を制御端子に入力する反転用トランジスタとを有する構成である。
【００２８】
また、上記いずれかの構成の本発明に係る電子機器において、前記正常受信信号処理部を集積回路化してもよい。さらに、本発明に係る電子機器が汎用集積回路を備えている場合は、前記正常受信信号処理部を前記汎用集積回路に内蔵して集積回路化し、前記汎用集積回路にシリアルデータの入出力端子を設けてもよい。
【００２９】
本発明は色々な用途の電子機器に適用することができるが、本発明に係る電子機器の具体例としては、複数のチューナを有するダイバーシティ受信装置を備える電子機器（例えば車載用ＴＶや携帯用ＴＶ、携帯用ラジオ、携帯電話機等）や複数のチューナを有するダイバーシティ受信装置自体が挙げられる。本発明に係る電子機器がダイバーシティ受信装置を備える電子機器或いはダイバーシティ受信装置自体である場合、前記複数のチューナ内の同調用ＰＬＬ回路を前記複数のスレーブ部にするとよい。
【発明の効果】
【００３０】
本発明によると、マスタ部が同一のバスに接続される複数のスレーブ部に同一データを送信する際に、スレーブ部の個数の制限がないとともにデータ転送の効率が良い電子機器を実現することができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態について図面を参照して以下に説明する。まず、はじめに本発明の第１実施形態について説明する。本発明の第１実施形態に係る電子機器の要部構成を図１に示す。図１に示す電子機器は、スレーブ回路１及び２と、マスタ回路３とを備えている。スレーブ回路１及び２とマスタ回路３とはＩ2Ｃ方式バスを介して接続される。Ｉ2Ｃ方式バスはシリアルクロックＳＣＬを伝送する信号線（以下、シリアルクロックラインという）とシリアルデータＳＤＡを伝送する信号線（以下、シリアルデータライン）を有する。
【００３２】
マスタ回路３に接続されたシリアルクロックラインは二分配されスレーブ回路１及び２に接続され、マスタ回路３に接続されたシリアルデータラインは二分配されスレーブ回路１及び２に接続される。そして、シリアルデータラインの二分配位置に正常受信信号処理回路１１が設けられる。
【００３３】
正常受信信号処理回路１１は、バッファアンプＢＵＦ１及びＢＵＦ２と論理和回路ＯＲ１とから成る。バッファアンプＢＵＦ１の入力端子、バッファアンプＢＵＦ２の入力端子、及び論理和回路ＯＲ１の出力端子が共通接続されシリアルデータラインを介してマスタ回路３に接続される。バッファアンプＢＵＦ１の出力端子及び論理和回路ＯＲ１の第１入力端子が共通接続されシリアルデータラインを介してスレーブ回路１に接続される。バッファアンプＢＵＦ２の出力端子及び論理和回路ＯＲ１の第２入力端子が共通接続されシリアルデータラインを介してスレーブ回路２に接続される。なお、バッファアンプＢＵＦ１及びＢＵＦ２は、シリアルデータＳＤＡのＨｉｇｈレベルとＬｏｗレベルを正確に伝送できればどのような回路構成でもよく、例えば否定回路を２個直列接続した回路構成にしても構わない。
【００３４】
続いて上記構成の電子機器の動作について説明する。マスタ回路３から送信されるシリアルデータＳＤＡは、バッファアンプＢＵＦ１を経由してスレーブ回路１に、バッファアンプＢＵＦ２を経由してスレーブ回路２にそれぞれ到達するので、スレーブ回路１及び２はそれぞれシリアルデータＳＤＡを正常に受信することができる。
【００３５】
又、スレーブ回路１から送信されるアクノリッジを入力する論理和回路ＯＲ１の第１入力端子と、スレーブ回路２から送信されるアクノリッジを入力する論理和回路ＯＲ１の第２入力端子とがいずれもＬｏｗレベルになった場合にのみ論理和回路ＯＲ１の出力はＬｏｗレベルとなる。このため、スレーブ回路１及び２それぞれがマスタ回路３から送信されるデータを正常に受信した場合にのみ、論理和回路ＯＲ１の出力がＬｏｗレベルとなり、マスタ回路３がアクノリッジを受け取ることになる。
【００３６】
ここで、スレーブ回路１から戻されるアクノリッジとスレーブ回路２から戻されるアクノリッジとはバッファアンプＢＵＦ１及びＢＵＦ２により分離されているため、互いに干渉しあう事はない。
【００３７】
当然、スレーブ回路１及び２のアドレスは同一に設定しなければ上記動作は不完全となるが、２つのスレーブ回路１及び２のアドレスを同一に設定する事が本発明の特徴の１つであるため問題は無い。
【００３８】
２つのスレーブ回路１及び２のアドレスを同一に設定するので、同一のＩ2Ｃ方式バスで接続されるスレーブ回路の個数が制限されない。したがって、本実施形態では同一のＩ2Ｃ方式バスで接続されるスレーブ回路は２つであったが、３つ以上であっても良い。この場合、スレーブ回路の増加個数分だけ論理和回路ＯＲ１の入力端子数とバッファアンプの数を増加させるとよい。
【００３９】
また、２つのスレーブ回路１及び２のアドレスを同一に設定するので、マスタ回路３がアドレスを替えて同一のデータを何回も送信する必要がなくなり、データ転送の効率が良くなる。
【００４０】
次に、本発明の第２実施形態について説明する。本発明の第２実施形態に係る電子機器の要部構成を図２に示す。なお、図２において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図２に示す電子機器は、図１に示す電子機器の正常受信信号処理回路１１の代わりに正常受信信号処理回路１２を設けた構成である。
【００４１】
正常受信信号処理回路１２は、バッファアンプＢＵＦ１及びＢＵＦ２と否定論理和回路ＮＯＲ１と否定回路ＩＮＶ１とから成る。バッファアンプＢＵＦ１の入力端子、バッファアンプＢＵＦ２の入力端子、及び否定回路ＩＮＶ１の出力端子が共通接続されシリアルデータラインを介してマスタ回路３に接続される。バッファアンプＢＵＦ１の出力端子及び否定論理和回路ＮＯＲ１の第１入力端子が共通接続されシリアルデータラインを介してスレーブ回路１に接続される。バッファアンプＢＵＦ２の出力端子及び否定論理和回路ＮＯＲ１の第２入力端子が共通接続されシリアルデータラインを介してスレーブ回路２に接続される。また、否定論理和回路ＮＯＲ１の出力端子が否定回路ＩＮＶ１の入力端子に接続される。なお、バッファアンプＢＵＦ１及びＢＵＦ２は、シリアルデータＳＤＡのＨｉｇｈレベルとＬｏｗレベルを正確に伝送できればどのような回路構成でもよく、例えば否定回路を２個直列接続した回路構成にしても構わない。
【００４２】
続いて上記構成の電子機器の動作について説明する。マスタ回路３から送信されるシリアルデータＳＤＡは、バッファアンプＢＵＦ１を経由してスレーブ回路１に、バッファアンプＢＵＦ２を経由してスレーブ回路２にそれぞれ到達するので、スレーブ回路１及び２はそれぞれシリアルデータＳＤＡを正常に受信することができる。
【００４３】
又、スレーブ回路１から送信されるアクノリッジを入力する否定論理和回路ＮＯＲ１の第１入力端子と、スレーブ回路２から送信されるアクノリッジを入力する否定論理和回路ＮＯＲ１の第２入力端子とがいずれもＬｏｗレベルになった場合にのみ否定論理和回路ＮＯＲ１の出力はＨｉｇｈレベルとなり否定回路ＩＮＶ１の出力はＬｏｗレベルとなる。このため、スレーブ回路１及び２それぞれがマスタ回路３から送信されるデータを正常に受信した場合にのみ、否定回路ＩＮＶ１の出力がＬｏｗレベルとなり、マスタ回路３がアクノリッジを受け取ることになる。
【００４４】
ここで、スレーブ回路１から戻されるアクノリッジとスレーブ回路２から戻されるアクノリッジとはバッファアンプＢＵＦ１及びＢＵＦ２により分離されているため、互いに干渉しあう事はない。
【００４５】
当然、スレーブ回路１及び２のアドレスは同一に設定しなければ上記動作は不完全となるが、２つのスレーブ回路１及び２のアドレスを同一にする事が本発明の特徴の１つであるため問題は無い。
【００４６】
２つのスレーブ回路１及び２のアドレスを同一に設定するので、同一のＩ2Ｃ方式バスで接続されるスレーブ回路の個数が制限されない。したがって、本実施形態では同一のＩ2Ｃ方式バスで接続されるスレーブ回路は２つであったが、３つ以上であっても良い。この場合、スレーブ回路の増加個数分だけ否定論理和回路ＮＯＲ１の入力端子数とバッファアンプの数を増加させるとよい。
【００４７】
また、２つのスレーブ回路１及び２のアドレスを同一に設定するので、マスタ回路３がアドレスを替えて同一のデータを何回も送信する必要がなくなり、データ転送の効率が良くなる。
【００４８】
本実施形態において否定回路と否定論理和回路を用いたのは、これらの論理回路が論理和回路より多く出回っておりコスト的に有利な場合が多いからである。
【００４９】
次に、本発明の第３実施形態について説明する。本発明の第３実施形態に係る電子機器の要部構成を図３に示す。なお、図３において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図３に示す電子機器は、図１に示す電子機器の正常受信信号処理回路１１の代わりに正常受信信号処理回路１３を設けた構成である。
【００５０】
正常受信信号処理回路１３は、バッファアンプＢＵＦ１及びＢＵＦ２と論理和回路ＯＲ１と否定回路ＩＮＶ１と反転アンプとから成る。反転アンプは、反転用トランジスタＱ１及びプルアップ抵抗Ｒ１によって構成される。バッファアンプＢＵＦ１の入力端子、バッファアンプＢＵＦ２の入力端子、及び反転アンプの出力端が共通接続されシリアルデータラインを介してマスタ回路３に接続される。バッファアンプＢＵＦ１の出力端子及び論理和回路ＯＲ１の第１入力端子が共通接続されシリアルデータラインを介してスレーブ回路１に接続される。バッファアンプＢＵＦ２の出力端子及び論理和回路ＯＲ１の第２入力端子が共通接続されシリアルデータラインを介してスレーブ回路２に接続される。また、論理和回路ＯＲ１の出力端子が否定回路ＩＮＶ１の入力端子に接続され、否定回路ＩＮＶ１の出力端子が反転アンプの入力端に接続される。なお、バッファアンプＢＵＦ１及びＢＵＦ２は、シリアルデータＳＤＡのＨｉｇｈレベルとＬｏｗレベルを正確に伝送できればどのような回路構成でもよく、例えば否定回路を２個直列接続した回路構成にしても構わない。
【００５１】
続いて上記構成の電子機器の動作について説明する。マスタ回路３から送信されるシリアルデータＳＤＡは、バッファアンプＢＵＦ１を経由してスレーブ回路１に、バッファアンプＢＵＦ２を経由してスレーブ回路２にそれぞれ到達するので、スレーブ回路１及び２はそれぞれシリアルデータＳＤＡを正常に受信することができる。
【００５２】
又、スレーブ回路１から送信されるアクノリッジを入力する論理和回路ＯＲ１の第１入力端子と、スレーブ回路２から送信されるアクノリッジを入力する論理和回路ＯＲ１の第２入力端子とがいずれもＬｏｗレベルになった場合にのみ論理和回路ＯＲ１の出力はＬｏｗレベルとなり否定回路ＩＮＶ１の出力はＨｉｇｈレベルとなり反転アンプの出力はＬｏｗレベルとなる。このため、スレーブ回路１及び２それぞれがマスタ回路３から送信されるデータを正常に受信した場合にのみ、反転アンプの出力がＬｏｗレベルとなり、マスタ回路３がアクノリッジを受け取ることになる。
【００５３】
ここで、スレーブ回路１から戻されるアクノリッジとスレーブ回路２から戻されるアクノリッジとはバッファアンプＢＵＦ１及びＢＵＦ２により分離されているため、互いに干渉しあう事はない。
【００５４】
当然、スレーブ回路１及び２のアドレスは同一に設定しなければ上記動作は不完全となるが、２つのスレーブ回路１及び２のアドレスを同一にする事が本発明の特徴の１つであるため問題は無い。
【００５５】
２つのスレーブ回路１及び２のアドレスを同一に設定するので、同一のＩ2Ｃ方式バスで接続されるスレーブ回路の個数が制限されない。したがって、本実施形態では同一のＩ2Ｃ方式バスで接続されるスレーブ回路は２つであったが、３つ以上であっても良い。この場合、スレーブ回路の増加個数分だけ論理和回路ＯＲ１の入力端子数とバッファアンプの数を増加させるとよい。
【００５６】
また、２つのスレーブ回路１及び２のアドレスを同一に設定するので、マスタ回路３がアドレスを替えて同一のデータを何回も送信する必要がなくなり、データ転送の効率が良くなる。
【００５７】
本実施形態において反転用トランジスタを用いたのは、トランジスタの電流制御による方が従来の制御方法に近く、安定動作させやすいからである。なお、反転用トランジスタＱ１は電界効果トランジスタ等でも動作的には問題なく、バイポーラトランジスタからの置き換えは可能である。
【００５８】
次に、本発明の第４実施形態について説明する。本発明の第４実施形態に係る電子機器の要部構成を図４に示す。なお、図４において図３と同一の部分には同一の符号を付し詳細な説明を省略する。図４に示す電子機器は、図３に示す電子機器の正常受信信号処理回路１３の代わりに正常受信信号処理回路１４を設けた構成である。
【００５９】
正常受信信号処理回路１４は、図３に示す電子機器の正常受信信号処理回路１３の論理和回路ＯＲ１及び否定回路ＩＮＶ１を否定論理和回路ＮＯＲ１に置換した構成である。図４に示す電子機器は、図３に示す電気機器に比べて部品を１点削減することができるのでコスト的に有利である。
【００６０】
図４に示す電子機器の動作は、図３に示す電気機器の動作と略同一であるため説明を省略する。
【００６１】
次に、本発明の第５実施形態について説明する。本発明の第５実施形態に係る電子機器の要部構成を図５に示す。なお、図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。図５に示す電子機器は、図１に示す電子機器の正常受信信号処理回路１１の代わりに正常受信信号処理回路１５を設けた構成である。
【００６２】
正常受信信号処理回路１５は、バッファアンプＢＵＦ１及びＢＵＦ２と否定回路ＩＮＶ２及びＩＮＶ３と否定論理積回路ＮＡＮＤ１とから成る。バッファアンプＢＵＦ１の入力端子、バッファアンプＢＵＦ２の入力端子、及び否定論理積回路ＮＡＮＤ１の出力端子が共通接続されシリアルデータラインを介してマスタ回路３に接続される。バッファアンプＢＵＦ１の出力端子及び否定回路ＩＮＶ２の入力端子が共通接続されシリアルデータラインを介してスレーブ回路１に接続される。バッファアンプＢＵＦ２の出力端子及び否定回路ＩＮＶ３の入力端子が共通接続されシリアルデータラインを介してスレーブ回路２に接続される。また、否定回路ＩＮＶ２の出力端子が否定論理積回路ＮＡＮＤ１の第１入力端子に接続され、否定回路ＩＮＶ３の出力端子が否定論理積回路ＮＡＮＤ１の第２入力端子に接続される。なお、バッファアンプＢＵＦ１及びＢＵＦ２は、シリアルデータＳＤＡのＨｉｇｈレベルとＬｏｗレベルを正確に伝送できればどのような回路構成でもよく、例えば否定回路を２個直列接続した回路構成にしても構わない。
【００６３】
続いて上記構成の電子機器の動作について説明する。マスタ回路３から送信されるシリアルデータＳＤＡは、バッファアンプＢＵＦ１を経由してスレーブ回路１に、バッファアンプＢＵＦ２を経由してスレーブ回路２にそれぞれ到達するので、スレーブ回路１及び２はそれぞれシリアルデータＳＤＡを正常に受信することができる。
【００６４】
又、スレーブ回路１から送信されるアクノリッジが否定回路ＩＮＶ２によって反転されたのち否定論理積回路ＮＡＮＤ１の第１入力端子に入力され、スレーブ回路２から送信されるアクノリッジが否定回路ＩＮＶ３によって反転されたのち否定論理積回路ＮＡＮＤ１の第２入力端子に入力される。このため、スレーブ回路１及び２それぞれがマスタ回路３から送信されるデータを正常に受信した場合にのみ、否定論理積回路ＮＡＮＤ１の出力がＬｏｗレベルとなり、マスタ回路３がアクノリッジを受け取ることになる。
【００６５】
ここで、スレーブ回路１から戻されるアクノリッジとスレーブ回路２から戻されるアクノリッジとはバッファアンプＢＵＦ１及びＢＵＦ２により分離されているため、互いに干渉しあう事はない。
【００６６】
当然、スレーブ回路１及び２のアドレスは同一に設定しなければ上記動作は不完全となるが、２つのスレーブ回路１及び２のアドレスを同一にする事が本発明の特徴の１つであるため問題は無い。
【００６７】
２つのスレーブ回路１及び２のアドレスを同一に設定するので、同一のＩ2Ｃ方式バスで接続されるスレーブ回路の個数が制限されない。したがって、本実施形態では同一のＩ2Ｃ方式バスで接続されるスレーブ回路は２つであったが、３つ以上であっても良い。この場合、スレーブ回路の増加個数分だけ否定論理積回路ＮＡＮＤ１の入力端子数と否定回路及びバッファアンプの数を増加させるとよい。
【００６８】
また、２つのスレーブ回路１及び２のアドレスを同一に設定するので、マスタ回路３がアドレスを替えて同一のデータを何回も送信する必要がなくなり、データ転送の効率が良くなる。
【００６９】
次に、本発明の第６実施形態について説明する。本発明の第６実施形態に係る電子機器の要部構成を図６に示す。なお、図６において図５と同一の部分には同一の符号を付し詳細な説明を省略する。図６に示す電子機器は、図５に示す電子機器の正常受信信号処理回路１５の代わりに正常受信信号処理回路１６を設けた構成である。
【００７０】
正常受信信号処理回路１６は、図５に示す電子機器の正常受信信号処理回路１５の否定論理積回路ＮＡＮＤ１を論理積回路ＡＮＤ１及び否定回路ＩＮＶ４に置換した構成である。
【００７１】
図６に示す電子機器の動作は、図５に示す電気機器の動作と略同一であるため説明を省略する。
【００７２】
次に、本発明の第７実施形態について説明する。本発明の第７実施形態に係る電子機器の要部構成を図７に示す。なお、図７において図５と同一の部分には同一の符号を付し詳細な説明を省略する。図７に示す電子機器は、図５に示す電子機器の正常受信信号処理回路１５の代わりに正常受信信号処理回路１７を設けた構成である。
【００７３】
正常受信信号処理回路１７は、図５に示す電子機器の正常受信信号処理回路１５の否定論理積回路ＮＡＮＤ１を論理積回路ＡＮＤ１及び反転アンプに置換した構成である。反転アンプは、反転用トランジスタＱ１及びプルアップ抵抗Ｒ１によって構成される。
【００７４】
図７に示す電子機器の動作は、図５に示す電気機器の動作と略同一であるため説明を省略する。
【００７５】
本実施形態において反転用トランジスタを用いたのは、トランジスタの電流制御による方が従来の制御方法に近く、安定動作させやすいからである。なお、反転用トランジスタＱ１は電界効果トランジスタ等でも動作的には問題なく、バイポーラトランジスタからの置き換えは可能である。
【００７６】
次に、本発明の第８実施形態について説明する。本発明の第８実施形態に係る電子機器の要部構成を図８に示す。なお、図８において図６と同一の部分には同一の符号を付し詳細な説明を省略する。図８に示す電子機器は、図６に示す電子機器の正常受信信号処理回路１６の代わりに正常受信信号処理回路１８を設けた構成である。
【００７７】
正常受信信号処理回路１８は、図６に示す電子機器の正常受信信号処理回路１６の論理積回路ＡＮＤ１及び否定回路ＩＮＶ４を否定論理積回路ＮＡＮＤ１、否定回路ＩＮＶ４、及び反転アンプに置換した構成である。反転アンプは、反転用トランジスタＱ１及びプルアップ抵抗Ｒ１によって構成される。
【００７８】
図８に示す電子機器の動作は、図６に示す電気機器の動作と略同一であるため説明を省略する。
【００７９】
本実施形態において反転用トランジスタを用いたのは、トランジスタの電流制御による方が従来の制御方法に近く、安定動作させやすいからである。なお、反転用トランジスタＱ１は電界効果トランジスタ等でも動作的には問題なく、バイポーラトランジスタからの置き換えは可能である。
【００８０】
上述した本発明の第１〜８実施形態において、正常受信信号処理回路１１〜１８それぞれを集積回路化してもよい。正常受信信号処理回路１１〜１８それぞれは、論理回路にて構成されているため、集積回路化が比較的容易である。正常受信信号処理回路１１〜１８それぞれの集積回路化は、正常受信信号処理回路１１〜１８それぞれを単独で集積回路化してもよく、正常受信信号処理回路１１〜１８それぞれを汎用集積回路に内蔵して集積回路化してもよい。正常受信信号処理回路１１〜１８は回路規模が小さいため、正常受信信号処理回路１１〜１８それぞれを汎用集積回路に内蔵しても汎用集積回路のチップサイズ等にはほとんど影響しない。また、正常受信信号処理回路１１〜１８それぞれを汎用集積回路に内蔵して集積回路化する場合、当該汎用集積回路はシリアルデータラインに接続されることになるので、当該汎用集積回路にシリアルデータの入出力端子を設けるとよい。
【００８１】
また、本発明は色々な用途の電子機器に適用することができるが、本発明に係る電子機器の具体例としては、ダイバーシティ受信装置を備える電子機器（例えば車載用ＴＶや携帯用ＴＶ、携帯用ラジオ、携帯電話機等）やダイバーシティ受信装置自体が挙げられる。本発明に係る電子機器がダイバーシティ受信装置を備える電子機器或いはダイバーシティ受信装置自体である場合、上述した本発明の第１〜８実施形態におけるスレーブ回路１及び２は各チューナ内の同調ＰＬＬ回路となり、マスタ回路３はＣＰＵとなる。
【００８２】
なお、上述した本発明の第１〜８実施形態では、Ｉ2Ｃ方式バスを用いた電子機器について説明したが、本発明はこれに限定されるものではなく、アドレス設定によりスレーブ部の指定が可能であり且つスレーブ部が正常にデータを受信すると正常にデータを受信したことを示す信号をマスタ部に戻す仕様のバスを用いる電子機器全般に適用することができる。
【図面の簡単な説明】
【００８３】
【図１】は、本発明の第１実施形態に係る電子機器の要部構成を示す図である。
【図２】は、本発明の第２実施形態に係る電子機器の要部構成を示す図である。
【図３】は、本発明の第３実施形態に係る電子機器の要部構成を示す図である。
【図４】は、本発明の第４実施形態に係る電子機器の要部構成を示す図である。
【図５】は、本発明の第５実施形態に係る電子機器の要部構成を示す図である。
【図６】は、本発明の第６実施形態に係る電子機器の要部構成を示す図である。
【図７】は、本発明の第７実施形態に係る電子機器の要部構成を示す図である。
【図８】は、本発明の第８実施形態に係る電子機器の要部構成を示す図である。
【図９】は、従来の受信装置の概略構成例を示す図である。
【図１０】は、従来のダイバーシティ受信装置の概略構成例を示す図である。
【符号の説明】
【００８４】
１、２  スレーブ回路
３  マスタ回路
１１〜１８  正常受信信号処理回路
ＡＮＤ１  論理積回路
ＢＵＦ１、ＢＵＦ２  バッファアンプ
ＩＮＶ１〜ＩＮＶ４  否定回路
ＮＡＮＤ１  否定論理積回路
ＮＯＲ１  否定論理和回路
ＯＲ１  論理和回路
Ｑ１  反転用トランジスタ
Ｒ１  プルアップ抵抗
ＳＤＡ  シリアルデータ
ＳＣＬ  シリアルクロック
【図１】
2006023903.tif 000003
【図２】
2006023903.tif 000004
【図３】
2006023903.tif 000005
【図４】
2006023903.tif 000006
【図５】
2006023903.tif 000007
【図６】
2006023903.tif 000008
【図７】
2006023903.tif 000009
【図８】
2006023903.tif 000010
【図９】
2006023903.tif 000011
【図１０】
2006023903.tif 000012