(57)【要約】【課題】静電放電保護回路を備える半導体素子を提供する。【解決手段】入出力パッドと内部回路とを連結させる入出力信号線を備える半導体素子である。第１静電放電（ＥＳＤ）保護回路が入出力パッドから分岐されて電源線に接続されており、第２ＥＳＤ保護素子が入出力パッドから分岐されて接地線に接続されている。入出力信号線には、抵抗が形成されており、電源線と抵抗との間には、電源線から分岐されているキャパシタが形成されている。【選択図】図２
2006210926.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されている内部回路と、
外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、
前記入出力パッドと前記内部回路とを連結させる入出力信号線と、
前記入出力パッドから分岐されて電源線に接続されている第１ＥＳＤ保護回路と、
前記入出力パッドから分岐されて接地線に接続されている第２ＥＳＤ保護素子と、
前記入出力信号線に形成されている第１抵抗と、
前記電源線から分岐されて前記電源線と前記第１抵抗との間に接続されているキャパシタと、を備えることを特徴とする半導体素子。
【請求項２】
前記キャパシタは、前記第１抵抗で構成される第１電極と、前記電源線に接続されている第２電極と、前記第１電極と第２電極との間に介在されている絶縁膜と、からなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ＥＳＤ回路及び第２ＥＳＤ回路は、それぞれダイオードを使用して構成されていることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１抵抗は、前記基板に形成された不純物拡散領域からなることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記電源線から分岐されて前記電源線と前記キャパシタとの間に接続されている第２抵抗をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
基板上に形成されている内部回路と、
外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、
前記入出力パッドと前記内部回路とを連結させる入出力信号線と、
前記入出力信号線に形成されている抵抗と、
前記抵抗と一体に形成された電極を備え、電源線に接続されているキャパシタと、を備えることを特徴とする半導体素子。
【請求項７】
前記キャパシタは、前記抵抗と一体に形成された第１電極と、前記電源線に接続されている第２電極と、前記第１電極と第２電極との間に介在されている絶縁膜と、からなることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記抵抗は、前記基板に形成された不純物拡散領域からなることを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記入出力パッドから分岐されて前記電源線に接続されている第１ＥＳＤ保護回路と、
前記入出力パッドから分岐されて接地線に接続されている第２ＥＳＤ保護素子と、をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記第１ＥＳＤ回路及び第２ＥＳＤ回路は、それぞれダイオードを使用して構成されていることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
基板上に形成されている内部回路と、
外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、
前記入出力パッドと前記内部回路とを連結させる入出力信号線と、
前記入出力信号線に形成されている第１抵抗と、
前記第１抵抗と一体に形成された電極を備え、電源線に接続されているキャパシタと、
前記電源線から分岐されて前記電源線と前記キャパシタとの間に接続されている第２抵抗と、を備えることを特徴とする半導体素子。
【請求項１２】
前記キャパシタは、前記第１抵抗と一体に形成された第１電極と、前記電源線に接続されている第２電極と、前記第１電極と第２電極との間に介在されている絶縁膜と、からなることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記第１抵抗は、前記基板に形成された不純物拡散領域からなることを特徴とする請求項１１に記載の半導体素子。
【請求項１４】
前記入出力パッドから分岐されて前記電源線に接続されている第１ＥＳＤ保護回路と、
前記入出力パッドから分岐されて接地線に接続されている第２ＥＳＤ保護素子と、をさらに備えることを特徴とする請求項１１に記載の半導体素子。
【請求項１５】
前記第１ＥＳＤ回路及び第２ＥＳＤ回路は、それぞれダイオードを使用して構成されていることを特徴とする請求項１４に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、入出力パッドを通じて外部とのコンタクトがなされる内部回路を備えた半導体素子に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術で製造された半導体集積回路は、人体の接触によって発生する静電気または静電放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）から流入される高電圧に対して非常に敏感に影響を受ける。ＥＳＤ現象は、一時に高電圧がチップ内部に流入されるため、集積回路内に形成された薄い絶縁膜の破壊またはチャンネル短絡のような集積回路チップの動作不能状態を容易にもたらす。静電源で発生した静電気は、半導体製品のリードと接続されたとき、インパルス状にリードを通じて半導体製品の内部に入力される。このように入力された静電気は、リードから接地線まで電位と時間の積が最も小さな経路を経由して抜け出つつ、製品に損傷を与える。ほとんどの場合において、静電気による損傷経路がＥＳＤ保護回路に誘導されるように回路を設計する（例えば、特許文献１参照）。しかし、このような回路設計にも拘わらず、静電気によって半導体製品、そのうちでも、特に内部回路に致命的な悪影響を及ぼす場合が頻繁に発生する。
【０００３】
図１は、ＥＳＤ保護回路を備えた従来の技術の一例による半導体素子１０の構成を示す回路図である。
【０００４】
図１を参照すれば、従来の技術による半導体素子１０は、外部電圧Ｖｃｃが供給される電源線１２と接地線Ｇｎｄ１４との間で、入出力パッド２０から分岐される２個のダイオードＤ１，Ｄ２が接続されているＥＳＤ保護回路２４を備える。
【０００５】
前記のように構成された従来の技術による半導体素子１０で、もし、入出力信号線２２及び内部回路３０を経由して連結されるリード３２と接地線１４との間の電位がＥＳＤ保護回路２４を経由する経路より小さく、リード３２を通じて入力された静電気が接地線１４に抜け出るシンクタイムも入出力信号線２２及び内部回路３０を経由する場合がＥＳＤ保護回路２４を経由する場合より小さければ、静電気は、入出力信号線２２及び内部回路３０を経由して流れ、そのとき、内部回路３０は、静電気によって深刻な損傷を受ける。
【特許文献１】米国特許第６,１９８,１３６Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、外部の静電源から内部回路までの経路で電位が低い場合にも、静電気による内部回路の損傷を防止できる入出力端構造を有する半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
前記課題を達成するために、本発明の第１様態による半導体素子は、基板上に形成されている内部回路と、外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、前記入出力パッドと前記内部回路とを連結させる入出力信号線と、を備える。第１ＥＳＤ保護回路が前記入出力パッドから分岐されて電源線に接続されており、第２ＥＳＤ保護素子が前記入出力パッドから分岐されて接地線に接続されている。前記入出力信号線には、第１抵抗が形成されており、前記電源線と前記第１抵抗との間には、前記電源線から分岐されているキャパシタが形成されている。
【０００８】
前記キャパシタは、前記第１抵抗で構成される第１電極と、前記電源線に接続されている第２電極と、前記第１電極と第２電極との間に介在されている絶縁膜と、からなる。
望ましくは、前記第１ＥＳＤ回路及び第２ＥＳＤ回路は、それぞれダイオードを使用して構成される。
【０００９】
本発明の第１様態による半導体素子は、前記電源線から分岐されて前記電源線と前記キャパシタとの間に接続されている第２抵抗をさらに備えうる。
【００１０】
また、前記課題を達成するために、本発明の第２様態による半導体素子は、基板上に形成されている内部回路と、外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、前記入出力パッドと前記内部回路とを連結させる入出力信号線と、前記入出力信号線に形成されている抵抗と、前記抵抗と一体に形成された電極を備え、電源線に接続されているキャパシタと、を備える。
【００１１】
また、前記課題を達成するために、本発明の第３様態による半導体素子は、基板上に形成されている内部回路と、外部コンタクトのためのリードと前記内部回路との間に連結されている入出力パッドと、前記入出力パッドと前記内部回路とを連結させる入出力信号線と、前記入出力信号線に形成されている第１抵抗と、前記第１抵抗と一体に形成された電極と、を備える。
【発明の効果】
【００１２】
本発明による半導体素子は、入出力端で入出力パッドと内部回路とを連結させる入出力信号線の中間に抵抗が挿し込まれており、前記抵抗の上部をキャパシタで構成することによってバイアスを与える構成を有する。したがって、電源供給のない時の入力インピーダンスを最大化して外部から内部回路に連結される入出力信号線での電位が低くても、時間遅延を誘発することによって静電気による損傷を防止できる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明をさらに詳細に説明する。
図２は、本発明の望ましい実施形態による半導体素子１００の要部構成を示す回路図である。
【００１４】
図２を参照すれば、本発明による半導体素子１００の入出力端では、外部コンタクトのためのリード１０２と基板上に形成されている内部回路１３０との間に入出力パッド１２０が形成されている。前記入出力パッド１２０と前記内部回路１３０とは、入出力信号線１４０を通じて連結されている。
【００１５】
また、前記入出力パッド１２０から分岐されて外部電圧Ｖｃｃが供給される電源線１１２に接続されている第１ダイオードＤ３と、前記入出力パッド１２０から分岐されて接地線Ｇｎｄ１１４に接続されている第２ダイオードＤ４とは、それぞれＥＳＤ保護回路１２４を構成する。
【００１６】
前記入出力信号線１４０には、接続抵抗である第１抵抗１４２が形成されており、前記第１抵抗１４２の上部は、キャパシタ１４４で構成されている。前記キャパシタ１４４は、前記電源線１１２から分岐されて前記電源線１１２と前記第１抵抗１４２との間に接続されるように形成されている。
【００１７】
前記キャパシタ１４４には、前記電源線１１２から分岐された第２抵抗１４６が接続されている。
【００１８】
図３は、図２で“Ａ”で表示された部分の一部断面構造を示す図面である。
図３を参照すれば、基板１０４、例えば、シリコン基板上に入出力信号線１４０が形成されており、前記入出力信号線１４０は、絶縁膜１０６ａ，１０６ｂ，１０６ｃで被覆された金属導線１０８で構成されている。
【００１９】
前記第１抵抗１４２は、前記基板１０４に形成された不純物拡散領域からなる。前記キャパシタ１４４は、前記第１抵抗１４２で構成される第１電極と、前記電源線１１２に接続されている第２電極１４８とを備える。すなわち、前記キャパシタ１４４の第１電極は、前記第１抵抗１４２と一体に形成されている。前記第１抵抗１４２で構成される第１電極及び前記第２電極１４８は、これらの間に介在されている絶縁膜１０６ｃと共に前記キャパシタ１４４を構成する。
【００２０】
図２及び図３の構成を例として説明したように、本発明による半導体素子の入出力端の構造は、入出力パッド１２０と内部回路１３０とを連結する入出力信号線１４０の中間に第１抵抗１４２を挿入し、前記第１抵抗１４２の上部をキャパシタ１４４で構成してバイアスを与える構造で構成されている。
【００２１】
したがって、例えば、前記内部回路１３０部分の電位が前記ＥＳＤ保護回路１２４部分よりさらに低く、また、リード１０２を通じて入力された静電気が接地線１１４に抜け出るシンクタイムも短いとしても、前記入出力信号線１４０に静電気が流入される場合に、前記キャパシタ１４４の一部を構成する第１抵抗１４２によって遅延が発生し、瞬間的に前記キャパシタ１４４に荷電されねばならないメカニズムによって前記入出力信号線１４０で前記第１抵抗１４２を通過する静電気が感じる瞬間的な電位は、ほぼ無限のレベルであるので、内部回路１３０が静電気によって損傷されることを防止できる。
【００２２】
また、本発明による半導体素子１００の正常的な機能動作時には、前記キャパシタ１４４が外部供給電圧Ｖｃｃによって荷電状態を維持するので、遅延を最小化できる。
【００２３】
本発明は、図面に示された実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００２４】
本発明は、半導体集積回路関連の技術分野に適用されうる。
【図面の簡単な説明】
【００２５】
【図１】従来の技術による半導体素子の構成を示す回路図である。
【図２】本発明の望ましい実施形態による半導体素子の要部構成を示す回路図である。
【図３】本発明による半導体素子の入出力信号線に形成されている抵抗及びキャパシタの構成を例示した図面である。
【符号の説明】
【００２６】
１００    半導体素子
１０２    リード
１１２    電源線
１１４    接地線
１２０    入出力パッド
１２４    ＥＳＤ保護回路
１３０    内部回路
１４０    入出力信号線
１４２    第１抵抗
１４４    キャパシタ
１４６    第２抵抗
Ｄ３    第１ダイオード
Ｄ４    第２ダイオード
【図１】
2006210926.tif 000003
【図２】
2006210926.tif 000004
【図３】
2006210926.tif 000005