(57)【要約】【課題】  適正なコントロールゲート線を得ることが可能な、安定した特性かつ高歩留まりな半導体装置を提供する。【解決手段】  第１のサブ領域と、第１のサブ領域と第１の方向で隣接する第２のサブ領域と、第１のサブ領域と第１の方向に対して垂直な第２の方向で隣接する第３のサブ領域とを含む第１の領域に配置され、それぞれが第２の方向に延伸し、同一の幅を有する複数の第１の素子分離領域１１１によって区画された同一の幅を有する複数の第１の素子領域１０１と、第２のサブ領域と第２の方向で隣接し且つ第３のサブ領域と第１の方向で隣接する第２の領域に配置され、第１の素子領域よりも幅が広い第２の素子領域１０２と、第１及び第２のサブ領域に設けられ、第１の方向に延伸した複数のコントロールゲート線ＣＧと、複数の第１の素子領域と複数のコントロールゲート線との間に設けられた複数のフローティングゲートとを備える。【選択図】      図１
2006310390.tif 000002
【特許請求の範囲】
【請求項１】
第１のサブ領域と、第１のサブ領域と第１の方向で隣接する第２のサブ領域と、第１のサブ領域と第１の方向に対して垂直な第２の方向で隣接する第３のサブ領域とを含む第１の領域に配置され、それぞれが第２の方向に延伸し、同一の幅を有する複数の第１の素子分離領域によって区画された同一の幅を有する複数の第１の素子領域と、
前記第２のサブ領域と第２の方向で隣接し且つ前記第３のサブ領域と第１の方向で隣接する第２の領域に配置され、前記第１の素子領域よりも幅が広い第２の素子領域と、
前記第１及び第２のサブ領域に設けられ、第１の方向に延伸した複数のコントロールゲート線と、
前記複数の第１の素子領域と前記複数のコントロールゲート線との間に設けられた複数のフローティングゲートと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の領域には、コンタクト部が設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３のサブ領域と前記第２の素子領域との境界には、前記第１の素子分離領域よりも幅の広い第２の素子分離領域が設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コントロールゲート線は、第１の方向で隣接する前記フローティングゲート間の空隙を埋めている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のサブ領域には、メモリ動作を行う複数のメモリセルが形成され、
前記第２のサブ領域には、メモリ動作を行わない複数のダミーメモリセルが形成される
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている（例えば、特許文献１参照）。このような不揮発性半導体記憶装置のメモリセルアレイ領域では、メモリセルアレイの集積度を上げるために、素子領域の幅及び素子分離領域の幅ができるだけ狭くなるようにしている。また、メモリセルアレイ領域間には、コンタクト等の形成に必要な領域を確保するために、相対的に幅の広い素子領域が設けられている。
【０００３】
メモリセルアレイ領域では、素子領域及び素子分離領域が周期性を有するため、フォトリソグラフィにおける解像度を高めることが可能である。ところが、コンタクト等の形成に必要な幅広素子領域とメモリセルアレイ領域に設けられた幅狭素子領域との境界部では、光近接効果等のために、解像度を高めることができない。そのため、上記幅広素子領域と幅狭素子領域との境界では、素子分離領域の幅を広くする必要がある。
【０００４】
不揮発性半導体記憶装置では通常、ワード線（コントロールゲート線）の延伸方向で隣接するフローティングゲート間の空隙（素子分離領域上の空隙）を埋めるようにコントロールゲート線を形成する。しかしながら、上述した幅広素子分離領域とメモリセルアレイ領域に形成された幅狭素子分離領域とをコントロールゲート線が横切るため、コントロールゲート線を適正に形成できない等、種々の問題が生じる。
【０００５】
例えば、コントロールゲート線をポリシリコンとタングステンシリサイドの２層構造で形成する場合を想定する。この場合、幅広素子分離領域上の空隙をポリシリコンによって完全に埋めることができずに、窪みが形成されるおそれがある。そのため、タングステンシリサイドの熱処理を行う際に、タングステンシリサイドのグレインが窪みの両側に分かれて形成され、断線が生じるおそれがある。また、窪みが形成された箇所ではタングステンシリサイドの膜厚が厚くなるため、コントロールゲート線のパターンを形成する際に、不要なタングステンシリサイドやポリシリコンが完全にエッチングされずに残ってしまうおそれもある。
【０００６】
このように、従来の不揮発性半導体記憶装置では、コントロールゲート線が幅広素子領域と幅狭素子領域を横切ることに起因して、コントロールゲート線を適正に形成できないといった問題があり、安定した特性かつ高歩留まりな半導体装置を得ることが困難であった。
【特許文献１】特開平１１−２６７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、適正なコントロールゲート線を得ることが可能な、安定した特性かつ高歩留まりな半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の一視点に係る半導体装置は、第１のサブ領域と、第１のサブ領域と第１の方向で隣接する第２のサブ領域と、第１のサブ領域と第１の方向に対して垂直な第２の方向で隣接する第３のサブ領域とを含む第１の領域に配置され、それぞれが第２の方向に延伸し、同一の幅を有する複数の第１の素子分離領域によって区画された同一の幅を有する複数の第１の素子領域と、前記第２のサブ領域と第２の方向で隣接し且つ前記第３のサブ領域と第１の方向で隣接する第２の領域に配置され、前記第１の素子領域よりも幅が広い第２の素子領域と、前記第１及び第２のサブ領域に設けられ、第１の方向に延伸した複数のコントロールゲート線と、前記複数の第１の素子領域と前記複数のコントロールゲート線との間に設けられた複数のフローティングゲートと、を備える。
【発明の効果】
【０００９】
本発明によれば、コントロールゲート線が幅広の第２の素子領域を横切らずにすむため、適正なコントロールゲート線を形成することができ、安定した特性かつ高歩留まりな半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の概略構成を模式的に示した平面図である。図２は、図１に示した不揮発性半導体記憶装置の等価回路を示した図である。ただし、図１では、上層側に形成されたビット線やソース線等は描いていない。
【００１２】
図３は図１の一部を示した図であり、図４は図３に示された素子領域（活性領域）を示した図である。図５は図３のＡ−Ａ’に沿った断面図、図６は図３のＢ−Ｂ’に沿った断面図、図７は図３のＣ−Ｃ’に沿った断面図、図８は図３のＤ−Ｄ’に沿った断面図、図９は図３のＥ−Ｅ’に沿った断面図である。図６〜図９では、上層側に形成されたビット線やソース線等も描いている。
【００１３】
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳＴ間に、直列接続された複数のメモリセルＭＣを設けた構成となっている。選択トランジスタＳＴには選択ゲート線ＳＧが接続されており、メモリセルＭＣにはコントロールゲート線（ワード線）ＣＧ（ＣＧ１〜ＣＧ３２）が接続されている。また、一方の選択トランジスタＳＴにはビット線ＢＬ（ＢＬ１、ＢＬ２、・・・）が接続されており、他方の選択トランジスタＳＴにはソース線ＳＬが接続されている。
【００１４】
半導体基板（シリコン基板等）１０のＰウェルには、第１の領域に配置された素子領域（第１の素子領域）１０１と、第１の領域に囲まれた第２の領域に配置された素子領域（第２の素子領域）１０２が設けられている。素子領域１０１は、メモリセルＭＣ及び選択トランジスタＳＴを形成するために設けられたものであり、集積度を高めるために、素子領域１０１のワード線の延伸方向（第１の方向、以下ワード線方向という）の幅は相対的に狭くなっている。一方、素子領域１０２のワード線方向の幅は、コンタクト部Ｃ１及びＣ２等の形成に必要な領域を確保するために、相対的に広くなっている。従来の不揮発性半導体記憶装置では、図１１の比較例に示すように、幅広の素子領域１０２が分離されておらず、ビット線の延伸方向（第２の方向、以下ビット線方向という）で連続的に形成されている。そのため、コントロールゲート線（ワード線）ＣＧが幅広の素子領域を横切っていた。本実施形態では、幅広の素子領域１０２がビット線方向で不連続に形成されており、ビット線方向で隣接する素子領域１０２間には幅狭の素子領域１０１が設けられている。そのため、コントロールゲート線（ワード線）ＣＧは幅広の素子領域１０２を横切っていない。
【００１５】
各素子領域１０１は、ビット線方向に延伸しており、素子分離領域（第１の素子分離領域）１１１によって区画されている。素子分離領域１０１は、素子分離溝を絶縁物で埋めたＳＴＩ（Shallow Trench Isolation）構造である。素子領域１０１はワード線方向に同一ピッチで配置されており、各素子領域１０１の幅は互いに同一であり、各素子分離領域１１１の幅も互いに同一である。素子領域１０１の幅と素子分離領域１１１の幅は、同一であってもよいし、異なっていてもよい。
【００１６】
素子領域１０１が配置された第１の領域は、第１のサブ領域と、第１のサブ領域とワード線方向で隣接する第２のサブ領域と、第１のサブ領域とビット線方向で隣接する第３のサブ領域とを有している。図１０は、これらの第１のサブ領域ＳＡ１、第２のサブ領域ＳＡ２及び第３のサブ領域ＳＡ３と、第２の領域Ａ２との位置関係を模式的に示した図である。
【００１７】
素子領域１０２と第３のサブ領域に配置された素子領域１０１とは、素子分離領域（第２の素子分離領域）１１２によって区画されている。この素子分離領域１１２の幅（ワード線方向の幅）は、素子分離領域１１１の幅よりも広くなっている。すなわち、第１の領域では、素子領域１０１及び素子分離領域１１１が周期性を有しているため、フォトリソグラフィの解像度を高めることが可能である。ところが、このような周期性を有するパターン間に周期性を乱す幅広の素子領域１０２が配置されているため、素子領域１０１と素子領域１０２との境界部では、光近接効果等のために解像度を高めることができない。そのため、素子領域１０１と素子領域１０２との境界では、素子分離領域１１２の幅が広くなっている。
【００１８】
コントロールゲート線ＣＧは、第１のサブ領域及び第２のサブ領域に設けられており、コントロールゲート線ＣＧと素子領域１０１との交差部に対応してメモリセルが形成されている。選択ゲート線ＳＧは第３のサブ領域に設けられており、選択ゲート線ＳＧと素子領域１０１との交差部に対応して選択トランジスタＳＴが形成されている。第１のサブ領域に形成されたメモリセルＭＣは、ビット線に接続されているため、メモリセルの選択動作が行われるが、第２のサブ領域に形成されたメモリセル（ダミーメモリセルＤＭＣ）は、ビット線に接続されていないため、メモリセルの選択動作は行われない。
【００１９】
メモリセルＭＣ及びダミーメモリセルＤＭＣは、図５〜図７に示すように、半導体基板１０上に形成されたトンネル絶縁膜２１と、ポリシリコン膜で形成されたフローティングゲート電極２２と、電極間絶縁膜２３と、ポリシリコン膜２４ａ及びタングステンシリサイド膜２４ｂの積層膜で形成されたコントロールゲート電極２４とを備えている。コントロールゲート電極２４はワード線方向に延伸しており、コントロールゲート線ＣＧとなる。コントロールゲート電極（コントロールゲート線）２４上には、コントロールゲート線を加工する際にマスクとして用いるシリコン窒化膜２５が形成されている。ビット線方向で互いに隣接するメモリセルＭＣ間、及びメモリセルＭＣと選択トランジスタＳＴとの間には、ソース／ドレイン用の不純物拡散層１５が形成されている。
【００２０】
図５に示すように、素子分離領域１１１の上面は、フローティングゲート電極２２の上面よりも低く位置する。したがって、ワード線方向で隣接するフローティングゲート電極２２間の空隙は、コントロールゲート線２４のポリシリコン膜２４ａによって埋められている。
【００２１】
従来の不揮発性半導体記憶装置では、すでに説明したように、幅広の素子領域１０２がビット線方向で連続的に形成されていたため、コントロールゲート線（ＣＧ）２４が幅広の素子領域を横切っていた。そのため、ポリシリコン膜２４ａによって幅広の素子分離領域１１２上の空隙を完全に埋めることができずに、窪みが形成されるおそれがあった。その結果、従来技術の項で説明したような種々の問題が生じ、コントロールゲート線を適正に形成できないおそれがあった。
【００２２】
本実施形態では、幅広の素子領域１０２がビット線方向で不連続に形成されているため、コントロールゲート線（ＣＧ）２４は幅広の素子領域１０２を横切っていない。すなわち、ビット線方向で隣接する素子領域１０２間の領域（第２のサブ領域）には、幅狭の素子領域１０１が設けられている。図５に示すように、幅狭の素子領域１０１のピッチ及び幅は、第１のサブ領域と第２のサブ領域とで互いに等しくなっている。したがって、上述したような問題を回避することができ、適正なコントロールゲート線２４を形成することが可能である。
【００２３】
メモリセルＭＣ、ダミーメモリセルＤＭＣ及び選択トランジスタＳＴ等は、層間絶縁膜３１で覆われており、層間絶縁膜３１上にはさらに複数の層間絶縁膜３２〜３７が形成されている。これらの層間絶縁膜３１〜３７内には、ビット線（ＢＬ）４１、ソース線（ＳＬ）４２、ウェル電位線４３、選択ゲート接続配線４４等が形成されている。
【００２４】
ビット線４１は、ＮＡＮＤセルユニットの一端に設けられた選択トランジスタＳＴのソース／ドレイン拡散層１５に接続され、ソース線４２は、ＮＡＮＤセルユニットの他端に設けられた選択トランジスタＳＴのソース／ドレイン拡散層１５に接続されている。図１に示すように、ビット線４１の接続はコンタクト部Ｃ３で行われ、ソース線４２の接続はコンタクト部Ｃ４で行われる。
【００２５】
ウェル電位線４３は、半導体基板１０のＰウェルにウェル電位を与えるためのものであり、ウェル電位線４３の接続はコンタクト部Ｃ２で行われる。選択ゲート接続配線４４は、異なるブロックに設けられた選択ゲート線ＳＧどうしを接続するためのものであり、選択ゲート接続配線４４の接続はコンタクト部Ｃ１で行われる。これらのコンタクト部Ｃ１及びＣ２では、大きなサイズのコンタクトホールを形成する必要があるため、すでに述べたようにコンタクト部Ｃ１及びＣ２は幅広の素子領域１０２に形成されている。
【００２６】
本実施形態に係る不揮発性半導体記憶装置は上述したような構成を有しており、幅広の素子領域１０２が配置された第２の領域は、幅狭の素子領域１０１が配置された第１の領域によって囲まれている。そのため、コントロールゲート線ＣＧは、幅広の素子領域１０２を横切らずに、同一ピッチ及び同一幅の幅狭の素子領域１０１のみを横切っている。したがって、コントロールゲート線ＣＧが幅狭の素子領域１０１及び幅広の素子領域１０２を横切ることによって生じる問題（例えば、すでに述べたような、コントロールゲート線ＣＧが、幅広の素子分離領域１１２に起因した窪みを横切るといった問題）を防止することができる。その結果、コントロールゲート線を適正に形成することができ、安定した特性かつ高歩留まりな半導体装置を得ることが可能となる。
【００２７】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の概略構成を模式的に示した平面図である。
【図２】図１に示した不揮発性半導体記憶装置の等価回路を示した図である。
【図３】図１の一部を示した平面図である。
【図４】図３に示された素子領域を示した図である。
【図５】図３のＡ−Ａ’に沿った断面図である。
【図６】図３のＢ−Ｂ’に沿った断面図である。
【図７】図３のＣ−Ｃ’に沿った断面図である。
【図８】図３のＤ−Ｄ’に沿った断面図である。
【図９】図３のＥ−Ｅ’に沿った断面図である。
【図１０】本発明の実施形態に係り、各領域の位置関係を模式的に示した図である。
【図１１】比較例に係る不揮発性半導体記憶装置の概略構成を模式的に示した平面図である。
【符号の説明】
【００２９】
ＳＴ…選択トランジスタ      ＭＣ…メモリセル
ＤＭＣ…ダミーメモリセル      ＳＧ…選択ゲート線
ＣＧ…コントロールゲート線      ＢＬ…ビット線
ＳＬ…ソース線      Ｃ１〜Ｃ４…コンタクト部
１０…半導体基板      １５…不純物拡散層
１０１…第１素子領域      １０２…第２の素子領域
１１１…第１の素子分離領域      １１２…第２の素子分離領域
２１…トンネル絶縁膜      ２２…フローティングゲート電極
２３…電極間絶縁膜      ２４…コントロールゲート電極
２５…シリコン窒化膜      ３１〜３７…層間絶縁膜
４１…ビット線      ４２…ソース線
４３…ウェル電位線      ４４…選択ゲート接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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