(57)【要約】【課題】  本発明は、ＭＯＳトランジスタと容量素子とが同一基板上に形成された半導体装置及びその製造方法において、当該容量素子のＣ−Ｖ特性の向上を図る。【解決手段】  半導体基板１０の素子分離層１１上に、不純物がドープされた第１のポリシリコン層１２が形成されている。第１のポリシリコン層１２の一部上には、当該第１のポリシリコン層１２を露出する開口部１６を有したハードマスク１３が形成されている。ここで、開口部１６で露出される第１のポリシリコン層１２の表面には、当該内部よりも高い不純物濃度を有した空乏化防止層１２Ｃが形成されている。この第１のポリシリコン層１２上には、容量絶縁膜１７が形成されている。さらに、容量絶縁膜１７上には、不純物がドープされた第２のポリシリコン層１８が形成されている。【選択図】  図８
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面上に形成され不純物がドープされた第１のポリシリコン層と、前記第１のポリシリコン層上に形成された容量絶縁膜と、前記容量絶縁膜上に形成され不純物がドープされた第２のポリシリコン層と、を備え、
前記第１のポリシリコン層の表面には、空乏化防止層が形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板の表面上に形成され不純物がドープされた第１のポリシリコン層と、前記第１のポリシリコン層の一部上に形成されて当該第１のポリシリコン層を露出する開口部を有したハードマスクと、前記ハードマスク上及び前記第１のポリシリコン層上に形成された容量絶縁膜と、前記容量絶縁膜上に形成され不純物がドープされた第２のポリシリコン層と、を備え、
前記第１のポリシリコン層の表面には、空乏化防止層が形成されていることを特徴とする半導体装置。
【請求項３】
前記ハードマスクは、シリコン酸化膜から成ることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記空乏化防止層は、前記第１のポリシリコン層の内部よりも高濃度の不純物ドープ層から成ることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
半導体基板の表面上に、不純物がドープされた第１のポリシリコン層を形成する工程と、
前記第１のポリシリコン層に当該内部よりも当該表面が高濃度となるように不純物をドープして、当該表面に空乏化防止層を形成する工程と、
前記第１のポリシリコン層上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、不純物がドープされた第２のポリシリコン層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の表面上に、不純物がドープされた第１のポリシリコン層を形成する工程と、
前記第１のポリシリコン層の一部上にハードマスクを形成する工程と、
前記ハードマスクを介して前記第１のポリシリコン層をエッチングする工程と、
前記ハードマスクを選択的にエッチングして、前記第１のポリシリコン層を露出する開口部を形成する工程と、
開口部で露出する前記第１のポリシリコン層に当該内部よりも当該表面が高濃度となるように不純物をドープして、当該表面に空乏化防止層を形成する工程と、
前記ハードマスク上及び前記第１のポリシリコン層上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、不純物がドープされた第２のポリシリコン層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ハードマスクは、シリコン酸化膜から成ることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳトランジスタと容量素子とが同一基板上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＭＯＳトランジスタ」と略称する）等の能動素子と共に、容量素子や抵抗素子等の受動素子が同一基板上に形成された半導体装置が知られている。上記半導体装置によれば、上記能動素子及び受動素子を、それぞれ別個に形成する必要が無くなるため、そのような半導体装置の製造コストを極力低減することが可能となる。また、半導体装置外部からの電磁干渉を極力低く抑えることができる。
【０００３】
次に、能動素子及び受動素子が同一基板上に形成された従来例に係る半導体装置の概略構成について説明する。ここでは、半導体装置の同一基板上に、ＭＯＳトランジスタ及び容量素子が形成されているものとする。
【０００４】
このような半導体装置では、半導体基板の表面のＭＯＳトランジスタの形成領域に、熱酸化膜から成るゲート絶縁膜、第１のポリシリコン層から成るゲート電極、拡散層から成るソース領域及びドレイン領域が形成されており、ＭＯＳトランジスタが構成されている。
【０００５】
また、ＭＯＳトランジスタの形成領域に隣接する容量素子の形成領域には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によるフィールド酸化膜から成る素子分離層が形成されている。素子分離層上には、ｎ型の不純物がドープされた第１のポリシリコン層、シリコン窒化膜（ＳｉＮ膜）から成る容量絶縁膜、ｎ型の不純物がドープされた第２のポリシリコン層が、この順で積層されている。これらの第１のポリシリコン層（下部電極）、容量絶縁膜、及び第２のポリシリコン層（上部電極）が、容量素子を構成している。ここで、第１のポリシリコン層は、上記ＭＯＳトランジスタのゲート電極を構成するものと同一のポリシリコン層であり、当該第１のポリシリコン層上に形成されたハードマスクを介したエッチングにより、同時にパターニング形成されている。
【０００６】
なお、関連する技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特許第２７０５４７６号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９は、上述したような半導体装置に形成された容量素子のＣ−Ｖ特性図である。ここで、Ｃ−Ｖ特性図とは、印加電圧に対する容量値の変化を示した特性図である。この特性図の横軸は、上部電極である第２のポリシリコン層に対する印加電圧に対応しており、縦軸は、当該容量素子の容量値に対応している。
【０００８】
図９の従来例のＣ−Ｖ特性に示すように、印加電圧が負である場合、印加電圧の変動に対する容量値の変動は、印加電圧が正である場合の上記変動に比して大きくなっている。即ち、従来例に係る半導体装置の容量素子は、印加電圧の正負の違いにより、異なるＣ−Ｖ特性を有していた。印加電圧が負である場合の上記容量値の変動は、第１のポリシリコン層の表面が空乏層化するために引き起こされるものと考えられる。
【０００９】
このように、印加電圧の正負の違いによりＣ−Ｖ特性が異なるため、例えば交流電圧を印加する場合、印加電圧の絶対値に対応する当該容量素子の容量値が一意に定まらない。従って、半導体装置の動作、もしく当該半導体装置が組み込まれた回路の動作が不安定になるという問題が生じていた。もしくは、印加電圧の正負によって異なる容量値に対応した仕様が必要となり、半導体装置の設計、もしく当該半導体装置が組み込まれた回路の設計が煩雑になるという問題が生じていた。
【００１０】
そこで、本発明は、ＭＯＳトランジスタと容量素子とが同一基板上に形成された半導体装置及びその製造方法において、当該容量素子のＣ−Ｖ特性の向上を図るものである。
【課題を解決するための手段】
【００１１】
本発明は、上述の課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置は、半導体基板と、半導体基板の表面上に形成され不純物がドープされた第１のポリシリコン層と、第１のポリシリコン層上に形成された容量絶縁膜と、容量絶縁膜上に形成され不純物がドープされた第２のポリシリコン層と、を備え、第１のポリシリコン層の表面には、空乏化防止層が形成されていることを特徴とする。ここで、空乏化防止層は、第１のポリシリコン層の内部よりも高濃度の不純物ドープ層から成る。
【００１２】
また、本発明の半導体装置は、半導体基板と、半導体基板の表面上に形成され不純物がドープされた第１のポリシリコン層と、第１のポリシリコン層の一部上に形成されて当該第１のポリシリコン層を露出する開口部を有したハードマスクと、ハードマスク上及び第１のポリシリコン層上に形成された容量絶縁膜と、容量絶縁膜上に形成され不純物がドープされた第２のポリシリコン層と、を備え、第１のポリシリコン層の表面には、空乏化防止層が形成されていることを特徴とする。ここで、ハードマスクは、シリコン酸化膜から成る。また、空乏化防止層は、第１のポリシリコン層の内部よりも高濃度の不純物ドープ層から成る。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板の表面上に、不純物がドープされた第１のポリシリコン層を形成する工程と、第１のポリシリコン層に当該内部よりも当該表面が高濃度となるように不純物をドープして、当該表面に空乏化防止層を形成する工程と、第１のポリシリコン層上に容量絶縁膜を形成する工程と、容量絶縁膜上に、不純物がドープされた第２のポリシリコン層を形成する工程と、を有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、半導体基板の表面上に、不純物がドープされた第１のポリシリコン層を形成する工程と、第１のポリシリコン層の一部上にハードマスクを形成する工程と、ハードマスクを介して第１のポリシリコン層をエッチングする工程と、ハードマスクを選択的にエッチングして、第１のポリシリコン層を露出する開口部を形成する工程と、開口部で露出する前記第１のポリシリコン層に当該内部よりも当該表面が高濃度となるように不純物をドープして、当該表面に空乏化防止層を形成する工程と、ハードマスク上及び前記第１のポリシリコン層上に、容量絶縁膜を形成する工程と、容量絶縁膜上に、不純物がドープされた第２のポリシリコン層を形成する工程と、を有することを特徴とする。ここで、ハードマスクは、シリコン酸化膜から成る。
【発明の効果】
【００１５】
本発明によれば、半導体装置の容量素子を構成する第１のポリシリコン層の表面に、空乏化防止層を形成しているので、第１のポリシリコン層の空乏化が極力抑止される。そのため、印加電圧が負である場合において、従来例にみられたように、印加電圧が正である場合に比して容量値の変動が大きくなることを極力抑止することができる。即ち、上記容量素子のＣ−Ｖ特性が、印加電圧の正負に依らずに一定もしくは略一定となって、上記容量素子のＣ−Ｖ特性が向上する。
【００１６】
結果として、例えば交流電圧を印加する場合においても、半導体装置の動作、もしく当該半導体装置が組み込まれた回路の動作が不安定になることを極力抑止することができる。また、容量素子の動作は、従来例に比して印加電圧の正負の違いに依存しないため、半導体装置の設計、もしくは当該半導体装置が組み込まれた回路の設計が煩雑になることを極力抑止することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態に係る半導体装置の概略構成について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の概略構成を示す平面図である。なお、図１は、半導体基板１０を表面からみた場合の平面図であり、当該半導体基板１０の表面上に形成された構成要素の一部（第１のポリシリコン層１２，空乏化防止層１２Ｃ，スペーサー１４）を透過して示している。また、図示しないが、半導体基板１０の表面上には、素子分離層１１が形成されているものとする。
【００１８】
また、図示しないが、図１に示されている半導体基板１０の表面上の領域に隣接して、ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＭＯＳトランジスタ」と略称する。）の形成領域が存在する。このＭＯＳトランジスタの形成領域に、不図示のゲート絶縁膜、不図示のゲート電極、不図示の拡散層から成るソース領域及びドレイン領域が形成されている。これらは、従来例に示したものと同様のＭＯＳトランジスタを構成している。また、図８は、本実施形態に係る半導体装置及びその製造方法を示す断面図であり、図１のＸ−Ｘ線に沿った断面を示している。
【００１９】
図１及び図８に示すように、半導体基板１０の表面上に形成された素子分離領域１１上に、第１のポリシリコン層１２が選択的に（例えば帯状）に形成されている。第１のポリシリコン層１２上には、当該ポリシリコン層１２を露出する開口部１６を有した不図示のハードマスク１３が形成されている。開口部１６内の第１のポリシリコン層１２の表面には、空乏化防止層１２Ｃが形成されている。また、第１のポリシリコン層１２及びハードマスク１３の両側部には、当該両側部を覆うようにして、スペーサー１４が形成されている。
【００２０】
そして、第１のポリシリコン層１２上、ハードマスク１３上、及びスペーサー１４上を含む半導体基板１０の表面の全面上に、容量絶縁膜１７が形成されている。
【００２１】
さらに、容量絶縁膜１７上のうち、第１のポリシリコン層１２と重畳する領域を含む領域には、第２のポリシリコン層１８が形成されている。開口部１６は、第１のポリシリコン層１２と第２のポリシリコン層１８が重畳する上記領域に存在する。
【００２２】
ここで、開口部１６の形成領域では、半導体基板１０の表面上に、不図示の空乏化防止層１２Ｃが形成された第１のポリシリコン層１２、容量絶縁膜１７、及び第２のポリシリコン層１８から成る容量素子が構成されている。
【００２３】
次に、上述した半導体装置の製造方法の詳細について、図２乃至図８を参照して説明する。図２乃至図８は、本実施形態に係る半導体装置の製造方法を示す断面図であり、上記容量素子の形成領域、即ち図１のＸ−Ｘ線に沿った断面を示している。また、図２乃至図８では、上記容量素子の形成領域に隣接するＭＯＳトランジスタの形成領域の図示は省略されている。
【００２４】
図２に示すように、半導体基板１０を準備する。ここで、図示しないが、容量素子の形成領域に隣接するＭＯＳトランジスタの形成領域には、熱酸化処理による不図示のゲート絶縁膜を形成する。
【００２５】
次に、半導体基板１０の表面のうち容量素子の形成領域に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、素子分離層１１を形成する。次に、素子分離層１１の全面上に、第１のポリシリコン層１２を形成する。第１のポリシリコン層１２は、好ましくは約２００ｎｍの膜厚を有して形成される。さらに、第１のポリシリコン層１２に、イオン注入や熱拡散により、例えばリン（Ｐ）等のｎ型の不純物をドープする。
【００２６】
なお、図示しないが、上記第１のポリシリコン層１２は、容量素子の形成領域に隣接するＭＯＳトランジスタの形成領域では、容量素子と同時に形成されるＭＯＳトランジスタのゲート電極を構成するポリシリコン層となる。
【００２７】
次に、第１のポリシリコン層１２上のうち、当該第１のポリシリコン層１２を残存させる所定の領域に、ハードマスク１３を形成する。ハードマスク１３は、例えばシリコン酸化膜（ＳｉＯ２膜）から成り、例えばＬＰ−ＣＶＤ法もしくは常圧ＣＶＤ法によって形成される。また、ハードマスク１３は、好ましくは約１００μｍ〜２００μｍの膜厚を有して形成される。
【００２８】
このハードマスク１３は、ＭＯＳトランジスタの不図示のゲート電極のパターニングに用いられ、特にゲート長の短い微細なパターンを形成する際のマスクとしては不向きなフォトレジストの替わりに用いられるものである。
【００２９】
次に、図３に示すように、上記ハードマスク１３を介して第１のポリシリコン層１２を選択的にエッチングする。このエッチングにより、第１のポリシリコン層１２の不要部分が除去される。この第１のポリシリコン層１２は、開口部１６の形成領域では、容量素子の下部電極となる。
【００３０】
なお、図示しないが、ＭＯＳトランジスタの形成領域では、第１のポリシリコン層１２は、ＭＯＳトランジスタの上記ゲート電極となる。さらに、当該ゲート電極をマスクとしたイオン注入により、半導体基板１０に不純物がドープされて、ソース領域及びドレイン領域となる拡散層が形成される。ＭＯＳトランジスタがＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造である場合、さらに不純物がドープされ、高濃度の拡散層が形成される。
【００３１】
次に、図４に示すように、第１のポリシリコン層１２及びハードマスク１３の両側部に、例えばシリコン酸化膜（ＳｉＯ２膜）から成るスペーサー１４を形成する。スペーサー１４は、最初に第１のポリシリコン層１２及びハードマスク１３を覆うようにして素子分離層１１の全面にシリコン酸化膜（ＳｉＯ２膜）を形成し、その後、ハードマスク１３及び素子分離層１１の表面が露出するまで当該シリコン酸化膜（ＳｉＯ２膜）をエッチングすることにより形成される。なお、図示しないが、上記スペーサー１４と同様のスペーサーが、ＭＯＳトランジスタの上記ゲート電極の両側部に同時に形成される。こうして、容量素子の形成領域に隣接して、同一基板上に、不図示のＭＯＳトランジスタが構成される。
【００３２】
次に、図５に示すように、ハードマスク１３の一部上、スペーサー１４上、及び素子分離層１１上に、レジスト層１５を選択的に形成する。なお、図示しないが、レジスト層１５は、不図示の上記ＭＯＳトランジスタ上にも形成される。
【００３３】
次に、レジスト層１５をマスクとして、好ましくはドライエッチングにより、ハードマスク１３を選択的にエッチングする。このエッチングにより、第１のポリシリコン層１３を露出する開口部１６が形成される。
【００３４】
次に、図６に示すように、イオン注入により、開口部１６で露出する第１のポリシリコン層１２の表面に、例えばリン（Ｐ）等のｎ型の不純物をドープする。このときの条件として、イオン電流及びイオン照射時間の制御により決定される上記不純物のドーズ量は、約３×１０１５〜５×１０１５イオン／ｃｍ２であることが好ましい。また、イオン注入エネルギーは、約２０〜５０ＫｅＶであることが好ましい。なお、ドープするｎ型不純物としては、リン（Ｐ）の替わりに砒素（Ａｓ）を用いてもよい。その後、レジスト層１５を除去する。
【００３５】
上述したｎ型不純物のドーピングにより、第１のポリシリコン層１２の表面には、当該内部の不純物濃度よりも高い不純物濃度を有した空乏化防止層１２Ｃが形成される。この空乏化防止層１２Ｃは、容量素子の完成後に負の電圧が印加された際、その高い不純物濃度によって、第１のポリシリコン層１２が空乏層化することを極力抑止するものである。
【００３６】
次に、図７に示すように、開口部１６内の第１のポリシリコン層１２上（即ち空乏化防止層１２Ｃ上）、ハードマスク１３上、スペーサー１４上、及び素子分離層１１上に、これらを覆うようにして容量絶縁膜１７を形成する。なお、図示しないが、容量絶縁膜１７は、不図示の上記ＭＯＳトランジスタ上にも形成される。また、容量絶縁膜１７は、その不要箇所がエッチング等により選択的に除去されてもよい。
【００３７】
この容量絶縁膜１７は、好ましくは、シリコン窒化膜（ＳｉＮ膜）から成り、ＬＰ−ＣＶＤ法、及びその後の熱酸化処理（例えば約８５０℃の温度による約３０分の熱処理）により形成される。このとき、容量絶縁膜１７は、約６．５〜７．０ｎｍの膜厚を有して形成されることが好ましい。もしくは、容量絶縁膜１７は、所定の誘電率を有した誘電体となるものであれば、上記以外の絶縁膜、及びその成膜方法により形成されるものであってもよい。
【００３８】
次に、図８に示すように、容量絶縁膜１７の全面上に、第２のポリシリコン層１８を形成する。第２のポリシリコン層１８は、約２００ｎｍの膜厚を有して形成されることが好ましい。さらに、第２のポリシリコン層１８に、イオン注入や熱拡散により、例えばリン（Ｐ）等のｎ型の不純物をドープする。
【００３９】
次に、容量絶縁膜１７上の一部上に、第１のポリシリコン層１２と重畳する領域を含む領域（図１参照）に、不図示のレジスト層を選択的に形成する。そして、当該レジスト層をマスクとして第２のポリシリコン層１８を選択的にエッチングし、当該第２のポリシリコン層１８の不要箇所を選択的に除去する。その後、当該レジスト層を除去する。この第２のポリシリコン層１８は、開口部１６の形成領域では、容量素子の上部電極となる。
【００４０】
こうして、開口部１６の形成領域では、下部電極である第１のポリシリコン層１２、容量絶縁膜１３、及び上部電極である第２のポリシリコン層１８から成る容量素子が形成される。ここで、第１のポリシリコン層１２の表面には、当該内部よりも高い不純物濃度を有した空乏化防止層１２Ｃが形成されているため、第２のポリシリコン層１８に負の電圧が印加された場合、図９の従来例のＣ−Ｖ特性にみられたように、印加電圧が正である場合に比して容量値の変動が大きくなることを極力抑止することができる。即ち、図９の本発明のＣ−Ｖ特性のように、上記容量素子のＣ−Ｖ特性が、印加電圧の正負に依らずに一定もしくは略一定となって、上記容量素子のＣ−Ｖ特性が向上する。
【００４１】
結果として、例えば交流電圧を印加する場合においても、半導体装置の動作、もしく当該半導体装置が組み込まれた回路の動作が不安定になることを極力抑止することができる。また、容量素子の動作は、従来例に比して印加電圧の正負の違いに依存しないため、半導体装置の設計、もしく当該半導体装置が組み込まれた回路の設計が煩雑になることを極力抑止することができる。
【００４２】
なお、上述した実施形態では、容量素子を構成する第１のポリシリコン層１２の一部上に、ハードマスク１３が形成されているものとしたが、本発明はこれに限定されない。即ち、本発明は、第１のポリシリコン層１２上のハードマスク１３が全て除去されている場合においても適用できる。
【００４３】
また、上述した実施形態では、上記容量素子が形成された半導体装置の同一基板上に、ＭＯＳトランジスタが形成されるものとしたが、本発明はこれに限定されない。即ち、本発明は、上記容量素子と共に同一基板上に形成できるものであれば、ＭＯＳトランジスタ以外の能動素子、もしくは受動素子が形成される場合においても適用できる。さらにいえば、本発明は、半導体基板１０上に上記容量素子のみが形成される場合においても適用できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】半導体装置に形成された容量素子のＣ−Ｖ特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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