(57)【要約】【課題】  コンタクトプラグとのコンタクト抵抗を低減したトランジスタを有する半導体装置を提供する。【解決手段】  トランジスタとコンタクトプラグとを有する半導体装置であって、トランジスタのドレイン電極は、ゲート電極側に設けられ、導電性不純物が拡散された第１の不純物拡散層３と、第１の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第１の不純物拡散層よりも濃度の高い第２の不純物拡散層４と、第２の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第２の不純物拡散層よりも濃度の高い第３の不純物拡散層５とを有する構成である。【選択図】  図１
2006216675.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置であって、
前記ドレイン電極は、
前記トランジスタのゲート電極側に設けられ、導電性不純物が拡散された第１の不純物拡散層と、
前記第１の不純物拡散層よりも前記ゲート電極から離れて配置され、前記コンタクトプラグと接触し、該第１の不純物拡散層よりも濃度の高い第２の不純物拡散層と、
前記第２の不純物拡散層よりも前記ゲート電極から離れて配置され、前記コンタクトプラグと接触し、該第２の不純物拡散層よりも濃度の高い第３の不純物拡散層とを有する、半導体装置。
【請求項２】
前記第３の不純物拡散層の前記コンタクトプラグと接触する面積が、前記第２の不純物拡散層の該コンタクトプラグと接触する面積と同等である請求項１記載の半導体装置。
【請求項３】
トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置の製造方法であって、
基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクにして導電性不純物を前記基板に導入する第１のイオン注入工程と、
前記ゲート絶縁膜およびゲート電極を絶縁膜で覆う工程と、
前記ドレイン電極上の前記絶縁膜およびゲート絶縁膜に開口を形成する工程と、
前記開口における前記基板の露出面のうち前記ゲート電極側の半分を覆うレジストを形成する工程と、
前記レジストの上から前記導電性不純物と同種の不純物を導入する第２のイオン注入工程と、
前記レジストを除去した後、前記導電性不純物と同種の不純物を拡散したポリシリコン層を前記開口に埋め込んで前記コンタクトプラグを形成する工程と、
前記ポリシリコン層から前記ドレイン電極に不純物の固相拡散を行い、かつ前記第１のイオン注入工程および第２のイオン注入工程で導入された不純物の活性化を行うための熱処理工程と、
を有する半導体装置の製造方法。
【請求項４】
前記第２のイオン注入工程で導入した不純物の濃度、前記コンタクトプラグの不純物の濃度、前記第１のイオン注入工程で導入した不純物の濃度の順にその値が小さくなる請求項３記載の半導体装置の製造方法。
【請求項５】
トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置の製造方法であって、
基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクにして導電性不純物を前記基板に導入するイオン注入工程と、
前記ゲート絶縁膜およびゲート電極を絶縁膜で覆う工程と、
前記ドレイン電極上の前記絶縁膜およびゲート絶縁膜に開口を形成する工程と、
前記開口の側壁に前記導電性不純物と同種の不純物を拡散した第１のポリシリコン膜を形成する工程と、
第１のポリシリコン膜よりも前記不純物の濃度の高い第２のポリシリコン膜を前記第１のポリシリコン膜で囲まれた開口に埋め込んで前記コンタクトプラグを形成する工程と、
前記第１のポリシリコン膜および第２のポリシリコン膜から前記ドレイン電極に不純物の固相拡散を行い、かつ前記イオン注入工程で導入された不純物の活性化を行うための熱処理工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化の進歩が著しく、最も高集積化の進んでいる半導体装置の１つにＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭのメモリセルは、電荷を貯えるためのキャパシタとキャパシタに電荷が貯えられているか否かを調べるためのメモリセルトランジスタとを有する構成である（例えば、特許文献１）。そして、キャパシタに電荷を供給する時間間隔のリフレッシュ周期を示すセルフリフレッシュ特性はＤＲＡＭにとって重要な要素である。リフレッシュ周期が短いほどＤＲＡＭの消費電力が大きくなってしまうため、リフレッシュ周期は長い方がよい。
【０００３】
従来のＤＲＡＭのメモリセルトランジスタの構成について説明する。以下では、メモリセルトランジスタを、単にセルトランジスタと称する。
【０００４】
図４は従来のＤＲＡＭのセルトランジスタの一構成例を示す断面図である。
【０００５】
図４に示すように、セルトランジスタは、半導体基板１の表面近傍に形成されたソース電極およびドレイン電極と、半導体基板１上にゲート酸化膜６を介して形成されたゲート電極７とを有する。ゲート電極７は、不純物拡散されたポリシリコン層（以下では、単にポリシリコン層と称する）７ａ、および高融点金属シリサイド層（以下では、単にシリサイド層と称する）７ｂが順に形成された構成である。ゲート電極７の上面はマスク絶縁膜８で覆われている。ポリシリコン層７ａにはＮ型導電性不純物のリンが拡散されている。ゲート電極７の側壁にはサイドウォール絶縁膜１０が設けられている。ゲート電極７とサイドウォール絶縁膜１０との間には側面酸化膜９が形成されている。なお、セルトランジスタには通常Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられるため、半導体基板にＰ型基板を用いている。また、セルトランジスタの活性領域は、Ｐ型基板に形成されているが、半導体基板にＰ型導電性不純物が拡散されたＰ型ウェル層に形成されていてもよい。
【０００６】
ここではセルトランジスタがＮ型ＭＯＳトランジスタであるため、ソース電極およびドレイン電極はＮ型導電性の不純物が拡散された構成である。以下では、これら２つの電極におけるＮ型導電性の不純物が拡散された領域を単に「不純物拡散層」と称する。ソース電極およびドレイン電極は、サイドウォール絶縁膜１０の下方に設けられた第１の不純物拡散層３と、第１の不純物拡散層３よりも不純物濃度の高い第２の不純物拡散層２０とを有する。このようにして、ゲート電極７の端部から離れる方向にかけて不純物濃度が高くなるような濃度勾配がつけられている。このような濃度勾配のあるドレイン電極は、ＬＤＤ（Lightly Doped Drain）構造と呼ばれ、短チャネル効果を低減する。
【０００７】
セルトランジスタはＢＰＳＧ（Boro-Phospho Silicate Glass）膜１２で覆われ、ＢＰＳＧ膜１２の上にシリコン酸化膜２２が形成されている。ＢＰＳＧ膜１２中には、図に示さない配線およびキャパシタをセルトランジスタに接続するためのコンタクトプラグ１１ａ、１１ｂが設けられている。コンタクトプラグ１１ａ、１１ｂはＮ型導電性不純物が拡散されたポリシリコン層（以下では、不純物拡散ポリシリコン層と称する）で形成されている。ソース電極はコンタクトプラグ１１ａを介してビット線（不図示）と接続されている。また、ドレイン電極はコンタクトプラグ１１ｂを介して図に示さないキャパシタの蓄積電極（ストレージノード）と接続されている。なお、コンタクトプラグ１１ａ、１１ｂよりも上層の構成に関しては従来と同様なため、図に示すことおよびその詳細な説明を省略する。
【０００８】
図４に示したトランジスタのＰ型導電性の活性領域とＮ型導電性のドレイン電極との接合部でＰ／Ｎ接合が形成されている。このトランジスタがオフ状態で、かつキャパシタのストレージノードに電荷が貯えられていると、Ｐ／Ｎ接合にＰ／Ｎダイオードの逆方向バイアスがかかった状態になり、ドレイン電極のゲート電極端部にかけてのＰ／Ｎ接合に電界が発生する。以下では、この電界をドレイン−ゲート端Ｐ／Ｎ接合電界と称する。
【０００９】
このドレイン−ゲート端Ｐ／Ｎ接合電界の強さを緩和することで、ストレージノードからコンタクトプラグ１１ｂとＰ／Ｎ接合による空乏層を介して活性領域に流れるトンネルリーク電流を低減でき、リフレッシュ周期がより長くなり、セルフリフレッシュ特性を向上させることができる。このドレイン−ゲート端Ｐ／Ｎ接合電界の強さを緩和するためには、ドレイン電極の不純物濃度は低い方がよい。
【００１０】
ドレイン電極に接続されるコンタクトプラグ１１ｂは不純物拡散ポリシリコン層で形成されているため、不純物拡散ポリシリコン層形成後の熱処理によりコンタクトプラグ１１ｂから半導体基板１にＮ型導電性不純物が固相拡散する。そして、この固相拡散によるＮ型導電性不純物がドレイン電極に導入されることで、ドレイン電極の不純物濃度が高くなり、ドレイン−ゲート端Ｐ／Ｎ接合電界が強くなってしまう。これを防ぐために、不純物拡散ポリシリコン層の不純物濃度や熱処理を制御することで、コンタクトプラグ１１ｂからの固相拡散による不純物の拡散を抑制している。これにより、ドレイン電極の不純物濃度が所定の濃度よりも高くなるのを防ぎ、ドレイン−ゲート端Ｐ／Ｎ接合電界の強さがある一定の値よりも大きくならないようにしている。
【特許文献１】特開２０００−２８６３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
デバイスの微細化に伴いコンタクトプラグ１１ｂの直径が縮小する方向にある。そのためコンタクトプラグ１１ｂの底部と半導体基板１との接触面積がより小さくなり、コンタクトプラグ１１ｂとドレイン電極との接触抵抗であるコンタクト抵抗は増大してしまう。このコンタクト抵抗の増大を防ぐために、コンタクトプラグ１１ｂを形成するための不純物拡散ポリシリコン層の不純物濃度を高くする必要がある。
【００１２】
しかし、コンタクトプラグの不純物濃度を高くすると、その固相拡散によりドレイン電極の不純物濃度が高くなり、ドレイン−ゲート端Ｐ／Ｎ接合電界の強さの変化が急峻になってしまう。その結果、トンネルリーク電流が大きくなり、リフレッシュ周期が短くなる。さらに、セルフリフレッシュ特性が低下するという問題が発生する。また、ＤＲＡＭに限らず、他のメモリ素子やロジックデバイスにおいても、上記コンタクト抵抗の増大は重要な問題である。
【００１３】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、コンタクトプラグとのコンタクト抵抗を低減したトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の半導体装置は、トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置であって、
前記ドレイン電極は、
前記トランジスタのゲート電極側に設けられ、導電性不純物が拡散された第１の不純物拡散層と、
前記第１の不純物拡散層よりも前記ゲート電極から離れて配置され、前記コンタクトプラグと接触し、該第１の不純物拡散層よりも濃度の高い第２の不純物拡散層と、
前記第２の不純物拡散層よりも前記ゲート電極から離れて配置され、前記コンタクトプラグと接触し、該第２の不純物拡散層よりも濃度の高い第３の不純物拡散層とを有する構成である。
【００１５】
本発明では、第１の不純物拡散層および第２の不純物拡散層よりも高濃度の第３の不純物拡散層をドレイン電極に設けているため、ドレイン電極とコンタクトプラグとの接触抵抗であるコンタクト抵抗が小さくなる。また、ドレイン電極に高濃度の第３の不純物拡散層を形成しても、第３の不純物拡散層を第２の不純物拡散層よりもゲート電極から離れたところに配置しているため、ドレイン−ゲート端Ｐ／Ｎ接合の電界の増大が抑制される。
【００１６】
一方、上記目的を達成するための本発明の半導体装置の製造方法は、トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置の製造方法であって、
基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクにして導電性不純物を前記基板に導入する第１のイオン注入工程と、
前記ゲート絶縁膜およびゲート電極を絶縁膜で覆う工程と、
前記ドレイン電極上の前記絶縁膜およびゲート絶縁膜に開口を形成する工程と、
前記開口における前記基板の露出面のうち前記ゲート電極側の半分を覆うレジストを形成する工程と、
前記レジストの上から前記導電性不純物と同種の不純物を導入する第２のイオン注入工程と、
前記レジストを除去した後、前記導電性不純物と同種の不純物を拡散したポリシリコン層を前記開口に埋め込んで前記コンタクトプラグを形成する工程と、
前記ポリシリコン層から前記ドレイン電極に不純物の固相拡散を行い、かつ前記第１のイオン注入工程および第２のイオン注入工程で導入された不純物の活性化を行うための熱処理工程と、
を有するものである。
【００１７】
また、本発明の半導体装置の製造方法は、トランジスタと該トランジスタのドレイン電極に接続するためのコンタクトプラグとを有する半導体装置の製造方法であって、
基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極をマスクにして導電性不純物を前記基板に導入するイオン注入工程と、
前記ゲート絶縁膜およびゲート電極を絶縁膜で覆う工程と、
前記ドレイン電極上の前記絶縁膜およびゲート絶縁膜に開口を形成する工程と、
前記開口の側壁に前記導電性不純物と同種の不純物を拡散した第１のポリシリコン膜を形成する工程と、
第１のポリシリコン膜よりも前記不純物の濃度の高い第２のポリシリコン膜を前記第１のポリシリコン膜で囲まれた開口に埋め込んで前記コンタクトプラグを形成する工程と、
前記第１のポリシリコン膜および第２のポリシリコン膜から前記ドレイン電極に不純物の固相拡散を行い、かつ前記イオン注入工程で導入された不純物の活性化を行うための熱処理工程と、
を有するものである。
【発明の効果】
【００１８】
本発明では、高濃度の第３の不純物拡散層をドレイン電極に設けてコンタクト抵抗を小さくする対策をとっているため、ドレイン−ゲート端Ｐ／Ｎ接合の電界に関与する第２の不純物拡散層の濃度を低くすることができる。第２の不純物拡散層の濃度を低くすれば、ドレイン−ゲート端のＰ／Ｎ接合電界を緩和することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置は、コンタクトプラグに接続される、トランジスタのドレイン電極の一部に従来よりも高濃度の不純物拡散層を設けるものである。以下では、半導体装置がＤＲＡＭの場合で説明する。また、本発明に関連するトランジスタおよびコンタクトプラグについて詳細に説明し、ビット線およびキャパシタを含む他の構成については従来と同様なためその詳細な説明を省略する。
【実施例１】
【００２０】
本実施例のＤＲＡＭメモリセルの構成について説明する。
【００２１】
図１は本実施例のＤＲＡＭメモリセルの一構成例を示す断面模式図である。なお、図４に示した従来の構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００２２】
図１に示すように、ＤＲＡＭメモリセルは、ゲート電極７、ソース電極およびドレイン電極を備えたトランジスタと、ソース電極をビット線（不図示）に接続するためのコンタクトプラグ１１ａと、ドレイン電極をストレージノード（不図示）に接続するためのコンタクトプラグ１１ｂとを有する。
【００２３】
ドレイン電極は、サイドウォール絶縁膜１０の下方に設けられた第１の不純物拡散層３と、第１の不純物拡散層３よりも不純物濃度の高い第２の不純物拡散層４と、第２の不純物拡散層４よりもゲート電極７から離れた第３の不純物拡散層５とを有する。第３の不純物拡散層５の不純物濃度は、第２の不純物拡散層４よりも高い。また、上記３つの拡散層の半導体基板１表面からの接合深さを比較すると、第１の不純物拡散層３が最も浅く、第３の不純物拡散層５が最も深い。なお、本実施例では、これら３つの拡散層について接合深さの平均を３０ｎｍとした。
【００２４】
コンタクトプラグ１１ｂはドレイン電極の第２の不純物拡散層４および第３の不純物拡散層５と接している。第３の不純物拡散層５は、コンタクトプラグ１１ｂが半導体基板１と接触する面となる接触面のうちゲート電極７から遠い方の端部からＬ13の長さの位置まで形成されている。また、第２の不純物拡散層４は、上記接触面のゲート電極７に近い方の端部からＬ14の長さの位置まで形成されている。ここでは、Ｌ13≒Ｌ14としている。そして、この接触面の直径はＬ13とＬ14との和の値となる。第２の不純物拡散層４と第３の不純物拡散層５はそれぞれ同等の面積でコンタクトプラグ１１ｂと接触している。第３の不純物拡散層５のコンタクトプラグ１１ｂと接触する面積が接触面全体の半分よりも大きくなると、コンタクト抵抗が小さくなるが、ドレイン−ゲート端Ｐ／Ｎ接合の電界の傾斜が大きくなってしまう。反対に、第２の不純物拡散層４がコンタクトプラグ１１ｂと接触する面積が接触面全体の半分よりも大きくなると、コンタクト抵抗の低減効果が小さくなってしまう。
【００２５】
ソース電極は、サイドウォール絶縁膜１０の下方に設けられた第１の不純物拡散層３と、第１の不純物拡散層３よりも不純物濃度の高い第２の不純物拡散層４とを有する。ビット線（不図示）と接続されるコンタクトプラグ１１ａはソース電極の第２の不純物拡散層４と接している。
【００２６】
本実施例では、第３の不純物拡散層５の不純物濃度を第２の不純物拡散層４よりも高くしているため、コンタクトプラグ１１ｂとドレイン電極との接続部におけるコンタクト抵抗が従来よりも小さくなる。また、高濃度の第３の不純物拡散層５を第２の不純物拡散層４よりもゲート電極７から離れたところに設けているため、ドレイン−ゲート端Ｐ／Ｎ接合の電界の増大が抑制される。
【００２７】
さらに、第３の不純物拡散層５の濃度を高くしてコンタクト抵抗を小さく抑えているため、第２の不純物拡散層４の濃度を従来よりも低くすることができる。その結果、ドレイン−ゲート端Ｐ／Ｎ接合の電界の強さを従来よりも緩和できる。
【００２８】
次に、図１に示したＤＲＡＭメモリセルの製造方法について説明する。
【００２９】
図２ａから図２ｅは図１に示したＤＲＡＭメモリセルの製造方法を示す断面模式図である。なお、コンタクトプラグ１１ａ、１１ｂよりも上層の構成に関しては従来と同様なため、その詳細な説明を省略する。
【００３０】
半導体基板１の表面付近にトランジスタ間を電気的に絶縁するための素子分離絶縁膜２を形成する。そして、半導体基板１上にゲート酸化膜６と、膜厚１５０ｎｍのポリシリコン層７ａと、膜厚１００ｎｍのシリサイド層７ｂと、膜厚２００ｎｍのマスク絶縁膜８を順に形成する。続いて、リソグラフィ工程でゲート電極部位を覆うレジストパターンを形成する。その後、ドライエッチングを行ってゲート電極７を形成し、レジストを除去する（図２ａ）。図２ａに示すように、マスク絶縁膜８がゲート電極７上にゲート電極７と同様なパターン形状で残る。
【００３１】
ゲート電極７形成後、１０００℃の高温熱処理を行うことによって、ゲート電極７の側壁に膜厚１０ｎｍの側面酸化膜９を形成する。その後、イオン注入法でＮ型導電性不純物をゲート酸化膜６を介して半導体基板１に導入する。このときの注入ドーズ量を１Ｅ１３〜５Ｅ１３atoms/cm2とする。半導体基板１に導入された不純物はその後の熱処理で活性化し、図２ｂに示すように、第１の不純物拡散層３が形成される。第１の不純物拡散層３は半導体基板１の表面から所定の深さまで不純物が拡散されている。
【００３２】
イオン注入の後、絶縁膜を形成する。続いて、絶縁膜に異方性のドライエッチング処理を行うことで、図２ｃに示すように、ゲート電極７およびマスク絶縁膜８の側面にサイドウォール絶縁膜１０を形成する。
【００３３】
その後、層間絶縁膜としてＢＰＳＧ膜１２を形成し、リソグラフィ工程とエッチング工程によりＢＰＳＧ膜１２およびゲート酸化膜６のコンタクトプラグを設ける位置に開口を形成する。この開口は半導体基板１の表面にまで達している。続いて、リソグラフィ工程で、図２ｄに示すように、ドレイン電極上開口のうち半分の面積を覆うレジスト１５を形成する。図２ｄに示すＬ13の寸法はドレイン電極の露出面の円の半径にほぼ等しい。このレジストはソース電極側の開口を全て覆っている。そして、レジスト１５の上からＮ型導電性不純物をイオン注入法にて半導体基板１に導入する。このときの注入ドーズ量を３Ｅ１４〜１Ｅ１５atoms/cm2とする。さらに、半導体基板１に導入された不純物はその後の熱処理で活性化し、図２ｄに示すように、第３の不純物拡散層５がドレイン電極に形成される。
【００３４】
続いて、ソース電極およびドレイン電極上に設けられた開口に不純物拡散ポリシリコン層を埋め込んでコンタクトプラグ１１ａ、１１ｂを形成する。その後の工程で熱処理を行うことで、固相拡散によりコンタクトプラグ１１ａ、１１ｂから不純物を半導体基板１に拡散させ、ソース電極およびドレイン電極に第２の不純物拡散層４を形成する（図２ｅ）。なお、第２の不純物拡散層４の濃度が８Ｅ１９〜２Ｅ２０atoms/cm3になるようにコンタクトプラグ１１ａ、１１ｂの不純物濃度を予め設定する。
【００３５】
本実施例の半導体装置の製造方法は、図２ｄで示したレジスト形成工程とイオン注入工程を追加するだけでコンタクト抵抗を下げられるので、コンタクトプラグの材料をより低抵抗な金属に変更したり、コンタクト開口面積を大きくするためのパターンの変更をしたりしなくて済む。そのため、大幅な設計変更を必要としない。
【実施例２】
【００３６】
本実施例の半導体装置の製造方法は、コンタクトプラグからの固相拡散でドレイン電極の第２の拡散層および第３の拡散層を形成するものである。本実施例のＤＲＡＭメモリセルについて説明する。
【００３７】
図３は本実施例のＤＲＡＭメモリセルの一構成例を示す断面模式図である。なお、図１に示した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。
【００３８】
図３に示すように、本実施例のメモリセルにおけるコンタクトプラグは、ポリシリコン膜にＮ型導電性不純物が拡散された高濃度ポリシリコン層１３および低濃度ポリシリコン層１４を有する構成である。高濃度ポリシリコン層１３はコンタクトプラグの側壁側に設けられている。低濃度ポリシリコン層１４は、半導体基板１表面に対してコンタクトプラグの垂直中心軸を中心にした円柱状に設けられ、その外側が高濃度ポリシリコン層１４に囲まれている。高濃度ポリシリコン層１３の不純物濃度は３Ｅ２０〜４Ｅ２０atoms/cm3の範囲であり、低濃度ポリシリコン層１４の不純物濃度は５Ｅ１９〜１Ｅ２０atoms/cm3の範囲である。
【００３９】
ソース電極およびドレイン電極には、上記コンタクトプラグからの固相拡散による第２の不純物拡散層３４と第３の不純物拡散層３５が形成されている。ドレイン電極の高濃度ポリシリコン層１３との接触面積は低濃度ポリシリコン層１４と同等であり、ソース電極についても同様である。
【００４０】
ドレイン電極に注目すると、ゲート電極７に近い方に第２の不純物拡散層３４が形成され、第２の不純物拡散層３よりもゲート電極７から離れたところに第３の不純物拡散層３５が形成されている。この構造により、実施例１と同様に、ドレイン電極とコンタクトプラグとのコンタクト抵抗が小さくなる。また、第２の不純物拡散層３４の濃度を従来よりも低くすれば、ドレイン−ゲート端のＰ／Ｎ接合電界を緩和することができる。
【００４１】
次に、図３に示したＤＲＡＭメモリセルの製造方法について簡単に説明する。なお、実施例１と同様な工程についてはその詳細な説明を省略する。また、コンタクトプラグよりも上層の構成に関しては従来と同様なため、その詳細な説明を省略する。
【００４２】
図２ｃの工程まで行ってサイドウォール絶縁膜１０を形成した後、ＢＰＳＧ膜１２を形成する。続いて、フォトリソ工程およびエッチング工程によりＢＰＳＧ膜１２およびゲート酸化膜６のコンタクトプラグを設ける位置に開口を形成する。
【００４３】
続いて、不純物拡散ポリシリコン層を形成する。この不純物拡散ポリシリコン層の不純物濃度を３Ｅ２０〜４Ｅ２０atoms/cm3にする。そして、その上から異方性のエッチングを行って、開口側壁に不純物拡散ポリシリコン層を残して低濃度ポリシリコン層１４を形成する。
【００４４】
さらに、不純物濃度５Ｅ１９〜１Ｅ２０atoms/cm3での不純物拡散ポリシリコン層を開口に埋め込む。そして、ＢＰＳＧ膜１２上に形成された余分な不純物拡散ポリシリコン層を全面エッチングで除去して、開口内部に高濃度ポリシリコン層１３を形成する。その後、熱処理を行って高濃度ポリシリコン層１３および低濃度ポリシリコン層１４から半導体基板１に不純物を固相拡散させる。このようにして、ソース電極およびドレイン電極に第３の不純物拡散層３５と第２の不純物拡散層３４を形成する。
【００４５】
実施例１では、開口の半分を覆うレジストを形成する際、合わせずれが生じたとき、レジスト形成の再処理を行う必要があるが、本実施例の半導体装置の製造方法では、実施例１と同様にコンタクト抵抗を下げることができるだけでなく、開口の半分を覆うレジストの形成工程がないため、その合わせずれを考慮しなくてもよい。
【００４６】
上述したように、本発明の半導体装置は、ドレイン電極がコンタクトプラグと接触する面の一部に高濃度の不純物拡散層を形成しているため、コンタクト抵抗を下げることができる。また、コンタクト抵抗を下げる対策を行っているため、ドレイン−ゲート端Ｐ／Ｎ接合の電界に関与する高濃度の不純物拡散層の濃度を従来よりも小さくすれば、ドレイン−ゲート端Ｐ／Ｎ接合の電界を緩和し、トンネルリーク電流を低減できる。本発明をＤＲＡＭのセルトランジスタに適用すれば、ストレージノードから半導体基板に流れるトンネルリーク電流が低減し、ＤＲＡＭのセルフリフレッシュ特性を改善することができる。
【００４７】
なお、スタック構造およびシリンダー構造を有する汎用ＤＲＡＭに用いる半導体装置に本発明を適用することが可能である。また、本発明のようにＤＲＡＭのセルフリフレッシュ特性が改善できれば情報保持特性が向上するため、今後、携帯端末や高温状況下で使用される装置に搭載するＤＲＡＭを用いる半導体装置に本発明を適用することも可能となる。
【００４８】
また、実施例ではＤＲＡＭの場合で説明したが、トランジスタとコンタクトプラグとを有する半導体装置であれば、ＤＲＡＭに限らず、他のメモリ素子やロジックデバイスなどの種々の半導体装置に本発明を適用することが可能である。
【図面の簡単な説明】
【００４９】
【図１】実施例１の半導体装置の一構成例を示す断面模式図である。
【図２ａ】実施例１の半導体装置の製造方法を示す断面模式図である。
【図２ｂ】実施例１の半導体装置の製造方法を示す断面模式図である。
【図２ｃ】実施例１の半導体装置の製造方法を示す断面模式図である。
【図２ｄ】実施例１の半導体装置の製造方法を示す断面模式図である。
【図２ｅ】実施例１の半導体装置の製造方法を示す断面模式図である。
【図３】実施例２の半導体装置の一構成例を示す断面模式図である。
【図４】従来の半導体装置の一構成例を示す断面模式図である。
【符号の説明】
【００５０】
１    半導体基板
２    素子分離絶縁膜
３    第１の不純物拡散層
４、２０、３４    第２の不純物拡散層
５、３５    第３の不純物拡散層
６    ゲート酸化膜
７    ゲート電極
７ａ    ポリシリコン層
７ｂ    シリサイド層
８    マスク絶縁膜
９    側面酸化膜
１０    サイドウォール絶縁膜
１１ａ、１１ｂ    コンタクトプラグ
１２    ＢＰＳＧ膜
１３    高濃度ポリシリコン層
１４    低濃度ポリシリコン層
１５    レジスト
２２    シリコン酸化膜
【図１】
2006216675.tif 000003
【図２ａ】
2006216675.tif 000004
【図２ｂ】
2006216675.tif 000005
【図２ｃ】
2006216675.tif 000006
【図２ｄ】
2006216675.tif 000007
【図２ｅ】
2006216675.tif 000008
【図３】
2006216675.tif 000009
【図４】
2006216675.tif 000010