(57)【要約】【課題】  隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】  シリコン半導体基板１上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極９，１０の端部がゲート絶縁膜８を介して金属層の端面に重なるように配置された埋め込み金属層７と、各ゲート電極の他端部側に形成されたＬＤＤ領域１６，１７とを備える。【選択図】      図１０
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された隣り合うトランジスタのゲート電極と、
前記トランジスタ間に金属層を埋め込んでなり、前記各ゲート電極の端部がゲート絶縁膜を介して前記金属層の端面に重なるように配置された埋め込み金属層と、
前記各ゲート電極の他端部側に形成された拡散領域と
を備えた半導体装置。
【請求項２】
埋め込み金属層は、トランジスタ間を分離する素子分離溝に埋め込まれた絶縁膜層の上層に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
トランジスタの一方のゲート電極は、ルテニウム層からなり、他方のゲート電極は、ルテニウム・タンタル合金層からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板内を隣り合うトランジスタにそれぞれ対応する２つの素子領域に分離する素子分離領域を形成するステップと、
前記素子分離領域に素子分離領域用溝を形成し、当該溝に金属膜を堆積させて埋め込み金属層を形成するステップと、
前記埋め込み金属層の端面が露出するまで基板全面を平坦化処理した後、ゲート絶縁膜を基板全面に成膜するステップと、
写真製版技術により前記隣り合うトランジスタの各ゲート電極をその端部が前記ゲート絶縁膜を介して前記埋め込み金属層の端面に重なるように形成するステップと、
前記各ゲート電極の他端部側に不純物を選択的に注入して拡散領域をそれぞれ形成するステップと
を備えた半導体装置の製造方法。
【請求項５】
素子分離領域用溝に絶縁膜を堆積させて絶縁膜層を形成した後、その上層部を除去して金属膜を堆積させて埋め込み金属層を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、隣接するＭＩＳ（Metal Insulator Semiconductor)トランジスタ間を接続した構成を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の隣接するＭＩＳトランジスタ間を接続した構成を有する半導体装置としては、例えば特許文献１に開示されるものがある。この半導体装置は、シリコン基板上に形成したトランジスタのゲート電極の両側で基板の表面よりも上方に位置するトランジスタの活性領域と、この活性領域と他の活性領域とを接続するシリサイド層からなるインターコネクトとを備える。以下に、その製造工程を簡単に説明する。
【０００３】
先ず、シリコン基板上にトランジスタのゲート電極を形成し、この全面にアモルファスシリコン膜を堆積する。次に、アモルファスシリコン膜を選択的に固相エピタキシャル成長させて単結晶シリコン膜を形成し、インターコネクト形成部上のみにレジストを形成する。この後、インターコネクト形成部以外のアモルファスシリコン膜を除去し、インターコネクト形成部のアモルファスシリコン膜と単結晶シリコン膜の領域にシリサイド膜からなるインターコネクトを形成する。
【０００４】
【特許文献１】特開２０００−１１４２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置では、ゲート電極間の素子分離領域の直上に基板面に平行に単結晶シリコン膜／アモルファスシリコン膜／単結晶シリコン膜の３種類の膜を配置する必要がある。このため、これらの膜を配置するための必要最小限度の実効的距離がなければならず、隣接するゲート電極間距離を縮小させることによる微細化が制限されるという課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたもので、隣接するＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタの活性領域の一方を共通する金属層をシリコン基板内に埋め込み形成することで、隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができる半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置では、半導体基板上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極の端部がゲート絶縁膜を介して金属層の端面に重なるように配置された埋め込み金属層と、各ゲート電極の他端部側に形成された拡散領域とを備えるものである。
【発明の効果】
【０００８】
この発明によれば、半導体基板上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極の端部がゲート絶縁膜を介して金属層の端面に重なるように配置された埋め込み金属層と、各ゲート電極の他端部側に形成された拡散領域とを備えるので、隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
この実施の形態１では、隣接するＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタのソース領域を共通する金属層をＳＴＩ（Shallow Trench Isolation）から形成した溝に埋め込んで構成した半導体装置である。
【００１０】
図１から図１０までは、この発明の実施の形態１による半導体装置の製造方法の各工程における構成を示す図であり、図１に示す製造工程から図１０に示す製造工程のへ進むものとする。なお、各工程とも隣接したトランジスタの内部がわかるようにトランジスタが並ぶ方向に切った断面図で表している。
【００１１】
図１に示す工程では、シリコン半導体基板（半導体基板）１の表面に対してシリコン酸化膜２及びシリコン窒化膜３の順で成膜する。これらシリコン窒化膜３及びシリコン酸化膜２からなる積層膜に対して、露光プロセスにより素子分離用溝の位置を決定するレジストマスクに所望のパターンを形成する。
【００１２】
次に、パターン形成したレジストマスクに従い、シリコン窒化膜３及びシリコン酸化膜２からなる積層膜を形成したＰ型シリコン半導体基板１を反応性ドライエッチングによりエッチングして深さ２００〜３００ｎｍの素子分離用溝を形成する。続いて、ＣＶＤ法を用いてシリコン酸化膜などを堆積して素子分離用溝に埋め込む。ここで、埋め込まれたシリコン酸化膜を埋め込み用絶縁膜４とする。
【００１３】
図２に示す工程では、ＣＭＰ（Chemical Mechanical Polishing)により埋め込み用絶縁膜４の全面平坦化を行い、素子分離用溝を除く部分でシリコン酸化膜２が露出するまで研磨する。ここで、素子分離用溝を除く部分で露出しているシリコン酸化膜２を１６０℃程度の燐酸で処理して除去する。
【００１４】
これにより、ＳＴＩ（Shallow Trench Isolation）が形成される。この後、露光プロセスにより各ウエル領域を形成すべき位置を決定する所望のパターンをレジストマスクに形成し、当該レジストマスクでマスクされた部分を除くイオン注入により基板１内にＰ型ウエル領域（素子領域）５とＮ型ウエル領域（素子領域）６を形成する。
【００１５】
図３に示す工程では、ＳＴＩをウェットエッチングにより全面の酸化膜をエッチングして埋め込み用絶縁膜４を完全に除去し、金属層を埋め込むための溝を形成する。
【００１６】
図４に示す工程では、ＣＶＤ法などによりＴｉＮ、Ｗなどの金属膜を堆積して、図３の工程で形成した溝に埋め込む。この後、ＣＭＰにより溝に埋め込んだ金属膜の全面平坦化を実行し、当該金属膜を埋め込んだ溝を除く部分でシリコン半導体基板１が露出するまで研磨を実行する。このようにして、埋め込み金属層７を形成する。
【００１７】
図５に示す工程では、前処理としてシリコン半導体基板１の表面を犠牲酸化した後に、ウェットエッチング処理により正常な表面層を露出させる。そして、シリコン半導体基板１全面に熱酸化法またはＬＰ−ＣＶＤ法によりゲート酸化膜（ゲート絶縁膜）８を形成する。さらに、ＣＶＤ法により全面にＲｕ膜９、Ｔａ膜１０の順で堆積させてＴａ／Ｒｕ積層膜を形成する。
【００１８】
図６に示す工程では、図６に示すように、露光プロセスによりレジストマスク１１の端部が埋め込み金属層７の直上に位置するようにパターンを形成する。このようにしてパターン形成したレジストマスク１１に従い、反応性ドライエッチングによりＴａ膜１０をＲｕ膜９が露出するまでエッチングする。これにより、Ｒｕ膜９上にＴａ膜１０からなるマスクが形成される。
【００１９】
図７に示す工程では、図６に示す処理後の基板に対して熱処理を施してＴａとＲｕの合金化反応によるＴａＲｕ合金膜１２を形成する。この後、ＣＭＰ及びディジタルエッチングにより全面平坦化を実行し、ＴａＲｕ合金膜１２とＲｕ膜９との境界部分の凹凸領域を除去する。なお、ディジタルエッチングとは、Ｒｕ膜９とＴａＲｕ合金膜１２の各露出領域を交互にドライエッチングする方式をいう。
【００２０】
図８に示す工程では、図７の処理を施した基板上のＴａＲｕ合金膜１２とＲｕ膜９の全面に対して、ＬＰ−ＣＶＤ法でシリコン酸化膜１３を堆積する。この後、シリコン酸化膜１３上に有機反射防止膜１４を塗布し、さらに全面にレジストを塗布した後、露光プロセスにより各ゲート電極の位置を決める所望のパターンを有するレジストマスク１５を形成する。このとき、図８に示すように、各ゲート電極の端部がゲート酸化膜８を介して埋め込み金属層７の端面に重なるように各ゲート電極の位置を決定するマスク１５の間隔を狭めておく。
【００２１】
図９に示す工程では、図８の工程でパターン形成したレジストマスク１５に従い、反応性ドライエッチングによりシリコン酸化膜１３をエッチングし、続いてＴａＲｕ合金膜１２とＲｕ膜９をゲート酸化膜８が露出するまで除去する。この後、埋め込み金属層７の直上のＴａＲｕ合金膜１２とＲｕ膜９との境界部分の積層膜、つまり各ゲート電極間の積層膜を埋め込み金属層７が露出するまで除去して、ＴａＲｕ合金膜１２とＲｕ膜９からなる２種類のメタルゲート電極を形成する。
【００２２】
続いて、ＴａＲｕ合金膜１２からなるゲート電極とＲｕ膜９からなるゲート電極をマスクにしてイオン注入することにより、低濃度の不純物分布を有したＬＤＤ（Lightly Doped Drain）領域（拡散領域）１６，１７をシリコン半導体基板１の表面領域に形成する。さらに、全面にＬＰ−ＣＶＤ法でシリコン窒化膜１８を形成し、反応性ドライエッチングによりエッチバックしてＴａＲｕ合金膜１２からなるゲート電極とＲｕ膜９からなるゲート電極上及びその側面にシリコン窒化膜１８の側壁を形成する。
【００２３】
図１０に示す工程では、図９でゲート電極を形成した基板に対して、ＬＰ−ＣＶＤ法でシリコン酸化膜１９を全面に堆積した後、ＣＭＰによりシリコン酸化膜１９を平坦化処理する。次に、全面にレジストを塗布した後の露光プロセスによって、Ｒｕ膜９からなるゲート電極を有するトランジスタのドレイン領域と、ＴａＲｕ合金膜１２からなるゲート電極を有するトランジスタのドレイン領域と、両ゲート電極の間に位置する埋め込み金属層７の直上とにおいて、各々開口を有する所望のパターンをレジストに形成する。
【００２４】
このようにしてパターン形成したレジストマスクに従い、反応性ドライエッチングにより開口部を形成する。さらに、ＬＰ−ＣＶＤ法により全面にＴｉＮ膜、Ｗ膜の順に堆積して各開口部にＴｉＮ／Ｗ膜からなる金属層を埋め込む。この後、ＣＭＰによりシリコン酸化膜１９が露出するまでＴｉＮ膜とＷ膜を研磨することにより、各々の開口部にＴｉＮ／Ｗ膜からなる金属プラグ２０を形成する。
【００２５】
以上のように、この実施の形態１によれば、シリコン半導体基板１上に形成された隣り合うトランジスタのゲート電極と、トランジスタ間に金属層を埋め込んでなり、各ゲート電極の端部がゲート絶縁膜８を介して金属層の端面に重なるように配置された埋め込み金属層７と、各ゲート電極の他端部側に形成されたＬＤＤ領域１６，１７とを備えるので、シリコン半導体基板１内にＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタのソース領域に対応する埋め込み金属層７を形成したことから、従来の構成と比較して隣接するゲート電極を狭ピッチで配置できる上、埋め込みによりシリコン基板面上での微細化を向上させることができる。これにより、本実施の形態１による半導体装置を搭載するチップの有効面積を縮小できる。
【００２６】
実施の形態２．
この実施の形態２は、上記実施の形態１と異なり、隣接するＮ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタのソース領域を共通する金属層の下層に絶縁膜層を有する半導体装置である。
【００２７】
図１１から図２０までは、この発明の実施の形態２による半導体装置の製造方法の各工程における構成を示す図であり、各工程とも隣接したトランジスタの内部がわかるようにトランジスタが並ぶ方向に切った断面図で表し、図１１に示す製造工程から図２０に示す製造工程のへ進むものとする。
【００２８】
図１１に示す工程では、シリコン半導体基板（半導体基板）１の表面に対してシリコン酸化膜２及びシリコン窒化膜３の順で成膜する。これらシリコン窒化膜３及びシリコン酸化膜２からなる積層膜に対して、露光プロセスにより素子分離用溝の位置を決定するレジストマスクに所望のパターンを形成する。
【００２９】
次に、パターン形成したレジストマスクに従い、シリコン窒化膜３及びシリコン酸化膜２からなる積層膜を形成したＰ型シリコン半導体基板１を反応性ドライエッチングによりエッチングして深さ４００〜５００ｎｍの素子分離用溝を形成する。続いて、ＣＶＤ法を用いてシリコン酸化膜などを堆積して素子分離用溝に埋め込む。ここで、埋め込まれたシリコン酸化膜を埋め込み用絶縁膜４とする。
【００３０】
図１２に示す工程では、ＣＭＰ（Chemical Mechanical Polishing)により埋め込み用絶縁膜４の全面平坦化を行い、素子分離用溝を除く部分でシリコン酸化膜２が露出するまで研磨する。ここで、素子分離用溝を除く部分で露出しているシリコン酸化膜２を１６０℃程度の燐酸で処理して除去する。
【００３１】
これにより、ＳＴＩ（Shallow Trench Isolation）が形成される。この後、露光プロセスにより各ウエル領域を形成すべき位置を決定する所望のパターンをレジストマスクに形成し、当該レジストマスクでマスクされた部分を除くイオン注入により基板１内にＰ型ウエル領域（素子領域）５とＮ型ウエル領域（素子領域）６を形成する。
【００３２】
図１３に示す工程では、先ず、全面にレジストを塗布し、露光プロセスにより埋め込み金属層７を形成する部分として、素子分離領域の直上、即ちＳＴＩ部分を位置づけるパターンをレジストに形成する。このようにしてパターン形成したレジストマスクに従い、反応性ドライエッチングにより、ＳＴＩ内の埋め込み用絶縁膜４を深さ１００〜１５０ｎｍ除去して、埋め込み金属層を形成するための溝として底部に絶縁膜（絶縁膜層）４を有する溝を形成する。
【００３３】
次に、ＣＶＤ法などによりＴｉＮ、Ｗなどの金属膜を堆積して溝を埋め込む。ＣＭＰにより溝に埋め込んだ金属膜の全面平坦化を実行し、当該金属膜を埋め込んだ溝を除く部分においてシリコン半導体基板１が露出するまで研磨する。このようにして、埋め込み金属層７を形成する。
【００３４】
図１４に示す工程では、図１３の処理を施したシリコン半導体基板１の全面に熱酸化法又はＬＰ−ＣＶＤ法によりゲート酸化膜８を形成する。さらに、ＣＶＤ法によりＲｕ膜９及びＴａ膜１０の順で堆積してＴａ／Ｒｕ積層膜を全面に形成する。この後、全面にレジストを塗布し、露光プロセスによりレジストマスクの端部が埋め込み金属層７の直上に位置するようにパターンを形成する。
【００３５】
図１５に示す工程では、図１４に示す工程でパターン形成したレジストマスクに従い、反応性ドライエッチングによりＴａ膜１０をＲｕ膜９が露出するまでエッチングする。これにより、Ｒｕ膜９上にＴａ膜１０からなるマスクが形成される。
【００３６】
図１６に示す工程では、熱処理を施してＴａとＲｕの合金化反応によるＴａＲｕ合金膜１２を形成する。この後、ＣＭＰ及びディジタルエッチングにより全面平坦化を実行し、ＴａＲｕ合金膜１２とＲｕ膜９との境界部分の凹凸領域を除去する。なお、ディジタルエッチングとは、Ｒｕ膜９とＴａＲｕ合金膜１２の各露出領域を交互にドライエッチングする方式をいう。
【００３７】
図１７に示す工程では、図１６の処理を施した基板上のＴａＲｕ合金膜１２とＲｕ膜９の全面に対して、ＬＰ−ＣＶＤ法でシリコン酸化膜１３を堆積する。この後、シリコン酸化膜１３上に有機反射防止膜１４を塗布し、さらに全面にレジストを塗布した後、露光プロセスにより各ゲート電極の位置を決める所望のパターンを有するレジストマスク１５を形成する。このとき、図１７に示すように、各ゲート電極の端部がゲート酸化膜８を介して埋め込み金属層７の端面に重なるように各ゲート電極の位置を決定するマスク１５の間隔を狭めておく。
【００３８】
図１８に示す工程では、図１７の工程でパターン形成したレジストマスク１５に従い、反応性ドライエッチングによりシリコン酸化膜１３をエッチングし、続いてＴａＲｕ合金膜１２とＲｕ膜９をゲート酸化膜８が露出するまで除去する。この後、埋め込み金属層７の直上のＴａＲｕ合金膜１２とＲｕ膜９との境界部分の積層膜、つまり各ゲート電極間の積層膜を埋め込み金属層７が露出するまで除去して、ＴａＲｕ合金膜１２とＲｕ膜９からなる２種類のメタルゲート電極を形成する。
【００３９】
図１９に示す工程では、ＴａＲｕ合金膜１２からなるゲート電極とＲｕ膜９からなるゲート電極とをマスクにしてイオン注入することにより、低濃度の不純物分布を有したＬＤＤ（Lightly Doped Drain）領域（拡散領域）１６，１７をシリコン半導体基板１の表面領域に形成する。さらに、全面にＬＰ−ＣＶＤ法でシリコン窒化膜１８を形成し、反応性ドライエッチングによりエッチバックしてＴａＲｕ合金膜１２からなるゲート電極とＲｕ膜９からなるゲート電極上及びその側面にシリコン窒化膜１８の側壁を形成する。
【００４０】
図２０に示す工程では、図１９でゲート電極を形成した基板に対して、ＬＰ−ＣＶＤ法でシリコン酸化膜１９を全面に堆積した後、ＣＭＰによりシリコン酸化膜１９を平坦化処理する。次に、全面にレジストを塗布した後の露光プロセスによって、Ｒｕ膜９からなるゲート電極を有するトランジスタのドレイン領域と、ＴａＲｕ合金膜１２からなるゲート電極を有するトランジスタのドレイン領域と、両ゲート電極の間に位置する埋め込み金属層７の直上とにおいて、各々開口を有する所望のパターンをレジストに形成する。
【００４１】
このようにしてパターン形成したレジストマスクに従い、反応性ドライエッチングにより開口部を形成する。さらに、ＬＰ−ＣＶＤ法により全面にＴｉＮ膜、Ｗ膜の順に堆積して各開口部にＴｉＮ／Ｗ膜からなる金属層を埋め込む。この後、ＣＭＰによりシリコン酸化膜１９が露出するまでＴｉＮ膜とＷ膜を研磨することにより、各々の開口部にＴｉＮ／Ｗ膜からなる金属プラグ２０を形成する。
【００４２】
以上のように、この実施の形態２によれば、埋め込み金属層７をトランジスタ間を分離する素子分離溝に埋め込まれた絶縁膜４の上層に形成したので、実施の形態１と同様の効果が得られる上、埋め込み金属層７の下層に絶縁膜４が存在することから、埋め込み金属層７の下方におけるリーク電流を抑制することができる。
【００４３】
なお、上記実施の形態１及び２では、トランジスタのソース領域側を埋め込み金属層７とした例を示したが、本発明はドレイン側を埋め込み金属層とする構成にも適用することができる。また、上記実施の形態１及び２では、ゲート電極材料として、Ｐ型ＭＩＳトランジスタにルテニウム（Ｒｕ）を用い、Ｎ型ＭＩＳトランジスタにタンタル・ルテニウム合金を用いる例を示したが、これに限定されるものではない。例えば、Ｐ型ＭＩＳトランジスタのゲート電極材料にパラジウム（Ｐａ）を用い、Ｎ型ＭＩＳトランジスタのゲート電極材料に、合金化の際に拡散するようなインジウム、スズなどを除く、タンタル系の材料を用いても良い。なお、Ｐ型ＭＩＳトランジスタのゲート電極材料にはタンタルを使用しない。これは、合金化の際にＳｉ基板界面でタンタル・シリサイド合金が形成される不具合があるためである。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図２】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図３】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図４】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図５】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図６】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図７】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図８】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図９】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図１０】実施の形態１による半導体装置の製造方法の一工程における構成を示す図である。
【図１１】この発明の実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１２】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１３】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１４】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１５】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１６】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１７】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１８】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図１９】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【図２０】実施の形態２による半導体装置の製造方法の一工程における構成を示す図である。
【符号の説明】
【００４５】
１  シリコン半導体基板（半導体基板）、２，１３，１９  シリコン酸化膜、３，１８  シリコン窒化膜、４  埋め込み用絶縁膜、５  Ｐ型ウエル領域（素子領域）、６  Ｎ型ウエル領域（素子領域）、７  埋め込み金属層、８  ゲート酸化膜（ゲート絶縁膜）、９  Ｒｕ膜、１０  Ｔａ膜、１１，１５  レジストマスク、１２  ＴａＲｕ合金膜、１４  有機反射防止膜、１６，１７  ＬＤＤ（Lightly Doped Drain）領域（拡散領域）、２０  金属プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2006210522.tif 000016
【図１５】
2006210522.tif 000017
【図１６】
2006210522.tif 000018
【図１７】
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【図１８】
2006210522.tif 000020
【図１９】
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【図２０】
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