(57)【要約】【課題】デバイス間の接続不良を検出することのできる半導体装置の試験方法を提供すること。【解決手段】互いに相補な第１相補信号（ＣＬＫ）及び第２相補信号（／ＣＬＫ）を供給する第１デバイス（３）と、それら第１及び第２相補信号（ＣＬＫ，／ＣＬＫ）に基づいて動作する第２デバイス（４）とを備える半導体装置１の試験方法であって、第１及び第２相補信号（ＣＬＫ，／ＣＬＫ）のそれぞれ一方ずつを選択的に当該両相補信号（ＣＬＫ，／ＣＬＫ）に対して中間電位を持つ中間電位信号ＭＬＳに変更して、第２デバイス（４）の動作試験を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、前記第１相補信号と前記第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置の試験方法であって、
前記第１相補信号及び前記第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して前記第２デバイスの動作試験を行うことを特徴とする半導体装置の試験方法。
【請求項２】
前記第１デバイスに供給されるテストモード信号に基づいて前記第１デバイス側から前記中間電位信号を前記第２デバイス側に供給する、
請求項１記載の半導体装置の試験方法。
【請求項３】
前記中間電位信号は前記第１デバイスに対して外部から供給される、
請求項２記載の半導体装置の試験方法。
【請求項４】
前記中間電位信号は前記第１デバイスの内部で生成される、
請求項２記載の半導体装置の試験方法。
【請求項５】
前記第１デバイスに供給されるテストモード信号に基づいて前記第１デバイスから出力される信号により、前記第２デバイスの内部で前記第１相補信号又は前記第２相補信号を選択的に前記中間電位信号に切り替える、
請求項１記載の半導体装置の試験方法。
【請求項６】
前記第１相補信号及び前記第２相補信号は一対のクロック又は一対のデータストローブ信号である、
請求項１乃至５のいずれか一項記載の半導体装置の試験方法。
【請求項７】
互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、前記第１相補信号と前記第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置であって、
前記第１相補信号及び前記第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して前記第２デバイスの動作を試験する試験回路を備えることを特徴とする半導体装置。
【請求項８】
前記試験回路は、
テストモード信号に基づいてテストモードを制御するテスト回路と、
前記テスト回路からの切替信号に基づいて、前記第１相補信号又は前記第２相補信号を選択的に前記中間電位信号に切り替える信号切替回路と、を備える、
請求項７記載の半導体装置。
【請求項９】
前記試験回路は、外部から供給される電圧を分圧して前記中間電位信号を生成する中間電位生成回路をさらに有する、
請求項８記載の半導体装置。
【請求項１０】
前記信号切替回路は、
前記切替信号に基づいて、前記第１相補信号又は前記中間電位信号を選択的に出力する第１スイッチ回路と、
前記切替信号に基づいて、前記第１スイッチ回路により前記第１相補信号が出力されるとき前記中間電位信号を出力し、前記第１スイッチ回路により前記中間電位信号が出力されるとき前記第２相補信号を出力する第２スイッチ回路と、を備える、
請求項８又は９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、互いに相補な信号対を使用する半導体装置の試験に適用して好適な半導体装置の試験方法及び試験回路を備えた半導体装置に関する。
近年、半導体装置は更なる機能拡張の要請に伴い、高集積化、低消費電力化及び高速化が同時に進められている。これらの要求に応えるべく近年では、ＣＰＵ、ロジック、周辺回路及びメモリなどの各種デバイスを１つのパッケージに搭載するシステム・イン・パッケージ（ＳｉＰ:System in Package）が注目されている。このようなＳｉＰでは、システムに搭載されるデバイス間がパッケージ内部で接続されているため、デバイス間の接続を物理的に確認することが不可能となっている。また、実装技術の進展による微細化に伴い、実装基盤上におけるデバイス間の接続を物理的に確認することが困難になってきている。このため、こうしたシステムにおける内部デバイスの動作試験をより高い精度で行うことが求められている。
【背景技術】
【０００２】
近年の高速デバイスは高速化の要求に対応するべく、高周波数による小振幅信号での伝達を可能とするために、デバイス入力段の回路に差動アンプが一般的に使用されており、ＳｉＰ等の様に内部に複数のデバイスを搭載するシステムにもこのようなデバイスが搭載されている。例えば、システムに搭載されるデバイスとして、メモリとコントローラとを混載するメモリシステムでは、コントローラからメモリに一対の相補クロックを供給し、メモリ側に備える差動アンプで、それら一対の相補クロックを増幅（信号を合成）することで、内部で使用するクロックを生成している。
【０００３】
このようなシステムにおいて内部デバイスの動作試験は、図６に示すように、試験側の第１デバイス３１から被試験側の第２デバイス３２に一対の相補信号Ｓ，／Ｓ（／は反転の意）を供給し、第２デバイス３２から出力される出力値Ｄと同出力値Ｄに対する期待値Ｅとを比較することで、第２デバイス３２が正常に動作しているか否かを判定する。これにより、両デバイス３１，３２間に接続不良がないかどうかを判断している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記のような試験方法では、両デバイス３１，３２間において相補信号Ｓを供給する接続線が切れている場合や、相補信号／Ｓを供給する接続線が切れている場合にも、第２デバイス３２が正常時（接続不良がない場合）と同じように動作することにより、それら各接続線の接続不良を検出できないという問題があった。
【０００５】
即ち、図７（ａ）に示すように、相補信号Ｓ，／Ｓをそれぞれ供給する各接続線に接続不良がない場合（正常時）には、第２デバイス３２側でそれら両相補信号Ｓ，／Ｓの電位に基づいて、相補信号Ｓより相補信号／Ｓの電位が高いときにＬレベル、逆に相補信号Ｓより相補信号／Ｓの電位が低いときにＨレベルとなる合成信号ＣＳが生成される。
【０００６】
又、図７（ｂ）に示すように、相補信号Ｓを供給する接続線が切れている場合には、第１デバイス３１側の相補信号Ｓの出力端子がハイ・インピーダンスとなることにより、第２デバイス３２に供給される相補信号Ｓが他方の相補信号／Ｓに対して中間電位となる。したがって、この場合にも上記正常時（図７（ａ））と同じように合成信号ＣＳが生成されることになる。
【０００７】
同様に、図７（ｃ）に示すように、相補信号／Ｓを供給する接続線が切れている場合には、第１デバイス３１側の相補信号／Ｓの出力端子がハイ・インピーダンスとなることにより、第２デバイス３２に供給される相補信号／Ｓが他方の相補信号Ｓに対して中間電位となる。したがって、この場合にも上記正常時（図７（ａ））と同じように合成信号ＣＳが生成されることになる。
【０００８】
このように、従来の試験方法では、一方の相補信号の接続が切れている場合にも、その信号のレベルが他方の相補信号に対して中間電位となることで、合成信号が正常時と同様に生成されてしまう。その結果、両デバイス３１，３２間に接続不良があるにもかかわらずシステム全体があたかも正常動作しているように見えてしまい、そのような接続不良を検出することができないという問題があった。この種の不具合は、製品の品質を落とし、製品の信頼性に影響を及ぼすものとなる。
【０００９】
本発明は、このような従来の実情に鑑みてなされたものであり、その目的は、デバイス間の接続不良を検出することのできる半導体装置の試験方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、請求項１に記載の発明では、互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、第１相補信号と第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置の試験方法においては、第１相補信号及び第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して第２デバイスの動作試験を行うようにした。
【００１１】
この方法によれば、第１相補信号と中間電位信号とにより第２デバイスの動作を試験した結果と、中間電位信号と第２相補信号とにより第２デバイスの動作を試験した結果とに基づいて、第１相補信号及び第２相補信号をそれぞれ供給する接続線の接続不良を個々に検出することができる。
【００１２】
請求項２に記載の発明によれば、上記の試験方法においては、第１デバイスに供給されるテストモード信号に基づいて第１デバイス側で第１相補信号又は第２相補信号を選択的に中間電位信号に替えて第２デバイス側に供給する、といった方法を採用することで、第２デバイス側の構成を何ら変更することなく試験の実施が可能である。
【００１３】
請求項３に記載の発明によれば、上記の試験方法においては、第１デバイスに対して中間電位信号を外部から供給する、といった方法を採用することで、第１デバイスの構成を複雑化することなく試験の実施が可能である。
【００１４】
請求項４に記載の発明によれば、上記の試験方法においては、第１デバイスの内部で中間電位信号を生成する、といった方法を採用することで、同第１デバイスに試験のための端子を別途設けなくともよくなり、端子数の増加を抑えることができる。
【００１５】
請求項５に記載の発明によれば、上記の試験方法においては、第１デバイスに供給されるテストモード信号に基づいて同第１デバイスから出力される信号により、第２デバイスの内部で第１相補信号又は第２相補信号を選択的に中間電位信号に切り替える、といった方法を採用することもできる。
【００１６】
請求項６に記載の発明によれば、上記の試験方法に係る第１相補信号及び第２相補信号としては、例えば一対のクロック又は一対のデータストローブ信号がそれらに該当する。即ち、上記の試験方法では、一対の相補なクロックや相補なデータストローブ信号を供給する接続線の接続不良を好適に検出することができる。
【００１７】
請求項７に記載の発明では、互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、第１相補信号と第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置には、第１相補信号及び第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して第２デバイスの動作を試験する試験回路を備えたことを要旨とする。
【００１８】
この構成によれば、第１相補信号と中間電位信号とにより第２デバイスの動作を試験した結果と、中間電位信号と第２相補信号とにより第２デバイスの動作を試験した結果とに基づいて、第１相補信号及び第２相補信号をそれぞれ供給する接続線の接続不良を個々に検出することができる。
【００１９】
請求項８に記載の発明によれば、上記の半導体装置においては、試験回路は、テストモード信号に基づいてテストモードを制御するテスト回路と、テスト回路からの切替信号に基づいて、第１相補信号又は第２相補信号を選択的に中間電位信号に切り替える信号切替回路とを備える、といった構成を採用することで、第２デバイス側の構成を何ら変更することなく試験の実施が可能である。
【００２０】
請求項９に記載の発明によれば、上記の半導体装置においては、試験回路は、外部から供給される電圧を分圧して中間電位信号を生成する中間電位生成回路をさらに有する、といった構成を採用することで、第２デバイスに供給する中間電位信号を、第１デバイスの内部で生成することができる。これにより、第１デバイスに試験のための端子を別途設けなくともよくなり、端子数の増加を抑えることができる。
【００２１】
請求項１０に記載の発明によれば、上記の半導体装置においては、信号切替回路は、切替信号に基づいて、第１相補信号又は中間電位信号を選択的に出力する第１スイッチ回路と、切替信号に基づいて、第１スイッチ回路により第１相補信号が出力されるときに中間電位信号を出力し、反対に第１スイッチ回路により中間電位信号が出力されるときに第２相補信号を出力する第２スイッチ回路とを備える、といった構成を採用することにより、テストモード時には、それら各スイッチの切り替えを行うことで、中間電位信号の供給を行うことができる。
【発明の効果】
【００２２】
上記の発明によれば、デバイス間の接続不良を検出することのできる半導体装置の試験方法及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１は、本実施の形態に係る試験回路を備えた半導体装置を示すブロック図である。この半導体装置１は、パッケージ２内部に、第１デバイスとしてのコントローラ３と、第２デバイスとしてのメモリ４とを含むメモリシステムであって、システム・イン・パッケージ（ＳｉＰ）として構成されている。コントローラ３とメモリ４とはパッケージ２内部で接続されている。なお、システムに搭載する内部デバイスとしてはこれに限られず、他のデバイスが混載されていてもよい。また、各デバイス（ここではコントローラ３とメモリ４）間を接続する形態として、本実施の形態ではパッケージ２内部で各デバイスを接続するＳｉＰの態様としたが、例えばボード上で各デバイスを接続する態様であってもよい。
【００２４】
まず、第１デバイス側のコントローラ３の構成について説明する。
コントローラ３は、信号生成回路１１、中間電位生成回路１２、テスト回路１３、信号切替回路１４、制御回路１５及び判定回路１６を備えている。なお、本実施の形態においては、中間電位生成回路１２、テスト回路１３、信号切替回路１４及び判定回路１６により試験回路が構成されている。
【００２５】
信号生成回路１１は、水晶発振器を備え、互いに相補な第１相補信号及び第２相補信号として、一対の相補クロックＣＬＫ，／ＣＬＫ（／は反転の意）を生成する。なお、相補クロック／ＣＬＫは、相補クロックＣＬＫの逆相信号として生成される。
【００２６】
中間電位生成回路１２は、相補クロックＣＬＫ，／ＣＬＫの振幅に対して中間電位となる信号（以下、中間電位信号）ＭＬＳを生成する。中間電位信号ＭＬＳを生成する方法としては種々の方法を採用することができるが、本実施の形態においては、図２に示すように、外部電源電圧ＶＤＤを抵抗Ｒ１，Ｒ２により分圧することにより中間電位信号ＭＬＳを生成する。
【００２７】
テスト回路１３は、外部からのテストモード信号ＴＥによりテストモードにエントリされ、同テストモード信号ＴＥに基づいて、信号切替回路１４を切り替え制御する切替信号ＳＷ１，ＳＷ２及び判定回路１６を活性する活性信号ＣＥを生成する。
【００２８】
信号切替回路１４は、第１スイッチ回路１７と第２スイッチ回路１８とを備える。第１スイッチ回路１７は、入力側において、第１端子に相補クロックＣＬＫ、第２端子に中間電位信号ＭＬＳが印加され、テスト回路１３からの切替信号ＳＷ１に基づいて、共通端子から相補クロックＣＬＫ又は中間電位信号ＭＬＳを選択的に出力する。第２スイッチ回路１８は、入力側において、第１端子に相補クロック／ＣＬＫ、第２端子に中間電位信号ＭＬＳが印加され、テスト回路１３からの切替信号ＳＷ２に基づいて、共通端子から相補クロック／ＣＬＫ又は中間電位信号ＭＬＳを選択的に出力する。
【００２９】
詳しくは、テストモード時には、信号切替回路１４において、第１スイッチ回路１７により切替信号ＳＷ１に基づき相補クロックＣＬＫが選択されるとき、第２スイッチ回路１８により切替信号ＳＷ２に基づき中間電位信号ＭＬＳが選択される。また、第１スイッチ回路１７により切替信号ＳＷ１に基づき中間電位信号ＭＬＳが選択されるとき、第２スイッチ回路１８により切替信号ＳＷ２に基づき相補クロック／ＣＬＫが選択される。即ち、テストモード時には、信号切替回路１４を通じて、相補クロックＣＬＫ及び中間電位信号ＭＬＳの組み合わせ、又は、相補クロック／ＣＬＫ及び中間電位信号ＭＬＳの組み合わせで信号が出力される。なお、通常モード時（テストモードでないとき）には、切替信号ＳＷ１，ＳＷ２により、信号切替回路１４を通じて相補クロックＣＬＫと相補クロック／ＣＬＫとが出力される。
【００３０】
制御回路１５は、本実施の形態においては、メモリ４へのデータの書き込み及びメモリ４からのデータの読み出しを制御するリード／ライト制御回路として機能する。例えば、制御回路１５は、書き込みを行う場合には、メモリ４に対してライトコマンドを発行するとともにライトアドレス及びライトデータＷＤを出力する。また、読み出しを行う場合には、メモリ４に対してリードコマンドを発行するとともにリードアドレスを出力する。これにより、メモリ４からリードデータＲＤを読み出す。なお、テストモード時には、制御回路１５は、テスト回路１３からの制御信号に応答してメモリ４に対するこれらのアクセスを行う。
【００３１】
判定回路１６は、テスト回路１３からの活性信号ＣＥにより活性され、メモリ４からの出力値、本実施の形態においてはメモリ４から読み出されたリードデータＲＤと、該リードデータＲＤに対する期待値Ｅとを比較し、比較判定信号ＪＤを出力する。
【００３２】
次に、第２デバイス側のメモリ４の構成について説明する。
メモリ４は、信号合成回路２１、メモリ制御回路２２及びメモリコア２３を備える。
信号合成回路２１は、差動アンプ（差動増幅器）により構成されている。この信号合成回路２１は、コントローラ３から接続線Ｌ１，Ｌ２を介して第１端子及び第２端子に入力される２つの信号の電位に基づいて、第１端子に入力される信号より第２端子に入力される信号の電位が高いときにＬレベル、逆に第１端子に入力される信号より第２端子に入力される信号の電位が低いときにＨレベルとなる合成信号ＣＫを生成する。
【００３３】
詳しくは、テストモード時において、上記コントローラ３から信号切替回路１４を通じて相補クロックＣＬＫと中間電位信号ＭＬＳとが出力される場合には、信号合成回路２１は、第１端子に相補クロックＣＬＫを入力し、第２端子に中間電位信号ＭＬＳを入力する。そして、相補クロックＣＬＫより中間電位信号ＭＬＳの電位が高いときにＬレベル、逆に、相補クロックＣＬＫより中間電位信号ＭＬＳの電位が低いときにＨレベルとなる合成信号ＣＫを生成する。
【００３４】
又、テストモード時において、上記コントローラ３から信号切替回路１４を通じて相補クロック／ＣＬＫと中間電位信号ＭＬＳとが出力される場合には、信号合成回路２１は、第１端子に中間電位信号ＭＬＳを入力し、第２端子に相補クロック／ＣＬＫを入力する。そして、中間電位信号ＭＬＳより相補クロック／ＣＬＫの電位が高いときにＬレベル、逆に、中間電位信号ＭＬＳより相補クロック／ＣＬＫの電位が低いときにＨレベルとなる合成信号ＣＫを生成する。
【００３５】
ちなみに、通常モード時には、信号合成回路２１は、第１端子に相補クロックＣＬＫを入力し、第２端子に相補クロック／ＣＬＫを入力し、相補クロックＣＬＫより相補クロック／ＣＬＫの電位が高いときにＬレベル、逆に、相補クロックＣＬＫより相補クロック／ＣＬＫの電位が低いときにＨレベルとなる合成信号ＣＫを生成する。
【００３６】
メモリ制御回路２２は、合成信号ＣＫをクロック入力とし、上記コントローラ３の制御回路１５による制御のもと、メモリコア２３へのデータの書き込み及びメモリコア２３からのデータの読み出しを行う。メモリコア２３は、複数のメモリセルをアレイ配置してなるメモリセルアレイ、列デコーダ、行デコーダ等（図示略）を含む。
【００３７】
次に、上記のように構成された半導体装置１の試験方法について説明する。
半導体装置１の試験は、テストモード信号ＴＥに基づいて、テストモードでメモリ４を動作させ、メモリ４から出力される出力値（ライトデータＷＤに対して読み出したリードデータＲＤ）と、その出力値に対する期待値Ｅとをコントローラ３で比較することにより行う。本実施の形態においては、このような半導体試験を、次のような第１試験ステップと第２試験ステップとに分けて行う。
【００３８】
第１試験ステップは、コントローラ３からメモリ４に対して、接続線Ｌ１，Ｌ２を介してそれぞれ中間電位信号ＭＬＳと相補クロック／ＣＬＫとを供給してメモリ４の動作試験を行うステップである。
【００３９】
まず、この第１試験ステップを実施することにより、メモリ４から出力される出力値（リードデータＲＤ）とそれに対する期待値Ｅとをコントローラ３側で比較し、同コントローラ３より出力される比較判定信号ＪＤに基づいてメモリ４の動作を確認する。
【００４０】
第２試験ステップは、コントローラ３からメモリ４に対して、接続線Ｌ１，Ｌ２を介してそれぞれ相補クロックＣＬＫと中間電位信号ＭＬＳとを供給してメモリ４の動作試験を行うステップである。
【００４１】
先の第１試験ステップによりメモリ４の動作を確認した後、続いて、この第２試験ステップを実施することにより、メモリ４から出力される出力値（リードデータＲＤ）とそれに対する期待値Ｅとをコントローラ３側で比較し、同コントローラ３より出力される比較判定信号ＪＤに基づいてメモリ４の動作を確認する。
【００４２】
テストモードでは、この様な第１試験ステップと第２試験ステップとをそれぞれ実施してメモリ４の動作を確認することにより、コントローラ３及びメモリ４間で相補クロックＣＬＫ，／ＣＬＫをそれぞれ供給する接続線Ｌ１，Ｌ２に接続不良がないかどうかを検出する。
【００４３】
図３〜図５は、本実施の形態に係る試験方法においてメモリ４側で生成される合成信号ＣＫを示す波形図であり、図３は接続線Ｌ１，Ｌ２に接続不良がない場合（正常時）、図４は接続線Ｌ１に接続不良がある場合、図５は接続線Ｌ２に接続不良がある場合を示す。
【００４４】
まず、接続不良がない場合（正常時）について説明する。
図３（ａ）に示すように、まず、第１試験ステップで、コントローラ３からメモリ４に対して中間電位信号ＭＬＳと相補クロック／ＣＬＫとが供給される。このとき、相補クロック／ＣＬＫを供給する接続線Ｌ２に接続不良がなければ、メモリ４の信号合成回路２１で合成信号ＣＫが通常モード時と同じように生成される。したがって、この第１試験ステップでメモリ４が正常に動作することが確認できれば、接続線Ｌ２が正常接続されていると判断できる。
【００４５】
続いて、図３（ｂ）に示すように、第２試験ステップで、コントローラ３からメモリ４に対して相補クロックＣＬＫと中間電位信号ＭＬＳとが供給される。このとき、相補クロックＣＬＫを供給する接続線Ｌ１に接続不良がなければ、メモリ４の信号合成回路２１で合成信号ＣＫが通常モード時と同じように生成される。したがって、この第２試験ステップでメモリ４が正常に動作することが確認できれば、接続線Ｌ１が正常接続されていると判断できる。
【００４６】
次に、接続線Ｌ１に接続不良がある場合について説明する。
接続線Ｌ１に接続不良がある場合には、図４（ｂ）に示すように、第２試験ステップにおいてメモリ４に供給される相補クロックＣＬＫの電位が中間電位（中間電位信号ＭＬＳと実質的に同じ電位）となる。したがって、この場合には合成信号ＣＫが中間電位となり、メモリ４が正常に動作しないものとなる。これにより、接続線Ｌ１に接続不良があることが検出できる。なお、第１試験ステップ（図４（ａ））では、接続線Ｌ２に接続不良がなければ、上記正常時（図３（ａ））と同様に合成信号ＣＫが生成される。
【００４７】
次に、接続線Ｌ２に接続不良がある場合について説明する。
接続線Ｌ２に接続不良がある場合には、図５（ａ）に示すように、第１試験ステップにおいてメモリ４に供給される相補クロック／ＣＬＫの電位が中間電位（中間電位信号ＭＬＳと実質的に同じ電位）となる。したがって、この場合には合成信号ＣＫが中間電位となり、メモリ４が正常に動作しないものとなる。これにより、接続線Ｌ２に接続不良があることが検出できる。なお、第２試験ステップ（図５（ｂ））では、接続線Ｌ１に接続不良がなければ、上記正常時（図３（ｂ））と同様に合成信号ＣＫが生成される。
【００４８】
なお、図示は割愛しているが、接続線Ｌ１，Ｌ２にそれぞれ接続不良がある場合には、第１試験ステップ及び第２試験ステップでそれぞれ合成信号ＣＫが中間電位となり、その結果、両試験ステップでメモリ４が正常に動作しないものとなる。これにより、両接続線Ｌ１，Ｌ２にそれぞれ接続不良があることが検出できる。
【００４９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）メモリ４に供給する一対の相補クロックＣＬＫ，／ＣＬＫのうち一方を中間電位に設定して動作試験を行う第１試験ステップと、他方を中間電位に設定して動作試験を行う第２試験ステップとを実施することにより、デバイス間の接続試験を行うようにした。この試験方法によれば、各試験ステップでの動作試験の結果を元に、各接続線Ｌ１，Ｌ２の接続不良を個別に検出することができる。これにより、接続線Ｌ１，Ｌ２の接続不良を検出することができる。
【００５０】
（２）テスト回路１３からの切替信号ＳＷ１，ＳＷ２に基づいて、信号切替回路１４の出力状態を切り替えるのみであり、極めて簡易な方法で精度の高い試験を実現することができる。
【００５１】
（３）コントローラ３側でテストモード信号ＴＥに基づき相補クロックＣＬＫ又は相補クロック／ＣＬＫを選択的に中間電位信号ＭＬＳに切り替えてメモリ４に供給する構成としたことで、メモリ４側の構成を何ら変更することなく試験の実施が可能である。
【００５２】
（４）コントローラ３内に中間電位信号ＭＬＳを生成する中間電位生成回路１２を備えたことで、同コントローラ３に試験のための端子を別途設けなくともよくなり、したがって、端子数の増加を抑えることができる。
【００５３】
（５）テストモード信号ＴＥを供給し、第１試験ステップと第２試験ステップとによる動作試験の結果（比較判定信号ＪＤ）に基づいて、デバイス間の接続不良を検出することができる。これにより、デバイス間の接続を物理的に確認することが困難な場合でも、その接続試験を高い精度で実現できる。
【００５４】
なお、上記実施の形態は、以下の態様で実施してもよい。
・中間電位信号ＭＬＳは、必ずしも両相補クロックＣＬＫ，／ＣＬＫに対して中間電位となるように生成されることに限定されない。即ち、相補クロックＣＬＫ側を中間電位に設定する場合には相補クロック／ＣＬＫに対して中間電位となるように、又、相補クロック／ＣＬＫ側を中間電位に設定する場合には相補クロックＣＬＫに対して中間電位となるように、それぞれ中間電位信号ＭＬＳが生成されればよい。
【００５５】
・テスト回路１３からの切替信号ＳＷ１，ＳＷ２に基づいて信号切替回路１４の出力を切り替える構成としたが、これに限定されない。例えば、信号生成回路１１により相補クロックＣＬＫ，／ＣＬＫと中間電位信号ＭＬＳとをそれぞれ生成し、テストモード時に、テスト回路１３からの信号に基づいて、信号生成回路１１から出力する信号を相補クロックＣＬＫと中間電位信号ＭＬＳ、さらには、相補クロック／ＣＬＫと中間電位信号ＭＬＳに順次変更する構成としてもよい。
【００５６】
・［ａ１］中間電位生成回路１２と信号切替回路１４とをそれぞれメモリ４（被試験側のデバイス）側に備え、コントローラ３からメモリ４に対しては一対の相補クロックＣＬＫ，／ＣＬＫを供給する。そして、テストモード時において、メモリ４側で、テスト回路１３からの切替信号ＳＷ１，ＳＷ２を受け取って信号合成回路２１に供給する信号の選択を行ってもよい。このように構成しても、上記実施の形態と同様な効果を奏することができる。
【００５７】
・［ｂ１］中間電位生成回路１２を省略し、テストモード時に、外部から中間電位信号ＭＬＳを供給してもよい。中間電位生成回路１２は通常モード時には不要となるため、この構成とすれば、チップ面積を節約できる。
【００５８】
・上記［ａ１］の態様に上記［ｂ１］の態様を採用することも可能である。即ち、メモリ４側に信号切替回路１４を備え、中間電位信号ＭＬＳを外部からコントローラ３を通じてメモリ４内に供給する。この構成とすれば、上記［ａ１］の態様に比べて、メモリ４側のチップ面積を節約できる。
【００５９】
・互いに相補な第１相補信号及び第２相補信号は必ずしも相補クロックＣＬＫ，／ＣＬＫのみに限定されない。例えば、メモリ４の一種類であるＤＤＲ（Double Data Rate）メモリに具体化する場合には、データ取り込み用の信号として用いる一対のデータストローブ信号を供給する各接続線の接続不良を検出する試験に本発明を適用することもできる。
【００６０】
・中間電位生成回路１２をテスト回路１３によりテストモード時にのみ活性させる構成としてもよい。方法としては、例えば、抵抗Ｒ１，Ｒ２にスイッチ素子を直列に挿入接続し、該スイッチ素子をテスト回路１３からの信号によりテストモード時にのみオンさせることで実現できる。
【００６１】
・中間電位生成回路１２の構成は、図２に示す構成に限定されない。抵抗Ｒ１，Ｒ２により分圧して生成する方法に限らず、相補クロックＣＬＫ，／ＣＬＫの振幅に対して中間電位とする信号であれば、他の構成で生成してもよい。
【００６２】
・半導体装置１に備える試験回路としては、上記実施の形態の構成（図１）に限定されない。試験回路の構成としては、一対の相補クロックＣＬＫ，／ＣＬＫのそれぞれ一方ずつを選択的にそれら両信号に対して中間電位を持つ中間電位信号ＭＬＳに変更してメモリ４の動作試験を実施することのできる構成であれば足り、中間電位信号ＭＬＳを外部から供給する場合にあっては、少なくともテスト回路１３と信号切替回路１４とを含む構成であればよい。したがって、例えば判定回路１６等を外部に備えてもよい。なお判定回路１６を外部に備える場合には、メモリ４から出力される出力値（リードデータＲＤ）を制御回路１５を介して外部に出力することで、動作判定を外部で行うようにすればよい。
【００６３】
・第１及び第２試験パターンにおいて、メモリ４の動作を試験する方法としては、上記実施の形態の試験方法に限らず、その他任意の方法を用いることができる。
・試験対象とする半導体装置１の態様は、上記実施の形態で説明したコントローラ３とメモリ４とを備えるメモリシステムに限らず、その他任意の各種デバイスを搭載するシステムを対象とすることができる。
【００６４】
以下に、上記実施の形態及び各変形例から把握できる技術的思想を付記する。
（付記１）  互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、前記第１相補信号と前記第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置の試験方法であって、
前記第１相補信号及び前記第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して前記第２デバイスの動作試験を行うことを特徴とする半導体装置の試験方法。
（付記２）  互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、前記第１相補信号と前記第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置の試験方法であって、
前記第１相補信号と該第１相補信号に対して中間電位を持つ中間電位信号とに基づいて前記第２デバイスの動作試験を行う第１試験ステップと、
前記第２相補信号と該第２相補信号に対して中間電位を持つ中間電位信号とに基づいて前記第２デバイスの動作試験を行う第２試験ステップと、
を備える半導体装置の試験方法。
（付記３）  前記第１デバイスに供給されるテストモード信号に基づいて前記第１デバイス側から前記中間電位信号を前記第２デバイス側に供給する、付記１又は２記載の半導体装置の試験方法。
（付記４）  前記中間電位信号は前記第１デバイスに対して外部から供給される、付記３記載の半導体装置の試験方法。
（付記５）  前記中間電位信号は前記第１デバイスの内部で生成される、付記３記載の半導体装置の試験方法。
（付記６）  前記第１デバイスに供給されるテストモード信号に基づいて前記第１デバイスから出力される信号により、前記第２デバイスの内部で前記第１相補信号又は前記第２相補信号を選択的に前記中間電位信号に切り替える、付記１又は２記載の半導体装置の試験方法。
（付記７）  前記第１相補信号及び前記第２相補信号は一対のクロック又は一対のデータストローブ信号である、付記１乃至６のいずれか一記載の半導体装置の試験方法。
（付記８）  互いに相補な第１相補信号及び第２相補信号を供給する第１デバイスと、前記第１相補信号と前記第２相補信号とに基づいて動作する第２デバイスとを備える半導体装置であって、
前記第１相補信号及び前記第２相補信号のそれぞれ一方ずつを選択的に当該両相補信号に対して中間電位を持つ中間電位信号に変更して前記第２デバイスの動作を試験する試験回路を備えることを特徴とする半導体装置。
（付記９）  前記試験回路は、
テストモード信号に基づいてテストモードを制御するテスト回路と、
前記テスト回路からの切替信号に基づいて、前記第１相補信号又は前記第２相補信号を選択的に前記中間電位信号に切り替える信号切替回路と、を備える、付記８記載の半導体装置。
（付記１０）  前記テスト回路は前記第１デバイスに備えられ、前記信号切替回路は前記第１デバイス又は前記第２デバイスに備えられる、付記９記載の半導体装置。
（付記１１）  前記試験回路は、外部から供給される電圧を分圧して前記中間電位信号を生成する中間電位生成回路をさらに有する、付記９又は１０記載の半導体装置。
（付記１２）  前記中間電位生成回路は、前記第１デバイス又は前記第２デバイスに前記信号切替回路と共に設けられる、付記１１記載の半導体装置。
（付記１３）  前記中間電位信号は前記第１デバイスに対して外部から供給される、付記９又は１０記載の半導体装置。
（付記１４）  前記信号切替回路は、
前記切替信号に基づいて、前記第１相補信号又は前記中間電位信号を選択的に出力する第１スイッチ回路と、
前記切替信号に基づいて、前記第１スイッチ回路により前記第１相補信号が出力されるとき前記中間電位信号を出力し、前記第１スイッチ回路により前記中間電位信号が出力されるとき前記第２相補信号を出力する第２スイッチ回路と、を備える、付記９乃至１３のいずれか一記載の半導体装置。
（付記１５）  前記第１デバイスと前記第２デバイスとはパッケージ内部で接続されている、付記９乃至１４のいずれか一記載の半導体装置。
（付記１６）  前記第１デバイスと前記第２デバイスとはボード上で接続されている、付記９乃至１４のいずれか一項記載の半導体装置。
【図面の簡単な説明】
【００６５】
【図１】一実施の形態の試験回路を備えた半導体装置を示すブロック図。
【図２】中間電位生成回路を示す回路図。
【図３】（ａ），（ｂ）は接続不良がある場合の試験動作を示す波形図。
【図４】（ａ），（ｂ）は接続不良がない場合の試験動作を示す波形図。
【図５】（ａ），（ｂ）は接続不良がない場合の試験動作を示す波形図。
【図６】相補信号を使用する半導体装置の試験方法を説明するブロック図。
【図７】（ａ）〜（ｃ）は従来方法による試験動作を示す波形図。
【符号の説明】
【００６６】
１  半導体装置
２  パッケージ
３  コントローラ（第１デバイス）
４  メモリ（第２デバイス）
１１  信号生成回路
１２  中間電位生成回路
１３  テスト回路
１４  信号切替回路
１６  判定回路
１７  第１スイッチ回路
１８  第２スイッチ回路
２１  信号合成回路
２２  メモリ制御回路
２３  メモリコア
ＣＫ  合成信号
ＣＬＫ  相補クロック（第１相補信号）
／ＣＬＫ  相補クロック（第２相補信号）
Ｅ  期待値
Ｌ１，Ｌ２  接続線
ＭＬＳ  中間電位信号
ＲＤ  リードデータ（出力値）
ＳＷ１，ＳＷ２  切替信号
ＴＥ  テストモード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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