(57)【要約】【課題】ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置の製造方法を得る。【解決手段】ＭＴＪ素子を覆って全面に層間絶縁膜１６を形成した後、層間絶縁膜１６を選択的に貫通させ、ハードマスク層１５上の層間絶縁膜１６の一部にビアホール１７を形成する。このビアホール１７の形成深さｄ１７は、コンタクトプラグ形成用の導電膜のＣＭＰ処理時に生じる最大オーバー除去量ＣＸ２より小さい値に設定され、ハードマスク層１５の膜厚ｔ１５及びビアホール１７の形成深さｄ１７と最大オーバー除去量ＣＸとの関係において、｛ｄ１７＋ｔ１５＞ＣＸ２｝（第３の設定条件）を満足するように形成する。その後、全面に導電膜を堆積後、上記ＣＭＰ処理を施すことによりビアホール１７内にコンタクトプラグを形成する。【選択図】図１３
2006120742.tif 000002
【特許請求の範囲】
【請求項１】
(a) 所定の下地層上にＭＴＪ素子を形成するステップを備え、前記ＭＴＪ素子の最上部は導電性を有するハードマスク層が形成され、
(b) 前記ＭＴＪ素子を覆って層間絶縁膜を形成するステップと、
(c) 前記層間絶縁膜を選択的に貫通し、前記ハードマスク層上に所定の深さの開口部を形成するステップと、
(d) 前記層間絶縁膜に対して所定の除去量のＣＭＰ処理を施し、前記層間絶縁膜の形成高さを前記ＭＴＪ素子と同程度にするステップとをさらに備え、前記ＣＭＰ処理は前記所定の除去量から余分に最大オーバー除去量の除去が局所的に発生するバラツキを有し、前記ハードマスク層の膜厚は前記最大オーバー除去量より小さい値に設定され、前記ハードマスク層の膜厚と前記所定の深さとの和は前記最大オーバー除去量より大きい値に設定され、
(e) 前記ＭＴＪ素子の前記ハードマスク層上に直接上部配線を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項２】
(a) 所定の下地層上にＭＴＪ素子を形成するステップを備え、前記ＭＴＪ素子の最上部は導電性を有するハードマスク層が形成され、
(b) 前記ＭＴＪ素子を覆って層間絶縁膜を形成するステップと、
(c) 前記層間絶縁膜を選択的に貫通し、前記ハードマスク層上に所定の深さのビアホールを形成するステップと、
(d) 前記ビアホール内を埋め込むとともに、前記層間絶縁膜上に導電膜を形成するステップと、
(e)  前記導電膜に対して所定の除去量のＣＭＰ処理を施し、前記ビアホール内に埋め込まれた前記導電膜のみコンタクトプラグとして残存させるステップとをさらに備え、前記ＣＭＰ処理は前記所定の除去量から余分に最大オーバー除去量の除去が局所的に発生するバラツキを有し、前記ハードマスク層の膜厚は前記最大オーバー除去量より小さい値に設定され、前記ハードマスク層の膜厚と前記所定の深さとの和は前記最大オーバー除去量より大きい値に設定され、
(f) 前記コンタクトプラグ上に直接上部配線を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項３】
請求項１あるいは請求項２記載の半導体装置の製造方法であって、
前記ハードマスク層は単層構造のハードマスク層を含む、
半導体装置の製造方法。
【請求項４】
請求項１あるいは請求項２記載の半導体装置の製造方法であって、
前記ハードマスク層は複合構造のハードマスク層を含む、
半導体装置の製造方法。
【請求項５】
所定の下地層上における所定の領域に形成される第１種のメモリトランジスタ部と第２種のメモリトランジスタ部とを備え、
前記第１種メモリトランジスタ部は、
所定の下地層上に形成され、最上部に導電性を有するハードマスク層を備えるＭＴＪ素子と、
前記ＭＴＪ素子の前記ハードマスク層上に形成されるコンタクトプラグと、
前記コンタクトプラグ上に形成される上部配線とを有し、
前記第２種のメモリトランジスタ部は、
前記所定の下地層上に形成され、最上部に導電性を有するハードマスク層を有するＭＴＪ素子と、
前記ＭＴＪ素子の前記ハードマスク層上に形成される前記上部配線とを備える、
半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記所定の領域は、所定の半導体集積回路の形成領域を含む、
半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記所定の領域は、ウェハ領域を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＴＪ（Magnetic Tunneling Junction）素子を有する半導体装置の製造方法及びＭＴＪ素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＲＡＭとは、非特許文献１および非特許文献２に記載のような、２つの磁性層（フリー層およびピン層）と両磁性層に挟まれたトンネル絶縁層とを備えたＭＴＪ素子を記憶素子とする記憶装置のことを指す。ＭＲＡＭにおいては、ＭＴＪ素子の上方に上部配線としてビット線が、下方に下部配線としてディジット線がそれぞれ設けられており、これらビット線およびディジット線の発生させる磁界がＭＴＪ素子の磁気特性を変化させる。なお、ビット線およびディジット線は、直交して配置される。
【０００３】
上記のようなＭＴＪ素子は、外部磁場により反転可能なフリー層のスピンが、ピン層のスピンと平行である時、電子がトンネル絶縁層をトンネリングする確率が上がり、より多くの電子がトンネリング伝導するため電流が大きくなるため抵抗値が比較的低い低抵抗値として観測される。一方、フリー層のスピンとピン層のスピンとが反平行であると電子がトンネル絶縁層をトンネリングする現象が抑制されるため抵抗値が比較的高い高抵抗値として観測される。その結果、例えば、高抵抗値と低抵抗値で５０〜７０％の差が生まれる。この差がＭＲ（MagnetoRegistance）比となる。
【０００４】
【非特許文献１】R.Scheuerlein et al.,「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」 ISSCC 2000/SESSION 7/TD:EMERGING MEMORY & DEVICE TECHNOLOGIES/PAPER TA 7.2,pp.128-129
【非特許文献２】P.K.Naji et al.,「A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM」 ISSCC 2001/SESSION 7/TECHNOLOGY DIRECTIONS:ADVANCED TECHNOLOGIES/7.6,pp.122-123
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ＭＲ比自体は高く、ＭＴＪ素子毎のＭＲ比バラツキが小さい程、ＭＴＪ素子の特性（ＭＴＪ特性）は向上する。一方、近年の装置の携帯化の流れを考えると、消費電力が低いことが望まれる。
【０００６】
しかしながら、従来のＭＴＪ素子を有する半導体装置の製造方法では、製造プロセス時におけるＭＴＪ素子にかかるメカニカルストレス（以下、単に「ストレス」と略記）、ＣＭＰ（Chemical Mechanical Polishing）処理時に生じるエロージョン等のバラツキの影響を効果的に解消することができず、ＭＴＪ特性が高く、かつ、低消費電力化を図った、ＭＴＪ素子を有する半導体装置を得ることができなかった。
【０００７】
この発明は上記問題点を解決するためになされたもので、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る請求項１記載の半導体装置の製造方法は、(a) 所定の下地層上にＭＴＪ素子を形成するステップを備え、前記ＭＴＪ素子の最上部は導電性を有するハードマスク層が形成され、(b) 前記ＭＴＪ素子を覆って層間絶縁膜を形成するステップと、(c) 前記層間絶縁膜を選択的に貫通し、前記ハードマスク層上に所定の深さの開口部を形成するステップと、(d) 前記層間絶縁膜に対して所定の除去量のＣＭＰ処理を施し、前記層間絶縁膜の形成高さを前記ＭＴＪ素子と同程度にするステップとをさらに備え、前記ＣＭＰ処理は前記所定の除去量から余分に最大オーバー除去量の除去が局所的に発生するバラツキを有し、前記ハードマスク層の膜厚は前記最大オーバー除去量より小さい値に設定され、前記ハードマスク層の膜厚と前記所定の深さとの和は前記最大オーバー除去量より大きい値に設定され、(e) 前記ＭＴＪ素子の前記ハードマスク層上に直接上部配線を形成するステップをさらに備える。
【０００９】
この発明に係る請求項２記載の半導体装置の製造方法は、(a) 所定の下地層上にＭＴＪ素子を形成するステップを備え、前記ＭＴＪ素子の最上部は導電性を有するハードマスク層が形成され、(b) 前記ＭＴＪ素子を覆って層間絶縁膜を形成するステップと、(c) 前記層間絶縁膜を選択的に貫通し、前記ハードマスク層上に所定の深さのビアホールを形成するステップと、(d) 前記ビアホール内を埋め込むとともに、前記層間絶縁膜上に導電膜を形成するステップと、(e)  前記導電膜に対して所定の除去量のＣＭＰ処理を施し、前記ビアホール内に埋め込まれた前記導電膜のみコンタクトプラグとして残存させるステップとをさらに備え、前記ＣＭＰ処理は前記所定の除去量から余分に最大オーバー除去量の除去が局所的に発生するバラツキを有し、前記ハードマスク層の膜厚は前記最大オーバー除去量より小さい値に設定され、前記ハードマスク層の膜厚と前記所定の深さとの和は前記最大オーバー除去量より大きい値に設定され、(f) 前記コンタクトプラグ上に直接上部配線を形成するステップをさらに備える。
【００１０】
この発明に係る請求項５記載の半導体装置は、所定の下地層上における所定の領域に形成される第１種のメモリトランジスタ部と第２種のメモリトランジスタ部とを備え、前記第１種メモリトランジスタ部は、所定の下地層上に形成され、最上部に導電性を有するハードマスク層を備えるＭＴＪ素子と、前記ＭＴＪ素子の前記ハードマスク層上に形成されるコンタクトプラグと、前記コンタクトプラグ上に形成される上部配線とを有し、前記第２種のメモリトランジスタ部は、前記所定の下地層上に形成され、最上部に導電性を有するハードマスク層を有するＭＴＪ素子と、前記ＭＴＪ素子の前記ハードマスク層上に形成される前記上部配線とを備える。
【発明の効果】
【００１１】
この発明における請求項１記載の半導体装置の製造方法において、ハードマスク層を最大オーバー除去量より小さく形成できるため、ハードマスク層の膜厚に起因するストレスを十分に低く抑えることにより、ＭＴＪ特性の向上を図った半導体装置を得ることができる。
【００１２】
さらに、上部配線をハードマスク層上に直接形成することにより、上部配線とＭＴＪ素子内のフリー層との距離を十分に短くすることができるため、低い書き込み電流によりＭＴＪ素子を正常動作させることができる。
【００１３】
また、ハードマスク層の膜厚と所定の深さとの和は最大オーバー除去量より大きい値に設定されるため、ステップ(d) において最大オーバー除去量で層間絶縁膜が除去された領域においても、ＭＴＪ素子のハードマスク層の一部は必ず残存するため、ＭＴＪ特性が劣化することはない。
【００１４】
この発明における請求項２記載の半導体装置の製造方法において、ハードマスク層を最大オーバー除去量より小さく形成できるため、ハードマスク層の膜厚に起因するストレスを十分に低く抑えることにより、ＭＴＪ特性の向上を図った半導体装置を得ることができる。
【００１５】
さらに、ビアホールの形成深さ（所定の深さ）を最大オーバー除去量より小さい値に設定することにより、上部配線とＭＴＪ素子内のフリー層との距離を最大でも最大オーバー除去量を超えないように設定できるため、低い書き込み電流によりＭＴＪ素子を正常動作させることができる。
【００１６】
また、ハードマスク層の膜厚とビアホールの形成深さとの和は最大オーバー除去量より大きい値に設定されるため、ステップ(e) において最大オーバー除去量で導電膜が除去された領域においても、ＭＴＪ素子のハードマスク層の一部は必ず残存するため、ＭＴＪ特性が劣化することはない。
【００１７】
この発明における請求項５記載の半導体装置は、コンタクトプラグを介して上部配線と電気的に接続を図る第１種のメモリトランジスタ部と、コンタクトプラグを介することなく上部配線と直接接続を図る第２種のメモリトランジスタ部とを混在して設けることにより、コンタクトプラグの構成材料となる導電膜に対するＣＭＰ処理によるバラツキが所定の領域に発生した場合にも、第１種及び第２種のメモリトランジスタ部におけるＭＴＪ素子は共に良好なＭＴＪ特性が発揮することができる。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
（第１の製造方法）
図１〜図５はこの発明の実施の形態１であるＭＴＪ素子を有する半導体装置の第１の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１の第１の製造方法について説明する。
【００１９】
まず、図１に示すように、通常、半導体基板上に形成され、下地となる絶縁膜１０（所定の下地層）を形成し、この絶縁膜１０上に下部電極１１を形成し、下部電極１１上に、ピン層１２、絶縁層１３及びフリー層１４からなるＭＴＪ構造７を形成し、フリー層１４上にハードマスク層１５を形成する。この際、ＭＴＪ構造７はパターニングされたハードマスク層１５をマスクとしたエッチング等により形成することができる。例えば、ピン層１２を５０ｎｍ程度の膜厚で形成し、絶縁層１３を１ｎｍ以下の膜厚で形成し、フリー層１４を５０ｎｍ程度の膜厚で形成する。これら下部電極１１、ＭＴＪ構造７及びハードマスク層１５によりＭＴＪ素子Ｍ１を構成する。
【００２０】
上述したハードマスク層１５は導電性を有する金属で形成される。ハードマスク層１５の構造は単層構造でも複合（多層）構造でも良い。この際、ハードマスク層１５の膜厚ｔ１５を層間絶縁膜１６に対するＣＭＰ処理によるバラツキ（エロージョンＥＲを含む）により生じる最大オーバー除去量ＣＸ１より小さい値（５０ｎｍ程度）に設定する。なお、本明細書において、最大オーバー除去量ＣＸ１とは、層間絶縁膜１６に対するＣＭＰ処理において予め設定された所定の除去量から余分に除去する量の最大値を意味する。
【００２１】
次に、図２に示すように、ＭＴＪ素子Ｍ１を覆って全面にＳｉＯ2等からなる層間絶縁膜１６をＣＶＤ法等により形成する。この際、ハードマスク層１５上の層間絶縁膜１６の形成高さｄ１６をハードマスク層１５の膜厚ｔ１５との関係において、｛ｄ１６＋ｔ１５＞ＣＸ１｝（第１の設定条件）を満足するように形成する。例えば、層間絶縁膜１６の形成高さｄ１６を６０ｎｍ以下で上記第１の設定条件を満足する高さに設定する。
【００２２】
そして、図３に示すように、層間絶縁膜１６を選択的に貫通させて、ハードマスク層１５上に開口部３８を形成する。この開口部３８は形成深さｄ３８は形成高さｄ１６と等しい値となる。
【００２３】
その後、図４に示すように、開口部３８がなくなるように、層間絶縁膜１６の表面から、層間絶縁膜１６に対するＣＭＰ処理を行う。
【００２４】
この際、ＣＭＰ処理によるバラツキが最大に生じ、所定の除去量からに最大オーバー除去量ＣＸ１分、余分に除去された場合、ハードマスク層１５の一部が表面から除去される可能性があるが、上記第１の設定条件は｛ｄ３８（＝ｄ１６）＋ｔ１５＞ＣＸ１｝であるため、必ず導電性の有するハードマスク層１５の一部は残存し、ＭＴＪ特性が劣化することはない。
【００２５】
その後、図５に示すように、全面に層間絶縁膜５１を形成し、既存の方法により、層間絶縁膜５１内のハードマスク層１５上に上部配線５２を選択的に形成する。
【００２６】
その結果、ハードマスク層１５を介して上部配線５２とＭＴＪ構造７との電気的接続を図ることができる。
【００２７】
このように、実施の形態１の第１の製造方法においては、上記第１の設定条件を満足する範囲において、ハードマスク層１５の膜厚を十分に薄く形成することができるため、ハードマスク層１５の形成時及び形成後の熱処理等により生じる、ハードマスク層１５の膜厚に起因するストレスを十分に低く抑えることにより、高ＭＲ比の実現及びＭＲのバラツキの低減によるＭＴＪ特性を高めることができる。
【００２８】
さらに、上部配線５２をハードマスク層１５上に直接形成することにより、上部配線５２とフリー層１４との距離を十分に短くすることができるため、磁場を所望のレベルに保ちながら書き込み電流を減らすことができ、低い書き込み電流によりＭＴＪ素子Ｍ２を正常動作させることができる。
【００２９】
その結果、実施の形態１の第１の製造方法によって、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００３０】
（第２の製造方法）
図６〜図１０はこの発明の実施の形態１であるＭＴＪ素子を有する半導体装置の第２の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１の第２の製造方法について説明する。
【００３１】
まず、図６に示すように、下地となる絶縁膜１０上に下部電極２１を形成し、下部電極２１上に、ピン層２２、絶縁層２３（２３ａ，２３ｂ）及びフリー層２４からなるＭＴＪ構造８を形成し、フリー層２４上にハードマスク層２５を形成する。これら、下部電極２１、ＭＴＪ構造８及びハードマスク層２５によりＭＴＪ素子Ｍ２を構成する。
【００３２】
なお、絶縁層２３ｂ及びフリー層２４はパターニングされたハードマスク層２５をマスクとしたエッチング等により形成することができ、下部電極２１、ピン層２２及び絶縁層２３ｂはパターニングされたレジスト（図示せず）をマスクとしたエッチング等により形成することができる。例えば、ピン層２２を５０ｎｍ程度の膜厚で形成し、絶縁層２３を１ｎｍ以下の膜厚で形成し、フリー層２４を５０ｎｍ程度の膜厚で形成する。
【００３３】
上述したハードマスク層２５は導電性を有する金属で形成される。ハードマスク層２５の構造は単層構造でも複合構造でも良い。この際、ハードマスク層２５の膜厚ｔ２５を層間絶縁膜２６に対するＣＭＰ処理による最大オーバー除去量ＣＸ１より小さい値（例えば、５０ｎｍ程度）に設定する。
【００３４】
次に、図７に示すように、ＭＴＪ素子Ｍ２を覆って全面にＳｉＯ2等からなる層間絶縁膜２６をＣＶＤ法等により形成する。この際、ハードマスク層２５上の層間絶縁膜２６の形成高さｄ２６は、ハードマスク層２５の膜厚ｔ２５との関係において、｛ｄ２６＋ｔ２５＞ＣＸ１｝（第２の設定条件）を満足するように形成する。例えば、層間絶縁膜２６の形成高さｄ２６を６０ｎｍ以下で上記第２の設定条件を満足する高さに設定する。
【００３５】
そして、図８に示すように、層間絶縁膜２６を選択的に貫通させて、ハードマスク層２５上の層間絶縁膜２６の一部に開口部３９を形成する。この開口部３９は形成深さｄ３９は形成高さｄ２６と等しい値となる。
【００３６】
その後、図９に示すように、開口部３９がなくなるように、層間絶縁膜２６の表面から、層間絶縁膜１６に対するＣＭＰ処理を行う。
【００３７】
この際、ＣＭＰ処理によるバラツキが最大に生じ、最大オーバー除去量ＣＸ分、余分に除去された場合、さらにハードマスク層２５の一部が除去されてしまう可能性があるが、ハードマスク層２５の膜厚ｔ２５を加えた上記第２の設定条件は｛ｄ３９（＝ｄ２６）＋ｔ２５＞ＣＸ１｝であるため、必ず導電性の有するハードマスク層２５の一部は残存する。
【００３８】
その後、図１０に示すように、全面に層間絶縁膜６１を形成し、既存の方法により、層間絶縁膜６１内のハードマスク層２６上に直接上部配線６２を選択的に設ける。
【００３９】
その結果、ハードマスク層２６を介して上部配線６２とＭＴＪ構造８との電気的接続を図ることができる。
【００４０】
このように、実施の形態１の第２の製造方法においては、上記第２の設定条件を満足する範囲において、ハードマスク層１５の膜厚を十分に薄く形成することができるため、第１の製造方法と同様に、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００４１】
＜実施の形態２＞
（第１の製造方法）
図１１〜図１６はこの発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第１の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態２の第１の製造方法について説明する。
【００４２】
図１１に示すように、半導体基板上に形成され下地となる絶縁膜１０（所定の下地層）を形成後、絶縁膜１０上に下部電極１１を形成し、下部電極１１上に、ピン層１２、絶縁層１３及びフリー層１４からなるＭＴＪ構造７を形成し、フリー層１４上にハードマスク層１５を形成する。この際、ＭＴＪ構造７はパターニングされたハードマスク層１５をマスクとしたエッチング等により形成することができる。例えば、ピン層１２を５０ｎｍ程度の膜厚で形成し、絶縁層１３を１ｎｍ以下の膜厚で形成し、フリー層１４を５０ｎｍ程度の膜厚で形成する。
【００４３】
上述したハードマスク層１５は導電性を有する金属で形成される。ハードマスク層１５の構造は単層構造でも複合構造でも良い。
【００４４】
次に、図１２に示すように、ＭＴＪ素子Ｍ１を覆って全面にＳｉＯ2等からなる層間絶縁膜１６を形成する。この際、ハードマスク層１５上の層間絶縁膜１６の形成高さｄ１６は、後述する導電膜に対するＣＭＰ処理によるバラツキ（エロージョンＥＲを含む）により生じする最大オーバー除去量ＣＸ２より小さい値（６０ｎｍ以下程度の膜厚）に設定される。ただし、ハードマスク層１５の膜厚ｔ１５との関係において、｛ｄ１６＋ｔ１５＞ＣＸ２｝（第３の設定条件）を満足するように形成する。なお、最大オーバー除去量ＣＸ２とは、導電膜５３に対するＣＭＰ処理のバラツキによって生じる、予め設定された所定の除去量から余分に除去される量の最大値を意味する。
【００４５】
そして、図１３に示すように、層間絶縁膜１６を選択的に貫通させ、ハードマスク層１５上の層間絶縁膜１６の一部にビアホール１７を形成する。なお、本明細書中で用いる用語「ビアホール」は内部にコンタクトプラグとなる導電材料を埋め込むために形成される穴を意味する。このビアホール１７の形成深さｄ１７は形成高さｄ１６と等しい値となる。
【００４６】
次に、図１４に示すように、スパッタ法等を用いて、ビアホール１７内を埋め込みながら、層間絶縁膜１６上に導電膜５３を堆積する。なお、ビアホール１７内において導電膜５３の表面にバリアメタル層を形成しても良い。
【００４７】
その後、図１５に示すように、ビアホール１７以外の層間絶縁膜１６の表面が露出するように、導電膜５３の表面からＣＭＰ処理を行って導電膜５３を選択的に除去することにより、ビアホール１７に埋め込まれた導電膜５３からなるコンタクトプラグ５４を得る。
【００４８】
この際、ビアホール１７の形成深さｄ１７とＣＭＰ処理による最大オーバー除去量ＣＸ２との関係は｛ｄ１７（＝ｄ１６）＜ＣＸ２｝であるため、導電膜５３に対するＣＭＰ処理のバラツキにより最大オーバー除去量ＣＸ２が生じた場合、ビアホール１７内の導電膜５３も全て除去されてしまうが、ハードマスク層１５の膜厚ｔ１５を加えた第３の設定条件は｛ｄ１７（＝ｄ１６）＋ｔ１５＞ＣＸ２｝であるため、必ず導電性の有するハードマスク層１５の一部は残存する。
【００４９】
その後、図１６に示すように、全面に層間絶縁膜５６を形成し、既存の方法により、層間絶縁膜５６内のコンタクトプラグ５４上に上部配線５５を選択的に設ける。
【００５０】
その結果、コンタクトプラグ５４及びハードマスク層１５を介して上部配線５５とＭＴＪ構造７との電気的接続を図ることができる。
【００５１】
なお、図１５で示す工程で、ビアホール１７内の導電膜５３も全て除去されてしまった場合は、図１６で示す工程後、実施の形態１の第１の製造方法で得られた構造（図５参照）のように、コンタクトプラグを有することなく、ハードマスク層１５のみを介して上部配線とＭＴＪ構造７との電気的接続を図った構造を得ることができる。
【００５２】
このように、実施の形態２の第１の製造方法においては、上記第３の設定条件を満足する範囲において、ハードマスク層１５の膜厚を十分に薄く形成することができるため、ハードマスク層１５の形成時及びその後の熱処理時等に生じするハードマスク層１５によるストレスを十分に低く抑えることにより、高ＭＲ比の実現及びＭＲのバラツキの低減によるＭＴＪ特性を高めることができる。
【００５３】
さらに、ビアホール１７の形成深さｄ１７を最大オーバー除去量ＣＸ２より小さい値に設定することにより、上部配線５５とフリー層１４との距離を最大でも最大オーバー除去量ＣＸ２を超えないように設定できるため、低い書き込み電流によりＭＴＪ素子Ｍ１を正常動作させることができる。
【００５４】
その結果、実施の形態２の第１の製造方法によって、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００５５】
（第２の製造方法）
図１７〜図２０はこの発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第２の製造方法の一部を示す断面図である。以下、これらの図を参照して、実施の形態２の第２の製造方法について説明する。
【００５６】
まず、図１７に示すように、実施の形態１の第２の製造方法と同様、下地となる絶縁膜１０上に下部電極２１を形成し、下部電極２１上に、ピン層２２、絶縁層２３（２３ａ，２３ｂ）及びフリー層２４からなるＭＴＪ構造８を形成し、フリー層２４上にハードマスク層２５を形成する。
【００５７】
次に、実施の形態２の第１の製造方法の層間絶縁膜１６の形成工程（図１２参照）と同様にＳｉＯ2等からなる層間絶縁膜２６を形成し、図１８に示すように、層間絶縁膜２６を選択的に貫通させて、ハードマスク層２５上の層間絶縁膜２６の一部にビアホール２７を形成する。このビアホール２７は形成深さｄ２７は層間絶縁膜２６の形成高さｄ２６と等しい値となる。
【００５８】
次に、実施の形態２の第１の製造方法の導電膜５３の形成工程（図１４参照）と同様に、ビアホール２７内を埋め込みながら全面に導電膜を堆積した後、図１９に示すように、導電膜の表面から導電膜に対するＣＭＰ処理を行って導電膜を選択的に除去することにより、ビアホール２７に埋め込まれた導電膜からなるコンタクトプラグ６４を得る。
【００５９】
この際、第１の製造方法と同様、ビアホール２７の形成深さｄ２７と導電膜に対するＣＭＰ処理による最大オーバー除去量ＣＸ２との関係は｛ｄ２７（＝ｄ２６）＜ＣＸ２｝であるため、ＣＭＰ処理のバラツキにより最大オーバー除去量ＣＸ２が生じた場合、ビアホール２７内の導電膜も全て除去されてしまうが、ハードマスク層２５の膜厚ｔ１５を加えた第４の設定条件は｛ｄ２７（＝ｄ２６）＋ｔ２５＞ＣＸ２｝であるため、必ず導電性の有するハードマスク層２５の一部は残存する。
【００６０】
その後、図２０に示すように、全面に層間絶縁膜６６を形成し、既存の方法により、層間絶縁膜６６内のコンタクトプラグ６４上に上部配線６５を選択的に設ける。
【００６１】
その結果、コンタクトプラグ６４及びハードマスク層２５を介して上部配線６５とＭＴＪ構造８との電気的接続を図ることができる。
【００６２】
なお、図１９で示す工程で、ビアホール２７内の導電膜も全て除去されてしまった場合は、図２０で示す工程後、実施の形態１の第２の製造方法で示した図１０で示す構造のように、コンタクトプラグを有することなく、ハードマスク層２５のみを介して上部配線とＭＴＪ構造８との電気的接続を図った構造を得ることができる。
【００６３】
このように、実施の形態２の第２の製造方法においては、上記第４の設定条件を満足する範囲において、ハードマスク層１５の膜厚を十分に薄く、かつビアホール１７の形成深さｄ１７を十分に短く形成することができるため、実施の形態２の第１の製造方法と同様に、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００６４】
（第３の製造方法）
図２１はこの発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第３の製造方法の一部を示す断面図である。同図で示す工程は、図１３で示すビアホール１７を設ける工程に相当する。
【００６５】
図２１に示すように、ビアホール１８の開口形状はハードマスク層１５の表面が全面的に露出するように、ビアホール１７より広く形成される。なお、この点を除き、他の特徴は実施の形態２の第１の製造方法と同様であるため説明は省略する。
【００６６】
このように、実施の形態２の第３の製造方法においては、上記第３の設定条件を満足する範囲において、ハードマスク層１５の膜厚を十分に薄く、かつビアホール１８の形成深さを十分に短く形成することができるため、実施の形態２の第１の製造方法と同様に、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００６７】
（第４の製造方法）
図２２はこの発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第４の製造方法の一部を示す断面図である。同図で示す工程は、図１８で示すビアホール２７を設ける工程に相当する。
【００６８】
図２２に示すように、ビアホール２８の開口形状はハードマスク層２５の表面が全面的に露出するように、ビアホール２７より広く形成される。なお、この点を除き、他の特徴は実施の形態２の第２の製造方法と同様であるため説明は省略する。
【００６９】
このように、実施の形態２の第４の製造方法においては、上記第４の設定条件を満足する範囲において、ハードマスク層２５の膜厚を十分に薄く、かつビアホール２８の形成深さを十分に短く形成することができるため、実施の形態２の第２の製造方法と同様に、ＭＴＪ特性が高く、かつ、低消費電力化を図った半導体装置を得ることができる効果を奏する。
【００７０】
＜実施の形態３＞
（第１の製造方法）
図２３はこの発明の実施の形態３であるＭＴＪ素子を有する半導体装置の第１の製造方法の一部を示す断面図である。同図で示す工程は、実施の形態１の第１の製造方法における図１で示す工程に相当する。
【００７１】
同図に示すように、図１のハードマスク層１５に相当するハードマスク層１５Ａを高融点金属（Ｔａ（タンタル），Ｔｉ（チタン），Ｗ（タングステン）等）あるいは高融点金属を含む化合物（ＴｉＮ等）の単層構造で形成している。これら下部電極１１、ＭＴＪ構造７及びハードマスク層１５ＡによりＭＴＪ素子Ｍ３を構成する。
【００７２】
そして、ハードマスク層１５Ａの膜厚は、実施の形態１の第１の製造方法におけるハードマスク層１５の膜厚ｔ１５と同様な条件（上記第１の設定条件を含む）を満足するように設定される。なお、上述した点を除き、他の特徴は実施の形態１の第１の製造方法と同様であるため説明は省略する。
【００７３】
したがって、実施の形態３の第１の製造方法は実施の形態１の第１の製造方法と同様な効果を奏する。加えて、ハードマスク層１５Ａを単層構造で形成することにより、製造コストの低減化を図ることができる。
【００７４】
（第２の製造方法）
図２４はこの発明の実施の形態３であるＭＴＪ素子を有する半導体装置の第２の製造方法の一部を示す断面図である。同図で示す工程は、実施の形態２の第１の製造方法における図１３で示す工程に相当する。
【００７５】
同図に示すように、図１３等のハードマスク層１５に相当するハードマスク層１５Ａを高融点金属（Ｔａ（タンタル），Ｔｉ（チタン），Ｗ（タングステン）等）あるいは高融点金属を含む化合物（ＴｉＮ等）の単層構造で形成している。
【００７６】
そして、ハードマスク層１５Ａの膜厚は、実施の形態２の第１の製造方法におけるハードマスク層１５の膜厚ｔ１５と同様な条件（上記第３の設定条件を含む）を満足するように設定される。なお、上述した点を除き、他の特徴は実施の形態２の第１の製造方法と同様であるため説明は省略する。
【００７７】
したがって、実施の形態３の第２の製造方法は実施の形態２の第１の製造方法と同様な効果を奏する。加えて、ハードマスク層１５Ａを単層構造で形成することにより、製造コストの低減化を図ることができる。
【００７８】
（その他の製造方法）
図２１で示した実施の形態２の第３の製造方法のハードマスク層１５の代わりに上記ハードマスク層１５Ａを設けてもよく、図６〜図１０で示した実施の形態１の第２の製造方法、図１７〜図２０及び図２２で示した実施の形態２の第２及び第４の製造方法のハードマスク層２５の代わりに上記ハードマスク層１５Ａ相当のハードマスクを設ける製造方法も勿論考えられる。
【００７９】
＜実施の形態４＞
（第１の製造方法）
図２５はこの発明の実施の形態４であるＭＴＪ素子を有する半導体装置の第１の製造方法の一部を示す断面図である。同図で示す工程は、実施の形態１の第１の製造方法における図１で示す工程に相当する。
【００８０】
同図に示すように、図１のハードマスク層１５に相当する積層ハードマスク層１９を高融点金属（Ｔａ（タンタル），Ｔｉ（チタン），Ｗ（タングステン）等）及び高融点金属を含む化合物（ＴｉＮ等）の複合構造で形成している。
【００８１】
すなわち、積層ハードマスク層１９はハードマスク層１９ａ〜１９ｃの多層構造で形成される。例えば、フリー層１４上にＴａを構成材料とするハードマスク層１９ａを形成し、積層ハードマスク層１９上にＲｕ（ルビジウム）を構成材料とするハードマスク層１９ｂを形成し、ハードマスク層１９ｂ上にＲｕＯを構成材料とするハードマスク層１９ｃを形成することにより、積層ハードマスク層１９を得ている。
【００８２】
なお、積層ハードマスク層１９の各層１９ａ〜１９ｃの膜厚は、例えば、ハードマスク層１９ａは３０ｎｍ以下の膜厚で形成され、ハードマスク層１９ｂは２５ｎｍ以下の膜厚で形成され、ハードマスク層１９ｃは５ｎｍ以下の膜厚で形成される。これら下部電極１１、ＭＴＪ構造７及び積層ハードマスク層１９によりＭＴＪ素子Ｍ４を構成している。
【００８３】
積層ハードマスク層１９の膜厚は、実施の形態１の第１の製造方法におけるハードマスク層１５の膜厚ｔ１５と同様な条件を満足するように設定される。なお、上述した点を除き、他の特徴は実施の形態１の第１の製造方法と同様であるため説明は省略する。
【００８４】
したがって、実施の形態４の第１の製造方法は実施の形態１の第１の製造方法と同様な効果を奏する。加えて、複合構造の積層ハードマスク層１９を形成することにより、ストレスの相殺作用（例：引っ張り応力のある材料からなる層と圧縮応力のある材料からなる層との複合による相殺作用）を発揮させることができ、その結果、ＭＴＪ構造７にかかる積層ハードマスク層１９によるストレスを低減化を図ることができる。
【００８５】
（第２の製造方法）
図２６はこの発明の実施の形態４であるＭＴＪ素子を有する半導体装置の第２の製造方法の一部を示す断面図である。同図で示す工程は、実施の形態２の第１の製造方法における図１３で示す工程に相当する。
【００８６】
同図に示すように、図１３のハードマスク層１５に相当する積層ハードマスク層１９を、実施の形態４の第１の製造方法と同様、高融点金属（Ｔａ（タンタル），Ｔｉ（チタン），Ｗ（タングステン）等）及び高融点金属を含む化合物（ＴｉＮ等）の複合膜で形成している。
【００８７】
積層ハードマスク層１９の膜厚は、実施の形態２の第１の製造方法におけるハードマスク層１５の膜厚ｔ１５と同様な条件を満足するように設定される。なお、上述した点を除き、他の特徴は実施の形態２の第１の製造方法と同様であるため説明は省略する。
【００８８】
したがって、実施の形態４の第２の製造方法は実施の形態２の第１の製造方法と同様な効果を奏する。加えて、積層ハードマスク層１９を形成することにより、実施の形態４の第２の製造方法と同様、ＭＴＪ構造７にかかる積層ハードマスク層１９によるメカニカルストレスを低減化を図ることができる。
【００８９】
（その他の製造方法）
図２１で示した実施の形態２の第３の製造方法のハードマスク層１５の代わりに上記積層ハードマスク層１９を設けてもよく、図６〜図１０で示した実施の形態１の第２の製造方法、図１７〜図２０及び図２２で示した実施の形態２の第２及び第４の製造方法のハードマスク層２５の代わりに上記積層ハードマスク層１９相当のハードマスクを設ける製造方法も勿論考えられる。
【００９０】
＜実施の形態５＞
図２７〜図３２はこの発明に実施の形態５であるＭＴＪ素子を有する半導体装置を示す図面であり、図２７はウェハ全体の平面構造を示す説明図、図２８は図２７を局所的に拡大して示す説明図、図２９及び図３０はサブメモリセルアレイ領域の断面構造を模式的に示す説明図、図３１は第１種のメモリトランジスタ部の断面構造を示す断面図、図３２は第２種のメモリトランジスタ部を示す断面図である。
【００９１】
図２７に示すようにウェハ１内に複数のチップ２が設けられる。チップ２には少なくとも一つの半導体集積回路が形成される。図２８に示すように、図２７の拡大エリア４１の各チップ２は複数（図２８で４個）のサブメモリセルアレイ領域３を有し、複数のサブメモリセルアレイ領域３によって１単位のメモリセルアレイを構成する。すなわち、図２８の例では半導体集積回路がメモリ回路である例を示している。
【００９２】
図２９及び図３０は、図２８の一つのサブメモリセルアレイ領域３を括る拡大エリア４２におけるＡ−Ａ断面を模式的に示す説明図である。これらの図に示すように、１単位のメモリトランジスタユニット３１の形成高さにおいて、図２９で示す例ではメモリセル周辺領域４３の方がメモリセル中央領域４４より高くなっており、図３０で示す例ではメモリセル中央領域３４の方がメモリセル周辺領域３３より高くなっている。このように、サブメモリセルアレイ領域３内においてメモリトランジスタユニット３１の形成高さに高低差が生じている。
【００９３】
チップ２内のサブメモリセルアレイ領域３において、メモリトランジスタユニット３１の形成高さに高低差が生じる原因は、すなわち、ＣＭＰ処理にバラツキが生じる原因は、例えば、エロージョン（パターンが密な部分が疎な部分より余分に除去されてしまうことにより生じる現象）が考えられる。
【００９４】
メモリトランジスタユニット３１の形成高さが最も高い領域（図２９のメモリセル周辺領域４３、図３０のメモリセル中央領域３４）は、コンタクトプラグ５４形成材料の導電膜５３に対するＣＭＰ処理によって、導電膜５３が所定の除去量で除去された領域であり、メモリトランジスタユニット３１の形成高さが最も低い領域（図２９おメモリセル中央領域４４、図１３のメモリセル周辺領域３３）は所定の除去量に加え、さらに最大オーバー除去量ＣＸ３で除去されて、ハードマスク層１５上の導電膜５３が全て除去された領域を意味する。
【００９５】
実施の形態５の半導体装置は、メモリトランジスタユニット３１にチップ２単位（サブメモリセルアレイ領域３単位）で生じる、導電膜５３に対するＣＭＰ処理時に生じるバラツキを考慮して、サブメモリセルアレイ領域３に対し実施の形態２の第１の製造方法でＭＴＪ素子を製造することにより得られる。
【００９６】
実施の形態２の第１の製造方法で製造した場合、メモリトランジスタユニット３１の形成高さが比較的高い領域（ビアホール１７の形成深さｄ１７よりＣＭＰオーバー除去量（所定の除去量より余分に除去される量）が小さい領域（図２９のメモリセル周辺領域４３，図３０のメモリセル中央領域３４を含む））において、図１５で示す工程処理後は、図３１に示すように、ビアホール１７内に埋め込まれたコンタクトプラグ５４を介して上部配線５５と電気的に接続（図１６に示すような電気的接続）されるＭＴＪ素子ＭＡ１，ＭＡ２等からなる第１種メモリトランジスタ部が形成される。
【００９７】
一方、メモリトランジスタユニット３１の形成高さが比較的低い領域（ビアホール１７の形成深さｄ１７よりＣＭＰオーバー除去量が大きい領域（図２９のメモリセル中央領域４４，図３０のメモリセル周辺領域３３を含む））では、ビアホール１７に埋め込まれた導電膜は全て除去され、図３２に示すように、ハードマスク層１５の表面が完全に露出し、コンタクトプラグを介することなく上部配線５５と直接電気的に接続（図５示すような電気的接続）可能なＭＴＪ素子ＭＢ１，ＭＢ２等からなる第２種メモリトランジスタ部が形成される。
【００９８】
このように、実施の形態５の半導体装置は、同一チップ２（サブメモリセルアレイ領域３）内において、コンタクトプラグ５４を介して上部配線５５と電気的に接続を図るＭＴＪ素子ＭＡ１等の第１種のメモリトランジスタと、コンタクトプラグを介することなく上部配線５５と直接接続を図るＭＴＪ素子ＭＢ１等の第２種のメモリトランジスタとを混在して設けている。なお、実施の形態５の半導体装置は、実施の形態２の製造方法により製造され上記第３の設定条件を満足しているため、第２種のメモリトランジスタのハードマスク層１５の一部は必ず残存しＭＴＪ特性が劣化することはない。
【００９９】
したがって、実施の形態５の半導体装置は、コンタクトプラグ形成用の導電膜に対するＣＭＰ処理のバラツキが、チップ内に形成される半導体集積回路単位に生じても、歩留まりが良いという効果を奏する。
【０１００】
＜実施の形態６＞
図３３及び図３４はこの発明に実施の形態６であるＭＴＪ素子を有する半導体装置のウェハ断面構造を模式的に示す説明図である。なお、図３３及び図３４は図２７及び図２８で示したウェハ１におけるＡ−Ａ断面（図２８参照）に相当する。
【０１０１】
これらの図に示すように、ウェハ１において、図３３で示す例ではチップ中央領域４６の方がチップ周辺領域４５より高くなっており、図３４で示す例ではチップ周辺領域４７の方がチップ中央領域４８より高くなっている。このように、ウェハ１内において、メモリトランジスタユニット３１の形成高さに高低差が生じている。
【０１０２】
ウェハ１において、メモリトランジスタユニット３１の形成高さに高低差が生じる原因は、例えば、ＣＭＰ処理時におけるウェハ１にかかる圧力の偏り等が考えられる。
【０１０３】
実施の形態６の半導体装置は、実施の形態５と同様、メモリトランジスタユニット３１に生じるウェハ１単位の上記高低差を考慮して、ウェハ１に対し実施の形態２の第１の製造方法でＭＴＪ素子を製造することにより得られる。
【０１０４】
実施の形態２の第１の製造方法を実施した場合、実施の形態５と同様、メモリトランジスタユニット３１の形成高さが比較的高い領域（図３３のチップ中央領域４６，図３４のチップ周辺領域４７を含む））において、図１５で示す工程処理後は、図３１に示すように、コンタクトプラグ５４を介して上部配線５５と電気的に接続されるＭＴＪ素子ＭＡ１，ＭＡ２等からなる第１種のメモリトランジスタ部が形成される。
【０１０５】
一方、メモリトランジスタユニット３１の形成高さが比較的低い領域（図３３のチップ周辺領域４５，図３４のチップ中央領域４８を含む）において、図３２に示すように、コンタクトプラグを介することなく上部配線５５と直接電気的に接続可能なＭＴＪ素子ＭＢ１，ＭＢ２等からなる第２種のメモリトランジスタ部が形成される。
【０１０６】
このように、実施の形態６の半導体装置は、ウェハ１内において、コンタクトプラグ５４を介して上部配線５５と電気的に接続を図るＭＴＪ素子ＭＡ１等の第１種のメモリトランジスタ部と、コンタクトプラグを介することなく上部配線５５と直接接続を図るＭＴＪ素子ＭＢ１等の第２種のメモリトランジスタ部とを混在して設けている。なお、実施の形態６の半導体装置は、実施の形態２の製造方法により製造されており上記第３の設定条件を満足しているため、第２種のメモリトランジスタのハードマスク層１５は必ず残存しＭＴＪ特性が劣化することはない。
【０１０７】
したがって、実施の形態６の半導体装置は、ＣＭＰ処理のバラツキがウェハ単位に生じても、歩留まりが良いという効果を奏する。
【図面の簡単な説明】
【０１０８】
【図１】この発明の実施の形態１であるＭＴＪ素子を有する半導体装置の第１の製造方法を示す断面図である。
【図２】実施の形態１の第１の製造方法を示す断面図である。
【図３】実施の形態１の第１の製造方法を示す断面図である。
【図４】実施の形態１の第１の製造方法を示す断面図である。
【図５】実施の形態１の第１の製造方法を示す断面図である。
【図６】この発明の実施の形態１であるＭＴＪ素子を有する半導体装置の第２の製造方法を示す断面図である。
【図７】実施の形態１の第２の製造方法を示す断面図である。
【図８】実施の形態１の第２の製造方法を示す断面図である。
【図９】実施の形態１の第２の製造方法を示す断面図である。
【図１０】実施の形態１の第２の製造方法を示す断面図である。
【図１１】この発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第１の製造方法を示す断面図である。
【図１２】実施の形態２の第１の製造方法を示す断面図である。
【図１３】実施の形態２の第１の製造方法を示す断面図である。
【図１４】実施の形態２の第１の製造方法を示す断面図である。
【図１５】実施の形態２の第１の製造方法を示す断面図である。
【図１６】実施の形態２の第１の製造方法を示す断面図である。
【図１７】この発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第１の製造方法を示す断面図である。
【図１８】実施の形態２の第１の製造方法を示す断面図である。
【図１９】実施の形態２の第１の製造方法を示す断面図である。
【図２０】実施の形態２の第１の製造方法を示す断面図である。
【図２１】この発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第３の製造方法の一部を示す断面図である。
【図２２】この発明の実施の形態２であるＭＴＪ素子を有する半導体装置の第４の製造方法の一部を示す断面図である。
【図２３】この発明の実施の形態３であるＭＴＪ素子を有する半導体装置の第１の製造方法の一部を示す断面図である。
【図２４】この発明の実施の形態３であるＭＴＪ素子を有する半導体装置の第２の製造方法の一部を示す断面図である。
【図２５】この発明の実施の形態４であるＭＴＪ素子を有する半導体装置の第１の製造方法の一部を示す断面図である。
【図２６】この発明の実施の形態４であるＭＴＪ素子を有する半導体装置の第２の製造方法の一部を示す断面図である。
【図２７】ウェハ全体の平面構造を示す説明図である。
【図２８】図２７を局所的に拡大して示す説明図である。
【図２９】この発明の実施の形態５である半導体装置におけるサブメモリセルアレイ領域の断面構造を模式的に示す説明図である。
【図３０】この発明の実施の形態５である半導体装置におけるサブメモリセルアレイ領域の断面構造を模式的に示す説明図である。
【図３１】第１種のメモリトランジスタの断面構造を示す断面図である。
【図３２】第２種のメモリトランジスタの断面構造を示す断面図である。
【図３３】この発明の実施の形態６である半導体装置におけるウェハの断面構造を模式的に示す説明図である。
【図３４】この発明の実施の形態６である半導体装置におけるウェハの断面構造を模式的に示す説明図である。
【符号の説明】
【０１０９】
７，８  ＭＴＪ構造、１１，２１  下部電極、１２，２２  ピン層、１３，２３  絶縁層、１４，２４  フリー層、１５，１５Ａ，２５，２５Ａ  ハードマスク層、１６，２６，５１，５６，６１，６６  層間絶縁膜、１７，１８，２７，２８  ビアホール、１９  積層ハードマスク層、３８，３９  開口部、５４，６４  コンタクトプラグ、Ｍ１〜Ｍ４  ＭＴＪ素子。
【図１】
2006120742.tif 000003
【図２】
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【図３】
2006120742.tif 000005
【図４】
2006120742.tif 000006
【図５】
2006120742.tif 000007
【図６】
2006120742.tif 000008
【図７】
2006120742.tif 000009
【図８】
2006120742.tif 000010
【図９】
2006120742.tif 000011
【図１０】
2006120742.tif 000012
【図１１】
2006120742.tif 000013
【図１２】
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【図１３】
2006120742.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2006120742.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
2006120742.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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