(57)【要約】【課題】  従来の読み出し専用半導体メモリにおけるセンスアンプ回路では、“Ｌｏ”データの読み出し時間が長いという問題と、“Ｈｉ”データの読み出し時に動作電流が大きくなるという問題とがあった。【解決手段】  メモリセルＭＣと、メモリセルに記憶されたデータを読み出すセンスアンプ回路１１とを備え、該センスアンプ回路が、電源電圧Ｖｄｄが一端に供給された負荷抵抗Ｒ１と、データ読み出し制御信号に基づいて導通するスイッチング素子ＭＮ２と、前記負荷抵抗の他端とスイッチング素子との間のノードＮ３を、プリチャージ制御信号に基づいてデータ読み出し前に電源電圧に充電するスイッチング素子ＭＰ１とを備える読み出し専用半導体メモリであって、前記メモリセルと負荷抵抗との間の電流パスにおいて、前記スイッチング素子とメモリセルとの間のノードＮ５をプルアップするプルアップ回路１５を、該スイッチング素子と並列に設けた。【選択図】  図１
2006260697.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、メモリセルに記憶されたデータを読み出すためのセンスアンプ回路とを備え、
該センスアンプ回路が、
電源電圧が一端に供給された負荷手段と、
メモリセルと前記負荷手段の間の電流パスに挿入され、データ読み出し制御信号に基づいて導通するスイッチング手段と、
前記負荷手段の他端とスイッチング手段との間のノードを、プリチャージ制御信号に基づいてデータ読み出し前に電源電圧に充電するプリチャージ手段とを備える読み出し専用半導体メモリであって、
前記メモリセルと負荷手段との間の電流パスにおいて、前記スイッチング手段とメモリセルとの間のノードをプルアップする手段を、該スイッチング手段と並列に設けたことを特徴とする読み出し専用半導体メモリ。
【請求項２】
前記スイッチング手段の駆動電圧を発生する回路は、“Ｌｏ”データ読み出し時に、前記プルアップ手段によりプルアップされた、前記スイッチング手段とメモリセルとの間のノードの電圧と同等の電圧を、該スイッチング手段に対する駆動電圧として付与することを特徴とする請求項１に記載の読み出し専用半導体メモリ。
【請求項３】
前記プルアップ手段は、前記負荷手段の他端とスイッチング手段との間のノードの電圧が、スイッチング手段とメモリセルとの間のノードの電圧よりも一定電圧以上高い場合に導通して、スイッチング手段とメモリセルとの間のノードをプルアップすることを特徴とする請求項１に記載の読み出し専用半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し時間の短縮化および消費電流の低減を図った読み出し専用半導体メモリに関する。
【背景技術】
【０００２】
従来の読み出し専用の半導体メモリは、例えば、特許文献１に記載されるように構成されている。
つまり、図５に示す読み出し専用の半導体メモリは、データを記憶する複数のメモリセルＭＣ１・ＭＣ２・・・と、該メモリセルＭＣ１・ＭＣ２・・・に記憶されたデータを読み出すためのセンスアンプ回路１１とを備えている。
センスアンプ回路１１におけるノードＮ１は、プリチャージ動作とデータ読み出し動作を切り換える制御信号入力であり、入力された制御信号はインバータＩＮＶ１によって反転され、Ｐチャネル型ＭＯＳＦＥＴで構成されるプリチャージ用スイッチング素子ＭＰ１のゲートに入力される。このプリチャージ用スイッチング素子ＭＰ１は、ノードＮ３の電圧を電源電圧Ｖｄｄに充電するプリチャージ手段となっている。
このノードＮ３と電源Ｖｄｄの間には、Ｐチャネル型ＭＯＳＦＥＴにて構成される負荷手段ＭＰ２が接続されている。
【０００３】
一方、制御信号は、Ｐチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＰ３とＮチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＮ１とで構成されるインバータＩＮＶ２により反転されて読み出し制御信号となり、Ｎチャネル型ＭＯＳＦＥＴにて構成されるスイッチング素子ＭＮ２のゲートに供給される。このスイッチング素子ＭＮ２は、不揮発性のメモリセルＭＣ１〜ＭＣｎと前記負荷手段ＭＰ２との間の電流パスに挿入されている。
【０００４】
メモリセルＭＣ１〜ＭＣｎは、それぞれワード線ＷＬ１〜ＷＬｎによって制御されており、ハイレベル（“Ｈｉ”レベル）とローレベル（“Ｌｏ”レベル）の２値データを記憶保持する。メモリセルＭＣ１〜ＭＣｎに“Ｈｉ”レベルのデータが書き込まれたときには、しきい値電圧が下がり、“Ｌｏ”レベルのデータが書き込まれた場合に比べて、多くのセル電流が流れる。
そして、ノードＮ３の電圧を増幅するインバータＩＮＶ３が設けられており、メモリセルＭＣ１〜ＭＣｎのデータが、この出力インバータＩＮＶ３から読み出されることとなっている。
【０００５】
このように構成されるセンスアンプ回路１１は、次のように動作する。
まず、制御信号が“Ｈｉ”レベルのとき、ノードＮ２に出力されるプリチャージ制御信号は“Ｌｏ”レベルとなり、プリチャージ用スイッチング素子ＭＰ１がオンするとともに、スイッチング素子ＭＮ２がオフし、ノードＮ３がプリチャージされる。
この後、制御信号が“Ｌｏ”レベルとなると、ノードＮ２が“Ｈｉ”レベルとなってプリチャージ用スイッチング素子ＭＰ１がオフするとともに、スイッチング素子ＭＮ２がオンして、読み出し動作を行う。
いま、ワード線ＷＬ１が“Ｈｉ”レベルになりメモリセルＭＣ１が選択されたとする。
【０００６】
メモリセルＭＣ１に“Ｈｉ”データが記憶されていた場合には、セル電流はより多く流れるため、負荷手段ＭＰ２とメモリセルＭＣ１との抵抗比で定まる、ノードＮ３における電圧は低くなり、インバータＩＮＶ３からのデータ出力は“Ｈｉ”レベルとなる。
一方、メモリセルＭＣ１に“Ｌｏ”データが記憶されていた場合には、セル電流は少なくなるため、反対にノードＮ３における電圧は高くなり、出力インバータＩＮＶ３からのデータ出力は“Ｌｏ”レベルとなる。
【０００７】
なお、Ｎチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＮ３は、“Ｌｏ”データ読み出し時におけるノードＮ３の電圧の上昇を高速化させる働きをしている。すなわち、この時にはノードＮ３の電圧が上昇していくが、ノードＮ５の電圧も高くなっていく。
そして、ノードＮ５の電圧がスイッチング素子ＭＮ３のしきい値電圧より高くなると、このスイッチング素子ＭＮ３がオンする。
すると、ノードＮ４の電圧が低くなって、スイッチング素子ＭＮ２がオフすることにより、ノードＮ３からノードＮ５へ至る電流パスが遮断され、ノードＮ３の電圧の上昇が高速化されることとなる。
【特許文献１】特許第３５６１６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、前述した従来のセンスアンプ回路において、“Ｌｏ”データの読み出し時間が長いという問題と、“Ｈｉ”データの読み出し時に動作電流が大きくなるという問題との２つの問題点を解決することを目的としている。
以下に、これらの問題点を詳しく説明する。
【０００９】
（１）“Ｌｏ”データの読み出し時間が長いという問題
図６に示すように、従来のセンスアンプ回路１１では、読み出し動作の開始時において、スイッチング素子ＭＮ２がオンした時点で、ノードＮ３の電圧がノードＮ５の電圧０Ｖ（Ｖｓｓ）に一旦振られることとなる。
これは、プリチャージ期間にメモリセルと基板との間で生じる接合リーク電流によりノードＮ５が０Ｖ（Ｖｓｓ）にディスチャージされるためである。従って、その後ノードＮ３が定常値に戻るまで時間がかかり、データ読み出し動作が遅くなってしまう。
【００１０】
ここで、定常値とは、スイッチング素子ＭＮ２のオン抵抗が小さく設計されていれば、負荷手段ＭＰ２のサイズ（チャネル幅／チャネル長）とメモリセル電流で決定されるノードＮ３の電圧である。
なお、ノードＮ５には複数のメモリセルＭＣ１〜ＭＣｎが接続されているため、ノードＮ５が有する寄生容量はノードＮ３の有する寄生容量に比べて非常に大きい。このため、読み出し動作の開始時にスイッチング素子ＭＮ２がオンすると、ノードＮ３の電圧が０Ｖ（Ｖｓｓ）へ大きく振られることになる。
【００１１】
（２）“Ｈｉ”データ読み出し時に動作電流が大きくなるという問題
この問題が生じる原因は、まず、読み出し動作期間にメモリセルに電流が常に流れることである。また、ノードＮ３も電源電圧Ｖｄｄと接地電圧Ｖｓｓとの中間電圧となるため、出力インバータＩＮＶ３の貫通電流が大きくなっていることである。
また、ノードＮ５も電源電圧Ｖｄｄと接地電圧Ｖｓｓとの中間電圧となるため、スイッチング素子ＭＰ３とスイッチング素子ＭＮ３との間で貫通電流が流れる。
【００１２】
なお、これらの対策として、負荷手段ＭＰ２の負荷抵抗値を高くして、ノードＮ３及びノードＮ５の電圧を中間電圧からより低くすることが考えられる。
しかし、負荷手段ＭＰ２の負荷抵抗値を高くすると、メモリセルＭＣ１に“Ｌｏ”データが記憶されている場合に、データの読み出し動作が遅くなってしまうという欠点がある。
【課題を解決するための手段】
【００１３】
上記課題を解決する読み出し専用半導体メモリは、以下の特徴を有する。
即ち、請求項１記載の如く、データを記憶するメモリセルと、メモリセルに記憶されたデータを読み出すためのセンスアンプ回路とを備え、該センスアンプ回路が、電源電圧が一端に供給された負荷手段と、メモリセルと前記負荷手段の間の電流パスに挿入され、データ読み出し制御信号に基づいて導通するスイッチング手段と、前記負荷手段の他端とスイッチング手段との間のノードを、プリチャージ制御信号に基づいてデータ読み出し前に電源電圧に充電するプリチャージ手段とを備える読み出し専用半導体メモリであって、前記メモリセルと負荷手段との間の電流パスにおいて、前記スイッチング手段とメモリセルとの間のノードをプルアップする手段を、該スイッチング手段と並列に設けた。
これにより、負荷手段とスイッチング手段との間のノードを電源電圧に保持することができ、メモリセルのデータ“Ｌｏ”の読み出しを高速で行うことが可能となる。
【００１４】
また、請求項２記載の如く、前記スイッチング手段の駆動電圧を発生する回路は、“Ｌｏ”データ読み出し時に、前記プルアップ手段によりプルアップされた、前記スイッチング手段とメモリセルとの間のノードの電圧と同等の電圧を、該スイッチング手段に対する駆動電圧として付与する。
これにより、Ｎチャネル型ＭＯＳＦＥＴで構成されるスイッチング手段のゲート電圧とソース電圧とが同等の電圧になって、該スイッチング手段がオフするため、負荷手段とスイッチング手段との間のノードを電源電圧に保持することができる。
従って、メモリセルのデータ“Ｌｏ”の読み出しを高速で行うことが可能となる。
【００１５】
また、請求項３記載の如く、前記プルアップ手段は、前記負荷手段の他端とスイッチング手段との間のノードの電圧が、スイッチング手段とメモリセルとの間のノードの電圧よりも一定電圧以上高い場合に導通して、スイッチング手段とメモリセルとの間のノードをプルアップする。
これにより、プルアップ回路は、負荷手段とスイッチング手段との間のノードの電圧と、スイッチング手段とメモリセルとの間のノードの電圧との電圧差が一定電圧より小さくなった場合は、スイッチング手段とメモリセルとの間のノードをプルアップしなくなり、“Ｈｉ”データを読み出す際の、負荷手段とスイッチング手段との間のノードは、最終的に５Ｖから０Ｖへ低下するため、中間電圧とはならない。
従って、インバータＩＮＶ３を通じて貫通電流が流れることがなく、消費電流を抑えることができる。
また、読み出し時、スイッチング素子ＭＮ１およびスイッチング素子ＭＮ３のゲート電圧を０Ｖにしてオフさせるため、スイッチング素子ＭＰ３を通して貫通電流が流れず、消費電流を抑えることができる。
【発明の効果】
【００１６】
本発明によれば、メモリセルのデータ“Ｌｏ”の読み出しを高速で行うことが可能となり、消費電流を抑えることができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１８】
本発明にかかる読み出し専用の半導体メモリについて説明する。
図１に示す読み出し専用の半導体メモリは同期型半導体メモリに構成されており、データを記憶する複数のメモリセルＭＣ１〜ＭＣｎからなるメモリセルアレイ１０と、該メモリセルアレイ１０の各メモリセルＭＣ１〜ＭＣｎに記憶されたデータを読み出すためのセンスアンプ回路１１とを備えている。
メモリセルＭＣ１〜ＭＣｎは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュメモリ等の不揮発性メモリにて構成されている。
【００１９】
センスアンプ回路１１は、電源電圧Ｖｄｄが一端に供給された負荷手段である負荷抵抗Ｒ１と、メモリセルＭＣ１〜ＭＣｎと前記負荷抵抗Ｒ１との間の電流パスに挿入され、データ読み出し制御信号に基づいて導通するスイッチング素子ＭＮ２と、前記負荷抵抗Ｒ１の他端とスイッチング素子ＭＮ２との間のノードＮ３を、プリチャージ制御信号に基づいてデータ読み出し前に電源電圧Ｖｄｄに充電するプリチャージ手段としてのプリチャージ用スイッチング素子ＭＰ１と、プリチャージ動作およびデータ読み出し動作を切り換える制御信号入力であるノードＮ１とプリチャージ用スイッチング素子ＭＰ１との間に設けられ、該制御信号入力を反転させるインバータＩＮＶ１と、データ読み出し時に前記ノードＮ３に生じる電圧を増幅するためのインバータＩＮＶ３と、前記スイッチング素子ＭＮ２のゲート電圧を発生させるゲート電圧発生回路１３と、前記メモリセルＭＣ１〜ＭＣｎと負荷抵抗Ｒ１との間の電流パスにおいて、前記スイッチング素子ＭＮ２と並列に設けられ、該スイッチング素子ＭＮ２とメモリセルＭＣ１〜ＭＣｎとの間のノードＮ５をプルアップする手段であるプルアップ回路１５等とを、備えている。電源電圧Ｖｄｄは、例えば５Ｖに設定されている。
【００２０】
前記ゲート電圧発生回路１３は、Ｐチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＰ３とＮチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＮ１とで構成されるインバータＩＮＶ２と、該インバータＩＮＶ２とスイッチング素子ＭＮ２のゲート電極に接続されるノードＮ４との間に接続される電圧降下回路１３ａと、ノードＮ１の制御信号に基づいて、ノードＮ４とグランドとの接続状態を切り換えるスイッチング素子ＭＮ３とで構成されている。
電圧降下回路１３ａは、ドレインとゲートとを接続したＮチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＮ４・ＭＮ５・ＭＮ６を複数直列接続して構成されている。本例では、３個のスイッチング素子ＭＮ４・ＭＮ５・ＭＮ６が直列接続されている。
【００２１】
そして、センスアンプ回路１１において、前記ノードＮ１に入力された制御信号はインバータＩＮＶ１によって反転され、Ｐチャネル型ＭＯＳＦＥＴで構成されるプリチャージ用スイッチング素子ＭＰ１のゲートに入力される。前記負荷抵抗Ｒ１は、このノードＮ３と電源Ｖｄｄの間に接続されている。
【００２２】
また、ノードＮ１に入力された制御信号は、前記インバータＩＮＶ２により反転されて読み出し制御信号となり、電圧降下回路１３ａを通じて、Ｎチャネル型ＭＯＳＦＥＴにて構成されるスイッチング素子ＭＮ２のゲートに供給される。
【００２３】
前記メモリセルＭＣ１〜ＭＣｎは、それぞれワード線ＷＬ１〜ＷＬｎによって制御されており、ハイレベル（“Ｈｉ”レベル）とローレベル（“Ｌｏ”レベル）の２値データを記憶保持可能に構成されている。
このメモリセルＭＣ１〜ＭＣｎに“Ｈｉ”レベルのデータが書き込まれたときには、しきい値電圧が下がり、“Ｌｏ”レベルのデータが書き込まれた場合に比べて、多くのセル電流が流れる。
そして、メモリセルＭＣ１〜ＭＣｎのデータは、ノードＮ３の電圧を増幅するインバータＩＮＶ３から読み出される。
【００２４】
また、スイッチング素子ＭＮ２と並列に設けられる前記プルアップ回路１５は、ドレインとゲートとを接続したＮチャネル型ＭＯＳＦＥＴであるスイッチング素子ＭＮ７・ＭＮ８・ＭＮ９を複数直列接続して構成されている。本例では、３個のスイッチング素子ＭＮ７・ＭＮ８・ＭＮ９が直列接続されている。
【００２５】
次に、このように構成されるセンスアンプ回路１１の動作について説明する。
まず、図２に示すように、読み出し専用半導体メモリにおけるプリチャージ時には、ノードＮ１には“Ｈｉ”レベルの制御信号が入力され、インバータＩＮＶ１によりノードＮ２に出力されるプリチャージ制御信号は“Ｌｏ”レベルとなるため、プリチャージ用スイッチング素子ＭＰ１がオンする。
【００２６】
一方、ノードＮ１の“Ｈｉ”レベルの制御信号により、スイッチング素子ＭＰ３がオフされるとともに、スイッチング素子ＭＮ１およびスイッチング素子ＭＮ３がオンする。これにより、スイッチング素子ＭＮ２のゲート電極に接続されるノードＮ４の電位が接地電圧Ｖｓｓ（０Ｖ）となって、該スイッチング素子ＭＮ２はオフされる。
これにより、ノードＮ３がプリチャージされ、電源電圧Ｖｄｄと同電圧の５Ｖとなる。
【００２７】
また、このプリチャージ時には、Ｖｓｓのリーク電流によりノードＮ５は接地電圧Ｖｓｓ（０Ｖ）にディスチャージされようとする。
しかし、センスアンプ回路１１においては、ノードＮ３とノードＮ５との間に、前記プルアップ回路１５が接続されているため、ノードＮ５はプルアップ回路１５によりプルアップされて、０Ｖよりも高い電圧を保持する。
【００２８】
つまり、前記プルアップ回路１５における、各スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９は、それぞれダイオードと等価的な動作を行うものであり、スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９のドレインおよびゲートがダイオードの陽極に、スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９のソースがダイオードの陰極に相当している。
従って、ノードＮ５の電圧は、ダイオードの陽極側がノードＮ３に接続され陰極側がノードＮ５に接続されるプルアップ回路１５により、スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９の直列接続された段数分の閾値電圧だけ、ノードＮ３の電圧から電圧降下した電圧となる。
【００２９】
例えば、各スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９の１段分の閾値電圧を１Ｖとすると、ノードＮ５の電圧は、ノードＮ３の電圧である５Ｖから３Ｖ（１Ｖ×３段）電圧降下して２Ｖとなる。
なお、プルアップ回路１５は、負荷抵抗Ｒ１とスイッチング素子ＭＮ２との間のノードＮ３の電圧が、スイッチング素子ＭＮ２とメモリセルＭＣ１との間のノードＮ５の電圧よりも一定電圧（本例では３Ｖ）以上高い場合に導通して、該ノードＮ５をプルアップする。
【００３０】
この後、ノードＮ１の制御信号が“Ｌｏ”レベルとなってメモリセルＭＣ１〜ＭＣｎのうちの選択されたメモリセルのデータの読み出しが開始されると、インバータＩＮＶ１によりノードＮ２が“Ｈｉ”レベルとなってプリチャージ用スイッチング素子ＭＰ１がオフする。
一方、ノードＮ１の“Ｌｏ”レベルの制御信号により、スイッチング素子ＭＰ３がオンされるとともに、スイッチング素子ＭＮ１およびスイッチング素子ＭＮ３がオフして、ノードＮ６の電圧は電源電圧Ｖｄｄと同じ５Ｖとなる。
【００３１】
また、ノードＮ６とノードＮ４との間に接続される電圧降下回路１３ａのスイッチング素子ＭＮ４・ＭＮ５・ＭＮ６も、前記スイッチング素子ＭＮ７・ＭＮ８・ＭＮ９と同様にダイオードと等価的な動作を行うものであり、スイッチング素子ＭＮ４・ＭＮ５・ＭＮ５のドレインおよびゲートがダイオードの陽極に、スイッチング素子ＭＮ４・ＭＮ５・ＭＮ６のソースがダイオードの陰極に相当している。
従って、スイッチング素子ＭＮ２の駆動電圧となるノードＮ４の電圧は、５ＶとなっているノードＮ６の電圧から電圧降下回路１３ａにより３Ｖ電圧降下されて、２Ｖとなる。
【００３２】
ここで、ワード線ＷＬ１〜ＷＬｎのうち何れかが選択され、選択されたワード線ＷＬ１〜ＷＬｎの電圧が０Ｖから５Ｖとなる。本例では、例えばワード線ＷＬ１が選択され“Ｈｉ”レベルになったとする（即ち、メモリセルＭＣ１が選択されたとする）。
【００３３】
そして、選択されたメモリセルＭＣ１にデータ“Ｌｏ”がメモリされているときは、メモリセルＭＣ１の閾値電圧が高くなっており、該メモリセルＭＣ１のゲート電極に５Ｖが印加されても、メモリセルＭＣ１はオンしない。
これにより、選択されたメモリセルＭＣ１のデータが“Ｌｏ”であった場合には、ノードＮ５の電圧は前述の２Ｖを保持する。
【００３４】
また、スイッチング素子ＭＮ２はゲート電圧とソース電圧との差が一定値以内（ゲート電圧−ソース電圧＜スイッチング素子ＭＮ２の閾値）になるとオフするが、この場合、スイッチング素子ＭＮ２のソース電圧となるノードＮ５の電圧は、プルアップ回路１５によりプルアップされて２Ｖとなっており、ゲート電圧となるノードＮ４に供給される電圧が２Ｖであって同等であるので、スイッチング素子ＭＮ２はオフする。
従って、ノードＮ３は５Ｖを維持することとなり、インバータＩＮＶ３により反転されてデータ“Ｌｏ”が高速に読み出されることとなる。
【００３５】
逆に、モリセルＭＣ１に“Ｈｉ”データが記憶されていた場合には、メモリセルＭＣ１の閾値電圧が低くなっており（例えば１．５Ｖ程度）、メモリセルＭＣ１はオンする。
メモリセルＭＣ１がオンすることによりノードＮ５の電圧は低下する。そして、前記スイッチング素子ＭＮ２がゲート電圧とソース電圧との差が１Ｖ以内であった場合にオフするように構成されている場合、ノードＮ４の電圧が２Ｖに維持されているため、ノードＮ５の電圧が２Ｖ〜１Ｖの範囲内にあるときはスイッチング素子ＭＮ２がオフしている。従って、ノードＮ３の電圧は、プルアップ回路１５を通じて、オンしたメモリセルＭＣ１によりプルダウンされる。
【００３６】
その後、ノードＮ５の電圧が１Ｖよりも低くなると、ゲート電圧とソース電圧との差が１Ｖよりも大きくなってスイッチング素子ＭＮ２がオンするため、ノードＮ３の電圧はスイッチング素子ＭＮ２を通じてノード５からプルダウンされる。
この場合、プルアップ回路１５は、ノードＮ３の電圧とノードＮ５との電圧差が一定電圧（本例では３Ｖ）より小さくなると、該ノードＮ５をプルアップしなくなるため、スイッチング素子ＭＮ２を通じてのプルダウンにより、最終的には０Ｖとなる。
この場合、ノードＮ３に接続される前記負荷抵抗Ｒ１を高抵抗に設定することで、ノードＮ３のプルダウンは高速で行われる。
従って、ノードＮ３の電圧はインバータＩＮＶ３により反転されてデータ“Ｈｉ”が高速に読み出されることとなる。
【００３７】
また、メモリセルＭＣ１の“Ｈｉ”データを読み出す際には、負荷抵抗Ｒ１→ノードＮ３→スイッチング素子ＭＮ２→ノードＮ５→メモリセルＭＣ１→グランドの経路のみで常時電流が流れることとなるが、負荷抵抗Ｒ１を高抵抗にすることで、“Ｈｉ”データ読み出し時の消費電流を小さくすることができる。例えば、負荷抵抗Ｒ１を５ＭΩとした場合、ノードＮ３・Ｎ５に流れる電流は僅か１μＡ程度である。
また、本センスアンプ回路１１では、スイッチング素子ＭＮ３のゲート電極はノードＮ１と接続されており、ノードＮ５と接続されていないので、ノードＮ５が０Ｖと５Ｖとの間の中間電圧（例えば２Ｖ）となった場合でも、スイッチング素子ＭＰ３からスイッチング素子ＭＮ３を通じて接地電圧Ｖｓｓに貫通電流が流れることがなく、消費電流を小さくすることが可能となっている。
【００３８】
さらに、前述のように、プルアップ回路１５は、ノードＮ３の電圧とノードＮ５との電圧差が一定電圧より小さくなると、該ノードＮ５をプルアップしなくなるため、“Ｈｉ”データを読み出す際のノードＮ３は、最終的に５Ｖから０Ｖへ低下して中間電圧とはならない。従って、インバータＩＮＶ３を通じて貫通電流が流れることがなく、消費電流を抑えることができる。
また、読み出し時、スイッチング素子ＭＮ１およびスイッチング素子ＭＮ３のゲート電圧を０Ｖにしてオフさせるため、スイッチング素子ＭＰ３を通して貫通電流が流れず、消費電流を抑えることができる。
【００３９】
なお、前記電圧降下回路１３ａおよびプルアップ回路１５は、次のように構成することもできる。
つまり、図３に示すように、電圧降下回路１３ａおよびプルアップ回路１５を、それぞれ複数（図３では３個）のダイオードＤ１・Ｄ２・Ｄ３およびダイオードＤ４・Ｄ５・Ｄ６にて構成することも可能である。つまり、ダイオードと同様の作用を示すスイッチング素子ＭＮ４・ＭＮ５・ＭＮ６およびスイッチング素子ＭＮ７・ＭＮ８・ＭＮ９を、それぞれダイオードＤ１・Ｄ２・Ｄ３およびダイオードＤ４・Ｄ５・Ｄ６に置き換えて、電圧降下回路１３ａおよびプルアップ回路１５を構成することができる。
センスアンプ回路１１は、このように、電圧降下回路１３ａおよびプルアップ回路１５に、ダイオードＤ１・Ｄ２・Ｄ３およびダイオードＤ４・Ｄ５・Ｄ６を用いた場合も、スイッチング素子ＭＮ４・ＭＮ５・ＭＮ６およびスイッチング素子ＭＮ７・ＭＮ８・ＭＮ９を用いた場合と同様に動作する。
【００４０】
また、電圧降下回路１３ａおよびプルアップ回路１５を構成する、スイッチング素子ＭＮ４・ＭＮ５・ＭＮ６およびスイッチング素子ＭＮ７・ＭＮ８・ＭＮ９、またはダイオードＤ１・Ｄ２・Ｄ３およびダイオードＤ４・Ｄ５・Ｄ６は、複数を直列接続して用いるだけでなく、単数で電圧降下回路１３ａおよびプルアップ回路１５を構成することもできる。
例えば、図４に示すように、電圧降下回路１３ａおよびプルアップ回路１５を、それぞれ単数のスイッチング素子ＭＮ４およびスイッチング素子ＭＮ７にて構成することもできる。
図４に示す構成は、例えば、電源電圧Ｖｄｄを３Ｖに設定した場合に適用すると、前述の図１に示したセンスアンプ回路１１と同様の動作、作用、および効果を奏することとなる。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかる読み出し専用半導体メモリを示す回路図である。
【図２】本発明にかかる読み出し専用半導体メモリにおける、プリチャージ時、データ“Ｌｏ”読み出し時、およびデータ“Ｈｉ”読み出し時の各ノードの波形を示す図である。
【図３】読み出し専用半導体メモリにおける電圧降下回路１３ａおよびプルアップ回路１５の第２の実施例を示す回路図である。
【図４】読み出し専用半導体メモリにおける電圧降下回路１３ａおよびプルアップ回路１５の第３の実施例を示す回路図である。
【図５】従来の読み出し専用半導体メモリを示す回路図である。
【図６】従来の読み出し専用半導体メモリにおける、プリチャージ時、データ“Ｌｏ”読み出し時、およびデータ“Ｈｉ”読み出し時の各ノードの波形を示す図である。
【符号の説明】
【００４２】
１０    メモリセルアレイ
１１    センスアンプ回路１１
１３    ゲート電圧発生回路
１３ａ  電圧降下回路
１５    プルアップ回路
ＭＣ１〜ＭＣｎ  メモリセル
【図１】
2006260697.tif 000003
【図２】
2006260697.tif 000004
【図３】
2006260697.tif 000005
【図４】
2006260697.tif 000006
【図５】
2006260697.tif 000007
【図６】
2006260697.tif 000008