(57)【要約】【課題】  マスク微細化の限界を超えた領域上へのマスク形成を可能にし、工程削減を可能し、信頼性の向上を図った固体撮像素子を含む半導体装置、及びその製造方法提供する。【解決手段】  不純物領域による素子分離領域２３を有し、素子分離領域２３上にイオン注入阻止用マスク２９が残存して成る。イオン注入阻止用マスク２９は、半導体素子の構成要素、例えばＭＯＳトランジスタのゲート制御部２５と同じ構成で形成される。【選択図】      図１
2006216616.tif 000002
【特許請求の範囲】
【請求項１】
不純物領域による素子分離領域を有し、
前記素子分離領域上にイオン注入阻止用マスクが残存して成る
ことを特徴とする半導体装置。
【請求項２】
前記イオン注入阻止用マスクが、他部に形成されている半導体素子の構成要素と同じ構成で形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記イオン注入阻止用マスクが、他部に形成されているＭＯＳトランジスタのゲート制御部と分離されて、且つ該ゲート制御部と同じ構成で形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記イオン注入阻止用マスクが、他部に形成されているＭＯＳトランジスタのゲート制御部の延長部で形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記イオン注入阻止用マスクの構成部材が、ゲート絶縁膜とゲート電極とサイドウォールとによって形成されて成る
ことを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記素子分離領域上の少なくとも一部が、前記サイドウォールのみで形成されて成る
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記イオン注入阻止用マスクに、前記素子分離領域の分離能力を強化するための所要の電位が印加されて成る
ことを特徴とする請求項３記載の半導体装置。
【請求項８】
前記イオン注入阻止用マスクが、イオン注入を阻止するに十分な膜厚の絶縁膜で形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項９】
半導体基板に不純物領域による素子分離領域を形成する工程と、
前記素子分離領域上に、前記半導体基板の他部に形成する半導体素子の構成要素と同じ構成によるイオン注入阻止用マスクを形成する工程と、
前記イオン注入阻止用マスクを用いて、前記半導体基板の所要領域にイオン注入で所要導電型の半導体領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記素子分離領域上のイオン注入阻止用マスクと、前記半導体素子の構成要素とを同じ工程で同時に形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記素子分離領域上のイオン注入阻止用マスクを、前記半導体基板の他部に形成するＭＯＳトランジスタのゲート制御部と分離して該ゲート制御部と同じ構成で形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記素子分離領域上のイオン注入阻止用マスクを、前記半導体基板の他部に形成するＭＯＳトランジスタのゲート制御部の延長部で形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記ゲート制御部を、ゲート絶縁膜とゲート電極とサイドウォールとによって形成する
ことを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１４】
前記素子分離領域上の少なくとも一部を前記サイドウォールのみで被覆する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
半導体基板に不純物領域による素子分離領域を形成する工程と、
前記素子分離領域上に、イオン注入を阻止するに十分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程と、
前記イオン注入阻止用マスクを用いて、前記半導体基板の所要領域にイオン注入で所要導電型の半導体領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
光電変換部とＭＯＳトランジスタからなる単位画素が複数配列され、
前記画素が不純物領域による素子分離領域により互いに分離され、
前記素子分離領域上に前記ＭＯＳトランジスタのゲート制御部と同じ構成によるイオン注入阻止用マスクが残存して成る
ことを特徴とする固体撮像素子。
【請求項１７】
前記イオン注入阻止用マスクが、前記ＭＯＳトランジスタのゲート制御部と分離して形成されて成る
ことを特徴とする請求項１６記載の固体撮像素子。
【請求項１８】
前記イオン注入阻止用マスクが、前記ＭＯＳトランジスタのゲート制御部の延長部で形成されて成る
ことを特徴とする請求項１６記載の固体撮像素子。
【請求項１９】
前記イオン注入阻止用マスクに、前記素子分離領域の分離能力を強化するための所要の電位が印加されて成る
ことを特徴とする請求項１７記載の固体撮像素子。
【請求項２０】
前記イオン注入阻止用マスクに、ブルーミング耐性を強化するための所要の電位が印加されて成る
ことを特徴とする請求項１７記載の固体撮像素子。
【請求項２１】
前記イオン注入阻止用マスクが、ゲート絶縁膜とゲート電極とサイドウォールとにより形成されて成る
ことを特徴とする請求項１７又は１８記載の固体撮像素子。
【請求項２２】
前記素子分離領域の少なくとも一部上に、前記イオン注入阻止用マスクを構成する前記サイドウォールのみが形成されて成る
ことを特徴とする請求項２１記載の固体撮像素子。
【請求項２３】
光電変換部とＭＯＳトランジスタからなる単位画素が複数配列され、
前記画素が不純物領域による素子分離領域により互いに分離され、
前記素子分離領域上にイオン注入を阻止するに十分な膜厚の絶縁膜によるイオン注入阻止用マスクが残存して成る
ことを特徴とする固体撮像素子。
【請求項２４】
光電変換部とＭＯＳトランジスタからなる単位画素が複数配列されてなる固体撮像素子の製造方法であって、
半導体基板に不純物領域による素子分離領域を形成する工程と、
前記半導体基板の前記ＭＯＳトランジスタ形成領域上及び前記素子分離領域上に、それぞれゲート制御部及び該ゲート制御部と同じ構成によるイオン注入阻止用マスクを形成する工程と、
前記ゲート制御部及び前記イオン注入阻止用マスクをマスクにイオン注入により前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを有する
ことを特徴とする固体撮像素子の製造方法。
【請求項２５】
前記素子分離領域上のイオン注入阻止用マスクと前記ＭＯＳトランジスタのゲート制御部とを同じ工程で同時に形成する
ことを特徴とする請求項２４記載の固体撮像素子の製造方法。
【請求項２６】
前記イオン注入阻止用マスクを、前記ゲート制御部と分離して形成する
ことを特徴とする請求項２４記載の固体撮像素子の製造方法。
【請求項２７】
前記イオン注入阻止用マスクを、前記ゲート制御部の延長部で形成する
ことを特徴とする請求項２４記載の固体撮像素子の製造方法。
【請求項２８】
前記ゲート制御部を、ゲート絶縁膜とゲート電極とサイドウォールとによって形成する
ことを特徴とする請求項２６又は２７記載の固体撮像素子の製造方法。
【請求項２９】
前記素子分離領域上の少なくとも一部を前記サイドウォールのみで被覆する
ことを特徴とする請求項２８記載の固体撮像素子の製造方法。
【請求項３０】
光電変換部とＭＯＳトランジスタからなる単位画素が複数配列されてなる固体撮像素子の製造方法であって、
半導体基板に不純物領域による素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域上に、イオン注入を阻止するに十分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程と、
前記ＭＯＳトランジスタのゲート制御部と前記イオン注入阻止用マスクをマスクにイオン注入により前記ＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを有する
ことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン注入で半導体領域が形成される半導体装置とその製造方法、並びにイオン注入で画素のＭＯＳトランジスタのソース・ドレイン領域が形成される固体撮像素子とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路などの半導体装置においては、その半導体領域をイオン注入で形成する場合、通常はイオン注入用のマスクとしてレジストマスクが用いられる。レジストマスクは、半導体基板上にフォトレジスト膜を塗布形成した後、フォトレジスト膜をマスクとなるパターンに露光し、現像して形成される。このレジストマスクのパターンは、露光の際に用いる光源によって微細パターンの限界が存在する。この限界を超えた微細パターンとすると、マスクとして十分な機能が得られず、精度のよい半導体装置を作製することはできない。
【０００３】
特に、ＣＭＯＳ固体撮像素子では、光電変換部と共に画素を構成するＭＯＳトランジスタのレイアウトが、通常のＭＯＳ集積回路にないレイアウトをとるため、このイオン注入用マスクとなるレジストマスクは、デザインルール制限の要因の１つになっている。
【０００４】
特許文献１には、ＣＭＯＳ固体撮像素子において、素子分離部として半導体基板を侵食しないように、半導体基板上に形成した絶縁膜に素子分離部を構成するようにした技術が提案されている。
【０００５】
【特許文献１】特開２００２−２７０８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１１Ａ，Ｂに、素子分離領域をイオン注入による不純物領域で形成したＭＯＳトランジスタを有する半導体集積回路の例を示す。この半導体集積回路１は、第１導電型、例えばｐ型の半導体基板２の表面側にｐ型不純物領域による素子分離領域３が形成され、この素子分離領域３に囲まれた２つの領域内にそれぞれｎ型のソース・ドレイン領域４とゲート絶縁膜６、ゲート電極７及びサイドウォール８からなるゲート制御部５とを有したＭＯＳトランジスタＴｒ1 ，Ｔｒ2 が形成されて成る。
【０００７】
このような半導体集積回路１のソース・ドレイン領域４を形成する際には、素子分離領域３、ゲート制御部５を形成した後、素子分離領域３に対応した基板上に鎖線で示すレジストマスク９を形成し、このレジストマスク９とゲート制御部５をマスクにしてｎ型不純物をイオン注入し、自己整合的にｎ型ソース・ドレイン領域４を形成するようにしている。
【０００８】
ところで、上述のような不純物領域による素子分離領域を有する半導体集積回路においては、その微細化、高集積化に伴い、ソース・ドレイン領域４の形成等、素子分離領域外にイオン注入する場合に、図１１に示すイオン注入用マスクとなるレジストマスク９の微細化及び精度の限界により、素子分離領域４にイオン注入されてしまい、素子分離領域の崩壊や素子分離領域の機能低下が起こり、歩留りを下げる要因となる。例えば図１１において、隣合うＭＯＳトランジスタＴｒ1 及びＴｒ2 間の間隔ｄ1 がより狭くなると、フォトレジスト膜の露光、現像の解像度の限界を超えてしまい、高精度のパターニングが出来ず、精度のよいレジストマスクが形成できない。すなわち、露光に用いる光源によってマスクの微細化及び精度に限界が存在する。このため、ソース・ドレイン領域のイオン注入のときに、レジストマスクのマスクずれやマスク自体が形成されないこともあり、一部の不純物が素子分離領域４に入り込み、素子分離の崩壊やその機能低下を引き起こす虞がある。
【０００９】
一方、ＣＭＯＳ固体撮像素子においても、画素の微細化、高集積化に伴って，画素内のＭＯＳトランジスタの形成に際して、図１１Ａ，Ｂで説明したようなイオン注入阻止用マスクの微細化及びマスク精度の限界から、素子分離領域の崩壊や機能低下を来たし、歩留り低下をもたらす。
【００１０】
本発明は、上述の点に鑑み、マスク微細化の限界を超えた領域上へのマスク形成を可能にし、また工程削減を可能し、信頼性の向上を図った半導体装置とその製造方法、並びに固体撮像素子とその製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、不純物領域による素子分離領域を有し、この素子分離領域上にイオン注入阻止用マスクが残存して成ることを特徴とする。
【００１２】
イオン注入阻止用マスクとしては、他部に形成されている半導体素子の構成要素と同じ構成で形成することが好ましい。
【００１３】
イオン注入阻止用マスクとしては、他部に形成されているＭＯＳトランジスタのゲート制御部と同じ構成で形成することが好ましい。
イオン注入阻止用マスクが他部に形成されているＭＯＳトランジスタのゲート制御部と分離して形成されるとき、イオン注入阻止用マスクに、素子分離領域の分離能力を強化するための所要の電位を印加することが好ましい。
【００１４】
イオン注入阻止用マスクとしては、イオン注入を阻止するに十分な膜厚の絶縁膜で形成することができる。
【００１５】
本発明に係る半導体装置の製造方法は、半導体基板に不純物領域による素子分離領域を形成する工程と、素子分離領域上に、半導体基板の他部に形成する半導体素子の構成要素と同じ構成によるイオン注入阻止用マスクを形成する工程と、イオン注入阻止用マスクを用いて、半導体基板の所要領域にイオン注入で所要導電型の半導体領域を形成する工程とを有することを特徴とする。
【００１６】
素子分離領域上のイオン注入阻止用マスクと、半導体素子の構成要素とを同じ工程で同時に形成することが好ましい。
素子分離領域上のイオン注入阻止用マスクとしては、半導体基板の他部に形成するＭＯＳトランジスタのゲート制御部と同じ構成で形成することが好ましい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に不純物領域による素子分離領域を形成する工程と、素子分離領域上に、イオン注入を阻止するに十分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程と、イオン注入阻止用マスクを用いて、半導体基板の所要領域にイオン注入で所要導電型の半導体領域を形成する工程とを有することを特徴とする。
【００１８】
本発明に係る固体撮像素子は、光電変換部とＭＯＳトランジスタからなる単位画素が複数配列され、画素が不純物領域による素子分離領域により互いに分離され、素子分離領域上にＭＯＳトランジスタのゲート制御部と同じ構成によるイオン注入阻止用マスクが残存して成ることを特徴とする。
【００１９】
イオン注入阻止用マスクとしては、ＭＯＳトランジスタのゲート制御部と分離して形成するとき、イオン注入阻止用マスクに、素子分離領域の素子分離能力を強化するための所要の電位を印加することが好ましい。
イオン注入阻止用マスクとしては、ブルーミング耐性を強化するための所要の電位を印加することが好ましい。
【００２０】
本発明に係る固体撮像素子は、光電変換部とＭＯＳトランジスタからなる単位画素が複数配列され、画素が不純物領域による素子分離領域により互いに分離され、素子分離領域上にイオン注入を阻止するに十分な膜厚の絶縁膜によるイオン注入阻止用マスクが残存して成ることを特徴とする。
【００２１】
本発明に係る固体撮像素子の製造方法は、光電変換部とＭＯＳトランジスタからなる単位画素が複数配列されてなる固体撮像素子の製造方法であって、半導体基板に不純物領域による素子分離領域を形成する工程と、半導体基板のＭＯＳトランジスタ形成領域上及び前記素子分離領域上に、それぞれゲート制御部及びこのゲート制御部と同じ構成によるイオン注入阻止用マスクを形成する工程と、ゲート制御部及びイオン注入阻止用マスクをマスクにイオン注入によりＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを有することを特徴とする。
【００２２】
素子分離領域上のイオン注入阻止用マスクとＭＯＳトランジスタのゲート制御部とを同じ工程で同時に形成することが好ましい。
【００２３】
本発明に係る固体撮像素子の製造方法は、光電変換部とＭＯＳトランジスタからなる単位画素が複数配列されてなる固体撮像素子の製造方法であって、半導体基板に不純物領域による素子分離領域を形成する工程と、半導体基板の前記素子分離領域上に、イオン注入を阻止するに十分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程と、ＭＯＳトランジスタのゲート制御部とイオン注入阻止用マスクをマスクにイオン注入によりＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体装置によれば、不純物領域による素子分離領域を有することにより、素子分離領域の微細化が可能になる。この素子分離領域上にイオン注入阻止用マスクが残存した構成とすることにより、イオン注入阻止用マスクの除去工程が省略され、製造工程の削減を可能した半導体装置を提供することができる。
【００２５】
イオン注入阻止用マスクを、他部に形成されている半導体素子の構成要素と同じ構成で形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクの形成が可能になる。
【００２６】
イオン注入阻止用マスクを、他部に形成されているＭＯＳトランジスタのゲート制御部と同じ構成で形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化され且つ十分なイオン注入阻止能力を有するイオン注入阻止用マスクの形成が可能になる。このイオン注入阻止用マスクを他部に形成されているＭＯＳトランジスタのゲート制御部と分離して形成したとき、イオン注入阻止用マスクに所要の電位を印加することにより、直下の素子分離領域の不純物がより高濃度化され、素子分離能力を強化することができる。
ＭＯＳトランジスタのゲート制御部を素子分離領域上に延長してイオン注入阻止用マスクを形成するときは、ゲート制御部に隣接する微細化された素子分離領域を確実にイオン注入阻止用マスクで覆うことができる。
【００２７】
このように、本発明に係るイオン注入阻止用マスクを有することにより、素子分離領域の破壊や機能低下を来たすことがなく、信頼性の高い半導体装置を提供することができる。
【００２８】
イオン注入阻止用マスクを、イオン注入を阻止するに十分な膜厚の絶縁膜で形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクの形成が可能になる。
【００２９】
本発明に係る半導体装置の製造方法によれば、不純物領域により素子分離領域を形成することにより、微細化された素子分離領域を形成することができる。この素子分離領域上に、他部に形成する半導体素子の構成要素と同じ構成によるイオン注入阻止用マスクを形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクを形成することができる。また、イオン注入阻止用マスクを半導体素子の構成要素と同じ構成で形成するので、工程の簡素化を図ることができる。
【００３０】
イオン注入阻止用マスクを半導体基板の他部に形成するＭＯＳトランジスタのゲート制御部と同じ構成で形成することにより、レジストマスクでの微細化の限界を超えてより微細化され且つ十分なイオン注入阻止能力を有するイオン注入阻止用マスクを形成できる。また、イオン注入阻止用マスクの位置ずれも起きにくく、マスクずれで起きる素子分離領域の分離能力低下を回避することができる。工程の簡素化を図ることができる。
半導体基板の他部に形成するＭＯＳトランジスタのゲート制御部の延長部でイオン注入阻止用マスクを形成するときは、ゲート制御に隣接する微細な素子分離領域上に容易にイオン注入阻止用マスクを形成することができる。
【００３１】
本発明のイオン注入阻止用マスクと従来のレジストマスクとを併用することが可能であるが、レイアウトによってはレジストマスクが不要になり工程削減を図ることができる。
【００３２】
本発明に係る半導体装置の製造方法によれば、素子分離領域にイオン注入を阻止するに樹分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程を有するので、レジストマスクの微細化の限界を超える微細なイオン注入阻止用マスクの形成が可能になる。また、工程の簡素化を図ることができる。
【００３３】
本発明に係る半導体装置の製造方法では、上述のイオン注入阻止用マスクを有することにより、素子分離領域の破壊や機能低下を来たすことがなく、信頼性の高い半導体装置を製造することができる。
【００３４】
本発明に係る固体撮像素子によれば、素子分離領域が順物領域で形成されるので、素子分離領域の微細化が可能になる、そして、画素がこの不純物領域による素子分離領域により分離されるので、画素の高集積化を図ることができる。素子分離領域上に画素のＭＯＳトランジスタのゲート制御部と同じ構成によるイオン注入阻止用マスクが形成されるので、レジストマスクの限界を超える微細なイオン注入阻止用マスクが可能になる。しかも、ソース・ドレイン領域のイオン注入時に素子分離領域に不純物イオン注入が突き抜けることがなく素子分離領域の分離能力を維持できる。イオン注入阻止用マスクが最終的に残存した構成であるので、イオン注入阻止用マスクの除去工程が省略され、製造工程の削減を可能したＣＭＯＳ固体撮像素子を提供することができる。
【００３５】
このように、本発明に係るイオン注入阻止用マスクを有することにより、素子分離領域の破壊や機能低下を来たすことがなく、信頼性の高い固体撮像素子を提供することができる。
【００３６】
このイオン注入阻止用マスクを画素のＭＯＳトランジスタにおけるゲート制御部と分離して形成したとき、イオン注入阻止用マスクに所要の電位を印加することにより、直下の素子分離領域の不純物がより高濃度化され、素子分離能力を強化することができる。これに伴い、不純物領域による素子分離領域の界面から沸きだす電荷を再結合させて暗電流の抑制を強化することができる。
ＭＯＳトランジスタのゲート制御部を素子分離領域上に延長してイオン注入阻止用マスクを形成するときは、ゲート制御部に隣接する微細化された素子分離領域を確実にイオン注入阻止用マスクで覆うことができる。
【００３７】
イオン注入阻止用マスクに所要の電位を印加することにより、イオン注入阻止用マスクの直下のポテンシャルを制御することができ、ブルーミング耐性を強化することができる。
【００３８】
イオン注入阻止用マスクを、イオン注入を阻止するに十分な膜厚の絶縁膜で形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクの形成が可能になる。
【００３９】
本発明に係るＣＭＯＳ固体撮像素子の製造方法によれば、画素間の素子分離領域を不純物領域で形成することにより、微細化された素子分離領域を形成することができる。この素子分離領域上に、画素のＭＯＳトランジスタのゲート制御部と同じ構成によるイオン注入阻止用マスクを形成することにより、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクを形成することができる。また、イオン注入阻止用マスクをゲート制御部と同じ構成で形成するので、工程の簡素化を図ることができる。
【００４０】
本発明に係る固体撮像素子の製造方法では、上述のイオン注入阻止用マスクを有することにより、素子分離領域の破壊や機能低下を来たすことがなく、信頼性の高い固体撮像素子を製造することができる。
【００４１】
素子分離領域上のイオン注入阻止用マスクと画素のＭＯＳトランジスタのゲート制御部とを同じ工程で同時に形成することにより、工程の簡素化を図ることができる。
イオン注入阻止用マスクをゲート制御部と分離して形成することにより、完成後に、イオン注入阻止用マスクに所要の電位を印加することができ、より素子分離領域の分離能力を向上することができる。
イオン注入阻止用マスクをゲート制御部の延長部で形成することにより、ゲート制御部に隣接する微細化された素子分離領域上にイオン注入阻止用マスクを確実に覆うことができる。
【００４２】
イオン注入阻止用マスクとして、本発明によるイオン注入阻止用マスクと従来のレジストマスクとを併用することが可能であるが、レイアウトによってはレジストマスクが不要になり、その分、工程削減を図ることができる。
【００４３】
素子分離領域上にイオン注入を阻止するに十分な膜厚の絶縁膜によるイオン注入阻止用マスクを設けることにより、ゲート制御部の構成と同様に、従来のレジストマスクのような微細化の限界を超えてより微細化されたイオン注入阻止用マスクの形成が可能になり、工程削減を可能にし、且信頼性の高い固体撮像素子を提供することができる。
【００４４】
本発明に係るＣＭＯ固体撮像素子の製造方法によれば、素子分離領域にイオン注入を阻止するに十分な膜厚の絶縁膜でイオン注入阻止用マスクを形成する工程を有するので、レジストマスクの微細化の限界を超える微細なイオン注入阻止用マスクの形成が可能になる。また、工程の簡素化を図ることができる。
【発明を実施するための最良の形態】
【００４５】
以下、図面を参照して本発明の実施の形態を説明する。
【００４６】
図１Ａ〜Ｃに、本発明に係る半導体装置の一実施の形態を示す。本実施の形態はＭＯＳトランジスタを有する半導体集積回路に適用した例である。
本実施の形態に係る半導体装置２１は、第１導電型、ｐ型半導体基板２２の一主面に同導電型で基板濃度より高濃度のｐ型不純物領域による素子分離領域２３が形成され、この素子分離領域２３に囲まれた２つの領域内にそれぞれｎ型のソース・ドレイン領域２４と、ゲート絶縁膜２６、例えばポリシリコンからなるゲート電極２７及びゲート電極２７の側壁に形成した絶縁膜からなるサイドウォール２８とからなるゲート制御部２５とを有したｎチャンネル型のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 が形成され、さらに素子分離領域２３に対応した基板上に、イオン注入阻止用マスク２９が残存して成る。
【００４７】
このイオン注入阻止用マスク２９は、基板２２上に形成されている半導体素子の構成要素と同じ構成で形成される。すなわち、本実施の形態ではＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のゲート制御部２５と同じ構成のゲート絶縁膜２６、ゲート電極２７及びサイドウォール２８からなる構成でイオン注入阻止用マスク２９が形成される。
【００４８】
イオン注入阻止用マスク２９は、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のゲート制御部２５とは分離して形成される。また、図１Ｃに示すように、素子分離領域２３上の一部、すなわちイオン注入阻止用マスク２９とゲート制御部２５との間に幅の狭い領域３１（図１Ａ参照）では、イオン注入阻止用マスク２９側のサイドウォール２６と、ゲート制御部２５側のサイドウォール２６とが互いに両側から張り出して密接した状態で埋め込まれ、サイドウォール２６のみにてイオン注入阻止用マスク２９が構成される。このサイドウォール２６のみの埋込みでイオン注入時の不純物イオンの突き抜けは生じない。
【００４９】
イオン注入阻止用マスク２９は、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のゲート制御部２５と同じ工程で同時に形成することができる。なお、異なる工程でそれぞれのゲート制御部２５、イオン注入阻止用マスク２９を形成することもできるが、工程の簡素からは同時形成が好ましい。ＭＯＳトランジスタＴｒ１，Ｔｒ2 のソース・ドレイン領域２４は、ゲート制御部２５とイオン注入阻止用マスク２９をマスクにｎ型不純物をイオン注入して形成される。このイオン注入では素子分離領域２３上にはゲート制御部２５と同じ構成のイオン注入阻止用マスク２９が形成されるので、不純物がイオン注入阻止用マスク２９を突き抜けて素子分離領域２３に入り込むことはない。
【００５０】
図１においては、ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート長と、素子分離領域２３のゲート長を同じ長さにしている。しかし、世代によって異なり、例えば更に微細化した場合には、ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート長の素子分離領域２３のゲート長の方を短くする場合がある。
また、イオン注入阻止用マスク２９となる半導体素子の構成要素とし同じ構成としては、上例の他に例えば別工程で作られるシリコン酸化膜やシリコン窒化膜などが適用できる。
【００５１】
本実施の形態の半導体装置２１によれば、素子分離領域２３上にゲート制御部２５と同じ構成のイオン注入阻止用マスク２９が形成されることにより、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のソース・ドレイン領域２４をイオン注入で形成するとき、素子分離領域２３には不純物がイオン注入されることがない。このため、素子分離領域２３の分離能力を維持することができる。これによって、素子分離領域２３の破壊や機能低下をさせることがない。
【００５２】
特に、図１における隣合うＭＯＳトランジスタＴｒ1 及びＴｒ2 間の素子分離領域２３の幅を狭くしたとき、すなわちレジストマスクの微細化の限度を超えるような狭さとしたときにも、イオン注入阻止用マスクを形成することができる。そして、イオン注入阻止用マスク２９がゲート制御部と同じ構成であるので、マスク２９にイオン注入を阻止するに十分な能力を持たせることができ、且つマスクずれを生じることもない。従って、従来のレジストマスクの場合のようなマスクずれで起こる素子分離能力の低下を防止することができる。
【００５３】
また、このイオン注入阻止用マスク２９は、最終的に半導体装置内に残存させるので、イオン注入阻止用マスク２９を除去する工程が省略され、製造工程の簡素化を図ることができる。半導体装置の製造に際してのイオン注入阻止用マスクとして、本実施の形態のゲート制御部と同じ構成によるイオン注入阻止用マスク２９と、従来のレジストマスクによるイオン注入阻止用マスクとを併用することもできる。しかし、レイアウトによっては、レジストマスクによるイオン注入阻止用マスクを不要とすることができ、その分工程を削減することができる。
【００５４】
本実施の形態においては、イオン注入阻止用マスク２９を構成するゲート電極２７に素子分離領域２３の素子分離能力を強化するための所要の電位、本例では素子分離領域２３がｐ型不純物領域で形成されているので、負の電圧を印加することができる。負の電圧を印加することにより、素子分離領域２９のｐ型不純物領域の表面側は、よりｐ型化されて高濃度化され、素子分離能力が強化されることになる。
【００５５】
図２Ａ，Ｂに、本発明に係る半導体装置の他の実施の形態を示す。本実施の形態に係る半導体装置３３は、ＭＯＳトランジスタＴｒ1 のゲート制御部２５を素子分離領域２３まで延長し、この延長部でイオン注入阻止用マスク２９を形成して構成される。図１と対応する部分には同一符号を付して重複説明を省略する。
【００５６】
本実施の形態の半導体装置３３においても、素子分離領域３３に対応する領域上にＭＯＳトランジスタＴｒ1 のゲート制御部２５と同じ構成のイオン注入阻止用マスク２９が形成されるので、図１で説明したと同様に、微細領域上へのイオン注入阻止用マスクの形成を可能にし、マスクずれで起こる素子分離能力低下を防止することができる。また、工程削減を可能にする。
【００５７】
ここで、ＭＯＳトランジスタＴｒ1 をオンするとき、本例ではゲート電極２７に正の電圧が印加される。このとき、イオン注入阻止用マスク２９側のゲート電極２７にも正の電圧が印加され、イオン注入阻止用マスク２９の直下のｐ型の素子分離領域２３がｎ型化するも、予め素子分離領域２３のｐ型不純物濃度を十分に高くしておけば、素子分離能力を維持することができる。
【００５８】
さらに、他の実施の形態としては、図３に示すように、素子分離領域２３上の一部に跨がるようにゲート電極２７を延長し、残りの部分にサイドウォール２８を形成してイオン注入阻止用マスク２９を形成することも可能である。
【００５９】
図４に、本発明に係る半導体装置のさらに他の実施の形態を示す。
本実施の形態に係る半導体装置３６は、絶縁膜、例えば素子分離領域２３の形成工程で形成される酸化膜をイオン注入を阻止するに十分な膜厚とし、この絶縁膜をイオン注入阻止用マスク３９として用い、最終的にイオン注入阻止用マスク３９が残存するようにして構成される。例えば、素子分離領域を不純物拡散領域とその上のシリコン酸化膜で形成する場合、このシリコン酸化膜をイオン注入を阻止できるように十分に厚く形成し、このシリコン酸化膜をイオン注入阻止用マスク３９として用いることができる。その他の構成は図１と同様であるので、対応する部分に同一符号を付して重複説明を省略する。
【００６０】
本実施の形態の半導体装置３９によれば、イオン注入を阻止するに十分な膜厚の絶縁膜をイオン注入阻止用マスク３９として用いるので、図１で説明したと同様に、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のソース・ドレイン領域２４をイオン注入で形成するとき、素子分離領域２３には不純物がイオン注入されることがない。このため、素子分離領域２３の分離能力を維持することができる。
【００６１】
隣合うＭＯＳトランジスタＴｒ1 及びＴｒ2 間の素子分離領域２３の幅を、レジストマスクの微細化の限度を超えるような狭さとしたときにも、イオン注入阻止用マスクを形成することができる。そして、イオン注入阻止用マスク３９が素子分離領域２３の形成工程でできる絶縁膜を利用して構成されるので、マスクずれを生じることもない。従って、従来のレジストマスクの場合のようなマスクずれで起こる素子分離能力の低下を防止することができる。
【００６２】
また、このイオン注入阻止用マスク３９は、最終的に半導体装置内に残存させるので、イオン注入阻止用マスク３９を除去する工程が省略され、製造工程の簡素化を図ることができる。イオン注入阻止用マスクとしては、本実施の形態のイオン注入阻止用マスク３９と、従来のレジストマスクによるイオン注入阻止用マスクとを併用することもできる。
【００６３】
上述の図１の実施の形態においては、イオン注入阻止用マスク２９をＭＯＳトランジスタＴｒ1 ，Ｔｒ2 のゲート制御部２５と同じ構成で形成したが、その他の半導体基板２２に形成される半導体素子の構成要素と同じ構成で形成することもできる。この場合、工程削減を図るために、イオン注入阻止用マスクを半導体素子の構成要素の形成と同じ工程で同時に形成することが望ましい。
【００６４】
上例ではイオン注入阻止用マスクを介してソース・ドレイン領域をイオン注入で形成して構成した場合を説明したが、本発明は、イオン注入阻止用マスクを介してその他の半導体領域をイオン注入で形成して構成した場合にも適用できる。
【００６５】
次に、図５及び図６用いて本発明に係る半導体装置の製造方法の一実施の形態を説明する。なお、本実施の形態は前述した図１の半導体装置の製造に適用した製法である。
【００６６】
先ず、図５Ａに示すように、第１導電型、例えばｐ型のシリコン半導体基板２２を設け、この半導体基板２２の一主面上にレジストマスク４１を介してｐ型不純物４２、例えばボロン（Ｂ）をイオン注入してｐ型不純物による素子分離領域２３を形成する。
【００６７】
次に、図５Ｂに示すように、半導体基板２２の一主面の全面にゲート絶縁膜２６及びゲート電極となる例えばポリシリコン膜４３を成膜する。
【００６８】
次に、図５Ｃに示すように、レジストマスク（図示せず）を介してゲート絶縁膜２６及びポリシリコン膜４３をパターニングし、素子分離領域２３で囲まれた２つの領域上にそれぞれゲート絶縁膜２６とその上のゲート電極２７を形成すると共に、素子分離領域２３上に対応してイオン注入阻止用マスクを形成すべき領域に同じくゲート絶縁膜２６及びゲート電極２７を形成する。
【００６９】
次に、図６Ｄに示すように、ゲート電極２７上を覆うように基板上の全面に例えばシリコン酸化膜等の絶縁膜４４を例えばＣＶＤ（化学気相成長）法で成膜する。
【００７０】
次に、絶縁膜４４をエッチバックして、図６Ｅに示すように、ゲート電極２７の側面に絶縁膜４４によるサイドウォール２８を形成する。すなわち、素子分離領域２３内ではゲート絶縁膜２６とゲート電極２７とサイドウォール２８によるゲート制御部２５を形成する。また、素子分離領域２３上にはゲート制御部２５と同じ構成となるゲート絶縁膜２６とゲート電極２７とサイドウォール２８によるイオン注入阻止用マスク２９を形成する。
【００７１】
次に、図６Ｆに示すように、ゲート制御部２５とイオン注入阻止用マスク２９をマスクに、ｎ型不純物４５、例えば燐（Ｐを）イオン注入してｎ型ソース・ドレイン領域２４を形成する。このようにして目的のＭＯＳトランジスタＴｒ1 ，Ｔｒ2 を有する半導体装置２１を得る。
【００７２】
上述の製法においては、図６Ｅのパターニング工程で、ゲート制御部２５とイオン注入阻止用マスク２９を分離するようにパターニングすることができる。また、ゲート制御部２５とイオン注入阻止用マスク２９とが一体的に連続するようにパターニングすることができる。
【００７３】
本実施の形態に係る半導体装置の製造方法によれば、素子分離領域２３上のイオン注入阻止用マスク２９をＭＯＳトランジスタのゲート制御部２５と同じ構成、すなわちゲート絶縁膜２６とゲート電極２７とサイドウォール２８により形成することにより、信頼性の高いイオン注入阻止用マスクを形成することができる。また、従来のレジストマスクの微細化の限界を超える領域へもイオン注入阻止用マスク２９を形成することができる。すなわち、素子分離領域２３が微細化され、イオン注入阻止用マスク２９も微細化された場合にも、十分に信頼性の高いイオン注入阻止用マスクを形成することができる。ゲート制御部２５の形成と同時に形成するので、イオン注入阻止用マスク２９の位置ずれも生じない。従って、図６Ｆのソース・ドレイン領域のイオン注入工程で、ｐ型の素子分離領域２３内にｎ型不純物が突き抜けることがなく、素子分離領域２３の素子分離能力を低下させることがない。素子分離領域２３の破壊や機能低下がない信頼性の高い半導体装置を製造することができる。
【００７４】
最終的には、このイオン注入阻止用マスク２９は除去せずに残存させるので、イオン注入阻止用マスクの除去工程が省略され、その分工程を削減することができる。また、図示しないが、イオン注入阻止用マスクとして、本実施の形態のイオン注入阻止用マスク２９と、他部におけるレジストマスクとを併用することも可能であるが、イオン注入阻止用マスクのレイアウトによっては、レジストマスクが不要になるときは、さらに工程削減が図られる。
【００７５】
本発明の半導体装置の製造方法の他の実施の形態として、イオン注入阻止用マスクを図４で示した絶縁膜３９で形成することができる。この絶縁膜３９の形成は、素子分離領域２３の形成工程で形成される絶縁膜、例えばシリコン酸化膜を厚く形成するようになす。イオン注入阻止用マスク３９の形成後の工程は、上述と同じである。
本実施の形態の半導体装置の製造方法においても、レジストますくの微細化の限度を超えた領域にイオン注入阻止用マスクを形成することが可能になる。また、マスクずれで起こる素子分離領域２３の分離能力低下を防止することができる。さらに工程の削減が図れる。
【００７６】
上述した本実施の形態に係るイオン注入阻止用マスクは、ＣＭＯＳ固体撮像素子に適用することができる。図７は、本発明に係るＣＭＯＳ固体撮像素子における画素領域のレイアウトの一実施の形態を示す。
本実施の形態のＣＭＯＳ固体撮像素子５１は、光電変換部となるフォトレジストＰＤと、複数のＭＯＳトランジスタとで単位画素５２〔５２Ａ，５２Ｂ，５２Ｃ，５２Ｄ〕を形成し、複数の単位画素５２が規則的に配列して、例えばマトリクス状に配列して構成される。単位画素５２は、例えば１つのフォトダイオードＰＤと３つのＭＯＳトランジスタ、すなわち転送トランジスタ、リセットトランジスタ、増幅トランジスタで構成される。転送トランジスタＴｒ4 は、フォトダイオードＰＤの電荷蓄積領域とフローティング・ディフージョン（ＦＤ）となるソース・ドレイン領域５４とゲート絶縁膜を介して形成された転送ゲート電極５５とで形成される。リセットトランジスタＴｒ5 は、一対のソース・ドレイン領域５４及び５６とゲート絶縁膜を介して形成されたリセットゲート電極５７とで形成される。増幅トランジスタＴｒ6 は、ソース・ドレイン領域５６及び５８とゲート絶縁膜を介して形成されたゲート電極５９とで形成される。垂直方向に配列された各画素の増幅トランジスタＴｒ6 の一方のソース・ドレイン領域５８には垂直信号線６０が接続され、リセットトランジスタＴｒ5 の一方のソース・ドレイン領域５６には電源電圧Ｖｄｄを供給する電源線６１が接続される。各画素５２〔５２Ａ，５２Ｂ．５２Ｃ，５２Ｄ〕の相互間は斜線で示す素子分離領域６３により分離される。
【００７７】
本実施の形態に係るＣＭＯＳ固体撮像素子５１においては、素子分離領域６３を所要の導電型、例えばｐ型の不純物領域で形成されると共に、素子分離領域６３の全域あるいは所要領域上にＭＯＳトランジスタＴｒ4 〜Ｔｒ6 におけるゲート制御部（ゲート絶縁膜、ゲート電極、サイドウォールなどからなる）と同じ構成によるイオン注入阻止用マスクが形成される。この場合、イオン注入阻止用マスクは、各ＭＯＳトランジスタＴｒ4 〜Ｔｒ6 のゲート制御部と分離して形成してもよい。あるいはイオン注入阻止用マスクを所要のＭＯＳトランジスタのゲート制御部と一体的に連続して形成するようにしてもよい。
【００７８】
本例では、図７に示すように、増幅トランジスタＴｒ６のゲート制御部（図ではゲート電極５９のみを示す）を、隣接する画素の増幅トランジスタＴｒ６のソース・ドレイン領域５８と転送トランジスタＴｒ４のソース・ドレイン領域５４（ｆｄ）間に位置するようにゲート制御部を含めたコ字型に素子分離領域６３上に延長して、この延長部をイオン注入阻止用マスク６４として構成する。この場合、その他の素子分離領域６３上は例えばシリコン酸化膜やシリコン窒化膜などの絶縁膜、あるいは従来のレジストマスク等によるイオン注入阻止用マスクを形成することもできる。このイオン注入阻止用マスクとＭＯＳトランジスタのゲート制御部とフォトダイオードＰＤを覆うレジストマスクとをマスクに、各ＭＯＳトランジスタの第２導電型、例えばｎ型のソース・ドレイン領域５４、５７、５８をイオン注入により形成する。また、このイオン注入阻止用マスクとＭＯＳトランジスタを覆うレジストマスクと、転送トランジスタＴｒ６のゲート制御部とをマスクに、フォトダイオードＰＤを構成する所要導電型の半導体領域をイオン注入により形成する。
【００７９】
本実施の形態に係るＣＭＯＳ固体撮像素子５１によれば、増幅トランジスタＴｒ６のソース・ドレイン領域５８に隣接する素子分離領域６３上に、上面から見てコ字型に増幅トランジスタＴｒ６のゲート制御部と同じ構成のイオン注入阻止用マスク６４が形成されることにより、ソース・ドレイン領域５８をイオン注入で形成するとき、素子分離領域６３には不純物がイオン注入されることがない。このため、素子分離領域６３の分離能力を維持することができる。
【００８０】
この技術を用いることによって、ソース・ドレイン領域のイオン注入マージンを確保しながら、素子分離を形成することができる。この効果は、増幅トランジスタのゲート制御部を延長した構成に限らず、後述する図８〜図１０の実施の形態のイオン注入阻止用マスクにおいても、同様に奏する。
【００８１】
特に、画素の微細化、高集積化に伴い画素間の素子分離領域６３の幅を狭くしたとき、すなわちレジストマスクの微細化の限度を超えるような狭さとしたときにも、イオン注入阻止用マスクを形成することができる。そして、イオン注入阻止用マスクがゲート制御部と同じ構成であるので、マスクに対してイオン注入を阻止するに十分な能力を持たせることができ、且つマスクずれを生じることもない。従って、従来のレジストマスクの場合のようなマスクずれで起こる素子分離能力の低下を防止することができる。
【００８２】
また、このイオン注入阻止用マスクは、最終的にＣＭＯＳ固体撮像素子内に残存させるので、イオン注入阻止用マスクを除去する工程が省略され、製造工程の簡素化を図ることができる。ＣＭＯＳ固体撮像素子の製造に際してのイオン注入阻止用マスクとして、本実施の形態のゲート制御部と同じ構成によるイオン注入阻止用マスクと、従来のレジストマスクによるイオン注入阻止用マスクとを併用することもできる。しかし、レイアウトによっては、レジストマスクによるイオン注入阻止用マスクを不要とすることができ、その分、工程を削減することができる。
【００８３】
イオン注入阻止用マスク６４をＭＯＳトランジスタＴｒ4 〜Ｔｒ6 のゲート制御部と分離して形成されるとき、このイオン注入阻止用マスク６４のゲート電極に素子分離領域６３の分離能力を強化するための所要の電位、本例では素子分離領域６３がｐ型不純物領域で形成されるので、負の電圧を印加することができる。イオン注入阻止用マスク６４のゲート電極に負の電圧を印加するときは、上述したような素子分離の強化を図ることができると共に、素子分離領域６３の界面のｐ型不純物濃度が高くなることで、暗電流抑制を強化することができる。
【００８４】
図８は、本発明に係るＣＭＯＳ固体撮像素子における画素領域のレイアウトの他の実施の形態を示す。本実施の形態のＣＭＯＳ固体撮像素子６５は、素子分離領域６３を所要の導電型、例えばｐ型の不純物領域で形成されると共に、素子分離領域６３の全域上にリセットトランジスタＴｒ５を除く他のＭＯＳトランジスタＴｒ４、Ｔｒ６におけるゲート制御部と同じ構成によるイオン注入阻止用マスク６４が形成される。この場合、イオン注入阻止用マスク６４は分割され、それぞれ対応するＭＯＳトランジスタＴｒ４，Ｔｒ６のゲート制御部(図ではゲート電極５５，５７，５９のみ示す)より延長して形成される。
その他の構成は、前述の図７と同様であるので対応する部分に同一符号を付して重複説明を省略する。
【００８５】
本実施の形態のＣＭＯＳ固体撮像素子６５によれば、素子分離領域６３の全域上にＭＯＳトランジスタＴｒ４、ｔｒ６のゲート制御部と同じ構成のイオン注入阻止用マスク６４が形成されることにより、ソース・ドレイン領域５８をイオン注入で形成するとき、また、フォトダイオードＰＤの所要導電型の半導体領域を形成するとき、素子分離領域６３には不純物がイオン注入されることがない。このため、素子分離領域６３の分離能力を維持することができる。
画素周辺のほぼ全ての素子分離領域６３上にゲート制御部を延長して配置することにより、素子分離の信頼性を高めることができる。ここで、リセットトランジスタＴｒ５のゲート制御部を素子分離領域上に延長しないのは、素子分離領域上にリセットトランジスタＴｒ５のゲート制御部を延長したとき、素子分離は保証されるが、ゲートに電源電圧が印加されるため、直下のｐ＋素子分離領域の表面の分離能力が弱まる方向になる。一方、増幅トランジスタＴｒ６は他のトランジスタに比べて、ゲートに加わる電圧が弱い。また、転送トランジスタＴｒ４は電圧を印加した場合に、フローティングディフージョン領域ＦＤへと電子が逃げる道があるため、他の画素への影響は少ない。
その他、図７のＣＭＯＳ固体撮像素子で説明したと同様の効果を奏する
【００８６】
図９は本発明に係るＣＭＯＳ固体撮像素子における画素領域のレイアウトの更に他の実施の形態を示す。本実施の形態のＣＭＯＳ固体撮像素子６７は、素子分離領域６３を所要の導電型、例えばｐ型の不純物領域で形成されると共に、素子分離領域６３の全域上にＭＯＳトランジスタＴｒ４〜Ｔｒ６におけるゲート制御部と同じ構成によるイオン注入阻止用マスク６４が形成される。この場合、イオン注入阻止用マスク６４は、転送トランジスタＴｒ４のゲート制御部（図ではゲート電極５５のみを示す）より延長して形成され、かつ各画素ごとに分割して形成される。
その他の構成は、前述の図７と同様であるので対応する部分に同一符号を付して重複説明を省略する。
【００８７】
本実施の形態のＣＭＯＳ固体撮像素子６７によれば、素子分離領域６３の全域上に転送トランジスタＴｒ４のゲート制御部と同じ構成のイオン注入阻止用マスク６４が形成されることにより、ソース・ドレイン領域５８をイオン注入で形成するとき、また、フォトダイオードＰＤの所要導電型の半導体領域を形成するとき、素子分離領域６３には不純物がイオン注入されることがない。このため、素子分離領域６３の分離能力を維持することができる。
素子分離領域６３上に配置スルイオン注入阻止用マスク６４を、転送トランジスタＴｒ４のゲート制御部と共用することにより、フローティングディフージョン領域ＦＤに信号蓄積時、そのゲートに負電圧を印加することで、さらにブルーミング耐性が強化される。
その他、図７のＣＭＯＳ固体撮像素子で説明したと同様の効果を奏する。
【００８８】
図１０は本発明に係るＣＭＯＳ固体撮像素子における画素領域のレイアウトの更に他の実施の形態を示す。本実施の形態のＣＭＯＳ固体撮像素子６８は、素子分離領域６３を所要の導電型、例えばｐ型の不純物領域で形成されると共に、素子分離領域６３の全域上にＭＯＳトランジスタＴｒ４〜Ｔｒ６におけるゲート制御部と同じ構成によるイオン注入阻止用マスク６４が形成される。この場合、イオン注入阻止用マスク６４は、各ＭＯＳトランジスタＴｒ４〜Ｔｒ６のゲート制御部から分離して形成される。
その他の構成は、前述の図7と同様であるので対応する部分に同一符号を付して重複説明を省略する。
【００８９】
本実施の形態のＣＭＯＳ固体撮像素子６８によれば、素子分離領域６３の全域上にトランジスタＴｒ４〜Ｔｒ６のゲート制御部とは分離して且つこのゲート制御と同じ構成のイオン注入阻止用マスク６４が形成されることにより、ソース・ドレイン領域５８をイオン注入で形成するとき、また、フォトダイオードＰＤの所要導電型の半導体領域を形成するとき、素子分離領域６３には不純物がイオン注入されることがない。このため、素子分離領域６３の分離能力を維持することができる。
図１０では、どのゲート制御部にも属さず、素子分離領域６３上にゲート制御部と同じ構成のイオン注入阻止用マスク６４を配置することにより、画素の動作に左右されず、常にイオン注入阻止用マスク６４に電圧を印加できるので、さらにブルーミング耐性を強化できる。
その他、図７のＣＭＯＳ固体撮像素子で説明したと同様の効果を奏する。
【００９０】
本発明に係るＣＭＯＳ固体撮像素子におけるイオン注入阻止用マスク６４は、絶縁膜で形成するとか、素子分離領域６３の一部をサイドウォールのみで形成するとか、上記のゲート制御部以外に前述の半導体装置で説明したと同様の構成を採り得る。
【００９１】
また、本発明に係るＣＭＯＳ固体撮像素子の製造方法の実施の形態としては、前述した半導体装置の製造方法と同様な工程を有して行われる。
本実施の形態のＣＭＯＳ固体撮像素子の製造方法においても、素子分離領域の微細化に伴う微細化されたイオン注入阻止用マスクの形成を可能にすること、ソース・ドレイン領域のイオン注入工程での素子分離領域の分離能力低下を回避できること、工程削減を可能にすること等、前述の半導体装置の製造方法と同様の効果を奏する。
【図面の簡単な説明】
【００９２】
【図１】Ａ，Ｂ及びＣ  本発明に係る半導体装置の一実施の形態を示す平面図、そのＡーＡ線上の断面図及びＢーＢ線上の断面図である。
【図２】Ａ及びＢ  本発明に係るイオン注入阻止用マスクの他の実施の形態を示す要部の平面図及びそのＣーＣ線上の断面図である。
【図３】本発明に係るイオン注入阻止用マスクの他の実施の形態を示す断面図である。
【図４】Ａ，Ｂ及びＣ  本発明に係る半導体装置の他の実施の形態を示す平面図、そのＡーＡ線上の断面図及びＢーＢ線上の断面図である。
【図５】Ａ〜Ｃ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図６】Ｄ〜Ｆ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図７】本発明に係るＣＭＯＳ固体撮像素子の画素領域のレイアウトに一実施の形態を示す要部の平面図である。
【図８】本発明に係るＣＭＯＳ固体撮像素子の画素領域のレイアウトに他の実施の形態を示す要部の平面図である。
【図９】本発明に係るＣＭＯＳ固体撮像素子の画素領域のレイアウトに更に他の実施の形態を示す要部の平面図である。
【図１０】本発明に係るＣＭＯＳ固体撮像素子の画素領域のレイアウトに更に他の実施の形態を示す要部の平面図である。
【図１１】Ａ及びＢ  従来の半導体装置の一例を示す平面図及びそのＡーＡ線上の断面図である。
【符号の説明】
【００９３】
２１・・半導体装置、２２・・半導体基板、２３・・不純物領域による素子分離領域、２４・・ソース・ドレイン領域、２５・・ゲート制御部、２６・・ゲート絶縁膜、２７・・ゲート電極、２８・・サイドウォール、２９、３９・・イオン注入阻止用マスク、Ｔｒ1 ，Ｔｒ2 ・・ＭＯＳトランジスタ、５１，６５，６７・・ＣＭＯＳ固体撮像素子、ＰＤ・・フォトダイオード、Ｔｒ4 〜Ｔｒ6 ・・ＭＯＳトランジスタ、５２〔５２Ａ〜５２Ｄ〕・・画素、５４・・ソース・ドレイン領域（ＦＤ）、５６、５８・・ソース・ドレイン領域、５５、５７、５９・・ゲート電極、６０・・垂直信号線、６１・・電源線、６３・・素子分離領域、６４・・イオン注入阻止用マスク
【図１】
2006216616.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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