(57)【要約】【課題】アナログ特性の向上が図られた上で、設計の自由度を向上させ、基板面積の増加が抑制された半導体集積回路装置を提供する。【解決手段】アナログ電源用あるいはアナログ信号用のエリアＩ／Ｏを内蔵したアナログマクロ領域１４が配置されたゲート領域１２と、周辺Ｉ／Ｏ回路領域１６とが半導体集積回路装置に設けられる。アナログマクロ１４およびマクロ領域１３はチップ１１上のゲート領域１２の任意の位置に配置される。アナログマクロ１４は単数あるいは複数個のエリアＩ／Ｏを含んでいてもよい。ゲート領域１２にはさらに、基本セルや複数の論理ゲートが配置されている。【選択図】図２
2006210678.tif 000002
【特許請求の範囲】
【請求項１】
チップ上に設けられた半導体集積回路装置であって、
アナログマクロセルと、前記アナログマクロセル用のエリアＩ／Ｏとを有するアナログマクロ領域が配置されたゲート領域を備えている半導体集積回路装置。
【請求項２】
前記半導体集積回路装置は、前記チップの周辺部に配置された周辺Ｉ／Ｏ回路領域をさらに備えていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記エリアＩ／Ｏは、アナログ電源用エリアＩ／Ｏまたはアナログ信号用エリアＩ／Ｏを有していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
コンピュータを用いて、チップ上に設けられたゲート領域に、アナログマクロセルと前記アナログマクロセル用のエリアＩ／Ｏとを内蔵するアナログマクロ領域を配置するステップを備えている半導体集積回路装置のレイアウト設計方法。
【請求項５】
前記エリアＩ／Ｏは、アナログ電源またはアナログ信号のためのＩ／Ｏ回路であることを特徴とする請求項４に記載の半導体集積回路装置のレイアウト設計方法。
【請求項６】
前記アナログマクロ領域は、前記ゲート領域の任意の位置に配置されることを特徴とする請求項４に記載の半導体集積回路装置のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にアナログマクロ領域を備えた半導体集積回路のレイアウト設計に関する。
【背景技術】
【０００２】
アナログマクロ領域を備えた半導体集積回路装置のレイアウト設計方法として、目的に応じて従来から種々の方法が提案されている。
【０００３】
図４は、第１の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置を示す平面図である。同図に示す半導体集積回路装置のレイアウト設計方法では、アナログ電源またはアナログ信号をアナログマクロ領域１０２内のアナログマクロセルに供給するため、チップ１０３の周辺部に配置されたアナログマクロ用入出力回路領域（以下、「アナログマクロ用Ｉ／Ｏ回路領域」１０１と記載）１０１とアナログマクロ領域１０２とは配線で互いに接続されている。そのため、図４に示すように、設計の際にアナログ特性の確保やノイズのケアを考慮に入れて、アナログマクロ領域１０２は、アナログマクロ用Ｉ／Ｏ回路領域１０１の近辺に配置される。
【０００４】
また、図５は、第２の従来例に係る半導体集積回路装置のレイアウト設計方法を説明するための平面図（左図）および断面図（右図）である。この従来例に係るレイアウト設計方法おいては、各回路間を接続する配線を上位配線２０２とコンタクトビア２０３によって上位配線２０２に接続される下位配線２０４とに分け、上位配線２０２と下位配線２０４とを平面的に重ね合わせることにより配線抵抗を下げることができる。そのため、第２の従来例に係るレイアウト設計方法は、アナログ信号配線の配線抵抗をある基準値以下に抑えなければならない場合など、アナログ回路の特性確保のために用いられる。
【０００５】
図６は、第３の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。同図に示すように、第３の従来例に係るレイアウト設計方法では、同一配線層内においてアナログ配線３０１とディジタル配線３０２との間隔を所定値以上にあけることによってディジタル信号のノイズがアナログ配線３０１に伝播するのを抑え、アナログ信号に干渉するのを抑制している。
【０００６】
また、図７は、第４の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。同図に示すように、アナログ配線４０２の両側または片側にＶＳＳ配線４０１を配置することにより、ノイズをＶＳＳ配線４０１で吸収することができる。そのため、アナログ配線４０２に伝搬するノイズが抑制され、アナログ特性が改善された半導体集積回路装置を設計することができる。
【０００７】
図８は、第５の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。このレイアウト設計方法は、第１のアナログマクロ領域５０１への信号入力および第１のアナログマクロ領域５０１からの信号出力が第２のアナログマクロ領域５０２への信号入力および第２のアナログマクロ領域５０２からの信号出力とそれぞれ同時でなければならない場合に用いられる。図８に示すように、第５の従来例に係るレイアウト設計方法では、第１のアナログマクロ領域５０１とアナログマクロ用Ｉ／Ｏ回路領域５０３とを接続する第１のアナログ配線５０４の長さが第２のアナログマクロ領域５０２とアナログマクロ用Ｉ／Ｏ回路領域５０３とを接続する第２のアナログ配線５０５の長さに等しくなるように設計する。この方法によれば、第１のアナログ配線５０４における配線抵抗と第２のアナログ配線５０５における配線抵抗とを等しくできるので、第１のアナログマクロ領域５０１への信号入力および第１のアナログマクロ領域５０１からの信号出力を第２のアナログマクロ領域５０２への信号入力および第２のアナログマクロ領域５０２からの信号出力とそれぞれほぼ等しくすることができる。
【０００８】
以上のように、アナログ特性の劣化が抑制された半導体集積回路装置を作製するために、従来から種々のレイアウト設計方法が提案されている。
【特許文献１】特開２００４−４７５１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記第１の従来例では、配線長を短くするためにアナログマクロ領域１０２は必然的にアナログマクロ用Ｉ／Ｏ回路領域１０１近辺に配置されることとなり、レイアウト設計の自由度が低下するという不具合がある。
【００１０】
また、図９は、第３の従来例に係る半導体集積回路装置の一部を模式的に示す平面図である。同図に示すように、第２の従来例および第３の従来例の方法で設計された半導体集積回路装置では、アナログマクロ用Ｉ／Ｏ回路領域６０１（図５のアナログマクロ用Ｉ／Ｏ回路領域２０５に相当）とアナログマクロ領域６０４（図５のアナログマクロ領域２０１、図６のアナログマクロ領域３０３に相当）とを接続するアナログ配線６０２を配置するため、アナログマクロ領域６０４とアナログマクロ用Ｉ／Ｏ回路領域６０１との間でデッドスペース６０３が生じ、チップサイズが拡大してしまう。また、第４の従来例では、アナログ配線４０１の周囲にＶＳＳ配線４０１を配置するため、ＶＳＳ配線４０１の面積分チップ面積が拡大してしまう。また、第５の従来例では、第１のアナログ配線５０４の長さと第２のアナログ配線５０５の長さとを等しくすることがレイアウト設計上困難である場合がある。
【００１１】
このように、従来のレイアウト設計方法のいずれにも改善の余地があった。
【００１２】
従って、本発明の目的は、アナログ特性の向上を図りつつレイアウト設計の自由度を向上させた半導体集積回路装置のレイアウト設計方法を提供することにある。さらに、本発明は、チップサイズの増加を抑制すること、および複数のアナログマクロ領域における入出力のタイミングを等しくすることが可能なレイアウト設計方法を提供することも目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体集積回路装置は、チップ上に設けられた半導体集積回路装置であって、アナログマクロセルと、前記アナログマクロセル用のエリアＩ／Ｏとを有するアナログマクロ領域が配置されたゲート領域を備えている。
【００１４】
この構成により、アナログマクロセル用のＩ／Ｏ回路がチップの周辺部等に配置される場合に比べてアナログマクロ領域を配置できる位置が限定されず、レイアウトの自由度を向上させることができる。また、本発明の半導体集積回路装置では、エリアＩ／Ｏを内蔵したアナログマクロ領域を備えていることによりアナログマクロ用Ｉ／Ｏ回路領域を使用する必要がなくなるので、Ｉ／Ｏ回路数を削減することができる。また、アナログマクロ領域とアナログマクロセル用のＩ／Ｏ回路とを接続する配線を省略あるいは短縮することができるので、アナログ配線をディジタル配線と離して配置したり、アナログ配線をＶＳＳ配線（グラウンド線）に隣接して配置するなどしてノイズの影響を抑えるための対策を講じる必要がなくなる。そのため、デッドスペースを低減し、回路面積およびチップサイズの増大を抑えることができる。また、本発明の半導体集積回路装置の構成により、同一のＩ／Ｏ回路に接続された２つのアナログマクロセルにおいて、同時に信号を入出力する必要がある場合にも、条件を満たすレイアウトを容易に設計することができるようになる。
【００１５】
なお、前記半導体集積回路装置は、前記チップの周辺部に配置された周辺Ｉ／Ｏ回路領域をさらに備えていていることが好ましい。
【００１６】
また、前記エリアＩ／Ｏは、アナログ電源用エリアＩ／Ｏまたはアナログ信号用エリアＩ／Ｏを有していることをが好ましい。
【００１７】
本発明の半導体集積回路装置のレイアウト設計方法は、コンピュータを用いて、チップ上に設けられたゲート領域に、アナログマクロセルと前記アナログマクロセル用のエリアＩ／Ｏとを内蔵するアナログマクロ領域を配置するステップを備えている。
【００１８】
この方法によれば、あらかじめエリアＩ／Ｏを内蔵したアナログマクロ領域をゲート領域内の任意の位置に配置できるので、レイアウト設計の自由度を向上させることができる。また、アナログマクロ領域とアナログマクロセル用のＩ／Ｏ回路とを接続する配線を短縮することができるので、配線抵抗を低減された半導体集積回路装置を設計することができるようになる。さらに、ノイズ対策時に生じるデッドスペースが低減された半導体集積回路装置を容易に設計することも可能となる。また、同一のＩ／Ｏ回路に接続された２つのアナログマクロセルにおいて、同時に信号を入出力する必要がある場合にも、条件を満たすレイアウトを容易に設計することができるようになる。
【発明の効果】
【００１９】
本発明の半導体集積回路のレイアウト設計方法によれば、エリアＩ／Ｏを内蔵したアナログマクロ領域がゲート領域内の任意の位置に設けられるので、アナログマクロ用Ｉ／Ｏ回路をチップの周辺部に配置する場合に比べてレイアウト設計の自由度を向上させることが可能となる。
【００２０】
また、本発明の半導体集積回路のレイアウト設計方法によれば、チップ上に生じるデッドスペースを低減し、チップ面積の増加の抑制できる。また、本発明のレイアウト設計方法によれば、アナログマクロ領域への電源供給やノイズ対策について考慮しなくてもアナログマクロ領域の特性を十分に満たす半導体集積回路装置を設計することができる。
【００２１】
さらに、複数のエリアＩ／Ｏ内蔵アナログマクロのＩ／Ｏ回路パッドに信号配線などを直接ボンディングをすることにより、複数のアナログマクロ領域の信号の入出力のタイミングを等しくするためのレイアウトを容易に行えるようになる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体集積回路装置の一例およびそのレイアウト設計方法について、図面を参照しながら説明する。
【００２３】
図１は、本実施形態に係る半導体集積回路装置のうちアナログマクロ領域を模式的に示す平面図であり、図２は、本実施形態に係る半導体集積回路装置が設けられたチップを模式的に示す平面図である。
【００２４】
図１に示すように、本実施形態発明の半導体集積回路装置のレイアウト設計方法は、アナログマクロ領域１４の内部にアナログ電源用エリア入出力回路（以下、「アナログ電源用エリアＩ／Ｏと略記する）１５ａ、アナログ信号用エリア入出力回路（以下、「アナログ信号用エリアＩ／Ｏと略記する）１５ｂなどのエリアＩ／Ｏを配置することを特徴とする、エリアパッドを用いた方法である。ここで、アナログマクロ領域１４は、チップ１１上においてアナログ素子を含む多数のアナログマクロセルが配置される領域のことである。
【００２５】
図２に示すように、チップ１１上に形成され、本実施形態のレイアウト設計方法により設計される半導体集積回路装置は、マクロセルが配置されたマクロ領域１３、アナログ電源用エリアＩ／Ｏ１５ａやアナログ信号用エリアＩ／Ｏ１５ｂなどのエリアＩ／Ｏを内蔵するアナログマクロ領域１４および基本セルなど（図示せず）が設けられたゲート領域１２と、チップ１１の周辺部に配置された周辺Ｉ／Ｏ回路領域１６とを備えている。
【００２６】
周辺Ｉ／Ｏ回路領域１６は、マクロセルや基本セル、論理セルなどアナログマクロセル以外のセルのための入出力回路が設けられる領域である。この周辺Ｉ／Ｏ回路領域１６は、チップ１１の外周部近傍のうち、素子を設置可能な領域全体に連続して設けられている。
【００２７】
ゲート領域１２は上述のように、チップ１１上に設けられ、ＲＡＭ（Random Access Memory)，ＲＯＭ(Read Only Memory)など機能を有するマクロセル、基本セル、エリアＩ／Ｏを内蔵するアナログマクロ領域、論理セルが配置される領域である。
【００２８】
エリアＩ／Ｏを内蔵するアナログマクロ領域１４は、チップ１１上の任意の位置に設けられる。すなわち、本実施形態の半導体集積回路装置においては、アナログマクロ領域１４を含むゲート領域１２と、周辺Ｉ／Ｏ回路領域１６との位置を予め固定せず自由に配置可能となっている。
【００２９】
次に、本発明の半導体集積回路装置のレイアウト設計方法の一例を説明する。図３は、本実施形態のレイアウト設計方法を示すフローチャートである。
【００３０】
まず、図３に示すステップＳ１では、設計者がレイアウト設計に必要な情報、すなわち、回路接続情報、基本セル、マクロセル、その他のセルのライブラリ、Ｉ／Ｏ回路の配置情報および位置情報などを準備する。これらの情報は、あらかじめメモリなどのハード手段に保存しておく。
【００３１】
次に、ステップＳ２では、チップ１１のサイズを決定し、ステップＳ１で準備されたＩ／Ｏ回路の配置情報をもとに、基本セルやマクロ領域１３用のＩ／Ｏ回路を、チップ１１に設けられている周辺Ｉ／Ｏ回路領域１６内に配置する。
【００３２】
次いで、ステップＳ３では、チップ１１に設けられているゲート領域１２に、アナログマクロセルとアナログマクロセル用のエリアＩ／Ｏとが内蔵されたアナログマクロ領域１４と、マクロセルを含むマクロ領域１３とを配置する。なお、アナログマクロ領域１４は、ゲート領域１２内に単数あるいは複数個設けられる。
【００３３】
次に、ステップＳ４では、ステップＳ３で配置されたマクロ領域１３およびアナログマクロ領域１４を除いたゲート領域１２に基本セル、その他のセル等を配置する。
【００３４】
以上のステップにより、本実施形態の半導体集積回路のレイアウト設計が実現される。なお、上記ステップＳ２〜Ｓ４は、レイアウト設計ツールが組み込まれたコンピュータ等によって行われる。
【００３５】
本実施形態のレイアウト設計方法では、アナログマクロセルおよびアナログマクロセル用のエリアＩ／Ｏが配置されたアナログマクロ領域１４を一つの設計上の単位としているため、チップ１１上の任意の場所にデットスペースの拡大を抑制しながらアナログマクロ領域１４を配置することができる。
【００３６】
また、本実施形態のレイアウト設計方法によれば、アナログマクロ領域１４をアナログマクロ用Ｉ／Ｏ回路領域１０１（図４参照）の近傍に配置する必要がなくなるため、図４に示す第１の従来例に比べてレイアウトの自由度を向上させることができる。さらに、エリアＩ／Ｏが配置されたアナログマクロ領域１４を使用することで、アナログマクロ用Ｉ／Ｏ回路領域１０１を使用する必要がなくなるので、Ｉ／Ｏ回路数を削減することができる。
【００３７】
さらに、本実施形態の方法によってレイアウトされた半導体集積回路装置では、アナログマクロ領域１４内に配置されたアナログ電源用エリアＩ／Ｏ１５ａおよびアナログ信号用エリアＩ／Ｏにそれぞれ電源供給配線（電源供給端子）および信号用配線（信号用端子）をそれぞれ直接ボンディングすることによって電源電圧や信号が供給されるため、アナログマクロ用Ｉ／Ｏ回路とアナログマクロ領域とを接続する配線を省略あるいは短縮できる。そのため、従来の半導体集積回路に比べてアナログマクロ用のＩ／Ｏ回路とアナログマクロセルとの間の配線抵抗を低減することができる。また、本実施形態の半導体集積回路装置では、第２〜第４の従来例の方法を施した場合に発生あるいは増加するデットスペースを抑制することができる。すなわち、本実施形態のレイアウト設計方法によれば、チップサイズ拡大を抑制しながら、アナログ特性が確保された半導体集積回路装置を設計することが可能となる。
【００３８】
また、同一のＩ／Ｏ回路に接続された２つのアナログマクロセルにおいて、同時に信号を入出力する必要がある場合にも、アナログ信号用エリアＩ／Ｏ１５ｂが複数のアナログマクロセルを含むアナログマクロ領域１４内に配置されるので、条件を満たすレイアウトを容易に設計することができるようになる。また、本実施形態のレイアウト設計方法によれば、２つのアナログマクロ領域１４が設けられ、両方のアナログマクロ領域１４において同時に信号を入出力する場合の設計も容易に行うことができる。
【００３９】
以上のように、本実施形態のレイアウト設計方法によれば、要求されるアナログ特性を確保しつつ、レイアウト設計の自由度を向上させることができ、その上、チップサイズの増加を抑制することができる。
【００４０】
なお、図２に示す例では、アナログマクロ領域１４内にアナログ電源用エリアＩ／Ｏ１５ａとアナログ信号用エリアＩ／Ｏ１５ｂとが各１個のみ設けられているが、それぞれ複数個配置されていてもよい。
【００４１】
また、本実施形態のレイアウト設計方法は、チップ１１上に形成された周辺Ｉ／Ｏ回路領域１６のサイズや周辺Ｉ／Ｏ回路領域１６上に設けられたパッドの配置構成（例えば格子状や千鳥状）、パッドピッチが変更された場合でも上述の例と同様に適用することができる。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明のレイアウト設計方法は、アナログ回路が搭載された半導体集積回路装置の設計について有用であり、本発明の方法により設計された半導体集積回路装置は、種々の電気機器に用いられる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に係る半導体集積回路装置のうちアナログマクロ領域を模式的に示す平面図である。
【図２】本発明の実施形態に係る半導体集積回路装置が設けられたチップを模式的に示す平面図である。
【図３】本発明の実施形態に係るレイアウト設計方法を示すフローチャートである。
【図４】第１の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置を示す平面図である。
【図５】第２の従来例に係る半導体集積回路装置のレイアウト設計方法を説明するための平面図（左図）および断面図（右図）である。
【図６】第３の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。
【図７】第４の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。
【図８】第５の従来例に係るレイアウト設計方法によって設計された半導体集積回路装置の一部を示す平面図である。
【図９】第３の従来例に係る半導体集積回路装置の一部を模式的に示す平面図である。
【符号の説明】
【００４４】
１１      チップ
１２      ゲート領域
１３      マクロ領域
１４      アナログマクロ領域
１５ａ    アナログ電源用エリアＩ／Ｏ
１５ｂ    アナログ信号用エリアＩ／Ｏ
１６      周辺Ｉ／Ｏ回路領域
【図１】
2006210678.tif 000003
【図２】
2006210678.tif 000004
【図３】
2006210678.tif 000005
【図４】
2006210678.tif 000006
【図５】
2006210678.tif 000007
【図６】
2006210678.tif 000008
【図７】
2006210678.tif 000009
【図８】
2006210678.tif 000010
【図９】
2006210678.tif 000011