(57)【要約】【課題】セレクタ駆動方式を採用する表示装置において、セレクトスイッチの相互間でフィードスルー電圧が異なると、それに伴って種々の問題が発生することが懸念される。【解決手段】セレクタ駆動方式のアクティブマトリクス型液晶表示装置１０において、制御回路１５による制御の下に、液晶パネル１６の外部から入力される制御パルスＣＳＷに応答して、３個のバッファ１４−１，１４−２，１４−３に供給する電源電圧を、これらバッファ１４−１，１４−２，１４−３の駆動終了時に強制的に制御することで、バッファ１４−１，１４−２，１４−３から出力されるドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形をほぼ同じにし、バッファ１４−１，１４−２，１４−３の特性ばらつきに起因するドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の隣接フィードスルー電圧のばらつきを低減する。【選択図】図１
2006308711.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子を含む画素が行列状に２次元配置されるとともに、当該行列状配置に対して画素列ごとに信号線が配線されてなる画素アレイ部と、
前記信号線をｘ本（ｘは２以上の整数）ずつ組とし、当該組のｘ本の信号線を順次選択してその選択した信号線に映像信号を供給するｘ個のスイッチ素子からなるスイッチ回路群と、
前記スイッチ回路群の個々のスイッチ回路における前記ｘ個のスイッチ素子をｘ本の駆動線を介してそれぞれ駆動するｘ個のバッファと、
前記ｘ個のバッファの駆動終了時に、当該ｘ個のバッファに供給する電源電圧を強制的に制御する制御手段と
を具備することを特徴とする表示装置。
【請求項２】
前記制御手段は、前記ｘ個のバッファに供給する電源電圧を、前記駆動終了時に当該ｘ個のバッファがオフ状態となる電圧に変える
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記制御手段は、前記ｘ個のバッファに供給する電源電圧を、前記駆動終了時に一度中間電圧に保持する
ことを特徴とする請求項１記載の表示装置。
【請求項４】
電気光学素子を含む画素が行列状に２次元配置されるとともに、当該行列状配置に対して画素列ごとに信号線が配線されてなる画素アレイ部と、
前記信号線をｘ本（ｘは２以上の整数）ずつ組とし、当該組のｘ本の信号線を順次選択してその選択した信号線に映像信号を供給するｘ個のスイッチ素子からなるスイッチ回路群とを具備する表示装置において、
前記スイッチ回路群の個々のスイッチ回路における前記ｘ個のスイッチ素子をｘ個のバッファによってｘ本の駆動線を介してそれぞれ駆動するとともに、
前記ｘ個のバッファの駆動終了時に、当該ｘ個のバッファに供給する電源電圧を強制的に制御する
ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の駆動方法に関し、特に液晶セルやＥＬ(electro luminescence)素子等の電気光学素子を含む画素が行列状に２次元配置されてなる平面型表示装置および当該表示装置の駆動方法に関する。
【背景技術】
【０００２】
平面型表示装置、例えば画素の電気光学素子として液晶セルを用いた液晶表示装置において、液晶セルを含む画素が行列状に配置されてなる液晶パネルの駆動に当たって、行列状配置の各画素を行単位で順次選択走査しつつ、例えば液晶パネルの外部（以下、「パネル外部」と記述する場合もある）のドライバＩＣから、液晶パネル上に画素列ごとに配線された信号線を介して映像信号を供給することにより、その選択行の各画素に対して映像信号の書込みが行われる。
【０００３】
ここで、液晶パネル上に画素列ごとに配線された信号線の各々と、これら信号線に対して映像信号を供給するパネル外部のドライバＩＣの出力との関係を１対１の対応関係をもって設定したのでは、信号線の本数分だけ出力数を持つドライバＩＣを用意する必要があるとともに、当該ドライバＩＣと液晶パネルとの間を電気的に接続するのにその本数分の配線が必要になる。
【０００４】
このような観点から、液晶パネル上の信号線を、ドライバＩＣの１つの出力に対して複数本を単位（組）として割り当て、この複数本の信号線を時分割にて順次選択する一方、その選択した信号線に対してドライバＩＣの各出力毎に時系列で出力される映像信号を時分割で振り分けて供給することによって各信号線を駆動する、いわゆるセレクタ駆動方式（時分割駆動方式）が採用されている（例えば、特許文献１，２参照）。
【０００５】
具体的には、セレクタ駆動方式は、ドライバＩＣの出力と液晶パネル上の信号線との関係を１対ｘ（ｘは２以上の整数）の対応関係をもって設定し、ドライバＩＣの１つの出力に対して割り当てられたｘ本の信号線をｘ時分割にて選択して駆動するという駆動方式である。このセレクタ駆動方式を採用することにより、ドライバＩＣの出力数および当該ドライバＩＣと液晶パネルとの間の配線数を、信号線の本数の１／ｘに削減可能になるために、その効果は極めて大きい。
【０００６】
【特許文献１】特開平１１−３３８４３８号公報
【特許文献２】特開２００１−１３４２４５号公報
【０００７】
上述したセレクタ駆動方式を採用する場合に、ドライバＩＣから出力される１系統の映像信号（時系列信号）を、ｘ本の信号線に対して時分割にて振り分けるためのスイッチ回路が液晶パネル上に形成されることになる。また、このスイッチ回路は、パネル外部から入力されるドライブ信号によって切替え制御が行われる。
【０００８】
図７は、セレクタ駆動方式におけるスイッチ回路およびその駆動回路の構成の一例を示す回路図である。
【０００９】
図７において、液晶パネル１０１上には、液晶セルを含む画素１０２が行列状に２次元配置されてなる画素アレイ部１０３が形成されている。この画素アレイ部１０３には、行列状配置の画素列ごとに信号線１０４−１，１０４−２，１０４−３，…が水平方向の画素数分だけ配線されている。
【００１０】
本例では、信号線１０４−１，１０４−２，１０４−３，…を例えば３本（ｘ＝３）ずつ単位（組）としている。これに伴って、３本の駆動線１０５−１，１０５−２，１０５−３が画素１０２の水平方向の配列に沿って配線され、さらに３本の信号線毎にスイッチ回路１０６−１，１０６−２，…が設けられている。
【００１１】
スイッチ回路１０６−１は、パネル外部から入力される映像信号ＳＩＧ＃１を伝送する伝送線１０７−１と信号線１０４−１，１０４−２，１０４−３の各々との間に接続された３つのスイッチ素子、例えばＮＭＯＳトランジスタからなるセレクトスイッチ１０８−１，１０８−２，１０８−３によって構成されている。セレクトスイッチ１０８−１，１０８−２，１０８−３の各ゲートは、３本の駆動線１０５−１，１０５−２，１０５−３にそれぞれ接続されている。
【００１２】
そして、これらセレクトスイッチ１０８−１，１０８−２，１０８−３は、パネル外部から入力されるドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３がバッファ１０９−１，１０９−２，１０９−３を介して各ゲートに与えられることで、１系統の映像信号ＳＩＧ＃１を３本の信号線１０４−１，１０４−２，１０４−３に対して時分割にて振り分ける作用をなす。スイッチ回路１０６−２，…の各々も、スイッチ回路１０６−１と同じ構成となっている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、セレクトスイッチ１０８−１，１０８−２，１０８−３として用いられるＭＯＳトランジスタ（本例では、ＮＭＯＳトランジスタ）には、ゲートとソースおよびドレインの各電極間にオーバーラップ容量がある。また、ＭＯＳトランジスタのチャネル内にある電荷は、当該トランジスタがオフするときにソースとドレインに吸収される。そのため、セレクトスイッチ１０８−１，１０８−２，１０８−３がオフすることに伴って、ゲート電圧の変化量とオーバーラップ容量の積で求められる電荷とチャネル・チャージの一部が変化することになる。これが、セレクトスイッチ１０８−１，１０８−２，１０８−３のフィードスルー電圧である。
【００１４】
セレクタ駆動方式を採用する表示装置において、セレクトスイッチ１０８−１，１０８−２，１０８−３の相互間で上記フィードスルー電圧が異なると、それに伴って種々の問題が発生することが懸念される。このことについて、図８の波形図を用いて具体的に説明する。
【００１５】
例えば、セレクトスイッチ１０８−１，１０８−２，１０８−３をそれぞれ駆動するバッファ１０９−１，１０９−２，１０９−３の相互間に特性のばらつきがあると、ドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３に基づいてバッファ１０９−１，１０９−２，１０９−３の各々から出力されるドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形（立ち下がり時間）にはバッファ１０９−１，１０９−２，１０９−３毎にばらつきが生じる。
【００１６】
このように、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形がバッファ１０９−１，１０９−２，１０９−３毎にばらつくと、これらドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３によって駆動される、相互に隣接するセレクトスイッチ１０８−１，１０８−２，１０８−３間においてフィードスルー電圧に誤差が生じるために、当該誤差が表示画面上に縦スジとなって現れ、画像の画質を損ねる一因となる。
【００１７】
また、３本の駆動線１０５−１，１０５−２，１０５−３には、配線抵抗や寄生容量が少なからず存在する。これら配線抵抗や寄生容量は、高精細化に伴う多画素化が進み、それに伴って駆動線１０５−１，１０５−２，１０５−３の配線長が長くなるとそれに連れて増加する。そして、３本の駆動線１０５−１，１０５−２，１０５−３の始端部（バッファ１０９−１，１０９−２，１０９−３の出力部）側と終端部側とで、配線抵抗や寄生容量に起因する伝搬遅延などにより、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形に違いが生じる。
【００１８】
このように、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形が水平方向の位置によって異なると、これらドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３によって駆動されるセレクトスイッチのフィードスルー電圧が水平方向の配設位置によって異なることになるために、信号線に保持される信号電圧にばらつきが生じ、画像の画質を損ねる一因となる。
【００１９】
そこで、本発明は、セレクタ駆動方式を採用する場合において、セレクトスイッチのフィードスルー電圧に起因する問題を解消した表示装置および表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、電気光学素子を含む画素が行列状に２次元配置されるとともに、当該行列状配置に対して画素列ごとに信号線が配線されてなる画素アレイ部と、前記信号線をｘ本（ｘは２以上の整数）ずつ組とし、当該組のｘ本の信号線を順次選択してその選択した信号線に映像信号を供給するｘ個のスイッチ素子からなるスイッチ回路群とを具備する表示装置において、前記スイッチ回路群の個々のスイッチ回路における前記ｘ個のスイッチ素子をｘ個のバッファによってｘ本の駆動線を介してそれぞれ駆動するとともに、前記ｘ個のバッファの駆動終了時に、当該ｘ個のバッファに供給する電源電圧を強制的に制御する構成を採っている。
【００２１】
セレクタ駆動方式（時分割駆動方式）を採用する表示装置において、ｘ個のバッファの駆動終了時に、これらｘ個のバッファに供給する電源電圧を強制的に制御する、例えばｘ個のバッファがオフ状態となる電圧に変える、あるいは一度中間電圧に保持することで、ｘ個のバッファを経たｘ系統のドライブパルスの立ち下がり波形（または、立ち上がり波形）が同じ動作条件で変化するために、ｘ系統のドライブパルス間で立ち下がり波形（または、立ち上がり波形）が同じになる。これにより、ｘ個のセレクトスイッチとして例えばＭＯＳトランジスタを用いた場合に、ＭＯＳスイッチのフィードスルー電圧が同じになる。
【発明の効果】
【００２２】
本発明によれば、セレクタ駆動方式の表示装置において、ｘ個のバッファに供給する電源電圧を、当該ｘ個のバッファの駆動終了時に強制的に制御することで、ｘ個のスイッチ素子として用いるＭＯＳスイッチのフィードスルー電圧が同じになるため、セレクトスイッチのフィードスルー電圧に起因する問題を解消できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１は、本発明の一実施形態に係る表示装置の全体構成の概略を示すシステム構成図である。ここでは、一例として、画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。
【００２５】
図１に示すように、本実施形態に係るアクティブマトリクス型液晶表示装置１０は、画素アレイ部１１に加えて、当該画素アレイ部１１の各画素を駆動する周辺回路、例えば垂直駆動回路１２、スイッチ回路群１３、バッファ群１４および制御回路１５を有し、これら周辺回路が画素アレイ部１１と同一の基板（以下、「液晶パネル」と記述する）１６上に形成され、当該液晶パネル１６の外部に設けられたドライバＩＣ１７からＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎが入力される構成となっている。
【００２６】
画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状（ｍ行、ｎ列）に２次元配置され、この画素配置に対して画素行ごとに走査線１８−１〜１８−ｍが配線され、画素列ごとに信号線１９−１〜１９−ｎが配線された構成となっている。第１のガラス基板に対して、第２のガラス基板が所定の間隙を持って対向配置され、これら２枚のガラス基板間の間隙に液晶材料が封止されることによって上記液晶パネル１６が構成されている。
【００２７】
図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレインに画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレインに一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間に発生する液晶容量を意味する。
【００２８】
ＴＦＴ２１は、ゲートが走査線１８（１８−１〜１８−ｍ）に接続され、ソースが信号線１９（１９−１〜１９−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極と保持容量２３の他方の電極がコモン線２４に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２４を介してコモン電圧（対向電極電圧）ＶＣＯＭが各画素共通に与えられる。
【００２９】
垂直駆動回路１２は、画素アレイ部１１の例えば右側に配置されている。なお、ここでは、画素アレイ部１１の右側に垂直駆動回路１２を配置する構成を例に挙げて示したが、画素アレイ部１１の左側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１２を配置する構成を採ることも可能である。垂直駆動回路１２は、シフトレジスタやバッファ回路等によって構成され、垂直走査パルスを順に出力し、画素アレイ部１１の走査線１８−１〜１８−ｍに与えることによって画素２０を行単位で順次選択する。
【００３０】
ここで、本実施形態に係るアクティブマトリクス型液晶表示装置１０では、液晶パネル１６上の信号線１９−１〜１９−ｎの駆動方式として、セレクタ駆動方式（時分割駆動方式）を採用している。そのために、画素アレイ部１１において、信号線１９−１〜１９−ｎを、例えば互いに隣り合うｘ本ずつ（ｘは２以上の整数）を組（単位）にしている。一例として、ここでは、ｘ＝３、即ち３時分割駆動としている。
【００３１】
液晶パネル１６内には、その外部に設けられたドライバＩＣ１７から、ｎ本の信号線１９−１〜１９−ｎに対してＮ（＝ｎ／３）系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎが入力される。このＮ系統の映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎは、組となる３本の信号線分の信号が１Ｈ（Ｈは水平走査期間）毎に時系列で並んだ状態で入力され、スイッチ回路群１３のＮ個のスイッチ回路１３−１〜１３−Ｎにそれぞれ供給される。
【００３２】
Ｎ個のスイッチ回路１３−１〜１３−Ｎは、液晶パネル１６の外部から入力されるドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３に基づいてバッファ群１４の各バッファ１４−１，１４−２，１４−３の各々から出力されるドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３に同期して、組となる３本の信号線を時分割にて順次選択し、その選択した信号線に対して映像信号ＳＩＧ＃１〜ＳＩＧ＃Ｎの各々を時分割で振り分けて供給する。
【００３３】
制御回路１５は、液晶パネル１６の外部から入力される制御パルスＣＳＷに応答して、３個のバッファ１４−１，１４−２，１４−３の駆動終了時に、これら３個のバッファ１４−１，１４−２，１４−３に供給する電源電圧を強制的に制御する作用をなす。この制御回路１５の具体的な実施例について以下に説明する。
【００３４】
［実施例１］
図３は、本発明の実施例１に係る制御回路１５Ａ、スイッチ回路群１３およびバッファ群１３の構成を示す回路図である。
【００３５】
図３において、スイッチ回路１３−１は、液晶パネル１６の外部から入力される映像信号ＳＩＧ＃１を伝送する伝送線３１−１と信号線１９−１，１９−２，１９−３の各々との間に接続された３つのスイッチ素子、例えばＮＭＯＳトランジスタからなるセレクトスイッチ３２−１，３２−２，３２−３によって構成されている。セレクトスイッチ３２−１，３２−２，３２−３の各ゲートは、３本の駆動線３３−１，３３−２，３３−３にそれぞれ接続されている。
【００３６】
そして、これらセレクトスイッチ３２−１，３２−２，３２−３は、液晶パネル１６の外部から入力されるドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３がバッファ１３−１，１３−２，１３−３を経て、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３として各ゲートに与えられることで、１系統の映像信号ＳＩＧ＃１を３本の信号線１９−１，１９−２，１９−３に対して時分割にて振り分ける作用をなす。スイッチ回路１３−２〜１３−ｎの各々も、スイッチ回路１３−１と同じ構成となっている。
【００３７】
バッファ１４−１は、例えば４個のインバータ３４−１〜３４−４が縦続接続された構成となっており、液晶パネル１６の外部から入力されるアクティブＨｉ（高レベル）のドライブパルスＨＳＷ１をバッファリングし、アクティブＨｉのドライブパルスＨｄｒｉｖｅ１として、駆動線３３−１を介してスイッチ回路１３−１〜１３−ｎに供給する。
【００３８】
４個のインバータ３４−１〜３４−４のうち、入力側の例えば３個のインバータ３４−１〜３４−３には電源ＶＤＤから直接電源電圧が供給されるようになっている。そして、最終段のインバータ３４−４には、制御回路１５の出力電圧が電源電圧として供給されるようになっている。バッファ１４−２，１４−３の各々も、バッファ１４−１と同じ構成となっている。
【００３９】
制御回路１５Ａは、電源ＶＤＤから直接電源電圧が供給される例えば３個のインバータ３５−１〜３５−３が縦続接続された構成となっており、液晶パネル１６の外部から入力されるアクティブＨｉの制御パルスＣＳＷに応答して、当該制御パルスＣＳＷと逆極性の出力電圧を発生し、当該出力電圧をバッファ１４−１〜１４−３の最終段のインバータ３４−４にその電源電圧として供給する。これにより、バッファ１４−１〜１４−３に供給する電源電圧、本例では最終段のインバータ３４−４に供給する電源電圧を、バッファ１４−１〜１４−３の駆動終了時に強制的に制御する。
【００４０】
制御パルスＣＳＷは、図４の波形図に示すように、ドライブパルスＨＳＷ１〜ＨＳＷ３が消滅する（高レベルから低レベルに遷移する）タイミングよりも早いタイミングでアクティブ状態になる、即ち低（Ｌｏｗ）レベルから高（Ｈｉ）レベルに遷移する。これにより、制御回路１５Ａは、ドライブパルスＨＳＷ１〜ＨＳＷ３に基づくバッファ１４−１〜１４−３の駆動終了タイミングよりも早いタイミングで、バッファ１４−１〜１４−３に供給する電源電圧を強制的に制御する。
【００４１】
具体的には、制御回路１５Ａは、制御パルスＣＳＷが非アクティブ（Ｌｏｗレベル）のときは、電源電圧レベルの出力電圧をバッファ１４−１〜１４−３の各最終段のインバータ３４−４にその電源電圧として供給する。そして、制御パルスＣＳＷがアクティブ（Ｈｉレベル）のときは、バッファ１４−１〜１４−３の各最終段のインバータ３４−４がオフ（非動作）状態となる電圧、即ちＬｏｗレベル（グランド（接地）レベル）の出力電圧をバッファ１４−１〜１４−３の各最終段のインバータ３４−４にその電源電圧として供給することで、最終段のインバータ３４−４を強制的にオフ状態にする。
【００４２】
上述したように、制御パルスＣＳＷに基づく制御回路１５Ａの制御の下に、バッファ１４−１〜１４−３に供給する電源電圧、本例では各最終段のインバータ３４−４に供給する電源電圧を、バッファ１４−１〜１４−３の駆動終了時に、各最終段のインバータ３４−４がオフ状態となる電圧に強制的に変えることにより、これらバッファ１４−１〜１４−３の各最終段のインバータ３４−４が同じタイミングで一斉にオフ状態となる。
【００４３】
バッファ１４−１〜１４−３の各最終段のインバータ３４−４が同時にオフ状態になると、バッファ１４−１〜１４−３の相互間に特性のばらつき（インバータ３４−１〜３４−４、特に最終段のインバータ３４−４を構成するトランジスタの特性ばらつき）があったとしても、ドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３に基づいてバッファ１４−１，１４−２，１４−３から出力されるドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形（立ち下がり時間）はほぼ同じになる。すなわち、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３には、バッファ１４−１，１４−２，１４−３の相互間の特性ばらつきに起因する立ち下がり波形のばらつきは生じない。
【００４４】
ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形が同じだと、これらドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３によって駆動される、相互に隣接する例えばＮＭＯＳトランジスタからなるセレクトスイッチ３２−１，３２−２，３２−３間においてフィードスルー電圧に誤差が生じることがなく、当該フィードスルー電圧を均一化することができるため、表示画面上にフィードスルー電圧の誤差に起因する縦スジが発生せず、よって高品質にて画像表示を実現できる。
【００４５】
［実施例２］
図５は、本発明の実施例１に係る制御回路１５Ｂ、スイッチ回路群１３およびバッファ群１３の構成を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。
【００４６】
図５において、スイッチ回路群１３およびバッファ群１３の構成については図３の場合と同じであり、異なるのは、制御回路１５Ｂの構成および動作のみである。
【００４７】
制御回路１５Ｂは、電源ＶＤＤとグランドとの間に直列に接続された抵抗４１，４２および例えばＮＭＯＳトランジスタ４３と、このＮＭＯＳトランジスタ４３のゲートに出力端が接続されたインバータ４５とを有する構成となっており、液晶パネル１６の外部から入力されるアクティブＬｏｗ（低レベル）の制御パルスＣＳＷに応答して、バッファ１４−１〜１４−３に供給する電源電圧、本例では最終段のインバータ３４−４に供給する電源電圧を、バッファ１４−１〜１４−３の駆動終了時に強制的に制御する。
【００４８】
制御パルスＣＳＷは、図６の波形図に示すように、ドライブパルスＨＳＷ１〜ＨＳＷ３が消滅する（高レベルから低レベルに遷移する）タイミングよりも早いタイミングでアクティブ状態になる、即ち高（Ｈｉ）レベルから低（Ｌｏｗ）レベルに遷移する。これにより、制御回路１５Ｂは、ドライブパルスＨＳＷ１〜ＨＳＷ３に基づくバッファ１４−１〜１４−３の駆動終了タイミングよりも早いタイミングで、バッファ１４−１〜１４−３に供給する電源電圧を強制的に制御する。
【００４９】
具体的には、制御回路１５Ｂは、制御パルスＣＳＷが非アクティブ（Ｈｉレベル）のときは、ＮＭＯＳトランジスタ４３がオフ状態になるために、電源電圧ＶＤＤをそのまま抵抗４１を介して出力電圧として導出し、当該出力電圧をバッファ１４−１〜１４−３の各最終段のインバータ３４−４にその電源電圧として供給する。
【００５０】
そして、制御パルスＣＳＷがアクティブ（Ｌｏｗレベル）のときは、ＮＭＯＳトランジスタ４３がオン状態になり、抵抗４１，４２による分圧回路が形成されるために、これら抵抗４１，４２の抵抗比によって決まる分圧電圧、即ち電源電圧ＶＤＤとグランドレベルとの中間電圧、例えば電源電圧ＶＤＤの略１／２の中間電圧を出力電圧として導出し、当該出力電圧をバッファ１４−１〜１４−３の各最終段のインバータ３４−４にその電源電圧として供給する。制御回路１５Ｂの出力電圧が中間電圧となる期間は、制御パルスＣＳＷのアクティブ期間である。
【００５１】
上述したように、制御パルスＣＳＷに基づく制御回路１５Ｂの制御の下に、バッファ１４−１〜１４−３に供給する電源電圧、本例では各最終段のインバータ３４−４に供給する電源電圧を、バッファ１４−１〜１４−３の駆動終了時に、一度中間電圧に保持することにより、バッファ１４−１〜１４−３の出力電圧、即ちドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３に基づいてバッファ１４−１，１４−２，１４−３から出力されるドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形が、図６の波形図に示すように、同じタイミングで一斉に中間電圧Ｖｃとなる。
【００５２】
その後、ドライブパルスＨＳＷ１，ＨＳＷ２，ＨＳＷ３に基づくバッファ１４−１，１４−２，１４−３の出力電圧が中間電圧Ｖｃを下回ることで、当該出力電圧の低下に応じてドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３は、中間電圧Ｖｃから低下を開始する。
【００５３】
このように、バッファ１４−１〜１４−３の駆動終了時に、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３を電源電圧ＶＤＤから一度中間電圧Ｖｃまで強制的に下げ、その後中間電圧Ｖｃから再び低下を開始させることで、電源電圧ＶＤＤから一気に低下させる場合に比べて、バッファ１４−１〜１４−３の相互間に特性ばらつき（インバータ３４−１〜３４−４、特に最終段のインバータ３４−４を構成するトランジスタの特性ばらつき）があったとしても、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形（立ち下がり時間）がほぼ同じになる。
【００５４】
ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち下がり波形が同じだと、実施例１の場合と同様に、これらドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３によって駆動される、相互に隣接する例えばＮＭＯＳトランジスタからなるセレクトスイッチ３２−１，３２−２，３２−３間においてフィードスルー電圧に誤差が生じることがなく、当該フィードスルー電圧を均一化することができるため、表示画面上にフィードスルー電圧の誤差に起因する縦スジが発生せず、よって高品質にて画像表示を実現できる。
【００５５】
なお、上記各実施例では、スイッチ回路１３−１〜１３−Ｎの各セレクタスイッチとしてＮＭＯＳトランジスタを用いるとしたが、ＰＭＯＳトランジスタを用いることも可能である。ＰＭＯＳトランジスタを用いる場合は、上記各実施例の場合と論理を反転させ、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３の立ち上がり波形（立ち上がり時間）を制御するようにすれば良い。また、各セレクタスイッチとして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列接続してなるトランスファスイッチ（アナログスイッチ）を用いることも可能である。
【００５６】
また、上記各実施例では、ドライブパルスＨｄｒｉｖｅ１，Ｈｄｒｉｖｅ２，Ｈｄｒｉｖｅ３で対応するセレクタスイッチを一括して駆動する場合を例に挙げて説明したが、セレクタスイッチ毎にドライブパルスを生成し、バッファを介して個別に駆動する構成を採ることも可能である。
【００５７】
この駆動方式を採る場合にも、上記各実施例と同様に、セレクタスイッチの各々に対応した各バッファに供給する電源電圧を、これらバッファの駆動終了時に強制的に制御することで、各バッファから出力されるドライブパルスの立ち下がり波形または／および立ち上がり波形をほぼ同じにすることで、各バッファの特性ばらつきに起因するドライブパルスの隣接フィードスルー電圧のばらつきを低減することができる。
【００５８】
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として例えばＥＬ素子を用いたＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなり、セレクタ駆動方式（時分割駆動方式）を採る平面型表示装置全般に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係る表示装置の全体構成の概略を示すシステム構成図である。
【図２】画素の回路構成の一例を示す回路図である。
【図３】本発明の実施例１に係る制御回路、スイッチ回路群およびバッファ群の構成を示す回路図である。
【図４】実施例１に係る制御回路の動作説明に供する波形図である。
【図５】本発明の実施例２に係る制御回路、スイッチ回路群およびバッファ群の構成を示す回路図である。
【図６】実施例２に係る制御回路の動作説明に供する波形図である。
【図７】従来例に係るスイッチ回路群およびバッファ群の構成を示す回路図である。
【図８】従来例の課題の説明に供する波形図である。
【符号の説明】
【００６０】
１０…アクティブマトリクス型液晶表示装置、１１…画素アレイ部、１２…垂直駆動回路、１３（１３−１〜１３−Ｎ）…スイッチ回路群、１４（１４−１〜１４−３）…バッファ群、１５，１５Ａ，１５Ｂ…制御回路、１６…液晶パネル、１７…ドライバＩＣ、１８（１８−１〜１８−ｍ）…走査線、１９（１９−１〜１９−ｎ）…信号線、２０…画素、２１…ＴＦＴ(薄膜トランジスタ)、２２…液晶セル、２３…保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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