(57)【要約】【課題】  テスト時間の増大を抑制しつつ、ビットごとに故障箇所を出力できるようにする。【解決手段】  自己診断回路１１からテスト終了信号Ｔｓが出力されると、故障ビット検出回路２１は、フェール信号Ｆｓとフェールアドレス信号Ｆａとの論理積をＡＮＤ回路２２にてとり、フェール信号Ｆｓで特定されるフェールアドレス信号Ｆａをアドレス保持部２４に記憶するとともに、フェール信号Ｆｓとフェールビット信号Ｆｂとの論理積をＡＮＤ回路２３にてとり、フェール信号Ｆｓで特定されるフェールビット信号Ｆｂをフェールビット保持部２５に記憶し、アドレス保持部２４は、アドレス保持部２４に記憶されているフェールアドレス検出信号Ｓａを出力するとともに、フェールビット保持部２５は、フェールビット保持部２５に記憶されているフェールビット検出信号Ｓｂをシリアル変換回路２９を介して出力する。【選択図】      図１
2006216094.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリと、
前記半導体メモリの不良箇所の有無を検出する自己診断回路と、
前記自己診断回路にて検出された不良箇所をビットごとに記憶し、前記自己診断回路による前記半導体メモリのテスト終了後に前記不良箇所をビットごとに出力する故障ビット検出回路とを備えることを特徴とする不良箇所検査装置。
【請求項２】
前記自己診断回路は、
前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するアドレス生成部と、
前記アドレスにて指定されたメモリセルにライトデータを書き込むライトデータ書き込み部と、
前記アドレスにて指定されたメモリセルからリードデータを読み出すリードデータ読み出し部と、
前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するフェール信号生成部とを備え、
前記故障ビット検出回路は、
前記フェール信号で特定されるフェールアドレスを保持するフェールアドレス保持部と、
前記フェール信号で特定されるフェールビットを保持するフェールビット保持部とを備えることを特徴とする請求項１記載の不良箇所検査装置。
【請求項３】
前記故障ビット検出回路は、
前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するアクティブメモリ情報検出部をさらに備えることを特徴とする請求項２記載の不良箇所検査装置。
【請求項４】
前記故障ビット検出回路は、
前記フェールビット保持部に保持されているフェールビットをパラレル／シリアル変換して出力するパラレル／シリアル変換部をさらに備えることを特徴とする請求項２または３記載の不良箇所検査装置。
【請求項５】
前記故障ビット検出回路は、
前記フェール信号で特定されるフェールビットのリードデータを保持するリードデータ保持部をさらに備えることを特徴とする請求項２から４のいずれか１項記載の不良箇所検査装置。
【請求項６】
自己診断回路にて半導体メモリの不良箇所の有無を検出させるステップと、
前記自己診断回路にて検出された不良箇所をビットごとに故障ビット検出回路に記憶させるステップと、
前記故障ビット検出回路に記憶された不良箇所を、前記自己診断回路による前記半導体メモリのテスト終了後にビットごとに出力させるステップとを備えることを特徴とする不良箇所検査方法。
【請求項７】
前記自己診断回路は、
前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するステップと、
前記アドレスにて指定されたメモリセルにライトデータを書き込むステップと、
前記アドレスにて指定されたメモリセルからリードデータを読み出すステップと、
前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するステップとを実行し、
前記故障ビット検出回路は、
前記フェール信号で特定されるフェールアドレスを保持するステップと、
前記フェール信号で特定されるフェールビットを保持するステップとを実行することを特徴とする請求項６記載の不良箇所検査方法。
【請求項８】
前記故障ビット検出回路は、
前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するステップをさらに実行することを特徴とする請求項７記載の不良箇所検査装置。
【請求項９】
前記故障ビット検出回路は、
前記自己診断回路による前記半導体メモリのテスト終了後に、前記保持しているフェールビットをパラレル／シリアル変換して出力するステップをさらに実行することを特徴とする請求項７または８記載の不良箇所検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不良箇所検査装置および不良箇所検査方法に関し、特に、半導体メモリの故障ビットを特定する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体メモリの良否判定方法では、メモリダイレクトテストと自己診断回路を用いる方法（Ｍｅｍｏｒｙ  Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）とがある。
メモリダイレクトテストでは、半導体メモリの全端子を半導体チップの外部端子に割り当てる。そして、テストモード時に半導体メモリの全端子の信号を外部から制御および観測することで、半導体メモリの故障ビットを特定することができる。
【０００３】
また、自己診断回路を用いる方法では、自己診断回路がテストパターンを自動発生させ、テストパターンを用いて半導体メモリのリード／ライト動作を実行し、リード／ライト信号の比較を行うことで、半導体メモリの良否判定が行われる。
また、例えば、特許文献１には、自己診断回路を有する半導体装置において、フェイルビットマップ情報を容易に出力できるようにするために、記憶装置の不良箇所の位置を検出し、その不良箇所の位置データを圧縮して外部装置に出力する方法が開示されている。
【特許文献１】特開平１１−１６３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリダイレクトテストでは、半導体メモリの大規模化に伴って端子数が増大すると、半導体メモリの全端子を半導体チップの外部端子に割り当てることができなくなる。このため、メモリダイレクトテストにてフェイルビットマップ情報を得るには、半導体メモリの端子をセレクタにて切り替えながら、半導体メモリの試験を行う必要があり、テストに時間がかかるという問題があった。
【０００５】
また、自己診断回路を用いる方法では、メモリの１本のビット線または１本のワード線に付属する全メモリセルを置き換える冗長回路への不良位置データしか出力されず、どのアドレスのどのビットが故障しているのか判らないという問題があった。
また、特許文献１に開示された方法では、自己診断回路にて不良箇所が検出されるごとに、その不良箇所の位置データが出力される。このため、半導体メモリの不良箇所の位置データを出力している時には、半導体メモリのテストを中断させる必要があり、テスト時間の増大を招くという問題があった。一方、半導体メモリの不良箇所の位置データを出力している時に半導体メモリのテストを続けると、その時に検出された不良箇所の位置データが出力できなくなるという問題があった。
【０００６】
そこで、本発明の目的は、テスト時間の増大を抑制しつつ、ビットごとに故障箇所を出力することが可能な不良箇所検査装置および不良箇所検査方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る不良箇所検査装置によれば、半導体メモリと、前記半導体メモリの不良箇所の有無を検出する自己診断回路と、前記自己診断回路にて検出された不良箇所をビットごとに記憶し、前記自己診断回路による前記半導体メモリのテスト終了後に前記不良箇所をビットごとに出力する故障ビット検出回路とを備えることを特徴とする。
【０００８】
これにより、自己診断回路にて検出された不良箇所をビットごとに出力させることが可能となり、半導体メモリの全端子を半導体チップの外部端子に割り当てることなく、どのアドレスのどのビットが故障しているのか判別すること可能となる。また、自己診断回路にて検出された不良箇所をビットごとに記憶することで、自己診断回路による半導体メモリのテスト終了後に不良箇所をビットごとに出力することが可能となる。さらに、自己診断回路にて検出された不良箇所のみをビットごとに記憶することで、半導体メモリが大規模化した場合においても、ビットごとに不良箇所を記憶するために必要な容量の増大を抑制することができる。
【０００９】
このため、半導体メモリのテストを中断させることなく、半導体メモリの不良箇所をビットごとに出力させることが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるとともに、故障ビット検出回路を半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
また、本発明の一態様に係る不良箇所検査装置によれば、前記自己診断回路は、前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するアドレス生成部と、前記アドレスにて指定されたメモリセルにライトデータを書き込むライトデータ書き込み部と、前記アドレスにて指定されたメモリセルからリードデータを読み出すリードデータ読み出し部と、前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するフェール信号生成部とを備え、前記故障ビット検出回路は、前記フェール信号で特定されるフェールアドレスを保持するフェールアドレス保持部と、前記フェール信号で特定されるフェールビットを保持するフェールビット保持部とを備えることを特徴とする。
【００１０】
これにより、自己診断回路を半導体メモリが形成された半導体チップ上に組み込むことで、半導体メモリが形成された半導体チップ上でその半導体チップの良否判定を行わせることが可能となるとともに、自己診断回路による自己診断処理を利用することで、自己診断回路によるテストを中断させることなく、半導体メモリの不良箇所をビットごとに出力させることが可能となる。このため、どのアドレスのどのビットが故障しているのか判別するために、半導体メモリの全端子を半導体チップの外部端子に割り当てる必要がなくなり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となる。
【００１１】
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するアクティブメモリ情報検出部をさらに備えることを特徴とする。
これにより、同一の半導体チップに複数のメモリが搭載されている場合においても、どのメモリが検査対象となっているかを容易に特定することができる。
【００１２】
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記フェールビット保持部に保持されているフェールビットをパラレル／シリアル変換して出力するパラレル／シリアル変換部をさらに備えることを特徴とする。
これにより、フェールビット保持部に保持されているフェールビットをシリアルデータとして出力させることができ、半導体メモリの不良箇所をビットごとに出力させる場合においても、半導体チップに割り当てられる端子数の増大を抑制することができる。
【００１３】
また、本発明の一態様に係る不良箇所検査装置によれば、前記故障ビット検出回路は、前記フェール信号で特定されるフェールビットのリードデータを保持するリードデータ保持部をさらに備えることを特徴とする。
これにより、自己診断回路による自己診断処理を利用することで、期待値に対する良否を判別することが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるだけでなく、どのような故障が発生したかも判別することができる。
【００１４】
また、本発明の一態様に係る不良箇所検査方法によれば、自己診断回路にて半導体メモリの不良箇所の有無を検出させるステップと、前記自己診断回路にて検出された不良箇所をビットごとに故障ビット検出回路に記憶させるステップと、前記故障ビット検出回路に記憶された不良箇所を、前記自己診断回路による前記半導体メモリのテスト終了後にビットごとに出力させるステップとを備えることを特徴とする。
【００１５】
これにより、自己診断回路による半導体メモリのテスト終了後に不良箇所をビットごとに出力することが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となるとともに、故障ビット検出回路を半導体メモリが形成された半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
【００１６】
また、本発明の一態様に係る不良箇所検査方法によれば、前記自己診断回路は、前記半導体メモリに含まれるメモリセルを選択するアドレスを生成するステップと、前記アドレスにて指定されたメモリセルにライトデータを書き込むステップと、前記アドレスにて指定されたメモリセルからリードデータを読み出すステップと、前記メモリセルに書き込まれたライトデータと前記メモリセルから読み出されたリードデータの比較結果に基づいてフェール信号を生成するステップとを実行し、前記故障ビット検出回路は、前記フェール信号で特定されるフェールアドレスを保持するステップと、前記フェール信号で特定されるフェールビットを保持するステップとを実行することを特徴とする。
【００１７】
これにより、自己診断回路による自己診断処理を利用することで、半導体メモリの不良箇所をビットごとに出力させることが可能となり、テスト時間の増大を抑制しつつ、半導体メモリの故障ビットを特定することが可能となる。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路にて生成された前記半導体メモリを選択するためのアクティブメモリ選択信号を検出するステップをさらに実行することを特徴とする。
【００１８】
これにより、同一の半導体チップに複数のメモリが搭載されている場合においても、どのメモリが検査対象となっているかを容易に特定することができる。
また、本発明の一態様に係る不良箇所検査方法によれば、前記故障ビット検出回路は、前記自己診断回路による前記半導体メモリのテスト終了後に、前記保持しているフェールビットをパラレル／シリアル変換して出力するステップをさらに実行することを特徴とする。
【００１９】
これにより、フェールビット保持部に保持されているフェールビットをシリアルデータとして出力させることができ、半導体メモリの不良箇所をビットごとに出力させる場合においても、半導体チップに割り当てられる端子数の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る不良箇所検査装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る不良箇所検査装置の概略構成を示すブロック図である。
図１において、半導体チップには複数のＲＡＭ０、１、・・・が形成されるとともに、ＲＡＭ０、１、・・・の不良箇所の有無を検出する自己診断回路１１および自己診断回路１１にて検出された不良箇所をビットごとに出力する故障ビット検出回路２１が組み込まれている。ここで、自己診断回路１１には、ＲＡＭ０、１、・・・のライトデータを生成するライトデータ生成部１２、ＲＡＭ０、１、・・・の読み書きのタイミングを制御するタイミングコントロール部１３、自己診断回路１１によるテスト結果などを記憶するメモリ１４およびＲＡＭ０、１、・・・に書き込まれたライトデータとＲＡＭ０、１、・・・から読み出されたリードデータを比較するデータコンペア部１５が設けられている。
【００２１】
そして、自己診断回路１１は、ライトデータＤｗ０、Ｄｗ１、・・・およびアドレスＤａ０、Ｄａ１、・・・をＲＡＭ０、１、・・・にそれぞれ出力し、アドレスＤａ０、Ｄａ１、・・・で指定されるＲＡＭ０、１、・・・のメモリセルにライトデータＤｗ０、Ｄｗ１、・・・をそれぞれ書き込むことができる。そして、アドレスＤａ０、Ｄａ１、・・・でそれぞれ指定されるＲＡＭ０、１、・・・のメモリセルにライトデータＤｗ０、Ｄｗ１、・・・をそれぞれ書き込むと、アドレスＤａ０、Ｄａ１、・・・でそれぞれ指定されるＲＡＭ０、１、・・・のメモリセルからリードデータＤｒ０、Ｄｒ１、・・・をそれぞれ読み出すことができる。
【００２２】
そして、アドレスＤａ０、Ｄａ１、・・・でそれぞれ指定されるＲＡＭ０、１、・・・のメモリセルからリードデータＤｒ０、Ｄｒ１、・・・がそれぞれ読み出されると、データコンペア部１５は、ＲＡＭ０、１、・・・にそれぞれ書き込まれたライトデータＤｗ０、Ｄｗ１、・・・とＲＡＭ０、１、・・・からそれぞれ読み出されたリードデータＤｒ０、Ｄｒ１、・・・を比較する。そして、自己診断回路１１は、データコンペア部１５による比較結果に基づいてＲＡＭ０、１、・・・の良否を判定し、その判定結果を示すテスト判定ビットＴｂを出力することができる。
【００２３】
また、自己診断回路１１は、ＲＡＭ０、１、・・・の故障ビットを特定するフェール信号Ｆｓ、故障ビットが含まれるアドレス（ワードライン）を示すフェールアドレス信号Ｆａ、故障ビットが含まれるビット位置（ビットライン）を示すフェールビット信号Ｆｂ、自己診断回路１１にて選択されたＲＡＭ０、１、・・・を示すアクティブＲＡＭ信号Ａｒおよび自己診断回路１１によるテストの終了を示すテスト終了信号Ｔｓを故障ビット検出回路２１に出力することができる。
【００２４】
また、故障ビット検出回路２１には、自己診断回路１１から出力されたフェール信号Ｆｓとフェールアドレス信号Ｆａとの論理積をとるＡＮＤ回路２２、自己診断回路１１から出力されたフェール信号Ｆｓとフェールビット信号Ｆｂとの論理積をとるＡＮＤ回路２３、ＡＮＤ回路２２から出力されたフェールアドレス信号Ｆａを記憶し、フェールアドレス検出信号Ｓａとして出力するアドレス保持部２４、ＡＮＤ回路２３から出力されたフェールビット信号Ｆｂを記憶するフェールビット保持部２５、自己診断回路１１から出力されたアクティブＲＡＭ信号Ａｒを検出して、ＲＡＭ選択信号Ｓｃを出力するアクティブＲＡＭ情報検出部２６、各モジュールのタイミングを制御するタイミングコントロール部２７、フェールビット保持部２５に記憶されているフェールビット信号Ｆｂをパラレル／シリアル変換し、フェールビット検出信号Ｓｂとして出力するシリアル変換回路２９が設けられている。
【００２５】
図２は、図１の故障ビット検出回路２１のデータ取得動作を示すタイミングチャートである。
図２において、自己診断回路１１からテスト終了信号Ｔｓが出力されると、故障ビット検出回路２１は、アクティブＲＡＭ信号Ａｒ、フェール信号Ｆｓ、フェールアドレス信号Ｆａおよびフェールビット信号Ｆｂを自己診断回路１１から取得する。そして、アクティブＲＡＭ情報検出部２６は、アクティブＲＡＭ信号Ａｒに基づいてＲＡＭ０、１、・・・を特定する。また、故障ビット検出回路２１は、フェール信号Ｆｓおよびフェールアドレス信号Ｆａを取得すると、フェール信号Ｆｓとフェールアドレス信号Ｆａとの論理積をＡＮＤ回路２２にてとり、フェール信号Ｆｓで特定されるフェールアドレス信号Ｆａをアドレス保持部２４に記憶する。また、故障ビット検出回路２１は、フェール信号Ｆｓおよびフェールビット信号Ｆｂを取得すると、フェール信号Ｆｓとフェールビット信号Ｆｂとの論理積をＡＮＤ回路２３にてとり、フェール信号Ｆｓで特定されるフェールビット信号Ｆｂをフェールビット保持部２５に記憶する。
【００２６】
図３は、図１の故障ビット検出回路２１のデータ出力動作を示すタイミングチャートである。
図３において、故障ビット検出回路２１がデータ出力を行う場合、タイミングコントロール部２７はデータイネーブル信号Ｓｄを出力する。そして、データイネーブル信号Ｓｄが出力されると、アクティブＲＡＭ情報検出部２６は、テストされたＲＡＭ０、１、・・・を特定するＲＡＭ選択信号Ｓｃを出力する。また、アドレス保持部２４は、アドレス保持部２４に記憶されているフェールアドレス検出信号Ｓａを出力する。また、フェールビット保持部２５は、フェールビット保持部２５に記憶されているフェールビット検出信号Ｓｂをシリアル変換回路２９を介して出力する。ここで、例えば、１アドレス分が１２８ビットから構成される場合、１アドレス分のフェールアドレス検出信号Ｓａを出力するために１２８サイクルかかる。また、１ビット分のフェールビット検出信号Ｓｂを出力するために１サイクルかかる。
【００２７】
これにより、自己診断回路１１にて検出された不良箇所をビットごとに出力させることが可能となり、ＲＡＭ０、１、・・・の全端子を半導体チップの外部端子に割り当てることなく、どのアドレスのどのビットが故障しているのか判別すること可能となる。また、自己診断回路１１にて検出された不良箇所をビットごとに保持することで、自己診断回路１１によるＲＡＭ０、１、・・・のテスト終了後に不良箇所をビットごとに出力することが可能となる。さらに、自己診断回路１１にて検出された不良箇所のみをビットごとに記憶することで、ＲＡＭ０、１、・・・が大規模化した場合においても、ビットごとに不良箇所を記憶するために必要な容量の増大を抑制することができる。
【００２８】
このため、自己診断回路１１によるＲＡＭ０、１、・・・のテストを中断させることなく、自己診断回路１１の不良箇所をビットごとに出力させることが可能となり、自己診断回路１１によるテスト時間の増大を抑制しつつ、ＲＡＭ０、１、・・・の故障ビットを特定することが可能となるとともに、故障ビット検出回路２１を半導体チップに組み込んだ場合においても、チップサイズの増大を抑制することができる。
【００２９】
なお、フェールビット保持部２５に記憶されるフェールビットの個数は、例えば、１アドレスに対して最大５ビット分に制限するようにしてもよい。また、フェールビット検出信号Ｓｂには、ＲＡＭ０、１、・・・ごとにフェールしたビット数の合計を表すデータ（図３（ｆ）のＡＬＬ）を含めるようにしてもよく、各ＲＡＭ０、１、・・・のフェールアドレス検出信号Ｓａの先頭に出力するようにしてもよい。
【００３０】
図４は、本発明の第２実施形態に係る不良箇所検査装置の概略構成を示すブロック図、図５は、図３の故障ビット検出回路３１のデータ出力動作を示すタイミングチャートである。
図４において、自己診断回路１１からは、フェール信号Ｆｓ、フェールアドレス信号Ｆａ、フェールビット信号ＦｂおよびアクティブＲＡＭ信号Ａｒに加えて、ＲＡＭ０、１、・・・から読み出されたフェールリード信号Ｒｄが故障ビット検出回路３１に出力される。また、故障ビット検出回路３１には、図１の構成に加え、自己診断回路１１から出力されたフェール信号Ｆｓとフェールリード信号Ｒｄとの論理積をとるＡＮＤ回路３２、ＡＮＤ回路３２から出力されたフェールリード信号Ｆｂを記憶するリード保持部３３およびリード保持部３３に記憶されているフェールリード信号Ｒｄをパラレル／シリアル変換し、フェールリード検出信号Ｓｅとして出力するシパラレル／シリアル変換回路３４が設けられている。
【００３１】
そして、図５に示すように、タイミングコントロール部２７からデータイネーブル信号Ｓｄが出力されると、アクティブＲＡＭ情報検出部２６は、テストされたＲＡＭ０、１、・・・を特定するＲＡＭ選択信号Ｓｃを出力する。また、アドレス保持部２４は、アドレス保持部２４に記憶されているフェールアドレス検出信号Ｓａを出力する。また、フェールビット保持部２５は、フェールビット保持部２５に記憶されているフェールビット検出信号Ｓｂをシリアル変換回路２９を介して出力する。さらに、リード保持部３３は、リード保持部３３に記憶されているフェールリード検出信号Ｓｅをシリアル変換回路３４を介して出力する。
【００３２】
これにより、自己診断回路１１による自己診断処理を利用することで、期待値に対する良否を判別することが可能となり、例えば、期待値が１に対して１か０のどちらのデータが読み出されたかを判別することができる。このため、自己診断回路１１によるテスト時間の増大を抑制しつつ、ＲＡＭ０、１、・・・の故障ビットを特定することが可能となるだけでなく、どのような故障が発生したかも判別することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る不良箇所検査装置の構成を示すブロック図。
【図２】図１の故障ビット検出回路のデータ取得動作を示すタイミングチャート。
【図３】図１の故障ビット検出回路のデータ出力動作を示すタイミングチャート。
【図４】本発明の第２実施形態に係る不良箇所検査装置の構成を示すブロック図。
【図５】図４の故障ビット検出回路のデータ出力動作を示すタイミングチャート。
【符号の説明】
【００３４】
０、１  ＲＡＭ、１１  自己診断回路、１２  ライトデータ生成部、１３  タイミングコントロール部、１４  メモリ、１５  データコンペア部、２１、３１  故障ビット検出回路、２２、２３、３２  ＡＮＤ回路、２４  アドレス保持部、２５  フェールビット保持部、２６  アクティブＲＡＭ情報検出部、２７  タイミングコントロール部、２９、３４  パラレル／シリアル変換回路、３３  リード保持部
【図１】
2006216094.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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