(57)【要約】【課題】浮遊ゲート電極及び制御ゲート電極間の電極間絶縁膜の物理膜厚の増加を抑えつつ、電極間絶縁膜にバーズビークが形成されることを抑制する。【解決手段】半導体記憶装置の製造方法は、半導体基板１０１の上方に浮遊ゲート電極ＦＧを形成する工程と、この浮遊ゲート電極ＦＧの上方に電極間絶縁膜１０８を形成する工程と、ラジカル窒化により、電極間絶縁膜１０８の表面にラジカル窒化膜１０９を形成する工程と、このラジカル窒化膜１０９上に制御ゲート電極ＣＧを形成する工程とを具備する。【選択図】      図１
2006310393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、上方に位置する第１の側面部分とこの第１の側面部分より下方に位置する第２の側面部分とを有する浮遊ゲート電極と、
前記浮遊ゲート電極と隣接して前記半導体基板内に設けられた素子分離溝と、
前記浮遊ゲート電極の前記第２の側面部分から前記素子分離溝の側面及び底面に沿って形成された第１の素子分離絶縁膜と、
前記第１の素子分離絶縁膜上に形成され、前記第１の素子分離絶縁膜の上方の側面部分を露出する第２の素子分離絶縁膜と、
前記浮遊ゲート電極、前記第１及び第２の素子分離絶縁膜上に設けられた第１のラジカル窒化膜と、
前記第１のラジカル窒化膜上に設けられた電極間絶縁膜と、
前記電極間絶縁膜上に設けられた窒素含有膜と、
前記窒素含有膜上に設けられた制御ゲート電極と
を具備し、
前記浮遊ゲート電極の前記第２の側面部分において、前記浮遊ゲート電極と前記第１のラジカル窒化膜との間に前記第１の素子分離絶縁膜の一部が存在する
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板の上方に浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極の上方に電極間絶縁膜を形成する工程と、
第１のラジカル窒化により、前記電極間絶縁膜の表面に第１のラジカル窒化膜を形成する工程と、
前記第１のラジカル窒化膜上に制御ゲート電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】
第２のラジカル窒化により、前記浮遊ゲート電極及び前記電極間絶縁膜間に第２のラジカル窒化膜を形成する工程と
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第２のラジカル窒化における窒化圧力は、５Ｐａ以上かつ１ｋＰａ以下であることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に前記浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記トンネル絶縁膜及び前記半導体基板をエッチングし、素子分離溝を形成する工程と、
前記素子分離溝内の露出表面に第１の素子分離絶縁膜を形成する工程と、
前記第１の素子分離絶縁膜上に第２の素子分離絶縁膜を形成する工程と、
前記第１及び第２の素子分離絶縁膜を選択的に除去することにより、前記浮遊ゲート電極の上方の第１の側面部分を露出し、前記第１の素子分離絶縁膜の上方の側面部分を露出する工程と、
第２のラジカル窒化により、前記浮遊ゲート電極、前記第１及び第２の素子分離絶縁膜の表面に第２のラジカル窒化膜を形成する工程と、
前記第２のラジカル窒化膜上に前記電極間絶縁膜を形成する工程と
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極と制御ゲート電極とを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体メモリの一つとして、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを備えた不揮発性半導体記憶装置が提案されている。
【０００３】
この不揮発性半導体記憶装置は、図１９に示すように、浮遊ゲート電極ＦＧ、電極間絶縁膜２０８及び制御ゲート電極ＣＧが所望形状に加工された後、酸化法により全面にゲート側壁酸化膜２１２が形成される。しかし、ゲート側壁酸化膜２１２を形成するときに、いわゆるバーズビークといわれる厚膜のバーズビーク酸化領域２１３が電極間絶縁膜２０８の上端部及び下端部に形成される。これにより、電極間絶縁膜２０８の電気容量が低下し、メモリデバイスの誤動作を引き起こす。このバーズビーク酸化領域２１３の形成に伴う問題は、電極間絶縁膜２０８としてハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜等の高誘電体酸化膜、又は高誘電体酸化膜に不純物を添加した絶縁膜を用いた場合にも、同様に起こる。
【０００４】
上記バーズビークの形成を回避する方法として、図２０（ａ）及び（ｂ）に示すように、電極間絶縁膜２０８の上下界面にシリコン窒化層２３１，２３２を形成しておくことで、ゲート側壁酸化時の酸化剤の進入を防ぎ、バーズビークが形成されないようにする技術が開示されている（例えば、特許文献１乃至３参照）。
【０００５】
この技術において、シリコン窒化層２３１，２３２の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）法や熱窒化法が開示されている。しかし、ＣＶＤ法や熱窒化法を用いてシリコン窒化層２３１，２３２を形成すると、次のような問題が生じる。
【０００６】
ＣＶＤ法を用いた場合、制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧ間における電極間絶縁膜２０８ａのトータルの物理膜厚が厚くなる。このため、図２０（ｂ）に示すように、隣接セル間に埋め込まれる制御ゲート電極ＣＧの深さＰが浅くなって、電極間絶縁膜２０８の容量の低下及び隣接セル間の寄生容量の増大が起こり、メモリデバイスが誤動作する。また、隣接セル間に埋め込まれる制御ゲート電極ＣＧの幅Ｑが狭くなって、制御ゲート電極ＣＧが空乏化し、メモリデバイスが誤動作する。また、深さＰを十分確保すると、基板２０１と電極間絶縁膜２０８との距離Ｒが近くなって、基板２０１と制御ゲート電極ＣＧ間の耐圧低下が起こり、メモリデバイスの動作不良となる。これらの問題は、特に、深さＰ、幅Ｑ、距離Ｒが、おおむね１００ｎｍ以下になると顕著になる。
【０００７】
一方、熱窒化法を用いた場合、バーズビークを形成しないような厚さのシリコン窒化層２３１，２３２を形成するには、高温で長時間の熱バジェットが必要となる。このため、トンネル酸化膜２０２の膜質劣化が起こり、メモリデバイスの信頼性が低下するという問題がある。
【特許文献１】特開平７−２４９６９７号公報
【特許文献２】特開平８−１５３８１４号公報
【特許文献３】特開平９−２１９４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、浮遊ゲート電極及び制御ゲート電極間の電極間絶縁膜の物理膜厚の増加を抑えつつ、電極間絶縁膜にバーズビークが形成されることを抑制することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【００１０】
本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、上方に位置する第１の側面部分とこの第１の側面部分より下方に位置する第２の側面部分とを有する浮遊ゲート電極と、前記浮遊ゲート電極と隣接して前記半導体基板内に設けられた素子分離溝と、前記浮遊ゲート電極の前記第２の側面部分から前記素子分離溝の側面及び底面に沿って形成された第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜上に形成され、前記第１の素子分離絶縁膜の上方の側面部分を露出する第２の素子分離絶縁膜と、前記浮遊ゲート電極、前記第１及び第２の素子分離絶縁膜上に設けられた第１のラジカル窒化膜と、前記第１のラジカル窒化膜上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた窒素含有膜と、前記窒素含有膜上に設けられた制御ゲート電極とを具備し、前記浮遊ゲート電極の前記第２の側面部分において、前記浮遊ゲート電極と前記第１のラジカル窒化膜との間に前記第１の素子分離絶縁膜の一部が存在する。
【００１１】
本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板の上方に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極の上方に電極間絶縁膜を形成する工程と、第１のラジカル窒化により、前記電極間絶縁膜の表面に第１のラジカル窒化膜を形成する工程と、前記第１のラジカル窒化膜上に制御ゲート電極を形成する工程とを具備する。
【発明の効果】
【００１２】
本発明によれば、浮遊ゲート電極及び制御ゲート電極間の電極間絶縁膜の物理膜厚の増加を抑えつつ、電極間絶縁膜にバーズビークが形成されることを抑制することが可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
第１の実施形態は、浮遊ゲート電極及び制御ゲート電極間の電極間絶縁膜上に、ラジカル窒化で形成されたラジカル窒化膜を設けた例である。
【００１５】
図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図を示す。ここで、図１（ａ）は、ビット線方向（チャネル長方向）の断面図を示し、図１（ｂ）は、ワード線方向（チャネル幅方向）の断面図を示す。以下に、第１の実施形態に係る不揮発性半導体記憶装置について説明する。
【００１６】
図１（ａ）及び（ｂ）に示すように、シリコン基板１０１上にトンネル酸化膜１０２を挟んで浮遊ゲート電極ＦＧが設けられており、この浮遊ゲート電極ＦＧ上に電極間絶縁膜１０８が設けられている。この電極間絶縁膜１０８上には、ラジカル窒化で形成されたラジカル窒化膜１０９が設けられている。このラジカル窒化膜１０９上には制御ゲート電極ＣＧが設けられており、この制御ゲート電極ＣＧ上にはマスク材１１１が設けられている。マスク材１１１、制御ゲート電極ＣＧ、ラジカル窒化膜１０９、電極間絶縁膜１０８、浮遊ゲート電極ＦＧ及びトンネル酸化膜１０２の側面にはゲート側壁酸化膜１１２が設けられており、このゲート側壁酸化膜１１２上には層間絶縁膜１１５が設けられている。シリコン基板１０１内にはソース／ドレイン拡散層１１４が形成されており、メモリセルトランジスタＴｒが形成されている。
【００１７】
上述するように、電極間絶縁膜１０８上には、ラジカル窒化膜１０９が設けられている。このため、ゲート側壁酸化膜１１２を形成するための酸化の際、ラジカル窒化膜１０９により電極間絶縁膜１０８への酸化剤の進入が防がれ、電極間絶縁膜１０８上にはバーズビーク酸化領域は存在しない。但し、電極間絶縁膜１０８の両端下にはバーズビーク酸化領域１１３が存在する。このバーズビーク酸化領域１１３は、上記酸化により電極間絶縁膜１０８の一部が酸化されて膜厚が厚くなった領域である。
【００１８】
尚、電極間絶縁膜１０８としては、シリコン酸化膜、金属シリケート膜、上層がシリコン酸化膜からなる積層膜、上層が金属シリケート膜からなる積層膜が望ましい。ここで、金属シリケート膜の金属の一例としては、例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等があげられる。本実施形態では、電極間絶縁膜１０８としてＯＮＯ（Oxide/Nitride/Oxide）膜を用いた場合を例にあげる。
【００１９】
ラジカル窒化膜１０９は、電極間絶縁膜１０８の表面をラジカル窒化することで形成された窒素含有膜である。従って、ラジカル窒化膜１０９は、下地となる電極間絶縁膜１０８の材料によって、例えば、シリコン酸窒化膜、シリコン窒化膜等になる。本実施形態では、ラジカル窒化膜１０９がシリコン酸窒化膜である場合を例にあげる。
【００２０】
図２（ａ）及び（ｂ）から図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程の断面図を示す。ここで、各図（ａ）はビット線方向（チャネル長方向）の断面図を示し、各図（ｂ）はワード線方向（チャネル幅方向）の断面図を示す。以下に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００２１】
まず、図２（ａ）及び（ｂ）に示すように、熱酸化法により、所望の不純物をドーピングしたシリコン基板１０１の表面に、例えば１０ｎｍの厚さを有するトンネル酸化膜１０２が形成される。次に、ＣＶＤ（Chemical Vapor Deposition）法により、浮遊ゲート電極ＦＧとなる例えば１００ｎｍの厚さを有するリンドープの多結晶シリコン層１０３、素子分離加工のためのマスク材（例えばシリコン窒化膜）１０４が順に堆積される。その後、レジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、マスク材１０４、多結晶シリコン層１０３及びトンネル酸化膜１０２が順次エッチング加工される。さらに、シリコン基板１０１の露出領域がエッチングされ、シリコン基板１０１内に例えば１００ｎｍの深さＤを有する素子分離溝１０５が形成される。
【００２２】
次に、図３（ａ）及び（ｂ）に示すように、素子分離溝１０５内及びマスク材１０４上に例えばシリコン酸化膜からなる素子分離絶縁膜１０６が堆積され、この素子分離絶縁膜１０６で素子分離溝１０５が完全に埋め込まれる。その後、マスク材１０４が露出するまで、ＣＭＰ（Chemical Mechanical Polish）法により素子分離絶縁膜１０６の上面が平坦化される。
【００２３】
次に、図４（ａ）及び（ｂ）に示すように、露出したマスク材１０４が選択的にエッチング除去される。次に、素子分離絶縁膜１０６の上面が多結晶シリコン層１０３の上面より下に位置するまで、希フッ酸溶液を用いて素子分離絶縁膜１０６の一部がエッチング除去される。これにより、隣接する多結晶シリコン層１０３（浮遊ゲート電極ＦＧ）間に溝１０７が形成され、多結晶シリコン層１０３の側壁面１０７ａが露出する。この側壁面１０７ａの高さＨは、例えば５０ｎｍである。また、隣接する多結晶シリコン層１０３（浮遊ゲート電極ＦＧ）の間隔（素子分離絶縁膜１０６の幅）Ｗは、例えば５０ｎｍである。
【００２４】
次に、図５（ａ）及び（ｂ）に示すように、ＣＶＤ法により、溝１０７内及び多結晶シリコン層１０３上に電極間絶縁膜１０８が形成される。この電極間絶縁膜１０８は、例えば１５ｎｍの厚さを有するＯＮＯ膜である。このＯＮＯ膜は、例えば５ｎｍの厚さをそれぞれ有するシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層膜からなる。
【００２５】
次に、ラジカル窒化チャンバー（図示せず）内にシリコン基板１０１が設置された後、シリコン基板１０１を４００℃に加熱し、チャンバー内に窒素（Ｎ２）ガス４０ｓｃｃｍとアルゴン（Ａｒ）ガス１０００ｓｃｃｍとの混合ガスを流しながら圧力を６Ｐａに調整し、パワー１ｋＷのマイクロ波を導入して、ラジカル窒素を生成し、電極間絶縁膜１０８の表面を９０秒間ラジカル窒化する。その結果、電極間絶縁膜１０８の表面にラジカル窒化膜１０９が形成される。このラジカル窒化膜１０９は、電極間絶縁膜１０８の表層部分にラジカル窒素が拡散して形成される。ここでは、電極間絶縁膜１０８であるＯＮＯ膜の上部のシリコン酸化膜の表層部分に、ラジカル窒化膜１０９として例えば２ｎｍの厚さを有するシリコン酸窒化膜が形成される。
【００２６】
尚、ここで、ラジカル窒素とは、励起状態の窒素原子、基底状態の窒素原子、及び励起状態の窒素分子のことであり、電気的に中性のものも帯電しているものも含まれる。これらのうち１種類以上が含まれていれば、上記の作用がある。また、ラジカル窒化とは、上記のラジカル窒素のうち１種類以上を窒化種とした窒化方法のことであり、典型的なラジカル窒素密度は１Ｅ１２ｃｍ−３以上である。尚、窒化効率を向上して窒化工程のプロセス時間を短縮するには、１Ｅ１５ｃｍ−３以上のラジカル窒素密度が望ましい。
【００２７】
また、ここでは、窒素ガスとアルゴンガスとの混合ガス雰囲気で、電極間絶縁膜１０８の表面のラジカル窒化を行なったが、ラジカル窒化方法はこれに限るものではない。他の窒素含有ガス、又は他の窒素含有ガスと希ガスとの混合ガスでもよい。但し、水素や塩素等の窒素以外の元素がラジカル窒化膜１０９中に混入して絶縁性を劣化させるのを防ぐためには、窒素ガスのみ、又は窒素ガスと希ガスとの混合ガスで窒素ラジカルを生成するのが望ましい。さらに、ラジカル窒化の生成効率を上げるためには、希ガスを混合させた方がよい。
【００２８】
また、ここでは、シリコン基板１０１を設置した反応チャンバー内にマイクロ波を導入してラジカル窒素を生成し、ラジカル窒化膜１０９を形成している。しかし、ラジカル窒化方法はこれに限るものではなく、いわゆるプラズマダメージによるトンネル酸化膜１０２と電極間絶縁膜１０８の劣化を軽減するために、反応チャンバーとは別のチャンバー内で生成したラジカル窒素を、反応チャンバーに移送して、ラジカル窒化膜１０９を形成してもよい。また、より厚くラジカル窒化膜１０９を形成したい場合は、ラジカル窒素を含むプラズマ中にシリコン基板１０１を直接設置したり、シリコン基板１０１にバイアスを印加して励起した窒素イオンを引き込んだりしてもよい。
【００２９】
次に、図６（ａ）及び（ｂ）に示すように、ＣＶＤ法により、制御ゲート電極ＣＧとなる例えば１００ｎｍの厚さを有する導電層１１０がラジカル窒化膜１０９上に堆積される。この導電層１１０は、例えば、多結晶シリコン層／タングステンシリサイド層からなる２層構造である。さらに、ＣＶＤ法により、この導電層１１０上にＲＩＥのマスク材１１１が堆積される。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１１、導電層１１０、ラジカル窒化膜１０９、電極間絶縁膜１０８、多結晶シリコン層１０３及びトンネル酸化膜１０２が順にエッチング加工される。この際、ワード線方向のスリット部ＳＬが形成される。このようにして、所望形状の浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧが形成される。
【００３０】
次に、図７（ａ）及び（ｂ）に示すように、熱酸化法とＣＶＤ法とを組み合わせて、シリコン基板１０１上、トンネル酸化膜１０２、浮遊ゲート電極ＦＧ、電極間絶縁膜１０８、ラジカル窒化膜１０９、制御ゲート電極ＣＧ及びマスク材１１１の側面上、及びマスク材１１１上に、例えばシリコン酸化膜からなるゲート側壁酸化膜１１２が形成される。この際、電極間絶縁膜１０８の端部下にバーズビーク酸化領域１１３が形成される。
【００３１】
次に、図１（ａ）及び（ｂ）に示すように、イオン注入法を用いて、シリコン基板１０１内にソース／ドレイン拡散層１１４が形成される。さらに、ＣＶＤ法により、ゲート側壁酸化膜１１２上に層間絶縁膜１１５が形成される。その後は、周知の方法を用いて配線層等を形成することにより、不揮発性半導体記憶装置が完成する。
【００３２】
上記第１の実施形態によれば、ラジカル窒化により電極間絶縁膜１０８上にラジカル窒化膜１０９が形成されている。従って、ゲート側壁酸化膜１１２の形成時において、電極間絶縁膜１０８の上面がラジカル窒化膜１０９で保護されているため、酸化工程を経ても電極間絶縁膜１０８の上面にはバーズビーク酸化領域は形成されない。さらに、ラジカル窒化膜１０９は、電極間絶縁膜１０８を形成する表層部分にラジカル窒素が拡散して形成されたものであるため、ラジカル窒化膜１０９の形成による電極間絶縁膜１０８の物理膜厚の増加はほとんど無視できる。以上のことから、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電極間絶縁膜１０８ａのトータルの物理膜厚をほぼ増加させることなく、ゲート側壁酸化膜１１２の形成時の酸化工程において電極間絶縁膜１０８上にバーズビークが形成されることを抑制できる。
【００３３】
また、上述するように電極間絶縁膜１０８ａのトータルの物理膜厚がほぼ増加しない。このため、隣接セル間の寄生容量の増大、制御ゲート電極ＣＧの空乏化、シリコン基板１０１と制御ゲート電極ＣＧ間の耐圧低下に伴うメモリデバイスの動作不良を回避することができる。尚、隣接する浮遊ゲート電極ＦＧの間隔（素子分離絶縁膜１０６の幅）Ｗが１００ｎｍ以下の場合、電極間絶縁膜１０８の物理膜厚が増加しない効果が顕著になる。
【００３４】
また、上述するようにラジカル窒化膜１０９は、ラジカル窒化で形成している。従って、電極間絶縁膜１０８を形成する表層部（例えば、ＯＮＯ膜の場合、上部シリコン酸化膜の表層部）の誘電率が増加するので、電極間絶縁膜１０８の電気容量が増加する。このため、メモリセルのカップリング比が増加する等の効果もある。さらに、上記実施形態のように、水素を含まないガスを用いてラジカル窒化を行うと、ラジカル窒化膜１０９の絶縁性が向上し、電極間絶縁膜１０８を流れる電荷リークが抑制されるので、メモリセルの電荷保持特性が向上する等の効果もある。
【００３５】
［第２の実施形態］
第１の実施形態では、電極間絶縁膜の上にのみラジカル窒化膜を設けたのに対し、第２の実施形態では、電極間絶縁膜の上下にラジカル窒化膜を設けている。
【００３６】
図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の断面図を示す。ここで、図８（ａ）は、ビット線方向（チャネル長方向）の断面図を示し、図８（ｂ）は、ワード線方向（チャネル幅方向）の断面図を示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置について説明する。
【００３７】
図８（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、電極間絶縁膜１０８の上にラジカル窒化膜１０９を設けているだけでなく、この電極間絶縁膜１０８の下にもラジカル窒化膜１２０を設けている点である。従って、ゲート側壁酸化膜１１２を形成するための酸化の際、電極間絶縁膜１０８の上面及び下面がラジカル窒化膜１０９，１２０で保護されているので、電極間絶縁膜１０８の上下にはバーズビーク酸化領域は形成されていない。
【００３８】
図８（ｂ）に示すように、電極間絶縁膜１０８下のラジカル窒化膜１２０は、浮遊ゲート電極ＦＧ及び素子分離絶縁膜１０６の露出面をラジカル窒化することで形成される。このため、下地となる材質の違いにより、例えば多結晶シリコン層１０３からなる浮遊ゲート電極ＦＧ上にはシリコン窒化膜１２０ａが形成され、例えばシリコン酸化膜からなる素子分離絶縁膜１０６上にはシリコン酸窒化膜１２０ｂが形成されている。このように、電極間絶縁膜１０８下のラジカル窒化膜１２０（１２０ａ，１２０ｂ）は、下地となる浮遊ゲート電極ＦＧ及び素子分離絶縁膜１０６の材料によって種々変更する。
【００３９】
尚、電極間絶縁膜１０８としては、第１の実施形態と同様、シリコン酸化膜、金属シリケート膜、上層がシリコン酸化膜からなる積層膜、上層が金属シリケート膜からなる積層膜が望ましい。本実施形態では、電極間絶縁膜１０８としてアルミニウムシリケート膜を用いた場合を例にあげる。
【００４０】
図９（ａ）及び（ｂ）から図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程の断面図を示す。ここで、各図（ａ）はビット線方向（チャネル長方向）の断面図を示し、各図（ｂ）はワード線方向（チャネル幅方向）の断面図を示す。以下に、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００４１】
まず、図９（ａ）及び（ｂ）に示すように、上記第１の実施形態と同様の方法（図２（ａ）及び（ｂ）から図４（ａ）及び（ｂ）参照）で、隣接する多結晶シリコン層１０３（浮遊ゲート電極ＦＧ）間に溝１０７が形成され、多結晶シリコン層１０３の側壁面１０７ａが露出する。この側壁面１０７ａの高さＨは、例えば５０ｎｍである。また、隣接する浮遊ゲート電極ＦＧの間隔（素子分離絶縁膜１０６の幅）Ｗは、例えば５０ｎｍである。
【００４２】
次に、図１０（ａ）及び（ｂ）に示すように、ラジカル窒化チャンバー（図示せず）内にシリコン基板１０１が設置された後、シリコン基板１０１を４００℃に加熱し、チャンバー内に窒素ガス４０ｓｃｃｍとアルゴンガス１０００ｓｃｃｍとを流しながら圧力を６Ｐａに調整し、パワー１ｋＷのマイクロ波を導入して、ラジカル窒素を生成し、多結晶シリコン層１０３及び素子分離絶縁膜１０６の表面を９０秒間ラジカル窒化する。その結果、ラジカル窒化膜１２０が形成される。ここでは、多結晶シリコン層１０３の露出面に例えば２ｎｍの厚さを有するシリコン窒化膜１２０ａが形成され、シリコン酸化膜からなる素子分離絶縁膜１０６の露出面に例えば２ｎｍの厚さを有するシリコン酸窒化膜１２０ｂが形成される。
【００４３】
次に、ラジカル窒化膜１２０上に電極間絶縁膜１０８が形成される。ここでは、電極間絶縁膜１０８として、例えば、ＡＬＤ（Atomic Layer Deposition）法により１５ｎｍの厚さを有するアルミニウムシリケート膜が堆積される。
【００４４】
さらに、ラジカル窒化チャンバー（図示せず）内にシリコン基板１０１が設置された後、シリコン基板１０１を４００℃に加熱し、チャンバー内に窒素ガス４０ｓｃｃｍとアルゴンガス１０００ｓｃｃｍとを流しながら圧力を６Ｐａに調整し、パワー１ｋＷのマイクロ波を導入して、ラジカル窒素を生成し、電極間絶縁膜１０８の表面を９０秒間ラジカル窒化する。その結果、電極間絶縁膜１０８の表面にラジカル窒化膜１０９が形成される。このラジカル窒化膜１０９は、電極間絶縁膜１０８の表層部分に窒素ラジカルが拡散して形成されたものである。ここでは、ラジカル窒化膜１０９として、例えば２ｎｍの厚さを有するシリコン酸窒化膜が形成される。
【００４５】
尚、ここで、ラジカル窒素とは、励起状態の電気的に中性な窒素原子及び励起状態の帯電した窒素イオンのことであるが、どちらか一方でも上記の作用がある。
【００４６】
また、ここでは、窒素ガスとアルゴンガスとの混合ガス雰囲気で、電極間絶縁膜１０８の表面のラジカル窒化を行なったが、ラジカル窒化方法はこれに限るものではない。他の窒素含有ガス、又は他の窒素含有ガスと希ガスとの混合ガスでもよい。但し、窒素ガスのみ、又は窒素ガスと希ガスとの混合ガスで窒素ラジカルを生成するのが望ましい。これは、素子分離絶縁膜１０６の露出面に形成されるシリコン酸窒化膜１２０ｂの水素含有量が十分低減されて、隣接する浮遊ゲート電極ＦＧ間の電荷移動に伴うメモリデバイスの誤動作を回避できるからである。
【００４７】
次に、図１１（ａ）及び（ｂ）に示すように、ＣＶＤ法により、制御ゲート電極ＣＧとなる例えば１００ｎｍの厚さを有する導電層１１０がラジカル窒化膜１０９上に堆積される。この導電層１１０は、例えば、多結晶シリコン層／タングステンシリサイド層からなる２層構造である。さらに、ＣＶＤ法により、この導電層１１０上にＲＩＥのマスク材１１１が堆積される。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１１、導電層１１０、ラジカル窒化膜１０９、電極間絶縁膜１０８、シリコン窒化膜１２０ａ、多結晶シリコン層１０３及びトンネル酸化膜１０２が順にエッチング加工される。この際、ワード線方向のスリット部ＳＬが形成される。このようにして、所望形状の浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧが形成される。
【００４８】
次に、図１２（ａ）及び（ｂ）に示すように、熱酸化法とＣＶＤ法とを組み合わせて、シリコン基板１０１上、トンネル酸化膜１０２、浮遊ゲート電極ＦＧ、シリコン窒化膜１２０ａ、電極間絶縁膜１０８、ラジカル窒化膜１０９、制御ゲート電極ＣＧ及びマスク材１１１の側面上、及びマスク材１１１上に、例えばシリコン酸化膜からなるゲート側壁酸化膜１１２が形成される。尚、この際、電極間絶縁膜１０８の端部下及び端部上にバーズビーク酸化領域は形成されない。
【００４９】
次に、図８（ａ）及び（ｂ）に示すように、イオン注入法を用いて、シリコン基板１０１内にソース／ドレイン拡散層１１４が形成される。さらに、ＣＶＤ法により、ゲート側壁酸化膜１１２上に層間絶縁膜１１５が形成される。その後は、周知の方法を用いて配線層等を形成することにより、不揮発性半導体記憶装置が完成する。
【００５０】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間において、ラジカル窒化により電極間絶縁膜１０８の下にラジカル窒化膜１２０（シリコン窒化膜１２０ａ）が形成されている。従って、ゲート側壁酸化膜１１２の形成時において、電極間絶縁膜１０８の下がラジカル窒化膜１２０（シリコン窒化膜１２０ａ）で保護されているため、酸化工程を経ても電極間絶縁膜１０８の下部にもバーズビーク酸化領域は形成されない。このため、第１の実施形態よりも、バーズビークが形成されることを大幅に抑制でき、電極間絶縁膜１０８の容量低下を効果的に防止できる。
【００５１】
また、ラジカル窒化を行うことにより、素子分離絶縁膜１０６の表面に形成されるシリコン酸窒化膜１２０ｂの膜質が向上し、隣接する浮遊ゲート電極ＦＧ間の電荷移動に伴うデバイス誤動作をさらに防止できる。
【００５２】
また、制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧ間における電極間絶縁膜１０８ａのトータルの物理膜厚の増加は、シリコン窒化膜１２０ａの厚さ２ｎｍ程度のみである。このため、本実施形態も、電極間絶縁膜１０８ａのトータルの物理膜厚を大幅に増加させることはない。従って、隣接セル間の寄生容量の増大、制御ゲート電極ＣＧの空乏化、シリコン基板１０１と制御ゲート電極ＣＧ間の耐圧低下はほとんど問題とならずに、メモリデバイスの動作不良を回避できる。
【００５３】
［第３の実施形態］
隣接する浮遊ゲートＦＧ１，ＦＧ２間の溝１０７が高アスペクト／峡間口のときに、ＯＮＯ膜からなる電極間絶縁膜１０８の上下にラジカル窒化膜１０９，１２０を設けた構造（以下、ＮＯＮＯＮ構造と称す）を形成する場合、溝１０７の側壁面のラジカル窒化膜１２０（１２０ａ）の膜厚Ｔｓｉｄｅが、浮遊ゲート電極ＦＧ１，ＦＧ２の下方のＸ部分（溝１０７の下方の側面部分）で薄くなってしまうことがある（図１３参照）。これは、ラジカル窒化は溝１０７の底部に到達しにくく、ラジカル窒化の供給量が不足するためと考えられる。この場合、Ｘ部分の浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークが増大し、電荷保持特性が悪化する恐れがある。
【００５４】
そこで、第３の実施形態では、上記問題を解決する一例として、以下の（１）、（２）の手段を用いる。
【００５５】
（１）図１３のＸ部分をＯＮＯＮＯＮ構造（ＮＯＮＯＮ構造の最下層に酸化膜を設けた構造）にする（手段例１）。
【００５６】
（２）ＮＯＮＯＮ構造の最下層のラジカル窒化膜を、５Ｐａ以上（望ましくは１０Ｐａ以上）の窒化圧力のラジカル窒化により形成する（手段例２）。
【００５７】
尚、上記問題は、溝１０７のアスペクト比が１以上で開口幅Ｗが１００ｎｍ以下のときに顕在化し、溝１０７のアスペクト比が２以上で開口幅Ｗが５０ｎｍ以下のときにさらに顕著となる。
【００５８】
以下に、上記手段例１及び手段例２の詳細について説明する。
【００５９】
（１）手段例１
図１４は、本発明の第３の実施形態に係る手段例１の不揮発性半導体記憶装置の断面図を示す。この図１４は、ワード線方向（チャネル幅方向）の断面図である。以下に、第３の実施形態に係る手段例１の不揮発性半導体記憶装置について説明する。
【００６０】
図１４に示すように、シリコン基板１０１内に素子分離溝１０５が形成され、この素子分離溝１０５内に素子分離絶縁膜１０６が形成されている。これにより、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２が分離されている。
【００６１】
浮遊ゲート電極ＦＧ１，ＦＧ２は素子分離絶縁膜１０６よりも上方に突出しているため、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の素子分離絶縁膜１０６上には溝１０７が形成されている。
【００６２】
浮遊ゲート電極ＦＧ１，ＦＧ２の露出面及び素子分離絶縁膜１０６の露出面（溝１０７の側面及び底面）には、ラジカル窒化膜１２０が設けられている。このラジカル窒化膜１２０は、浮遊ゲート電極ＦＧ及び素子分離絶縁膜１０６の露出面をラジカル窒化することで形成される。このため、下地となる材質の違いにより、例えば多結晶シリコン層１０３からなる浮遊ゲート電極ＦＧ上にはシリコン窒化膜１２０ａが形成され、例えばシリコン酸化膜からなる素子分離絶縁膜１０６上にはシリコン酸窒化膜１２０ｂが形成されている。このように、ラジカル窒化膜１２０（１２０ａ，１２９ｂ）は、下地となる浮遊ゲート電極ＦＧ及び素子分離絶縁膜１０６の材料によって種々変更する。
【００６３】
ラジカル窒化膜１２０上には電極間絶縁膜１０８が設けられ、この電極間絶縁膜１０８上にはラジカル窒化膜１０９が設けられている。このラジカル窒化膜１０９は、電極間絶縁膜１０８の露出面をラジカル窒化することで形成される。そして、ラジカル窒化膜１０９上には、制御ゲート電極ＣＧが設けられている。
【００６４】
素子分離絶縁膜１０６は、第１の素子分離絶縁膜１０６ａと第２の素子分離絶縁膜１０６ｂとからなる。第１の素子分離絶縁膜１０６ａは、浮遊ゲート電極ＦＧの下方の側面部分から素子分離溝１０５の側面及び底面に沿って形成されている。第２の素子分離絶縁膜１０６ｂは、第１の素子分離絶縁膜１０６ａ上に形成されている。
【００６５】
第２の素子分離絶縁膜１０６ｂの上面は第１の素子分離絶縁膜１０６ａの最上面より下に位置し、第１の素子分離絶縁膜１０６ａの上方の側面を露出している。従って、第１の素子分離絶縁膜１０６ａが第２の素子分離絶縁膜１０６ｂよりも上方に突出している。このため、浮遊ゲート電極ＦＧ１，ＦＧ２の下方の側面部分において、浮遊ゲート電極ＦＧ１，ＦＧ２とラジカル窒化膜１２０（１２０ｂ）との間には、第１の素子分離絶縁膜１０６ａの一部が存在する。従って、Ｘ部分、すなわち浮遊ゲート電極ＦＧ１，ＦＧ２の下方の側面部分（溝１０７の下方の側面部分）では、第１の素子分離絶縁膜（酸化膜）１０６ａ／ラジカル窒化膜１２０（１２０ａ）／電極間絶縁膜（ＯＮＯ膜）１０８／ラジカル窒化膜１０９の積層構造となるので、ＯＮＯＮＯＮ構造となっている。
【００６６】
第１の素子分離絶縁膜１０６ａの最上面は浮遊ゲート電極ＦＧ１，ＦＧ２の上面より下に位置し、浮遊ゲート電極ＦＧ１，ＦＧ２の上方の側面部分を露出している。このため、浮遊ゲート電極ＦＧ１，ＦＧ２の上方の側面部分において、浮遊ゲート電極ＦＧ１，ＦＧ２とラジカル窒化膜１２０（１２０ａ）との間には、第１の素子分離絶縁膜１０６ａは存在しない。換言すると、浮遊ゲート電極ＦＧ１，ＦＧ２の上方の側面部分には、ラジカル窒化膜１２０（１２０ａ）が接している。従って、Ｙ部分、すなわち浮遊ゲート電極ＦＧ１，ＦＧ２の上方の側面部分（溝１０７の上方の側面部分）では、ラジカル窒化膜１２０（１２０ａ）／電極間絶縁膜（ＯＮＯ膜）１０８／ラジカル窒化膜１０９の積層構造となるので、ＮＯＮＯＮ構造となっている。
【００６７】
このように、浮遊ゲート電極ＦＧ１，ＦＧ２の側面（溝１０７の側面）において、Ｘ部分はＯＮＯＮＯＮ構造となっているのに対し、Ｙ部分はＮＯＮＯＮ構造となっており、Ｘ部分とＹ部分とで構造が異なる。これは、Ｘ部分には第１の素子分離絶縁膜１０６ａを設け、Ｙ部分には第１の素子分離絶縁膜１０６ａを設けない方が望ましいからである。この理由は次の通りである。
【００６８】
第１に、第１の素子分離絶縁膜１０６ａをＹ部分にまで設けると、電極間絶縁膜１０８の電気容量が低下してしまうからである。尚、これを回避するためには、浮遊ゲート電極ＦＧ１，ＦＧ２の高さＡをより大きくする必要があり、その結果、セル形状加工の困難度が高まり、かつ、紙面に垂直方向の隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の寄生容量増加による誤動作が発生するという問題が生じてしまう。
【００６９】
第２に、第１の素子分離絶縁膜１０６ａをＹ部分にまで設けると、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の距離Ｗ１が短くなって、制御ゲート電極ＣＧの空乏化による誤動作の問題が生じてしまうからである。
【００７０】
第１の素子分離絶縁膜１０６ａは、例えば、ＨＴＯ（High Temperature Oxide）膜、シリコン酸化膜等のような酸化膜が望ましい。酸化膜は電荷に対するポテンシャルバリヤが高いため、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークを抑制する効果を高めることができるからである。
【００７１】
尚、第１の素子分離絶縁膜１０６ａは、酸化膜に限定されず、他の絶縁膜でも浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の距離を離すことによる効果はあるため、例えば、シリコン酸窒化膜、シリコン窒化膜、高誘電体絶縁膜等でもよい。
【００７２】
但し、第１の素子分離絶縁膜１０６ａの材料としては、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークを抑制する効果を高めるためには、電荷に対するポテンシャルバリヤが高い材料が望ましく、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の電気容量が低下して隣接セル間の干渉によりメモリが誤動作することを回避するためには、誘電率が低い材料が望ましい。これらの観点からは、第１の素子分離絶縁膜１０６ａの材料としては、シリコン酸化膜が最も望ましいと言える。
【００７３】
第２の素子分離絶縁膜１０６ｂは、第１の素子分離絶縁膜１０６ａよりもエッチングレートの速い絶縁膜であることが望ましい。例えば、第２の素子分離絶縁膜１０６ｂは、ポリシラザン膜、ＨＤＰ（High Density Plasma）酸化膜等からなる。
【００７４】
電極間絶縁膜１０８下のラジカル窒化膜１２０は、Ｘ部分とＹ部分とで膜厚が異なる。これは、ラジカル窒化プロセスを用いるためである。従って、Ｘ部分のＯＮＯＮＯＮ構造におけるラジカル窒化膜１２０（１２０ｂ）の厚さは、Ｙ部分のＮＯＮＯＮ構造のラジカル窒化膜１２０（１２０ａ）の厚さより薄くなる。
【００７５】
同様に、電極間絶縁膜１０８上のラジカル窒化膜１０９も、Ｘ部分とＹ部分とで膜厚が異なる。これは、ラジカル窒化プロセスを用いるためである。従って、Ｘ部分のＯＮＯＮＯＮ構造におけるラジカル窒化膜１０９の厚さは、Ｙ部分のＮＯＮＯＮ構造のラジカル窒化膜１０９の厚さより薄くなる。
【００７６】
図１４において、浮遊ゲート電極ＦＧ１，ＦＧ２の高さＡ、浮遊ゲート電極ＦＧ１，ＦＧ２の上面から第１の素子分離絶縁膜１０６ａの上面までの距離Ｂ、浮遊ゲート電極ＦＧ１，ＦＧ２の底面から第１の素子分離絶縁膜１０６ａの上面までの距離Ｃ、第２の素子分離絶縁膜１０６ｂの上面から第１の素子分離絶縁膜１０６ａの上面までの距離Ｆは、「浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークの抑制」と「電極間絶縁膜１０８の電気容量の低下の回避」のトレードオフの関係の中で、最適化を図ることが望ましい。
【００７７】
図１４において、シリコン基板１０１と制御ゲート電極ＣＧとの距離Ｅを確保することは重要である。両者には高電界が印加されるので、絶縁破壊の懸念があるためである。従って、シリコン基板１０１と制御ゲート電極ＣＧとの距離Ｅは、シリコン基板１０１と制御ゲート電極ＣＧ間で絶縁破壊を起こさないような距離にすることが望ましい。
【００７８】
図１５乃至図１７は、本発明の第３の実施形態に係る手段例１の不揮発性半導体記憶装置の製造工程の断面図を示す。ここで、各図はワード線方向（チャネル幅方向）の断面図を示す。以下に、第３の実施形態に係る手段例１の不揮発性半導体記憶装置の製造方法について説明する。
【００７９】
まず、上記第１の実施形態と同様の方法（図２（ａ）及び（ｂ）参照）で、シリコン基板１０１内に素子分離溝１０５が形成される。
【００８０】
次に、図１５に示すように、素子分離溝１０５内の露出表面及びマスク材１０４上に素子分離絶縁膜１０６が堆積され、この素子分離絶縁膜１０６で素子分離溝１０５が完全に埋め込まれる。この素子分離絶縁膜１０６は、第１の素子分離絶縁膜１０６ａと第２の素子分離絶縁膜１０６ｂとからなる。ここで、第１の素子分離絶縁膜１０６ａは、エッチングレートの遅い絶縁膜であり、例えばＨＴＯ膜等からなる。第２の素子分離絶縁膜１０６ｂは、第１の素子分離絶縁膜１０６ａ上に形成され、第１の素子分離絶縁膜１０６ａよりもエッチングレートの速い絶縁膜であり、例えばポリシラザン膜やＨＤＰ酸化膜等からなる。その後、マスク材１０４が露出するまで、ＣＭＰ法により素子分離絶縁膜１０６の上面が平坦化される。
【００８１】
次に、図１６に示すように、熱リン酸でマスク材１０４が選択的にエッチング除去される。次に、希フッ酸溶液を用いて素子分離絶縁膜１０６の一部がエッチングされる。ここで、第１及び第２の素子分離絶縁膜１０６ａ，１０６ｂには、エッチングレート差がある。このため、第１の素子分離絶縁膜１０６ａの上面は多結晶シリコン層１０３の上面より低くなり、多結晶シリコン層１０３の側壁面１０７ａが露出し、さらに、第２の素子分離絶縁膜１０６ｂの上面は第１の素子分離絶縁膜１０６ａの上面より低くなり、第１の素子分離絶縁膜１０６ａの側壁面１０７ｂが露出する。これにより、隣接する多結晶シリコン層１０３（浮遊ゲート電極ＦＧ）間に、段差を有する溝１０７が形成される。
【００８２】
次に、図１７に示すように、ラジカル窒化チャンバー（図示せず）内にシリコン基板１０１が設置された後、シリコン基板１０１を４００℃に加熱し、チャンバー内に窒素ガス４０ｓｃｃｍとアルゴンガス１０００ｓｃｃｍとを流しながら圧力を６Ｐａに調整し、パワー１ｋＷのマイクロ波を導入して、ラジカル窒素を生成し、多結晶シリコン層１０３及び素子分離絶縁膜１０６の表面を９０秒間ラジカル窒化する。その結果、多結晶シリコン層１０３の露出面にシリコン窒化膜１２０ａが形成され、素子分離絶縁膜１０６の露出面にシリコン酸窒化膜１２０ｂが形成される。
【００８３】
次に、シリコン窒化膜１２０ａ及びシリコン酸窒化膜１２０ｂ上に電極間絶縁膜１０８が形成される。ここでは、電極間絶縁膜１０８として、例えば、１５ｎｍの厚さを有するＯＮＯ膜がＣＶＤ法により形成される。その後、上記第１の実施形態と同様、ラジカル窒化により、ラジカル窒化膜１０９が形成される。
【００８４】
次に、図１４に示すように、ラジカル窒化膜１０９上に導電層１１０及びマスク材１１１が順に堆積されてエッチング加工される。これにより、所望形状の浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧが形成される。次に、熱酸化法により、ゲート側壁酸化膜１１２が形成される。この際、電極間絶縁膜１０８の端部下及び端部上にバーズビーク酸化領域は形成されない。さらに、ソース／ドレイン拡散層１１４、層間絶縁膜１１５が形成される。その後は、周知の方法を用いて配線層等を形成することにより、不揮発性半導体記憶装置が完成する。
【００８５】
上記第３の実施形態の手段例１によれば、溝１０７が高アスペクト／峡間口の場合でも、浮遊ゲート電極ＦＧ１，ＦＧ２の下方のＸ部分には第１の素子分離絶縁膜１０６ａが存在する。このため、Ｘ部分の絶縁膜（第１の素子分離絶縁膜１０６ａ、ラジカル窒化膜１２０、電極間絶縁膜１０８，ラジカル窒化膜１０９）の合計膜厚が厚くなり、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ間の距離を離すことができる。このため、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークを抑制でき、電荷保持特性を確保できる。
【００８６】
また、第１の素子分離絶縁膜１０６ａを酸化膜で形成した場合、酸化膜は電荷に対するポテンシャルバリヤが高い材料であるため、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧ間の電荷リークをさらに抑制でき、電荷保持特性を確保できる。
【００８７】
（２）手段例２
図１８は、本発明の第３の実施形態の手段例２に係るラジカル窒化圧力に対する薄膜化率及びラジカル窒化レートの関係を示す。本図における薄膜化率Ｔｓｉｄｅ／Ｔｔｏｐは、浮遊ゲート電極ＦＧ１，ＦＧ２の上面部分のラジカル窒化膜１２０（１２０ａ）の膜厚をＴｔｏｐとし、浮遊ゲート電極ＦＧ１，ＦＧ２の側面部分のラジカル窒化膜１２０（１２０ａ）の膜厚をＴｓｉｄｅとした場合、溝１０７の底部付近のラジカル窒化膜１２０の薄膜化率を示す（図１３参照）。尚、ここでは、ラジカル窒化膜１２０（１２０ａ）の膜厚Ｔｓｉｄｅは、浮遊ゲート電極ＦＧ１，ＦＧ２の上面から５０ｎｍ下がった位置における膜厚である。
【００８８】
図１８に示すように、高圧側のラジカル窒化レートは、電子温度が下がることで小さくなる。一方、低圧側のラジカル窒化レートは、ラジカル密度が下がることで小さくなる。そして、ラジカル密度が下がる圧力領域（５Ｐａ未満の領域）では、窒化剤であるラジカル窒素の平均自由工程が長くなり、高アスペクト／峡間口の溝１０７の底部付近の側壁へのラジカル窒素の供給量が減少する。このため、ラジカル窒化膜１２０の薄膜化が起こる。そこで、ラジカル窒化レートがピークとなる圧力（５Ｐａ）以上の高圧側でラジカル窒化膜１２０を形成すれば、薄膜化を回避できる。
【００８９】
以上のことから、ＮＯＮＯＮ構造の最下層のラジカル窒化膜１２０を形成する際のラジカル窒化は、５Ｐａ以上（望ましくは１０Ｐａ以上）の窒化圧力で行うことが望ましい。また、窒化圧力の上限値は、１ｋＰａ以下（望ましくは１００Ｐａ以下）が望ましい。これは、ラジカル窒化の成膜レートを確保する（窒化工程のプロセス時間が長くなるのを回避する）ためである。
【００９０】
ＮＯＮＯＮ膜の最上層のラジカル窒化膜１０９を形成する際のラジカル窒化は、「バーズビーク形成の防止」と「制御ゲート電極ＣＧの空乏化の防止」のうち、どちらを重要視するかによって、以下のようにラジカル窒化圧力を選択するとよい。
【００９１】
まず、バーズビーク形成の防止を重要視する場合、ラジカル窒化膜１０９を形成する際のラジカル窒化は、５Ｐａ以上（望ましくは１０Ｐａ以上）の窒化圧力で行うとよい。この場合、浮遊ゲート電極ＦＧ１，ＦＧ２の側壁の溝１０７の底部付近でラジカル窒化膜１０９が薄膜化することを抑制できるため、ゲート側壁酸化時に、制御ゲート電極ＣＧと電極間絶縁膜１０８の界面へのバーズビーク形成を防止できる。その結果、電極間絶縁膜１０８の電気容量の低下を防止できる。尚、この場合、窒化圧力の上限値は、１ｋＰａ以下（望ましくは１００Ｐａ以下）が望ましい。
【００９２】
一方、制御ゲート電極ＣＧの空乏化の防止を重要視する場合、ラジカル窒化膜１０９を形成する際のラジカル窒化は、５Ｐａ未満の窒化圧力で行うとよい。この場合、薄いラジカル窒化膜１０９を形成することができるため、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の距離Ｗが短くなることを抑制できるので、制御ゲート電極ＣＧの空乏化を防止することが可能である。
【００９３】
尚、Ａｒ／Ｎ２の流量を１０００ｓｃｃｍ／４０ｓｃｃｍ、マイクロ波パワーを１０００Ｗのラジカル窒化では、上記クリティカル圧力は５Ｐａであった。
【００９４】
上記第３の実施形態の手段例２によれば、隣接する浮遊ゲート電極ＦＧ１，ＦＧ２間の距離Ｗが例えば１００ｎｍ以下の溝１０７内にラジカル窒化膜１２０を形成する場合に、ラジカル窒化圧力を５Ｐａ以上（望ましくは１０Ｐａ以上）に設定する。これにより、溝１０７の底部付近のラジカル窒化膜１２０の薄膜化が回避できるので、制御ゲート電極ＣＧ及び浮遊ゲート電極ＦＧ間の電荷リークが抑制され、電荷保持特性を確保できる。
【００９５】
尚、本実施形態は、ＮＯＮＯＮ構造を例にあげて説明したが、このＮＯＮＯＮ構造に限定されず、電極間絶縁膜１０８の最下層及び最上層をラジカル窒化で形成する場合に適用できる。
【００９６】
また、本実施形態における手段例１及び手段例２を組み合わせることも勿論可能である。
【００９７】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、次のように種々に変形することが可能である。
【００９８】
（１）上記各実施形態では、トンネル酸化膜１０２を形成した後、素子分離絶縁膜１０６を形成する製造方法を示したが、これに限るものではない。素子分離絶縁膜１０６を形成した後にトンネル酸化膜１０２を形成する製造方法でもよい。
【００９９】
（２）電極間絶縁膜１０８と制御ゲート電極ＣＧ間にはラジカル窒化膜を設けずに、電極間絶縁膜１０８と浮遊ゲート電極ＦＧ間にのみラジカル窒化膜を設けることも可能である。
【０１００】
（３）上記各実施形態におけるラジカル窒化膜は、ＣＶＤ法や熱窒化法で形成した窒化膜と材質が異なる。例えば、ラジカル窒化膜の膜質は、水素や塩素等の不純物を殆ど含まないという特性がある。また、このようなラジカル窒化膜の特性は、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）やＸＰＳ（X-ray Photoelectron Spectroscopy）等の種々の方法で分析することが可能である。
【０１０１】
（４）上記各実施形態において、電極間絶縁膜１０８の上下の少なくとも一方には窒素含有膜が形成されている。この窒素含有膜は、窒素含有絶縁膜でも窒素含有導電膜でもよい。従って、上記各実施形態では、窒素含有膜として、窒素含有絶縁膜であるラジカル窒化膜を例にあげたが、チタン窒化膜等の窒素含有導電膜でもよい。このような窒素含有導電膜の場合も、電極間絶縁膜１０８の物理膜厚の増加を抑えつつ、電極間絶縁膜１０８へのバーズビークの形成を抑制できる。
【０１０２】
（５）上記各実施形態では、半導体基板を用いたが、これに限定されない。例えば、半導体基板と半導体層とこれら半導体基板及び半導体層間に設けられた埋め込み絶縁膜とを有するＳＯＩ（Silicon On Insulator）基板を用いることも可能である。
【０１０３】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０４】
【図１】図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置を示すビット線方向及びワード線方向の断面図。
【図２】図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図３】図３（ａ）及び（ｂ）は、図２（ａ）及び（ｂ）に続く、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図４】図４（ａ）及び（ｂ）は、図３（ａ）及び（ｂ）に続く、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図５】図５（ａ）及び（ｂ）は、図４（ａ）及び（ｂ）に続く、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図６】図６（ａ）及び（ｂ）は、図５（ａ）及び（ｂ）に続く、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図７】図７（ａ）及び（ｂ）は、図６（ａ）及び（ｂ）に続く、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図８】図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置を示すビット線方向及びワード線方向の断面図。
【図９】図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図１０】図１０（ａ）及び（ｂ）は、図９（ａ）及び（ｂ）に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図１１】図１１（ａ）及び（ｂ）は、図１０（ａ）及び（ｂ）に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図１２】図１２（ａ）及び（ｂ）は、図１１（ａ）及び（ｂ）に続く、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示すビット線方向及びワード線方向の断面図。
【図１３】本発明の第３の実施形態に係わる不揮発性半導体記憶装置を示す断面図。
【図１４】本発明の第３の実施形態に係わる手段例１の不揮発性半導体記憶装置を示す断面図。
【図１５】本発明の第３の実施形態に係る手段例１の不揮発性半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第３の実施形態に係る手段例１の不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第３の実施形態に係る手段例１の不揮発性半導体記憶装置の製造工程を示す断面図。
【図１８】本発明の第３の実施形態の手段例２に係るラジカル窒化圧力に対する薄膜化率及びラジカル窒化レートの関係を示す図。
【図１９】従来技術による不揮発性半導体記憶装置を示す断面図。
【図２０】図２０（ａ）及び（ｂ）は、従来技術による他の不揮発性半導体記憶装置を示すビット線方向及びワード線方向の断面図。
【符号の説明】
【０１０５】
１０１…シリコン基板、１０２…トンネル酸化膜、１０３…多結晶シリコン層、１０４，１１１…マスク材、１０５…素子分離溝、１０６…素子分離絶縁膜、１０６ａ…第１の素子分離絶縁膜、１０６ｂ…第２の素子分離絶縁膜、１０７…溝、１０７ａ…多結晶シリコン層の側壁面、１０７ｂ…第１の素子分離絶縁膜の側壁面、１０８…電極間絶縁膜２０８，１２０，１２０ａ，１２０ｂ…ラジカル窒化膜、１１０…導電層、１１２…ゲート側壁酸化膜、１１５…層間絶縁膜、ＦＧ，ＦＧ１，ＦＧ２…浮遊ゲート電極、ＣＧ…制御ゲート電極、Ｔｒ…メモリセルトランジスタ、ＳＬ…スリット部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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