(57)【要約】【課題】トランジスタのアクティブ領域のレイアウトおよびソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最適化することで、トランジスタの駆動能力を向上させることを可能とする。【解決手段】トランジスタのゲート長方向に複数のＮＭＯＳトランジスタ２１が配列されているとともに、前記ＮＭＯＳトランジスタ２１が配列されている行とは別の行に複数のＰＭＯＳトランジスタ４１が配列されている半導体装置１であって、前記複数のＮＭＯＳトランジスタ２１のアクティブ領域２２は前記ＮＭＯＳトランジスタ２１のゲート長方向に形成された一つにアクティブ領域からなり、前記ＮＭＯＳトランジスタ２１の間にシールドゲート６１が設けられていて、前記複数のＰＭＯＳトランジスタ４１はそれぞれのＰＭＯＳトランジスタ４１ごとに分離されたアクティブ領域４２を有するものである。【選択図】図１
2006210453.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲート長方向に複数のＮＭＯＳトランジスタが配列されているとともに、前記ＮＭＯＳトランジスタが配列されている行とは別の行に複数のＰＭＯＳトランジスタが配列されている半導体装置であって、
前記複数のＮＭＯＳトランジスタのアクティブ領域は前記トランジスタのゲート長方向に形成された一つにアクティブ領域からなり、
前記ＮＭＯＳトランジスタの間にシールドゲートが設けられていて、
前記複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとに分離されたアクティブ領域を有する
ことを特徴とする半導体装置。
【請求項２】
前記行方向に配列されている前記ＮＭＯＳトランジスタは、二つのＮＭＯＳトランジスタを一組として、各組間に前記シールドゲートが配置されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＮＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＰＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記行方向に配列されている前記ＮＭＯＳトランジスタは、隣接する二つのＮＭＯＳトランジスタを一組として、前記二つのＮＭＯＳトランジスタ間のアクティブ領域を共有している
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記行方向に配列されている前記ＰＭＯＳトランジスタは、それぞれのＰＭＯＳトランジスタごとにソース、ドレインコンタクトを有する
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記隣接する二つのＮＭＯＳトランジスタと前記隣接する二つのＰＭＯＳトランジスタとによってフリップフロップ回路が構成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記行方向に配列されている前記ＮＭＯＳトランジスタの配列において、前記フリップフロップ回路間に前記シールドゲートが設けられている
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記各アクティブ領域は、シャロートレンチアイソレーションにより分離されている
ことを特徴とする請求項１記載の半導体装置。
【請求項１０】
トランジスタのゲート長方向に複数のＮＭＯＳトランジスタが配列されているとともに、前記ＮＭＯＳトランジスタが配列されている行とは別の行に複数のＰＭＯＳトランジスタが配列されている半導体装置であって、
前記行方向に配列されている前記ＮＭＯＳトランジスタは、二つのＮＭＯＳトランジスタを一組として、各組に一つのアクティブ領域を有し、前記各組のアクティブ領域間は分離されていて、
前記複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとにアクティブ領域を有し、
前記ＮＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていて、
前記ＰＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されている
ことを特徴とする半導体装置。
【請求項１１】
前記行方向に配列されている前記ＰＭＯＳトランジスタは、それぞれのＰＭＯＳトランジスタごとにソース、ドレインコンタクトを有する
ことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記ＮＭＯＳトランジスタのうち隣接する二つのＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのうち隣接する二つのＰＭＯＳトランジスタとによってフリップフロップ回路が構成されている
ことを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記各アクティブ領域は、シャロートレンチアイソレーションにより分離されている
ことを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタの能力を向上させることが容易な半導体装置に関するものである。
【背景技術】
【０００２】
集積度の向上するにしたがって、従来はゲート酸化膜（Ｔox）の薄膜化、しきい値電圧（Ｖth）の低電圧設定、ゲート長（Ｌ）の縮小などの最適化によって世代に応じたＭＯＳＦＥＴの能力向上を図ってきたが、６５ｎｍ世代以降になるとその経験則が通用しなくなってきて能力向上が難しくなってくる。ゲート酸化膜厚は１．５ｎｍを切るところまで到達するため、ゲートトンネル電流の増大がデバイス的に問題となることや、ゲート酸化膜厚が自然酸化膜厚とほとんど変わらない膜厚になるため、薄膜ゲート酸化膜の形成自体が難しくなっている。Ｖthに関しては、低Ｖth化によるオフ電流（Ｉoff）の増加が直にＬＳＩのスタンバイ電流（Ｉstb）の増加として効いてくるためＬＳＩデバイスを考慮した設定が必要になっており、プロセス的にはオフ電流（Ｉoff）増加の主要因であるゲート長（Ｌ）のばらつきを制御することが益々重要になってきている。よって、従来の延長線上での能力向上は困難であり、新規の方法で能力向上を実現する必要がある。
【０００３】
また、素子分離にＳＴＩ（Shallow Trench Isolation）を使うようになってから、ＳＴＩのストレスによるＭＯＳＦＥＴの特性変動が発生することが知られており、９０ｎｍ世代以降、変動量が無視できない程度に影響してきている。特にトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）の影響がデザイン的には大きく、Ｘが小さくなるとストレスが大きくなって移動度が変動し、ＮＭＯＳＦＥＴは能力ダウン、ＰＭＯＳＦＥＴは能力アップに変化する。この変動量は全体の１０％以上占める程度にまで大きくなってきており、ＬＳＩのデバイス性能まで影響を及ぼしている（例えば、非特許文献１、２参照。）。
【０００４】
従来のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いたフリップフロップ回路の一例を、図９の平面レイアウト図によって説明する。
【０００５】
図９に示すように、ドレイン電圧（Ｖdd）の電源線１１１、ソース電圧（Ｖss）のグランド線１１２を各ＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）１２１および各ＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）１４１を挟んで行方向（ｘ方向）に配置されている。また、各ＮＭＯＳトランジスタのゲート電極１２３および各ＰＭＯＳトランジスタのゲート電極１４３は、縦（ｙ）方向に一本の配線でレイアウトされている。そして、一組のＮＭＯＳトランジスタ１２１、１２１と縦方向に配列された一組のＰＭＯＳトランジスタ１４１、１４１とを配線することでフリップフロップ回路１０５が形成されている。ここではＮＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１４１とのゲート幅（Ｗ）の長さの比を１対２にレイアウトしており、グランド線１１２に近い図面上側にＮＭＯＳトランジスタ１２１を、電源線１１１に近い図面下側にＰＭＯＳトランジスタ１４１を配置させている。そして、上記フリップフロップ回路１０５は行（ｘ）方向に複数が配置されている。
【０００６】
アクティブ領域１２２、１４２は各フリップフロップ回路１０５間で分離されている。一つのフリップフロップ回路１０５においてはアクティブ領域１２２上に２本のゲート電極１２３（１２３ａ）、１２３（１２３ｂ）がレイアウトされ、またアクティブ領域１４２上に２本のゲート電極１４３（１４３ａ）、１４３（１４３ｂ）がレイアウトされ、上記ゲート電極１４３ａ、１４３ｂ間のアクティブ領域１４２には電源線１１１が接続され、上記ゲート電極１２３ａ、１２３ｂ間のアクティブ領域１２２にはグランド線１１２が接続されている。各アクティブ領域１２２、１４２の両側に位置する取り出し部１２４ａ、１４４ａ（１２４ｂ、１４４ｂ）は、その取り出し部１２４ａ、１４４ａ（１２４ｂ、１４４ｂ）とは反対側に位置するゲート電極１２３ｂ、１４３ｂ（１２３ａ、１４３ａ）と接続されて、フリップフロップ回路１０５を形成している。このとき、ＮＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１４１とは、ゲート幅（Ｗ）の長さに差がある以外は基本的に同じレイアウトをしており、このフリップフロップ回路１０５を規則的に配置した図面を示している。これはＳＲＡＭメモリーセル内のフリップフロップ回路の基本的なレイアウトである。
【０００７】
【非特許文献１】Victor Chan, Rajesh Rengarajan, Nivo Rovedo, Wei Jin, Terence Hook, Phung Nguyen, Jia Chen, Ed Nowak, Xiang-Dong Chen, Dallas Lea, Ashima Chakravarti, Victor Ku, Sam Yang, An Steegen, Christopher Baiocco, Padraic Shafer, Hung Ng, Shih-Fen Huang, Clement Wann共著  「High Speed 45nm Gate Length CMOSFETs Integrated Into a 90nm Bulk Technology Incorporating Strain Engineering」2003 IEEE ２００３年
【非特許文献２】Gregory Scott, Jeffrey Lutze, Mark Rubin, Faran Nouri, and Martin Manley共著  「NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress」1999 IEEE  １９９９年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来の延長戦上でのトランジスタの能力向上には限界があり、従来のようなゲート酸化膜（Ｔox）の薄膜化、しきい値電圧（Ｖth）の低電圧設定、ゲート長（Ｌ）の縮小などの最適化によって世代に応じたＭＯＳＦＥＴの能力向上を図ることができない点である。また、素子分離に用いるＳＴＩのストレスによるＭＯＳＦＥＴの特性変動が無視できなくなってきており、特にトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）の影響がデザイン的には大きく、Ｘが小さくなるとストレスが大きくなって移動度が変動し、ＰＭＯＳＦＥＴは能力が向上するが、ＮＭＯＳＦＥＴは能力が低下するという点である。
【課題を解決するための手段】
【０００９】
本発明の第１半導体装置は、トランジスタのゲート長方向に複数のＮＭＯＳトランジスタが配列されているとともに、前記ＮＭＯＳトランジスタが配列されている行とは別の行に複数のＰＭＯＳトランジスタが配列されている半導体装置であって、前記複数のＮＭＯＳトランジスタのアクティブ領域は前記トランジスタのゲート長方向に形成された一つにアクティブ領域からなり、前記ＮＭＯＳトランジスタの間にシールドゲートが設けられていて、前記複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとに分離されたアクティブ領域を有することを最も主要な特徴とする。
【００１０】
本発明の第２半導体装置は、トランジスタのゲート長方向に複数のＮＭＯＳトランジスタが配列されているとともに、前記ＮＭＯＳトランジスタが配列されている行とは別の行に複数のＰＭＯＳトランジスタが配列されている半導体装置であって、前記行方向に配列されている前記ＮＭＯＳトランジスタは、二つのＮＭＯＳトランジスタを一組として、各組に一つのアクティブ領域を有し、前記各組のアクティブ領域間は分離されていて、前記複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとにアクティブ領域を有し、前記ＮＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていて、前記ＰＭＯＳトランジスタのアクティブ領域は、前記行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されていることを最も主要な特徴とする。
【発明の効果】
【００１１】
本発明の第１半導体装置は、複数のＮＭＯＳトランジスタのアクティブ領域はトランジスタのゲート長方向に形成された一つにアクティブ領域からなり、複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとにアクティブ領域を有するため、ＮＭＯＳトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最大限に長くとることができるので、素子分離にＳＴＩ構造を採用してセル面積の縮小化を図っても、ＮＭＯＳトランジスタの能力低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、ＰＭＯＳトランジスタごとにアクティブ領域を有することから、ＰＭＯＳトランジスタのソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最少限に短くとることができるので、ＰＭＯＳトランジスタの能力を向上することができるという利点がある。また、第１半導体装置は、ＮＭＯＳトランジスタ間にシールドゲートが設けられていることから、ＮＭＯＳトランジスタ間の電荷輸送が起こらないので、シールドゲート間ごとに独立した回路、例えばフリップフロップ回路を構成することができる。
【００１２】
本発明の第２半導体装置は、行方向に配列されているＮＭＯＳトランジスタは、二つのＮＭＯＳトランジスタを一組として、各組に一つのアクティブ領域を有し、各組のアクティブ領域間は分離されていて、このＮＭＯＳトランジスタのアクティブ領域は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていることから、素子分離にＳＴＩ構造を採用してセル面積の縮小化を図っても、ＮＭＯＳトランジスタの能力低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、複数のＰＭＯＳトランジスタはそれぞれのＰＭＯＳトランジスタごとにアクティブ領域を有し、ＰＭＯＳトランジスタのアクティブ領域は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されているため、ＰＭＯＳトランジスタの能力を向上することができるという利点がある。また、二つのＮＭＯＳトランジスタを一組として、各組に一つのアクティブ領域を有し、各組のアクティブ領域間は分離されていることから、ＮＭＯＳトランジスタの各組間において電荷輸送は起こらないので、各組ごとに独立した回路、例えばフリップフロップ回路を構成することができる。
【発明を実施するための最良の形態】
【００１３】
トランジスタの駆動能力を向上させるという目的を、トランジスタのアクティブ領域のレイアウトおよびソース、ドレインにおけるアクティブ端からゲート端までのソース、ドレイン長（Ｘ）を最適化することで、プロセスを変更することなくレイアウト設計の変更だけで実現した。
【実施例１】
【００１４】
本発明の第１半導体装置に係る一実施例を、図１の平面レイアウト図によって説明する。図１では、一例として、ＳＲＡＭメモリーセル内のフリップフロップ回路の基本的なレイアウトを示す。
【００１５】
図１に示すように、ドレイン電圧（Ｖdd）の電源線１１およびソース電圧（Ｖss）のグランド線１２は、複数のＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）２１および複数のＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）４１を挟んで行方向（ｘ方向）に配設されていている。
【００１６】
また、上記電源線１１およびグランド線１２の間に設けられている複数のＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）２１および複数のＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）４１は、上記ＮＭＯＳトランジスタ２１の配列が上記電源線１１側にそって、上記ＰＭＯＳトランジスタ４１の配列が上記グランド線１２側にそって配列されている。
【００１７】
上記ＮＭＯＳトランジスタ２１のアクティブ領域２２は、トランジスタのゲート長方向（行方向）に一つのアクティブ領域で形成されている。したがって、上記アクティブ領域２２は、各ＮＭＯＳトランジスタ２１の行方向におけるアクティブ領域端からゲート端までの長さＸがデザインルールの最大長に形成されることになる。また、行方向に配列されているＮＭＯＳトランジスタ２１は、二つのＮＭＯＳトランジスタ２１を一組として、その二つのＮＭＯＳトランジスタ２１、２１間のアクティブ領域２２を共有している。
【００１８】
また、上記ＰＭＯＳトランジスタ４１のアクティブ領域４２は、それぞれＰＭＯＳトランジスタ４１毎に形成されている。したがって、上記ＰＭＯＳトランジスタ４１の各アクティブ領域４２は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。
【００１９】
そして、上記アクティブ領域２２、４２は、互いに、素子分離領域により電気的に分離されている。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００２０】
また、各ＮＭＯＳトランジスタのゲート電極２３および各ＰＭＯＳトランジスタのゲート電極４３は列方向（ｙ方向）に配置されている。ｙ方向に配列されたゲート電極２３、４３は、１本のゲート電極で形成されている。ここでは各ゲート電極２３、４３のゲート幅（Ｗ）の長さの比を１対２にレイアウトしている。
【００２１】
そして、フリップフロップ回路５は、二つの隣接するＮＭＯＳトランジスタ２１と二つの隣接するＰＭＯＳトランジスタ４２とで構成されている。グランド線１２に近い図面上側にＮＭＯＳトランジスタ２１の配列を、電源線１１に近い図面下側にＰＭＯＳトランジスタ４１の配列を配置させている。そして、上記フリップフロップ回路５は行（ｘ）方向に複数が配置されている。
【００２２】
一つのフリップフロップ回路５においては、アクティブ領域２２、４２上に２本のゲート電極２３ａ、２３ｂおよび２本のゲート電極４３ａ、４３ｂがレイアウトされ、上記ゲート電源２３ａ、４３ａは１本のゲート電極で構成され、上記ゲート電源２３ｂ、４３ｂは１本のゲート電極で構成されている。ゲート電極４３ａ、４３ｂ間における上記アクティブ領域２２は、隣接するＮＭＯＳトランジスタ２１の共有となっており、グランド線１２が接続されている。また、ゲート電極２３ａ、２３ｂ間における上記独立したアクティブ領域４２ａ、４２ｂには共通の電源線１１が接続されている。したがって、コンタクトに関してもＰＭＯＳトランジスタ４１側は左右のトランジスタ毎にソース、ドレインの取り出しを行い、電源線１１からの電源供給も各々のソース領域に配線される。さらに、ゲート電極２３ａ、２３ｂ間およびゲート電極４３ａ、４３ｂ間の外側の一方に位置するアクティブ領域２２ａ、４２ａには取り出し部２４ａ、４４ａが設けられ、その取り出し部２４ａ、４４ａ同士が接続されているとともに反対側に位置するゲート電極２３ｂ、４３ｂと接続されている。同様に、ゲート電極２３ａ、２３ｂ間およびゲート電極４３ａ、４３ｂ間の外側の他方に位置するアクティブ領域２２ｂ、４２ｂには取り出し部２４ｂ、４４ｂが設けられ、その取り出し部２４ｂ、４４ｂ同士が接続されているとともに反対側に位置するゲート電極２３ａ、４３ａと接続されている。このように、フリップフロップ回路５が構成されている。
【００２３】
なお、１個のフリップフロップ回路５内に２個のＰＭＯＳトランジスタ４１ごとにアクティブ領域４２を持つため、ゲート電極４３ａ、４３ｂ間のスペース内にＳＴＩ分離が入ることになる。よって、ＮＭＯＳトランジスタの形成領域よりも若干ゲート間スペースが広がる形状となる。
【００２４】
さらに、各フリップフロップ回路５、２間におけるＮＭＯＳトランジスタ２１のアクティブ領域２２のみを横切るようにシールドゲート６１が設けられている。言い換えれば、上記シールドゲート６１は、行方向に配列されているＮＭＯＳトランジスタのうち、二つのＮＭＯＳトランジスタを一組として、各組間に配置されている。上記シールドゲート６１には上記グランド線１２が接続されている。
【００２５】
したがって、ＮＭＯＳトランジスタ２１のゲート電極２３のゲート幅（Ｗ）とＰＭＯＳトランジスタ４１のゲート電極４３のゲート幅（Ｗ）に差があること、ＮＭＯＳトランジスタ２１のアクティブ領域２２とＰＭＯＳトランジスタ４１のアクティブ領域４２とに差があること、シールドゲート６１が設けられていること以外は、基本的に従来の回路構成と同じレイアウトとなっている。
【００２６】
次に、ソース、ドレイン長（Ｘ）依存による単体ＭＯＳＦＥＴの能力変動（オン電流Ｉonとしきい値電圧Ｖthとの関係）の実験結果を図２および図３によって説明する。図２は、ＮＭＯＳトランジスタを示し、図３はＰＭＯＳトランジスタを示す。
【００２７】
図２および図３に示すように、アクティブ領域端からゲート電極端までのソース、ドレイン長Ｘ＝０．２４μｍとＸ＝２μｍで比較した。Ｘ＝２μｍから０．２４μｍに小さくなると、ＮＭＯＳトランジスタではオン電流(Ｉon)が１７％低下した。一方、ＰＭＯＳＦＥＴでは、Ｘ＝２μｍから０．２４μｍに小さくなるとオン電流(Ｉon)が８％上昇した。この結果からもわかるように、ＮＭＯＳトランジスタはソース、ドレイン長（Ｘ）が長くなる方向にレイアウトすることがトランジスタ能力の向上に好ましく、ＰＭＯＳトランジスタはソース、ドレイン長（Ｘ）が短くなる方向にレイアウトすることがトランジスタ能力の向上に好ましいことがわかる。このようにレイアウトにすることで、ＮＭＯＳトランジスタはストレス緩和された状態に、ＰＭＯＳトランジスタはストレス強化された状態になるため、移動度が上昇して、どちらも電流能力が従来よりも約１０％大きくなり、結果としてデバイスの動作スピードが速くなる。
【００２８】
次に、ＮＭＯＳトランジスタにおける、ソース、ドレイン長：Ｘ＝０．２３μｍからＸ＝１０μｍの範囲におけるしきい値電圧Ｖthの変化を図４に示し、Ｘ＝０．２３μｍからＸ＝１０μｍの範囲におけるオン電流Ｉonの変化を図５に示す。また、ＰＭＯＳトランジスタにおける、ソース、ドレイン長：Ｘ＝０．２３μｍからＸ＝１０μｍの範囲におけるしきい値電圧Ｖthの変化を図６に示し、Ｘ＝０．２３μｍからＸ＝１０μｍの範囲におけるオン電流Ｉonの変化を図７に示す。ここで、Ｘ＝１０μｍは、ＳＴＩ（Shallow Trench Isolation）のストレスの影響が無くなる大きさであり、Ｘ＝０．２３μｍは９０ｎｍ世代のデザインルールにおいて起こりうるＸ依存性（ＳＴＩストレスによるＭＯＳＦＥＴ特性変動）の代表値であり、９０ｎｍ世代のデザインルールでの最小値である。
【００２９】
図４〜図７に示すように、ソース、ドレイン長Ｘ＝１０μｍからＸ＝０．２３μｍに向けて短くしていくと、ＮＭＯＳトランジスタでは、しきい値電圧Ｖthが３５ｍＶ上昇し、オン電流Ｉonは１８％低下した。ＰＭＯＳトランジスタでは、しきい値電圧Ｖthが３３ｍＶ上昇し、オン電流Ｉonは１２％低下した。また、世代が進む（Ｘの値がさらに小さくなる）と、変動量はさらに大きくなる。さらに、Ｘが小さいほど、ストレスの影響は大きくなり、ＭＯＳトランジスタの特性変動量もＸが小さくなるほど顕著になる。
【００３０】
上記実施例１では、ＮＭＯＳトランジスタ２１のアクティブ領域２２を、トランジスタのゲート長方向（行方向）に一つのアクティブ領域で形成することで、上記アクティブ領域２２は、各ＮＭＯＳトランジスタ２１の行方向におけるアクティブ領域端からゲート端までの長さＸがデザインルールの最大長に形成されることになる。したがって、ＮＭＯＳトランジスタ２１の電流能力を向上させることが可能になる。また、上記ＰＭＯＳトランジスタ４１のアクティブ領域４２を、それぞれＰＭＯＳトランジスタ４１毎に形成することで、上記各ＰＭＯＳトランジスタ４１の行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。したがって、ＰＭＯＳトランジスタ４１の電流能力を向上させることが可能になる。
【００３１】
また、第１半導体装置は、ＮＭＯＳトランジスタ２１の配列においてフリップフロップ回路５間にシールドゲート６１が設けられていることから、フリップフロップ回路５間の電荷輸送が起こらないので、シールドゲート６１間に独立したフリップフロップ回路を構成することができる。
【００３２】
次に、本発明の第２半導体装置に係る一実施例を、図８の平面レイアウト図によって説明する。図８では、一例として、ＳＲＡＭメモリーセル内のフリップフロップ回路の基本的なレイアウトを示す。
【００３３】
図８に示すように、ドレイン電圧（Ｖdd）の電源線１１およびソース電圧（Ｖss）のグランド線１２は、複数のＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）２１および複数のＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）４１を挟んで行方向（ｘ方向）に配設されていている。
【００３４】
また、上記電源線１１およびグランド線１２の間に設けられている複数のＮＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）２１および複数のＰＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）４１は、上記ＮＭＯＳトランジスタ２１の配列が上記電源線１１側にそって、上記ＰＭＯＳトランジスタ４１の配列が上記グランド線１２側にそって配列されている。
【００３５】
上記ＮＭＯＳトランジスタ２１では、トランジスタのゲート長方向（行方向）に、二つのＮＭＯＳトランジスタ２１を一組として、各組に一つのアクティブ領域２２を有し、各組のアクティブ領域２２間は分離されている。しかも上記アクティブ領域２２は、行方向におけるアクティブ領域端からゲート端までの長さＸがデザインルールの最大長に形成されている。また、行方向に配列されている一組のＮＭＯＳトランジスタは、そのＮＭＯＳトランジスタ２１、２１間のアクティブ領域２２を共有している。
【００３６】
また、上記ＰＭＯＳトランジスタ４１のアクティブ領域４２は、それぞれＰＭＯＳトランジスタ４１毎に形成されている。したがって、上記ＰＭＯＳトランジスタ４１の各アクティブ領域４２は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されることが可能になる。
【００３７】
そして、上記アクティブ領域２２、４２は、互いに、素子分離領域により電気的に分離されている。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造に形成されている。
【００３８】
また、各ＮＭＯＳトランジスタのゲート電極２３および各ＰＭＯＳトランジスタのゲート電極４３は列方向（ｙ方向）に配置されている。ｙ方向に配列されたゲート電極２３、４３は、１本のゲート電極で形成されている。ここでは各ゲート電極２３、４３のゲート幅（Ｗ）の長さの比を１対２にレイアウトしている。
【００３９】
そして、フリップフロップ回路５は、二つの隣接するＮＭＯＳトランジスタ２１と二つの隣接するＰＭＯＳトランジスタ４２とで構成されている。グランド線１２に近い図面上側にＮＭＯＳトランジスタ２１の配列を、電源線１１に近い図面下側にＰＭＯＳトランジスタ４１の配列を配置させている。そして、上記フリップフロップ回路５は行（ｘ）方向に複数が配置されている。
【００４０】
一つのフリップフロップ回路５においては、アクティブ領域２２、４２上に２本のゲート電極２３ａ、２３ｂおよび２本のゲート電極４３ａ、４３ｂがレイアウトされ、上記ゲート電源２３ａ、４３ａは１本のゲート電極で構成され、上記ゲート電源２３ｂ、４３ｂは１本のゲート電極で構成されている。ゲート電極４３ａ、４３ｂ間における上記アクティブ領域２２は、隣接するＮＭＯＳトランジスタ２１の共有となっており、グランド線１２が接続されている。また、ゲート電極２３ａ、２３ｂ間における上記独立したアクティブ領域４２ａ、４２ｂには共通の電源線１１が接続されている。したがって、コンタクトに関してもＰＭＯＳトランジスタ４１側は左右のトランジスタ毎にソース、ドレインの取り出しを行い、電源線１１からの電源供給も各々のソース領域に配線される。さらに、ゲート電極２３ａ、２３ｂ間およびゲート電極４３ａ、４３ｂ間の外側の一方に位置するアクティブ領域２２、４２には取り出し部２４ａ、４４ａが設けられ、その取り出し部２４ａ、４４ａ同士が接続されているとともに反対側に位置するゲート電極２３ｂ、４３ｂと接続されている。同様に、ゲート電極２３ａ、２３ｂ間およびゲート電極４３ａ、４３ｂ間の外側の他方に位置するアクティブ領域２２、４２には取り出し部２４ｂ、４４ｂが設けられ、その取り出し部２４ｂ、４４ｂ同士が接続されているとともに反対側に位置するゲート電極２３ａ、４３ａと接続されている。このように、フリップフロップ回路５が構成されている。
【００４１】
なお、１個のフリップフロップ回路５内に２個のＰＭＯＳトランジスタ４１ごとにアクティブ領域４２を持つため、ゲート電極４３ａ、４３ｂ間のスペース内にＳＴＩ分離が入ることになる。よって、ＮＭＯＳトランジスタの形成領域よりも若干ゲート間スペースが広がる形状となる。
【００４２】
したがって、ＮＭＯＳトランジスタ２１のゲート電極２３のゲート幅（Ｗ）とＰＭＯＳトランジスタ４１のゲート電極４３のゲート幅（Ｗ）に差があること、ＮＭＯＳトランジスタ２１のアクティブ領域２２とＰＭＯＳトランジスタ４１のアクティブ領域４２とに差があること以外は、基本的に従来の回路構成と同じレイアウトとなっている。
【００４３】
上記実施例２では、行方向に配列されているＮＭＯＳトランジスタ２１は、二つのＮＭＯＳトランジスタ２１を一組として、各組に一つのアクティブ領域２２を有し、各組のアクティブ領域２２間は分離されていて、このＮＭＯＳトランジスタ２１のアクティブ領域２２は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最大長に形成されていることから、素子分離にＳＴＩ構造を採用してセル面積の縮小化を図っても、ＮＭＯＳトランジスタ２１の電流能力（オン電流Ｉon）低下を抑えることができ、従来のものより移動度の向上が図れるという利点がある。また、複数のＰＭＯＳトランジスタ４１はそれぞれのＰＭＯＳトランジスタ４１ごとにアクティブ領域４２を有し、ＰＭＯＳトランジスタ４１のアクティブ領域４２は、行方向におけるアクティブ領域端からゲート端までの長さがデザインルールの最小長に形成されているため、ＰＭＯＳトランジスタ４１の電流能力（オン電流Ｉon）を向上することができるという利点がある。したがって、動作速度の向上が図れる。また、二つのＮＭＯＳトランジスタ２１を一組として、各組に一つのアクティブ領域２２を有し、各組のアクティブ領域２２間は分離されていることから、ＮＭＯＳトランジスタ２１の各組間において電荷輸送は起こらないので、各組ごとに独立した回路、例えばフリップフロップ回路５を構成することができる。
【００４４】
また、第２半導体装置２は、第１半導体装置１のようにシールドゲートは設けていないので、ノイズの影響を受けにくい構造となる。
【００４５】
上記半導体装置１，２では、製造プロセスを変更することなくレイアウト設計の変更だけで単体トランジスタとして、ＮＭＯＳトランジスタ２１ではおよそ１７％、ＰＭＯＳトランジスタ４１ではおよそ８％の電流能力を向上させることが可能であり、フリップフロップ回路５としては約１０％の電流能力の向上が可能となる。また、上記フリップフロップ回路５をＳＲＡＭのフリップフロップに適用することにより、メモリーのアクセス高速化に寄与することができる。
【産業上の利用可能性】
【００４６】
本発明の半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される各種集積回路装置、特にはＳＲＡＭに適用することが好適である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１半導体装置に係る一実施例を示した平面レイアウト図である。
【図２】ソース、ドレイン長ＸをパラメータとしたＮＭＯＳトランジスタのオン電流Ｉonとしきい値電圧Ｖthとの関係図である。
【図３】ソース、ドレイン長ＸをパラメータとしたＰＭＯＳトランジスタのオン電流Ｉonとしきい値電圧Ｖthとの関係図である。
【図４】ＮＭＯＳトランジスタのソース、ドレイン長Ｘとしきい値電圧Ｖthとの関係図である。
【図５】ＮＭＯＳトランジスタのソース、ドレイン長Ｘとオン電流Ｉonとの関係図である。
【図６】ＰＭＯＳトランジスタのソース、ドレイン長Ｘとしきい値電圧Ｖthとの関係図である。
【図７】ＰＭＯＳトランジスタのソース、ドレイン長Ｘとオン電流Ｉonとの関係図である。
【図８】本発明の第２半導体装置に係る一実施例を示した平面レイアウト図である。
【図９】従来の半導体装置の一例を示した平面レイアウト図である。
【符号の説明】
【００４８】
１…半導体装置、２１…ＮＭＯＳトランジスタ、２２，４２…アクティブ領域、４１…ＰＭＯＳトランジスタ、６１…シールドゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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