(57)【要約】【課題】  インダクタからシリコン基板への交流電流の漏れ及びシールドのスリット間での渦電流発生を防止して、Ｑ値の劣化が小さいインダクタ素子を提供する。【解決手段】  インダクタ素子は、配線がスパイラル形状に巻かれた少なくとも１つの配線層によって、かつ、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線から形成されたインダクタと、電気的なループ経路を持たない形状で、かつ、スパイラル形状の内側配線より外側の部分についてインダクタとシリコン基板との間に挿入された、導電体層からなるシールドとで構成される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成されるインダクタ素子であって、
配線がスパイラル形状に巻かれた少なくとも１つの配線層からなるインダクタ、及び
電気的なループ経路を持たない形状で、かつ、スパイラル形状の内側配線より外側の部分について前記インダクタと前記シリコン基板との間に挿入された、導電体層からなるシールドで構成される、インダクタ素子。
【請求項２】
前記シールドが、相似形の２つの導電体から構成されることを特徴とする、請求項１に記載のインダクタ素子。
【請求項３】
前記相似形の２つの導電体が分離されている箇所が、前記インダクタのスパイラル形状の巻き数が最も少ない配線の下であることを特徴とする、請求項２に記載のインダクタ素子。
【請求項４】
前記相似形の２つの導電体が、それぞれ接地されていることを特徴とする、請求項２に記載のインダクタ素子。
【請求項５】
前記インダクタが、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線から形成されていることを特徴とする、請求項１に記載のインダクタ素子。
【請求項６】
前記線対称の２つのスパイラル形状配線のいずれか一方の配線端対が接続されていることを特徴とする、請求項５に記載のインダクタ素子。
【請求項７】
前記シールドが、前記線対称の２つのスパイラル形状配線の対称軸に基づいた相似形の２つの導電体から構成されることを特徴とする、請求項５又は６に記載のインダクタ素子。
【請求項８】
前記シールドが、前記線対称の２つのスパイラル形状配線の対称軸上で接地されていることを特徴とする、請求項５に記載のインダクタ素子。
【請求項９】
前記インダクタが、２本の配線を同心状に交差させて巻いた第１のスパイラル形状配線と第２のスパイラル形状配線から形成されており、第１のスパイラル形状配線の巻き数と第２のスパイラル形状配線の巻き数とが異なることを特徴とする、請求項１に記載のインダクタ素子。
【請求項１０】
前記シールドは、前記インダクタの配線と直交する向きに複数のスリットが設けられていることを特徴とする、請求項１〜９のいずれかに記載のインダクタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ素子に関し、より特定的には、高周波領域で動作する回路が集積された半導体基板上に形成されるオンチップタイプのインダクタ素子の構造に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯端末（ＰＤＡ）に代表される移動体通信機器の技術革新は急激に進歩しており、機器の高機能化や、小型軽量化に応えるための半導体集積回路の小型高集積化や、低消費電力化への取り組みが急ピッチで進んでいる。特に、マイクロウェーブ領域の高周波で動作するシステムでは、従来外付け部品として用いられていたインダクタやキャパシタ等の受動素子の高集積化及び半導体チップへの内蔵化による、携帯機器の小型軽量化が強く要望されている。
【０００３】
しかしながら、シリコン基板上に絶縁層を介してインダクタを形成した場合、シリコン基板は導電体として作用するため、インダクタを構成するスパイラル形状の配線とシリコン基板との間に寄生容量が生じる。この寄生容量は、高周波で入力される信号のシリコン基板への漏れ経路を形成することになり、インダクタの性能を劣化させる要因となっている。そこで、この課題を解決するために、インダクタを構成するスパイラル形状の配線とシリコン基板とをパターンシールドで分離することで、インダクタの性能を改善させる技術が報告されている（非特許文献１、特許文献１及び特許文献２を参照）。
【０００４】
図１２は、非特許文献１で提案されている従来のインダクタ素子１００の構造を説明する図である。この従来のインダクタ素子１００は、配線がスパイラル形状に巻かれて構成された方形型のインダクタ１０１と、導電性のシリコン基板１０３との間に、ポリシリコンのシールド１０２が挿入された構造である。このシールド１０２は、インダクタ１０１で発生する磁界によってシールド１０２に生じる渦電流を低減させるため、インダクタ１０１の配線と直交する向きに複数のスリットが入った形状になっている。このシールド１０２によって、インダクタ１０１に流れる交流電流の一部がシリコン基板１０３に漏れてシリコン基板１０３の抵抗成分で損失となることを防ぐことができ、その結果インダクタ素子１００のＱ値が劣化するのを低減させることができる。
【０００５】
ところが、上述の従来のインダクタ素子１００では、シールド１０２がインダクタ１０１とシリコン基板１０３との間の全面に挿入されている。このため、磁束が強くなるインダクタ１０１を構成するスパイラル形状の配線がある部分よりも内側部分において、シールド１０２のスリット間で小さな渦電流が発生してしまう（図１２中の丸形状の矢印）。よって、従来のインダクタ素子１００では、シールド１０２の挿入によってシリコン基板１０３への漏れを遮断できるものの、この小さな渦電流の発生でインダクタ素子１００のＱ値を劣化させてしまっている。
【０００６】
そこで、この課題を改善させたインダクタ素子がさらに提案されている（特許文献３を参照）。図１３は、特許文献３で提案されている従来のインダクタ素子１１０の構造を説明する図である。この従来のインダクタ素子１１０は、上記インダクタ素子１００と同様に、インダクタ１１１とシリコン基板１１３との間にシールド１１２が挿入された構造であるが、シールド１１２がインダクタ１１１を構成するスパイラル形状の配線部分のみに挿入されている点が異なる。
【非特許文献１】シー．パトリック  ユエら、「オン−チップ  スパイラル  インダクタズ  ウイズ  パターンド  グラウンド  シールズ  フォー  エスアイ−ベースド  ＲＦ  ＩＣズ」、アイトリプルイー  ジャーナル  オブ  ソリッド−ステート  サーキッツ、ＶＯＬ．３３、ＮＯ．５，７４３−７５２頁、１９９８
【特許文献１】特開２００１−２２３１１６号公報
【特許文献２】特開２００４−５１９８４４号公報
【特許文献３】特開２００４−９５７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の従来のインダクタ素子１１０では、シールド１１２がドーナツ状に繋がった形状であるため、電気的なループ経路を有してしまう。そのため、インダクタ１１１を構成するスパイラル形状の配線部分に発生した磁界によってシールド１１２に渦電流が発生し、インダクタ素子１１０のＱ値が劣化するという問題がある。
【０００８】
それ故に、本発明の目的は、インダクタからシリコン基板への交流電流の漏れ及びシールドのスリット間での渦電流発生を防止して、Ｑ値の劣化が小さいインダクタ素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、シリコン基板上に形成されるインダクタ素子に向けられている。そして、上記目的を達成させるために、本発明のインダクタ素子は、配線がスパイラル形状に巻かれた少なくとも１つの配線層からなるインダクタ、及びインダクタとシリコン基板との間に挿入された導電体層からなるシールドで構成される。このシールドは、電気的なループ経路を持たない形状で、かつ、スパイラル形状の内側配線より外側の部分について挿入される。なお、シールドは、インダクタの配線と直交する向きに複数のスリットが設けられていることが望ましい。
【００１０】
典型的なシールドは、相似形の２つの導電体から構成され、その相似形の２つの導電体が分離されている箇所は、インダクタのスパイラル形状の巻き数が最も少ない配線の下が好ましい。また、相似形の２つの導電体は、それぞれ接地されていることが好ましい。
【００１１】
ここで、インダクタを、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線で形成してもよい。この場合、線対称の２つのスパイラル形状配線のいずれか一方の配線端対が接続されていれば、差動で利用できる。また、この場合、シールドが、線対称の２つのスパイラル形状配線の対称軸に基づいた相似形の２つの導電体から構成されることが好ましい。さらに、シールドが、線対称の２つのスパイラル形状配線の対称軸上で接地されていることが好ましい。
【００１２】
また、インダクタを、２本の配線を同心状に交差させて巻いた第１のスパイラル形状配線と第２のスパイラル形状配線から形成し、第１のスパイラル形状配線の巻き数と第２のスパイラル形状配線の巻き数とを異ならせてもよい。
【発明の効果】
【００１３】
上述した本発明によれば、インダクタとシリコン基板とがシールドで分離され、かつ、シールドが電気的なループ経路を持たない形状であるため、シールドでの渦電流発生を低減させた高Ｑ値のインダクタ素子を実現することができる。さらにチップ占有面積の小さいインダクタ素子を実現できる。また、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線に信号を差動入力することで、シールド効果を得るためのシールドとＧＮＤとの接続が不要となるので、インダクタ素子のチップ占有面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るインダクタ素子１の構造を説明する図である。図１において、第１の実施形態のインダクタ素子１は、正方形型のインダクタ１１と、導電性のシリコン基板１３との間に、ＧＮＤに接続された正方形型のシールド１２が挿入された構造である。
【００１５】
インダクタ１１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層で形成される。シールド１２は、導電体層で形成され、そのシート抵抗値は数ｍΩ／□程度である。このシールド１２は、電気的なループ経路を持たない形状、かつ、インダクタ１１の配線と直交する向きに複数のスリットが入った形状をしており、インダクタ１１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド１２の形状を分かり易く言えば、ドーナツ等の環形状の少なくとも一部が除去された形状である。図１のインダクタ素子１では、相似形の２つの導電体１２ａ及び１２ｂによってシールド１２が構成されている例を示している。なお、相似形の２つの導電体１２ａ及び１２ｂが分離されている箇所は、インダクタ１１のスパイラル形状の巻き数が最も少ない配線の下であることが好ましい。
【００１６】
この第１の実施形態の構造によれば、インダクタ１１とシリコン基板１３とがシールド１２で分離され、かつ、シールド１２が電気的なループ経路を持たない形状であるため、シールド１２での渦電流発生を低減させた高Ｑ値のインダクタ素子１を実現することができる。
【００１７】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るインダクタ素子２の構造を説明する図である。図２において、第２の実施形態のインダクタ素子２は、正八角形型のインダクタ２１と、導電性のシリコン基板２３との間に、ＧＮＤに接続された正八角形型のシールド２２が挿入された構造である。
【００１８】
インダクタ２１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層で形成される。シールド２２は、導電体層で形成され、そのシート抵抗値は数ｍΩ／□程度である。このシールド１２は、電気的なループ経路を持たない形状、かつ、インダクタ１１の配線と直交する向きに複数のスリットが入った形状をしており、インダクタ１１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド２２の形状も上記シールド１２の形状と同じく、ドーナツ等の環形状の少なくとも一部が除去された形状である。図２のインダクタ素子２では、相似形の２つの導電体２２ａ及び２２ｂによってシールド２２が構成されている例を示している。なお、相似形の２つの導電体２２ａ及び２２ｂが分離されている箇所は、インダクタ２１のスパイラル形状の巻き数が最も少ない配線の下であることが好ましい。
【００１９】
この第２の実施形態の構造によれば、インダクタ２１とシリコン基板２３とがシールド２２で分離され、かつ、シールド２２が電気的なループ経路を持たない形状であるため、シールド２２での渦電流発生を低減させた高Ｑ値のインダクタ素子２を実現することができる。また、正八角形は正方形よりも円形に近いため、インダクタ素子２のＱ値は、インダクタ素子１のＱ値よりも高くなる。さらに、正八角形は、４５度の倍数角だけで描くことができるため、ＣＡＤで扱い易い。
【００２０】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るインダクタ素子３の構造を説明する図である。図３において、第３の実施形態のインダクタ素子３は、正方形型のインダクタ３１と、導電性のシリコン基板３３との間に、ＧＮＤに接続された正方形型のシールド３２が挿入された構造である。
【００２１】
インダクタ３１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層で形成される。シールド３２は、導電体層で形成され、そのシート抵抗値は数１０Ω／□程度が好ましい（図４の網掛け範囲）。このシールド３２は、電気的なループ経路を持たない形状をしており、インダクタ３１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド３２の形状も上記シールド１２の形状と同じく、ドーナツ等の環形状の少なくとも一部が除去された形状である。図３のインダクタ素子３では、相似形の２つの導電体３２ａ及び３２ｂによってシールド３２が構成されている例を示している。なお、相似形の２つの導電体３２ａ及び３２ｂが分離されている箇所は、インダクタ３１のスパイラル形状の巻き数が最も少ない配線の下であることが好ましい。
【００２２】
この第３の実施形態の構造によれば、インダクタ３１とシリコン基板３３とがシールド３２で分離され、かつ、シールド３２が電気的なループ経路を持たない形状であるため、シールド３２での渦電流発生を低減させた高Ｑ値のインダクタ素子３を実現することができる。また、シールド３２にスリットを設けないため、ＣＡＤで容易に設計できる。
【００２３】
（第４の実施形態）
図５は、本発明の第４の実施形態に係るインダクタ素子４の構造を説明する図である。図５において、第４の実施形態のインダクタ素子４は、正方形型のインダクタ４１と、導電性のシリコン基板４３との間に、正方形型のシールド４２が挿入された構造である。
【００２４】
インダクタ４１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層であり、かつ、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線４１ａ及び４１ｂから形成されている。また、この線対称の２つのスパイラル形状配線４１ａ及び４１ｂのいずれか一方の配線端対（図５のＡ部分）が接続されている。
【００２５】
シールド４２は、導電体層で形成され、そのシート抵抗値は数ｍΩ／□程度が好ましい。このシールド４２は、電気的なループ経路を持たない形状をしており、インダクタ４１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド４２の形状も上記シールド１２の形状と同じく、ドーナツ等の環形状の少なくとも一部が除去された形状である。図５のインダクタ素子４では、相似形の２つの導電体４２ａ及び４２ｂによってシールド４２が構成されている例を示している。なお、相似形の２つの導電体４２ａ及び４２ｂは、インダクタ４１を構成する線対称の２つのスパイラル形状配線４１ａ及び４１ｂの対称軸Ｂによって線対称となる箇所で、分離されていることが好ましい。
【００２６】
このインダクタ４１の構造は、例えば図６に示すような差動増幅回路に利用できる。すなわち、スパイラル形状配線４１ａをインダクタ素子Ｌ１として、スパイラル形状配線４１ｂをインダクタ素子Ｌ２として、それぞれ利用するのである。この構造を用いれば、ほぼ１つのインダクタ素子のチップ面積で高Ｑ値の２つのインダクタ素子を形成することができ、雑音特性の良い差動増幅回路を実現できる。また、１つの信号がスパイラル形状配線４１ａとスパイラル形状配線４１ｂとに差動入力されるので、対称軸Ｂ上が高周波的に仮想ＧＮＤとなる。このため、シールド効果を得るためのシールド４２とＧＮＤとの接続が、不要となるか又は幅の細い配線で十分となり、インダクタ素子４のチップ占有面積を小さくすることができる。
【００２７】
この第４の実施形態の構造によれば、インダクタ４１とシリコン基板４３とがシールド４２で分離され、かつ、シールド４２が電気的なループ経路を持たない形状であるため、シールド４２での渦電流発生を低減させた高Ｑ値のインダクタ素子４を実現することができる。なお、第４の実施形態の構造は、上記第２の実施形態で説明した正八角形型に用いることも勿論可能である。
【００２８】
（第５の実施形態）
図７は、本発明の第５の実施形態に係るインダクタ素子５の構造を説明する図である。図７において、第５の実施形態のインダクタ素子５は、正方形型のインダクタ５１と、導電性のシリコン基板５３との間に、正方形型のシールド５２が挿入された構造である。
【００２９】
インダクタ５１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層であり、かつ、２本の配線を同心状に交差させて巻いた線対称の２つのスパイラル形状配線５１ａ及び５１ｂから形成されている。このインダクタ５１は、上記インダクタ４１と異なり、線対称の２つのスパイラル形状配線５１ａ及び５１ｂの配線端対がどちらも接続されていない。
【００３０】
シールド５２は、導電体層で形成され、そのシート抵抗値は数ｍΩ／□程度が好ましい。このシールド５２は、電気的なループ経路を持たない形状をしており、インダクタ５１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド５２の形状も上記シールド１２の形状と同じく、ドーナツ等の環形状の少なくとも一部が除去された形状である。図７のインダクタ素子５では、相似形の２つの導電体５２ａ及び５２ｂによってシールド５２が構成されている例を示している。なお、相似形の２つの導電体５２ａ及び５２ｂは、インダクタ５１を構成する線対称の２つのスパイラル形状配線５１ａ及び５１ｂの対称軸Ｂによって線対称となる箇所で、分離されていることが好ましい。
【００３１】
このインダクタ５１の構造は、例えば図８に示すような、インダクタを差動回路に直列に挿入した広帯域差動増幅回路に利用できる。すなわち、スパイラル形状配線５１ａをインダクタ素子Ｌ１として、スパイラル形状配線５１ｂをインダクタ素子Ｌ２として、それぞれ利用するのである。この構造を用いれば、ほぼ１つのインダクタ素子のチップ面積で高Ｑ値の２つのインダクタ素子を形成することができ、広帯域に渡って平坦な利得特性を有した雑音特性の良い差動増幅回路を実現できる。また、１つの信号がスパイラル形状配線５１ａとスパイラル形状配線５１ｂとに差動入力されるので、対称軸Ｂ上が高周波的に仮想ＧＮＤとなる。このため、シールド効果を得るためのシールド５２とＧＮＤとの接続が、不要となるか又は幅の細い配線で十分となり、インダクタ素子５のチップ占有面積を小さくすることができる。
【００３２】
この第５の実施形態の構造によれば、インダクタ５１とシリコン基板５３とがシールド５２で分離され、かつ、シールド５２が電気的なループ経路を持たない形状であるため、シールド５２での渦電流発生を低減させた高Ｑ値のインダクタ素子５を実現することができる。なお、第５の実施形態の構造は、上記第２の実施形態で説明した正八角形型に用いることも勿論可能である。また、上記第３の実施形態の構造で説明したように、シールド５２にスリットを設けないインダクタ素子５’としてもよい（図９）。
【００３３】
（第６の実施形態）
図１０は、本発明の第６の実施形態に係るインダクタ素子６の構造を説明する図である。図１０において、第６の実施形態のインダクタ素子６は、正方形型のインダクタ６１と、導電性のシリコン基板６３との間に、正方形型のシールド６２が挿入された構造である。
【００３４】
インダクタ６１は、配線がスパイラル形状に巻かれた少なくとも１つの配線層であり、かつ、２本の配線を同心状に交差させて巻いた第１のスパイラル形状配線６１ａ及び第２のスパイラル形状配線６１ｂから形成されている。このインダクタ６１では、第１のスパイラル形状配線６１ａの巻き数と第２のスパイラル形状配線６１ｂの巻き数とが異なる。すなわち、このインダクタ６１の構造によって、インダクタ素子６はトランス素子として機能する。なお、第１のスパイラル形状配線６１ａと第２のスパイラル形状配線６１ｂとは、それぞれの配線中点となるＣ部分で接続されていることが好ましい。
【００３５】
シールド６２は、導電体層で形成され、そのシート抵抗値は数ｍΩ／□程度が好ましい。このシールド６２は、電気的なループ経路を持たない形状をしており、インダクタ６１のスパイラル形状の内側配線より外側の部分だけに挿入されている。このシールド６２の形状も上記シールド１２の形状と同じく、ドーナツ等の環形状の少なくとも一部が除去された形状である。図１０のインダクタ素子６では、相似形の２つの導電体６２ａ及び６２ｂによってシールド６２が構成されている例を示している。なお、相似形の２つの導電体６２ａ及び６２ｂは、インダクタ６１を構成する第１のスパイラル形状配線６１ａ及び第２のスパイラル形状配線６１ｂの対称軸Ｂによって線対称となる箇所で、分離されていることが好ましい。
【００３６】
このインダクタ６１の構造は、例えば図１１に示すような、差動路を電磁的に結合するトランス素子を用いた差動発振回路に利用できる。すなわち、第１のスパイラル形状配線６１ａをトランス素子Ｔの一次側として、第２のスパイラル形状配線６１ｂをトランス素子Ｔの二次側として、それぞれ利用するのである。この構造を用いれば、ほぼ１つのインダクタ素子のチップ面積で高Ｑ値のトランス素子を形成することができ、雑音特性の良い差動発振回路を実現できる。また、第１のスパイラル形状配線６１ａ及び第２のスパイラル形状配線６１ｂとも、線対称に巻かれているので、対称軸Ｂ上が高周波的に仮想ＧＮＤとなる。このため、シールド効果を得るためのシールド６２とＧＮＤとの接続が、不要となるか又は幅の細い配線で十分となり、インダクタ素子６のチップ占有面積を小さくすることができる。この差動発振回路を携帯電話等の無線機器に用いれば、消費電力が小さく待ち受け時間の長い無線機器を実現することができる。
【００３７】
この第６の実施形態の構造によれば、インダクタ６１とシリコン基板６３とがシールド６２で分離され、かつ、シールド６２が電気的なループ経路を持たない形状であるため、シールド６２での渦電流発生を低減させた高Ｑ値のインダクタ素子６を実現することができる。
【産業上の利用可能性】
【００３８】
本発明の構造によるインダクタ素子は、高周波領域で動作する差動増幅器、インピーダンス変換器、ミキサ又は発振器等の部品として利用可能であり、特に高いＱ値を得たい場合等に適している。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るインダクタ素子１の構造を説明する図
【図２】本発明の第２の実施形態に係るインダクタ素子２の構造を説明する図
【図３】本発明の第３の実施形態に係るインダクタ素子３の構造を説明する図
【図４】インダクタ３１に適しているシート抵抗値を説明する図
【図５】本発明の第４の実施形態に係るインダクタ素子４の構造を説明する図
【図６】インダクタ素子４を利用した差動増幅回路の一例を示す図
【図７】本発明の第５の実施形態に係るインダクタ素子５の構造を説明する図
【図８】インダクタ素子５を利用した広帯域差動増幅回路の一例を示す図
【図９】本発明の第５の実施形態に関連するインダクタ素子５’の構造を説明する図
【図１０】本発明の第６の実施形態に係るインダクタ素子６の構造を説明する図
【図１１】インダクタ素子６を利用した差動発振回路の一例を示す図
【図１２】従来のインダクタ素子１００の構造を説明する図
【図１３】従来のインダクタ素子１１０の構造を説明する図
【符号の説明】
【００４０】
１〜６、１００、１１０  インダクタ素子
１１〜６１、１０１、１１１  インダクタ
１２〜６２、１０２、１１２  シールド
１３〜６３、１０３、１１３  シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006310533.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006310533.tif 000013
【図１２】
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【図１３】
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