(57)【要約】【課題】遮断周波数を向上すべくコレクタ層を高濃度化した場合にも、それに付随した寄生容量の増大を好適に抑制することのできる半導体装置を提供する。【解決手段】ｐ型シリコン基板１に設けられた素子分離膜３に囲繞されたｎ型不純物を含む活性領域２ａをコレクタ層とし、その活性領域２ａを含むｐ型シリコン基板１の上面に設けられたＳｉＧｅ合金層４の上にエミッタ層として機能するｎ型拡散層５を形成する。またＳｉＧｅ合金層４のうちでエミッタ層の直下に位置する第１合金層４ａをベース層とするとともに、それに隣接する部分を外部ベース層として機能するｐ＋拡散層１０とする。更に活性領域２ａの表面にそのベース層の直下の部分を囲繞するようにｎ型不純物の添加された不純物領域２０を形成する。【選択図】図１
2006210889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられたエミッタ層と、
前記エミッタ層の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して、外部ベース層として機能する第１の不純物領域と、
前記活性領域の表面において、前記エミッタ電極の下に位置する前記導電層と前記素子分離膜との間に設けられた第２の不純物領域と、
を備え、
前記活性領域は、第１導電型の不純物領域であり、前記第１の不純物領域は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、
前記第２の不純物領域は、前記第１の不純物領域と同じ導電型であり、前記第１の不純物領域よりも導電性が小さい領域である
ことを特徴とした半導体装置。
【請求項２】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられたエミッタ層と、
前記エミッタ層の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して、外部ベース層として機能する第１の不純物領域と、
前記活性領域の表面において、前記エミッタ電極の下に位置する前記導電層と前記素子分離膜との間に設けられた第２の不純物領域と、
を備え、
前記活性領域は、第１導電型の不純物領域であり、前記第１の不純物領域は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、
前記第２の不純物領域は、前記活性領域と同じ導電型であり、前記活性領域よりも導電性が小さい領域であることを特徴とした半導体装置。
【請求項３】
前記第１の不純物領域と前記導電層の接続部は、前記第２の不純物領域の上に位置する
ことを特徴とした請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられたエミッタ層と、
前記エミッタ層の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して、外部ベース層として機能する第１の不純物領域と、
前記活性領域の表面において、前記エミッタ電極の下に位置する前記導電層と前記素子分離膜との間に設けられた第２の不純物領域と、
を備え、
前記活性領域は、第１導電型の不純物領域であり、前記導電層は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、
前記第２の不純物領域は、前記導電層と同じ導電型であり、前記導電層よりも導電性が小さい領域である
ことを特徴とした半導体装置。
【請求項５】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられ、ベース層として機能する導電層と、
前記導電層の上に設けられたエミッタ層と、
前記エミッタ層の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して、外部ベース層として機能する第１の不純物領域と、
前記活性領域の表面において、前記エミッタ電極の下に位置する前記導電層と前記素子分離膜との間に設けられた第２の不純物領域と、
を備え、
前記活性領域は、第１導電型の不純物領域であり、前記導電層は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、
前記第２の不純物領域は、前記活性領域と同じ導電型であり、前記活性領域よりも導電性が小さい領域である
ことを特徴とした半導体装置。
【請求項６】
前記第１の不純物領域は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、
前記導電層は、前記活性領域の上に設けられた第１導電層と前記第２の不純物領域の上に設けられた第２導電層からなり、
前記第２導電層は、前記第１導電層よりも導電性が大きく、さらに前記第１の不純物領域よりも導電性が小さい
ことを特徴とした請求項４又は５に記載の半導体装置。
【請求項７】
前記第２の不純物領域は、導電型の異なる不純物の混相とされてなる
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
半導体基板に設けられた素子分離膜に囲繞された第１導電型の活性領域をコレクタ層とし、前記活性領域を含む前記半導体基板の上面に設けられた第２導電型の合金層の上に該合金層を挟んで対峙するように第１導電型のエミッタ層が形成され、更に前記合金層のうちで前記エミッタ層の直下の部分をベース層とするとともに、それ以外の部分を前記ベース層への通電を行うための外部ベース層とする半導体装置において、
前記活性領域の表面にその前記ベース層の直下の部分を囲繞するように第２導電型の不純物の添加された不純物領域が形成されてなる
ことを特徴とする半導体装置。
【請求項９】
前記不純物領域は、第１導電型とされ、その導電性は前記活性領域よりも小さくされてなる
請求項８に記載の半導体装置。
【請求項１０】
前記不純物領域は、第２導電型とされ、その導電性は前記外部ベース層よりも小さくされてなる
請求項８に記載の半導体装置。
【請求項１１】
前記不純物領域は、第１導電型の不純物と第２導電型の不純物との混相とされてなる
請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ベース層と前記外部ベース層との接続部は、前記不純物領域の上に形成されてなる
請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１３】
前記ベース層と前記外部ベース層との間には、前記ベース層よりも導電性が大きく、且つ前記外部ベース層よりも導電性の小さい層が介設されてなる
請求項８〜１１のいずれか１項に記載の半導体装置。
【請求項１４】
素子分離膜に囲繞された第１導電型の活性領域が形成された半導体基板の上に第２導電型の合金層を形成する工程と、
前記活性領域の上方における前記合金層の上に第１導電型のエミッタ電極を形成する工程と、
そのエミッタ電極の形成後に第２導電型不純物を注入するとともにその注入した第２導電型不純物により前記活性領域の表面に達する第２導電型不純物の添加された領域を形成する工程と、
エミッタ電極の含有する第１導電型不純物を前記合金層の表面に拡散する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２導電型不純物の注入に先だって前記エミッタ電極の周囲に酸化膜を形成する工程を更に備えるとともに、その形成される酸化膜の膜厚を、前記第１導電型不純物の拡散に際しての前記合金層における前記エミッタ電極の直下の部分からの側方への同第１導電型不純物の拡散範囲のはみ出し量よりも大きく設定する
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２導電型不純物の注入後に前記エミッタ電極の側壁に絶縁膜を形成する工程と、
その絶縁膜の形成後に、前記活性領域に達しないように第１導電型不純物を注入する工程と、
を更に備える請求項１４または１５に記載の半導体装置。
【請求項１７】
前記第２導電型不純物の注入に先だって前記エミッタ電極の側壁に絶縁膜を形成する工程を更に備える
請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記絶縁膜の膜厚は、前記第１導電型不純物の拡散に際しての前記合金層における前記エミッタ電極の直下の部分からの側方への同第１導電型不純物の拡散範囲のはみ出し量よりも大きくされてなる
請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチールカメラ（ＤＳＣ）といったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【０００４】
図２４を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図２４は、従来のバイポーラトランジスタの主要な構成を示す断面図である。
【０００５】
埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜からなる素子分離膜１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このシリコンエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層（シリコンエピタキシャル層１０８）および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。
【特許文献１】特開２００２−１６０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来構造において遮断周波数の高い高性能なバイポーラトランジスタを形成するには、高電流動作域までコレクタ−ベース空乏層が変調を受けないために、コレクタ層（活性領域１０２ａ）をある程度高濃度に形成する必要がある。
【０００７】
しかしながら、従来構造においてコレクタ層の不純物濃度を高くした場合には、エミッタ層（シリコンエピタキシャル膜１０８）直下以外のコレクタ層全体の不純物濃度が高くなるため、コレクタ−ベース間接合容量が増加することになる。したがって、従来構造においてはバイポーラトランジスタの遮断周波数を向上すべくコレクタ層を高濃度化すると、それに付随した寄生容量の増大は避け難いものとなっていた。
【０００８】
この発明は、上記のような問題点を解消するためになされたもので、コレクタ層の高濃度化を図りながらも、それに付随する寄生容量の増大を好適に抑制することのできる半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられ、ベース層として機能する導電層と、導電層の上に設けられたエミッタ層と、エミッタ層の上に設けられたエミッタ電極と、エミッタ電極の側壁を覆う第１の膜と、導電層に隣接して、外部ベース層として機能する第１の不純物領域と、活性領域の表面において、エミッタ電極の下に位置する導電層と素子分離膜との間に設けられた第２の不純物領域と、を備え、活性領域は、第１導電型の不純物領域であり、第１の不純物領域は、活性領域とは反対の導電型を有する第２導電型の不純物領域であって、第２の不純物領域は、第１の不純物領域と同じ導電型であり、第１の不純物領域よりも導電性が小さい領域であることを特徴とする。
【００１０】
エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、第１の不純物領域と同じ導電型であり、第１の不純物領域よりも導電性が小さい第２の不純物領域を設けることにより、コレクタ−外部ベース間接合容量の増加を抑制することができる。
【００１１】
また、エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、活性領域と同じ導電型であり、活性領域よりも導電性が小さい第２の不純物領域を設けることによっても、コレクタ−外部ベース間接合容量の増加を抑制することができる。
【００１２】
上記構成において、第１の不純物領域と導電層の接続部は、第２の不純物領域の上に位置することが望ましい。このようにすることにより、外部ベース層として機能する第１の不純物領域とコレクタ層との間の接合容量は、活性領域との接合部よりも容量の小さい第２の不純物領域との接合部においてのみとなり、第１の不純物領域と導電層の接合部が活性領域の上に位置する場合（活性領域との接合部が存在する場合）に比べて、コレクタ−外部ベース層間の接合容量を削減することができる。
【００１３】
上記目的を達成するために、本発明に係るもう１つの半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられ、ベース層として機能する導電層と、導電層の上に設けられたエミッタ層と、エミッタ層の上に設けられたエミッタ電極と、エミッタ電極の側壁を覆う第１の膜と、導電層に隣接して、外部ベース層として機能する第１の不純物領域と、活性領域の表面において、エミッタ電極の下に位置する導電層と素子分離膜との間に設けられた第２の不純物領域と、を備え、活性領域は、第１導電型の不純物領域であり、導電層は、前記活性領域とは反対の導電型を有する第２導電型の不純物領域であって、第２の不純物領域は、導電層と同じ導電型であり、導電層よりも導電性が小さい領域であることを特徴とする。
【００１４】
エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、導電層と同じ導電型であり、導電層よりも導電性が小さい第２の不純物領域を設けることにより、第２の不純物領域を設けない場合（その部分が活性領域として存在する場合）に比べて、第２の不純物領域を設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。
【００１５】
また、エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、活
性領域と同じ導電型であり、活性領域よりも導電性が小さい第２の不純物領域を設けた場合でも、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。
【００１６】
さらに、エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、第２の不純物領域を設けることによって、活性領域（コレクタ層）をエミッタ層直下のみに設計することができるため、寄生トランジスタが形成されず、トランジスタの基本特性を向上させることができる。
【００１７】
上記構成において、第１の不純物領域は、活性領域とは反対の導電型を有する第２の導電型不純物領域であって、導電層は、活性領域の上に設けられた第１導電層と第２の不純物領域の上に設けられた第２導電層からなり、第２導電層の導電性は、第１導電層の導電性よりも大きく、さらに第１の不純物領域の導電性よりも小さくことが望ましい。このようにすることにより、第１導電層、第２導電層、第１の不純物領域の順に導電型が濃くなるので、ベース層から外部ベース層への接続がオーミック接合となり、ベース層−外部ベース層間の寄生抵抗が低減される。そのため、トランジスタの周波数特性をより良好なものとすることができる。
【００１８】
なお、上記第２の不純物領域を導電型の異なる不純物の混相とすれば、該第２の不純物領域を実質的な不純物濃度を極めて低くして不純物を含有しない真性半導体に近い状態とすることが可能となり、その導電性を容易且つ的確に低くすることができる。
【００１９】
また上記目的を達成するため、本発明に係る更なる半導体装置は、半導体基板に設けられた素子分離膜に囲繞された第１導電型の活性領域をコレクタ層とし、前記活性領域を含む前記半導体基板の上面に設けられた第２導電型の合金層の上に該合金層を挟んで対峙するように第１導電型のエミッタ層が形成され、更に前記合金層のうちで前記エミッタ層の直下の部分をベース層とするとともに、それ以外の部分を前記ベース層への通電を行うための外部ベース層とする半導体装置において、前記活性領域の表面にその前記ベース層の直下の部分を囲繞するように第２導電型の不純物の添加された不純物領域が形成されてなることをその特徴とする。
【００２０】
上記構成では、コレクタ層として機能する活性領域と外部ベース層との間に、第１導電型不純物と第２導電型不純物との混相とされた不純物領域が介設されるようになる。この不純物領域の導電型は、もとより活性領域に含有されていた第１導電型不純物の量と添加された第２導電型不純物の量との兼ね合いで第１導電型、第２導電型のいずれにもなる。ここで不純物領域が第１導電型とされる場合、その導電性はもとの活性領域よりも小さくなる。そしてこの場合、コレクタ−外部ベース間のｐｎ接合は、その不純物領域と外部ベース層との接合部となり、コレクタ側の導電性が小さくなったことで、コレクタ−外部ベース間の接合容量が低減されるようになる。
【００２１】
一方、不純物領域が第１導電型とされる場合には、コレクタ−外部ベース間のｐｎ接合は、その不純物領域と活性領域との接合部となる。ここで外部ベース層よりも不純物領域の導電性を小さくすれば、外部ベース側の導電性が小さくなったことで、コレクタ−外部ベース間の接合容量がやはり低減されるようになる。
【００２２】
なお、こうした不純物領域を第１導電型不純物と第２導電型不純物との混相とすれば、その導電性を容易且つ確実に小さくすることができるようになる。
【００２３】
ここでベース層−外部ベース層の接合部を不純物領域の上に位置させるようにすれば、外部ベース−コレクタレクタ間の接合容量は、外部ベース層が活性領域と接合されなくなり、上記のように接合容量を低減可能な不純物領域とのみ接合されるため、コレクタ−外
部ベース層間の接合容量をより的確に低減することができるようになる。
【００２４】
更にベース層と外部ベース層との間に、ベース層よりも導電性が大きく、且つ外部ベース層よりも導電性の小さい層を介設すれば、ベース層と外部ベースとの接続において、２段階で導電性（抵抗率）が変化するようになる。そのため、ベース層から外部ベース層への接続がオーミック接合となり、ベース層−外部ベース層間の寄生抵抗が低減されることから、トランジスタの周波数特性をより良好なものとすることができる。
【００２５】
また上記目的を達成するため、本発明に係る半導体装置の製造方法では、素子分離膜に囲繞された第１導電型の活性領域が形成された半導体基板の上に第２導電型の合金層を形成する工程と、前記活性領域の上方における前記合金層の上に第１導電型のエミッタ電極を形成する工程と、そのエミッタ電極の形成後に第２導電型不純物を注入するとともにその注入した第２導電型不純物により前記活性領域の表面に達する第２導電型不純物の添加された領域を形成する工程と、エミッタ電極の含有する第１導電型不純物を前記合金層の表面に拡散する工程と、を備えることを特徴としている。
【００２６】
上記製造方法では、エミッタ電極の第１導電型不純物を合金層の表面に拡散することで、第２導電型の合金層を挟んで第１導電型の活性領域と対峙する第１導電型のエミッタ層が形成されるため、その直下の部分の合金層をベース層としたヘテロ接合バイポーラトランジスタが形成されるようになる。またエミッタ電極の形成後における第１導電型不純物の注入によっては、そのエミッタ電極がマスクとなるため、活性領域のエミッタ電極の直下以外の部分に第１導電型不純物と第２導電型不純物との混相とされた不純物領域が形成されるようになる。またこのとき同時に、合金層のエミッタ電極の直下以外の部分にも第２導電型不純物が添加されるため、不純物濃度の高い外部ベース層が形成されるようにもなる。こうして形成されたトランジスタのコレクタ−外部ベースの接合部は、そのコレクタ側、外部ベース側のいずれかが、第１及び第２導電型不純物の混相とされた不純物領域とされるようになり、また混相とされたこの不純物領域の導電性は容易に小さくすることができる。そのため、遮断周波数の向上を目的としてコレクタ層の不純物濃度を高めたとしても、コレクタ−外部ベース間の接合容量の増大を抑制することができる。なお、こうした第１導電型不純物と第２導電型不純物との混相とされた不純物領域は、活性領域の表面に達するように第２導電型不純物を注入することや、第２導電型不純物の注入後にその注入した第２導電型不純物を活性領域の表面に達するように熱拡散させることで形成することができる。ちなみに、そうした不純物領域の形成に係る第２導電型不純物の注入は、エミッタ電極及び素子分離膜をマスクとして自己整合的に行うことができるため、エミッタ電極の形成位置のずれ等に拘わらず、不純物領域を的確な位置に配置することができるようにもなる。
【００２７】
なお、こうした製造方法において、第２導電型不純物の注入に先だってエミッタ電極の周囲に酸化膜を形成する工程を更に備えるとともに、その形成される酸化膜の膜厚を、第１導電型不純物の拡散に際しての合金層におけるエミッタ電極の直下の部分からの側方への同第１導電型不純物の拡散範囲のはみ出し量よりも大きく設定するようにすれば、エミッタ層が、より導電性の高い外部ベース層とは直接接触せず、より導電性の低いベース層のみと接触するようになるため、エミッタ−ベース間の接合容量についても低減することができるようになる。
【００２８】
また、第２導電型不純物の注入後にエミッタ電極の側壁に絶縁膜を形成する工程と、その絶縁膜の形成後に、活性領域に達しないように第１導電型不純物を注入する工程と、を更に備えることとすれば、ベース層と外部ベース層との間に、導電性がそれらの中庸の層が介在されるようになるため、ベース層と外部ベースとの接続において導電性（抵抗率）が２段階で変化するようになる。そのため、ベース層から外部ベース層への接続がオーミ
ック接合となり、ベース層−外部ベース層間の寄生抵抗が低減されることから、トランジスタの周波数特性をより良好なものとすることができるようにもなる。
【００２９】
一方、第２導電型不純物の注入に先だってエミッタ電極の側壁に絶縁膜を形成する工程を更に備えるようにすれば、不純物領域の形成に係る第２導電型不純物の注入により、合金層への外部ベース層の形成も同時に行うことができ、工数の増加を抑えることができる。またこのときの絶縁膜の膜厚を、第１導電型不純物の拡散に際しての合金層におけるエミッタ電極の直下の部分からの側方への同第１導電型不純物の拡散範囲のはみ出し量よりも大きく設定すれば、エミッタ層が、より導電性の高い外部ベース層とは直接接触せず、より導電性の低いベース層のみと接触するようになるため、エミッタ−ベース間の接合容量についても低減することができるようになる。
【発明の効果】
【００３０】
本発明によれば、バイポーラトランジスタの周波数特性を改善すべくコレクタ層を高濃度化した場合にも、それに伴う寄生容量の増大を好適に抑制することのできる半導体装置が提供される。
【発明を実施するための最良の形態】
【００３１】
（第１実施形態）
以下、本発明の第１実施形態を図面に基づいて説明する。
【００３２】
図１は、本実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示した断面図である。
【００３３】
当該バイポーラトランジスタの基盤となるｐ型シリコン基板１の上部には、ＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成され、さらに素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２が形成されている。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４（第１合金層４ａ，第２合金層４ｂ）が形成され、第１合金層４ａの上には、エミッタ層として機能するｎ型拡散層６が形成されている。このｎ型拡散層６は、ＳｉＧｅ合金層４に、後述する多結晶シリコン膜７ａからｎ型不純物を拡散させて形成したものである。ｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリサイド膜８ａが形成され、多結晶シリコン膜７ａおよびシリサイド膜８ａは、絶縁膜からなる側壁膜９（通称サイドウォールと呼ばれる）で囲われている。
【００３４】
また多結晶シリコン膜７ａの下に位置する第１合金層４ａと素子分離膜３との間の活性領域２ａの表面には、不純物領域２０が設けられている。この不純物領域２０は、活性領域２ａにｐ型不純物を添加した領域であり、多結晶シリコン膜７ａと素子分離膜３をマスクに自己整合的に形成されている。この際、不純物領域２０と側壁膜９との間に位置するＳｉＧｅ合金層が第２合金層４ｂとして形成される。さらに、この第２合金層４ｂに隣接して外部ベース層として機能するｐ＋拡散層１０が形成されている。ｐ＋拡散層１０と第２合金層４ｂの接続部は、不純物領域２０の上に位置している。
【００３５】
ｐ＋拡散層１０の表面には外部ベース層の低抵抗層として用いるシリサイド膜８ｂが形成される。そして層間絶縁膜２２を設けて平坦化した後、多結晶シリコン膜７ａの上のシリサイド膜８ａに接続するように、エミッタ層（ｎ型拡散層６）につながる引き出し電極２１が形成されている。
【００３６】
尚、ＳｉＧｅ合金層４は本発明の「導電層」、第１合金層４ａは本発明の「第１導電層」、第２合金層４ｂは本発明の「第２導電層」、側壁膜９は本発明の「第１の膜」、ｐ＋拡散層１０は本発明の「第１の不純物領域」、不純物領域２０は本発明の「第２の不純物領域」、及び多結晶シリコン膜７ａは本発明の「エミッタ電極」の一例である。
【００３７】
図２〜図１３は、本実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００３８】
（工程１：図２参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、活性領域２ａ（コレクタ層２）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する（図示せず）。
【００３９】
（工程２：図３参照）  減圧ＣＶＤ（Chemical Vapor Deposition ）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４をエピタキシャル成長させる。ＳｉＧｅ合金層４の膜厚は、８０ｎｍ程度とする。
【００４０】
ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、表面側（後にエミッタ層が形成される側）からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型プロファイルとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、表面側で実質的に０％程度とし、活性領域２ａ（コレクタ層２）と接する側で１５％から２０％程度とするのが好ましい。
【００４１】
また、ＳｉＧｅ合金層４の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００４２】
（工程３：図４参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、ＳｉＧｅ合金層４の不要な部分を除去する。
【００４３】
（工程４：図５参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１１を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、２００ｎｍ程度とし、シリコン窒化膜１１の膜厚は、１００ｎｍ程度とする。
【００４４】
（工程５：図６参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１１および多結晶シリコン膜７の順にエッチング加工する。この際、多結晶シリコン膜７は、エミッタ電極となる多結晶シリコン膜７ａと、ＳｉＧｅ合金層４の周囲に多結晶シリコン膜からなる側壁膜７ｂとして加工される。
【００４５】
（工程６：図７参照）  減圧ＣＶＤ法を用いてシリコン酸化膜１２を形成し、シリコン窒化膜１１と素子分離膜３をマスクとして、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、活性領域２ａの表面に不純物領域２０を形成する。イオン注入条件は、例えばＢＦ２を５０〜１００ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。
【００４６】
この不純物領域２０は、活性領域２ａに含まれる導電型不純物（本実施形態ではｎ型不純物：Ｐ）に対して、反対の導電型不純物（本実施形態ではｐ型不純物：Ｂ）を添加することで形成される。この際、多結晶シリコン膜７ａ直下以外のＳｉＧｅ合金層４は第２合金層４ｂとなり、上記多結晶シリコン膜からなる側壁膜７ｂは不純物を含有する多結晶シリコン膜７ｃとなる。尚、多結晶シリコン膜７ａ直下のＳｉＧｅ合金層４（反対の導電型不純物が添加されないＳｉＧｅ合金層４）については第１合金層４ａと表記した。
【００４７】
こうして形成された不純物領域２０は、導電型の異なる２種の不純物、すなわちその基
礎となった活性領域２ａに含まれるｎ型不純物である燐（Ｐ）と本工程６にて注入されたｐ型不純物であるホウ素（Ｂ）との混相となり、実質的に不純物濃度が極めて薄い状態、すなわち不純物を含まない真性半導体に近い状態となる。
【００４８】
なお、上記手法によれば、コレクタ層（活性領域２ａ）に形成できる不純物領域２０の大きさを表面積的に最大となるよう設定することができる。また、エミッタ電極（多結晶シリコン膜７ａ）直下にのみ活性領域２ａを形成できるので、寄生トランジスタが形成されず、トランジスタの基本特性を向上させることができる。さらに、工程５において、レジストパターンの位置合せずれが発生した場合でも、再現よく安定してエミッタ電極直下にのみコレクタ層を形成することができる。
【００４９】
（工程７：図８参照）  希フッ酸を用いて、シリコン酸化膜１２を除去する。
【００５０】
（工程８：図９参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１１および多結晶シリコン膜７ａの周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。
【００５１】
（工程９：図１０参照）  減圧ＣＶＤ法を用いてシリコン酸化膜１３を形成し、多結晶シリコン膜７ａ、側壁膜９と素子分離膜３をマスクとして、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１０を形成する。イオン注入条件は、例えばＢＦ２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。
【００５２】
このようにすることにより、エミッタ電極（多結晶シリコン膜７ａ）をマスクとして形成した不純物領域２０よりも、側壁膜９の厚さ（水平方向の厚さ）だけずらしてｐ＋拡散層１０を形成することができる。この結果、ｐ＋拡散層１０とコレクタ層との間の接合容量は、活性領域２ａとの接合部よりも容量の小さい不純物領域２０との接合部においてのみとなり、ｐ＋拡散層１０と第２合金層４ｂの接合部が活性領域２ａの上に位置する場合（ｐ＋拡散層１０に活性領域２ａとの接合部が存在する場合）に比べて、コレクタ−外部ベース層間の接合容量を削減することができる。また、工程５において、レジストパターンの位置合せずれが発生した場合でも、再現よく安定して、不純物領域２０に対して側壁膜９の厚さ（水平方向の厚さ）分だけずらしてｐ＋拡散層１０を形成することができる。またこのときの各層のホウ素（Ｂ）の濃度は、第１合金層４ａ、第２合金層４ｂ、ｐ＋拡散層１０の順に高くなるようになる。
【００５３】
（工程１０：図１１参照）  熱処理を行って、多結晶シリコン膜７ａのｎ型不純物をＳｉＧｅ合金層４（４ａ，４ｂ）の中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の加熱を５秒〜３０秒間程度行う。なおこのときの熱処理を、Ｐ＋拡散層１０と第２合金層４ｂとの境界が側壁膜９の下に到達するように制御するようにしても良い。
【００５４】
（工程１１：図１２参照）  熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜１３およびシリコン窒化膜１１を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜１１についても同時に除去している。
【００５５】
（工程１２：図１３参照）  多結晶シリコン膜７ａの表面および外部ベース層として機
能するｐ＋拡散層１０の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜８ａ，８ｂ）を形成する。このシリサイド膜８ａ，８ｂのシート抵抗値は、５Ω／μｍ程度であり、従来のｐ＋拡散層１０のシート抵抗値１００Ω／μｍ程度と比べ、極めて低い抵抗値である。このため、内部ベース層（第１合金層４ａ，第２合金層４ｂ）と、外部ベース層につながるベース引き出し電極（図示せず）との間に発生する寄生抵抗を下げることができる。
【００５６】
尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００５７】
（工程１３：図１参照）  プラズマＴＥＯＳ膜等の層間絶縁膜２２を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部（図示せず）、ベース電極部（図示せず）、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層（引き出し電極２１）を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）を製造する。
【００５８】
こうして製造されたＳｉＧｅベースへテロ接合バイポーラトランジスタでは、エミッタ層（ｎ型拡散層６）の直下の部分を除いた活性領域２ａの表面に、ｎ型不純物を含有する活性領域２ａとは導電型が反対のｐ型不純物を添加した不純物領域２０が設けられている。こうした不純物領域２０の導電型は、その基礎となった活性領域２ａのｎ型不純物の含有量と後に追加注入したｐ型不純物の量との兼ね合いで、ｎ型とすることも、ｐ型とすることもできる。いずれにせよ、不純物領域２０は、上述したように導電型の異なる不純物の混相となり、真性半導体に近い状態となるため、その導電性は、その直下に位置する活性領域２ａ（コレクタ層）やその直上に位置するｐ＋拡散層１０（外部ベース層）の何れに対しても十分低いものとなる。
【００５９】
ここでコレクタ−外部ベース間の接合容量について考察すると、コレクタ−外部ベース間のｐｎ接合界面に形成される空孔層を挟んで対峙する各層の抵抗が高いほど誘電率が小さくなってその容量を低減することができる。
【００６０】
不純物領域２０の導電型をｐ型とした場合、ｐｎ接合は、活性領域２ａと不純物領域２０との間に形成されることになる。こうした場合のｐｎ接合近傍の抵抗率の変化態様を図１４（ａ）に示すように、このときの不純物領域２０は、上記のようにｐ＋拡散層１０よりも十分に導電性が低いため、不純物領域２０が介設されずに活性領域２ａとｐ＋拡散層１０とが直に接している場合に比して、上記接合容量は小さくなる。
【００６１】
一方、不純物領域２０の導電型をｎ型とした場合、ｐｎ接合は、不純物領域２０とｐ＋拡散層１０（一部、第２合金層４ｂ）との間に形成されることになる。こうした場合のｐｎ接合界面近傍の抵抗率の変化態様を図１４（ｂ）に示すように、このときの不純物領域２０の実質的な不純物濃度は、ｐ型不純物が追加注入されたことで活性領域２ａよりも自ずと低くなり、導電性も低くなる。そのため、この場合にも、上記接合容量は、活性領域２ａとｐ＋拡散層１０とが直に接している場合よりもやはり小さくなる。
【００６２】
以上のように本実施形態では、コレクタ濃度、すなわち不純物領域２０のｎ型不純物濃度を高くしても、実質的なトランジスタのｎｐｎ接合の形成されるエミッタ層（ｎ型拡散層６）の直下の部分以外の活性領域２ａを上記不純物領域２０としてそこでのコレクタ濃度を実効的に低くすることができる。このため、コレクタの高濃度化によるバイポーラトランジスタの遮断周波数の向上を図りながらも、それに伴うコレクタ−外部ベース間の接合容量の増大を効果的に抑制することができ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
【００６３】
さらに、エミッタ電極の下に位置する導電層と素子分離膜との間の活性領域の表面に、第２の不純物領域（不純物領域２０）を設けることによって、活性領域（コレクタ層）をエミッタ層直下のみに設計することができるため、寄生トランジスタが形成されず、トランジスタの基本特性を向上させることもできる。
【００６４】
一方、上記のようなＳｉＧｅベースへテロ接合バイポーラトランジスタでは、外部ベース層であるｐ＋拡散層１０からベース層である第１合金層４ａにベース電流が通電されるようになっている。外部ベース層（ｐ＋拡散層１０）とベース層（第１合金層４ａ）とは、上記のような形成態様の違いから、１桁以上の大きい抵抗率の違いがある。抵抗率の大きく異なる層の接続部では、電流特性の劣化が生じてしまうため、こうした外部ベース層（ｐ＋拡散層１０）とベース層（第１合金層４ａ）とが直接接続されていると、トランジスタ特性が劣化する虞がある。
【００６５】
その点、本実施形態のバイポーラトランジスタでは、外部ベース層（ｐ＋拡散層１０）とベース層（第１合金層４ａ）との間に第２合金層４ｂが介設されており、上述したようにそれらのｐ型不純物（Ｂ）の濃度が、ベース層、第２合金層４ｂ、外部ベース層の順に高くなっている。すなわち、図１５にベース層・外部ベース層の接続部近傍における抵抗率の変化態様を示すように、第２合金層４ｂの導電性は、ベース層よりも高く、また外部ベース層よりも低くされている（抵抗率：外部ベース層＜第２合金層＜ベース層）。この場合、ベース層と外部ベース層との間に層接続が２箇所形成されるが、その接続における抵抗率の変化はいずれも、ベース層と外部ベース層との直接接続に比して十分小さく抑えられる。これにより、抵抗率変化の急峻な部分を形成することなく、抵抗率の差の大きい外部ベース層とベース層とがオーミックに接合されるため、本実施形態のバイポーラトランジスタでは、ベース電流の通電に際しての電流特性の劣化についても好適に抑制することができるようにもなる。
【００６６】
（第２実施形態）
続いて本発明を具体化した第２実施形態を、図１６および図１７を参照して説明する。なお本実施形態および後述の第３実施形態にあって、前述の実施形態と同等の構成および機能を有する部材については同一の符号を付してその説明を割愛する。
【００６７】
第１実施形態の半導体装置では、不純物領域２０の形成を通じてＳｉＧｅヘテロ接合倍ポーラトランジスタのコレクタ−外部ベース間の接続容量の低減が図られていた。もっとも、バイポーラトランジスタの特性を悪化させる寄生容量としては、エミッタ−ベース間の接続容量も無視し得ないものとなっている。本実施形態の半導体装置では、そのエミッタ−ベースの接続部分を、接続容量をより低減可能な構造とすることで、トランジスタ特性の更なる向上を図るようにしている。
【００６８】
図１６は、そうした本実施形態の半導体装置についてＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示した断面図である。このバイポーラトランジスタの構造は、そのエミッタ−ベースの接続部以外については、第１実施形態のものと同様の構造となっている。こうしたバイポーラトランジスタのベース層は、上述したように、エミッタ層の直下に位置する、より抵抗率が高くて導電性の低い第１合金層４ａと、その側方に位置する、より抵抗率が低くて導電性の高い第２合金層４ｂとによって形成されている。本実施形態では、高濃度のｎ型不純物を含有してエミッタ層として機能するｎ型拡散層６が、これら第１合金層４ａおよび第２合金層４ｂのうち、より導電性の低い第１合金層４ａのみと接する構造とされている。上述したようにｐｎ接合部に形成される空孔層を挟んで対峙する２層の導電性が高いと接合容量が増大する。そのため、こうした本実施形態の半導体装置は、より導電性の高い第２合金層４ｂとｎ型拡散層６（エミッタ層）とが直接接触した第１実施形態の半導体装置に比して、エミッタ−ベース間の接続容量が大幅に低
減されることとなる。すなわち、エミッタ−外部ベース間の接合容量の低減を図った上で、さらにエミッタ−ベース間の接合容量の低減も図ることができるようになる。
【００６９】
次に、こうした本実施形態の半導体装置の製造プロセスを説明する。本実施形態においても、基本的には第１実施形態と同様の工程１〜工程１２を通じて半導体装置が製造されている。
【００７０】
すなわち、本実施形態においても、素子分離膜３に周囲を囲まれた活性領域２ａの上にＳｉＧｅ合金層４を形成し、更にその上に多結晶シリコン膜７ａおよびシリコン窒化膜１１を形成するまでは、すなわち上記工程１から工程５までは、第１実施形態と同様のプロセスで行われる。そして続く工程６において、減圧ＣＶＤ法を用いたシリコン酸化膜１２ａの形成が行われる。ただし本実施形態では、ここでのシリコン酸化膜１２ａの形成は、その膜厚を以下のように設定して行うようにしている。
【００７１】
上述したように上記工程６では、上記シリコン酸化膜１２ａを形成した後、イオン注入を用いて活性領域２ａにホウ素（Ｂ）を注入して不純物領域２０を形成すると同時に、その直上のＳｉＧｅ合金層４にもホウ素（Ｂ）を注入するようにしている。このときのＳｉＧｅ合金層４へのイオン注入に際しては、シリコン窒化膜１１およびそれらの側面に形成されたシリコン酸化膜１２ａがマスクとなってそれらの直下の部分にはホウ素（Ｂ）が注入されないようになる。そのため、イオン注入後のＳｉＧｅ合金層４は、不純物濃度が変化されずに維持された第１合金層４ａと、そのイオン注入によって不純物濃度がより高められた第２合金層４ｂとに区分けされるようになる。
【００７２】
一方、上述したようにその後の工程１０では、エミッタ電極として機能する多結晶シリコン膜７ａ中のｎ型不純物を熱処理によってＳｉＧｅ合金層４中に拡散することで、エミッタ層として機能するｎ型拡散層６が形成される。このとき、ｎ型不純物は、多結晶シリコン膜７ａの直下の部分のみならず、その側方にも若干広がって拡散する。
【００７３】
さて本実施形態では、このときの多結晶シリコン膜７ａ直下の部分からその側方へのｎ型不純物のはみ出し量αに対して、膜厚ｔが十分に大きくなるように設定して上記工程５でのシリコン酸化膜１２ａの形成を行うようにしている。具体的には、本実施形態では、シリコン酸化膜１２ａの膜厚ｔを３０〜５０ｎｍに設定するようにしている。  以上のような膜厚ｔの設定により、多結晶シリコン膜７ａからのｎ型不純物の拡散範囲は、第１合金層４ａの内部のみに留まるようになる。そのため、上記工程１０での熱処理後に形成されるｎ型拡散層６（エミッタ層）は、第２合金層４ｂには直接接触しないようになり、上記のようにエミッタ−ベース間の接合容量が低減されることになる。
【００７４】
（第３実施形態）
続いて本発明の半導体装置を具体化した第３実施形態を、図１８〜図２３を参照して詳細に説明する。第１および第２実施形態の半導体装置では、バイポーラトランジスタのコレクタ層として機能するｎ型の活性領域２ａにあってそのエミッタ層（ｎ型拡散層６）の直下以外の部分に、ｐ型不純物の添加された不純物領域２０を形成することで、トランジスタの寄生容量となるコレクタ−外部ベース間の接合容量の低減を図るようにしていた。またこれと同時に、ベース層となるＳｉＧｅ合金層４にあってそのエミッタ層の直下以外の部分にもｐ型不純物を添加することで、ベース層（第１合金層４ａ）と外部ベース層（ｐ＋拡散層１０）との間に、導電性がそれらの中庸の第２合金層４ｂを介設してベース−外部ベース間の寄生抵抗の低減を図るようにもしていた。
【００７５】
こうした半導体装置では、確かにトランジスタ特性の大幅な向上を図ることができるものの、上記不純物領域２０と第２合金層４ｂとの２つの層が追加される以上、その製造に
際しての工数の増加は避けられないものとなっている。もっとも、ベース−外部ベース間の寄生抵抗があまり問題とされず、コレクター外部ベース間の接合容量の低減のみが必要な場合には、第２合金層４ｂを敢えて割愛することで、製造工数の増加を抑え、製造コストの増大を抑制することができる。
【００７６】
図１８は、そうした第２合金層４ｂを割愛による製造工程の簡易化の図られた本実施形態の半導体装置についてＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示した断面図である。このバイポーラトランジスタの構造は、基本的には第２実施形態のものと同様の構造となっているが、そのベース層が唯一の合金層４ｃで形成されている点で相違している。同図に示すように、このベース層として機能する合金層４ｃは、素子分離膜３に開口した活性領域２ａにあって、該合金層４ｃ上に形成される多結晶シリコン膜７ａおよびその側方に形成される絶縁性の側壁膜９の直下の部分に形成されている。またこの合金層４ｃの側面は、外部ベース層として機能するｐ＋拡散層１０に直接接合されている。一方、活性領域２ａにあって、その合金層４ｃの直下以外の部分には、ｐ型不純物の添加された不純物領域２０ａが形成されている。
【００７７】
次に、こうした本実施形態の半導体装置の製造プロセスについて、図１９〜図２３を併せ参照して説明する。
【００７８】
本実施形態においても、素子分離膜３に周囲を囲まれた活性領域２ａの上にＳｉＧｅ合金層４を形成し、更にその上にエミッタ電極として機能する多結晶シリコン膜７ａおよびシリコン窒化膜１１を形成するまでは、すなわち上記工程１から工程５までは、第１実施形態と同様のプロセスで行われる。ただし本実施形態では、それ以降の製造プロセスは、第１実施形態とは異なる、下記工程６Ａ〜工程１０Ａを通じて行われる。
【００７９】
（工程６Ａ：図１９参照）  上面にＳｉＧｅ合金層４、多結晶シリコン膜７ａおよびシリコン窒化膜１１が積層されたｐ型シリコン基板１の表面にＣＶＤ法を用いてシリコン酸化膜を形成する。これに続き、ドライエッチングを用いて全面エッチバックすることで、シリコン窒化膜１１および多結晶シリコン膜７ａの周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。この工程６Ａは、上記工程８に相当しており、シリコン酸化膜の成膜はやはり、例えばテトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することで行われ、その膜厚は２００ｎｍ程度とされる。すなわち、本実施形態では、イオン注入を用いた活性領域２ａへの不純物領域２０の形成より前に、側壁膜９が形成されている。
【００８０】
（工程７Ａ：図２０参照）  減圧ＣＶＤ法を用いてシリコン酸化膜１３を形成し、多結晶シリコン膜７ａ、側壁膜９と素子分離膜３をマスクとして、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１０を形成する。この工程７Ａは、上記工程９に相当しているが、このときのイオン注入条件は、例えばＢＦ２を５０ｋｅＶから７０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量としている。すなわち、ここでは工程９よりも高い加速エネルギーでイオン注入を行っている。そのため、このときの注入されるホウ素（Ｂ）は、ＳｉＧｅ合金層４のみならず、更にその直下の活性領域２ａにも達するようになり、活性領域２ａの中にｐ型不純物の添加された不純物領域２０ａが形成されるようになる。このように外部ベースとして機能するｐ＋拡散層１０の形成に際してそのイオン注入条件を変更するだけで、工数の増加を伴うことなく、コレクタ−外部ベース間の接合容量を低減する不純物領域２０ａが形成されるようになる。なお、このときのＳｉＧｅ合金層４にあって、上記マスクとなる多結晶シリコン膜７ａおよび側壁膜９の直下の部分では、ホウ素が添加されずに、不純物濃度がそのまま維持される。そのため、このときのイオン注入により、ＳｉＧｅ合金層４は、不純物濃度のより低い合金層４ｃとより高いｐ＋拡散層１０とに区分けされることになる。
【００８１】
ちなみに、こうした不純物領域２０ａおよびｐ＋拡散層１０の形成は、上記のように多結晶シリコン膜７ａ、側壁膜９と素子分離膜３をマスクとして自己整合的に行われる。そのため、上記工程５において、レジストパターンの位置合せずれが発生した場合でも、再現よく安定してエミッタ電極直下にのみコレクタ層を形成することができる。
【００８２】
（工程８Ａ：図２１参照）  熱処理を行って、多結晶シリコン膜７ａのｎ型不純物を合金層４ｃの中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。尚、この工程８Ａは上記工程１０に相当している。
【００８３】
（工程９Ａ：図２２参照）  熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜１３およびシリコン窒化膜１１を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜１１についても同時に除去している。尚、この工程９Ａは上記工程１１に相当している。
【００８４】
（工程１０Ａ：図２３参照）  多結晶シリコン膜７ａの表面および外部ベース層として機能するｐ＋拡散層１０の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜８ａ，８ｂ）を形成する。尚、この工程１０Ａは、上記工程１２に相当している。
【００８５】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。例えば以下に列記する態様で上記各実施形態を変更して、本発明を実施することもできる。
【００８６】
・上記各実施形態の半導体装置およびその製造方法において、半導体装置を構成する右各層、各膜の導電型を逆とするようにしても良い。すなわち、上記各実施形態では、ｎ型を第１導電型、ｐ型を第２導電型として本発明に係る半導体装置およびその製造方法を具現化した場合を例に説明しているが、ｐ型を第１導電型、ｎ型を第２導電型とするように本発明を具現することも可能である。
【００８７】
・上記各実施形態では、ベース層や外部ベース層として機能する第１合金層４ａや第２合金層４ｂ、ｐ＋拡散層１０を、ＳｉＧｅの単層構造としていたが、これをＳｉ層とＳｉＧｅ層とを積層したＳｉ／ＳｉＧｅ積層構造としたり、ＳｉＧｅ層をＳｉ層で上下に挟むように積層したＳｉ／ＳｉＧｅ／Ｓｉ積層構造としたりしても良い。
【００８８】
・半導体基板としてガリウム・砒素（ＧａＡｓ）基板を用いるとともに、ベース層として機能する導電層としてアルミニウム・ガリウム・砒素（ＡｌＧａＡｓ）合金を用いるＡｌＧａＡｓベースへテロ接合バイポーラトランジスタ等、形成素材の異なった半導体装置にも、本発明は適用することができる。
【００８９】
・上記実施形態では、不純物領域２０，２０ａの形成を、活性領域２ａの表面に達するようにホウ素（Ｂ）をイオン注入することで行うようにしていたが、ホウ素（Ｂ）のイオン注入範囲を活性領域２ａの表面に達しない迄に留めるとともにその注入後にその注入したホウ素（Ｂ）を活性領域２ａの表面に達するように熱拡散させることで不純物領域２０，２０ａを形成するようにしても良い。
【００９０】
・半導体装置の製造プロセスは、上記各実施形態と同様或いはそれに準じた構造の半導体装置を製造可能であれば、上記各実施形態に例示した以外の任意の製造プロセスを採用
するようにしても良い。
【００９１】
・上記各実施形態では、不純物領域２０，２０ａをｎ型不純物とｐ型不純物との混相とするようにしていたが、これをｎ型不純物のみ、或いはｐ型不純物のみを含有する構成とすることもできる。その場合にも、ｎ型不純物のみを含有して構成された不純物領域２０，２０ａの導電性が活性領域２ａよりも小さくされていれば、或いはｐ型不純物のみを含有して構成された不純物領域２０，２０ａの導電性がｐ＋拡散層１０よりも小さくされていれば、コレクタ−外部ベース間の接合容量の低減を図ることは可能である。
【図面の簡単な説明】
【００９２】
【図１】第１実施形態に係る半導体装置の構造を説明するための断面図である。
【図２】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図３】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１３】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１４】（ａ）同実施形態の半導体装置についてその不純物領域の導電型をｐ型としたとき、および（ｂ）ｎ型としたときのコレクタ−外部ベース接合部近傍の抵抗率の変化態様を各示すグラフである。
【図１５】同実施形態の半導体装置についてそのベース−外部ベース接合部近傍の抵抗率の変化態様を示すグラフである。
【図１６】第２実施形態に係る半導体装置の構造を説明するための断面図である。
【図１７】同実施形態に係る半導体装置の製造工程におけるシリコン酸化膜の膜厚の設定態様を説明するための断面図である。
【図１８】第３実施形態に係る半導体装置の構造を説明するための断面図である。
【図１９】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２０】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２１】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２２】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２３】同実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２４】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【符号の説明】
【００９３】
１  ｐ型シリコン基板
２、２ａ  コレクタ層（活性領域）
３  素子分離領域（ＳＴＩ）
４、４ａ、４ｂ、４ｃ  シリコンゲルマニウム（ＳｉＧｅ）合金層
６  ｎ型拡散層（エミッタ層）
７ａ  多結晶シリコン膜（エミッタ電極）
８ａ、８ｂ  シリサイド膜
９  絶縁膜からなる側壁膜（サイドウォール）
１０  ｐ＋拡散層（外部ベース層）
２０、２０ａ  不純物領域（第２の不純物領域）
２１  引き出し電極
２２  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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