(57)【要約】【課題】高電力レベルの高周波信号が入力されても低消費電力状態の維持を可能とする。【解決手段】カスコード接続された第１及び第２のＦＥＴ１，２により増幅経路１０１においてカスコードアンプが構成され、また、第４のＦＥＴ４を中心としてバイパス経路１０２が構成される一方、第１のＦＥＴ１のドレインＤ１と第２のＦＥＴ２のソースＳ２の接続点には、第３のＦＥＴ３のドレインＤ３が接続されると共に、この第３のＦＥＴ３のソースＳ３は接地されており、高電力レベルの高周波信号が入力された際には、第１及び第２のＦＥＴ１，２を非動作状態とする一方、第３のＦＥＴ３を導通状態とすることで、第１及び第２のＦＥＴ１，２の段間を低インピーダンスにして、段間に掛かる入力信号の振幅を低減し、低消費電力状態の維持を可能としたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、カスコード接続された２つの電界効果トランジスタによるカスコードアンプからなり、
前記カスコード接続された２つの電界効果トランジスタの相互の接続点に、第３の電界効果トランジスタのドレインが接続されると共に、当該第３の電界効果トランジスタのソースは接地される一方、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されてなり、
前記第３の電界効果トランジスタは、その動作状態が当該第３の電界効果トランジスタのゲートへ印加される制御電圧によって、
前記カスコードアンプを構成する２つの電界効果トランジスタが動作状態の場合には、非動作状態に、また、前記カスコードアンプを構成する２つの電界効果トランジスタが非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなることを特徴とする利得可変型増幅器。
【請求項２】
前記カスコードアンプを構成する２つの電界効果トランジスタに代えて、デュアルゲート電界効果トランジスタを用いてなることを特徴とする請求項１記載の利得可変型増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変型増幅器に係り、特に、高周波信号を扱う無線受信機等に用いられ、半導体集積回路化に適したものに関する。
【背景技術】
【０００２】
従来、この種の増幅器としては、例えば、増幅動作を行う半導体増幅回路に対して、この半導体増幅回路を迂回して入力信号に減衰を施して出力する回路を併設して利得可変可能に構成されたものが本願出願人により既に出願されている（特願２００３−５８０７０）。
かかる利得可変型増幅器においてはデュプレッション型電界効果トランジスタを用いて半導体増幅回路が構成されているが、これを例えば、エンハンスメント型電界効果トランジスタに代えても同様な回路動作を得ることができる。
図３には、上述の利得可変型増幅器におけるデュプレッション型電界効果トランジスタに代えてエンハンスメント型電界効果トランジスタを用いた場合の回路構成例が示されており、以下、同図を参照しつつこの従来回路構成について概括的に説明する。
【０００３】
この利得可変型増幅器は、高周波信号を増幅する増幅経路２０１と、入力信号に対して増幅経路２０１のバイパスを行うバイパス経路２０２とを有してなり、いずれも電界効果トランジスタ（以下、「ＦＥＴ」という）を用いて構成されたものとなっている。
すなわち、まず、増幅経路２０１は、カスコード接続されたエンハンスメント型の第１及び２のＦＥＴ６１，６２を主たる構成要素としてカスコード増幅回路が構成されており、第１のＦＥＴ６１のゲートＧ１に印加された入力信号がカスコード増幅されて第２のＦＥＴ６２のドレインＤ２側に得られるようになっている。
一方、バイパス経路２０２は、入力信号を第１のＦＥＴ６１のゲートＧ１の手前側から第２のＦＥＴ６２のドレインＤ２側へバイパスさせるように第３のＦＥＴ６３を主たる構成要素として構成されたものとなっている。
【０００４】
かかる構成において、第一のゲート電圧供給端子６４と第二のゲート電圧供給端子６５には、同相のゲート電圧が印加される一方、制御電圧供給端子６６には、これらとは逆相で制御電圧が印加されて回路動作がなされるようになっている。
すなわち、入力される高周波信号が低い電力レベルの場合、第１及び第２のＦＥＴ６１，６２が増幅動作可能となるように第一及び第二のゲート電圧供給端子６４，６５に所定のゲート電圧が印加されて、増幅経路２０１がいわばオン（ＯＮ）状態とされる一方、第３のＦＥＴ６３が非導通状態となるように制御電圧供給端子６６には所定の制御電圧が印加されることで、バイパス経路２０２はいわばオフ（ＯＦＦ）状態とされることとなる。
その結果、高周波信号入力端子６７から入力された高周波信号は、第１及び第２のＦＥＴ６１，６２により増幅されて、高周波信号出力端子６８から出力されることとなる。
【０００５】
また、入力される高周波信号が高い電力レベルの場合、上述とは逆に、増幅経路２０１をオフ状態、バイパス経路２０２をオン状態とすることで、入力された高周波信号はバイパス経路２０２を通過して所定の減衰を受けて高周波信号出力端子６８から出力されることとなる。この場合、増幅経路２０１がオフ状態であるので、動作電流はほぼ流れなくなり、回路全体として低消費電力状態となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述のような従来の回路構成において、増幅経路２０１がオフ状態でバイパス経路２０２がオン状態の場合、ある一定以上の高電力レベルの高周波信号が入力されると、第１のＦＥＴ６１のゲートＧ１にはプラスの振幅が掛かり、第１のＦＥＴ６１はオフ状態を保持できなくなる。また、第１のＦＥＴ６１のゲート・ドレイン間の寄生容量にマイナスの電圧が充電されることで、第２のＦＥＴ６２のソースＳ２にマイナス電圧が掛かり、そのため、第２のＦＥＴ６２のゲート・ドレイン間にプラスの電位差が発生することとなり、第２のＦＥＴ６２は、オフ状態を保持できなくなる。
そして、増幅経路２０１における第１及び第２のＦＥＴ６１，６２のオフ状態が保持できなくなる時間が重複することによって、本来オフ状態に保持されるべき増幅経路２０１はオフ状態を保持できなくなり、そのため、電力消費が発生し、先に述べたような低消費電力状態が維持できなくなるという問題が生ずる。
【０００７】
本発明は、上記実状に鑑みてなされたもので、高電力レベルの高周波信号が入力されても電力消費が変動することなく低消費電力状態を維持することができる利得可変型増幅器を提供するものである。
【課題を解決するための手段】
【０００８】
上記本発明の目的を達成するため、本発明に係る利得可変型増幅器は、
半導体増幅回路と、当該半導体増幅回路をバイパスするバイパス経路を有してなる利得可変型増幅器であって、
前記半導体増幅回路は、カスコード接続された２つの電界効果トランジスタによるカスコードアンプからなり、
前記カスコード接続された２つの電界効果トランジスタの相互の接続点に、第３の電界効果トランジスタのドレインが接続されると共に、当該第３の電界効果トランジスタのソースは接地される一方、
前記バイパス経路は、その一端が前記半導体増幅回路の入力側に、他端が前記半導体増幅回路の出力側に、それぞれ接続されてなり、
前記第３の電界効果トランジスタは、その動作状態が当該第３の電界効果トランジスタのゲートへ印加される制御電圧によって、
前記カスコードアンプを構成する２つの電界効果トランジスタが動作状態の場合には、非動作状態に、また、前記カスコードアンプを構成する２つの電界効果トランジスタが非動作状態の場合には、動作状態に、それぞれ制御可能に構成されてなるものである。
また、前記カスコードアンプを構成する２つの電界効果トランジスタに代えて、デュアルゲート電界効果トランジスタを用いても好適である。
【発明の効果】
【０００９】
本発明によれば、高電力レベルの高周波信号が入力された際に、カスコード接続された２つの電界効果トランジスタの段間が、制御電圧によって動作制御可能な電界効果トランジスタを介して接地されることで低インピーダンスとなるように構成したので、カスコードアンプの段間に掛かる振幅が低減され、低消費電力状態を保つことのできる利得可変型増幅器を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における利得可変型増幅器の構成例について、図１を参照しつつ説明する。
この利得可変型増幅器は、第１、第２及び第３の電界効果トランジスタ（以下、「ＦＥＴ」という）１〜３を主たる構成要素としてなる増幅経路１０１と、第４のＦＥＴ４を主たる構成要素としてなるバイパス経路１０２とを有してなるものである。なお、本発明の実施の形態において、第１乃至第４のＦＥＴ１〜４は、エンハンスメント型シングルゲート電界効果トランジスタが用いられたものとなっている。
【００１１】
まず、増幅経路１０１においては、第１のＦＥＴ１のゲートＧ１は、電力供給用抵抗器２３を介して第一のゲート電圧供給端子３５に接続されると共に、第１のＤＣカットキャパシタ１１及び入力整合回路３１を介して高周波信号入力端子３３に接続されるようになっている。また、第１のＦＥＴ１のソースＳ１は、スパイラルソースインダクタンス２５を介して接地されている。
一方、第１のＦＥＴ１のドレインＤ１は、第２のＦＥＴ２のソースＳ２に接続されて、第１及び第２のＦＥＴ１，２によりカスコードアンプが形成されるようになっており、第２のＦＥＴ２のドレインＤ２は、出力整合回路３２及び第２のＤＣカットキャパシタ１２を介して高周波信号出力端子３４に接続されている。
【００１２】
そして、第２のＦＥＴ２のゲートＧ２には、第二のゲート電圧供給端子３６を介して外部からゲート電圧が供給されるようになっていると共に、ゲートＧ２はバイパスキャパシタ１５を介して接地されたものとなっている。また、先の出力整合回路３２と第２のＤＣカットキャパシタ１２との間には、チョークインダクタンス２６を介して電源供給端子３９が接続されて外部からの電源電圧の供給が行われるようになっている。
【００１３】
また、先の第１のＦＥＴ１のドレインＤ１と第２のＦＥＴ２のソースＳ２の接続点には、第３のＦＥＴ３のドレインＤ３が接続されている。そして、第３のＦＥＴ３のソースＳ３は接地される一方、ゲートＧ３には第二の制御電圧供給端子３８を介してこの第３のＦＥＴ３の動作、非動作を制御するための制御電圧が外部から印加されるようになっている。
【００１４】
次に、バイパス経路１０２の構成について説明すれば、まず、バイパス経路１０２の主たる構成要素である第４のＦＥＴ４のソースＳ４は、第３のＤＣカットキャパシタ１３を介して増幅経路１０１の入力整合回路３１と第１のＤＣカットキャパシタ１１との間に接続されると共に、第１の接地用抵抗器２１を介して接地されたものとなっている。一方、第４のＦＥＴ４のドレインＤ４は、第４のＤＣカットキャパシタ１４を介して増幅経路１０１の第２のＦＥＴ２のドレインＤ２と出力整合回路３２との間に接続されると共に、第２の接地用抵抗器２２を介して接地されたものとなっている。また、第４のＦＥＴ４のゲートＧ４は、ゲートバイアス供給用抵抗器２４を介して第一の制御電圧供給端子３７に接続されて、外部から第４のＦＥＴ４の動作状態を制御するための制御電圧が印加されるようになっている。
なお、上記構成における回路は、半導体集積回路化したものが好適であるが、いわゆるディスクリートに構成しても勿論良いものである。
【００１５】
次に、上記構成における動作について説明する。
まず、前提条件として、第一及び第二のゲート電圧供給端子３５，３６には同相のゲート電圧が印加される一方、第一及び第二の制御電圧供給端子３７，３８には、第一及び第二のゲート電圧供給端子３５，３６に印加されるゲート電圧に対し、逆相でそれぞれ制御電圧が印加されるものとする。
かかる前提の下、最初に、低電力レベルの高周波信号が入力される場合、増幅経路１０１の第１及び第２のＦＥＴ１，２がオン状態、換言すれば、第１及び第２のＦＥＴ１，２による高周波信号の増幅が行われる状態となるゲート電圧を第一及び第二のゲート電圧供給端子３５，３６に印加する一方、バイパス経路１０２の第４のＦＥＴ４と、増幅経路１０１に設けられた第３のＦＥＴ３は、共にオフ状態、すなわち、ドレイン・ソース間が非導通状態となる制御電圧を第一及び第二の制御電圧供給端子３７，３８にそれぞれ印加することとなる。
その結果、高周波信号入力端子３３から入力された信号は、第１のＦＥＴ１のゲートＧ１に入力され、第１及び第２のＦＥＴ１，２による増幅を受けて高周波信号出力端子３４から出力されることとなる。そして、この際、第３のＦＥＴ３はオフ状態であるため、そのドレインＤ３は高インピーダンスとなり、そのため、入力された高周波信号に対して影響を及ぼすことがなく、第１及び第２のＦＥＴ１，２において高周波信号の増幅が適正に行われることとなる。
【００１６】
次に、高電力レベルの高周波信号が入力される場合、増幅経路１０１の第１及び第２のＦＥＴ１，２がオフ状態、換言すれば、第１及び第２のＦＥＴ１，２による高周波信号の増幅が行われない状態となるゲート電圧を第一及び第二のゲート電圧供給端子３５，３６に印加する一方、バイパス経路１０２の第４のＦＥＴ４と、増幅経路１０１に設けられた第３のＦＥＴ３が共にオン状態、すなわち、ドレイン・ソース間が導通状態となる制御電圧を第一及び第二の制御電圧供給端子３７，３８にそれぞれ印加することとなる。
【００１７】
その結果、高周波信号入力端子３３から入力された信号は、第４のＦＥＴ４を通過して高周波信号出力端子３４から所定の減衰量の減衰を受けた状態で出力されることとなる。そして、この際、高電力レベルの高周波信号の入力により、従来回路同様、第２のＦＥＴ２のソースＳ２には負の振幅が掛かろうとするが、第３のＦＥＴ３がオン状態により、この点のインピーダンスが下がるため、第２のＦＥＴ２のソースＳ２には殆ど高周波信号の振幅が掛からなくなる。したがって、第２のＦＥＴ２はオフ状態を保持でき、そのため、高電力レベルの高周波信号が入力された場合にあっては、増幅経路１０１がオフ状態に維持されることによる低消費電力状態が安定、確実に維持されることとなる。
【００１８】
次に、本発明の実施の形態における利得可変型増幅器の特性例について、従来回路の同様の特性例と共に、図２及び図４を参照しつつ説明する。
まず、図２及び図４において、いずれも横軸は、入力電力（ｄＢｍ）を表し、縦軸は、動作電流（Ａ）を表すものとなっている。
図２に示された本発明の実施の形態における利得可変型増幅器の特性例においては、例えば、入力電力が＋１０ｄＢｍのとき、動作電流はほぼ零ｍＡであるのに対して、図４に示された従来回路で約１．２ｍＡの動作電流が流れており、本発明の実施の形態における利得可変型増幅器が動作電流の抑圧という点で改善されたものであることが確認できる。
【００１９】
なお、上述の構成例においては、２個のシングルゲート電界効果トランジスタを用いてカスコード増幅器を構成するようにしたが、２個のシングルゲート電界効果トランジスタに代えて、デュアルゲート電界効果トランジスタを用いた増幅器としても勿論良いものである。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態における利得可変型増幅器の構成例を示す回路図である。
【図２】図１に示された利得可変型増幅器の入力電力に対する動作電流の変化を示す特性線図である。
【図３】利得可変型増幅器の従来回路例を示す回路図である。
【図４】図３に示された利得可変型増幅器の入力電力に対する動作電流の変化を示す特性線図である。
【符号の説明】
【００２１】
１…第１の電界効果トランジスタ
２…第２の電界効果トランジスタ
３…第３の電界効果トランジスタ
４…第４の電界効果トランジスタ
３３…高周波信号入力端子
３４…高周波信号出力端子
３５…第一のゲート電圧供給端子
３６…第二のゲート電圧供給端子
３７…第一の制御電圧供給端子
３８…第二の制御電圧供給端子
３９…電源供給端子
１０１…増幅経路
１０２…バイパス経路
【図１】
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【図２】
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【図３】
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【図４】
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