(57)【要約】【課題】  シリコンナノ結晶を電荷蓄積部として使用するメモリセル構造の不揮発性半導体記憶装置において、シリコンナノ結晶の格子欠陥、表面形状、結晶内部の不純物酸素に起因するエネルギ準位を介したシリコンナノ結晶からのリークを抑制する。【解決手段】  半導体基板１０１上にトンネル酸化膜１０２、トンネル酸化膜１０２上に電荷を蓄積する電荷蓄積部として機能する複数の半導体微小結晶体１０３、半導体微小結晶体１０３上にコントロール酸化膜１０４、及び、コントロール酸化膜１０４上にゲート電極１０５を夫々形成してなるメモリセル構造を有し、半導体微小結晶体１０３が原子スケールで連続的で滑らかな表面構造を有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜、前記トンネル酸化膜上に電荷を蓄積する電荷蓄積部として機能する複数の半導体微小結晶体、前記半導体微小結晶体上にコントロール酸化膜、及び、前記コントロール酸化膜上にゲート電極を夫々形成してなるメモリセル構造を有し、
前記半導体微小結晶体が原子スケールで連続的で滑らかな表面構造を有していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体微小結晶体が、不純物がドーピングされていないシリコンで形成されたシリコンナノ結晶であり、平均直径及び平均間隔が２０ｎｍ以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記シリコンナノ結晶は、水素濃度１００％の雰囲気中で、アニール温度９００℃〜１２００℃、アニール時間１０〜６０秒のＲＴＡ法による短時間アニール処理されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の製造方法であって、
半導体基板上にトンネル酸化膜を形成する工程と、
前記トンネル酸化膜上に平面的に分散した複数のシリコンナノ結晶を形成する工程と、
前記シリコンナノ結晶に、水素濃度１００％の雰囲気中で、アニール温度９００℃〜１２００℃、アニール時間１０〜６０秒のＲＴＡ法による短時間アニールを行う工程と、
前記シリコンナノ結晶上にコントロール酸化膜を形成する工程と、
前記コントロール酸化膜上にゲート電極を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に消去且つプログラミング（書き込み）が可能な不揮発性半導体記憶装置に関し、更に詳しくは、電荷を蓄積する電荷蓄積部にシリコンナノ結晶を使用するメモリセル構造を有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年画像等の情報を扱う電子機器メモリの低消費電力化、大容量化及び高速化に対するニーズが高くなっており、現在大容量メモリとして使用されているハードディスクや光ディスクを、電気的に消去且つプログラミング可能な不揮発性半導体記憶装置で置き換える動きが急速に進んでいる。
【０００３】
現在広く使用されている不揮発性半導体記憶装置では、ポリシリコン層で形成されたフローティングゲートに電荷を蓄える構造が一般的である。図２に、従来の電荷蓄積部がポリシリコン層で形成されたフローティングゲート構造を有する不揮発性半導体記憶装置のメモリセルの断面構造を示す。シリコン基板２０１に形成したトンネル酸化膜２０２上にポリシリコンよりなるフローティングゲート２０３が形成され、フローティングゲート上に絶縁膜２０４及びポリシリコンよりなるコントロールゲート２０５が形成され、当該積層構造部を挟んでソース２０６及びドレイン２０７が形成されている。当該メモリセル構造の不揮発性半導体記憶装置では、情報の書き込みはドレイン２０７及びコントロールゲート２０５に１０Ｖ程度のプラス電圧を印加し、ホットエレクトロン注入によってフローティングゲート２０３に電子を注入することによって行われる。また情報の消去はドレイン２０７に１０Ｖ程度のプラス電圧、コントロールゲート２０５に−１０Ｖ程度のマイナス電圧を印加して、フローティングゲート２０３中の電子をドレイン２０７側にＦＮ（ファウラー・ノルドハイム：Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流として放出させることによって行われる。
【０００４】
しかしながら、上述のポリシリコン層で形成されたフローティングゲートに電荷を蓄える構造の不揮発性半導体記憶装置では、トンネル酸化膜の薄膜化が限界に達しており、動作電圧の低電圧化が困難となっている。フローティングゲートからのバックトンネリング電流の理論解析によれば、物理的なトンネル酸化膜厚の下限は約６ｎｍであるが、上述の不揮発性半導体記憶装置ではデータの書換え時のトンネル酸化膜劣化によるリーク電流増加の観点から、実用的なトンネル酸化膜の限界は８ｎｍ程度であると考えられている。低電圧で書き込みを行うためにはトンネル酸化膜の薄膜化が必要であるが、トンネル酸化膜の薄膜化に限界があるため、低電圧化のスケーリングが困難となっている。
【０００５】
上述のポリシリコン層で形成されたフローティングゲートに電荷を蓄えるメモリセル構造の不揮発性半導体記憶装置のトンネル酸化膜劣化の問題を解決するために、直径が数ｎｍ程度の半導体微小結晶体（ナノ結晶）を絶縁膜中に埋め込んで電荷蓄積部として用いる構造の不揮発性半導体記憶装置が近年提案されている（例えば、下記の非特許文献１参照）。
【０００６】
図３に、電荷蓄積部にシリコンナノ結晶を用いる不揮発性半導体記憶装置のメモリセルの断面構造を示す。シリコン基板３０１に形成したトンネル酸化膜３０２上に複数のシリコンナノ結晶３０３が均一に分散して形成され、複数のシリコンナノ結晶３０３上にコントロール酸化膜３０４が形成され、その上にポリシリコンよりなるゲート３０５が形成され、当該積層構造部を挟んでソース３０６及びドレイン３０７が形成されている。このメモリセル構造のフラッシュメモリでは情報の書き込みはゲート３０５にプラス電圧を印加し、チャネルに形成される反転層中の電子を直接トンネリングによってトンネル酸化膜３０２に流し、シリコンナノ結晶３０３に電子を注入することによって行われる。このために本構造のトンネル酸化膜３０２には通常膜厚が２ｎｍ以下の極めて薄い熱酸化膜が使用される。
【０００７】
図３に示すシリコンナノ結晶を電荷蓄積部とするメモリセル構造の不揮発性半導体記憶装置の特長は、従来のポリシリコン層で形成されたフローティングゲートに電荷を蓄えるメモリセル構造の不揮発性半導体記憶装置がフローティングゲートに連続量の電荷を蓄積するのに対し、素電荷の整数倍に量子化された電荷を蓄積することである。電気力学の計算によれば、静電容量Ｃのキャパシタに蓄積する電子数をｎ個から（ｎ＋１）個に増加させるために必要なエネルギは、電子数を（ｎ−１）個からｎ個に増加させる場合に比べて（ｅ２／Ｃ）だけ多く必要となる。ここでｅは電子の電荷量である。このために微細化によって容量Ｃが十分小さくなると、ある一定のエネルギでは電子１個の蓄積後それ以上の蓄積は起こらなくなる。このような蓄積容量の減少によるクーロンブロッキング効果により蓄積電荷量が量子化される。更に、温度Ｔにおける熱的なゆらぎに関して（ｅ２／Ｃ）が（ｋＢ・Ｔ）に比べて十分大きければ、蓄積されている電荷はシリコンナノ結晶内に安定して存在できる。ここでｋＢはボルツマン係数である。この条件を満たす球状のシリコンナノ結晶の直径は、電気力学の計算によれば約２０ｎｍ以下となる。
【０００８】
このような量子効果を利用したシリコンナノ結晶を電荷蓄積部とするメモリセル構造の不揮発性半導体記憶装置おいては、絶縁膜中で電気的に分離して形成されている複数のシリコンナノ結晶に電荷が分散して蓄積されるために、トンネル酸化膜に局所的な欠陥が存在しても電荷のリーク量を低減することが可能になる。
【０００９】
しかしながら、このようなシリコンナノ結晶を電荷蓄積部とするメモリセル構造の不揮発性半導体記憶装置においては、チャネルとシリコンナノ結晶間のトンネル酸化膜が２ｎｍ以下と極めて薄いために、シリコンナノ結晶に蓄積されている電子のトンネリング現象によって半導体基板側へのリークが発生し、情報保持時間が低下する。
【００１０】
この問題を解決するための従来技術の方法として、シリコンナノ結晶にアクセプタとなる不純物、例えばホウ素（Ｂ）をドーピングしてｐ型のシリコンナノ結晶を形成する方法が、下記の特許文献１に開示されている。
【００１１】
図４に、特許文献１に開示されている不揮発性半導体記憶装置のメモリセルの断面構造を示す。シリコン基板４０１に形成したトンネル酸化膜４０２上に、ホウ素（Ｂ）をドーピングしたｐ型シリコンよりなる粒径５〜２０ｎｍのシリコンナノ結晶４０３が均一に分散して形成され、ｐ型シリコンナノ結晶４０３上にコントロール酸化膜４０４が形成され、その上にポリシリコンよりなるゲート４０５が形成され、当該積層構造部を挟んでソース４０６及びドレイン４０７が形成されている。シリコンナノ結晶４０３をドーピングによりｐ型にすることによってシリコンナノ結晶４０３のエネルギバンド構造の価電子帯付近にエネルギ準位が形成される。電子がこの準位にトラップされることによってシリコン基板４０１側にトンネリングするためのエネルギ障壁が高くなり、リーク電流を減少させることが可能になる。
【特許文献１】特開２０００−２２００５号公報
【非特許文献１】Ｓ．Ｔｉｗａｒｉ、他  ＩＥＤＭ，２０−４−１，ｐｐ．５２１−５２４，１９９５年
【発明の開示】
【発明が解決しようとする課題】
【００１２】
シリコンナノ結晶は、一般的に酸化膜上のアモルファスシリコン層を窒素（Ｎ２）雰囲気中でアニールを行い、アモルファスシリコン膜の自己組織化によって形成されるが、その際のアニール温度が７００℃程度と比較的低温であるために、シリコンナノ結晶内部に結晶格子欠陥が多数発生する。また、シリコンナノ結晶の表面においては表面層原子のマイグレーションが十分に行われないために、原子スケールでの不連続形状、例えばステップ構造等が多数発生する。これらの結晶格子欠陥及び表面形状の不連続性に起因したエネルギ準位がシリコンナノ結晶のエネルギバンド構造に発生する。また、シリコンナノ結晶を形成するためのアモルファスシリコン層は、一般的に減圧ＣＶＤ（化学的気相成長：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積されるが、この際に減圧ＣＶＤ装置内の残留酸素がアモルファスシリコン層に取り込まれる。この酸素はシリコンナノ結晶形成時に結晶中の格子間酸素となり、シリコンナノ結晶のエネルギバンド構造にドナー準位を発生させる。
【００１３】
図７に、シリコンナノ結晶を電荷蓄積部とするメモリセル構造におけるエネルギ準位構造、及び、シリコンナノ結晶に発生する上述の各種エネルギ準位を示す。シリコンナノ結晶に蓄積されている電子は、該エネルギ準位を介してトンネリング現象を起こしやすくなり、基板へのリークが生じやすくなる。このような蓄積電荷のリークは、電子が現在トラップされているエネルギ準位の近傍に存在するエネルギ準位に徐々に遷移しながらトンネリング現象を引き起こすために、特許文献１に開示されている方法、即ちシリコンナノ結晶をｐ型にして価電子帯付近の深い位置に形成したエネルギ準位に電子をトラップさせることによっても回避することができない。また、特許文献１に開示されている従来技術においては、シリコンナノ結晶へのｐ型不純物のドーピングの際に、トンネル酸化膜中にも当該不純物が拡散することによって、トンネル酸化膜の絶縁特性が劣化する問題がある。
【００１４】
本発明は、上記問題点に鑑み考案されたものであり、その目的は、シリコンナノ結晶を電荷蓄積部として使用するメモリセル構造の不揮発性半導体記憶装置において、シリコンナノ結晶の格子欠陥、表面形状、結晶内部の不純物酸素に起因するエネルギ準位を介したシリコンナノ結晶からのリークを抑制することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体基板上にトンネル酸化膜、前記トンネル酸化膜上に電荷を蓄積する電荷蓄積部として機能する複数の半導体微小結晶体、前記半導体微小結晶体上にコントロール酸化膜、及び、前記コントロール酸化膜上にゲート電極を夫々形成してなるメモリセル構造を有し、前記半導体微小結晶体が原子スケールで連続的で滑らかな表面構造を有していることを特徴とする。
【００１６】
ここで、原子スケールで連続的で滑らかな表面構造とは、例えば、半導体微小結晶体の表面に、原子スケールでの凹凸構造、原子スケールでのステップ構造、及び、原子スケールでの不連続形状を有していない表面構造を意味する。
【００１７】
また、上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記半導体微小結晶体が、不純物がドーピングされていないシリコンで形成されたシリコンナノ結晶であり、平均直径及び平均間隔が２０ｎｍ以下であることを特徴とする。
【００１８】
更に、上記特徴の本発明に係る不揮発性半導体記憶装置は、前記シリコンナノ結晶が、水素濃度１００％の雰囲気中で、アニール温度９００℃〜１２００℃、アニール時間１０〜６０秒のＲＴＡ法による短時間アニール処理されていることを特徴とする。
【００１９】
本発明に係る不揮発性半導体記憶装置によれば、半導体微小結晶体の表面の結晶欠陥及び表面形状の不連続性に起因する電荷蓄積部の浅いエネルギ準位が消滅あるいは著しく減少するため、半導体微小結晶体から半導体基板への電荷のリークが抑制され、情報保持時間が向上する。
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル酸化膜を形成する工程と、前記トンネル酸化膜上に平面的に分散した複数のシリコンナノ結晶を形成する工程と、前記シリコンナノ結晶に、水素濃度１００％の雰囲気中で、アニール温度９００℃〜１２００℃、アニール時間１０〜６０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による短時間アニールを行う工程と、前記シリコンナノ結晶上にコントロール酸化膜を形成する工程と、前記コントロール酸化膜上にゲート電極を形成する工程と、を有することを特徴とする。
【００２１】
上記特徴の本発明に係る不揮発性半導体記憶装置の製造方法によれば、半導体微小結晶体（シリコンナノ結晶）から半導体基板への電荷のリークが抑制され、情報保持時間が向上可能な不揮発性半導体記憶装置が提供される。
【００２２】
更に詳述すれば、上記特徴の本発明に係る不揮発性半導体記憶装置の製造方法によれば、トンネル酸化膜上に形成した電荷蓄積部としてのシリコンナノ結晶体を水素雰囲気中で高温アニールを行うことにより、シリコンナノ結晶の融解及び再結晶化が生じ、シリコンナノ結晶の結晶欠陥が回復する。その際、シリコンナノ結晶の離散状態を保持したままで結晶欠陥改善を行う必要があるために、アニール温度は９００℃〜１２００℃、アニール時間は１０〜６０秒の短時間でＲＴＡ（ＲＴＡ法による短時間アニール）を行うことが必要である。
【００２３】
また、シリコンナノ結晶表面に生じている原子スケール的ステップ構造は、ＲＴＡによってシリコン原子の表面マイグレーションが活性化するために原子再配列が促進されて消滅し、シリコンナノ結晶表面形状がスムーズ化される。これらの効果により、結晶欠陥及び表面形状の不連続性に起因するエネルギ準位が消滅或いは著しく減少する。
【００２４】
また、シリコンナノ結晶形成時に結晶中に取り込まれた酸素はアニールによる外方拡散によってシリコンナノ結晶表面に達し、水素の還元作用によって結晶表面から除去される。この結果、シリコンナノ結晶中の格子間酸素によって発生していたドナー準位が消滅或いは著しく減少する。その際、水素の還元効果を高めるために、１００％の水素雰囲気中でＲＴＡを行うことが必要である。
【００２５】
このように１００％水素雰囲気中でシリコンナノ結晶のＲＴＡを行うことによって、シリコンナノ結晶のエネルギバンド構造に発生していた結晶欠陥、表面形状、結晶内の不純物に起因するエネルギ準位が消滅する。この結果、シリコンナノ結晶に蓄えられた電子がこれらのエネルギ準位を介してトンネリング現象によりシリコン基板へリークすることが抑制され、シリコンナノ結晶の電荷蓄積部に蓄積されている電荷の消失が抑制され、情報保持時間が向上する。
【発明を実施するための最良の形態】
【００２６】
次に、本発明に係る不揮発性半導体記憶装置、及び、その製造方法（以下、適宜「本発明装置」及び「本発明方法」と称す。）の一実施形態につき、図面に基づいて説明する。
【００２７】
図１に、電荷蓄積部がシリコンナノ結晶で形成される本発明装置のメモリセル構造の断面構造を示す。図１に示すように、メモリセルは、シリコン基板１０１に形成したトンネル酸化膜１０２上に水素アニールされたシリコンナノ結晶（半導体微小結晶体）１０３が均一に分散して形成され、シリコンナノ結晶１０３上にコントロール酸化膜１０４が形成され、その上にポリシリコンよりなるゲート１０５が形成され、当該積層構造部を挟んでソース１０６及びドレイン１０７が形成されている。
【００２８】
本発明装置は、以下に示す本発明方法の工程によって製造することが可能である。図５（ａ）〜（ｅ）及び図６（ｆ）〜（ｈ）は、図１に示すメモリセルの各構成要素の本発明方法による形成過程を示したものである。尚、図５及び図６において、図１に示すメモリセルと同じ構成要素には同じ符号を付して説明する。以下の説明における工程記号（ａ）〜（ｈ）は、図５及び図６中の記号（ａ）〜（ｈ）に対応する。
【００２９】
工程（ａ）：
先ず、ｐ型のシリコン基板１０１をアンモニア水（ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）の混合液、及び、塩酸（ＨＣｌ）と過酸化水素水（ Ｈ２Ｏ２）の混合液で洗浄し、表面の自然酸化膜を希釈フッ酸（ＨＦ）で除去した後、熱酸化によってトンネル酸化膜１０２を形成する。熱酸化は、膜厚制御性を高めるために、酸素（Ｏ２）と窒素（Ｎ２）の混合ガスによる希釈酸化で行い、酸化温度８００℃で１．５ｎｍのトンネル酸化膜を形成する。熱酸化は、縦型のバッチ式熱酸化炉または枚葉式のＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）装置を使用して行うことができる。また、シリコン基板１０１には、表面の結晶欠陥が少ないエピタキシャル成長基板を使用することによって、高品質のトンネル酸化膜１０２を形成することが可能である。
【００３０】
工程（ｂ）：
次に、モノシラン（ＳｉＨ４）を原料ガスとして用い、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、トンネル酸化膜上にアモルファスシリコン膜１０３ａを形成する。成膜温度は５５０ ℃、成膜圧力は２０Ｐａで、堆積膜厚は５ｎｍである。アモルファスシリコン膜１０３ａの成膜は、縦型のバッチ式減圧ＣＶＤ炉または枚葉式の減圧ＣＶＤ装置を使用して行うことができる。アモルファスシリコン膜１０３ａの原料ガスとしては、モノシランガス以外にジシラン（Ｓｉ２Ｈ６）ガスまたはトリシラン（Ｓｉ３Ｈ８）ガス等を使用することも可能である。
【００３１】
工程（ｃ）：
次に、アモルファスシリコン膜１０３ａを窒素（Ｎ２）雰囲気中でアニールを行うことによって、シリコンナノ結晶１０３ｂが自己組織化によって形成される。アニールはアモルファスシリコン膜１０３ａの成膜温度より高い７００℃で行い、アニール時間は１０分である。この条件で形成したナノシリコン結晶１０３ｂの平均直径は６ｎｍ、平均間隔は４ｎｍ、中心間の平均距離は１０ｎｍ程度であり、面密度は１×１０１２／ｃｍ２程度である。アニールは縦型のバッチ式熱処理炉または枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置を使用して行うことができる。アニール雰囲気ガスとしては窒素以外にヘリウム（Ｈｅ）、アルゴン（Ａｒ）等の不活性ガスを使用することができる。尚、ナノシリコン結晶１０３ｂの平均直径及び平均間隔は上記寸法に限定されるものではないが、夫々２０ｎｍ以下であることが好ましい。
【００３２】
工程（ｄ）：
次に、シリコンナノ結晶１０３ｂのアニールを１００％の水素（Ｈ２）雰囲気中でＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）によって行い、水素アニールしたシリコンナノ結晶１０３を形成する。一例として、ＲＴＡのアニール温度は１１００℃、昇温及び降温レートは１００℃／秒、アニール時間は３０秒である。ＲＴＡによるアニールは枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）装置を使用して行うことができる。尚、上記ＲＴＡのアニール温度、昇温及び降温レート、及び、アニール時間は上記数値に限定されるものではなく、例えば、アニール温度は９００℃〜１２００℃の範囲、アニール時間は１０〜６０秒の範囲のものが使用可能である。
【００３３】
工程（ｅ）：
次に、ＴＥＯＳ［Ｓｉ(ＯＣ２Ｈ５)４］を原料ガスとして用いたプラズマＣＶＤ法によって、水素アニールしたシリコンナノ結晶１０３の上にコントロール酸化膜１０４を堆積する。成膜温度は４５０℃、成膜圧力は１０Ｐａで、堆積膜厚は１５ｎｍである。プラズマ酸化膜１０４の成膜は、例えば容量結合型の枚葉式プラズマＣＶＤ装置を使用して行うことができる。
【００３４】
工程（ｆ）：
次に、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を材料ガスとして用いた減圧ＣＶＤ法により、コントロール酸化膜１０４上にリン（Ｐ）をドープしたｎ ＋多結晶シリコン１０５を堆積する。ｎ＋多結晶シリコン１０５の成膜温度は７００℃、堆積膜厚は１５０ｎｍ、リン（Ｐ）の濃度は１０２０ｃｍ−３である。ｎ＋多結晶シリコン膜１０５の成膜は、縦型のバッチ式減圧ＣＶＤ炉または枚葉式の減圧ＣＶＤ装置を使用して行うことができる。
【００３５】
工程（ｇ）：
次に、フォトリソグラフィー及びプラズマによる異方性エッチングを用いて、ｎ＋多結晶シリコン１０５をパターニングしてゲート電極を加工する。プラズマによる異方性エッチングによる加工は、例えば塩素（Ｃｌ２）を用いたＴＣＰ (Ｔｒａｎｓｆｏｒｍｅｒ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ) による反応性イオンエッチングによって行うことができる。
【００３６】
工程（ｈ）：
次に、ゲート電極１０５をマスクとしてイオン注入により砒素（Ａｓ）を注入する。砒素の注入エネルギは１０ＫｅＶ、注入量は８×１０１４／ｃｍ２である。引き続き、窒素（Ｎ２）雰囲気中で１０００℃、３０秒のアニールをＲＴＡによって行い、砒素を電気的に活性化してｎ＋シリコン層のソース１０６及びドレイン１０７を形成することによって、図１に示す本発明装置のメモリセル構造が形成される。
【００３７】
以上詳細に説明した本発明方法によれば、トンネル酸化膜上に形成したシリコンナノ結晶体を水素雰囲気中でＲＴＡ法による短時間アニール処理を行うことにより、個々のシリコンナノ結晶内部の融解及び再結晶化が生じて、ナノシリコン結晶の結晶欠陥が回復する。また、シリコンナノ結晶表面形状が表面原子のマイグレーションが活性化することにより原子スケールでスムーズ化される。この結果、結晶欠陥及び表面形状の不連続性に起因するエネルギ準位が消滅する。
【００３８】
また、シリコンナノ結晶中に取り込まれた酸素は、アニールによる外方拡散及び１００％水素の還元作用によって結晶表面から除去されることにより、シリコンナノ結晶中の格子間酸素によって発生していたドナー準位が消滅する。
【００３９】
上述のメカニズムにより、シリコンナノ結晶のエネルギバンド構造に発生していた浅いエネルギ準位が消滅する結果、シリコンナノ結晶に蓄えられた電子がこれらのエネルギ準位を介したトンネリング現象によりシリコン基板側へリークすることが抑制され、不揮発性半導体記憶装置の情報保持時間を１桁以上向上させることが可能になる。
【００４０】
以上、本発明装置及び本発明方法の一実施形態につき詳細に説明したが、上記説明において例示した、濃度、処理温度、処理時間、膜厚、粒径等の数値は一例であり、本発明の技術的思想の範囲内で適宜変更可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態におけるメモリセル構造を示す素子断面図
【図２】従来技術の不揮発性半導体記憶装置における電荷蓄積部がポリシリコン層で形成されたフローティングゲートであるメモリセル構造を示す素子断面図
【図３】非特許文献１に開示された従来技術の不揮発性半導体記憶装置における電荷蓄積部がシリコンナノ結晶で形成されたメモリセル構造を示す素子断面図
【図４】特許文献１に開示された従来技術の不揮発性半導体記憶装置における電荷蓄積部がシリコンナノ結晶で形成されたメモリセル構造を示す素子断面図
【図５】本発明に係る不揮発性半導体記憶装置の製造方法の一実施形態におけるメモリセルの形成過程の前半部分を示す素子断面図
【図６】本発明に係る不揮発性半導体記憶装置の製造方法の一実施形態におけるメモリセルの形成過程の後半部分を示す素子断面図
【図７】シリコンナノ結晶を電荷蓄積部とするメモリセル構造におけるエネルギ準位構造、及び、シリコンナノ結晶に発生する上述の各種エネルギ準位を示す図
【符号の説明】
【００４２】
１０１、２０１、３０１、４０１：  シリコン基板  
１０２、２０２、３０２、４０２：  トンネル酸化膜  
１０３：                          水素アニールされたシリコンナノ結晶
１０３ａ：                        アモルファスシリコン膜
１０３ｂ、３０３：                シリコンナノ結晶
１０４、３０４、４０４：          コントロール酸化膜
１０５、２０５，３０５：          多結晶シリコンゲート
１０６、２０６、３０６、４０６：  ソース  
１０７、２０７、３０７、４０７：  ドレイン
２０３：                          ポリシリコンフローティングゲート  
２０４：                          絶縁膜  
４０３：                          ｐ型シリコンナノ結晶
【図１】
2006120663.tif 000003
【図２】
2006120663.tif 000004
【図３】
2006120663.tif 000005
【図４】
2006120663.tif 000006
【図５】
2006120663.tif 000007
【図６】
2006120663.tif 000008
【図７】
2006120663.tif 000009