(57)【要約】【課題】外部クロック信号に対する同期動作完了までの時間を短縮することが可能な内部同期信号発生回路を有する同期型半導体記憶装置を提供する。【解決手段】同期信号発生回路１００は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、所定の時間遅延して出力する遅延回路１１０と、遅延回路１１０の出力と外部クロック信号Ｅｘｔ．ＣＬＫの位相を比較する位相比較器１２０と、位相比較器１２０の比較結果に基づいて、出力ノード１４０ａに供給する定電流値をディジタル的に変化させる可変定電流源回路１４０と、出力ノード１４０ａに供給される定電流値に応じて、遅延回路１１０の遅延量を調整する遅延制御回路１５０とを含む。遅延回路１１０の遅延量が、位相比較結果に応じて線形に変化する定電流値に応じて制御される。【選択図】図１
2006216230.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に同期して記憶データを出力する同期型半導体記憶装置であって、
行列状に配列される複数のメモリセルを有するメモリセルアレイと、
行アドレス信号に応じて前記メモリセルアレイの対応する行の前記メモリセルの記憶データを読出すために、前記メモリセルアレイの前記対応する行を選択する手段と、
列アドレス信号に応じて前記メモリセルアレイの対応する列を選択し、選択された前記列に対応する前記メモリセルの記憶データを読出すための列選択手段と、
前記列選択手段からの前記記憶データを受けて、前記内部クロック信号に同期して出力するためのデータ出力手段と、
前記対応する列の選択より以前の信号により、外部クロック信号に同期する内部クロック信号を発生するための同期動作を開始する内部同期信号発生手段とを備え、
前記内部同期信号発生手段は、前記内部クロック信号を生成するにあたり前記外部クロックと同期させるための内部信号を遅延させるための遅延手段を含み、
前記遅延手段の遅延量は、前記電源投入時に予め定められた所定の遅延量に設定される、同期型半導体記憶装置。
【請求項２】
前記内部同期信号発生手段は、
前記遅延手段の遅延量は、予め定められた定電流値に応じて制御される、請求項１記載の同期型半導体記憶装置。
【請求項３】
前記内部同期信号発生手段は、
ループフィルタと、
前記ループフィルタの出力を予め定められた電位にプリチャージするための手段とを含む、請求項１記載の同期型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、外部クロック信号に同期してアドレス信号および入力データを含む外部信号を取込み、記憶データを外部に出力する同期型半導体記憶装置に関する。より特定的には、外部クロック信号を受けて、同期した内部クロック信号を発生するＰＬＬ（Phase Locked Loop ）回路やＤＬＬ（Delay Locked Loop ）回路のような内部同期信号発生回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年のマイクロプロセッサ（以下、ＭＰＵと称す）の動作速度の向上に伴い、主記憶装置として用いられるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）等の高速アクセスを実現するために、クロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）等を用いることが提案されている。このような、外部クロック信号に同期して動作する半導体記憶装置においては、半導体記憶装置内部に、外部クロック信号に同期した内部クロック信号を発生するためのＰＬＬ回路やＤＬＬ回路等が搭載されていることが一般的である。
【０００３】
図４１は、従来の同期型半導体記憶装置２０００の構成を示す概略ブロック図である。
制御信号入力端子２に与えられた外部クロック信号Ｅｘｔ．ＣＬＫは、クロックバッファ回路２０を介して、内部同期信号発生回路５０に入力する。内部同期信号発生回路５０は、外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫを出力し、この内部クロック信号ｉｎｔ．ＣＬＫを受けて、内部制御信号発生回路２６が内部回路の動作を制御する内部制御信号を出力する。
【０００４】
同期型半導体記憶装置２０００は、さらに、外部制御信号入力端子４または６を介して与えられる外部制御信号／ＲＡＳおよび／ＣＡＳをそれぞれ受けて、内部回路の動作を制御する内部ロウアドレスストローブ信号および内部列アドレスストローブ信号を発生するＲＡＳバッファ２２およびＣＡＳバッファ２４と、メモリセルが行列状に配列されるメモリセルアレイ１０と、アドレス信号入力端子８を介して与えられる外部アドレス信号Ａ０〜Ａｉを受け、ＲＡＳバッファ２２およびＣＡＳバッファ２４の制御のもとに、内部行アドレス信号および内部列アドレス信号を発生するアドレスバッファ１８と、アドレスバッファ１８から与えられる内部行アドレス信号をデコードし、メモリセルアレイ１０の対応する行（ワード線）を選択するロウデコーダ１２と、内部制御信号発生回路２６からの内部制御信号に制御され、アドレスバッファ１８からの内部列アドレス信号をデコードし、メモリセルアレイ１０の対応する複数の列を同時に選択するための列選択信号を発生するコラムデコーダ１４と、内部制御信号発生回路２６からの内部制御信号に制御され、メモリセルアレイ１０の選択された行に接続する複数のメモリセルのデータをそれぞれ検知し増幅する複数のセンスアンプと、内部制御信号発生回路２６に制御され、コラムデコーダ１４からの列選択信号に応答して、メモリセルアレイ１０の選択された複数の列を内部データバスに接続するＩ／Ｏ回路と、内部制御信号発生回路２６の制御のもとに、内部データバスに出力されたメモリセルのデータのうち、アドレスバッファ１８から与えられる内部セレクトアドレスに対応するデータを選択して出力するセレクタ回路２８と、内部制御信号発生回路２６の制御のもとに、セレクタ回路２８の出力を受けて、データ入出力端子３２に外部出力データを出力する出力回路３０とを含む。
【０００５】
以下では、センスアンプとＩ／Ｏ回路とをセンスアンプ＋Ｉ／Ｏ回路１６と呼ぶことにする。
【０００６】
図４２は、図４１に示した従来の同期型半導体記憶装置２０００の動作を示すタイミングチャートである。
【０００７】
以下では、電源投入後、内部同期信号発生回路５０が同期動作を開始した後、外部クロック信号Ｅｘｔ．ＣＬＫと同期した内部クロック信号ｉｎｔ．ＣＬＫを出力する定常状態となった後の動作について説明する。
【０００８】
時刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応答して、外部制御信号入力端子８を介して与えられる行アドレス信号Ａｘがアドレスバッファ１８に取込まれる。この行アドレス信号Ａｘに対応して、メモリセルアレイ１０中の選択されたワード線の電位を、ロウデコーダ１２が“Ｈ”レベルへと変化させる。これに応じて、選択されたワード線に接続するメモリセル中の記憶情報に応じて、これらメモリセルに接続するビット線対に応じて配置されるセンスアンプにより、ビット線対に生じた電位差が増幅される。
【０００９】
ビット線対の電位レベルがフルスケールに増幅された後、時刻ｔ１から、外部クロック信号Ｅｘｔ．ＣＬＫの４サイクル目の立上がりのエッジの時刻ｔ６において、外部アドレス信号入力端子８を介して、コラムアドレスＡｙがアドレスバッファ１８に取込まれる。これに応じて、コラムアドレス信号Ａｙに対応する複数のビット線対、たとえば４対のビット線対がＩ／Ｏ線対と接続され、ビット線対の電位レベルがＩ／Ｏ線対に伝達される。
【００１０】
Ｉ／Ｏ線対に読出された記憶データは、内部データバスを経由してセレクタ２８に入力する。セレクタ２８では、内部制御信号発生回路２６からの内部制御信号に応じて、アドレスバッファ１８から与えられる内部セレクタアドレスに対応するメモリセルからのデータを選択し、出力回路３０に出力する。出力回路３０において、ラッチされた読出データは、内部制御信号発生回路２６からの内部制御信号に応じて、時刻ｔ８における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジ、すなわち列アドレス信号がアドレスバッファ１８に取込まれた後の外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジにおいて、データ入出力端子３２に出力される。
【００１１】
すなわち、同期型半導体記憶装置２０００においては、アドレス信号の取込や、データの読出およびデータの出力動作は、すべて、内部同期信号発生回路５０から出力される内部クロック信号ｉｎｔ．ＣＬＫに応じて内部制御信号発生回路２６から出力される内部制御信号により制御される。特に、データの出力のタイミングは、外部クロック信号Ｅｘｔ．ＣＬＫに同期して行なわれ、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、データ入出力端子３２に出力されるデータが、読出データとして外部装置、たとえばＭＰＵに取込まれる。
【００１２】
上記の例においては、行アドレスの取込の後、列アドレス信号の取込が行なわれるまでの外部クロック信号のサイクル数および列アドレス信号の取込が行なわれた後、データ出力が行なわれるまでのサイクル数が、それぞれ４サイクルおよび２サイクルの場合について説明したが、それぞれのサイクル数は、外部クロック信号の周波数や、同期型半導体記憶装置２０００の内部回路の動作速度等に応じて所定の値に定められるものである。
【００１３】
図４３は、従来の内部同期信号発生回路５０のＰＬＬ回路の構成を示す回路図である。
図４３を参照して、電源電位ノード５１ａには電源電位Ｖｃｃが与えられ、接地電位ノード５１ｂには接地電位ＧＮＤが与えられる。位相比較回路５２は、内部クロック信号ｉｎｔ．ＣＬＫおよび外部クロック信号Ｅｘｔ．ＣＬＫを受け、内部クロック信号ｉｎｔ．ＣＬＫと外部クロック信号Ｅｘｔ．ＣＬＫとの周波数および位相のずれに応じた制御信号ＵＰおよび／ＤＯＷＮを出力する。
【００１４】
位相比較回路５２は、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも大きいとき、または内部クロック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも速いときには制御信号ＵＰを“Ｌ”レベルに、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも小さいときまたは内部クロック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも遅いときは、制御信号ＵＰを“Ｈ”レベルにする。
【００１５】
一方、位相比較回路５２は、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも大きいとき、または内部クロック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも速いときは、制御信号／ＤＯＷＮを“Ｌ”レベルに、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも小さいとき、または内部クロック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも遅いときには、制御信号／ＤＯＷＮを“Ｈ”レベルにする。
【００１６】
チャージポンプ回路５３は、位相比較回路５２からの制御信号ＵＰおよび／ＤＯＷＮを受け、制御信号ＵＰが“Ｌ”レベルであって、制御信号／ＤＯＷＮが“Ｌ”レベルのときは充放電ノード５３ａに電荷を供給する。一方、チャージポンプ回路５３は、制御信号ＵＰが“Ｈ”レベルで、制御信号／ＤＯＷＮが“Ｈ”レベルのときは、充放電ノード５３ａから電荷を引抜く。
【００１７】
チャージポンプ回路５３は、電源電位ノード５１ａとノード５３ｂとの間に定電流を流すための定電流回路５３ｃと、ノード５３ｂと充放電ノード５３ａとの間に接続され、ゲートに位相比較回路５２からの制御信号ＵＰを受けるｐチャネルＭＯＳトランジスタ５３ｄと、充放電ノード５３ａとノード５３ｅとの間に接続され、ゲートに位相比較回路５２からの制御信号／ＤＯＷＮを受けるｎチャネルＭＯＳトランジスタ５３ｆと、ノード５３ｅと接地電位ノード５１ｂとの間に定電流を流すための定電流回路５３ｇを含む。
【００１８】
ループフィルタ５４は、チャージポンプ回路５３における充放電ノード５３ａから電荷が供給されまたは引抜かれるのに応じて、変化する出力電位Ｖｐをノード５４ａに出力する。
【００１９】
ループフィルタ５４は、充放電ノード５３ａとノード５４ａとの間に接続された抵抗素子５４ｂ、ノード５４ａとノード５４ｃとの間に接続された抵抗素子５４ｄと、ノード５４ｃと接地電位ノード５１ｂとの間に接続されたキャパシタ５４ｅを含む。
【００２０】
電流調整電位出力回路５５は、ループフィルタ５４におけるノード５４ａからの出力電位Ｖｐを受け、この出力電位Ｖｐに応じた出力電位Ｖｎを出力する。電流調整電位出力回路５５は、電源電位ノード５１ａとノード５５ａとの間に接続され、ゲートがループフィルタ５４におけるノード５４ａに接続されたｐチャネルＭＯＳトランジスタ５５ｂおよびノード５５ａと接地電位ノード５１ｂとの間に接続され、ゲートがノード５５ａに接続されたｎチャネルＭＯＳトランジスタ５５ｃを含む。
【００２１】
リングオシレータ５６は、リフレッシュ５４からの出力電位Ｖｐおよび電流調整電位出力回路５５からの出力電位Ｖｎを受け、この出力電位ＶｐおよびＶｎに応じて駆動電流が調整され、この駆動電流の値に応じて発振する内部クロック信号ｉｎｔ．ＣＬＫの周波数を調整する。リングオシレータ５６は、リング状に接続された奇数個のインバータ５６ａを含む。各インバータ５６ａは、電源電位ノード５１ａとノード５６ａａとの間に接続され、ゲートにループフィルタ５４からの出力電位Ｖｐを受ける電流調整用ｐチャネルＭＯＳトランジスタ５６ａｂと、ノード５６ａａと出力ノード５６ａｃとの間に接続され、ゲートが入力ノード５６ａｄに接続されたｐチャネルＭＯＳトランジスタ５６ａｃと、出力ノード５６ａｃと、ノード５６ａｆとの間に接続され、ゲートが入力ノード５６ａｄに接続されたｎチャネルＭＯＳトランジスタ５６ａｇと、ノード５６ａｆと接地電位ノード５１ｂとの間に接続され、ゲートに電流調整電位出力回路５５からの出力電位Ｖｎを受ける電流調整用ｎチャネルＭＯＳトランジスタ５６ａｈを含む。
【００２２】
次に、ＰＬＬかろ５０の動作について簡単に説明する。
まず、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも大きいときまたは内部クロック信号ｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも速いときは、位相比較回路５２は、制御信号ＵＰおよび／ＤＯＷＮを“Ｌ”レベルにする。制御信号ＵＰおよび／ＤＯＷＮを受けるチャージポンプ回路５３においてｐチャネルＭＯＳトランジスタ５３ｄが導通状態となり、ｎチャネルＭＯＳトランジスタ５３ｆが非導通状態となる。これに応じて、充放電ノード５３ａに電荷が供給され、これによってループフィルタ５４におけるノード５４ａの出力電位Ｖｐが上昇する。そして、この出力電位Ｖｐを受ける電流調整電位出力回路５５におけるｐチャネルＭＯＳトランジスタ５５ｂに流れる電流値が減少し、ノード５５ａの出力電位Ｖｎが低下する。ｎチャネルＭＯＳトランジスタ５５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５５ｂを流れる電流に等しくなるレベルにおいて出力電位Ｖｎが定常な値となる。
【００２３】
さらに、出力電位Ｖｐが上昇して出力電位Ｖｎが下降したのを受けて、リングオシレータ５６の各インバータ５６ａにおいて、電流調整用ｐチャネルＭＯＳトランジスタ５６ａｂおよび電流調整用ｎチャネルＭＯＳ寺５６ａｈに流れる電流が減少する。これに応じて、各インバータ５６ａの遅延時間が増大する。その結果、リングオシレータ５６から出力される内部クロック信号ｉｎｔ．ＣＬＫの周波数が小さくなり、さらに、この信号ｉｎｔ．ＣＬＫの周波数が小さくなることによって、次の周期における信号ｉｎｔ．ＣＬＫの立上がりが遅れて出力されることとなり、進んでいた位相が同期する側に変化する。
【００２４】
一方、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫの周波数よりも小さいとき、または内部クロックｉｎｔ．ＣＬＫの位相が外部クロック信号Ｅｘｔ．ＣＬＫの位相よりも遅いときは、位相比較回路５２から出力される制御錣ＵＰおよび／ＤＯＷＮが“Ｈ”レベルとなる。以下は、上述と全く逆の過程を経て、リングオシレータ５６から出力される内部クロック信号ｉｎｔ．ＣＬＫの遅れていた位相が、同期する側に変化することになる。
【００２５】
このようにして、ＰＬＬ回路５０は、外部クロック信号Ｅｘｔ．ＣＬＫと周波数および位相ともに一致した内部クロック信号ｉｎｔ．ＣＬＫを発生する。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
ここで、上述したとおり、リングオシレータ５６の発振周波数は、各インバータ５６ａを流れる電流値に大きく依存する。すなわち、この電流値が大きいほど、発振周波数は上昇することとなるが、上記のように構成されたＰＬＬ回路５０におけるリングオシレータ５６においては、ループフィルタ５４の出力電位Ｖｐに対して、リングオシレータの駆動電流は比例して変化しない。
【００２７】
これは、ループフィルタ回路５４の出力電位Ｖｐの電位が、ｐチャネルＭＯＳトランジスタ５５ｂのゲートに印加されることで、各インバータに流れる電流値が決定される構成となっているためである。すなわち、インバータ回路５６ａに流れる電流値は、このｐチャネルＭＯＳトランジスタ５５ｂを流れるドレイン電流のゲート電圧依存性に従うこととなり、その依存性が正確にはゲート電圧に線形でないために、チャージポンプ回路５３の出力電位、すなわち、ループフィルタ回路５４の出力電位Ｖｐとリングオシレータを構成するインバータ５６ａを流れる電流の関係が線形でなくなるためである。
【００２８】
したがって、ＰＬＬ回路５０が同期をとろうとする対象の外部クロック信号Ｅｘｔ．ＣＬＫの周波数が大きすぎる状態、すなわち、チャージポンプ回路５３の出力が電源電位Ｖｃｃに近く、ｐチャネルＭＯＳトランジスタ５５ｂを流れるドレイン電流が大きい状態、あるいは、外部クロック信号Ｅｘｔ．ＣＬＫの周波数が低すぎる状態、すなわち、チャージポンプ回路５３の出力レベルが接地電位ＧＮＤに近く、ｐチャネルＭＯＳトランジスタ５５ｂを流れるドレイン電流が小さい状態では、チャージポンプ回路５３の出力、すなわち、ループフィルタ回路５４の出力電位ＶｐとｐチャネルＭＯＳトランジスタ５５ｂを流れるドレイン電流との関係が、大きく線形から外れてしまう。
【００２９】
つまり、外部クロック信号Ｅｘｔ．ＣＬＫの周波数領域によっては、外部クロック信号Ｅｘｔ．ＣＬＫの周波数前後で、発振される内部クロック信号ｉｎｔ．ＣＬＫが大きく振動してしまうこととなり、信号ｉｎｔ．ＣＬＫのジッタが大きくなるという可能性があった。
【００３０】
また、上記ジッタを生じさせる原因としては、その他にチャージポンプ回路５３から出力される定電流値がある。
【００３１】
図４４は、チャージポンプ回路５３が供給する定電流値が所定の値よりも大きい場合と小さい場合について、リングオシレータ回路５６の出力する周波数の時間依存性を示す図である。チャージポンプ回路５３が供給する定電流値が大きい場合には、ループフィルタ５４が駆動される電流値が大きくなることとなり、ＰＬＬ回路５０が外部クロック信号Ｅｘｔ．ＣＬＫに対して同期動作を完了するまでの時間は短くなる。しかしながら、同期した後、位相比較回路５２からの制御信号に応じてチャージポンプ回路５３が出力する電流値の変化も大きくなり、同期完了後の出力周波数のぶれが大きく、ジッタが大きくなる。
【００３２】
逆に、チャージポンプ回路５３が供給する定電流値が小さい場合には、同期動作が完了した後の周波数のぶれは小さくなるが、同期が完了するまでの時間が長くなってしまうという問題がある。
【００３３】
このことは、同期型半導体記憶装置２０００においては、外部クロック信号Ｅｘｔ．ＣＬＫに対して同期した内部クロック信号ｉｎｔ．ＣＬＫを発生させるためには、同期信号発生回路５０が、常に同期動作を持続している必要があることを意味する。そうでない場合は、データの入出力動作において、同期型半導体記憶装置２０００が外部クロック信号Ｅｘｔ．ＣＬＫに追随できないことになる。したがって、常時同期信号発生回路５０が動作することにより、同期型半導体記憶装置２０００のスタンバイ状態における消費電力が増加するという問題点があった。
【００３４】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、待機動作中における消費電力を低減することが可能な同期型半導体記憶装置を提供することである。
【００３５】
この発明の他の目的は、外部クロック信号に対して同期動作が完了するまでの時間を短縮し、高速動作に追随可能な内部同期信号発生回路を有する同期型半導体記憶装置を提供することである。
【００３６】
この発明のさらに他の目的は、テストモード期間中は、内部クロック信号を所定の周波数に設定し、加速試験を行なうことが可能な同期型半導体記憶装置を提供することである。
【課題を解決するための手段】
【００３７】
請求項１記載の同期型半導体記憶装置は、外部クロック信号に同期して記憶データを出力する同期型半導体記憶装置であって、行列状に配列される複数のメモリセルを有するメモリセルアレイと、行アドレス信号に応じてメモリセルアレイの対応する行のメモリセルの記憶データを読出すために、メモリセルアレイの対応する行を選択する手段と、列アドレス信号に応じてメモリセルアレイの対応する列を選択し、選択された列に対応するメモリセルの記憶データを読出すための列選択手段と、列選択手段からの記憶データを受けて、内部クロック信号に同期して出力するためのデータ出力手段と、対応する列の選択より以前の信号により、外部クロック信号に同期する内部クロック信号を発生するための同期動作を開始する内部同期信号発生手段とを備え、内部同期信号発生手段は、内部クロック信号を生成するにあたり外部クロックと同期させるための内部信号を遅延させるための遅延手段を含み、遅延手段の遅延量は、電源投入時に予め定められた所定の遅延量に設定される。
【００３８】
請求項２記載の同期型半導体記憶装置は、請求項１記載の同期型半導体記憶装置の構成において、内部同期信号発生手段は、遅延手段の遅延量は、予め定められた定電流値に応じて制御される。
【００３９】
請求項３記載の同期型半導体記憶装置は、請求項１記載の同期型半導体記憶装置の構成において、内部同期信号発生手段は、ループフィルタと、ループフィルタの出力を予め定められた電位にプリチャージするための手段とを含む。
【発明の効果】
【００４０】
請求項１〜３記載の同期型半導体記憶装置は、内部同期信号発生手段中の遅延手段の遅延量は、電源投入時に予め定められた所定の遅延量に設定されるので、内部クロック信号を外部クロック信号に同期させるまでの時間を短縮できる。
【発明を実施するための最良の形態】
【００４１】
［実施の形態１］
図１は本発明の実施の形態１の内部同期信号発生回路１００の構成を示す概略ブロック図であり、図２は、実施の形態１の同期型半導体記憶装置１０００の構成を示す概略ブロック図である。
【００４２】
図１および第２を参照して、まず、実施の形態１の同期型半導体記憶装置１０００の構成について説明する。
【００４３】
図２を参照して、同期型半導体記憶装置１０００は、外部制御信号入力端子２ないし８を介して与えられる外部クロック信号Ｅｘｔ．ＣＬＫおよび外部制御信号／ＲＡＳ、／ＣＡＳを受けて、内部制御信号を発生するコントロール回路９０と、メモリセルが行列状に配列されるメモリセルアレイ１０と、アドレス信号入力端子８を介して与えられる外部アドレス信号Ａ０〜Ａｉを受け、コントロール回路９０の制御のもとに内部行アドレス信号および内部列アドレス信号を発生するアドレスバッファ１８と、コントロール回路９０の制御のもとに、活性化され、アドレスバッファ１８から与えられる内部行アドレス信号をデコードし、メモリセルアレイ１０の対応する行（ワード線）を選択するロウデコーダ１２とを含む。
【００４４】
外部制御信号入力端子４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部動作を開始させ、かつ内部動作の活性期間を決定するロウアドレスストローブ信号である。この信号／ＲＡＳの活性化時、ロウデコーダ１２等のメモリセルアレイ１０の行を選択する動作を関連する回路は活性状態とされる。外部制御信号入力端子６へ与えられる信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルアレイ１０における列を選択する回路を活性状態とする。
【００４５】
後に説明するように、信号／ＲＡＳおよび信号／ＣＡＳの取込動作は、外部信号Ｅｘｔ．ＣＬＫに同期して行なわれるが、内部クロック信号ｉｎｔ．ＣＬＫを発生する内部同期信号発生回路１００の同期動作は、この信号／ＲＡＳの入力をトリガとして開始される。
【００４６】
同期型半導体記憶装置１０００は、さらに、コントロール回路９０の制御のもとに活性化され、アドレスバッファ１８からの内部列アドレス信号をデコードし、メモリセルアレイ１０の対応する複数の列を同時に選択する列選択信号を発生するコラムデコーダ１４と、メモリセルアレイ１０の選択された行に接続するメモリセルのデータを検知し増幅するセンスアンプと、コラムデコーダ１４からの列選択信号に応答して、メモリセルアレイ１０の選択された複数の列を内部データバスに接続するＩ／Ｏ回路と、コントロール回路９０の制御のもとに、内部データバスに出力された読出データを受けて、アドレスバッファ１８から与えられる内部セレクタアドレスに応じて、対応するメモリセルのデータを選択して出力するセレクタ回路２８と、コントロール回路９０の制御のもとに、内部クロック信号ｉｎｔ．ＣＬＫに同期して、セレクタ回路２８からの読出データをデータ入出力端子３２に出力する出力回路３０とを含む。
【００４７】
コントロール回路９０は、信号入力端子２に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受けるクロックバッファ２０からの出力に基づいて、外部制御信号入力端子４に与えられる行アドレスストローブ信号／ＲＡＳを受けてＲＡＳバッファ２２から出力される内部行アドレスストローブ信号の活性化に応じて同期動作を開始する内部同期信号発生回路１００と、内部同期信号発生回路１００からの内部クロック信号ｉｎｔ．ＣＬＫを受けて、所定の時間ずつ遅延して内部制御信号を出力する内部制御信号発生回路２６とを含む。
【００４８】
外部制御信号入力端子６に与えられる列アドレスストローブ信号／ＣＡＳを受けるＣＡＳバッファ２４や、アドレス信号入力端子８を介して与えられるアドレス信号に対するアドレスバッファ１８の列アドレス信号の取込動作は内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【００４９】
次に、内部同期信号発生回路１００の構成について説明する。
図１を参照して、同期信号発生回路１００は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、所定の時間遅延して出力する遅延回路１１０と、外部クロック信号Ｅｘｔ．ＣＬＫおよび遅延回路１１０の出力を受けて、両者の位相差を検出する位相比較器１２０と、位相比較器１２０の検出結果に応じて、定電流源スイッチ信号ＣＳを出力するスイッチ用デコーダ１３０と、信号ＣＳを受けて、対応する定電流値を供給する可変定電流源回路１４０と、可変定電流源回路１４０の出力する定電流値に応じて、遅延回路１１０の遅延量を制御する制御信号を出力する遅延制御回路１５０とを含む。
【００５０】
遅延回路１１０は、ｎ段のカスケード接続されたインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎを含む。各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）は、各々ｐチャネルＭＯＳトランジスタＰ１ｉを介して電源電位Ｖｃｃと結合し、ｎチャネルＭＯＳトランジスタＮ１ｉを介して接地電位ＧＮＤと結合する。各ｐチャネルＭＯＳトランジスタＰ１ｉのゲート電位レベルおよびｎチャネルＭＯＳトランジスタＮ１ｉのゲート電位レベルは、遅延制御回路１５０により制御される構成となっている。
【００５１】
すなわち、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電流値は遅延制御回路１５０により制御される。言い換えれば、各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）における遅延時間は、遅延制御回路１５０からの制御信号により変化する構成となっている。
【００５２】
可変定電流源回路１４０は、ｍ個の内部定電流源回路ＣＳ１１，ＣＳ２１，…ＣＳｍ１と、ｍ個の内部定電流源回路ＣＳ１２，ＣＳ２２，…ＣＳｍ２とを含む。定電流源回路ＣＳ１１は、一端が電源電位Ｖｃｃと接続し、他端定電流源スイッチ信号ＣＳにより開閉されるスイッチ回路ＳＷ１１を介して出力ノード１４０ａと接続している。
【００５３】
その他の定電流源回路ＣＳ２１，…ＣＳｍ１は、同様にそれぞれ一端が電源電位Ｖｃｃと接続し、他端はスイッチ回路ＳＷ２１，…ＳＷｍ１をそれぞれ介して出力ノード１４０ａと接続している。
【００５４】
一方、内部定電流源回路ＣＳ１２，ＣＳ２２，…，ＣＳｍ２も、それぞれ一端は、定電流源スイッチ信号ＣＳにより制御されて開閉するスイッチ回路ＳＷ１２，ＳＷ２２，…，ＳＷｍ２を介して出力ノード１４０ａと接続し、他端は、それぞれ電源電位ＧＮＤと接続している。
【００５５】
したがって、出力ノード１４０ａに供給される定電流値はスイッチ回路ＳＷ１１，ＳＷ２１，…ＳＷｍ１が導通状態となることにより増加し、スイッチ回路ＳＷ１２，ＳＷ２２，…ＳＷｍ２がそれぞれ導通状態となることにより減少する構成となっている。
【００５６】
したがって、定電流源スイッチ信号ＣＳの値に応じて、スイッチ回路ＳＷ１１，ＳＷ２１，…ＳＷｍ１およびスイッチ回路ＳＷ１２，ＳＷ２２，…，ＳＷｍ２が開閉されることで、対応する定電流値が１４０ａに出力され、この定電流値に応じて、後に説明するように遅延制御回路１５０が動作することになる。
【００５７】
可変定電流源回路１４０は、さらに、常時出力ノード１４０ａに対して、所定の定電流値を供給するフリーラン用電流源１４４を含む。すなわち、スイッチ回路ＳＷ１１〜ＳＷｍ１およびＳＷ１２〜ＳＷｍ２がすべて非導通状態となっている場合でも、常に一定のフリーラン用電流が出力ノードに供給される構成となっている。
【００５８】
遅延制御回路１５０は、出力ノード１４０ａとドレインが、接地電位ＧＮＤとソースが接続するｎチャネルＭＯＳトランジスタＮ３１と、ソースが接地電位ＧＮＤと、ゲートがｎチャネルＭＯＳトランジスタＮ３１のゲートと接続するｎチャネルＭＯＳトランジスタＮ３２とを含む。ｎチャネルＭＯＳトランジスタＮ３１のドレインとゲートは接続されており、ｎチャネルＭＯＳトランジスタＮ３１とＮ３２とでカレントミラー回路を構成している。
【００５９】
遅延制御回路１５０は、さらに、ソースが電源電位Ｖｃｃと、ドレインがｎチャネルＭＯＳトランジスタＮ３２のドレインと接続するｐチャネルＭＯＳトランジスタＰ３１を含む。ｎチャネルＭＯＳトランジスタＮ３２のゲートと、遅延回路１１０のｎチャネルＭＯＳトランジスタＮ１１〜Ｎ１ｎのゲートとが接続し、これらｎチャネルＭＯＳトランジスタＮ１１〜Ｎ１ｎを流れるドレイン電流値がカレントミラー回路を構成するｎチャネルＭＯＳトランジスタＮ３１およびＮ３２を流れる電流値により制御される。
【００６０】
一方、ｐチャネルＭＯＳトランジスタＰ３１のゲートと遅延回路１１０中のｐチャネルＭＯＳトランジスタＰ１１〜Ｐ１ｎのゲートとが接続している。ここで、ｐチャネルＭＯＳトランジスタＰ３１のゲートとドレインとが接続されているため、ｐチャネルＭＯＳトランジスタＰ３１とＰ１１とでカレントミラー回路を構成している。したがって、ｐチャネルＭＯＳトランジスタＰ１１〜Ｐ１ｎのそれぞれに流れるドレイン電流は、ｐチャネルＭＯＳトランジスタＰ３１に流れるドレイン電流、すなわち、カレントミラー回路を構成するｎチャネルＭＯＳトランジスタＮ３１およびＮ３２に流れるドレイン電流値と同一の値となる構成となっている。
【００６１】
したがって、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの各々に供給される電流値は、可変定電流源回路１４０の出力ノード１４０ａに供給される電流値により制御される。
【００６２】
次に、内部同期信号発生回路１００の動作について説明する。
まず、外部クロック信号Ｅｘｔ．ＣＬＫの１周期の時間に対して、遅延回路１１０の遅延時間が小さい場合について考える。この場合、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、遅延回路１１０から出力される信号は、外部クロック信号Ｅｘｔ．ＣＬＫに比べて位相が進んでいることになる。位相比較器１２０において検出された、上記位相差に応じて、スイッチ用デコーダ１３０は、遅延回路１１０から出力される信号の位相の進みを遅らせるように、定電流源スイッチ信号ＣＳにより、可変定電流源回路１４０を制御して、出力ノード１４０ａに出力される定電流値を減少させる。これに応じて、ｎチャネルＭＯＳトランジスタＮ３１およびＮ３２より構成されるカレントミラー回路を流れるドレイン電流値が減少し、遅延回路１１０を構成する各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）に供給される電流値も減少する。
【００６３】
したがって、インバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの遅延時間が増大し、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、遅延回路１１０から出力される信号の位相が遅れることになる。
【００６４】
すなわち、外部クロック信号Ｅｘｔ．ＣＬＫの位相と、遅延回路１１０から出力される信号との位相差は、両者が同期する方向に変化することになる。
【００６５】
一方、遅延回路１１０の遅延時間が、外部クロック信号Ｅｘｔ．ＣＬＫの１周期の時間よりも大きい場合は、上記と逆の動作を行なうことで、外部クロック信号Ｅｘｔ．ＣＬＫと、遅延回路１１０から出力される内部クロック信号ｉｎｔ．ＣＬＫとが同期することになる。
【００６６】
内部同期信号発生回路１００においては、従来のＰＬＬ回路５０と異なり、位相比較器１２０における位相比較結果に応じて、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電流値が、ディジタル的にかつ位相比較器の比較結果に対して線形に変化することが可能であるため、出力される内部クロック信号ｉｎｔ．ＣＬＫのジッタの発生を抑制することが可能である。
【００６７】
さらに、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれに供給される電流値が広い範囲にわたって線形に変化するため、これらインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎに供給される電流値が大きい状態、すなわち、外部クロック信号Ｅｘｔ．ＣＬＫに対して同期動作が完了するまでの時間が短い動作領域においても、ジッタの発生を抑制することが可能となる。
【００６８】
可変定電流源回路１４０は、さらに、出力ノード１４０ａに対して所定電流値を常に供給するフリーラン用電流源１４４を有しているので、遅延回路１１０のスタンバイ状態における遅延量をこのフリーラン用電流源１４４が供給する電流値により制御することが可能で、予め、外部クロック信号Ｅｘｔ．ＣＬＫの周期に対して同期がとりやすいように遅延回路１１０の遅延量を設定しておくことができ、さらに外部クロック信号Ｅｘｔ．ＣＬＫに対する同期完了までの時間をさらに低減することが可能となる。
【００６９】
図３は、ＳＤＲＡＭ等の高速ＤＲＡＭにおいて、行アドレス信号のアクセスが終了した後、列アドレス信号のアクセスをするまでの外部クロック信号の変化の様子を示すタイミングチャートである。
【００７０】
図３（ａ）は所定の外部クロック信号におけるローアクセスからコラムアクセスまでの外部クロック信号の変化を、（ｂ）は、（ａ）における外部クロック信号Ｅｘｔ．ＣＬＫの周期の２分の１の外部クロック信号に対するローアクセスからコラムアクセスまでの波形の変化を、（ｃ）は、（ａ）におけるよりもさらに４分の１の周期の外部クロック信号Ｅｘｔ．ＣＬＫにおける場合のローアクセスからコラムアクセスまでの外部クロック信号の変化を示すタイミングチャートである。
【００７１】
すなわち、図３（ａ）に示した場合から、順次（ｂ）に示す場合、（ｃ）に示す場合というように、外部クロック信号を高速化した場合でも、同期型半導体記憶装置における内部回路の動作は、それに応じて高速化されるわけではなく、外部クロック信号に合わせて行アドレスのアクセスを開始してからデータが出力するまでの時間数は変化せず、たとえば、ローアクセスからコラムアクセスまでのクロック数が増加していくことになる。
【００７２】
このような傾向は、外部クロック信号の周波数が高周波になればなるほど顕著になり、アクセスを開始してからデータが出力されるまでの外部クロック信号Ｅｘｔ．ＣＬＫのサイクル数が増加することになる。
【００７３】
この場合、一般に高速動作が要求されるのはコラムアクセス後データ出力が完了するまでの時間であり、この動作も外部クロック信号Ｅｘｔ．ＣＬＫに応じて高速化できるわけではないため、外部クロック信号の高周波化に伴って、コラムアクセスからデータ出力までのクロック数（以下、レイテンシと呼ぶ）も増加する。しかしながら、コラムアクセス後のデータ出力は、一般に複数のデータが連続して出力されるのに対し、ローアクセスについては、１度に指定する行アドレスは１つであるため、高速化の要求は小さい。
【００７４】
以上の点を考慮すると、同期型半導体記憶装置に搭載される内部同期信号発生回路１００の外部クロック信号Ｅｘｔ．ＣＬＫに対する同期完了までの時間が十分小さくなった場合、ローアクセスが行なわれたことをトリガとして、コラムアクセスが行なわれるまでの複数クロックの期間に、内部同期信号発生回路１００が外部クロック信号Ｅｘｔ．ＣＬＫに対する同期動作を行なうという動作モードが可能となる。
【００７５】
すなわち、このような動作モードでは、内部同期信号発生回路１００は、常時外部クロック信号Ｅｘｔ．ＣＬＫに対して同期動作を行なう必要がなくなる。
【００７６】
つまり、ローアクセスに関しては、内部クロック信号ｉｎｔ．ＣＬＫについての同期動作は不要となり、ローアクセスの期間、すなわち、行アドレスの取込みからワード線の活性化およびメモリセルデータの増幅を行なうまでの期間を外部クロック信号Ｅｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫの同期動作に利用することが可能となる。
【００７７】
コラムアクセスについては、十分に内部クロック信号ｉｎｔ．ＣＬＫが外部クロック信号Ｅｘｔ．ＣＬＫに同期が完了した状態で行なうことが可能で、コラムアクセス動作の高速性には何ら影響がない。
【００７８】
図４は、実施の形態１の同期型半導体記憶装置１０００において、上記のような動作を行なった場合の同期型半導体記憶装置１０００内の主要な信号の時間変化を示すタイミングチャートである。
【００７９】
時刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりの位置において、行アドレス信号Ａｘがアドレスバッファ１８に取込まれる。これに応じて、アドレスバッファ１８から出力される内部行アドレス信号に応じて、ロウデコーダ１２は、対応するワード線の電位を“Ｈ”レベルに変化させる。
【００８０】
センスアンプは、上記選択されたワード線に接続するメモリセル中の記憶データに応じてこれらメモリセルに接続するビット線対に生じた電位差を増幅し、ビット線対の一方を“Ｈ”レベルの電位に、ビット線対の他方を“Ｌ”レベルの電位とする。
【００８１】
一方で、行アドレスストローブ信号／ＲＡＳが活性状態（“Ｌ”レベル）となるのに応じて、内部同期信号発生回路１００は外部クロック信号Ｅｘｔ．ＣＬＫに対する同期動作を開始し、時刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジから３サイクル後の時刻ｔ５における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、同期動作を完了し、以後は同期した内部クロック信号ｉｎｔ．ＣＬＫを出力する。
【００８２】
時刻ｔ１から、外部クロック信号Ｅｘｔ．ＣＬＫの４サイクル後の時刻ｔ６において、列アドレスがアドレスバッファ１８に取込まれ、これに応じて、アドレスバッファ１８から出力される内部列アドレス信号に対応する複数のメモリセル列をコラムデコーダ１４が選択する。コラムデコーダ１４からの列選択信号に応じて、Ｉ／Ｏ回路は、選択された列に対応するビット線対とＩ／Ｏ線対とを接続し、これに応じて、内部データバスに読出された記憶データに対応する電位が出力される。セレクタ回路２８は、内部データバスに出力された複数のメモリセルに対応するデータのうち、アドレスバッファ１８から出力される内部セレクタ信号に応じて、対応するメモリセルのデータを、内部制御信号発生回路２６からの内部制御信号に応じて、出力回路３０に出力する。
【００８３】
出力回路３０は、セレクタ回路２８からの読出データに応じて、データ入出力端子３２の電位レベルを対応する電位に駆動する。時刻ｔ６において、列アドレスの取込みが行なわれた後、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル後に相当する時刻ｔ８において、データ入出力端子３２からのデータの読出しが行なわれる。
【００８４】
図５は、図２に示した同期型半導体記憶装置１０００における内部制御信号発生回路２６の構成を示す概略ブロック図である。
【００８５】
上述したとおり、内部制御信号発生回路２６からの制御信号に基づいて、アドレスバッファ１８における列アドレスの取込動作、コラムデコーダ１４におけるコラム選択動作、Ｉ／Ｏ回路における内部データバスへのデータ出力動作、セレクタ回路２８におけるデータ選択動作、および出力回路３０におけるデータ出力動作のそれぞれが制御される。
【００８６】
図４において説明したとおり、実施の形態１の同期型半導体記憶装置１０００においては、行系の回路の動作は、行アドレスストローブ信号／ＲＡＳの活性化に応じて、内部クロック信号ｉｎｔ．ＣＬＫに同期することなく行なわれ、列系の回路動作のみが内部制御信号発生回路２６からの内部制御信号に応じて制御される構成となっている。
【００８７】
すなわち、外部制御信号入力端子４に与えられる行アドレスストローブ信号／ＲＡＳを受けるＲＡＳバッファ２２は、外部制御信号入力端子２に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受けるクロックバッファ２０からの出力に応じて、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、行アドレスストローブ信号／ＲＡＳが活性状態（“Ｌ”レベル）となっている場合に、活性な内部行アドレスストローブ信号（“Ｈ”レベルが活性状態であるとする。）を出力する。これに応じて、行系の回路動作の制御が開始される。すなわち、取込まれた行アドレスＡｘに対応する行が、ロウデコーダ１２により選択される。
【００８８】
その後、内部行アドレスストローブ信号が、遅延回路２６２により所定時間遅延した信号に応じて、ロウデコーダ１２は、選択されたワード線の電位レベルを“Ｈ”レベルへと変化させる。
【００８９】
ワード線を活性化させた信号が、遅延回路２６４によりさらに所定時間遅延した信号により、センスアンプが活性化され、上記選択されたワード線に接続するメモリセルの記憶情報に応じて、ビット線対の電位レベルが増幅される。
【００９０】
一方で、信号／ＲＡＳが活性状態となり、ＲＡＳバッファ２２から出力される内部行アドレスストローブ信号が活性状態となると、ＡＮＤゲート４２が開状態となり、外部制御信号入力端子２に与えられる外部クロック信号Ｅｘｔ．ＣＬＫを受けるクロックバッファ２０から内部同期信号発生回路１００に外部クロック信号Ｅｘｔ．ＣＬＫが与えられる。すなわち、信号／ＲＡＳが活性化した後に、内部同期信号発生回路１００には外部クロック信号Ｅｘｔ．ＣＬＫが与えられることとなり、信号／ＲＡＳをトリガとして、内部同期信号発生回路１００の同期動作が開始することになる。
【００９１】
内部同期信号発生回路１００から出力された内部クロック信号ｉｎｔ．ＣＬＫに応じて、まずＣＡＳバッファ２４が制御され、外部制御信号入力端子６に与えられる列アドレスストローブ信号／ＣＡＳが活性状態（“Ｌ”レベル）である場合は、このＣＡＳバッファ２４に制御されて、アドレスバッファ１８において、アドレス信号入力端子８を介して与えられる列アドレスがアドレスバッファ１８に取込まれる（コラムアドレスがラッチされる）。
【００９２】
すなわち、信号／ＣＡＳが活性化する時点においては、内部同期信号発生回路１００から出力される内部クロック信号ｉｎｔ．ＣＬＫは外部クロック信号Ｅｘｔ．ＣＬＫに対して同期しているので、以後の列系回路の動作は、外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫに同期して制御されることになる。
【００９３】
信号／ＣＡＳが活性化後の内部クロック信号ｉｎｔ．ＣＬＫの１サイクル目においては、たとえば、列アドレスの取込みが行なわれた後、内部クロック信号ｉｎｔ．ＣＬＫが遅延回路２６６により所定の時間遅延した信号によりコラムデコーダ１４が制御されてアドレスのデコードが行なわれる。さらに、このアドレスデコードを指示した信号が遅延回路２６８により所定時間遅延した信号によりコラム選択信号が活性となって、列アドレスにより指定された複数のメモリセル列が同時に選択される。
【００９４】
さらに、このコラム選択を活性化した信号が、遅延回路２７０により所定時間遅延した信号により、内部データバスを駆動するプリアンプ（図示せず）を活性化するためのプリアンプ増幅信号が生成される。
【００９５】
一方、信号／ＣＡＳが活性化後の内部クロック信号ｉｎｔ．ＣＬＫの２サイクル目においては、内部クロック信号ｉｎｔ．ＣＬＫにより、内部データバスが制御されて、内部データバスが所定のプリチャージ電位に充電された後、プリアンプ回路と内部データバスとを接続するトランスファゲートが導通状態となって、選択されたメモリセルからのデータが内部データバスに出力される。このバス制御を行なった内部制御信号が遅延回路２７２により所定時間遅延した信号によりセレクタ回路２８が活性化され、セレクタ回路２８は、アドレスバッファ１８から与えられる内部セレクト信号に応じて、読出された複数のメモリセルに対応するデータのうち、選択されたメモリセルに対応するデータを出力回路３０に出力する。セレクタ回路を活性化した信号が、遅延回路２７４により所定時間遅延した信号により、出力回路３０におけるラッチ回路（図示せず）が、セレクタ回路２８から出力された読出データをラッチする。
【００９６】
信号／ＣＡＳが活性化した後の３サイクル目において、内部クロック信号ｉｎｔ．ＣＬＫの活性化に応じて、出力回路３０中の出力バッファ回路（図示せず）が活性化される。この出力バッファ制御信号が遅延回路２７６により所定時間遅延した信号により、データ入出力端子３２の電位レベルを出力回路３０が対応する電位に駆動する。
【００９７】
なお、以上の説明では、信号／ＣＡＳの活性化後の１サイクル目において、ＣＡＳバッファ制御信号からプリアンプ制御信号までが出力され、信号／ＣＡＳ活性化後の２サイクル目においてバス制御信号からデータ前ラッチ信号までが出力され、信号／ＣＡＳ活性化後の３サイクル目において出力バッファ制御手段および出力制御信号が出力されるものとして説明したが、実際には、すべてのサイクルにおいて、たとえば、ＣＡＳバッファ制御信号、バス制御信号、出力バッファ制御信号等は出力されている。ただし、この場合、たとえば読出されたデータがプリアンプにおいて増幅される前におけるバス制御信号に伴う動作、たとえば信号／ＣＡＳ活性化後の１サイクル目におけるバス制御信号に伴う動作は意味をなさず、信号ＣＡＳ活性化後の所定のサイクル後において、データ入出力端子３２に出力されるデータのみが意味ある値として外部に読出される。
【００９８】
以上説明した内部制御信号発生回路２６の構成により、外部クロック信号Ｅｘｔ．ＣＬＫに同期して、信号／ＲＡＳが活性化していることが検知された後、行系の回路の動作が起動され、同時に、内部同期信号発生回路１００の同期動作も、信号／ＲＡＳの活性化をトリガとして開始される。列系回路の動作は、内部同期信号発生回路１００から出力される内部クロック信号ｉｎｔ．ＣＬＫに同期して制御されることになる。
【００９９】
すなわち、信号／ＲＡＳが活性化していない期間は、内部同期信号発生回路１００は同期動作を行なわないため、内部同期信号発生回路１００での消費電力が軽減され、スタンバイ状態における同期型半導体記憶装置１０００の消費電力が抑制される。なお、以上の説明においては、信号／ＲＡＳが活性化後、４サイクル目において列アドレスの取込みが行なわれ、列アドレスの取込みが行なわれた後、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル後においてデータが外部に出力される構成としたが、いずれのサイクル数についても、特にこの値に限定されることなく、外部クロック信号Ｅｘｔ．ＣＬＫの周期に応じて変化させることが可能である。
【０１００】
［実施の形態２］
図６は、本発明の実施の形態２の内部同期信号発生回路１０２の構成を示す概略ブロック図である。
【０１０１】
この内部同期信号発生回路１０２の搭載される同期型半導体記憶装置の構成は、図２に示した同期型半導体記憶装置１０００の構成において、単に内部同期信号発生回路のみを置換えたものであるので、その構成の詳細の説明は省略する。
【０１０２】
実施の形態２の内部同期信号発生回路１０２は、リングオシレータ回路１１４と、リングオシレータ回路の出力と外部クロック信号Ｅｘｔ．ＣＬＫとを受けて、両者の位相の比較を行なう位相比較器１２０と、位相比較器１２０の比較結果に応じて、所定の電位を出力するチャージポンプ１８０と、チャージポンプ１８０の出力を受けて、対応するディジタル信号の定電流源スイッチ信号ＣＳを出力するアナログ／ディジタル変換回路（以下Ａ／Ｄ変換回路と呼ぶ）１８２と、定電流源スイッチ信号ＣＳに応じて、対応する電流値を出力ノード１４０ａに出力する可変定電流源回路１４０と、出力ノード１４０ａに出力される定電流値に応じて、リングオシレータ回路１１４の発振周波数を制御する遅延制御回路１５０とを含む。
【０１０３】
可変定電流源回路１４０および遅延制御回路１５０の構成は実施の形態１の内部同期信号発生回路１００の構成と同様であるので、同一部分に同一参照符号を付してその説明は省略する。
【０１０４】
位相比較器１２０およびチャージポンプ回路１８０の構成は、図４３に示した従来のＰＬＬ回路５０における位相比較回路５２およびチャージポンプ回路５３の構成と同様である。
【０１０５】
したがって、実施の形態２の内部同期信号発生回路１０２の構成は、実施の形態１の内部同期信号発生回路１００の構成に比べて、実施の形態１の内部同期信号発生回路１００が一種のＤＬＬ回路として構成されていたのに対し、内部同期信号発生回路１０２は一種のＰＬＬ回路として構成されている点が異なる。
【０１０６】
リングオシレータ回路１１４の構成も、基本的には、従来のＰＬＬ回路５０におけるリングオシレータ回路５６と同様である。すなわち、リングオシレータ回路１１４は、奇数段（ｎ段）のインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎがリング状に接続され、各々のインバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）に対して供給される電流値が、電源電位Ｖｃｃとインバータ回路Ｉｎｖ．ｉとの間に接続され、そのゲート電位が遅延制御回路１５０により制御されるｐチャネルＭＯＳトランジスタＰ１ｉと、インバータ回路Ｉｎｖ．ｉと接地電位ＧＮＤとの間に接続され、そのゲート電位が遅延制御回路１５０により制御されるｎチャネルＭＯＳトランジスタＮ１ｉによって制御される構成となっている。
【０１０７】
ここで、リングオシレータ回路１１４を構成する各インバータ回路Ｉｎｖ．ｉに供給される電流値は、実施の形態１における内部同期信号発生回路１００と同様に、可変定電流源回路１４０から供給されるディジタル的に変化する定電流値により制御される。したがって、実施の形態１と同様に、各インバータ回路Ｉｎｖ．ｉに供給される電流値が比較的大きく、すなわち、外部から供給される外部クロック信号Ｅｘｔ．ＣＬＫに対する同期動作がより早く完了する動作状態においても、ジッター等が発生することなく安定な内部クロック信号ｉｎｔ．ＣＬＫを発生することが可能となる。
【０１０８】
図７は、実施の形態２の同期型半導体記憶装置の動作を示すタイミングチャートである。
【０１０９】
時刻ｔ１における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号／ＲＡＳが活性状態（“Ｌ”レベル）であることが検知されると、行アドレス信号Ａｘがアドレスバッファ１８に取込まれる。これに応じて、時刻ｔ２においてロウデコード１２が選択されたワード線電位を“Ｈ”レベルに昇圧する。その後時刻ｔ３において、センスアンプが選択されたワード線に接続するメモリセルに対応するビット線対の電位レベルを記憶データに応じて増幅する。一方、時刻ｔ１において信号／ＲＡＳが活性状態となるのに応じて、内部同期信号発生回路１０２は、同期動作を開始する。図７に示した例においては、時刻ｔ１後の内部クロック信号Ｅｘｔ．ＣＬＫの３サイクルの期間中に内部同期信号発生回路１０２は同期動作を完了し、時刻ｔ４において、外部クロック信号Ｅｘｔ．ＣＬＫと同期した内部クロック信号ｉｎｔ．ＣＬＫを出力する。
【０１１０】
時刻ｔ１から４サイクル後の時刻ｔ５における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジ、すなわち内部クロック信号ｉｎｔ．ＣＬＫの立上がりのエッジに応じて、アドレスバッファ１８に列アドレスＡｙが取込まれ、これに応じて、列系動作が駆動される。すなわち、時刻ｔ６において、ビット線対と対応するＩ／Ｏ線対が接続され、さらにこのＩ／Ｏ線対電位が内部データバスに伝達される。時刻ｔ７において、出力回路３０は、データ入出力端子３２の電位レベルの駆動を開始し、時刻ｔ５におけるコラムアクセス後２サイクル目にあたる時刻ｔ８における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、データ入出力端子３２に出力される読出データＤ０が外部に読出される。
【０１１１】
すなわち、実施の形態２においても、信号／ＲＡＳが活性状態となるのに応じて、内部同期信号発生回路１０２は同期動作を開始するので、信号／ＲＡＳが不活性である期間は、内部同期信号発生回路１０２は同期動作を行なわずフリーラン用電源１４４により供給される電流値に応じた周波数で発振することとなり、スタンバイ状態における同期型半導体記憶装置の消費電力を低減することが可能である。
【０１１２】
図８は実施の形態２の同期型半導体記憶装置において、コラムアクセスを２回連続して行なう場合、すなわち１つのワード線で選択されたメモリセルのうち異なる列に属するメモリセルから連続してデータを出力する場合の動作を説明するタイミングチャートである。
【０１１３】
この場合も、図７において説明したのと全く同様に、時刻ｔ１において信号／ＲＡＳが活性状態となっているのに応じて、行アドレスが取込まれると同時に、内部同期信号発生回路１０２の動作が駆動される。その後選択されたワード線の電位レベルが駆動され、これに応じて、センスアンプが対応するビット線対に接続するメモリセル中の記憶データに応じてビット線対電位レベルを増幅する。
【０１１４】
時刻ｔ１後の３サイクル目の時刻ｔ２における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、内部同期信号発生回路１０２は、同期動作を完了し、外部クロック信号Ｅｘｔ．ＣＬＫと同期した内部クロック信号ｉｎｔ．ＣＬＫをし始める。
【０１１５】
一方、この時刻ｔ２において、まず第１の列アドレス信号Ａｙ１がアドレスバッファ１８に取込まれ、これに応じて、対応するビット線対が時刻ｔ３において、Ｉ／Ｏ線対と接続され、内部データバスに読出データが出力される。続いて、時刻ｔ４における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、第２の列アドレス信号Ａｙ２がアドレスバッファ１８に取込まれ、これに応じて、対応するビット線対が時刻ｔ５においてＩ／Ｏ線対と接続され、読出された第２のデータが内部データバスに出力される。時刻ｔ６において、まず１番目に読出されたデータＤ０が出力回路３０からデータ入出力端子３２に出力され、続いて次のサイクルの時刻ｔ７における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、２番目に読出されたデータＤ１が外部に読出される。
【０１１６】
すなわち、同期型半導体記憶装置において、１つのワード線により選択されるメモリセルからのデータを連続して外部に出力する場合でも、図７において説明したのと同様に、信号／ＲＡＳの活性化に応じて、内部同期信号発生回路１０２が同期動作を開始する構成とすることが可能である。
【０１１７】
図９は、図８において説明したように、データを連続して出力する場合の外部クロック信号Ｅｘｔ．ＣＬＫと各動作のタイミングの関係を示すタイミングチャートである。
【０１１８】
図９（ａ）は、所定の周波数の外部クロック信号Ｅｘｔ．ＣＬＫにおいて、２つのデータを連続して出力する場合の動作波形を、（ｂ）は（ａ）の場合の２倍の周波数で動作する場合の動作波形を、（ｃ）は、（ａ）の場合の４倍の周波数で動作する場合の動作波形をそれぞれ示す。
【０１１９】
外部クロック信号Ｅｘｔ．ＣＬＫの周波数の増加に伴って、アドレスアクセスからデータ出力までの期間も短縮化することが可能であるが、その短縮化には内部回路の動作時間によって決まる下限値が存在する。したがって、図９（ａ）においては、アドレスアクセスからデータ出力までの外部クロック信号Ｅｘｔ．ＣＬＫのサイクル数は２サイクルであり、（ｂ）においては３サイクルであるのに対し、（ｃ）においては５サイクルであって、外部クロック信号Ｅｘｔ．ＣＬＫの周期の減少ほどにはアドレスアクセスからデータ出力までの時間は短縮されない。
【０１２０】
したがって、逆に外部クロック信号Ｅｘｔ．ＣＬＫの周波数が大きくなるに従って、アドレスアクセスからデータ出力までの間に含まれる外部クロック信号Ｅｘｔ．ＣＬＫのサイクル数は増加するので、この期間に内部同期信号発生回路１０２が外部クロック信号に対する同期動作を完了できればよい。
【０１２１】
図１０は、図９に示した連続読出動作における各信号の変化をより長期間にわたって示したタイミングチャートである。
【０１２２】
外部行アドレスストローブ信号／ＲＡＳの活性化に応じて、内部行アドレスストローブ信号ＲＡＳが活性状態（“Ｈ”レベル）となり、その後最初の外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて行アドレスの取込みが行なわれる。内部行アドレスストローブ信号ＲＡＳが活性状態である期間に、たとえば外部列アドレスストローブ信号ＣＡＳが２回活性化することで、内部列アドレスストローブ信号ＣＡＳが２度“Ｈ”レベルとなっている期間中における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、それぞれ列アドレス信号の取込みが２回行なわれる。その後、内部行アドレスストローブ信号の不活性化に応じて、内部同期信号発生回路１０２の動作はリセットされ、以後は、内部同期信号発生回路はフリーラン状態（もともとフリーラン用電源１４４により供給される電流値によって決まる遅延での動作周波数の動作状態）で動作することになる。
【０１２３】
実施の形態２において示したＰＬＬ回路では、以上のようにフリーラン状態となった後は外部クロック信号とは全く独立に内部クロック信号ｉｎｔ．ＣＬＫが動作することになる。
【０１２４】
一方、実施の形態１に示したＤＬＬ回路の内部同期信号発生回路１００では、フリーラン状態となった後、すなわち、もともとフリーラン用電源により設定される周波数で動作する状態になった後も、内部クロック信号ｉｎｔ．ＣＬＫの立上がりのエッジと、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジとを一致させた動作を行なわせることが可能である。
【０１２５】
この様子を図１１のタイミングチャートに示す。したがって、実施の形態１の内部同期信号発生回路１００においては、フリーラン状態となった後も内部クロック信号ｉｎｔ．ＣＬＫの立上がりのエッジに関する限り外部クロック信号Ｅｘｔ．ＣＬＫと同期させて動作させることが可能である。
【０１２６】
すなわち、外部クロック信号Ｅｘｔ．ＣＬＫが所定の周波数以下となり、その周期が一定時間以上となった場合は、内部同期信号発生回路１００は、フリーラン状態で動作させることが可能である。
【０１２７】
［実施の形態３］
図１２は、本発明の実施の形態３の内部同期信号発生回路２００の構成を示す概略ブロック図である。
【０１２８】
実施の形態３の内部同期信号発生回路２００の構成は、以下の２点において実施の形態１の内部同期信号発生回路１００の構成と異なる。
【０１２９】
すなわち、第１には、実施の形態１におけるフリーラン用電源１４４は一定のフリーラン用電流値を供給するのみであったが、実施の形態３におけるフリーラン用電流源１４６は、外部からの制御信号に応じて、その供給する電流値を可変とできる構成となっている点である。
【０１３０】
第２には、外部から与えられるレイテンシデータに基づいて、コマンドレジスタ１９０が上記フリーラン用電流源１４６の供給する電流値を制御する構成となっている点である。
【０１３１】
その他の点は実施の形態１における内部同期信号発生回路１００の構成と同様であり、同一部分には同一符号を付してその説明は省略する。
【０１３２】
実施の形態３の内部同期信号発生回路２００は、以下に説明するように、実施の形態１の同期信号発生回路１００よりも、さらに出力する内部クロック信号ｉｎｔ．ＣＬＫを外部クロック信号Ｅｘｔ．ＣＬＫに同期するまでに要するクロック数を減少させることが可能である。
【０１３３】
すなわち、外部クロック信号Ｅｘｔ．ＣＬＫと遅延回路１１０から出力される内部クロック信号ｉｎｔ．ＣＬＫとの位相の差が大きくなるほど、同期動作が完了するまでのクロック数はより多く必要になる。そこで、初期状態におけるフリーラン状態での遅延回路１１０における遅延量を外部クロック信号Ｅｘｔ．ＣＬＫの１周期の時間に近くなるように、予め設定しておければ、同期完了までに必要なクロック数の増加を抑制することができる。
【０１３４】
たとえば、実施の形態１および２において説明したような外部クロック信号Ｅｘｔ．ＣＬＫに同期して高周波動作を行なう同期型半導体記憶装置においては、その列アクセスからデータ出力までのレイテンシの値が予めチップ上に記憶される構成となっている。このレイテンシの大きさは、一般に、外部クロック信号の周波数が高い領域で動作する場合ほど大きくなる。したがって、このレイテンシの値として記憶されている値に合わせて、フリーラン状態での遅延回路１１０の遅延量を変更する構成とすることができる。
【０１３５】
この場合、高周波動作であるほど、フリーラン状態での遅延量を小さくする構成とすることで、初期状態であるフリーラン状態から、外部クロック信号Ｅｘｔ．ＣＬＫに同期させるまでのクロック数を減少させることが可能である。すなわち、レイテンシの値が大きい場合は、高周波動作であって外部クロック信号Ｅｘｔ．ＣＬＫの周期が短いことから、内部遅延量を減少させるように遅延回路１１０を構成するインバータＩｎｖ．１〜Ｉｎｖ．ｎに供給される電流量を増大させておけばよい。逆に、レイテンシの値が少ない場合は、低周波動作であって、外部クロック信号Ｅｘｔ．ＣＬＫの周期が長いことから、内部遅延量を増大させるべく、インバータＩｎｖ．１〜Ｉｎｖ．ｎに供給する電流量を減少するように制御すればよい。
【０１３６】
図１３は、コマンドレジスタ１９０の構成を示す概略ブロック図である。
すなわち、外部からレイテンシデータを同期型半導体記憶装置中のコマンドレジスタ１９６に記憶させる場合は、外部アドレス信号入力端子８を介して与えられるアドレス信号をバッファ回路１９２ａ、１９２ｂ…、１９２ｃを介して、マルチプレクサ１９４に与え、マルチプレクサ１９４からコマンドレジスタ１９６にデータを書込む構成としている。ここで、マルチプレクサ１９４の動作は、所定の外部制御信号の組合せにより指定されるレイテンシデータ書込制御信号ＭＤＳの活性化に応じて活性化されるものとする。
【０１３７】
フリーラン用電流源１４６は、一端が電源電位Ｖｃｃと接続し、他端がそれぞれスイッチ回路ＳＦ１〜ＳＦ４により出力ノード１４０ａと接続する内部定電流源ＣＦ１〜ＣＦ４を含む。
【０１３８】
コマンドレジスタ１９６中のレイテンシデータに基づいて、スイッチ制御回路１９８がフリーラン用電流源１４６中のスイッチ回路ＳＦ１〜ＳＦ４を制御する。
【０１３９】
以上のような構成とすることで、実施の形態３の内部同期信号発生回路２００は、スタンバイ状態、すなわちフリーラン状態における遅延回路１１０の値を外部クロック信号Ｅｘｔ．ＣＬＫの周期に応じた値に予め設定しておくので、外部クロック信号Ｅｘｔ．ＣＬＫの入力を、同期した内部クロック信号ｉｎｔ．ＣＬＫを出力するまでのクロック数を減少させることが可能である。
【０１４０】
［実施の形態４］
図１４は、本発明の実施の形態４の内部同期信号発生回路３００の構成を示す概略ブロック図である。
【０１４１】
内部同期信号発生回路３００の構成が実施の形態１の内部同期信号発生回路１００の構成と異なる点は、位相比較器１２０からの出力を受けて、遅延量制御回路１５０に定電流を供給する可変定電流源回路１６０をさらに備え、可変定電流源回路１６０の出力する定電流値を位相比較器１２０からの出力を受けるスイッチデコーダ１３２により行なう構成としている点である。
【０１４２】
すなわち、可変定電流源回路１６０は、可変定電流源回路１４０と同様に、一端が電源電位Ｖｃｃと接続し、他端がスイッチ用デコーダ１３２により制御されて開閉するスイッチ回路ＳＷ１３、ＳＷ２３、…、ＳＷｌ３を介して、それぞれ出力ノード１４０ａと接続する内部定電流源ＣＳ１３、ＣＳ２３、ＣＳｌ３と、一端が、出力ノード１４０ａと、スイッチ用デコーダ１３２により制御されて開閉するスイッチ回路ＳＷ１４、ＳＷ２４、…ＳＷｌ４を介して、それぞれ接続し、他端が電源電位ＧＮＤとそれぞれ接続する内部定電流源ＣＳ１４、ＣＳ２４、…ＣＳｌ４とを含む。
【０１４３】
ここで、内部定電流源ＣＳ１３〜ＣＳｌ３は、可変定電流源回路１４０中の内部定電流源ＣＳ１１〜ＣＳｍ１よりも、供給する定電流値が小さく、かつ、内部定電流源ＣＳ１４〜ＣＳｌ４は、可変定電流源回路１４０中の内部定電流源ＣＳ１２〜ＣＳｍ２よりもそれぞれ受入れる定電流値が小さいものとする。
【０１４４】
さらに、スイッチ用デコーダ１３０は、位相比較器１２０からディジタル信号として出力されるデータの上位ビットに対応して可変定電流源回路１４０を制御し、スイッチ用デコーダ１３２は、位相比較器１２０からの出力の所定の下位ビットに応じて、可変定電流源回路１６０の出力する電流値を制御するものとする。
【０１４５】
その他の構成部分は、実施の形態１の内部同期信号発生回路１００と同様であり、同一部分には同一符号を付してその説明は省略する。
【０１４６】
以上のような構成とすることにより、可変定電流源回路１４０および１６０から出力ノード１４０ａに供給される定電流値をより細かく制御することが可能で、外部クロック信号Ｅｘｔ．ＣＬＫに対してより正確な同期動作を行なうことが可能となる。
【０１４７】
さらに、外部クロック信号Ｅｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫとの位相差が大幅にずれている場合、より大きな電流供給能力を持つ可変定電流源回路１４０により、同期動作を迅速に行なうことが可能となる。一方、位相かロックした後の微小な位相変動に対する帰還動作は、主に微小電流を供給する可変定電流源回路１６０により調整することが可能となる。
【０１４８】
［実施の形態５］
図１５は、本発明の実施の形態５の内部同期信号発生回路４００の構成を示す概略ブロック図である。
【０１４９】
実施の形態２の内部同期信号発生回路２００の構成と異なる点は、内部遅延回路１１０に含まれる各インバータ回路Ｉｎｖ．ｉ（ｉ＝１，２，…ｎ）からの出力を並列に受けて、外部クロック信号Ｅｘｔ．ＣＬＫと比較し、いずれのインバータ回路Ｉｎｖ．ｉまでの出力変動が外部クロック信号Ｅｘｔ．ＣＬＫの１周期内に含まれるかを検知し、それに応じて、定電流源スイッチ信号ＣＳを出力する選択回路／判定回路１７０を有する構成となっている点である。
【０１５０】
すなわち、実施の形態３の内部同期信号発生回路２００は、外部クロック信号Ｅｘｔ．ＣＬＫと遅延段１１０から出力される内部クロック信号ｉｎｔ．ＣＬＫを受けて、両者の位相差を比較する位相比較器１２０からのデータに基づいて、スイッチ用デコーダ１３０が定電流源スイッチ信号ＳＣを出力する構成となっていたのに対し、実施の形態５の内部同期信号発生回路４００は、遅延回路１１０に含まれる互いにカスケード接続されたインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎからの出力を並列に受ける選択回路／判定回路１７０が、これらの出力値と外部クロック信号Ｅｘｔ．ＣＬＫとの比較結果に基づいて、定電流源スイッチ信号ＣＳを出力する構成となっている点で異なる。
【０１５１】
その他の可変定電流源回路１４０、遅延制御回路１５０およびコマンドレジスタ１９０の構成は、実施の形態３の内部同期信号発生回路２００の構成と同様であるので、同一部分には同一参照符号を付してその説明は省略する。
【０１５２】
図１６は、図１５に示した内部同期信号発生回路４００の動作を説明するタイミングチャートである。
【０１５３】
図１６（ａ）は、初期状態、すなわち、遅延回路１１０がフリーラン用電流源１４６からの電流値に基づいて動作している場合の選択回路／判定回路１７０の動作を説明するタイミングチャートであり、図１６（ｂ）は、図１６（ａ）における比較結果に基づいて、定電流源スイッチ信号ＣＳにより、出力ノード１４０ａに供給する電流値を制御した後の内部同期信号発生回路４００の動作を説明するタイミングチャートである。
【０１５４】
図１５および図１６（ａ）を参照して、図１５中の遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎには、フリーラン用電流源１４６により規定される電流値が供給されている。
【０１５５】
この状態でスタンバイしている場合に、外部クロック信号Ｅｘｔ．ＣＬＫが入力されると、そのクロック信号をトリガとして遅延回路１１０が動作を開始する。したがって、外部クロック信号Ｅｘｔ．ＣＬＫの最初の１サイクル目に対応する遅延回路１１０の動作は、フリーラン用電流源から供給される電流値により規定される。
【０１５６】
この遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの各々からの出力を受けて、選択回路／判定回路１７０は、外部クロック信号Ｅｘｔ．ＣＬＫと比較を行なう。外部クロック信号Ｅｘｔ．ＣＬＫが活性である期間（“Ｈ”レベルである期間）は、各インバータＩｎｖ．ｉ（ｉ＝１，２，…ｎ）の出力の変化が選択回路／判定回路１７０中でカウントアップされる。ここで、図１６中、斜線の間隔で示される期間が、インバータ回路１段あたりの遅延時間に相当するものとする。
【０１５７】
このカウントアップは外部クロック信号Ｅｘｔ．ＣＬＫが不活性状態（“Ｌ”レベル）となるまで継続される。以上のようにして、外部クロック信号Ｅｘｔ．ＣＬＫが活性である期間中に、出力レベルを反転させるインバータ回路Ｉｎｖ．ｉの段数を検出し、選択回路／判定回路１７０は、次のサイクルにおいて、遅延回路１１０中の所定の段数のインバータ回路からの出力が外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に対応するように可変定電流源回路１４０の出力する定電流値を変化させる。図１６（ａ）に示した例では、所定段数（ｘ段であるものとする）のうち、ｙ段のインバータ回路Ｉｎｖ．ｙからの出力信号が、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間内に収まる状態となっている。したがって、所定段数のすべてのインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｘが、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に収まるようにするためには、遅延回路１１０に供給される電流値を増加させる必要がある。
【０１５８】
たとえば、遅延回路１１０におけるインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのフリーラン状態の電流値が、内部定電流源ｚ個から供給されているものとする。図１６（ａ）においては、所定段数ｘ段のインバータ回路のうちｙ段のインバータ回路からの出力信号が、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に対応しているので、単純に各インバータ回路の遅延時間が供給される電流値に対して比例するものと近似すると、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に所定の段数ｘ段のインバータ回路Ｉｎｖ．ｘからの出力信号が収まるためには以下の関係が満たされればよい。
【０１５９】
ｙ×［ｚ＋（ｘ−ｙ）×ｚ／α］／ｚ＝ｘ  …  （１）
ここで、ｚ／αは、フリーラン用の定電流源１４６に含まれる内部定電流源の電流値に対する可変定電流源１４２中に含まれる内部定電流源の各々の電流値を表わしている。
【０１６０】
ここで、外部クロック信号Ｅｘｔ．ＣＬＫに対する上記のような合わせ込みを行なうインバータ回路の段数としては、いくらかの余裕を持たせておくことができる。つまり、インバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｘの遅延の合わせ込みの状態が、外部クロック信号Ｅｘｔ．ＣＬＫに対して１ないし２段の誤差を有した場合でも、内部クロック信号ｉｎｔ．ＣＬＫの遅延回路１１０全体として誤動作が生じないように、図１６（ｂ）に示すように、ｘ段のインバータ回路をＩｎｖ．１〜Ｉｎｖ．ｘにより、外部クロック信号Ｅｘｔ．ＣＬＫに対する合わせ込みが完了した後も、１ないし２段の余裕を持つように構成しておくことが可能である。
【０１６１】
以上のような構成とすることで、選択回路／判定回路１７０は、外部クロック信号Ｅｘｔ．ＣＬＫに対する同期動作を行なうために、Ｅｘｔ．ＣＬＫの活性である期間、すなわちその周期の半分の期間が終了した後に、可変定電流源回路１４０を制御する定電流源スイッチ信号ＳＣを出力するための動作を開始することが可能である。したがって、より少ないクロック数で、外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号Ｉｎｔ．ＣＬＫを出力することが可能となる。
【０１６２】
図１７は、図１５に示した選択回路／判定回路１７０中において、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に収まる遅延量を有するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの段数を判定する回路部分の一例を示す要部概略ブロック図である。
【０１６３】
すなわち、選択回路／判定回路１７０は、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間（“Ｈ”レベルである期間）中において、内部クロック信号ｉｎｔ．ＣＬＫおよびｉｎｔ．ＣＬＫが所定の時間遅延した信号ＣＬＫ−ｄの反転信号／ＣＬＫ−ｄを受けて、信号ＣＬＫ−ｔを出力するＮＡＮＤ回路１７２と、信号ＣＬＫ−ｔを受けて、その反転信号／ＣＬＫ−ｔを出力するインバータ回路１７３と、信号／ＣＬＫ−ｔが“Ｈ”レベルとなることで、出力値がリセットされ、信号ＣＬＫ−ｔをセット信号として受けるフリップフロップ回路１７６ａと、フリップフロップ回路１７６ａの出力を受けて所定の時間遅延して出力する遅延段１７４ａと、信号／ＣＬＫ−ｔが“Ｈ”レベルとなることに応じて導通状態となるスイッチを介して、遅延段１７４ａの出力を受けてその値を保持するラッチ回路１７８ａとを含む。
【０１６４】
選択回路／判定回路１７０は、さらに、遅延段１７４ａの出力を受けるフリップフロップ回路１７６ｂと、フリップフロップ回路１７６ｂの出力を受ける遅延段１７４ｂと、以下交互に直列に接続されるフリップフロップ回路１７６ｃ〜１７６ｆと遅延段１７４ｃ〜１７４ｆとを含む。フリップフロップ回路１７６ｂ〜１７６ｆも、フリップフロップ回路１７６ａと同様に、信号／ＣＬＫ−ｔが“Ｈ”レベルとなるのに応じて、その出力レベルがリセットされる。さらに、遅延段１７４ｂ〜１７４ｆの出力は、それぞれ遅延段１７４ａの出力電位と同様に、信号／ＣＬＫ−ｔが“Ｈ”レベルとなることにより導通状態となるスイッチ回路を介して、ラッチ回路１７８ｂ〜１７８ｆと接続している。
【０１６５】
図１７においては、フリップフロップ回路および遅延段は、それぞれ７段ずつが交互に接続する構成となっているが、実際には、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎの段数に応じた個数のフリップフロップ回路および遅延段が直列に接続されているものとする。
【０１６６】
さらに、外部クロック信号Ｅｘｔ．ＣＬＫが“Ｈ”レベルである期間中のみこの回路に内部クロック信号ｉｎｔ．ＣＬＫが入力する構成とするためには、たとえば、外部クロック信号Ｅｘｔ．ＣＬＫおよび内部クロック信号ｉｎｔ．ＣＬＫを受けるＡＮＤ回路と、このＡＮＤ回路の出力およびこのＡＮＤ回路の出力を受けて所定時間遅延させて反転させた後出力する遅延回路の出力とをそれぞれＮＡＮＤ回路１７２の入力に接続する構成とすればよい。
【０１６７】
図１８は、図１７に示した回路動作を説明するためのタイミングチャートである。以下では、信号Ｅｘｔ．ＣＬＫが活性状態であって、図１７に示した回路に内部クロック信号ｉｎｔ．ＣＬＫが入力される状態となっているものとする。
【０１６８】
時刻ｔ１において、信号ｉｎｔ．ＣＬＫが“Ｈ”レベルとなった後、信号／ＣＬＫ−ｄが“Ｈ”レベルから“Ｌ”レベルに変化するまでの時刻ｔ２までの期間は、信号／ＣＬＫ−ｔは“Ｈ”レベルとなって、フリップフロップ回路１７６ａ〜１７６ｆの出力はすべてリセットされ“Ｌ”レベルとなる。
【０１６９】
その後、信号ＣＬＫ−ｔが“Ｈ”レベルであって、信号／ＣＬＫ−ｔが“Ｌ”レベルであることに応じて、フリップフロップ回路１７６ａの出力レベルは“Ｈ”レベルに変化する。
【０１７０】
時刻ｔ５において、再び信号ｉｎｔ．ＣＬＫの２サイクル目の立上がりに応じて、信号／ＣＬＫ−ｔが“Ｈ”レベルとなって、フリップフロップ回路１７６ａ〜１７６ｆの出力レベルはリセットされる。
【０１７１】
信号／ＣＬＫ−ｔが“Ｌ”レベルとなった時刻ｔ６以降は、信号ＣＬＫ−ｔが“Ｈ”レベルであり、信号／ＣＬＫ−ｔが“Ｌ”レベルであることに応じて、フリップフロップ回路１７６ａの出力レベルは“Ｈ”レベルとなり、遅延段１７４ａの出力レベルが“Ｈ”レベルであり、信号／ＣＬＫ−ｔが“Ｌ”レベルであることに応じて、フリップフロップ回路１７６ｂの出力レベルも“Ｈ”レベルに変化する。したがって時刻ｔ５から時刻ｔ６までの信号／ＣＬＫ−ｔが“Ｈ”レベルである期間にスイッチ回路が導通状態となることにより、ラッチ回路１７８ａには“Ｈ”レベルの信号が保持されることになる。
【０１７２】
以下同様にして、信号ｉｎｔ．ＣＬＫの３サイクル目の立上がりのエッジに応じて、時刻ｔ９〜時刻ｔ１０までの期間信号／ＣＬＫ−ｔが“Ｈ”レベルとなることに応じて、ラッチ回路１７８ａおよび１７８ｂに“Ｈ”レベルが保持される。一方、時刻ｔ１０以後は、フリップフロップ回路１７６ｃの出力レベルも“Ｈ”レベルとなる。すなわち、内部クロック信号ｉｎｔ．ＣＬＫが３サイクル目の変化をすることに応じて、フリップフロップ回路１７６ａ〜１７６ｃまでの出力は“Ｈ”レベルに、１７６ｄ以後のフリップフロップ回路は“Ｌ”レベルを出力する状態となる。
【０１７３】
しかも、時刻ｔ１０の時点では、ラッチ回路１７８ａおよび１７８ｂの保持する電位レベルのみが“Ｈ”レベルとなっており、時刻ｔ１から時刻ｔ１１までの期間に含まれる内部クロック信号ｉｎｔ．ＣＬＫのサイクル数に応じてラッチ回路１７８ａ〜１７８ｆの保持する電位レベルが変化していることになる。
【０１７４】
外部クロック信号Ｅｘｔ．ＣＬＫが“Ｌ”レベルとなることに応じて、図１７に示した回路への内部クロック信号ｉｎｔ．ＣＬＫの入力が停止し、これに応じてラッチ回路１７８ａ〜１７８ｆ中のデータはそれ以後変化しないことになる。
【０１７５】
選択回路／判定回路１７０は、このラッチ回路１７８ａ〜１７８ｆ中に保持されたデータに応じて、式（１）に基づいて定電流源スイッチ信号ＣＳを出力する。
【０１７６】
なお、図１７に示した構成では、外部クロック信号Ｅｘｔ．ＣＬＫが活性期間中に、内部クロック信号ｉｎｔ．ＣＬＫをシリアルに受けて、外部クロック信号Ｅｘｔ．ＣＬＫが活性期間中において内部クロック信号ｉｎｔ．ＣＬＫが変化するサイクル数を記憶保持する構成とした。しかしながら、選択回路／判定回路の構成はこのようなものに限定されるわけではなく、たとえば、インバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎからの出力をそれぞれ並列に受けて、外部クロック信号Ｅｘｔ．ＣＬＫが活性期間中に開状態となるゲート回路を介して、それぞれ入力されるインバータ回路Ｉｎｖ．ｉの出力レベルの変化を検知し、保持する回路を設けることで、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれから並列に出力される信号に基づいて、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に収まる遅延時間を有するインバータ回路の段数を検知する回路構成とすることも可能である。
【０１７７】
［実施の形態６］
図１９は本発明の実施の形態６の内部同期信号発生回路５００の構成を示す概略ブロック図である。
【０１７８】
実施の形態５の内部同期信号発生回路４００の構成と異なる点は、遅延回路１１０に含まれる所定の段数のインバータ回路、たとえばインバータ回路Ｉｎｖ．１ｎ−１の出力を受けて、遅延して出力する互いにカスケード接続されたインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｋを含む第２の遅延回路１１２と、外部クロック信号Ｅｘｔ．ＣＬＫと第２の遅延回路１１２の出力とを受けて、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中に含まれる遅延時間を有するインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｋの段数を検出する選択回路１７２と、選択回路１７２からの定電流源スイッチ信号ＣＳ２に応じて、第１の可変定電流源回路１４０の出力ノード１４０ａにさらに定電流を供給する第２の可変定電流源回路１６０と、出力ノード１４０ａに供給される定電流値に応じて、第１の遅延回路１１０および第２の遅延回路１１２の遅延量を制御する遅延量制御回路１５２を含む構成となっていることである。
【０１７９】
ここで、第２の可変定電流源回路１６０に含まれる内部定電流源は、第１の可変定電流源回路１４０に含まれる内部定電流源回路よりも供給する電流値が各々小さくなっているものとする。
【０１８０】
したがって、第２の可変定電流源回路１６０を制御することで、出力ノード１６０ａに与えられる定電流値をより細かく制御することが可能となる。
【０１８１】
出力ノード１４０ａに与えられる定電流値は、ｎチャネルＭＯＳトランジスタＮ３１とカレントミラー回路を構成するｎチャネルＭＯＳトランジスタＮ３３のゲートとそれぞれゲートが接続し、インバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｋと接地電位ＧＮＤとの間に接続されるｎチャネルＭＯＳトランジスタＮ２１〜Ｎ２ｋに流れる電流値を制御する。
【０１８２】
一方、インバータ回路Ｉｎｖ．２１と電源電位Ｖｃｃとの間に接続されるｐチャネルＭＯＳトランジスタＰ２１のゲートとそのゲート電極が接続し、電源電位Ｖｃｃとソースが接続し、ドレインがｎチャネルＭＯＳトランジスタＮ３３のドレインと接続し、ゲートおよびドレインが相互に接続するｐチャネルＭＯＳトランジスタＰ３２と上記ｐチャネルＭＯＳトランジスタＰ２１とがカレントミラー回路を構成している。したがって、出力ノード１４０ａに供給される電流により、インバータ回路Ｉｎｖ．２１に供給される電流値も制御される構成となっている。同様にして、インバータ回路Ｉｎｖ．２２〜Ｉｎｖ．２ｋと電源電位Ｖｃｃとの間にそれぞれ接続されるｐチャネルＭＯＳトランジスタＰ２２〜Ｐ２ｋのゲートもｐチャネルＭＯＳトランジスタＰ３２のゲートと接続しているため、インバータ回路Ｉｎｖ．２２〜Ｉｎｖ．２ｋに供給される電流値も出力ノード１４０ａに供給される電流により制御される。
【０１８３】
図２０は、図１９に示した内部同期信号発生回路５００の動作を説明するタイミングチャートであり、（ａ）は、図１６（ａ）と同様に、フリーラン状態において、外部クロック信号Ｅｘｔ．ＣＬＫと遅延回路１１０に含まれるインバータ回路Ｉｎｖ．１１〜Ｉｎｖ．１ｎのそれぞれとの遅延時間を比較する選択回路／判定回路１７０の動作を説明するタイミングチャートであり、（ｂ）は、（ａ）における比較結果に応じて、式（１）により、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１１〜Ｉｎｖ．１ｎに供給する電流値を変更した後、さらに選択回路１７２により遅延回路１１２を構成するインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｋの遅延量を調整することでより精密に外部クロック信号Ｅｘｔ．ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫとの同期動作の制御を行なう様子を説明するためのタイミングチャートである。
【０１８４】
まず、図２０（ａ）を参照して、遅延回路１１０を構成するインバータＩｎｖ．１１〜Ｉｎｖ．１ｎは、初期状態としてフリーラン用の定電流値が供給されているものとする。この状態で、待機している場合に、外部からクロック信号Ｅｘｔ．ＣＬＫが入力されると、そのクロック信号Ｅｘｔ．ＣＬＫの立上がりをトリガとして、遅延回路１１０が動作を開始する。遅延回路１１０は、それに含まれるインバータ回路Ｉｎｖ．１１〜Ｉｎｖ．１ｎのそれぞれの出力を選択回路／判定回路１７０に出力しており、この各出力と入力される外部クロック信号Ｅｘｔ．ＣＬＫとが比較される。外部クロック信号Ｅｘｔ．ＣＬＫが活性化している期間中、その期間内に収まるインバータ回路の段数がカウントされる。このカウントされた段数に基づいて、次のサイクルにおいて、式（１）に基づいて、所定段数のインバータ回路の出力が外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に収まるように出力ノード１４０ａに供給される定電流値が制御される。
【０１８５】
内部同期信号発生回路５００においては、より同期精度を向上させるために、出力ノード１４０ａに定電流を供給する可変定電流源が階層構造となっている。図１９に示した例では、遅延回路１１０を構成するインバータ回路の最後の２段目のＩｎｖ．１ｎ−１の出力が第２の遅延回路１１２の入力信号となっている。したがって、図２０（ａ）に示した最初の外部クロック信号Ｅｘｔ．ＣＬＫのサイクルにおいて、その活性期間に収まらなかったインバータ回路Ｉｎｖ．１ｎ−２の出力が図２０（ｂ）に示した外部クロック信号Ｅｘｔ．ＣＬＫの次のサイクルにおいて、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に収まった場合に、第２の遅延回路１１２が活性化される。この第２の遅延回路１１２を構成するインバータ回路Ｉｎｖ．２１〜Ｉｎｖ．２ｍの各出力も、遅延回路１１０と同様に、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間中は、選択回路１７２によりその出力レベルが監視される。その結果、第２の遅延回路１１２からの出力信号が、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間に収まるように、第２の可変定電流源回路１６０からの出力電流が調整される。
【０１８６】
以上の構成により、より高精度に外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫを発生する内部同期信号発生回路５００を実現することが可能となる。
【０１８７】
［実施の形態７］
図２１は、本発明の実施の形態７の内部同期信号発生回路６００の構成を示す概略ブロック図である。
【０１８８】
実施の形態１の内部同期信号発生回路１００の構成と異なる点は、以下の２点である。
すなわち、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれから出力される遅延信号を受けて、内部制御信号発生回路２６が対応する内部制御信号を発生する構成となっている点である。
【０１８９】
第２には、可変定電流源回路１４０が出力ノード１４０ａに供給する電流値を増加させる方向にのみ制御する構成なっていることである。
【０１９０】
すなわち、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．１ｎのそれぞれから出力される遅延信号に基づいて、内部制御信号発生回路２６が内部制御信号を発生する構成となっているので、図５に示したような内部制御信号発生回路２６の構成に比べて、より簡単な回路構成で内部制御信号を発生することが可能となる。
【０１９１】
さらに、外部クロック信号Ｅｘｔ．ＣＬＫの活性期間が、遅延回路１１０のフリーラン状態の遅延時間よりも長周期である場合は、可変定電流源回路１４０から供給される定電流値が、フリーラン用電流源１４４から供給される電流値以下にはならないため、内部同期信号発生回路６００は、フリーラン状態で動作する。
【０１９２】
この場合も、図１１において説明したとおり、外部クロック信号Ｅｘｔ．ＣＬＫに同期した動作を実現することが可能である。したがって、可変定電流源回路１４０の回路構成をより簡単にすることが可能となる。
【０１９３】
なお、上記のように、遅延回路１１０を構成するインバータ回路Ｉｎｖ．１〜Ｉｎｖ．ｎのそれぞれから出力される遅延信号に基づいて、内部制御信号発生回路２６が内部制御信号を発生する構成とすることは、今まで説明した他の実施の形態の内部同期信号発生回路にも適用することが可能である。
【０１９４】
［実施の形態８］
図２２は、本発明の実施の形態８の内部同期信号発生回路７００および内部制御信号発生回路２６の構成を示す概略ブロック図である。
【０１９５】
実施の形態８の内部同期信号発生回路７００の構成が、実施の形態２の内部同期信号発生回路１０２の構成と異なる点は、リングオシレータ回路からの出力信号を受けて、所定の回数カウントした後に位相比較回路にその出力を与える構成となっている点である。
【０１９６】
したがって、たとえばカウンタ回路７０２が２回カウントするごとにその出力レベルを変化させるものとすると、内部同期信号発生回路７００から出力される内部クロック信号ｉｎｔ．ＣＬＫは、外部クロック信号Ｅｘｔ．ＣＬＫの周波数を２倍に逓倍したものとなる。
【０１９７】
この後、内部制御信号発生回路において、所定の遅延回路を経て一定の遅延時間経過後に内部制御信号が発生される構成となっている点は図５に示した内部制御信号発生回路２６の構成と同様である。
【０１９８】
ただし、本実施の形態においては、内部クロック信号ｉｎｔ．ＣＬＫの周波数が外部クロック信号Ｅｘｔ．ＣＬＫに比べて逓倍されていることに応じて、信号ＣＡＳ活性化後の内部クロック信号ｉｎｔ．ＣＬＫの各サイクルごとに出力される内部制御信号の数は減少している。
【０１９９】
図２３は、図２２に示した内部同期信号発生回路７００により動作する同期型半導体記憶装置の動作を示すタイミングチャートである。
【０２００】
本実施の形態における同期型半導体記憶装置の構成は、内部同期信号発生回路の構成が異なっている以外は、実施の形態１の同期型半導体記憶装置１０００の構成と同様である。
【０２０１】
ここで、たとえば内部同期信号発生回路７００が、外部クロック信号Ｅｘｔ．ＣＬＫを２倍に逓倍しているものとすると、同期型半導体記憶装置は、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジおよび立下がりのエッジの双方において列系の回路動作を行なうこととなる。
【０２０２】
すなわち、時刻ｔ１において、行アドレスが行アドレスバッファ１８に取込まれたことに応じて、選択されたワード線の電位レベルが時刻ｔ２において“Ｈ”レベルに変化する。それに応じて、センスアンプが対応するビット線対上に現われた電位差を時刻ｔ３において増幅し始める。
【０２０３】
一方、時刻ｔ１において、内部同期信号発生回路は同期動作を開始し、時刻ｔ４において、外部クロック信号と同期した信号を出力し始める。この場合、時刻ｔ４における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、第１の列アドレスＡｙ１が取込まれ、外部クロック信号Ｅｘｔ．ＣＬＫの次の立下がりのエッジである時刻ｔ６において第２の列アドレスＡｙ２が取込まれ、次の外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジである時刻ｔ７において第３の列アドレスＡｙ３が取込まれる構成となっている。
【０２０４】
それぞれの取込まれた列アドレス信号Ａｙ１〜Ａｙ３に応じて、時刻ｔ８において、列アドレスＡｙ１に対する読出データＤ１が、時刻ｔ９において、第２の列アドレスＡｙ２に対応する読出データＤ２が、時刻ｔ１０において、第３の列アドレスＡｙ３に対する読出データＤ３がそれぞれ出力される。
【０２０５】
図２４は、外部クロック信号Ｅｘｔ．ＣＬＫの周波数が変化した場合の実施の形態８の同期型半導体記憶装置の動作を説明するタイミングチャートであり、図９と対比される図である。
【０２０６】
すなわち、図２４（ａ）において、所定の周波数の外部クロック信号Ｅｘｔ．ＣＬＫにおいて、アドレスアクセスから２周期後にデータが出力されるのに対して、（ａ）の場合の２倍の周波数の外部クロック信号Ｅｘｔ．ＣＬＫの場合は（ｂ）に示すようにアドレスアクセスから３周期後にデータが出力される。これに対して、（ａ）の場合の４倍の周波数の外部クロック信号Ｅｘｔ．ＣＬＫの場合は、アドレスアクセスから５周期後にデータ出力が行なわれる。この場合、外部クロック信号Ｅｘｔ．ＣＬＫの周期の減少ほどにはアドレスアクセスからデータ出力までの時間が減少しないことは図９の場合と同様であるが、データ出力が外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジおよび立下がりのエッジの双方で行なわれることにより、より高速な動作が可能となっていることがわかる。
【０２０７】
図２５は、実施の形態８の同期型半導体記憶装置の動作をより長時間にわたって示すタイミングチャートであり、図１０に対比される図である。
【０２０８】
この場合も、内部行アドレスストローブ信号ＲＡＳが不活性状態となった後は、リングオシレータ回路はフリーラン状態で動作することになる。
【０２０９】
図２６は、実施の形態８の内部同期信号発生回路７００をＤＬＬ回路で構成した場合、すなわちリングオシレータの出力の代わりに遅延回路の出力をカウンタ回路７０２がカウントして位相比較回路に与える構成とした場合において、外部クロック信号Ｅｘｔ．ＣＬＫが十分長周期となり、内部クロック信号ｉｎｔ．ＣＬＫがフリーラン状態で動作している場合を示すタイミングチャートであり、図１１と対比される図である。
【０２１０】
実施の形態８の同期型半導体記憶装置においても、外部クロック信号Ｅｘｔ．ＣＬＫが十分長周期である場合は、フリーラン状態で同期動作を行なうことが可能である。
【０２１１】
［実施の形態９］
図２７は、本発明の実施の形態９の内部同期信号発生回路７２０ａの構成を示す概略ブロック図である。
【０２１２】
図１２に示した実施の形態３の内部同期信号発生回路２００の構成と異なる点は、外部からの制御信号によりテストモードが指定されると、テストモード発生回路１８４がコマンドレジスタ１９０中のレイテンシデータを所定の値とすることで、遅延回路１１０のフリーラン状態における遅延量を制御する構成となっている点である。
【０２１３】
すなわち、テストモードが指定されると、フリーラン用電流源から供給される電流値が遅延回路１１０の最小の遅延量を与える電流値となるように設定しておけば、同期信号発生回路７２０ａにより制御される同期型半導体記憶装置は最高速で動作することとなり、同期型半導体記憶装置を最高スペックでテストすることが可能となる。
【０２１４】
図２８は本発明の実施の形態９の変形例の内部同期信号発生回路７２０ｂの構成を示す概略ブロック図である。
【０２１５】
内部同期信号発生回路７２０ａと異なる点は、テストモード期間中は加速試験を行なうことが可能な構成としたことである。
【０２１６】
すなわち、内部同期信号発生回路７２０ｂは基本的にＰＬＬ回路で構成されており、外部からテストモードが指定された場合は、テストモード発生回路１８４の制御により、フリーラン用電流源１４６からリングオシレータ回路１１４が最高速で動作する電流値が出力され、一方テストモード発生回路１８２の制御により、外部クロック信号Ｅｘｔ．ＣＬＫが位相比較器１２０に入力しないように切換える切換回路１２２を含む構成となっている。
【０２１７】
したがって、このようなテストモードを利用すれば、同期型半導体記憶装置を高速で動作させることが可能となり、十分な加速試験を行なうことができる。
【０２１８】
図２９は、実施の形態９の他の変形例の内部同期信号発生回路７２０ｃの構成を示す概略ブロック図である。
【０２１９】
内部同期信号発生回路７２０ｂと異なる点は、内部同期信号発生回路７２０ｂにおいては、テストモードが指定されると、外部クロック信号Ｅｘｔ．ＣＬＫが位相比較器１２０に入力されないように切換回路１２２が切換わる構成となっていたのに対し、内部同期信号発生回路７２０ｃにおいては、所定のテストモードが指定されると位相比較器１２０を非活性化する構成となっている点である。
【０２２０】
したがって、内部同期信号発生回路７２０ｃにおいても、所定のテストモードにおいては、外部クロック信号Ｅｘｔ．ＣＬＫの周期と関係なく、リングオシレータ回路１１４は、フリーラン用電流源１４６から与えられる電流値に応じて、高速で動作することとなり、同期型半導体記憶装置の加速試験を安定に行なうことが可能となる。
【０２２１】
［実施の形態１０］
図３０は、本発明の実施の形態１０の内部同期信号発生回路８００の構成を示す概略ブロック図である。
【０２２２】
図４３に示した従来の内部同期信号発生回路５０の構成と異なる点は、電源投入後ループフィルタ５４の出力ノードを所定の電位レベルに充電することが可能な構成となっていることである。
【０２２３】
すなわち、内部同期信号発生回路８００は、従来の内部同期信号発生回路５０の構成に加えて、電源投入と同時に動作を開始し、電源投入後所定の期間経過後“Ｈ”レベルとなるパワーオンリセット信号（以下ＰＯＲ信号と呼ぶ）に応じて、ＰＯＲ信号が“Ｌ”レベルである期間中活性状態となる差動アンプ８０４と、差動アンプ８０４の出力をゲートに受け、電源電位Ｖｃｃとループフィルタ５４の出力ノードとの間に接続されるｐチャネルＭＯＳトランジスタ８０２と、差動アンプ８０４の一方の入力ノードに与える所定の基準電圧を得るために電源電位Ｖｃｃを分圧するための抵抗体８０６および８０８を含む。差動アンプ８０４の他方の入力ノードは、ループフィルタ５４の出力ノードと接続している。
【０２２４】
図３１は、差動増幅器８０４の構成をより詳細に示す回路図である。
差動アンプ８０４は、基本的にｐチャネルＭＯＳトランジスタ８２２および８２６とｎチャネルＭＯＳトランジスタ８２４および８２８から構成されるカレントミラー型の増幅回路を基本構成要素とする。ｎチャネルＭＯＳトランジスタ８２４および８２８のソースは、信号ＰＯＲがインバータ回路８２０により反転された信号によってそのゲート電位が制御されるｎチャネルＭＯＳトランジスタ８３０を介して接地電位と接続している。
【０２２５】
したがって、信号ＰＯＲが“Ｌ”レベルである期間は、ｎチャネルＭＯＳトランジスタ８３０が導通状態となって、カレントミラー差動アンプは活性状態となる。
【０２２６】
カレントミラー差動アンプの一方の入力はｎチャネルＭＯＳトランジスタ８２８のゲートであって、基準電圧が与えられている。
【０２２７】
一方、カレントミラーアンプの他の入力はｎチャネルＭＯＳトランジスタ８２４のゲートであって、ｐチャネルＭＯＳトランジスタ８０２のドレイン、すなわちループフィルタ５４の出力ノードと接続している。
【０２２８】
一方、差動増幅アンプの出力ノードと電源電位Ｖｃｃとの間にはｐチャネルＭＯＳトランジスタ８３４が接続され、ｐチャネルＭＯＳトランジスタ８３４のゲートはインバータ回路８２０の出力と接続している。
【０２２９】
したがって、信号ＰＯＲが“Ｈ”レベルとなると、ｐチャネルＭＯＳトランジスタ８３４が導通状態となって、ｐチャネルＭＯＳトランジスタ８０２のゲート電位が“Ｈ”レベルとなるため、このｐチャネルＭＯＳトランジスタ８０２は非導通状態となる。すなわち、信号ＰＯＲが“Ｈ”レベルとなることで、ループフィルタ５４の出力ノードの充電動作が停止される。
【０２３０】
図３２は、ループフィルタ電位の時間変化を示すタイミングチャートである。
電源電位が投入された後所定の期間は信号ＰＯＲは“Ｌ”レベルである。したがって、ループフィルタ５４の出力ノードは、ｐチャネルＭＯＳトランジスタ８０２を介して電源電位Ｖｃｃに充電されていく。所定時間経過後信号ＰＯＲが“Ｈ”レベルとなることで、ループフィルタ５４の出力ノードの充電動作が停止する。
【０２３１】
図３３は、図３０に示した内部同期信号発生回路８００の変形例の内部同期信号発生回路８５０の構成を示す概略ブロック図である。
【０２３２】
内部同期信号発生回路８００と異なる点は、差動増幅アンプ８０４に与える基準電位を可変とできる構成としたことである。
【０２３３】
すなわち、差動アンプ８０４に与えられる基準電圧は、電源電位Ｖｃｃを一端に受ける定電流回路８５２と、定電流回路８５２の他端と接地電位ＧＮＤとの間に直列に接続された抵抗体８５４ａ〜８５４ｆとからなる基準電位発生回路において、定電流源８５２の他端の電位として与えられる。ここで、抵抗体８５４ａ〜８５４ｅにはヒューズ素子８５６ａ〜８５６ｅがそれぞれ接続されており、このヒューズ素子を切断することにより、定電流源８５２の他端の電位レベルを所望の値に変更することが可能である。
【０２３４】
以上のような構成とすることにより、電源投入後所定の期間でループフィルタ５４の出力ノードが充電されるため、外部クロック信号Ｅｘｔ．ＣＬＫが入力され始めた時点において、ループフィルタ５４の出力ノードが所定の電位となっており、充電に要する時間が不要となり、外部クロック信号Ｅｘｔ．ＣＬＫに対して同期動作が完了するまでの時間を短縮することが可能となる。
【０２３５】
［実施の形態１１］
図３４は、本発明の実施の形態１１の内部同期信号発生回路９００の構成を示す概略ブロック図である。
【０２３６】
実施の形態５の内部同期信号発生回路４００の構成と異なる点は、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、所定の時間遅延して出力する第２の遅延回路１１２と、第１の遅延回路１１０の遅延量と外部クロック信号Ｅｘｔ．ＣＬＫの周期との比較結果に応じて選択回路／判定回路１７０ａが出力する定電流源スイッチ信号ＣＳに応じて可変定電流源回路１４０から出力される定電流値に応じて、第１および第２の遅延回路１１０および１１２の遅延量が遅延制御回路１５２により制御される構成となっていることである。
【０２３７】
さらに、遅延回路１１２を個性するインバータ回路のそれぞれからの遅延信号を受けて、内部制御信号発生回路２６が内部制御信号を発生する構成となっている点である。
【０２３８】
したがって、内部制御信号が遅延回路を構成するインバータ回路のそれぞれの出力に基づいて発生される点では、図２１に示した実施の形態７の内部同期信号発生回路６００の構成とも共通する。
【０２３９】
図３５は、実施の形態１１の内部同期信号発生回路９００により制御される同期型半導体記憶装置の動作を説明するタイミングチャートである。
【０２４０】
時刻ｔ１において、行アドレスＡｘが取込まれ、外部クロック信号Ｅｘｔ．ＣＬＫの時刻ｔ１から時刻ｔ３までの１周期の間に、選択回路／判定回路１７０ａにおいて、遅延回路１１０の遅延量と外部クロック信号Ｅｘｔ．ＣＬＫとの比較が行なわれる。この比較結果に応じて、選択回路／判定回路１７０ａで、定電流源スイッチ信号ＣＳに関する計算が時刻ｔ３から時刻ｔ６における外部クロック信号Ｅｘｔ．ＣＬＫの次のサイクルで行なわれる。
【０２４１】
この第２のサイクルにおいて計算された定電流源スイッチ信号ＣＳに基づいて可変定電流源回路１４０の出力電流が調整され、時刻ｔ６からの外部クロック信号Ｅｘｔ．ＣＬＫの３サイクル目から外部クロック信号Ｅｘｔ．ＣＬＫと同期した内部クロック信号ｉｎｔ．ＣＬＫの出力が監視される。
【０２４２】
行アドレスの取込みが行なわれた時刻ｔ１の後の４サイクル目における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジの時刻ｔ８において、列アドレスＡｙの取込みが行なわれる。これに応じて、読出されたデータがさらに時刻ｔ８から２サイクル後の時刻ｔ１０においてデータ入出力端子３２に出力される。
【０２４３】
図３５は、図３４に示した実施の形態１１の内部同期信号発生回路の他の動作モードを説明するためのタイミングチャートである。
【０２４４】
図３５に示したタイミングチャートと異なる点は、外部クロック信号Ｅｘｔ．ＣＬＫと遅延回路１１０との遅延量との比較が第１サイクル目の半周期に相当する時刻ｔ１から時刻ｔ２の期間で行なわれ、さらに１サイクル目の後半の時刻ｔ２から時刻ｔ３までの期間で同期に必要な定電流源スイッチ信号ＣＳの値が選択回路／判定回路１７０ａで計算される構成となっている点である。
【０２４５】
したがって、図３６に示したタイミングチャートでは、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の時刻ｔ３以降において、外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫが出力される構成となっている。その他の動作については図３５に示したタイミングチャートと同様である。
【０２４６】
図３６のタイミングチャートに示したような動作とすることで、より早いサイクルにおいて外部クロック信号Ｅｘｔ．ＣＬＫに同期した内部クロック信号ｉｎｔ．ＣＬＫを出力することが可能となり、より高速動作を行なうための動作余裕が生じることになる。
【０２４７】
［実施の形態１２］
図３７は本発明の実施の形態１２の内部同期信号発生回路１１００の構成を示す概略ブロック図である。
【０２４８】
実施の形態１２の内部同期信号発生回路１１００は、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジを検出して、その次のサイクルにおいて、内部制御信号を発生するための遅延信号を出力する第１のブロック１１０１ａと、上記ブロックと相補的に遅延信号を出力する第２のブロック１１０１ｂとを含む構成となっている。
【０２４９】
以下その構成についてより詳しく説明する。
内部同期信号発生回路１１００における第１の回路ブロック１１０１ａは、外部クロック信号Ｅｘｔ．ＣＬＫを受けて、その立上がりのエッジを検出するエッジ検出回路１１０２と、エッジ検出回路１１０２の出力を受けて、所定の時間遅延して出力する遅延段１１０４と、エッジ検出回路１１０２のエッジ検出の次のサイクルにおいて外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジを検出するエッジ検出回路１１２４とを含む。
【０２５０】
同期信号発生回路１１００は、さらに、カレントミラー回路を構成するｎチャネルＭＯＳトランジスタ１１１０および１１１２と、カレントミラー回路を構成する一方のｎチャネルＭＯＳトランジスタ１１１０に所定の電流を供給する定電流源１１０６と、カレントミラー回路を構成する１対のｎチャネルＭＯＳトランジスタ１１１０と１１１２のうちソースが接地電位ＧＮＤに接続するｎチャネルＭＯＳトランジスタ１１１２のドレインとドレインが接続し、ソースが電源電位Ｖｃｃと接続し、そのゲートおよびドレインが互いに接続するｐチャネルＭＯＳトランジスタ１１０８と、このｐチャネルＭＯＳトランジスタ１１０８とカレントミラー回路を構成し、ソースが電源電位Ｖｃｃと接続し、ゲートがｐチャネルＭＯＳトランジスタ１１０８のゲートと接続するｐチャネルＭＯＳトランジスタ１１１４と、ソースが接地電位ＧＮＤと接続し、ゲートがｎチャネルＭＯＳトランジスタ１１１０および１１１２のゲートと接続するｎチャネルＭＯＳトランジスタ１１１６とを含む。
【０２５１】
ｐチャネルＭＯＳトランジスタ１１１４のドレインは、遅延段１１０４からの出力信号に応じて開閉されるスイッチ回路ＳＷ１を介して、ノードＡ１と接続し、ｎチャネルＭＯＳトランジスタ１１１６のドレインは、エッジ検出回路１１２４の出力信号により制御されるスイッチ回路ＳＷ２を介して、ノードＡ１と接続している。
【０２５２】
ノードＡ１は、キャパシタ１１１８を介して、接地電位ＧＮＤと容量結合している。一方、コンパレータ１１２０は、ノードＡ１の電位と、所定の基準電位Ｖｂａｓｅとの電位レベルを比較し、その比較結果を遅延段１１２２に出力する。コンパレータ１１２０の出力ノードＢ１の電位レベルを受けて、遅延段１１２２は順次遅延した信号を内部制御信号発生回路２６に対して出力する。内部制御信号発生回路２６は、遅延段１１２２からの遅延信号をもとに、内部制御信号を発生する。
【０２５３】
内部同期信号発生回路１１００は、さらに、以上説明したエッジ検出回路１１０２、１１２４、遅延段１１０４および遅延段１１２２等から構成される遅延信号発生部１１０１ａと対をなす遅延信号発生部１１０１ｂを有する。
【０２５４】
遅延信号発生部１１０１ｂは、遅延信号発生部１１０１ａとは、相補的に動作して、内部制御信号発生回路２６に遅延信号を出力する。すなわち、遅延信号発生部１１０１ａが外部クロック信号Ｅｘｔ．ＣＬＫの１サイクル目の入力を検知した後、２サイクル目において、遅延段１１２２から所定の遅延信号を出力する構成であるのに対し、遅延信号発生部１１０１ｂは、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の入力を検知した後、３サイクル目において、所定の遅延信号を遅延段１２２２から内部制御信号発生回路２６に対して出力する構成となっている。以後は、それぞれの遅延信号発生部１１０１ａおよび１１０１ｂは、それぞれが外部クロック信号Ｅｘｔ．ＣＬＫの２サイクルごとに所定の遅延信号を出力しつつ、外部クロック信号Ｅｘｔ．ＣＬＫの各サイクルごとに交互に遅延信号を発生する構成となっている。
【０２５５】
以上の点を除いては、遅延信号発生部１１０１ｂの構成は、１２０１ａの構成と同様であるので、その説明は省略する。
【０２５６】
図３８は、図３７に示した実施の形態１２の内部同期信号発生回路１１００の動作を説明するタイミングチャートである。
【０２５７】
外部クロック信号Ｅｘｔ．ＣＬＫの１サイクル目の立上がりのエッジをエッジ検出回路１１０２が検出すると、これに応じて、遅延段１１０４が所定の遅延時間ｔpd経過後にその出力信号を活性状態とする。それに応じて、スイッチ回路ＳＷ１が導通状態となって、ノードＡ１は、ｐチャネルＭＯＳトランジスタ１１１４を介して、電源電位Ｖｃｃにより充電される。したがって、スイッチ回路ＳＷ１が導通状態となった後は、ノードＡ１の電位レベルは単調に増加する。
【０２５８】
外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジをエッジ検出回路１１２４が検出すると、スイッチ回路ＳＷ１は非導通状態に、スイッチ回路ＳＷ２は導通状態となる。したがって、ノードＡ１は、ｎチャネルＭＯＳトランジスタ１１１６を介して接地電位ＧＮＤと接続され、キャパシタ１１１８に蓄積された電荷が放電される。このため、スイッチ回路ＳＷ２が導通状態である期間は、ノードＡ１の電位は単調に減少する。
【０２５９】
ノードＡ１の電位レベルが上記のような変化をするので、コンパレータ１１２０の出力レベルは、ノードＡ１の電位レベルが上昇をし始めるとともに“Ｈ”レベルから“Ｌ”レベルに変化し、ノードＡ１が充電され、その放電が完了した時点で、再び“Ｌ”レベルから“Ｈ”レベルに復帰する。
【０２６０】
このノードＢ１の電位レベルの立上がりのエッジに応じて、遅延段１１２２を構成するカスケード接続された複数の遅延バッファ回路のそれぞれから所定の時間遅延した遅延時間が内部制御信号発生回路２６に出力される。
【０２６１】
一方、外部クロック信号Ｅｘｔ．ＣＬＫの１サイクル目の立上がりのエッジに応答して、遅延信号発生部１１０１ｂにおけるエッジ検出回路１２２４がスイッチ回路ＳＷ４を導通状態とするが、この段階ではノードＡ２の電位レベルは変化しない。
【０２６２】
外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジをエッジ検出回路１２０２が検出するのに応じて、遅延段１２０４が所定の時間経過後に出力する信号に応じて、スイッチ回路ＳＷ３が導通状態となり、ノードＡ２が充電される。これに応じて、ノードＡ２の電位レベルは単調に増加する。
【０２６３】
外部クロック信号Ｅｘｔ．ＣＬＫの３サイクル目の立上がりのエッジをエッジ検出回路１２２４が検出することに応じて、スイッチ回路ＳＷ４が導通状態に、スイッチ回路ＳＷ３が非導通状態となって、ノードＡ２が放電される。
【０２６４】
したがって、ノードＢ２の電位レベルは、ノードＡ２の電位レベルの上昇に応じて、“Ｈ”レベルから“Ｌ”レベルに変化し、ノードＡ２の充電に要した時間と放電に要した時間の和に相当する時間、すなわち、ノードＡ２の充電に要した時間の２倍の時間が経過した後に、再び“Ｈ”レベルに復帰する。このノードＢ２の電位レベルの立上がりのエッジに応じて、遅延段１２２２を構成する、互いにカスケード接続された複数の遅延バッファ回路のそれぞれから所定の時間遅延した遅延信号が、内部制御信号発生回路２６に対して出力される。
【０２６５】
ここで、遅延段１１０４、１１２２、１２０４、１２２２はすべて同一の遅延時間を有するように構成されているものとすると、内部制御信号発生回路２６に与えられる遅延信号には以下に述べるような特徴があることになる。
【０２６６】
すなわち、たとえば、遅延信号発生部１１０１ａにおいては、外部クロック信号Ｅｘｔ．ＣＬＫの１サイクル目の立上がりのエッジに応じて、遅延段１１０４の遅延時間に相当する時間ｔpdだけ経過した後、２サイクル目の立上がりのエッジまでの期間において、スイッチＳＷ１が導通状態となって、ノードＡ１が充電されている。その後、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジに応じて、ノードＡ１がその充電に要した時間と同一の時間で、放電されて元の電位レベルに復帰する。その後、遅延段１１２２から遅延信号が出力される。すなわち、この遅延段１１２２からの遅延信号の出力は、外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジから所定時間経過後２サイクル目の終了までの期間において出力されることになる。
【０２６７】
全く同様にして、遅延信号発生部１１０１ｂから出力される遅延信号は、３サイクル目の立上がりのエッジから所定時間経過後３サイクル目の終了までの期間において出力される構成となっている。
【０２６８】
図３９は、図３７に示した内部同期信号発生回路１１００から出力される遅延信号をもとに、内部制御信号発生回路２６から出力される内部制御信号に基づいて動作する同期型半導体記憶装置の動作を説明するタイミングチャートである。
【０２６９】
外部クロック信号Ｅｘｔ．ＣＬＫの１サイクル目の立上がりのエッジである時刻ｔ１において、行アドレスＡｘがアドレスバッファに取込まれる。
【０２７０】
外部クロック信号Ｅｘｔ．ＣＬＫの２サイクル目の立上がりのエッジから所定の時間経過した後、２サイクル目の終了まで遅延段１１２２の遅延時間に相当する期間遅延信号出力部１１０１ａから遅延信号が出力される。
【０２７１】
以後は同様にして、外部クロック信号Ｅｘｔ．ＣＬＫの各サイクルの立上がりのエッジから所定時間経過後各サイクルの終了時点までの期間において、遅延段１１２２および１２２２から交互に遅延信号が内部制御信号発生回路２６に対して出力される。
【０２７２】
以後は、内部制御信号発生回路２６から出力される内部制御信号に基づいて、列アドレス信号Ａｙが取込まれ、それに応じて、選択されたメモリセルからの記憶情報が時刻ｔ１０における外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジの時点で外部に読出される。
【０２７３】
以上説明したような構成により内部制御信号を発生する場合は、特に外部クロック信号Ｅｘｔ．ＣＬＫの周期が長くなった場合において、特に顕著な効果を有する。
【０２７４】
すなわち、同期型半導体記憶装置は、その使用されるシステムによっては、使用されるシステムのクロック信号に応じて、その最高速度に近い周期で動作する場合から比較的動作に余裕のある周期で動作する場合まで幅広い周期にわたって使用される可能性がある。
【０２７５】
したがって、最高速で動作する場合の規格のままで、動作周波数が低下した場合も動作させると、消費電力が増加する等の不都合が生じる場合がある。
【０２７６】
以上の点をより詳しく説明するために、図４０において、図３９に示した場合の２倍の周期の外部クロック信号Ｅｘｔ．ＣＬＫで同期型半導体記憶装置が動作する場合のタイミングチャートを示す。
【０２７７】
この場合も、基本的にその動作は、図３９に示した場合と全く同様である。すなわち、外部クロック信号の各サイクルの終了時点から起算して遅延段１１２２または１２２２の遅延時間に相当する期間において内部制御信号が発生される構成となっている。
【０２７８】
ここで、たとえば、外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて、内部制御信号発生回路２６から内部制御信号が発生される場合について考えてみることにする。この場合は、列系の動作は外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジに応じて起動され、データ入出力端子３２は各外部クロック信号Ｅｘｔ．ＣＬＫの比較的早い段階において、データが出力される。
【０２７９】
その場合でも、データの読出は、次の外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて行なわれるため、出力回路３０は、出力データの値を比較的長い期間にわたって保持する必要がある。すなわち、極端な場合ほぼ外部クロック信号Ｅｘｔ．ＣＬＫに近い時間だけ出力信号のレベルを保持していることが必要となる。この場合、データ入出力端子３２は外部回路と接続されているため、データ入出力端子３２に出力されるデータの電位レベルによっては、外部回路に向かって電流が流出することとなり、出力回路３０がその出力データの電位レベルを維持するために、余分な電力を消費する必要が生じる。
【０２８０】
したがって、同期型半導体記憶装置として見ると、かえって、外部クロック信号Ｅｘｔ．ＣＬＫの周期が長くなった場合の方が消費電力が増大してしまう場合が生じることになる。
【０２８１】
これに対して、図４０に示したように、列系の動作を制御する内部制御信号が各クロック信号の終了時点から起算した所定の期間に出力される構成とすれば、データ入出力端子３２にデータＴ０を出力した後、直後の次の外部クロック信号Ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、外部にデータの読出が行なわれるので、出力回路３０は長期間にわたって出力データのレベルを保持する必要がなく、たとえば、出力回路３０が一定時間出力データのレベルを保持した後、データ入出力端子３２をハイインピーダンス状態とすることで、データ入出力端子３２を介して外部に電流が流出することを抑制することも可能となる。
【０２８２】
以上のような動作は、たとえば、図５に示した内部制御信号発生回路２６から出力される内部制御信号のうち、特に出力バッファ制御信号や出力制御信号が、各外部クロック信号Ｅｘｔ．ＣＬＫのサイクルの終了時点から起算した所定の時間出力される構成とする場合において顕著な効果がある。
【０２８３】
以上説明したとおり、実施の形態１２の内部同期信号発生回路１１００の構成によれば、外部クロック信号Ｅｘｔ．ＣＬＫの周期が長くなった場合においても、同期型半導体記憶装置の消費電力を低減することが可能となる。
【図面の簡単な説明】
【０２８４】
【図１】本発明の実施の形態１の内部同期信号発生回路１００の構成を示す概略ブロック図である。
【図２】本発明の実施の形態１の同期型半導体記憶装置１０００の構成を示す概略ブロック図である。
【図３】同期型半導体記憶装置１０００の動作を説明するためのタイミングチャートであり、図３（ａ）は所定の外部クロック信号の周期で動作する場合を、（ｂ）は、（ａ）の場合の１／２の周期で動作する場合の、（ｃ）は、（ａ）の１／４の周期の外部クロック信号で動作する場合を説明するタイミングチャートである。
【図４】同期型半導体記憶装置１０００における主要な内部信号の時間変化を示すタイミングチャートである。
【図５】同期型半導体記憶装置１０００の内部制御信号発生回路２６の構成を示す概略ブロック図である。
【図６】本発明の実施の形態２の内部同期信号発生回路１０２の構成を示す概略ブロック図である。
【図７】実施の形態２の同期型半導体記憶装置の動作を説明するタイミングチャートである。
【図８】実施の形態２の同期型半導体記憶装置の別の動作モードを説明するためのタイミングチャートである。
【図９】実施の形態２の同期型半導体記憶装置の動作を説明するためのタイミングチャートであり、（ａ）は、所定の外部クロック信号の周期で動作する場合を、（ｂ）は、（ａ）の１／２の周期の外部クロック信号に同期して動作する場合の、（ｃ）は、（ａ）の１／４の周期の外部クロック信号に同期して動作する場合の動作をそれぞれ示す。
【図１０】図９に示した動作について、より長期間にわたる動作を説明するためのタイミングチャートである。
【図１１】内部同期信号発生回路がフリーラン状態で動作している場合の同期型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１２】本発明の実施の形態３の内部同期信号発生回路２００の構成を示す概略ブロック図である。
【図１３】コマンドレジスタ１９０の構成を示す概略ブロック図である。
【図１４】本発明の実施の形態４の内部同期信号発生回路３００の構成を示す概略ブロック図である。
【図１５】本発明の実施の形態５の内部同期信号発生回路４００の構成を示す概略ブロック図である。
【図１６】内部同期信号発生回路４００の動作を説明するためのタイミングチャートであり、（ａ）は、フリーラン状態における選択回路／判定回路１７０の動作を説明するための図であり、（ｂ）は、遅延量を制御後の選択回路／判定回路１７０の動作を説明するための図である。
【図１７】選択回路／判定回路１７０の構成を示す概略ブロック図である。
【図１８】選択回路／判定回路１７０の動作を説明するためのタイミングチャートである。
【図１９】本発明の実施の形態６の内部同期信号発生回路５００の構成を示す概略ブロック図である。
【図２０】内部同期信号発生回路５００の動作を説明するためのタイミングチャートであり、（ａ）は、フリーラン状態における選択回路／判定回路１７０の動作を、（ｂ）は、遅延量制御後の選択回路／判定回路１７０および選択回路１７２の動作を説明するための図である。
【図２１】本発明の実施の形態７の内部同期信号発生回路６００の構成を示す概略ブロック図である。
【図２２】本発明の実施の形態８の内部同期信号発生回路７００および内部制御信号発生回路２６の構成を示す概略ブロック図である。
【図２３】内部同期信号発生回路７００により制御される同期型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図２４】図２３に示した同期型半導体記憶装置の動作を説明するための他のタイミングチャートであり、（ａ）は、所定の外部クロック信号の周期で動作する場合の、（ｂ）は、（ａ）の１／２の周期で動作する場合の、（ｃ）は、（ａ）の１／４の周期で動作する場合の動作をそれぞれ示す。
【図２５】図２４に示した同期型半導体記憶装置の動作をより長期間にわたって示すタイミングチャートである。
【図２６】フリーラン状態で動作する同期型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図２７】本発明の実施の形態９の内部同期信号発生回路７２０ａの構成を示す概略ブロック図である。
【図２８】実施の形態９の内部同期信号発生回路７２０ａの第１の変形例の内部同期信号発生回路７２０ｂの構成を示す概略ブロック図である。
【図２９】実施の形態９の内部同期信号発生回路７２０ａの他の変形例の内部同期信号発生回路７２０ｃの構成を示す概略ブロック図である。
【図３０】本発明の実施の形態１０の内部同期信号発生回路８００の構成を示す概略ブロック図である。
【図３１】図３０に示した差動増幅回路８０４の構成を示す回路図である。
【図３２】内部同期信号発生回路８００の動作を説明するためのタイミングチャートである。
【図３３】実施の形態１０の内部同期信号発生回路８００の変形例の内部同期信号発生回路８５０の構成を示す概略ブロック図である。
【図３４】本発明の実施の形態１１の内部同期信号発生回路９００の構成を示す概略ブロック図である。
【図３５】内部同期信号発生回路９００により制御される同期型半導体記憶装置の動作を示す第１のタイミングチャートである。
【図３６】内部同期信号発生回路９００により制御される同期型半導体記憶装置の動作を説明する第２のタイミングチャートである。
【図３７】本発明の実施の形態１２の内部同期信号発生回路１１００の構成を示す概略ブロック図である。
【図３８】内部同期信号発生回路１１００の動作を説明するためのタイミングチャートである。
【図３９】内部同期信号発生回路１１００により制御される同期型半導体記憶装置の動作を説明するための第１のタイミングチャートである。
【図４０】内部同期信号発生回路１１００により制御される同期型半導体記憶装置の動作を説明するための第２のタイミングチャートである。
【図４１】従来の同期型半導体記憶装置２０００の構成を示す概略ブロック図である。
【図４２】従来の同期型半導体記憶装置２０００の動作を説明するタイミングチャートである。
【図４３】従来の内部同期信号発生回路５０の構成を示す回路図である。
【図４４】従来の内部同期信号発生回路５０の動作を説明する図である。
【符号の説明】
【０２８５】
２  外部クロック入力端子、４、６  外部制御信号入力端子、８  外部アドレス入力端子、１０  メモリセルアレイ、１２  ロウデコーダ、１４  コラムデコーダ、１６  センスアンプ＋Ｉ／Ｏ回路、１８  アドレスバッファ、２０  クロックバッファ、２２  ＲＡＳバッファ、２４  ＣＡＳバッファ、２６  内部制御信号発生回路、２８  セレクタ回路、３０  出力回路、３２  データ入出力端子、５０  従来の内部同期信号発生回路、１００、１０２、２００、３００、４００、５００、６００、７００、８００、８５０、９００、１１００  内部同期信号発生回路、１０００  同期型半導体記憶装置。
【図１】
2006216230.tif 000003
【図２】
2006216230.tif 000004
【図３】
2006216230.tif 000005
【図４】
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【図５】
2006216230.tif 000007
【図６】
2006216230.tif 000008
【図７】
2006216230.tif 000009
【図８】
2006216230.tif 000010
【図９】
2006216230.tif 000011
【図１０】
2006216230.tif 000012
【図１１】
2006216230.tif 000013
【図１２】
2006216230.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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