(57)【要約】【課題】  アモルファスシリコン膜に酸化膜を成膜したとしてもその界面を通じて流れるリーク電流を抑制できるようにする。【解決手段】  シリコン酸化膜１５の上にアモルファスシリコン膜１６を形成すると共に、アモルファスシリコン膜１６の上にシリコン酸化膜１７を形成する。シリコン酸化膜１７は、アモルファスシリコン膜１６の上にラジカル酸素が供給されることにより形成されている。【選択図】  図１
2006310601.tif 000002
【特許請求の範囲】
【請求項１】
アモルファスシリコン膜と、
前記アモルファスシリコン膜の一主面上にラジカル酸素が供給されることにより形成された絶縁膜とを備えたことを特徴とする半導体装置。
【請求項２】
アモルファスシリコン膜と、
前記アモルファスシリコン膜の一主面に形成された絶縁膜とを備え、
前記アモルファスシリコン膜と前記絶縁膜との界面は１０ｎｍ以下の凹凸状に形成されていることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたアモルファスシリコン材料からなるフローティングゲート電極と、
前記フローティングゲート電極の上に形成されたインターポリ絶縁膜とを備え、
前記フローティングゲート電極と前記インターポリ絶縁膜との界面は１０ｎｍ以下の凹凸状に形成されていることを特徴とする半導体装置。
【請求項４】
前記インターポリ絶縁膜は、ＯＮＯ（Oxide-Nitride-Oxide）膜による３層構造の複合膜により形成され、
前記インターポリ絶縁膜の最下層の酸化膜が、アモルファスシリコン材料がラジカル酸化されることにより酸化膜として形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板に形成されたトレンチと、
前記トレンチの深部側の内周面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の上で且つ前記トレンチ内周面にアモルファス状態に形成されたカラー絶縁膜とを備え、
前記キャパシタ絶縁膜と前記カラー絶縁膜との間の界面は、１０ｎｍ以下の凹凸状に形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板に形成されたトレンチと、
前記トレンチに埋込み形成されたアモルファスシリコン膜と、
前記トレンチに埋込み形成されたアモルファスシリコン膜を他の導電層と絶縁分離するための素子分離領域に対して当該アモルファスシリコン膜との界面にアモルファス状態に形成された絶縁膜とを備え、
前記アモルファスシリコン膜と前記絶縁膜との界面は、１０ｎｍ以下の凹凸状に形成されていることを特徴とする半導体装置。
【請求項７】
半導体装置本体を構成するアモルファスシリコン膜の結晶化温度未満で当該アモルファスシリコン膜の一主面上にラジカル酸素を供給して絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファスシリコン膜をフローティングゲート電極として形成する工程と、
前記アモルファスシリコン膜上にラジカル酸素を供給してインターポリ絶縁膜の一部としてアモルファス状態に絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板にトレンチを形成する工程と、
前記トレンチ内にアモルファスシリコン膜を埋込み形成する工程と、
前記トレンチに埋込み形成されたアモルファスシリコン膜の上、および前記半導体基板のトレンチ内側壁面にラジカル酸素を供給して等方的に絶縁膜を形成する工程と、
前記アモルファスシリコン膜の上に形成された絶縁膜を異方性エッチングにより除去し前記トレンチの内側壁にカラー絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アモルファスシリコン膜の一主面に絶縁膜が形成された構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、多結晶シリコン膜の構造に比較してアモルファスシリコン膜の表面平坦度は高い。平坦度が高いと、凹凸に起因した電界集中が生じ難くなり界面に流れる電流を抑制することができる。したがって、半導体デバイスを形成するときに界面に流れるリーク電流特性を特に良化する必要がある場合には、アモルファスシリコン膜が用いられることがある。
【０００３】
しかしこのアモルファスシリコン膜は熱に弱く、例えば７００℃を超える熱工程を経たり、このアモルファスシリコン膜上に直接熱酸化膜を形成すると結晶化し、多結晶シリコン膜に変化してしまう。そこで、アモルファスシリコン膜に酸化膜を形成する場合には注意を要する。酸化膜を形成するときに、アモルファスシリコン膜上に酸化膜をＣＶＤ（Chemical Vapor Deposition)法により形成する方法がある（例えば、特許文献１参照）。
この特許文献１によれば、酸化膜上にＣＶＤ法によりアモルファスシリコン薄膜を形成し、エキシマレーザを照射することでアモルファスシリコン薄膜を結晶化し、その上にゲート絶縁膜として酸化膜をＣＶＤ法により形成している。
【特許文献１】特開平９−２６６３１８号公報（段落００１９〜００２１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アモルファスシリコン膜に対してＣＶＤ法により酸化膜を成膜すると、熱酸化法により形成された膜に比して膜密度が低くなり、さらに、膜内にソースガス成分の不純物が残留するため、リーク電流が多くなる。例えばトランジスタのゲート絶縁膜に適用した場合、絶縁破壊耐圧の低いデバイスができてしまう。
本発明は、上記事情に鑑みてなされたもので、その目的は、アモルファスシリコン膜に酸化膜を成膜したとしても界面を通じて流れるリーク電流を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、アモルファスシリコン膜と、アモルファスシリコン膜の一主面上にラジカル酸素が供給されることにより形成された絶縁膜とを備えたことを特徴としている。
本発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたアモルファスシリコン材料からなるフローティングゲート電極と、フローティングゲート電極の上に形成されたインターポリ絶縁膜とを備え、フローティングゲート電極とインターポリ絶縁膜との界面は１０ｎｍ以下の凹凸状に形成されていることを特徴としている。
本発明の半導体装置は、半導体基板に形成されたトレンチと、トレンチの深部側の内周面に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜の上で且つ前記トレンチ内周面にアモルファス状態に形成されたカラー絶縁膜とを備え、キャパシタ絶縁膜とカラー絶縁膜との界面は、１０ｎｍ以下の凹凸状に形成されていることを特徴としている。
【０００６】
本発明の半導体装置は、半導体基板に形成されたトレンチと、トレンチに埋込み形成されたアモルファスシリコン膜と、トレンチに埋込み形成されたアモルファスシリコン膜を他の導電層と絶縁分離するための素子分離領域に対して当該アモルファスシリコン膜との界面にアモルファス状態に形成された絶縁膜とを備え、アモルファスシリコン膜と絶縁膜との界面が１０ｎｍ以下の凹凸状に形成されていることを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体装置本体を構成するアモルファスシリコン膜の一主面上にラジカル酸素を供給して絶縁膜を形成する工程を備えたことを特徴としている。
本発明の半導体装置の製造方法は、半導体装置本体を構成するアモルファスシリコン膜の結晶化温度未満で当該アモルファスシリコン膜の一主面上にラジカル酸素を供給して絶縁膜を形成することを特徴としている。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にアモルファスシリコン膜をフローティングゲート電極として形成する工程と、アモルファスシリコン膜上にラジカル酸素を供給してインターポリ絶縁膜の一部としてアモルファス状態に絶縁膜を形成する工程とを備えたことを特徴としている。
【０００８】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にアモルファスシリコン膜をフローティングゲート電極として形成する工程と、アモルファスシリコン膜上にラジカル酸素を供給して酸化膜を形成する工程と、酸化膜の上に窒化膜を形成すると共に当該窒化膜の上に酸化膜を形成することにより複合膜によりフローティングゲート電極を形成する工程とを備えたことを特徴としている。
【０００９】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチ内にアモルファスシリコン膜を埋込み形成する工程と、トレンチに埋込み形成されたアモルファスシリコン膜の上、および前記半導体基板のトレンチ内面にラジカル酸素を供給して等方的に絶縁膜を形成する工程と、アモルファスシリコン膜の上に形成された絶縁膜を異方性エッチングにより除去しトレンチの内側壁にカラー絶縁膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、アモルファスシリコン膜に酸化膜を成膜したとしてもその界面に流れるリーク電流を抑制して形成できる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の第１の実施形態について図１ないし図８を参照しながら説明する。
【００１２】
図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域の要部の平面構造を模式的に示しており、図１は、図２に示すＡ−Ａ線に沿う断面図を模式的に示している。
これら図１および図２において、半導体基板としてのシリコン半導体基板１に素子分離領域としてのＳＴＩ２が形成されており、これによりアクティブエリア（活性領域）ＡＡが区画されている。尚、ここではメモリセル領域について図示しているが、ＮＡＮＤ型のフラッシュメモリ装置は、周知のように上記したメモリセル領域以外にメモリセルトランジスタを駆動するための周辺回路領域が形成されている。
【００１３】
尚、ＳＴＩ２は、シリコン半導体基板１を所定深さまでエッチングにより掘り下げられた溝内に素子分離用の絶縁膜３（素子分離膜）が埋込み形成された状態で構成されている。図１に示すように、アクティブエリアＡＡの上面には、熱酸化などの方法により形成されたシリコン酸化膜からなる第１のゲート絶縁膜４が設けられている。第１のゲート絶縁膜４の上には、フローティングゲート（浮遊ゲート）電極ＦＧとしてアモルファスシリコン膜５が形成されている。
【００１４】
アモルファスシリコン膜５の上には、インターポリ絶縁膜６（ゲート間絶縁膜）が形成されている。このインターポリ絶縁膜６は、アモルファスシリコン膜５にラジカル酸素が供給されて形成されたシリコン酸化膜６ａと、このシリコン酸化膜６ａの上に形成されたシリコン窒化膜６ｂと、このシリコン窒化膜６ｂの上に形成されたシリコン酸化膜６ｃとによる複合膜で構成されている。
【００１５】
インターポリ絶縁膜６の上には、アモルファスシリコン膜７が形成されている。アモルファスシリコン膜７の上には、タングステンシリサイド膜８が形成されている。これらのアモルファスシリコン膜７およびタングステンシリサイド膜８によりコントロールゲート電極ＣＧが形成されている。
【００１６】
コントロールゲート電極ＣＧの上には、シリコン窒化膜９が形成されている。また、酸化膜１０が、アモルファスシリコン膜５、インターポリ絶縁膜６、アモルファスシリコン膜７およびタングステンシリサイド膜８の外側壁に形成されている。この酸化膜１０は、ラジカル酸素が供給されることにより側壁に形成される膜である。
シリコン酸化膜１１が、酸化膜１０およびシリコン窒化膜９を覆うように形成されている。このシリコン酸化膜１１は、信頼性確保のために形成される膜である。またシリコン窒化膜１２が、シリコン酸化膜１１を覆うように形成されている。
【００１７】
隣接するゲート電極間（フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ間）には、シリコン酸化膜１３が埋込み形成されている。このシリコン窒化膜１２およびシリコン酸化膜１３の上面は平坦化されており、上層には層間絶縁膜１４が形成されている。なお、ＮＡＮＤ型フラッシュメモリ装置においては、上記構成の上にさらに配線用の電極膜やその他必要な構成が設けられている。これらの構成については一般的なものであるため、図示および説明を省略する。
【００１８】
＜製造方法について＞
以下、フラッシュメモリ装置のメモリセルの製造方法について、図３ないし図７をも参照しながら説明する。
シリコン半導体基板１上に第１のゲート絶縁膜４をトンネル酸化膜として形成するため、図３に示すように、熱酸化工程によりシリコン酸化膜１５を例えば約８［ｎｍ］形成する。尚、ここでは周辺回路領域に形成される高耐圧系トランジスタを構成する厚いゲート絶縁膜の形成工程については説明を省略する。
【００１９】
次に、図４に示すように、このシリコン酸化膜１５上にフローティングゲート電極ＦＧを構成するためのアモルファスシリコン膜１６（非晶質シリコン膜）をＬＰ−ＣＶＤ法により例えば約１００［ｎｍ］形成すると共に、アモルファスシリコン膜１６の上にシリコン酸化膜１７を例えば約４［ｎｍ］形成する。このシリコン酸化膜１７は、８５０度程度の熱酸化法もしくはＣＶＤ法により形成するのが一般的であるが、本実施形態においては、ラジカル酸素をアモルファスシリコン膜１６上に供給することによりインターポリ絶縁膜６の一部としてシリコン酸化膜１７（図１のシリコン酸化膜６ａに相当：本発明の絶縁膜に相当）を形成する。尚、本実施形態においては、アモルファスシリコン膜５の上面が本発明の一主面に相当する。
【００２０】
＜シリコン酸化膜１７（シリコン酸化膜６ａ）の具体的形成法について＞
具体的には、次のようにラジカル酸素を供給してシリコン酸化膜１７を形成する。ラジカル酸素のソースガスおよびキャリアガスとしてＯ2ガスとＡｒガスをチャンバー内に同時に供給する。次に、このチャンバー内のガスをマイクロ波励起することによりラジカル酸素を生成する。このとき、チャンバー内の圧力を１Ｔｏｒｒ、マイクロ波のパワーを３５００Ｗとしている。次に抵抗加熱ヒータによりシリコン半導体基板１を裏面側からアモルファスシリコンの結晶化温度未満（例えば、２００℃以上７００℃以下の間の一定温度、２００℃以上６００℃以下の範囲の何れかの一定温度、例えば４００℃）に加熱し、この状態でラジカル酸素を供給することでシリコン酸化膜１７を形成する。
【００２１】
＜リーク電流特性の実験結果について＞
図５は、アモルファスシリコン膜上に形成されたシリコン酸化膜に流れるリーク電流を測定した実験結果を示している。この図５において、横軸はシリコン酸化膜の膜厚［Å］、縦軸は６［ＭＶ／ｃｍ］の電界をシリコン酸化膜に印加したときに生じるリーク電流密度［Ａ／ｃｍ2］の値を示している。この図５には、熱酸化膜のリーク電流特性も合わせて示している。この熱酸化膜は、８５０℃の酸素雰囲気中において加熱処理を行うことにより酸化された膜である。
さらにこの図５には、ＣＶＤ法により形成した酸化膜のリーク電流特性も合わせて示している。ＣＶＤ法により形成した酸化膜のリーク電流特性は、ジクロルシランおよびＮ2Ｏガスをソースガスとして使用し、約７００℃〜８００℃の温度範囲のうちの一定温度で成膜した膜の特性である。
【００２２】
この図５に示すように、シリコン酸化膜を数十Åの膜厚（例えば４０〜８０Å、４０〜６０Åの膜厚範囲のうちの一定の膜厚）で形成した場合に、ラジカル酸化により形成された酸化膜の特性は、熱酸化法およびＣＶＤ法により形成された酸化膜に比較してリーク電流密度が低い。この理由は、低温条件にてアモルファスシリコン膜をラジカル酸化するとアモルファスシリコン膜の結晶化を抑制できるため結晶界面の凸条部（突起）の形成を抑制でき、界面が略平坦化されるためである。すると、界面に流れる局所的なリーク電流を極力抑制できる。逆に、熱酸化法およびＣＶＤ法により形成された酸化膜は、特にその温度条件が悪く表面が荒れるため局所的なリーク電流が多くなる。
【００２３】
実験上、このようなラジカル酸化処理を使用した場合、膜厚を２０Å以上、例えば３０〜１５０Åの範囲の一定膜厚で形成できることが確認されている。また、アモルファスシリコン膜とラジカル酸化処理によりアモルファス状態に形成された酸化膜との界面を例えば１０［ｎｍ］以下の凹凸形状に形成することができ、略平滑状態にできることが確認されている。これにより、リーク電流密度を抑制できると共に、デバイスを形成したときに所望の特性を得やすくなる。
【００２４】
従来、シリコン酸化膜１７を形成する場合、洗浄技術やＣＶＤ法が用いられることがある。しかし、例えば洗浄技術によりケミカル酸化膜を形成したとしても、膜厚を１０Å程度にしか形成することができない。すなわちデバイス上で要求される膜厚を形成することができずケミカル酸化膜を適用することは困難である。また例えばＣＶＤ法によりシリコン酸化膜１７を形成すると、シリコン酸化膜６ａ中に吸湿された水分のアシストによりシリコン酸化膜６ａの直下層に形成されたアモルファスシリコン膜５に大きなバーズビーク２３が生じる場合がある（図８（ｂ）参照）。本実施形態に係る製造方法を使用した場合には、シリコン酸化膜６ａ中の水分量が少なくなるため、バーズビーク量も抑制することができる。
【００２５】
図４に戻って、このような条件下でシリコン酸化膜１７を形成した後、図６に示すように、シリコン酸化膜１７上にシリコン窒化膜１８を例えば約１００Å形成すると共に、シリコン酸化膜１９を例えば約５０Å形成する。
次に、コントロールゲート電極ＣＧを構成するアモルファスシリコン膜２０を例えば約１０００Å形成し、スパッタ処理によりタングステンシリサイド膜２１を例えば約１０００Å形成する。次に、シリコン窒化膜２２を例えば約２０００Å形成する。このシリコン窒化膜２２は、コントロールゲート電極ＣＧをＲＩＥ法により加工するときのマスク材等として使用される膜である。
【００２６】
次に、シリコン窒化膜２２の上にレジスト（図示せず）を塗布し当該レジストをパターン形成し、シリコン窒化膜２２を加工し、続いてタングステンシリサイド膜２１やアモルファスシリコン膜２０、シリコン酸化膜１９、シリコン窒化膜１８、シリコン酸化膜１７およびアモルファスシリコン膜１６を加工する。すると、図７に示すように、ゲート電極形成領域Ｇに対して、アモルファスシリコン膜５、インターポリ絶縁膜６、アモルファスシリコン膜７、タングステンシリサイド膜８、シリコン窒化膜９を残存させることができる。
【００２７】
次に、図８（ａ）に示すように、ラジカル酸化処理を施すことによりアモルファスシリコン膜５、インターポリ絶縁膜６、アモルファスシリコン膜７およびタングステンシリサイド膜８の外側壁を酸化処理すると共に、シリコン半導体基板１の上に形成されたゲート絶縁膜４の膜厚を増加させて酸化膜１０を形成する。このときのラジカル酸化条件は、前述と略同様であるためその詳細説明を省略する。次に、トランジスタのソース／ドレイン拡散層１ａを形成する。
【００２８】
次に、図１に示すように、信頼性確保のためのシリコン酸化膜１１をシリコン半導体基板１の全面に形成する。次に、シリコン半導体基板１の全面にシリコン窒化膜１２を形成することによりコントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧを覆う。次に、層間絶縁膜、コンタクトプラグおよび上層配線等を形成するが、この方法は一般的な方法であるため、その説明を省略する。
【００２９】
このような本実施形態に係る製造方法によれば、アモルファスシリコン膜１６の上面にラジカル酸素を供給してシリコン酸化膜１７を形成しているため、アモルファスシリコン膜１６およびシリコン酸化膜１７間の界面を平坦化することができる。
結晶化温度以下でアモルファスシリコン膜１６の上面にラジカル酸素を供給してシリコン酸化膜１７を形成しているため、アモルファスシリコン膜１６およびシリコン酸化膜１７間の界面を平坦化することができる。
【００３０】
シリコン半導体基板１上にシリコン酸化膜１５を形成し、このシリコン酸化膜１５の上にアモルファスシリコン膜１６をフローティングゲート電極ＦＧとして形成し、アモルファスシリコン膜１６上にラジカル酸素を供給してインターポリ絶縁膜６の一部としてシリコン酸化膜１７を形成し、その後エッチング加工しているため、アモルファスシリコン膜５上に形成されたシリコン酸化膜６ａに流れるリーク電流密度を低減できるようになる。しかも、ＣＶＤ法により形成された膜に比較してバーズビークの発生を抑制できる。
【００３１】
また、アモルファスシリコン膜１６の上にラジカル酸化処理によりシリコン酸化膜１７を形成し、当該シリコン酸化膜１７の上にシリコン窒化膜１８を形成すると共に当該シリコン窒化膜１８の上にシリコン酸化膜１９を形成し、その後エッチング加工することによりインターポリ絶縁膜６（複合膜）を形成しているため、アモルファスシリコン膜５とシリコン酸化膜６ａとの間の界面を通じて流れるリーク電流密度を低減することができ、アモルファスシリコン膜５上に複合膜からなるインターポリ絶縁膜６を容易に形成できるようになる。
【００３２】
（第２の実施形態）
図９ないし図２４は、本発明の第２の実施形態の説明図を示すもので、第１の実施形態と異なるところは、トレンチキャパシタ型のＤＲＡＭセルを含む半導体装置に適用したところにある。
図９および図１０は、トレンチキャパシタ型のＤＲＡＭセルを備えたＤＲＡＭ半導体記憶装置（半導体記憶装置）のメモリセル領域の要部の縦断側面図および平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板３１（半導体基板に相当）にメモリセル領域を形成した実施形態を示すが、必要に応じてＰウェル領域に形成しても良い。
【００３３】
＜構造について＞
図１０は、ＤＲＡＭ半導体記憶装置におけるメモリセルの配置状態について模式的な平面図により示している。また、図９は、ＤＲＡＭ半導体記憶装置におけるメモリセルの内部構造を図１０のＸ−Ｘ線に沿う模式的な縦断側面図により示している。
図１０に示すように、ＤＲＡＭ半導体記憶装置３０は、シリコン半導体基板３１にメモリセルＭが複数配列されたメモリセル領域を備えている。このメモリセル領域においては、トレンチ３２が平面的に千鳥足状に配設されており、それぞれ楕円柱状に形成されている。以下、ある１つの単位メモリセルＭの構造について説明する。
【００３４】
図９に示すように、１つのメモリセルＭは、１個のトレンチキャパシタＣおよび１個のＭＯＳ型のセルトランジスタＴｒにより構成されている。シリコン半導体基板１には、深いトレンチ３２が形成されており、このトレンチ３２の深部側に位置してトレンチキャパシタＣが形成されている。
【００３５】
以下、トレンチキャパシタＣの構造について説明する。
トレンチ３２の深部側の外周には、当該トレンチ３２の所定の高さ（深さ）までプレート拡散層３３が形成されている。このプレート拡散層３３は、メモリセルＭを構成するトレンチキャパシタＣのプレート電極として機能する。トレンチ３２の深部側の内周面で且つプレート拡散層３３上には、キャパシタ絶縁膜３４が形成されている。このキャパシタ絶縁膜３４は、ＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成されているが、本実施形態においてはＳｉＮ−ＳｉＯ2膜により形成されているとして以下の説明を行う。このキャパシタ絶縁膜３４は、トレンチ３２の深部側の内周面外側に形成されたシリコン窒化膜５７と、このシリコン窒化膜５７が酸化処理され当該シリコン窒化膜５７の内側に形成されたシリコン酸化膜５８とにより構成されている。このキャパシタ絶縁膜３４は、トレンチキャパシタＣの両プレート電極分離用の絶縁膜として機能する。
【００３６】
トレンチ３２の内側で且つキャパシタ絶縁膜３４の内側には、第１のアモルファスシリコン膜３５が埋込み形成されている。この第１のアモルファスシリコン膜３５は、アモルファスシリコン材料により形成されており、トレンチキャパシタＣのプレート電極として機能する。この第１のアモルファスシリコン膜３５にはＡｓ等の不純物がドープされている。
【００３７】
キャパシタ絶縁膜３４および第１のアモルファスシリコン膜３５の上には、側壁絶縁膜３６（カラー絶縁膜に相当）がトレンチ３２の内周面に形成されている。この側壁絶縁膜３６を構成する外側の絶縁膜３６ａは、ラジカル酸化処理されることにより形成されており所謂アモルファス状態に形成されている。また、側壁絶縁膜３６を構成する内側の絶縁膜３６ｂは、ＣＶＤ法により形成されている。この側壁絶縁膜３６は、縦型寄生トランジスタのリーク電流を抑制するために形成される。ラジカル酸化処理されると、キャパシタ絶縁膜３４と側壁絶縁膜３６との接触界面が略平坦化されるようになり１０ｎｍ以下の凹凸形状に形成される。
【００３８】
従来より、側壁絶縁膜３６は例えばＣＶＤ法により高温（例えば９００℃程度）で厚く形成されているが、この形成時にシリコン窒化膜５７を酸化することが難しくボイドが発生してしまう。本実施形態では、側壁絶縁膜３６の外側の絶縁膜３６ａにラジカル酸化処理を用いて形成しているため、ボイドを発生させることなく形成することができる。これにより、キャパシタ絶縁膜３４の絶縁耐圧劣化を抑制できる。
【００３９】
この側壁絶縁膜３６の内側には、第２のアモルファスシリコン膜３７が第１のアモルファスシリコン膜３５の上に形成されている。この第２のアモルファスシリコン膜３７も同様にＡｓがドープされたアモルファスシリコン材料により形成されている。
【００４０】
第１のアモルファスシリコン膜３５の上方、第２のアモルファスシリコン膜３７の上側部で且つ第３のアモルファスシリコン膜４２の上には、ＳＴＩ構造の素子分離領域３９が形成されている。この第２のアモルファスシリコン膜３７と素子分離領域３９との界面にはシリコン酸化膜４０（絶縁膜に相当）が形成されている。シリコン酸化膜４０は、第２のアモルファスシリコン膜３７との間の界面にラジカル酸素が供給されることによりアモルファス状態に形成されており、第２のアモルファスシリコン膜３７との界面は１０ｎｍの凹凸状に形成されている。したがって、従来構成に比較して界面を平坦な形状に形成することができ、前述実施形態と同様にリーク電流を抑制できるという効果を奏する。
【００４１】
素子分離領域３９内面に形成されたシリコン酸化膜４０の上には、シリコン酸化膜４１が埋込み形成されており、素子分離膜として機能するようになっている。このシリコン酸化膜４１は、他の導電層（例えば、素子分離領域３９上を通過するワード線ＷＬ、および隣接するメモリセル等）と絶縁分離するために設けられている。
【００４２】
また、トレンチ３２の内側で且つ第２のアモルファスシリコン膜３７および側壁絶縁膜３６の一部上には、第３のアモルファスシリコン膜４２が形成されている。この第３のアモルファスシリコン膜４２も同様にＡｓがドープされたアモルファスシリコン材料により形成されている。
【００４３】
このようにしてトレンチキャパシタＣは、第１ないし第３のアモルファスシリコン膜３５、３７、４２、プレート拡散層３３、およびキャパシタ絶縁膜３４を備えて構成されている。セルトランジスタＴｒは、トレンチキャパシタＣに対して隣接して配設されると共に電気的に接続するように形成されており、平面的にはトレンチ３２のある所定方向側に形成されている。
また、トレンチ３２に埋込み形成された第３のアモルファスシリコン膜４２とトレンチ３２の外周におけるセルトランジスタＴｒとの間の界面にはストラップ部４３が形成されている。このストラップ部４３は、ドナー型の不純物が第３のアモルファスシリコン膜４２から外方拡散されることによりトレンチ３２の上部外周のセルトランジスタＴｒ側に形成されている。
【００４４】
セルトランジスタＴｒは、ワード線ＷＬとしても機能するゲート電極ＧＣ、ｎ型の一方および他方の拡散層４４および４５（ソース／ドレイン領域）、ゲート絶縁膜４６（ゲート酸化膜）を備えている。ゲート電極ＧＣは、多結晶シリコン膜４８やその上に形成されたメタルシリサイド層４７により形成されている。
【００４５】
一方の拡散層４４には、トレンチキャパシタＣを構成する第３のアモルファスシリコン膜４２が構造的に接続されると共に電気的に導通接続されている。また、他方の拡散層４５には、コンタクトプラグＰが構造的に接続されると共に電気的に導通接続されており、当該コンタクトプラグＰを介して上層側のビット線ＢＬが接続されている。このコンタクトプラグＰは、拡散層４５およびビット線ＢＬを電気的に導通するように形成されている。
【００４６】
また、ゲート電極ＧＣを覆うようにゲート側壁絶縁膜４９が形成されている。さらに、ビット線ＢＬとメモリセルＭを電気的に絶縁分離するように層間絶縁膜５０が形成されている。このようにしてメモリセルＭが構成されている。尚、図１０において、アクティブエリアＡＡは、メモリセルＭの活性領域を示している。
【００４７】
このような本実施形態に係る構成によれば、キャパシタ絶縁膜３４と側壁絶縁膜３６の絶縁膜３６ａとの界面が最大１０ｎｍの凹凸状に形成されているため、ボイド６２の発生を抑制することができ、キャパシタ絶縁膜３４の絶縁耐圧劣化を抑制できる。
また第２および第３のアモルファスシリコン膜３７および４２と素子分離領域３９内に形成されたシリコン酸化膜４０との界面が最大１０ｎｍの凹凸状に形成されているため、リーク電流を抑制できる。
【００４８】
＜製造方法について＞
以下、このように構成されるトレンチキャパシタＣを備えたＤＲＡＭセルの製造方法について図１１ないし図２６を参照しながら説明する。図１１ないし図２６は、製造方法の一連の流れを図１０のＸ−Ｘ線に沿う断面図により模式的に示している。
【００４９】
まず図１１に示すように、シリコン半導体基板３１上にシリコン酸化膜５１を形成し、この上にシリコン窒化膜５２を堆積する。次に、このシリコン窒化膜５２上にボロンがドープされたシリコン酸化膜５３を堆積すると共に、シリコン酸化膜５３上に深いトレンチを形成するためのフォトレジスト５４を塗布してリソグラフィ技術によりパターン形成し、異方性エッチングによりボロンがドープされたシリコン酸化膜５３、シリコン窒化膜５２およびシリコン酸化膜５１をエッチングしトレンチ５５を形成した後、レジストパターンを除去する。
【００５０】
レジストパターンを除去した後、図１３に示すように、シリコン酸化膜５３をマスクとして異方性エッチングによりシリコン半導体基板３１を所定の深さまでエッチングし、深いトレンチ３２を形成する。次に、シリコン酸化膜５３を剥離する。
【００５１】
次に、Ａｓをドープした酸化膜５６（Ａｓドープ酸化膜と称す）をＣＶＤ法により深いトレンチ３２の内面に形成し、深いトレンチ３２の下端部からシリコン半導体基板３１の表面から所定の高さ（深さ）（例えば１．５μｍ）まで残留させるようにシリコン半導体基板３１の表面側のＡｓドープ酸化膜５６を除去する。次に、１０００℃で熱処理することにより深いトレンチ３２の外側面にプレート拡散層３３（Ｎ型拡散層）を形成する。次に、Ａｓドープ酸化膜５６をウェットエッチングにより剥離する。
【００５２】
次に図１５に示すように、シリコン窒化膜５７をＣＶＤ法により形成すると共に、このシリコン窒化膜５７の表面をドライＯ2雰囲気中で酸化することによりシリコン酸化膜５８を形成し、Ａｓがドープされたアモルファスシリコン膜５９をＣＶＤ法により深いトレンチ３２内に形成する。
次に、ＣＭＰ法によりアモルファスシリコン膜５９をシリコン窒化膜５７をストッパとして平坦化し、さらに、アモルファスシリコン膜５９をＲＩＥ法によりシリコン半導体基板３１の表面から下方例えば約１．３［μｍ］までエッチングする。
【００５３】
次に、希弗酸によりウェットエッチングする。すると、シリコン窒化膜５７およびシリコン酸化膜５８ではエッチングレートが異なるため、エッチング後の形状は、図１６（ｂ）に拡大図を示すように、シリコン窒化膜５７の上端部がシリコン酸化膜５８の上端部よりシリコン半導体基板３１の表面部から深いところに位置するようになる。
【００５４】
次に、図１７（ａ）に示すように、シリコン酸化膜６０を深いトレンチ３２内に形成する。具体的には、前述実施形態においてシリコン酸化膜１７を形成した方法と同様の形成方法によりラジカル酸素を供給することにより、シリコン半導体基板３１の深いトレンチ３２内側に対して等方的に形成する。さらに具体的には、シリコン半導体基板３１を裏面側からアモルファスシリコンの結晶化温度未満（例えば、２００以上７００℃以下の間の一定温度、２００℃以上６００℃以下の範囲の何れかの一定温度、例えば４００℃）に加熱し、この状態でラジカル酸素を供給することにより形成する。このとき、ラジカル酸素の供給時間を調整し膜厚を例えば１００Åとする。すると、キャパシタ絶縁膜３４およびアモルファスシリコン膜３５の上の深いトレンチ３２の内側壁およびアモルファスシリコン膜３５の上にシリコン酸化膜６０を等方的に形成できる。
【００５５】
例えば、従来技術と略同様に、キャパシタ絶縁膜３４の上やアモルファスシリコン膜３５の上に対して例えばＣＶＤ法により絶縁膜６１を形成すると、図１７（ｂ）に示すように、シリコン窒化膜５７および絶縁膜６１との間にボイド６２が生じてしまう。これは、アモルファスシリコン膜３５が体積収縮するためである。このボイド６２が生じると、キャパシタ絶縁膜３４の絶縁耐圧が劣化してしまう。本実施形態においては、ラジカル酸素を深いトレンチ３２内に供給することによりシリコン酸化膜６０を深いトレンチ３２の内側壁に形成しているので、キャパシタ絶縁膜３４の絶縁劣化を抑制できる。
【００５６】
次に、図１８に示すように、ＣＶＤ法によりシリコン酸化膜６３を深いトレンチ３２内に等方的に形成する。これにより、深いトレンチ３２の内側壁に形成されるシリコン酸化膜６０の膜厚を増すことができる。
次に、図１９に示すように、アモルファスシリコン膜３５の直上についてシリコン酸化膜６３およびシリコン酸化膜６０をＲＩＥ法によりエッチングして除去する。したがって、シリコン酸化膜６３および６０が深いトレンチ３２の内側壁に残存するようになる。
【００５７】
次に、図２０に示すように、深いトレンチ３２内に埋込み形成されたアモルファスシリコン膜３５の上にアモルファスシリコン膜６４を埋込み形成する。次に、図２１に示すように、シリコン半導体基板３１の表面より少し深い位置までアモルファスシリコン膜６４をエッチバックする。さらに、図２２に示すように、アモルファスシリコン膜６４が形成された上部について深いトレンチ３２内のシリコン酸化膜６３および６０を等方性エッチングにより選択的に除去することにより側壁絶縁膜３６を形成し、アモルファスシリコン膜６４および側壁絶縁膜３６の上にアモルファスシリコン膜６５を埋込み形成し、シリコン半導体基板３１の表面付近までアモルファスシリコン膜６５をエッチバックする。
【００５８】
次に、セルトランジスタＴｒのしきい値（スレッショルド電圧）調整用に深いトレンチ３２の上方から不純物（例えばＧｅ）をアモルファスシリコン膜６５およびシリコン半導体基板３１間の界面にイオン注入し、高温で熱処理を行うことによりアモルファスシリコン膜６５からドナー型の不純物を外方拡散させストラップ部４３を形成する。このストラップ部４３は、セルトランジスタＴｒの拡散層４４およびトレンチキャパシタＣ間の電気抵抗抑制のために形成される。
次に、レジスト（図示せず）を塗布しリソグラフィ技術によりレジストパターンを形成した後、図２３に示すように、異方性エッチングによりアモルファスシリコン膜６５および６４や側壁絶縁膜３６に溝部３８を加工形成する。
【００５９】
この加工工程においては、隣接するメモリセルの対向面側に対して素子分離領域３９用に溝部３８をシリコン半導体基板３１の表面から所定の深さまで形成する。次に、図２４に示すように、ラジカル酸素を溝部３８に供給することにより信頼性向上のためにシリコン酸化膜６６を等方的に形成する。このときの酸化条件は、前述のラジカル酸化条件と略同様のためその説明を省略する。上述したラジカル酸化工程においてラジカル酸化するときには、深いトレンチ３２に埋込み形成されるアモルファスシリコン膜６４および６５の側壁やアモルファスシリコン膜６５の上面も露出しているため、この部分も酸化されるようになる。次に、図２５（ａ）に示すように、シリコン酸化膜６６の上にシリコン酸化膜６７を堆積する。
【００６０】
従来、この部分を酸化するときには、熱酸化プロセスが用いられている。この熱酸化プロセスは、特にアモルファスシリコン膜を酸化して多結晶シリコン膜を形成するときには、その酸化処理速度に結晶方位依存性や不純物濃度依存性が存在することが知られている。酸化処理が行われると、複数のトレンチキャパシタＣ毎に多結晶シリコン膜の結晶方位が異なると共に、１つのトレンチキャパシタＣにおいても界面方向に応じて異なる結晶方位が側壁に露出される。したがって、アモルファスシリコン膜（多結晶シリコン膜）を酸化した後の側壁は、各トレンチキャパシタＣ毎に異なる凹凸形状となる。この個体差は、断面積の差を生じ、界面抵抗のばらつきの原因となる。
【００６１】
すなわち、図２５（ｂ）に模式的に示すように、従来の方法でシリコン酸化膜６７を堆積したときには、アモルファスシリコン膜３７および４２との間の界面に粗い凹凸形状６７ａを生じてしまう。このように粗い凹凸形状６７ａが生じると、アモルファスシリコン膜３７および４２内にドープされた不純物の外方拡散や、シリコン半導体基板３１に対する固相拡散が懸念される。アモルファスシリコン膜３７および４２内の不純物濃度が低下すると抵抗値が上昇してしまい、トレンチキャパシタＣの特性に悪影響を及ぼす。また、シリコン半導体基板３１に対する固相拡散の影響によりトランジスタＴｒの実効的なゲート長が短くなり、短チャネル効果が悪化するという問題が生じてしまう。
【００６２】
そこで、本実施形態では、図２５（ａ）に示すように、まずラジカル酸化処理を施しシリコン酸化膜６６を形成した後にシリコン酸化膜６７を堆積するようにしている。このような形成方法によれば、アモルファスシリコン膜３７および４２とシリコン酸化膜６６との間の界面を１０ｎｍ以下の凹凸形状にして形成することができるため、トレンチキャパシタＣ毎の個体差を抑制することができる。しかも、アモルファスシリコン膜３７および４２からの不純物外方拡散を抑制することができると共に、シリコン半導体基板３１に対する固相拡散を抑制できる。
【００６３】
次に、図２６に示すように、シリコン酸化膜６７をシリコン半導体基板３１の表面部付近までエッチバックすると共に、ゲート絶縁膜４６を形成する。次に、図９に示すように、ゲート電極ＧＣ（多結晶シリコン膜４８およびメタルシリサイド層４７）、セルトランジスタＴｒの拡散層４４および４５を形成するとともに、ゲート電極ＧＣを覆うようにゲート側壁絶縁膜４９を形成し、さらにこの上に層間絶縁膜５０を形成する。次に、層間絶縁膜５０内にコンタクトプラグＰを埋込み形成すると共に、このコンタクトプラグＰおよび層間絶縁膜５０の上にビット線ＢＬ等を形成する。このような形成工程を経て、ＤＲＡＭ半導体記憶装置３０を製造することができる。
【００６４】
本実施形態に係る製造方法によれば、深いトレンチ３２の深部側の内側壁面に形成されたシリコン酸化膜５８およびシリコン窒化膜５７の上、且つ、深いトレンチ３２内側壁面にラジカル酸素を供給して絶縁膜としてシリコン酸化膜６０を形成し、アモルファスシリコン膜３５の上に形成されたシリコン酸化膜６０を異方性エッチングにより除去することにより、深いトレンチ３２の内側壁面に絶縁膜３６ａを形成するため、絶縁膜３６ａとキャパシタ絶縁膜３４との間の界面にボイド６２を生じることなく、キャパシタ絶縁膜３４の絶縁耐圧を劣化させることなく形成できる。
【００６５】
また、深いトレンチ３２に埋込み形成されたアモルファスシリコン膜３７の側部に素子分離用の溝部３８を形成し、この溝部３８にラジカル酸素を供給しアモルファスシリコン膜３７の露出面にシリコン酸化膜４０を形成しているため、アモルファスシリコン膜６４および６５とシリコン酸化膜６６との間の界面を最大１０ｎｍの凹凸形状にして形成することができ、トレンチキャパシタＣ毎の個体差を抑制することができる。しかも、アモルファスシリコン膜６４および６５からの不純物外方拡散を抑制できると共に、シリコン半導体基板３１に対する固相拡散を抑制できる。
【００６６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形、もしくは拡張が可能である。
第１の実施形態では、シリコン半導体基板１を裏面側から４００℃に加熱した状態でラジカル酸素を供給するようにしたが、これに限定されるものではなく、例えば２００〜７００℃の範囲のうち何れか一定温度で加熱するようにしても良い。
【００６７】
第１の実施形態では、１Ｔｏｒｒのチャンバーの圧力条件下でマイクロ波励起してラジカル酸素を生成して供給したが、これに限定されるものではなく、例えば０．０５〜２Ｔｏｒｒの間の一定の圧力条件下でマイクロ波励起してラジカル酸素を生成して供給するようにしても良い。
ソースガスおよびキャリアガスとして、第１の実施形態では、Ｏ2ガスおよびＡｒガスにより形成しているが、これに限定されるものではなく、例えばＯ2ガスのみ、Ｏ2／Ｈ2ガス、Ｏ2／Ｎｅガス、Ｏ2／Ｋｒガス、Ｏ2／Ｈ2ガス、Ｏ2／Ｈ2／Ｎｅガス、Ｏ2／Ｈ2／Ａｒガス、Ｏ2／Ｈ2／Ｋｒガス、等を用いても良い。
ＤＲＡＭ半導体記憶装置３０に適用しているが、これは汎用ＤＲＡＭ装置、混載ＤＲＡＭ装置、特定用途のＤＲＡＭ装置に適用可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態の構成を示す模式的な断面図
【図２】要部の模式的な平面図
【図３】要部の一製造工程を模式的に示す断面図（その１）
【図４】要部の一製造工程を模式的に示す断面図（その２）
【図５】実験結果を示す図
【図６】要部の一製造工程を模式的に示す断面図（その３）
【図７】要部の一製造工程を模式的に示す断面図（その４）
【図８】（ａ）は要部の一製造工程を模式的に示す断面図（その５）、（ｂ）は不具合の説明図
【図９】本発明の第２の実施形態の構成を示す模式的な断面図
【図１０】要部の模式的な平面図
【図１１】要部の一製造工程を模式的に示す断面図（その１）
【図１２】要部の一製造工程を模式的に示す断面図（その２）
【図１３】要部の一製造工程を模式的に示す断面図（その３）
【図１４】要部の一製造工程を模式的に示す断面図（その４）
【図１５】要部の一製造工程を模式的に示す断面図（その５）
【図１６】（ａ）は要部の一製造工程を模式的に示す断面図（その６）、（ｂ）は拡大図
【図１７】（ａ）は要部の一製造工程を模式的に示す断面図（その７）、（ｂ）は不具合の説明図
【図１８】要部の一製造工程を模式的に示す断面図（その８）
【図１９】要部の一製造工程を模式的に示す断面図（その９）
【図２０】要部の一製造工程を模式的に示す断面図（その１０）
【図２１】要部の一製造工程を模式的に示す断面図（その１１）
【図２２】要部の一製造工程を模式的に示す断面図（その１２）
【図２３】要部の一製造工程を模式的に示す断面図（その１３）
【図２４】要部の一製造工程を模式的に示す断面図（その１４）
【図２５】（ａ）は要部の一製造工程を模式的に示す断面図（その１５）、（ｂ）は不具合の説明図
【図２６】要部の一製造工程を模式的に示す断面図（その１６）
【符号の説明】
【００６９】
図面中、１、３１はシリコン半導体基板（半導体基板）、４はゲート絶縁膜、５、１６、３７、４２はアモルファスシリコン膜、６はインターポリ絶縁膜、６ａはシリコン酸化膜（絶縁膜）、３２はトレンチ、３４はキャパシタ絶縁膜、３６は側壁絶縁膜（カラー絶縁膜）、４０、６６はシリコン酸化膜（絶縁膜）、ＦＧはフローティングゲート電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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