(57)【要約】【課題】フラッシュメモリを有する半導体装置のメモリセルの動作速度を安定させることのできる技術を提供する。【解決手段】ゲート電極５ａの形成工程において、（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）隣接するゲート電極５ａおよび酸化シリコン膜６からなるパターンのスペースの目標とするアスペクト比と前記（１）の結果とを基にしてゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅を修正する、（３）前記（２）の結果をリソグラフィ工程へフィードフォワードしてレジストパターン７の寸法を調整することにより、目標とするアスペクト比を満たすスペースを形成する。【選択図】図５
2006210691.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に膜を堆積する工程；
（ｂ）前記膜をパターニングし、スペースを有して隣接する複数のパターンを形成する工程、
さらに、前記工程（ａ）は以下の工程を含む：
（ａ１）前記膜の厚さを測定する工程；
（ａ２）前記膜の厚さを基に隣接する前記パターンのスペース寸法を修正する工程；
（ａ３）前記工程（ａ２）で得られた修正結果を前記工程（ｂ）へフィードフォワードする工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記パターンは、ＡＮＤ型フラッシュメモリに備わり、選択のメモリセルにデータを書き込む際にホットエレクトロンを注入する機能を有する第１電極を構成する。
【請求項３】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に膜を堆積する工程；
（ｂ）前記膜をパターニングし、スペースを有して隣接する複数のパターンを形成する工程；
（ｃ）前記工程（ｂ）に続いて、前記パターンの隣接間の前記半導体基板に斜めイオン注入により不純物を導入する工程、
さらに、前記工程（ａ）は以下の工程を含む：
（ａ１）前記膜の厚さを測定する工程；
（ａ２）前記膜の厚さを基に前記不純物がイオン注入される角度を修正する工程；
（ａ３）前記工程（ａ２）で得られた修正結果を前記工程（ｃ）へフィードフォワードする工程。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記パターンは、ＡＮＤ型フラッシュメモリに備わり、選択のメモリセルにデータを書き込む際にホットエレクトロンを注入する機能を有する第１電極を構成する。
【請求項５】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に膜を堆積する工程；
（ｂ）前記膜をパターニングし、目標とするアスペクト比を満たすスペースを有して隣接する複数のパターンを形成する工程；
（ｃ）前記パターンの隣接間の前記半導体基板の表面に第１絶縁膜を形成する工程；
（ｄ）前記パターンの隣接間の前記第１絶縁膜上に第２電極を形成する工程；
（ｅ）前記第２電極上に第２絶縁膜を形成する工程；
（ｆ）前記第２絶縁膜上に第３電極を形成する工程、
さらに、前記工程（ａ）は以下の工程を含む：
（ａ１）前記膜の厚さを測定する工程；
（ａ２）前記目標とするアスペクト比と前記膜の厚さとを基に隣接する前記パターンのスペース寸法を修正する工程；
（ａ３）前記工程（ａ２）で得られた修正結果を前記工程（ｂ）へフィードフォワードする工程。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記パターンは、ＡＮＤ型フラッシュメモリに備わり、選択のメモリセルにデータを書き込む際にホットエレクトロンを注入する機能を有する第１電極を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電気的に書き換え可能な不揮発性メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばベーク処理によるパターンの線幅のばらつきを補正するためのフィードバックデータが制御系に入力され、そのフィードバックデータに基づいて、基板面上に描画されるパターンの線幅を均一にするように、電子ビームの露光量を制御する技術が特開平９−１９９３９１号公報（特許文献１）に記載されている。
【０００３】
また、感光剤の塗布された基板の異なる領域を異なる露光量で露光するステップと、基板上における感光剤の現像中の膜厚変化を測定するステップと、異なる露光量毎の膜厚変化から露光量に対する現像速度変化を求めるステップと、現像速度変化と、回路パターン、露光レンズの波面収差、露光レンズ瞳面上の光現像形状、現像時間および感光剤の膜厚から回路パターンの所望線幅を得るための露光量を算出するステップと、露光量を露光装置にフィードバックするステップとを有する露光装置の制御方法が特開２００４−１５３１６３号公報（特許文献２）に開示されている。
【特許文献１】特開平９−１９９３９１号公報
【特許文献２】特開２００４−１５３１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
大容量によるビットコストの低減と書き込み速度の向上という要求にこたえるため、書き込み動作をソース側のホットエレクトロン注入で行う補助ゲート（Assist Gate：ＡＧ）を有するＡＮＤ型フラッシュメモリ（以下、ＡＧ−ＡＮＤ型フラッシュメモリと記す）が開発されている。補助ゲートを書き込みゲートに用いてチャネル電流を大幅に減少させることにより、キロビットオーダのメモリセルを同時に短期間に書き込むことが可能となる。また、浮遊ゲートを自己整合プロセスにより形成し、さらに補助ゲートをフィールドアイソレーションに用いることにより、メモリセルの面積の縮小を図ることができる。
【０００５】
浮遊ゲートを自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリは、例えば、以下のように形成することができる。まず、半導体基板の主面上に多結晶シリコンからなる補助ゲートを形成する。続いて、シャドーイング効果を利用した斜めイオン注入により補助ゲートの一方の側壁下の半導体基板に不純物を導入してデータ線を形成した後、補助ゲートの側面に絶縁膜からなる側壁を形成する。続いて、隣接する補助ゲートの間に露出した半導体基板の表面にＦＴＯ（Fowler-Nordheim Tunnel Oxide）膜を形成し、さらに、隣接する補助ゲートの間に浮遊ゲートを形成する。その後、層間膜を介して浮遊ゲート上に制御ゲートを形成する。
【０００６】
しかしながら、本発明者が検討したところ、浮遊ゲートを自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリについては、以下の技術的課題が存在することが明らかとなった。
【０００７】
すなわち、隣接する補助ゲートのスペースのアスペクト比がばらつくと、カップリング比（＝面積（層間膜）／面積（ＦＴＯ膜））がばらついてデータ書き込み速度および消去速度が変動してしまう。さらに、シャドーイング効果を利用した斜めイオン注入によりデータ線を形成しているため、上記アスペクト比がばらつくと、不純物のイオン注入量がばらつき、これによってもデータ書き込み速度および消去速度が変動してしまう。さらに、上記アスペクト比がばらつくと、斜めイオン注入される不純物の導入位置がばらつき、データ線の形成領域が変動して、いわゆるドレインディスターブ（電子がデータ線から浮遊ゲートへＦＴＯ膜を通して注入する、もしくは電子が浮遊ゲートからデータ線へＦＴＯ膜を通して抜ける）と呼ばれる現象によりメモリセルの情報保持特性が劣化してしまう。
【０００８】
上記課題を解決する方法として、例えば前記特許文献１、２に記載されているように、フィードバックデータに基づいて補助ゲートの幅を制御する手段は有効である。しかし、これら手段では、補助ゲートの幅のばらつきが単独で制御されるのみであり、隣接する補助ゲートのスペースにおいて、常に目標とするアスペクト比を得ることが難しく、また得られたデータをフィードバックさせるため、対策までに時間を要することから、他のさらなる有効な手段が望まれている。
【０００９】
本発明の目的は、フラッシュメモリを有する半導体装置のメモリセルの動作速度を安定させることのできる技術を提供することにある。
【００１０】
また、本発明の目的は、フラッシュメモリを有する半導体装置のメモリセルの情報保持特性の劣化を抑制することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、半導体基板上にスペースを有して隣接する複数の補助ゲートを形成する半導体装置の製造方法であって、半導体基板上に導体膜を堆積する工程と、導体膜の厚さを測定する工程と、導体膜の厚さを基に、隣接するパターンのスペース寸法を修正する工程と、その修正結果をフィードフォワードして、目標とするアスペクト比を満たすスペースを有する補助ゲートを形成する工程と、補助ゲートの隣接間の半導体基板に斜めイオン注入により不純物を導入する工程とを含むものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
半導体基板上に形成された隣接する補助ゲートのスペースが常に目標とするアスペクト比を満たすことから、データ書き込み速度および消去速度の変動を抑えて安定した動作速度を得ることができ、さらにメモリセルの情報保持特性の劣化を抑制することができる。これにより、ＡＧ−ＡＮＤ型フラッシュメモリの歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１９】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
本実施の形態においては、０.１３μｍプロセスルールに基づいて形成される１Ｇｂｉｔの記憶容量を有するＡＧ−ＡＮＤ型フラッシュメモリに本発明を適用した場合について説明する。但し、本発明は１Ｇｂｉｔフラッシュメモリに限定されるものではなく種々適用可能であり、例えば１Ｇｂｉｔよりも小さい２５６Ｋｂｉｔのもの、または４Ｇｂｉｔ以上のものにも適用可能である。
【００２１】
本実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの書き込み、読み出しおよび消去の動作について図１および図２を用いて説明する。本実施の形態では、選択データ線と非選択データ線とが交互に配列されており、単位領域を２系統（表ページおよび裏ページ）の補助ゲート電極により構成したメモリアレイを例示する。この場合、２つの櫛型構造の補助ゲート電極が向きあった形で交互に配列されたレイアウトとなり、どちらか一方が選択された時にその補助ゲート電極は表ページと呼ばれ、他方の補助ゲート電極は非選択となり裏ページと呼ばれる。
【００２２】
定電荷注入によるデータ書き込み動作時の要部回路図の一例を図１（ａ）に、半導体基板の断面模式図の一例を図２（ａ）に示す。なお、符号のＢＬ０〜ＢＬ４はデータ線を、これに直交する符号のＷＬ０，ＷＬ１はワード線を、符号のＡＧ，ＡＧ０〜ＡＧ３は補助ゲート電極をそれぞれ示している。
【００２３】
データの書き込みは、非選択のメモリセルＭＣをスルー、ソース側選択および定電荷注入によるソース側ホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。
【００２４】
データ書き込み動作では、選択、非選択のメモリセルＭＣが接続されるワード線ＷＬ０にＶＷＷの電圧、例えば１５Ｖ程度、それ以外のワード線ＷＬ１等に、例えば０Ｖを印加する。また、選択、非選択のメモリセルＭＣのソース形成用の補助ゲート電極ＡＧ０，ＡＧ２にＶＡＧＷの電圧、例えば１Ｖ程度を印加することにより、補助ゲート電極ＡＧ０に対向する半導体基板Ｓの主面部分にソース用の反転層を形成する。他の補助ゲート電極ＡＧ１，ＡＧ３には、例えば０Ｖを印加することで、これら補助ゲート電極ＡＧ１，ＡＧ３に対向する半導体基板Ｓの主面部分に反転層が形成されないようにし、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。選択のメモリセルＭＣのソース用の反転層が接続されるデータ線ＢＬ０に、例えば０Ｖを印加する一方、非選択のメモリセルＭＣのソース用の反転層が接続されるデータ線ＢＬ２には、例えば１.２Ｖ程度を印加する。また、他のデータ線ＢＬ１，ＢＬ３にはＶＷＤの電圧、例えば４.３Ｖを印加する。これにより、選択のメモリセルＭＣにはドレインからソースに向かって書き込みの電流が流れ、この時にソース用の反転層に蓄積した電荷をある一定のチャネル電流として流し、絶縁膜を介して浮遊ゲート電極ＦＧに効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む一方、非選択のメモリセルＭＣのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図２（ａ）の矢印は、データ用の電荷の注入の様子を模式的に示している。
【００２５】
次に、データ読み出し動作時の要部回路図の一例を図１（ｂ）に、半導体基板の断面模式図の一例を図２（ｂ）に示す。
【００２６】
データの読み出しでは、読み出しの電流Ｉｄｓがデータ線ＢＬ０，ＢＬ２からデータ線線ＢＬ１，ＢＬ３に向かってそれぞれ流れる。データ読み出し動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０にＶＲＷの電圧、例えば２〜５Ｖ程度、それ以外のワード線ＷＬ１等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース形成用の補助ゲート電極ＡＧ０，ＡＧ２にＶＡＧＲの電圧、例えば４Ｖ程度を印加することにより、補助ゲート電極ＡＧ０，ＡＧ２に対向する半導体基板Ｓの主面部分にソース用の反転層を形成する。また、他の補助ゲート電極ＡＧ１，ＡＧ３には、例えば０Ｖを印加することで、これら補助ゲート電極ＡＧ１，ＡＧ３に対向する半導体基板Ｓの主面部分に反転層が形成されないようにしてアイソレーションを行う。ここで、選択のメモリセルＭＣのソース用の反転層が接続されるデータ線ＢＬ０，ＢＬ２に、例えば１.２Ｖ程度を印加する一方、他のデータ線ＢＬ１，ＢＬ３に、例えば０Ｖを印加する。この状態で、０Ｖ程度の電圧を選択のメモリセルＭＣのドレインに供給する。このようにして選択のメモリセルＭＣのデータ読み出しを行う。
【００２７】
次に、データ消去動作時の要部回路図の一例を図１（ｃ）に、半導体基板の断面模式図の一例を図２（ｃ）に示す。
【００２８】
データの消去は、選択対象のワード線ＷＬ０に負電圧ＶＥＷを印加することにより、浮遊ゲート電極ＦＧから半導体基板ＳへのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。すなわち、データ消去動作では、選択対象のワード線ＷＬ０にＶＥＷの電圧、例えば−１８Ｖ程度を印加する一方、半導体基板Ｓに、例えば０Ｖを印加する。補助ゲート電極ＡＧ０〜ＡＧ３には、例えば０Ｖを印加して反転層を形成しない。これにより、浮遊ゲート電極ＦＧに蓄積されたデータ用の電荷を絶縁膜を介して半導体基板Ｓに放出し、複数のメモリセルＭＣのデータを一括消去する。なお、図２（ｃ）の矢印は、データ用の電荷の放出の様子を模式的に示している。
【００２９】
次に、本実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の一例を図３〜図１４に示す半導体基板の要部断面図を用いて工程順に説明する。
【００３０】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面の素子分離領域に、例えば浅溝型の分離部２を形成する。続いて、半導体基板１の主面の分離部２に囲まれた活性領域上に、例えば酸化シリコン膜からなる絶縁膜３を熱酸化法によって形成する。この絶縁膜３は、後述のイオン注入に際して半導体基板１を保護する機能を有している。
【００３１】
次に、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＮＷ２を形成する。
【００３２】
次に、図４に示すように、絶縁膜３を除去した後、半導体基板１の主面にゲート絶縁膜を構成する厚さ１０ｎｍ程度の絶縁膜４ａおよび厚さ２５ｎｍ程度の絶縁膜４ｂを熱酸化法によって形成する。絶縁膜４ａは、例えばメモリセルならびに周辺回路の低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成し、絶縁膜４ｂは、例えば周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。
【００３３】
次に、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜５および、例えば厚さ２３０ｎｍ程度の酸化シリコン膜６をＣＶＤ（Chemical Vapor Deposition）法によって下層から順に堆積する。
【００３４】
この時、導体膜５および酸化シリコン膜６の合計の厚さが測定され、その測定結果は、例えばネットワークを経由してまたはフロッピー（登録商標）ディスクなどの記憶媒体を経由してデータベースに記憶される。データベースに記憶された上記測定結果はネットワークまたは記憶媒体を経由して各半導体製造装置または各製造工程に設置された端末によって取り出すことができる。
【００３５】
次に、図５に示すように、リソグラフィ法によって形成されたレジストパターン７をマスクとして、そこから露出する酸化シリコン膜６および導体膜５をドライエッチング法によって除去する。もしくは、レジストパターン７をマスクとして、そこから露出する酸化シリコン膜６のみをドライエッチング法により除去した後、レジストパターン７を除去し、その後、パターンニングされた酸化シリコン膜６をマスクにそこから露出する導体膜５をドライエッチング法により除去してもよい。レジストパターン７は通常のリソグラフィ技術によって形成されている。すなわち、レジストパターン７は、レジスト膜を塗布した後、そのレジスト膜に対して露光および現像処理を施すことによりパターニングされている。これにより、導体膜５からなるメモリセルのゲート電極（補助ゲート電極：第１電極）５ａがゲート幅方向にパターニングされる。
【００３６】
本実施の形態によるメモリセルの設計段階においては、ゲート電極５ａの線幅（例えば０.２４μｍ）および隣接するゲート電極５ａのスペース幅（例えば０.１６μｍ）が設定されているが、さらに隣接するゲート電極５ａのスペースの目標とするアスペクト比も設定されており、常に目標とするアスペクト比が得られるように、レジストパターン７の寸法が調整される。ここで、アスペクト比とは、導体膜５および酸化シリコン膜６の合計の厚さをｈ、隣接するゲート電極５ａのスペース幅をｗとするとｈ／ｗで表される比を言う。目標とするアスペクト比は、例えばデータベースまたはリソグラフィ工程で使用する各半導体製造装置（例えば露光装置、現像装置またはベーク処理装置）に記憶されており、例えば１.２から１.５が適切な範囲と考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに１.３から１.４を中心値とする周辺範囲が最も好適と考えられる。
【００３７】
この目標とするアスペクト比と測定により得られた導体膜５および酸化シリコン膜６の合計の厚さとから、ゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅が修正される。修正されたゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅がレジストパターン７を形成するリソグラフィ工程へフィードフォワードされて、レジストパターン７の寸法が調整される。
【００３８】
すなわち、ゲート電極５ａのパターニングにおいて使用するレジストパターン７の形成では、（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）目標とするアスペクト比と前記（１）の結果とを基にしてゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅を修正する、（３）前記（２）の結果をリソグラフィ工程へフィードフォワードしてレジストパターン７の寸法を調整する、という一連の処理が加わる。この一連の処理は自動で行うことができて、調整されたレジストパターン７の寸法は、例えばデータベースまたはリソグラフィ工程で使用する各半導体製造装置（例えば露光装置、現像装置またはベーク処理装置）に記憶されている。レジストパターン７の寸法は、例えばレジスト膜の厚さ、電子ビームの露光量、現像時間またはベーク処理温度などを制御することにより、所望する値に調整される。
【００３９】
次に、図６に示すように、レジストパターン７を除去した後、または導体膜５をパターンニングした後、半導体基板１にｎ型不純物、例えばヒ素を斜めイオン注入法によって導入することにより、データ線として機能するｎ型半導体領域８を形成する。イオン注入の角度は、例えば３５ｄｅｇ程度である。ここで、隣接するゲート電極５ａのスペースは、目標とするアスペクト比を満たしていることから、所望する領域に所望する濃度のｎ型不純物をイオン注入することができる。
【００４０】
隣接するゲート電極５ａのスペースが目標とするアスペクト比を満たしておらず、斜めイオン注入されたｎ型不純物のイオン注入量がばらついた場合は、データ線として機能するｎ型半導体領域８の抵抗値がばらつき、その結果、データ書き込み速度および消去速度が変動してしまう。また、隣接するゲート電極５ａのスペースが目標とするアスペクト比を満たしておらず、斜めイオン注入されたｎ不純物が上記スペースのほぼ真下に多量に導入された場合は、メモリセルを動作させているうちに、ｎ型半導体領域８の中の電子が後述するＦＴＯ膜をトンネルして徐々に浮遊ゲート電極に入る、または浮遊ゲート電極の中の電子が後述するＦＴＯ膜をトンネルして徐々にｎ型半導体領域８に入るドレインディスターブ不良が生じて、情報が保持出来なくなる。しかしながら、本実施の形態ではこのような不具合を避けることができるので、データ書き込み速度および消去速度の変動およびメモリセルの情報保持特性の劣化を抑制することができる。
【００４１】
次に、図７に示すように、半導体基板１にｐ型不純物、例えばボロンをイオン注入法によって導入することにより、メモリセルのしきい値電圧制御層およびパンチスルーストッパ層として機能するｐ型半導体領域９を形成する。イオン注入の角度は、例えばほぼ９０ｄｅｇ程度である。その後、例えば温度８００℃から９００℃程度の熱処理が半導体基板１に施される。
【００４２】
次に、図８に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリセルの酸化シリコン膜６およびゲート電極５ａの側面にサイドウォール１０を形成する。
【００４３】
次に、例えば熱酸化法によって、露出した半導体基板１の主面にメモリセルのゲート絶縁膜を構成する、例えば厚さ１０ｎｍ程度の絶縁膜（ＦＴＯ膜：第１絶縁膜）１１を形成する。続いて、半導体基板１の主面上に、例えば厚さ３０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１２を堆積する。
【００４４】
次に、図９に示すように、周辺回路の導体膜１２を選択的に除去する。続いて、半導体基板１の主面上に有機樹脂膜を塗布した後、リソグラフィ法によって周辺回路を覆うレジストパターンを形成し、そのレジストパターンから露出する有機樹脂膜を、隣接するゲート電極５ａの間に残されるようにエッチングする。その後、残された有機樹脂膜をマスクとしてそこから露出する導体膜１２をエッチングした後、有機樹脂膜をアッシング法によって除去することにより、隣接するゲート電極５ａの間に電荷蓄積層であるメモリセルの浮遊ゲート電極（第２電極）１２ａを自己整合的に形成する。
【００４５】
次に、図１０に示すように、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜（第２絶縁膜）１３を形成する。
【００４６】
前述した隣接するゲート電極５ａのスペースが目標とするアスペクト比を満たしていない場合は、絶縁膜（ＦＴＯ膜）１１の面積と層間膜１３の面積との比、いわゆるカップリング比がばらつき、その結果、データ書き込み速度および消去速度が変動してしまう。しかし、本実施の形態では、上記アスペクト比を常に目標とする値に設定できることから、このような不具合を避けることができて、データ書き込み速度および消去速度の変動を抑制することができる。
【００４７】
続いて、半導体基板１の主面上に、例えば低抵抗な多結晶シリコンとタングステンシリサイド(ＷＳｉｘ)とからなる厚さ１００ｎｍ程度の積層導体膜（図示は省略）および酸化シリコン等からなるキャップ絶縁膜１４を下層から順にＣＶＤ法によって堆積する。
【００４８】
次に、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１４を除去する。さらに、残されたキャップ絶縁膜１４をマスクとして、そこから露出する上記積層導体膜をドライエッチング法によって除去することにより、メモリセルの制御ゲート電極（ワード線：第３電極）１５を形成する。続いて、リソグラフィ法によって形成されたレジストパターンおよびキャップ絶縁膜１４をマスクとして、そこから露出する層間膜１３およびその下層の導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極１２ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極１５および浮遊ゲート電極１２ａが完成する。
【００４９】
次に、図１１に示すように、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する周辺回路の層間膜１３、酸化シリコン膜６および導体膜５をエッチング法によって除去することにより、周辺回路に高耐圧系ｎＭＩＳおよびｐＭＩＳならびに低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極５ｂを形成する。
【００５０】
次に、周辺回路の高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１７を形成する。ｎ型半導体領域１７には、例えばヒ素またはリンがイオン注入されている。さらに、周辺回路の高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１８を形成する。ｐ型半導体領域１８には、例えばボロンまたはフッ化ボロンがイオン注入されている。
【００５１】
次に、図１２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、周辺回路の高耐圧系ｎＭＩＳおよびｐＭＩＳならびに低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極５ｂの側面にサイドウォール１９を形成する。
【００５２】
次に、周辺回路の高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２０を形成する。ｎ型半導体領域２０には、例えばヒ素がイオン注入されている。さらに周辺回路領域の高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２１を形成する。ｐ型半導体領域２１には、例えばボロンがイオン注入されている。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板１に施される。以上の工程により、メモリアレイにメモリセルが形成され、周辺回路に各種ＭＩＳが形成される。
【００５３】
次に、図１３に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２２をＣＶＤ法によって堆積し、その表面をＣＭＰ（Chemical Mechanical Polishing）法によって平坦化した後、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２２をドライエッチング法によって除去することにより、半導体基板１の一部（例えばメモリセルおよび各種ＭＩＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１を形成する。
【００５４】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、コンタクトホールＣ１の内部にプラグ２３を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
【００５５】
次に、図１４に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２４をＣＶＤ法によって堆積し、その表面をＣＭＰ法によって平坦化した後、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２４をドライエッチング法によって除去することにより、その絶縁膜２４に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
【００５６】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ２５を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、リソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ２５を通じて第１層配線Ｍ１と電気的に接続されている。
【００５７】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２６をＣＶＤ法によって堆積し、その表面をＣＭＰ法によって平坦化した後、前記スルーホールＴ１と同様な方法によって、絶縁膜２６に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ２５および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ２７を形成し、さらにプラグ２７を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
【００５８】
この後、第３層配線Ｍ３の表面を表面保護膜で覆った後、その一部に第３層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００５９】
このように、本実施の形態によれば、半導体基板１上に堆積された導体膜５または酸化シリコン膜６の厚さがばらついても、隣接するゲート電極５ａおよび酸化シリコン膜６からなるパターンのスペースが常に目標とするアスペクト比を満たすことができる。これにより、ゲート電極５ａおよび酸化シリコン膜６からなるパターンのシャドーイング効果を利用して斜めイオン注入されるｎ型不純物のイオン注入量およびイオン注入領域のばらつき低減することができ、さらにカップリング比をほぼ一定に保つことができるので、データ書き込み速度および消去速度の変動およびメモリセルの情報保持特性の劣化を抑制することができる。
【００６０】
なお、本実施の形態では、導体膜５および酸化シリコン膜６の合計の厚さの測定結果をレジストパターン７の寸法へフィードフォワードしたが、これに限定されるものではなく、例えば導体膜５および酸化シリコン膜６を加工するドライエッチング工程へフィードフォワードすることができて、同様な効果を得ることができる。
【００６１】
ドライエッチング工程へフィードフォワードする場合は、例えば（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）目標とするアスペクト比と前記（１）の結果とを基にしてゲート電極５ａの線幅および隣接するゲート電極５ａのスペース幅を修正する、（３）前記（２）の結果をドライエッチング工程へフィードフォワードしてゲート電極５ａの寸法を調整するという一連の処理が加わる。
【００６２】
また、導体膜５および酸化シリコン膜６の合計の厚さの測定結果を、例えばｎ型半導体領域８を形成するイオン注入工程へフィードフォワードすることもできる。これにより、半導体基板１上に堆積された導体膜５または酸化シリコン膜６の厚さがばらついても、ゲート電極５ａおよび酸化シリコン膜６からなるパターンのシャドーイング効果を利用して斜めイオン注入されるｎ型不純物のイオン注入量およびイオン注入領域のばらつき低減することができるので、データ書き込み速度および消去速度の変動およびメモリセルの情報保持特性の劣化を抑制することができる。
【００６３】
イオン注入工程へフィードフォワードする場合は、例えば（１）導体膜５および酸化シリコン膜６の合計の厚さを測定する、（２）目標とするアスペクト比と前記（１）の結果とを基にして半導体基板１に斜めイオン注入されるｎ型不純物の角度を修正する、（３）前記（２）の結果をイオン注入工程へフィードフォワードしてｎ型不純物のイオン注入角度を調整するという一連の処理が加わる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば、前記実施の形態では、ＡＧ−ＡＮＤ型フラッシュメモリのメモリセルに形成される補助ゲート電極（ゲート電極５ａおよび酸化シリコン膜６からなるパターン）の形成に適用した場合について説明したが、これに限定されるものではなく、いかなる隣接するパターンの形成にも適用することができる。
【産業上の利用可能性】
【００６６】
本発明の半導体装置の製造方法は、パターンの隣接間の半導体基板に制御よく不純物を導入する工程、あるいは目標とするアスペクト比を満たすスペースを有して隣接するパターンを形成する工程に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの書き込み、読み出しおよび消去の動作の説明に用いる要部回路図の一例である。
【図２】本発明の一実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの書き込み、読み出しおよび消去の動作の説明に用いる半導体基板の断面模式図の一例である。
【図３】本発明の一実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図４】図３に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１１に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図１３】図１２に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【図１４】図１３に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。
【符号の説明】
【００６８】
１  半導体基板
２  分離部
３  絶縁膜
４ａ，４ｂ  絶縁膜
５  導体膜
５ａ  ゲート電極（補助ゲート電極：第１電極）
５ｂ  ゲート電極
６  酸化シリコン膜
７  レジストパターン
８  ｎ型半導体領域
９  ｐ型半導体領域
１０  サイドウォール
１１  絶縁膜（ＦＴＯ膜：第１絶縁膜）
１２  導体膜
１２ａ  浮遊ゲート電極（第２電極）
１３  層間膜（第２絶縁膜）
１４  キャップ絶縁膜
１５  制御ゲート電極（ワード線：第３電極）
１７  ｎ型半導体領域
１８  ｐ型半導体領域
１９  サイドウォール
２０  ｎ型半導体領域
２１  ｐ型半導体領域
２２  絶縁膜
２３  プラグ
２４  絶縁膜
２５  プラグ
２６  絶縁膜
２７  プラグ
ＡＧ０〜ＡＧ３  補助ゲート電極
ＢＬ０〜ＢＬ４  データ線
Ｃ１  コンタクトホール
ＦＧ  浮遊ゲート電極
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＭＣ  メモリセル
ＮＷ１，ＮＷ２  ｎウェル
ＮＷｍ  埋め込みｎウェル
ＰＷ１，ＰＷ２  ｐウェル
Ｓ  半導体基板
Ｔ１，Ｔ２  スルーホール
ＷＬ０，ＷＬ１  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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