(57)【要約】【課題】外部電荷の影響を排除し、占有面積が小さく、安定な高い耐圧で、信頼性の高い耐圧構造を有する半導体装置を提供する。【解決手段】ｎ半導体基板１００にトレンチ３を形成し、このトレンチ３内を絶縁膜４で充填し、この絶縁膜４にｐウェル領域６より溝が深い凹部５を形成し、フィールドプレート電極１３をこの凹部５内に形成することで、外部電荷１５の影響を排除し、占有面積の小さく、安定な高い耐圧を確保できる耐圧構造を有する半導体装置とすることができる。【選択図】        図１
2006120807.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と接して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される絶縁膜と、該絶縁膜に形成される凹部と、前記絶縁膜の一部表面に形成され、且つ、前記凹部を充填して形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有することを特徴とする半導体装置。
【請求項２】
前記凹部に入り込んだ箇所の前記導電膜の長さが、前記第２半導体層の拡散深さの２倍〜１０倍であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と接して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される絶縁膜と、該絶縁膜上全面に形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有することを特徴とする半導体装置。
【請求項４】
第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と離して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される第１絶縁膜と、該第１絶縁膜に形成される凹部と、前記第２半導体層と前記第１絶縁膜の間の第１半導体層上に形成される第２絶縁膜と、前第１記絶縁膜の一部表面に形成され、且つ、前記凹部を充填して形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有することを特徴とする半導体装置。
【請求項５】
第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と離して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される第１絶縁膜と、前記第２半導体層と前記第１絶縁膜の間の第１半導体層上に形成される第２絶縁膜と、前記第１、第２絶縁膜上全面に形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有することを特徴とする半導体装置。
【請求項６】
前記トレンチの側壁と接する前記第１半導体層の表面層に前記第１半導体層より不純物濃度が低い第１導電型の第３半導体層を形成するか、もしくは第２導電型の第４半導体層（反転層）を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１半導体層が、第１導電型の第５半導体層と、該第５半導体層の表側に形成され該第５半導体層より不純物濃度が低い第１導電型の第６半導体層とからなり、該第６半導体層上に前記第１主電極が形成され、前記第５半導体層の裏側に前記第２主電極が形成されることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。    
【請求項８】
前記第５半導体層が半導体基板であり、前記第６半導体層が前記半導体基板上に形成したエピタキシャル成長層であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記トレンチの底面が、前記第５半導体層に達することを特徴とする請求項７、８のいずれか一項に記載の半導体装置。
【請求項１０】
前記導電膜と前記第１電極とが接するのに替えて離れていることを特徴とする請求項１、２および４のいずれか一項に記載の半導体装置。
【請求項１１】
前記導電膜が金属またはポリシリコンであることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
請求項１〜５の半導体装置の製造方法において、前記絶縁膜が酸化膜であって、前記第１半導体層の第１主面から該第１半導体層の内部へ向かって溝を複数個形成する工程と、該溝に接する前記第１半導体層表面と該溝に挟まれた前記第１半導体層全域を酸化膜化する工程と、該酸化膜に凹部を形成し、前記凹部に導電膜を形成するか、もしくは前記酸化膜上全面に導電膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２の半導体装置の製造方法において、前記溝を格子状、島状およびストライプ状のいずれかとすることを特徴とする半導体装置の製造方法。
【請求項１４】
前記の酸化膜化が、前記第１半導体層を熱酸化することで行われることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記導電膜が金属またはポリシリコンであることを特徴とする請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイオード、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびバイポーラトランジスタなどの高耐圧の半導体装置に関し、特にその耐圧構造に関する。
【背景技術】
【０００２】
高耐圧が要求される縦型半導体装置では、半導体チップの外周部での漏れ電流を抑えながら安定的に耐圧を確保するためにフィールドプレート電極やガードリングなどを用いた耐圧構造が半導体チップの外周部に形成される。ただし、耐圧構造が形成される領域は導通時にもほとんど電流の流れない無効領域であるため、半導体チップに占める面積（耐圧構造の占有面積）は小さいことが望ましい。この耐圧構造について開示されている内容をつぎに説明する。
例えば、非特許文献１および非特許文献２では、半導体チップの外周部にトレンチを形成し、このトレンチ側壁と耐圧をもつｐｎ接合面を直交させ、トレンチの側壁と底面に絶縁膜を被覆させることで、耐圧構造の占有面積を減少させている。
また、特許文献１は、半導体チップの外周部にトレンチを形成し、このトレンチ側壁と耐圧をもつｐｎ接合面を直交させ、トレンチ内を絶縁膜で充填し、この絶縁膜上に絶縁膜の一部を覆うようにフィールドプレート電極を形成して、耐圧構造の占有面積（幅）を減少させている。
【特許文献１】特許第３０３１２８２号公報
【非特許文献１】Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＳＰＳＤ’０２，ｐｐ２５７−２６０
【非特許文献２】Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＳＰＳＤ’０３，ｐｐ１９９−２０２
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、前記のトレンチを用いた耐圧構造は、その耐圧構造の占有面積の減少には有効であるが、トレンチ内に充填した絶縁膜が表面に露出するため、露出した絶縁膜の表面に外部電荷が付着すると、この外部電荷で電位分布が歪められ、電界集中を起こして耐圧が低下する。
図１０は、酸化膜上に付着した外部電荷量と耐圧の関係を示す図である。この酸化膜上のフィールドプレート電極の長さＬを２０μｍとし、トレンチの幅Ｗを６０μｍとした場合のシミュレーション図である。
外部電荷が付着しない場合の耐圧を１００％とした場合、酸化膜表面に付着した外部電荷量が＋０．５×１０12×１．６×１０-19 Ｃ／ｃｍ2 の場合は、耐圧比は９３％に低下し、＋１×１０12×１．６×１０-19 Ｃ／ｃｍ2 の場合は、耐圧比は８０％に低下する。この＋１×１０12×１．６×１０-19 Ｃ／ｃｍ2 の電荷量は、実使用時の環境下で最も多い場合を想定したものである。
【０００４】
また、半導体チップの外周部に形成されたトレンチは機械的ダメージを受けやすく、この機械的ダメージでトレンチ内の酸化膜やトレンチ周囲の半導体基板にクラックなどが発生すると、耐圧が低下する。
この発明の目的は、前記の課題を解決して、外部電荷の影響を排除し、占有面積が小さなく、安定な高い耐圧で、信頼性の高い耐圧構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
前記の目的を達成するために、
（１）第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と接して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される絶縁膜と、該絶縁膜に形成される凹部と、前記絶縁膜の一部表面に形成され、且つ、前記凹部を充填して形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有する構成とする。
（２）前記凹部に入り込んだ箇所の前記導電膜の長さが、前記第２半導体層の拡散深さの２倍〜１０倍であるとよい。
（３）第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と接して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される絶縁膜と、該絶縁膜上全面に形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有する構成とする。
（４）第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と離して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される第１絶縁膜と、該第１絶縁膜に形成される凹部と、前記第２半導体層と前記第１絶縁膜の間の第１半導体層上に形成される第２絶縁膜と、前記第１絶縁膜の一部表面に形成され、且つ、前記凹部を充填して形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有する構成とする。
（５）第１導電型の第１半導体層の第１主面の表面層に選択的に形成される第２導電型の第２半導体層と、該第２半導体層と接して前記第１半導体層の第１主面から前記第１半導体層の内部へ向かって形成されるトレンチと、該トレンチ内に形成される第１絶縁膜と、前記第２半導体層と前記第１絶縁膜の間の第１半導体層上に形成される第２絶縁膜と、前記第１、第２絶縁膜上全面に形成される導電膜と、前記第２半導体層上に形成され、前記導電膜と接する第１主電極と、前記第１半導体層の第２主面に形成される第２主電極とを有する構成とする。
（６）（１）〜（５）の半導体装置において、前記トレンチの側壁と接する前記第１半導体層の表面層に前記第１半導体層より不純物濃度が低い第１導電型の第３半導体層を形成するか、もしくは第２導電型の第４半導体層（反転層）を形成するとよい。
（７）（１）〜（６）の半導体装置において、前記第１半導体層が、第１導電型の第５半導体層と、該第５半導体層の表側に形成され該第５半導体層より不純物濃度が低い第１導電型の第６半導体層とからなり、該第６半導体層上に前記第１主電極が形成され、前記第５半導体層の裏側に前記第２主電極が形成されるとよい。
（８）（７）の半導体装置において、前記第５半導体層が半導体基板であり、前記第６半導体層が前記半導体基板上に形成したエピタキシャル成長層であるとよい。
（９）（７）、（８）の半導体装置において、前記トレンチの底面が、前記第５半導体層に達するとよい。
（１０）（１）、（２）、（４）の半導体装置において、前記導電膜と前記第１主電極が接するのに替えて離れていてもよい。
（１１）（１）〜（１０）の半導体装置において、前記導電膜を金属またはポリシリコンとする。
（１２）（１）〜（５）の半導体装置の製造方法において、前記絶縁膜が酸化膜であって、前記第１半導体層の第１主面から該第１半導体層の内部へ向かって溝を複数個形成する工程と、該溝に接する前記第１半導体層表面と該溝に挟まれた前記第１半導体層全域を酸化膜化する工程と、該酸化膜に凹部を形成し、前記凹部に導電膜を形成するか、もしくは前記酸化膜上全面に導電膜を形成する工程を有する製造方法とする。
（１３）（１２）の半導体装置の製造方法において、前記絶縁膜が酸化膜であって、前記溝を格子状、島状およびストライプ状のいずれかとする。
（１４）（１２）、（１３）の製造方法において、前記の酸化膜化が、前記第１半導体層を熱酸化することで行われるとよい。
（１５）（１２）〜（１４）の製造方法において、前記導電膜を金属またはポリシリコンとする。
【発明の効果】
【０００６】
この発明において、半導体チップの外周部にトレンチを形成し、このトレンチ内に絶縁膜を充填し、この絶縁膜に凹部を掘って、その凹部内にフィールドプレート電極を形成することで、電位分布の歪みを抑制し、外部電荷の影響を排除して、電界集中を防止して、占有面積が小さく、高く安定した耐圧で高い信頼性を確保できる耐圧構造を有する半導体装置とすることができる。
また、トレンチ内に充填される絶縁膜上全面をフィールドプレート電極で被覆することで、電位分布の歪みを抑制し、外部電荷の影響を排除して、電界集中を防止して、占有面積が小さく、高く安定した耐圧で高い信頼性を確保できる耐圧構造を有する半導体装置とすることができる。特に、トレンチ上にフィールドプレート電極を被覆することで、トレンチ近傍の機械的強度が強くなり、トレンチでの機械的ダメージを防止することができる。
【０００７】
また、トレンチ側壁に側壁部分の半導体層と反対の導電型を与える不純物をイオン注入することで、トレンチ内を充填する絶縁膜に外部電荷が導入された場合でも、電位分布が補正されることで、電界集中を防止し、占有面積が小さく、高く安定した耐圧で高い信頼性を確保できる耐圧構造を有する半導体装置とすることができる。
【発明を実施するための最良の形態】
【０００８】
以下に本発明の実施形態を説明する。以下でｎまたはｐを冠記した領域では、それぞれ電子、正孔が多数キャリアであることを意味している。上付き文字の＋は比較的高不純物濃度、−は低不純物濃度であることを示している。すべての実施例において第１導電型をｎ型に、第２導電型をｐ型に規定しているが、これが逆の場合であっても実施形態は同様である。フィールドプレート電極は金属またはポリシリコンを用いることができる。
【実施例１】
【０００９】
図１は、この発明の第１実施例の半導体装置の要部断面図である。ｎ+ ドレイン層となるｎ+ 半導体基材１上にｎドリフト層となるｎエピタキシャル層２を形成したｎ半導体基板１００の第１主面の表面からｎ+ 半導体基材２に達するトレンチ３を形成し、トレンチ３内を絶縁膜４で充填し、この絶縁膜４に凹部５を形成する。このトレンチ３に接するように、ｎ半導体基板１００の表面層（ｎエピタキシャル層１の表面層）にｐウェル領域６を形成し、このｐウェル領域６の表面層にｎ+ ソース領域７とｐ+ コンタクト領域８を形成する。このｎ+ ソース領域７とｎ半導体基板１００に挟まれたｐウェル領域６上にゲート絶縁膜９を介してゲート電極１０を形成する。ｎ+ ソース領域７上とｐ+ コンタクト領域８上にソース電極１２を形成し、このソース電極１２の電位に固定するために、ソース電極１２と接続するフィールドプレート電極１３を絶縁膜３上と絶縁膜３の凹部５に形成し、ｎ半導体基板１００の第２主面（ｎ+ ドレイン領域となるｎ+ 半導体基材１の裏面）にドレイン電極１４を形成する。
【００１０】
尚、ここでは、ｎ半導体基板１００はｎ+ 半導体基材１上（ｎ+ ドレイン領域となる）にｎエピタキシャル層２を形成したエピタキシャル基板を用いたが、単結晶のｎ半導体基板を用いて、その第１主面の表面層にｐウェル領域６、第２主面の表面層にｎ+ ドレイン領域を形成しても構わない。
ここで、前記の絶縁膜４の表面に付着する外部電荷量を−１×１０12×１．６０×１０-19 Ｃ／ｃｍ2 〜＋１×１０12×１．６０×１０-19 Ｃ／ｃｍ2 とした場合の耐圧を、ｐウェル領域６とｎエピタキシャル層２のｐｎ接合が無限にフラットな場合で、外部電荷１５がない場合のアバランシェ電圧を理想耐圧として、その理想耐圧に対する比（理想耐圧比）として表す。
絶縁膜４内のフィールドプレート電極の長さをＸとし、ｐウェル領域６の拡散深さをｅとしたとき、Ｘ／ｅが２倍〜１０倍の範囲で理想耐圧比が８０％以上となる。通常の耐圧設計においては理想耐圧比が８０％以上あれば、実素子においては十分な耐圧が確保できる。尚、前記の外部電荷量の範囲は実使用時の環境下で考えられる範囲である。
【００１１】
前記のＸが小さくなり過ぎると、外部電荷の影響を強く受けて耐圧が大幅に低下し、Ｘが大きくなり過ぎると、外部電荷の影響は少なくなるが、むしろ、ｎ+ ドレイン領域（ｎ+ 半導体基材１）にフィールドプレート電極の先端１３ａが近づき過ぎて、電位分布が歪み耐圧が低下する。
図２は、図１の半導体装置の絶縁膜内のフィールドプレート電極の長さと耐圧の関係を示すシミュレーション図である。横軸は凹部５のフィールドプレート電極の長さＸとｐウェル領域６の拡散深さｅに対する比Ｘ／ｅで示し、縦軸は理想耐圧比で示す。また、トレンチの幅をｆ、絶縁膜４の表面の幅をｈ、ｇで示し、ｈはフィールドプレート電極１３が被覆している絶縁膜４の表面の幅で、ｇは絶縁膜４が露出している表面の幅である。具体的諸元は、ｆ＝１０μｍ、ｇ＝ｈ＝２．５μｍ、ｅ＝３．５μｍで、ｎエピタキシャル層２の厚さは５０μｍである。Ｘは０μｍ〜３８．５μｍの範囲で変化させた。
【００１２】
通常、素子耐圧は理想耐圧の８０％以上に設定するため、この理想耐圧比が８０％以上とするためには、図２からＸ／ｅを２倍〜１０倍とするとよい。
このように、Ｘ／ｅを２倍から１０倍とすることで、ｐウェル領域６とｎエピタキシャル層２（ｎ半導体基板１００）のｐｎ接合に逆電圧を印加したときのｐウェル領域６もしくはｎエピタキシャル層２内での等電位線の不規則な曲がりが小さくなって、このｐｎ接合とトレンチとの接点で発生する電界集中が起きにくくなり、占有面積の小さな耐圧構造で安定な高い耐圧を確保できる。
また、図２において、絶縁膜４の表面に付着する外部電荷量が−１×１０12×１．６０×１０-19 Ｃ／ｃｍ2 〜＋１×１０12×１．６０×１０-19 Ｃ／ｃｍ2 の範囲でも変化しないことが分かった。これはフィールドプレート電極１３が電界集中が起こり易い側の絶縁膜４上を被覆し、外部電荷１５をフィールドプレート電極１３が遮断する働きがあるためである。
【００１３】
尚、前記のフィールドプレート電極１３はソース電極１２と接続しているが、フィールドプレート電極１３とソース電極１２の距離が充分短ければ、等価的にソース電位に固定されるので必ずしも接続していなくても構わない。
【実施例２】
【００１４】
図３は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、ｐウェル領域６をトレンチ３から離して形成した点である。フィールドプレート電極１３はフィールド絶縁膜である層間絶縁膜１７を介して形成される。この層間絶縁膜１７は絶縁膜４と同時に形成してもよい。
この場合も、図１と同様に、絶縁膜４の凹部５にフィールドプレート電極１３を形成することで、電位分布の歪みが補正されて、電界集中が防止されて、占有面積の小さな耐圧構造で安定な高い耐圧を確保できる。
【実施例３】
【００１５】
図４は、この発明の第３実施例の半導体装置の要部断面図である。図１との違いは、トレンチ３内を充填する絶縁膜４上全面にフィールドプレート電極１３を被覆した点である。フィールドプレート電極１３の先端１３ａがトレンチ３外側のｎエピタキシャル層２（ｎ半導体基板１００）と接触して、耐圧低下が起こらないように、トレンチ３外側のｎエピタキシャル層２上に層間絶縁膜１６を形成し、この層間絶縁膜１６上にフィールドプレート電極の末端１３ａが位置するようにする。
トレンチ３を充填した絶縁膜４上全面（上全面とは、層間絶縁膜１６で覆われている部分があるので、上面の投影領域のことである）をフィールドプレート電極１３で覆うため、外部電荷１５の影響を受けず、占有面積が小さく、安定した高い耐圧と高い信頼性を確保できる耐圧構造とすることができる。
【００１６】
さらに、フィールドプレート電極１３が、機械的強度の弱いトレンチ３部を補強する働きをするので、トレンチ３部での機械的ダメージに対して強い耐圧構造とすることができる。
【実施例４】
【００１７】
図５は、この発明の第４実施例の半導体装置の要部断面図である。図４との違いは図３と同様に、ｐウェル領域６をトレンチ３から離して形成した点である。この場合も、トレンチ３を充填した絶縁膜４上全面をフィールドプレート電極１３で覆うため、外部電荷１５の影響を受けず、占有面積が小さく、安定した高い耐圧と高い信頼性を確保できる耐圧構造とすることができる。
さらに、フィールドプレート電極１３が、機械的強度の弱いトレンチ３部を補強する働きをするので、トレンチ３部での機械的ダメージに対して強い耐圧構造とすることができる。
【実施例５】
【００１８】
図６は、この発明の第５実施例の半導体装置の要部断面図である。図４において、トレンチ３内の絶縁膜４に外部電荷１５ａが入り込んだ場合でもトレンチ３側壁にｐ型となる不純物、例えば、ボロンをイオン注入し、イオン注入層１８を形成することで、トレンチ３側壁のｎエピタキシャル層２の実効的な不純物濃度を低下させるか、反転層を形成することで、電位分布の歪みを補正して、耐圧低下を防止することができる。
ｎエピタキシャル層２の不純物濃度が２．５×１０14ｃｍ-3で、外部電荷量が＋１×１０12×１．６０×１０-1Ｃ／ｃｍ2 である場合に、例えば、ボロンの不純物濃度のピーク値を５×１０14ｃｍ-3以上にすることで耐圧低下が防止される。また、ボロンの不純物濃度が高すぎると、電位分布が乱れるため、ボロンの不純物濃度のピーク値が１×１０16ｃｍ-3以下とするとよい。
【００１９】
図７は、ボロンの不純物濃度のピーク値と耐圧の関係を示す図である。縦軸は理想耐圧比（％）で表した。外部電荷量が＋１×１０12×１．６０×１０-1Ｃ／ｃｍ2 である場合である。
ボロンの不純物濃度のピーク値が５×１０14ｃｍ-3〜１×１０16ｃｍ-3の範囲で理想耐圧比８０％以上を確保できる。尚、図１、図３においても、このボロンを打ち込む方法は有効である。
【実施例６】
【００２０】
図８は、この発明の第６実施例の半導体装置の製造方法を示す図であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。この製造方法は、トレンチ内に絶縁膜である酸化膜を充填する方法の一例であり、図１、図３〜図５に適用できる製造方法である。
まず、ｎ+ 半導体基材１上にｎエピタキシャル層２を形成したｎ半導体基板１００を用意する。ＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりｎ半導体基板１００であるシリコンを格子状（短冊状も含む）もしくは柱状に残し、ｎ+ 半導体基材１に達するようにエッチングして微小溝２１を形成する。但しこのとき、次の工程で酸化されるシリコンの幅６×ａと酸化後の酸化膜領域幅ｂとの間に（６×ａ）／ｂ＝１／２．２〜１／２．３が成り立つようにする（同図（ａ））。
【００２１】
つぎに、エッチング工程で残されたシリコン柱２２を熱処理によって完全に酸化（一例として、不精溝２１の幅１．５μｍ、シリコン柱２２の幅１．２μｍで、１０００℃、１０時間のパイロ酸化）して、等価的なトレンチ２４（前記のトレンチ３に相当する）を充填する酸化膜２３を形成する（同図（ｂ））。
つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で酸化膜２５を堆積させることで、酸化膜２３の表面の凹部を完全に埋める（同図（ｃ））。
つぎに、酸化膜２５の全表面２６を平坦化する（同図（ｄ））。
以上により、空洞や凹凸無く一体化した幅の広い酸化膜２７が形成される。このようにして等価的にトレンチ２４内を充填した、平坦化された酸化膜２７を有するｎ半導体基板１００が完成する。このｎ半導体基板１００（ウェハ）を用いて、前記の第１〜第５実施例の半導体装置を製作すると、占有面積が小さく、安定した高い耐圧と高い信頼性を確保する耐圧構造を有する半導体装置を得ることができる。
【００２２】
尚、図６の半導体装置の場合は、絶縁膜を充填する前にトレンチ側壁にボロンをイオン注入するため、微小溝ではその幅が狭いため、側壁へのイオン注入が困難となり、図８の微小溝内の絶縁膜を形成する方法は採用できない。そのため、図６の半導体装置では広いトレンチを形成した後、ＣＶＤ法などでトレンチ内に絶縁膜を堆積させる方法が採用される。勿論、この製造方法は図６の半導体装置の場合と同様に図１、図３〜図５の半導体装置の場合にも採用できる。
図９は、図８の微小溝の平面形状であり、同図（ａ）は複数個の微小溝を形成し、シリコン柱で微小溝が囲まれた場合、同図（ｂ）は微小溝を格子状（短冊状の格子も含む）に形成し、シリコン柱が微小溝で囲まれて島状になっている場合である。同図（ａ）の微小溝２１および同図（ｂ）のシリコン柱２２が細長いストライプ状としてもよい。これらのシリコン柱２２を熱酸化して、あたかも広いトレンチ（等価的なトレンチ）内に充填される酸化膜のような、幅の広い酸化膜を形成することができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の絶縁膜内のフィールドプレート電極の長さと耐圧の関係を示すシミュレーション図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】この発明の第３実施例の半導体装置の要部断面図
【図５】この発明の第４実施例の半導体装置の要部断面図
【図６】この発明の第５実施例の半導体装置の要部断面図
【図７】ボロンの不純物濃度のピーク値と耐圧の関係を示す図
【図８】この発明の第６実施例の半導体装置の製造方法を示す図であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図
【図９】図８の微小溝の平面形状を示す図
【図１０】酸化膜上に付着した外部電荷量と耐圧の関係を示す図
【符号の説明】
【００２４】
１    ｎ+ 半導体基材（ｎ+ ドレイン層）
２    ｎエピタキシャル層（ｎドリフト層）
３    トレンチ
４    絶縁膜
５    凹部
６    ｐウェル領域
７    ｎ+ ソース領域
８    ｐ+ コンタクト領域
９    ゲート絶縁膜
１０    ゲート電極
１１    層間絶縁膜
１２    ソース電極
１３    フィールドプレート電極
１３ａ  フィールドプレート電極の先端
１４    ドレイン電極
１５、１５ａ  外部電荷
１６    層間絶縁膜
１７    層間絶縁膜（フィールド絶縁膜）
１８    イオン注入層
２１    微小溝
２２    シリコン柱
２３、２５、２７  酸化膜
２４    等価的なトレンチ
２６    全表面
１００    ｎ半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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