(57)【要約】【課題】ゲートレベル遅延計算において、入力端子容量が駆動負荷容量および入力スルー依存性を持つが、現状の遅延計算においては、これらの依存性が考慮されていない。また、入力端子容量も見かけの入力端子容量よりも大きく抽出されるという問題がある。【解決手段】予め、セルの入力端子容量を関数式で求めておき、遅延計算において、入力端子容量を各インスタンスにおける入力スルーと駆動負荷容量の関数として計算しながら求める。セルキャラクタライズにおいては、入力端子の電圧値が基準電圧に到達するまでの時間に入力端子に流れ込んだ電流の総和を求めることで、実際の見かけの入力端子容量に近い値を求めることが可能になる。【選択図】図１
2006163928.tif 000002
【特許請求の範囲】
【請求項１】
セルキャラクタライズにおいて入力端子容量を所定のパラメータを引数として表現する入力端子容量の関数作成工程と、
各セルの遅延ライブラリ、配線寄生容量および抵抗、各セルの入力端子容量の初期値、セル接続情報を入力として各インスタンスにおける所定のパラメータを計算するパラメータ計算工程と、
前記パラメータ計算工程で求めた前記所定のパラメータを含む引数を用いて、前記関数作成工程で作成したセル毎の入力端子容量の関数を用いて、各インスタンスにおける入力端子容量を計算する入力端子容量計算工程と、
前記入力端子容量計算工程で求めた前記各インスタンスの入力端子容量の値を用いて遅延計算を行う遅延計算工程と、
前記各インスタンスにおける所定のパラメータの計算を必要に応じて繰り返す工程とを含む半導体集積回路の遅延計算方法。
【請求項２】
前記所定のパラメータとして入力スルーを引数とし、前記入力端子容量の関数表現を行う請求項１に記載の半導体集積回路の遅延計算方法。
【請求項３】
前記所定のパラメータとして入力スルーを引数とし、この入力スルーの２次以上の方程式で前記入力端子容量の関数表現を行う請求項２に記載の半導体集積回路の遅延計算方法。
【請求項４】
前記所定のパラメータとして入力スルーと駆動負荷容量を引数とし、前記入力端子容量の関数表現を行う請求項１に記載の半導体集積回路の遅延計算方法。
【請求項５】
前記所定のパラメータとして入力スルーと駆動負荷容量を引数とし、この入力スルーおよび駆動負荷容量の少なくともいずれか一方の２次以上の方程式で前記入力端子容量の関数表現を行う請求項４に記載の半導体集積回路の遅延計算方法。
【請求項６】
前記所定のパラメータとして駆動負荷容量を引数とし、前記入力端子容量の関数表現を行う請求項１に記載の半導体集積回路の遅延計算方法。
【請求項７】
前記所定のパラメータとして駆動負荷容量を引数とし、この駆動負荷容量の２次以上の方程式で前記入力端子容量の関数表現を行う請求項６に記載の半導体集積回路の遅延計算方法。
【請求項８】
前記入力端子容量の関数において、セル種毎に必要に応じて引数を変更して関数表現する請求項２から請求項７までのいずれかに記載の半導体集積回路の遅延計算方法。
【請求項９】
セルキャラクタライズにおいて、セル毎に入力端子容量を入力スルーと駆動負荷容量を引数として表現する入力端子容量の関数作成工程と、
各セルの遅延ライブラリ、配線寄生容量および抵抗、セル接続情報を入力として遅延計算を行い、各インスタンスの入力スルーを計算する入力スルー計算工程と、
前記入力スルー計算工程で計算した入力スルーと、前記配線寄生容量および抵抗を入力として統計処理を行う統計処理工程と、
前記統計処理工程によって求めた統計処理結果の入力スルーの値、駆動負荷容量値、および、前記関数作成工程で求めた入力端子容量の関数を用いて各セルの入力端子容量を計算する入力端子容量計算工程と、
前記入力端子容量計算工程において求めた各セルの入力端子容量値を用いて遅延計算を行う遅延計算工程とを含む半導体集積回路の遅延計算方法。
【請求項１０】
セルを複数接続した回路における前記セルの入力端子に流れ込む電流量について特定電圧までの積分値から入力端子容量を算出する入力端子容量算出工程と、
前記入力端子容量から前記セルの遅延時間を計算する遅延計算工程とを含む半導体集積回路の遅延計算方法。
【請求項１１】
前記入力端子容量算出工程は、
前記セルの入力スルー、駆動負荷容量、および入力信号波形が立ち上がりか立ち下がりかの組み合わせから１種類の組み合わせを設定する組み合わせ設定工程と、
前記組み合わせにおいて、入力端子に流れ込む電流量を入力信号波形の初期電圧から特定電圧に達するまで回路シミュレーションで測定する電流量算出工程と、
前記電流量を測定した時間で積分して電荷を算出する電荷算出工程と、
前記電荷を前記初期電圧と前記特定電圧の差で割って前記組み合わせでの入力端子容量を算出する入力端子容量算出工程と、
全ての前記組み合わせで入力端子容量を算出したか判断し、算出していなければ前記組み合わせ設定工程に戻る工程と、
入力信号波形が立ち上がる場合と立ち下がる場合でそれぞれ入力スルーと駆動負荷容量の関数を算出し、ライブラリに登録するライブラリ登録工程とを含む請求項１０に記載の半導体集積回路の遅延計算方法。
【請求項１２】
セルを複数接続した回路において、入力スルーと駆動負荷容量を引数として入力端子容量情報に記載の入力端子容量の関数から第１の入力端子容量を計算し、入力端子容量がセルおよび入力端子毎に１値で表現された遅延ライブラリに登録の第２の入力端子容量との容量差を計算し、レイアウト情報から作成した第１の配線寄生容量および抵抗情報に前記容量差を追記して第２の配線寄生容量および抵抗を出力する配線容量値変更工程と、
前記第２の配線寄生容量および抵抗と前記遅延ライブラリとセル接続情報から遅延時間を計算する遅延時間計算工程とを含む半導体集積回路の遅延計算方法。
【請求項１３】
前記配線容量値変更工程は、前記容量差を入力端子につながる配線容量に含めて第２の配線寄生容量および抵抗を出力する請求項１２に記載の半導体集積回路の遅延計算方法。
【請求項１４】
セルを複数接続した回路における前記セル内の配線寄生容量および抵抗を入力し、前記セルの入力端子と前記セル内部の信号線との結合容量を計算する結合容量計算工程と、
結合容量を含めずに予め計算しておいた前記セルに入力される第１のスルーと、第１のスルーを引数としたセル内の信号線におけるスルーの関数から前記信号線の第２のスルーを計算し、前記第１のスルーと前記第２のスルーと前記結合容量情報から等価容量を算出し、等価容量情報に記載する等価容量計算工程と、
遅延ライブラリ、配線寄生容量および抵抗、セル接続情報と前記等価容量情報を入力して、前記等価容量を駆動負荷容量計算時に加算して遅延時間を計算する遅延計算工程とを含む請求項１２に記載の半導体集積回路の遅延計算方法。
【請求項１５】
半導体集積回路の遅延計算で使用するライブラリの作成を行うセルキャラクタライズ方法であって、
キャラクタライズ対象セルの世代における平均の入力スルーと平均の駆動負荷容量、またはセル毎の平均の入力スルーと平均の駆動負荷容量にて特性抽出を行い、入力端子容量を算出する入力端子容量計算工程を備え、
前記入力端子容量計算工程において算出した入力端子容量値をキャラクタライズ対象セルの入力端子容量としてライブラリに登録することを特徴とするセルキャラクタライズ方法。
【請求項１６】
半導体集積回路の遅延計算で使用するライブラリの作成を行うセルキャラクタライズ方法であって、
セルの入力端子とセル内部の信号線との結合容量を算出する結合容量算出工程と、
前記結合容量算出工程において算出した結合容量が規定値以上のセルに対し、入力端子容量を請求項２から請求項８までのいずれかに記載の関数で表現する関数表現工程とを含むセルキャラクタライズ方法。
【請求項１７】
半導体集積回路の遅延計算で使用するライブラリの作成を行うセルキャラクタライズ方法であって、
セルの入力端子とセル内部の信号線の間の距離を算出する距離算出工程と、
前記距離算出工程において算出した距離が規定値以下のセルに対し、入力端子容量を請求項２から請求項８までのいずれかに記載の関数で表現する関数表現工程とを含むセルキャラクタライズ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における遅延計算手法、および遅延計算に使用するセルキャラクタライズ方法に関する。
【背景技術】
【０００２】
ＬＳＩ設計の最終段階において、タイミング検証のために遅延計算処理を行う。遅延計算処理においては、設計データ中で使用しているセルの遅延情報、配線に寄生する容量や抵抗値、セルの接続情報を入力とし、各インスタンス（論理素子、論理ゲート、回路ブロックなど）および配線において、どの程度の遅延値がついているかを計算する。この遅延計算結果および設計制約を使用してタイミング検証を行う。
【０００３】
遅延計算を行うためには、セルの遅延情報や、入力端子容量値を登録したライブラリが必要である。この、遅延計算用のライブラリ生成（セルの特性抽出）において、セルの入力端子容量値を抽出し、ライブラリ中に登録し、遅延計算に使用している。
【０００４】
入力端子容量の値は、通常は１値、または最大値と最小値といったように、幅を持った値としてライブラリ中に登録されるのが一般的である（例えば、非特許文献１参照）。
【０００５】
または、入力端子容量値の代表値を１値求めておき、代表の入力端子容量値に入力スルー（slew：信号パルスのなまり具合）に依存した係数を乗ずることで、遅延計算時に入力端子容量を計算する方法が提案されている（例えば、特許文献１参照）。
【０００６】
ライブラリ等に登録して用いる入力端子容量値の求め方については、従来は、セルの遅延時間、出力端子におけるスルー値を測定する際に、入力端子容量に流れ込む電流値の積分値を電圧値で割ったものの平均値を入力端子容量としてライブラリに登録していた（非特許文献２参照）。
【特許文献１】ＷＯ９９／２２３２０
【非特許文献１】Library Compiler ユーザガイド、PrimeTime ユーザガイド（Synopsys社）
【非特許文献２】Signal Stormマニュアル（Cadence社）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の手法では、以下の課題があった。非特許文献１に記載のライブラリにおいては、入力端子容量を代表の１値としているが、実際に入力端子容量は、セルへの入力トランジションや駆動負荷容量によって異なる値である。したがって、回路の状況（セルへの入力トランジションや駆動負荷容量の大きさ）によっては、入力端子容量値がライブラリ登録値から大きくずれ場合が発生する。
【０００８】
また、同じく非特許文献１に記載のライブラリで、入力端子容量に最大値と最小値の幅を持たせて記述した場合は、入力端子容量の振れ幅を考慮することは可能である。したがって、遅延計算時に最悪値を考慮することは可能になるが、入力端子容量を大きめまたは小さめに見積もることしかできないために、結果として過剰なマージンを取ることに繋がる。よってこの方法では、チップの取れ数が減ってしまう原因にもなりかねない。
【０００９】
特許文献１に記載の従来の方法では、入力端子容量を入力スルーに依存する値と考え、基本となる入力端子容量に対し、入力スルーをインデックスとして持つ係数テーブルから係数を算出し、算出した係数を基本となる入力端子容量に乗じて、遅延計算時に入力端子容量を求める方法を提案している。ところが実際には、入力端子容量は、入力スルーのみならず、駆動負荷容量の依存性も持つことがわかっており、この手法では、入力端子容量の駆動負荷容量依存性を考慮できない。また、基本の入力端子容量に乗ずる係数値を補間で求めるため、係数の誤差も生じる。本手法において、入力スルーのポイント数を多くすれば、入力端子容量の補間誤差を小さくすることは可能であるが、通常、この係数は、遅延値のキャラクタライズ実行時に同時に求める値である。したがって、むやみに入力スルーのポイント数を増やすことは現実的ではない。よって、特許文献１の手法によると、どうしても入力端子に乗ずる係数において誤差が発生してしまう。
【００１０】
また、入力端子容量の値を求める際に、従来のように、セルキャラクタライズ時に入力端子が電源電圧または電圧値０に遷移するまでに入力端子容量に流れ込む電流の積分値から入力端子容量を求めたのでは、実際の回路における入力端子容量よりも大きい値が抽出されるために、遅延計算がずれる原因となっていた。
【００１１】
遅延計算においては、プロセスの微細化により、セルの入力端子とセル内の結合容量が増え続けている。そこで近年、信号波形に歪が生じ、セルレベル（ゲートレベル）の遅延計算の結果がＳＰＩＣＥ等の回路シミュレータと合わないという問題に直面している。
【００１２】
本発明は、このような事情に鑑みて創作したものであり、入力端子容量の計算および遅延計算を高精度に行うことができるようにすることを目的としている。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明による半導体集積回路の遅延計算方法は、
セルキャラクタライズにおいて入力端子容量を所定のパラメータを引数として表現する入力端子容量の関数作成工程と、
各セルの遅延ライブラリ、配線寄生容量および抵抗、各セルの入力端子容量の初期値、セル接続情報を入力として各インスタンスにおける所定のパラメータを計算するパラメータ計算工程と、
前記パラメータ計算工程で求めた前記所定のパラメータを含む引数を用いて、前記関数作成工程で作成したセル毎の入力端子容量の関数を用いて、各インスタンスにおける入力端子容量を計算する入力端子容量計算工程と、
前記入力端子容量計算工程で求めた前記各インスタンスの入力端子容量の値を用いて遅延計算を行う遅延計算工程と、
前記各インスタンスにおける所定のパラメータの計算を必要に応じて繰り返す工程とを含むものである。
【００１４】
この遅延計算方法によれば、実際のＬＳＩにおいて、各セル（インスタンス）への入力スルー（入力波形傾き）等の所定のパラメータを計算し、パラメータに依存する入力端子容量値を各インスタンス毎に計算して遅延計算に用いるため、それぞれのＬＳＩのそれぞれのインスタンスにおいて、最も誤差の少ない入力端子容量値計算が可能になる。それによって、遅延計算精度の向上が期待できる。
【００１５】
上記の遅延計算方法において好ましい態様は、前記所定のパラメータとして入力スルーを引数とし、前記入力端子容量の関数表現を行うことである。
【００１６】
また、別の好ましい態様は、前記所定のパラメータとして入力スルーを引数とし、この入力スルーの２次以上の方程式で前記入力端子容量の関数表現を行うことである。これにより、如何なるスルー依存性も表現可能であり、特許文献１に示す方法よりも、より高精度に入力端子容量を求めることが可能になる。
【００１７】
さらに、上記において好ましい態様は、前記所定のパラメータとして入力スルーと駆動負荷容量を引数とし、前記入力端子容量の関数表現を行うことである。
【００１８】
また、別の好ましい態様は、前記所定のパラメータとして入力スルーと駆動負荷容量を引数とし、この入力スルーおよび駆動負荷容量の少なくともいずれか一方の２次以上の方程式で前記入力端子容量の関数表現を行うことである。これにより、如何なる入力スルー依存性および駆動負荷容量依存性も表現可能であり、さらにより高精度に入力端子容量を求めることが可能になる。
【００１９】
そして、上記において、前記所定のパラメータとして駆動負荷容量を引数とし、前記入力端子容量の関数表現を行うことも好ましい。この場合、入力端子容量の関数が入力スルーに依存しないため、繰り返しの計算なしに遅延計算を実行することが可能である。この場合、入力端子容量を駆動負荷容量の関数として表現し、各インスタンスにおける入力端子容量を予め入力端子容量の関数を用いて求めておき、遅延計算を実行することで、従来一般的に行われていたゲートレベルの遅延計算よりも高精度に入力端子容量を計算することができ、高精度遅延計算が実現可能である。
【００２０】
また、前記所定のパラメータとして駆動負荷容量を引数とし、この駆動負荷容量の２次以上の方程式で前記入力端子容量の関数表現を行うのも好ましい。これにより、如何なる駆動負荷容量依存性も表現可能であり、より高精度に入力端子容量を求めることが可能になる。
【００２１】
また、上記課題を解決するために、本発明による半導体集積回路の遅延計算方法は、
セルキャラクタライズにおいて、セル毎に入力端子容量を入力スルーと駆動負荷容量を引数として表現する入力端子容量の関数作成工程と、
各セルの遅延ライブラリ、配線寄生容量および抵抗、セル接続情報を入力として遅延計算を行い、各インスタンスの入力スルーを計算する入力スルー計算工程と、
前記入力スルー計算工程で計算した入力スルーと、前記配線寄生容量および抵抗を入力として統計処理を行う統計処理工程と、
前記統計処理工程によって求めた統計処理結果の入力スルーの値、駆動負荷容量値、および、前記関数作成工程で求めた入力端子容量の関数を用いて各セルの入力端子容量を計算する入力端子容量計算工程と、
前記入力端子容量計算工程において求めた各セルの入力端子容量値を用いて遅延計算を行う遅延計算工程とを含むものである。
【００２２】
この遅延計算方法によれば、ライブラリにあらかじめ登録されている代表値の入力端子容量を用いる場合に比べて、実際の回路に近い入力端子容量の値を用いて遅延計算処理を行うことが可能な部分が回路中に増え、より高精度な遅延計算実行が可能である。
【００２３】
また、本発明による半導体集積回路の遅延計算方法は、
セルを複数接続した回路における前記セルの入力端子に流れ込む電流量について特定電圧までの積分値から入力端子容量を算出する入力端子容量算出工程と、
前記入力端子容量から前記セルの遅延時間を計算する遅延計算工程とを含むものである。
【００２４】
ここで、前記入力端子容量算出工程については、次のように構成されるのが好ましい。すなわち、前記入力端子容量算出工程は、
前記セルの入力スルー、駆動負荷容量、および入力信号波形が立ち上がりか立ち下がりかの組み合わせから１種類の組み合わせを設定する組み合わせ設定工程と、
前記組み合わせにおいて、入力端子に流れ込む電流量を入力信号波形の初期電圧から特定電圧に達するまで回路シミュレーションで測定する電流量算出工程と、
前記電流量を測定した時間で積分して電荷を算出する電荷算出工程と、
前記電荷を前記初期電圧と前記特定電圧の差で割って前記組み合わせでの入力端子容量を算出する入力端子容量算出工程と、
全ての前記組み合わせで入力端子容量を算出したか判断し、算出していなければ前記組み合わせ設定工程に戻る工程と、
入力信号波形が立ち上がる場合と立ち下がる場合でそれぞれ入力スルーと駆動負荷容量の関数を算出し、ライブラリに登録するライブラリ登録工程とを含むものである。
【００２５】
この遅延計算方法によれば、遅延時間計算にかかわる時間の入力端子容量を算出しているので、遅延時間を高精度に計算できる。
【００２６】
また、本発明による半導体集積回路の遅延計算方法は、
セルを複数接続した回路において、入力スルーと駆動負荷容量を引数として入力端子容量情報に記載の入力端子容量の関数から第１の入力端子容量を計算し、入力端子容量がセルおよび入力端子毎に１値で表現された遅延ライブラリに登録の第２の入力端子容量との容量差を計算し、レイアウト情報から作成した第１の配線寄生容量および抵抗情報に前記容量差を追記して第２の配線寄生容量および抵抗を出力する配線容量値変更工程と、
前記第２の配線寄生容量および抵抗と前記遅延ライブラリとセル接続情報から遅延時間を計算する遅延時間計算工程とを含むものである。
【００２７】
ここで、前記配線容量値変更工程については、次のように構成されるのが好ましい。すなわち、前記容量差を入力端子につながる配線容量に含めて第２の配線寄生容量および抵抗を出力する。
【００２８】
従来の遅延ライブラリに登録の入力端子容量が１値で登録されている場合に、インスタンス毎の入力スルーと駆動負荷容量を引数とする関数から算出する入力端子容量との差を配線容量として付加することによって、従来の遅延計算の仕組みを変えることなく遅延計算が可能となるので、高精度に計算できる。
【００２９】
また、本発明による半導体集積回路の遅延計算方法は、
セルを複数接続した回路における前記セル内の配線寄生容量および抵抗を入力し、前記セルの入力端子と前記セル内部の信号線との結合容量を計算する結合容量計算工程と、
結合容量を含めずに予め計算しておいた前記セルに入力される第１のスルーと、第１のスルーを引数としたセル内の信号線におけるスルーの関数から前記信号線の第２のスルーを計算し、前記第１のスルーと前記第２のスルーと前記結合容量情報から等価容量を算出し、等価容量情報に記載する等価容量計算工程と、
遅延ライブラリ、配線寄生容量および抵抗、セル接続情報と前記等価容量情報を入力して、前記等価容量を駆動負荷容量計算時に加算して遅延時間を計算する遅延計算工程とを含むものである。
【００３０】
これによれば、従来考慮できていなかった結合容量を等価容量に置き換えて遅延計算しているので、遅延時間を高精度に計算できる。
【００３１】
また、本発明による半導体集積回路のセルキャラクタライズ方法は、半導体集積回路の遅延計算で使用するライブラリの作成を行うセルキャラクタライズ方法であって、キャラクタライズ対象セルの世代における平均の入力スルーと平均の駆動負荷容量、またはセル毎の平均の入力スルーと平均の駆動負荷容量にて特性抽出を行い、入力端子容量を算出する入力端子容量計算工程を備え、前記入力端子容量計算工程において算出した入力端子容量値をキャラクタライズ対象セルの入力端子容量としてライブラリに登録することを特徴とする。
【００３２】
このセルキャラクタライズ方法によれば、代表値の入力端子容量を用いる場合に比べて、実際の回路に近い入力端子容量の値を求めた上で遅延計算処理を行うため、より高精度な遅延計算実行が可能である。
【００３３】
より具体的レベルでのセルキャラクタライズ方法は、セルの入力端子とセル内部の信号線との結合容量を算出する結合容量算出工程と、前記結合容量算出工程において算出した結合容量が規定値以上のセルに対し、入力端子容量を上記いずれかの関数で表現する関数表現工程とを含むものである。セル入力端子とセル内部信号線との結合容量が大きいセルの場合は、入力端子容量の変化が大きく、代表の１値で表現すると遅延計算誤差の原因になる。このような問題において、関数を生成することで対応することが可能になる。
【００３４】
あるいはまた、本発明によるセルキャラクタライズ方法は、セルの入力端子とセル内部の信号線の間の距離を算出する距離算出工程と、前記距離算出工程において算出した距離が規定値以下のセルに対し、入力端子容量を上記いずれかの関数で表現する関数表現工程とを含むものである。これは、セルの内部信号線の間の結合容量の値を参照する代わりに、予めセルのレイアウトから、セル入力端子とセル内部信号の間の距離を求めるものである。距離に基準を設けて、求めた距離が基準以下のセルに対しては結合容量が大きいと判断し、結合容量が大きいと推測されるセルについてのみ、入力端子容量を関数で表現する。
【発明の効果】
【００３５】
本発明によれば、それぞれのインスタンスにおいて最も誤差の少ない入力端子容量値の計算が可能になり、遅延計算精度を向上させることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３７】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。
【００３８】
初期の入力データＤ１０は、セルの接続情報Ｄ１１、遅延計算処理への入力となる遅延ライブラリＤ１２、および配線寄生容量・抵抗値Ｄ１３を含んでいる。ここで、入力データＤ１０中の遅延ライブラリにおいて、各セルの入力端子容量値としては処理中で複数回繰り返される遅延計算処理の、最初に使われる代表の１値が記述されている。
【００３９】
ステップＳ１１において、データＤ１０を入力とし、通常の遅延計算処理において行われるように、各インスタンスにおける入力スルー（入力波形傾き）の値（所定のパラメータの一例）を計算する。各インスタンスのスルー値Ｄ１４は、計算機のメモリに蓄えておくか、一時的にファイル出力しておく。
【００４０】
次に、ステップＳ１２において、各インスタンスにおけるスルー値Ｄ１４と、予めライブラリの特性抽出（セルキャラクタライズ）時の結果から作成しておいた各セルの入力端子容量の関数Ｄ１５を入力とし、各インスタンスの入力端子容量値を計算する。ステップＳ１２の入力端子容量の計算によって求めた各インスタンスの入力端子容量値Ｄ１６を、計算機メモリまたはファイルへの一時出力等の手段で記録しておく。
【００４１】
次に、ステップＳ１３において、各インスタンスにおける入力端子容量値Ｄ１６を用いて再度、遅延計算処理を行う。
【００４２】
次に、ステップＳ１４において、計算した入力端子容量値の変化が基準値以下であるかどうかを判定する。ステップＳ１２で行った入力端子容量の計算結果を、前回（初回の場合は、入力端子容量の基準値）の入力端子容量結果と比較する。ステップＳ１４の判定の結果、入力端子容量値の変化の割合が基準値を超える場合には、遅延計算の処理を繰り返す。具体的には、ステップＳ１５で前回のステップＳ１１の遅延計算処理に用いた入力端子容量を入力端子容量値Ｄ１６に置き換え、ステップＳ１１の遅延計算処理以降の処理を繰り返す。ステップＳ１６の判定で変化の大きさ（または割合）が基準値以下になれば、ステップＳ１６に進み、遅延計算結果Ｄ１７を出力する。
【００４３】
以上により、実際の回路における入力スルー値、その他のパラメータの影響を考慮して入力端子容量に反映させ、遅延計算を実行することが可能である。すなわち、実際のＬＳＩにおいて、各インスタンスへの入力スルーを計算し、入力スルーに依存する入力端子容量値を各インスタンス毎に計算して遅延計算に用いるため、それぞれのＬＳＩのそれぞれのインスタンスにおいて、最も誤差の少ない入力端子容量値計算が可能になる。それによって、遅延計算精度の向上が期待できる。
【００４４】
次に、入力端子容量の関数について説明する。
【００４５】
入力端子容量は、入力スルーに依存することが分かっている。入力端子容量は、入力スルーのテーブルとして、例えば図２に示すようなテーブルで表現することが可能である。
【００４６】
図２において、Slew1，Slew2，Slew3は入力スルーであり、セルキャラクタライズ時の入力スルーと同じである。また、Cin1，Cin2，Cin3は、入力スルーがそれぞれSlew1，Slew2，Slew3のときの入力端子容量である。入力端子容量のパラメータである入力スルーをＰとして、式（１）のように表現することが可能である。
【００４７】
【数１】
2006163928.tif 000003
ここで、ｋ1 ，ｋ2 は係数、ａは定数である。図２に示した入力スルーと入力端子容量の値を用いて、最小二乗法等の手法によりパラメータフィッティングの処理を行うことにより、これらの定数は容易に求めることが可能である。
【００４８】
次に、別の入力端子容量の関数について説明する。
【００４９】
入力端子容量は、入力スルーと駆動負荷容量に依存することがわかっており、あるセルの入力端子容量は、例えば図３に示すように、入力スルー（Slew1〜Slew3）と駆動負荷容量（Load1〜Load4）をインデックスとして、テーブル表現（Cin11〜C1n34）することが可能である。
【００５０】
これらの入力端子容量値を、入力スルーＰと駆動負荷容量Ｑとの関数として、式（２）で表現する。
【００５１】
【数２】
2006163928.tif 000004
式（２）において、ｋ1 ，ｋ2 は入力スルーＰに掛ける係数、ｋ3 ，ｋ4 は駆動負荷容量Ｑに掛ける係数、ｂ は定数である。これらの係数および定数は、図３に示したテーブル中の値を用いて決定することが可能であり、これにより、インデックスから外れた場合の入力端子容量値をより正確に求めることが可能になる。
【００５２】
また、式（１）に比べて、入力端子容量を入力スルーＰだけではなく駆動負荷容量Ｑにも依存した関数とすることで、より高精度に入力端子容量を求めることができる。
【００５３】
（実施の形態２）
図４は、本発明の実施の形態２における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。図４において、Ｄ４０は遅延計算処理フローへの入力データであり、Ｄ４１はセルの接続情報、Ｄ４２は配線寄生容量・抵抗の抽出結果、Ｄ４３はセル毎に求められた入力端子容量の関数である。
【００５４】
ステップＳ４１で、データＤ４０を入力として、各インスタンスの入力端子容量の値を求める。このステップＳ４１の処理の際には、出力端子に近いインスタンスから順に入力端子容量値を求める。ステップＳ４１で求めた各インスタンスの入力端子容量値Ｄ４４は、ファイルまたは計算機メモリに記録しておく。
【００５５】
次に、ステップＳ４２において、ステップＳ４１で求めた各インスタンスにおける入力端子容量値Ｄ４４を入力として遅延計算処理を行う。
【００５６】
次に、ステップＳ４３において、遅延計算結果Ｄ４５を出力する。
【００５７】
以下に、本実施の形態で用いる入力端子容量の関数について説明する。
【００５８】
セルの入力端子容量は、駆動負荷容量依存性を持つため、図５に示すように、駆動負荷容量のテーブルとして表現することが可能である。入力端子容量を式（３）で示すこととする。
【００５９】
【数３】
2006163928.tif 000005
と表現することとする。ここで、入力端子容量Cinを２次以上の方程式で表すことにより、如何なる駆動負荷容量依存性も求めることが可能である。図５に示すテーブルを用いて、最小二乗法等の手段でｋ3，ｋ4，ｂの定数を求めることが可能である。このようにして求めた入力端子容量の関数を上記の本実施の形態の遅延計算処理において使用することで、従来一般的に行われていたゲートレベルの遅延計算よりも高精度に遅延計算を行うことが可能である。
【００６０】
（実施の形態３）
図６は、本発明の実施の形態３における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。
【００６１】
まず、ステップＳ６１において、回路接続情報Ｄ６１、ライブラリＤ６２、配線寄生容量・抵抗Ｄ６３を入力として、通常の遅延計算処理を行う。ステップＳ６１で遅延計算を行った結果のうち、全インスタンスにおける入力スルーの情報Ｄ６４を、ファイルに記述または計算機のメモリに記憶する等の手段で保持しておく。
【００６２】
次に、全インスタンスの入力スルーＤ６４および回路の配線寄生容量Ｄ６３の値を入力として、ステップＳ６２において統計処理を行う。ステップＳ６２において、例えば、回路中のセルの駆動負荷容量の平均値と入力スルーの平均値をセル毎に求める統計処理を行うものとする。Ｄ６５は、ステップＳ６２の統計処理により求めたセル毎の平均の入力スルー値とセル毎の平均の駆動負荷容量である。
【００６３】
次に、ステップＳ６３において、データＤ６５を入力とし、セル毎の入力端子容量の関数Ｄ６６を用いて、各セルの入力端子容量を計算する。Ｄ６７は、ステップＳ６３で求めた各セルの入力端子容量値である。
【００６４】
次に、ステップＳ６４で、入力端子容量値Ｄ６７を用いて最終の遅延計算処理を行い、遅延計算結果Ｄ６８（遅延情報、スルー情報）等を出力する。
【００６５】
セルの入力端子容量は実際は駆動負荷容量と入力スルーの依存性を持つが、以上の処理を行うことにより、実際の回路で発生している状況（入力スルー、駆動負荷容量）における入力端子容量の値を用いて遅延計算を行うことが可能である。
【００６６】
（実施の形態４）
図７は、本発明の実施の形態４における半導体集積回路の遅延計算方法（セルキャラクタライズ方法）の処理手順を示すフローチャートである。
【００６７】
まず、ステップＳ７１において、各セル毎の入力スルー値の平均値Ｄ７１、各セル毎の駆動負荷容量の平均値Ｄ７２、およびキャラクタライズに必要な入力となる各キャラクタライズ対象セルの寄生ＲＣ情報Ｄ７３を入力する。ここで、平均値Ｄ７１，Ｄ７２は、セルの駆動能力に応じて平均値を求めておいた方が、後のキャラクタライズを精度良く行うことができる。平均値Ｄ７１，Ｄ７２は、各世代において、設計結果がある程度蓄えられてきた段階で求め、セルキャラクタライズに用いれば良い。
【００６８】
ステップＳ７１のセルキャラクタライズにおいて、セルの入力端子容量を求める際に、入力スルーの平均値Ｄ７１および駆動負荷容量の平均値Ｄ７２を用いることで、実際の回路でよく使われるスルーと駆動負荷容量を用いて、入力端子容量を求めることが可能になる。これにより、従来よりも高精度遅延計算を実行できることが期待できる。
【００６９】
次に、セルキャラクタライズの具体例について説明する。
【００７０】
図８は、インバータセルのレイアウト図である。ＶＤＤは電源、ＶステップＳステップＳはグランド、Ｖｉｎはインバータセルの入力端子、Ｖｏｕｔはインバータセルの出力端子、Ｎ８１は入力端子のノード、Ｎ８２は出力端子のノード、Ｃ８１は、ノードＮ８１とノードＮ８２の間の寄生容量値である。
【００７１】
図９は、実施の形態４における遅延計算方法のセルキャラクタライズの処理手順を示すフローチャートである。
【００７２】
最初にステップＳ９１で、セルのネットリスト（寄生容量・抵抗の接続データ）Ｄ９１を入力として、通常のセルキャラクタライズを行う。ステップＳ９１のセルキャラクタライズ結果としてセルの遅延値と出力端子におけるスルー値の情報Ｄ９２を出力する。
【００７３】
次に、ステップＳ９２において、セルの入力端子とセルの内部信号線の間の結合容量（図８におけるＣ８１参照）が規定値以上の場合には、入力端子容量値を関数表現する（Ｄ９３）。セルの入力端子とセルの内部信号線の間の結合容量が相対的に大きい場合には、入力スルーと駆動負荷容量に依存して入力端子容量が大きく変動する。したがって、入力端子容量の変動の大小をステップＳ９２で判定する。規定値よりも小さい場合には、ステップＳ９４に進んで、入力端子容量値として代表の１値を求める（Ｄ９４）。
【００７４】
以上により、入力端子容量の変動が大きいセルに対してのみ、入力端子容量を関数表現することで、関数表現が不要なセルに対しては、従来の代表値の１値をライブラリに登録することで、必要な個所のみ入力端子容量を精度良く求めることが可能になる。
【００７５】
図１０は、セルキャラクタライズの別の処理手順を示すフローチャートである。図９との比較でステップＳ９２ａのみが相違する。
【００７６】
最初にステップＳ９１で、セルのネットリスト（寄生容量・抵抗の接続データ）Ｄ９１を入力として、通常のセルキャラクタライズを行う。ステップＳ９１のセルキャラクタライズ結果としてセルの遅延値と出力端子におけるスルー値の情報Ｄ９２を出力する。
【００７７】
次に、ステップＳ９２ａにおいて、セルの入力端子とセルの内部信号線の間の距離（図８におけるＬ８１参照）が規定値以下の場合には、入力端子容量値を関数表現する（Ｄ９３）。セルの入力端子とセルの内部信号線の間の距離が相対的に小さい場合には、入力スルーと駆動負荷容量に依存して入力端子容量が大きく変動する。したがって、入力端子容量の変動の大小をステップＳ９２ａで判定する。規定値よりも大きい場合には、ステップＳ９４に進んで、入力端子容量値として代表の１値を求める（Ｄ９４）。
【００７８】
以上により、入力端子容量の変動が大きいセルに対してのみ、入力端子容量を関数表現することで、関数表現が不要なセルに対しては、従来の代表値の１値をライブラリに登録することで、必要な個所のみ入力端子容量を精度良く求めることが可能になる。
【００７９】
また、図９の場合のように入力端子と内部信号線の間の結合容量値を参照することがないので、より短い処理時間で、入力端子容量の変動が大きいセルに対してのみセルの入力端子容量の関数を求めることが可能になる。
【００８０】
（実施の形態５）
図１１は、本発明の実施の形態５における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。ｄ１１はセルの入力端子容量を記入した遅延ライブラリ、ｄ１２は配線の容量値および抵抗値を記載している寄生成分情報、ｄ１３はインスタンスの接続関係を記載したインスタンス接続情報、ｄ１４は各インスタンスの遅延時間を記載した遅延時間情報である。
【００８１】
図１２は、入力端子容量計算工程Ｔ１０の処理内容を示すフローチャートである。ｍ１１は一時的なデータをコンピュータ内に記憶させおく記憶部である。
【００８２】
図１３は、入力端子容量計算時の信号波形と入力端子に流れ込む電流との関係を示している。ｅ０は入力端子容量を測定するセル、ｗ１はセルｅ０の入力端子に与えられる入力信号波形、ｗ２はセルｅ０の出力信号波形、Ｉaはセルｅ０に流れ込む電流、Ｖthは特定電圧、ｗ３はセルｅ０の入力端子に流れ込む電流波形、ｔ１は入力信号波形ｗ１が遷移を開始した時刻、ｔ２は特定電圧Ｖthに達した時刻である。
【００８３】
図１４は、インスタンスの接続情報を示している。ｅ１〜ｅ７はインバータの機能をもつ同種のセルであり、各自固有の名称をつけたインスタンスである。ｏ１，ｏ２，ｏ３，ｏ４はそれぞれインスタンスｅ１，ｅ２，ｅ３，ｅ４の出力端子である。ｉ２，ｉ３，ｉ４，ｉ５，ｉ６，ｉ７はそれぞれインスタンスｅ２，ｅ３，ｅ４，ｅ５，ｅ６，ｅ７の入力端子である。ｎ１，ｎ２，ｎ３は配線のノードである。Ｃ１〜Ｃ１３は入力端子および出力端子およびノードにつながる配線容量である。
【００８４】
以上の構成について、以下にその動作を説明する。
【００８５】
入力端子容量計算工程Ｔ１０は、Ｔ１１〜Ｔ１６の組み合わせ設定工程からライブラリ登録工程までを含み、入力端子容量を算出する。
【００８６】
先ず、組み合わせ設定工程Ｔ１１では、セルｅ０の入力信号波形の傾き（入力スルー）、駆動負荷容量および入力信号波形が立ち上がりか立ち下がりかの組み合わせ（入力スルー、駆動負荷容量、立ち上がり／立ち下がり）から、１種類の組み合わせを設定し、記憶部ｍ１１に記憶する。
【００８７】
次に、電流量算出工程Ｔ１２では、記憶部ｍ１１から設定の組み合わせを読み込み、セルｅ０の入力端子に流れ込む電流Ｉaを回路シミュレーションで測定し、記憶部ｍ１１に記憶する。入力信号波形ｗ１は立ち上がりの場合を示しているので、入力信号波形がゼロから特定電圧Ｖthまでの電流を測定する。もし、入力信号波形が立ち下がりの場合であれば、電源電圧から特定電圧Ｖthまでの電流を測定する。特定電圧Ｖthとしては、遅延時間を測定するしきい値電圧であることが望ましい。
【００８８】
次に、電荷算出工程Ｔ１３では、記憶部ｍ１１から電流量Ｉaを測定した時間で積分して電荷ｑaを算出し、記憶部ｍ１１に記憶しておく。測定した時間は、時刻ｔ１から時刻ｔ２となる。よって、電荷ｑaは式（４）で表されている。
【００８９】
【数４】
2006163928.tif 000006
次に、入力端子容量算出工程Ｔ１４では、記憶部ｍ１１から電荷ｑaを読み取り、測定した時間で割って入力端子容量Ｃaを算出し、記憶部ｍ１１に記憶する。入力端子容量Ｃaは、式（５）で算出する。入力端子容量Ｃaは、組み合わせでの算出した値となる。
【００９０】
【数５】
2006163928.tif 000007
次に、全組み合わせ入力端子容量を算出したか判断し、算出していなければ、組み合わせ設定工程Ｔ１１に戻る判断工程Ｔ１５を実行する。
【００９１】
次に、ライブラリ登録工程Ｔ１６では、入力信号波形が立ち上がる場合と立ち下がる場合のそれぞれで、記憶部ｍ１１から入力端子容量を読み取り、入力端子容量を入力信号波形の傾きと駆動負荷容量を引数とした関数を算出し、ライブラリｍ１２に登録する。
【００９２】
次に、遅延計算工程Ｔ２０では、遅延ライブラリｄ１１、寄生成分情報ｄ１２、インスタンス接続情報ｄ１３から遅延時間を計算する。
【００９３】
インスタンスｅ１の遅延時間を計算するのを例として説明する。インスタンスｅ２，ｅ３，ｅ４の入力端子容量を遅延ライブラリｄ１１から算出する。入力端子容量を算出する際の入力スルーと駆動負荷容量は、従来用いていた１値の固定値を利用して計算しておき、複数回繰り返して遅延時間を計算する。
【００９４】
以上のように、本実施の形態によれば、遅延時間計算にかかわる時間の入力端子容量を算出しているので、遅延時間を高精度に計算できる。
【００９５】
（実施の形態６）
図１５は、本発明の実施の形態６における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。ｄ２１は各インスタンスの入力スルーが記載されている入力波形傾き情報、ｄ２２は各セルの入力端子容量を算出する関数が記載されている入力端子容量情報、ｄ２３はセル種毎に１値の入力端子容量が登録された遅延ライブラリ、ｄ２４は遅延ライブリｄ２３に登録の入力端子容量と関数で算出した入力端子容量との差分を追加した寄生成分情報である。
【００９６】
図１６は、寄生成分情報ｄの内容を示している。インスタンスｅ１〜ｅ４につながっている配線容量Ｃ１〜Ｃ７を示している。配線容量は、ネット毎に容量インスタンス、ノード名、ゼロ電位ノード名、容量値で表現している。図１６では、例としてノード間の配線容量値を全て１０ｆＦ（フェムトファラド）で示している。
【００９７】
図１７は、寄生成分情報ｄ２４の内容を示している。図１６に記載のｎｅｔ１に対して追加した容量値をΔＣ２，ΔＣ６，ΔＣ７で示している。
【００９８】
以上の構成について、以下にその動作を説明する。
【００９９】
先ず、配線容量変更工程Ｔ２１では、寄生成分情報ｄ１２、入力スルーｄ２１と入力端子容量情報ｄ２２と遅延ライブラリｄ２３を入力して、寄生成分情報ｄ２４を出力する。インスタンスｅ２，ｅ３，ｅ４のそれぞれの入力スルーとそれぞれの出力につながる駆動負荷容量を引数として、入力端子容量情報ｄ２２に記載の関数からそれぞれの入力端子容量を算出する。算出したインスタンスｅ２，ｅ３，ｅ４の入力端子容量がそれぞれＣ２，Ｃ６，Ｃ７であったとする。遅延ライブラリｄ２３に登録のインスタンスｅ２，ｅ３，ｅ４に相当するセルの入力端子容量がＣaであったとすると、式（６）〜（８）によってそれぞれの容量差ΔＣを算出する。
【０１００】
【数６】
2006163928.tif 000008
【０１０１】
【数７】
2006163928.tif 000009
【０１０２】
【数８】
2006163928.tif 000010
そして、差分の配線容量ΔＣ２，ΔＣ６，ΔＣ７を付加して寄生成分情報ｄ２４を出力する。入力端子容量Ｃ２，Ｃ６，Ｃ７がそれぞれ５ｆＦ，６ｆＦ，７ｆＦで、入力端子容量Ｃaが８ｆＦであったとすると、ΔＣ２，ΔＣ６，ΔＣ７はそれぞれ−３ｆＦ，−２ｆＦ，−１ｆＦとなる。
【０１０３】
遅延計算工程Ｔ２２は、遅延ライブラリｄ２３と寄生成分情報ｄ２４とインスタンス接続情報ｄ１３を入力として、遅延時間を計算し、遅延時間情報ｄ１４を出力する。
【０１０４】
従来の遅延ライブラリに登録の入力端子容量Ｃaが１値で登録されている場合に、インスタンス毎の入力スルーと駆動負荷容量を引数とする関数から算出する入力端子容量Ｃｉとの差を配線容量として付加することによって、従来の遅延計算の仕組みを変えることなく遅延計算が可能となるので、高精度に計算できる。
【０１０５】
なお、容量差を寄生成分情報ｄ２４に記載しているが、入力端子につながる配線容量値を容量差から計算して変更してもよい。
【０１０６】
（実施の形態７）
図１８は、本発明の実施の形態７における半導体集積回路の遅延計算方法の処理手順を示すフローチャートである。ｄ３１はセル内の寄生成分を記載した寄生成分情報、ｄ３２は入力端子とセル内部の信号線との結合容量を記載した結合容量情報、ｄ３３はセル内の信号線における波形傾きを記載したセル内波形傾き情報である。セル内波形傾き情報ｄ３３は、複数の入力スルーについて予め測定しておく。ｄ３４は結合容量と入力端子における波形傾きとセル内における信号線の波形傾きから算出した等価容量が記載された等価容量情報である。
【０１０７】
図１９は、結合容量から等価容量への置き換えを示している。ｗ４はセルｅ０へ入力される信号波形、ｗ５はセルｅ０の内部の信号波形、Ｃｂはセルｅ０の入力端子とセルｅ０内部の信号線における結合容量、Ｃｅは結合容量Ｃｂの等価容量である。
【０１０８】
以上のように構成された実施の形態７について、以下にその動作を説明する。
【０１０９】
先ず、結合容量計算工程Ｔ３１では、セル内寄生成分情報ｄ３１から入力端子とセル内の信号線との結合容量を算出する。
【０１１０】
次に、等価容量計算工程Ｔ３２では、予め計算しておいた入力端子における波形傾きＰａとセル内の信号線における波形傾きＰｂを引数とした関数から等価容量を計算する。波形傾きＰｂは、波形傾きＰａからセル内波形傾き情報を参照して算出する。
【０１１１】
次に、遅延計算工程Ｔ３３では、遅延ライブラリｄ２３と寄生成分情報ｄ２４とインスタンス接続情報ｄ１３を入力して、駆動負荷容量計算時に等価容量を加算して遅延時間を計算する。
【０１１２】
以上のように、本実施の形態によれば、従来考慮できていなかった結合容量を等価容量に置き換えて遅延計算しているので、遅延時間を高精度に計算できる。
【産業上の利用可能性】
【０１１３】
本発明による半導体集積回路の遅延計算方法およびセルキャラクタライズ方法によれば、セルの入力端子容量をより正確に求めることが可能であり、近年問題になっている見かけの入力端子容量の変動にも対応した遅延計算をすることが可能になる。また、従来からあった遅延計算技術に工程を加えることで実現することが可能であり、遅延計算をより高精度に行うことが可能になる。また、セルキャラクタライズにおいても、工程を追加することで、入力端子容量をより高精度に求めることが可能になる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施の形態１における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図２】本発明の実施の形態１における入力スルーと入力端子容量の関係を示すテーブル図
【図３】本発明の実施の形態１における入力スルーおよび駆動負荷容量と入力端子容量の関係を示すテーブル図
【図４】本発明の実施の形態２における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図５】本発明の実施の形態２における駆動負荷容量と入力端子容量の関係を示すテーブル図
【図６】本発明の実施の形態３における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図７】本発明の実施の形態４における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図８】本発明の実施の形態４におけるセルレイアウト図
【図９】本発明の実施の形態４におけるセルキャラクタライズの処理手順を示すフローチャート
【図１０】本発明の実施の形態４における別のセルキャラクタライズの処理手順を示すフローチャート
【図１１】本発明の実施の形態５における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図１２】本発明の実施の形態５における入力端子容量計算工程の処理内容を示すフローチャート
【図１３】本発明の実施の形態５における信号波形と入力端子に流れ込む電流量の関係を示す図
【図１４】本発明の実施の形態５におけるインスタンスの接続情報を示す図
【図１５】本発明の実施の形態６における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図１６】本発明の実施の形態６における寄生成分情報に記載された内容を示す図
【図１７】本発明の実施の形態６における寄生成分情報に記載された内容を示す図
【図１８】本発明の実施の形態７における半導体集積回路の遅延計算方法の処理手順を示すフローチャート
【図１９】本発明の実施の形態７における結合容量から等価容量への置き換えを示す図
【符号の説明】
【０１１５】
Ｓ１１  入力スルー計算工程
Ｓ１２  入力端子容量算出工程
Ｓ１３  遅延時間計算工程
Ｓ１４  入力端子容量の変化量の判定工程
Ｓ１５  入力端子容量置き換え処理
Ｓ４１  入力端子容量計算工程
Ｓ４２  遅延時間計算工程
Ｓ６２  駆動負荷容量と入力スルー値の統計処理工程
Ｓ７１  セルキャラクタライズ
Ｓ９１  セルキャラクタライズ
Ｓ９２  セル入力端子とセル内部信号の間の結合容量大きさ判定工程
Ｓ９２ａ  セル入力端子とセル内部信号の間の距離判定工程
Ｔ１０  入力端子容量計算工程
Ｔ２１  配線容量値変更工程
Ｔ３１  結合容量計算工程
Ｔ３２  等価容量計算工程
【図１】
2006163928.tif 000011
【図２】
2006163928.tif 000012
【図３】
2006163928.tif 000013
【図４】
2006163928.tif 000014
【図５】
2006163928.tif 000015
【図６】
2006163928.tif 000016
【図７】
2006163928.tif 000017
【図８】
2006163928.tif 000018
【図９】
2006163928.tif 000019
【図１０】
2006163928.tif 000020
【図１１】
2006163928.tif 000021
【図１２】
2006163928.tif 000022
【図１３】
2006163928.tif 000023
【図１４】
2006163928.tif 000024
【図１５】
2006163928.tif 000025
【図１６】
2006163928.tif 000026
【図１７】
2006163928.tif 000027
【図１８】
2006163928.tif 000028
【図１９】
2006163928.tif 000029