(57)【要約】【課題】  簡単な構成で高信頼性を図りつつ、使い勝手のよい記憶装置を提供する。【解決手段】  半導体不揮発性メモリと、かかる半導体不揮発性メモリに対してメモリアクセスを行うコントロール部と、電源供給の有無を検出する電源検出回路と、電源供給によりチャージアップされて電源遮断時に上記半導体不揮発性メモリ及びコントロール部に動作電圧を供給するコンデンサ及び外部との間で信号の授受を行うインタフェース回路とを１つのパッケージに搭載し、上記電源検出回路により電源遮断状態を検出して上記コンデンサで形成された動作電圧が外部へ逆流するのを防止しつつ、上記インタフェース回路を制御して外部側との切り離しを行うようにする。【選択図】  図１
2006163753.tif 000002
【特許請求の範囲】
【請求項１】
半導体不揮発性メモリと、
上記半導体不揮発性メモリに対してメモリアクセスを行うコントロール部と、
電源供給の有無を検出する電源検出回路とを有し、
上記電源検出回路からの電源遮断信号を受け、電源を切り離し、以降のホストからの命令を受けとらない手段もしくは、電源遮断以前にホストより命令された動作を終了する部分を持つことを特徴とする記憶装置。
【請求項２】
請求項１において、
ホストより命令を受け取らない手段として、外部との間で信号の授受を行うインタフェース回路を有し、
上記電源検出回路は、電源遮断状態を検出して、上記インタフェース回路を制御して外部側との切り離しを行い、ホストより命令された動作を終了することを特徴とする記憶装置。
【請求項３】
請求項２において、
上記インタフェース回路は、ドライバを備え、
外部との間のデータの入出力は、上記ドライバを介して行われることを特徴とする記憶装置。
【請求項４】
請求項１において、
電源供給によりチャージアップされ、電源遮断時に上記半導体不揮発性メモリ及びコントロール部に動作電圧を供給するコンデンサが搭載されていることを特徴とする記憶装置。
【請求項５】
請求項１において、
電源遮断以前にホストより命令された動作を終了する部分がコントロール部より、所定のメモリ動作の終了信号を出力し、上記電源検出回路からの電源遮断状態と上記終了信号との論理演算によりリセット信号を発生させて、上記コントロール部をリセット状態にするリセット信号発生回路を備えていることを特徴とする記憶装置。
【請求項６】
請求項５において、
上記パッケージは、２．５インチ又は３．５インチのハードディスクドライブ装置に対応された外形サイズ及びコネクタピンを備え、
上記２．５インチ又は３．５インチのハードディスクドライブ装置との互換性を持つことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、例えばフラッシュメモリを用いて構成された記憶装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
フラッシュメモリを用いて複数ページ分の記憶容量を持つようなファイルメモリを構成し、１ページ分のデータを記憶するバッファメモリを設けて、かかるバッファメモリとファイルメモリとの間での１ページ単位でのデータ転送を行わせ、バッファメモリからファイルメモリへのデータ書き込み動作中に電源遮断検出回路がシステム側の電源遮断を検出したときにはバッテリーバックアップ機能によって上記書き込み途中の１ページ分のデータの書き込み動作を継続させるようにした記憶装置が特開平７−４４４６８号公報において提案されている。
【特許文献１】特開平７−４４４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のようにバッテリーを用いた場合には、記憶装置を構成するパッケージにおいてバッテリーの収納部分の確保や取り替え用の機構を設けるなどの制約が多くなるとともに、接触不良等によって本来の機能が発揮できないなど信頼性の点で問題がある。また、バッテリーは部品としては高価であるのでコスト高を招いてしまう。
【０００４】
この発明の目的は、簡単な構成で高信頼性を図りつつ、使い勝手のよい記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体不揮発性メモリと、かかる半導体不揮発性メモリに対してメモリアクセスを行うコントロール部と、電源供給の有無を検出する電源検出回路と、電源供給によりチャージアップされて電源遮断時に上記半導体メモリ及びコントロール部に動作電圧を供給するコンデンサ及び外部との間で信号の授受を行うインタフェース回路とを１つのパッケージに搭載し、上記電源検出回路により電源遮断状態を検出して上記コンデンサで形成された動作電圧が外部へ逆流するのを防止しつつ、上記インタフェース回路を制御して外部側との切り離しを行うようにする。
【発明の効果】
【０００６】
高信頼性を図りつつ、小型化及び低コスト化が可能で使い勝手のよい記憶装置を実現することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る記憶装置の一実施例の概略ブロック図が示されている。この実施例の記憶装置ＦｌａｓｈＭｅｍｏｒｙＤｒｉｖｅ(以下：ＦＭＤ)は、特に制限されないが、５１２Ｍビットの記憶容量を持つフラッシュメモリＦＬＡＳＨを例えば３２個又は６４個のように１つのパッケージの中に多数搭載して複数ページ分の記憶容量を持つようなファイルメモリを構成するようにされる。これらのフラッシュメモリＦＬＡＳＨは、１チップのマイクロコンピュータ等からなるコントロール部ＣＯＮＴによって、インタフェース回路に設けられたドライバとの間でデータのやりとり、つまりはデータの書き込みや読み出しが行われる。
【０００８】
上記パッケージには、電源検出回路と電源遮断時の動作電圧を確保するためのコンデンサを更に備えている。このコンデンサは、システム側において予期しない電源遮断が生じた場合でも、その蓄積電荷によってフラッシュメモリＦＬＡＳＨの正常終了可能な状態まで動作電圧を維持するように動作する。上記フラッシュメモリＦＬＡＳＨにおいては、書き込み途中において停電や操作や取扱いミスによってシステム側の電源遮断が行われると、書き込み動作が中断されてしまう。一般にファイル形式の記憶装置に記憶するデータは、誤りビットの検出や修正を目的にエラー検出、修正用のコードをある１かたまりのデータの一部に付加して記憶しているため、書き込み途中で中断してしまうと、新、旧データの入り交じったデータとなってしまうために、エラー検出、修正用コードは新，旧いずれのものとも合わなくなり、これを読み出すと必ずエラーとなってしまい、データの破壊が行われる。消去動作中においても、消去が未完了のままにされると同様なエラーが発生してしまう。
【０００９】
更に、書き込み中に電源遮断に伴い動作電圧が低下して十分な書き込みが行われないとき、当該ページへの書き込み不能と誤判断して不良ページとして登録して、実質的にデバイス故障としてしまうなどの不都合が生じる。上記コンデンサは、上記のような誤動作を防止して、フラッシュメモリＦＬＡＳＨにおいて常に正常終了が行われるような動作電圧確保のために、例えば約０．１Ｆ程度の比較的大きな容量値を持つようにされる。
【００１０】
上記電源検出回路は、マイクロコンピュータ等のようなホストＨＯＳＴ側からの電源電圧ＶＣＣを受けて、記憶装置ＦＭＤの内部回路の動作電圧ＶＤＤを形成する。上記電源検出回路は、上記コンデンサの保持電圧が有効に利用できるようにするために、コンデンサの蓄積電荷がシステム側に逆流してしまうのを防止するような機能も持つものである。最も簡単な構成は、ダイオード等の一方向性素子を通してシステム側からの電源電圧ＶＣＣが、記憶装置ＦＭＤの電源電圧ＶＤＤとして上記コンデンサにチャージアップされるとともに、コントロール部ＣＯＮＴ、フラシュメモリＦＬＡＳＨ、インタフェース回路ＩＮＦ及び電源検出回路に伝えられる。また、上記電圧検出回路の電源遮断検出信号によって、インタフェース回路ＩＮＦはホストＨＯＳＴ側からの無意味な入力信号に応答しないようにコントロール部ＣＯＮＴ側への信号をそのままの状態に維持させて動作中の状態を保持する。上記インタフェース回路ＩＮＦは、マイクロコンピュータ等のようなホストＨＯＳＴとの間でデータData及び制御信号コントロール信号Control の授受を行う。
【００１１】
システム側において予期しない電源遮断等が発生した場合、上記のように電源遮断検出回路によりコントロール部ＣＯＮＴ及びフラッシュメモリＦＬＡＳＨにはコンデンサから動作電圧が維持される逆流防止が行われるとともに、インタフェース回路ＩＮＦが上記システム側からの信号に応答しないように制御され、電源遮断直前の信号状態を維持するために、もしも書き込み動作中ならばそのままの書き込みが継続して行われるために書き込み動作を正常に終了させることができる。同様に、消去中でもそのまま消去動作が継続して行われて消去動作も正常に終了させられる。
【００１２】
上記記憶装置ＦＭＤは、例えば２．５インチのハードディスクドライブ装置と同様な外形サイズ（７０．０×１００．０×９．５ｍｍ）又は３．５インチのハードディスクドライブ装置と同様な外形サイズ（１０１．６×１４６．０×２５．４ｍｍ）のパッケージに搭載され、インタフェース回路ＩＮＦに接続されるコネクタピンも上記２．５インチのハードディスクドライブ装置又は３．５インチのハードディスクドライブ装置と同様なものが用いられる。これにより、この実施例の記憶装置ＦＭＤは、ＨＤＤ（ハードディスクドライブ）互換性記憶装置とされる。
【００１３】
図２には、この発明に係る記憶装置の他の一実施例の概略ブロック図が示されている。この実施例の記憶装置ＦＭＤにおいては、リセット信号発生回路ＲＳＧが更に搭載される。このリセット信号発生回路ＲＳＧは、上記電源検出回路の電源遮断信号と、コントロール部ＣＯＮＴからの動作終了信号ＩＲＱとを受けて、リセット信号を発生させてコントロール部ＣＯＮＴをリセットして初期状態に戻す動作を行われる。これにより、前記のように電源遮断直前の信号状態を維持するために、書き込み動作を継続して行わせて書き込み動作を正常に終了させ、又は消去動作を継続して行わせて消去動作を正常に終了させたことを上記リセット信号発生回路ＲＳＧで検出し、コントロール部ＣＯＮＴを初期状態に戻して不測の動作が行われないようにするものである。つまり、インタフェース回路ＩＮＦの信号維持によって、所定の信号が供給されたまました状態にしておくと、コンデンサの電圧がコントロール部ＣＯＮＴの下限電圧付近に低下したときに予期せぬ動作が発生するのを未然に防止する。
【００１４】
図３には、この発明に用いられるフラッシュメモリの一実施例の概略回路図が示されている。この実施例は、いわゆるＮＯＲ型のフラッシュメモリＦＬＡＳＨに向けられており、メモリアレイ部は、代表として４本のメインビット線ＭＢＬと、それぞれのメインビット線ＭＢＬに対してビット線の延長方向に設けられた２つのサブビット線ＳＢＬと、２本のワード線と、上記ワード線方向に並ぶサブビット線ＳＢＬに対応して設けられ、ワード線の延長方向に配置される共通のソース線とが例示的に示されている。
【００１５】
不揮発性メモリセルは、ソース，ドレインと、ソースとドレインに挟まれた半導体基板上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上に絶縁膜を介して設けられたコントロールゲートからなるスタックド構造とされる。かかるメモリセルは、上記サブビット線ＳＢＬとワード線の交点に配置され、上記コントロールゲートがワード線に接続され、ドレインがサブビット線ＳＢＬに接続され、ソースがソース線に接続される。
【００１６】
上記メインビット線ＭＢＬとサブビット線ＳＢＬとの間には、選択スイッチＭＯＳＦＥＴが設けられる。これらのスイッチＭＯＳＦＥＴのうち、サブゲートデコーダ・ドライバＳＧ−Ｄｅｃ＋Ｄｒにより形成された選択信号により１つのスイッチＭＯＳＦＥＴ（ＳＥＬ−Ｇａｔｅ）がオン状態になり、それぞれのメインビット線ＭＢＬには１つのサブビット線ＳＢＬが接続される。上記複数のワード線ＷＬは、Ｘデコーダ・ドライバＸ−Ｄｅｃ＋Ｄｒで形成された選択信号により１つのワード線ＷＬが選択される。
【００１７】
上記メインビット線ＭＢＬは、スイッチＭＯＳＦＥＴからなるＹゲート（Ｙ−Ｇａｔｅ）を介して書き込みパルス印加回路の出力ノードに接続される。上記Ｙゲートは、ＹデコーダＹ−Ｄｅｃにより選択される。上記書き込みパルス印加回路は、書き込み回路を構成する。上記メインビット線ＭＢＬは２組に分割され、それぞれに対して上記書き込み回路が設けられる。上記２個の書き込み回路の出力ノードが接続される信号線は、一対とされて選択スイッチＭＯＳＦＥＴを介して差動のセンスアンプＳＡの入力端子に接続される。上記スイッチＭＯＳＦＥＴは、ベリファイイネーブル信号（Ｖｅｒｉｆｙ＿ＥＮ）により制御される。
【００１８】
例えば、通常の読み出し動作、あるいは書き込みベリファイ動作では上記Ｙゲート（Ｙ−Ｇａｔｅ）により一対のメインビット線ＭＢＬが選択され、一方のメインビット線ＭＢＬには選択されたサブビット線ＳＢＬを介して流れるメモリ電流が流れるようにされ、他方のメインビット線ＭＢＬはそのプリチャージ電圧が参照電圧として用いられる。センスアンプＳＡは、上記選択されたサブビット線ＳＢＬを介して流れるメモリ電流の有無に対応したメインビット線ＭＢＬの電位変化を上記参照電圧を用いてセンスする。
【００１９】
図４には、この発明に用いられるフラッシュメモリの他の一実施例の概略回路図が示されている。この実施例は、いわゆるＮＡＮＤ型のフラッシュメモリＦＬＡＳＨに向けられており、メモリセルが直列形態に接続されてサブビット線が構成される。
【００２０】
この発明に用いられるフラッシュメモリＦＬＡＳＨの動作の一例を説明する。特に制限されないが、以下の説明では多値（４値）のフラッシュメモリＦＬＡＳＨに向けられている。消去動作では、ワード線に負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００２１】
消去動作は、まず第１消去ベリファイが実施される。例えば、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下なら消去状態であるので何もしないで消去動作を終了させる。上記ワード線に対応された記憶トランジスタのうち１個でもオン状態のものがあれば、消去動作を実施する。つまり、ワード線に−１６Ｖのような負の高電圧が印加されて、フローティングゲートに蓄積された上記ゲート絶縁膜を介して電子のＦＮトンネル電流をフローティングゲートから基板側に流してフローティングゲートの電子を放出させる。
【００２２】
この後に第２消去ベリファイが実施される。この消去ベリファイは、前記第１消去ベリファイと同じであり、ワード線の電圧を１．６Ｖに設定して読み出し動作を行ない、記憶トランジスタのきい値電圧が上記１．６Ｖ以下になるまで繰り返し消去動作と消去ベリファイとを繰り返す。このような消去動作では、消去状態あるいは既に消去状態にされた記憶トランジスタも含めて、ワード線単位での一括して消去動作が繰り返されるので消去状態（ "１１”）のしきい値電圧の分布は比較的広くなってしまう。そこで、消去状態（ "１１”）にしきい値電圧を狭くするようなデプリート防止処理が実施される。
【００２３】
前記のように一括消去動作が終了すると、デプリート検出が行われる。このデプリート検出では、ワード線の電圧を１．２Ｖとして、それ以下のしきい値電圧を持つ記憶トランジスタがなければそこで消去動作が終了する。１個でも上記１．２Ｖ以下のしきい値電圧を持つ記憶トランジスタが存在すると、それに対応して書き込みビットセットが行われ、指定ワード線つまり書き込み対象となる記憶トランジスタのコントロールゲートに例えば前記のように１８．１Ｖ（ボルト）のような書き込みワード線電圧を印加し、そのドレインつまりチャネルに例えば０Ｖの書き込み電圧を印加することによって行われる。この書き込みは、微小な書き戻しを目的とする。
【００２４】
これにより、書き込み対象となる記憶トランジスタでは、そのコントロールゲート及びチャネル間でＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル現象が発生し、チャネルからフローティングゲートに電子が注入されて、そのしきい値電圧が上昇する。また、指定ワード線に結合され書き込み対象とされないメモリセルのドレインつまりチャネルには、例えば５Ｖの書き込み禁止電圧が印加され、そのコントロールゲート及びチャネル間の電圧が圧縮されてＦＮトンネル現象は発生せずメモリセルのしきい値電圧も変化しない。
【００２５】
このような書き込み（書き戻し）の書き込みベリファイを繰り返して実施することにより、上記デプリート検出された記憶トランジスタのしきい値電圧は、１．２Ｖ以上にされる。そして、消去状態（ "１１”）ワードディスターブ検出が行われ、ワード線の電圧を２．０Ｖに設定し、記憶トランジスタのしきい値電圧がかかるディスターブ電圧が２．０Ｖ以下であることを確認して消去動作を終了させる。もしも、１個の記憶トランジスタでも上記しきい値電圧が２．０Ｖを超えるものがあれば、消去不良として処理（異常終了）とされ、必要に応じて別セクタに切り換えられる。
【００２６】
この実施例の多値フラッシュメモリＦＬＡＳＨの書き込み動作は、まず最も高い第４のしきい値電圧を書き込み後の目標値とする記憶トランジスタつまり“０１”セルに対する書き込みバイアス動作から開始される。この“０１”セルに対する書き込みバイアス動作は、サーチ書き込み動作と通常書き込み動作及びそれぞれのベリファイ動作により実施される。つまり、“０１”セルに対応したデータラッチに書き込みの有無に対応したデータラッチ処理が行われ、複数回のサーチ書き込みとベリファイの後にパルス幅が１００μｓのように比較的長くされた書き込み動作が実施される。
【００２７】
この“０１”セルに対する書き込みは、しきい値電圧が４．８Ｖ以上になればよいから、上記のようにパルス幅を１００μｓの比較的大きくして１回でのしきい値電圧の変化分ΔＶthを大きくして書き込み時間の短縮化を図るようにするものである。例えば、通常の書き込み特性を持つものでは、２回程度の書き込み動作によって終了される。このように前記サーチ書き込みを除いて当初から書き込みワード線電圧の印加時間を長くして比較的粗っぽく行われ、ベリファイ動作の所要回数も例えば２回で済むようにして、書き込み所要時間も相応して短くてすむように設定される。
【００２８】
“００”セル及び“１０”セルに対する書き込み動作が上記同様にして行われる。つまり、書き込み開始時には前記のようなサーチ書き込みとベリファイが複数回挿入される。“００”セル及び“１０”セルに対する書き込み動作によるしきい値電圧の分布は、比較的狭い範囲に納まるように高精度に制御される必要があるため、例えば“００”セルに対しては、前記サーチ書き込み後の通常書き込み動作において書き込みパルスの印加時間ＴＮ（Ｎ回目の書き込みパルスのパルス幅）が、ＴＮ＝１．２×（ＴＮ−１累積時間）−（ＴＮ−１累積時間）のように設定される。このことは、特に制限されないが、“１０”セルに対しても同様に行うようにされる。この結果、しきい値電圧の変化分ΔＶthが小さくなり、ベリファイ動作の所要回数も例えば８回と多くなって、書き込み所要時間も、“０１”セルの数倍程度に長くされる。
【００２９】
書き込み動作時、メモリアレイの指定ワード線、つまりこの選択ワード線に結合される記憶トランジスタのコントロールゲートには、１８．１Ｖのような高電圧にされたワード線電圧が共通に印加される。このとき、メモリアレイの選択ワード線に結合される記憶トランジスタのうち、書き込み対象とされる記憶トランジスタ（以下、書き込み対象セルと称する）のドレインが結合されるビット線つまりグローバルビット線及びローカルビット線（以下、書き込み対象ビット線と称する）には、書き込みデータの論理値に応じて選択的に０Ｖ、２Ｖ、３Ｖが印加され、書き込み対象とされないメモリセル（以下、書き込み非対象セルと称する）のドレインが結合されるビット線（以下、書き込み非対象ビット線と称する）には、すべて５Ｖの書き込み禁止電圧とされる。
【００３０】
これにより、“０１”セル，“００”セルならびに“１０”セルのコントロールゲート及びチャネル間には、それぞれ１８Ｖ，１６Ｖあるいは１５Ｖの電圧が印加される形となり、各メモリセルのフローティングゲートには、ＦＮトンネル現象によって、そのコントロールゲート及びチャネル間電圧に応じた量の電子が注入され、相応してそのしきい値電圧が上昇する。つまり、“００”セルは、“０１”セルに比べてしきい値電圧の変化幅は小さく、さらに“１０”セルは“０１”セルに比べてしきい値電圧の変化幅は小さくてよいから、印加電圧を小さくしてしきい値制御性を高め、かつ素子の特性劣化を防止する。      
【００３１】
上記のような“０１”セル，“００”セルならびに“１０”セルに対して書き込み動作が終了すると、“１１”セル，“１０”セルならびに“００”セルの順でエラティック／ディスターブ検出が実施される。まず“１１”セルについてワード線の選択レベルを２．０Ｖにし、そのしきい値電圧が消去状態の上限値を超えないこと（ディスターブ）を検出し、以下、“１０”セル及び“００”セルに対してワード線の選択レベルを３．２Ｖ、４．５Ｖにしてそれぞれのしきい値電圧の上限値を超えないこと、つまりはエラティック書き込みが行われていないことを検出する。
【００３２】
前記サーチ書き込みの後のベリファイ動作では、設定された電圧以上に書き込まれたことは検出できるが、決められてしきい値電圧の分布を超えて書き込まれてしまうことが検出できないので、この実施例のようなエラティック検出動作が必要になるものである。上記のようなエラティック／ディスターブ検出によりエラーが発生すると、消去動作が実施されて再び“０１”セルからの一連の書き込み動作が実施される。そして、かかるエラティック／ディスターブ検出で不良が２回目であると判定されたなら、以上終了となり、例えばかかるワード線（セクタ）は不良として可能なら予備のセクタに切り換えられる。
【００３３】
上記のように消去／書き込み動作は、複数回にわたる消去／消去ベリファイ、あるいは書き込み／書き込みベリファイによって実施されるので、その正常な動作終了には比較的長い時間費やすことが必要である。このため、消去動作又は書き込み動作中において、システム側での不測の電源遮断が発生した場合に、正常動作の終了に必要な時間を前記コンデンサに保持された電圧（電荷）によって継続して行うようにすることにより、簡単な構成で高信頼性を図りつつ、小型化及び低コスト化が可能で使い勝手のよい記憶装置ＦＭＤを実現することができる。
【００３４】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、不揮発性メモリ素子としては、前記フラッシュメモリＦＬＡＳＨの他に、強誘電体メモリを用いることができる。電源検出回路は、ＭＯＳＦＥＴのようなスイッチにより内部回路への電源を供給し、ホスト（システム）側の電源遮断のときには、かかるＭＯＳＦＥＴをオフ状態にさせるようにするものであってもよい。パッケージは、前記ＨＤＤの外形サイズと同じものの他、より小型で薄いカード状態のものにも適用できる。カード状態のパッケージでは、それに搭載されるコンデンサの容量値も小さくなる可能性があるが、搭載されるフラッシュメモリの数も少なくなるので、十分に前記のような機能を発揮させることができる。この場合、コントロール部ＣＯＮＴと電源検出回路及びインタフェース回路ＩＮＦを１つの半導体チップで構成することが便利である。この発明は、記憶装置として広く利用することができる。
【図面の簡単な説明】
【００３５】
【図１】この発明に係る記憶装置の一実施例を示す概略ブロック図である。
【図２】この発明に係る記憶装置の他の一実施例を示す概略ブロック図である。
【図３】この発明に用いられるフラッシュメモリの一実施例を示す概略回路図である。
【図４】この発明に用いられるフラッシュメモリの他の一実施例を示す概略回路図である。
【符号の説明】
【００３６】
ＨＯＳＴ…ホスト（システム）、ＦＬＡＳＨ…フラッシュメモリ、ＣＯＮＴ…コントロール部、ＩＮＦ…インタフェース回路、ＦＭＤ…記憶装置。
【図１】
2006163753.tif 000003
【図２】
2006163753.tif 000004
【図３】
2006163753.tif 000005
【図４】
2006163753.tif 000006