(57)【要約】【課題】基板の周縁部上の導電層をエッジリンス処理により除去する際に生じる導電層の除去された空の配線溝パターンが空の状態で残存することを防止する半導体装置の製造方法および半導体装置を提供する。【解決手段】基板１１上に設けられた層間絶縁膜１３に配線溝パターン１４を形成する第１工程と、配線溝パターン１４を埋め込む状態で、層間絶縁膜１３上に導電層１６を形成する第２工程と、基板１１の周縁部１１ｃ上の導電層１６を除去することで、周縁部１１ｃ上の配線溝パターン１４の内部の導電層１６を除去する第３工程と、周縁部１１ｃ上に、少なくとも配線溝パターン１４を埋め込む状態で被覆層３１を形成する第４工程と、層間絶縁膜１３の表面が露出するまで、導電層１６を除去する第５工程とを有することを特徴とする半導体装置の製造方法および半導体装置である。【選択図】図２
2006210740.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた絶縁膜に凹状パターンを形成する第１工程と、
前記凹状パターンを埋め込む状態で、前記絶縁膜上に導電層を形成する第２工程と、
前記基板の周縁部上の導電層を除去することで、前記周縁部上の前記凹状パターンの内部の導電層を除去する第３工程と、
前記周縁部上に、少なくとも前記凹状パターンを埋め込む状態で被覆層を形成する第４工程と、
前記絶縁膜の表面が露出するまで、前記導電層を除去する第５工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記被覆層は絶縁材料からなる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は、酸化シリコンよりも比誘電率の低い材料膜を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第４工程では、
塗布法により、前記被覆層を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第４工程では、
前記周縁部上の前記凹状パターンを埋め込むとともに、前記導電層上を含む前記基板上の全域に前記被覆層を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第５工程では、
研磨により前記導電層を除去する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第５工程の後に、
前記導電層上および前記被覆層上を含む前記絶縁膜上に上層となる絶縁膜を形成する第６工程を行い、
前記第１工程から前記第６工程までを繰り返すことで多層構造を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
基板上に設けられるとともに凹状パターンが設けられた絶縁膜と、
前記基板の周縁部上に、少なくとも前記凹状パターンを埋め込む状態で設けられた被覆層と、
前記周縁部よりも内側の前記凹状パターンを埋め込む状態で設けられた導電層とを備えた
ことを特徴とする半導体装置。
【請求項９】
前記被覆層が絶縁材料からなる
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記絶縁膜は、酸化シリコンよりも比誘電率の低い材料膜を含む
ことを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、銅（Ｃｕ）配線を用いて多層配線構造を形成するのに好適な半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置（ＬＳＩ）の高集積化に伴い、トランジスタ及び他の半導体素子をより縮小して実装密度をさらに高める傾向にある。このため、種々の微細加工技術が研究、開発されており、既にデザインルールにおいてはサブミクロンオーダーになっている。
【０００３】
特に近年、ＬＳＩの高集積化による内部配線の微細化、多層化により、配線ＲＣ信号遅延がＬＳＩの動作速度を決定する主要因となっている。この信号遅延を抑制するため、従来用いられてきたアルミ配線よりも電気抵抗が低く、配線信頼性の高いＣｕ配線技術が検討されている。また、配線の高密度化によって生じる電気信号の遅延を抑制するために、酸化シリコンよりも比誘電率の低いＬｏｗ−ｋ材料からなる低誘電率膜が層間絶縁膜として採用されている。そして、Ｃｕ配線と低誘電率膜を用いた多層配線構造を形成する場合には、ドライエッチングによるＣｕの加工が難しいため、ダマシン法等の溝配線法によるプロセスが検討されている。
【０００４】
ここで、ダマシン法を用いたＣｕ配線の形成方法の一例について図５を用いて説明すると、まず、図５（ａ）に示すように、基板１１上に、シリコン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜１２を形成する。ここでの図示は省略するが、層間絶縁膜１２には基板１１に達する状態の接続孔パターンが設けられており、接続孔パターン内にはバリア層を介してＣｕからなるヴィアが設けられていることとする。次いで、層間絶縁膜１２上に、エッチングストッパー膜（図示省略）を介して低誘電率膜１３ａ、ＳｉＯ2膜１３ｂを順次積層することで、層間絶縁膜１３を形成する。
【０００５】
次に、図５（ｂ）に示すように、層間絶縁膜１３に上記ヴィアに達する状態の配線溝パターン１４を形成する。次いで、図５（ｃ）に示すように、スパッタ法により配線溝パターン１４の内壁を覆う状態で、層間絶縁膜１３上にバリア層１５を形成した後、スパッタ法によりバリア層１５上にＣｕからなるシード層（図示省略）を５０ｎｍ程度の膜厚で形成する。続いて、電解メッキ法により、シード層が設けられた配線溝パターン１４を埋め込む状態で、シード層上にＣｕからなる導電層１６を１μｍ程度の膜厚で堆積する。
【０００６】
その後、図５（ｄ）に示すように、化学的機械的研磨(Chemical Mechanical Polishing（ＣＭＰ））法によって、層間絶縁膜１３の表面が露出するまで、導電層１６（前記図５（ｃ）参照）およびバリア層１５を除去することで、埋め込み型のＣｕ配線１７を形成する。
【０００７】
ここで、図５（ｃ）を用いて説明した工程のウエハーレベルの要部断面図を図６（ａ）に示す。この図に示すように、ウエハー（基板１１）上に、ＳｉＯ2膜からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上には低誘電率膜１３ａ、ＳｉＯ2膜１３ｂが順次積層された層間絶縁膜１３が形成されている。層間絶縁膜１３には配線溝パターン１４が設けられており、基板１１の外周縁１１ａ上の層間絶縁膜１２および層間絶縁膜１３はパターンを形成しないため、除去されている。この層間絶縁膜１２および層間絶縁膜１３の除去は、接続孔パターンおよび配線溝パターン１４の形成時に行われる。また、配線溝パターン１４の内壁を覆う状態で設けられるバリア層（図示省略）および配線溝パターン１４を埋め込む状態で設けられる導電層１６（シード層を含む）は、ウエハー、すなわち基板１１上の全域に堆積されている。
【０００８】
その後、図６（ｂ）に示すように、ＣＭＰ法により導電層１６およびバリア層（前記図５（ｃ）参照）を除去して、配線溝パターン１４の内部にＣｕ配線１７を形成すると、基板１１の外周縁１１ａ上には、導電層１６（前記図６（ａ）参照）のリング状残渣１６’が残存してしまう。また、たとえ図６（ａ）を用いて説明した工程において、外周縁１１ａ上の層間絶縁膜１２、１３を除去しない場合であっても、外周縁１１ａのベベル面上に層間絶縁膜１２、１３を介して設けられた導電層１６はＣＭＰ法により除去され難くリング状残渣１６’が残存し易い。
【０００９】
このリング状残渣１６’は、他工程のプロセスを不安定にさせたり、クロスコンタミネーションの原因になることから、ＣＭＰ法による導電層１６の除去を行う前に、基板１１の外周縁１１ａ上の導電層１６をエッジリンス処理で除去することが行われている（例えば、特許文献１参照）。
【００１０】
【特許文献１】特開２００２−１７０８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、基板１１の外周縁１１ａ上の導電層１６を除去する場合には、導電層１６を確実に除去にするため、外周縁１１ａ上の層間絶縁膜１２、１３を除去する際の露光のバラツキと基板１１の外周縁１１ａ上の導電層１６を除去する際のエッジリンスのバラツキを考慮し、エッジリンスの処理領域幅を設定する必要がある。具体的には、図７（ａ）に示すように、層間絶縁膜１３の配線溝パターン１４の形成領域１１ｂにかかるように、外周縁１１ａよりも一回り内側の領域を含む周縁部１１ｃ上の導電層１６をエッジリンス処理により除去する。これにより、配線溝パターン１４の形成領域１１ｂと周縁部１１ｃとが重なるところに、導電層１６が埋め込まれていない空の配線溝パターン（空パターン）１４ａが発生してしまう。
【００１２】
この状態でＣＭＰ法による研磨を行うと、図７（ｂ）に示すように、研磨剤等のスラリーＡや研磨された導電層１６からのＣｕ断片Ｂ等の異物が空パターン１４ａ内に入り込み易い。そして、その後の洗浄工程においても、空パターン１４ａの内部にはブラシが十分に当たらないため、異物が残存し易く、その後の工程において、配線溝パターン１４の形成領域１１ｂよりもさらに内側となる埋収領域（チップ有効領域）１１ｄの層間絶縁膜１３上や配線１７上に付着する。これにより、配線間のショートや導通不良等が生じ、配線信頼性を悪化させるため、半導体装置の歩留まりが低下する。
【００１３】
さらに、空パターン１４ａが設けられることで層間絶縁膜１３の周縁側の機械的強度が低下し、層間絶縁膜１３の周縁側はＣＭＰ法により研磨する際の応力がかかりやすいため、層間絶縁膜１３の膜剥がれが生じ易い。特に、層間絶縁膜１３を構成する低誘電率膜１３ａは、機械的強度も低く、ＳｉＯ2膜との密着性も低いため、空パターン１４ａが設けられることにより、さらに機械的強度と密着性が低下し、空パターン１４ａを構成する層間絶縁膜１３が剥がれ易くなる。これにより、剥がれた層間絶縁膜１３’により、埋収領域１１ｄの配線１７の表面にスクラッチなどが発生して、配線信頼性が悪化するという問題も生じている。
【００１４】
また、空パターン１４ａが設けられた状態で多層配線構造を形成する場合には、基板１１の周縁部１１ｃ上で空パターン１４ａが設けられた層間絶縁膜が重なることによる層間絶縁膜の段差が大きくなる。このため、上層の層間絶縁膜に配線溝パターンや接続孔パターン等の凹状パターンを形成する際のリソグラフィにおける露光工程時に上記段差によるデフォーカスが発生し易い。これにより、凹状パターンの寸法誤差が生じ、パターン間隔の狭い部分で層間絶縁膜１３の倒れが生じることで、パターン不良が発生し易い。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、基板上に設けられた絶縁膜に凹状パターンを形成する工程を行う。次に、第２工程では、凹状パターンを埋め込む状態で、絶縁膜上に導電層を形成する工程を行う。次いで、第３工程では、基板の周縁部上の導電層を除去することで、周縁部上の絶縁膜に設けられた凹状パターンの内部の導電層を除去する工程を行う。続いて、第４工程では、周縁部上の凹状パターンを埋め込む状態で被覆層を形成する工程を行い、その後の第５工程では、絶縁膜の表面が露出するまで、導電層を除去する工程を行うことを特徴としている。
【００１６】
このような半導体装置の製造方法によれば、基板の外周縁上に設けられる導電層を確実に除去するため、上記外周縁上を含む基板の周縁部上の絶縁膜に設けられた凹状パターンの内部の導電層を除去する。このため、基板の周縁部上に空の凹状パターン（空パターン）が形成されることから、この空パターンを埋め込む状態で被覆層を形成する。これにより、基板の周縁部上に空パターンが残存することが防止されるため、その後の導電層の除去工程（第５工程）において、除去された導電層の断片等の異物が空パターンの内部に入り込むことが防止される。
【００１７】
また、上記空パターンが被覆層により埋め込まれるため、周縁部上の絶縁膜の機械的強度が向上する。このため、第５工程において研磨により導電層を除去する場合であっても、応力の集中し易い絶縁膜の周縁側の機械的強度が向上するため、絶縁膜の剥がれが防止される。
【００１８】
さらに、第５工程の後に、導電層上を含む絶縁膜上に上層となる絶縁膜を形成する第６工程を行い、第１工程から第６工程までを繰り返すことで多層構造を形成する場合であっても、空パターンが被覆層により埋め込まれることから、基板の周縁部上で空パターンの設けられた絶縁膜が重なることによる絶縁膜の段差の増大が抑制される。
【００１９】
また、本発明の半導体装置は、基板上に設けられるとともに凹状パターンが設けられた絶縁膜と、基板の周縁部上に、少なくとも凹状パターンを埋め込む状態で設けられた被覆層と、周縁部よりも内側の凹状パターンを埋め込む状態で設けられた導電層とを備えたことを特徴としている。
【００２０】
このような半導体装置は上述した半導体装置の製造方法により形成される。このような半導体装置によれば、基板の周縁部上の凹状パターンが被覆層で埋め込まれていることから、上記凹状パターンが埋め込まれていない場合と比較して、絶縁膜の周縁側の機械的強度が高くなる。このため、絶縁膜の周縁側の膜剥がれが防止される。
【発明の効果】
【００２１】
以上、説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、基板の周縁部上の絶縁膜に空パターンが残存しないため、空パターンの内部に異物が入り込むことが防止される。これにより、空パターン内の異物が埋収領域に付着することによる配線のショートや導通不良が防止され、配線信頼性を向上させることができる。また、絶縁膜の剥がれが防止されることで、絶縁膜の剥離物による配線表面のスクラッチが防止されるため、これによっても配線信頼性を向上させることができる。さらに、多層構造を形成する場合にも、基板の周縁部上での絶縁膜の段差の増大が抑制されるため、上層の絶縁膜に凹状パターンを形成する際の露光時に上記段差によるデフォーカスが生じることなく、パターンの寸法精度の悪化を防止することができる。したがって、半導体装置の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図３の製造工程断面図によって説明する。本実施形態では、シングルダマシン法を用いたＣｕの多層配線構造を形成する方法について説明する。なお、本実施形態では、半導体装置の構成を製造工程順に説明することとし、背景技術で説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明する。
【００２４】
まず、図１（ａ）に示すように、トランジスタ等の半導体素子が形成されたウエハー（基板）１１上に、例えばＳｉＯ2膜からなる層間絶縁膜１２を形成する。なお、ここでの図示は省略するが、層間絶縁膜１２には基板１１に達する状態の接続孔パターンが設けられており、接続孔パターン内にはバリア層を介してＣｕからなるヴィアが設けられていることとする。次に、層間絶縁膜１２上にエッチングストッパー膜（図示省略）を介して、例えばＬｏｗ−ｋ材料であるＳｉＯＣからなる低誘電率膜１３ａ、およびＳｉＯ2膜１３ｂを順次積層することで、層間絶縁膜１３を形成する。
【００２５】
その後、層間絶縁膜１３上にレジストを塗布し、通常のリソグラフィ技術を用いてレジストパターン（図示省略）を形成する。その後、エッジリンスを行うことで、外周縁１１ａ上のレジストパターンを除去する。これは、外周縁１１ａ上は平坦性が悪いため、リソグラフィでデフォーカスが発生し易く、パターンの寸法誤差が生じ易いことから、寸法誤差の大きいパターンが層間絶縁膜１３に形成されるのを防止するためである。そして、このレジストパターンを用いたエッチングにより、上記ヴィアに達する状態の配線溝パターン１４（凹状パターン）を形成するとともに、基板１１の外周縁１１ａ上の層間絶縁膜１３を除去する。なお、基板１１の外周縁１１ａ上の層間絶縁膜１２も接続孔パターンを形成する工程で除去されることとする。
【００２６】
次に、図１（ｂ）に示すように、例えばスパッタ法により、配線溝パターン１４の内壁を覆う状態で、層間絶縁膜１３上および基板１１の外周縁１１ａ上にバリア層（図示省略）を形成する。続いて、例えばスパッタ法により、バリア層上に例えばＣｕからなるシード層を形成した後、例えば電解メッキ法により、シード層が設けられた配線溝パターン１４を埋め込む状態で、層間絶縁膜１３上に、例えばＣｕからなる導電層１６を形成する。
【００２７】
続いて、図１（ｃ）に示すように、基板１１の外周縁１１ａ上の導電層１６（シード層を含む）を除去する。この場合には、外周縁１１ａ上の導電層１６を確実に除去するために、外周縁１１ａ上の層間絶縁膜１２、１３を除去する際の露光のバラツキと外周縁１１ａ上の導電層１６を除去する際のエッジリンス処理のバラツキを考慮し、エッジリンスの処理領域幅を設定する。具体的には、層間絶縁膜１３の配線溝パターン１４の形成領域１１ｂにかかるように、外周縁１１ａよりも一回り内側の領域を含む周縁部１１ｃ上の導電層１６をエッジリンス処理により除去する。
【００２８】
この場合には、例えば基板１１を回転ステージ（図示省略）上に載置し、回転ステージの基板載置面上に対向する状態で設けられたノズル（図示省略）から、基板１１の周縁部１１ｃ上に例えばフッ酸過水等の洗浄液を供給することで導電層１６を除去する。ここまでの工程は、背景技術と同様に行われることとする。これにより、配線溝パターン１４の形成領域１１ｂと周縁部１１ｃとが重なるところに、導電層１６が埋め込まれていない空の配線溝パターン（空パターン）１４ａが発生する。なお、このエッジリンス処理により、バリア層は残存するが、バリア層は外周縁１１ａ上に残存したとしても、飛散し難いため、問題ない。
【００２９】
次いで、図２（ｄ）に示すように、基板１１の周縁部１１ｃ（前記図１（ｃ）参照）よりも内側の配線溝パターン１４を埋め込む状態で層間絶縁膜１３（前記図１（ｃ）参照）上に導電層１６が形成されるとともに、周縁部１１ｃ上には空パターン１４ａ（前記図１（ｃ）参照）が設けられた状態の基板１１を回転ステージ２１上に載置保持する。この回転ステージ２１上には、回転ステージ２１の基板載置面に対向する状態で、ノズル２２が配置されており、ノズル２２は、回転ステージ２１上に載置された基板１１の周縁部１１ｃ上に塗布液を供給可能に構成されていることとする。そして、回転ステージ２１を例えば１００ｒｐｍで低速回転させた状態で、ノズル２２から例えばＳｉＯ2材料を含む塗布液を供給する。この際、空パターン１４ａを確実に埋め込むためのマージンをとり、塗布液を導電層１６上の周縁側にもかかる範囲で供給することが好ましい。
【００３０】
これにより、図２（ｅ）に示すように、基板１１の周縁部１１ｃ上の層間絶縁膜１３に設けられた空パターン１４ａを埋め込む状態で、ＳＯＧ（Spin On Glass)膜からなる被覆層３１が塗布形成される。これにより、空パターン１４ａが被覆層３１で埋め込まれることで、層間絶縁膜１３の周縁側の機械的強度は高くなる。また、この場合には、基板１１の外周縁１１ａ上の層間絶縁膜１２、１３が除去された領域にも被覆層３１が形成されるため、層間絶縁膜１２、１３の周縁側が被覆層３１で囲われた状態となる。これにより、後工程で行う導電層１６を研磨除去する工程において、層間絶縁膜１３の周縁側にかかる応力が緩和される。
【００３１】
その後、回転ステージ２１（前記図２（ｄ）参照）を例えば１０００ｒｐｍの速さで高速回転させることで、図２（ｆ）に示すように、空パターン１４ａが設けられた層間絶縁膜１３上の被覆層３１を除去する。その後、熱処理を行うことで被覆層３１を硬化させる。なお、ここでは、空パターン１４ａが設けられた層間絶縁膜１３上の被覆層３１を除去することとするが、除去しなくてもよい。この場合には、後工程で行う導電層１６の研磨工程において、導電層１６とともに上記被覆層３１も除去される。
【００３２】
次いで、図３（ｇ）に示すように、例えばＣＭＰ法により、導電層１６（前記図２（ｆ）参照）およびバリア層（図示省略）を層間絶縁膜１３の表面が露出するまで研磨して除去する。これにより、配線溝パターン１４の内部にＣｕ配線１７が形成される。この際、基板１１の周縁部１１ｃ上の空パターン１４ａには、被覆層３１が埋め込まれているため、研磨剤や除去されたＣｕ断片等の異物が空パターン１４ａ内に入り込むことが防止される。
【００３３】
その後、配線１７上および被覆層３１上を含む層間絶縁膜１３上に、上層となる層間絶縁膜を形成し、図１（ａ）〜図３（ｇ）を用いて説明した工程を繰り返すことで、多層配線構造を形成する。
【００３４】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、基板１１の周縁部１１ｃ上の導電層１６を除去した後に生じる、周縁部１１ｃ上の空パターン１４ａを埋め込む状態で被覆層３１を形成するため、空パターン１４ａが残存することが防止される。これにより、その後のＣＭＰ法による導電層１６の除去工程において、除去された導電層１６の断片等の異物が空パターン１４ａの内部に入り込むことが防止される。このため、空パターン１４ａ内の異物が、配線溝パターン１４の形成領域よりもさらに内側となる埋収領域（チップ有効領域）１１ｄに付着することによる配線のショートや導通不良を防止することができ、配線信頼性を向上させることができる。
【００３５】
また、空パターン１４ａが被覆層３１により埋め込まれるため、基板１１の周縁部１１ｃ上の層間絶縁膜１３の機械的強度が高くなる。このため、ＣＭＰ法による導電層１６の除去工程において、層間絶縁膜１３の膜剥がれが防止される。特に層間絶縁膜１３は機械的強度および密着性の低い低誘電率膜１３ａを含むことから顕著な効果を奏する。これにより、層間絶縁膜１３の剥離物による配線１７のスクラッチが防止されるため、配線信頼性を向上させることができる。さらに、本実施形態によれば、基板１１の外周縁１１ａ上にも被覆層３１が設けられることから、ＣＭＰの際に層間絶縁膜１３の周縁側が被覆層３１で囲われた状態となるため、層間絶縁膜１３の周縁側に応力がかかり難くなる。これによっても、層間絶縁膜１３の膜剥がれが防止されるため、配線信頼性を向上させることができる。
【００３６】
さらに、多層配線構造を形成する場合であっても、空パターン１４ａの設けられた層間絶縁膜１３が重なることによる層間絶縁膜の段差の増大が抑制される。これにより、上層の層間絶縁膜に配線溝パターンまたは接続孔パターンを形成する際の露光時に上記段差によるデフォーカスが生じることなく、パターンの寸法精度の悪化を防止することができる。
【００３７】
以上のことから、配線信頼性を向上させることができるとともにパターンの寸法精度の悪化を防止することができるため、半導体装置の歩留まりを向上させることができる。
【００３８】
なお、本実施形態では、ＳＯＧ膜からなる被覆層３１を形成することとしたが、被覆層３１は、レジストであってもよく、例えば、ポリイミド(熱硬化性樹脂)等の有機系樹脂であってもよい。この場合には、レジストまたは有機系樹脂の溶解液を塗布液として供給する。ただし、被覆層３１をレジストで形成した場合には、層間絶縁膜１３の上層の層間絶縁膜に配線溝パターンを形成するためのレジストパターンの除去工程において、外周縁１１ａ上の被覆層３１が除去される。この場合であっても、空パターン１４ａに埋め込まれたレジストは、上層の層間絶縁膜で覆われることで除去されずに残存するため、問題ない。また、上記実施形態では、熱処理により上記被覆層を硬化させることとしたが、上記有機系樹脂は紫外線硬化性樹脂であってもよく、この場合には、基板１１の周縁部１１ｃ上に上記塗布液を供給した後、紫外線を照射することにより、被覆層３１を硬化させることとする。
【００３９】
また、上記実施形態では、配線溝パターン１４が形成された層間絶縁膜１３に導電層１６を埋め込む例について説明したが、接続孔パターンが形成された層間絶縁膜に導電層を埋め込む場合であっても、本実施形態と同様に適用可能である。また、本実施形態ではシングルダマシン法によりＣｕ配線１７を形成する例について説明したが、デュアルダマシン法により、接続孔パターンと配線溝パターンに同一工程で導電層を埋め込む場合であっても、同様に適用可能である。
【００４０】
（変形例１）
上述した第１実施形態では、図２（ｄ）を用いて説明したように、基板１１の周縁部１１ｃ上に選択的に被覆層３１を形成する例について説明した。しかし、本発明はこれに限定されず、図４に示すように、基板１１の周縁部１１ｃ上の導電層１６を除去した後、導電層１６上を含む基板１１上の全域に被覆層３１を形成してもよい。この場合には、図３（ｇ）を用いて説明した導電層１６の除去工程において、導電層１６とともに被覆層３１を除去する。
【００４１】
このような半導体装置の製造方法およびこれによって得られる半導体装置であっても、基板１１の周縁部１１ｃ上に被覆層３１が形成されることで、空パターン１４ａが埋め込まれることから、第１実施形態と同様の効果を奏することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態の変形例１を説明するための断面図である。
【図５】従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。
【図６】従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。
【図７】従来の半導体装置の製造方法の課題を説明するための断面図である。
【符号の説明】
【００４３】
１１…基板、１３…層間絶縁膜、１３ａ…低誘電率膜、１４…配線溝パターン、１６…導電層、３１…被覆層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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