(57)【要約】  【構成】  ＳＤＲＡＭ２６に割り当てられたズームエリアに属する画像データは、ラスタ走査態様で出力される。メモリ制御回路２４は、指定画素から水平方向に連続する１４４画素の画素データを、ＳＤＲＡＭ２６から画像バッファ３０に転送する。画像バッファ３０に格納された画素データは、ズーム回路３２によってズーム処理を施される。バッファ制御回路２８は、指定画素から水平方向に連続する１４４画素の画素データがズームエリアの水平方向終端の画素データを含むか否かを判別する。バッファ制御回路２８はまた、１４４画素の画素データの転送が完了する毎に、判別結果に応じて異なる態様で指定画素を更新する。  【効果】  低速クロックを用いてズーム処理を的確に実行できる。【選択図】  図１
2006050132.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリに格納された画像データのうち指定エリアに属する画像データをラスタ走査態様で出力する画像出力装置において、
指定画素から水平方向に連続する所定量の画素データを前記第１メモリから第２メモリに転送する転送手段、
前記第２メモリに格納された画素データに出力処理を施す出力処理手段、
前記指定画素から水平方向に連続する前記所定量の画素データが前記指定エリアの水平方向終端の画素データを含むか否かを判別する判別手段、および
前記転送手段の転送動作が行われる毎に前記判別手段の判別結果に応じて異なる態様で前記指定画素を更新する更新手段を備えることを特徴とする、画像出力装置。
【請求項２】
前記更新手段は、前記判別手段の判別結果が否定的であるとき前記指定画素を規定する水平アドレス値を増大させ、前記判別手段の判別結果が肯定的であるとき前記指定画素を規定する水平アドレス値を初期化する水平アドレス更新手段を含む、請求項１記載の画像出力装置。
【請求項３】
前記水平アドレス値の１回あたりの増大量は前記所定量に対応し、前記水平アドレス値の初期値は前記指定エリアの水平方向始端に対応する、請求項２記載の画像出力装置。
【請求項４】
前記更新手段は、前記判別手段の判別結果が肯定的であるとき前記指定画素を規定する垂直アドレス値を増大させる垂直アドレス更新手段を含む、請求項１ないし３のいずれかに記載の画像出力装置。
【請求項５】
前記出力処理手段による前記所定量の画素データの出力処理が完了する毎にタイミング信号を発生する発生手段をさらに備え、
前記更新手段は前記発生手段によって発生されたタイミング信号に応答して更新動作を行う、請求項１ないし４のいずれかに記載の画像出力装置。
【請求項６】
前記第２メモリは各々が前記所定量の画像データを格納できる複数のメモリエリアを有し、
前記発生手段によって発生されたタイミング信号に応答して前記指定メモリエリアを切り換える切り換え手段をさらに備える、請求項５記載の画像出力装置。
【請求項７】
前記転送手段は前記複数のメモリエリアのうち指定メモリエリアに画素データを書き込み、
前記出力処理手段は前記複数のメモリエリアのうち前記指定メモリエリアと異なるメモリエリアに格納された画素データに出力処理を施す、請求項６記載の画像出力装置。
【請求項８】
前記判別手段は前記指定エリアの水平サイズを規定するサイズ係数に基づいて判別動作を行う、請求項１ないし７のいずれかに記載の画像出力装置。
【請求項９】
ズーム倍率の変更を指示する指示手段をさらに備え、
前記出力処理手段は前記画素データに前記指示手段によって指示されたズーム倍率に従うズーム処理を施すズーム手段を含み、
前記指定エリアのサイズは前記指示手段によって指示されたズーム倍率に依存する、請求項１ないし８のいずれかに記載の画像出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像出力装置に関し、特にたとえばディジタルカメラやビューワに適用され、メモリに格納された画像データのうち指定エリアに属する画像データをラスタ走査態様で出力する、画像出力装置に関する。
【背景技術】
【０００２】
従来のこの種の画像出力装置の一例が、特許文献１に開示されている。この従来技術によれば、ＳＤＲＡＭに格納された画像データをラスタ走査態様で出力するとき、各ラインの画素データは、まずバッファメモリに転送され、その後に所定の出力処理を施される。
【特許文献１】特開平１１−２３９３２１号公報［H04N 5/92, 5/907］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来技術では、まずバッファメモリへのデータ書き込みが必要となるため、出力処理にバッファメモリの容量に相当する遅れが生じる。したがって、水平方向のクロック周波数が低下すると、各ラインの末尾で処理が破綻してしまう。
【０００４】
それゆえに、この発明の主たる目的は、低速クロックを用いて的確な出力処理を実現できる、画像出力装置を提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明に従う画像出力装置は、第１メモリに格納された画像データのうち指定エリアに属する画像データをラスタ走査態様で出力する画像出力装置において、指定画素から水平方向に連続する所定量の画素データを第１メモリから第２メモリに転送する転送手段、第２メモリに格納された画素データに出力処理を施す出力処理手段、指定画素から水平方向に連続する所定量の画素データが指定エリアの水平方向終端の画素データを含むか否かを判別する判別手段、および転送手段の転送動作が行われる毎に判別手段の判別結果に応じて異なる態様で指定画素を更新する更新手段を備えることを特徴とする。
【０００６】
第１メモリに格納された画像データのうち指定エリアに属する画像データをラスタ走査態様で出力するとき、転送手段は、指定画素から水平方向に連続する所定量の画素データを第１メモリから第２メモリに転送する。第２メモリに格納された画素データは、出力処理手段によって出力処理を施される。
【０００７】
指定画素から水平方向に連続する所定量の画素データが指定エリアの水平方向終端の画素データを含むか否かは、判別手段によって判別される。更新手段は、転送手段の転送動作が行われる毎に、判別手段の判別結果に応じて異なる態様で指定画素を更新する。
【０００８】
つまり、指定エリアに属する画像データをラスタ走査態様で出力するにあたって、指定画素は、転送手段の転送動作が行われる毎に更新される。更新の態様は、指定画素から水平方向に連続する所定量の画素データが指定エリアの水平方向終端の画素データを含むか否かによって異なる。したがって、次に出力すべきラインの先頭画素の指定は、指定エリアの水平方向終端の画素データを含む所定量の画素データが第１メモリから第２メモリに転送された時点で可能となる。この結果、低速クロックを用いても出力処理が的確に実行される。
【０００９】
請求項２の発明に従う画像出力装置は、請求項１に従属し、更新手段は、判別手段の判別結果が否定的であるとき指定画素を規定する水平アドレス値を増大させ、判別手段の判別結果が肯定的であるとき指定画素を規定する水平アドレス値を初期化する水平アドレス更新手段を含む。これによって、ラスタ走査態様に従う画素指定が可能となる。
【００１０】
請求項３の発明に従う画像出力装置は、請求項２に従属し、水平アドレス値の１回あたりの増大量は所定量に対応し、水平アドレス値の初期値は指定エリアの水平方向始端に対応する。
【００１１】
請求項４の発明に従う画像出力装置は、請求項１ないし３のいずれかに従属し、更新手段は、判別手段の判別結果が肯定的であるとき指定画素を規定する垂直アドレス値を増大させる垂直アドレス更新手段を含む。
【００１２】
請求項５の発明に従う画像出力装置は、請求項１ないし４のいずれかに従属し、出力処理手段による所定量の画素データの出力処理が完了する毎にタイミング信号を発生する発生手段をさらに備え、更新手段は発生手段によって発生されたタイミング信号に応答して更新動作を行う。これによって、指定画素が的確なタイミングで更新され、処理の破綻が回避される。
【００１３】
請求項６の発明に従属する画像出力装置は、請求項５に従属し、第２メモリは各々が所定量の画像データを格納できる複数のメモリエリアを有し、発生手段によって発生されたタイミング信号に応答して指定メモリエリアを切り換える切り換え手段をさらに備える。
【００１４】
請求項７の発明に従う画像出力装置は、請求項６に従属し、転送手段は複数のメモリエリアのうち指定メモリエリアに画素データを書き込み、出力処理手段は複数のメモリエリアのうち指定メモリエリアと異なるメモリエリアに格納された画素データに出力処理を施す。転送手段の転送処理および出力処理手段の出力処理は、並列的に実行される。
【００１５】
請求項８の発明に従う画像出力装置は、請求項１ないし７のいずれかに従属し、判別手段は指定エリアの水平サイズを規定するサイズ係数に基づいて判別動作を行う。これによって、指定画素は、指定エリアのサイズが任意に変更されるときでも、ラスタ走査態様に対応する態様で更新される。
【００１６】
請求項９の発明に従う画像出力装置は、請求項１ないし８のいずれかに従属し、ズーム倍率の変更を指示する指示手段をさらに備え、出力処理手段は画素データに指示手段によって指示されたズーム倍率に従うズーム処理を施すズーム手段を含み、指定エリアのサイズは指示手段によって指示されたズーム倍率に依存する。
【発明の効果】
【００１７】
この発明によれば、指定エリアに属する画像データをラスタ走査態様で出力するにあたって、指定画素は、転送手段の転送動作が行われる毎に更新される。更新の態様は、指定画素から水平方向に連続する所定量の画素データが指定エリアの水平方向終端の画素データを含むか否かによって異なる。したがって、次に出力すべきラインの先頭画素の指定は、指定エリアの水平方向終端の画素データを含む所定量の画素データが第１メモリから第２メモリに転送された時点で可能となる。この結果、低速クロックを用いても出力処理が的確に実行される。
【００１８】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１９】
図１を参照して、この実施例のディジタルカメラ１０は、撮像装置１２を含む。キー入力装置１８によってカメラモードが選択されかつ撮影操作が行われると、撮像装置１２およびカメラ処理回路１４がＣＰＵ１６によって起動される。撮像装置１２は、被写界の光学像に対応する１フレームの生画像信号（電荷）を出力し、カメラ処理回路１４は、撮像装置１２から出力された生画像信号に基づいてディジタル信号である画像データを作成する。作成された画像データは、Ｉ／Ｆ回路２０を通してファイル形式でメモリカード２２に記録される。つまり、カメラモードでは、撮影操作が行われる毎に１フレームの画像データが作成され、作成された画像データを格納する画像ファイルがメモリカード２２に記録される。
【００２０】
なお、１フレームの画像データは、水平６４０画素×垂直４８０画素の解像度を有する。また、メモリカード２２は着脱自在の記録媒体であり、スロット（図示せず）に装着されたときにＩ／Ｆ回路２０によってアクセス可能となる。
【００２１】
キー入力装置１８によって再生モードが選択されると、ＣＰＵ１６は、Ｉ／Ｆ回路２０を通してメモリカード２２にアクセスし、メモリカード２２に記録された画像ファイルから１フレームの画像データを読み出す。読み出された画像データは、メモリ制御回路２４によってＳＤＲＡＭ２６に書き込まれる。
【００２２】
画像データの書き込みが完了すると、ＣＰＵ１６は、指定ズーム倍率の逆数であるズーム係数と開始アドレス（Ｘｓ，Ｙｓ）とをバッファ制御回路２８に設定する。バッファ制御回路２８は、設定されたズーム係数および開始アドレスに基づいて規定されるズームエリアの画像データをラスタ走査態様でＳＤＲＡＭ２６から読み出すべく、読み出しリクエストをメモリ制御回路２４に出力する。
【００２３】
図２を参照して、指定ズーム倍率が“１．０”であれば、開始アドレス（Ｘｓ，Ｙｓ）＝（Ｘ１，Ｙ１）を基準アドレスとする水平６４０画素×垂直４８０画素のエリアが、ズームエリアとしてＳＤＲＡＭ２６に割り当てられる。また、指定ズーム倍率が“１．５”であれば、開始アドレス（Ｘｓ，Ｙｓ）＝（Ｘ２，Ｙ２）を基準アドレスとする水平４８０画素×垂直３６０画素のエリアが、ズームエリアとしてＳＤＲＡＭ２６に割り当てられる。
【００２４】
なお、ズーム倍率は、キー入力装置１８によって任意に指定される。また、指定ズーム倍率は、後述するズーム回路３２にも与えられる。
【００２５】
メモリ制御回路２４は、読み出しリクエストが与えられる毎に、水平方向に連続する１４４画素の画素データをＳＤＲＡＭ２６から画像バッファ３０に転送する。画像バッファ３０には、各々が１４４画素の画像データを格納できる容量を持つバンクＡおよびＢが形成される。１回の読み出しリクエストに応答してＳＤＲＡＭ２６から転送される１４４画素の画素データは、バンクＡおよびＢに交互に書き込まれる。バンクＡおよびＢのうち書き込みが行われていないバンクの画素データは、ズーム回路３２によって読み出される。
【００２６】
ズーム回路３２は、画像バッファ３０から読み出された画素データに指定ズーム倍率に従うズーム処理を施す。ズーム処理によって作成されるズーム画像データは、指定ズーム倍率に関係なく、水平６４０画素×垂直４８０画素の解像度を有する。ビデオエンコーダ３４は、ズーム回路３２から出力された画素データに基づいて、ＮＴＳＣ方式に従うコンポジット画像信号を生成する。生成されたコンポジット画像信号は、ＬＣＤモニタ３６に与えられる。この結果、所望のズーム倍率を有する静止画像が、モニタ画面に表示される。
【００２７】
図３を参照して、コンポジット画像信号は、水平６４０画素×垂直４８０画素の有効画像エリアを有する。非有効画像エリアも含めると、コンポジット画像信号のサイズは、水平８００画素×垂直５２５画素となる。
【００２８】
バッファ制御回路２８は、図２に示すように構成される。計数回路３８は、Ｈカウント値，Ｖカウント値および画素クロックを出力する。ＰＲＥ信号発生回路４０は、Ｈカウント値，Ｖカウント値および後述する設定値に基づいてＰＲＥ信号を発生する。ＢＥＧＩＮ信号発生回路４２は、Ｈカウント値，Ｖカウント値および後述する設定値に基づいてＢＥＧＩＮ信号を発生する。ＭＡＳＫ信号発生回路４４は、画素クロック，ＢＥＧＩＮ信号，ズーム係数および後述する設定値に基づいてＭＡＳＫ信号を発生する。ＮＥＸＴ／ＰＯＳＴ信号発生回路４６は、画素クロック，ＢＥＧＩＮ信号，ＭＡＳＫ信号，ズーム係数，ＯＲゲート４８からのＲＥＱ信号，および後述する設定値に基づいて、ＮＥＸＴ信号およびＰＯＳＴ信号を発生する。
【００２９】
ＯＲゲート４８は、ＰＲＥ信号，ＢＥＧＩＮ信号，ＮＥＸＴ信号およびＰＯＳＴ信号にＯＲ処理を施して、ＲＥＱ信号を出力する。バンク切換回路５０は、ＲＥＱ信号が発生する毎に、ＳＤＲＡＭ２６から転送された画素データの書き込み先をバンクＡおよびＢの間で切り換える。ズーム回路３２向けの画素データは、バンク切換回路５０によって指定されていないバンクから読み出される。
【００３０】
Ｘ＿ＡＤＲＳ制御回路５２は、ＰＲＥ信号，ＢＥＧＩＮ信号，ＮＥＸＴ信号およびＰＯＳＴ信号と開始アドレス（Ｘｓ，Ｙｓ）を定義する水平アドレス値Ｘｓとに基づいて、水平アドレスＸ＿ＡＤＲＳを発生する。Ｙ＿ＡＤＲＳ制御回路５４は、ＰＲＥ信号，ＢＥＧＩＮ信号，ＮＥＸＴ信号およびＰＯＳＴ信号と開始アドレス（Ｘｓ，Ｙｓ）を定義する垂直アドレス値Ｙｓとに基づいて、垂直アドレスＹ＿ＡＤＲＳを発生する。水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳの値は、ラスタ走査態様に対応する態様で更新される。
【００３１】
メモリ制御回路２４に与えられる読み出しリクエストには、こうして作成されたＲＥＱ信号，水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳが含まれる。メモリ制御回路２４は、水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳによって特定されるアドレスから水平方向に連続する１４４画素の画素データを、ＳＤＲＡＭ２６から読み出す。この結果、ズームエリアに属する画素データは、ラスタ走査態様でＳＤＲＡＭ２６から画像バッファ３０に転送される。
【００３２】
図５を参照して、計数回路３８は、発振器３８ａを含む。発振器３８ａから出力された発信周波数信号は、画素クロックとして計数回路３８からそのまま出力される。発振周波数信号はまた、Ｈカウンタ３８ｂのＣＬＫ端子に与えられる。Ｈカウンタ３８ｂのカウント値（Ｈカウント値）は、この発振周波数信号に応答してインクリメントされる。一方、Ｈレジスタ３８ｃの設定値は“８００”を示す。したがって、ＡＮＤゲート３８ｄの出力は、Ｈカウント値が“８００”に達したときに立ち上がる。Ｈカウント値は、ＡＮＤゲート３８ｄの出力の立ち上がりに応答してリセットされる。この結果、Ｈカウント値は、発振周波数信号に応答して“０”〜“７９９”の間で変化する。
【００３３】
Ｖカウンタ３８ｅのカウント値（Ｖカウント値）は、ＡＮＤゲート３８ｄの出力の立ち上がりに応答してインクリメントされる。一方、Ｖレジスタ３８ｆの設定値は“５２５”を示す。したがって、ＡＮＤゲート３８ｇの出力は、Ｖカウント値が“５２５”に達したときに立ち上がる。Ｖカウント値は、ＡＮＤゲート３８ｇの出力の立ち上がりに応答してリセットされる。この結果、Ｖカウント値は、発振周波数信号に応答して“０”〜“５２４”の間で変化する。
【００３４】
なお、Ｈカウント値およびＶカウント値は、ビデオエンコーダ３４のエンコード処理にも用いられる。図３に示すコンポジット画像信号の走査タイミングは、計数回路３８からのＨカウント値およびＶカウント値によって規定される。
【００３５】
図６を参照して、ＰＲＥ信号発生回路４０は、Ｈレジスタ４０ａおよびＶレジスタ４０ｂを含む。Ｈレジスタ４０ａの設定値は“７２０”を示し、Ｖレジスタ４０ｂの設定値は“１９”を示す。したがって、ＡＮＤゲート４０ｃはＨカウント値が“７２０”を示す期間だけ立ち上がり、ＡＮＤゲート４０ｄはＶカウント値が“１９”を示す期間だけ立ち上がる。ＡＮＤゲート４０ｅは、ＡＮＤゲート４０ｃおよび４０ｄの出力にＡＮＤ処理を施す。この結果、ＡＮＤゲート４０ｅの出力つまりＰＲＥ信号は、Ｈカウント値が“７２０”を示しかつＶカウント値が“１９”を示す１画素期間だけ立ち上がる。
【００３６】
したがって、指定ズーム倍率が“１．０”のとき、ＰＲＥ信号は図１２（Ａ）に示すタイミングで立ち上がる。また、指定ズーム倍率が“１．５”のとき、ＰＲＥ信号は図１３（Ａ）に示すタイミングで立ち上がる。
【００３７】
図７を参照して、ＢＥＧＩＮ信号発生回路４２は、Ｈレジスタ４２ａおよびＶレジスタ４２ｂを含む。Ｈレジスタ４２ａの設定値は“５０”を示し、Ｖレジスタ４２ｂの設定値は“２０”〜“４９９”を示す。したがって、ＡＮＤゲート４２ｃはＨカウント値が“５０”を示す期間だけ立ち上がり、ＡＮＤゲート４２ｄはＶカウント値が“２０”〜“４９９”を示す期間だけ立ち上がる。ＡＮＤゲート４２ｅは、ＡＮＤゲート４２ｃおよび４２ｄの出力にＡＮＤ処理を施す。この結果、ＡＮＤゲート４２ｅの出力つまりＢＥＧＩＮ信号は、Ｈカウント値が“６４０”を示しかつＶカウント値が“２０”から“４９９”までの値を示す期間にわたって立ち上がる。
【００３８】
したがって、指定ズーム倍率が“１．０”のとき、ＢＥＧＩＮ信号は図１２（Ｂ）に示すタイミングで立ち上がる。また、指定ズーム倍率が“１．５”のとき、ＢＥＧＩＮ信号は図１３（Ｂ）に示すタイミングで立ち上がる。
【００３９】
図８を参照して、ＭＡＳＫ信号発生回路４４は、表示カウンタ４４ａを含む。ＢＥＧＩＮ信号および画素クロックはそれぞれ、表示カウンタ４４ａのＲＳＴ端子およびＣＬＫ端子に与えられる。また、フリップフロップ回路４４ｈのＱ端子からの出力は、ＥＮＢＬ端子に与えられる。表示カウンタ４４ａのカウント値は、ＢＥＧＩＮ信号の立ち上がりに応答してリセットされ、ＥＮＢＬ端子の入力がハイレベルを示す期間に与えられる画素クロックに応答してインクリメントされる。
【００４０】
Ｈレジスタ４４ｂの設定値は“６４０”を示し、Ｈレジスタ４４ｇの設定値は“１４４”を示す。加算器４４ｃは、Ｈレジスタ４４ｂの設定値から表示カウンタ４４ａのカウント値を引き算し、乗算器４４ｅは、加算器４４ｃから出力された引き算値をズーム係数によって乗算する。コンパレータ４４ｆは、Ｈレジスタ４４ｇの設定値を乗算器４４ｃから出力された乗算値と比較する。コンパレータ４４ｆの出力は、設定値が乗算値未満のときローレベルを示し、設定値が乗算値以上のときハイレベルを示す。コンパレータ４４ｅの出力は、フリップフロップ回路４４ｉのＳ端子に与えられる。
【００４１】
ＡＮＤゲート４４ｄは、Ｈレジスタ４４ｂの設定値と表示カウンタ４４ａのカウント値とにＡＮＤ処理を施す。ＡＮＤゲート４４ｄの出力は、表示カウンタ４４ａのカウント値が“６４０”を示す１画素期間だけ立ち上がる。この出力は、フリップフロップ回路４４ｈおよび４４ｉのＲ端子に与えられる。また、フリップフロップ回路４４ｈのＳ端子には、ＢＥＧＩＮ信号が与えられる。
【００４２】
フリップフロップ回路４４ｈのＱ端子からの出力は、ＢＥＧＩＮ信号の立ち上がりに応答して立ち上がり、ＡＮＤゲート４４ｄの出力の立ち上がりに応答して立ち下がる。一方、フリップフロップ回路４４ｉのＱ端子からの出力は、コンパレータ４４ｆの出力の立ち上がりに応答して立ち上がり、ＡＮＤゲート４４ｄの出力の立ち上がりに応答して立ち下がる。なお、フリップフロップ回路４４ｉのＱ端子からの出力が、ＭＡＳＫ信号となる。
【００４３】
したがって、表示カウンタ４４ａは、図３に示す有効画素エリアの水平画素を画素クロックに応答してカウントする。加算器４４ｃの出力値は、表示カウンタ４４ａのカウント値の増大につれて“６４０”から減少する。乗算器４４ｅは、かかる加算器４４ｃの出力値をズーム係数によって乗算し、コンパレータ４４ｆは、乗算値をバンクＡおよびＢの各々の容量に相当する“１４４”と比較する。
【００４４】
この結果、コンパレータ４４ｆの出力すなわちフリップフロップ回路４４ｉの出力は、有効画像エリアの水平方向終端に表示すべき画素の生成に必要な画素を含む１４４画素の画素データがバンクＡまたはＢに確保された時点、換言すれば、図２に示すズームエリアの水平方向終端に存在する画素を含む１４４画素の画素データがバンクＡまたはＢに確保された時点で、立ち上がる。立ち上がったＭＡＳＫ信号は、図３に示す有効画像エリアの水平方向終端に対応するタイミングで立ち下がる。
【００４５】
したがって、指定ズーム倍率が“１．０”のとき、ＭＡＳＫ信号は図１２（Ｄ）に示すように変化する。また、指定ズーム倍率が“１．５”のとき、ＭＡＳＫ信号は図１３（Ｄ）に示すように変化する。
【００４６】
図９を参照して、ＮＥＸＴ／ＰＯＳＴ信号発生回路４６は、加算器４６ａおよびレジスタ４６ｂを含む。加算器４６ａは、フリップフロップ回路４６ｄのＱ端子からの出力値を形成する小数をズーム係数と加算する。また、レジスタ４６ｂの設定値は、“０”を示す。セレクタ４６ｃは、ＢＥＧＩＮ信号がハイレベルを示すときレジスタ４６ｂの設定値を選択し、ＢＥＧＩＮ信号がローレベルを示すとき加算器４６ａから出力された加算値を選択する。
【００４７】
セレクタ４６ｃから出力された数値は、フリップフロップ回路４６ｄのＤ端子に与えられる。一方、フリップフロップ回路４６ｄのＣＬＫ端子には、画素クロックが与えられる。したがって、フリップフロップ回路４６ｄのＱ端子の出力は、画素クロックに応答して更新される。Ｑ端子の出力値を形成する小数は加算器４６ａに与えられ、Ｑ端子の出力値を形成する整数はリードカウンタ４６ｅのＥＮＢＬ端子に与えられる。
【００４８】
図１０を参照して、ズーム倍率が“１．０”のとき、セレクタ４６ｃの出力は、“０．００”→“１．００”→“１．００”→“１．００”→…の要領で変化する。Ｑ端子の出力値を形成する小数は常に“０．０”を示し、Ｑ端子の出力値を形成する整数は“０”→“１”→“１”→“１”→…の要領で変化する。
【００４９】
図１１を参照して、ズーム倍率が“１．５”のとき、セレクタ４６ｃの出力は、“０．００”→“０．６７”→“１．３４”→“１．０１”→…の要領で変化する。Ｑ端子の出力値を形成する小数は、“０．００”→“０．６７”→“０．３４”→“０．０１”→…の要領で変化し、Ｑ端子の出力値を形成する整数は、“０”→“０”→“１”→“１”→…の要領で変化する。
【００５０】
リードカウンタ４６ｅは、ＥＮＢＬ端子の入力が“１”を示すときにＣＬＫ端子に与えられる画素クロックに応答してインクリメントされ、ＲＳＴ端子に与えられるＲＥＱ信号の立ち上がりに応答してリセットされる。また、Ｈレジスタ４６ｆの設定値は、“１４４”を示す。ＡＮＤゲート４６ｇは、リードカウンタ４６ｅのカウント値とＨレジスタ４６ｆの設定値とにＡＮＤ処理を施す。したがって、ＡＮＤゲート４６ｇの出力つまりＲ＿ＥＮＤ信号は、リードカウンタ４６ｅのカウント値が“１４４”を示す１画素期間に立ち上がる。
【００５１】
Ｒ＿ＥＮＤ信号は、ＡＮＤゲート４６ｉおよび４６ｊの各々の一方入力端に与えられる。また、ＭＡＳＫ信号は、インバータ４６ｈを介してＡＮＤゲート４６ｉの他方入力端に与えられ、そのままＡＮＤゲート４６ｊの他方入力端に与えられる。したがって、ＡＮＤゲート４６ｉは、ＭＡＳＫ信号がローレベルとなる期間に発生するＲ＿ＥＮＤ信号をＮＥＸＴ信号として出力し、ＡＮＤゲート４６ｊは、ＭＡＳＫ信号がハイレベルとなる期間に発生するＲ＿ＥＮＤ信号をＰＯＳＴ信号として出力する。
【００５２】
つまり、リードカウンタ４６ｅは、ズーム回路３２によってバンクＡまたはＢから読み出される画素データの画素数をカウントする。カウント値がバンクＡまたはＢの容量に相当する“１４４”に達すると、ハイレベルを示すＲ＿ＥＮＤ信号がＡＮＤゲート４６ｇから出力される。すなわち、Ｒ＿ＥＮＤ信号は、バンクＡまたはＢに格納された１４４画素の画素データに対するズーム処理が完了する毎に立ち上がる。
【００５３】
注目する１４４画素の画素データが図２に示すズームエリアの水平方向終端の画素を含まないとき、Ｒ＿ＥＮＤ信号はＮＥＸＴ信号としてＡＮＤゲート４６ｉから出力される。注目する１４４画素の画素データが図２に示すズームエリアの水平方向終端の画素を含むとき、Ｒ＿ＥＮＤ信号はＰＯＳＴ信号としてＡＮＤゲート４６ｊから出力される。
【００５４】
したがって、指定ズーム倍率が“１．０”のとき、Ｒ＿ＥＮＤ信号は図１２（Ｃ）に示すように変化し、ＮＥＸＴ信号は図１２（Ｅ）に示すように変化し、そしてＰＯＳＴ信号は図１２（Ｆ）に示すように変化する。また、指定ズーム倍率が“１．５”のとき、Ｒ＿ＥＮＤ信号は図１３（Ｃ）に示すように変化し、ＮＥＸＴ信号は図１３（Ｅ）に示すように変化し、そしてＰＯＳＴ信号は図１３（Ｆ）に示すように変化する。
【００５５】
なお、ＲＥＱ信号は、指定ズーム倍率が“１．０”のとき図１２（Ｇ）に示すタイミングで立ち上がり、指定ズーム倍率が“１．５”のとき図１３（Ｇ）に示すタイミングで立ち上がる。
【００５６】
【表１】
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【００５７】
表１を参照して、Ｘ＿ＡＤＲＳ制御回路５２は、ＰＲＥ信号が発生したとき水平アドレスＸ＿ＡＤＲＳを“Ｘｓ”に設定し、ＢＥＧＩＮ信号またはＮＥＸＴ信号が発生したとき水平アドレスＸ＿ＡＤＲＳを“１４４”だけ増加させ、そしてＰＯＳＴ信号が発生したとき水平アドレスＸ＿ＡＤＲＳを“Ｘｓ”に戻す。
【００５８】
また、Ｙ＿ＡＤＲＳ制御回路５４は、ＰＲＥ信号が発生したとき垂直アドレスＹ＿ＡＤＲＳを“Ｙｓ”に設定し、ＢＥＧＩＮ信号またはＮＥＸＴ信号が発生したとき垂直アドレスＹ＿ＡＤＲＳの値を保留とし、ＰＯＳＴ信号が発生したとき垂直アドレスＹ＿ＡＤＲＳをズーム係数に従う値だけ増加させる。
【００５９】
したがって、指定ズーム倍率が“１．０”のとき、水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳはそれぞれ、図１２（Ｈ）および図１２（Ｉ）に示す要領で変化する。また、指定ズーム倍率が“１．５”のとき、水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳはそれぞれ、図１３（Ｈ）および図１３（Ｉ）に示す要領で変化する。
【００６０】
バンク切換回路５０は、ＲＥＱ信号が立ち上がる毎に、書き込みバンクをバンクＡおよびＢの間で切り換る。読み出しバンクは、書き込みバンクとして指定されていないバンクが指定される。したがって、指定ズーム倍率が“１．０”のとき、書き込みバンクは図１２（Ｊ）に示す要領で切り換えられ、読み出しバンクは図１２（Ｋ）に示す要領で切り換えられる。また、指定ズーム倍率が“１．５”のとき、書き込みバンクは図１３（Ｊ）に示す要領で切り換えられ、読み出しバンクは図１３（Ｋ）に示す要領で切り換えられる。
【００６１】
この結果、指定ズーム倍率が“１．０”のとき、画素データは、図１２（Ｌ）に示す要領でＳＤＲＡＭ２６から画像バッファ３０に転送され、図１２（Ｍ）に示す要領で画像バッファ３０からズーム回路３２に出力される。かかる画素データに基づく画像の表示期間は、図１２（Ｎ）に示すように規定される。
【００６２】
また、指定ズーム倍率が“１．５”のとき、画素データは、図１３（Ｌ）に示す要領でＳＤＲＡＭ２６から画像バッファ３０に転送され、図１３（Ｍ）に示す要領で画像バッファ３０からズーム回路３２に出力される。かかる画素データに基づく画像の表示期間は、図１３（Ｎ）に示すように規定される。
【００６３】
以上の説明から分かるように、ＳＤＲＡＭ２６（第１メモリ）に格納された画像データのうちズームエリア（指定エリア）に属する画像データは、ラスタ走査態様で出力される。このとき、メモリ制御回路２４は、水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳによって特定される指定画素から水平方向に連続する１４４画素の画素データを、ＳＤＲＡＭ２６から画像バッファ３０に転送する。画像バッファ３０に格納された画素データは、ズーム回路３２によってズーム処理（出力処理）を施される。
【００６４】
指定画素から水平方向に連続する１４４画素の画素データがズームエリアの水平方向終端の画素データを含むか否かは、コンパレータ４４ｆ（図８参照）によって判別される。Ｘ＿ＡＤＲＳ発生回路５２およびＹ＿ＡＤＲＳ発生回路５４はそれぞれ、メモリ制御回路２４による転送動作が行われる毎に、コンパレータ４４ｆの出力に応じて異なる態様で、水平アドレスＸ＿ＡＤＲＳおよび垂直アドレスＹ＿ＡＤＲＳを更新する。
【００６５】
つまり、ズームエリアに属する画像データをラスタ走査態様で出力するにあたって、指定画素は、１４４画素の画像データの転送動作が完了する毎に更新される。更新の態様は、指定画素から水平方向に連続する１４４画素の画素データがズームエリアの水平方向終端の画素データを含むか否かによって異なる。したがって、次に出力すべきラインの先頭画素の指定は、ズームエリアの水平方向終端の画素データを含む１４４画素の画素データがＳＤＲＡＭ２６から画像バッファ３０に転送された時点で可能となる。この結果、低速クロックを用いても出力処理が的確に実行される。
【００６６】
なお、この実施例では、メモリカードからの再生画像にズーム処理を施すようにしているが、スルー画像にズーム処理を施すようにしてもよい。
【図面の簡単な説明】
【００６７】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１実施例に適用されるＳＤＲＡＭ上の指定エリアのマッピング状態を示す図解図である。
【図３】ＬＣＤモニタに与えられる画像信号の一例を示す図解図である。
【図４】図１実施例に適用されるバッファ制御回路の構成の一例を示すブロック図である。
【図５】図４実施例に適用される計数回路の構成の一例を示すブロック図である。
【図６】図４実施例に適用されるＰＲＥ信号発生回路の構成の一例を示すブロック図である。
【図７】図４実施例に適用されるＢＥＧＩＮ信号発生回路の構成の一例を示すブロック図である。
【図８】図４実施例に適用されるＭＡＳＫ信号発生回路の構成の一例を示すブロック図である。
【図９】図４実施例に適用されるＮＥＸＴ／ＰＯＳＴ信号発生回路の構成の一例を示すブロック図である。
【図１０】ズーム倍率が１．０倍のときの図１実施例の動作の一部を示す図解図である。
【図１１】ズーム倍率が１．５倍のときの図１実施例の動作の一部を示す図解図である。
【図１２】ズーム倍率が１．０倍のときの図１実施例の動作の一部を示すタイミング図である。
【図１３】ズーム倍率が１．５倍のときの図１実施例の動作の一部を示すタイミング図である。
【符号の説明】
【００６８】
１０  …ディジタルカメラ
１２  …撮像装置
１４  …カメラ処理回路
２４  …メモリ制御回路
２６  …ＳＤＲＡＭ
２８  …バッファ制御回路
３０  …バッファ
３２  …ズーム回路
３４  …ビデオエンコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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