(57)【要約】【課題】  ＳＤＲＡＭ等のメモリの容量を削減する。【解決手段】  １つの画像を水平線Ｈにより分割する。第１の部分画像の画素データと第２の部分画像の画素データとを、別々の演算手段によって同時に画像処理する。第１の部分画像の画素データを第１のメモリ領域Ａ２に格納する。第２の部分画像の画素データを第２のメモリ領域Ｂ２に格納する。第１の部分画像の画素データを画像処理して得られる第１の画像処理データは第１のメモリ領域Ａ２に格納する。第２の部分画像の最上部のラインの画素データを画像処理して得られる部分画像処理データはテンポラリ領域に一時的に格納する。最上部以外のラインの画素データを画像処理して得られる第２の画像処理データは下部メモリ領域Ｂ２２に格納する。テンポラリ領域に格納された部分画像処理データは下部メモリ領域Ｂ２２への格納動作の終了後に上部メモリ領域Ｂ２１に格納する。【選択図】        図６
2006050584.tif 000002
【特許請求の範囲】
【請求項１】
１つの画像を水平線により分割し、上側に位置する第１の部分画像の画素データと前記第１の部分画像の下側に位置する第２の部分画像の画素データとを、別々の演算手段によって同時に画像処理する画像処理装置であって、
前記第１の部分画像の各ラインを構成する画素データを格納するための第１のメモリ領域と、
前記第２の部分画像の各ラインを構成する画素データを格納するために設けられ、最上部のラインの画素データを格納するための上部メモリ領域と前記最上部以外のラインの画素データを格納するための下部メモリ領域とを有する第２のメモリ領域と、
テンポラリ領域とを備え、
前記第１および第２のメモリ領域は共通のメモリに形成され、
前記第１のメモリ領域において前記第１の部分画像の最下ラインの画素データが格納されるアドレスは、前記第２のメモリ領域において前記第２の部分画像の最上ラインの画素データが格納されるアドレスに隣接しており、
前記第１および第２の部分画像はそれぞれ、最上ラインから最下ラインに向かって順次画像処理され、
前記第１の部分画像の画素データを画像処理することによって得られる第１の画像処理データは、前記第１のメモリ領域にライン毎に順次格納され、
前記最上部のラインの画素データに関する画像処理によって得られる部分画像処理データは前記テンポラリ領域に一時的に格納され、
前記最上部以外のラインの画素データに関する画像処理によって得られる第２の画像処理データは、前記下部メモリ領域にライン毎に順次格納され、
前記テンポラリ領域に格納された前記部分画像処理データは、前記下部メモリ領域への格納動作の終了後に、前記上部メモリ領域に格納される
ことを特徴とする画像処理装置。
【請求項２】
前記テンポラリ領域が前記メモリに形成されることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記テンポラリ領域が、前記第１および第２の部分画像に対応する前記画像処理データを画像圧縮することによって得られる圧縮画像データを格納するために設けられる領域の一部であることを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記メモリがＳＤＲＡＭであることを特徴とする請求項１に記載の画像処理装置。
【請求項５】
前記最上部のラインの数が複数であることを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記画像処理がエッジ強調を含むことを特徴とする請求項１に記載の画像処理装置。
【請求項７】
前記画像処理データが、前記第１および第２のメモリ領域において、対応する画素データと同じアドレスに格納されることを特徴とする請求項１に記載の画像処理装置。
【請求項８】
１つの画像を水平線により分割し、上側に位置する第１の部分画像の画素データと前記第１の部分画像の下側に位置する第２の部分画像の画素データとを、別々の演算手段によって同時に画像処理し、前記第１の部分画像の各ラインを構成する画素データを格納するための第１のメモリ領域と、前記第２の部分画像の各ラインを構成する画素データを格納するための第２のメモリ領域とが共通のメモリに形成された画像処理方法であって、
前記第２の部分画像の最上部のラインの画素データを前記第２のメモリ領域の上部メモリ領域に格納するとともに、前記第２の部分画像の前記最上部以外のラインの画素データを前記第２のメモリ領域の下部メモリ領域に格納し、
前記第１のメモリ領域において前記第１の部分画像の最下ラインの画素データが格納されるアドレスは、前記第２のメモリ領域において前記第２の部分画像の最上ラインの画素データが格納されるアドレスに隣接しており、
前記第１および第２の部分画像をそれぞれ、最上ラインから最下ラインに向かって順次画像処理し、
前記第１の部分画像の画素データを画像処理することによって得られる第１の画像処理データを、前記第１のメモリ領域にライン毎に順次格納し、
前記最上部のラインの画素データに関する画像処理によって得られる部分画像処理データをテンポラリ領域に一時的に格納し、
前記最上部以外のラインの画素データに関する画像処理によって得られる第２の画像処理データを、前記下部メモリ領域にライン毎に順次格納し、
前記テンポラリ領域に格納された前記部分画像処理データを、前記下部メモリ領域への格納動作の終了後に、前記上部メモリ領域に格納する
ことを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラー画像の画素データに画像処理を施してメモリに格納する画像処理装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭよりも高速にデータを読み書きできるＳＤＲＡＭ（シンクロナスＤＲＡＭ）が開発され、カラー画像の処理に採用されるようになってきている（特許文献１参照）。すなわち、例えばデジタルカメラから得られたカラー画像の画素データはＳＤＲＡＭに一旦格納され、ＳＤＲＡＭから読み出されて画像処理を施される。
【０００３】
画像処理を高速に実行するため、画像処理回路の中に複数の演算部を設け、各演算部において、１つの画像を分割して得られる複数の部分画像に対して同時に画像処理する構成が提案されている。
【特許文献１】特開２００２−１５７１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デジタルカメラをさらに小型化するためには、ＳＤＲＡＭを含めて個々の電子部品はできるだけ小さいことが好ましい。しかし従来、ＳＤＲＡＭに関しては、画素データと画像処理データをともに格納するための領域が必要であるため、小型化することができなかった。
【０００５】
本願発明は例えばＳＤＲＡＭ等のメモリの容量を削減することができる画像処理装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る画像処理装置は、１つの画像を水平線により分割し、上側に位置する第１の部分画像の画素データと第１の部分画像の下側に位置する第２の部分画像の画素データとを、別々の演算手段によって同時に画像処理する画像処理装置であって、第１の部分画像の各ラインを構成する画素データを格納するための第１のメモリ領域と、第２の部分画像の各ラインを構成する画素データを格納するために設けられ、最上部のラインの画素データを格納するための上部メモリ領域と最上部以外のラインの画素データを格納するための下部メモリ領域とを有する第２のメモリ領域と、テンポラリ領域とを備え、第１および第２のメモリ領域は共通のメモリに形成され、第１のメモリ領域において第１の部分画像の最下ラインの画素データが格納されるアドレスは、第２のメモリ領域において第２の部分画像の最上ラインの画素データが格納されるアドレスに隣接しており、第１および第２の部分画像はそれぞれ、最上ラインから最下ラインに向かって順次画像処理され、第１の部分画像の画素データを画像処理することによって得られる第１の画像処理データは、第１のメモリ領域にライン毎に順次格納され、最上部のラインの画素データに関する画像処理によって得られる部分画像処理データはテンポラリ領域に一時的に格納され、最上部以外のラインの画素データに関する画像処理によって得られる第２の画像処理データは、下部メモリ領域にライン毎に順次格納され、テンポラリ領域に格納された部分画像処理データは、下部メモリ領域への格納動作の終了後に、上部メモリ領域に格納されることを特徴としている。
【０００７】
テンポラリ領域は例えばメモリに形成される。テンポラリ領域は、第１および第２の部分画像に対応する画像処理データを画像圧縮することによって得られる圧縮画像データを格納するために設けられる領域の一部であってもよい。
【０００８】
メモリは例えばＳＤＲＡＭである。
【０００９】
好ましくは、最上部のラインの数は複数である。
【００１０】
画像処理は例えばエッジ強調を含む。
【００１１】
好ましくは、画像処理データは第１および第２のメモリ領域において、対応する画素データと同じアドレスに格納される。
【００１２】
本発明に係る画像処理方法は、１つの画像を水平線により分割し、上側に位置する第１の部分画像の画素データと第１の部分画像の下側に位置する第２の部分画像の画素データとを、別々の演算手段によって同時に画像処理し、第１の部分画像の各ラインを構成する画素データを格納するための第１のメモリ領域と、第２の部分画像の各ラインを構成する画素データを格納するための第２のメモリ領域とが共通のメモリに形成された画像処理方法であって、第２の部分画像の最上部のラインの画素データを第２のメモリ領域の上部メモリ領域に格納するとともに、第２の部分画像の最上部以外のラインの画素データを第２のメモリ領域の下部メモリ領域に格納し、第１のメモリ領域において第１の部分画像の最下ラインの画素データが格納されるアドレスは、第２のメモリ領域において第２の部分画像の最上ラインの画素データが格納されるアドレスに隣接しており、第１および第２の部分画像をそれぞれ、最上ラインから最下ラインに向かって順次画像処理し、第１の部分画像の画素データを画像処理することによって得られる第１の画像処理データを、第１のメモリ領域にライン毎に順次格納し、最上部のラインの画素データに関する画像処理によって得られる部分画像処理データをテンポラリ領域に一時的に格納し、最上部以外のラインの画素データに関する画像処理によって得られる第２の画像処理データを、下部メモリ領域にライン毎に順次格納し、テンポラリ領域に格納された部分画像処理データを、下部メモリ領域への格納動作の終了後に、上部メモリ領域に格納することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、画像処理データはメモリにおいて画素データが格納されていた領域に上書きされるので、画素データと画像処理データを格納するためのメモリ容量を削減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の一実施形態である画像処理装置を備えたデジタルカメラの概略的な構成を示すブロック図である。
【００１５】
撮像素子（ＣＣＤ）１０の受光面にはベイヤー配列に従って配列されたレッド（Ｒ）、グリーン（Ｇ）およびブルー（Ｂ）のカラーフィルタが設けられている。受光面の前方には撮影レンズ１１とシャッタ１２が設けられており、これらは駆動回路１３によって駆動される。すなわち撮影レンズ１１の合焦動作とシャッタ１２の開閉動作は駆動回路１３によって制御され、シャッタ１２が開放すると、撮影レンズ１１を通過した光線が撮像素子１０に入射し、撮像素子１０では、撮影レンズ１１によって得られた２次元画像に対応した、アナログの電気信号である画像信号が発生する。
【００１６】
この画像信号は相関二重サンプリング回路（ＣＤＳ）とＡＤ変換器（ＡＤＣ）を備えたアナログ信号処理回路１４において、ノイズ成分を除去されるとともにデジタルの画素データ（生データ）に変換される。画素データは、デジタル信号処理回路（ＤＳＰ）１５に接続された画像処理用メモリ（ＳＤＲＡＭ）１６に一旦格納され、メモリ１６から読み出されてデジタル信号処理回路１５において、後述する種々の画像処理を施された画像処理データとして、また圧縮処理されたＪＰＥＧデータとしてメモリ１６に格納される。
【００１７】
ＪＰＥＧデータはメモリ１６から読み出されて、メモリカード１７に記録される。また画像処理データはメモリ１６から読みだされ、液晶表示装置（ＬＣＤ）１８において静止画のカラー画像として表示される。さらに、撮像素子１０から読み出された画像信号は、アナログ信号処理回路１４とデジタル信号処理回路１５を介して液晶表示装置１８に直接入力され、液晶表示装置１８ではモニタ画像が動画として表示される。
【００１８】
デジタル信号処理回路１５には、同じ機能を有する２つの演算部（コア）２１、２２が設けられている。これらの演算部２１、２２は、画素データに対してホワイトバランス調整等の演算処理を実行する。
【００１９】
デジタル信号処理回路１５には、画像処理データのメモリカード１７への記録動作等の種々の動作を行うための操作スイッチ１９が接続されている。
【００２０】
図２は演算部２１、２２において実行される画像処理の手順を示す図である。デジタル信号処理回路１５において画素データ（生データ）は、まずステップＳ１でホワイトバランス調整される。次いでステップＳ２では画素補間が実行される。すなわち、後述するように、ＲとＢの画素データが欠落している画素について、ＲとＢの画素データがそれぞれ補間によって求められる。また、Ｒ画素とＢ画素に関してＧの画素データが補間により求められる。これにより、全ての画素について、Ｒ、Ｇ、Ｂの画素データが求められる。
【００２１】
ステップＳ３では、ステップＳ２の処理結果として得られた画素データに色補正マトリクスが施され、カラーフィルタの特性によって生じる誤差が除去される。ステップＳ４では色補正マトリクスが施された画素データに対してガンマ補正が施される。ステップＳ５では、ＲＧＢ／ＹＵＶ変換が実行され、Ｒ、Ｇ、Ｂの画素データが公知の手法によって、輝度データ（Ｙ）と、色差データすなわちＵデータ（＝Ｂ−Ｙ）およびＶデータ（＝Ｒ−Ｙ）とに変換される。すなわち１つの画素に対して輝度データとＵデータとＶデータが生成される。
【００２２】
ステップＳ６では、輝度データに対してエッジ強調が施される。ステップＳ７では、輝度データ、ＵデータおよびＶデータに対して、ＪＰＥＧアルゴリズムに従って画像圧縮が実行され、ＪＰＥＧデータが得られる。
【００２３】
図３を参照して、ステップＳ２において実行される画素補間を説明する。図３において、Ｒ、Ｇ、Ｂの文字はそれぞれレッド、グリーンおよびブルーの色を示す。Ｒ、Ｇ、Ｂの文字に付された添え字は、デジタル信号処理回路１５に入力された画素データ（生データ）によって形成される２次元画像の画素の座標である。座標の原点は（０，０）であり、原点にはＧ画素（Ｇ00）が位置する。水平方向の正の方向は右向きであり、垂直方向の正の方向は下向きである。２次元画像の画素データにおいて、最上部から奇数番目に位置する列では、Ｇ画素とＲ画素が交互に配置され、偶数番目に位置する列ではＢ画素とＧ画素が交互に配置されている。例えば上から３番目の列では、左から右へ向かってＧ20、Ｒ21、Ｇ22、Ｒ23、Ｇ24・・・の順に並んでいる。
【００２４】
ＲとＢの画素データの補間は、Ｇ画素に関しては、その上下あるいは左右に隣接する画素の画素データを用いて行われる。例えばＧ画素（Ｇ11）のＲの画素データは、その上下に位置するＲ画素の画素データの相加平均をとることにより得られる。すなわち
Ｒ11＝（Ｒ01＋Ｒ21）／２
である。Ｇ画素（Ｇ11）のＢの画素データは、その左右に位置するＢ画素の画素データの相加平均をとることにより得られる。すなわち
Ｂ11＝（Ｂ10＋Ｂ12）／２
である。
【００２５】
Ｂ画素とＲ画素に関しては、その斜め方向に隣接する４つの画素の画素データの相加平均がとられる。例えばＢ画素（Ｂ12）のＲの画素データは
Ｒ12＝（Ｒ01＋Ｒ03＋Ｒ21＋Ｒ23）／４
である。またＲ画素（Ｒ21）のＢの画素データは
Ｂ21＝（Ｂ10＋Ｂ12＋Ｂ30＋Ｂ32）／４
である。
【００２６】
一方、Ｇの画素データの補間は、その上下および左右に位置するＧ画素の画素データを用いて行われる。例えばＢ画素（Ｂ12）のＧの画素データは、その上下および左右に位置するＧ画素の画素データの相加平均をとることにより得られる。すなわち
Ｇ12＝（Ｇ02＋Ｇ11＋Ｇ22＋Ｇ13）／４
である。
【００２７】
図４と図５を参照してエッジ強調を説明する。エッジ強調は上述したように輝度データに対して実行される。図４は図３において枠Ｆによって囲まれた３×３の画素における輝度データＹ11〜Ｙ33を示す。また図５はエッジ強調を実行するためのオペレータ（フィルタ行列）を示す。図５から理解されるように、例えば輝度データＹ22の画素に関してエッジ強調を施すには、下記の演算を行えばよい。
２×Ｙ22−（１／８）×（Ｙ11＋Ｙ12＋Ｙ13＋Ｙ21＋Ｙ23＋Ｙ31＋Ｙ32＋Ｙ33）
【００２８】
エッジ強調を、例えば図３の枠Ｆの中の３×３の全画素に関して実行するには、枠Ｆの外側を囲むＧ00、Ｒ01、Ｇ02等の１６個の画素だけでは不足である。例えばＧ画素（Ｇ11）に対してエッジ強調を施すためには、その周囲に位置する８個の全画素についてＧの画素データが必要である。しかし図３の例では、Ｒ01とＢ10についてＧの画素データを得ることができないので、輝度データを得ることができず、したがってエッジ強調を実行することはできない。すなわちエッジ強調を実行するには、その画素を２重に囲む画素が必要であり、図３に示された画素のみから構成される画像の場合、エッジ強調を施すことができるのはＧ画素（Ｇ22）のみである。
【００２９】
このように、２次元画像にエッジ強調を施すためには、その２次元画像の画素に加えて、２次元画像の上下および左右の外側に隣接する２画素ずつの画素データ、すなわち「のりしろ（リングピクセル）」がさらに必要である。したがって、例えば、水平方向の画素数がＨ、垂直方向の画素数がＶである２次元画像の場合、（Ｈ＋４）画素×（Ｖ＋４）画素のデータが必要である。換言すれば、２次元画像の外側を囲む２重の枠を形成する画素のデータも用いることにより、２次元画像の画像処理データが得られる。
【００３０】
本実施形態では、上述したように、デジタル信号処理装置１５には同じ機能を有する２つの演算部２１、２２が設けられている。すなわち、１つの画像は２つの部分画像に分割され、各部分画像の画素データは画像処理用メモリ１６から読み出される。そして、これらの画素データは演算部２１、２２によって同時に画像処理を施され、画像処理用メモリ１６に格納される。次に、メモリ１６における画素データおよび画像処理データの格納状態を、図６〜図１０を参照して詳述する。
【００３１】
１つの画像における画素数は、水平方向に２０４８画素、垂直方向に１５３６画素であると仮定する。図６に示すように、１つの画像は、上から数えて７６８ライン目と７６９ライン目の間を通る水平線Ｈにより、上側に位置する第１の部分画像と、第１の部分画像の下側に位置する第２の部分画像とに分割される。画像処理では、水平および垂直方向においてそれぞれ、さらに４画素必要である。したがってメモリ１６には、２０５２画素×１５４０画素の画素データが格納される。
【００３２】
第１の部分画像の各ラインを構成する画素データ（２０４８画素×７６８画素）（符号Ａ１）は、第１の部分画像の左側と上側と右側を囲む２画素の幅の「のりしろ」とともに、第１のメモリ領域Ａ２に格納される。すなわち第１のメモリ領域Ａ２は図６において、水平線Ｈよりも上側に位置する破線により囲まれる領域である。同様に、第２の部分画像の各ラインを構成する画素データ（２０４８画素×７６８画素）（符号Ｂ１）も、この外周を囲む２画素の幅の「のりしろ」とともに、第２のメモリ領域Ｂ２に格納され、このメモリ領域Ｂ２は水平線Ｈよりも下側に位置する二点鎖線により囲まれる領域である。
【００３３】
第１のメモリ領域Ａ２と第２のメモリ領域Ｂ２はメモリ１６、すなわち共通のメモリに形成されている。すなわち、第１のメモリ領域Ａ２において第１の部分画像の最下ラインの画素データが格納されるアドレスは、第２のメモリ領域Ｂ２において第２の部分画像の最上ラインの画素データが格納されるアドレスに隣接している。
【００３４】
第２のメモリ領域Ｂ２は、第２の部分画像の最上部の２本のラインの画素データを格納するための上部メモリ領域Ｂ２１と最上部以外の７６８本のラインの画素データを格納するための下部メモリ領域Ｂ２２とを有する。画像処理では、上部メモリ領域Ｂ２１の画素データと下部メモリ領域Ｂ２２の画素データとは別々に処理される。
【００３５】
第１および第２の部分画像はそれぞれ、最上ラインから最下ラインに向かって順次画像処理される。最初の処理では、第１の部分画像の最上ラインに関して画像処理するために、上から５本のラインの画素データが第１のメモリ領域Ａ２から読み出される。ここで、演算部２１には、バッファメモリ（不図示）が設けられ、読み出された５本のラインの画素データがこのバッファメモリに一旦格納される。そして、その格納された５本のラインの画素データを用いて、エッジ強調までの画像処理が施されて、第１のメモリ領域Ａ２の上から３番目のライン（すなわち第１の部分画像の最上ライン）のアドレスに格納される。すなわち画像処理データが格納されるアドレスはその画素データが格納されていたアドレスと同じである。
【００３６】
第１の部分画像の最上ラインの画像処理と同時に、第２の部分画像の最上ラインの画像処理も実行される。すなわち、第１の部分画像の下から２本のラインの画素データが第１のメモリ領域Ａ２から読み出され、また、第２の部分画像の上から３本のラインの画素データが第２のメモリ領域Ｂ２から読み出される。ここで、演算部２２にも、バッファメモリ（不図示）が設けられ、読み出された５本のラインの画素データがこのバッファメモリに一旦格納される。そして、これらの５本のラインの画素データを用いてエッジ強調までの画像処理が施されるが、画像処理データはテンポラリ領域Ｃ１（図７）の１ライン目のアドレスに格納される。テンポラリ領域Ｃ１はメモリ１６に形成されるが、第１および第２のメモリ領域Ａ２、Ｂ２とは別の領域である。
【００３７】
次の処理では、第１の部分画像の上から２番目のラインに関して画像処理するために、第１のメモリ領域Ａ２の上から１番目のラインから読み出され格納されていた画素データがバッファメモリから消去されるとともに、第１のメモリ領域Ａ２の上から６番目の１本のラインの画素データが第１のメモリ領域Ａ２から読み出され、バッファメモリに格納される。そして、バッファメモリに格納されている５本のラインの画素データが読み出されて、画像処理が実行される。画像処理データは、第１のメモリ領域Ａ２において第１の部分画像の上から２番目のラインのアドレスに格納される。これと同時に、第２の部分画像の上から２番目のラインの画像処理も実行される。すなわち、演算部２２のバッファメモリに格納されていた第１の部分画像の下から２番目のラインの画素データがバッファメモリから消去されるとともに、第２の部分画像の上から４番目の１本のラインの画素データが第２のメモリ領域Ｂ２から読み出され、バッファメモリに格納される。そして、バッファメモリに格納されている５本のライン（第１の部分画像の１番下のラインの画素データおよび第２の部分画像の上から４本のラインの画素データ）の画素データを用いて画像処理が実行され、画像処理データはテンポラリ領域Ｃ１において２番目のラインのアドレスに格納される。
【００３８】
さらに次の処理では、第１の部分画像の上から３番目のラインに関して画像処理するために、第１のメモリ領域Ａ２の上から２番目のラインから読み出され格納されていた画素データがバッファメモリから消去されるとともに、上から７番目のラインの１本のラインの画素データが第１のメモリ領域Ａ２から読み出され、バッファメモリに格納される。そして、バッファメモリに格納された上から３から７番目までの５本のラインの画素データが用いられて、画像処理が実行される。画像処理データは、第１のメモリ領域Ａ２において第１の部分画像の上から３番目のラインのアドレスに格納される。これと同時に、第２の部分画像の上から３番目のラインの画像処理も実行される。すなわち、演算部２２のバッファメモリに格納されていた第１の部分画像の一番下のラインの画素データがバッファメモリから消去されるとともに、第２の部分画像の上から５番目の１本のラインの画素データが第２のメモリ領域Ｂ２から読み出され、バッファメモリに格納される。そして、バッファメモリに格納されている第２の部分画像の上から５本のラインを用いて画像処理が実行される。画像処理データは第２のメモリ領域Ｂ２において３番目のアドレスに格納される。したがって第２のメモリ領域Ｂ２において、１番目と２番目のアドレスには、まだ画素データが格納されている。
【００３９】
その後の処理では、第１の部分画像の上から４番目のラインに関して画像処理データが求められ、第１のメモリ領域Ａ２において第１の部分画像の上から４番目のラインのアドレスに格納される。これと同時に、第２の部分画像の上から４番目のラインの画像処理データが求められ、第２のメモリ領域Ｂ２において４番目のアドレスに格納される。
【００４０】
このように、第１の部分画像の画素データに関しては、画像処理によって得られる第１の画像処理データは、第１のメモリ領域Ａ２にライン毎に順次格納される。一方、第２の部分画像の画素データに関しては、最上部のラインの画素データに関する画像処理によって得られる部分画像処理データはテンポラリ領域Ｃ１に格納され、また最上部以外のラインの画素データに関する画像処理によって得られる第２の画像処理データは、下部メモリ領域Ｂ２２にライン毎に順次格納される。
【００４１】
すなわちメモリ１６には、図８に示すように、第１の部分画像Ｐ１（２０４８画素×７６８画素）の画像処理データと、第２の部分画像のうち最上部の２ラインを除いた下部画像Ｐ２１の画像処理データとが格納されている。第２の部分画像の最上部の２ラインの上部画像Ｐ２２の部分画像処理データはテンポラリ領域Ｃ１に格納されている。
【００４２】
第１のメモリ領域Ａ２と下部メモリ領域Ｂ２２への格納動作の完了後、テンポラリ領域Ｃ１に格納された部分画像処理データが、上部メモリ領域Ｂ２１に格納される。これによりメモリ１６では、画像処理データが、第１および第２のメモリ領域Ａ２、Ｂ２において、対応する画素データ（２０４８画素×１５３６画素）と同じアドレスに格納されることとなる。
【００４３】
したがって、第１および第２のメモリ領域Ａ２、Ｂ２に格納された画像処理データを、そのままアドレス順に読み出して液晶表示装置１８により再生すると、図９に示すように、第１の部分画像Ｐ１と第２の部分画像Ｐ２（上部画像Ｐ２２と下部画像Ｐ２１から成る）を接続して構成される画像が表示される。
【００４４】
図１０は画像処理用メモリ１６の構成を示している。画像処理用メモリ１６は第１および第２のメモリ領域Ａ２、Ｂ２と圧縮画像記録領域Ｃ２とを有する。第１および第２のメモリ領域Ａ２、Ｂ２は、画素データ（生データ）あるいは画像処理データであるＹデータ、ＵデータおよびＶデータを格納するための領域である。圧縮画像記録領域Ｃ２は、第１および第２の部分画像に対応する画像処理データを画像圧縮することによって得られる圧縮画像データ（ＪＰＥＧデータ）を格納するために設けられる。テンポラリ領域Ｃ１は、圧縮画像記録領域Ｃ２の一部である。
【００４５】
以上のように本実施形態では、第２の部分画像の最上部の２本のラインの画素データを画像処理して得られた画像処理データを、いったんテンポラリ領域Ｃ１に格納し、第１のメモリ領域Ａ２と下部メモリ領域Ｂ２２への格納動作の完了後に、テンポラリ領域Ｃ１の画像処理データを上部メモリ領域Ｂ２１に格納している。したがって、１つの画像の全ての画素データに関して画像処理が行われるので、再生された画像の中央部分に画像処理されないラインが生じることはない。
【００４６】
また本実施形態は、１つの画像を２つの分割して得られる２つの部分画像に対して、第１および第２の演算部２１、２２において同時に画像処理を実行するように構成され、第２の部分画像の最上部の画像処理データを一時的に格納する領域が設けられている。したがって、画像処理用メモリ１６において、画像処理データと画素データの両方を格納する必要はなく、画像処理用メモリ１６の容量を最小限に抑えることができ、ひいては画像処理装置を小型化することが可能となる。
【００４７】
なお上記実施形態では、生データとして、２次元画像の上下および左右に２画素ずつの画素データを加えたものを採用しているが、画像処理の内容によっては、３画素ずつあるいは４画素ずつの画素データを加えたものを採用してもよい。この場合、テンポラリ領域Ｃ１の容量は「のりしろ」の幅に応じて、３ライン分あるいは４ライン分の大きさに定められる。
【００４８】
また画像の分割数は２に限定されず、例えば４分割した場合にも本発明を適用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態である画像処理装置を備えたデジタルカメラの概略的な構成を示すブロック図である。
【図２】デジタル信号処理回路において実行される画像処理の手順を示す図である。
【図３】図２のステップＳ２において実行される画素補間を説明するための図である。
【図４】図３の枠の中にある画素のＧの画素データを示す図である。
【図５】エッジ強調を実行するためのオペレータを示す図である。
【図６】画像処理用メモリにおける画素データの格納状態を示す図である。
【図７】テンポラリ領域を示す図である。
【図８】第１の部分画像の画像処理データと、第２の部分画像のうち最上部の２ラインを除いた下部画像の画像処理データとを画像処理用メモリに格納した状態を示す図である。
【図９】画像処理データを液晶表示装置により再生した状態を示す図である。
【図１０】画像処理用メモリの構成を示す図である。
【符号の説明】
【００５０】
１５  デジタル信号処理回路
１６  画像処理用メモリ
【図１】
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【図２】
2006050584.tif 000004
【図３】
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【図４】
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【図５】
2006050584.tif 000007
【図６】
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【図７】
2006050584.tif 000009
【図８】
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【図９】
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【図１０】
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