(57)【要約】【課題】  システム故障率が増加しない二重系のスイッチ回路およびそのスイッチ回路における故障診断方法を提供することを目的とする。【解決手段】  スイッチ回路１は、スイッチ３に対して、ＣＰＵ１０、２０と、定電圧電源Ｂ１に一端が接続するプルアップ抵抗Ｒ１を有する入力回路１２と、定電圧電源Ｂ２に一端が接続するプルアップ抵抗Ｒ２を有する入力回路２２を備えている。ＣＰＵ１０、２０には、それぞれ入力回路を介して入力電圧値Ｖｉ１、Ｖｉ２がアナログ入力ポート１１、２１から入力され、それぞれのＣＰＵは入力電圧値によりスイッチのオン、オフのスイッチ状態とハーネス断線の有無の第１次の判定をする。ＣＰＵ２０の第１次の判定の結果は通信線９によりＣＰＵ１０へ転送される。ＣＰＵ１０は、両方のＣＰＵにおける第１次の判定の結果を組み合わせて、最終的なスイッチ状態の判定と故障診断を行い、制御対象３０を制御する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一つのスイッチに対して、第１および第２の判定回路を設け、該第１および第２の判定回路には、互いに異なる電圧値にバイアスされた第１の入力回路と第２の入力回路をそれぞれに付設し、
前記スイッチの一方の端子は接地され、
前記スイッチの他方の端子は、第１のハーネスで前記第１の入力回路に接続されるとともに、第２のハーネスで前記第２の入力回路に接続され、
前記第１および第２の判定回路との間は、通信線で接続され、
前記第１および第２の判定回路は、入力された電圧値により前記スイッチのオン、オフのスイッチ状態とハーネス断線の有無の第１次の判定をし、
前記第１の判定回路は、当該第１の判定回路における第１次の判定結果と、前記通信線を介して入手した前記第２の判定回路における第１次の判定結果を組み合わせて、最終的な前記スイッチのオン、オフ状態の判定と故障診断を行うことを特徴とするスイッチ回路。
【請求項２】
前記第１および第２の入力回路はそれぞれ、互いに異なる電圧値の定電圧電源に接続されたプルアップ抵抗により前記バイアスされていることを特徴とする請求項１に記載のスイッチ回路。
【請求項３】
一つのスイッチに対して、第１および第２の判定回路を設け、該第１および第２の判定回路には、互いに異なる電圧値Ｖ１、Ｖ２にバイアスされた第１の入力回路と第２の入力回路をそれぞれに付設し、前記スイッチの一方の端子は接地され、前記スイッチの他方の端子は、第１のハーネスで前記第１の入力回路に接続されるとともに、第２のハーネスで前記第２の入力回路に接続されたスイッチ回路における故障診断方法であって、
前記各判定回路に入力された電圧値が０の場合前記スイッチがオン状態、前記判定回路に入力された電圧値がＶ１とＶ２の中間値の場合前記スイッチがオフ状態、前記判定回路に入力された電圧値がＶ１またはＶ２の場合ハーネス断線との第１次の判定をし、
前記第１の判定回路では、さらに両方の判定回路の間において前記スイッチのオン、オフ状態の第１次の判定結果が異なるときは、第２の判定回路の故障と判定することを特徴とするスイッチ回路における故障診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチのオン、オフ状態を検出するスイッチ回路と、スイッチ回路における故障診断方法に関する。
【背景技術】
【０００２】
一つのスイッチのオン、オフのスイッチ状態に対応するＬｏｗ信号、Ｈｉｇｈ信号を２つのマイクロコンピュータ（以下、ＣＰＵと略称する）に入力して、そのスイッチのオン、オフ状態を判定して、２つのＣＰＵによるスイッチのオン、オフ状態の判定結果に応じて制御対象に対して何らかの制御を行う二重系のスイッチ回路が知られている。
【特許文献１】特開平８−４３４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、そのような二重系のスイッチ回路を用いても、スイッチからそれぞれのＣＰＵへ信号を入力するハーネスの一方の断線の場合と、一方のＣＰＵの故障の場合とでは、２つのＣＰＵから出力されるスイッチのオン、オフ状態の不整合な判定結果は同じものとなる。その結果、ハーネスの断線とＣＰＵ故障の区別ができず、スイッチのオン、オフ状態を正しく判別できない問題があった。
【０００４】
安全を要求されるシステムでは、フェイルセーフとするのが通例であり、安全を優先するため、２つのＣＰＵのスイッチのオン、オフ状態判定結果に不整合が生じた場合、最終的にスイッチ回路の故障と判定するように設計すると、上記二重系のスイッチ回路のシステム故障率が増加してしまう。
本発明は、上記の問題点を解決するために、スイッチ回路を二重系にしてもシステム故障率が増加しないスイッチ回路およびスイッチ回路における故障診断方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
このため、本発明は一つのスイッチに対して、第１および第２の判定回路を設け、第１および第２の判定回路には、互いに異なる電圧値にバイアスされた第１の入力回路と第２の入力回路をそれぞれに付設し、スイッチの一方の端子は接地され、スイッチの他方の端子は、第１のハーネスで第１の入力回路に接続されるとともに、第２のハーネスで第２の入力回路に接続され、第１および第２の判定回路との間は、通信線で接続され、
第１および第２の判定回路は、入力された電圧値によりスイッチのオン、オフのスイッチ状態とハーネス断線の有無の第１次の判定をし、第１の判定回路は、当該第１の判定回路における第１次の判定結果と、通信線を介して入手した第２の判定回路における第１次の判定結果を組み合わせて、最終的なスイッチのオン、オフ状態の判定と故障診断を行うものとした。
【発明の効果】
【０００６】
本発明により、第１の入力回路のバイアス電圧値と第２の入力回路のバイアス電圧値は異なるので、第１および第２の判定回路に入力されるスイッチがオフ状態のときの電圧値と、ハーネスが断線した場合の電圧値が異なる値となる。したがって、個々の判定回路はスイッチのオン、オフ状態、ハーネスの断線をそれぞれ区別して判定できる。
【０００７】
そして、第１の判定回路が、第２の判定回路の判定したスイッチ状態、ハーネスの断線の判定の結果を通信線を介して入手して、第１の判定回路において判定したスイッチのオン、オフ、ハーネスの断線の判定結果と合わせて最終的にスイッチ状態を判定することにより、第２の判定回路の故障による誤ったスイッチのオンまたはオフ状態の判定結果を受け取っても、ハーネスの断線と、第２の判定回路の故障を区別して判定できる。
その結果、一つのスイッチに対して判定回路を二つ設けても、スイッチ回路全体の故障率が増加することが無い。
また、スイッチのオフ状態において、ハーネス断線が検出でき、スイッチ回路の診断がリアルタイムでできる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施の形態を説明する。
図１は実施の形態のスイッチ回路図である。
本スイッチ回路１は、一つのスイッチ３に対してエレクトロニクス・コントロール・ユニット（以下、ＥＣＵと略称する）５Ａ、５Ｂを備えている。
ＥＣＵ５Ａは、スイッチ３のオン、オフのスイッチ状態とハーネスの断線の有無を判定するマイクロコンピュータ（ＣＰＵ、以下、ＣＰＵと略称する）１０を有し、そのアナログ入力ポート１１には、定電圧電源Ｂ１（電圧値Ｖ１）に一端が接続するプルアップ抵抗Ｒ１を有する入力回路１２が付設されている。
同様に、ＥＣＵ５Ｂは、スイッチ３のオン、オフのスイッチ状態とハーネスの断線の有無を判定するＣＰＵ２０を有し、そのアナログ入力ポート２１には、定電圧電源Ｂ２（電圧値Ｖ２）に一端が接続するプルアップ抵抗Ｒ２を有する入力回路２２が付設されている。
【０００９】
スイッチ３の一方の端子は接地され、他方の端子にはハーネス７Ａ、７Ｂそれぞれの一端が接続される。ハーネス７Ａの他端は、入力回路１２に接続され、アナログ入力ポート１１に入力電圧値Ｖｉ１をバイアス印加する。またハーネス７Ｂの他端は、入力回路２２に接続され、アナログ入力ポート２１に入力電圧値Ｖｉ２をバイアス印加する。
ここで、定電圧電源Ｂ１、Ｂ２それぞれの電圧値は、例えばＶ１＞Ｖ２とする。また、プルアップ抵抗Ｒ１、Ｒ２の抵抗値は同じとする。
ＣＰＵ１０、２０はそれぞれ通信入出力ポート１３、２３を有し、通信線９で接続されている。ＣＰＵ２０は、入力電圧値Ｖｉ２にもとづきスイッチ状態、ハーネス断線の有無の第１次の判定を行い、第１次の判定の結果を通信線９によりＣＰＵ１０に転送する。
ＣＰＵ１０は、入力電圧値Ｖｉ１にもとづきスイッチ状態、ハーネス断線の有無の第１次の判定を行う。またＣＰＵ１０は、ＣＰＵ２０からの第１次の判定の結果とＣＰＵ１０自身の第１次の判定の結果を組み合わせて、最終的なスイッチ状態の判定と故障診断を行う。そして、最終的なスイッチ状態の判定に従い、制御出力ポート１５から制御対象３０へ制御信号を出力する。
【００１０】
表１から表３に、ＣＰＵ１０、２０における入力電圧値Ｖｉ１、Ｖｉ２にもとづく、スイッチ状態、ハーネス断線の有無の第１次の判定を説明する。
表１から表３の二重罫線で区切った左側の欄は、スイッチ３のオン（ＳＷ  ＯＮ）またはオフ（ＳＷ  ＯＦＦ）状態時のＣＰＵ１０、２０への入力電圧値Ｖｉ１、Ｖｉ２を、それぞれ示す。
【００１１】
表１は、ハーネス７Ａ、７Ｂ共断線していない場合を示している。この場合、スイッチ３がオン状態では、アナログ入力ポート１１、２１は両方ともハーネス７Ａまたは７Ｂを介して接地され、入力電圧値Ｖｉ１、Ｖｉ２とも０Ｖとなる。スイッチ３がオフ状態では、定電圧電源Ｂ１からプルアップ抵抗Ｒ１、ハーネス７Ａ、７Ｂ、プルアップ抵抗Ｒ２を介して定電圧電源Ｂ２に電流が流れ、入力電圧値Ｖｉ１、Ｖｉ２は、両方ともＶ３（＝（Ｖ１＋Ｖ２）／２）となる。
【表１】
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【００１２】
表２は、ハーネス７Ａが断線し、ハーネス７Ｂが断線していない場合を示している。この場合、スイッチ３がオン状態では、ハーネス７Ａが断線しているのでアナログ入力ポート１１は接地されず、入力電圧値Ｖｉ１は定電圧電源Ｂ１の電圧値Ｖ１となる。それに対し、アナログ入力ポート２１はハーネス７Ｂを介して接地され、入力電圧値Ｖｉ２は０Ｖとなる。
スイッチ３がオフ状態では、ハーネス７Ａが断線しているので定電圧電源Ｂ１から定電圧電源Ｂ２への電流は生じず、入力電圧値Ｖｉ１は定電圧電源Ｂ１の電圧値Ｖ１となる。同様に入力電圧値Ｖｉ２は定電圧電源Ｂ２の電圧値Ｖ２となる。
【表２】
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【００１３】
表３は、ハーネス７Ａが断線しておらず、ハーネス７Ｂが断線している場合を示している。この場合、スイッチ３がオン状態では、ハーネス７Ａは断線していないのでアナログ入力ポート１１はハーネス７Ａを介して接地され、入力電圧値Ｖｉ１は０Ｖとなる。それに対し、アナログ入力ポート２１はハーネス７Ｂが断線しているのでアナログ入力ポート２１は接地されず、入力電圧値Ｖｉ１は定電圧電源Ｂ２の電圧値Ｖ２となる。
スイッチ３がオフ状態では、ハーネス７Ｂが断線しているので定電圧電源Ｂ１から定電圧電源Ｂ２への電流は生じず、入力電圧値Ｖｉ１は定電圧電源Ｂ１の電圧値Ｖ１となる。同様に入力電圧値Ｖｉ２は定電圧電源Ｂ２の電圧値Ｖ２となる。
【表３】
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【００１４】
また、表１から表３の二重罫線で区切った右側の２欄は、それぞれの場合におけるＣＰＵ１０におけるスイッチ状態またはハーネスの断線の第１次の判定結果（表中、「ＣＰＵ１０の判定」と表示）と、ＣＰＵ２０におけるスイッチ状態またはハーネスの断線の第１次の判定結果（表中、「ＣＰＵ２０の判定」と表示）を示す。表中、スイッチ３がオン状態と判定の場合は「ＯＮ」、オフ状態と判定の場合は「ＯＦＦ」、ハーネス断線と判定の場合は「ＮＧ」と表示してある。
ＣＰＵ１０では、入力電圧値Ｖｉ１が、０Ｖの場合スイッチ３がオン状態と判定、Ｖ３の場合はオフ状態と判定、Ｖ１の場合はハーネス断線と判定する。
ＣＰＵ２０では、入力電圧値Ｖｉ２が、０Ｖの場合スイッチ３がオン状態と判定、Ｖ３の場合はオフ状態と判定、Ｖ２の場合はハーネス断線と判定する。
【００１５】
ＣＰＵ１０は、ＣＰＵ２０から通信線９を介して、ＣＰＵ２０の上記第１次の判定結果を受信し、入力電圧値Ｖｉ１にもとづく上記第１次の判定結果と合わせて、表４のようにスイッチ３のオン、オフ状態の最終判定と故障診断を行う。
【表４】
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【００１６】
表４に示したように、ＣＰＵ１０が故障した場合を除いた上記９ケースに対して、ＣＰＵ１０、２０それぞれの第１次の判定結果をＣＰＵ１０で組み合わせて判定する。
例えば、第１次の判定結果において、ＣＰＵ１０、２０の両方の判定が「ＯＮ」または「ＯＦＦ」で一致していれば、故障診断は「正常」と判定し、スイッチ状態は第１次の判定通りとする。
第１次の判定結果において、ＣＰＵ１０、２０一方の判定が「ＯＮ」で、他方が「ＮＧ」の場合は、「ＮＧ」と判定した側のＣＰＵを含むＥＣＵ側ハーネスの断線と故障診断し、スイッチ状態は「ＯＮ」と最終判定する。
【００１７】
第１次の判定結果において、ＣＰＵ１０、２０の両方の判定が「ＮＧ」の場合は、一方のハーネスの断線でスイッチがオフの状態と、両方のハーネスが断線していてスイッチ状態の判定不能（ＮＧ）の場合が有り得るので、安全側に最終判定不能（ＮＧ）とする。
第１次の判定結果において、ＣＰＵ１０、２０一方の判定が「ＯＮ」で、他方が「ＯＦＦ」と食い違う場合は、ＣＰＵ２０が異常と判定し、スイッチ状態はＣＰＵ１０の第１次の判定通りとする。
また、第１次の判定結果において、ＣＰＵ１０、２０一方の判定が「ＯＦＦ」で、他方が「ＮＧ」の場合は、両方のＣＰＵが正常なときにこのような第１次判定結果の組み合わせは有り得ないのでＣＰＵ２０の異常と判定し、スイッチ状態はＣＰＵ１０の判定どおりとする。ただし、ＣＰＵ１０が「ＮＧ」と判定しているときは、スイッチ状態のオン、オフ判定ができないので最終判定は不能（ＮＧ）とする。
【００１８】
以上のように、スイッチ３のオン、オフ状態の最終的な判定と、スイッチ回路１の正常、ハーネス７Ａ、７Ｂのどちら側のハーネスの断線か、ＣＰＵ２０の故障の診断ができる。
表４のケース８は、二重故障であり、その状態に至るまでにまず単一故障を経由することが考えられるので、単一故障の段階で診断をすることができる。
本実施の形態のＣＰＵ１０は本発明の第１の判定回路を、ＣＰＵ２０は第２の判定回路を構成する。
なお、入力回路１２は本発明の第１の入力回路に、入力回路２２は第２の入力回路に、ハーネス７Ａは第１のハーネスに、ハーネス７Ｂは第２のハーネスに対応する。
【００１９】
以上のように本実施例によれば、ＣＰＵ２０の故障とハーネス断線を区別して判定できるので、ＣＰＵ１０の最終判定結果を用いて、例えばスイッチ３の制御対象３０の起動、停止の操作に対するスイッチ回路１の耐故障性が向上する。
また、スイッチ３のオフ状態においても、ハーネスの断線、ＣＰＵ２０の異常を区別して診断できるので、操作者によるスイッチ３の試験的なオフ状態→オン状態、オン状態→オフ状態への操作をしなくても、スイッチ回路１の診断ができ、診断のリアルタイム性が向上する。
その結果、例えば緊急時にのみスイッチをオン状態とするシステムに対して、スイッチのオン動作が必要な緊急時に至る前の通常のオフ状態において、ハーネスの断線やＣＰＵの故障を事前に検出できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態のスイッチ回路図である。
【符号の説明】
【００２１】
１        スイッチ回路
３        スイッチ
５Ａ、５Ｂ    エレクトロニクス・コントロール・ユニット
７Ａ、７Ｂ    ハーネス
９        通信線
１０、２０    マイクロコンピュータ
１１、２１    アナログ入力ポート
１２、２２    入力回路
１３、２３    通信入出力ポート
１５      制御出力ポート
３０      制御対象
【図１】
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