(57)【要約】【課題】ネガティブにバイアスされるワードライン構造を有する半導体メモリ装置において、ネガティブ電圧源への放電電流の流入を減少させることで、ネガティブ電圧の変動によって発生するノイズを減少させることができる半導体メモリ装置およびその駆動方法を提供する。【解決手段】ワードラインイネーブル信号およびワードライン駆動信号をネガティブ電圧にプルダウンするＮＭＯＳトランジスタはネガティブ電圧に制御される。したがって、ネガティブにバイアスされたワードライン構造で、ネガティブ電圧源への放電電流の流入は減少する。よって、ネガティブ電圧の変動によって発生するノイズが著しく減少する。【選択図】図７
2006216221.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
複数のサブワードラインと、
対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、
対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、
対応する前記サブワードラインドライバーに各自の前記ワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーと、
を備え、
前記ワードラインイネーブルドライバーのそれぞれは、
上位デコーディング信号を入力するためのデコーダ入力端と、
所定のデコーダ制御端と、
前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端を第２電圧にプルダウンする第１デコーダプルダウン部と、
前記ワードラインイネーブル信号を発生させる所定の予備信号に応答して、前記デコーダ制御端を前記第１電圧にプルダウンする第２デコーダプルダウン部と、
前記上位デコーディング信号に応答して、前記デコーダ制御端をプルアップするデコーダプルアップ部と、
前記デコーダ制御端に応答して、前記第１電圧にプルダウンされる前記予備信号を発生するドライビング部と、
を備え、
前記漏洩遮断信号は、前記半導体メモリ装置の活性化の際、前記第１電圧に制御されることを特徴とする、半導体メモリ装置。
【請求項２】
前記予備信号に応答して、前記デコーダ制御端のプルアップを維持させるプルアップ維持部をさらに備えることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電圧は前記第２電圧より低いことを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項４】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項５】
半導体メモリ装置において、
複数のサブワードラインと、
対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、
対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、
対応する前記サブワードラインドライバーに各自のワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーと、
を備え、
前記ワードラインイネーブルドライバーのそれぞれは、
上位デコーディング信号を入力するためのデコーダ入力端と、
所定のデコーダ制御端と、
前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端と第２電圧との間に形成される第１デコーダ電流パスと、
前記デコーダ制御端に応答して前記第１電圧にプルダウンされる所定の予備信号に応答して、前記デコーダ制御端と前記第１電圧との間に形成される第２電流パスと、
を備え、
前記漏洩遮断信号は、前記ワードラインイネーブル信号のアクティブの際、前記第１電圧に制御されることを特徴とする、半導体メモリ装置。
【請求項６】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項５に記載の半導体メモリ装置。
【請求項７】
ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法において、
駆動入力端と駆動出力端を備える駆動信号発生回路が前記出力端を介して対応するサブワードラインドライバーにサブワードライン駆動信号を発生する段階と、
デコーダ入力端とデコーダ制御端を備えるワードラインイネーブルドライバーが対応するサブワードラインドライバーに、前記デコーダ制御端に応答して、プルダウンされるワードラインイネーブル信号を発生する段階と、
を備え、
前記ワードラインイネーブル信号を発生する段階は、
前記デコーダ入力端を通じて上位デコーディング信号を受信する段階と、
前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端を第２電圧にプルダウンし、前記ワードラインイネーブル信号を発生させる所定の予備信号に応答して、前記デコーダ制御端を前記第１電圧にプルダウンする段階と、
前記デコーダ制御端に応答して、前記第１電圧にプルダウンされる前記予備信号を発生する段階と、
を備え、
前記漏洩遮断信号は、前記ワードラインイネーブル信号のアクティブの際、前記第１電圧に制御されることを特徴とする、半導体メモリ装置の駆動方法。
【請求項８】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項７に記載の半導体メモリ装置の駆動方法。
【請求項９】
ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法において、
駆動入力端と駆動出力端を備える駆動信号発生回路が前記出力端を通じて対応するサブワードラインドライバーにサブワードライン駆動信号を発生する段階と、
デコーダ入力端とデコーダ制御端を備えるワードラインイネーブルドライバーが対応するサブワードラインドライバーに、前記デコーダ制御端に応答して、プルダウンされるワードラインイネーブル信号を発生する段階と、
を備え、
前記ワードラインイネーブル信号を発生する段階は、
前記デコーダ入力端を通じて上位デコーディング信号を受信する段階と、
前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端と第２電圧との間に第１デコーダ電流パスを形成する段階と、
前記ワードラインイネーブル信号を発生させる所定の予備信号に応答して、前記デコーダ制御端と前記第１電圧との間に第２デコーダ電流パスを形成する段階と、
前記デコーダ制御端に応答して、前記第１電圧にプルダウンされる前記予備信号を発生する段階と、
を備え、
前記漏洩遮断信号は、前記ワードラインイネーブル信号のアクティブの際、前記第１電圧に制御されることを特徴とする、半導体メモリ装置の駆動方法。
【請求項１０】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１１】
半導体メモリ装置において、
複数のサブワードラインと、
対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、
対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、
対応する前記サブワードラインドライバーに各自のワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーと、
を備え、
前記駆動信号発生回路のそれぞれは、
下位デコーディング信号を入力するための駆動入力端と、
前記サブワードライン駆動信号を出力するための駆動出力端と、
前記駆動出力端に接続され、前記下位デコーディング信号に応答して、前記駆動出力端を第２電圧にプルダウンする第１駆動プルダウン部と、
前記下位デコーディング信号に応答する所定の駆動制御信号に応答して、前記駆動出力端を前記第１電圧にプルダウンする第２駆動プルダウン部と、
前記駆動出力端のプルアップに応答して、前記第２プルダウン部の漏洩電流を防止するために、前記駆動制御信号を前記第１電圧に制御するための駆動制御部と、
を備えることを特徴とする、半導体メモリ装置。
【請求項１２】
前記第１電圧は前記第２電圧より低いことを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記第２駆動プルダウン部は、前記駆動出力端と前記第１電圧との間に形成され、前記駆動制御信号によってゲートされる第１ＮＭＯＳトランジスタを含み、
前記駆動制御部は、前記駆動制御信号と前記第１電圧との間に形成され、前記駆動出力端に応答する第２ＮＭＯＳトランジスタを含むことを特徴とする、請求項１１に記載の半導体メモリ装置。
【請求項１５】
半導体メモリ装置において、
複数のサブワードラインと、
対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、
対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、
対応する前記サブワードラインドライバーに各自のワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーと、
を備え、
前記駆動信号発生回路のそれぞれは、
下位デコーディング信号を入力するための駆動入力端と、
前記サブワードライン駆動信号を出力するための駆動出力端と、
前記下位デコーディング信号に応答して、前記駆動出力端と第２電圧との間に形成される第１駆動電流パスと、
前記下位デコーディング信号に応答する所定の駆動制御信号に応答して、前記駆動出力端と前記第１電圧との間に形成される第２駆動電流パスと、
前記駆動出力端のプルアップに応答して、前記第２駆動電流パスの漏洩電流を防止するために、前記駆動制御信号を前記第１電圧に制御するための駆動制御部と、
を備えることを特徴とする、半導体メモリ装置。
【請求項１６】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項１５に記載の半導体メモリ装置。
【請求項１７】
半導体メモリ装置において、
複数のサブワードラインと、
対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、
対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、
対応する前記サブワードラインドライバーに各自のワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーと、
を備え、
前記駆動信号発生回路のそれぞれは、
下位デコーディング信号を入力するための駆動入力端と、
前記サブワードライン駆動信号を出力するための駆動出力端と、
前記下位デコーディング信号を受信するための第１インバーターと、
前記下位デコーディング信号を受信するための第２インバーターと、
前記第１インバーターの出力信号に応答して、前記駆動出力端を昇圧電圧にプルアップするための駆動プルアップ部と、
前記第１インバーターの出力信号および前記駆動出力端の信号に応答して、前記駆動出力端を第２電圧にプルダウンするための第１駆動プルダウン部と、
第２インバーターの出力信号に応答する所定の駆動制御信号に応答して、前記駆動出力端を前記第１電圧にプルダウンする第２駆動プルダウン部と、
前記駆動出力端のプルアップに応答して、前記第２駆動プルダウン部の漏洩電流を防止するために、前記駆動制御信号を前記第１電圧に制御するための駆動制御部と、
を備えることを特徴とする、半導体メモリ装置。
【請求項１８】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２駆動プルダウン部は、前記駆動出力端と前記第１電圧との間に形成され、前記制御信号によってゲートされる第１ＮＭＯＳトランジスタを含み、
前記駆動制御部は、前記駆動制御信号と前記第１電圧との間に形成され、前記駆動出力端に応答する第２ＮＭＯＳトランジスタを含むことを特徴とする、請求項１７に記載の半導体メモリ装置。
【請求項２０】
ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法において、
駆動入力端と駆動出力端を備える駆動信号発生回路が前記駆動出力端を通じて対応するサブワードラインドライバーにサブワードライン駆動信号を発生する段階と、
デコーダ入力端とデコーダ制御端を備えるワードラインイネーブルドライバーが対応するサブワードラインドライバーに、前記デコーダ制御端に応答して、プルダウンされるワードラインイネーブル信号を発生する段階と、
を備え、
前記サブワードライン駆動信号を発生する段階は、
下位デコーディング信号を受信する段階と、
前記下位デコーディング信号に応答して、前記サブワードライン駆動信号を第２電圧にプルダウンする段階と、
所定の駆動制御信号に応答して、前記サブワードライン駆動信号を前記第１電圧にプルダウンする段階と、
を備え、
前記駆動制御信号は、前記駆動出力端のプルアップに応答して、前記第１電圧に制御されることを特徴とする、半導体メモリ装置の駆動方法。
【請求項２１】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項２０に記載の半導体メモリ装置の駆動方法。
【請求項２２】
ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法において、
駆動入力端と駆動出力端を備える駆動信号発生回路が前記駆動出力端を通じて対応するサブワードラインドライバーにサブワードライン駆動信号を発生する段階と、
デコーダ入力端とデコーダ制御端を備えるワードラインイネーブルドライバーが対応するサブワードラインドライバーに、前記デコーダ制御端に応答して、プルダウンされるワードラインイネーブル信号を発生する段階と、
を備え、
前記サブワードライン駆動信号を発生する段階は、
前記駆動入力端を通じて下位デコーディング信号を受信する段階と、
前記下位デコーディング信号に応答して、前記駆動出力端と第２電圧との間に第１駆動電流パスを形成する段階と、
所定の駆動制御信号に応答して、前記駆動出力端と前記第１電圧との間に第２駆動電流パスを形成する段階と、
を備え、
前記駆動制御信号は、前記駆動出力端のプルアップに応答して、前記第１電圧に制御されることを特徴とする、半導体メモリ装置の駆動方法。
【請求項２３】
前記第１電圧はネガティブ電圧であり、前記第２電圧は接地電圧であることを特徴とする、請求項２２に記載の半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特に、ネガティブワードラインドライバーおよびこれを含む半導体メモリ装置に関するものである。
【背景技術】
【０００２】
図１は典型的なＤＲＡＭのメモリセルを示す。一般に、ＤＲＡＭのメモリセルのリフレッシュ時間は、二つの主な漏洩電流、すなわち接合漏洩電流（ｊｕｎｃｔｉｏｎ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ：Ｉ１）とサブスレショルド電流（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｃｕｒｒｅｎｔ：Ｉ２）によって減少する。接合漏洩電流（Ｉ１）はトランジスタ（Ｍ１）の接合境界（ｊｕｎｃｔｉｏｎ  ｂｏｕｎｄａｒｙ）の欠陷によって発生する。サブスレショルド電流（Ｉ２）は、トランジスタ（Ｍ１）を通じて流れるチャンネル漏洩電流である。
【０００３】
接合漏洩電流（Ｉ１）は、チャンネルのイオン濃度を低めることで減少させることができるが、これはサブスレショルド電流（Ｉ２）を増加させる原因として作用する。同様に、サブスレショルド電流（Ｉ２）は、トランジスタ（Ｍ１）のスレショルド電圧を増加させることで減少させることができる。しかし、これは接合漏洩電流（Ｉ１）を増加させる原因として作用する。
【０００４】
このような接合漏洩電流（Ｉ１）とサブスレショルド電流（Ｉ２）を同時に減少させるために考案されたものが、ネガティブにバイアスされるワードライン構造である。ネガティブワードライン構造を有する半導体メモリ装置は、選択されなかったメモリセルのワードラインにネガティブ電圧（ＶＢＢ：典型的に−０．４Ｖ〜−０．５Ｖ）を供給する。
【０００５】
しかし、ネガティブにバイアスされるワードライン構造を有する半導体メモリ装置の具現の際、ネガティブ電圧源への放電電流の流入によるノイズが発生することがありうる。すなわち、ワードラインが昇圧電圧または電源電圧からネガティブ電圧（ＶＢＢ）に放電されるプレチャージ動作で、ネガティブ電圧源への放電電流の流入が不可避に発生する。この際、ネガティブ電圧源への放電電流の流入が大きすぎる場合は、ネガティブ電圧（ＶＢＢ）のノイズが大きくなって、半導体メモリ装置の誤動作を誘発させることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の目的は、ネガティブにバイアスされるワードライン構造を有する半導体メモリ装置において、ネガティブ電圧源への放電電流の流入を減少させることで、ネガティブ電圧の変動によって発生するノイズを減少させることができる半導体メモリ装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一観点によれば、半導体メモリ装置が提供される。この半導体メモリ装置は、複数のサブワードラインと、対応する各自の前記サブワードラインに接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号と各自のサブワードライン駆動信号に応答して、各自のサブワードラインを第１電圧に接続する複数のサブワードラインドライバーと、対応する前記サブワードラインドライバーに各自の前記サブワードライン駆動信号を提供するための駆動信号発生回路と、対応する前記サブワードラインドライバーに各自の前記ワードラインイネーブル信号を提供するためのワードラインイネーブルドライバーとを備える。前記ワードラインイネーブルドライバーのそれぞれは、上位デコーディング信号を入力するためのデコーダ入力端と、所定のデコーダ制御端と、前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端を第２電圧にプルダウンする第１デコーダプルダウン部と、前記ワードラインイネーブル信号を発生させる所定の予備信号に応答して、前記デコーダ制御端を前記第１電圧にプルダウンする第２デコーダプルダウン部と、前記上位デコーディング信号に応答して、前記デコーダ制御端をプルアップするデコーダプルアップ部と、前記デコーダ制御端に応答して、前記第１電圧にプルダウンされる前記予備信号を発生するドライビング部とを備える。ここで、前記漏洩遮断信号は、前記半導体メモリ装置の活性化の際、前記第１電圧に制御される。
【０００８】
また、上記課題を解決するために、本発明のほかの観点によれば、半導体メモリ装置が提供される。この半導体メモリ装置は、複数のサブワードラインと、複数のサブワードラインドライバーと、駆動信号発生回路と、ワードラインイネーブルドライバーとを備える。前記駆動信号発生回路のそれぞれは、下位デコーディング信号を入力するための駆動入力端と、前記サブワードライン駆動信号を出力するための駆動出力端と、前記駆動出力端に接続され、前記下位デコーディング信号に応答して、前記駆動出力端を第２電圧にプルダウンする第１駆動プルダウン部と、前記下位デコーディング信号に応答する所定の駆動制御信号に応答して、前記駆動出力端を前記第１電圧にプルダウンする第２駆動プルダウン部と、前記駆動出力端のプルアップに応答して、前記第２プルダウン部の漏洩電流を防止するために、前記駆動制御信号を前記第１電圧に制御するための駆動制御部とを備える。
【０００９】
また、上記課題を解決するために、本発明のさらにほかの観点によれば、ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法が提供される。この半導体メモリ装置の駆動方法は、駆動入力端と駆動出力端を備える駆動信号発生回路が前記出力端を通じて対応するサブワードラインドライバーにサブワードライン駆動信号を発生する段階と、デコーダ入力端とデコーダ制御端を備えるワードラインイネーブルドライバーが対応するサブワードラインドライバーに、前記デコーダ制御端に応答して、プルダウンされるワードラインイネーブル信号を発生する段階とを備える。前記ワードラインイネーブル信号を発生する段階は、前記デコーダ入力端を通じて上位デコーディング信号を受信する段階と、前記上位デコーディング信号および所定の漏洩遮断信号に応答して、前記デコーダ制御端を第２電圧にプルダウンし、前記ワードラインイネーブル信号を発生させる所定の予備信号に応答して、前記デコーダ制御端を前記第１電圧にプルダウンする段階と、前記デコーダ制御端に応答して、前記第１電圧にプルダウンされる前記予備信号を発生する段階とを備える。ここで、前記漏洩遮断信号は、前記ワードラインイネーブル信号のアクティブの際、前記第１電圧に制御される。
【００１０】
また、上記課題を解決するために、本発明のさらにほかの観点によれば、ワードラインイネーブル信号とサブワードライン駆動信号に応答して、サブワードラインを第１電圧に接続するサブワードラインドライバーを有する半導体メモリ装置の駆動方法が提供される。この半導体メモリ装置の駆動方法は、サブワードライン駆動信号を発生する段階と、ワードラインイネーブル信号を発生する段階とを備える。前記サブワードライン駆動信号を発生する段階は、下位デコーディング信号を受信する段階と、前記下位デコーディング信号に応答して、前記サブワードライン駆動信号を第２電圧にプルダウンする段階と、所定の駆動制御信号に応答して、前記サブワードライン駆動信号を前記第１電圧にプルダウンする段階とを備える。ここで、前記駆動制御信号は、前記駆動出力端のプルアップに応答して、前記第１電圧に制御される。
【発明の効果】
【００１１】
前記のような本発明の半導体メモリ装置によれば、ワードラインイネーブル信号およびワードライン駆動信号をネガティブ電圧にプルダウンするＮＭＯＳトランジスタはネガティブ電圧に制御される。したがって、本発明の半導体メモリ装置によれば、ネガティブにバイアスされたワードライン構造で、ネガティブ電圧源への放電電流の流入は減少する。よって、本発明の半導体メモリ装置によれば、ネガティブ電圧の変動によって発生するノイズが著しく減少する。
【発明を実施するための最良の形態】
【００１２】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施形態を例示する添付図面および添付図面に記載した内容を参照しなければならない。各図面を理解するにおいて、同一部材はできるだけ同一参照符号で示そうとすることを留意しなければならない。そして、本発明の要旨を不要にあいまいにし得ると判断される公知機能および構成についての詳細な説明は省略する。
【００１３】
以下、添付図面に基づいて本発明の好適な実施形態を説明することにより、本発明を詳細に説明する。そして、本明細書において、ネガティブ電圧（ＶＢＢ）は第１電圧と、接地電圧（ＶＳＳ）は第２電圧ということができる。
【００１４】
図２は通常のサブワードラインドライバー構造を用いる半導体メモリ装置のコア（ｃｏｒｅ）構造を示す図で、本発明の半導体メモリ装置が適用されることができる。図２に示すように、半導体メモリ装置のコア構造は、メモリセルアレイ（ＡＲＲＡＹ）、感知増幅器ブロック（ＳＡｓ）、サブワードラインブロック３２、ローデコーダ３８、ワードラインイネーブルドライバー３９、およびコンジャンクション領域（ＣＯＮＪＵＮＣＴＩＯＮ）を備える。前記コンジャンクション領域（ＣＯＮＪＵＮＣＴＩＯＮ）は、ワードラインに昇圧電圧を供給するための駆動信号発生回路４０、５０を備える。
【００１５】
それぞれのメモリセルアレイ（ＡＲＲＡＹ）は、個別メモリセル（ＭＣ）を備える。サブワードライン（ＷＬ）とビットライン（ＢＬ／ＢＬＢ）の交差点に位置する各メモリセル（ＭＣ）は一つのセルトランジスタとセルキャパシターを有する。
【００１６】
サブワードラインは、サブワードラインブロック３２内に位置するサブワードラインドライバー３６によって駆動される。サブワードラインドライバー３６のそれぞれは、ローデコーダ３８から出力されるそれぞれのワードラインイネーブル信号（ＷＥＩ）と後述する半導体メモリ装置全般に分布されたワードラインの一種であるサブワードライン駆動信号（ＰＸＩＤ）によって制御される。
【００１７】
ローデコーダ３８は、上位ローアドレス（ＭＲＡＤＤ、本実施形態では、ＲＡ２〜ＲＡ８）に応答してワードラインイネーブル信号（ＷＥＩ）を発生する。上位ローアドレス（ＭＲＡＤＤ）は、ローデコーダ３８の外部にあるワードラインイネーブルドライバー３９によってバッファリングされる。ワードラインイネーブルドライバー３９はローデコーダ３８の内部にあり得る。
【００１８】
ワードラインイネーブルドライバー３９は、対応する前記サブワードラインドライバー３６に各自のワードラインイネーブル信号（ＷＥＩ＜ｉ＞）を提供する。すなわち、前記ワードラインイネーブルドライバー３９は、上位ローアドレス（ＭＲＡＤＤ）を受信し、デコーディングしてワードラインイネーブル信号（ＷＥＩ＜ｉ＞）の一つのワードラインイネーブル信号を活性化させる。活性化された各ワードラインイネーブル信号（ＷＥＩ）は昇圧電圧（ＶＰＰ）のレベルを有する。
【００１９】
駆動信号発生回路４０は、対応する前記サブワードラインドライバー３６に各自のサブワードライン駆動信号（ＰＸＩＤ）を提供する。
【００２０】
下位デコーディング信号発生回路４２は、下位ローアドレス（ＬＲＡＤＤ、本実施形態では、ＲＡ０、ＲＡ１）を受信し、デコーディングして四つの下位デコーディング信号（ＰＸＩ＜ｊ＞、ｊは０〜３）を発生させる。前記下位デコーディング信号（ＰＸＩ＜ｊ＞）は半導体メモリ装置全般に分布される。前記下位デコーディング信号（ＰＸＩ＜ｊ＞）は、コンジャンクション領域（ＣＯＮＪＵＮＣＴＩＯＮ）内に典型的に位置する駆動信号発生回路４０、５０を駆動する。前記駆動信号発生回路４０、５０は、サブワードラインドライバー３６を駆動する相補的な信号線であるＰＸＩＤ／ＰＸＩＢ線を駆動する。
【００２１】
メモリセルがアクセスされる時、対応するワードラインイネーブル信号（ＷＥＩ）とＰＸＩＤ／ＰＸＩＢ信号は活性化される。対応するサブワードラインドライバー３６、ＳＷＤは対応するサブワードライン（ＷＬ）を昇圧電圧（ＶＰＰ）に駆動する。アクセス動作が完全に終わった後、サブワードラインドライバー３６は、サブワードライン（ＷＬ）を、接地電圧（ＶＳＳ）を経て、ネガティブ電圧（ＶＢＢ）にプレチャージする。ＰＸ線とワードラインドライバー回路を半導体メモリ装置に分布させることにより、半導体メモリ装置は一層高速で動作することができる。
【００２２】
図３および図４はそれぞれ図２のサブワードラインドライバー（ＳＷＤ）３６の例を示す図で、図３は通常のＮＭＯＳ型サブワードラインドライバーを示し、図４は通常のＣＭＯＳ型サブワードラインドライバーを示す。ここで、信号（ＰＸＩＢ）は下位デコーディング信号（ＰＸＩ）と相反する位相を有する信号であり、活性化された下位デコーディング信号（ＰＸＩ）は昇圧電圧（ＶＰＰ）のレベルを有する。ＷＥＩＢはワードラインイネーブル信号（ＷＥＩ）と相反する位相を有する信号である。
【００２３】
したがって、図３および図４のサブワードラインドライバーは、下位デコーディング信号（ＰＸＩ）およびワードラインイネーブル信号（ＷＥＩ）に応答して、サブワードライン（ＷＬ）を昇圧電圧（ＶＰＰ）のレベルに駆動する。
【００２４】
そして、図３および図４のサブワードラインドライバーは対応する各自の前記サブワードライン（ＷＬ）に接続され、プレチャージ動作を行う間に、各自のワードラインイネーブル信号（ＷＥＩ）と各自のサブワードライン駆動信号（ＰＸＩＤ）に応答して、各自のサブワードライン（ＷＬ）をネガティブ電圧（ＶＢＢ）に接続する。
【００２５】
図５は図２のワードラインイネーブルドライバー３９を具現する一例を示す図であり、図６は駆動信号発生回路４０、５０を具現する一例を示す図である。図５を参照すれば、ワードラインイネーブルドライバー３９は、ＰＭＯＳトランジスタ５０３およびＮＭＯＳトランジスタ５０５を備える。
【００２６】
半導体メモリ装置のアクティブ動作の際、上位デコーディング信号（ＷＥＸＩ）によってワードラインイネーブル信号（ＷＥＩ）が選択されれば、前記ワードラインイネーブル信号（ＷＥＩ）はＰＭＯＳトランジスタ５０３によって昇圧電圧（ＶＰＰ）にプルアップされる。ここで、上位デコーディング信号（ＷＥＸＩ）は上位ローアドレス（ＭＲＡＤＤ）にデコーディングされる信号である。前記ワードラインイネーブル信号（ＷＥＩ）はＰＭＯＳトランジスタ５０３によって昇圧電圧（ＶＰＰ）にプルアップされる。
【００２７】
そして、ワードラインイネーブル信号（ＷＥＩ）は、ＮＭＯＳトランジスタ５０５によってネガティブ電圧（ＶＢＢ）に放電される。
【００２８】
図６を参照すれば、駆動信号発生回路４０は、複数のインバーター６１０、６２０、６３０、二つのトランジスタ６５０、６８０、および遅延回路６６０を備える。
【００２９】
電源電圧（ＶＣＣ）はメモリセルアレイ（ＡＲＲＡＹ）の供給電圧で、ハイ（ｈｉｇｈ）レベルを有する。下位デコーディング信号（ＰＸＩ）がロー（ｌｏｗ）からハイ（ｈｉｇｈ）に遷移する場合、インバーター６２０の出力信号（ＰＸＩＤ）は昇圧電圧（ＶＰＰ）レベルを有する。この場合、図３および図４のサブワードライン（ＷＬ）も活性化されたワードラインイネーブル信号（ＷＥＩ）に応答して昇圧電圧（ＶＰＰ）のレベルを有する。
【００３０】
下位デコーディング信号（ＰＸＩ）がハイ（Ｈ）からロー（Ｌ）に遷移する場合、インバーター６２０の出力信号（ＰＸＩＤ）はハイ（Ｈ）レベルからロー（Ｌ）レベルに減少する。インバーター６２０の出力信号（ＰＸＩＤ）がトランジスタ６５０のスレショルド電圧（ｔｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）より高い場合、インバーター６２０の出力端の大部分の電流はトランジスタ６５０を通じて接地電圧（ＶＳＳ）に放電する。この時、高いスレショルド電圧を有するトランジスタ６８０によって、インバーター６２０の出力端は少ない電流をネガティブ電圧（ＶＢＢ）に放電する。
【００３１】
トランジスタ６５０のゲートに接続された遅延回路６６０によって、インバーター６２０の出力電圧（ＰＸＩＤ）がほぼ０になるまでインバーター６２０の出力端の電流はトランジスタ６５０を通じて接地電圧ＶＳＳに放電される。トランジスタ６５０がターン−オフされた後、インバーター６２０の出力信号（ＰＸＩＤ）の電圧はトランジスタ６８０を通じてネガティブ電源（ＶＢＢ）レベルになる。
【００３２】
すなわち、インバーター６２０の出力信号（ＰＸＩＤ）は接地電圧（ＶＳＳ）を経ってネガティブ電圧（ＶＢＢ）に放電される。これにより、トランジスタ６８０を通じて流れる電流によるネガティブ電圧（ＶＢＢ）の変動が減少することができる。
【００３３】
しかし、半導体メモリ装置の動作電圧が徐々に低くなれば、図５および図６の実施形態は誤動作を起こす可能性が増加する。すなわち、半導体メモリ装置の動作電圧が徐々に低くなるにしたがい、インバーター６２０の出力信号の放電を円滑にするためには、トランジスタ６８０は低いスレショルド電圧が要求される。この場合、サブワードライン（ＷＬ）が活性化されるアクティブ動作の際、昇圧電圧（ＶＰＰ）とネガティブ電圧（ＶＢＢ）との間のトランジスタ６８０を通じる漏洩電流が発生する可能性がある。また、図５のＮＭＯＳトランジスタ５０５のスレショルド電圧も共に低くなり、アクティブ動作時、昇圧電圧（ＶＰＰ）とネガティブ電圧（ＶＢＢ）との間のトランジスタ５０３を通じて漏洩電流が発生することができる。これにより、昇圧電圧（ＶＰＰ）およびネガティブ電圧（ＶＢＢ）のノイズが発生する可能性がある。そして、図５のＮＭＯＳトランジスタ５０５および図６のＮＭＯＳトランジスタ６８０のスレショルド電圧を調節するために、別途の不純物ドーピング工程が必要であり、これによって、工程段階が増加する問題点がある。また、このような不純物ドーピング工程によっても、図５のＮＭＯＳトランジスタ５０５および図６のＮＭＯＳトランジスタ６８０のスレショルド電圧を適切に調節することが非常に難しい製造工程がある（例えば、ＦＩＮＦＥＴ工程）。
【００３４】
図７は本発明の一実施形態による半導体メモリ装置に適用されるワードラインイネーブルドライバー３９の例を示す図である。図７を参照すれば、対応する前記サブワードラインドライバー３６に前記ワードラインイネーブル信号（ＷＥＩ）を提供するためのワードラインイネーブルドライバー３９は、デコーダ入力端（ＮＩＤＣ）、デコーダ制御端（ＮＣＤＣ）、第１デコーダデコーダプルダウン部７１０、第２デコーダプルダウン部７２０、ドライビング部７３０、デコーダプルアップ部７４０、およびプルアップ維持部７５０を備える。
【００３５】
デコーダ入力端（ＮＩＤＣ）を通じて、上位デコーディング信号（ＷＥＸＩ）が入力される。
【００３６】
第１デコーダプルダウン部７１０は、上位デコーディング信号（ＷＥＸＩ）および所定の漏洩遮断信号（ＰＮＷＥＮ）に応答して、前記デコーダ制御端（ＮＣＤＣ）を接地電圧（ＶＳＳ）にプルダウンする。前記漏洩遮断信号（ＰＮＷＥＮ）は、ワードラインイネーブル信号（ＷＥＩ）のアクティブ時にネガティブ電圧（ＶＢＢ）に制御される。望ましくは、第１デコーダプルダウン部７１０は、接地電圧（ＶＳＳ）とデコーダ制御端（ＮＣＤＣ）との間に形成される二つのＮＭＯＳトランジスタ７１０ａ、７１０ｂを含む。ＮＭＯＳトランジスタ７１０ａは上位デコーディング信号（ＷＥＸＩ）によってゲートされる。ＮＭＯＳトランジスタ７１０ｂは、前記漏洩遮断信号（ＰＮＷＥＮ）によって、ゲートされる。したがって、前記デコーダ制御端（ＮＣＤＣ）が接地電圧（ＶＳＳ）以下に下降する時、ＮＭＯＳトランジスタ７１０ｂを通じる漏洩電流の発生が減少する。
【００３７】
第１デコーダプルダウン部７１０は、上位デコーディング信号（ＷＥＸＩ）および所定の漏洩遮断信号（ＰＮＷＥＮ）に応答して、前記デコーダ制御端（ＮＣＤＣ）と接地電圧（ＶＳＳ）との間に第１デコーダ電流パス（ＩＤＣ１）を形成する。これにより、前記デコーダ制御端（ＮＣＤＣ）は、プルダウンの際、前記第１デコーダプルダウン部７１０によって接地電圧（ＶＳＳ）にプルダウンされる。
【００３８】
第２デコーダプルダウン部７２０は、予備信号（ＶＰＲＥ）に応答して、前記デコーダ制御端（ＮＣＤＣ）をネガティブ電圧（ＶＢＢ）にプルダウンする。予備信号（ＶＰＲＥ）は究極的に前記ワードラインイネーブル信号（ＷＥＩ）を発生させる。図７のワードラインイネーブルドライバー３９において、前記予備信号（ＶＰＲＥ）と前記ワードラインイネーブル信号（ＷＥＩ）は同一である。望ましくは、前記第２デコーダプルダウン部７２０は、デコーダ制御端（ＮＣＤＣ）とネガティブ電圧（ＶＢＢ）との間に形成され、前記予備信号（ＶＰＲＥ）によってゲートされるＮＭＯＳトランジスタ７２０ａを含む。第２デコーダプルダウン部７２０は、予備信号（ＶＰＲＥ）に応答して、前記デコーダ制御端（ＮＣＤＣ）とネガティブ電圧（ＶＢＢ）との間に第２デコーダ電流パス（ＩＤＣ２）を形成する。したがって、前記デコーダ制御端（ＮＣＤＣ）は、プルダウンの際、前記第２デコーダプルダウン部７２０によってネガティブ電圧（ＶＢＢ）にプルダウンされる。
【００３９】
前記ドライビング部７３０は、デコーダ制御端（ＮＣＤＣ）に応答して、ネガティブ電圧（ＶＢＢ）にプルダウンされる予備信号（ＶＰＲＥ）を発生する。望ましくは、前記ドライビング部７３０は、昇圧電圧（ＶＰＰ）とネガティブ電圧（ＶＢＢ）との間に形成されるインバーターで具現される。したがって、予備信号（ＶＰＲＥ）は昇圧電圧（ＶＰＰ）とネガティブ電圧（ＶＢＢ）との間でスイングする。
【００４０】
デコーダプルアップ部７４０は、遅延昇圧デコーディング信号（ＰＤＷＥＸ）に応答して、前記デコーダ制御端（ＮＣＤＣ）を昇圧電圧（ＶＰＰ）にプルアップする。遅延昇圧デコーディング信号（ＰＤＷＥＸ）は、上位デコーディング信号（ＷＥＸＩ）に対して所定の時間で遅延し、接地電圧（ＶＳＳ）と昇圧電圧（ＶＰＰ）の間でスイングする。結局、前記デコーダプルアップ部７４０は上位デコーディング信号（ＷＥＸＩ）に応答する。望ましくは、前記デコーダプルアップ部７４０は、前記デコーダ制御端（ＮＣＤＣ）と昇圧電圧（ＶＰＰ）との間に形成され、前記遅延昇圧デコーディング信号（ＰＤＷＥＸ）によってゲートされるＰＭＯＳトランジスタ７４０ａを備える。したがって、前記デコーダ制御端（ＮＣＤＣ）は、デコーダプルアップ部７４０によって、昇圧電圧（ＶＰＰ）にプルアップされる。
【００４１】
プルアップ維持部７５０は予備信号（ＶＰＲＥ）に応答して、デコーダ制御端（ＮＣＤＣ）の昇圧電圧（ＶＰＰ）へのプルアップを維持する。望ましくは、前記プルアップ維持部７５０は、デコーダ制御端（ＮＣＤＣ）と昇圧電圧（ＶＰＰ）との間に形成されるＰＭＯＳトランジスタ７５０ａを含む。したがって、前記デコーダ制御端（ＮＣＤＣ）が昇圧電圧（ＶＰＰ）にプルアップする場合、ネガティブ電圧（ＶＢＢ）に制御される予備信号（ＶＰＲＥ）にゲートされるＰＭＯＳトランジスタ７５０ａによって、前記デコーダ制御端（ＮＣＤＣ）は昇圧電圧（ＶＰＰ）を維持する。
【００４２】
図８は図７に示すワードラインイネーブルドライバー３９のタイミング図を示す。図３、図４、図７および図８を参照して、ワードラインイネーブルドライバー３９の動作を詳細に説明する。
【００４３】
上位デコーディング信号（ＷＥＸＩ）が接地電圧（ＶＳＳ）から電源電圧（ＶＣＣ）に遷移する場合、第１デコーダプルダウン部７１０およびドライビング部７３０によって、ワードラインイネーブル信号（ＷＥＩ）はネガティブ電圧（ＶＢＢ）から昇圧電圧（ＶＰＰ）に遷移する。したがって、図３または図４のサブワードラインドライバー３６のサブワードライン（ＷＬ）は、活性化されたサブワードライン駆動信号（ＰＸＩＤ）および活性化されなかった信号（ＰＸＩＢ）に応答して、昇圧電圧（ＶＰＰ）にプルアップされる。この際、漏洩遮断信号（ＰＮＷＥＮ）はネガティブ電圧（ＶＢＢ）に制御される。したがって、第１デコーダプルダウン部７１０を通じる漏洩電流はほとんど発生しない。
【００４４】
ここで、ワードラインイネーブル信号（ＷＥＩ）のアクティブの際、漏洩遮断信号（ＰＮＷＥＮ）のネガティブ電圧（ＶＢＢ）への遷移は、遅延昇圧デコーディング信号（ＰＤＷＥＸ）の昇圧電圧（ＶＰＰ）への遷移より所定の制御時間（ＴＤ）だけ遅く発生する。これは、前記デコーダ制御端（ＮＣＤＣ）の接地電圧（ＶＳＳ）へのプルダウンのための時間を充分に確保するためである。
【００４５】
前記上位デコーディング信号（ＷＥＸＩ）が電源電圧（ＶＣＣ）から接地電圧（ＶＳＳ）に遷移する場合、デコーダプルアップ部７４０およびドライビング部７３０によって、ワードラインイネーブル信号（ＷＥＩ）はネガティブ電圧（ＶＢＢ）に下降する。
【００４６】
図９は本発明の実施形態による半導体メモリ装置に適用される駆動信号発生回路４０の例を示す図である。図９を参照すれば、対応するサブワードラインドライバー３６にサブワードライン駆動信号（ＰＸＩＤ）を提供するための駆動信号発生回路４０は、駆動入力端（ＮＩＤＲ）、駆動出力端（ＮＯＤＲ）、第１インバーター９１０、第２インバーター９２０、駆動プルアップ部９３０、第１駆動プルダウン部９４０、第２駆動プルダウン部９５０、および駆動制御部９６０を含む。
【００４７】
駆動入力端（ＮＩＤＲ）を通じて下位デコーディング信号（ＰＸＩ）が入力される。サブワードライン駆動信号（ＰＸＩＤ）は駆動出力端（ＮＯＤＲ）を通じて出力される。
【００４８】
第１インバーター９１０および第２インバーター９２０は下位デコーディング信号（ＰＸＩ）を受信する。前記第１インバーター９１０のＰＭＯＳトランジスタ９１０ａは、ソース端子が昇圧電圧（ＶＰＰ）に連結され、ＮＭＯＳトランジスタ９１０ｂは、ソース端子が接地電圧（ＶＳＳ）に連結される。したがって、第１インバーター９１０の出力信号（Ｎ９１４）は、下位デコーディング信号（ＰＸＩ）の論理状態によって、昇圧電圧（ＶＰＰ）と接地電圧（ＶＳＳ）との間でスイングする。
【００４９】
駆動プルアップ部９３０は、第１インバーター９１０の出力信号（Ｎ９１４）に応答して、駆動出力端（ＮＯＤＲ）を昇圧電圧（ＶＰＰ）にプルアップする。望ましくは、駆動プルアップ部９３０は、昇圧電圧（ＶＰＰ）と駆動出力端（ＮＯＤＲ）との間に形成され、第１インバーター９１０の出力信号（Ｎ９１４）によってゲートされるＰＭＯＳトランジスタ９３０ａを含む。
【００５０】
第１駆動プルダウン部９４０は、第１インバーター９１０の出力信号（Ｎ９１４）および前記駆動出力端（ＮＯＤＲ）の信号に応答して、前記駆動出力端（ＮＯＤＲ）を接地電圧（ＶＳＳ）にプルダウンする。望ましくは、第１駆動プルダウン部９４０は、接地電圧（ＶＳＳ）と駆動出力端（ＮＯＤＲ）との間に形成される二つのＮＭＯＳトランジスタ９４０ａ、９４０ｂを含む。ＮＭＯＳトランジスタ９４０ａは、第１インバーター９１０の出力信号（Ｎ９１４）によってゲートされる。ＮＭＯＳトランジスタ９４０ｂは、駆動出力端（ＮＯＤＲ）の信号が遅延回路９４５によって遅延される信号（ＰＸＩＤＧ）によってゲートされる。前記第１駆動プルダウン部９４０は、第１インバーター９１０の出力信号（Ｎ９１４）、すなわち下位デコーディング信号（ＰＸＩ）および前記駆動出力端（ＮＯＤＲ）の信号に応答して、前記駆動出力端（ＮＯＤＲ）と接地電圧（ＶＳＳ）との間に第１駆動電流パス（ＩＤＲ１）を形成する。
【００５１】
第２駆動プルダウン部９５０は、所定の駆動制御信号（ＤＲＣＯＮ）に応答して、前記駆動出力端（ＮＯＤＲ）をネガティブ電圧（ＶＢＢ）にプルダウンする。望ましくは、前記第２駆動プルダウン部９５０は、駆動出力端（ＮＯＤＲ）とネガティブ電圧（ＶＢＢ）との間に形成され、前記駆動制御信号（ＤＲＣＯＮ）によってゲートされるＮＭＯＳトランジスタ９５０ａを含む。本実施形態において、前記駆動制御信号（ＤＲＣＯＮ）は、第２インバーター９２０の出力信号である信号（ＰＸＩＢ）と同一信号である。前記第２駆動プルダウン部９５０は、駆動制御信号（ＤＲＣＯＮ）に応答して、前記駆動出力端（ＮＯＤＲ）と電源電圧（ＶＢＢ）との間に第２駆動電流パス（ＩＤＲ２）を形成する。
【００５２】
駆動制御部９６０は、駆動出力端（ＮＯＤＲ）のプルアップに応答して、駆動制御信号（ＤＲＣＯＮ）をネガティブ電圧（ＶＢＢ）に制御する。このように、ネガティブ電圧（ＶＢＢ）に制御される駆動制御信号（ＤＲＣＯＮ）によって、前記第２駆動プルダウン部９５０の漏洩電流が防止される。
【００５３】
望ましくは、駆動制御部９６０は、駆動制御信号（ＤＲＣＯＮ）とネガティブ電圧（ＶＢＢ）との間に形成され、前記駆動出力端（ＮＯＤＲ）によってゲートされるＮＭＯＳトランジスタ９６０ａを含む。
【００５４】
ＮＭＯＳトランジスタ９２５は、駆動制御信号（ＤＲＣＯＮ）が遅延回路９６５によって遅延される信号（ＰＸＩＢＤＧ）によってゲートされて、インバーター９２０のプルダウン経路を形成する。
【００５５】
遅延回路９４５、９６５によって、前記サブワードライン駆動信号（ＰＸＩＤ）および前記駆動制御信号（ＤＲＣＯＮ）がＮＭＯＳトランジスタ９４０ｂ、９２５のスレショルド電圧以下に下降した後にも、所定の時間の間に続いて接地電圧（ＶＳＳ）にプルダウンされることができる。
【００５６】
図１０は図９に示す駆動信号発生回路４０のタイミング図を示す。図３、図４、図９および図１０を参照して、駆動信号発生回路４０の動作を詳細に説明する。
【００５７】
下位デコーディング信号（ＰＸＩ）が接地電圧（ＶＳＳ）から昇圧電圧（ＶＰＰ）に遷移する場合、インバーター９１０、９２０、９３０によって、サブワードライン駆動信号（ＰＸＩＤ）はネガティブ電圧（ＶＢＢ）から昇圧電圧（ＶＰＰ）に遷移する。したがって、図３または図４のサブワードラインドライバー３６のサブワードライン（ＷＬ）は、活性化されたワードラインイネーブル信号（ＷＥＩ）および活性化されなかった信号（ＰＸＩＢ）に応答して、昇圧電圧（ＶＰＰ）にプルアップされる。この際、トランジスタ９６０ａがターンオンされるので、前記駆動制御信号（ＤＲＣＯＮ）はネガティブ電圧（ＶＢＢ）に制御される。したがって、トランジスタ９５０ａを通じる漏洩電流はほとんど発生しない。
【００５８】
ここで、ＮＭＯＳトランジスタ９２５は、信号（ＰＸＩＢ）を所定の第１遅延時間（ｔｄ１）だけ遅延する信号（ＰＸＩＢＧ）によってゲートされる。これは、信号（ＰＸＩＢ）の接地電圧（ＶＳＳ）へのプルダウンのための時間を充分に確保するためである。
【００５９】
前記下位デコーディング信号（ＰＸＩ）が昇圧電圧（ＶＰＰ）から接地電圧（ＶＳＳ）に遷移する場合、サブワードライン駆動信号（ＰＸＩＤ）はトランジスタ９４０ａ、９４０ｂを通じて接地電圧（ＶＳＳ）に下降する。そして、駆動制御信号（ＤＲＣＯＮ）が電源電圧（ＶＣＣ）に制御されるので、サブワードライン駆動信号（ＰＸＩＤ）はトランジスタ９５０ａを通じてネガティブ電圧（ＶＢＢ）に下降する。
【００６０】
そして、ＮＭＯＳトランジスタ９４０ｂは、サブワードライン駆動信号（ＰＸＩＤ）を所定の第２遅延時間（ｔｄ２）だけ遅延する信号（ＰＸＩＤＧ）によってゲートされる。これは、サブワードライン駆動信号（ＰＸＩＤ）の接地電圧（ＶＳＳ）へのプルダウンのための時間を充分に確保するためである。
【００６１】
図１１および図１２は本発明の半導体メモリ装置のサブワードラインドライバー、駆動信号発生回路、ワードラインイネーブルドライバーの配置図である。図１１では、ＮＭＯＳ型サブワードラインドライバーが適用され、図１２では、ＣＭＯＳ型サブワードラインドライバーが適用される。図１１および図１２のように、駆動信号発生回路の各要素がサブワードラインブロック（ＳＷＤｓ）の両側に分散されることにより、効率よくレイアウトすることができる。
【００６２】
以上、本発明を図面に示す一実施形態を参照して説明したが、これは例示的なものに過ぎなく、本技術分野の当業者であれば、これから多様な変形および均等なほかの実施形態が可能であることが理解できる。よって、本発明の真正な技術的保護範囲は特許登録請求範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６３】
本発明は、ワードラインイネーブル信号およびワードライン駆動信号をネガティブ電圧にプルダウンするＮＭＯＳトランジスタがネガティブ電圧に制御されるので、ネガティブ電圧の変動によって発生するノイズが著しく減少するもので、半導体メモリ装置に適用可能である。
【図面の簡単な説明】
【００６４】
【図１】典型的なＤＲＡＭのメモリセルを示す図である。
【図２】通常のサブワードラインドライバー構造を利用した半導体メモリ装置のコア構造を示す図である。
【図３】図２のサブワードラインドライバーの例として、通常のＮＭＯＳ型サブワードラインドライバーを示す図である。
【図４】図２のサブワードラインドライバーの例として、通常のＣＭＯＳ型サブワードラインドライバーを示す図である。
【図５】図２のワードラインイネーブルドライバーを具現する一例を示す図である。
【図６】駆動信号発生回路を具現する一例を示す図である。
【図７】本発明の一実施形態による半導体メモリ装置に適用されるワードラインイネーブルドライバーの例を示す図である。
【図８】図７に示すワードラインイネーブルドライバーのタイミング図である。
【図９】本発明の実施形態による半導体メモリ装置に適用される駆動信号発生回路の例を示す図である。
【図１０】図９に示す駆動信号発生回路のタイミング図である。
【図１１】本発明の半導体メモリ装置のＮＭＯＳ型サブワードラインドライバー、駆動信号発生回路、およびワードラインイネーブルドライバーの配置図である。
【図１２】本発明の半導体メモリ装置のＣＭＯＳ型サブワードラインドライバー、駆動信号発生回路、およびワードラインイネーブルドライバーの配置図である。
【符号の説明】
【００６５】
３９    ワードラインイネーブルドライバー
４０、５０    駆動信号発生回路
７１０    第１デコーダプルダウン部
７２０    第２デコーダプルダウン部
７３０    ドライビング部
７４０    デコーダプルアップ部
７５０    プルアップ維持部
９３０    駆動プルアップ部
９４０    第１駆動プルダウン部
９５０    第２駆動プルダウン部
９６０    駆動制御部
ＤＲＣＯＮ    駆動制御信号
ＬＲＡＤＤ    下位ローアドレス
ＭＲＡＤＤ    上位ローアドレス
ＮＣＤＣ    デコーダ制御端
ＮＩＤＣ    デコーダ入力端
ＮＩＤＲ    駆動入力端
ＮＯＤＲ    駆動出力端
ＰＸＩＤ    サブワードライン駆動信号
ＳＷＤ、３６    サブワードラインドライバー
ＶＢＢ    ネガティブ電圧
ＶＰＰ    昇圧電圧
ＷＥＩ    ワードラインイネーブル信号
【図１】
2006216221.tif 000003
【図２】
2006216221.tif 000004
【図３】
2006216221.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006216221.tif 000009
【図８】
2006216221.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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