(57)【要約】【課題】各画素に画素アンプを配置させた構成において全画素同時にリセットすることにより露光のタイミングを合わせることができるの固体撮像素子を提供する。  【解決手段】本発明の固体撮像素子は、各画素に、光電変換部と、前記光電変換部にて生成し蓄積された信号電荷を受けて蓄積する拡散領域と、前記光電変換部から前記拡散領域に信号電荷を転送する転送部と、前記拡散領域を構成の一部に有し前記拡散領域に蓄積される信号電荷に応じた信号を画素より出力する画素アンプと、前記拡散領域上に絶縁膜を介して設けられ前記拡散領域の少なくとも一部の表面の導電型を反転状態にする複数の反転化電極とを有している。【選択図】図２
2006210680.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素と、前記画素を駆動し画素から信号を外部に出力するための周辺回路とを少なくとも有し、
前記画素は、入射光に応じた信号電荷を生成し蓄積する光電変換部と、
前記光電変換部にて生成し蓄積された信号電荷を受けて、これを蓄積する拡散領域と、
前記光電変換部から前記拡散領域に信号電荷を転送する転送部と、
前記拡散領域を構成の一部に有し、前記拡散領域に蓄積される信号電荷に応じた信号を画素より出力する画素アンプと、
前記拡散領域上に絶縁膜を介して設けられ、前記拡散領域の少なくとも一部の表面の導電型を反転状態にする複数の反転化電極と、が配置されることを特徴とする固体撮像素子。
【請求項２】
前記複数の反転化電極は、前記拡散領域を完全空乏化させると共に、蓄積された前記信号電荷を消去するリセット部であることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記画素は、オーバーフロードレインをさらに有することを特徴とする請求項１または請求項２に記載の固体撮像素子。
【請求項４】
前記画素は、入射光を遮断し少なくとも前記光電変換部の周囲に渡って配置される遮光膜を有することを特徴とする請求項１から請求項３のいずれかに記載の固体撮像素子。
【請求項５】
前記画素アンプは、接合型電界効果トランジスタであり、
前記拡散領域は、前記接合型電界効果トランジスタのゲートであることを特徴とする請求項１から請求項４のいずれかに記載の固体撮像素子。
【請求項６】
前記周辺回路は、ＣＭＯＳトランジスタ回路にて構成されていることを特徴とする請求項１から請求項５のいずれかに記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものであり、特に、各画素に画素アンプを有し、全画素同時露光方式の電子シャッター機能を備える固体撮像素子に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子カメラが広く一般に普及している。これらのカメラには、ＣＣＤ型、Ｘ−Ｙアドレス型、或は各画素に画素アンプを配置させた増幅型の固体撮像素子が使用されている。このような固体撮像素子は、画素がマトリクス状に複数配置され、各画素にて光電変換を行い信号電荷を生成する。生成された信号電荷、または、信号電荷に応じた電気信号は、ＣＣＤや信号線を介して外部に出力される。
【０００３】
また、各画素にフォトトランジスタを配置させ、信号電荷を生成する光電変換部とその信号電荷を増幅する画素アンプとを一体化させた構成も公知である（例えば、特許文献１）。図９は、特許文献１に開示されている従来の増幅型の固体撮像素子の画素概略図であり、（ａ）は平面図、（ｂ）はその線Ａ−Ａ’部における断面図である。また、図１０は、画素の回路図である。
ここに開示されている固体撮像素子１００は、画素アンプとして接合型電界効果トランジスタ（以下、ＪＦＥＴと称す）を配置し、そのゲート領域１０３を光電変換部とするフォトトランジスタを各画素に有している。
ＪＦＥＴのバックゲ−ト領域となるＰ型半導体基板１０１上にチャネル領域となるＮ型半導体層１０２および表面ゲ−ト領域１０３となるＰ型半導体層が、順次積層されるように配置される。表面にはＪＦＥＴのＮ+ 型ソ−ス領域１０４、Ｎ+ 型ドレイン領域１０５がＮ型半導体層１０２に電気的に接続されて配置される。Ｎ+ 型ソ−ス領域１０４は、コンタクトホ−ル１０９を介してソ−スライン１１０（垂直信号線）に接続されている。
ゲート領域１０３の表面には、撮像する波長範囲に対し透明な材料から成る第１、第２の反転化電極１０７、１０８が、Ｎ+ 型ソ−ス領域１０４の周囲を囲むように配置される。すなわち、ソ−ス領域１０４に隣接する第１反転化電極１０７とドレイン領域１０５に隣接する第２反転化電極１０８とが、絶縁層１０６上に配置される。画素間のＰ型半導体領域１０３の表面には画素分離用電極１１１が絶縁層１０６を介してＸ方向に共通に形成されている。
【０００４】
次に、この固体撮像装置の駆動方法について図１１のゲ−ト駆動パルスタイミングチャ−トを用いて説明する。なお、φＧ１は第１反転化電極に印加する電圧、φＧ２は第２反転化電極に印加する電圧、Ｔ１ はリセット期間、Ｔ２ は光生成電荷蓄積期間、Ｔ３は読み出し期間、Ｔ4は電子充填期間、Ｔ５は電子充填動作の１／２の周期である。
【０００５】
まず、リセット期間（Ｔ１）において、第１、第２反転化電極１０７、１０８に大きな正電圧Ｖ３（以下、順バイアス電圧と称す）を印加して、ＪＦＥＴのゲート領域１０３に蓄積されている信号電荷をリセットする。Ｖ３を印加すると、ＪＦＥＴのゲート領域１０３に蓄積されている信号電荷が基板１０１に排出される。第１、第２反転化電極１０７、１０８下のゲート領域１０３は完全空乏化し、リセットノイズは生じない。
【０００６】
リセット後、第１、第２反転化電極１０７、１０８は、ソ−ス電圧ＶＳ、ドレイン電圧ＶＤに対して負電圧Ｖ１（以下、逆バイアス電圧と称す）に設定され、光生成電荷蓄積期間（Ｔ２）に入る。第１、第２反転化電極１０７、1０８下の空乏化されたゲート領域１０３に光電変換された信号電荷が蓄積される。
【０００７】
光生成電荷蓄積期間において、電子充填動作を行う。電子充填動作およびその効果については、特許文献１に詳細が記載されている。電子充填動作は、界面で発生する暗電流が抑制される動作である。一方の反転化電極を逆バイアス電圧とし、その下のゲート領域１０３に信号電荷を集めておき、且つ、他方の反転化電極を大きな順バイアス電圧（Ｖ３）とし、その下のゲート領域１０３の導電型を反転化させ、これを周期的に行うことで実現される。
【０００８】
即ち、電子充填動作は、第１反転化電極１０７と第２反転化電極１０８にＶ３を交互に印加して行われ、第１反転化電極１０７下のＰ型半導体層１０３の表面にはソ−ス領域１０４と接続する表面チャネルが、また第２反転化電極１０８下のＰ型半導体層１０３の表面にはドレイン領域１０５と接続する表面チャネルが形成されエネルギ−バンドギャップ中央付近の空の界面準位が電子によって充填される。これにより、界面で生成される暗電流が低減される。Ｎ型半導体層１０２のほぼ中央よりも表面側の空乏層内で生成したホ−ルは、完全空乏化されたゲート領域１０３の電位の低い内部に蓄積されるため、電子充填された界面準位に捕獲され次の電子充填動作時に伝導帯の電子と再結合し消滅することはない。
【０００９】
次に、画素から信号を読み出す（Ｔ３）。読み出しは第１反転化電極１０７にＶ２を印加してＮ型半導体層１０２にチャネルを形成し、光生成したホ−ル量に応じて増幅された電流を非破壊で得ることにより行われる。また、Ｎ+型ソース領域１０４に電流源を接続してソースフォロワ回路とし、光生成したホール量に応じたゲート領域１０３の電位変化を検出しても良い。
【００１０】
読み出しの直前（ｔ1） において、第２反転化電極の電圧をＶ３にして光生成したホ−ルを第１反転化電極１０７下に集めゲ−ト容量を低減する。このため高い感度が得られる。信号読み出し時において、第２反転化電極１０８下は実効的なドレイン領域となる。
そして、すべての行から順次信号を読み出していき、画像が得られる。
【００１１】
以上のように、固体撮像装置１００は、高速リセットが可能で、リセットノイズがなく、絶縁層−半導体界面で発生する暗電流が抑圧され、読み出し時のゲ−ト容量を低減することもできるため光感度が高く、しかも非破壊に増幅された信号を読み出すことができる。
【特許文献１】特開平６−７７４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に開示されている従来の増幅型の固体撮像素子は、上記のようにリセットノイズが無く、絶縁層−半導体界面で発生する暗電流が抑圧されるという顕著な効果が認められる。
しかしながら、一行ずつ順番にリセット、生成電荷蓄積、読み出しを行うので、露光タイミングが、各行ごとに異なると言う問題点があった。露光タイミングが各行ごとに異なると、被写体が速い動きをしている場合などを静止画像にした時に被写体の形状が歪んで撮像され、見づらい画像になってしまう。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであり、各行の露光タイミングを一致させることが可能な固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明者は、各行の露光タイミングを一致させるために、全画素同時にリセットを行い全画素同時に露光を開始し、全画素同時に露光を終了する電子シャッタを可能とする増幅型の固体撮像素子を見出し、発明に至った。
【００１５】
そこで、本発明の固体撮像素子による第１の態様は、マトリクス状に配置された複数の画素と、前記画素を駆動し画素から信号を外部に出力するための周辺回路とを少なくとも有し、前記画素は、入射光に応じた信号電荷を生成し蓄積する光電変換部と、前記光電変換部にて生成し蓄積された信号電荷を受けて、これを蓄積する拡散領域と、前記光電変換部から前記拡散領域に信号電荷を転送する転送部と、前記拡散領域を構成の一部に有し、前記拡散領域に蓄積される信号電荷に応じた信号を画素より出力する画素アンプと、前記拡散領域上に絶縁膜を介して設けられ、前記拡散領域の少なくとも一部の表面の導電型を反転状態にする複数の反転化電極と、が配置されることを特徴とする。
【００１６】
本発明の固体撮像素子の第２の態様は、第１の態様において、前記複数の反転化電極は、前記拡散領域を完全空乏化させると共に、蓄積された前記信号電荷を消去するリセット部であることを特徴とする。
【００１７】
本発明の固体撮像素子の第３の態様は、前記第１または第２の態様において、前記画素は、オーバーフロードレインをさらに有することを特徴とする。
本発明の固体撮像素子の第４の態様は、第１から第３のいずれかの態様において、前記画素は、入射光を遮断し少なくとも前記光電変換部の周囲に渡って配置される遮光膜を有することを特徴とする。
【００１８】
本発明の固体撮像素子の第５の態様は、第１から第４のいずれかの態様において、前記画素アンプは、接合型電界効果トランジスタであり、前記拡散領域は、前記接合型電界効果トランジスタのゲートであることを特徴とする。
本発明の固体撮像素子の第６の態様は、第１から第５のいずれかの態様において、前記周辺回路は、ＣＭＯＳトランジスタ回路にて構成されていることを特徴とする。
【発明の効果】
【００１９】
本発明の固体撮像素子によれば、各画素に画素アンプを配置させた構成においても全画素同時にリセットすることにより露光のタイミングを合わせることができるので、被写体が速い動きをしている場合においても、画像が歪むことがない。
【発明を実施するための最良の形態】
【００２０】
以下、本発明による固体撮像素子について、図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る固体撮像素子１の回路図である。固体撮像素子１は、マトリクス状に配置された複数の画素２と、画素からの信号を外部に出力するための周辺回路とを有している。周辺回路は、具体的には画素を駆動し垂直信号線３に画素２の信号を転送する垂直走査回路６、垂直信号線３に転送された信号を外部に出力するための駆動信号を出力する水平走査回路７、各画素に配置される画素アンプ（ここではＪＦＥＴ）の固定パターンノイズを除去するノイズ除去回路８、各画素アンプの負荷となる定電流源９、垂直信号線３をリセットする垂直信号線リセットトランジスタ１０、水平信号線４に接続されている列選択トランジスタ１１、出力アンプ５などである。なお、定電流源９には一定電圧ＶＣＳが、垂直信号線リセットトランジスタ１０にも一定電圧ＶＲＶが印加される。これらの電圧（ＶＣＳ，ＶＲＶ）は、一定であればどのような電圧でも良い。
【００２１】
ここでは、水平走査回路７、垂直走査回路６は、ＣＭＯＳトランジスタ回路にて構成されている。このため、低消費電力を実現している。
垂直走査回路６は、φＴＧ、φＧ１、φＧ２などの駆動信号を出力して選択された行の画素２から信号を垂直信号線３に転送する。なお、選択された行の信号が読み出された後は、φＲＶの駆動信号により垂直信号線リセットトランジスタ１０をオンさせて垂直信号線３をリセットする。
【００２２】
ノイズ除去回路８は、各垂直信号線３に配置されるクランプ容量１８と一方が接地されたクランプトランジスタ１３（ここではＭＯＳトランジスタ）からなる。クランプトランジスタ１３のゲートには、駆動信号φＣが入力される。ノイズ除去回路８は、各画素から垂直信号線３を介して、ノイズを含む光信号と、リセット後のノイズ信号とを順次受け取ることによって、ノイズの除去された真の光信号を生成する。なお、垂直信号線３にはアンプ１７が配置されアンプ１７のオフセットバラツキによる固定パターンノイズが生ずるが、ノイズ除去回路８によりこのノイズも除去される。
【００２３】
水平走査回路７は、各垂直信号線３に配置される列選択トランジスタ１１に駆動信号φＨを出力して各列から信号を水平信号線４に読み出す。そして、出力アンプ５を介して固体撮像素子１から信号を出力する。なお、選択された列から信号を読み出した後は、φＲＨの駆動信号により水平信号線リセットトランジスタ１２をオンさせて水平信号線４をリセットする。
【００２４】
図２は画素の回路図である。各画素２は、図２から理解されるように、入射光に応じて信号電荷を生成する光電変換部２０と、その信号電荷に応じた信号を生成する画素アンプとしてのＪＦＥＴ３０と、光電変換部２０の信号電荷をＪＦＥＴ３０のゲートに転送する転送部４０とを有している。
【００２５】
ＪＦＥＴ３０のドレイン３４は、全画素共通のドレイン電源３５に接続されている。ＪＦＥＴ３０のソース３３は、垂直信号線３に接続されている。ＪＦＥＴ３０のゲート表面には、後述するように第１、第２の反転化電極３１、３２が配置される。そして、第１反転化電極３１には駆動パルスφＧ１が印加され、第２反転化電極３２には駆動パルスφＧ２が印加される。また、転送部４０はＭＯＳトランジスタであり、そのゲート電極には駆動パルスφＴＧが印加される。
【００２６】
図３は４つの画素を示す平面図であり、図４はそのＢ−Ｂ’部における断面図である。
固体撮像素子１は、Ｐ型シリコン基板４１にエピタキシャル成長による半導体層を設け、該半導体層に各種拡散層が配置される。なお、図４では、ゲート酸化膜などのシリコン酸化膜は省略している。
【００２７】
ＪＦＥＴ３０のソース領域３３及びゲート領域３６は、正八角形状に形成されている。そして、光電変換部２０は、隣接する４つのＪＦＥＴ３０の間隙に設けられている。このように配置することにより、開口率は向上される。しかし、ソース領域３３及びゲートゲート領域３６の形状は、これに限らず四角形でも円形でも構わない。
【００２８】
光電変換部２０は、Ｐ型シリコン基板４１の表面側から、表面の反転を防止するＮ型表面層２１、入射光による信号電荷を蓄積するＰ型電荷蓄積層２２、Ｎ型半導体層４２、     Ｐ型シリコン基板４１によって構成される。これにより、埋め込み型フォトダイオードであって、且つ、縦型のオーバーフロードレインが実現される。即ち、埋め込み型のフォトダイオード（Ｎ、Ｐ、Ｎ）と縦型オーバーフロードレイン（Ｐ、Ｎ、Ｐ）の合わさった構造が可能となる。この構造により、暗電流、残像、リセットノイズ、ブルーミング、及び、スミアが低減される。なお、ここでは、縦型のオーバーフロードレイン構造としている。しかし、これに限らず、新たにオーバーフロードレイン拡散を光電変換部２０に隣接して配置させ横型のオーバーフロードレイン構造としても構わない。
【００２９】
転送部４０は、Ｐ型電荷蓄積層２２と、ＪＦＥＴのゲート領域３６とをソース・ドレインに含むＭＯＳトランジスタである。そして、Ｎ型半導体層４２とゲート酸化膜（図示せず）を介して配置される転送電極４３を有する。
転送電極４３にゲートをオンとする信号が入力されると、Ｐ型電荷蓄積層２２に蓄積されている信号電荷は、ＪＦＥＴのゲート領域３６に転送される。転送電極４３は、その一部が第２反転化電極３２とシリコン酸化膜を介してオーバーラップしている。このようにすれば、転送ロスを防止することができ、より好ましい。
【００３０】
ＪＦＥＴ３０は、Ｎチャネル型であり、Ｎ型のソース領域３３、Ｐ型のゲート領域３６、Ｐ型のシリコン基板４１であるバックゲート、Ｎ型のドレイン領域３４、及び、Ｎ型半導体層４２のうちゲート領域３６とバックゲートに挟まれた領域であるＮ型チャネル領域によって構成されている。
【００３１】
ソース領域３３は、シリコン酸化膜（図示せず）のコンタクトホール４４を介して垂直信号線３と電気的に接続されている。また、ドレイン領域３４は、その拡散によってすべての画素が接続されている（図５（ａ）参照）。ゲート領域３６は、Ｐ型電荷蓄積層２２から信号電荷を受け取って蓄積する拡散領域である。信号電荷量に応じてチャネル幅が変化して、ソース・ドレイン間の電流（または電圧）が変化する。なお、ここでは、Ｐ型のゲート領域３６の不純物濃度と、チャネルの不純物濃度（即ち、Ｎ型半導体層４２の不純物濃度）を１×１０16から１×１０17／ｃｍ3としている。
【００３２】
ゲート領域３６の表面には、ゲート酸化膜を介して第１反転化電極３１、第２反転化電極３２が配置される。第１反転化電極３１は、ソース領域３３に近いゲート領域３６上に、第２反転化電極３２は、それより離れたゲート領域３６上に配置される。それぞれの反転化電極の幅は、ゲート領域３６の幅のおよそ半分程度である。
【００３３】
この二つの反転化電極３１、３２は、次の二つの機能を有している。まず、第一に電子充填動作の機能である。これは、一方の反転化電極に逆バイアス電圧、他方の反転化電極に大きな順バイアス電圧を印加することを交互に周期的に行い、暗電流の発生を抑制するものである。暗電流の発生メカニズムとその抑制方法については、特許文献１に詳細に記載されているので、ここでは簡単に説明する。ゲート領域３６のエネルギ−バンドギャップ中央付近の界面準位に捕獲された電子は、伝導帯へ放出されることにより暗電流が発生する。したがって、エネルギ−バンドギャップ中央付近の界面準位を常時電子で満たしておけば、暗電流が抑制される。このためには、周期的に空乏状態から反転状態ヘゲ−ト電圧を変化させて、エネルギ−バンドギャップ中央付近の空の界面準位を電子で充填すればよい。
【００３４】
ただし、ゲートに信号電荷が蓄積されている状態でゲート全体に対してこのような動作を行うと、蓄積されている信号電荷がリセットされてしまう。そこで、前述したとおり、一方の反転化電極に逆バイアス電圧を印加してその下のゲート領域に信号電荷（光生成ホール）を集めておき、他方の反転化電極に大きな順バイアス電圧を印加して電子充填を行うのである。このようにすれば、信号電荷を損失することなく暗電流を極めて低減することが可能となる。
【００３５】
第２に信号電荷を消去させるリセット部としての機能である。画素から信号を読み出したあと、ゲート領域３６に蓄積されている信号電荷は、消去させねばならない。本実施形態の固体撮像素子１は、反転化電極３１、３２をリセット部としても兼用する。
【００３６】
即ち、二つの反転化電極３１、３２には、ソース電圧、ドレイン電圧に対して大きな順バイアス電圧が印加される。このようにすれば、ゲート領域３６に蓄積されている信号電荷は、Ｐ型シリコン基板４１に排出されてゲート領域から消去される。
【００３７】
図４から理解されるように、一方の反転化電極は、他方の反転化電極とオーバーラップしている。このようにすれば、ゲート領域３６の表面の全体は、確実に覆われ前述した電子充填及びリセットの動作が完全になされるので、より好ましい。なお、ここでは、第１反転化電極３１が第２反転化電極３２の上に重なっている。しかし、これに限られるものではなく、その逆であっても構わない。これは、製造工程における電極形成の順番を変更するだけで容易に変えられる。
【００３８】
なお、ここでは、二つの反転化電極を用いている。しかし、これに限らず、反転化電極は、上記の機能を有するなら二つ以上配置すればよい。また、反転化電極の幅は、ゲート領域３６の幅のおよそ半分としたが、これに限らず、上記の機能を有するならどのように二つの電極の面積比を変えても構わない。
【００３９】
次に、各拡散工程が終了したあとの本実施形態に係る固体撮像素子１の製造方法を説明する。図５及び図６は、本固体撮像素子の製造工程を示す平面図であり、主に電極及び配線の形成工程を示している。図５（ａ）は、シリコン基板への各拡散工程が終了した状態を示している。なお、実際には図４に示したように断面方向に各拡散領域が積層されている。
【００４０】
ＪＦＥＴのドレイン領域３４は、素子分離領域を兼ねており、ＪＦＥＴのゲート領域３６、光電変換部２０、転送部４０を囲むように全画素が電気的に接続されている。そして、図示されぬ領域にてドレイン電源と電気的に接続されている。
【００４１】
このように、シリコン基板への各拡散工程が終了したのちに、配線、電極を形成する工程を行う。先ず、一層目のポリシリコン膜による電極を形成する。すなわち、周知のＬＰＣＶＤ技術によりポリシリコン膜をシリコン酸化膜上に形成し、これをパターニングして電極を形成する。本実施形態においては、第２反転化電極３２がこの工程により形成される。また、図示しないが、周辺回路のＭＯＳトランジスタにおけるゲート電極も、この工程にて形成される。この状態を示したのが図５（ｂ）である。図から判るように、第２反転化電極３２は、行方向（図において横方向）の画素が共通に接続されている。そして、行ごとに垂直走査回路と接続される。なお、正確にはゲート領域３６に配置されるポリシリコン膜が第２反転化電極であり、その他の部分は単なる配線である。
【００４２】
次に、二層目のポリシリコン膜による電極を形成する。すなわち、一層目のポリシリコン膜と同様に、ＬＰＣＶＤ技術によりポリシリコン膜を形成しパターニングする。ただし、一層目のポリシリコン膜とのショートを防止するため、一層目のポリシリコン膜は、熱酸化されてその表面に予めシリコン酸化膜が設けられている。本実施形態においては、第１反転化電極３１及び転送電極４３がこの工程により形成される。第１反転化電極３１及び転送電極４３は、行方向の画素が共通に接続されている。そして、行ごとに垂直走査回路に接続されている（図６（ｃ））。なお、正確にはゲート領域３６上に配置されるポリシリコン膜が第１反転化電極、転送部４０上に配置されるポリシリコン膜が転送電極であり、その他の部分は単なる配線である。
【００４３】
また、一層目のポリシリコン膜、二層目のポリシリコン膜は、抵抗値を下げ導電率を高くするために不純物を拡散してもよい。さらに、ポリシリコン単層膜ではなく、タングステンやチタンなどの金属と多層膜にしても良い。
【００４４】
次に、アルミニウム膜による配線を形成する。本実施形態においては、垂直信号線３がこの工程により形成される。また、図示しないが、周辺回路のその他の配線もこの工程により形成される。二層目のポリシリコン膜とのショートを防止するため、二層目のポリシリコン膜は、熱酸化されてその表面に予めシリコン酸化膜が設けられる。なお、熱酸化によるシリコン酸化膜ではなく、ＣＶＤなどによる層間絶縁膜を設けても良い。そして、ＪＦＥＴのソース領域３３上のシリコン酸化膜には、予めコンタクトホール４４が設けられる。その状態でアルミニウム膜がスパッタリングにて形成され、パターニングされる。この状態を示したのが図６（ｄ）である。
【００４５】
次に、本実施形態の固体撮像素子１の駆動方法について説明する。図７は、ゲ−ト駆動パルスタイミングチャ−トである。ここで、φＧ１は反転化電極１に印加する電圧、φＧ２は反転化電極２に印加する電圧、φＴＧは転送電極に印加する電圧である。なお、転送部はＰＭＯＳトランジスタであるので、φＴGがローレベル（ＶTGL）でオンとなり、ハイレベル（ＶTGH）でオフとなる。
【００４６】
Ｔ１の期間は、露光開始時間を決定するための光電変換部２０のリセット期間である。すなわち、全画素の光電変換部２０に蓄積されている不要な電荷は、同時に消去される。光電変換部２０のリセットと同時に露光が開始されるので、全画素同時露光が可能となる。また、ＪＦＥＴのゲート領域３６に蓄積されている不要な電荷もこの期間に消去される。
【００４７】
Ｔ１の期間において、まず、両方の反転化電極３１、３２にソース電圧、ドレイン電圧に対して大きな順バイアス電圧であるＶ３が印加される。これにより、ＪＦＥＴのゲート領域３６に蓄積されている前回のフレームの信号電荷がＰ型シリコン基板４１に排出されて消去される（Ｔ11）。ゲート領域３６がリセット電源と電気的に接続されて電荷を排出するのでは無く、ゲート領域３６を反転化させて基板へ電荷を排出するので、高速にリセットすることが可能となる。ゲート領域３６は完全空乏化となる。完全空乏化されることにより、ゲート領域３６にはリセットノイズが発生せず、また、残留電荷が生じないので残像も発生しない。
【００４８】
次に、Ｔ12の期間において、転送電極４３はローレベル（ＶTGL）にされ、転送部４０はオン状態となる。したがって、光電変換部２０にて生成され蓄積されている不要電荷がゲート領域３６に転送される。光電変換部２０のＰ型電荷蓄積層２２は、完全空乏化し、Ｐ型電荷蓄積層２２には残留電荷が生じず、リセットノイズが生じない。これらの動作は、全画素同時に行われる。このため、Ｔ12の終了時（φＴＧの立上がり時）から全画素の光電変換部２０は同時に光生成電荷蓄積期間（露光期間）に入る（Ｔ２）。このように、本実施形態の固体撮像素子は、全画素同時に露光を開始することが可能である。
【００４９】
Ｔ２の期間は、露光期間である。転送電極４３は、常にハイレベル（ＶTGH）とされ、光電変換部２０は、ゲート領域４３と電気的に遮断される。Ｔ21の期間において、両方の反転化電極３１、３２はＶ３とされる。これにより、Ｔ12の期間においてゲート領域３６に転送された不要な電荷がＰ型シリコン基板４１に排出されて消去される。
【００５０】
ところで、ゲート領域３６には光生成電荷蓄積時間（露光時間）に応じて暗電流成分から成る暗成分電荷が蓄積される。そこで、Ｔ22及びＴ23の期間において、両方の反転化電極３１、３２は、Ｔ21の期間と同様にＶ３とされる。これにより、ゲート領域３６に蓄積された暗成分電荷は、Ｐ 型シリコン基板４１へ排出されて消去される。なお、Ｔ21、Ｔ22及びＴ23の期間における反転化電極３１、３２の機能は、ゲート領域３２に蓄積された電荷を消去する点で同一である。したがって、光生成電荷蓄積期間Ｔ２が短い場合、或いは、ゲート領域３６に蓄積される不要電荷が少ない場合は、３回も行うことは必ずしも必要ではなく、この内のいずれか一回行っても良い。逆に光生成電荷蓄積期間Ｔ２が長い場合、或いは、ゲート領域３６に蓄積される不要電荷が多い場合は、３回ではなく４回以上行っても構わない。
【００５１】
Ｔ３の期間は電荷転送期間であり、全画素同時に光電変換部２０からゲート領域３６へ光生成電荷が転送される。すなわち、転送電極４３はローレベル（ＶTGL）にされ、転送部４０はオン状態となる。したがって、光電変換部２０にて生成され蓄積されている信号電荷がゲート領域３６に転送される。Ｔ12におけるφＴＧの立ち上がり時からＴ３の立下り時まで全画素同時に動作するので、全画素が同時に露光が開始され終了されることになる。すなわち、全画素の露光のタイミングを合せることが可能となる。このため、被写体が速い動きをしている場合にも、その動きに追従した歪みの無い良好な画像を得ることが可能となる。
【００５２】
Ｔ４の期間は、信号電荷に対応する信号を各画素のＪＦＥＴから順次読み出す期間であり、Ｔ41は画素非選択期間、Ｔ42は画素選択期間である。Ｔ４の期間の内、Ｔ41の画素非選択期間は、光生成された信号電荷がゲート領域３６に蓄積されている。したがって、ゲート領域３６に暗電流が発生すると、暗電流成分はノイズとして信号電荷に重畳される。これを防止するため、Ｔ41の期間においては、前述した電子充填動作を行う。すなわち、一方の反転化電極にＶ１、他方の反転化電極にＶ３を印加することを交互に周期的に行い、暗電流の発生を抑制する。ここでは、第１反転化電極には２回、第２反転化電極には１回のＶ３を印加させている。しかし、この回数は、Ｔ４の期間の長さにより適宜決定される。
【００５３】
次いで、Ｔ42の画素選択期間において、光生成された信号電荷に対応する信号が、各画素から垂直信号線３に出力される。すなわち、ＪＦＥＴがオンするのに適切な電圧Ｖ２が第１反転化電極に印加され、ソース領域３３、ドレイン領域３４の間にはゲート領域３６に蓄積された信号電荷に対応する電流が流れ、垂直信号線３に読み出される。このとき、第２反転化電極３２にはＶ３の電圧が印加される。これにより、ゲート領域３６に蓄積された信号電荷は、第１反転化電極３１下に集められゲート容量が低減される。このため、微弱光の撮像においても高いＳＮ比が得られる。
【００５４】
Ｔ５の期間は、各画素から固定パターンノイズを読み出す期間である。後述する処理により、Ｔ４の期間に読み出された、光により生成された信号電荷に対応する信号と差し引き、真の信号を生成する。ところで、Ｔ４までの動作によれば、電子充填動作により暗電流成分は無く、また、ゲート領域３６の完全空乏化によりリセットノイズは無い。よって、ノイズとしては画素アンプとしてのＪＦＥＴのオフセットばらつきに起因する固定パターンノイズと、各垂直信号線３に配置されるアンプのオフセットばらつきに起因する固定パターンノイズだけである。Ｔ５の期間においては、これらの固定パターンノイズを除去するために、各画素からリセット後の信号を出力する。
【００５５】
まず、Ｔ21の期間と同様に、両方の反転化電極３１、３２がＶ３とされる。これにより、ゲート領域３６の電荷がＰ型シリコン基板４１に排出されてリセットされる（Ｔ51）。次いで、Ｔ42の期間と同様に、第１反転化電極にはＶ２の電圧が印加される。これにより、ソース領域３３、ドレイン領域３４の間にはゲート領域３６の初期状態に対応する電流が流れ、垂直信号線３には初期状態信号（リセット後の信号）として出力される。
ここで、Ｔ４からＴ５の期間においての各画素からの信号読み出しと、固定パターンノイズの除去について、図１及び図7を参照してより詳細に説明する。Ｔ42の期間において、各画素から読み出される信号（光により生成された信号電荷に対応する信号）は、垂直信号線３を介してクランプ容量１８の一方の電極に転送される（図１）。
【００５６】
ところで、Ｔ42の期間において、クランプトランジスタ１３は、駆動信号φＣがハイレベルにされることによりオン状態となっている。これにより、クランプ容量１８の他方の電極は接地電位とされている。Ｔ42の期間が終了すると、クランプトランジスタ１３は、駆動信号φＣがローレベルにされることによりオフ状態となる。これにより、Ｔ42の期間に読み出された信号がクランプ容量１８に保持されたまま、他方の電極は、フローティング状態となる。つまり、光生成電荷に対応する信号電圧のクランプ動作が行われる。この状態を保持したまま、Ｔ51の期間においてゲート領域３６はリセットされ、次いで、Ｔ52の期間に初期状態信号が垂直信号線３を介してクランプ容量１８の一方の電極に読み出される。
【００５７】
このとき、クランプ容量１８における他方の電極の電圧は、Ｔ42の期間の出力電圧からＴ52の期間の出力電圧を差し引いた電圧となる。このため、固定パターンノイズが除去された真の信号電圧が出力される。
以上のように本実施形態の固体撮像素子１は、高速にゲート領域３６をリセットすることができ、リセットノイズおよび残像がなく、界面で発生する暗電流が無く、これに伴い感度（Ｓ／Ｎ）が高く、全画素同時にリセットから読出しまでの露光タイミングを設定することができるため、被写体が速い動きをしている場合にも形状が歪まない画像が得られるという効果がある。
【００５８】
［第２の実施形態］
図８は、本発明の第２の実施形態に係る固体撮像素子８０の画素断面図であり、図４に対応する。本実施形態の固体撮像素子８０が第１の実施形態の固体撮像素子１と異なる点は、光電変換部２０以外に光が入射せぬための遮光膜８１が設けられている点のみである。他の点は同一であるので、同一の点については説明を省略する。
【００５９】
図８より理解されるとおり、遮光膜８１は、光電変換部２０の周囲に渡って配置される。本図は、図３におけるＢ−Ｂ’断面に相当し、遮光膜８１は一断面部だけが記されている。しかし、実際には遮光膜８１は光電変換部２０の周囲に渡って設けられている。
【００６０】
本実施形態においては、遮光膜８１は膜厚が１ミクロンのアルミニウム膜にて設けられている。遮光膜８１は、水平、垂直走査回路などの周辺回路にも同様に設けられている。このため、不要な光が入射されることによってゲート領域３６にて偽信号が生じることやクロストークが発生することが防止され、また、周辺回路等での誤動作が防止される。
【００６１】
なお、遮光膜８１は、少なくとも光電変換部２０の周囲に渡って配置さえすれば良い。これにより、偽信号やクロストークの発生が防止される効果がある。また、ここでは、遮光するための専用の遮光膜を設けたが、これに限るものではなく、他の配線等を兼用してもよい。例えば、図３において、光電変換部２０の２辺（図における上部の２辺）は、転送電極４３を延在させて遮光し、残りの２辺は、第２反転化電極３２を延在させて遮光しても良い。
【産業上の利用可能性】
【００６２】
本発明の固体撮像素子は、動きの速い被写体を撮像する電子カメラなどに利用が可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る固体撮像素子１の回路図である。
【図２】第１の実施形態に係る固体撮像素子１の画素回路図である。
【図３】第１の実施形態に係る固体撮像素子１の４つの画素を示す平面図である。
【図４】図３のＢ−Ｂ’部における断面図である。
【図５】第１の実施形態に係る固体撮像素子１の製造工程を示す平面図である。
【図６】図５に引き続く固体撮像素子１の製造工程を示す平面図である。
【図７】第１の実施形態に係る固体撮像素子１の駆動方法を説明するゲ−ト駆動パルスタイミングチャ−トである。
【図８】本発明の第２の実施形態に係る固体撮像素子８０の画素断面図である。
【図９】従来の増幅型の固体撮像素子の画素概略図である。
【図１０】従来の増幅型の固体撮像素子画素回路図である。
【図１１】従来の増幅型の固体撮像素子を駆動するためのゲ−ト駆動パルスタイミングチャ−トである。
【符号の説明】
【００６４】
１、８０、１００  固体撮像素子
２  画素
３、１１０  垂直信号線
４  水平信号線
５  出力アンプ
８  ノイズ除去回路
１１  列選択トランジスタ
１３  クランプトランジスタ
２０  光電変換部
３０  ＪＦＥＴ（画素アンプ）
３１、１０７  第１反転化電極
３２、１０８  第２反転化電極
３３、１０４  ＪＦＥＴのソース領域
３４、１０５  ＪＦＥＴのドレイン領域
３６、１０３  ＪＦＥＴのゲート領域
４０  転送部
４１  Ｐ型シリコン基板
４２  Ｎ型半導体層
４３  転送電極
４４  コンタクトホール
８１  遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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