(57)【要約】      （修正有）【課題】平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板を提供する。【解決手段】パターンドＳＯＩ基板１００の製造プロセスにおいてバルク領域１０３にあらかじめエッチングによって段差を作り、パターンドＳＯＩ基板１００を形成する工程において、シリコン基板１０４表面の段差を低減することで、シリコン基板表面の段差が発生するために確保することが困難であった露光時のフォーカスマージンを確保する。【選択図】図１
2006210432.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ領域およびバルク領域を有する基板の製造方法であって、
シリコン基板を用意する第１工程と、
バルク領域予定部分の前記シリコン基板の表面をエッチングする第２工程と、
前記シリコン基板のＳＯＩ領域予定部分において開口し、前記バルク領域予定部分において前記シリコン基板を覆うマスクを設ける第３工程と、
前記マスクを設けた状態で前記シリコン基板の全面にイオン注入を行った後、アニールを行うことにより、前記ＳＯＩ領域予定部分のシリコン基板内部に酸化層を形成し、前記ＳＯＩ領域予定部分にＳＯＩ領域を形成するとともに、前記バルク領域予定部分にバルク領域を形成する第４工程と、
前記マスクおよび前記ＳＯＩ領域中のシリコン基板表面をエッチングする第５工程と、
を含むことを特徴とする基板の製造方法。
【請求項２】
請求項１に記載の基板の製造方法において、
前記第５工程において、エッチングにより前記シリコン基板の全面を略平坦にすることを特徴とする基板の製造方法。
【請求項３】
請求項１または２に記載の基板の製造方法において、
前記第４工程において、酸素雰囲気中で前記アニールを行い前記ＳＯＩ領域のシリコン基板表面にシリコン酸化膜を形成し、
前記第５工程において、前記マスクおよび前記ＳＯＩ領域中の前記シリコン酸化膜をエッチングすることを特徴とする基板の製造方法。
【請求項４】
請求項１乃至３いずれかに記載の基板の製造方法において、
前記マスクは、シリコン酸化膜であることを特徴とする基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ領域とバルク領域とを有する基板の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ素子は、非ＳＯＩ素子に比べて高い動作周波数が得られる。しかしながら、基板浮遊効果によって動作が不安定になることがあるため、より安定的な動作が必要とされる素子に対して用いることは難しい。
【０００３】
そのため、より安定的な動作が求められる素子にＳＯＩを用いる場合には、従来の設計を活用することができず、再設計が必要となっていた。そこで、設計を変更することなく、ＳＯＩの優位性を発揮する方法として、ＳＯＩ領域と非ＳＯＩ領域であるバルク領域の両方を有するパターンドＳＯＩ基板が用いられている。
【０００４】
パターンドＳＯＩ基板を作成する方法としては、パターンマスクを用いたＳＩＭＯＸ法を用いて、非ＳＯＩ領域の基板以外の所望の部分に酸素(Ｏ２)イオンの注入を施し、ＳＯＩ領域を形成する方法が挙げられる(特許文献１)。
【０００５】
【特許文献１】特開平１０−３０３３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の基板の製造方法においては、酸素イオン注入による埋め込み酸化膜形成時に、ＳＯＩ領域と非ＳＯＩ領域であるバルク領域との間で、シリコン基板の表面に段差が生じることがあった。なぜなら、酸素イオン注入後、良質な埋め込み酸化膜層を得るため、酸素雰囲気にてＩＴＯＸアニールを行っており、そのため、シリコン基板の表面が酸化されるが、ＳＯＩ領域と非ＳＯＩ領域であるバルク領域との間で酸化レートが異なり、アニール後のシリコン基板の洗浄（酸化膜ウェットエッチング）時に、ＳＯＩ領域表面に形成された酸化膜が除去されるからである。したがって、酸化量の異なるＳＯＩ領域と非ＳＯＩ領域であるバルク領域との間で、シリコン基板表面に段差が生じていた。
【０００７】
基板表面に段差が生じた状態を、部分ＳＯＩ基板１０を上面から見た図である図１５および図１５のＢ−Ｂ’断面図である図１６に示す。
【０００８】
パターンマスクを用いたＳＩＭＯＸ法によりパターンドＳＯＩ基板１０を形成する際、ＳＯＩ領域２とバルク領域３との境界部分で、シリコン基板４の表面に段差が生じる（図１５、図１６）。ここで、図１５において、図を見やすくするために、ＳＯＩ領域２におけるシリコン基板４の模様とバルク領域３におけるシリコン基板４の模様とが異なっているが、同じシリコン基板である。この段差は非ＳＯＩ領域であるバルク領域３におけるシリコン基板４の高さを基準として、ＳＯＩ領域２では０．２μｍ程度下がっている。
【０００９】
ここで、シリコン基板４の表面に発生する段差が発生することによって、ＬＳＩの微細化が進むほどデバイスの作成が難しくなる。特に、９０ｎｍプロセスルールの下では、従来のＳＩＭＯＸ法を用いてＳＯＩ領域上と非ＳＯＩ領域上に所望の特性を有するＣＭＯＳ素子を同時に形成することが困難であった。すなわち、基板表面に段差が発生することにより、ＳＯＩ領域とバルク領域との間で光源からレジストまでの距離が異なり、後工程において、フォトレジストをパターニングする際に、ＳＯＩ領域と非ＳＯＩ領域であるバルク領域との間でフォーカスマージンが異なることによって、レジストパターンの形状が劣化し、寸法制御を行うことが困難になるからである。
【００１０】
また、素子分離酸化膜を形成する際、基板表面が凹となるＳＯＩ領域に素子分離酸化膜が残り、ＳＯＩ領域と非ＳＯＩ領域とでアンバランスな素子分離形状となることがある。その結果、ゲート形成の際に、寸法制御が困難になることがあった。また、基板の損傷・残渣が発生することがあった。この理由としては、ＣＭＰ技術を用いると、平坦性が高い表面が得られるため、ＣＭＰ前の基板表面に段差があると、ＣＭＰ後の素子分離酸化膜においては、段差の分だけ、ＳＯＩ領域とバルク領域とで膜厚が異なることとなる。そのため、素子分離膜の高さが変わり、その結果、ゲート形成工程において、基板上の位置によってレジスト（ＡＲＣ）の膜厚が変わる。したがって、ゲートのエッチングの際に、レジスト膜厚の小さな領域ではオーバーエッチングとなり、レジスト膜厚の大きな領域ではアンダーエッチングとなるため、シリコン基板の加工性を向上させることが困難であった。
【課題を解決するための手段】
【００１１】
本発明によれば、
ＳＯＩ領域およびバルク領域を有する基板の製造方法であって、
シリコン基板を用意する第１工程と、
バルク領域予定部分の前記シリコン基板の表面をエッチングする第２工程と、
前記シリコン基板のＳＯＩ領域予定部分において開口し、前記バルク領域予定部分において前記シリコン基板を覆うマスクを設ける第３工程と、
前記マスクを設けた状態で前記シリコン基板の全面にイオン注入を行った後、アニールを行うことにより、前記ＳＯＩ領域予定部分のシリコン基板内部に酸化層を形成し、前記ＳＯＩ領域予定部分にＳＯＩ領域を形成するとともに、前記バルク領域予定部分にバルク領域を形成する第４工程と、
前記マスクおよび前記ＳＯＩ領域中のシリコン基板表面をエッチングする第５工程と、
を含むことを特徴とする基板の製造方法、
が提供される。
【００１２】
この発明によれば、第２工程においてバルク領域予定部分の前記シリコン基板の表面をエッチングし、第５工程においてマスクおよびＳＯＩ領域中のシリコン基板表面をエッチングすることによって、ＳＯＩ領域の表面とバルク領域の表面との間の段差を低減することができる。そのため、平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板を製造することができる。
【発明の効果】
【００１３】
本発明によれば、平坦性が向上されたＳＯＩ領域とバルク領域とを有する基板が提供される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
図１に示すパターンドＳＯＩ基板１００は、用意されたシリコン基板１０４のうち、バルク領域予定部分１１８のシリコン基板１０４の表面をエッチングし、シリコン基板１０４のＳＯＩ領域予定部分１１６において開口し、バルク領域予定部分１１８においてシリコン基板１０４を覆うマスク１１０を設け、マスク１１０を設けた状態でシリコン基板１０４の全面に酸素イオン１１４の注入を行った後、アニールを行うことにより、ＳＯＩ領域予定部分１１６のシリコン基板１０４内部に酸化層１０１を形成し、ＳＯＩ領域予定部分１１６にＳＯＩ領域１０２を形成するとともに、バルク領域予定部分１１８にバルク領域１０３を形成し、マスク１１０およびＳＯＩ領域１０２中のシリコン基板１０４表面をエッチングすることにより製造される。
【００１６】
以下、本実施形態に係るパターンドＳＯＩ基板１００の構造を説明する。
【００１７】
図１に、パターンドＳＯＩ基板１００の平面図を示す。また、図２に、図１のＡ−Ａ’面から見た断面図を示す。
【００１８】
図１に示すように、パターンドＳＯＩ基板１００の中央部に非ＳＯＩ領域であるバルク領域１０３が設けられ、周縁部にＳＯＩ領域１０２が設けられる。なお、図１において、図を見やすくするために、ＳＯＩ領域１０２におけるシリコン基板１０４の模様とバルク領域１０３におけるシリコン基板１０４の模様とが異なっているが、同じシリコン基板１０４である。
【００１９】
図２に示すように、パターンドＳＯＩ基板１００は、ＳＯＩ領域１０２において、シリコン基板１０４の内部に酸化層１０１が設けられている。
【００２０】
パターンドＳＯＩ基板１００は、ＳＯＩ領域１０２とバルク領域１０３とを含む基板である。そのため、ＳＯＩ構造が有する動作周波数が高いという特性を有しつつ、基板上に形成される素子を安定的に動作させることができる。また、パターンドＳＯＩ基板１００は、部分ＳＯＩ基板、ハイブリッドＳＯＩ基板ということもできる。
【００２１】
ＳＯＩ(Silicon on Insulator)領域１０２は、シリコン基板１０４の間に酸化膜１０１が挟まれる、いわゆるＳＯＩ構造を有する領域である。
【００２２】
バルク領域１０３は、ＳＯＩ構造を有しない領域である。
【００２３】
パターンドＳＯＩ基板１００においては、シリコン基板１０４の表面に段差が生じておらず、略平坦な形状を有する。ここで、「略平坦」とは、パターンドＳＯＩ基板１００の上に膜を積層する際の加工性が向上する範囲の誤差を許容することを意味する。
【００２４】
以下、図３〜図１３を用いて、シリコン基板１０４の表面が略平坦になるパターンドＳＯＩ基板１００の製造プロセスを説明する。
【００２５】
まず、シリコン基板１０４を用意し（第１工程）、シリコン基板１０４の上面全体を覆うように、マスク１０６を形成する（図３）。次に、フォトレジスト１０８をマスク１０６の上面と接するように設ける。ついで、バルク領域予定部分１１８のみが開口され、ＳＯＩ領域予定部分１１６が被覆されるようにフォトレジスト１０８をパターニングする（図４）。ここで、バルク領域予定部分１１８は、バルク領域１０３となる領域であり、ＳＯＩ領域予定部分１１６は、ＳＯＩ領域１０２となる領域である。
【００２６】
続いて、パターニングされたフォトレジスト１０８をマスクとして、バルク領域予定部分１１８のマスク１０６のみをエッチングする（図５）。次に、フォトレジスト１０８を除去する（図６）。
【００２７】
次に、バルク領域予定部分１１８のシリコン基板１０４の表面をドライエッチングする（第２工程）。この際、ＳＯＩ領域予定部分１１６は、マスク１０６によってマスクされているため、バルク領域予定部分１１８のシリコン基板１０４のみがエッチングされる（図７）。ここで、エッチング温度、エッチング時間などの条件は、後述するアニール後、酸化膜１２０（図１３）が除去された際に、シリコン基板１０４の表面が略平坦な形状を有するように適宜調整される。つまり、後述するアニール温度やアニール時間などのアニール条件などによって、エッチング条件は適宜調整され、適宜調整されたエッチングの条件によって、シリコン基板１０４表面の選択的な除去の深さが定まる。本実施形態においては、シリコン基板１０４の厚さを０．２μｍ低減するようにエッチングの条件を選択する。次に、マスク１０６を除去する（図８）
【００２８】
以下、ＳＩＭＯＸ法を用いて、ＳＯＩ領域予定部分１１６をＳＯＩ領域１０２とし、バルク領域予定部分１１８をバルク領域１０３とする工程について説明する。また、以下に述べる方法により、ＳＯＩ領域１０２と非ＳＯＩ領域であるバルク領域１０３とを分離する。
【００２９】
まず、シリコン基板１０４上にバルク領域予定部分１１８をマスクするハードマスクであるマスク１１０を形成し、マスク１１０上にマスク１１０をパターニングするためのレジスト１１２を形成する（図９）。ここで、マスク１１０はシリコン酸化膜により構成されている。次に、レジスト１１２をマスクとして、ＳＯＩ領域予定部分１１６においてマスク１１０を除去する（図１０）。ついで、レジスト１１２を除去することによって、ＳＯＩ領域予定部分１１６においてのみ、シリコン基板１０４の表面が露出された状態となる（図１１（第３工程））。
【００３０】
続いて、酸素イオン１１４をシリコン基板１０４の全面に注入する（図１２）。酸素イオン１１４が注入される際、バルク領域予定部分１１８は、マスク１１０によってマスクされているため、バルク領域予定部分１１８への酸素の注入が抑制される。
【００３１】
酸素イオン１１４を注入した後、シリコン基板１０４を酸素雰囲気中でＩＴＯＸ技術を用いてアニール処理することによって、ＳＯＩ領域予定部分１１６においてシリコン基板１０４の内部に酸化層１０１が形成され、シリコン基板１０４の表面近傍にシリコン酸化膜である酸化膜１２０が形成される。アニール処理時の条件である処理温度と処理時間としては、酸化層１０１を好適に形成することができる条件が用いられる。また、ＳＯＩ領域予定部分１１６はＳＯＩ領域１０２となり、バルク領域予定部分１１８はバルク領域１０３となる（図１３（第４工程））。アニールした後、マスク１１０がウェットエッチングにより除去されると同時に、シリコン基板１０４表面の酸化膜１２０も除去される。ここで、マスク１１０はシリコン酸化膜により構成されているので、酸化膜１２０とエッチングレートが近く、マスク１１０および酸化膜１２０を同時に除去することが容易である。酸素イオン１１４が注入された後、酸素雰囲気中でＩＴＯＸ技術を用いてアニール処理が施されることによってシリコン基板１０４の表面には酸化膜１２０が形成されるが、図７に示すようにシリコン基板１０４の表面にあらかじめ凸部を設けているため、酸化膜１２０が除去された際に、略平坦な表面形状を有するシリコン基板１０４を備えるパターンドＳＯＩ基板１００が形成される（図１４（第５工程））。ここで、「略平坦」とは、パターンドＳＯＩ基板１００の上に膜を積層する際の加工性が向上する範囲の誤差を許容することを意味する。
【００３２】
以下、パターンドＳＯＩ基板１００の効果について説明する。
【００３３】
パターンドＳＯＩ基板１００の製造プロセスにおいては、従来、パターンドＳＯＩ基板１００において表面が凸となっていたバルク領域１０３となるバルク領域予定部分１１８に、あらかじめエッチングを施すことによって凹部を作っている。そのため、パターンドＳＯＩ基板１００を形成する工程において、シリコン基板１０４表面の段差を低減することができる。したがって、従来、シリコン基板表面の段差が発生するために確保することが困難であった露光時のフォーカスマージンを確保することができ、フォトレジストをパターニングする際の寸法精度を向上させることができる。その結果、ＳＩＭＯＸ法を用いて、ＳＯＩ領域１０２上とバルク領域１０３上とに所望の特性を有するＣＭＯＳ素子を同時に形成することが可能となる。また、ＬＳＩがさらに微細化されたとしても、シリコン基板１０４上にＣＭＯＳ素子などのデバイスを作成することが可能となる。
【００３４】
また、従来は、ＣＭＰの際、ＳＯＩ領域のシリコン基板の表面が凹部となっていたため、ＣＭＰ後に素子分離膜が残存することがあった。一方、本実施形態に係るパターンドＳＯＩ基板１００においては、ＳＯＩ領域１０２のシリコン基板１０４が凹部となることを抑制できる。そのため、ＣＭＰ後に、ＳＯＩ領域１０２に素子分離膜が残存することを抑制することができ、シリコン基板１０４の各部分における素子分離膜の高さをほぼ同一にすることができる。したがって、ゲート形成工程において、基板上の位置にかかわらず、レジスト（ＡＲＣ：反射防止膜）の膜厚をほぼ同一にすることができる。その結果、ゲートのエッチングの際に、オーバーエッチングやアンダーエッチングが発生することを抑制でき、シリコン基板１０４の加工性を向上させることができる。
【００３５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３６】
たとえば、上記実施形態においては、ドライエッチングによってシリコン基板１０４の厚さを低減する形態について説明したが、ウェットエッチングによってシリコン基板１０４の厚さを低減してもよい。
【００３７】
また、上記実施形態においては、フラットな表面形状を有するシリコン基板１０４を備えるパターンドＳＯＩ基板１００が形成される形態について説明したが、ＳＯＩ領域１０２とバルク領域１０３とにおけるシリコン基板１０４の表面の段差が低減されていればよい。
【００３８】
また、上記実施形態においては、酸素雰囲気中でＩＴＯＸアニールすることによって酸化層１０１を形成する形態について説明したが、それ以外のアニール技術を用いて酸化層１０１を形成してもよい。
【００３９】
また、上記実施形態においては、ウェットエッチングによってマスク１１０を除去すると同時に酸化膜１２０を除去する形態について説明したが、ドライエッチングによってマスク１１０および酸化膜１２０を除去してもよい。
【００４０】
また、上記実施形態においては、マスク１１０がシリコン酸化膜により構成される形態について説明したが、それ以外の材質によってマスク１１０が構成されてもよい。
【図面の簡単な説明】
【００４１】
【図１】実施の形態に係る半導体装置を模式的に示した平面図である。
【図２】実施の形態に係る半導体装置を模式的に示した断面図である。
【図３】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図４】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図６】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図７】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図８】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図９】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１０】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１１】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１２】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１３】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１４】実施の形態に係る半導体装置の製造方法を模式的に示した断面図である。
【図１５】従来の技術に係る半導体装置を模式的に示した平面図である。
【図１６】従来の技術に係る半導体装置を模式的に示した断面図である。
【符号の説明】
【００４２】
１００      パターンドＳＯＩ基板
１０１      酸化層
１０２      ＳＯＩ領域
１０３      バルク領域
１０４      シリコン基板
１０６      マスク
１０８      フォトレジスト
１１０      マスク
１１２      レジスト
１１４      酸素イオン
１１６      ＳＯＩ領域予定部分
１１８      バルク領域予定部分
１２０      酸化膜
【図１】
2006210432.tif 000003
【図２】
2006210432.tif 000004
【図３】
2006210432.tif 000005
【図４】
2006210432.tif 000006
【図５】
2006210432.tif 000007
【図６】
2006210432.tif 000008
【図７】
2006210432.tif 000009
【図８】
2006210432.tif 000010
【図９】
2006210432.tif 000011
【図１０】
2006210432.tif 000012
【図１１】
2006210432.tif 000013
【図１２】
2006210432.tif 000014
【図１３】
2006210432.tif 000015
【図１４】
2006210432.tif 000016
【図１５】
2006210432.tif 000017
【図１６】
2006210432.tif 000018