(57)【要約】【課題】専用ＩＣを用いずに、マイクロコンピュータチップを用いた回路構成を可能にする非接触ＩＣカード用のリーダライタを提供する。【解決手段】リーダライタの回路構成として、マイクロコンピュータチップを用いて、これによりデータキャリアへの送信信号の出力、およびデータキャリアからの受信信号の読み取りおよび復号化を行う構成とし、受信動作において、データキャリアからの受信信号から副搬送波成分の信号を抽出し、さらに２値化して符号化信号を取り出し、マイクロコンピュータによりこの符号化信号を副搬送波と同一の周波数で順次読み取っていく。ここでは、この符号化信号で表す論理“１”および“０”が、各々複数のパルスから構成されていることを利用して、これらの複数パルスの一部が失われても、各々の論理を認識することができる冗長性を持ったアルゴリズムを用いたマイクロコンピュータによる読み取りを行っている。【選択図】図１
2006050200.tif 000002
【特許請求の範囲】
【請求項１】
データキャリアと電磁誘導結合による非接触通信を行う非接触通信手段と、
データキャリアに対して送信するコマンド信号を振幅変調する変調手段と、
前記変調手段によって変調されたコマンド信号に基づいて作成した送信信号を規定された変調度で前記非接触通信手段から送信させるとともに、コマンド信号に対するデータキャリアからの前記非接触通信手段を介したレスポンス信号の受信動作において、所定の振幅の受信信号が得られるように整合を図る整合回路と、
前記受信信号におけるレスポンス信号を含む副搬送波成分を復調してなる復調信号を２値化することにより、論理“１”および“０”に相当する各々の波形がともに複数本のパルスから構成される符号化信号を出力する符号化手段と、
前記複数本のパルスの認識動作において、複数パルスの一部を認識できなくても、その他のパルスの認識結果から冗長的に判断して論理認識を行う論理認識手段とを備えたことを特徴とするリーダライタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Integrated Circuit (以下、ＩＣと称する)カードなどのデータキャリアと非接触通信を行うリーダライタに関するものである。
【背景技術】
【０００２】
以下、従来のリーダライタについて図５および図６を参照しながら説明する。
【０００３】
図５は、従来のリーダライタの受信信号の読み取り手段を示す波形図であり、図６は、従来のリーダライタの回路構成図である。
【０００４】
リーダライタ１６およびデータキャリア２０は、いずれもISO15693規格で規定された符号化方式および変調方式に基づく通信を行うものである。
【０００５】
まず、データキャリア２０の構成および動作について説明する。
【０００６】
データキャリア２０は、データキャリアアンテナ２２とＩＣチップ２１から構成されており、データキャリアアンテナ２２はＩＣチップ２１のアンテナ端子に接続されている。データキャリア２０は、電源受給動作として、リーダライタ１６のリーダライタアンテナ１１から搬送波成分の信号を送信されることにより、これをデータキャリアアンテナ２２で受信し、この受信信号より電力を得てＩＣチップの回路を動作させるとともに、受信された搬送波成分の信号をＩＣチップ２１の回路の動作用クロック信号としている。
【０００７】
また、データキャリア２０は、コマンド受信動作として、リーダライタ１６からのコマンド受信を行うために、リーダライタアンテナ１１から送信されたISO15693規格で規定された符号化方式および変調方式に基づくコマンド信号をデータキャリアアンテナ２２で受信し、このコマンド信号をＩＣチップ２１の内部回路で復調および復号化してそのコマンド内容を認識する。
【０００８】
また、データキャリア２０は、内部処理動作として、上記認識したコマンド内容に応じた処理を行うとともに、その処理結果をレスポンスデータとして用意する。
【０００９】
さらに、データキャリア２０は、レスポンス送信動作として、このレスポンスデータを含むレスポンス信号をリーダライタ１６へ送信するために、上記ISO規格で規定された符号化方式に基づくレスポンスの符号化方式および変調方式、すなわちデータキャリアアンテナ２２のインピーダンスを変化させてリーダライタアンテナ１１の端子間電圧を変化させるインピーダンス変調方式を用いるものである。
【００１０】
次に、リーダライタ１６の構成および動作を説明する。
【００１１】
リーダライタ１６の回路は、コマンドデータを作成して出力し、かつレスポンスデータを入力して判断する専用ＩＣ１７と、変調回路８と、終段アンプ９と、整合回路１０と、リーダライタアンテナ１１と、発振回路１２と、水晶振動子１３と、フィルタ回路１４と、検波回路１８と、２値化回路１５とから構成されている。
【００１２】
発振回路１２は、発振周波数が１３.５６ＭＨｚである水晶振動子１３を発振させて、１３.５６ＭＨｚの搬送波信号Ｃを出力するものである。
【００１３】
まず、リーダライタ１６がデータキャリア２０へコマンド信号を送信する動作について説明する。専用ＩＣ１７からは、ISO15693規格で規定された符号化方式により符号化されたコマンドデータが生成され、このコマンドデータを含んだ変調信号Ｂが変調回路８に出力される。変調回路８は、この変調信号Ｂにより搬送波信号ＣをISO15693規格で規定された変調方式で振幅変調し、変調出力信号Ｄを終段アンプ９に出力する。終段アンプ９は、変調出力信号Ｄを増幅して送信信号Ｅを整合回路１０に出力する。整合回路１０は、データキャリア２０へのコマンド送信動作において、送信信号Ｅが、国内電波法で定められた適正な空中線電力で、かつISO15693規格で規定された変調度でリーダライタアンテナ１１から送信されるように、かつ、データキャリア２０からのレスポンス信号の受信動作において、リーダライタアンテナ１１から回路動作上適正な振幅で受信信号Ｆが得られるように整合を図るものである。
【００１４】
図５は、リーダライタ１６がデータキャリア２０からレスポンス信号を受信する動作における各信号の波形を示すものである。
【００１５】
リーダライタアンテナ１１で受信されたレスポンス信号は、上記の如く整合回路１０から受信信号Ｆを取り出してフィルタ回路１４に出力する。フィルタ回路１４は、中心周波数が４２３.７５ｋＨｚのバンドパスフィルタであり、受信信号Ｆから、レスポンス信号を含む４２３.７５ｋＨｚの副搬送波成分である復調信号Ｇを抽出し、検波回路１８に出力する。検波回路１８はこの復調信号Ｇをさらにエンベロープ検波し、通信速度２６.４８ｋｂｉｔ／ｓｅｃ（以下、ｋｂｐｓと称する）の検波信号Ｌを２値化回路１５に出力する。最後に２値化回路１５がこの検波信号Ｌを２値化して２６.４８ｋｂｐｓの２値化信号Ｍに変換し、専用ＩＣ１７に出力する。
【００１６】
専用ＩＣ１７は、この２値化信号Ｍを、クロック信号として入力した搬送波信号Ｃでタイミングを作成して、図５中の上向き矢印で示す２６.４８ｋｂｐｓのサンプリングタイミングでサンプリングし、同図に示すサンプリングデータを得るものである。このサンプリング動作は、送信信号Ｅの搬送波成分となっており１３.５６ＭＨｚの搬送波信号Ｃを分周した２６.４８ｋＨｚのサンプリングタイミングで行っている。
【００１７】
そして、専用ＩＣ１７は、さらに上記サンプリングデータからレスポンス信号中の符号化データを認識することにより、データキャリア２０からのレスポンス信号の認識を行う。
【００１８】
上記一連の動作により、リーダライタ１６とデータキャリア２０とのISO15693規格で規定された通信が実現する。
【特許文献１】特開２００１−１７５８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上記したように従来の回路構成のリーダライタでは、図６の従来のリーダライタの回路構成図からも明らかなように専用ＩＣ１７が必要であり、これをApplication Specific Integrated Circuit(以下、ＡＳＩＣと称する)で開発する必要がある。このため、ＡＳＩＣ開発のための開発費と開発期間が必要となってくる。
【００２０】
本発明はこの問題を解決するものであり、余計な開発費と開発期間をかけずにリーダライタ開発を実現させることを可能にしたリーダライタを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明のリーダライタは、データキャリアと電磁誘導結合による非接触通信を行う非接触通信手段と、データキャリアに対して送信するコマンド信号を振幅変調する変調手段と、前記変調手段によって変調されたコマンド信号に基づいて作成した送信信号を規定された変調度で前記非接触通信手段から送信させるとともに、コマンド信号に対するデータキャリアからの前記非接触通信手段を介したレスポンス信号の受信動作において、所定の振幅の受信信号が得られるように整合を図る整合回路と、前記受信信号におけるレスポンス信号を含む副搬送波成分を復調してなる復調信号を２値化することにより、論理“１”および“０”に相当する各々の波形がともに複数本のパルスから構成される符号化信号を出力する符号化手段と、前記複数本のパルスの認識動作において、複数パルスの一部を認識できなくても、その他のパルスの認識結果から冗長的に判断して論理認識を行う論理認識手段とを備えたことを特徴とする。
【発明の効果】
【００２２】
本発明のリーダライタは、専用ＩＣを開発することなく、マイクロコンピュータチップを用いてリーダライタ機能を実現するものであり、専用ＩＣ開発のための余計な開発費と開発期間を不要とするものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図１，図２，図３および図４を参照しながら説明する。
【００２４】
図１は、本発明の一実施の形態におけるリーダライタの受信信号の冗長的な読み取り手段を示す波形図、図２は、本実施の形態におけるリーダライタの受信信号の冗長的な読み取りを行うアルゴリズムを示すフローチャート図、図３は、本実施の形態におけるリーダライタの受信信号の読み取り手段を示す波形図、図４は、本実施の形態におけるリーダライタの回路構成図である。
【００２５】
リーダライタ１およびデータキャリア２０は、いずれもISO15693規格で規定された符号化方式および変調方式に基づく通信を行うものである。
【００２６】
データキャリア２０の構成および動作は、図５，図６に示す従来技術と同様であるため、説明は省略する。
【００２７】
次に、本実施の形態のリーダライタ１の動作を説明する。
【００２８】
リーダライタ１の回路は、コマンドデータを生成して出力し、かつレスポンスデータを入力して判断するマイクロコンピュータ２と、変調回路８と、終段アンプ９と、整合回路１０と、リーダライタアンテナ１１と、発振回路１２と、水晶振動子１３と、フィルタ回路１４と、２値化回路１５とから構成されている。なお、図４に示す従来技術における部材と同一の部材あるいは同一機能の部材については、同一の符号を付して、詳細な説明は省略した。
【００２９】
発振回路１２は、発振周波数が１３.５６ＭＨｚである水晶振動子１３を発振させて、１３.５６ＭＨｚの搬送波信号Ｃを出力する。
【００３０】
マイクロコンピュータ２には、少なくとも、Micro Processor Unit(以下、ＭＰＵと称する)３と、メモリ４と、送信用シリアルInput／Output(以下、Ｉ／Ｏと称する)回路５と、タイマ／カウンタ回路６と、受信用シリアルＩ／Ｏ回路７とが内蔵されている。
【００３１】
リーダライタ１がデータキャリア２０へコマンドを送信する動作について説明する。メモリ４には、送信データを記録するメモリ空間が設けられており、このメモリ空間にISO15693規格で規定された符号化方式により符号化されたコマンドデータが予め記録されている。このコマンドデータは、メモリ４から１バイトずつ送信コマンド信号Ａとして順次出力され、送信用シリアルＩ／Ｏ回路５に送られる。
【００３２】
送信用シリアルＩ／Ｏ回路５は、送られて来た１バイトごとのデータを連続したシリアル配列のデータ信号に変換し、変調信号Ｂとして変調回路８に出力する。変調回路８は、この変調信号Ｂにより搬送波信号ＣをISO15693規格で規定された変調方式で振幅変調して、変調出力信号Ｄを終段アンプ９に出力する。終段アンプ９は、この変調出力信号Ｄを増幅して送信信号Ｅを整合回路１０に出力する。整合回路１０は、データキャリア２０へのコマンド送信動作において、送信信号Ｅが、国内電波法で定められた適正な空中線電力で、かつISO15693規格で規定された変調度でリーダライタアンテナ１１から送信されるように、かつ、データキャリア２０からのレスポンス信号の受信動作において、リーダライタアンテナ１１から回路動作上適正な振幅で受信信号Ｆが得られるように整合を図るものである。
【００３３】
次に、リーダライタ１がリーダライタ２０からレスポンス信号を受信する動作について説明する。受信動作における各信号の波形を図３に示す。
【００３４】
リーダライタアンテナ１１で受信されたレスポンス信号は、上記の如く整合回路１０から受信信号Ｆとして取り出され、フィルタ回路１４に出力される。フィルタ回路１４は、中心周波数が４２３.７５ｋＨｚのバンドパスフィルタであり、受信信号Ｆから、レスポンス信号を含む４２３.７５ｋＨｚの副搬送波成分である復調信号Ｇを抽出して２値化回路１５に出力する。２値化回路１５は、この復調信号Ｇを２値化して４２３.７５ｋｂｐｓの２値化信号Ｈに変換するものである。
【００３５】
マイクロコンピュータ２に内蔵された受信用シリアルＩ／Ｏ回路７は、この４２３.７５ｋｂｐｓの２値化信号Ｈを図３中の上向き矢印で示す４２３.７５ｋｂｐｓのサンプリングタイミングでサンプリングし、同図に示すサンプリングデータを持つ受信レスポンス信号Ｋを得るものである。このサンプリング動作は、送信信号Ｅの搬送波成分となっている１３.５６ＭＨｚの搬送波信号Ｃを分周した４２３.７５ｋＨｚのサンプリングタイミング信号Ｊにより行っている。
【００３６】
上記サンプリング動作は、従来のリーダライタで行っていた２６.４８ｋｂｐｓのサンプリングデータをサンプリングする動作より高速である。本実施の形態のリーダライタ１では、これに対応するため、受信用シリアルＩ／Ｏ回路７で読み取ったデータを１バイトごとに順次メモリ４に設けた受信データを記録するメモリ空間に記録していく。本実施の形態のリーダライタ１には、データキャリアからのレスポンスの規格上の最大データ長が記録されており、この最大データ長のレスポンスデータを受信した時点で上記サンプリング動作を停止し、メモリ４の受信データ記録用メモリ空間に記録された受信データの認識動作を開始するように施されているものである。
【００３７】
次に、本実施の形態のリーダライタにおける受信データの認識アルゴリズムについて図１および図２を参照しながら説明する。
【００３８】
リーダライタ１では、上述したように、従来のリーダライタのように復調信号Ｇのエンベロープ検波を行わず、４２３.７５ｋＨｚの復調信号Ｇを直接２値化回路１５によって２値化して４２３.７５ｋｂｐｓの２値化信号Ｈを得ている。このため、２値化回路１５に従来のリーダライタと比較して高速な２値化動作を行わせることにより、２値化回路１５の動作信頼性の低下を招くことになる。
【００３９】
すなわち、２値化回路１５が正常に動作しているときは、図１(a)に示す正常な波形の２値化信号Ｈが得られる。これに対して、リーダライタとデータキャリアとの位置関係の変化やリーダライタアンテナへのノイズの混入などの要因により受信動作が影響を受けると、２値化回路１５が過渡動作に対して追従できず、２値化回路１５において、図１(b)に各々示すようなパルスの１本欠けまたは図１(c)に示すようなパルスの２本欠けの波形の２値化信号Ｈが発生してしまう。
【００４０】
本実施の形態のリーダライタは、このようなパルス欠けの問題を解決するため、マイクロコンピュータ２の２値化信号Ｈのサンプリング動作において、上記１本または２本のパルス欠けによるデータ認識エラーが発生しても、ISO15693規格で規定されているように、論理“１”および“０”が各々複数のパルスで構成されており、これらの複数パルスの一部を認識できなくても、その他のパルスの読み取り結果から冗長的に判断して論理認識を行うことができる性質を利用して、マイクロコンピュータ２に内蔵されたＭＰＵ３により冗長的に論理認識を行う機能を有している。
【００４１】
次に、ＭＰＵ３における論理認識アルゴリズムについて説明する。
【００４２】
この認識アルゴリズムは、図１(b)および(c)に示すように、８本の連続パルスの中で、最も上記過渡動作による影響で欠けやすい最初と最後のパルスを除いた、中央の６本のパルスすべてを認識できれば論理認識が可能であるようにつくられている。
【００４３】
認識アルゴリズムのフローチャートを図２(b)に示す。ISO15693規格で規定されたＤ０からＤ１５の２バイトのデータの符号化方式により１ビットの符号化データを表しており、Ｄ０からＤ１５を４２３.７５ｋｂｐｓで受信することにより、１ビットの符号化信号を２６.４８ｋｂｐｓで受信することができる。
【００４４】
ここで、２バイトのデータはＤ０からＤ１５への順に受信されるものである。
【００４５】
図２(a)は正常データのビット配列を示すものであり、上記した符号化方式は、１ビットの符号化信号の論理値を、図２(a)に示すように、８本の連続パルスに対応するデータ、すなわち論理“１”がサンプリングされるデータが、Ｄ０からＤ７のみであるとき論理“０”、かつ、Ｄ８からＤ１５のみであるとき論理“１”とするものである。
【００４６】
８本の連続パルスは、２値化回路１５の特性上、中央の２つのパルスが上記過渡動作で最も欠けにくい。このため、図２(b)に示すように、論理認識アルゴリズムでは、第１段階として、Ｄ０からＤ７の中央のデータであるＤ３およびＤ４、および、Ｄ８からＤ１５の中央のパルスであるＤ１１およびＤ１２の論理認識を同時に行う。すなわち、図２(a)より明らかなように、Ｄ３およびＤ４の論理がともに“１”であり、かつ、Ｄ１１およびＤ１２の論理がともに“０”であれば符号化論理は“１”、そうでなければ“０”と判断する。また本実施の形態における論理認識アルゴリズムでは、論理認識の信頼性を高めるため、さらに第２段階の論理認識を行う。すなわち、第１段階の論理認識結果を裏付けるため、第１段階の論理認識で符号化論理が“１”と判断されたときは、さらにＤ１，Ｄ２，Ｄ５およびＤ６がすべて“１”であるかを確認し、そうであればＤ０からＤ７の中央の６つのデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５およびＤ６がすべて“１”であることが確認されたので、符号化論理が“１”であると結論づけ、そうでないときは、第１段階と第２段階の論理認識が矛盾するため、エラーと結論づける。同様に、第１段階の論理認識で符号化論理が“０”と判断されたときは、さらにＤ９，Ｄ１０，Ｄ１３およびＤ１４がすべて“１”であるかを確認し、そうであればＤ８からＤ１５の中央の６つのデータＤ９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３およびＤ１４がすべて“１”であることが確認されたので、符号化論理が“０”であると結論づけ、そうでないときは、第１段階と第２段階の論理認識が矛盾するため、エラーと結論づける。
【００４７】
この認識アルゴリズムは、上述したように、２段階のデータ認識および判断によりひとつの符号化データに対する論理認識を終了するので、実用的な速度で連続して論理認識を行うことができるものである。
【００４８】
さらに、この認識アルゴリズムの冗長的な論理認識手段により、リーダライタ１におけるデータキャリアからのレスポンスの受信動作の信頼性を高めることができ、データキャリアとの通信において実用上問題のない10-7のビットエラーレートを実現している。
【００４９】
このような一連の内容により、リーダライタ１は、専用のＩＣを用いることなくマイクロコンピュータを用いてリーダライタの機能を実現することが可能となる。
【００５０】
なお、上述した説明によれば、本発明の一実施の形態として、ISO15693規格で規定された通信方式に対する応用例を示したが、データキャリアからのレスポンスデータの符号化方式が、論理“１”および“０”が各々複数のパルスで構成されたものであり、かつ、これらの複数パルスの一部を認識できなくても、その他のパルスの読み取り結果から冗長的に判断して上記符号化に対する論理認識を行うことができる性質を利用して、ISO14443規格で規定された通信方式に対しても同様に上記冗長的な論理認識を行っても良い。
【産業上の利用可能性】
【００５１】
本発明は、データキャリアに対してコマンド信号を送信し、データキャリアのコマンドに対するレスポンス信号を受信し、複数パルスの一部を認識できなくても、その他のパルスの認識結果から冗長的に判断して論理認識を行う論理認識アルゴリズムを用いているため、マイクロコンピュータチップを用いてリーダライタ機能を実現することができ、専用ＩＣを必要としないリーダライタに用いて有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施の形態におけるリーダライタの受信信号の冗長的な読み取り手段を示す波形図
【図２】本発明の一実施の形態におけるリーダライタの受信信号の冗長的な読み取りを行うアルゴリズムを示すフローチャート図
【図３】本発明の一実施の形態におけるリーダライタの受信信号の読み取り手段を示す波形図
【図４】本発明の一実施の形態におけるリーダライタの回路構成図
【図５】従来のリーダライタの受信信号の読み取り手段を示す波形図
【図６】従来のリーダライタの回路構成図
【符号の説明】
【００５３】
１  （本発明の）リーダライタ
２  マイクロコンピュータ
３  Micro Processor Unit(ＭＰＵ）
４  メモリ
５  送信用シリアルＩ／Ｏ回路
６  タイマ／カウンタ回路
７  受信用シリアルＩ／Ｏ回路
８  変調回路
９  終段アンプ
１０  整合回路
１１  リーダライタアンテナ
１２  発振回路
１３  水晶振動子
１４  フィルタ回路
１５  ２値化回路
１６  （従来の）リーダライタ
１７  専用ＩＣ
１８  検波回路
２０  データキャリア
２１  ＩＣチップ
２２  データキャリアアンテナ
Ａ  送信コマンド信号
Ｂ  変調信号
Ｃ  搬送波信号
Ｄ  変調出力信号
Ｅ  送信信号
Ｆ  受信信号
Ｇ  復調信号
Ｈ  （本発明のリーダライタにおける）２値化信号
Ｊ  サンプリングタイミング信号
Ｋ  受信レスポンス信号
Ｌ  検波信号
Ｍ  （従来のリーダライタにおける）２値化信号
【図１】
2006050200.tif 000003
【図２】
2006050200.tif 000004
【図３】
2006050200.tif 000005
【図４】
2006050200.tif 000006
【図５】
2006050200.tif 000007
【図６】
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