(57)【要約】  【課題】  半導体集積回路の複雑化のため、フリップフロップの個数は大幅に増大し、半導体集積回路を検査をするためのテストパターンが複雑になり、半導体集積回路の検査時間は長くなり、コストの増大を招いている。そこで、検査系列生成において、実際の半導体集積回路の検査時間を短縮できるようにする。  【解決手段】  分割単位数と外部ピン数を基に、分割単位ごとにスキャンインピンを共有する複数のスキャンチェーン接続形式候補を求めるステップＳ６１と、求めたスキャンチェーン接続形式候補と分割単位ごとのパラレル検査系列長と分割単位ごとのスキャンＦＦ数とに基づいて半導体集積回路のシリアル検査系列長を求めるステップＳ６２と、求めたスキャンチェーン接続形式候補の中から、ステップＳ６２で求めた最も短いシリアル検査系列長となるスキャンチェーン接続形式を選択し、スキャンチェーンの接続を行うステップＳ６３とを有する。【選択図】  図３０
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【特許請求の範囲】
【請求項１】
スキャンインピンと、複数のスキャンアウトピンと、複数のスキャンチェーンとからなり、
１つの前記スキャンインピンと前記各スキャンアウトピンとがそれぞれ前記スキャンチェーンで電気的に接続されている半導体集積回路。
【請求項２】
スキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなり、
前記各分割単位は前記各スキャンアウトピンに個別に接続され、
前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている半導体集積回路。
【請求項３】
複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなり、
前記各分割単位は前記各スキャンアウトピンに個別に接続され、
前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、かつ、このスキャンインピンごとの複数のスキャンチェーンが別々の分割単位を通る構成が少なくとも２つの前記スキャンインピンについて同様に構成されている半導体集積回路。
【請求項４】
前記スキャンインピンの総数と前記分割単位の総数との積が前記スキャンアウトピンの総数に等しくされている請求項２または請求項３に記載の半導体集積回路。
【請求項５】
前記分割単位どうしは前記スキャンチェーン以外では接続がない請求項２から請求項４までのいずれかに記載の半導体集積回路。
【請求項６】
複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数と、前記複数の分割単位に属さない共通スキャンフリップフロップとからなり、
前記各分割単位は前記各スキャンアウトピンに個別に接続され、
少なくとも１つの前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、
別の少なくとも１つの前記スキャンインピンは前記共通スキャンフリップフロップに接続され、
前記共通スキャンフリップフロップからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている半導体集積回路。
【請求項７】
複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数と、前記複数の分割単位に属さない共通スキャンフリップフロップと、
前記各分割単位および前記共通スキャンフリップフロップとは電気的に接続されない独立系の分割単位とからなり、
前記各分割単位および前記独立系の分割単位は前記各スキャンアウトピンに個別に接続され、
少なくとも１つの前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位および前記独立系の分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、
別の少なくとも１つの前記スキャンインピンは前記共通スキャンフリップフロップに接続され、
前記共通スキャンフリップフロップからの複数のスキャンチェーンは、前記独立系の分割単位以外の前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、
前記別の少なくとも１つの前記スキャンインピンは前記独立系の分割単位のスキャンフリップフロップを結ぶ状態に構成されている半導体集積回路。
【請求項８】
前記組み合わせ回路の入力側に接続された前記スキャンフリップフロップと前記組み合わせ回路の出力側に接続された前記スキャンフリップフロップとの組み合わせの少なくとも一部は、同じスキャンチェーンを構成する請求項２から請求項７までのいずれかに記載の半導体集積回路。
【請求項９】
前記複数の分割単位のそれぞれは、その出力段のスキャンフリップフロップの出力を前記スキャンアウトピンに対して選択的に出力するセレクタを有している請求項１から請求項８までのいずれかに記載の半導体集積回路。
【請求項１０】
前記スキャンインピンに代えて、データを外部から入力する外部入力ピンとし、
前記スキャンアウトピンに代えて、データを外部へ出力する外部出力ピンとしてある請求項１から請求項９までのいずれかに記載の半導体集積回路。
【請求項１１】
半導体集積回路の接続情報からスキャンフリップフロップを検索する第１の工程と、
前記スキャンフリップフロップの入力側または出力側のいずれか一方に、組み合わせ回路を介して前記スキャンフリップフロップとは別のスキャンフリップフロップが接続されていなければ、前記スキャンフリップフロップを分割単位とし、接続されていれば、前記スキャンフリップフロップと前記組み合わせ回路とを同じ分割単位とする第２の工程と、
複数の前記分割単位が同じスキャンフリップフロップを含んでいるときは、その複数の分割単位どうしをさらに同じ分割単位として合併する第３の工程と、
１つの前記スキャンインピンからのスキャンチェーンを、前記第３の工程で得られたそれぞれの分割単位のスキャンフリップフロップから構成する第４の工程とを有する半導体集積回路の製造方法。
【請求項１２】
半導体集積回路の接続情報からスキャンフリップフロップを検索する第１の工程と、
前記スキャンフリップフロップの入力側または出力側のいずれか一方に、組み合わせ回路を介して前記スキャンフリップフロップとは別のスキャンフリップフロップが接続されていなければ、前記スキャンフリップフロップを分割単位とし、接続されていれば、前記スキャンフリップフロップと前記組み合わせ回路とを同じ分割単位とする第２の工程と、
複数の前記分割単位が同じスキャンフリップフロップを含んでいるときは、その複数の分割単位どうしをさらに同じ分割単位として合併する第３の工程と、
同じスキャンフリップフロップを持つ前記分割単位が所定の数以上あるときは、前記スキャンフリップフロップを共通スキャンフリップフロップとする第４の工程と、
１つの前記スキャンインピンからのスキャンチェーンを、前記第３の工程で得られたそれぞれの分割単位のスキャンフリップフロップと前記第４の工程から得られた共通スキャンフリップフロップとから構成する第５の工程とを有する半導体集積回路の製造方法。
【請求項１３】
前記半導体集積回路は、複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなり、
前記各スキャンインピンから前記スキャンチェーンを構成するときに、前記各分割単位を前記各スキャンアウトピンに個別に接続し、前記スキャンインピンからの複数のスキャンチェーンを、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成し、かつ、このスキャンインピンごとの複数のスキャンチェーンを別々の分割単位を通る構成を少なくとも２つの前記スキャンインピンについて同様に構成する請求項１１または請求項１２に記載の半導体集積回路の製造方法。
【請求項１４】
前記半導体集積回路は、複数の前記分割単位と前記複数の分割単位に属さない共通スキャンフリップフロップとが電気的に接続されており、
前記１つのスキャンインピンからのそれぞれのスキャンチェーンを前記複数の分割単位におけるそれぞれのスキャンフリップフロップと前記共通スキャンフリップフロップとから構成する請求項１２または請求項１３に記載の半導体集積回路の製造方法。
【請求項１５】
前記半導体集積回路は、前記複数の分割単位および前記共通スキャンフリップフロップとは電気的に接続されない独立系の分割単位をさらに有し、
１つの前記スキャンインピンからのスキャンチェーンを前記独立系の分割単位のスキャンフリップフロップから構成する請求項１２から請求項１４までのいずれかに記載の半導体集積回路の製造方法。
【請求項１６】
前記組み合わせ回路の入力側に接続された前記スキャンフリップフロップと前記組み合わせ回路の出力側に接続された前記スキャンフリップフロップとの組み合わせの少なくとも一部を、同じスキャンチェーンで構成する請求項１１から請求項１５までのいずれかに記載の半導体集積回路の製造方法。
【請求項１７】
前記複数の分割単位のそれぞれの出力段のスキャンフリップフロップの出力を前記スキャンアウトピンに対して接続するに、セレクタを介して接続する請求項１１から請求項１６までのいずれかに記載の半導体集積回路の製造方法。
【請求項１８】
半導体集積回路に対して、分割単位間でスキャンインピンを共有するスキャンチェーン接続形式候補を複数作成する処理と、
前記各スキャンチェーン接続形式候補について、前記半導体集積回路の検査系列長を求める処理と、
前記検査系列長が最も短いスキャンチェーン接続形式に基づいて実際のスキャンチェーンの接続を行う処理とを備えることを特徴とする請求項１１から請求項１７までのいずれかに記載の半導体集積回路の製造方法。
【請求項１９】
前記スキャンチェーン接続形式候補を複数作成する処理は、前もって、複数の分割単位の集まりを１つの分割単位として合併する処理を含み、前記合併された分割単位を含める状態で前記スキャンチェーン接続形式候補を複数作成する請求項１８に記載の半導体集積回路の製造方法。
【請求項２０】
前記複数のスキャンチェーン接続形式候補と前記半導体集積回路の検査系列長を求める処理は、
他の分割単位とスキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が１つでも存在するスキャンチェーン接続形式候補に対して、自己以外の分割単位の検査系列によって故障が検出できる特性を用いて検査系列を圧縮する処理と、
前記圧縮された分割単位の検査系列長に基づき前記半導体集積回路の検査系列長を求める処理とからなる請求項１８または請求項１９に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体集積回路の製造方法にかかわり、詳しくは、検査容易化設計のためのスキャン設計におけるスキャンフリップフロップの接続の技術に関する。
【背景技術】
【０００２】
一般に半導体集積回路は、スキャン設計方法で設計されている。スキャン設計とは、半導体集積回路中のフリップフロップをスキャンフリップフロップに置き換えて、シフトレジスタ状に接続する設計のことである。スキャン設計で設計された回路は、スキャンフリップフロップを外部入出力端子とみなせることから、シフトレジスタを通じてフリップフロップの値の設定、読み出しを自由に行うことができ、半導体集積回路の検査容易化に好適である。
【特許文献１】特開平１０−１２４５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体集積技術の進歩に伴い、半導体集積回路が複雑化している。これにより、半導体集積回路中に含まれるフリップフロップの個数は大幅に増大し、また、半導体集積回路を検査をするためのテストパターンが複雑になってきている。そのため、実際の半導体集積回路の検査時間は長くなり、半導体集積回路のコストの増大を招いている。
【０００４】
本発明は上記問題を鑑み、半導体集積回路および半導体集積回路の製造方法に関し、実際の半導体集積回路の検査をより容易化することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００６】
第１の解決手段として、本発明による半導体集積回路は、スキャンインピンと、複数のスキャンアウトピンと、複数のスキャンチェーンとからなり、１つの前記スキャンインピンと前記各スキャンアウトピンとがそれぞれ前記スキャンチェーンで電気的に接続されている。
【０００７】
より具体的レベルでは、スキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなる。さらに、前記各分割単位は前記各スキャンアウトピンに個別に接続され、前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されているものである。
【０００８】
上記の構成によれば、１本のスキャンチェーンを構成するスキャンフリップフロップの数を少ないものとすることができる。１本のスキャンチェーンに属するスキャンフリップフロップの数が少ないと、検査系列長が短いものとなり、半導体集積回路の検査時間を短縮化できる。
【０００９】
第２の解決手段として、本発明による半導体集積回路は、複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなる。さらに、前記各分割単位は前記各スキャンアウトピンに個別に接続され、前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、かつ、このスキャンインピンごとの複数のスキャンチェーンが別々の分割単位を通る構成が少なくとも２つの前記スキャンインピンについて同様に構成されているものである。
【００１０】
この構成によれば、分割単位およびスキャンアウトピンが複数あり、さらにスキャンインピンが複数ある場合に、スキャンインピンの数を少ないものとすることができ、半導体集積回路の面積を小さくできる。また、各分割単位では、互いに別のスキャンインピンからのスキャンチェーンが引かれるので、検査を分割単位ごとに独立して行うことができ、検査時間を短縮することができる。
【００１１】
上記において、前記スキャンインピンの総数と前記分割単位の総数との積が前記スキャンアウトピンの総数に等しくされていることが好ましい。このように構成すれば、スキャンアウトピンの数を最小に抑えながらも、半導体集積回路の検査時間を最大限に短縮することができる。
【００１２】
また、上記において、複数の分割単位どうしが前記スキャンチェーン以外では接続されていないようにすることが好ましい。このように構成すれば、分割単位ごとに独立して検査することができる。
【００１３】
第３の解決手段として、本発明による半導体集積回路は、複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数と、前記複数の分割単位に属さない共通スキャンフリップフロップとからなる。さらに、前記各分割単位は前記各スキャンアウトピンに個別に接続され、少なくとも１つの前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている。そして、別の少なくとも１つの前記スキャンインピンは前記共通スキャンフリップフロップに接続され、前記共通スキャンフリップフロップからの複数のスキャンチェーンは、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されているものである。
【００１４】
このように構成すれば、分割単位どうしが電気的に接続されていて、回路を単純に分割単位のみに分割することができない場合において、分割単位どうしを電気的に接続しているスキャンフリップフロップを共通スキャンフリップフロップとして、その共通スキャンフリップフロップから分岐する状態にスキャンチェーンを構成することにより、分割単位による回路分割が可能となる。このように構成することによって、分割単位どうしが電気的に接続されている場合においても、分割単位ごとに独立して検査することが可能となり、半導体集積回路の検査時間を短縮することができる。
【００１５】
第４の解決手段として、本発明による半導体集積回路は、複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数と、前記複数の分割単位に属さない共通スキャンフリップフロップと、前記各分割単位および前記共通スキャンフリップフロップとは電気的に接続されない独立系の分割単位とからなる。さらに、前記各分割単位および前記独立系の分割単位は前記各スキャンアウトピンに個別に接続され、少なくとも１つの前記スキャンインピンからの複数のスキャンチェーンは、前記各分割単位および前記独立系の分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている。そして、別の少なくとも１つの前記スキャンインピンは前記共通スキャンフリップフロップに接続され、前記共通スキャンフリップフロップからの複数のスキャンチェーンは、前記独立系の分割単位以外の前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成され、前記別の少なくとも１つの前記スキャンインピンは前記独立系の分割単位のスキャンフリップフロップを結ぶ状態に構成されているものである。
【００１６】
このように構成すれば、一方で分割単位どうしが共通スキャンフリップフロップで接続され、他方で他の分割単位とは電気的な接続をもたない独立系の分割単位がある場合において、少ないスキャンインピン数であっても、分割単位による回路分割が可能となり、半導体集積回路の面積を削減することができる。
【００１７】
上記において好ましい態様は、前記組み合わせ回路の入力側に接続された前記スキャンフリップフロップと前記組み合わせ回路の出力側に接続された前記スキャンフリップフロップとの組み合わせの少なくとも一部が、同じスキャンチェーンを構成することである。
【００１８】
このように構成すれば、複数のスキャンチェーンを無駄なく使うことができ、半導体集積回路の検査時間を短縮化することができる。また、スキャンテストパターンとして、組み合わせのより豊富なパターンの入力を可能とする（“０”と“０”の組み合わせや“１”と“１”との組み合わせももちろん許容される）。
【００１９】
上記構成において、前記複数の分割単位のそれぞれに、その出力段のスキャンフリップフロップの出力を前記スキャンアウトピンに対して選択的に出力するセレクタを付随させる構成もある。
【００２０】
このように構成すれば、スキャンチェーンの数に比べてスキャンアウトピンの数が少なくても、スキャンチェーンを引くことが可能となり、検査時間の短縮を図ることができる。
【００２１】
なお、上記構成において、前記スキャンインピンに代えて、データを外部から入力する外部入力ピンとし、また、前記スキャンアウトピンに代えて、データを外部へ出力する外部出力ピンとしてもよい。この場合、スキャンモード時に、外部入力ピンがスキャンインピンとして機能し、外部出力ピンがスキャンアウトピンとして機能する。
【００２２】
半導体集積回路の製造方法については、以下のように展開する。
【００２３】
本発明による半導体集積回路の製造方法は、次のような複数の工程を含むものとして構成されている。すなわち、
第１の工程では、半導体集積回路の接続情報からスキャンフリップフロップを検索する。
【００２４】
第２の工程では、前記スキャンフリップフロップの入力側または出力側のいずれか一方に、組み合わせ回路を介して前記スキャンフリップフロップとは別のスキャンフリップフロップが接続されているかを判断する。そして、接続されていなければ、前記スキャンフリップフロップを分割単位とし、接続されていれば、前記スキャンフリップフロップと前記組み合わせ回路とを同じ分割単位とする。
【００２５】
第３の工程では、複数の前記分割単位が同じスキャンフリップフロップを含んでいるときは、その複数の分割単位どうしをさらに同じ分割単位として合併する。
【００２６】
第４の工程では、１つの前記スキャンインピンからのスキャンチェーンを、前記第３の工程で得られたそれぞれの分割単位のスキャンフリップフロップから構成する。
【００２７】
上記の製造方法によれば、回路を電気的に接続されていない複数の分割単位に効率的に分割することができ、各分割単位に対して、１つのスキャンインピンからのスキャンチェーンを分割単位ごとのスキャンフリップフロップから構成する状態で半導体集積回路を製造することができる。このようにして製造された半導体集積回路は、１本のスキャンチェーンを構成するスキャンフリップフロップの数が少なく、検査系列長が短いものとなり、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００２８】
また、本発明による半導体集積回路の製造方法は、次のような複数の工程を含むものとして構成されている。すなわち、
第１の工程では、半導体集積回路の接続情報からスキャンフリップフロップを検索する。
【００２９】
第２の工程では、前記スキャンフリップフロップの入力側または出力側のいずれか一方に、組み合わせ回路を介して前記スキャンフリップフロップとは別のスキャンフリップフロップが接続されているかを判断する。そして、接続されていなければ、前記スキャンフリップフロップを分割単位とし、接続されていれば、前記スキャンフリップフロップと前記組み合わせ回路とを同じ分割単位とする。
【００３０】
第３の工程では、複数の前記分割単位が同じスキャンフリップフロップを含んでいるときは、その複数の分割単位どうしをさらに同じ分割単位として合併する。
【００３１】
第４の工程では、同じスキャンフリップフロップを持つ前記分割単位が所定の数以上あるときは、前記スキャンフリップフロップを共通スキャンフリップフロップとする。
【００３２】
第５の工程では、１つの前記スキャンインピンからのスキャンチェーンを、前記第３の工程で得られたそれぞれの分割単位のスキャンフリップフロップと前記第４の工程から得られた共通スキャンフリップフロップとから構成する。
【００３３】
この製造方法によれば、分割単位どうしが電気的に接続されていて、回路を単純に分割単位のみに分割することができない場合において、分割単位とは別に共通スキャンフリップフロップ（分割単位どうしを電気的に接続しているスキャンフリップフロップ）を置き、その共通スキャンフリップフロップから分岐する状態にスキャンチェーンを構成することにより、分割単位による回路分割が可能となる。その結果、１つのスキャンチェーンはそれぞれの分割単位ごとスキャンフリップフロップから構成することができる。このようにして製造された半導体集積回路は、分割単位どうしが電気的に接続されている場合においても、分割単位ごとに独立して検査することが可能となり、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００３４】
上記の半導体集積回路の製造方法において、次の手法は好ましいものである。それは、複数のスキャンインピンと、複数のスキャンアウトピンと、スキャンフリップフロップと組み合わせ回路とが電気的に接続された分割単位の複数とからなる半導体集積回路の場合である。この場合に、前記各スキャンインピンから前記スキャンチェーンを構成するときに、前記各分割単位を前記各スキャンアウトピンに個別に接続し、前記スキャンインピンからの複数のスキャンチェーンを、前記各分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成する。そして、このスキャンインピンごとの複数のスキャンチェーンを別々の分割単位を通る構成を少なくとも２つの前記スキャンインピンについて同様に構成する。
【００３５】
この製造方法によれば、分割単位およびスキャンアウトピンが複数あり、さらにスキャンインピンが複数ある場合に、スキャンインピンの数を少なくし、半導体集積回路の面積の削減を図りながら、回路を分割することができる。このようにして製造された半導体集積回路は、分割単位ごとに独立して検査することが可能となり、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００３６】
また、上記の半導体集積回路の製造方法において、次の手法は好ましいものである。それは、複数の前記分割単位と前記複数の分割単位に属さない共通スキャンフリップフロップとが電気的に接続されている半導体集積回路の場合である。この場合に、前記１つのスキャンインピンからのそれぞれのスキャンチェーンを前記複数の分割単位におけるそれぞれのスキャンフリップフロップと前記共通スキャンフリップフロップとから構成する。
【００３７】
この製造方法によれば、分割単位どうしが電気的に接続されていて、回路を単純に分割単位のみに分割することができない場合において、共通スキャンフリップフロップ（分割単位どうしを電気的に接続しているスキャンフリップフロップ）を置くことにより、分割単位を構成することが可能となる。このようにして製造された半導体集積回路は、分割単位どうしが電気的に接続されていても、分割単位ごとに独立して検査することが可能となり、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００３８】
また、上記の半導体集積回路の製造方法において、次の手法は好ましいものである。それは、前記複数の分割単位および前記共通スキャンフリップフロップとは電気的に接続されない独立系の分割単位をさらに有している半導体集積回路の場合である。この場合に、１つの前記スキャンインピンからのスキャンチェーンを前記独立系の分割単位のスキャンフリップフロップから構成する。
【００３９】
この製造方法によれば、一方で分割単位どうしが電気的に接続されており、他方で他の分割単位とは電気的な接続をもたない独立系の分割単位がある場合において、スキャンインピン数を少なくし、半導体集積回路の面積を削減しながら、分割単位を構成することが可能となり、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００４０】
また、上記の製造方法において、前記組み合わせ回路の入力側に接続された前記スキャンフリップフロップと前記組み合わせ回路の出力側に接続された前記スキャンフリップフロップとの組み合わせの少なくとも一部を、同じスキャンチェーンで構成することは好ましい。
【００４１】
この製造方法によれば、複数のスキャンチェーンを無駄なく有効に使えるとともに、組み合わせのより豊富なスキャンテストパターンの入力を可能とする（“０”と“０”、“１”と“１”の組み合わせも許容される）状態で半導体集積回路を製造することができる。このようにして製造された半導体集積回路は、そのスキャンチェーンの有効利用のために、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００４２】
また、上記の半導体集積回路の製造方法において、次の手法は好ましいものである。それは、前記複数の分割単位のそれぞれの出力段のスキャンフリップフロップの出力を前記スキャンアウトピンに対して接続するに、セレクタを介して接続するものである。
【００４３】
この製造方法によれば、スキャンチェーンの数に比べてスキャンアウトピンの数が少ない条件でも、スキャンチェーンを引くことが可能となる。このようにして製造された半導体集積回路は、検査に要する時間は短いものですむ。そのような半導体集積回路の製造を有利に進めることができる。
【００４４】
上記の半導体集積回路の製造方法において、スキャンチェーン接続形式の候補をいくつか作り、その候補の中から最適なものを選択し、その上で、上記の製造方法を進める方式も有効なものとなる。
【００４５】
すなわち、半導体集積回路に対して、分割単位間でスキャンインピンを共有するスキャンチェーン接続形式候補を複数作成する処理と、前記各スキャンチェーン接続形式候補について、前記半導体集積回路の検査系列長を求める処理と、前記検査系列長が最も短いスキャンチェーン接続形式に基づいて実際のスキャンチェーンの接続を行う処理とをさらに備えるものである。
【００４６】
このように構成すれば、複数の分割単位の合計としての半導体集積回路の検査系列長が最も短いスキャンチェーン接続形式を用いてスキャンチェーンの接続を行うので、半導体集積回路の検査時間の短縮化を最大限図ることができる。
【００４７】
また、上記の半導体集積回路の製造方法において、前記スキャンチェーン接続形式候補を複数作成する処理に先立って、複数の分割単位の集まりを１つの分割単位として合併する処理を行い、その上で、前記合併された分割単位を含める状態で前記スキャンチェーン接続形式候補を複数作成する方式も有効なものである。すなわち、複数の分割単位を１つの分割単位として合併することによって、分割単位数を削減できる。分割単位数を削減することによって、必要となるスキャンアウトピンやモードピンを削減できるため、分割単位当たりのスキャンチェーン数を増加させることができる。よって、複数の分割単位を１つの分割単位として合併した上でスキャンチェーン接続を行う場合には、分割単位のスキャンチェーン１本当たりのスキャンフリップフロップの数は、複数の分割単位を１つの分割単位とせずに分割単位ごとにスキャンチェーンの接続を行う場合の１本のスキャンチェーン当たりのスキャンフリップフロップ数の総和に比べて、より少なくすることができる。つまり、スキャンチェーン接続形式候補を増やすことにより、半導体集積回路の検査系列長をより短くし、検査時間の短縮化をさらに進めることができる。
【００４８】
また、上記の半導体集積回路の製造方法において、前記複数のスキャンチェーン接続形式候補と前記半導体集積回路の検査系列長を求める処理を、他の分割単位とスキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が１つでも存在するスキャンチェーン接続形式候補に対して、自己以外の分割単位の検査系列によって故障が検出できる特性を用いて検査系列を圧縮する処理と、前記圧縮された分割単位の検査系列長に基づき前記半導体集積回路の検査系列長を求める処理とから構成することも好ましいものである。
【００４９】
このように構成すれば、スキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が存在するスキャンチェーンの接続形式に対しては、分割単位ごとのスキャンフリップフロップ数、検査系列長に基づき、自己以外の分割単位の検査系列によって故障が検出できる特性を用いて検査系列を圧縮する処理も考慮することによって、いくつかのスキャンチェーン接続形式候補から、従来のスキャンチェーン接続形式と比べて、半導体集積回路の検査系列がより短くなるスキャンチェーン接続形式を選択することができる。つまり、半導体集積回路の検査系列長をより短くすることにより、検査時間の短縮化をさらに進めることができる。
【発明の効果】
【００５０】
以上のように本発明によれば、１本のスキャンチェーンを構成するスキャンフリップフロップの数を少ないものとすることができる。１本のスキャンチェーンに属するスキャンフリップフロップの数が少ないと、検査系列長が短いものとなり、半導体集積回路の検査時間を短縮化でき、検査をより容易化することができる。また、そのように検査容易化された半導体集積回路の製造を有利に進めることができる。
【発明を実施するための最良の形態】
【００５１】
以下、本発明にかかわる半導体集積回路および検査容易化設計のための半導体集積回路の製造方法の実施の形態を図面に基づいて詳細に説明する。
【００５２】
（実施の形態１）
本発明の実施の形態１にかかわる半導体集積回路および検査容易化設計のための半導体集積回路の製造方法について、図面を参照しながら説明する。図１は本実施の形態１の半導体集積回路の製造方法の概略的なフローチャートである。
【００５３】
ステップＳ１１は、回路を分割して分割単位を生成するステップである。
【００５４】
ステップＳ１２は、ステップＳ１１で生成した分割単位に基づいて、分割単位ごとのスキャンフリップフロップをスキャンチェーンで接続し、スキャンチェーンとスキャンインピンとを共用接続するステップである。
【００５５】
ステップＳ１３は、ステップＳ１２でどのような接続がされたかの接続情報を出力するステップである。
【００５６】
ステップＳ１４は、ステップＳ１３で出力したスキャンチェーンの接続情報を基に、半導体集積回路の検査系列を生成するステップである。
【００５７】
図２に本発明の実施の形態１における半導体集積回路を示す。ＰＩ１〜ＰＩ４は外部入力ピン、ＰＯ１〜ＰＯ２は外部出力ピン、ＣＣ１〜ＣＣ３は組み合わせ回路、ＳＦＦ１〜ＳＦＦ７はスキャンフリップフロップ、ＳＩ１〜ＳＩ２はスキャンインピン、ＳＯ１〜ＳＯ４はスキャンアウトピンである。
【００５８】
なお、スキャンインピンは外部入力ピンと共用であってもよいし、スキャンアウトピンは外部出力ピンと共用であってもよい。その場合は、スキャンモード時に外部入力ピンがスキャンインピンとして機能し、外部出力ピンがスキャンアウトピンとして機能する。
【００５９】
スキャンチェーンは、スキャンモード時にスキャンフリップフロップに入力されたデータを伝播する。さらに、スキャンフリップフロップには、モード信号が入力され信号伝達経路をモードにより切り替える。
【００６０】
以下、図２の半導体集積回路を例にとり、図１のフローチャートに従って本発明を説明する。
【００６１】
まず、図１のステップＳ１１において、回路を仮想的に分割し、分割単位を求める。
【００６２】
図３は、ステップＳ１１の分割単位を求める処理の流れを示すフローチャートである。
【００６３】
図３において、ステップＳ２１は、すべてのスキャンフリップフロップでステップＳ２２を実行したかを判定するステップであり、実行していればステップＳ２３へ進む。また、実行していなければ、ステップＳ２２が実行されていないスキャンフリップフロップを１つ選択した上で、ステップＳ２２へ進む。
【００６４】
ステップＳ２２は、分割単位を生成するステップである。具体的には、選択したスキャンフリップフロップが組み合わせ回路を介して別のスキャンフリップフロップと接続されていなければ、選択したスキャンフリップフロップのみを分割単位とする。また、選択したスキャンフリップフロップが組み合わせ回路を介して別のスキャンフリップフロップと接続されていれば、選択したスキャンフリップフロップと組み合わせ回路とを分割単位とする。この際、スキャンフリップフロップの入力側および出力側いずれか一方に方向を決めて接続状況を判断する。
【００６５】
ステップＳ２３は、すべてのスキャンフリップフロップでステップＳ２４およびステップＳ２５を実行したかを判定するステップである。実行していれば処理を終了する。実行していなければ、実行していないスキャンフリップフロップを１つ選択した上で、ステップＳ２４へ進む。
【００６６】
ステップＳ２４は、選択したスキャンフリップフロップが複数の分割単位に属しているかを判定するステップである。属していればステップＳ２５へ進み、属していなければステップＳ２３へ戻る。
【００６７】
ステップＳ２５において、分割単位が同じスキャンフリップフロップを含んでいるときは、同じスキャンフリップフロップを有している分割単位どうしをさらに同じ分割単位として合併（マージ）し、ステップＳ２３へ戻る。
【００６８】
以下では、スキャンフリップフロップＳＦＦｉと記述することに代えて、その簡略表現のＳＦＦｉとのみ記述する（ｉ＝１，２…）。
【００６９】
実際に図２の回路を例に、図３のフローチャートの説明を行う。図２において、ＳＦＦ１を選択し、図３のステップＳ２２を検討する。ＳＦＦ１の入力側の接続状況を見る。ＳＦＦ１は組み合わせ回路を介して別のＳＦＦと接続されていないので、図４に示すように、ＳＦＦ１のみで分割単位Ａとする。ステップＳ２２からステップＳ２１に戻り、次にＳＦＦ２を選択し、ステップＳ２２を検討する。ＳＦＦ２もＳＦＦ１と同じく組み合わせ回路を介して別のＳＦＦと接続されていないので、図４に示すようにＳＦＦ２のみで分割単位Ｂとする。ステップＳ２１に戻り、ＳＦＦ３を選択する。ＳＦＦ３は組み合わせ回路ＣＣ１を介してＳＦＦ３とは別のＳＦＦ１およびＳＦＦ２と接続されているので、図４に示すように、ＳＦＦ１，ＳＦＦ２，ＳＦＦ３，ＣＣ１で分割単位Ｃとする。ステップＳ２１に戻り、ＳＦＦ４を選択する。ＳＦＦ４は組み合わせ回路ＣＣ２を介してＳＦＦ４とは別のＳＦＦ３およびＳＦＦ２と接続されているので、図４に示すように、ＳＦＦ２，ＳＦＦ３，ＳＦＦ４，ＣＣ２で分割単位Ｄとする。ステップＳ２１に戻り次のＳＦＦ５を選択し、ステップＳ２２に進む。ＳＦＦ５も組み合わせ回路を介して別のＳＦＦと接続されていないので、ＳＦＦ５のみで分割し、分割単位Ｅを構成する。同じように、ＳＦＦ６のみで分割単位Ｆを構成する。ＳＦＦ７を選択すると、ＳＦＦ７は組み合わせ回路ＣＣ３を介してＳＦＦ５およびＳＦＦ６と接続されているので、ＳＦＦ５，ＳＦＦ６，ＳＦＦ７，ＣＣ３で分割単位Ｇを構成する。未処理のスキャンフリップフロップがなくなったのでステップＳ２３へ進む。
【００７０】
ステップＳ２３〜Ｓ２５は、新たな分割単位を作成する工程である。
【００７１】
ステップＳ２３は、すべてのスキャンフリップフロップでステップＳ２４およびステップＳ２５を実行したかを判定するステップである。すべてのＳＦＦについて新たな分割単位にできるかの検討が終了していないので、未処理のＳＦＦ１を選択してステップＳ２４へ進む。
【００７２】
ステップＳ２４において、選択したＳＦＦ１が複数の分割単位に属しているかを判定する。ＳＦＦ１は分割単位Ａと分割単位Ｃの２つの分割単位に属しているため、ステップＳ２５へ進む。
【００７３】
ステップＳ２５において、選択したＳＦＦ１の属している分割単位である分割単位Ａと分割単位Ｃとをさらに同じ分割単位として合併し、新たな分割単位１を作成する。次にＳＦＦ２を選択し、ステップＳ２４へ進む。ＳＦＦ２は分割単位Ｂと分割単位Ｄと分割単位１の３つの分割単位に属しているため、ステップＳ２５へ進む。
【００７４】
ステップＳ２５において、選択したＳＦＦ２の属している分割単位である分割単位Ｂと分割単位Ｄと分割単位１とをさらに同じ分割単位１として合併し、新たな分割単位１を作成する（図４（ｂ）参照）。
【００７５】
次にステップＳ２３に戻り、ＳＦＦ５を選択しステップＳ２４へ進む。ＳＦＦ５は分割単位Ｅと分割単位Ｇとに属しているので、分割単位Ｅと分割単位Ｇとで新たな分割単位２を構成する。ステップＳ２５の処理が終了したので、ステップＳ２３へ戻る。次にＳＦＦ６を選択し、ステップＳ２４へ進む。ＳＦＦ６は分割単位Ｆと分割単位２の２つの分割単位に属しているため、ステップＳ２５へ進む。
【００７６】
ステップＳ２５において、選択したＳＦＦ６の属している分割単位である分割単位Ｆと分割単位２とをさらに同じ分割単位２として合併し、新たな分割単位２を作成する（図４（ｂ）参照）。ステップＳ２５の処理が終了したので、ステップＳ２３へ戻る。未処理のスキャンフリップフロップがなくなったので、処理を終了する。
【００７７】
図５に上記で求められた新たな分割単位１と分割単位２を示す。図１のステップＳ１２において、新たに分割された分割単位１と分割単位２に対して、スキャンチェーンの接続を行う。図５の回路に対するスキャンチェーン接続例を図６に示す。ここでは、スキャンインピンがＳＩ１とＳＩ２と２つ、スキャンアウトピンがＳＯ１〜ＳＯ４と４つあるので、スキャンインピンとスキャンアウトピンとがそれぞれ複数の場合を考察する。
【００７８】
スキャンチェーンａ１はＳＦＦ１とＳＦＦ３とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンａ２はＳＦＦ５とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ３とが接続されている。スキャンチェーンｂ１はＳＦＦ２とＳＦＦ４とから構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ２とが接続されている。スキャンチェーンｂ２はＳＦＦ６から構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ４とが接続されている。
【００７９】
１つのスキャンインピンＳＩ１と接続されているスキャンチェーンａ１とａ２とはそれぞれスキャンアウトピンＳＯ１とＳＯ３と接続されている。
【００８０】
このように、１つのスキャンインピンと複数のスキャンアウトピンとがスキャンチェーンで電気的に接続されることによって、１本のスキャンチェーンを構成するスキャンフリップフロップの数を少ないものとすることができるので、半導体集積回路の検査時間を短縮することが可能となる。
【００８１】
また、１つのスキャンインピンからは複数のスキャンチェーンが出ているが、それぞれの分割単位は、１つのスキャンインピンから出ている複数のスキャンチェーンそれぞれで構成される。つまり、図６において、分割単位１のスキャンフリップフロップの一部はスキャンインピンＳＩ１からのスキャンチェーンａ１で構成されており、分割単位２のスキャンフリップフロップの一部はスキャンインピンＳＩ１からのスキャンチェーンａ２で構成される。
【００８２】
このように、１つのスキャンインピンからの複数のスキャンチェーンは、別々の分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている。したがって、スキャンインピンの数を減らすことが可能となるので、半導体集積回路の面積を小さくできる。また、１本のスキャンインピンから複数のスキャンチェーンを引くことができるので、分割単位ごとに独立して検査することができる結果、検査時間が短縮される。
【００８３】
さらに、図６において、スキャンインピンとしては、スキャンインピンＳＩ１のほかに、他のスキャンインピンＳＩ２もある。スキャンインピンＳＩ２からは２本のスキャンチェーンであるスキャンチェーンｂ１とスキャンチェーンｂ２が出ている。そして、スキャンチェーンｂ１は分割単位１のスキャンフリップフロップを結ぶ状態に構成され、スキャンチェーンｂ２は分割単位２のスキャンフリップフロップを結ぶ状態に構成されている。つまり、分割単位１に注目すると、スキャンインピンＳＩ１からのスキャンチェーンａ１と、スキャンインピンＳＩ２からのスキャンチェーンｂ１とから構成されている。他のスキャンインピンＳＩ２からの複数のスキャンチェーンｂ１，ｂ２は別々の分割単位それぞれのスキャンフリップフロップを結ぶ状態に構成されている。また、分割単位１に注目したときに、スキャンチェーンａ１とスキャンチェーンｂ１とから、分割単位１に対して同時に情報を入力することができるので、検査時間の短縮を図ることが可能となる。
【００８４】
図６において、分割単位が２つあるので、１つのスキャンインピンから出ているスキャンチェーンは２本である。スキャンインピンは２つあるので、４本のスキャンチェーンを引くことになる。４本のスキャンチェーンに対して４つのスキャンアウトピンがあるので、１つのスキャンチェーンに対して、１つのスキャンアウトピンを接続することができる。
【００８５】
このように、スキャンインピンの総数Ｓinと分割単位の総数Ｓｄとの積（Ｓin×Ｓｄ）がスキャンアウトピンの総数Ｓoutとなることにより（Ｓin×Ｓｄ＝Ｓout）、スキャンアウトピンの数を最小に抑えながらも、半導体集積回路の検査時間を最大限に短縮することができる。
【００８６】
図６においてスキャンチェーンａ１は、分割単位１の組み合わせ回路ＣＣ１の入力側にあるＳＦＦ１と、組み合わせ回路ＣＣ１の出力側にあるＳＦＦ３とからなるように構成されている。スキャンチェーンａ２は分割単位２の組み合わせ回路ＣＣ３の入力側にあるＳＦＦ５と組み合わせ回路ＣＣ３の出力側にあるＳＦＦ７とから構成されている。スキャンチェーンｂ１は分割単位１の組み合わせ回路ＣＣ２の入力側にあるＳＦＦ２と、組み合わせ回路ＣＣ２の出力側にあるＳＦＦ４とから構成されている。つまり、組み合わせ回路の入力側に接続されたスキャンフリップフロップと、組み合わせ回路の出力側に接続されたスキャンフリップフロップとの組み合わせの少なくとも一部は同じスキャンチェーンを構成した方が好ましい。こうすることより、複数のスキャンチェーンを無駄なく使用することができ、検査時間を短縮することができる。例えば、図６のように、ＳＦＦ１にスキャンチェーンａ１を、ＳＦＦ２にスキャンチェーンｂ１を引くならば、スキャンインピンＳＩ１からの情報を組み合わせ回路ＣＣ１に伝えるために１クロック必要である。しかし、例えば、ＳＦＦ１とＳＦＦ２とにスキャンチェーンａ１を引くなら、スキャンインピンＳＩ１からの情報を組み合わせ回路ＣＣ１に伝えるためには２クロック必要となる。したがって、組み合わせ回路の入力側に接続されたスキャンフリップフロップと、組み合わせ回路の出力側に接続されたスキャンフリップフロップとの組み合わせの少なくとも一部は同じスキャンチェーンを構成した方が好ましい。
【００８７】
組み合わせ回路の入力側に接続されたスキャンフリップフロップと、組み合わせ回路の出力側に接続されたスキャンフリップフロップとの組み合わせの少なくとも一部は同じスキャンチェーンを構成した方が好ましいと説明したが、次のようにすると不都合を来たす。
【００８８】
すなわち、図６において、スキャンチェーンａ１はＳＦＦ１およびＳＦＦ３を構成し、スキャンチェーンａ３（図示せず）はＳＦＦ２およびＳＦＦ４を構成するとし、スキャンチェーンａ１とスキャンチェーンａ３とが同じスキャンインピンＳＩ１と接続されているならば、組み合わせ回路ＣＣ１は“０”と“０”または“１”と“１”という情報しか受け取ることができない。つまり半導体集積回路を検査をすることができない。同じスキャンインピンから出ている２本のスキャンチェーンが同じ分割単位から構成されているときは、組み合わせ回路の入力側に接続されたスキャンフリップフロップと、組み合わせ回路の出力側に接続されたスキャンフリップフロップとの組み合わせは同じスキャンチェーンで構成しない。この場合は、組み合わせ回路の入力側に接続されたスキャンフリップフロップと、組み合わせ回路の出力側に接続されたスキャンフリップフロップとを同じスキャンチェーンで結んでいないために、スキャンチェーンの使用に無駄が生じ、検査時間が長くなってしまう。
【００８９】
本実施の形態においては、図３のフローチャートに従って回路を分割すると、スキャンフリップフロップと組み合わせ回路からなる分割単位、またはスキャンフリップフロップのみからなる分割単位にすることができ、またその後に、同じスキャンフリップフロップを有する分割単位どうしをさらに同じ分割単位として合併することができる。互いに電気的に分割されていないという条件で回路を分割する。これにより、スキャンチェーンを分割単位ごとのスキャンフロップフロップから構成することができるので、異なる分割単位を一度に検査することができる。
【００９０】
また、図６のようにスキャンチェーンを引くことにより、１つの分割単位１を構成要素としているスキャンチェーンａ１とスキャンチェーンｂ１とは別々のスキャンインピンＳＩ１とＳＩ２とに接続するようにしている。このように、同じ分割単位に属するスキャンチェーンについては、スキャンインピンを共有しないようスキャンチェーンを接続することによって、１本のスキャンチェーンに属しているスキャンフリップフロップの数を減らすことができる。また、１つのスキャンインピンから複数のスキャンチェーンを引くことによっても、１本のスキャンチェーンに属しているスキャンフリップフロップの数を減らすことができる。したがって、本手法を用いることにより、短い検査系列長を生成することができ、半導体集積回路の検査時間を短縮できるようになる。
【００９１】
（実施の形態２）
次に、本発明における実施の形態２の半導体集積回路について説明する。本実施の形態２が上述した実施の形態１と異なる点は、本実施の形態１では分割単位に分けることができなかった回路を、共通スキャンフリップフロップを作成することにより、分割単位に分割できるようにしたことである。
【００９２】
本実施の形態においては、ある所定数以上のスキャンフリップフロップを有する分割単位は共通スキャンフリップフロップとし、１つのスキャンインピンからのスキャンチェーンは分割単位と共通スキャンフリップフロップとから構成する。これ以外については、特に説明しない限り、基本的に実施の形態１と同様である。
【００９３】
図７は本発明の実施の形態２における半導体集積回路を示す。図７の回路構成が図２と異なる点は、ＳＦＦ２の出力が組み合わせ回路ＣＣ３に接続されていることである。
【００９４】
図８は本発明の実施の形態２にかかわる分割単位を求める処理の流れを示すフローチャートである。実施の形態１と違うのはステップＳ３３〜Ｓ３５である。
【００９５】
ステップＳ３３は、すべてのスキャンフリップフロップでステップＳ３４を実行したかを判定するステップである。実行していればステップＳ３６へ進む。実行していなければ、実行していないスキャンフリップフロップを１つ選択した上で、ステップＳ３４へ進む。
【００９６】
ステップＳ３４は、選択したスキャンフリップフロップがある一定数以上のスキャンフリップフロップ群に属しているかを判定するステップである。属していればステップＳ３５へ進み、属していなければステップＳ３３へ戻る。
【００９７】
ステップＳ３５において、選択したスキャンフリップフロップを共通スキャンフリップフロップ群とし、ステップＳ３３へ戻る。
【００９８】
ステップＳ３６〜Ｓ３８は実施の形態１と同様である。
【００９９】
実施の形態１と同様に、図７について、図８のフローチャートのステップＳ３１〜Ｓ３２を行うと、分割単位は図９（ａ）のようになる。図８のステップＳ３３へ移り、すべてのスキャンＦＦで終了していないので、ＳＦＦ２を選択して、ステップＳ３４へ移る。分割単位Ａ〜Ｇまでの分割単位７つのうち、分割単位Ｂ、分割単位Ｃ、分割単位Ｄ、分割単位Ｇの４つにＳＦＦ２は属している。所定数以上のスキャンフリップフロップ群に属していれば、ステップＳ３４は満たす。
【０１００】
本実施の形態において、ある一定数を４以上とするならば、ステップＳ３５へ移ることになる。すなわち、ＳＦＦ２を共通スキャンスリップフロップとする（図９（ｂ）参照）。したがって、新たな分割単位１と分割単位２と共通スキャンスリップフロップ群とを作成できた。ＳＦＦ２は、共通スキャンフリップフロップに属し、分割単位１，２には属さない。
【０１０１】
ここで、所定数以上という数値を３以上としてみる。図９（ａ）から、３以上の分割単位に属しているスキャンフリップフロップは、分割単位Ｂ，Ｃ，Ｄ，Ｇに属しているＳＦＦ２のみとなる。また、所定数以上という数値を５以上としてみる。この場合は、どのスキャンフリップフロップもこの条件にあてはまらない。つまり、所定数以上という値は３以上であることが好ましい。
【０１０２】
また、２以上としてみると、図７において、組み合わせ回路の出力側から入力側に向かって分割単位を作成すれば、スキャンインピンとスキャンフリップフロップまたは組み合わせ回路を介さないで接続されているスキャンフリップフロップ、例えば図７においては、ＳＦＦ１，ＳＦＦ２，ＳＦＦ５，ＳＦＦ６は、かならず分割単位に二度以上属することになる。つまり、共通スキャンフリップフロップに入れたくないＳＦＦまで入れることになってしまう。したがって、所定数以上というのは３以上が好ましい。
【０１０３】
なお、図７において、組み合わせ回路の入力側から出力側に向かって分割単位を作成しても同じである。
【０１０４】
ステップＳ３５の処理が終了したので、ステップＳ３３へ戻り、未処理のスキャンフリップフロップがなくなるまで同様の処理を行う。４以上の分割単位に属するＳＦＦがなくなり、未処理のスキャンフリップフロップがなくなったので、ステップＳ３６へ進む。ステップＳ３６において、すべてのスキャンフリップフロップで終了していないので、ＳＦＦ３を選択してステップＳ３７へ進む。ステップＳ３７において、選択したＳＦＦ３が共通スキャンフリップフロップ群に属しておらず、ＳＦＦ３は複数の分割単位である分割単位Ｃ、分割単位Ｄに属しているため、ステップＳ３８へ進む。ステップＳ３８において、ＳＦＦ３の属している分割単位Ｃおよび分割単位Ｄを同じ分割単位として合併し、新たな分割単位である分割単位１を作成する。ステップＳ３８の処理が終了したので、ステップＳ３６へ戻り、未処理のスキャンフリップフロップがなくなるまで同様の処理を行う。このようにして求められた新たな分割単位である分割単位１と分割単位２とを図９（ｃ）に示す。
【０１０５】
図１０に上記で求められた新たな分割単位１と分割単位２と共通スキャンフリップフロップとを示す。図１０の回路に対するスキャンチェーン接続例を図１１に示す。スキャンチェーンｃ１はスキャンインピンＳＩ１とＳＦＦ１とＳＦＦ３とスキャンアウトピンＳＯ１とから構成されている。スキャンチェーンｃ２はスキャンインピンＳＩ１とＳＦＦ５とＳＦＦ７とスキャンアウトピンＳＯ３とから構成されている。スキャンチェーンｃ３はスキャンインピンＳＩ２と共通スキャンフリップフロップであるＳＦＦ２とＳＦＦ４とスキャンアウトピンＳＯ２とから構成されている。スキャンチェーンｃ４はスキャンインピンＳＩ２と共通スキャンフリップフロップであるＳＦＦ２とＳＦＦ６とスキャンアウトピンＳＯ４とから構成されている。
【０１０６】
図１１において、共通スキャンフリップフロップはスキャンチェーンｃ３とスキャンチェーンｃ４とに接続されているが、共通スキャンフリップフロップ群に属するスキャンフリップフロップは、必ずしもすべての分割単位のスキャンチェーンにつながっているわけではない。分割単位ごとに着目したときに、分割単位が検査できるように、どれか１つのスキャンチェーンに接続されていればよい。これにより、スキャンチェーンは共通スキャンフリップフロップに接続した後に、分割単位に分かれている。
【０１０７】
たとえば、図１１において、スキャンチェーンｃ１はＳＦＦ１およびＳＦＦ３から構成されている。つまり、分割単位１において、残りのスキャンチェーンｃ３はＳＦＦ２およびＳＦＦ４から構成されなければ、分割単位１を検査することができない。分割単位が検査できるのであれば、すべてのスキャンチェーンにつながっていなくてもよい。
【０１０８】
また、スキャンチェーンへの接続順序も任意であり、必ずしも先頭である必要や、他の分割単位と同じ順番である必要はない。
【０１０９】
本実施の形態においては、図８のフローチャートに従って回路分割すると、所定数以上の分割単位に属するフリップフロップを共通スキャンフリップフロップとすることができる。分割単位を綺麗に作成できない実施の形態１に記載したような回路に対しても、共通スキャンフリップフロップを作成することにより、分割単位を作成することが可能になり、検査時間を短縮できるようにスキャンチェーンを引くことが可能となる。
【０１１０】
（実施の形態３）
次に、本発明における実施の形態３の半導体集積回路について説明する。本実施の形態３が上述した実施の形態２と異なる点は、図１２に示すように、第３の分割単位３を備えていることである。この分割単位３は、共通スキャンフリップフロップとは接続されていない。これ以外については、特に説明しない限り、基本的に実施の形態２と同様である。
【０１１１】
本実施の形態３において、ＰＩ５およびＰＩ６は外部入力ピン、ＰＯ３は外部出力ピン、ＣＣ４は組み合わせ回路、ＳＦＦ８〜ＳＦＦ１０はスキャンフリップフロップ、ＳＯ５、ＳＯ６はスキャンアウトピンとする。
【０１１２】
ＳＦＦ８、ＳＦＦ９、ＳＦＦ１０について、実施の形態２と同じやり方をすると、図１２に示すような分割単位１、分割単位２、分割単位３および共通スキャンフリップフロップとなる。分割単位３はスキャンチェーン以外では分割単位１、分割単位２および共通スキャンフリップフロップとは電気的に接続されていない。
【０１１３】
図１３は図１２において分割単位３を通るスキャンチェーンを引いたものである。分割単位１および分割単位２に対するスキャンチェーンの引き方は実施の形態２と同様であるので、図示を省略する。
【０１１４】
スキャンチェーンｃ５はＳＦＦ８とＳＦＦ１０とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ５とが接続されている。スキャンチェーンｃ６はＳＦＦ９から構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ６とが接続されている。つまり、分割単位３のスキャンフリップフロップを構成要素とするスキャンチェーンｃ５およびｃ６は共通スキャンフリップフロップＳＦＦ２を通らない。なぜなら、共通スキャンフリップフロップＳＦＦ２は分割単位３を構成していないからである。
【０１１５】
（実施の形態４）
次に、本発明における実施の形態４の半導体集積回路について説明する。本実施の形態４が上述した実施の形態１および実施の形態２と異なる点は、図１４に示すように、スキャンインピンがＳＩ１の１つしかないことである。したがって、スキャンチェーンの引き方が異なる。これ以外については、特に説明しない限り、基本的に実施の形態１および実施の形態２と同様である。
【０１１６】
以下の説明は実施の形態１との比較についてである。図１４に示す回路は、実施の形態１と同様の手法を用いて、分割単位１および分割単位２を形成する。図６の場合のスキャンインピンＳＩ２がない。スキャンチェーンｃ１はＳＦＦ１とＳＦＦ２とＳＦＦ３とＳＦＦ４とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｃ２はＳＦＦ５とＳＦＦ６とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ２とが接続されている。スキャンチェーンが２本しかないので、スキャンアウトピンも２本しか使用しない。スキャンアウトピンＳＯ３およびＳＯ４は使用しないままである。
【０１１７】
本実施の形態においては、図１４に示すように、実施の形態１と比較すると、スキャンインピンの数が少なくなっているので、半導体集積回路の面積を小さくすることができる。しかし、その反面、スキャンチェーンｃ１を構成するスキャンフリップフロップは４つとなっている。つまり、実施の形態１および実施の形態２において、１本のスキャンチェーンに属しているスキャンフリップフロップの最大数は２であったが、本実施の形態においては、１本のスキャンチェーンに属しているスキャンフリップフロップの最大数は４となっている。このようにスキャンチェーンに属するスキャンフリップフロップの最大数が増加したので、実施の形態１および実施の形態２より検査時間は長くなる。
【０１１８】
ところで、もし、実施の形態１および実施の形態２において、１本のスキャンチェーンに属するスキャンフリップフロップの最大数が２ではなく、４または４以上であるとするならば、本実施の形態において最大数は４であるから、最大数が増加しない。したがって、検査時間が増加することはない。つまり、最大数を超えなければ、１本のスキャンチェーンに属するスキャンフリップフロップの数が増加しても、検査時間が延びることはない。
【０１１９】
（実施の形態５）
次に、本発明における実施の形態５の半導体集積回路について説明する。本実施の形態５が上述した実施の形態１および実施の形態２と異なる点は、図１５に示すように、スキャンインピンが１つ増加し、スキャンインピンＳＩ１〜ＳＩ３の３つあることである。したがって、スキャンチェーンの引き方が異なる。これ以外については、特に説明しない限り、基本的に実施の形態１および実施の形態２と同様である。
【０１２０】
以下、実施の形態１との比較について述べる。図１５に示す回路に対して、実施の形態１と同様の手法を用いて、分割単位１および分割単位２を形成する。図６と比べると、スキャンインピンＳＩ３が増加している。スキャンチェーンｄ１はＳＦＦ１とＳＦＦ３とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｄ２はＳＦＦ２とＳＦＦ４とから構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ２とが接続されている。スキャンチェーンｄ３はＳＦＦ５とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ３とが接続されている。スキャンチェーンｄ４はＳＦＦ６から構成されており、スキャンインピンＳＩ３とスキャンアウトピンＳＯ４とが接続されている。
【０１２１】
本実施の形態においては、図１５のようにスキャンチェーンを引くと、実施の形態１および実施の形態２と同様に、スキャンインピンを共有しないようスキャンチェーンを接続することによって、１本のスキャンチェーンに属しているスキャンフリップフロップの数を減らすことができる。ここで実施の形態１および実施の形態２と比較したときに、実施の形態１および実施の形態２においては、１本のスキャンチェーンに属しているスキャンフリップフロップの最大数は２である。
【０１２２】
本実施の形態において、１本のスキャンチェーンに属するスキャンフリップフロップの最大数も２である。つまり、スキャンフリップフロップの最大数を減らすことはできない。それにもかかわらず、スキャンインピンの数は１つ増えているので、半導体集積回路の面積は増加する。つまり、実施の形態１および実施の形態２の方が、半導体集積回路の面積が大きくなるのを抑えつつ、検査時間を短縮することができる。
【０１２３】
（実施の形態６）
次に、本発明における実施の形態６の半導体集積回路について説明する。本実施の形態６が上述した実施の形態１および実施の形態２と異なる点は、図１６に示すように、スキャンアウトピンが２つ少なく、ＳＯ１とＳＯ２とになる。つまり、スキャンインピンの総数と分割単位の総数との積に対して、スキャンアウトピンの総数が少なくなっている場合である。これ以外については、特に説明しない限り、基本的に実施の形態１および実施の形態２と同様である。
【０１２４】
以下、実施の形態１との比較について述べる。図１６の回路は、実施の形態１と同様の手法を用いて、分割単位１および分割単位２を形成する。図６と比べると、スキャンアウトピンＳＯ３およびＳＯ４がない。図１６に示す回路にスキャンチェーンを引くと、図１７のようになる。スキャンチェーンｅ１はＳＦＦ１とＳＦＦ３とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｅ２はＳＦＦ５とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｅ３はＳＦＦ２とＳＦＦ４とから構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ２とが接続されている。スキャンチェーンｅ４はＳＦＦ６から構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ２とが接続されている。
【０１２５】
スキャンアウトピンの数が不足することから、スキャンチェーンｅ１およびスキャンチェーンｅ２はセレクタｓｅｌ１を介してスキャンアウトピンＳＯ１と接続されており、スキャンチェーンｅ３およびスキャンチェーンｅ４はセレクタｓｅｌ２を介してスキャンアウトピンＳＯ２と接続されている。また、セレクタｓｅｌ１，ｓｅｌ２はモード設定信号ｍｏｄｅを介して制御されている。例えば、モード設定信号ｍｏｄｅが“０”のときは、セレクタｓｅｌ１，ｓｅｌ２は分割単位１と接続され、モード設定信号ｍｏｄｅが“１”のときは、セレクタｓｅｌ１，ｓｅｌ２は分割単位２と接続される。
【０１２６】
このようにセレクタを用いれば、スキャンチェーンの総数がスキャンアウトピンより多い場合、つまり、スキャンアウトピンの総数が、スキャンインピンの総数と分割単位の総数との積より小さい場合であっても、スキャンチェーンとスキャンアウトピンとを接続することができる。したがって、半導体集積回路の面積の増大を抑えつつ、検査時間を短縮することができる。
【０１２７】
さらに、スキャンアウトピンの総数が、スキャンインピンの総数と分割単位の総数との積より小さい別の場合について考える。以下に示す２つの方法がある。まず１つ目の方法について述べる。スキャンインピンが２つ、分割単位が２つ、スキャンアウトピンが３つある場合を図１８に示す。スキャンチェーンｆ１はＳＦＦ１とＳＦＦ３とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｆ２はＳＦＦ２とＳＦＦ４とから構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ３とが接続されている。スキャンチェーンｆ３はＳＦＦ５とＳＦＦ６とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ２とが接続されている。
【０１２８】
この場合、スキャンインピンの総数と分割単位の総数との積がスキャンアウトピンの総数になっておらず、スキャンアウトピンの数が１つ少ないために、スキャンチェーンを３本しか引くことができない。
【０１２９】
そこで、スキャンインピンＳＩ２および分割単位２に着目する。スキャンインピンＳＩ２からは分割単位１へのスキャンチェーンｆ２しか引かれていないので、もう１本のスキャンチェーンｆ４（図示せず）を分割単位２に引くことができはずである。しかし、スキャンアウトピンが足りないために、図１８に示すように、スキャンインピンＳＩ２から分割単位２へはスキャンチェーンを引くことができない。このようなときは、分割単位２に引くスキャンチェーンの数を調節し、１本のみとする。したがって、スキャンインピンの総数と分割単位の総数との積がスキャンアウトピンの総数になっていなくても、スキャンインピンから分割単位へのスキャンチェーンの数を調整することによって、半導体集積回路の面積の増大を抑えつつ、検査時間を短縮することができる。
【０１３０】
もう一方の方法を図１９に示す。図１９と図１８の違いはスキャンチェーンの引き方が異なっている。スキャンチェーンｇ１はＳＦＦ１とＳＦＦ３とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ１とが接続されている。スキャンチェーンｇ２はＳＦＦ２とＳＦＦ４とＳＦＦ６とから構成されており、スキャンインピンＳＩ２とスキャンアウトピンＳＯ３とが接続されている。スキャンチェーンｇ３はＳＦＦ５とＳＦＦ７とから構成されており、スキャンインピンＳＩ１とスキャンアウトピンＳＯ２とが接続されている。スキャンインピンの総数と分割単位の総数との積がスキャンアウトピンの総数になっていない。
【０１３１】
このように、スキャンアウトピンの数が１つ少なく、スキャンチェーンを３本しか引くことができないときは、分割単位間をまたがって、スキャンチェーンを引く。図１９において、スキャンチェーンｇ２は分割単位１および分割単位２のスキャンフリップフロップを結ぶ状態に構成されている。つまり、スキャンアウトピンの総数が、スキャンインピンの総数と分割単位の総数との積より小さく、セレクタを用いない場合は、以上のようにすることによって、半導体集積回路の面積の増大を抑えつつ、検査時間を短縮することができる。
【０１３２】
（実施の形態７）
上記の各実施の形態では、検査系列と形成するための回路の分割の仕方を演算によって自動化していたが、本発明の実施の形態７では、分割のための情報（回路分割情報）をマニュアル方式で入力するものである。
【０１３３】
図２０は本実施の形態７の半導体集積回路の製造方法における検査系列生成手法の処理の流れを示すフローチャートである。
【０１３４】
まずステップＳ４１は、回路の分割の仕方を決める回路分割情報をユーザが入力するステップである。
【０１３５】
ステップＳ４２は、ステップＳ４１で入力した回路分割情報に基づいて回路を分割するステップである。ステップＳ４２が終了した時点で処理を終了する。
【０１３６】
図２１は本実施の形態で対象とする半導体集積回路の構成図、図２２は回路分割情報、図２３は回路分割情報に従って回路分割された半導体集積回路の構成図である。ＰＩ１〜ＰＩ５は外部入力ピン、ＰＯ１〜ＰＯ３は外部出力ピン、ＣＣ１〜ＣＣ３は組み合わせ回路、ＳＦＦ１〜ＳＦＦ６はスキャンフリップフロップである。
【０１３７】
図２１に示す半導体集積回路を、ユーザにより入力された図２２の回路分割情報に従って回路分割する。回路分割情報においては、その分割単位１に、スキャンフリップフロップのＳＦＦ１とＳＦＦ２とＳＦＦ３と組み合わせ回路のＣＣ１とＣＣ２とが属し、分割単位２には、ＳＦＦ４とＳＦＦ５とＳＦＦ６とＣＣ３とが属している。
【０１３８】
この回路分割情報に従って回路を分割すると、図２３に示すように、半導体集積回路は、分割単位１と分割単位２とに２分割される。
【０１３９】
もし、図２１の回路に実施の形態１の場合の図３の分割手法を適用する場合には、図２４に示すように、３つの分割単位に分けられる。ＳＦＦ１とＳＦＦ２とＣＣ１を含む分割単位１と、ＳＦＦ３とＣＣ２を含む分割単位２と、ＳＦＦ４とＳＦＦ５とＳＦＦ６とＣＣ３を含む分割単位３との３つである。
【０１４０】
本実施の形態によれば、図２３に示すように、ユーザの意のままに回路を分割することができる。
【０１４１】
なお、ユーザが回路分割を指定する範囲は、回路全体とは限らない。回路の一部の分割をユーザが指定した場合に、他の部分を他の手法で分割してもよい。
【０１４２】
（実施の形態８）
図２５は本発明の実施の形態８の半導体集積回路の製造方法における検査系列生成手法の処理の流れを示すフローチャートである。
【０１４３】
図２５は後述する実施の形態９でも用いる。図２５のステップＳ５２の条件の内容は、実施の形態８と実施の形態９で異なる。本実施の形態８においては、図２５のステップＳ５２の条件を、「推定または求めた検査系列長が条件を満たしているか」とする。これは、分割単位の検査系列長の推定、または、実測が前提となる。
【０１４４】
ステップＳ５１において、図７に示す半導体集積回路に対して仮想的に分割を行い、ステップＳ５２で判断し、その結果、図２６のように回路を分割することができなかったとする。図２６では分割単位は１つしかなく、これは回路分割できなかったことを示す。
【０１４５】
回路分割ができず、検査系列長は削減できていない。スキャンチェーンは、最大４つのスキャンフリップフロップを含んでいる。検査系列長を削減できなかったので、ステップＳ５２の条件は満たしていない。その結果、ステップＳ５１へ戻る。
【０１４６】
ステップＳ５１において再度の回路分割を行い、その結果、今度は図１０のように回路分割でき、検査系列長を削減できたとする。この場合、ステップＳ５２の条件を満たしているので、ステップＳ５３へ進む。ステップＳ５３において分割単位を生成し、処理を終了する。
【０１４７】
本実施の形態によれば、条件を満たすまで回路を繰り返し分割することにより、ユーザが望む分割単位を生成できる。
【０１４８】
なお、ステップＳ５２の条件について、分割単位の検査系列長の推定の方法としては、回路規模から推定することや、検査パターン数と故障検出率の関係などによって推定することができる。
【０１４９】
また、ステップＳ５１で再度分割する場合は、分割する際のパラメータの変更だけでなく、分割の手法そのものを変更してもかまわない。パラメータや手法の変更は、あらかじめ決められたものでも、そのたびにユーザが指定してもかまわない。
【０１５０】
（実施の形態９）
次に、本発明の実施の形態９の半導体集積回路の製造方法を説明する。ここでも図２５を用いる。ただし、ここでは、図２５のステップＳ５２の条件を、「スキャンチェーンの推定配線長が条件を満たしているか」とする。これは、分割単位のスキャンチェーンの接続にかかわる配線長の増大量を推定することが前提となる。
【０１５１】
図２７は本実施の形態が対象とする半導体集積回路を示す。ＰＩ１〜ＰＩ４は外部入力ピン、ＰＯ１〜ＰＯ３は外部出力ピン、ＣＣ１〜ＣＣ３は組み合わせ回路、ＳＦＦ１〜ＳＦＦ８はスキャンフリップフロップ、ＳＩ１〜ＳＩ２はスキャンインピン、ＳＯ１〜ＳＯ４はスキャンアウトピンである。
【０１５２】
本実施の形態ではステップＳ５２の条件を、「分割後の回路のスキャンチェーン本数の増大量が１本以内か」とする。ここでは、スキャンチェーン本数の増大量が「スキャンチェーンの推定配線長」と相関があるとする。ただし、図２７の回路では、分割していないため、スキャンチェーン本数は１であるとする。
【０１５３】
ステップＳ５１において、図２７の回路に対して仮想的に分割を行う。その結果、図２８に示すように分割されたとする。ここで、分割単位の数は３であり、スキャンチェーン本数は３本となり、スキャンチェーン本数の増大量は２となる。よって、分割した回路はステップＳ５２の条件を満たしておらず、ステップＳ５１へ戻る。
【０１５４】
ステップＳ５１において、再度の分割結果、回路は図２９のように分割できたとする。図２９の回路は２つに分割できているため、スキャンチェーン本数は２本となり、スキャンチェーン本数の増大量は１となるため、ステップＳ５２の条件を満たし、スキャンチェーンの配線長の増大量に基づいて回路を分割することができたことになる。
【０１５５】
回路分割によって仮に検査系列長が短くなり、検査コストが削減できるとしても、配線長の増大のために、回路の配置配線が工数増大や、面積の増大による製造コストの増大を招く場合がある。本実施の形態の手法によれば、回路分割によって変化する検査系列長以外の要素として、スキャンチェーンの配線長の増大量を考慮している。したがって、回路の配置配線が工数増大や、面積の増大による製造コストの増大についても考慮することができる。
【０１５６】
なお、図２５のステップＳ５２の条件については、スキャンチェーンの配線長だけでなく、分割による回路レイアウトの変更の有無や、面積の増加などを回路分割の判断基準の対象とすることができる。
【０１５７】
なお、上記で説明した実施の形態１〜９においては、スキャンテストを前提に説明したが、これに限定されるものではない。例えば、スキャンインピンについては、データを入力できるピンであるならば、スキャンインピンでなくてもよい。また、データを出力できるピンであるならば、スキャンアウトピンでなくてもよい。データを伝播できる信号線であるならば、スキャンチェーンでなくてもよい。また、スキャンフリップフロップについても、モードによって少なくとも２つの信号伝達経路を切り替えることができるものであればよい。
【０１５８】
（実施の形態１０）
次に、本発明の実施の形態１０の検査容易化設計のための半導体集積回路の製造方法を説明する。図３０は本実施の形態の概略的なフローチャートである。
【０１５９】
ステップＳ６１は、分割単位数と外部ピン数を基に、複数のスキャンチェーン接続形式候補を求めるステップである。
【０１６０】
ステップＳ６２は、ステップＳ６１で求めたスキャンチェーン接続形式候補と分割単位ごとのパラレル検査系列長と分割単位ごとのスキャンＦＦ数とに基づいて半導体集積回路のシリアル検査系列長を求めるステップである。
【０１６１】
ステップＳ６３は、ステップＳ６１で求めたスキャンチェーン接続形式候補の中から、ステップＳ６２で求めた最も短いシリアル検査系列長となるスキャンチェーン接続形式を選択し、実際にスキャンチェーンの接続を行うステップである。
【０１６２】
ここで、スキャン設計回路に対して、スキャンＦＦに直接に検査系列を設定する検査系列を「パラレル検査系列」とし、外部入力から検査系列を設定する検査系列を「シリアル検査系列」とする。
【０１６３】
図３１は複数の分割単位を有する半導体集積回路を示す。Ｂ１〜Ｂ３は組み合わせ回路とスキャンＦＦを含む分割単位、ＰＩＯ１〜ＰＩＯ９はスキャンテスト用の外部入出力ピンをそれぞれ示す。すべての外部入出力ピンは外部入力、外部出力のいずれにも用いることができるとする。なお、説明を簡便とするため、スキャンテストに用いない外部ピンと信号線と分割単位中の接続関係は図示を省略している。
【０１６４】
以下、図３１の半導体集積回路を例にとり、図３０のフローチャートに従って説明する。
【０１６５】
ステップＳ６１において、分割単位間でスキャンインピンを共有するスキャンチェーン接続形式候補を複数作成する。ここでは、スキャンチェーン接続形式候補を、すべての分割単位のスキャンアウトピンを共有しない接続形式と、すべての分割単位のスキャンアウトピンを共有する接続形式を作成したとする。前者の接続形式候補の例を図３２に示し、後者の接続形式候補の例を図３３に示す。
【０１６６】
図３２、図３３において、Ｂ１〜Ｂ３は組み合わせ回路とスキャンＦＦを含む分割単位、ＳＩ１〜ＳＩ３はスキャンインピン、ＳＯ１〜ＳＯ６はスキャンアウトピン、ＳＥＬ１〜ＳＥＬ３はセレクタ、ＭＯＤＥ１，ＭＯＤＥ２はモードピン、ＰＩＯは未使用ピンをそれぞれ示す。図３３の回路は、図３２の回路に比べて、スキャンアウトピンの数が少なく、代わりにセレクタを用いている。
【０１６７】
図３０のステップＳ６２において、ステップＳ６１で求めたスキャンチェーン接続形式候補と分割単位Ｂ１，Ｂ２，Ｂ３のパラレル検査系列長ＬＰと分割単位Ｂ１，Ｂ２，Ｂ３ごとのスキャンＦＦ数ＮＦとに基づいて、半導体集積回路のシリアル検査系列長ＬＳＳを求める。
【０１６８】
図３４は、分割単位Ｂ１，Ｂ２，Ｂ３のスキャンＦＦ数ＮＦとパラレル検査系列長ＬＰの値の一例を示す。
【０１６９】
半導体集積回路のシリアル検査系列長ＬＳＳは、各分割単位Ｂ１，Ｂ２，Ｂ３のシリアル検査系列長ＬＳの総和となる。また、分割単位Ｂ１，Ｂ２，Ｂ３のシリアル検査系列長ＬＳとパラレル検査系列長ＬＰと１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍの関係は、次の式で示される。
【０１７０】
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ
ここで、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、（スキャンＦＦ数ＮＦ／スキャンチェーン数ＮＣ）の端数を切り上げた整数値となっている。すなわち、ガウス記号を用いて、
Ｎｍ＝［ＮＦ／ＮＣ］＋１
ただし、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、実際に分割単位内でのスキャンチェーンの接続に依存するため、実際にスキャンチェーン接続を行い、１本のスキャンチェーンに属するスキャンＦＦ数の最大値を用いてもよい。
【０１７１】
図３５は、図３２のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０１７２】
図３６は、図３３のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０１７３】
図３５のスキャンチェーン接続形式の場合の計算を示す。
【０１７４】
分割単位Ｂ１の場合、スキャンＦＦ数ＮＦ＝１００、スキャンチェーン数ＮＣ＝２であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１００／２］＋１＝５０
分割単位Ｂ１の場合、パラレル検査系列長ＬＰ＝１０００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（１０００＋１）×５０＋１０００＝５１０５０
分割単位Ｂ２の場合、スキャンＦＦ数ＮＦ＝２００、スキャンチェーン数ＮＣ＝２であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［２００／２］＋１＝１００
分割単位Ｂ２の場合、パラレル検査系列長ＬＰ＝３００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（３００＋１）×１００＋３００＝３０４００
分割単位Ｂ３の場合、スキャンＦＦ数ＮＦ＝１０００、スキャンチェーン数ＮＣ＝２であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［１０００／２］＋１＝５００
分割単位Ｂ３の場合、パラレル検査系列長ＬＰ＝４００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（４００＋１）×５００＋４００＝２００９００
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝５１０５０＋３０４００＋２００９００＝２８２３５０
となる。すなわち、図３２のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝２８２３５０と求められる。
【０１７５】
次に、図３６のスキャンチェーン接続形式の場合の計算を示す。図３３の場合のスキャンチェーン数ＮＣ＝３である。
【０１７６】
分割単位Ｂ１の場合、スキャンＦＦ数ＮＦ＝１００、スキャンチェーン数ＮＣ＝３であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１００／３］＋１＝３４
分割単位Ｂ１の場合、パラレル検査系列長ＬＰ＝１０００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（１０００＋１）×３４＋１０００＝３５０３４
分割単位Ｂ２の場合、スキャンＦＦ数ＮＦ＝２００、スキャンチェーン数ＮＣ＝３であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［２００／３］＋１＝６７
分割単位Ｂ２の場合、パラレル検査系列長ＬＰ＝３００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（３００＋１）×６７＋３００＝２０４６７
分割単位Ｂ３の場合、スキャンＦＦ数ＮＦ＝１０００、スキャンチェーン数ＮＣ＝３であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１０００／３］＋１＝３３４
分割単位Ｂ３の場合、パラレル検査系列長ＬＰ＝４００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（４００＋１）×３３４＋４００＝１３４３３４
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝３５０３４＋２０４６７＋１３４３３４＝１８９８３５
となる。すなわち、図３３のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝１８９８３５と求められる。
【０１７７】
引き続いて、図３０のステップＳ６３において、ステップＳ６１で求めたスキャンチェーン接続形式候補の中から、ステップＳ６２で求めた最も短い半導体集積回路のシリアル検査系列長ＬＳＳに該当するスキャンチェーン接続形式を選択する。ステップＳ６２で求めた通り、スキャンチェーン接続形式候補での半導体集積回路のシリアル検査系列長ＬＳＳは、図３２の場合は２８２３５０であり、図３３の場合は１８９８３５である。したがって、ステップＳ６３においては、より短い方の図３３のスキャンチェーン接続形式を選択し、スキャンチェーンの接続を行う。
【０１７８】
分割単位数と分割単位ごとのスキャンＦＦ数ＮＦとパラレル検査系列長ＬＰとに基づき、いくつかのスキャンチェーン接続形式候補から、従来のスキャンチェーン接続形式と比べて、半導体集積回路のシリアル検査系列長ＬＳＳが最も短くなるスキャンチェーン接続形式を選択することができる。
【０１７９】
（実施の形態１１）
次に、本発明の実施の形態１１の検査容易化設計のための半導体集積回路の製造方法を説明する。実施の形態１０との違いは、スキャンチェーン接続形式候補を作成する前に、複数の分割単位を１つの分割単位に合併（マージ）する処理が追加されていることである。図３７は本実施の形態の概略的なフローチャートである。
【０１８０】
ステップＳ７１は、複数の分割単位を選択するステップである。
【０１８１】
ステップＳ７２は、ステップＳ７１で選択した複数の分割単位を１つの分割単位に合併するステップである。
【０１８２】
ステップＳ７３は、分割単位数と外部ピン数を基に、複数のスキャンチェーン接続形式候補を求めるステップである。
【０１８３】
ステップＳ７４は、ステップＳ７３で求めたスキャンチェーン接続形式候補と分割単位ごとのパラレル検査系列長と分割単位ごとのスキャンＦＦ数に基づき、半導体集積回路のシリアル検査系列長を求めるステップである。
【０１８４】
ステップＳ７５は、ステップＳ７４で求めたスキャンチェーン接続形式候補の中から、ステップＳ７４で求めた最も短いシリアル検査系列長となるスキャンチェーン接続形式を選択し、実際にスキャンチェーンの接続を行うステップである。
【０１８５】
以下、図３１の半導体集積回路を例にとり、図３７のフローチャートに従って説明する。
【０１８６】
ステップＳ７１において、複数の分割単位を選択する。ここでは、分割単位Ｂ２、分割単位Ｂ３を選択したとする。
【０１８７】
ステップＳ７２において、ステップＳ７１で選択した複数の分割単位を１つの分割単位として合併する。つまり、分割単位Ｂ２と分割単位Ｂ３とを１つの分割単位に合併している。
【０１８８】
ステップＳ７３において、スキャンチェーン接続形式候補を複数作成する。ここでは、スキャンチェーン接続形式候補を、すべての分割単位のスキャンアウトピンを共有しない接続形式候補と、すべての分割単位のスキャンアウトピンを共有する接続形式候補を作成したとする。スキャンチェーン接続例を図３２，図３３，図３８，図３９に示す。図３８は、複数の分割単位を１つの分割単位として合併したスキャンアウトピンを共有しない接続形式での半導体集積回路である。図３９は、複数の分割単位を１つの分割単位として合併したスキャンアウトピンを共有する半導体集積回路である。
【０１８９】
図３８、図３９において、Ｂ１，［Ｂ２，Ｂ３］は組み合わせ回路とスキャンＦＦを含む分割単位、ＳＩ１〜ＳＩ４はスキャンインピン、ＳＯ１〜ＳＯ４はスキャンアウトピン、ＳＥＬ１〜ＳＥＬ４はセレクタ、ＭＯＤＥはモードピン、ＰＩＯは未使用ピンをそれぞれ示す。ただし、［Ｂ２，Ｂ３］はＢ２とＢ３の分割単位を１つに合併した分割単位を示すものとする。
【０１９０】
図３７のステップＳ７４において、ステップＳ７３で求めたスキャンチェーンの接続形式と分割単位Ｂ１，Ｂ２，Ｂ３，［Ｂ２，Ｂ３］のパラレル検査系列長ＬＰと分割単位Ｂ１，Ｂ２，Ｂ３，［Ｂ２，Ｂ３］ごとのスキャンＦＦ数ＮＦとに基づいて、半導体集積回路のシリアル検査系列長ＬＳＳを求める。
【０１９１】
図４０は、分割単位Ｂ１，Ｂ２，Ｂ３，［Ｂ２，Ｂ３］のスキャンＦＦ数ＮＦとパラレル検査系列長ＬＰの値の一例を示す。
【０１９２】
図４１は、図３８のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３，［Ｂ２，Ｂ３］の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０１９３】
図４２は、図３９のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３，［Ｂ２，Ｂ３］の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０１９４】
図４１のスキャンチェーン接続形式の場合の計算を示す。
【０１９５】
分割単位Ｂ１の場合、スキャンＦＦ数ＮＦ＝１００、スキャンチェーン数ＮＣ＝２であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１００／２］＋１＝５０
分割単位Ｂ１の場合、パラレル検査系列長ＬＰ＝１０００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（１０００＋１）×５０＋１０００＝５１０５０
分割単位［Ｂ２，Ｂ３］の場合、スキャンＦＦ数ＮＦ＝１２００、スキャンチェーン数ＮＣ＝３であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１２００／３］＋１＝４００
分割単位［Ｂ２，Ｂ３］の場合、パラレル検査系列長ＬＰ＝４００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（４００＋１）×４００＋４００＝１６０８００
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝５１０５０＋１６０８００＝２１１８５０
となる。すなわち、図３８のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝２１１８５０と求められる。
【０１９６】
図４２のスキャンチェーン接続形式の場合の計算を示す。
【０１９７】
分割単位Ｂ１の場合、スキャンＦＦ数ＮＦ＝１００、スキャンチェーン数ＮＣ＝４であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１００／４］＋１＝２５
分割単位Ｂ１の場合、パラレル検査系列長ＬＰ＝１０００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（１０００＋１）×２５＋１０００＝２６０２５
分割単位［Ｂ２，Ｂ３］の場合、スキャンＦＦ数ＮＦ＝１２００、スキャンチェーン数ＮＣ＝４であり、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍは、
Ｎｍ＝［ＮＦ／ＮＣ］＋１＝［１２００／４］＋１＝３００
分割単位［Ｂ２，Ｂ３］の場合、パラレル検査系列長ＬＰ＝４００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（４００＋１）×３００＋４００＝１２０７００
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝２６０２５＋１２０７００＝１４６７２５
となる。すなわち、図３８のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝１４６７２５と求められる。
【０１９８】
以上のほかに、実施の形態１０の場合と同様に、図３２のスキャンチェーンの接続形式での半導体集積回路のシリアル検査系列長ＬＳＳ＝２８２３５０であり、図３３のスキャンチェーンの接続形式での半導体集積回路のシリアル検査系列長ＬＳＳ＝１８９８３５である。
【０１９９】
次いで、図３７のステップＳ７５において、ステップＳ７３で求めたスキャンチェーン接続形式候補の中から、ステップＳ７４で求めた最も短い半導体集積回路のシリアル検査系列長ＬＳＳに該当するスキャンチェーン接続形式を選択する。ステップＳ７４で求めた通り、図３２の場合のシリアル検査系列長ＬＳＳは２８２３５０であり、図３３の場合のシリアル検査系列長ＬＳＳは１８９８３５であり、図４１の場合のシリアル検査系列長ＬＳＳは２１１８５０であり、図４２の場合のシリアル検査系列長ＬＳＳは１４６７２５である。したがって、ステップＳ７５においては、最短の図３９のスキャンチェーン接続形式を選択し、実際にスキャンチェーンの接続を行う。図２の回路に対して、図３９のようにスキャンチェーンの接続を行う。
【０２００】
このように複数の分割単位を１つの分割単位として合併することによって、分割単位数を削減できる。分割単位数を削減することによって、必要となるスキャンアウトピンやモードピンを削減できるため、分割単位当たりのスキャンチェーン数を増加させることができる。よって、複数の分割単位を１つの分割単位としてスキャンチェーン接続を行う場合には、分割単位のスキャンチェーン１本当たりのスキャンＦＦ数は、複数の分割単位を１つの分割単位とせずに、分割単位ごとにスキャンチェーンの接続を行う場合の１本のスキャンチェーン当たりのスキャンＦＦ数の総和に比べて、より少なくすることができる。
【０２０１】
複数の分割単位を１つの分割単位とした場合も考慮することによって、より多くのスキャンチェーン接続形式候補から半導体集積回路のスキャンチェーン接続形式を選択することができ、半導体集積回路のシリアル検査系列長をより短くするスキャンチェーン接続を行うことができる。
【０２０２】
（実施の形態１２）
次に、本発明の実施の形態１２の検査容易化設計のための半導体集積回路の製造方法を説明する。実施の形態１０との違いは、パラレル検査系列を圧縮する処理が追加されていることである。
【０２０３】
図４３は本実施の形態の概略的なフローチャートである。
【０２０４】
ステップＳ８１は、分割単位数と外部ピン数を基に、複数のスキャンチェーン接続形式候補を求めるステップである。
【０２０５】
ステップＳ８２は、スキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が存在するスキャンチェーンの接続形式の候補に対して、自己以外の分割単位のパラレル検査系列によって故障が検出できる特性を用いてパラレル検査系列を圧縮する処理である。
【０２０６】
ステップＳ８３は、ステップＳ８１，Ｓ８２で求めたスキャンチェーン接続形式候補と分割単位ごとのパラレル検査系列長と分割単位ごとのスキャンＦＦ数に基づき、半導体集積回路のシリアル検査系列長を求めるステップである。
【０２０７】
ステップＳ８４は、ステップＳ８１で求めたスキャンチェーン接続形式候補の中から、ステップＳ８３で求めた最も短い半導体集積回路のシリアル検査系列長に該当するスキャンチェーン接続形式を選択し、実際にスキャンチェーンの接続を行うステップである。
【０２０８】
以下、図３１の半導体集積回路を例にとり、図４３のフローチャートに従って本実施の形態を説明する。
【０２０９】
ステップＳ８１において、スキャンチェーン接続形式候補を複数作成する。ここでは、スキャンチェーンの接続形式をすべての分割単位のスキャンアウトピンを共有しない接続形式（実施の形態１の図６参照）と、すべての分割単位のスキャンアウトピンを共有する接続形式（実施の形態６の図１７参照）と、一部の分割単位でスキャンアウトピンを共有する接続形式とを作成したとする。スキャンチェーン接続例を図３２、図３３、図４４に示す。
【０２１０】
図４４は、一部の分割単位でスキャンアウトピンを共有する接続形式を示す。Ｂ１，Ｂ２，Ｂ３は組み合わせ回路とスキャンＦＦを含む分割単位を示し、ＳＩ１〜ＳＩ３はスキャンインピン、ＳＯ１〜ＳＯ５はスキャンアウトピン、ＭＯＤＥはモードピンである。分割単位Ｂ２と分割単位Ｂ３とはスキャンアウトピンを共有しているが、分割単位Ｂ１はスキャンアウトピンを共有していない。
【０２１１】
ステップＳ８２において、スキャンチェーン接続形式に基づき、自己以外の分割単位のパラレル検査系列によって故障が検出できる特性を用いてパラレル検査系列を圧縮する処理を行う。パラレル検査系列を静的に圧縮する処理を図４５、図４６を用いて説明する。
【０２１２】
図４５は、複数の分割単位を有するパラレル検査系列が圧縮可能な半導体集積回路を示す。分割単位Ｂ１と分割単位Ｂ２とはスキャンインピンは共有しているが、スキャンアウトピンは共有していない。
【０２１３】
図４６（ａ），（ｂ）は図４５の半導体集積回路に対する分割単位ごとの検査系列と検査系列によって検出される故障を示した図である。図４６（ａ）において、例えばその１行目は、分割単位Ｂ１のパターン１が故障ｆ１とｆ２を検出できることを示している。同様に図４６（ｂ）において、例えばその１行目は、分割単位Ｂ２のパターン５が故障ｆ８を検出できることを示している。
【０２１４】
ここで、図４５の分割単位Ｂ１と分割単位Ｂ２のように、スキャンインピンを共有している場合、分割単位Ｂ１の検査系列で故障を検出している際に、分割単位Ｂ２にも分割単位Ｂ１の検査系列が入力されるため、分割単位Ｂ２でも偶然故障が見つかる場合がある。
【０２１５】
図４６（ｃ），（ｄ）は図４５の半導体集積回路に対する分割単位ごとの検査系列と検査系列によって検出される故障を示した図である。図４６（ｃ）は、分割単位Ｂ１用の検査系列パターン１が分割単位２の故障ｆ１２を検出できることを示している。同様に図４６（ｄ）は、分割単位Ｂ２用の検査系列パターン５が分割単位１の故障ｆ２を検出できることを示している。
【０２１６】
ここで検査系列パターン３は、図４６（ａ）と図４６（ｃ）により、故障ｆ４と故障ｆ１０を検出できることが分かる。しかし、故障ｆ４は検査系列パターン８でも検出でき、故障ｆ１０は検査系列パターン４、検査系列パターン６でも検出することができる。つまり、検査系列パターン３を削除しても、検出できる故障は減少しない。よって検査系列パターン３を削除することができる。
【０２１７】
同様に検査系列パターン７は、図４６（ｂ）と図４６（ｄ）により、故障ｆ２と故障ｆ１２を検出できることが分かる。しかし、故障ｆ２は検査系列パターン１と検査系列パターン５でも検出でき、故障ｆ１２は検査系列パターン１でも検出することができる。つまり、検査系列パターン７を削除しても、検出できる故障は減少しない。よって検査系列パターン７を削除することができる。
【０２１８】
このように、削除しても検出できる故障が減少しない検査系列を削除することによって、検査系列長を圧縮する。
【０２１９】
ここでスキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が存在するスキャンチェーンの接続形式候補での圧縮後のパラレル検査系列長が図４７に示す結果となったとする。
【０２２０】
例えば、分割単位Ｂ１については、図３２の回路構成ではパラレル検査系列長が１０００から９００に圧縮され、図４４の回路構成ではパラレル検査系列長が１０００から９２０に圧縮されている。
【０２２１】
図４８は、図３２のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０２２２】
図４９は、図４４のスキャンチェーン接続形式について、分割単位Ｂ１，Ｂ２，Ｂ３の１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍとシリアル検査系列長ＬＳを示す。
【０２２３】
図４８のスキャンチェーン接続形式の場合の計算を示す。
【０２２４】
分割単位Ｂ１の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝５０である。圧縮後のパラレル検査系列長ＬＰ＝９００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（９００＋１）×５０＋９００＝４５９５０
分割単位Ｂ２の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝１００である。圧縮後のパラレル検査系列長ＬＰ＝２８０であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（２８０＋１）×１００＋２８０＝２８３８０
分割単位Ｂ３の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝５００である。圧縮後のパラレル検査系列長ＬＰ＝１００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（１００＋１）×５００＋１００＝５０６００
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝４５９５０＋２８３８０＋５０６００＝１２４９３０
となる。すなわち、図３２のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝１２４９３０と求められる。
【０２２５】
次に、図４９のスキャンチェーン接続形式の場合の計算を示す。
【０２２６】
分割単位Ｂ１の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝３４である。圧縮後のパラレル検査系列長ＬＰ＝９２０であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（ＬＰ＋１）×Ｎｍ＋ＬＰ＝（（９２０＋１）×３４＋９２０＝３２２３４
分割単位Ｂ２の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝１００である。圧縮後のパラレル検査系列長ＬＰ＝３００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（３００＋１）×１００＋３００＝３０４００
分割単位Ｂ３の場合、１本のスキャンチェーンに属するスキャンＦＦ数の最大値Ｎｍ＝５００である。圧縮後のパラレル検査系列長ＬＰ＝１００であるので、シリアル検査系列長ＬＳは、
ＬＳ＝（１００＋１）×５００＋１００＝５０６００
半導体集積回路のシリアル検査系列長ＬＳＳは、
ＬＳＳ＝ΣＬＳ＝３２２３４＋３０４００＋５０６００＝１１３２３４
となる。すなわち、図４４のスキャンチェーン接続形式による半導体集積回路のシリアル検査系列長ＬＳＳ＝１１３２３４と求められる。
【０２２７】
次に、ステップＳ８４において、ステップＳ８１で求めたスキャンチェーン接続形式の中から、ステップＳ８３で求めた最も短い半導体集積回路のシリアル検査系列長ＬＳＳに該当するスキャンチェーン接続形式を選択する。ステップＳ８３で求めた通り、スキャンチェーン接続形式候補での半導体集積回路のシリアル検査系列長ＬＳＳは、図３２の場合は１２４９３０であり、図３３の場合は１８９８３５であり、図４４の場合は１１３２３４である。したがって、ステップＳ８４においては、より短い方の図４４のスキャンチェーン接続形式を選択し、スキャンチェーンの接続を行う。
【０２２８】
以上のように本発明によれば、スキャンインピンを共有し、かつスキャンアウトピンを共有していない分割単位が存在するスキャンチェーンの接続形式に対しては、分割単位ごとのスキャンＦＦ数、パラレル検査系列長に基づき、自己以外の分割単位のパラレル検査系列によって故障が検出できる特性を用いてパラレル検査系列を圧縮する処理も考慮することによって、いくつかのスキャンチェーン接続形式候補から、従来のスキャンチェーン接続形式と比べて、半導体集積回路のシリアル検査系列がより短くなるスキャンチェーン接続形式を選択することができる。
【図面の簡単な説明】
【０２２９】
【図１】本発明の実施の形態１の半導体集積回路の製造方法の概略的なフローチャート
【図２】本発明の実施の形態１における半導体集積回路の回路構成図
【図３】本発明の実施の形態１の半導体集積回路の製造方法における分割単位を求める処理の流れを示すフローチャート
【図４】本発明の実施の形態１の半導体集積回路の製造方法において、図３のステップＳ２２で求めた分割単位を表す図およびステップＳ２５で求めた新たな分割単位を表わす図
【図５】本発明の実施の形態１の半導体集積回路の製造方法において、分割単位を示す回路構成図
【図６】本発明の実施の形態１の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図７】本発明の実施の形態２における半導体集積回路の回路構成図
【図８】本発明の実施の形態２の半導体集積回路の製造方法における分割単位を求める処理の流れを示すフローチャート
【図９】本発明の実施の形態２の半導体集積回路の製造方法において、図８のステップＳ３２で求めた分割単位を表す図、ステップＳ３５で求めた共通スキャンフリップフロップを表わす図およびステップＳ３８で求めた新たな分割単位を表わす図
【図１０】本発明の実施の形態２の半導体集積回路の製造方法において、分割単位および共通スキャンフリップフロップを示す回路構成図
【図１１】本発明の実施の形態２の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図１２】本発明の実施の形態３の半導体集積回路の製造方法において、分割単位および共通スキャンフリップフロップを示す回路構成図
【図１３】本発明の実施の形態３の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図１４】本発明の実施の形態４の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図１５】本発明の実施の形態５の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図１６】本発明の実施の形態６の半導体集積回路の製造方法において、分割単位を示す回路構成図
【図１７】本発明の実施の形態６の半導体集積回路の製造方法において、スキャンチェーンを接続した回路構成図
【図１８】本発明の実施の形態６の半導体集積回路の製造方法において、別の手法でスキャンチェーンを接続した回路構成図
【図１９】本発明の実施の形態６の半導体集積回路の製造方法において、さらに別の手法でスキャンチェーンを接続した回路構成図
【図２０】本発明の実施の形態７の半導体集積回路の製造方法における検査系列生成手法の処理の流れを示すフローチャート
【図２１】本発明の実施の形態７における半導体集積回路の回路構成図
【図２２】本発明の実施の形態７の半導体集積回路の製造方法における回路分割情報を示す図
【図２３】本発明の実施の形態７の半導体集積回路の製造方法において、回路分割情報に従って回路分割した半導体集積回路の回路構成図
【図２４】本発明の実施の形態７の半導体集積回路の製造方法において、別の手法で回路分割した半導体集積回路の回路構成図
【図２５】本発明の実施の形態８の半導体集積回路の製造方法における検査系列生成手法の処理の流れを示すフローチャート
【図２６】本発明の実施の形態８の半導体集積回路の製造方法において、回路を分割できなかった場合の回路構成図
【図２７】本発明の実施の形態９における半導体集積回路の回路構成図
【図２８】本発明の実施の形態９の半導体集積回路の製造方法において、分割単位を示す回路構成図（条件満たさず）
【図２９】本発明の実施の形態９の半導体集積回路の製造方法において、分割単位を示す回路構成図（条件満たす）
【図３０】本発明の実施の形態１０の半導体集積回路の製造方法の概略的なフローチャート
【図３１】本発明の実施の形態１０の半導体集積回路の製造方法において、スキャンチェーン接続対象となる半導体集積回路の概略図
【図３２】本発明の実施の形態１０の半導体集積回路の製造方法において、スキャンアウトピンを共有しない接続形式の半導体集積回路の回路構成図
【図３３】本発明の実施の形態１０の半導体集積回路の製造方法において、スキャンアウトピンを共有する接続形式の半導体集積回路の回路構成図
【図３４】本発明の実施の形態１０の半導体集積回路の製造方法において、図３１の回路の各分割単位のパラレル検査系列長とスキャンＦＦ数を示す表。
【図３５】本発明の実施の形態１０の半導体集積回路の製造方法において、図３２のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長
【図３６】本発明の実施の形態１０の半導体集積回路の製造方法において、図３３のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長
【図３７】本発明の実施の形態１１の半導体集積回路の製造方法の概略的なフローチャート
【図３８】本発明の実施の形態１１の半導体集積回路の製造方法において、スキャンアウトピンを共有しない接続形式の半導体集積回路の回路構成図
【図３９】本発明の実施の形態１１の半導体集積回路の製造方法において、スキャンアウトピンを共有する接続形式の半導体集積回路の回路構成図
【図４０】本発明の実施の形態１１の半導体集積回路の製造方法において、図３１の回路の各分割単位のパラレル検査系列長とスキャンＦＦ数を示す表。
【図４１】本発明の実施の形態１１の半導体集積回路の製造方法において、図３８のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長
【図４２】本発明の実施の形態１１の半導体集積回路の製造方法において、図３９のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長
【図４３】本発明の実施の形態１２の半導体集積回路の製造方法の概略的なフローチャート
【図４４】本発明の実施の形態１２の半導体集積回路の製造方法において、一部の分割単位でスキャンアウトピンを共有する接続形式の半導体集積回路の回路構成図
【図４５】本発明の実施の形態１２の半導体集積回路の製造方法において、複数の分割単位を有するパラレル検査系列が圧縮可能な半導体集積回路の回路構成図
【図４６】本発明の実施の形態１２の半導体集積回路の製造方法における各分割単位の検査系列と検出故障を示す表
【図４７】本発明の実施の形態１２の半導体集積回路の製造方法において、図３２と図４４の回路での圧縮後のパラレル検査系列長を示す表
【図４８】本発明の実施の形態１２の半導体集積回路の製造方法において、図３２のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長を示す表
【図４９】本発明の実施の形態１２の半導体集積回路の製造方法において、図４４のスキャンチェーン接続形式による分割単位のスキャンＦＦ数の最大値とシリアル検査系列長を示す表
【符号の説明】
【０２３０】
Ｂｉ（ｉ＝１，２…）  分割単位
ＣＣｉ（ｉ＝１，２…）  組み合わせ回路
ＭＯＤＥｉ（ｉ＝１，２…）  モードピン
ＰＩｉ（ｉ＝１，２…）  外部入力ピン
ＰＯｉ（ｉ＝１，２…）  外部出力ピン
ＰＩＯｉ（ｉ＝１，２…）  外部入出力ピン
ＰＩＯ  未使用ピン
ＳＩｉ（ｉ＝１，２…）  スキャンインピン
ＳＯｉ（ｉ＝１，２…）  スキャンアウトピン
ＳＦＦｉ（ｉ＝１，２…）  スキャンフリップフロップ
ｓｅｌｉ（ｉ＝１，２…）  セレクタ
ａｉ（ｉ＝１，２…）  スキャンチェーン
ｂｉ（ｉ＝１，２…）  スキャンチェーン
ｃｉ（ｉ＝１，２…）  スキャンチェーン
ｄｉ（ｉ＝１，２…）  スキャンチェーン
ｅｉ（ｉ＝１，２…）  スキャンチェーン
ｆｉ（ｉ＝１，２…）  スキャンチェーン
ｇｉ（ｉ＝１，２…）  スキャンチェーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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