(57)【要約】【課題】ＤＱ圧縮テストモードによる半導体装置の試験の実施時に、テストコードを変更することなく、ビット線の電位を任意にＨレベルまたはＬレベルに設定すること。【解決手段】複数の入出力パッドのうち、一部の代表入出力パッドにのみ試験用の針を当て、代表入出力パッドから入力されたデータを、圧縮データ展開回路６３１により、すべての入出力バッド分のデータに展開する。また、メモリセルから読み出された、すべての入出力バッド分のデータを、ＤＱ圧縮判定回路により、一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較する。このような構成によって、試験のための入力データを動的に変更させ、試験を行うためのテストモードエントリを行うだけで、複数のテストパターンでのデータの書き込みと読み出しが連続して行われる。【選択図】        図４
2006120250.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイを有し、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置であって、
データの入出力を行うための複数の入出力バッドと、
前記入出力パッドのうちの一部の代表入出力パッドから入力されたデータをすべての入出力バッド分のデータに展開する圧縮データ展開手段と、
前記圧縮データ展開手段により展開されたデータを該当するメモリセルに書き込む書き込み手段と、
を備えることを特徴とする半導体装置。
【請求項２】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイを有し、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置であって、
データの入出力を行うための複数の入出力バッドと、
メモリセルからデータを読み出す読み出し手段と、
メモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較するＤＱ圧縮判定手段と、
前記ＤＱ圧縮判定手段の判定結果に基づいて、前記入出力パッドのうちの一部の代表入出力パッドの出力を制御する出力制御手段と、
を備えることを特徴とする半導体装置。
【請求項３】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイを有し、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置であって、
データの入出力を行うための複数の入出力バッドと、
前記入出力パッドのうちの一部の代表入出力パッドから入力されたデータをすべての入出力バッド分のデータに展開する圧縮データ展開手段と、
前記圧縮データ展開手段により展開されたデータを該当するメモリセルに書き込む書き込み手段と、
メモリセルからデータを読み出す読み出し手段と、
メモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較するＤＱ圧縮判定手段と、
前記ＤＱ圧縮判定手段の判定結果に基づいて、前記入出力パッドのうちの一部の代表入出力パッドの出力を制御する出力制御手段と、
を備えることを特徴とする半導体装置。
【請求項４】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイよりなる第１のメモリバンクと、複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイよりなる第２のメモリバンクを有し、アドレスデータにより選択されたメモリバンクの、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置であって、
データの入出力を行うための複数の入出力バッドと、
前記入出力パッドのうちの一部の代表入出力パッドから入力されたデータをすべての入出力バッド分のデータに展開する圧縮データ展開手段と、
前記圧縮データ展開手段により展開されたデータを第１のメモリバンクと第２のメモリバンクの両方の該当するメモリセルに書き込む書き込み手段と、
第１のメモリバンクと第２のメモリバンクの両方のメモリセルからデータを読み出す読み出し手段と、
第１のメモリバンクのメモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較する第１のＤＱ圧縮判定手段と、
前記第１のＤＱ圧縮判定手段の判定結果に基づいて、前記入出力パッドのうちの一部の代表入出力パッドの出力を制御する第１の出力制御手段と、
第２のメモリバンクのメモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較する第２のＤＱ圧縮判定手段と、
前記第２のＤＱ圧縮判定手段の判定結果に基づいて、前記入出力パッドのうちの別の一部の代表入出力パッドの出力を制御する第２の出力制御手段と、
を備えることを特徴とする半導体装置。
【請求項５】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイを有し、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置に対してＤＱ圧縮テストモードによる試験を行うにあたって、
データの入出力を行うための複数の入出力バッドのうちの一部の代表入出力パッドから入力されたデータをすべての入出力バッド分のデータに展開する圧縮データ展開工程と、
前記データ展開工程で展開されたデータを該当するメモリセルに書き込む工程と、
メモリセルからデータを読み出す工程と、
メモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較するＤＱ圧縮判定工程と、
前記ＤＱ圧縮判定工程により得られた判定結果に基づいて、前記入出力パッドのうちの一部の代表入出力パッドの出力を制御する工程と、
を含むことを特徴とする半導体装置の試験方法。
【請求項６】
複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイよりなる第１のメモリバンクと、複数のビット線と複数のワード線が互いに直交して配線され、その各交点にそれぞれメモリセルが配置されたメモリセルアレイよりなる第２のメモリバンクを有し、アドレスデータにより選択されたメモリバンクの、任意のワード線と任意のビット線とにより選択されたメモリセルに対してデータの書き込みまたは読み出しが行われる半導体装置に対してＤＱ圧縮テストモードによる試験を行うにあたって、
データの入出力を行うための複数の入出力バッドのうちの一部の代表入出力パッドから入力されたデータをすべての入出力バッド分のデータに展開する圧縮データ展開工程と、
前記圧縮データ展開工程で展開されたデータを第１のメモリバンクと第２のメモリバンクの両方の該当するメモリセルに書き込む工程と、
第１のメモリバンクと第２のメモリバンクの両方のメモリセルからデータを読み出す工程と、
第１のメモリバンクのメモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較するとともに、第２のメモリバンクのメモリセルから読み出された、すべての入出力バッド分のデータを一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較するＤＱ圧縮判定工程と、
前記ＤＱ圧縮判定工程により得られた第１のメモリバンクについての判定結果に基づいて、前記入出力パッドのうちの一部の代表入出力パッドの出力を制御するとともに、第２のメモリバンクについての判定結果に基づいて、前記入出力パッドのうちの別の一部の代表入出力パッドの出力を制御する工程と、
を含むことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその試験方法に関し、特に、ＤＱ圧縮テストモードによる半導体記憶装置の試験に関する。
【０００２】
一般に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の半導体記憶装置には、データの入出力用に１６個以上のパッドが搭載されている。しかし、半導体記憶装置の試験を行う際には、同時に試験を行う半導体記憶装置の数を多くするため、すべての入出力パッドに試験装置の針を当てることができない。そこで、４個程度の入出力パッドにだけ針を当てて試験を行うＤＱ圧縮テスト（Ｉ／Ｏ圧縮テストまたはＩ／Ｏ縮約テストともいう）モードによる試験方法が採られている。
【背景技術】
【０００３】
ＤＱ圧縮テストモードによる試験方法では、あらかじめ決められたテストパターンがＤＱ圧縮テストモードのコードとして搭載されている。そのテストコードが入力されると、針が当てられた入出力パッドに接続されたセルだけでなく、針が当てられていない入出力パッドに接続されたセルにもデータが書き込まれるので、セルに接続されたビット線間の干渉やセルのストレージ（キャパシタ）間の影響を試験することができる。
【０００４】
図９は、従来のＤＱ圧縮テストモードによる試験方法のシーケンスを示す図である。図９に示すように、従来、この試験方法では、テストパターン０（ＴＰ０）で試験を行うためのテストモードエントリ１１を行い、テストパターン０（ＴＰ０）でのデータの書き込み１２と読み出し１３を行う。続いて、テストパターン１（ＴＰ１）で試験を行うためのテストモードエントリ１４を行い、テストパターン１（ＴＰ１）でのデータの書き込み１５と読み出し１６を行う。図示されていないが、テストパターン２（ＴＰ２）以降も同様である。
【０００５】
ＤＱ圧縮テストモードによる試験が実施される半導体記憶装置の構成については、種々提案されている。例えば、ビット配線とワード配線とから選択された少なくとも一方の複数の配線群のそれぞれの端子部に、当該半導体装置の特定の試験に使用するあらかじめ定められたテストパターンを当該配線部のそれぞれに入力するか、入力しないかを選択するテストパターン入力端子選択手段と、当該テストパターンを入力するために選択された当該配線に所定のデータが入力され、当該配線に接続されたデータバス上に所定のデータが出力されると同時に、当該他の複数の当該配線群に接続されたそれぞれのデータバス上にもあらかじめ定められたデータが同時に出力される様に構成された物理パターン発生手段、とを有する半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００６】
また、テストモード時に多ビット構成の同期型ダイナミック・ランダムアクセス・メモリを複数個同時測定するＩ／Ｏ圧縮テストパタンとしてライト動作時の外部アドレスのカラムアドレスデータを選択された所定バンクのメモリセルに書き込むとともに、リード動作時の外部アドレスのカラムアドレスデータを比較データとして前記メモリセル以外の保持手段に保持し、前記メモリセルから読み出した前記外部アドレスのカラムアドレスデータと前記比較データとを比較した比較結果を１ビット信号で外部へ出力するＩ／Ｏ圧縮手段を有する半導体記憶装置が提案されている（例えば、特許文献２参照。）。さらに、１本のワード線と１本のカラム選択線とで選択された複数のメモリセルに独立した任意のデータが書き込み可能なＩ／Ｏ縮約テスト機能を有し、このＩ／Ｏ縮約テスト時に、隣接したメモリセルに独立したデータを書き込み、かつこの書き込み動作において書き込むメモリセルと読み出し動作において読み出すメモリセルとが異なるようにされた構成の半導体記憶装置が提案されている（例えば、特許文献３参照。）。
【０００７】
【特許文献１】特開２０００−１８２３９８号公報
【特許文献２】特開２００３−７０９７号公報
【特許文献３】特開２０００−４０３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図９に示すように、従来のＤＱ圧縮テストモードによる試験方法では、ビット線のテストパターンを変えるたびにテストモードエントリを行い、テストコードを入力する必要がある。そのため、試験時間が長くなり、試験コストの増大を招くという問題点がある。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、ＤＱ圧縮テストモードによる試験の実施時に、テストコードを変更することなく、ビット線の電位を任意にＨ（ハイ）レベルまたはＬ（ロー）レベルに設定することができる半導体装置およびその試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置およびその試験方法は、複数の入出力パッドのうち、一部の代表入出力パッドにのみ試験用の針を当て、代表入出力パッドから入力されたデータを、圧縮データ展開手段（圧縮データ展開回路）により、すべての入出力バッド分のデータに展開する。また、メモリセルから読み出された、すべての入出力バッド分のデータを、ＤＱ圧縮判定手段（ＤＱ圧縮判定回路）により、一部の入出力バッド分ずつ複数の組に分け、その組ごとに、あらかじめメモリセルに書き込まれたデータと比較する。このような構成とすることによって、試験のための入力データが動的に変更される。
【００１１】
これによって、図１に示すように、試験を行うためのテストモードエントリ２１を行うと、まず、テストパターン０（ＴＰ０）でのデータの書き込み２２と読み出し２３が行われる。その読み出し２３が終了すると、続いて、テストパターン１（ＴＰ１）でのデータの書き込み２４と読み出し２５が行われる。続いて、テストパターン２（ＴＰ２）でのデータの書き込み２６と読み出しが行われるというように、各テストパターンに対するエントリを行わなくても、連続してテストパターンが変更される。また、本発明にかかる半導体装置およびその試験方法は、バンク選択アドレスを縮退して通常の２倍のセルの読み出しを一度に行うようにしたものである。
【発明の効果】
【００１２】
本発明にかかる半導体装置およびその試験方法によれば、試験用の針が当てられた入出力パッドへの入力データが動的に変更されるので、テストコードを変更することなく、選択されたビット線とそのビット線に接続されたセルのストレージ（キャパシタ）の電位を任意にＨレベルまたはＬレベルに振ることができる。従って、試験時間を短縮することができ、試験コストを低減することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかる半導体装置およびその試験方法の好適な実施の形態を詳細に説明する。
【００１４】
（実施の形態１）
図２は、本発明の実施の形態１の半導体メモリの構成を示すブロック図である。図２において、符号３１はメモリセルアレイである。ロウアドレス入力用のアドレスパッド３２から入力されたロウアドレスデータは、入力回路３３を介してロウ制御回路３４に送られる。ロウ制御回路３４は、入力されたロウアドレスデータに対応するワード線ＷＬを選択する。カラムアドレス入力用のアドレスパッド３５から入力されたカラムアドレスデータは、入力回路３６を介してカラム制御回路３７に送られる。カラム制御回路３７は、入力されたカラムアドレスデータに対応するビット線ＢＬを選択する。
【００１５】
データの書き込み時には、入出力パッド３８から入力された書き込みデータは、入力回路３９およびデータラッチ回路４０を介してデータバス制御回路４１に送られる。そして、書き込みデータは、データバス制御回路４１により、ワード線ＷＬとビット線ＢＬにより選択されたメモリセルに書き込まれる。一方、データの読み出し時には、ワード線ＷＬとビット線ＢＬにより選択されたメモリセルのデータが、センスアンプ４２により読み出される。その読み出されたデータは、データバス制御回路４１により、出力バッファ回路４４および出力トランジスタ（Ｔｒ）４５を介して、入出力パッド３８へ送られる。
【００１６】
入力データのパターンをさまざまに変えることによって、セルに接続されたビット線ＢＬ間の干渉やセルのストレージ（キャパシタ）間の影響を試験することができる。この試験は、試験時の同測数を上げるため、ＤＱ圧縮テストモードで行われる。つまり、例えば３２個（図２では、まとめて一つのブロックで表されている）の入出力パッド３８に対して、テストモードで圧縮して、特に限定しないが、例えば４個の入出力パッド３８に試験用の針が当てられる。
【００１７】
出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路４３は、ＤＱ圧縮テストモードによる試験の実施時に、書き込みデータと読み出しデータとが一致したときに一致信号を出力し、一致しないときには不一致信号を出力する。その一致信号または不一致信号は、出力バッファ回路４４および出力トランジスタ（Ｔｒ）４５を介して、入出力パッド３８へ送られ、外部から読み出される。
【００１８】
次に、ＤＱ圧縮テストモードによるデータ書き込み時のデータの流れについて説明する。図３は、そのデータの流れを示すブロック図である。なお、説明の便宜上、以下の説明では、特に限定しないが、例えば３２個の入出力パッドのうち、４個の入出力パッドが、ＤＱ圧縮テストモードの試験時にデータの入出力に供されるものとする。この４個の入出力パッドを代表入出力パッドと称する。代表入出力パッドは、第１から第３２番目までの入出力パッドのうち、第１番目の入出力パッド（ＤＱ００）、第９番目の入出力パッド（ＤＱ０８）、第１７番目の入出力パッド（ＤＱ１６）および第２５番目の入出力パッド（ＤＱ２４）をそれぞれ第１の代表入出力パッド（ＤＱ００）５１、第２の代表入出力パッド（ＤＱ０８）５２、第３の代表入出力パッド（ＤＱ１６）５３および第４の代表入出力パッド（ＤＱ２４）５４とする。
【００１９】
第１〜第４の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４を介して入力回路５５，５６，５７，５８にそれぞれデータが入力されると、第１の入力回路５５の入力データｄｉｎ００ｚ、第２の入力回路５６の入力データｄｉｎ０８ｚ、第３の入力回路５７の入力データｄｉｎ１６ｚおよび第４の入力回路５６の入力データｄｉｎ２４ｚは、それぞれデータラッチ回路５９，６０，６１，６２でラッチされる。第１のデータラッチ回路５９でラッチされたデータｄｉｎｌ００ｚ、第２のデータラッチ回路６０でラッチされたデータｄｉｎｌ０８ｚ、第３のデータラッチ回路６１でラッチされたデータｄｉｎｌ１６ｚ、第４のデータラッチ回路６２でラッチされたデータｄｉｎｌ２４ｚは、例えば８個の圧縮データ展開ブロック６３，６４，６５，６６，６７，６８，６９，７０に送られる。
【００２０】
各圧縮データ展開ブロック６３，６４，６５，６６，６７，６８，６９，７０は、入力された４個のデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚをそれぞれ互いに異なる４本のビット線ＢＬに接続されたデータバスに展開する。従って、第１〜第４の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４に入力されたデータは、８個の圧縮データ展開ブロック６３，６４，６５，６６，６７，６８，６９，７０によって、３２本のビット線ＢＬに接続されたデータバスに展開され、それぞれのビット線ＢＬに接続されたメモリセル７１に書き込まれる。
【００２１】
入力回路５５，５６，５７，５８およびデータラッチ回路５９，６０，６１，６２は、それぞれ図２に示す半導体メモリにおいて、入力回路３９およびデータラッチ回路４０に含まれる。なお、代表入出力パッドの数、圧縮データ展開ブロックの数および各圧縮データ展開ブロックが展開するデータバスの本数は、半導体メモリの入出力パッドの数に応じて適宜選択される。
【００２２】
ここで、一般に、テストパターンは、４個の入出力パッドごとに同じパターンが繰り返されることが多い。従って、特に限定はしないが、本実施の形態では、第１の代表入出力パッド（ＤＱ００）５１の入力データは、第１番目の入出力パッド（ＤＱ００）、第５番目の入出力パッド（ＤＱ０４）、第９番目の入出力パッド（ＤＱ０８）、第１３番目の入出力パッド（ＤＱ１２）、第１７番目の入出力パッド（ＤＱ１６）、第２１番目の入出力パッド（ＤＱ２０）、第２５番目の入出力パッド（ＤＱ２４）および第２９番目の入出力パッド（ＤＱ２８）に展開されるようになっている。第２の代表入出力パッド（ＤＱ０８）５２の入力データは、第２番目の入出力パッド（ＤＱ０１）、第６番目の入出力パッド（ＤＱ０５）、第１０番目の入出力パッド（ＤＱ０９）、第１４番目の入出力パッド（ＤＱ１３）、第１８番目の入出力パッド（ＤＱ１７）、第２２番目の入出力パッド（ＤＱ２１）、第２６番目の入出力パッド（ＤＱ２５）および第３０番目の入出力パッド（ＤＱ２９）に展開される。
【００２３】
第３の代表入出力パッド（ＤＱ１６）５３の入力データは、第３番目の入出力パッド（ＤＱ０２）、第７番目の入出力パッド（ＤＱ０６）、第１１番目の入出力パッド（ＤＱ１０）、第１５番目の入出力パッド（ＤＱ１４）、第１９番目の入出力パッド（ＤＱ１８）、第２３番目の入出力パッド（ＤＱ２２）、第２７番目の入出力パッド（ＤＱ２６）および第３１番目の入出力パッド（ＤＱ３０）に展開される。第４の代表入出力パッド（ＤＱ２４）５４の入力データは、第４番目の入出力パッド（ＤＱ０３）、第８番目の入出力パッド（ＤＱ０７）、第１２番目の入出力パッド（ＤＱ１１）、第１６番目の入出力パッド（ＤＱ１５）、第２０番目の入出力パッド（ＤＱ１９）、第２４番目の入出力パッド（ＤＱ２３）、第２８番目の入出力パッド（ＤＱ２７）および第３２番目の入出力パッド（ＤＱ３１）に展開される。
【００２４】
図４は、図３の圧縮データ展開ブロックの構成を示すブロック図である。なお、８個の圧縮データ展開ブロックは、いずれも同じ構成であるので、ここでは、第１の圧縮データ展開ブロック６３の構成について説明する。第１の圧縮データ展開ブロック６３は、入力データを例えば第１番目の入出力パッド（ＤＱ００）、第２番目の入出力パッド（ＤＱ０１）、第３番目の入出力パッド（ＤＱ０２）および第４番目の入出力パッド（ＤＱ０３）に対応したデータに展開する。
【００２５】
図４に示すように、第１の圧縮データ展開ブロック６３は、圧縮データ展開回路６３１、データバススイッチ６３２，６３３，６３４，６３５、ライトアンプ６３６，６３７，６３８，６３９およびセンスアンプ６４０，６４１，６４２，６４３より構成される。なお、データバススイッチ６３２、ライトアンプ６３６およびセンスアンプ６４０は、特に圧縮データの展開に寄与するものではないが、説明の便宜上、これらを含めて圧縮データ展開ブロック６３とする。圧縮データ展開回路６３１、データバススイッチ６３２，６３３，６３４，６３５およびライトアンプ６３６，６３７，６３８，６３９は、図２に示す半導体メモリにおいて、データバス制御回路４１に含まれる。センスアンプ６４０，６４１，６４２，６４３は、図２に示す半導体メモリにおいて、センスアンプ４２に含まれる。
【００２６】
圧縮データ展開回路６３１は、データラッチ回路５９，６０，６１，６２から送られてきた４個のデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚを、第１番目のデータｄｉｎｓ００ｚ、第２番目のデータｄｉｎｓ０１ｚ、第３番目のデータｄｉｎｓ０２ｚおよび第４番目のデータｄｉｎｓ０３ｚに展開する。各データｄｉｎｓ００ｚ、ｄｉｎｓ０１ｚ、ｄｉｎｓ０２ｚおよびｄｉｎｓ０３ｚは、それぞれライトアンプ６３６，６３７，６３８，６３９およびセンスアンプ６４０，６４１，６４２，６４３を介して、対応するセルに書き込まれる。
【００２７】
第２の圧縮データ展開ブロック６４は、例えば第５番目のデータｄｉｎｓ０４ｚ、第６番目のデータｄｉｎｓ０５ｚ、第７番目のデータｄｉｎｓ０６ｚおよび第８番目のデータｄｉｎｓ０７ｚに展開する。第３の圧縮データ展開ブロック６５は、例えば第９番目のデータｄｉｎｓ０８ｚ、第１０番目のデータｄｉｎｓ０９ｚ、第１１番目のデータｄｉｎｓ１０ｚおよび第１２番目のデータｄｉｎｓ１１ｚに展開する。第４の圧縮データ展開ブロック６６は、例えば第１３番目のデータｄｉｎｓ１２ｚ、第１４番目のデータｄｉｎｓ１３ｚ、第１５番目のデータｄｉｎｓ１４ｚおよび第１６番目のデータｄｉｎｓ１５ｚに展開する。
【００２８】
第５の圧縮データ展開ブロック６７は、例えば第１７番目のデータｄｉｎｓ１６ｚ、第１８番目のデータｄｉｎｓ１７ｚ、第１９番目のデータｄｉｎｓ１８ｚおよび第２０番目のデータｄｉｎｓ１９ｚに展開する。第６の圧縮データ展開ブロック６８は、例えば第２１番目のデータｄｉｎｓ２０ｚ、第２２番目のデータｄｉｎｓ２１ｚ、第２３番目のデータｄｉｎｓ２２ｚおよび第２４番目のデータｄｉｎｓ２３ｚに展開する。第７の圧縮データ展開ブロック６９は、例えば第２５番目のデータｄｉｎｓ２４ｚ、第２６番目のデータｄｉｎｓ２５ｚ、第２７番目のデータｄｉｎｓ２６ｚおよび第２８番目のデータｄｉｎｓ２７ｚに展開する。
【００２９】
第８の圧縮データ展開ブロック７０は、例えば第２９番目のデータｄｉｎｓ２８ｚ、第３０番目のデータｄｉｎｓ２９ｚ、第３１番目のデータｄｉｎｓ３０ｚおよび第３２番目のデータｄｉｎｓ３１ｚに展開する。このような展開を行う構成とすることによって、第１の代表入出力パッド（ＤＱ００）５１、第２の代表入出力パッド（ＤＱ０８）５２、第３の代表入出力パッド（ＤＱ１６）５３および第４の代表入出力パッド（ＤＱ２４）５４の入力データを変更するだけで、３２個の入出力パッド（ＤＱ００〜ＤＱ３１）のテストパターンを動的に変更することができる。図５に、４個の入出力パッドへの入力データから３２個のデータを展開するパターンの一例を示す。なお、図５では、１６のテストパターンが示されているが、これに限定されるものではない。
【００３０】
次に、ＤＱ圧縮テストモードによるデータ読み出し時のデータの流れについて説明する。図６は、そのデータの流れを示すブロック図である。各セルから読み出されたデータは、例えば４個のＤＱ圧縮判定ブロック８１，８２，８３，８４に、例えば８個ずつ供給される。各ＤＱ圧縮判定ブロック８１，８２，８３，８４は、供給された８個のデータと、ＤＱ圧縮テストモードによるデータ書き込み時に、対応する８個のセルに書き込んだデータとの一致／不一致を判定する。
【００３１】
各ＤＱ圧縮判定ブロック８１，８２，８３，８４の判定結果は、それぞれ出力バッファ８５，８６，８７，８８および出力トランジスタ（Ｔｒ）８９，９０，９１，９２を介して、第１の代表入出力パッド（ＤＱ００）５１、第２の代表入出力パッド（ＤＱ０８）５２、第３の代表入出力パッド（ＤＱ１６）５３および第４の代表入出力パッド（ＤＱ２４）５４に出力される。出力バッファ８５，８６，８７，８８および出力トランジスタ（Ｔｒ）８９，９０，９１，９２は、それぞれ図２に示す半導体メモリにおいて、出力バッファ回路４４および出力トランジスタ（Ｔｒ）４５に含まれる。
【００３２】
図７は、図６のＤＱ圧縮判定ブロックの構成を示すブロック図である。なお、４個のＤＱ圧縮判定ブロックは、いずれも同じ構成であるので、ここでは、第１のＤＱ圧縮判定ブロック８１の構成について説明する。第１のＤＱ圧縮判定ブロック８１には、セルから例えば第１番目の入出力パッド（ＤＱ００）、第２番目の入出力パッド（ＤＱ０１）、第３番目の入出力パッド（ＤＱ０２）、第４番目の入出力パッド（ＤＱ０３）、第５番目の入出力パッド（ＤＱ０４）、第６番目の入出力パッド（ＤＱ０５）、第７番目の入出力パッド（ＤＱ０６）および第８番目の入出力パッド（ＤＱ０７）に対応したデータが入力される。
【００３３】
図７に示すように、第１のＤＱ圧縮判定ブロック８１は、センスアンプ６４０，６４１，６４２，６４３，６４４，６４５，６４６，６４７、リードアンプ８１１，８１２，８１３，８１４，８１５，８１６，８１７，８１８、ＤＱ圧縮判定回路８１９，８２０および出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１より構成される。なお、センスアンプ６４０，６４１，６４２，６４３，６４４，６４５，６４６，６４７およびリードアンプ８１１，８１２，８１３，８１４，８１５，８１６，８１７，８１８は、特にＤＱ圧縮判定に寄与するものではないが、説明の便宜上、これらを含めてＤＱ圧縮判定ブロック８１とする。
【００３４】
センスアンプ６４４，６４５，６４６，６４７は、図２に示す半導体メモリにおいて、センスアンプ４２に含まれる。リードアンプ８１１，８１２，８１３，８１４，８１５，８１６，８１７，８１８およびＤＱ圧縮判定回路８１９，８２０は、図２に示す半導体メモリにおいて、データバス制御回路４１に含まれる。出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１は、図２に示す半導体メモリにおいて、出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路４３に含まれる。
【００３５】
第１のＤＱ圧縮判定ブロック８１に入力された第１番目〜第４番目の入出力パッド（ＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３）に対応するデータは、それぞれセンスアンプ６４０，６４１，６４２，６４３およびリードアンプ８１１，８１２，８１３，８１４を介して一方のＤＱ圧縮判定回路８１９に入力される。このＤＱ圧縮判定回路８１９は、４個の読み出しデータｃｄｂ００ｚ、ｃｄｂ０１ｚ、ｃｄｂ０２ｚおよびｃｄｂ０３ｚと、ＤＱ圧縮テストモードによるデータ書き込み時に第１〜第４の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４を介して入力された４個の書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚの比較を行う。
【００３６】
読み出しデータｃｄｂ００ｚ、ｃｄｂ０１ｚ、ｃｄｂ０２ｚおよびｃｄｂ０３ｚがそれぞれ書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚと一致していれば、一致信号ｄｑ００ｆｉｔｘを出力（アサート）する。４組のデータ対のうちいずれか一組でも一致していなければ、不一致信号（一致信号ｄｑ００ｆｉｔｘをネゲート）を出力する。
【００３７】
また、第１のＤＱ圧縮判定ブロック８１に入力された第５番目〜第８番目の入出力パッド（ＤＱ０４、ＤＱ０５、ＤＱ０６、ＤＱ０７）に対応するデータは、それぞれセンスアンプ６４４，６４５，６４６，６４７およびリードアンプ８１５，８１６，８１７，８１８を介してもう一方のＤＱ圧縮判定回路８２０に入力される。このＤＱ圧縮判定回路８２０は、読み出しデータｃｄｂ０４ｚ、ｃｄｂ０５ｚ、ｃｄｂ０６ｚおよびｃｄｂ０７ｚが、それぞれ書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚと一致していれば、一致信号ｄｑ０４ｆｉｔｘを出力（アサート）する。それら４組のデータ対のうちいずれか一組でも一致していなければ、不一致信号（一致信号ｄｑ０４ｆｉｔｘをネゲート）を出力する。
【００３８】
ＤＱ圧縮判定回路８１９，８２０の出力信号ｄｑ００ｆｉｔｘおよびｄｑ０４ｆｉｔｘは、出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１に入力される。出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１に入力された二つの信号ｄｑ００ｆｉｔｘおよびｄｑ０４ｆｉｔｘがともにアサートされていれば、出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１の出力信号ｃｄｅ００ｚはＨレベルとなる。それによって、出力バッファ８５および出力トランジスタ（Ｔｒ）８９を介して、第１の代表入出力パッド（ＤＱ００）５１はロー・インピーダンス（Ｌｏｗ−ｚ）となる。
【００３９】
一方、出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１の二つの入力信号ｄｑ００ｆｉｔｘおよびｄｑ０４ｆｉｔｘのうちの一方または両方ともネゲートされていれば、出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路８２１の出力信号ｏｄｅ００ｚはＬレベルとなる。それによって、出力バッファ８５および出力トランジスタ（Ｔｒ）８９を介して、第１の代表入出力パッド（ＤＱ００）５１はハイ・インピーダンス（Ｈｉ−ｚ）となる。
【００４０】
第２のＤＱ圧縮判定ブロック８２は、第９番目〜第１６番目の入出力パッド（ＤＱ０８、ＤＱ０９、ＤＱ１０、ＤＱ１１、ＤＱ１２、ＤＱ１３、ＤＱ１４、ＤＱ１５）に対応するデータについて、書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚとの比較を行う。第３のＤＱ圧縮判定ブロック８３は、第１７番目〜第２４番目の入出力パッド（ＤＱ１６、ＤＱ１７、ＤＱ１８、ＤＱ１９、ＤＱ２０、ＤＱ２１、ＤＱ２２、ＤＱ２３）に対応するデータについて、書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚとの比較を行う。
【００４１】
第４のＤＱ圧縮判定ブロック８４は、第２５番目〜第３２番目の入出力パッド（ＤＱ２４、ＤＱ２５、ＤＱ２６、ＤＱ２７、ＤＱ２８、ＤＱ２９、ＤＱ３０、ＤＱ３１）に対応するデータについて、書き込みデータｄｉｎｌ００ｚ、ｄｉｎｌ０８ｚ、ｄｉｎｌ１６ｚおよびｄｉｎｌ２４ｚとの比較を行う。以上のようにしてデータを読み出し、書き込みデータと比較することによって、４個の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４を介して、試験結果を読み出すことができる。
【００４２】
実施の形態１によれば、試験用の針が当てられた４個の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４への入力データが動的に変更されるので、テストコードを変更することなく、選択されたビット線ＢＬとそのビット線ＢＬに接続されたセルのストレージ（キャパシタ）の電位を任意にＨレベルまたはＬレベルに振ることができる。従って、ＤＱ圧縮テストモードによる試験に要する時間を短縮することができ、試験コストを低減することができるという効果を奏する。
【００４３】
（実施の形態２）
実施の形態２は、複数のメモリバンクを有する半導体メモリに対してＤＱ圧縮テストモードによる試験を実施する際に、バンク選択のアドレスを縮退して一対のバンクに同時にデータを書き込むとともに、その一対のバンクのそれぞれに書き込んだデータを同時に読み出す構成としたものである。図８は、本発明の実施の形態２の半導体メモリの構成の概略を示すブロック図である。図８に示すように、第１、第２、第３および第４の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４は、それぞれ入出力回路１０１，１０２，１０３，１０４に接続されている。入出力回路１０１，１０２，１０３，１０４は、圧縮データ展開回路群１０５に接続されている。
【００４４】
圧縮データ展開回路群１０５は、データバススイッチ群１０６に例えば３２本のデータバスを介して接続されている。データバススイッチ群１０６は、二つのＤＱ圧縮判定回路群１０７，１０８にそれぞれ例えば３２本のデータバスを介して接続されている。一方のＤＱ圧縮判定回路群１０７は、片側のバンクＡ１０９に例えば３２本のデータバスを介して接続されているとともに、第１および第３の代表入出力パッド（ＤＱ００、ＤＱ１６）５１，５３がそれぞれ接続された入出力回路１０１，１０３に接続されている。
【００４５】
もう一方のＤＱ圧縮判定回路群１０８は、もう片側のバンクＢ１１０に例えば３２本のデータバスを介して接続されているとともに、第２および第４の代表入出力パッド（ＤＱ０８、ＤＱ２４）５２，５４がそれぞれ接続された入出力回路１０２，１０４に接続されている。通常動作時には、バンク選択のアドレス、例えばＡ０７のアドレスデータがＨレベルのときには、バンクＡ１０９が選択され、Ｌレベルのときには、バンクＢ１１０が選択される。
【００４６】
なお、入出力回路１０１，１０２，１０３，１０４は、実施の形態１において入力回路３９，５５，５６，５７，５８、データラッチ回路４０，５９，６０，６１，６２、出力バッファ回路４４，８５，８６，８７，８８および出力トランジスタ（Ｔｒ）４５，８９，９０，９１，９２に相当する。また、圧縮データ展開回路群１０５は、実施の形態１において圧縮データ展開ブロック６３，６４，６５，６６，６７，６８，６９，７０に相当する。データバススイッチ群１０６は、実施の形態１においてデータバススイッチ６３２，６３３，６３４，６３５に相当する。ＤＱ圧縮判定回路群１０７，１０８は、それぞれ実施の形態１においてＤＱ圧縮判定ブロック８１，８２，８３，８４に相当する。つまり、実施の形態２では、二つのメモリバンクがあるため、実施の形態１のＤＱ圧縮判定ブロック８１，８２，８３，８４が二組設けられている。
【００４７】
ＤＱ圧縮テストモードによる試験においてデータを書き込む際には、バンクＡ１０９またはバンクＢ１１０を選択する例えばＡ０７のアドレスデータが縮退される。それによって、実施例１と同様に、４個の代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４から入力され、圧縮データ展開回路群１０５で展開された３２ビット分のデータが、バンクＡ１０９とバンクＢ１１０の両方にそれぞれ書き込まれる。つまり、バンクＡ１０９およびバンクＢ１１０には、両バンクを合わせて６４ビット（＝３２ビット×２）のデータが書き込まれる。
【００４８】
ＤＱ圧縮テストモードによる試験においてデータを読み出す際には、基本的には実施の形態１と同様にして書き込みデータと読み出しデータの一致／不一致が判定される。その判定にあたって、実施の形態１では、３２ビット分の読み出しデータが８ビット分ずつ圧縮され（８ＤＱ圧縮）、四つのグループに分けて判定される。しかし、実施の形態２では、６４ビット分（バンクＡ１０９の３２ビット分＋バンクＢ１１０の３２ビット分）の読み出しデータを四つのグループに分ける必要があるので、ＤＱ圧縮判定回路群１０７，１０８において、６４ビットのデータが１６ビット分ずつ圧縮される（１６ＤＱ圧縮）。
【００４９】
そして、バンクＡ１０９に書き込まれた３２ビット分のデータについては、一方のＤＱ圧縮判定回路群１０７により一致／不一致の判定が行われる。バンクＢ１１０に書き込まれた３２ビット分のデータについては、もう一方のＤＱ圧縮判定回路群１０８により一致／不一致の判定が行われる。
【００５０】
バンクＡ１０９に書き込まれた、第１番目〜第１６番目の入出力パッド（ＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３、ＤＱ０４、ＤＱ０５、ＤＱ０６、ＤＱ０７、ＤＱ０８、ＤＱ０９、ＤＱ１０、ＤＱ１１、ＤＱ１２、ＤＱ１３、ＤＱ１４、ＤＱ１５）に対応するデータについて、一致／不一致の判定結果は、入出力回路１０１を介して第１の代表入出力パッド（ＤＱ００）５１に出力される。バンクＡ１０９に書き込まれた、第１７番目〜第３２番目の入出力パッド（ＤＱ１６、ＤＱ１７、ＤＱ１８、ＤＱ１９、ＤＱ２０、ＤＱ２１、ＤＱ２２、ＤＱ２３、ＤＱ２４、ＤＱ２５、ＤＱ２６、ＤＱ２７、ＤＱ２８、ＤＱ２９、ＤＱ３０、ＤＱ３１）に対応するデータについての一致／不一致の判定結果は、入出力回路１０３を介して第３の代表入出力パッド（ＤＱ１６）５３に出力される。
【００５１】
バンクＢ１１０に書き込まれた、第１番目〜第１６番目の入出力パッド（ＤＱ００、ＤＱ０１、ＤＱ０２、ＤＱ０３、ＤＱ０４、ＤＱ０５、ＤＱ０６、ＤＱ０７、ＤＱ０８、ＤＱ０９、ＤＱ１０、ＤＱ１１、ＤＱ１２、ＤＱ１３、ＤＱ１４、ＤＱ１５）に対応するデータについての一致／不一致の判定結果は、入出力回路１０２を介して第２の代表入出力パッド（ＤＱ０８）５２に出力される。バンクＢ１１０に書き込まれた、第１７番目〜第３２番目の入出力パッド（ＤＱ１６、ＤＱ１７、ＤＱ１８、ＤＱ１９、ＤＱ２０、ＤＱ２１、ＤＱ２２、ＤＱ２３、ＤＱ２４、ＤＱ２５、ＤＱ２６、ＤＱ２７、ＤＱ２８、ＤＱ２９、ＤＱ３０、ＤＱ３１）に対応するデータについての一致／不一致の判定結果は、入出力回路１０４を介して第４の代表入出力パッド（ＤＱ２４）５４に出力される。
【００５２】
各代表入出力パッド（ＤＱ００、ＤＱ０８、ＤＱ１６、ＤＱ２４）５１，５２，５３，５４は、１６ビット分のデータが完全に一致すれば、ロー・インピーダンス（Ｌｏｗ−ｚ）となり、１６ビットのうち１ビットでも不一致であれば、ハイ・インピーダンス（Ｈｉ−ｚ）となる。このように、バンクＡ１０９についての判定結果が第１および第３の代表入出力パッド（ＤＱ００、ＤＱ１６）５１，５３に出力され、バンクＢ１１０についての判定結果が第２および第４の代表入出力パッド（ＤＱ０８、ＤＱ２４）５２，５４に出力されるので、試験を実施することによって、バンクＡ１０９とバンクＢ１１０のいずれのバンクに不良ビットがあるのかを知ることができる。従って、不良ビットが存在する側のバンクにおいて、不良ビットに接続されたワード線ＷＬを切り離して、冗長回路のワード線ＷＬを接続することができる。
【００５３】
実施の形態２によれば、ＤＱ圧縮テストモードによる試験を行う際に、一対のメモリバンクにデータを一度に書き込み、一度に読み出すことができる。従来の複数のメモリバンクを有する半導体装置の場合には、ＤＱ圧縮テストモードによる試験の際に片側のバンクずつデータの読み出しを行う必要があるので、これと比べると、実施の形態２では、データの読み出し工数が半分で済む。従って、ＤＱ圧縮テストモードによる試験に要する時間を短縮することができ、試験コストを低減することができるという効果を奏する。
【００５４】
以上において本発明は、３２個の入出力パッドを有する半導体メモリを例にして説明したが、入出力パッドの数はこれに限定されない。例えば、入出力パッドの数は、１６本でもよいし、６４本でもよいし、それ以外の本数でもよい。本発明は、これら複数の入出力パッドのうちの一部にのみ試験用の針を当て、幾つかの入出力パッドごとにまとめてグループとし、そのグループごとにデータの展開および圧縮を行う構成であればよい。また、実施の形態２において、メモリバンク数は２個に限らない。
【産業上の利用可能性】
【００５５】
以上のように、本発明にかかる半導体装置およびその試験方法は、ＤＲＡＭ等の高集積化された半導体記憶装置に対してＤＱ圧縮テストモードによる試験を短時間で行うのに有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明にかかるＤＱ圧縮テストモードによる試験方法を説明するシーケンス図である。
【図２】本発明の実施の形態１の半導体メモリの構成を示すブロック図である。
【図３】ＤＱ圧縮テストモードによるデータ書き込み時のデータの流れを示すブロック図である。
【図４】圧縮データ展開ブロックにおけるデータの流れを示すブロック図である。
【図５】データの展開パターンの一例を示す図表である。
【図６】ＤＱ圧縮テストモードによるデータ読み出し時のデータの流れを示すブロック図である。
【図７】ＤＱ圧縮判定ブロックにおけるデータの流れを示すブロック図である。
【図８】本発明の実施の形態２の半導体メモリの構成を示すブロック図である。
【図９】従来のＤＱ圧縮テストモードによる試験方法を説明するシーケンス図である。
【符号の説明】
【００５７】
ＢＬ  ビット線
ＷＬ  ワード線
３１  メモリセルアレイ
３８  入出力パッド
４２，６４０〜６４７  読み出し手段（センスアンプ）
４３，８２１  出力制御手段（出力ハイ・インピーダンス（Ｈｉ−ｚ）制御回路）
５１〜５４  代表入出力パッド
７１  メモリセル
１０５，６３１  圧縮データ展開手段（圧縮データ展開回路）
１０７，１０８，８１９，８２０  ＤＱ圧縮判定手段（ＤＱ圧縮判定回路）
６３６〜６３９  書き込み手段（ライトアンプ）
８１１〜８１８  読み出し手段（リードアンプ）
【図１】
2006120250.tif 000003
【図２】
2006120250.tif 000004
【図３】
2006120250.tif 000005
【図４】
2006120250.tif 000006
【図５】
2006120250.tif 000007
【図６】
2006120250.tif 000008
【図７】
2006120250.tif 000009
【図８】
2006120250.tif 000010
【図９】
2006120250.tif 000011
【手続補正書】
【提出日】平成17年1月24日(2005.1.24)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2006120250.tif 000012
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2006120250.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2006120250.tif 000014