(57)【要約】【課題】  微細化が図られ、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。【解決手段】  本発明の半導体装置は、半導体層１０と、  前記半導体層１０に設けられた分離絶縁層１２により画定された第１領域１０Ｍおよび第２領域１０Ｔと、  前記第１領域１０Ｍに設けられた不揮発性メモリ２０と、  前記第２領域１０Ｔに設けられた複数のＭＯＳトランジスタ１２０と、  前記第２領域１０Ｔにおいて、前記複数のＭＯＳトランジスタ１２０間に埋め込まれた第１層間絶縁層５０と、  前記第１領域１０Ｍおよび前記第２領域１０Ｔの上方に設けられた第２層間絶縁層５２と、を含む。【選択図】      図４
2006216780.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられた分離絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられた不揮発性メモリと、
前記第２領域に設けられた複数のＭＯＳトランジスタと、
前記第２領域において、前記複数のＭＯＳトランジスタの相互間に埋め込まれた第１層間絶縁層と、
前記第１領域および前記第２領域の上方に設けられた第２層間絶縁層と、を含み、
前記第２層間絶縁層は、前記第１領域では前記不揮発性メモリを覆うように設けられ、前記第２領域では、前記第１層間絶縁層の上方であって、前記ＭＯＳトランジスタを覆うように設けられている、半導体装置。
【請求項２】
請求項１において、
前記第２領域の前記第１層間絶縁層は、前記ＭＯＳトランジスタのゲート電極間に設けられている、半導体装置。
【請求項３】
請求項１または２において、
前記第１層間絶縁層は、オゾンＴＥＯＳ膜であり、
前記第２層間絶縁層は、ＢＰＳＧ膜である、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
さらに、前記第２層間絶縁層の下方に設けられるエッチングストッパ膜を含む、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第３領域および第４領域と、
前記第３領域に設けられ、不純物領域からなるコントロールゲートと、
前記第３領域および前記第４領域の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられ、前記第３領域および前記第４領域の上方で連続した層からなるフローティングゲート電極と、
前記第４領域において、前記フローティングゲート電極の側方の前記半導体層に設けられたソース領域およびドレイン領域と、を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜が設けられていない除去領域が設けられている、半導体装置。
【請求項６】
請求項５において、
前記除去領域は、前記フローティングゲート電極の上面の全面である、半導体装置。
【請求項７】
請求項５または６において、
前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有する、半導体装置。
【請求項８】
請求項５ないし７のいずれかにおいて、
前記不揮発性メモリに接続されるコンタクト層と、をさらに含み、
前記除去領域と、前記コンタクト層が形成される領域とは重ならない、半導体装置。
【請求項９】
請求項５ないし８のいずれかにおいて、
前記フローティングゲート電極の上に設けられたシリサイド層と、を含む、半導体装置。
【請求項１０】
請求項５ないし９のいずれかにおいて、
前記除去領域には、保護膜が設けられている、半導体装置。
【請求項１１】
請求項１０において、
前記保護膜のパターンは、前記除去領域のパターンと比して、大きいパターンを有する、半導体装置。
【請求項１２】
請求項４ないし１１のいずれかにおいて、
前記エッチングストッパ膜は、窒化膜である、半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
前記不揮発性メモリの上方には、前記第１層間絶縁層が設けられていない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化および微細化に伴い、配線と半導体層を接続するコンタクト層などの形成時のアライメントにおいては、より高度な正確性が要求されるようになっている。そのため、特開平８−１８１２０４号公報には、層間絶縁層と半導体層との間に、エッチングストッパ膜を設け、コンタクトホール形成時には、過剰のエッチングが行われたとしても、素子や半導体層にダメージを与えないようにする技術が開示されている。
【特許文献１】特開平８−１８１２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、半導体素子の一例であるフローティングゲート電極を有する不揮発性メモリの上に、エッチングストッパ膜を形成する場合、エッチングストッパ膜の材質によっては、電荷保持特性の劣化が起こることがある。そこで、微細化された半導体装置であっても、良好な特性が維持された半導体装置の開発が求められている。
【０００４】
本発明の目的は、微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、
半導体層と、
前記半導体層に設けられた分離絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられた不揮発性メモリと、
前記第２領域に設けられた複数のＭＯＳトランジスタと、
前記第２領域において、前記複数のＭＯＳトランジスタの相互間に埋め込まれた第１層間絶縁層と、
前記第１領域および前記第２領域の上方に設けられた第２層間絶縁層と、を含み、
前記第２層間絶縁層は、前記第１領域では前記不揮発性メモリを覆うように設けられ、前記第２領域では、前記第１層間絶縁層の上方であって、前記ＭＯＳトランジスタを覆うように設けられている。
【０００６】
本発明の半導体装置によれば、同一の半導体層に不揮発性メモリとＭＯＳトランジスタが設けられ、スペースの小さいＭＯＳトランジスタの相互間には、第１層間絶縁層が設けられているが、不揮発性メモリの上方には、第１層間絶縁層は設けられていない。絶縁膜は、その材質によって、スペースが小さい箇所の埋込を良好に行うことができるものの、たとえば、フローティングゲート電極を有する不揮発性メモリの上に設けられていることで、不揮発性メモリの電荷保持特性に影響を与えることもある。また、同一の半導体層に各種半導体素子が設けられる半導体装置においては、それぞれの半導体素子によって、求められる埋込性も異なっている。本発明の半導体装置では、高い埋込性が要求される箇所にのみ、その要求に応じた第１層間絶縁層を設け、それ以外には、設けられている半導体素子に応じて、その特性の劣化を招来させない材質の第２層間絶縁層を設けている。そのため、埋込性と特性の維持が図られた半導体装置を提供することができる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体装置において、前記第２領域の前記第１層間絶縁層は、前記ＭＯＳトランジスタのゲート電極間に設けられていることができる。
【００１０】
（Ｂ）本発明の半導体装置において、前記第１層間絶縁層は、オゾンＴＥＯＳ膜であり、
前記第２層間絶縁層は、ＢＰＳＧ膜であることができる。
【００１１】
この態様によれば、オゾンＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏｓｉｌｉｃａｔｅ）膜は、埋込性が高い膜であるため、隣り合っているＭＯＳトランジスタのゲート電極間を良好に埋め込むことができる。なお、本発明の半導体装置において、オゾンＴＥＯＳ膜とは、オゾンを含む常圧雰囲気下でガス状ＴＥＯＳを原料として用い、熱ＣＶＤ法により形成された膜のことをいう。
【００１２】
（Ｃ）本発明の半導体装置において、さらに、前記第２層間絶縁層の下方に設けられるエッチングストッパ膜を含むことができる。
【００１３】
この態様によれば、ＭＯＳトランジスタのゲート電極や不揮発性メモリと配線とを接続するコンタクトの形成時に利点がある。コンタクト形成時には、第２層間絶縁層をエッチングしてコンタクトホールを設けるが、この工程での過剰なエッチングを防止し、ゲート電極等にダメージを与えることを抑制できるのである。特に、微細化が図られている半導体装置であるほど、過剰エッチングによる問題は起こりやすいが、本態様によれば、微細化された半導体装置であっても、過剰なエッチングを防止することができる。
【００１４】
（Ｄ）本発明の半導体装置において、前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第３領域および第４領域と、
前記第３領域に設けられ、不純物層からなるコントロールゲートと、
前記第３領域および前記第４領域の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられ、前記第３領域および前記第４領域の上方で連続した層からなるフローティングゲート電極と、
前記第４領域において、前記フローティングゲート電極の側方の前記半導体層に設けられ、ソース領域およびドレイン領域と、を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜が設けられていない除去領域が設けられていることができる。
【００１５】
この態様によれば、エッチングストッパ膜が、たとえば、電荷補足性のある膜（たとえば、窒化シリコン膜など）である場合に、利点がある。電荷補足性を持つエッチングストッパ膜がフローティングゲート電極の上にある場合には、書き込まれた電子が消失してしまい、データが失われることなどがある。しかし、本態様によれば、フローティングゲート電極の上には、除去領域が設けられている。すなわち、エッチングストッパ膜が設けられていない。そのため、電荷保持特性が向上した半導体装置を提供することができる。
【００１６】
（Ｅ）本発明の半導体装置において、前記除去領域は、前記フローティングゲート電極の上面の全面であることができる。
【００１７】
この態様によれば、電荷保持特性をより向上させることができる。
【００１８】
（Ｆ）本発明の半導体装置において、前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有することができる。
【００１９】
この態様によれば、除去領域の形成時にマスクずれがあった場合であっても、フローティングゲート電極の上に所定の面積の除去領域を確保することができ、電荷保持特性をより向上させることができる。
【００２０】
（Ｇ）本発明の半導体装置において、前記不揮発性メモリに接続されるコンタクト層と、をさらに含み、
前記除去領域と、前記コンタクト層が形成される領域とは重ならないことができる。
【００２１】
この態様によれば、コンタクト層の形成される位置にはエッチングストッパ膜は残存するため、コンタクトホールの形成をフローティングゲート電極にダメージを与えることなく行うことができる。
【００２２】
（Ｈ）本発明の半導体装置において、前記フローティングゲート電極の上に設けられたシリサイド層と、を含むことができる。
【００２３】
この態様によれば、低抵抗化を図ることでき、配線遅延等を抑制し、不揮発性メモリの動作特性を向上させることができる。
【００２４】
（Ｉ）本発明の半導体装置において、前記除去領域には、保護膜が設けられていることができる。
【００２５】
この態様によれば、除去領域の画定の際に、フローティングゲート電極は、保護膜により保護されることとなり、ダメージを回避することができる。
【００２６】
（Ｊ）本発明の半導体装置において、前記保護膜のパターンは、前記除去領域のパターンと比して、大きいパターンを有することができる。
【００２７】
この態様によれば、除去領域の形成時に、マスクの合わせずれがあった場合でも、確実に保護膜の上方に除去領域を設けることができる。そのため、フローティングゲート電極にエッチングのダメージが与えられることを抑制でき、信頼性の維持された半導体装置を提供することができる。
【００２８】
（Ｋ）本発明の半導体装置において、前記エッチングストッパ膜は、窒化膜であることができる。
【００２９】
（Ｌ）本発明の半導体装置において、前記不揮発性メモリの上方には、前記第１層間絶縁層が設けられていないことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について、図面を参照しつつ説明する。
【００３１】
１．半導体装置
まず、本実施の形態にかかる半導体装置に含まれる不揮発性メモリ（以下、「メモリセル」ということもある。）２０について、図１、２を参照しつつ説明する。
【００３２】
本実施の形態の半導体装置に含まれるメモリセル２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図１は、メモリセルを示す斜視図であり、図２（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１のＩＩ−ＩＩに沿った断面図であり、図２（Ｃ）は、図１のＩＩＩ―ＩＩＩ線に沿った断面図である。
【００３３】
図１に示すように、本実施の形態におけるメモリセル２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離画定されている。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。
【００３４】
第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層２２が設けられている。絶縁層２２の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極２４が設けられている。
【００３５】
次に、各領域の断面構造について説明する。図２（Ａ）に示すように、第１領域１０Ｘでは、Ｐ型のウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、フローティングゲート電極２４下の半導体１０に設けられたＮ型の不純物領域２８と、不純物領域２８に隣接して設けられたＮ型の不純物領域３０と、を有する。Ｎ型の不純物領域２８は、コントロールゲートの役割を果たし、不純物領域３０は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。
【００３６】
図２（Ｂ）に示すように、第２領域１０Ｙには、メモリセル２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型トランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域３２と、を有する。不純物領域３２は、ソース領域またはドレイン領域となる。
【００３７】
図２（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、Ｎ型のウエル１６に設けられた不純物領域３２とを有する。不純物領域３２は、ソース領域またはドレイン領域となる。
【００３８】
ついで、本実施の形態にかかる半導体装置について、図３、４を参照しつつ説明する。図３は、本実施の形態にかかる半導体装置を模式的に示す平面図であり、図４は、図３のＩ−Ｉ線に沿った断面図である。なお、図３に示す平面図では、本実施の形態にかかる半導体装置の構成要素の全てを示す訳ではなく、メモリ領域１０Ｍにおいては、フローティングゲート電極２４、不純物領域３０、３２、３４、除去領域４２（エッチングストッパ膜４０のない領域）および保護膜４４の配置を、トランジスタ領域１０Ｔにおいてはゲート電極１２４と不純物領域１２８の配置を示す平面図である。
【００３９】
図３に示すように、本実施の形態にかかる半導体装置には、メモリ領域１０Ｍとトランジスタ領域１０Ｔが設けられている。これらの領域は、図４に示すように、半導体層１０に設けられた分離絶縁層１２により画定されている。つまり、本実施の形態にかかる半導体装置は、同一の半導体層１０上にメモリセル２０と、周辺回路として使用されるＭＯＳトランジスタ１２０とが混載されている。
【００４０】
まず、メモリ領域１０Ｍから説明する。
【００４１】
図３、４に示すように、メモリ領域１０Ｍでは、フローティングゲート電極２４の上に、エッチングストッパ膜４０の設けられていない除去領域４２が設けられている。また、図３では、フローティングゲート電極２４のパターンと重なるパターンの除去領域４２を設ける場合を示したが、これに限定されない。除去領域４２は、少なくともフローティングゲート電極２４の上に設けられていればよい。さらには，除去領域４２は、フローティングゲート電極２４の全面のパターンと重なり、そのパターンよりも大きいパターンを有することが好ましい。
【００４２】
また、除去領域４２は、不純物領域３０、３２、３４の上に設けられるコンタクト層５４と重ならない範囲でより大きな面積とすることが好ましい。つまり、除去領域４２のパターンは、フローティングゲート電極２４を含み、コンタクト層５４と重ならない範囲であれば、素子面積との兼ね合いで許容される最大のパターンであることが好ましい。また、本実施の形態に示す半導体記憶装置では、不純物領域３０、３２、３４に接続されるコンタクト層５２を例として説明したが、これに限られない。フローティングゲート電極２４に接続されるコンタクト層（図示せず）が設けられる場合にも、そのコンタクト層と重ならないパターンを有する除去領域４２を設けることが好ましい。
【００４３】
また、除去領域４２は、その端がサイドウォール２６の側面上に設けられていないことが好ましい。これは、サイドウォール２６とエッチングストッパ膜とが、エッチングレートがほぼ同一の材質で形成されている場合に利点がある。この場合、除去領域４２の端がサイドウォール２６の側面上に配置されることとなると、エッチングストッパ膜を除去する際に、サイドウォール２６までもが除去されるおそれがある。しかし、除去領域４２の端がサイドウォール２６上に設けられないように配置することで、所望の形状が維持されたサイドウォール２６を有する半導体装置を提供することができるのである。
【００４４】
また、除去領域４２には、保護膜４４が設けられている。保護膜４４は、除去領域４２と比して、大きなパターンであることが好ましい。図３、４には、除去領域４２の端と、保護膜４４の端との間に、一定の距離を有するパターンの保護膜４４を設けた場合を示す。
【００４５】
保護膜４４およびエッチングストッパ膜４０の上には、第２層間絶縁層５２が設けられている。第２層間絶縁層５２としては、酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜を挙げることができる。これらの中でも、ＢＰＳＧ膜が特に好ましい。
【００４６】
第２層間絶縁層５２には、不純物領域３０と接続するためのコンタクト層５４が設けられている。コンタクト層５４は、第２層間絶縁層５２に設けられたコンタクトホ−ル５６に、導電材料を埋め込んでなる。また、不純物領域３２、３４と接続するためのコンタクト層５４も同様に第２層間絶縁層５２に設けられている（図３参照）。
【００４７】
次に、トランジスタ領域１０Ｔについて説明する。トランジスタ領域１０Ｔには、複数のＭＯＳトランジスタ１２０が設けられている。本実施の形態では、２つのＭＯＳトランジスタ１２０が設けられている場合を図示する。ＭＯＳトランジスタ１２０は、半導体層１０に設けられたゲート絶縁層１２０と、ゲート絶縁層１２０の上に設けられたゲート電極１２４と、ゲート電極１２４の側面に設けられたサイドウォール１２６と、ソース領域またはドレイン領域となる不純物領域１２８とを含んで構成される。なお、本実施の形態では、不純物領域は、２つのＭＯＳトランジスタ１２０が１つの不純物領域１２８を共通して用いる構成をとる。
【００４８】
図４に示すように、２つのＭＯＳトランジスタ１２０の相互間には、第１層間絶縁層５０が埋め込まれている。ＭＯＳトランジスタ１２０の相互間とは、具体的には、ゲート電極１２４の相互間である。第１層間絶縁層５０の上には、エッチングストッパ膜４０および第２層間絶縁層５２が順次設けられている。この第２層間絶縁層５２は、メモリセル２０の上方に設けられている第２層間絶縁層５２と連続した一の層である。
【００４９】
第１層間絶縁層５０は、第２層間絶縁層５２と比して、埋込性の良い材質の絶縁層からなる。たとえば、オゾンＴＥＯＳ膜などを用いることが好ましい。
【００５０】
以下に、本実施の形態にかかる半導体装置の利点について述べる。
【００５１】
（１）本実施の形態の半導体装置によれば、同一の半導体層１０にメモリセル２０と周辺の回路を構成するＭＯＳトランジスタ１２０が設けられ、ＭＯＳトランジスタ１２０の相互間には、第１層間絶縁層が設けられているが、不揮発性メモリの上方には、第１層間絶縁層は設けられていない。メモリセル２０と混載される周辺回路などを構成するトランジスタ領域１０Ｔでは、複数のＭＯＳトランジスタ１２０間のスペースがメモリ領域１０Ｍと比べて小さく、求められる埋込性が異なることとなる。また、本実施の形態にかかるメモリセル２０では、フローティングゲート電極２４が最上に設けられる構成となるため、フローティングゲート電極２４の上方に設けられる絶縁膜によって、たとえば電荷保持特性など特性の劣化を起こすことがある。そこで、本実施の形態にかかる半導体装置では、高い埋込性が要求されるＭＯＳトランジスタ１２０のゲート電極１２４の相互間には、その要請に応じた第１層間絶縁層５０を設け、それ以外の箇所には、メモリセル２０の特性の劣化を招来させない材質の第２層間絶縁層５２を設けている。そのため、埋込性と特性の維持が図られた半導体装置を提供することができる。
【００５２】
（２）また、本実施の形態にかかる半導体装置によれば、フローティングゲート電極２４の上に、エッチングストッパ膜４０が設けられていない。エッチングストッパ膜４０は、微細化された半導体装置であれば、コンタクトホール形成時の過剰エッチングを防止するために必要な膜ではあるが、一方で、メモリセル２０の特性に影響を与えることもある。具体的には、エッチングストッパ膜４０として、窒化膜が用いられることが多いが、窒化膜は電荷が補足されやすい膜であるために、たとえば、フローティングゲート電極２４に注入された電子が窒化膜に補足され、データが消去してしまうなど、メモリセル２０の電荷保持特性に影響を与えることがある。このことは、半導体装置の信頼性を損ねることとなる。しかし、本実施の形態にかかる半導体装置では、フローティングゲート電極２４の上には、除去領域４２が配置されているため、そのような問題を抑制することができる。その結果、微細化が図られた半導体装置であっても、リテンション特性の向上が図られ、信頼性の高い半導体装置を提供することができる。
【００５３】
（３）また、本実施の形態にかかる半導体装置では、除去領域４２には保護膜４４が設けられている。そのため、フローティングゲート電極２４は、除去領域４２形成時のエッチングから保護されることとなり、ダメージを受けることがない。その結果、信頼性の向上した半導体装置を提供することができる。
【００５４】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について図５〜９を参照しつつ説明する。図５、６および７（Ｂ）、８、９は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図であり、図４に対応する断面を示す。図７（Ａ）は、本実施の形態にかかる半導体装置の製造工程を模式的に示す平面図であり、図３に対応する平面を示す。
【００５５】
（１）まず、図５に示すように、半導体層１０に分離絶縁層１２を形成する。分離絶縁層１２は、ＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法などにより形成されることができる。なお、以下の説明では、半導体層１０として、シリコン基板を用いた場合について説明する。これにより、メモリ領域（「第１領域」に相当する。）１０Ｍおよびトランジスタ領域（「第２領域」に相当する。）１０Ｔが画定される。さらに、メモリ領域１０Ｍ内では、図１に示したように、第１領域１０Ｘ、第２領域１０Ｙおよび第３領域１０Ｚが画定される（メモリ領域１０Ｍに形成される分離絶縁層１２は、「埋込絶縁層」に相当し、第１領域１０Ｘは、「第３領域」に、第２領域１０Ｙおよび第３領域１０Ｚは、「第４領域」に相当する。）。
【００５６】
本実施の形態では、セミリセスＬＯＣＯＳ法により形成した場合を例として説明する。セミリセスＬＯＣＯＳ法では、まず、半導体層１０の上に、ＣＶＤ法により、たとえば、酸化窒化シリコン層、窒化シリコン層（それぞれ図示せず）を順次形成する。ついで、窒化シリコン層の上に、分離絶縁層１２を形成する領域に開口を有するマスク層（図示せず）を形成する。ついで、窒化シリコン層、酸化窒化シリコン層および半導体層１０をエッチングすることで、半導体層１０に溝部（図示せず）が形成される。ついで、マスク層を除去し、窒化シリコン層をマスクとして選択熱酸化を行う。これにより、分離絶縁層１２が形成される。また、熱酸化を行った後、分離絶縁層１２の表面の位置は、半導体層１０の表面の高さと比して高くなるが、必要に応じて、分離絶縁層１２の上面と半導体層１０の上面とが、ほぼ同一の高さとなるよう分離絶縁層１２の上面をエッチングしてもよい。なお、図５には、便宜的に、半導体層１０の表面と同一の高さを有する分離絶縁層１２を形成した場合を示す。
【００５７】
ついで、ウエルの形成を行う。ウエルの形成では、第１領域１０Ｘおよび第２領域１０ＹにＰ型のウエル１４を、第３領域１０Ｚに、Ｎ型のウエル１６を形成する。Ｐ型のウエル１４の形成では、第１領域１０Ｘおよび第２領域１０Ｙ以外を覆うマスク層（図示せず）を形成した後、Ｐ型の不純物を導入することで行われる。ついで、第３領域１０Ｚ以外を覆うマスク層を形成した後に、Ｎ型の不純物を導入することで、Ｎ型のウエル１６が形成されるこのウエル１４、１６の形成工程では、必要に応じて、不純物を拡散するための熱処理を行ってもよい。また、ウエル１４およびウエル１６の形成順序は特に問われることはなく、いずれを先に形成してもよい。また、この工程では、トランジスタ領域１０Ｔにおいても、必要に応じてウエル（図示せず）の形成を行うことができる。
【００５８】
ついで、メモリ領域１０Ｍにおいて、コントロールゲートとなる不純物領域２８の形成を行う。コントロールゲートは、メモリ領域１０Ｍ内の第１領域１０Ｘにおいて、フローティングゲート電極２４が配置される領域以外を覆うマスク層（図示せず）を形成し、Ｎ型の不純物を半導体層に導入することで形成される。
【００５９】
（２）次に、図６に示すように、メモリ領域１０Ｍでは、第１領域１０Ｘ、第２領域１０Ｙおよび第３領域１０Ｚの半導体層１０の上に絶縁層２２を形成する。絶縁層２２は、たとえば、熱酸化法により形成することができる。一方、トランジスタ領域１０Ｔにおいては、ＭＯＳトランジスタ１２０のゲート絶縁層１２２が同一の工程で形成される。
【００６０】
ついで、図６に示すように、メモリ領域１０Ｍでは、絶縁層２２の上に、フローティングゲート電極２４を形成する。フローティングゲート電極２４は、半導体層１０の上方に、たとえば、ポリシリコン層からなる導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。一方、トランジスタ領域１０Ｔにおいては、ＭＯＳトランジスタ１２０のゲート電極１２４が同一の工程で形成される。ついで、フローティングゲート電極２４およびゲート電極１２４の側面にサイドウォール２６、１２６をそれぞれ形成する。サイドウォール２６、１２６の形成は、半導体層１０の上方に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで形成される。
【００６１】
ついで、半導体層１０にメモリ領域１０Ｍにおいては、不純物領域３０、３２、３４を、トランジスタ領域１０Ｔでは、ソース領域またはドレイン領域となる不純物領域１２８を形成する。これらの不純物領域の形成では、同一の導電型の不純物を導入する工程は、同一の工程で行うことができる。
【００６２】
（３）次に、後述の工程でメモリ領域１０Ｍにおいて形成される除去領域に設けられる保護膜４４を形成する（図７（Ａ）、（Ｂ）参照）。保護膜４４は、まず、メモリ領域１０Ｍおよびトランジスタ領域１０Ｔの全面に公知の酸化シリコン層などの絶縁層（図示せず）を形成し、この絶縁層をパターニングすることで形成される。このとき、図７（Ｂ）に示すように、絶縁層は、フローティングゲート電極２４の上方を覆うようにパターニングされる。このとき、保護膜４４は、図示していないが、同一の半導体層１０に混載される他の半導体素子や抵抗などのシリサイド形成時のプロテクション膜（シリサイドを形成したくないを保護する膜）としての役割を果たすことができる。この態様によれば、シリサイド層形成時のプロテクション膜を保護膜４４として用いることで、工程数の増加を防ぐことができる。
【００６３】
（４）次に、図８に示すように、トランジスタ領域１０Ｔにおいて、ＭＯＳトランジスタ１２０のゲート電極１２４間に第１層間絶縁層５０を形成する。第１層間絶縁層５０としては、公知の各種絶縁層を形成することができるが、中でもオゾンＴＥＯＳ膜を形成することが好ましい。第１層間絶縁層５０は、トランジスタ領域１０Ｔおよびメモリ領域１０Ｍの半導体層１０の上方に絶縁層（図示せず）を形成した後、ゲート電極１２４の上面が露出するまでエッチバックすることで、ゲート電極１２４間に第１層間絶縁層５０を形成することができる。なお、メモリ領域１０Ｍでは、スペースが広いためにエッチバックの工程で、フローティングゲート電極２４の上方以外に形成されていた絶縁層をもほとんど除去されることとなる。また、本実施の形態では、保護膜４４の形成を先に行った例を説明したが、これに限定されない。たとえば、第１層間絶縁層５０の形成を先に行って、その後、保護膜４４を形成してもよい。
【００６４】
（５）次に、図９に示すように、メモリセル２０およびＭＯＳトランジスタ１２０の上にエッチングストッパ膜４０を形成する。エッチングストッパ膜４０としては、後の工程で形成される層間絶縁層５０と比して、エッチングレートの小さい材質を用いる。たとえば、層間絶縁層５０が酸化シリコン層である場合には、エッチングストッパ膜４０として窒化シリコン膜を用いることができる。ついで、除去領域４２を形成する。除去領域４２の形成は、エッチングストッパ膜４０の上方に、所定のパターンのマスク層を形成し、このマスク層を用いてエッチングストッパ膜４０を除去することで行われる。除去領域４２は、フローティングゲート電極２４の上面と重なるパターンを有し、かつ、保護膜４４とも重なるパターンを有するように、形成する。この工程において、保護膜４４は、除去領域４２形成時のエッチングのダメージがフローティングゲート電極２４に与えられることを防ぐ役割を果たす。
【００６５】
（６）次に、メモリセル２０およびＭＯＳトランジスタ１２０の上方に、第２層間絶縁層５２を形成する（図４参照）。第２層間絶縁層５２としては、酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＵＳＧ膜またはこれらの積層膜のいずれも用いることができるが、中でもＢＰＳＧ膜を用いることが好ましい。ついで、第２層間絶縁層５２にコンタクト層５４を形成する。コンタクト層５４の形成は、層間絶縁層５０に公知のリソグラフィおよびエッチング技術により、コンタクトホール５６を形成し、このコンタクトホール５６に導電層を埋め込むことで、コンタクト層５４が形成される。
【００６６】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００６７】
（変形例）
次に、本実施の形態にかかる半導体装置の変形例について図１０を参照しつつ説明する。本変形例は、フローティングゲート電極２４および不純物領域３０、３２、３４およびゲート電極１２４および不純物領域１２８の上にシリサイド層３８が設けられている点が上述の実施の形態と異なる点である。上述の実施の形態にかかる半導体装置と共通する構成については、その詳細な説明を省略する。
【００６８】
図３に参照されるように、本変形例にかかる半導体装置は、本実施の形態にかかる半導体装置と同様に、フローティングゲート電極２４の上に、保護膜４４および除去領域４２が設けられている。図１０を参照しつつ、その断面構造について説明する。図１０に示すように、半導体層１０に設けられた分離絶縁層１２と、半導体層１０の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域２８とからなる。フローティングゲート電極２４の上には、シリサイド層３８が設けられている。シリサイド層３８の上には、保護膜４４が設けられ、保護膜４４の上には、除去領域４２が配置されている。除去領域４２および保護膜４４のパターンについては、上述の実施の形態と同様である。
【００６９】
また、トランジスタ領域１０Ｔでは、ゲート電極１２４と不純物領域１２８との上に、シリサイド層１３８が設けられている。
【００７０】
本変形例にかかる半導体装置によれば、シリサイド層３８、１２８が設けられていることで、フローティングゲート電極２４、ゲート電極１２４および各種不純物領域３０、３２、３４、１０８の低抵抗化を図ることができ、配線遅延などを改善でき、動作速度の早い半導体装置を提供することができる。
【００７１】
次に、本変形例にかかる半導体装置の製造方法について図１０を参照しつつ説明する。なお、以下の説明では、本実施の形態にかかる半導体装置の製造方法と共通する工程については、詳細な説明を省略する。
【００７２】
まず、上述の実施の形態の工程（１）および工程（２）を、上述の実施の形態と同様に行う。その後、図１０に参照されるように、シリサイド層３８、１２８の形成を行う。シリサイド層３８、１２８の形成は、金属層を形成した後、たとえば熱処理を施すことでシリサイド化反応を起こし、その後、未反応の金属層を除去することで行われる。金属層としては、コバルト、チタン、バナジウム、クロム、マンガン、鉄、ニッケル、ジルコニウム、ニオブ、モリブデン、ルテニウム、バナジウム、ハフニウム、タンタル、タングステン、イリジウム、白金またはこれらの合金層を挙げることができる。シリサイド層３８、１２８を形成した後に、所定のパターンの保護膜４４を形成する。その後、上述の実施の形態の工程（３）〜（６）を行い、図１０に参照されるように、第１層間絶縁層５０の形成、エッチングストッパ膜４０の形成、除去領域４２の画定、第２層間絶縁層５２およびコンタクト層５４の形成を行う。以上の工程により、本変形例にかかる半導体装置を製造することができる。
【００７３】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変形が可能である。たとえば、本実施の形態では、一層ゲート型の不揮発性メモリの例として、書き込みおとび読み出しを行うＭＯＳトランジスタと、消去を行うＭＯＳトランジスタとが異なる例について説明したが、特にこれに限定されることなく、同一のＭＯＳトランジスタで書き込みおよび消去を行っても構成をとっても良い。また、本実施の形態では、第１領域１０Ｘにおいて、フローティングゲート電極２４の下方に設けられている不純物領域２８がコントロールゲートの役割を果たす構成について説明したが、これに限定されない。たとえば、第１領域１０ＸにＮ型のウエルを設け、このＮ型のウエルをコントロールゲートとする構成をとることもできる。また、本実施の形態では、バルク状の半導体層を用いた場合を示したが、これに限定されず、絶縁物の上に設けられた半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）であってもよい。
【図面の簡単な説明】
【００７４】
【図１】本実施の形態にかかる半導体装置に含まれるメモリセルを模試的に示す斜視図。
【図２】（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、ＩＩＩ−ＩＩＩ線に沿った断面図である。
【図３】本実施の形態にかかる半導体装置を模式的に示す平面図。
【図４】図３のＩ−Ｉ線に沿った断面図である。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】変形例にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００７５】
１０…半導体層、  １０Ｍ…メモリ領域、  １０Ｔ…トランジスタ領域、  １２…分離絶縁層、  １４、１６…ウエル、  ２０…メモリセル、  ２２…絶縁層、  ２４…フローティングゲート電極、  ２６…サイドウォール、  ２８…不純物領域（コントロールゲート）、  ３０、３２、３４…不純物領域、  ３８、１３８…シリサイド層、  ４０…エッチングストッパ膜、  ４２…除去領域、  ４４…保護膜、  ５０…第１層間絶縁層、  ５２…第２層間絶縁層、  ５４…コンタクト層、  ５６…コンタクトホール、  １００…トランジスタ、  １２０…ＭＯＳトランジスタ  １２２…ゲート絶縁層、  １２４…ゲート電極、  １２６…サイドウォール、  １２８…不純物領域、  １３８…シリサイド層、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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