(57)【要約】      （修正有）【課題】  トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供すること。【解決手段】  第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。【選択図】  図５
2006210828.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、
前記第１絶縁膜の上に形成された遮蔽膜と、
前記遮蔽膜の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
前記遮蔽膜は金属膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遮蔽膜は反射膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、
前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、
前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、
前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、
前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、
前記チャネルの上の前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、
前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記遮蔽膜として金属膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記遮蔽膜として反射膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記反射膜として、前記第２絶縁膜よりも屈折率が高い膜を含む積層膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記エネルギービームを照射する工程は、前記遮蔽膜が前記第１絶縁膜の全面に形成されている状態で行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記エネルギービームとしてレーザを使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記エネルギービームとして電子ビームを使用することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、LSI等の半導体装置は微細化の一途を辿っており、MOSトランジスタのゲート長は９０nmよりも更に短くなろうとしている。このように微細化が進むと、ゲート遅延時間が短縮される等といった性能面での向上が期待されるが、実際にはオン電流が予想よりも向上しなかったり、消費電力が増大して発熱が問題になるといった点が指摘されており、微細化に伴う新たな不都合が生じている。
【０００３】
そこで、微細化をせずに半導体装置の更なる高機能化と高集積化とを実現するために、特許文献１、２に開示されるように、トランジスタを三次元的に積層してなる積層型半導体装置が提案されている。
【０００４】
これらの特許文献のうち、特許文献１では、トランジスタが形成されたシリコン基板の上に別のシリコン基板を張り合わせ、上側のシリコン基板にトランジスタを形成することにより、積層型半導体装置を実現する方法が提案されている。
【０００５】
一方、特許文献２では、シリコン基板上にトランジスタを積層していくことにより積層型半導体装置を製造している。
【０００６】
その他に、半導体チップを三次元的に実装して積層型半導体装置を製造する方法もある。
【０００７】
更に、本発明に関連する技術が特許文献３にも開示されている。
【特許文献１】特開平５−１９８７３９号公報
【特許文献２】特開平５−３３５４８２号公報
【特許文献３】特開平７−３７８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置には、トランジスタのゲート電極やソース／ドレイン領域に電圧を印加するための配線と、層間絶縁膜とを形成する必要があり、これらの上にトランジスタを作成する場合には、配線と層間絶縁膜の耐熱温度以下の温度でトランジスタを形成しなければならない。
【０００９】
配線がアルミニウムよりなる場合、配線の耐熱温度はアルミニウムの融点である４００℃程度となる。また、ダマシンプロセス等における銅配線でも、温度が４００℃程度になると、銅結晶の再成長によって銅配線の上面に針状の突起が形成され、その突起によって上下の銅配線がショートする恐れがある。また、銅配線が断線する可能性もある。
【００１０】
更に、配線を覆う絶縁膜として低誘電率絶縁膜を採用する場合、低誘電率絶縁膜は耐熱性に乏しいので、やはり４００℃以下のプロセス温度でその上にトランジスタを形成する必要がある。
【００１１】
ところが、上記した特許文献１では、その段落番号００３９に開示されるように、二枚のシリコン基板を張り合わせるのに６５０℃程度もの高温を必要とするため、上下のトランジスタの間に上記のような配線や低絶縁膜を形成することができない。
【００１２】
また、特許文献２では、その段落番号００１３に開示されるように、トランジスタの活性領域となるアモルファスシリコンをアニールしてポリシリコンを得ているが、そのアニール温度が６００℃とやはり高温であるため、上下のトランジスタの間に配線や低誘電率絶縁膜を形成するのが困難となる。
【００１３】
本発明の目的は、トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一観点によれば、半導体基板と、前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、前記第１絶縁膜の上に形成された遮蔽膜と、前記遮蔽膜の上に形成された第２絶縁膜と、前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、を有する半導体装置が提供される。
【００１５】
また、本発明の別の観点によれば、半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、前記パターニングの後、前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、を有する半導体装置の製造方法が提供される。
【００１６】
本発明によれば、エネルギービームの照射により非晶質半導体膜を多結晶半導体膜にする前に、エネルギービームを反射又は減衰する遮蔽膜をその非晶質半導体膜の下方に形成したので、遮蔽膜の下方にある層間絶縁膜と配線がこのエネルギービームに直接曝されず、これらの層間絶縁膜や配線がエネルギービームの熱によって劣化するのが防止される。
【００１７】
このような利点は、耐熱性の弱い低誘電率絶縁膜を有する積層絶縁膜を上記の層間絶縁膜として形成する場合に特に好適に得られる。
【００１８】
また、配線として銅配線を形成する場合は、銅結晶が熱で針状に再成長し難くなるので、再成長した銅結晶に起因する上下の銅配線同士のショートを防止することができ、隣接する銅配線同士の耐圧が劣化するのを防ぐことができる。また、断線を抑止することができる。
【００１９】
更に、上記の遮蔽膜は、半導体装置の機械的な強度を強める補強膜としても機能するので、薄膜トランジスタを形成する工程で発生する機械的ダメージが遮蔽膜の下に伝わり難くなり、層間絶縁膜や配線がプロセス中に受けるダメージが低減され、これらの膜や配線に不具合が発生するのを防ぐことが可能となる。
【００２０】
しかも、層間絶縁膜を形成する前に、半導体基板の上にMOSトランジスタを形成することにより、配線や層間絶縁膜がエネルギービームによって劣化するのを防ぎながら、MOSトランジスタと薄膜トランジスタとが積層された積層型半導体装置を得ることが可能となる。
【発明の効果】
【００２１】
本発明によれば、非晶質半導体膜を多結晶半導体膜にする際に使用されるエネルギービームを反射又は減衰する遮蔽膜により、層間絶縁膜や配線にエネルギービームが直接照射されるのを防ぐことができ、層間絶縁膜や配線が熱で劣化するのを防止することができる。
【００２２】
しかも、その遮蔽膜は補強膜としても機能するので、半導体装置の機械的な強度をこの遮蔽膜によって高めることが可能となる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２４】
（１）第１実施形態
図１〜図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００２５】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２６】
まず、シリコン（半導体）基板１にSTI(Shallow Trench Isolation)用の溝を形成し、その溝の中に酸化シリコン膜を埋め込んで素子分離絶縁膜４とする。なお、素子分離の構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)であってもよい。そして、素子分離絶縁膜４で画定されたトランジスタ形成領域にp型不純物とn型不純物とをイオン注入して、pウエル２とnウエル３とをシリコン基板１に形成する。
【００２７】
更に、シリコン基板１の表面を熱酸化してゲート絶縁膜７となるシリコン酸化膜を形成した後、その上にポリシリコンよりなるゲート電極９を形成する。そして、そのゲート電極９をマスクにしながら、シリコン基板１にn型不純物とp型不純物とをイオン注入して、各ゲート電極９の側方のシリコン基板１にn型ソース／ドレインエクステンション６ａとp型ソース／ドレインエクステンション６ｂとを形成する。なお、このイオン注入における不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【００２８】
次いで、酸化シリコン等の絶縁膜を全面に形成し、その絶縁膜をエッチバックして各ゲート電極９の横に絶縁性サイドウォール８として残す。そして、この絶縁性サイドウォール８とゲート電極９とをマスクにするイオン注入により、ゲート電極９の側方のシリコン基板１にn型ソース／ドレイン領域５ａとp型ソース／ドレイン領域５ｂとを形成する。続いて、スパッタ法により全面にコバルト膜を形成した後、シリコン基板１に対して熱処理を施すことによりコバルトとシリコンとを反応させ、各ソース／ドレイン領域５ａ、５ｂの上にコバルトシリサイド層１０を形成する。そのコバルトシリサイド層は、ゲート電極９の上にも形成され、それによりゲート電極９がポリサイド構造となる。
【００２９】
上記のようなCMOSプロセスにより、n型MOSトランジスタTRnとP型MOSトランジスタTRpの基本構造が完成したことになる。
【００３０】
次に、図１（ｂ）に示すように、各トランジスタTRn、TRpを覆うエッチングストッパ膜１２として、CVD(Chemical Vapor Deposition)法により全面に窒化シリコン膜を厚さ約１０nm程度に形成する。その後、エッチングストッパ膜１２の上にCVD法により第１酸化シリコン膜１３を厚さ約４００nm程度に形成し、その第１酸化シリコン膜１３とエッチングストッパ膜１２とを第１層間絶縁膜１４とする。
【００３１】
続いて、フォトリソグラフィにより第１層間絶縁膜１４をパターニングして、各ソース／ドレイン領域５ａ、５ｂに至る深さの第１ホール１４ａを形成する。そのパターニングは、第１酸化シリコン膜１３に対するエッチングとエッチングストッパ膜１２に対するエッチングの２ステップのエッチングにより行われ、第１酸化シリコン膜１３に対するエッチングではエッチングストッパ膜１２によりエッチングが停止される。
【００３２】
次いで、スパッタ法により全面にグルー膜としてTi（チタン）膜とTiN（窒化チタン）膜とをこの順に形成した後、CVD法によりこのグルー膜の上にW（タングステン）膜を形成し、そのW膜により第１ホール１４ａを完全に埋め込む。そして、CMP(Chemical Mechanical Polishing)法を用いて、第１絶縁膜１４の上面に形成された余分なグルー膜とW膜とを除去し、これらの膜を第１ホール１４ａ内のみに第１導電性プラグ１６として残す。
【００３３】
その後、図１（ｃ）に示すように、第１層間絶縁膜１４と第１導電性プラグ１６のそれぞれの上面に、SiLK(ダウ・ケミカル・カンパニー製)等の塗布型低誘電率絶縁膜用の塗布液をスピンコートし、それを加熱して硬化させることにより、誘電率が約２．８と低い第１低誘電率絶縁膜１８を厚さ約２００nmに形成する。なお、本実施形態における低誘電率絶縁膜とは、酸化シリコン層の誘電率（約４）よりも低い誘電率の絶縁膜を指す。
【００３４】
更に、CVD法により、この第１低誘電率絶縁膜１８の上に酸化シリコン膜を厚さ約５０nmに形成し、それを第１カバー絶縁膜１９とする。その第１カバー絶縁膜１９は、第１低誘電率絶縁膜１８からの脱ガスが上方に拡散するのを防ぐ役割を担い、また、第１低誘電率絶縁膜１８と共に第２層間絶縁膜２０を構成する。
【００３５】
次いで、フォトリソグラフィによりこの第２層間絶縁膜２０をパターニングして第１配線溝２０ａを形成する。そして、その配線溝２０ａの内面と第２層間絶縁膜２０の上面とに、スパッタ法によりバリアメタル層としてTa(タンタル)層を厚さ約１５nmに形成し、更にその上にCu(銅)シード層をスパッタ法で厚さ約１３０nmに形成する。
【００３６】
次に、このCuシード層を給電層として使用しながら、Cuシード層の上に電解めっきにより銅めっき膜を形成し、その銅めっき膜により第１配線溝２０ａ内を完全に埋め込む。その後に、第２層間絶縁膜２０の上面に形成された余分なバリアメタル層、Cuシード層、及び銅めっき膜をCMP法で除去し、これらの膜を第１配線溝２０ａ内にのみに第１銅配線２１として残す。
【００３７】
続いて、図２（ａ）に示すように、第１銅配線２１と第２層間絶縁膜２０のそれぞれの上面に、CVD法により第２酸化シリコン膜２２を厚さ約５００nmに形成する。そして、この第２酸化シリコン膜２２の上に、SiLK等の塗布型低誘電率絶縁膜用の塗布液をスピンコートし、それを加熱して硬化させることにより、厚さ約２００nm程度の第２低誘電率絶縁膜２３とする。その後に、第２低誘電率絶縁膜２３の上にCVD法により酸化シリコン膜を厚さ約１００nmに形成し、それを第２カバー絶縁膜２４とする。この第２カバー絶縁膜２４は、その下の第２低誘電率絶縁膜２３からの脱ガスが上方に拡散するのを防止する機能を有し、第２低誘電率絶縁膜２３と第２酸化シリコン膜２２と共に第３層間絶縁膜２５を構成する。
【００３８】
そして、その第３層間絶縁膜２５の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１窓２６ａを備えた第１レジストパターン２６を形成する。その後、第１レジストパターン２６の第１窓２６ａを通じて第３層間絶縁膜２５をエッチングすることにより、第１銅配線２１に至る深さの第２ホール２５ａを形成する。このエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではCF4、C4F8、O2、及びArの混合ガスがそのエッチングガスとして使用される。
【００３９】
その後に、酸素アッシングによりこの第１レジストパターン２６を除去する。
【００４０】
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４１】
まず、全面にフォトレジストを塗布し、それを露光、現像することにより、配線溝形状の第２窓２８ａを第２ホール２５ａの上に備えた第２レジストパターン２８を形成する。そして、CF4、C4F8、O2、及びArの混合ガスをエッチングガスとして使用し、第２窓２８ａを通じて第２カバー絶縁膜２４と第２低誘電率絶縁膜２３とを選択的にエッチングすることにより、第２ホール２５ａに繋がる第２配線溝２５ｂを形成する。
【００４２】
この後に、第２レジストパターン２８は除去される。
【００４３】
次に、図３（ａ）に示すように、第１銅配線２１を形成したのと同じプロセスを用いて、第２ホール２５ａと第２配線溝２５ｂの中に第２銅配線３０を形成する。その第２配線３０のうち、第２ホール２５ａ内に形成された部分は、第１銅配線２１と電気的に接続される銅プラグ３０ａとして機能する。
【００４４】
次いで、図３（ｂ）に示すように、第２層間絶縁膜２５の上に第３層間絶縁膜３５を形成する。その第３層間絶縁膜３５は、第２層間絶縁膜２５と同じプロセスによって形成され、第３酸化シリコン膜３２及び第３カバー絶縁膜３４と、SiLK等の第３低誘電率絶縁膜３３とで構成される。なお、第３カバー絶縁膜３４は、第１、第２カバー絶縁膜１９、２４と同様に酸化シリコン膜よりなる。
【００４５】
更に、第１、第２銅配線２１、３０と同じプロセスにより、上記の第３層間絶縁膜３５に第３銅配線３６を埋め込む。
【００４６】
その後、気化されたTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、それを第１絶縁膜３７とする。
【００４７】
次いで、図４（ａ）に示すように、基板温度を約３００℃とするスパッタ法を用いて、第１絶縁膜３７の全面にAl（アルミニウム）膜等の金属膜を厚さ約２００nmに形成し、それを遮蔽膜３８とする。なお、遮蔽膜３８として金属膜を形成する場合、その金属膜はアルミニウム膜に限定されず、Al、Au、Ag、Pt、Cu、Mo、Ta、Ti、及びWのいずれか単体、又はこれらの合金で構成される金属膜を遮蔽膜３８としてよい。なお、金属材料は上記材料に限定されたものではない。
【００４８】
次に、図４（ｂ）に示すように、第２絶縁膜３９として酸化シリコン膜を遮蔽膜３８の上にプラズマCVD法により厚さ約３００nmに形成する。そのプラズマCVD法では、反応ガスとして例えば気化されたTEOSが使用される。
【００４９】
続いて、図５（ａ）に示すように、シリコン基板１の温度を３５０℃程度に維持しながら、シランやジシランなどのシラン系のガスと水素との混合ガスを反応ガスとするCat-CVD(Catalytic CVD)法により、第２絶縁膜３９の上にアモルファスシリコン膜を厚さ約５０nmに形成し、それを非晶質半導体膜４０とする。そのCat-CVD法では、加熱した触媒体に反応ガスを接触させて分解し、これにより生成された分解種を比較的低温（約３５０℃）に保持された基板に輸送して膜を形成する。そのため、耐熱性の弱い第１〜第３低誘電率絶縁膜１８、２３、３３が熱によって劣化するのを防止できると共に、熱による銅結晶の再成長が第１〜弟３銅配線２１、３０、３６で発生するのを防ぐことができ、上下の銅配線同士がショートする危険性を低減することができる。
【００５０】
但し、これにより非晶質半導体膜４０の成膜方法が限定される訳ではなく、LPCVD(Low Pressure CVD)法、PECVD(Plasma Enhanced CVD)法、光CVD法、又は水銀増感を用いたCVD法により非晶質半導体膜４０を形成してもよい。
【００５１】
更に、非晶質半導体膜４０は、アモルファスシリコン膜に限定されず、シリコンとゲルマニウムの固溶体（SiGe）よりなる非晶質の膜、非晶質のゲルマニウム膜、又は非晶質の化合物半導体膜であってもよい。また、半導体膜は非晶質性の薄膜に限定されたものではなく、結晶性の微結晶粒、針結晶粒を含む半導体薄膜でも良い。
【００５２】
この後に、n型TFT(Thin Film Transistor)形成領域Iとp型TFT形成領域IIのそれぞれに、これらのTFTの閾値電圧を調節するための不純物をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では、基板温度を１００℃以下、ドーズ量を２×１０12cm-2とする。また、n形TFT形成領域Iに注入されるn型不純物としてはボロン（B）を採用し、p型TFT形成領域IIに注入されるp型不純物としてはリン（P）を採用する。
【００５３】
ところで、その非晶質半導体膜４０には、後述のTFTのチャネルが形成されるが、アモルファスシリコンよりなる非晶質半導体４０の移動度が極めて小さいため、このままでは上記のTFTの駆動能力が実用に供され得ない程に低くなってしまう。
【００５４】
そこで、次の工程では、図５（ｂ）に示すように、レーザ等のエネルギービーム４２を非晶質半導体膜４０に照射することにより、非晶質半導体膜４０を構成するアモルファスシリコンを溶融してポリシリコンに変換し、そのポリシリコンよりなる多結晶半導体膜４１を形成する。
【００５５】
エネルギービーム４２は特に限定されないが、本実施形態では、半導体励起固体パルスレーザの一種であるNd:YVO4レーザの第２高調波（波長：532nm）を使用し、そのレーザのエネルギ密度を約５８０mJ/cm2とする。このNd:YVO4レーザは、不安定性の指標となる光ノイズが１０Hz〜２MHzの領域で０．１rms%よりも小さいと共に、出力の時間不安定性が＋/−１%/hourであり、非常に安定した出力が得られる。
【００５６】
なお、レーザ光の波長は、非晶質半導体膜４０がレーザ光を吸収して溶融する２００〜１２００nmの範囲にあれば特に限定されず、Nd:YVO4レーザの基本波（波長：１０６４nm）や第３高調波（波長：３５４nm）を利用してもよい。
【００５７】
また、レーザとしては、半導体励起固体レーザの他に、XeCl、ArF、及びKrF等のパルス発振気体レーザも採用し得る。更に、レーザ光の発振の仕方も限定されず、連続発振とパルス発振のいずれであってもよい。
【００５８】
なお、エネルギービーム４２としては、レーザの他に、電子ビームもある。
【００５９】
ところで、このようなエネルギービーム４２は、薄い非晶質半導体膜４０を容易に通り抜けるので、遮蔽膜３８が無い場合には、第３銅配線３６や第３低誘電率絶縁膜３３にダメージを与えかねない。
【００６０】
そこで、本願発明者は、遮蔽膜３８を形成しない場合に、エネルギービームの照射によって配線がどのような影響を受けるのかについて調査した。図１０は、この調査で使用されたサンプルのSEMによる断面像を元にして描いた図である。
【００６１】
そのサンプルは、シリコン基板１の上に第１酸化シリコン膜５５、アルミニウム配線膜５６、第２酸化シリコン膜５７、及びアモルファスシリコン膜５８をこの順に形成してなる。そして、エネルギービーム４２として、本実施形態と同様のレーザを最上層のアモルファスシリコン膜５８に照射して溶融した。
【００６２】
その結果、図１０に示されるように、レーザ照射に伴う損傷５６ａがアルミニウム配線膜５６に発生した。これにより、遮蔽膜３８を形成しない場合は、レーザによって実際にアルミニウム配線がダメージを受けることが確認された。
【００６３】
これに対し、本実施形態では、第１絶縁膜３７の全面に形成された遮蔽膜３８によってエネルギービーム４２が確実に反射又は吸収されるので、第３銅配線３６や第３低誘電率絶縁膜３３に直接エネルギービームが当たるのが防止され、これらの配線３６や絶縁膜３３が熱によって劣化するのを防ぐことが可能になる。
【００６４】
但し、遮蔽膜３８によってエネルギービーム４２が遮蔽されても、非晶質半導体膜４０の膜厚が厚すぎると、非晶質半導体膜４０の熱容量が大きくなり、エネルギービーム４２の照射に伴う熱が非晶質半導体膜４０にこもりやすくなる。こうなると、エネルギービーム４２が直接照射されなくても、非晶質半導体膜４０に蓄熱された熱によって第３銅配線３６や第３低誘電率絶縁膜３３がダメージを受ける恐れがある。
【００６５】
この点が懸念される場合は、非晶質半導体膜４０の膜厚をなるべく薄く、例えば１５０nm以下、より好ましくは５０nm程度に形成することにより、非晶質半導体膜４０の熱容量を小さくするのが好ましい。これによれば、非晶質半導体膜４０に熱が蓄熱され難くなるので、熱による第３銅配線３６と第３低誘電率絶縁膜３３の劣化を一層効果的に防止することが可能になる。
【００６６】
また、このように非晶質半導体膜４０の厚さを５０nm程度にまで薄くすると、後で作製されるTFTのチャネルが多結晶半導体膜４１の全ての深さに形成され、完全空乏型のTFTを得ることができる。
【００６７】
更に、上記のエネルギービーム４２の照射の際、非晶質半導体膜４０内に水素が多く含まれていると、エネルギービーム４２によってその水素が膜内で膨張し、それにより多結晶半導体膜４１の膜質が劣化する恐れがある。
【００６８】
このような不都合は、例えば、非晶質半導体膜４０に対して窒素雰囲気中で予め熱処理を行い、その中に含まれる水素の濃度を十分に低濃度、例えば２atmic%以下にすることで解消される。その場合の熱処理条件としては、例えば、基板温度４００℃、処理時間３０分が採用される。
【００６９】
また、エネルギービーム４２の走査の仕方も特に限定されないが、本実施形態では、図１１に示すような装置を用いてビームを走査する。この装置では、シリコン基板１が載せられるステージ５０が、ステッピングモータ等の駆動部５３によって水平面内で移動可能であると共に、その駆動部５３とレーザ発生装置等のエネルギービーム発生部５１とが制御部５２によって制御される。
【００７０】
そして、駆動部５３は、エネルギービーム４２として照射されるレーザのパルスと同期しており、１パルス毎にステージ５０が所定の距離だけ移動し、最終的には非晶質半導体膜４０の全面にエネルギービーム４２が照射される。
【００７１】
その場合、エネルギービーム４２として照射されるレーザの平面サイズは例えば３０mm×０．５mmの矩形状に整形されており、レーザのパルス周波数は例えば３KHzである。このような照射条件を採用すると、ステージ５０の平均の移動速度は約１５mm/secとなる。
【００７２】
このように全面にエネルギービーム４２を照射することにより、図６（ａ）に示すように、第２絶縁膜３９の全面に多結晶半導体膜４２が形成されることになる。
【００７３】
なお、このように非晶質半導体膜４０の全面にエネルギービーム４１を照射するのではなく、非晶質半導体膜４０のうち後でTFTのチャネルとなる部分にのみエネルギービーム４１を照射してもよい。
【００７４】
図１３（ａ）は、上記によって形成された多結晶半導体膜４１の平面写真であり、図１３（ｂ）は図１３（ａ）を更に拡大したものである。これらの図に示されるように、多結晶半導体膜４１は、粒径が約３００nmのポリシリコンの結晶粒によって構成されている。
【００７５】
次いで、図６（ｂ）に示すように、フォトリソグラフィを用いて、後で形成されるTFTのチャネルCを含む島状に多結晶半導体膜４１をパターニングする。
【００７６】
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００７７】
まず、多結晶半導体膜４１と第２絶縁膜３９のそれぞれの上に、基板温度を約３９０℃に維持しながら、気化したTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を厚さ約３０nmに形成する。なお、この酸化シリコン膜の成膜方法としては、LPCVD法やスパッタ法もある。
【００７８】
更に、基板温度を約２００℃とするスパッタ法を採用して、酸化シリコン膜の上にアルミニウム膜を厚さ約３００nmに形成する。その後に、このアルミニウム膜とその下の酸化シリコン膜とを同時にパターニングして、アルミニウムよりなる第１、第２ゲート電極４４ａ、４４ｂと酸化シリコン膜よりなる第１、第２ゲート絶縁膜４３ａ、４３ｂを形成する。
【００７９】
なお、第１、第２ゲート電極４４ａ、４４ｂの構成材料はアルミニウムに限定されず、アルミニウムに銅等を添加した合金、Al-Sc、及びAl-Nd合金によりこれらのゲート電極を構成してもよいし、Ti膜等の反射防止膜が形成された金属積層膜を第１、第２ゲート電極４４ａ、４４ｂとしてもよい。
【００８０】
更に、第１、第２ゲート絶縁膜４３ａ、４３ｂも酸化シリコン膜に限定されない。これらのゲート絶縁膜４３ａ、４３ｂとしては、酸化シリコン膜の他に、HfON膜やSiN膜、TaO2膜等の高誘電率膜、或いはこれらの絶縁膜の積層膜を採用してよい。
【００８１】
続いて、図７（ｂ）に示すように、オフセット幅Wで第１ゲート電極４４ａを覆う第３レジストパターン４６を多結晶半導体膜４１の上に形成する。そして、この第３レジストパターン４６をマスクにし、基板温度を１００℃以下に保ちながら、n型TFT形成領域Iにおける多結晶半導体膜４１にn型不純物のP（リン）を加速エネルギ１０keV、ドーズ量２×１０15cm-2でイオン注入する。これにより、n型TFT形成領域Iにおいて第３レジストパターン４６で覆われていない部分の多結晶半導体膜４１にn型ソース／ドレイン領域４１ａが形成されることになる
なお、第３レジストパターン４６で覆われているp型TFT形成領域IIの多結晶半導体膜４１には上記の不純物は注入されない。
【００８２】
この後に、第３レジストパターン４６は除去される。
【００８３】
次いで、図８（ａ）に示すように、オフセット幅Wで第２ゲート電極４４ｂを覆う第４レジストパターン４７を多結晶半導体膜４１の上に形成する。そして、この第４レジストパターン４７をマスクにして、p型TFT形成領域IIにおける多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入することにより、第２ゲート電極４４ｂの側方にp型ソース／ドレイン領域４１ｂを形成する。なお、このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ１０keV、ドーズ量２×１０15cm-2、及び基板温度１００℃を採用する。
【００８４】
このイオン注入を終了した後、第４レジストパターン４７は除去される。
【００８５】
上記により形成された各ソース／ドレイン領域４１ａ、４１ｂは、第３、第４レジストパターン４６、４７のオフセットWと同じ幅だけ第１、第２ゲート電極４４ａ、４４ｂから隔てられることになる。そのオフセットWにより、これらのソース／ドレイン領域４１ａ、４１ｂへの電界集中を緩和することが可能となる。
【００８６】
次に、図８（ｂ）に示すように、第１ゲート電極４４ａをマスクにしながら、n型不純物のリン（P）を多結晶半導体膜４１にイオン注入することにより、n型ソース／ドレインエクステンション４１ｃを第１ゲート電極４４ａと自己整合的に形成する。そして、これと同様にして、p型TFT形成領域IIにおける多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入することにより、p型ソース／ドレインエクステンション４１ｄを第２ゲート電極４４ｂと自己整合的に形成する。なお、このようなn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後に酸素アッシングによりそのレジストパターンを除去する。
【００８７】
これらのソース／ドレインエクステンション４１ｃ、４１ｄは、ソース／ドレイン領域４１ａ、４１ｂと共にLDD(Lightly Doped Drain)構造を構成する。但し、ソース／ドレイン領域４１ａ、４１ｂへの電界集中をより一層防止することが望まれる場合には、このソース／ドレインエクステンション４１ｃ、４１ｄを省いてもよい。その場合、エクステンション４１ｃ、４１ｄに相当する幅Wの多結晶半導体膜４１はノンドープのままとなる。このように、幅Wのノンドープの多結晶シリコン膜４１によりソース／ドレイン領域４１ｃ、４１ｄがゲート電極４４ａ、４４ｂから隔てられた構造は、オフセットゲート構造と呼ばれる。
【００８８】
その後、図５（ｂ）で説明したエネルギービーム４２の照射を再度行い、各ソース／ドレイン領域４１ａ、４１ｂ内の不純物を活性化させる。但し、そのエネルギービーム４２のエネルギ密度は、図５（ｂ）のようにアモルファスシリコンを溶融するほどに強い必要は無いので、図５（ｂ）の工程におけるエネルギ密度の半分（約３００mJ/cm2）でよい。
【００８９】
また、このエネルギービーム４２の照射は、図１１で説明したような装置を用いてシリコン基板１を移動させながら行われるため、各ソース／ドレイン領域４１ａ、４１ｂがエネルギービーム４２によって加熱される時間は極短時間となる。そのため、上記の不純物の活性化の際に第３銅配線３６や第３低誘電率絶縁膜３３が過度に加熱されることは無い。
【００９０】
なお、このようなエネルギービームの照射に代えて、熱活性化、RTA(Rapid Thermal Anneal)、及びフラッシュ熱処理等によって不純物を活性化させてもよい。このうち、熱活性化は炉を用いて行われ、フラッシュ熱処理はランプの輻射熱により行われる。
【００９１】
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
【００９２】
まず、基板温度を３５０℃以下とするプラズマCVD法により全面に酸化シリコン膜を厚さ約３００nmに形成し、それを第３絶縁膜４８とする。そして、フォトリソグラフィによりこの第３絶縁膜４８をパターニングして、各ソース／ドレイン領域４１ａ、４１ｂに至る深さの第１、第２コンタクトホール４８ａ、４８ｂを形成する。
【００９３】
続いて、スパッタ法により全面にTi膜、Al膜、及びTi膜の金属積層膜を形成し、それをパターニングすることにより、第１、第２コンタクトホール４８ａ、４８ｂを介して各ソース／ドレイン領域４１ａ、４１ｂと電気的に接続される電極４９とする。その電極４９の最下層にポリシリコンとの仕事関数の差が小さなTi膜を形成したことで、電極４９から各ソース／ドレイン領域４１ａ、４１ｂにキャリアがスムーズに注入される。
【００９４】
その後に、N2やAr等の不活性ガス中に数%の水素を添加した雰囲気中において電極４９に対してシンタリングを行い、電極４９とソース／ドレイン領域４１ａ、４１ｂとのコンタクト抵抗を低減させる。
【００９５】
ここまでの工程により、n型TFT６０とp型TFT６１の基本構造が各領域I、IIに完成したことになる。本実施形態では、これらのTFT６０、６１を構成する第１、第２ゲート電極４４ａ、４４ｂを同じ材料（アルミニウム）で構成したので、プロセスを簡略化して製造コストを低減することができる。
【００９６】
続いて、図９（ｂ）に示すように、第１絶縁膜３７、遮蔽膜３８、第２絶縁膜３９、第３絶縁膜４８をパターニングすることにより、第３銅配線３６に至る深さの第３ホール６２を形成する。この後は、第３銅配線３６と電気的に接続される導電性プラグをこの第３ホール６２内に形成する工程に移るが、その詳細は省略する。
【００９７】
以上により、MOSトランジスタTRn、TRpの上方にTFT６０、６１を形成してなる積層型半導体装置の基本構造が完成した。MOSトランジスタTRn、TRpとTFT６０、６１のそれぞれの機能は限定されない。但し、MOSトランジスタTRn、TRpとTFT６０、６１とにそれぞれ別々の機能を持たせることにより、この積層型半導体装置をSOC(System on Chip)とするのが好ましい。その場合、MOSトランジスタTRn、TRpとTFT６０、６１とでは機能が異なるので、これら二種類のトランジスタ同士を電気的に接続する必要は無い。
【００９８】
また、金属膜で構成される遮蔽膜３８は、他の素子に接続されず、電気的にフローティング状態となる。
【００９９】
以上説明した本実施形態によれば、図５（ｂ）の工程でエネルギービーム４１を非晶質半導体膜４０に照射する前に、その非晶質半導体膜４０の下方に予め遮蔽膜３８を形成したので、第３低誘電率絶縁膜３３や第３銅配線３６がそのエネルギービーム４１に直接曝されて加熱されることがない。これにより、耐熱性の低い第３低誘電率絶縁膜３３が熱で劣化するのが防止されるので、絶縁膜３３の低誘電率特性を維持しながら、非晶質半導体膜４０を多結晶半導体膜４１に変換し、TFT６１、６１（図９（ａ）参照）のチャネルの移動度を高めることが可能となる。
【０１００】
更に、第３銅配線３６もエネルギービーム４１によって直接的に加熱されないので、第３銅配線３６中の銅結晶が熱によって針状に再成長し難くなり、針状の銅結晶がその下の第３酸化シリコン膜３２を突き破って第２銅配線３０に至るのを防止でき、第２、第３銅配線３０、３６間の絶縁性を良好に保つことが可能となる。また、断線を予防することも可能である。
【０１０１】
上記のような利点は、第３低誘電率絶縁膜３３と第３銅配線３６だけでなく、その下の第１、第２低誘電率絶縁膜１８、２３、及び第１、第２銅配線２１、３０において得られる。
【０１０２】
これらにより、本実施形態では、銅配線やその間の絶縁膜が熱的なダメージを受けるのを防止しながら、MOSトランジスタTRn、TRpとTFT６０、６１とを積層してなる積層型半導体装置を提供することが可能となる。
【０１０３】
しかも、上記の遮蔽膜３８は、積層型半導体装置の機械的な強度を強める補強膜としても機能するので、TFT６０、６１を形成する工程で発生する機械的ダメージが遮蔽膜３８の下に伝わり難くなる。その結果、第１〜第３低誘電率絶縁膜１８、２３、３３、第１〜第３銅配線２１、３０、３６、及びMOSトランジスタTRn、TRpがプロセス中に受けるダメージが低減され、これらの膜やトランジスタに不具合が発生するのを防ぐことが可能となる。
【０１０４】
図１２（ａ）、（ｂ）は、上記によって作成されたn、p型TFT６０のデバイス性能を調査して得られたグラフである。但し、その調査では、TFT６０のチャネルとなる多結晶シリコン膜４１に、閾値電圧を調節するための不純物を注入していない。
【０１０５】
図１２（ａ）は、ドレイン電圧Vdが１．０Vと０．１Vの場合のゲート電圧とドレイン電流との関係を示すグラフであり、特に、ゲート幅を５μmとし、ゲート長を２μmとした場合のグラフである。ゲート酸化膜は３０ｎｍである。
【０１０６】
一方、図１２（ｂ）は、ドレイン電圧とドレイン電流との関係を示すグラフであり、特にゲート絶縁膜４３ａの厚さを３０nm、ゲート長を２μとした場合のグラフである。なお、この調査では、ゲート電圧（Vg）と閾値電圧（Vth）との差（Vg−Vth）を０．５Vずつ変えていった。
【０１０７】
図１２（ａ）、（ｂ）から理解されるように、上記によって作成されたTFT６０の特性に目立った不都合は無く、実用に供するのに十分な特性を持ったTFT６０が得られた。
【０１０８】
（２）第２実施形態
第１実施形態では、図４（ａ）の工程において、遮蔽膜３８としてAl膜等の金属膜を形成した。これに対し、本実施形態では、以下のように遮蔽膜３８として反射膜を形成する。
【０１０９】
図１４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図である。なお、この図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１１０】
最初に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１１】
まず、第１実施形態に従って図３（ｂ）の構造を得た後、図１４（ａ）に示すように、プラズマCVD法により窒化膜（SiN膜）と酸化膜（SiO2膜）とをこの順に積層してなる反射膜を厚さ約５０〜５００nmに形成し、それを遮蔽膜３８とする。なお、遮蔽膜３８としてこのような積層膜よりなる反射膜を形成する場合、積層膜を構成する膜は窒化膜に限定されず、酸窒化膜（SiON膜）等の窒素含有絶縁膜を反射膜として形成してもよい。
【０１１２】
次いで、図１４（ｂ）に示すように、プラズマCVD法により、遮蔽膜３８よりも屈折率の低い酸化シリコン膜を約３００nmの厚さに形成し、それを第２絶縁膜３９とする。なお、第２絶縁膜３９は、遮蔽膜３８を構成する積層膜のそれぞれの膜よりも屈折率が低い膜であれば酸化シリコン膜に限定されるものではなく、炭素含有酸化シリコン膜（SiOC膜）であってもよい。
【０１１３】
その後は、第１実施形態で説明した図５（ａ）、（ｂ）の工程を行うことにより、非晶質半導体膜４０にエネルギービーム４１を照射して、TFTのチャネルに使用できる程度に良質な多結晶半導体膜４１に非晶質半導体膜４０を変換する。
【０１１４】
このとき、遮蔽膜３８と第２絶縁膜３９は、遮蔽膜３８の方が屈折率が高いため、屈折率の大小関係が逆の場合と比較して遮蔽膜３８の反射率が高くなる。そのため、エネルギービーム４１としてレーザ等の光を使用する場合には、遮蔽膜３８の表面で大部分のエネルギービームが反射されるので、その下の第３銅配線３６や第３低誘電率絶縁膜３３にエネルギービーム４１が直接照射されない。従って、これら第３銅配線３６や第３低誘電率絶縁膜３３がエネルギービーム４１によって直接的に加熱されず、第３銅配線３６の銅結晶の再成長や、第３低誘電率絶縁膜３３の低誘電率特性が劣化する等の不都合を回避することが可能となる。
【０１１５】
この後は、第１実施形態で説明した図６〜図９の工程を行うことにより、図９（ｂ）に示したようなMOSトランジスタTRn、TRpとTFT６０、６１とを積層してなる積層型半導体装置を完成させる。
【０１１６】
図１５（ａ）は、上記のように遮蔽膜３８として反射膜を形成した場合の効果を確認するために使用したサンプルのSEM像を元にして描いた平面図であり、図１５（ｂ）はその断面像である。
【０１１７】
そのサンプルは、図１５（ｂ）の断面像に示されるように、半導体基板１の上に第１二酸化シリコン膜８２、アルミニウム配線膜８３、第２二酸化シリコン膜８４、窒化シリコン膜と酸化膜の積層構造からなる反射膜８５、第３二酸化シリコン膜８６、ポリシリコン膜８７をこの順に形成してなる。そして、これらの膜のうち、窒化シリコン膜と酸化膜の積層構造からなる膜８５が反射膜として機能し、本実施形態の遮蔽膜３８に相当する。
【０１１８】
そのサンプルの最上層に形成されたポリシリコン膜８７は、アモルファスシリコン膜をレーザで溶融して得られたものであるが、その下方にあるアルミニウム配線膜８３には配線欠陥が発生していない。このことから、遮蔽膜に相当する窒化シリコン膜８５が、レーザを反射してアルミニウム配線膜８３にレーザが直接照射されるのを防いでいることが理解される。
【０１１９】
（３）第３実施形態
既述の第１実施形態では、LDD構造やオフセットゲート構造のTFT６０、６１を作製した。これに対し、本実施形態では、GOLD(Gate Overlap Lightly Doped drain)構造のTFTを作製する。
【０１２０】
図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１２１】
最初に、図１６（ａ）に示す断面構造を得るまでの工程について説明する。
【０１２２】
まず、第１実施形態で説明した図１（ａ）〜図６（ｂ）の工程を行った後、気化したTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を全面に厚さ約３０nmに形成し、それをゲート絶縁膜７０とする。そして、基板温度を約２００℃とするスパッタ法を採用して、このゲート絶縁膜７０の上にゲート電極用導電膜７１としてアルミニウム膜を厚さ約３００nmに形成する。
【０１２３】
次に、図１６（ｂ）に示すように、ゲート電極用導電膜７１の上に第５レジストパターン７２を形成する。そして、この第５レジストパターン７２をマスクにしてゲート電極用導電膜７１を途中の深さまでドライエッチングして、厚さが約１０〜１００nm程度の薄厚部７１ｃをゲート用導電膜７１に形成する。なお、第５レジストパターン７２の下のゲート用導電膜７１は、エッチングされずに元の厚さのままの第１、第２ゲート部７１ａ、７１ｂとなる。
【０１２４】
この後に、第５レジストパターン７２は除去される。
【０１２５】
次に、図１７（ａ）に示すように、第１ゲート部７１ａをマスクにし、薄厚部７１ｃとゲート絶縁膜７０とをスルー膜として使用しながら、n型TFT形成領域Iにおける多結晶半導体膜４１にn型不純物のリン（P）をイオン注入する。これにより、n型TFT形成領域Iの多結晶半導体膜４１には、第１ゲート部７１ａと自己整合的にn型ソース／ドレインエクステンション４１ｃが形成される。
【０１２６】
その後、これと同様の方法で、第２ゲート部７１ｂをマスクにしてp型TFT形成領域IIの多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入し、第２ゲート部７１ｂと自己整合的にp型ソース／ドレインエクステンション４１ｄを形成する。
【０１２７】
なお、これらのソース／ドレインエクステンション４１ｃ、４１ｄの不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入が終了した後にそのレジストパターンは除去される。
【０１２８】
続いて、図１７（ｂ）に示すように、CVD法により全面に酸化シリコン膜を厚さ約３００nmに形成し、それをサイドウォール用絶縁膜７４とする。
【０１２９】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３０】
まず、サイドウォール用絶縁膜７４をエッチバックし、それを第１、第２ゲート部７１ａ、７１ｂの横に絶縁性サイドウォール７４ａとして残す。そして、このエッチバックを更に進めることにより、絶縁性サイドウォール７４ａで覆われていない部分の薄厚部７１ｃとゲート絶縁膜７０とをエッチングする。これにより、n型TFT形成領域Iには、第１ゲート部７１ａと薄厚部７１ｃとで構成される第１ゲート電極７１ｄが形成される。そして、p型TFT形成領域IIには、第２ゲート部７１ｂと薄厚部７１ｃとで構成される第２ゲート電極７１ｅが形成される。
【０１３１】
その後に、第１ゲート電極７１ｄと絶縁性サイドウォール７４ａとをマスクとするイオン注入により、例えば加速エネルギ１０keV、ドーズ量２×１０15cm-2の条件でn型ソース／ドレインエクステンション４１ｃにPを注入し、n型ソース／ドレイン領域４１ａを形成する。
【０１３２】
そして、これと同様の条件を採用して、第２ゲート電極７１ｅと絶縁性サイドウォール７４ａとをマスクにしながら、p型ソース／ドレインエクステンション４１ｄにボロン（B）を注入し、p型ソース／ドレイン領域４１ｂを形成する。
【０１３３】
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１３４】
まず、CVD法により第４絶縁膜７７として酸化シリコン膜を全面に厚さ約３００nmに形成する。
【０１３５】
そして、フォトリソグラフィによりこの第４絶縁膜７７をパターニングして、各ソース／ドレイン領域４１ａ、４１ｂに至る深さの第１、第２コンタクトホール７７ａ、７７ｂを形成する。
【０１３６】
続いて、スパッタ法により全面にTi膜、Al膜、及びTi膜の金属積層膜を形成し、それをパターニングすることにより、第１、第２コンタクトホール７７ａ、７７ｂを介して各ソース／ドレイン領域４１ａ、４１ｂと電気的に接続される電極７８とする。
【０１３７】
その後に、N2やAr等の不活性ガス中に数%の水素を添加した雰囲気中において電極７８に対してシンタリングを行い、電極７８とソース／ドレイン領域４１ａ、４１ｂとのコンタクト抵抗を低減させる。
【０１３８】
ここまでの工程により、n型TFT８０とp型TFT８１の基本構造が各領域I、IIに完成したことになる。
【０１３９】
これらのTFT８０、８１は、第１、第２ゲート電極７１ｄ、７１ｅの薄厚部７１ｃがソース／ドレインエクステンション４１ｃ、４１ｄと絶縁性サイドウォール７４ａの幅WだけオーバーラップしたGOLD構造となる。そのGOLD構造によれば、ソース／ドレインエクステンション４１ｃ、４１ｄのキャリア濃度が第１、第２ゲート電極７１ｄ、７１ｅによって制御できるので、各エクステンション４１ｃ、４１ｄの不純物濃度を低くすることが可能となる。このような不純物濃度の低減により、ソース／ドレイン領域４１ａ、４１ｂへの電界集中の緩和をより効果的に行うことができると共に、短チャネル効果やパンチスルーをも抑制することができる。
【０１４０】
この後は、第１絶縁膜３７、遮蔽膜３８、第２絶縁膜３９、第４絶縁膜７７をパターニングすることにより、第３銅配線３６に至る深さのホールを形成し、第３銅配線３６と電気的に接続される導電性プラグをそのホール内に形成するが、その詳細は省略する。
【０１４１】
以上により、MOSトランジスタTRn、TRpの上方にGOLD構造のTFT８０、８１を形成してなる積層型半導体装置の基本構造が完成したことになる。
【０１４２】
上記した本実施形態によれば、第１実施形態と同様に、多結晶半導体膜４１の下方に遮蔽膜３８を形成した。そのため、図５（ｂ）の工程でエネルギービーム４２の照射により多結晶半導体膜４１を形成する際、遮蔽膜３８によりエネルギービーム４２が遮られるので、エネルギービームによって第３銅配線３６や第３低誘電率絶縁膜３３が直接加熱されるのが防止される。その結果、第１実施形態で説明したように、第３低誘電率膜３３が熱で劣化するのを防ぎ、且つ第３銅配線３６の銅結晶が熱により再成長するのを防ぎながら、MOSトランジスタとTFTとが積層された積層型半導体装置を得ることが可能となる。
【０１４３】
更に、本実施形態では、そのTFT８０、８１としてGOLD構造のものを採用したので、ソース／ドレイン領域４１ａ、４１ｂへの電界集中が効果的に緩和されると共に、短チャネル効果とパンチスルーも抑制することができる。
【０１４４】
以下に、本発明の特徴を付記する。
【０１４５】
（付記１）  半導体基板と、
前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、
前記第１絶縁膜の上に形成された遮蔽膜と、
前記遮蔽膜の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、
を有することを特徴とする半導体装置。
【０１４６】
（付記２）  前記遮蔽膜は、エネルギービームを反射又は減衰する機能を有することを特徴とする付記１に記載の半導体装置。
【０１４７】
（付記３）  前記遮蔽膜は金属膜であることを特徴とする付記１に記載の半導体装置。
【０１４８】
（付記４）  前記金属膜は電気的にフローティング状態であることを特徴とする付記１に記載の半導体装置。
【０１４９】
（付記５）  前記遮蔽膜は反射膜であることを特徴とする付記１に記載の半導体装置。
【０１５０】
（付記６）  前記反射膜の屈折率が、前記第２絶縁膜の屈折率よりも高いことを特徴とする付記５に記載の半導体装置。
【０１５１】
（付記７）  前記反射膜は窒素含有絶縁膜であり、前記第２絶縁膜は酸化シリコン膜であることを特徴とする付記５に記載の半導体装置。
【０１５２】
（付記８）  前記半導体基板の上にMOSトランジスタが形成され、該MOSトランジスタの上に前記層間絶縁膜が形成されたことを特徴とする付記１に記載の半導体装置。
【０１５３】
（付記９）  半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、
前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、
前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、
前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、
前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、
前記パターニングの後、前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、
前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５４】
（付記１０）  前記遮蔽膜として金属膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５５】
（付記１１）  前記金属膜として、Al、Au、Ag、Pt、Cu、Mo、Ta、Ti、及びWのいずれか単体、又はこれらの合金で構成される膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１５６】
（付記１２）  前記遮蔽膜として反射膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１５７】
（付記１３）  前記反射膜として、前記第２絶縁膜よりも屈折率が高い膜を含む積層膜を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【０１５８】
（付記１４）  前記反射膜として窒素含有絶縁膜と酸化膜からなる積層膜を形成し、前記第２絶縁膜として酸化シリコン膜を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【０１５９】
（付記１５）  前記エネルギービームを照射する工程は、前記遮蔽膜が前記第１絶縁膜の全面に形成されている状態で行われることを特徴とする付記９に記載の半導体装置の製造方法。
【０１６０】
（付記１６）  前記エネルギービームとしてレーザを使用することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６１】
（付記１７）  前記エネルギービームとして電子ビームを使用することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６２】
（付記１８）  前記エネルギービームを照射する工程の前に、前記非晶質半導体膜に対して熱処理を行い、該非非晶質半導体膜の中の水素濃度を低減させる工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６３】
（付記１９）  前記非晶質半導体膜を１５０nm以下の厚さに形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６４】
（付記２０）  前記エネルギービームを照射する工程は、前記非晶質半導体膜上で該エネルギービームを走査することによって行われることを特徴とする付記９に記載の半導体装置の製造方法。
【０１６５】
（付記２１）  前記ソース／ドレイン領域にエネルギービームを照射して該ソース／ドレイン領域中の前記不純物を活性化させる工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６６】
（付記２２）  前記層間絶縁膜として、少なくとも低誘電率絶縁膜を有する積層絶縁膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６７】
（付記２３）  前記配線として銅配線を形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６８】
（付記２４）  前記層間絶縁膜を形成する前に、前記半導体基板の上にMOSトランジスタを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【０１６９】
（付記２５）  前記薄膜トランジスタとして、LDD(Lightly Doped Drain)構造、オフセットゲート構造、及びGOLD(Gate Overlap Lightly Doped drain)構造のいずれかを備えたトランジスタを形成することを特徴とする付記９に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７０】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、遮蔽膜を形成しない場合に、エネルギービームの照射によって配線が受ける影響を調査した際に使用したサンプルのSEM像を元にして描いた図である。
【図１１】図１１は、本発明の第１実施形態において、基板上でエネルギービームを走査するのに使用される装置の構成図である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第１実施形態で作製されたTFTのデバイス特性を調査して得られたグラフである。
【図１３】図１３（ａ）は、上記によって形成された多結晶半導体膜４１の写真を元にして描いた図であり、図１３（ｂ）は図１３（ａ）を更に拡大したものである。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。
【図１５】図１５（ａ）は、本発明の第２実施形態において反射膜を形成した場合の効果を確認するために使用したサンプルのSEM像を元にして描いた平面図であり、図１５（ｂ）はその断面図である。
【図１６】図１６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１７】図１７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１８】図１８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【符号の説明】
【０１７１】
１…シリコン基板、２…pウエル、３…nウエル、４…素子分離絶縁膜、５ａ…n型ソース／ドレイン領域、５ｂ…p型ソース／ドレイン領域、６ａ…n型ソース／ドレインエクステンション、６ｂ…p型ソース／ドレインエクステンション、７…ゲート絶縁膜、８…絶縁性サイドウォール、９…ゲート電極、１０…コバルトシリサイド層、１２…エッチングストッパ膜、１３…第１酸化シリコン膜、１４…第１層間絶縁膜、１４ａ…第１ホール、１６…第１導電性プラグ、１８…第１低誘電率絶縁膜、１９…第１カバー絶縁膜、２０…第２層間絶縁膜、２０ａ…第１配線溝、２１…第１銅配線、２２…第２酸化シリコン膜、２３…第２低誘電率絶縁膜、２４…第２カバー絶縁膜、２５…第３層間絶縁膜、２５ａ…第２ホール、２５ｂ…第２配線溝、２６…第１レジストパターン、２６ａ…第１窓、２８…第２レジストパターン、２８ａ…第２窓、３０…第２銅配線、３０ａ…銅プラグ、３２…第３酸化シリコン膜、３３…第３低誘電率絶縁膜、３４…第３カバー絶縁膜、３５…第３層間絶縁膜、３６…第３銅配線、３７…第１絶縁膜、３８…遮蔽膜、３９…第２絶縁膜、４０…非晶質半導体膜、４１…多結晶半導体膜、４１ａ…n型ソース／ドレイン領域、４１ｂ…p型ソース／ドレイン領域、４１ｃ…n型ソース／ドレインエクステンション、４１ｄ…p型ソース／ドレインエクステンション、４２…エネルギービーム、４３ａ、４３ｂ…第１、第２ゲート絶縁膜、４４ａ、４４ｂ…第１、第２ゲート電極、４６…第３レジストパターン、４７…第４レジストパターン、４８…第３絶縁膜、４９…電極、５０…ステージ、５１…エネルギービーム発生部、５２…制御部、５３…駆動部、５５…第１酸化シリコン膜、５６…アルミニウム配線膜、５７…第２酸化シリコン膜、５８…アモルファスシリコン膜、６０…n型TFT、６１…p型TFT、６２…第３ホール、７０…ゲート絶縁膜、７１…ゲート電極用導電膜、７１ａ、７１ｂ…第１、第２ゲート部、７１ｃ…薄厚部、７２…第５レジストパターン、７４…サイドウォール用絶縁膜、７４ａ…絶縁性サイドウォール、７７…第４絶縁膜、７８…電極、８０…n型TFT、８１…p型TFT、８２…第１二酸化シリコン膜、８３…アルミニウム配線膜、８４…第２二酸化シリコン膜、８５…反射膜、８６…第３二酸化シリコン膜、８７…ポリシリコン膜。
【図１】
2006210828.tif 000003
【図２】
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【図３】
2006210828.tif 000005
【図４】
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【図５】
2006210828.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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