(57)【要約】【課題】  良好な特性を有するＭＩＭ型キャパシタを半導体基板上に形成し、特別な製造工程を追加せずに製造する半導体装置及びその製造方法を提供する。【解決手段】  下層層間絶縁膜３上に形成されたＭＩＭ型キャパシタ１１（下部電極膜８ａ、キャパシタ絶縁膜９ａ、上部電極膜１０ａからなる）は、下層配線６と上層配線１４ｃを接続するプラグ１４ａと同じ高さに形成することにより、上部電極用接続孔を必要としない。【選択図】  図２
2006310894.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＩＭ型キャパシタを具備する半導体装置において、
半導体基板と、
前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成された溝に金属膜が埋め込まれ、線間に前記第１の層間絶縁膜が表出するように形成された第１の配線層と、
前記第１の配線層の一部の上面に形成された誘電体膜と、
前記誘電体膜上に形成された導電膜からなる上部電極膜と、
前記上部電極膜の側面と接触するように前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
線間に前記第２の層間絶縁膜が表出するように形成された第２の配線、下部電極用配線及び上部電極用配線と、
前記誘電体膜が上面に形成されていない第１の配線層と前記第２の配線とを接続させる配線用プラグと、
前記誘電体膜が上面に形成された第１の配線層と前記下部電極用配線とを接続させる下部電極用プラグと、
を具備し、
前記誘電体膜が上面に形成された第１の配線層の一部領域を下部電極膜とし、かつ、前記誘電体膜をキャパシタ絶縁膜とするＭＩＭ型キャパシタを有することを特徴とする半導体装置。
【請求項２】
前記第１の配線層が、金属配線と、前記金属配線の上面に形成されたバリアメタル膜とからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記上部電極膜と前記上部電極用配線とが接触していることを特徴とする請求項１記載の半導体装置
【請求項４】
前記下部電極膜及び前記上部電極膜は、ＴａＮ、ＴｉＮ、ＷＮ、Ｗ−Ｓｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｓｉ−Ｎの群から選択される少なくとも１つの材料から成ることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
【請求項５】
半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜に第１の配線溝を形成し、前記第１の配線溝に金属膜及び前記金属膜上面にバリアメタル膜を埋め込み、前記金属膜と前記バリアメタル膜とからなる第１の配線層を形成する第１の配線層構造の製造工程と、
前記第１の配線層の一部の上面に誘電体膜を形成し、前記誘電体膜上に導電膜を形成し、前記第１の配線層の一部を下部電極膜、前記誘電体膜をキャパシタ絶縁膜、前記導電膜を上部電極膜とするＭＩＭ型キャパシタを形成するＭＩＭ型キャパシタの製造工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜に配線用接続孔及び下部電極用接続孔を同時に形成し、第２の配線溝、下部電極用配線溝及び上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第２の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第２の配線層、下部電極用配線層及び上部電極用配線層を形成する第２の配線層構造の製造工程と、
を有することを特徴とする半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを搭載した半導体装置であって、特にアナログ/デジタル混載型半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、製品のコンパクト化、高速化に伴い、いくつかのＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を一纏めにしたシステムＬＳＩが用いられ、さらに、通信技術の発達が目覚しい現在、特にアナログとデジタルが混載されたアナログ/デジタル混載型ＬＳＩの開発が盛んに行われている。
【０００３】
アナログ回路構成のためには高精度で電圧依存性のない安定した特性を有するキャパシタが求められている。
【０００４】
従来から、キャパシタは不純物がドーピングされたｐｏｌｙ−Ｓｉとｐｏｌｙ−Ｓｉの電極間にＯＮＯ膜が挟まれたようなＰＩＰ（Ｐｏｌｙｓｉｌｉｃｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙｓｉｌｉｃｏｎ）型キャパシタが用いられている。
【０００５】
しかし、ＰＩＰ型キャパシタは電圧係数及び温度係数が高いため電圧及び温度の依存性があり、また、Ｐｏｌｙ−Ｓｉの抵抗が大きいためＬＳＩが安定した動作を行うことができないという問題が発生していた。
【０００６】
そこで、このような問題を改善するために、電圧係数及び電気抵抗がＰｏｌｙ−Ｓｉより低い金属を電極に用い、多層配線層内に形成できることで寄生容量も抑えられるような電極構造としてＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）型キャパシタが注目されている（例えば、特許文献１参照）。
【０００７】
ＭＩＭ型キャパシタの構造を図１２〜図１４に示す製造工程を参照しながら説明する。  図１２（ａ）に示すように、第1の層間絶縁膜１０３には第1の配線層１０６（配線１０５とバリアメタル膜１０４からなる。）が形成されている。さらに、前記第１の層間絶縁膜１０３上には配線層に用いられている金属（例えばＣｕ）の拡散及び酸化防止のためバリア膜１０７が形成されている。
【０００８】
次に、図１２（ｂ）に示すように、前記バリア膜１０７上に下部電極金属１０８、誘電体膜１０９、上部電極金属１１０を順次堆積する。
【０００９】
次に図１２（ｃ）に示すように、前記上部電極金属１１０上にレジストパターンを形成し（図示せず）、前記レジストパターンをマスクとして前記上部電極金属１１０及び誘電体膜１０９をエッチング後、前記レジストパターンをアッシングにより除去する。その結果、上部電極膜１１０ａ及びキャパシタ絶縁膜１０９ａが形成される。
【００１０】
次に図１３（ｄ）に示すように、前記上部電極膜１１０ａ及び前記下部電極金属１０８上にレジストパターンを形成し（図示せず）、前記レジストパターンをマスクとして前記下部電極金属１０８をエッチング後、前記レジストパターンをアッシングにより除去する。これにより、下部電極膜１０８ａ、キャパシタ絶縁膜１０９ａ、上部電極膜１１０ａからなるＭＩＭ型キャパシタ１１１が形成される。
【００１１】
次に図１３（ｅ）に示すように、前記第１の層間絶縁膜１０３上に第2の層間絶縁膜１１２を堆積する。
【００１２】
次に図１３（ｆ）に示すように、前記第２の層間絶縁膜１１２をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法によって平坦化する。
【００１３】
次に図１４（ｇ）に示すように、前記第２の層間絶縁膜１１２上にレジストパターンを形成し（図示せず）、前記レジストパターンをマスクとして、前記第２の層間絶縁膜１１２をエッチング後、前記レジストパターンをアッシングにより除去する。前記第２の層間絶縁膜１１２に形成された接続孔は、配線用接続孔１１２ａ、下部電極用接続孔１１２ｂ及び上部電極用接続孔１１２ｃを形成している。
【００１４】
次に図１４（ｈ）に示すように、前記第２の層間絶縁膜１１２上にレジストパターンを形成し（図示せず）、前記レジストパターンをマスクとして、前記第２の層間絶縁膜１１２をエッチング後、前記レジストパターンをアッシングにより除去する。これによって、前記第２の層間絶縁膜に第２の配線溝１１２ｄ、下部電極用配線溝１１２ｅ、上部電極用配線溝１１２ｆが形成される。
【００１５】
次に図１４（ｉ）に示すように、全ての前記接続孔及び配線溝の表面部分にバリアメタル膜１１３を形成、続けてＣｕ層１１４を堆積し、前記Ｃｕ層１１４をＣＭＰ法により平坦化する。以上により、第２の配線層（第２の配線１１４ｄと配線用プラグ１１４ａからなる。）と、下部電極配線層（下部電極用配線１１４ｅと下部電極用プラグ１１４ｂとからなる。）と、上部電極配線層（上部電極用配線１１４ｆと上部電極用プラグ１１４ｃとからなる。）が形成される。
【特許文献１】特開平１０−１２８１９（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし従来の製造工程においては、図１４（ｇ）に示すように、配線用接続孔１１２ａ、ＭＩＭ型キャパシタ１１１の下部電極用接続孔１１２ｂ、上部電極用接続孔１１２ｃはそれぞれ異なる深さの接続孔を形成しなければならない。
【００１７】
これらの接続孔を同時に形成すると、最も深い配線用接続孔１１２ａの形成が完了するまでの間に、ＭＩＭ型キャパシタ１１１の下部電極膜１０８ａ及び上部電極膜１１０ａのオーバーエッチングがおこり、キャパシタのリーク特性が悪化する問題が発生する。
【００１８】
また、上記問題を回避するために、前記３種類の接続孔を同時ではなく、別々に形成することで解決はされるが、製造工程数が大幅に増大する。
【００１９】
そこで、本発明はＭＩＭ型キャパシタの電極膜の毀損を防ぎつつ、複数の接続孔を同時に形成することができ、延いては製造工程数の増大を抑えることが可能な半導体装置及びその製造方法について提案する。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板上に形成されたＭＩＭ型キャパシタを具備する半導体装置において、半導体基板と、  前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜中に形成された溝に金属膜が埋め込まれ、線間に前記第１の層間絶縁膜が表出するように形成された第１の配線層と、前記第１の配線層の一部の上面に形成された誘電体膜と、前記誘電体膜上に形成された導電膜からなる上部電極膜と、前記上部電極膜の側面と接触するように前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、線間に前記第２の層間絶縁膜が表出するように形成された第２の配線、下部電極用配線及び上部電極用配線と、前記誘電体膜が上面に形成されていない第１の配線層と前記第２の配線とを接続させる配線用プラグと、前記誘電体膜が上面に形成された第１の配線層と前記下部電極用配線とを接続させる下部電極用プラグとを具備し、前記誘電体膜が上面に形成された第１の配線層の一部領域を下部電極膜とし、かつ、前記誘電体膜をキャパシタ絶縁膜とするＭＩＭ型キャパシタを有することを特徴とする。
【００２１】
上記目的を達成するために、本発明の別の態様の半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜に第１の配線溝を形成し、前記第１の配線溝に金属膜及び前記金属膜上面にバリアメタル膜を埋め込み、前記金属膜と前記バリアメタル膜とからなる第１の配線層を形成する第１の配線層構造の製造工程と、前記第１の配線層の一部の上面に誘電体膜を形成し、前記誘電体膜上に導電膜を形成し、前記第１の配線層の一部を下部電極膜、前記誘電体膜をキャパシタ絶縁膜、前記導電膜を上部電極膜とするＭＩＭ型キャパシタを形成するＭＩＭ型キャパシタの製造工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜に配線用接続孔及び下部電極用接続孔を同時に形成し、第２の配線溝、下部電極用配線溝及び上部電極用配線溝を同時に形成し、前記配線用接続孔及び下部電極用接続孔並びに第２の配線溝、下部電極用配線溝及び上部電極用配線溝に金属膜を埋め込み、第２の配線層、下部電極用配線層及び上部電極用配線層を形成する第２の配線層構造の製造工程とを有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ＭＩＭ型キャパシタの形成に際し、製造工程数の増大を抑えながら、キャパシタの電極膜の毀損も防ぎデバイス特性を良好に保たせることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について説明する。
【実施例１】
【００２４】
本発明の第１の実施例による半導体装置の製造工程について図１〜図２を参照しながら説明する。
【００２５】
図１（ａ）に示すように、半導体基板１上に絶縁分離層となる絶縁膜２、さらに、前記絶縁膜２上に第１の層間絶縁膜３を形成する。ここで、前記第１の層間絶縁膜３は、デバイスの高速化を図る目的で配線間容量を低減させるため、比誘電率の低いメチルポリシロキサンを用いる。続いて、第１の配線層６（第１のＣｕ配線５とバリアメタル膜４とからなる。）を形成するために、前記第１の層間絶縁膜３に配線溝を形成し、その後、Ｃｕの拡散及び酸化防止のために前記配線溝の表面にＴａＮ膜をスパッタ法にて約２０ｎｍ堆積し、バリアメタル膜４を形成する。さらに、前記バリアメタル膜４上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第１の層間絶縁膜３上全面に約８００ｎｍのＣｕを堆積させる。さらに、ＣＭＰ法によって不要なＣｕ及びＴａＮを研磨・除去し、Ｃｕ層５が平坦化して、第１の層間絶縁膜３を露出させる。
【００２６】
次に図１（ｂ）に示すように、前記第１の層間絶縁膜３上にＣｕの拡散及び酸化防止のためのバリア膜としてＳｉＮ膜７をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて堆積後する。続けて、前記バリア膜７上にスパッタ法にて第１のＴｉＮ膜８を約４０ｎｍ、さらに前記第１のＴｉＮ膜８上にＳｉＮ膜９をＣＶＤ法によって約５０ｎｍ、前記ＳｉＮ膜９上に第２のＴｉＮ膜１０をスパッタ法によって約３００ｎｍを順次堆積する。
【００２７】
次に図１（ｃ）に示すように、前記第１のＴｉＮ膜８、前記ＳｉＮ膜９及び前記第２のＴｉＮ膜１０をリソグラフィー及びＲＩＥ技術を用いて加工し、ＭＩＭ型キャパシタの下部電極膜８ａ、キャパシタ絶縁膜９ａ及び上部電極膜１０ａを形成する。以上の製造工程によって、ＭＩＭ型キャパシタ１１が形成される。
【００２８】
次に図２（ｄ）に示すように、前記第１の層間絶縁膜３上に第２の層間絶縁膜１２を約７００ｎｍ堆積し、ＣＭＰ法によって前記第２の層間絶縁膜１２を平坦化する。さらに、リソグラフィー及びＲＩＥ技術を用いて加工し、前記第２の層間絶縁膜１２に第１の配線層６に達する配線用接続孔１２ａと、前記下部電極膜８ａに達する下部電極用接続孔１２ｂを同時に形成する。前記第２の層間絶縁膜１２の絶縁材料は、前記第１の層間絶縁膜と同様にメチルポリシロキサンを用いている。前記下部電極膜８ａと前記第２の層間絶縁膜１２に用いている材料はそれぞれＴｉＮとメチルポリシロキサンなので両者はエッチングレートが異なっている。さらに、前記第１の配線用接続孔１２ａと前記下部電極用接続孔１２ｂの深さの差は前記下部電極膜８ａの厚さすなわち約４０ｎｍと薄いので、２つの接続孔を同時に形成しても前記下部電極膜８ａが大きくオーバーエッチングされることがない。
【００２９】
次に図２（ｅ）に示すように、前記第２の層間絶縁膜１２に第２の配線溝１２ｃと、下部電極用配線溝１２ｄと、上部電極用配線溝１２ｅとをそれぞれ約３００ｎｍの深さにリソグラフィー及びＲＩＥ技術によって同時に形成する。前記上部電極膜１０ａは前記第２の層間絶縁膜１２上面から約３００ｎｍの深さにあるので、前記上部電極用配線溝１２ｅは前記上部電極１０ａに達する。
【００３０】
次に図２（ｆ）に示すように、全ての前記接続孔及び配線溝を含む第２の層間絶縁膜の表面部分にＴａＮ膜をスパッタ法にて約２０ｎｍ堆積し、バリアメタル膜１３を形成する。さらに、前記バリアメタル膜１３上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積後、電解メッキ法によって全ての前記接続孔及び配線溝内を含む第２の層間絶縁膜１２上全面に約８００ｎｍのＣｕ層を堆積させる。さらに、ＣＭＰ法により第２の層間絶縁膜１２が露出するまで不要なＣｕ層及びＴａＮを研磨・除去することによって、Ｃｕ層１４が平坦化され、第２の配線層（第２の配線１４ｃと配線用プラグ１４ａからなる。）及び下部電極用配線層（下部電極用配線１４ｄと下部電極用プラグ１４ｂからなる。）並びに上部電極用配線層１４ｃ（上部電極用配線１４ｅのみからなる。）が形成される。
【００３１】
以上のように、前記上部電極膜１０ａの膜厚を調整し、前記上部電極用配線溝１２ｅの深さに合せ込むことによって、上部電極用接続孔の形成が不要となり、上部電極膜１０ａのオーバーエッチングは回避される。したがって、良好なＭＩＭ型キャパシタの特性を保つことができる。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【実施例２】
【００３２】
次に本発明の第２の実施例による半導体装置の製造工程について図３〜図４を参照しながら説明する。
【００３３】
図３（ａ）に示すように、第１の実施例と同様に半導体基板１上に絶縁分離層となる絶縁膜２、さらに、前記絶縁膜２上に第１の層間絶縁膜３を形成する。続いて、前記第１の層間絶縁膜３に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてＴａＮ膜４を堆積し、さらにＣｕ層５を堆積して前記配線溝を埋め込む。次に不要な前記Ｃｕ層５及びＴａＮ膜４をＣＭＰ法により研磨・除去し平坦化した後に、前記Ｃｕ層５部分のみを約５０ｎｍ程度一旦リセスし、前記リセス部にＴａＮ膜１５をスパッタ法にて堆積する。さらに前記Ｃｕ層５上面のみに前記ＴａＮ膜１５を形成するため、前記第１の層間絶縁膜３上に堆積された余分なＴａＮ膜を再度ＣＭＰ法によって研磨・除去する。したがって、前記ＴａＮ膜１５は、以降の製造工程において、キャパシタ絶縁膜が上面に形成される第１のＣｕ配線層６上面に堆積されたバリアメタル膜１５ｂと、キャパシタ絶縁膜が形成されない第１のＣｕ配線層６上面に堆積されたバリアメタル膜１５ａとに分離される。
【００３４】
次に図３（ｂ）に示すように、前記第１の層間絶縁膜３上にＳｉＮ膜９を約５０ｎｍ、続けて前記ＳｉＮ膜９上にＴａＮ膜１０を約３００ｎｍ堆積する。さらに、前記ＳｉＮ膜９及び前記ＴａＮ膜１０をリソグラフィー及びＲＩＥ技術を用いて加工し、ＭＩＭ型キャパシタのキャパシタ絶縁膜９ａ及び上部電極膜１０ａを形成する。
【００３５】
以上の製造工程によって、前記バリアメタル膜１５ｂを下部電極膜とするＭＩＭ型キャパシタ１６が形成される。したがって、第１のＣｕ配線５の拡散及び酸化を防止するバリアメタル膜１５ｂは、同時にＭＩＭ型キャパシタの下部電極膜としての役割も果たすことになる。
【００３６】
次に図３（ｃ）に示すように、前記第１の層間絶縁膜３上に第２の層間絶縁膜１２を約７００ｎｍ堆積し、ＣＭＰ法によって前記第２の層間絶縁膜１２を平坦化する。さらに、リソグラフィー及びＲＩＥ技術を用いて加工し、前記第２の層間絶縁膜１２に第１の配線層６に達する第１の配線用接続孔１２ａと、前記下部電極膜１５ｂに達する下部電極用接続孔１２ｂとを同時に形成する。前記第１の配線用接続孔１２ａと前記下部電極用接続孔１２ｂの深さは等しいので、下部電極膜１５ｂはオーバーエッチングされることはない。
【００３７】
次に図４（ｄ）に示すように、前記第２の層間絶縁膜１２に第２の配線溝１２ｃと、下部電極用配線溝１２ｄと、上部電極用配線溝１２ｅとをそれぞれ約３００ｎｍの深さにリソグラフィー及びＲＩＥ技術によって同時に形成する。前記上部電極膜１０ａは前記第２の層間絶縁膜１２上面から約３００ｎｍの深さにあるので、前記上部電極用配線溝１２ｅは前記上部電極膜１０ａに達する。
【００３８】
次に図４（ｅ）に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜１３を堆積し、さらにＣｕ層１４を埋め込み、第１の実施例と同様の第２の配線層（第２の配線１４ｃと配線用プラグ１４ａからなる。）と下部電極用配線層（下部電極用配線１４ｄと下部電極用プラグ１４ｂとからなる。）並びに上部電極用配線層（上部電極用配線１４ｅのみからなる。）が形成される。
【００３９】
以上のように、第１の実施例同様ＭＩＭ型キャパシタ１６の下部電極膜１５ｂ及び上部電極膜１０ａはオーバーエッチングを回避され、さらに、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【実施例３】
【００４０】
次に本発明の第３の実施例による半導体装置の製造工程について図５〜図６を参照しながら説明する。
【００４１】
本実施例は、第２の実施例の第１の配線層６を形成するまでの製造工程（図３（ａ））は同じなので説明を省略する。
【００４２】
次に図５（ａ）に示すように、前記第１の層間絶縁膜３上にＳｉＮ膜９を約５０ｎｍ、続けて前記ＳｉＮ膜９上にＴａＮ膜１７を約６０ｎｍ堆積する。さらに、前記ＳｉＮ膜９及び前記ＴａＮ膜１７をリソグラフィー及びＲＩＥ技術を用いて加工し、ＭＩＭ型キャパシタのキャパシタ絶縁膜９ａ及び上部電極膜１７ａを形成する。以上の製造工程によって、前記バリアメタル膜１５ｂを下部電極膜とするＭＩＭ型キャパシタ１８が形成される。
【００４３】
次に図５（ｂ）に示すように、前記第１の層間絶縁膜３上に第２の層間絶縁膜１２を約７００ｎｍ堆積し、ＣＭＰ法によって前記第２の層間絶縁膜１２を平坦化する。さらに、リソグラフィー及びＲＩＥ技術を用いて加工し、前記第２の層間絶縁膜１２に第１の配線層６に達する第１の配線用接続孔１２ａと、前記下部電極膜１５ｂに達する下部電極用接続孔１２ｂと、前記上部電極膜１７ａに達する上部電極用接続孔１２ｆを同時に形成する。前記上部電極用接続孔１２ｆは他の２つの接続孔の深さよりも浅いので、オーバーエッチングが懸念されるが、これら３つの接続孔の底に用いられている材料が全てＴａＮ膜と同じものでできている。したがって、第２の層間絶縁膜１２と上部電極膜１７ａはエッチングレートが異なるので、前記上部電極膜１７ａがエッチングストッパ膜的な役割を果たし、また、前記キャパシタ絶縁膜９ａと上部電極膜１７ａの厚みは薄いので、前記上部電極膜１７ａが大きくオーバーエッチングされることはない。
【００４４】
次に図６（ｃ）に示すように、前記第２の層間絶縁膜１２に第２の配線溝１２ｃと、下部電極用配線溝１２ｄと、上部電極用配線溝１２ｇとをそれぞれ約３００ｎｍの深さにリソグラフィー及びＲＩＥ技術を用いて同時に形成する。
【００４５】
次に図６（ｄ）に示すように、全ての前記接続孔及び配線溝の表面にバリアメタル膜１３を堆積し、さらにＣｕ層１４を埋め込み、第１の実施例と同様の第２の配線層（第２の配線１４ａと配線用プラグ１４ｃとからなる。）及び下部電極用配線層（下部電極用配線１４ｄと下部電極用プラグ１４ｂとからなる。）並びに上部電極用配線層（上部電極用配線１４ｇと上部電極用プラグ１４ｆとからなる。）が形成される。
【００４６】
以上のように、前記第１の配線層６の上面のバリアメタル膜１５ａ、前記下部電極膜１５ｂ及び前記上部電極膜１７ａには同一材料、かつ、第２の層間絶縁膜１２とのエッチングレートの異なるものを使用し、また、形成されたＭＩＭ型キャパシタ１８が薄いので、前記上部電極膜１７ａの大幅なオーバーエッチングは回避される。また、複数の接続孔及び配線溝の同時形成が可能なので、特別な製造工程を必要としない。
【実施例４】
【００４７】
次に本発明の第４の実施例による半導体装置の製造工程について図７〜図８を参照しながら説明する。
【００４８】
図７（ａ）に示すように、半導体基板１上に絶縁分離層となる絶縁膜２、さらに、前記絶縁膜２上に第１の層間絶縁膜３を形成する。続いて、第１の配線層６（第１のＣｕ配線５とバリアメタル膜４とからなる。）を形成するために、前記第１の層間絶縁膜３に配線溝を形成し、その後、前記配線溝の表面にバリアメタル膜としてＴａＮ膜４を堆積し、さらにＣｕ層５を堆積して前記配線溝を埋め込む。次に不要な前記Ｃｕ層５及びＴａＮ膜４をＣＭＰ法により研磨・除去し平坦化した後に、前記第１の層間絶縁膜３上にＣｕの拡散及び酸化防止のバリア膜としてＳｉＮ膜７を堆積する。
【００４９】
次に図７（ｂ）に示すように、前記第１の層間絶縁膜３上に第２の層間絶縁膜１２を約７００ｎｍ堆積する。さらにリソグラフィー及びＲＩＥ技術を用いて加工し、前記第２の層間絶縁膜１２に第１の配線層６に達する配線用接続孔１２ａ及び電極用接続孔１２ｈを形成する。続けて、第２の配線溝１２ｃ及び電極用配線溝１２ｉ形成のため、リソグラフィー及びＲＩＥ技術を用いて処理する。さらに、前記接続孔１２ａ及び１２ｈ底面の前記バリア膜７をＲＩＥにより除去し、溝７ａ、７ｂを形成する。次に、全ての前記配線溝及び接続孔の表面部分にＴａＮ膜１９を約４０ｎｍスパッタ法にて堆積する。
【００５０】
次に図７（ｃ）に示すように、前記ＴａＮ膜１９をリソグラフィー及びＲＩＥ技術を用いて加工し、ＴａＮ膜１９ａを形成する。このＴａＮ膜１９ａはＭＩＭ型キャパシタの下部電極膜となる。さらに、前記ＴａＮ膜１９ａ及び前記第２の層間絶縁膜１２の接続孔及び配線溝の表面にＳｉＮ膜２０をプラズマＣＶＤ法により約５０ｎｍ堆積する。
【００５１】
次に図８（ｄ）に示すように、前記ＳｉＮ膜２０をリソグラフィー及びＲＩＥ技術を用いて加工し、ＳｉＮ膜２０ａを形成する。このＳｉＮ膜２０ａはＭＩＭ型キャパシタのキャパシタ絶縁膜となる。さらに、全ての前記接続孔及び配線溝を含む前記ＳｉＮ膜ａ及び前記第２の層間絶縁膜１２の表面にＴａＮ膜２１をスパッタ法を用いて堆積する。
【００５２】
次に図８（ｅ）に示すように、前記ＴａＮ膜２１上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第２の層間絶縁膜１２上全面に約８００ｎｍのＣｕ層２３を堆積させる。さらに、不要なＣｕ及びＴａＮをＣＭＰ法によって研磨・除去することによって、Ｃｕ層２３が平坦化され、第２の層間絶縁膜１２を露出させ、第２の配線層（第２の配線２３ｃと配線用プラグ２３ａとからなる。）と電極用配線層（電極用配線２３ｉと電極用プラグ２３ｈとからなる。）が形成される。その結果、前記ＴａＮ膜２１は、第１及び第２のＣｕ配線層の拡散及び酸化防止のためのバリアメタル膜２１ａと、電極用配線のバリアメタル膜及びＭＩＭ型キャパシタ２２の上部電極膜を構成する２１ｂを形成する。
【００５３】
ここでは、下部電極用プラグ形成についての説明を省略しているが、配線用プラグ２３ａ及び電極用プラグ２３ｈと同時に形成することができる。すなわち、配線用接続孔１２ａ及び電極用接続孔１２ｈ形成時に、下部電極膜１９ａと接触している第１の配線層６に対して、下部電極接続孔を形成する。さらに、図８（ｅ）に示す製造工程時に、前記下部電極接続孔に対してバリアメタル膜となるＴａＮ膜２１及びＣｕ層２３を堆積し、ＣＭＰ法により研磨・除去して下部電極用プラグが形成される。なお、上部電極用プラグは前記電極用プラグ２３ｈ、上部電極用配線は前記電極用配線２３ｉが該当する。
【００５４】
本実施例では接続孔の深さは全て同じであるため、深さの違いによるオーバーエッチングはない。また、配線層のバリアメタル膜とＭＩＭ型キャパシタの上部電極膜を同時に作成可能な点で特別な製造工程を設ける必要がない。さらに、本発明で作成されたＭＩＭ型キャパシタ２２は立体的構造を構成しているため、平行平板によるキャパシタと比較して大容量のキャパシタを作成することが可能である。
【００５５】
なお、ＭＩＭ型キャパシタの電極面積を大きくするためには電極用接続孔１２ｈの個数を多くすればよい。（本実施例では電極用接続孔は３個である。）また、前記電極用接続孔１２ｈの形状によってもＭＩＭ型キャパシタの電極面積を大きくすることができる。例えば、図９（ｂ）に示すように円筒状の電極用接続孔１２ｈを連続的に配置する形状が考えられる。図９（ｂ）は、図９（ａ）の面ＡＢにおける上面断面図を表している。ここで、図９（ａ）は第４の実施例における第２の層間絶縁膜１２に対し、デュアルダマシン法によって全ての配線溝及び接続孔を形成した後における半導体装置の側面断面図である。また、前記電極用接続孔１２ｈを図９（ｃ）に示すように水平断面が矩形の溝形状にすることによってもＭＩＭ型キャパシタの電極面積を大きくすることは可能である。図９（ｃ）も図９（ｂ）と同様に、本発明の第４の実施例における半導体装置の側面断面図である図９（ａ）の面ＡＢにおける上面断面図を表している。
【００５６】
また、本実施例では、平坦なバリア膜７上に第２の層間絶縁膜１２を堆積するので、ＣＭＰ法によって第２の層間絶縁膜を研磨・除去する必要がない。ここで層間絶縁膜の材料として用いているメチルポリシロキサン等の低誘電率の絶縁材料はＣＭＰ法による研磨によって損傷を受けやすい性質を有している。したがって、層間絶縁膜を研磨する工程が不要になるので良好なデバイス特性を保つことができる。
【実施例５】
【００５７】
次に本発明の第５の実施例による半導体装置の製造工程について図１０〜図１１を参照しながら説明する。
【００５８】
本実施例は、第４の実施例のバリア膜７を形成するまでの製造工程（図７（ａ））は同じなので説明を省略する。
【００５９】
次に図１０（ａ）に示すように、前記バリア膜７上に第２の層間絶縁膜１２を約７００ｎｍ堆積する。さらにリソグラフィー及びＲＩＥ技術を用いて加工し、前記第２の層間絶縁膜１２に第１の配線層６に達する配線用接続孔１２ａ及び電極用接続孔１２ｈを形成する。続けて、第２の配線溝１２ｃ及び電極用配線溝１２ｉ形成のため、リソグラフィー及びＲＩＥ技術を用いて加工する。さらに、前記電極用接続孔１２ｈのみの底面の前記バリア膜７をＲＩＥにより除去し、溝７ｂを形成する。
【００６０】
ここで、第４の実施例においては、バリア膜７の溝７ｂの形成と同時に溝７ａ形成をしていたが、本実施例では溝７ａの形成は後の工程において行われる。これはＭＩＭ型キャパシタ形成の過程で繰返し行われるリソグラフィー、ＲＩＥ及びレジスト剥離等によって生じる第１の配線層６のダメージを防止するためである。
【００６１】
次に、全ての前記配線溝及び接続孔の表面部分にＴａＮ膜１９を約４０ｎｍスパッタ法にて堆積する。
【００６２】
次に図１０（ｂ）に示すように、前記ＴａＮ膜１９をリソグラフィー及びＲＩＥ技術を用いて加工し、ＴａＮ膜１９ａを形成する。このＴａＮ膜１９ａはＭＩＭ型キャパシタの下部電極膜となる。さらに、全ての前記接続孔及び配線溝を含むＴａＮ膜１９ａ及び第２の層間絶縁膜１２の表面部分にＳｉＮ膜２０を約５０ｎｍ堆積する。
【００６３】
次に図１０（ｃ）に示すように、前記ＳｉＮ膜２０をリソグラフィー及びＲＩＥ技術を用いて加工し、ＳｉＮ膜２０ａを形成する。このＳｉＮ膜２０ａはＭＩＭ型キャパシタのキャパシタ絶縁膜となる。
【００６４】
次に図１１（ｄ）に示すように、前記第１の配線用接続孔１２ａのみの底面の前記バリア膜７をＲＩＥにより除去し、溝７ａを形成する。
【００６５】
次に図１１（ｅ）に示すように、全ての前記接続孔及び配線溝を含む前記ＳｉＮ膜２０ａ及び前記第２の層間絶縁膜１２の表面部分にＴａＮ膜２１を約６０ｎｍ堆積する。続けて、前記ＴａＮ膜２１上に約１００ｎｍのＣｕ膜をスパッタ法にて堆積後、電解メッキ法によって前記配線溝内を含む第２の層間絶縁膜１２上全面に約８００ｎｍのＣｕ層２３を堆積させる。さらに、不要なＣｕ層及びＴａＮ膜を研磨・除去することによって、Ｃｕ層２３が平坦化され、第２の層間絶縁膜１２を露出させる。
【００６６】
以上により、第４の実施例と同じ構造を有した前記ＴａＮ膜２１ｂを上部電極膜としたＭＩＭ型キャパシタ２２を形成する。本実施例では、ＭＩＭ型キャパシタ２２形成領域以外の配線層はＭＩＭ型キャパシタの上部電極膜２１ｂ及び第１の配線層のバリアメタル膜２１ａを堆積する直前に露出されるので、Ｃｕ表面の酸化若しくは腐食の防止が図られる。
【００６７】
以上の実施例では、ＭＩＭ型キャパシタの上部及び下部電極膜の材料にＴｉＮ膜若しくはＴａＮ膜を用いたが、その他にＣｕの拡散及び酸化防止の役割を果たし、かつ、仕事関数の高い金属導電性材料である、ＷＮ、Ｗ−Ｓｉ−Ｎ若しくはＴｉ−Ｓｉ−Ｎ等を用いることにより、本発明の実施が可能である。
【００６８】
また、キャパシタ絶縁膜としてＳｉＮ膜を用いているが、ＳｉＯＮ膜やＴａ２Ｏ５膜等の誘電体膜を用いても本発明の実施が可能である。
【００６９】
また、層間絶縁膜はメチルポリシロキサンに限定されないが、デバイスの高速動作に対応させるため低誘電率の絶縁膜であることが望ましく、かつ、ＴａＮ等の前記キャパシタ電極膜の材料とエッチングレートの異なるもの、例えば、ポリアリーレンエーテルやＨＳＱ（商品名：ＦＯｘ）等を用いても本発明の実施が可能である。
【００７０】
また、配線材料としてＣｕを使用したが、前記Ｃｕの代わりにＡｌ、Ａｕ、Ａｇ、Ｗ等の他の金属でも使用することも可能である。
【００７１】
なお、第１と第２の層間絶縁膜との層間中に形成されたＭＩＭ型キャパシタについての実施例であったが、第２と第３の層間絶縁膜との層間中、若しくはそれ以外の層間中のＭＩＭ型キャパシタの形成にも当然有効である。
【００７２】
したがって、本発明は、かかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施例による半導体装置の製造工程を示す図である（その１）。
【図２】本発明の第１の実施例による半導体装置の製造工程を示す図である（その２）。
【図３】本発明の第２の実施例による半導体装置の製造工程を示す図である（その１）。
【図４】本発明の第２の実施例による半導体装置の製造工程を示す図である（その２）。
【図５】本発明の第３の実施例による半導体装置の製造工程を示す図である（その１）。
【図６】本発明の第３の実施例による半導体装置の製造工程を示す図である（その２）。
【図７】本発明の第４の実施例による半導体装置の製造工程を示す図である（その１）。
【図８】本発明の第４の実施例による半導体装置の製造工程を示す図である（その２）。
【図９】本発明の第４の実施例による半導体装置の側面断面図及び上面断面図である。
【図１０】本発明の第５の実施例による半導体装置の製造工程を示す図である（その１）。
【図１１】本発明の第５の実施例による半導体装置の製造工程を示す図である（その２）。
【図１２】従来のＭＩＭ型キャパシタの製造工程を示す図である（その１）。
【図１３】従来のＭＩＭ型キャパシタの製造工程を示す図である（その２）。
【図１４】従来のＭＩＭ型キャパシタの製造工程を示す図である（その３）。
【符号の説明】
【００７４】
１…半導体基板
２…絶縁膜
３…第１の層間絶縁膜
４…バリアメタル膜
５…第１の配線（Ｃｕ配線）
６…第１の配線層、
７…バリア膜（ＳｉＮ膜）
８ａ…下部電極膜
９ａ…キャパシタ絶縁膜
１０ａ…上部電極膜
１１…ＭＩＭ型キャパシタ
１２…第２の層間絶縁膜
１２ａ…配線用接続孔
１２ｂ…下部電極用接続孔
１２ｃ…第２の配線溝
１２ｄ…下部電極用配線溝
１２ｅ…上部電極用配線溝
１２ｆ…上部電極用接続孔
１２ｇ…上部電極用配線溝
１２ｈ…電極用接続孔
１２ｉ…電極用配線溝
１３…バリアメタル膜
１４ａ…配線用プラグ
１４ｂ…下部電極用プラグ
１４ｃ…第２の配線
１４ｄ…下部電極用配線
１４ｅ…上部電極用配線
１４ｆ…上部電極用プラグ
１４ｇ…上部電極用配線
１５ａ…バリアメタル膜
１５ｂ…下部電極膜
１６…ＭＩＭ型キャパシタ
１７ａ…上部電極膜
１８…ＭＩＭ型キャパシタ
１９…ＴａＮ膜
１９ａ…下部電極膜
２０…誘電体膜
２０ａ…キャパシタ絶縁膜
２１…ＴａＮ膜
２１ａ…バリアメタル膜
２１ｂ…上部電極膜
２２…ＭＩＭ型キャパシタ
２３…Ｃｕ層 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006310894.tif 000008
【図７】
2006310894.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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