(57)【要約】【課題】  強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。【解決手段】  極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、
前記強誘電体の分極状態により情報を保持する記憶素子であって、
前記電界効果トランジスタに電場が印加されることにより、前記強誘電体の分極状態が変化して情報の記録が行われ、
前記極薄い半導体薄膜の厚さが、電子閉じ込め効果が発現する厚さである
ことを特徴とする記憶素子。
【請求項２】
前記半導体薄膜の材料として、禁制帯湾曲幅が０〜０．３ｅＶである半導体材料が用いられていることを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記半導体薄膜が酸化物半導体から成ることを特徴とする請求項１に記載の記憶素子。
【請求項４】
前記半導体薄膜が、細線パターン又はドット状パターンにパターン形成されていることを特徴とする請求項１に記載の記憶素子。
【請求項５】
極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、
前記電界効果トランジスタに電場が印加されることにより、前記強誘電体の分極状態が変化して、トランジスタのオン・オフ状態が切り替えられ、
前記極薄い半導体薄膜の厚さが、電子閉じ込め効果が発現する厚さである
ことを特徴とする回路素子。
【請求項６】
前記半導体薄膜の材料として、禁制帯湾曲幅が０〜０．３ｅＶである半導体材料が用いられていることを特徴とする請求項５に記載の回路素子。
【請求項７】
前記半導体薄膜が酸化物半導体から成ることを特徴とする請求項５に記載の回路素子。
【請求項８】
前記半導体薄膜が、細線パターン又はドット状パターンにパターン形成されていることを特徴とする請求項５に記載の回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる強誘電体ゲートＦＥＴ（電界効果トランジスタ）を備えて成る記憶素子及び回路素子に係わる。
【背景技術】
【０００２】
トランジスタのゲート絶縁膜に強誘電体を用いた、強誘電体ゲートＦＥＴ（電界効果トランジスタ）は、強誘電体の分極状態によって、トランジスタの導電率が変わる性質を有している。
【０００３】
この性質を利用して、強誘電体ゲートＦＥＴを、不揮発性メモリへ応用することが考えられている。例えば、強誘電体の２つの異なる分極状態を、デジタル情報の２つの異なるロジック値に割り当てることにより、メモリとして機能させることが可能である。
【０００４】
この強誘電体ゲートＦＥＴは、強誘電体キャパシタを用いて構成されたＤＲＡＭ構造の強誘電体メモリ（ＦｅＲＡＭ）と比較して、高密度、低消費電力、非破壊読み出し、高書き換え耐性等の大きな利点を有している。
また、強誘電体ゲートＦＥＴを用いて、ＤＰＧＡ（Dynamic Programmable Grid Array ）を構成することにより、書き換え可能な論理回路への応用や、強誘電体の分極反転に伴う誘電率変化を利用した光制御等、様々な展開が期待される（例えば、非特許文献１参照）。
【０００５】
しかしながら、強誘電体キャパシタは１０年の記憶保持が可能であるのに対して、強誘電体ゲートＦＥＴでは、最長でも数日程度の記憶保持しか得られていない。
この原因として、半導体上における強誘電体材料の品質、並びに反電場の影響が考えられている。
【０００６】
反電場は、強誘電体の残留分極により発生する分極と逆方向の電界であり、半導体の禁制帯湾曲もしくは常誘電体層の存在により発生する。半導体のエネルギー禁制帯の湾曲幅が大きくなる、もしくは常誘電体層の厚さが大きくなると、この反電場は大きくなり、強誘電体の自発分極を打ち消してしまう。
つまり、記憶保持中に強誘電体自身にかかる反電場によって、強誘電体の記憶データが破壊される。
これは、強誘電体ゲート構造特有の現象であり、１９７３年にＢａｔｒａ等によって予言されている（非特許文献２参照）。
【０００７】
従来の強誘電体ゲートＦＥＴは、単結晶シリコンを半導体として用いていた。
強誘電体は一般的に酸化物であり、成長温度が高いため、シリコンの直上に強誘電体を成長させると、元素拡散した低誘電率の非結晶層が、界面に生成する。
この低誘電率非結晶層の存在は、ＦＥＴ特性を不安定化させるだけでなく、非結晶層上に成長した強誘電体の結晶品質が格段に悪くなり、強誘電体特性を劣化させてしまう。
【０００８】
そこで、この非結晶層の生成を抑制する目的で、強誘電体と半導体の間にあらかじめ安定な常誘電体層を挿入する（非特許文献３参照）、又は常誘電体層／金属層を挿入する（非特許文献４参照）等の研究も行われている。
また、酸化に対して安定な単結晶酸化物半導体を、シリコンの代替に用いる例も報告されている（特許文献１、特許文献２参照）
【０００９】
また、強誘電体ゲートＦＥＴの半導体として、ゲルマニウムやＩｎＡｓ系といった、狭バンドギャップ半導体を用いることにより、反電場の影響を小さくすることができる。
【００１０】
【非特許文献１】石原宏著，「トランジスタ型強誘電体メモリの現状と展望」，ＦＥＤジャーナル，Ｖｏｌ.１１，Ｎｏ.３
【非特許文献２】I. P. Batra, P. Wurfeland B. D. Silverman, Rhys. Rev. B, 8, 3257 (1973)
【非特許文献３】T. Hirai et al.,Jpn. J. Appl. Phys.,36,5908 (1997)
【非特許文献４】Y. Watanabe et al.,Jpn. J. Appl. Phys.,36,6162 (1997)
【特許文献１】特開平６-１５１８７２号公報
【特許文献２】特開平８-２７４１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した手法では、いずれも、充分に良好な特性を有する強誘電体ゲートＦＥＴを形成することができない。
【００１２】
常誘電体層、又は常誘電体層／金属を挿入した場合には、半導体だけでなく常誘電体による影響で反電場も大きくなってしまう。このため、原理的にＦＥＴの記憶保持を妨げてしまうものと考えられる。
また、単結晶酸化物半導体を用いた場合には、酸化物半導体のエネルギー禁制帯幅が大きいために、原理的に反電場の増大を引き起こし、充分な記憶保持特性が得られない。
また、狭バンドギャップ半導体を用いた場合には、半導体と強誘電体との界面を安定に保つことがシリコン以上に難しくなる。
【００１３】
反電場が増大すると、長時間の記憶が難しくなる。
この反電場の発生を低減させるためには、半導体材料及び構造面からの根本的な見直しが必要である。
【００１４】
上述した問題に鑑み、本発明においては、強誘電体ゲートＦＥＴにおける強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備えて、良好な記憶保持特性を有する記憶素子、並びに良好な特性を有する回路素子を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の記憶素子は、極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、強誘電体の分極状態により情報を保持する記憶素子であって、電界効果トランジスタに電場が印加されることにより、強誘電体の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであるものである。
【００１６】
本発明の回路素子は、極薄い半導体薄膜によりチャネルを構成し、強誘電体によりゲート絶縁膜を構成する、電界効果トランジスタから成り、電界効果トランジスタに電場が印加されることにより、強誘電体の分極状態が変化して、トランジスタのオン・オフ状態が切り替えられ、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであるものである。
【００１７】
上述の本発明の記憶素子の構成によれば、強誘電体の分極状態により記憶素子に情報を保持することができ、電界効果トランジスタに電場を印加することにより、強誘電体の分極状態が変化して、情報の記録を行うことができる。また、電界効果トランジスタにかかる電場を強誘電体の分極状態が変化しない大きさとした状態で、チャネル抵抗を検出することにより、記憶素子に記録された情報を読み出すことができる。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が２次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、記憶素子に記録された情報を長時間保持することができる。
【００１８】
上述の本発明の回路素子の構成によれば、電界効果トランジスタに電場を印加することにより、強誘電体の分極状態が変化して、トランジスタのオン・オフ状態を切り替えることができる。
これにより、本発明の回路素子を用いて、書き換え可能な論理回路を構成することが可能である。
そして、極薄い半導体薄膜の厚さが電子閉じ込め効果が発現する厚さであることにより、電子が２次元平面に閉じ込められ、蓄積状態も反転状態もなく完全空乏化する。
これにより、半導体薄膜のエネルギー禁制帯を大きく湾曲することなく表面近傍のキャリア密度を変調することができる。また、半導体薄膜のエネルギー禁制帯の湾曲幅が低減され、強誘電体に対する反電場を低減することができる。
このように、強誘電体に対する反電場を低減することができることにより、強誘電体の分極状態を長時間保持することができ、回路素子のオン・オフ状態を長時間保持することができる。
【００１９】
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜の材料として、禁制帯湾曲幅が０〜０．３ｅＶである半導体材料を用いた構成とすることも可能である。
このような構成としたときには、禁制帯湾曲幅が０〜０．３ｅＶである半導体材料を用いて半導体薄膜を構成したことにより、強誘電体にかかる反電場をさらに抑制することができる。
【００２０】
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜が酸化物半導体から成る構成とすることも可能である。
このような構成としたときには、半導体薄膜が酸化物半導体から成ることにより、半導体薄膜と強誘電体との間の元素拡散を抑制することができ、半導体薄膜と強誘電体との界面に非結晶層が生成することを抑制することができる。
これにより、強誘電体にかかる反電場をさらに抑制することができる。また、製造時に強誘電体を良好な結晶品質で形成することができる。
【００２１】
また、上記本発明の記憶素子及び上記本発明の回路素子において、半導体薄膜が、細線パターン又はドット状パターンにパターン形成されている構成とすることも可能である。
半導体薄膜を細線パターンにパターン形成することによって、強誘電体ゲートＦＥＴのチャネル内を流れる電流量を低減することが可能になる。これにより、強誘電体ゲートＦＥＴから成る、記憶素子や回路素子の低消費電力化を図ることが可能になる。
半導体薄膜をドット状パターンにパターン形成することによって、強誘電体ゲートＦＥＴの微細化を図ることができ、強誘電体ゲートＦＥＴから成る、記憶素子や回路素子を、高い密度で実装することが可能になる。
【発明の効果】
【００２２】
本発明の記憶素子によれば、電子の閉じ込め効果を利用して、これまでに強誘電体ゲートＦＥＴでは成し得なかった、長期間の記憶保持が可能となる。
従って、本発明の記憶素子を用いてメモリ（記憶装置）を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
【００２３】
本発明の回路素子によれば、ＤＰＧＡのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートＦＥＴが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
【発明を実施するための最良の形態】
【００２４】
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
【００２５】
強誘電体ゲートＦＥＴにおいて、半導体層と強誘電体層との界面における非結晶層の生成を抑制すると共に、反電場を小さくするためには、半導体層に酸化物半導体を用いて界面の非結晶層の生成を抑制し、かつ酸化物半導体としてエネルギー禁制帯の湾曲幅の小さいものを用いることが最も望ましいと考えられる。
そして、禁制帯の湾曲幅は、シリコンのそれよりもさらに狭いことが望ましく、シリコンの禁制帯幅１．２ｅＶの１／４に相当する０．３ｅＶよりも小さいことが必要である、と見積られる。
しかしながら、酸化物半導体は、基本的に、そのイオン性結合のために、エネルギー禁制帯幅が広くなっており、禁制帯湾曲幅も大きくなっている。
【００２６】
そこで、本発明では、半導体極薄膜をチャネルに用いて強誘電体ゲートＦＥＴを構成し、この強誘電体ゲートＦＥＴにより記憶素子や回路素子を構成する。
なお、半導体極薄膜を構成する半導体としては、上述の酸化物半導体に限らず、シリコン等も使用可能である。
【００２７】
数十ｎｍ以下に半導体を薄くすると、電子の閉じ込め効果によって、半導体内のキャリア（電子又は正孔）は、２次元平面に閉じ込められる。
通常、３次元空間において、外部電場の影響下では、内部のキャリアは深さ方向に染み出し、このキャリアの分布がエネルギー禁制帯の湾曲を作り出している。
一方、２次元平面に閉じ込められたキャリアは、深さ方向に染み出すことができず、そのエネルギー禁制帯を大きく湾曲することができなくなる。このキャリアの閉じ込めの結果、半導体はキャリアの蓄積状態も反転状態もなく完全空乏化する。
このことは、ＳＯＩ(Silicon on Insulator)を用いた極薄シリコン電界効果トランジスタの理論計算により報告されている（M. Shoji et al., Journal of Applied Physics, 85, 2722 (2002)参照）。このとき、薄くすることによって、シリコンの禁制帯湾曲幅が０．１ｅＶ以下に低減され、単結晶シリコンの禁制帯湾曲幅（最大で約０．６ｅＶ）と比較して、充分に小さくなる。
【００２８】
従って、強誘電体の自発分極の電場によってエネルギー禁制帯が大きく湾曲することがなくなり、内部キャリア、特に電気伝導に関与する表面近傍のキャリアの密度を変調することが可能になる。
また、エネルギー禁制帯の湾曲幅が減少することによって、強誘電体に対する反電場を減少させることができる。つまり、半導体を完全空乏化した極薄の構造にすることによって、反電場の影響が小さい強誘電体ゲートＦＥＴを形成することができる。
さらにまた、動作電圧を上昇させる因子である、界面層の存在及びエネルギー禁制帯の湾曲幅が小さくなるので、素子の動作電圧を低電圧化することにもつながる。
なお、極薄半導体薄膜に用いる半導体は、変調率が高くなるように、キャリア濃度を制御しておくことが望ましい。
【００２９】
本発明に係る強誘電体ゲートＦＥＴにおいて、極薄半導体薄膜の厚さは、電子閉じ込め効果が発現する厚さ、言い換えれば、極薄半導体薄膜に使用する半導体材料の完全空乏幅（いわゆるデバイ長）以下とする。
従って、極薄半導体薄膜の厚さは、おおむね数ｎｍ〜数十ｎｍの範囲であり、具体的な範囲は使用する半導体材料によって異なる。
このように、極薄半導体薄膜の厚さを、電子閉じ込め効果が発現する厚さ（半導体材料の完全空乏幅以下）とすることにより、電子が閉じ込められて半導体薄膜が完全空乏化し、強誘電体に対する反電場を抑制することができる。
【００３０】
そして、本発明に係る強誘電体ゲートＦＥＴにおいては、極薄半導体薄膜により反電場を小さくすることができるため、半導体層（極薄半導体薄膜）上に直接強誘電体層が積層された構成に限定されない。これは、半導体層と強誘電体層との界面に他の層が介在していても、他の層が極薄い場合には、問題になるような大きさの反電場が発生しないからである。
従って、例えば、強誘電体ゲートＦＥＴの構造として、安定な常誘電体から成る界面層を用いた強誘電体／界面層／半導体の直列接続構造を採用することも可能となる。これにより、極薄半導体薄膜として、酸化反応が起こりやすい極薄ＳＯＩ、カーボンナノチューブ、半導体ナノワイヤ等を用いることも可能になる。
【００３１】
本発明に係る強誘電体ゲートＦＥＴに用いる強誘電体としては、従来公知の強誘電体が使用可能であり、例えば、ペロブスカイト構造並びにその類似構造を有するもの、ビスマス層状構造の酸化物、カルコゲナイト化合物を使用することができる。
ペロブスカイト構造並びにその類似構造を有するものとしては、例えば、ＰｂＺｒｘＴｉ１−ｘＯ３、ＢａＴｉＯ３、ＢａＳｒｘＴｉ１−ｘＯ３、ＢｉＦｅＯ３等が挙げられる。
ビスマス層状構造の酸化物としては、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等が挙げられる。
カルコゲナイト化合物としては、ＺｎｘＣｄ１−ｘＳ、ＺｎｘＣｄ１−ｘＴｅ等が挙げられる。
【００３２】
また、本発明に係る強誘電体ゲートＦＥＴにおいて、極薄半導体薄膜と強誘電体との積層順序は、どちらが下層であっても構わない。
【００３３】
本発明の記憶素子は、上述した本発明に係る強誘電体ゲートＦＥＴを用いて、情報を保持する記憶素子を構成する。
強誘電体は、電場を印加すると、抗電場（±Ｅｃ）以上の電場で分極反転し、０バイアスに戻しても、自発的に残留分極（±Ｐｒ）が存在する（図６参照）。
従って、強誘電体ゲートＦＥＴの強誘電体の残留分極（±Ｐｒ）を利用して、情報を保持することができる。
具体的には、強誘電体ゲートＦＥＴを構成する強誘電体の異なる２つの分極状態を、２値の情報に割り当てる。
【００３４】
そして、強誘電体ゲートＦＥＴに、上述の抗電場Ｅｃよりも大きい書き込み電場Ｅｗ（ＥＷ＞ＥＣ）を印加することにより、強誘電体の分極状態を変化（分極反転）させて、記憶素子への情報の書き込み（記録）を行うことができる。
また、強誘電体ゲートＦＥＴにかかる電場を、強誘電体の分極状態が変化しない程度に小さくして、チャネル抵抗を検出することにより、記録された情報の読み出しを行うことができる。
【００３５】
記憶素子へ書き込み（記録）された情報は、強誘電体の分極状態が変化しない限りは保持される。
本発明の記憶素子では、強誘電体ゲートＦＥＴの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、記憶素子に記録された情報を長時間保持することができる。
【００３６】
本発明の記憶素子によりメモリセルを構成し、メモリセルを多数配置することにより、メモリ（記憶装置）を構成することができる。
そして、本発明の記憶素子では、記録された情報を長時間保持することができるため、本発明の記憶素子を用いることにより、良好な記憶保持特性を有する不揮発性メモリを構成することができる。
なお、メモリセルの配置や配線等は、強誘電体ゲートＦＥＴを用いたメモリやその他一般的なメモリにおいて、従来提案されている構成を適用することが可能である。
【００３７】
本発明の回路素子は、上述した本発明に係る強誘電体ゲートＦＥＴを用いて、回路素子を構成する。
強誘電体ゲートＦＥＴの残留分極を利用して、ＦＥＴ（電界効果トランジスタ）のオン状態とオフ状態とをそれぞれ保持することができる。
具体的には、強誘電体ゲートＦＥＴを構成する強誘電体の異なる２つの分極状態が、オン状態とオフ状態とに対応する。
そして、強誘電体ゲートＦＥＴに、強誘電体の抗電場よりも大きい電場を印加することにより、強誘電体の分極状態を変化（分極反転）させて、トランジスタのオン・オフ状態を切り替えることができる。
なお、回路素子では、記憶素子の情報の読み出し動作に対応する動作は不要である。
回路素子のオン・オフ状態は、強誘電体の分極状態が変化しない限りは保持される。
本発明の回路素子では、強誘電体ゲートＦＥＴの半導体層が電子を閉じ込める厚さに極薄くなっているため、反電界を小さく抑制することができ、強誘電体の分極状態を長時間保持することができる。即ち、回路素子のオン・オフ状態を長時間保持することができる。
【００３８】
本発明の回路素子によれば、ＤＰＧＡのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
また、半導体薄膜の厚さによる記憶保持特性の違いを利用して、リソグラフィ等で部分的にコントロールすることによって、半導体薄膜の厚さが異なる回路素子を混載させることが可能になる。
このように、半導体薄膜の厚さが異なる回路素子を混載させることにより、新しい揮発−不揮発混合型論理回路を実現することができる。
さらに、強誘電体ゲートＦＥＴが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
【００３９】
また、強誘電体ゲートＦＥＴの極薄半導体薄膜に用いる半導体材料を選定することにより、例えば光応答や磁場応答等の性質を利用した、様々な用途への応用が可能であると考えられる。
【００４０】
続いて、本発明の具体的な実施の形態を説明する。
【００４１】
図１は、本発明の一実施の形態として、記憶素子を構成する強誘電体ゲートＦＥＴの概略構成図（断面図）を示す。
この強誘電体ゲートＦＥＴ（電界効果トランジスタ）１０は、トランジスタのチャネル部となる半導体層１が、強誘電体層２の下層に配置されており、強誘電体層２の上にゲート電極６が形成され、いわゆるトップゲート構造となっている。
半導体層１の左右には、ソース電極３及びドレイン電極４が接続されている。
半導体層１、ソース電極３及びドレイン電極４は、絶縁性基板５の上に、図示しないがそれぞれ所定の平面パターンで形成されている。
【００４２】
ソース電極３及びドレイン電極４の材料としては、従来公知の導電性物質を用いることができる。
このソース電極３及びドレイン電極４の電位を設定することにより、電界効果トランジスタのオン・オフをスイッチングするための、ソース・ドレイン／チャネル領域の接合障壁高さを制御することができる。
【００４３】
強誘電体層２の材料としては、従来公知の強誘電体、例えば、ペロブスカイト構造並びにその類似構造を有する化合物、ビスマス層状構造の酸化物、カルコゲナイト化合物等を用いることができる。
強誘電体層２の厚さは、ゲート絶縁膜として作用するように、３００ｎｍ以下とする。
【００４４】
絶縁性基板５としては、酸化物等の絶縁体から成る基板や、シリコン等の半導体基板上に絶縁層を厚く形成した基板を用いることができる。
【００４５】
本実施の形態では、特に、半導体層１の厚さを、半導体層１に電子閉じ込め効果が発現する極薄い厚さ（半導体層１の材料の完全空乏幅以下；数ｎｍ〜数十ｎｍ程度）とする。
これにより、前述したように、半導体層１に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層１から強誘電体層２にかかる反電場を小さく抑制することができる。
【００４６】
半導体層１に用いる材料としては、半導体的性質を有するエネルギー禁制帯幅が０〜４ｅＶの単元素（Ｃ，Ｓｉ，Ｇｅ等のＩＶ族元素、Ｂ，Ｓｂ等の半金属系元素）から成る半導体、もしくは酸化物半導体を用いることが好ましい。
【００４７】
図１に示す強誘電体ゲートＦＥＴ１０は、例えば、次のようにして製造することができる。
まず、下地の絶縁性基板５上に、原子層制御又はＳＯＩ（Silicon on Insulater）形成技術によって、上述した厚さの半導体層１を形成する。
次に、半導体層１を所定の平面パターンにパターニングする。
その後、半導体層１にそれぞれ接続するように、導電性物質から成るソース電極３及びドレイン電極４を形成する。
次に、半導体層１上に、ソース電極３及びドレイン電極４上にも亘るように、強誘電体層２を形成する。
次に、強誘電体層２上に、導電体物質から成るゲート電極６を形成する。
このようにして、図１に示す強誘電体ゲートＦＥＴ１０を製造することができる。
【００４８】
なお、下地の基板は絶縁性基板５としなくても、強誘電体ゲートＦＥＴを構成することが可能であるが、電子を２次元平面に閉じ込めるために、下地を絶縁性基板５とすることが望ましい。
【００４９】
そして、図１に示す強誘電体ゲートＦＥＴ１０を用いて、記憶素子を構成することができる。
記憶素子に情報を書き込む（記録する）際には、強誘電体ゲートＦＥＴ１０のゲート電極６に、正電圧又は負電圧を印加して、強誘電体層２を分極反転させる。即ち、強誘電体ゲートＦＥＴ１０に書き込み電場ＥＷ（ＥＷ＞ＥＣ）を印加して、強誘電体層２を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば０Ｖバイアスとして、ソース電極３とドレイン電極４との間に読み出し電場Ｅｒ（Ｅｒ＜Ｅｃ）を印加し、ソース−ドレイン間電流の変化を検出する。
【００５０】
また、図１に示す強誘電体ゲートＦＥＴ１０を用いて、回路素子を構成することができる。
強誘電体ゲートＦＥＴ１０のゲート電極６に、正電圧又は負電圧を印加して、強誘電体層２を分極反転させる、即ち強誘電体ゲートＦＥＴ１０に書き込み電場ＥＷ（ＥＷ＞ＥＣ）を印加して、強誘電体層２を分極反転させることにより、強誘電体ゲートＦＥＴ１０のオン・オフ状態を切り替えることができる。
【００５１】
上述の本実施の形態の強誘電体ゲートＦＥＴ１０の構成によれば、半導体層１の厚さを、半導体層１に電子閉じ込め効果が発現する極薄い厚さ（半導体層１の材料の完全空乏幅以下；数ｎｍ〜数十ｎｍ程度）としたことにより、半導体層１から強誘電体層２にかかる反電場を小さく抑制することができるため、強誘電体層２の分極状態を長時間保持することが可能になる。
【００５２】
そして、本実施の形態の強誘電体ゲートＦＥＴ１０によって記憶素子を構成することにより、強誘電体層２の分極状態を長時間保持することが可能になるため、記憶素子に記録された情報を長時間保持することができる。
これにより、従来の強誘電体ゲートＦＥＴによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ（記憶装置）を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
【００５３】
また、本実施の形態の強誘電体ゲートＦＥＴ１０によって回路素子を構成することにより、強誘電体層２の分極状態を長時間保持することが可能になるため、回路素子のオン・オフ状態を長時間保持することができる。
これにより、回路素子を用いてＤＰＧＡのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートＦＥＴが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
【００５４】
次に、本発明に係る強誘電体ゲートＦＥＴの他の実施の形態の概略構成図（断面図）を図２に示す。
本実施の形態の強誘電体ゲートＦＥＴ（電界効果トランジスタ）２０では、トランジスタのチャネル部となる半導体層１１が、強誘電体層１２の上層に配置されており、いわゆるボトムゲート構造となっている。
半導体層１１は、ゲート電極となる電極層１５の上に形成されている。
【００５５】
電極層１５としては、基板上に形成した導電体層（金属層等）や、導電性基板を用いることができる。
【００５６】
本実施の形態においても、半導体層１１を、半導体層１１に電子閉じ込め効果が発現する極薄い厚さ（半導体層１１の材料の完全空乏幅以下；数ｎｍ〜数十ｎｍ程度）とする。
これにより、先の実施の形態と同様に、半導体層１１に電子の閉じ込め効果を発現させて、完全空乏化し、半導体層１１から強誘電体層１２にかかる反電場を小さく抑制することができる。
【００５７】
図２に示す強誘電体ゲートＦＥＴ２０は、例えば、次のようにして製造することができる。
まず、ゲート電極となる電極層１５を形成する。
次に、電極層１５の上に、強誘電体層１２を形成する。
次に、強誘電体層１２上に、上述した厚さの半導体層１１を形成する。
次に、半導体層１１の上に、ソース電極１３及びドレイン電極１４を形成する。
このようにして、図２に示す強誘電体ゲートＦＥＴ２０を製造することができる。
【００５８】
そして、図２に示す強誘電体ゲートＦＥＴ２０を用いて、記憶素子を構成することができる。
記憶素子に情報を書き込む（記録する）際には、強誘電体ゲートＦＥＴ２０のゲート電極となる電極層１５に、正電圧又は負電圧を印加して、強誘電体層１２を分極反転させる。即ち、強誘電体ゲートＦＥＴ２０に書き込み電場ＥＷ（ＥＷ＞ＥＣ）を印加して、強誘電体層１２を分極反転させる。
一方、情報を読み出す際には、ゲート電圧を例えば０Ｖバイアスとして、ソース電極１３とドレイン電極１４との間に読み出し電場Ｅｒ（Ｅｒ＜Ｅｃ）を印加し、ソース−ドレイン間電流の変化を検出する。
【００５９】
また、図２に示す強誘電体ゲートＦＥＴ２０を用いて、回路素子を構成することができる。
強誘電体ゲートＦＥＴ２０のゲート電極となる電極層１５に、正電圧又は負電圧を印加して、強誘電体層１２を分極反転させる、即ち強誘電体ゲートＦＥＴ２０に書き込み電場ＥＷ（ＥＷ＞ＥＣ）を印加して、強誘電体層１２を分極反転させることにより、強誘電体ゲートＦＥＴ２０のオン・オフ状態を切り替えることができる。
【００６０】
上述の本実施の形態の強誘電体ゲートＦＥＴ２０の構成によれば、半導体層１１の厚さを、半導体層１１に電子閉じ込め効果が発現する極薄い厚さ（半導体層１１の材料の完全空乏幅以下；数ｎｍ〜数十ｎｍ程度）としたことにより、半導体層１１から強誘電体層１２にかかる反電場を小さく抑制することができるため、強誘電体層１２の分極状態を長時間保持することが可能になる。
【００６１】
そして、本実施の形態の強誘電体ゲートＦＥＴ２０によって記憶素子を構成することにより、強誘電体層１２の分極状態を長時間保持することが可能になるため、記憶素子に記録された情報を長時間保持することができる。
これにより、従来の強誘電体ゲートＦＥＴによる記憶素子では成し得なかった、長期間の記憶保持が可能となる。
従って、記憶素子を用いてメモリ（記憶装置）を構成することにより、記憶保持特性の良好な不揮発性メモリを実現することができる。
【００６２】
また、本実施の形態の強誘電体ゲートＦＥＴ２０によって回路素子を構成することにより、強誘電体層１２の分極状態を長時間保持することが可能になるため、回路素子のオン・オフ状態を長時間保持することができる。
これにより、回路素子を用いてＤＰＧＡのような書き換え可能な論理回路を構成することができ、回路素子のオン・オフ状態を長時間保持することができるため、特性が安定した書き換え可能な論理回路を実現することができる。
さらに、強誘電体ゲートＦＥＴが分極状態を保持する不揮発性を有する特長から、上述した書き換え可能な論理回路の他にも、例えばシナプスとして脳型学習機能を発現することが可能になる。
【００６３】
図２に示した実施の形態では、半導体層１１が強誘電体層１２とほぼ同じパターンに形成され、強誘電体層１２上のほぼ全面に形成されているが、ボトムゲート構造とした場合には、半導体層の平面パターンは、広範囲に選定することが可能になる。
そのため、半導体層の平面パターンを、強誘電体層の平面パターンよりも小さい任意のパターンに形成することが可能である。
このように、半導体層を小さい平面パターンとした場合を以下に示す。
【００６４】
本発明に係る強誘電体ゲートＦＥＴのさらに他の実施の形態として、強誘電体ゲートＦＥＴの概略構成図（斜視図）を図３Ａ及び図３Ｂに示す。
【００６５】
図３Ａに示す強誘電体ゲートＦＥＴ３１では、導電性基板２１上の強誘電体層２２の表面に、ナノチューブもしくはナノワイヤ等のナノ細線形状の半導体層２３が形成されている。そして、この半導体層２３の両端部に接続して、ソース電極２４とドレイン電極２５が形成されている。
なお、ソース電極２４及びドレイン電極２５は、図２と同様に半導体層２３の上にのみ形成してもよく、また強誘電体層２２上に亘って半導体層２３の端部を覆うように形成してもよい。
【００６６】
この図３Ａに示す強誘電体ゲートＦＥＴ３１では、ナノ細線形状の半導体層２３により、それぞれトランジスタが構成されるため、トランジスタの微細化を図ることができる。
これにより、強誘電体ゲートＦＥＴのチャネル内を流れる電流量を低減し、強誘電体ゲートＦＥＴから成る、記憶素子や回路素子において、低消費電力化を図ることが可能になる。
【００６７】
一方、図３Ｂに示す強誘電体ゲートＦＥＴ３２では、導電性基板２１上の強誘電体層２２の表面に、ナノドット状の半導体層２６が形成されている。そして、この半導体層２６の両端部に接続して、ソース電極２７とドレイン電極２８が形成されている。
なお、この場合も、ソース電極２７及びドレイン電極２８は、半導体層２６の上にのみ形成してもよく、また強誘電体層２２上に亘って半導体層２６の端部を覆うように形成してもよい。
【００６８】
この図３Ｂに示す強誘電体ゲートＦＥＴ３２では、個々のナノドット状の半導体層２６により、それぞれトランジスタが構成されるため、トランジスタの微細化を図ることができる。
これにより、強誘電体ゲートＦＥＴから成る、記憶素子や回路素子を、超高密度で実装することが可能になる。
【００６９】
次に、本発明に係る強誘電体ゲートＦＥＴにより回路素子を構成した実施の形態を、以下に示す。
本発明の回路素子の実施の形態の概略構成図を図４Ａ及び図４Ｂに示す。図４Ａは平面図を示し、図４Ｂは図４ＡのＡ−Ａにおける断面図を示している。
【００７０】
本実施の形態では、図１に示したトップゲート構造の強誘電体ゲートＦＥＴ１０と同様の構造を有する強誘電体ゲートＦＥＴ４１を用いて、回路素子を構成している。
そして、図４Ａに示すように、強誘電体ゲートＦＥＴ４１から成る回路素子を配置して回路装置を構成している。
【００７１】
図４Ｂの断面図に示すように、強誘電体ゲートＦＥＴ４１は、絶縁性基板４２上に、半導体層４３・ソース電極４４・ドレイン電極４５が形成され、その上に強誘電体層４６が形成され、その上にゲート電極４７が形成され、図１に示した強誘電体ゲートＦＥＴ１０と同様のトップゲート構造となっている。
【００７２】
また、強誘電体ゲートＦＥＴ４１は、半導体層４３が比較的厚く形成されている第１の強誘電体ゲートＦＥＴ４１Ａと、半導体層４３が極薄く形成されている第２の強誘電体ゲートＦＥＴ４１Ｂとがある。第２の強誘電体ゲートＦＥＴ４１Ｂの半導体層４３の厚さは、前述した、電子の閉じ込め効果を生じる厚さとする。
半導体層４３が比較的厚く形成されている第１の強誘電体ゲートＦＥＴ４１Ａは、一般的なＦＥＴ（電界効果トランジスタ）と同様に、所定の電圧以上のゲート電圧が印加されているときにオン状態となる。
一方、半導体層４３が極薄く形成されている第２の強誘電体ゲートＦＥＴ４１Ｂは、半導体層４３が極薄く形成されているため、記憶保持特性を有し、予め強誘電体層４６を分極させておけば、ゲート電圧が印加されていないときでもオン状態として、導通させることが可能になる。
【００７３】
このように、第１の強誘電体ゲートＦＥＴ４１Ａと第２の強誘電体ゲートＦＥＴ４１Ｂを基板４２上に形成することにより、揮発性の論理回路と不揮発性の論理回路とを混載した、揮発−不揮発混合型論理回路を構成することができる。
【００７４】
第１の強誘電体ゲートＦＥＴ４１Ａと第２の強誘電体ゲートＦＥＴ４１Ｂとの作り分けは、半導体層４３の厚さを変更するだけで可能であるため、これらを混載したことによる工程数の増加は少ない。
例えば、マスクを変更して、半導体層４３を堆積する厚さを変えることや、半導体層４３を厚く形成してから第２の強誘電体ゲートＦＥＴ４１Ｂの方だけ薄くする工程を行うことが考えられる。
【００７５】
なお、図４Ａ及び図４Ｂに示した実施の形態は、トップゲート構造の強誘電体ゲートＦＥＴを用いて半導体層の厚さの異なる回路素子を形成したが、例えば基板を導電性とすることにより、図２又は図３に示したようなボトムゲート構造の強誘電体ゲートを用いて半導体層の厚さの異なる回路素子を形成することも可能である。
【００７６】
（実施例）
次に、実際に、本発明に係る強誘電体ゲートＦＥＴを作製して、特性を調べた。
【００７７】
半導体層１２の材料として、酸化物半導体であるＺｎＯを使用した。
ＺｎＯは、バンドギャップ３．４ｅＶの透明半導体で、ＡｌやＧａを添加することにより導電体化（ρ＝１×１０−４Ωｃｍ）、ＭｇやＬｉ、Ｍｎを添加することにより絶縁体化（ρ＝１×１０１０Ωｃｍ）が可能であり、その導電率の変化は１０桁以上である。
ここで、半導体層の完全空乏幅（デバイ長）ＬＤは、下記の数１で示す式に従って計算により求めることができる。
【００７８】
【数１】
2006210525.tif 000003
ここで、ＬＤは完全空乏幅（デバイ長）、εsは半導体の誘電率（ＺｎＯ：７．６×１０−１１Ｆ／ｍ）、ｑは素電荷量（ｑ＝１．６×１０−１９Ｃ）、ｎｎｏはキャリア濃度、Ｔは温度（Ｔ＝３００Ｋ）である。
【００７９】
上記数式から計算したところ、ＺｎＯのキャリア濃度は、ｎｎｏ＝６×１０２０ｃｍ−３(ＺｎＯ：Ａｌ)、ｎｎｏ＝２×１０１７ｃｍ−３ (ＺｎＯ)であった。計算の結果、完全空乏幅ＬＤは、Ａｌを添加したＺｎＯ：Ａｌにおいては０．２ｎｍ、Ａｌを添加していないＺｎＯにおいては１１．１ｎｍであった。
【００８０】
そして、以下のようにして、図２に示したボトムゲート構造の強誘電体ゲートＦＥＴ２０を作製した。
まず、Ｐｔから成る電極層１５の上に、分極反転特性に優れたＳｒＢｉ２Ｔａ２Ｏ９から成る強誘電体層１２を、スピンコート法により、膜厚１００ｎｍで形成した。
続いて、酸素中、７００℃で、強誘電体層１２の結晶化熱処理を行った。
次に、ＰＬＤ(パルスレーザー堆積)法を用い、成長温度は室温として、ＺｎＯから成る半導体層１１を、その完全空乏幅ＬＤ以下となる膜厚１０ｎｍで形成した。
次に、半導体層１１の上に、Ａｕから成るソース電極及びドレイン電極を形成した。チャネル長に相当する、これら電極の間隔は、５０μｍとした。
このようにして、図２に示した強誘電体ゲートＦＥＴ２０を作製した。
【００８１】
ここで、酸素中７００℃における結晶化処理後のＳｒＢｉ２Ｔａ２Ｏ９薄膜のＸ線回折図形を図５に示す。図中＊印を付したピークがＳｒＢｉ２Ｔａ２Ｏ９によるものであると考えられる。この結果から、ＳｒＢｉ２Ｔａ２Ｏ９の形成が確認できる。
また、ＳｒＢｉ２Ｔａ２Ｏ９薄膜の分極反転特性を図６に示す。なお、この分極反転特性は、ＳｒＢｉ２Ｔａ２Ｏ９の上下にＰｔから成る電極層を積層させたサンドイッチ構造で測定したものである。図６より、矩形性が高い分極反転ヒステリシスが確認できる。
【００８２】
作製した強誘電体ゲートＦＥＴ２０の伝達特性を、図７に示す。
図７より、強誘電体の分極方向のヒステリシスが観測された。このヒステリシスの幅（メモリウィンドウ）は約１．５Ｖであり、図６に示した強誘電体の分極反転ヒステリシスの幅とほぼ一致している。このことは、強誘電体の分極反転がドレイン電流Ｉｄを変調していることを示唆する。
【００８３】
次に、作製した強誘電体ゲートＦＥＴ２０の記憶保持特性を調べた。
強誘電体ゲートＦＥＴ２０に、分極を形成するためのゲート電圧（分極ゲート電圧）及びドレイン電圧を印加する。
その後、ゲート電圧を保持電圧（保持ゲート電圧）として、ドレイン電流Ｉｄの時間経過による変化を測定した。なお、分極ゲート電圧を±２．５Ｖ、保持ゲート電圧を０．２Ｖ、ドレイン電圧Ｖｄを１．４Ｖとした。
結果を図８に示す。
【００８４】
図８からわかるように、１０４秒（約３時間）以上の記憶保持が可能であることが観測された。
この結果は、強誘電体の電荷保持能力と、極薄半導体構造に起因した反電場抑制効果とが、記憶保持に寄与していることを示唆するものである。
【００８５】
次に、上述の結果が、ＺｎＯの極薄膜化に起因したものであるかを検証する。
半導体層１２のＺｎＯの厚さを、完全空乏幅よりも厚い３０ｎｍ、５０ｎｍとして、同様して強誘電体ゲートＦＥＴを作製し、記憶保持特性を調べた。
【００８６】
このうち、半導体層１２のＺｎＯの厚さを３０ｎｍとした場合の記憶保持特性の測定結果を、図９に示す。
図９より、厚さ３０ｎｍでは、数十秒で記憶が消失していることがわかる。
【００８７】
また、半導体層１２のＺｎＯの厚さを５０ｎｍとした場合には、分極ゲート電圧の極性を変えてもドレイン電流Ｉｄに差がみられず、記憶保持動作が全く確認できなかった。これは、測定開始から数秒以内で記憶が消失していることが原因であると考えられる。
【００８８】
以上の結果より、強誘電体ゲートＦＥＴにおける半導体の極薄膜化によって、反電場が抑制され、その結果として記憶保持が長時間化できることは実験的に明らかである。
【００８９】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００９０】
【図１】本発明に係る強誘電体ゲートＦＥＴの一実施の形態の概略構成図（断面図）である。
【図２】本発明に係る強誘電体ゲートＦＥＴの他の実施の形態の概略構成図（断面図）である。
【図３】Ａ、Ｂ  半導体層の平面パターンを強誘電体層よりも小さく形成した強誘電体ゲートＦＥＴの実施の形態の概略構成図（斜視図）である。
【図４】本発明の回路素子の一実施の形態の概略構成図である。  Ａ  平面図である。  Ｂ  図４ＡのＡ−Ａにおける断面図である。
【図５】結晶化処理後のＳｒＢｉ２Ｔａ２Ｏ９薄膜のＸ線回折図形である。
【図６】ＳｒＢｉ２Ｔａ２Ｏ９薄膜の分極反転特性を示す図である。
【図７】作製した強誘電体ゲートＦＥＴの伝達特性を示す図である。
【図８】作製した強誘電体ゲートＦＥＴの記憶保持特性を示す図である。
【図９】半導体層のＺｎＯの厚さを３０ｎｍとした場合の記憶保持特性を示す図である。
【符号の説明】
【００９１】
１，１１，２３，２６，４３  半導体層、２，１２，２２，４６  強誘電体層、３，１３，２４，２７，４４  ソース電極、４，１４，２５，２８，４５  ドレイン電極、５，４２  絶縁性基板、６，４７  ゲート電極、１０，２０，３１，３２，４１  強誘電体ゲートＦＥＴ、１５  電極層、２１  導電性基板、４１Ａ  第１の強誘電体ゲートＦＥＴ、４１Ｂ  第２の強誘電体ゲートＦＥＴ
【図１】
2006210525.tif 000004
【図２】
2006210525.tif 000005
【図３】
2006210525.tif 000006
【図４】
2006210525.tif 000007
【図５】
2006210525.tif 000008
【図６】
2006210525.tif 000009
【図７】
2006210525.tif 000010
【図８】
2006210525.tif 000011
【図９】
2006210525.tif 000012