(57)【要約】【課題】信頼性の高い半導体装置を提供する。また、ＩＣテストを安定的に行いつつ、半導体装置を製造する技術を提供する。【解決手段】プローブを用いたＩＣテストを行った後のパッド部は第２のパッシベーション膜１５８で被覆されている。そのため、ＩＣテストの後に施されるバリアメタルの除去工程において使用されるウェットエッチング用の薬液から、ＩＣテストの実施によって部分的に薄くなったパッド部を保護することができる。したがって、パッド部を介した、ＩＣチップ内への薬液の侵入を抑制することができる。また、半導体装置１００においては、プローブを用いたＩＣテストを行うパッド部と、金属バンプ電極１６２を形成するための開口部とが分離されている。そのため、ＩＣテストによって生じたプローブ痕１６４の影響が金属バンプ電極１６２の形状に及ぶことを抑制することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に設けられた配線層と、
前記配線層上に設けられたパッド用電極と、
を備え、
前記パッド用電極は、プローブ接触領域とボンディング領域とを含み、
前記プローブ接触領域は、絶縁膜からなる保護膜により覆われていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ボンディング領域にバンプが設けられていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記配線層は、集積回路に接続され、
前記プローブ接触領域は、前記集積回路が良品か不良品かを識別するテスト用のパッドであることを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記プローブ接触領域にプローブ接触痕を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記パッド用電極が、アルミニウムを含む金属により構成されたことを特徴とする半導体装置。
【請求項６】
請求項２乃至５いずれかに記載の半導体装置において、
前記バンプが、はんだにより構成されたことを特徴とする半導体装置。
【請求項７】
請求項２乃至５いずれかに記載の半導体装置において、
前記バンプが、金により構成されたことを特徴とする半導体装置。
【請求項８】
半導体基板上に配線層を形成し、前記配線層上にプローブ接触領域とボンディング領域とを有するパッド用電極を形成する工程と、
前記プローブ接触領域にプローブを接触させる工程と、
前記プローブ接触領域を覆うように絶縁膜からなる保護膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記保護膜を形成する工程の後に、さらに、前記ボンディング領域上にバンプを形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化が進むにつれ、フリップチップ接続用バンプを有する半導体装置が多く使用されるようになっている。また、フリップチップ接続用バンプも、半導体装置の小型化、ピン数の増加に伴い、微細なバンプ形成が可能なめっき形成によるＡｕ、半田バンプが用いられるようになっている。
【０００３】
図１５および図１６に示すように、フリップチップ接続用バンプとしてめっきバンプ６２を用いたウェハ７０に対してＩＣテストを行う際、めっきバンプ６２に対して直接テストプローブ６６の針をコンタクトさせる方法があった。ウェハ７０は、シリコン基板（不図示）の上面に接するように設けられた層間絶縁膜５０、層間絶縁膜５０の上面と接するように設けられ、内部回路（不図示）と接続されているＩＣ最上層配線５２を有する。ウェハ７０は、ＩＣ最上層配線５２を保護する第１のパッシベーション膜５６、第１のパッシベーション膜５６の上面と接するように設けられた第２のパッシベーション膜５８、およびめっきバンプ６２からＩＣ最上層配線５２へのハンダの拡散を抑制するために設けられたバリアメタル６０を有する。プローブテストを行う際には、バンプ、電極パッド、ウェハ配線へのダメージを少なくし、安定したＩＣテストを行うかが重要であるが、図１５および図１６に示す方法では、めっきバンプ６２上にプローブ痕６４が生じていた。
【０００４】
半田バンプに対して直接、テストプローブ６６の針をコンタクトさせた場合のめっきバンプ６２上のプローブ痕６４の発生、プローブ針への半田付着、およびめっきバンプ６２の高さのばらつきによるコンタクト不良を抑制するための、半田バンプを用いたフリップチップ型半導体装置のＩＣテスト技術として特許文献１が挙げられる。
【０００５】
図７〜図１３に、特許文献１の図２に記載された半導体装置の製造工程フローを示す。
【０００６】
【特許文献１】特開２００２−９０４２２号公報
【０００７】
まず、半導体ウェハ１上にアルミ配線２０とパッシベーション膜３４を設ける（図７）。次に、アルミ配線２０とパッシベーション膜３４を覆うようにバリアメタル層５ａを設ける（図８）。ついで、バリアメタル層５ａ上にめっき用レジスト６を設ける（図９）。続いて、めっき用レジスト６が設けられていない位置に電解めっき法を用いて金属めっき層７ａを設ける（図１０）。次に、めっき用レジスト６を除去し（図１１）、バリアメタル５の位置以外のバリアメタル層５ａを除去する（図１２）。次に、金属めっき層７ａをリフローすることで、半田ボール７（バンプ）を形成する（図１３）。
【０００８】
特許文献１記載の技術に係る半導体装置の断面図および上面図を図１４に示す。特許文献１記載の技術においては、一つのアルミ配線２０に対し、バンプ形成用のパッド開口部２１と、テスト用のパッド開口部２２とを同時に形成している。このような構成をとり、テスト用のパッドでＩＣテストを行った後、バンプ形成用のパッドにバンプを形成することで、バンプ形成パッド、バンプへの影響の抑制が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【００１０】
特許文献１の第２の実施形態に記載された技術においては、テストパッドを保護するために、図１７に示すように、バンプ形成フロー中のバリアメタルエッチング時（図１２参照）にテスト用のパッド開口部２２にもバリアメタルを残すようにしているが、結局、Ａｌパッドにコンタクトできなくなり、硬いバリアメタルにコンタクトすることになる。そのため、プローブ接触が不安定となるという課題を有していた。
【００１１】
また、特許文献１の第２の実施形態に記載された技術において、ＩＣテストをバンプ形成前にテスト用のパッド開口部２２で行った場合には、テスト用パッドはプローブ跡による凹凸が形成され、この凹凸上に形成されたバリアメタルは膜質が劣化しているために、テスト用パッド上にバリアメタルを形成したとしても、このバリアメタルでは汚染物質の集積回路内への進入を十分に防ぐことができないという課題を有していた。
【課題を解決するための手段】
【００１２】
本発明によれば、
半導体基板と、
該半導体基板上に設けられた配線層と、
前記配線層上に設けられたパッド用電極と、
を備え、
前記パッド用電極は、プローブ接触領域とボンディング領域とを含み、
前記プローブ接触領域は、絶縁膜からなる保護膜により覆われていることを特徴とする半導体装置、
が提供される。
【００１３】
この発明によれば、プローブ接触領域は、保護膜により覆われている。そのため、プローブ接触領域にプローブが接触することによって生じるパッド用電極の切片がプローブ接触領域外に移動することを抑制することができる。
【００１４】
本発明において、ボンディング領域にバンプが設けられていてもよく、バンプを形成する際に、バリアメタルを構成する金属膜の除去に用いられるエッチング液がプローブ接触領域を介してＩＣチップ内に侵入することを抑制することができ、信頼性の高い半導体装置が提供される。また、パッド用電極が、プローブ接触領域と、バンプ形成用のボンディング領域とに分離されることによって、ＩＣテストによって生じたプローブ痕の影響がバンプの形状に及ぶことを抑制することができる。
【００１５】
本発明によれば、
半導体基板上に配線層を形成し、前記配線層上にプローブ接触領域とボンディング領域とを有するパッド用電極を形成する工程と、
前記プローブ接触領域にプローブを接触させる工程と、
前記プローブ接触領域を覆うように絶縁膜からなる保護膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法、
が提供される。
【００１６】
この発明によれば、プローブ接触領域においてパッド用電極にプローブを当てることによって、パッド用電極に対してＩＣテスト用のプローブを安定的に接触させることができる。そのため、ＩＣテストを安定的に行いつつ、半導体装置を製造することができる。
【００１７】
本発明において、保護膜を形成する工程の後に、さらに、ボンディング領域上にバンプを形成する工程を含んでもよく、ＩＣテストによって生じたプローブ痕の影響がバンプの形状に及ぶことが抑制された半導体装置を製造することができる。
【発明の効果】
【００１８】
本発明によれば、信頼性の高い半導体装置が提供される。また、ＩＣテストを安定的に行いつつ、半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
図１に示す半導体装置１００は、半導体基板（シリコン基板１５０）と、半導体基板上に設けられた配線層と、配線層上に設けられたパッド用電極（ＩＣ最上層配線１５２）とを備え、パッド用電極は、プローブ接触領域１６８とボンディング領域１７０とを含み、プローブ接触領域１６８は、絶縁膜である保護膜（第２のパッシベーション膜１５８）により覆われている。
【００２１】
図１は本実施形態に係る半導体装置１００の断面図である。
【００２２】
半導体装置１００は、シリコン基板１５０、シリコン基板１５０の上面と接するように設けられたＩＣ最上層配線１５２、ＩＣ最上層配線１５２の一部を覆うように設けられた第１のパッシベーション膜１５６、第２のパッシベーション膜１５８、バリアメタル１６０、金属バンプ電極１６２により構成される。
【００２３】
シリコン基板１５０の上部領域には、図示されていないが配線層および層間絶縁膜が設けられている。
【００２４】
ＩＣ最上層配線１５２は、アルミニウムを含む金属などにより構成され、集積回路（ＩＣ）である内部回路（不図示）に接続される。ＩＣ最上層配線１５２は、一体の形状であり、プローブ接触領域１６８とボンディング領域１７０とを含む。プローブ接触領域１６８は、ＩＣ最上層配線１５２の一部であり、内部回路が良品であるか否かを識別するＩＣテストなどの際にプローブを接触させるパッド領域である。内部回路が良品か不良品かを識別するプローブテストが行われたプローブ接触領域１６８は、プローブ接触痕であるプローブ痕１６４を有している。
【００２５】
第１のパッシベーション膜１５６は、ＳｉＯ２などの酸化シリコン膜などにより構成され、ＩＣ最上層配線１５２を被覆し、保護する機能を有する。プローブ接触領域１６８およびボンディング領域１７０においては、第１のパッシベーション膜１５６は、ＩＣ最上層配線１５２を被覆していない。
【００２６】
第２のパッシベーション膜１５８は、ポリイミドなどにより構成され、プローブ痕１６４が残存するプローブ接触領域１６８において露出されたＩＣ最上層配線１５２を被覆し、保護する機能を有する。また、ボンディング領域１７０を除いて、第１のパッシベーション膜１５６を被覆する。第２のパッシベーション膜１５８は、プローブ接触領域１６８にプローブを接触させることで行われるＩＣテストが施された後に形成される。
【００２７】
ボンディング領域１７０は、ＩＣ最上層配線１５２の一部であり、その上面に接するようにバリアメタル１６０を介して金属バンプ電極１６２が設けられるパッド領域である。
【００２８】
バリアメタル１６０は、ボンディング領域１７０において露出されたＩＣ最上層配線１５２を覆うように設けられる。バリアメタル１６０は、Ｎｉ、Ｃｕ、Ｔｉなどの単層もしくは複数の金属層により構成され、後述する金属バンプ電極１６２の成分がＩＣ最上層配線１５２へ拡散することを抑制する機能を有する。
【００２９】
金属バンプ電極１６２は、バリアメタル１６０の上面を覆うように設けられる。本実施形態において、金属バンプ電極１６２は、半田（はんだ）により構成され、外部との接続に用いられる。
【００３０】
以下、図２〜図６を用いて、半導体装置１００の製造プロセスを説明する。
【００３１】
図２に、金属バンプ電極１６２を形成する前の、内部回路（不図示）が形成されたウェハの断面構造を示す。
【００３２】
このウェハは以下の方法で形成される。まず、その上部領域に配線層（不図示）を有するシリコン基板１５０上に、アルミニウムにより構成され、同じ電位であるＩＣ最上層配線１５２をスパッタリングにより形成する。次に、ＣＶＤ法などによって、ＩＣ最上層配線１５２を覆うように第１のパッシベーション膜１５６を設ける。ついて、レジストをパターニングし、露光された部分をウェットエッチングすることによって、プローブ接触領域１６８とボンディング領域１７０とを開口する開口部を設ける。
【００３３】
続いて、図３に示すように、プローブ接触領域１６８において露出されたＩＣ最上層配線１５２にプローブ１７２を接触させて電気的な特性測定を行うことで、内部回路（不図示）が良否か不良品かを識別するプローブテストをウェハ状態で行うことができる。
【００３４】
この結果、図４に示すように、プローブ接触領域１６８において露出されたＩＣ最上層配線１５２には、アルミニウムがプローブ１７２によって削られたプローブ痕１６４が発生する。
【００３５】
次に、第２のパッシベーション膜１５８を、プローブ接触領域１６８を被覆し、ボンディング領域１７０を露出するように形成する（図５）。その具体的な方法としては以下の方法が挙げられる。まず、たとえば、スピンコート法などにより全面に塗布膜を形成し、形成された塗布膜の上にレジストを形成する。次に、マスクをしたレジストを露光・パターニングし、ボンディング領域１７０の部分の第２のパッシベーション膜１５８をウェットエッチングして、ボンディング領域１７０が露出されるように除去する。ここで、エッチング液としては、第２のパッシベーション膜１５８を除去できるが、第１のパッシベーション膜１５６を除去しない液を用いる。
【００３６】
次に、ボンディング領域１７０の上面、第１のパッシベーション膜１５６の上面の一部、第２のパッシベーション膜１５８の上面を覆うようにバリアメタル１６０を形成した後、ウェットエッチングによって、ボンディング領域１７０の部分を除いてバリアメタル１６０を除去する。次に、バリアメタル１６０の上面を覆うように金属バンプ電極１６２を形成する（図６）。
【００３７】
以上のプロセスにより、半導体装置１００が完成する。
【００３８】
以下、半導体装置１００の効果について説明する。
【００３９】
半導体装置１００においては、プローブを用いたＩＣテストを行った後のパッド部は第２のパッシベーション膜１５８で被覆されている。そのため、ＩＣテストの後に施されるバリアメタル１６０の除去工程において使用されるウェットエッチング用の薬液から、ＩＣテストの実施によって部分的に薄くなったプローブ接触領域１６８（パッド部）を保護することができる。したがって、パッド部を介した、ＩＣチップ（内部回路）内への薬液の侵入を抑制することができる。また、ＩＣテストを行った後のプローブ接触領域１６８が第２のパッシベーション膜１５８で被覆されていることによって、ＩＣテストを実施する際にプローブを接触させることによって生じることがあるＩＣ最上層配線１５２の切り屑（切片）がプローブ接触領域１６８の外部に移動することを抑制することができる。さらに、半導体装置１００においては、プローブを用いたＩＣテスト（内部回路が良品か不良品かを識別するテスト）を行う領域（プローブ接触領域１６８において露出されたＩＣ最上層配線１５２）と、金属バンプ電極１６２を形成するための領域（ボンディング領域１７０において露出されたＩＣ最上層配線１５２）とが分離されている。そのため、ＩＣテストによって生じたプローブ痕１６４の影響が金属バンプ電極１６２の形状に及ぶことを抑制することができる。
また、特許文献１記載の技術のように硬度の高いバリアメタルにプローブをコンタクトさせることなく、パッド部に対してプローブを安定的に接触させることができる。そのため、ＩＣテストを安定的に行う事ができる。
【００４０】
また、半導体装置１００においては、ＩＣ最上層配線１５２の材料としてアルミニウムを用いている。ここで、アルミニウムは軟らかい金属材料であるため、ＩＣテストの際に酸化されていない新しいアルミニウムの断面とプローブとを接触させることができる。そのため、プローブとＩＣテスト用のパッドとの間の電気的接続を、より安定させることができる。
【００４１】
また、半導体装置１００においては、金属バンプ電極１６２の材料として半田が用いられる。そのため、外部との接続に用いられる配線等と金属バンプ電極１６２との接触性を向上させることができる。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４３】
たとえば、上記実施形態においては、ＩＣ最上層配線１５２がアルミニウムを含む金属により構成される形態について説明したが、その他の導電体であっても、集積回路と電気的に接続することができ、シリコン基板１５０上に設けられるものであればよい。
【００４４】
また、上記実施形態においては、金属バンプ電極１６２を構成する材料として、半田が用いられる形態について説明したが、金属バンプ電極を構成する材料としては、金、銅、またはそれらを組み合わせた複数の金属などを用いてもよい。ここで、金属バンプ電極の材料として、金を用いることによって、従来から用いられている熱圧着や超音波併用熱圧着等の、より簡単な接合プロセスで、外部と接続する配線とバンプとを接合させることができる。
【００４５】
また、プローブ接触領域とボンディング領域との間が繋がっていないＩＣ最上層配線を用いた場合であっても、上記実施形態で説明した効果を奏することができる。また、上記実施形態において説明したプローブ接触領域１６８とボンディング領域１７０とが一体となって繋がっているＩＣ最上層配線１５２においては、より大きな効果を奏することができる。
【図面の簡単な説明】
【００４６】
【図１】実施の形態に係る半導体装置を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式的に示した断面図である。
【図７】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図８】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図９】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図１０】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図１１】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図１２】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図１３】従来の技術に係る半導体装置の製造工程を模式的に示した断面図である。
【図１４】従来の技術に係る半導体装置を模式的に示した図である。
【図１５】従来の技術に係る半導体装置におけるプローブテスト方法を示した断面図である。
【図１６】従来の技術に係る半導体装置を模式的に示した断面図である。
【図１７】従来の技術に係る半導体装置を模式的に示した断面図である。
【符号の説明】
【００４７】
１００      半導体装置
１５０      シリコン基板
１５２      ＩＣ最上層配線
１５６      第１のパッシベーション膜
１５８      第２のパッシベーション膜
１６０      バリアメタル
１６２      金属バンプ電極
１６４      プローブ痕
１６８      プローブ接触領域
１７０      ボンディング領域
１７２      プローブ
【図１】
2006210438.tif 000003
【図２】
2006210438.tif 000004
【図３】
2006210438.tif 000005
【図４】
2006210438.tif 000006
【図５】
2006210438.tif 000007
【図６】
2006210438.tif 000008
【図７】
2006210438.tif 000009
【図８】
2006210438.tif 000010
【図９】
2006210438.tif 000011
【図１０】
2006210438.tif 000012
【図１１】
2006210438.tif 000013
【図１２】
2006210438.tif 000014
【図１３】
2006210438.tif 000015
【図１４】
2006210438.tif 000016
【図１５】
2006210438.tif 000017
【図１６】
2006210438.tif 000018
【図１７】
2006210438.tif 000019