(57)【要約】【課題】ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供する。【解決手段】  Ｐ型Ｓｉ基板上のＰＮ接合バラクタの形成領域に高濃度のリンイオンを注入し、カーボンを注入した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物がＮ型Ｓｉ層側にせり上がってくるが、表面にカーボンが導入されているバラクタ形成領域は埋め込み不純物層からの不純物拡散が抑制され、リンのせり上がりを抑制できる。【選択図】図１
2006310590.tif 000002
【特許請求の範囲】
【請求項１】
用途の異なる２以上の半導体素子を有する半導体装置であって、
半導体基板に形成された２以上の高濃度の埋め込み型不純物層と、
前記埋め込み型不純物層の上に形成された低濃度のエピタキシャル層とを備え、
少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層とは、不純物のせり上がり量が異なることを特徴とする半導体装置。
【請求項２】
前記埋め込み型不純物層中の不純物はリンであり、
前記第２の埋め込み型不純物層の上部にカーボンがドープされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記２以上の埋め込み不純物層の拡散深さが互いに一致している、又は、不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の拡散深さは不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の拡散深さよりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の埋め込み型不純物層中の不純物は砒素又はアンチモンであり、
前記第２の埋め込み型不純物層中の不純物はリンであり、
前記エピタキシャル層の下部にカーボンがドープされていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタが配置され、
不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタ又はＰＮ接合型バラクタが配置されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記２以上の埋め込み不純物層の少なくとも一部が、互いに接続していることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
用途の異なる２以上の半導体素子を有する半導体装置の製造方法であって、
半導体基板に２以上の高濃度の埋め込み型不純物層を形成する工程と、
前記埋め込み型不純物層の上に低濃度のエピタキシャル層を形成する工程とを備え、
少なくとも第１の埋め込み型不純物層と第２の埋め込み型不純物層とは、不純物のせり上がり量が異なることを特徴とする半導体装置の製造方法。
【請求項８】
前記埋め込み型不純物層の形成工程は、前記埋め込み型不純物層の形成領域にリンを注入する工程と、前記第２の埋め込み型不純物層の形成領域にカーボンを注入する工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記埋め込み型不純物層の形成工程は、前記第１の埋め込み型不純物層の形成領域に砒素又はアンチモンを注入する工程と、前記第２の埋め込み型不純物層の形成領域にリンを注入する工程とを含み、
前記エピタキシャル層の形成工程は、カーボンがドープされた半導体層を形成した後で、前記低濃度のエピタキシャル層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
不純物のせり上がり量が大きい前記第１の埋め込み型不純物層の形成領域に高速用バイポーラトランジスタを形成し、
不純物のせり上がり量が小さい前記第２の埋め込み型不純物層の形成領域に高耐圧用バイポーラトランジスタ、ラテラルＰＮＰトランジスタ又はＰＮ接合型バラクタを形成することを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に、バイポーラトランジスタ、ＭＯＳトランジスタ及びバラクタなどの多種の素子を搭載した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）は、Ｓｉホモ接合バイポーラトランジスタに比べて優れた高速動作性・高電流駆動能力を持つことから、高速・高集積を必要とする移動体通信等の通信用デバイスとして利用されている。特に、バイポーラトランジスタにＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＧｅＣ等のヘテロ接合構造を組み込んで、１００ＧＨｚを越える遮断周波数をもつＨＢＴが実現されている。
【０００３】
近年、高速性能に優れるＨＢＴは、ＣＭＯＳ、ラテラルＰＮＰトランジスタ及びＰＮ接合型バラクタ素子などと集積化され、通信用デバイス等に利用されている。また、高速用ＨＢＴと高耐圧用ＨＢＴを同一基板上に混載したＢｉＣＭＯＳに関する従来例として、特許文献１に開示されている半導体装置が知られている。
【０００４】
この従来例では、高速用ＨＢＴのコレクタ層の表面に凹状の窪みが形成されているため、高速用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に薄くし、高耐圧用ＨＢＴのＳｉＧｅ・ベース層直下のコレクタ層を相対的に厚くすることが可能になり、それぞれに最適なＣＥ間耐圧が達成されるので、それぞれの高耐圧特性及び高速特性が両立されて高性能な半導体装置が実現される。
【特許文献１】特開２００２−２０８６４１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来例の構造では、ＨＢＴの高性能化に伴い、高速用ＨＢＴのコレクタ層を更に薄くするには凹状の窪みを深く形成しなければならない。しかしながら、凹状の窪みを深くすると、コレクタ層の表面段差が大きくなり、この段差を跨いで形成するＳｉＧｅ・ベース層の結晶性や膜組成が劣化する。更に、この窪み上に形成するエミッタ電極の微細加工も困難であった。
【０００６】
上記課題を鑑み、本発明は、高濃度の埋め込み型不純物層の構造を工夫し、埋め込み型不純物層上の実効的なエピタキシャル層の厚さを素子によって異なるものに形成させることにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の性能を両立させることができる高性能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、不純物のせり上がり量が異なる高濃度の埋め込み型不純物層を形成することを特徴とする。以下、本発明の構成及び原理について説明する。
【０００８】
本発明に係る第１の半導体装置及びその製造方法は、Ｐ型シリコン（Ｓｉ）基板上の所望の素子領域、例えばＰＮ接合バラクタの形成領域に高濃度のリン（Ｐ）イオンを注入し、カーボン（Ｃ）を注入した後、Ｓｉ基板上に低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物がＮ型Ｓｉ層側にせり上がってくるが、上部にカーボンがドープされているバラクタ形成領域は埋め込み不純物層からの不純物拡散が抑制され、リンのせり上がりを抑制できる。
【０００９】
カーボンを含むＳｉ層中のリンの不純物拡散メカニズムはＨ．Ｒｕｃｋｅｒら（ＩＥＤＭ１９９９，ｐ．３４５）によって報告されている。Ｓｉ中にカーボンが存在するとカーボンは格子間位置に存在し、リンが格子間位置を移動することができずに拡散を抑制することができる。
【００１０】
これにより、カーボンを含むＳｉ層中のリンの拡散係数が小さいため、その後の低濃度のＮ型Ｓｉ層を形成する際にバラクタ形成領域のリンのせり上がりが抑制され、埋め込み不純物層の上部位置が高速用ＨＢＴ形成領域よりバラクタ形成領域の方が相対的に低くなり、実効的な低濃度のＮ型Ｓｉ層の膜厚が大きくなるので、ＰＮ接合バラクタを高性能化できる。同様に、ラテラルＰＮＰトランジスタや高耐圧用ＨＢＴの形成領域にも、カーボンを注入してリンのせり上がりを抑制する手段を適用すると、ラテラルＰＮＰトランジスタや高耐圧用ＨＢＴを高性能化できる。
【００１１】
次に、本発明に係る第２の半導体装置及びその製造方法は、Ｐ型シリコン基板上の所望の素子領域、例えばＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴの形成領域にリンを注入し、高速用ＨＢＴの形成領域に砒素（Ａｓ）又はアンチモン（Ｓｂ）を注入した後、Ｐ型シリコン基板上にカーボンドープＳｉ層を成長し、続いて低濃度のＮ型Ｓｉ層を形成する。Ｎ型Ｓｉ層は約１０００〜１２００℃でエピタキシャル成長させるため、埋め込み型不純物層中の不純物がＮ型Ｓｉ層側にせり上がってくるが、Ｎ型Ｓｉ層の下部である界面側にカーボンが存在することでリンの拡散は抑制され、逆に砒素又はアンチモンにはこの拡散抑制効果がないか若しくは小さいので、砒素又はアンチモンの注入領域のせり上がり量はリンの注入領域に比べて大きい。
【００１２】
これにより、リンの注入領域上の実効的なＮ型Ｓｉ層の膜厚が、砒素又はアンチモンの注入領域上の実効的なＮ型Ｓｉ層の膜厚より大きくなるので、高速用ＨＢＴの性能を低下することなく、ＰＮ接合バラクタ、ラテラルＰＮＰトランジスタ又は高耐圧用ＨＢＴを高性能化できる。
【発明の効果】
【００１３】
以上説明したように、本発明に係る半導体装置及びその製造方法によると、所望の素子によって実効的に膜厚の異なるＳｉエピタキシャル層を形成することにより、ＢｉＣＭＯＳなどの半導体装置に搭載される用途の異なる各素子の特性向上を両立することができるので、全ての素子において性能向上が可能となる、高性能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、図面を参照しながら、本発明の第１の実施形態における半導体装置について詳細に説明する。本実施形態の半導体装置は、高速用ＨＢＴ及びＰＮ接合バラクタを備えている。図１は、本実施形態に係る高速用ＨＢＴとＰＮ接合型バラクタの断面図である。
【００１５】
図１に示すように、Ｐ型Ｓｉ基板１と、Ｐ型Ｓｉ基板１の表面部に形成された高濃度のＮ+埋め込み型不純物層２を備えており、ＰＮ接合バラクタの形成領域のみにイオン注入して形成されたカーボンドープＳｉ層４を有する。高濃度のＮ+埋め込み型不純物層２の上には、エピタキシャル成長によって形成された、コレクタとして機能するＳｉ単結晶層３を備える。ここで、実効的なＮ型Ｓｉ単結晶層３の膜厚は、後述するように、ＨＢＴ形成領域よりもバラクタ形成領域の方が厚くなる。また、シリコン酸化膜からなるシャロートレンチ５と、シャロートレンチ５の下方に形成され、シリコン酸化膜８及びポリシリコン膜７からなるディープトレンチ６と、コレクタとはシャロートレンチ５を挟んだ離間した部位に形成されたＮ+型コレクタ引き出し層９とを備えている。
【００１６】
更に、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの上に形成され、エミッタ開口部を有するシリコン酸化膜３１と、エミッタ開口部を埋めて単結晶のＳｉ／ＳｉＧｅＣ層３０ａに接触するポリシリコン膜からなるエミッタ電極３３と、エミッタ電極３３及びシリコン酸化膜３１の側面上に形成されたシリコン酸化膜からなるサイドウォール３６とを備えている。エミッタ電極３３、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂ及びＮ+型コレクタ引き出し層９の上部にはシリサイド層（図示せず）が形成されている。ここで、単結晶のＳｉ／ＳｉＧｅＣ層３０ａのうちエミッタ電極３３とＮ型Ｓｉ単結晶層３（コレクタ層）とに挟まれた部分のうちシリコン酸化膜３１の開口部領域が真性ベース層である。また、Ｓｉ／ＳｉＧｅＣ層３０ａのうち真性ベース層を除く部分と、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとにより、外部ベース層が構成されている。なお、本実施形態のＳｉＧｅＣ膜は、エミッタ側からコレクタ側に向かってバンドギャップが徐々に小さくなるように、傾斜組成を有している。また、Ｐ型Ｓｉ基板上１には、エミッタ電極３３や外部ベース層を覆うシリコン酸化膜からなる層間絶縁膜３８と、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極３３、外部ベース層及びＮ+型コレクタ引き出し層９の各Ｃｏシリサイド層に到達する接続孔を埋めるＷプラグ３９と、層間絶縁膜３８の上に形成され、各Ｗプラグ３９に接続されるアルミニウム合金膜からなる金属配線４０とが設けられている。
【００１７】
次に、本発明の第１の実施形態における半導体装置の製造方法について説明する。図２〜図１２は、本発明の第１の実施形態に係るバイポーラトランジスタの製造工程を示す断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００１８】
まず、図２（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層２を形成しようとする領域（ＨＢＴ形成領域及びバラクタ形成領域）を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０15ｃｍ-2の条件でリンイオンを注入する。その後、温度が１０００℃程度で３０分程度の熱処理を行なう。続いて、リソグラフィを用いてバラクタ形成領域のみ開口し、カーボンイオンを加速エネルギー約４５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で注入して、バラクタ形成領域の表面部にカーボンドープＳｉ層４を形成する。
【００１９】
次に、図２（ｂ）に示すように、Ｐ型Ｓｉ基板１の上に、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３をエピタキシャル成長させる。このとき、Ｓｉ単結晶３内におけるＮ型不純物の濃度は、約１×１０15ｃｍ-3、埋め込み型不純物層２内におけるリンのピーク濃度は、約６×１０17ｃｍ-3、カーボンドープＳｉ層４内におけるカーボン濃度は約１×１０17ｃｍ-3である。
【００２０】
ここで、図２（ｂ）に示すように、ＨＢＴ形成領域とバラクタ形成領域においては、埋め込み型不純物層の上部の位置がＨＢＴ形成領域の方が高くなっている。これは、バラクタ形成領域に導入したカーボンがＳｉ単結晶層３へのリンのせり上がりを抑制する効果によるものである。このため、実効的なＮ型Ｓｉ単結晶層３の膜厚は、ＨＢＴ形成領域よりもバラクタ形成領域の方が約１００〜１５０ｎｍ厚くなる。
【００２１】
また、ＨＢＴ形成領域とバラクタ形成領域の底部においては、埋め込み不純物層２の拡散深さが互いに一致しているか、又は、リンの拡散抑制効果により、不純物のせり上がり量が大きいＨＢＴ形成領域の埋め込み型不純物層２の拡散深さは、不純物のせり上がり量が小さいバラクタ形成領域の埋め込み型不純物層２の拡散深さよりも大きくなる。
【００２２】
次に、図３に示す工程で、分離層として、シリコン酸化膜が埋め込まれたシャロートレンチ５と、アンドープポリシリコン膜７及びこれを取り囲むシリコン酸化膜８により構成されるディープトレンチ６とを形成する。各トレンチ５、６の深さは、それぞれ約０．３μｍ、約３μｍである。
【００２３】
次に、図４に示すように、Ｎ+型コレクタ引き出し層９、Ｎ+型引き出し層１０の形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜を注入マスクとして用いて、加速エネルギー約６０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で、リン（Ｐ）イオンをＳｉ単結晶層３内に選択的に注入した後、酸素プラズマアッシングを用いてレジスト膜を除去する。続いて、温度が８５０℃程度で３０分程度の熱処理を行なって、更に、加速エネルギー約５０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件でヒ素を注入して、Ｎ+型コレクタ引き出し層９、Ｎ+型引き出し層１０を形成する。
【００２４】
次に、フォトリソグラフィーとイオン注入とを用いて、加速エネルギー約５０〜６４０ｋｅＶ、ドーズ量１×１０12ｃｍ-2〜１×１０13ｃｍ-2の条件で、ＰＮ接合バラクタ部にリンを注入してＮ型拡散層１２、続いて加速エネルギー約５ｋｅＶ、ドーズ量約２×１０15ｃｍ-2の条件でボロン（Ｂ）を注入してＰ型拡散層１１を形成する。続いて温度が１０００℃程度、時間が１０〜１５秒程度の熱処理をして不純物を活性化させる。
【００２５】
次に、図５に示すように、減圧ＣＶＤ法により、基板上に厚さ約５０ｎｍのシリコン酸化膜２８を堆積させ、続いて、減圧ＣＶＤ法により、シリコン酸化膜２８の上に約１００ｎｍのポリシリコン膜２９を堆積させる。
【００２６】
次に、図６に示すように、フォトリソグラフィーを用いてＨＢＴ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、エッチングにより、ポリシリコン膜２９をパターニングして、外部ベース層の形成領域を開口する。次に、酸素プラズマアッシングを用いてレジスト膜を除去し、続いて、ポリシリコン膜２９の開口部に露出しているシリコン酸化膜２８をフッ酸により除去し、リンが注入されたＳｉ単結晶層３の表面を露出させる。
【００２７】
次に、図７に示すように、ＵＨＶ−ＣＶＤ法により、基板上に約７０ｎｍのＳｉバッファ層を成長した後に、ＳｉＧｅＣ膜とＳｉ膜を順次エピタキシャル成長する。このとき、Ｓｉ単結晶層３の上には、厚さ約７０ｎｍのＳｉＧｅＣ膜と厚さ約３０ｎｍのＳｉ膜とからなる厚さ約１００ｎｍのＳｉ／ＳｉＧｅＣ層３０ａが成長され、シャロートレンチ５（シリコン酸化膜）及びポリシリコン膜２９の上には、厚さ約３０ｎｍの多結晶Ｓｉと厚さ３５ｎｍの多結晶ＳｉＧｅＣ膜と厚さ約１５ｎｍの多結晶Ｓｉ膜とからなる厚さ約８０ｎｍの多結晶のＳｉ／ＳｉＧｅＣ層３０ｂが成長される。また、ｉｎ−ｓｉｔｕドープにより、ＳｉＧｅＣ膜にはボロン（Ｂ）が導入されて、ＳｉＧｅＣ膜はＰ型になっている。
【００２８】
次に、図８に示すように、減圧ＣＶＤ法により、基板上に、膜厚が約３０ｎｍのシリコン酸化膜３１及び膜厚が約５０ｎｍで濃度約３×１０15ｃｍ-3のリンを含むポリシリコン膜３２を連続して堆積する。その後、フォトリソグラフィーを用いて、エミッタ形成領域を開口したレジスト膜（図示せず）を形成し、レジスト膜をエッチングマスクとして用いて、ドライエッチングにより、ポリシリコン膜３２をパターニングして、エミッタ開口部４５を形成する。その後、ウエットエッチングにより、エミッタ開口部４５内のシリコン酸化膜３１を除去する。
【００２９】
次に、図９に示すように、基板上に、ｉｎ−ｓｉｔｕドープを伴う減圧ＣＶＤにより、膜厚が４００ｎｍ程度で濃度が１〜５×１０20ｃｍ-3程度のＮ型不純物（リン）を含むＮ+型ポリシリコンを堆積する。続いて、フォトリソグラフィーにより、Ｎ+型ポリシリコン膜３２の上に、エミッタ電極部分を覆うレジスト膜を形成する。そして、レジスト膜をエッチングマスクとして用いて、異方性エッチングにより、ポリシリコン膜をパターニングしてエミッタ電極３３を形成する。続いて、レジスト膜及びエミッタ電極３３をエッチングマスクとして用いて、ウエットエッチングにより、シリコン酸化膜３１のうちエミッタ電極３３によって覆われていない部分を除去する。
【００３０】
次に、外部ベースの抵抗を低減するために、Ｓｉ／ＳｉＧｅＣ層３０ａ、３０ｂに、基板表面に実質的に垂直な方向（チャネリングを生じない程度の傾きしかない方向）から、加速エネルギー約５ｋｅＶ、ドーズ量２×１０15ｃｍ-3の条件でボロンの追加注入を行なう。
【００３１】
次に、図１０に示すように、酸素プラズマアッシングにより、エミッタ電極３３のパターンニングに用いたレジスト膜を除去する。その後、フォトリソグラフィーにより、エミッタ電極３３及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層となる領域を覆うレジスト膜を形成し、レジスト膜をエッチングマスクとして用いて、多結晶のＳｉ／ＳｉＧｅＣ層３０ｂのうち外部ベース層よりも外側に位置する部分を除去する。
【００３２】
次に、図１１に示すように、減圧ＣＶＤ法により、基板上に、厚さが約３０〜１００ｎｍ程度のシリコン酸化膜を堆積した後、温度が９００℃程度で、時間が１０〜１５秒程度の熱処理を行なって、エミッタ電極３３からＳｉ／ＳｉＧｅＣ層３０ａ中のＳｉ膜内にリンを拡散させてエミッタ層３５を形成する。続いて、基板上に、シリコン酸化膜堆積した後、シリコン酸化膜を異方性エッチングして、エミッタ電極３３の側面上にサイドウォール３６を形成する。この時、ＨＢＴのエミッタ電極３３の上面、Ｓｉ／ＳｉＧｅＣ層３０ｂの上面、及びＮ+型コレクタ引き出し層９の上面には、シリコン層が露出している状態である。
【００３３】
次に、図１２に示すように、スパッタリングにより、基板上にＣｏ膜を形成した後、加熱してＣｏとＳｉとを反応させて、ＨＢＴのエミッタ電極３３の上部、Ｓｉ／ＳｉＧｅＣ層３０ｂの上部、及びＮ+型コレクタ引き出し層９の上部にＣｏシリサイド層を形成する。その後、ＣｏとＳｉとの未反応層を除去し、続いて、Ｃｏシリサイド層のアニールを行なうことにより、Ｃｏシリサイド層を低抵抗化する。これにより、Ｓｉ／ＳｉＧｅＣ層３０ａの一部とＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層とによって構成される外部ベース層とを形成する。
【００３４】
これ以降の工程では、周知の多層配線工程プロセスを用いる。すなわち、基板上にシリコン酸化膜からなる層間絶縁膜３８を堆積した後に、層間絶縁膜３８を貫通してＨＢＴのエミッタ電極３３、外部ベース層及びＮ+型コレクタ引き出し層９の各Ｃｏシリサイド層に到達する接続孔を形成する。その後、各接続孔内にＷ膜を埋め込んでＷプラグ３９を形成した後に、層間絶縁膜３８の上にアルミニウム合金膜を形成し、所定の領域を開口したレジスト膜をマスクとして用いて、アルミニウム合金膜をパターニングすることにより、各Ｗプラグ３９に接続され、層間絶縁膜３８の上に延びる金属配線４０を形成する。このようにして、図１に示す本実施形態の半導体装置が完成する。
【００３５】
なお、本実施形態では、高速用ＨＢＴにＰＮ接合バラクタを集積する場合について示したが、高耐圧用ＨＢＴ、ラテラルＰＮＰトランジスタなどを高速用ＨＢＴと集積する場合にも有効である。すなわち、ラテラルＰＮＰトランジスタや高耐圧用ＨＢＴの形成領域における埋め込み型不純物層のせり上がりを、カーボンの導入によって抑制することで、ラテラルＰＮＰトランジスタの電流増幅率（ｈFE）や高耐圧用ＨＢＴの耐圧を向上させることができる。
【００３６】
また、本実施形態では、ＰＮ接合バラクタ形成領域の表面全部にカーボンを注入したが、Ｎ+型引き出し層１０の形成部を除いたＰ型拡散層１１の形成部のみに注入しても良い。こうすると、Ｎ+型引き出し層１０の形成部において埋め込み型不純物層３のせり上がり量が大きくなり、この部分での寄生抵抗を低減できる。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態における半導体装置及びその製造方法について説明する。本実施形態の半導体装置は、高速用ＨＢＴ及びＰＮ接合バラクタを備えている。
【００３８】
まず、図１３（ａ）に示すように、（００１）面を主面とするＰ型Ｓｉ基板１の上部の表面に、フォトリソグラフィーを用いて、Ｎ型の埋め込み型不純物層を形成しようとする領域を開口したレジスト膜（図示せず）を形成する。次に、レジスト膜を注入マスクとして用いて、Ｓｉ基板１のＨＢＴ形成領域に加速エネルギー約３０ｋｅＶ、ドーズ量約４×１０15ｃｍ-2の条件で砒素を注入し、またバラクタ形成領域に加速エネルギー約３０ｋｅＶ、ドーズ量約１×１０15ｃｍ-2の条件でリンを注入する。これにより、ＨＢＴ形成領域及びバラクタ形成領域にそれぞれ深さ約１μｍのＮ型の埋め込み型不純物層２ａ、２ｂを形成する。その後、温度が１０００℃程度で３０分程度の熱処理を行なう。
【００３９】
次に、ＣＶＤ法により、トリクロルシラン（ＳｉＨＣｌ3）及びプロパン（Ｃ3Ｈ8）を用いて圧力２００Ｐａ、成長温度約１０００℃の条件でカーボンをｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層４を成長し、その後、図１３（ｂ）に示すように、Ｎ型不純物をｉｎ−ｓｉｔｕドープしながらＳｉ単結晶層３をエピタキシャル成長する。このとき、カーボンドープ層４の膜厚は、１ｎｍ以上２０ｎｍ以下の範囲にあることが好ましく、この範囲内で約５ｎｍ程度であることがより好ましい。ｎ型不純物エピタキシャル層３の膜厚は約４５０ｎｍである。このとき、埋め込み型不純物層２ａ内における砒素の濃度は約６×１０19ｃｍ-3、埋め込み型不純物層２ｂ内におけるリンの濃度は約６×１０17ｃｍ-3、Ｓｉ単結晶層４におけるカーボン濃度は約１×１０17ｃｍ-3である。また、ＨＢＴ形成領域とバラクタ形成領域においては埋め込み型不純物層の上部の位置がＨＢＴ形成領域の方が高くなっている。
【００４０】
これは、埋め込み層に注入された砒素とリンの拡散係数が、カーボンのドーピングによって大きく異なる効果によるものである。この効果により、Ｓｉ単結晶層３へのＮ型不純物のせり上がり量が異なり、ＨＢＴ形成領域とバラクタ形成領域との埋め込み型不純物層の上部位置は、ＨＢＴ形成領域の方が高くなる。このため、実効的なＮ型Ｓｉ単結晶層３の膜厚は、ＨＢＴ形成領域よりもバラクタ形成領域の方が約１００〜１５０ｎｍ厚くなる。
【００４１】
これ以降の工程は、第１の実施形態と同様の製造工程を用いて、高速用ＨＢＴ及びＰＮ接合バラクタを形成する。このようにして、図１４に示す本実施形態の半導体装置が完成する。
【産業上の利用可能性】
【００４２】
以上説明したように、本発明は、良好な高周波特性が要求される情報・通信用デバイス等に有用である。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に係る半導体装置を示す断面図
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図５】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図６】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図７】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図８】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図９】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１０】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１２】第１の実施形態に係る半導体装置の製造工程を示す断面図
【図１３】第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１４】第２の実施形態に係る半導体装置を示す断面図
【符号の説明】
【００４４】
１  Ｐ型Ｓｉ基板
２  Ｎ+埋め込み型不純物層
３  Ｓｉ単結晶層
４  カーボンドープＳｉ層
５  シャロートレンチ
６  ディープトレンチ
７  アンドープポリシリコン膜
８  シリコン酸化膜
９  Ｎ+型コレクタ引き出し層
１０  Ｎ+型引き出し層
１１  Ｐ型拡散層
１２  Ｎ型拡散層
２８  シリコン酸化膜
２９  ポリシリコン膜
３０ａ  単結晶のＳｉ／ＳｉＧｅＣ層
３０ｂ  多結晶のＳｉ／ＳｉＧｅＣ層
３１  シリコン酸化膜
３２  ポリシリコン膜
３３  エミッタ電極
３５  エミッタ層
３６  サイドウォール
３８  層間絶縁膜
３９  Ｗプラグ
４０  金属配線
４５  エミッタ開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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