(57)【要約】【課題】  トランジスタの熱暴走を防止しかつ高い電力利得を確保しつつ、高周波信号のバイアス回路側への回り込みを最小限に抑えた半導体集積回路装置を提供する。【解決手段】  容量１２は、下部電極１２ｂ、誘電体１２ｅ及び上部電極１２ｔを順に積層することで形成される。インダクタ１４は、金属配線を細線化かつスパイラル形状にしてインダクタ成分を持たせることで、形成される。このインダクタ１４は、トランジスタ１１のベース電極１１ｂと接続される容量１２の下部電極１２ｂと、同じ配線層及び金属材料で形成される。ＤＣバイアスは、ＤＣバイアス供給用配線ＢＰからスパイラル形状のインダクタ１４を介してトランジスタ１１のベースＢに入力され、高周波信号は、容量１２を介してトランジスタ１１のベースＢに入力される。【選択図】  図２
2006216883.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのセル回路が半導体基板上に集積された半導体集積回路装置であって、
前記セル回路は、
少なくとも１つのトランジスタと、
一方の電極に交流信号が入力され、他方の電極が前記トランジスタのベースに接続された容量と、
一方の端子に直流電圧が印加され、他方の端子が前記トランジスタのベースに接続されたインダクタとを含み、
前記インダクタが、２巻き以上巻かれたスパイラル形状の金属によって形成されていることを特徴とする、半導体集積回路装置。
【請求項２】
前記インダクタは、前記容量の他方の電極と同じ金属材料を用いて、当該他方の電極と一体形成されていることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
前記インダクタの形成層とは異なる層に、電流が流れて生じる磁界の方向が前記インダクタと一致する向きに２巻き以上巻かれたスパイラル形状の金属によって形成された第２のインダクタをさらに含み、
前記インダクタと前記第２のインダクタとで、相互インダクタンスを発生させることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項４】
前記第２のインダクタは、前記容量の一方の電極と同じ金属材料を用いて、当該一方の電極と一体形成されていることを特徴とする、請求項３に記載の半導体集積回路装置。
【請求項５】
前記インダクタを形成する金属が、前記トランジスタのコレクタ電極の金属と同じであることを特徴とする、請求項１又は２に記載の半導体集積回路装置。
【請求項６】
前記第２のインダクタを形成する金属が、前記トランジスタのコレクタ電極の金属と同じであることを特徴とする、請求項３又は４に記載の半導体集積回路装置。
【請求項７】
前記セル回路が、複数のトランジスタを含んでおり、当該複数のトランジスタの各ベースに、前記容量の他方の電極及び前記インダクタの他方の端子が共通接続されていることを特徴とする、請求項１〜６のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、より特定的には、携帯電話等の高周波帯を使用する無線通信機器の信号送信部に利用される、トランジスタ等の能動素子及び容量等の受動素子を半導体基板上に集積させた装置に関する。
【背景技術】
【０００２】
一般的に、高周波信号電力増幅器用の半導体集積回路装置では、高出力を得るために、高周波特性に優れた複数のトランジスタ（例えば、ヘテロ接合バイポーラトランジスタ）を並列接続させて、各トランジスタの出力を合成させる構成が用いられる。図６は、この構成による従来の半導体集積回路装置１００の構成例を示す図である（特許文献１〜３を参照）。図６の半導体集積回路装置１００は、トランジスタ１０１、容量１０２及び抵抗１０３からなるセル回路（図６の破線で囲まれた回路）を、複数並列に接続した構成である。
【０００３】
図６において、バイアス回路（図示せず）から与えられる直流バイアス（ＤＣバイアス）は、それぞれの抵抗１０３を介して各トランジスタ１０１のベースＢに供給される。また、交流信号である高周波信号は、それぞれの容量１０２を介して各トランジスタ１０１のベースＢに入力される。このように、ＤＣバイアスと高周波信号とを、別の経路でトランジスタ１０１のベースＢに入力する構成にするのは、以下の理由によるものである。
【０００４】
トランジスタ１０１は、高出力動作をするとき、交流電流の電流密度が高くなるため発熱する。この発熱は、トランジスタ１０１間の特性ばらつき等の要因により、全てのトランジスタ１０１において均一ではない。このため、温度が高い特定のトランジスタ１０１は、動作時の多大な発熱量で熱暴走し、ベース電流の増大による素子破壊を引き起こす恐れがある。そこで、この熱暴走を抑制するため、トランジスタ１０１のベース電圧が上昇したら、バイアス回路から供給されるベースバイアス電流が少なくなるように、各トランジスタ１０１のベースＢに直列に抵抗（ベースバラスト抵抗）１０３を入れる。しかし、この抵抗１０３は、高周波信号にとっては電力利得低下の原因になるため、容量１０２を介して高周波信号を各トランジスタ１０１のベースＢに入力する。
【特許文献１】米国特許第５６０８３５３号明細書
【特許文献２】米国特許第５６２９６４８号明細書
【特許文献３】特開２００１−１９６８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図６に示した従来の半導体集積回路装置１００の構成では、容量１０２を介してトランジスタ１０１のベースＢに入力された高周波信号の一部が、抵抗１０３を通してバイアス回路側に回り込んでしまう（漏れてしまう）。このため、この高周波信号の回り込みによって、ＤＣバイアスと高周波信号とが干渉して雑音を発生してしまうという課題が残っている。この課題は、例えば、無線通信機器における信号送信部の電力増幅器からこの雑音が発生する場合には、雑音が信号受信部で検知されて受信信号の品質劣化につながる。
【０００６】
それ故に、本発明の目的は、トランジスタの熱暴走を防止しかつ高い電力利得を確保しつつ、高周波信号のバイアス回路側への回り込みを最小限に抑えた半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、少なくとも１つのセル回路が半導体基板上に集積された半導体集積回路装置に向けられている。そして、上記目的を達成させるために、本発明の半導体集積回路装置を構成するセル回路は、少なくとも１つのトランジスタ、容量、及びインダクタを備えている。容量は、一方の電極に交流信号が入力され、他方の電極がトランジスタのベースに接続される。インダクタは、２巻き以上巻かれたスパイラル形状の金属によって形成されており、一方の端子に直流電圧が印加され、他方の端子がトランジスタのベースに接続される。
【０００８】
インダクタの形成層とは異なる層に、電流が流れて生じる磁界の方向がインダクタと一致する向きに２巻き以上巻かれたスパイラル形状の金属によって形成された第２のインダクタをさらに備えてもよい。これにより、インダクタと第２のインダクタとで、相互インダクタンスを発生させることができる。
【０００９】
ここで、インダクタは、容量の他方の電極と同じ金属材料を用いて、その他方の電極と一体形成されていることが好ましい。また、第２のインダクタは、容量の一方の電極と同じ金属材料を用いて、その一方の電極と一体形成されていることが好ましい。さらには、インダクタを形成する金属又は第２のインダクタを形成する金属が、トランジスタのコレクタ電極の金属と同じであってもよい。
【００１０】
なお、セル回路が、複数のトランジスタを含んで構成される場合には、この複数のトランジスタの各ベースに、容量の他方の電極及びインダクタの他方の端子が共通接続されることになる。
【発明の効果】
【００１１】
この本発明の半導体集積回路装置によれば、入力される高周波信号がバイアス回路側へ回り込む量を最小限に抑えることができる。これにより、低雑音の電力増幅器を容易に実現することができる。また、容量の下部電極とインダクタとを同一工程で形成できるので、容量とインダクタとを別々に形成する場合に比べて、容量とインダクタとを接続するコンタクト領域がない分だけ半導体面積の小型化が図れる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の一実施形態に係る半導体集積回路装置１０の構成を示す図である。図１において、本実施形態の半導体集積回路装置１０は、トランジスタ１１、容量１２、抵抗１３及びインダクタ１４からなるセル回路（図１の破線で囲まれた回路）を、複数並列に接続した構成である。
【００１３】
図１において、バイアス回路（図示せず）から与えられるＤＣバイアスは、それぞれの抵抗１３及びインダクタ１４を介して各トランジスタ１１のベースＢに供給される。交流信号である高周波信号は、それぞれの容量１２を介して各トランジスタ１１のベースＢに入力され、増幅されてトランジスタ１１のコレクタＣから出力される。各トランジスタ１１のエミッタＥは、接地されている。なお、容量１２及び抵抗１３を挿入する理由は、従来技術で説明したとおりである。
【００１４】
図１でわかるように、本発明の半導体集積回路装置１０の特徴は、トランジスタ１１のベースＢと抵抗１３との間にインダクタ１４を挿入したセル回路構成にある。このインダクタ１４は、信号の周波数とインダクタ値との積で与えられるインピーダンス値を持つので、高周波的に高抵抗となる。よって、インダクタ１４のインダクタ値を適切に設定すれば、容量１２を介して入力された高周波信号のＤＣバイアス側への回り込み量を最小限に抑えることができる。
【００１５】
また、上記セル回路構成に加えて、本発明の半導体集積回路装置１０のさらなる特徴としては、半導体基板上に形成するインダクタ１４の構造がある。以下、このインダクタ１４の構造を詳細に説明する。図２及び図３は、図１に示したセル回路を、半導体基板上に形成した一例を示す上面図及び側面図である。なお、上面図は、積層関係が理解し易いように透過の状態で表している。
【００１６】
図２において、トランジスタ１１は、一般的な手法で半導体基板２０上に形成される。容量１２は、下部電極１２ｂ、誘電体１２ｅ及び上部電極１２ｔを順に積層することで形成される。例えば、容量１２は、Ａｕ等からなる下部電極１２ｂ及び上部電極１２ｔとの間に、厚み約２００ｎｍ程度のＳｉ3Ｎ4等からなる誘電体１２ｅが挟まれた構造である。この誘電体１２ｅは、上部電極１２ｔが形成された層と下部電極１２ｂが形成された層との間を、電気的に分離する層間絶縁膜としても機能する。高周波信号は、上部電極１２ｔから入力される。
【００１７】
インダクタ１４は、金属配線を細線化かつスパイラル形状にしてインダクタ成分を持たせることで、形成される。なお、スパイラル形状は、インダクタ値に応じて自由に設計可能であるが、インダクタとして十分に機能させるためには、配線を幅２μｍ程度に細くして２巻き以上巻くことが好ましい。なお、本実施形態で説明する配線１巻きとは、配線がスパイラル形状の中心をちょうど１周して囲む状態を言う。このインダクタ１４は、トランジスタ１１のベース電極１１ｂと接続される容量１２の電極側と、同じ配線層及び金属材料で形成される。図２の例では、容量１２の下部電極１２ｂとトランジスタ１１のベース電極１１ｂとが接続されているため、インダクタ１４は、下部電極１２ｂと同じ配線層及び金属材料で形成される。また、インダクタ１４のスパイラル形状の中心には、コンタクトホールＣＨが設けられ、ＤＣバイアスが印加されるＤＣバイアス供給用配線ＢＰと接続される。
【００１８】
ここで、インダクタ１４のスパイラル形状の巻き数が多くなる場合には、図３のようにインダクタ１４を形成してもよい。図３のインダクタ１４は、容量１２の下部電極１２ｂの配線層と上部電極１２ｔの配線層との両方にスパイラル形状を積層形成し、それによって発生する相互インダクタンスを利用した構造である。この構造における条件としては、直流電流が流れた時に下層配線のスパイラル形状で生じる磁界の向きと上層配線のスパイラル形状で生じる磁界の向きとが一致するように、下層配線のスパイラル形状の巻き方向と上層配線のスパイラル形状の巻き方向とを決定することが挙げられる。このように上下２層構造でスパイラル形状を形成すれば、少ないチップ面積で高いインダクタ値を確保することができる。下部層のスパイラル形状と上部層のスパイラル形状とは、コンタクトホールＣＨによって電気的に接続されており、また上部層のスパイラル形状の一端には、ＤＣバイアス供給用配線ＢＰを介してＤＣバイアスが印加される。
【００１９】
図４に、上記構造による半導体集積回路装置１０を具現化する製造方法を説明する。
まず、半導体基板２０上にトランジスタ１１を形成し、さらにパターニングマスクを用いて、容量１２の下部電極１２ｂをＡｕの蒸着リフトオフプロセスによって形成する。このとき、容量１２の形成領域とは別の領域にスパイラル形状のインダクタ１４を同一工程で形成する。これは、フォトリソグラフィーのパターニングにおいて、容量１２の下部電極１２ｂの長方形のパターンとスパイラルパターンとを同一マスクによって行えば、容易にできる。図４の（Ａ）を参照。なお、容量１２の下部電極１２ｂの金属材料はＡｕである必要はなく、半導体プロセスの種類によっては、トランジスタ１１のコレクタ電極１１ｃの金属材料であるＡｕＧｅＮｉとＡｕとの熱処理による合金でもよい。この場合、製造方法はさらに簡便化され、トランジスタ１１のコレクタ電極１１ｃの形成工程と、容量１２の下部電極１２ｂ及びインダクタ１４とを、同時に形成することができる。
【００２０】
次に、Ｓｉ3Ｎ4からなる誘電体をプラズマＣＶＤ法によって約２００ｎｍ堆積して、容量１２の誘電体１２ｅを形成する。このとき、この誘電体１２ｅの層は、容量１２の領域以外では、容量１２の上部電極１２ｔが形成される配線層と下部電極１２ｂが形成される配線層との間を絶縁する膜となる。また、この絶縁膜の必要な箇所に、配線間のコンタクトホールＣＨを形成する。図４の（Ｂ）を参照。
【００２１】
図２に示す１層スパイラル形状のインダクタ１４を形成する場合には、フォトリソグラフィーによって、容量１２の上部電極１２ｔとＤＣバイアス供給用配線とのパターニングを行い、Ａｕをメッキすることによって、上部電極１２ｔとＤＣバイアス供給用配線ＢＰとを形成する。このとき、ＤＣバイアス供給用配線ＢＰは、コンタクトホールＣＨを通じて、下層のスパイラル形状のインダクタ１４に電気的に接続されている。図４の（Ｃ）を参照。なお、半導体プロセスによっては、インダクタ１４を形成する金属を、トランジスタ１１のコレクタ電極１１ｃの金属材料で代替することが可能である。よって、トランジスタ１１のコレクタ電極１１ｃの金属、容量１２の下部電極１２ｂの金属、インダクタ１４を形成する金属を、全て同一の材料で構成することができる。
【００２２】
一方、図３に示す２層スパイラル形状のインダクタ１４を形成する場合には、ＤＣバイアス供給用配線ＢＰを、フォトリソグラフィーのパターニングによってスパイラル形状に形成する。図４の（Ｄ）を参照。これは、図４の（Ｃ）を形成するときに用いたフォトリソグラフィー用のマスクを変更するだけで容易に形成できる。
【００２３】
発明者が、上記構造による半導体集積回路装置を使用した電力増幅器を製作して実験を行ったところ、電力増幅器の受信帯域の測定ノイズに３ｄＢの改善効果が得られた。これは、高周波信号とバイアス回路のＤＣバイアスとの干渉がインダクタによって低減された結果である。
【００２４】
以上のように、本発明の一実施形態に係る半導体集積回路装置によれば、入力される高周波信号がバイアス回路側へ回り込む量を最小限に抑えることができる。これにより、低雑音の電力増幅器を容易に実現することができる。また、容量の下部電極とインダクタとを同一工程で形成できるので、容量とインダクタとを別々に形成する場合に比べて、容量とインダクタとを接続するコンタクト領域がない分だけ半導体面積の小型化が図れる。
【００２５】
なお、上記実施形態では、各トランジスタ１１のそれぞれに、１つの容量１２、１つの抵抗１３及び１つのインダクタ１４を備えたセル回路構成を説明した。しかし、この構成以外にも、例えば図５に示すように、複数のトランジスタ１１について、１つの容量１２、１つの抵抗１３及び１つのインダクタ１４を備えたセル回路構成としても構わない。トランジスタ１１の数は、５個までが好ましい。
【００２６】
また、上記実施形態では、抵抗１３をインダクタ１４と別の素子として半導体基板上に形成した例を説明した。しかし、本発明の半導体集積回路装置１０は、インダクタ１４が特徴的な形状で形成されていれば、抵抗１３の形成方法は特に問わない。例えば、配線金属は、薄膜化することでシート抵抗として機能し、その抵抗値は金属の厚みや幅によって自由に設定することができる。よって、スパイラル形状に配線されたインダクタ１４を薄膜化して、インダクタ１４にインダクタ成分と抵抗成分とを持たせることもできる。この場合には、チップ面積の縮小化が図れる。
【産業上の利用可能性】
【００２７】
本発明の半導体集積回路装置は、高周波信号を扱う高出力電力増幅器等に利用可能であり、特に高周波信号がバイアス回路側に回り込むことを防止して低雑音特性に優れた通信機器を得たい場合等に適している。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体集積回路装置１０の構成を示す図
【図２】図１に示したセル回路を半導体基板上に形成した一例を示す図
【図３】図１に示したセル回路を半導体基板上に形成した他の一例を示す図
【図４】本発明の一実施形態に係る半導体集積回路装置１０を具現化する製造方法を説明する図
【図５】本発明の一実施形態に係る半導体集積回路装置１０の他の構成を示す図
【図６】従来の半導体集積回路装置１００の構成を示す図
【符号の説明】
【００２９】
１０、１００  半導体集積回路装置
１１、１０１  トランジスタ
１１ｃ  コレクタ電極
１１ｂ  ベース電極
１１ｅ  エミッタ電極
１２、１０２  容量
１２ｔ  上部電極
１２ｅ  誘電体
１２ｂ  下部電極
１３、１０３  抵抗
１４  インダクタ
２０  半導体基板
ＣＨ  コンタクトホール
ＢＰ  ＤＣバイアス供給用配線
【図１】
2006216883.tif 000003
【図２】
2006216883.tif 000004
【図３】
2006216883.tif 000005
【図４】
2006216883.tif 000006
【図５】
2006216883.tif 000007
【図６】
2006216883.tif 000008