(57)【要約】【課題】イオン注入の際のレジストマスク中に注入された不純物が、アッシングの際にエクステンション形成領域にドープされることを防止して、トランジスタの特性劣化が生じない半導体装置を実現できるようにする。【解決手段】半導体基板１に設けられたＮＭＯＳ領域３にはゲート絶縁膜１１とゲート電極１２とからなるＮＭＯＳトランジスタのゲート部１３が形成されている。ゲート部１３の側面上にはオフセットスペーサ１４が形成され、オフセットスペーサ１４の側面上にはサイドウォール１５が形成されている。ＰＭＯＳ領域４には、ゲート絶縁膜２１とゲート電極２２とからなるＰＭＯＳトランジスタのゲート部２３が形成されている。ゲート部２３の側面上にはＬ字状の断面形状を有するオフセットスペーサ２４が形成され、オフセットスペーサ２４の側面及び底面を覆うようにサイドウォール２５が形成されている。【選択図】  図１
2006216604.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型トランジスタと第２導電型トランジスタを有する半導体装置において、
前記第１導電型トランジスタは、
半導体基板の第１の領域に形成された第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部と、
前記第１のゲート部の側面上に形成された第１の絶縁膜である第１のサイドウォールと、
前記第１のサイドウォールと前記第１のゲート部との間に形成された第１の保護膜と、
前記第１の領域における前記第１のゲート部の側方の領域に形成された第１導電型エクステンション拡散層とを備え、
前記第２導電型トランジスタは、
前記半導体基板の第２の領域に形成された第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部と、
前記第２のゲート部の側面上に形成された前記第１の絶縁膜である第２のサイドウォールと、
前記第２のサイドウォールと前記第２のゲート部及び前記半導体基板との間に形成された断面形状がＬ字状の第２の保護膜と、
前記第２の領域における前記第２のゲート部の側方の領域に形成された第２導電型エクステンション拡散層とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の保護膜及び前記第２の保護膜は、第２の絶縁膜であり、
前記第１の保護膜は、断面形状がＩ字状であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の保護膜及び前記第２の保護膜は、第２の絶縁膜であり、
前記第１の保護膜は、前記第１のサイドウォールと前記第１のゲート部及び前記半導体基板との間に形成さており、断面形状がＬ字状であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第２のゲート部と前記第２の保護膜との間に第３の保護膜をさらに備え、
前記第１の保護膜及び前記第３の保護膜は、断面形状がＩ字状の第２の絶縁膜であり、
前記第２の保護膜は、第３の絶縁膜であることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第１の保護膜は、第２導電型の不純物を含んでいることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２導電型の不純物は、インジウムであることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第２の保護膜は、第１導電型の不純物を含んでいることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１導電型の不純物は、ヒ素又はアンチモンであることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１導電型トランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第２導電型トランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項１０】
半導体基板の第１の領域の上に第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部を形成すると共に、前記半導体基板の第２の領域の上に第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１のゲート部及び前記第２のゲート部の側面及び上面を含む前記半導体基板の全面に絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第２の領域において前記絶縁膜上に前記第１の領域に開口を有する第１のレジストマスクを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第１のゲート部、前記第１のゲート部の側面上に形成された前記絶縁膜及び前記第１のレジストマスクをマスクとして、前記第１の領域に第１導電型の不純物イオンを注入することにより第１導電型エクステンション拡散層を形成する工程（ｄ）と、
前記工程（ｂ）よりも後に、前記第１の領域の上に前記第２の領域に開口を有する第２のレジストマスクを形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第２のゲート部、前記第２のゲート部の側面上に形成された前記絶縁膜及び前記第２のレジストマスクをマスクとして、前記第２の領域に第２導電型の不純物イオンを注入することにより第２導電型エクステンション拡散層を形成する工程（ｆ）と、
前記工程（ｄ）及び前記工程（ｆ）よりも後に、前記第１のゲート部の側面上に形成された前記絶縁膜である第１の保護膜を介して前記第１のゲート部の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート部の側面上に形成された前記絶縁膜である第２の保護膜を介して前記第２のゲート部の側面上に第２のサイドウォールを形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置において、
前記工程（ｇ）は、前記第２のサイドウォールを形成した後に、前記第２の領域において前記絶縁膜をエッチングして前記第２のサイドウォールと前記第２のゲート部及び前記半導体基板との間に断面形状がＬ字状の前記第２の保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のレジストマスクをマスクとして、前記第１の領域において前記絶縁膜を選択的にエッチングすることにより、前記第１のゲート部の側面上に断面形状がＩ字状の前記第１の保護膜を形成する工程（ｈ）をさらに備え、
前記工程（ｄ）では、前記第１のゲート部、前記第１の保護膜及び前記第１のレジストマスクをマスクとして、前記第１導電型エクステンション拡散層を形成し、
前記工程（ｇ）では、前記第１のゲート部の側面上に前記第１の保護膜を介して前記第１のサイドウォールを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記工程（ｇ）は、前記第１のサイドウォールを形成した後に、前記第１の領域において前記絶縁膜をエッチングして前記第１のサイドウォールと前記第１のゲート部及び前記半導体基板との間に断面形状がＬ字状の前記第１の保護膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記工程（ｄ）よりも後に行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｆ）よりも後に行うことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）よりも後に、前記第１のレジストマスクをアッシングにより除去する工程（ｉ）をさらに備え、
前記工程（ｉ）において、前記第１のレジストマスク中に注入されていた前記第１導電型の不純物イオンが前記絶縁膜に導入されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型の不純物イオンは、ヒ素又はアンチモンであることを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の第１の領域の上に第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部を形成すると共に、前記半導体基板の第２の領域の上に第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部を形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１のゲート部の側面上に断面形状がＩ字状の第１の保護膜を形成するとともに、前記第２のゲート部の側面上に断面形状がＩ字状の第２の保護膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１の領域の上に前記第２の領域に開口を有する第１のレジストマスクを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第２のゲート部、前記第２の保護膜及び前記第１のレジストマスクをマスクとして、前記第２の領域に第１導電型の不純物イオンを注入することにより第１導電型エクステンション拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第２の領域を覆う絶縁膜を形成する工程（ｅ）と、
前記第２の領域において前記絶縁膜上に前記第１の領域に開口を有する第２のレジストマスクを形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のゲート部、前記第１の保護膜及び前記第２のレジストマスクをマスクとして、前記第１の領域に第２導電型の不純物イオンを注入することにより第２導電型エクステンション拡散層を形成する工程（ｇ）と、
前記工程（ｄ）及び前記工程（ｆ）よりも後に、前記第１のゲート部の側面上に前記第１の保護膜を介して第１のサイドウォールを形成すると共に、前記第２のゲート部の側面上に前記第２の保護膜及び前記絶縁膜を介して第２のサイドウォールを形成する工程（ｈ）と、
前記第２のサイドウォールを形成した後に、前記第２の領域において前記絶縁膜をエッチングして前記第２のサイドウォールと前記第２のゲート部及び前記半導体基板との間に断面形状がＬ字状の前記第３の保護膜を形成する工程（ｉ）を備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｇ）よりも後に、前記第２のレジストマスクをアッシングにより除去する工程（ｊ）をさらに備え、
前記工程（ｊ）において、前記第２のレジストマスク中に注入されていた前記第２導電型の不純物イオンが前記絶縁膜中に導入されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に基板の上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが混在している半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
通常の半導体装置は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方が一枚の半導体基板の上に形成されている。この場合に、ｎ型の不純物拡散層にはｎ型の不純物イオンのみを注入し、ｐ型の不純物拡散層にはｐ型の不純物イオンのみを注入する必要がある。このため、ＮＭＯＳトランジスタの形成領域とＰＭＯＳトランジスタの形成領域とを交互にマスクしてイオン注入を行う必要がある。
【０００３】
以下に、従来の基板の上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが混在した半導体装置の製造方法について図を参照して説明する（例えば特許文献１を参照。）。
【０００４】
図９は従来の半導体装置の断面構造を示している。図９に示すように半導体基板１０１には、互いに素子分離１０２により分離されたｐ型ウェルを含むＮＭＯＳ領域１０３とｎ型ウェルを含むＰＭＯＳ領域１０４とが形成されている。
【０００５】
基板１０１におけるＮＭＯＳ領域１０３の上には、順次形成されたゲート絶縁膜１１１及びゲート電極１１２からなるＮＭＯＳトランジスタのゲート部１１３が形成されている。ゲート部１１３の側面上にはオフセットスペーサ１１４が形成され、オフセットスペーサ１１４の側面上にはサイドウォール１１５が形成されている。
【０００６】
基板１０１の上部におけるゲート部１１３の下方にはｎ型エクステンション領域１１６が形成され、ｎ型エクステンション領域１１６の両外側方向には、ｎ型ソース・ドレイン拡散層１１７が形成されている。
【０００７】
同様にして半導体基板１０１の上部におけるＰＭＯＳ領域１０４にはｐ型エクステンション領域１２６と、ｐ型ソース・ドレイン拡散層１２７が形成され、基板１０１の上にはゲート絶縁膜１２１及びゲート電極１２２からなるＰＭＯＳトランジスタのゲート部１２３と、オフセットスペーサ１２４と、サイドウォール１２５が形成されている。
【０００８】
図１０及び図１１は従来の半導体装置の製造方法の各工程における断面状態を工程順に示している。
まず、図１０(ａ)に示すように半導体基板１０１の上に、通常の素子分離形成方法により素子分離絶縁膜１０２を形成した後、半導体基板１０１に不純物注入を行いｐ型ウェル領域からなるＮＭＯＳ領域１０３とｎ型ウェル領域からなるＰＭＯＳ領域１０４とを形成する。
【０００９】
次に、図１０(ｂ)に示すように半導体基板１０１の上におけるＮＭＯＳ領域１０３とＰＭＯＳ領域１０４とに絶縁膜１３１を形成し、その上にポリシリコン膜１３２を堆積する。
【００１０】
次に、図１０(ｃ)に示すようにフォトリソグラフィー及びドライエッチング工程を用いてパターニングを行い、ＮＭＯＳ領域１０３及びＰＭＯＳ領域１０４にゲート絶縁膜１１１とゲート電極１１２とからなるＮＭＯＳトランジスタのゲート部１１３及びゲート絶縁膜１２１とゲート電極１２２とからなるＰＭＯＳトランジスタのゲート部１２３を形成する。
【００１１】
次に、図１０(ｄ)に示すように基板１０１の上面と、ゲート部１１３及びゲート部１２３の側面及び上面とを覆う酸化膜１３３を化学気相堆積（ＣＶＤ）により形成する。
【００１２】
次に、図１０(ｅ)に示すように酸化膜１３３のエッチバックを行い、ゲート部１１３及びゲート部１２３の側面上に、オフセットスペーサ１１４及びオフセットスペーサ１２４を形成する。
【００１３】
次に、図１１(ａ)に示すように、基板１０１上にＮＭＯＳ領域１０３に開口を有しＰＭＯＳ領域を覆うレジストマスク１３４を形成する。その後、ゲート電極１１２、オフセットスペーサ１１４及びレジストマスク１３４をマスクとして、基板１０１におけるＮＭＯＳトランジスタのゲート部１１３の両側面の下側にヒ素等のｎ型不純物を注入してｎ型エクステンション領域１１６をそれぞれ形成する。
【００１４】
次に、図１１(ｂ)に示すように、レジストマスク１３４をアッシングと洗浄により除去する。その後、基板１０１上に、ＰＭＯＳ領域１０４に開口を有しＮＭＯＳ領域を覆うレジストマスク１３５を形成した後、ゲート電極１２２、オフセットスペーサ１２４及びレジストマスク１３５をマスクとして、基板１０１におけるＰＭＯＳトランジスタのゲート部１２３の下方にホウ素等のｐ型不純物を注入してｐ型エクステンション領域１２６を形成する。
【００１５】
次に、図１１(ｃ)に示すように、レジストマスク１３５を除去した後、オフセットスペーサ１１４及びオフセットスペーサ１２４の側面上にシリコン窒化膜等からなるサイドウォール１１５及びサイドウォール１２６をそれぞれ形成する。
【００１６】
次に、図１１(ｄ)に示すように、ＮＭＯＳ領域１０３には、ゲート電極１１２、オフセットスペーサ１１４及びサイドウォール１１５を注入マスクとして、ｎ型不純物を選択的に注入してｎ型のソース・ドレイン拡散層１１７を形成する。ＰＭＯＳ領域１０４には、ゲート電極１２２、オフセットスペーサ１２４及びサイドウォール１２５を注入マスクとして、ｐ型不純物を選択的に注入してｐ型ソース・ドレイン拡散層１２７を形成する。
【００１７】
これにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方を基板１０１の上に形成することができる。
【特許文献１】特開２００３−１００９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来法においては、レジストマスク１３４を除去する際に、ヒ素等のｎ型不純物がＰＭＯＳ領域１０４及びゲート電極１２２にドープされ、ＰＭＯＳトランジスタの特性が劣化するという問題がある。
【００１９】
ｎ型エクステンション領域１１６を形成する際には、レジストマスク１３４中にもヒ素等のｎ型不純物が注入される。ヒ素は比較的重い元素であるため、レジストマスク１３４中に注入されたｎ型不純物は、アッシングの際に揮発せず次第に濃縮され、最終的にはＰＭＯＳ領域１０４及びゲート電極１２２中に拡散する。
【００２０】
ｐ型エクステンション領域１２６は浅い接合であるため、ＰＭＯＳ領域１０４の表面近傍にわずかに存在するｎ型不純物が大きな影響を及ぼす。これにより、ＰＭＯＳトランジスタの閾値が変動したり、動作特性が劣化したりするという問題が生じる。
【００２１】
また、ｐ型エクステンション領域１２６を形成するためのｐ型不純物として重い元素であるインジウム等を用いる場合には、同様の問題がＮＭＯＳトランジスタにも生じる。すなわち、レジストマスク１３５を除去する際に、レジストマスク１３５中に注入されたインジウムがＮＭＯＳ領域１０３及びゲート電極１１２にドープされ、ＮＭＯＳトランジスタの特性が劣化するという問題が生じる。
【００２２】
本発明は、前記従来の問題を解決し、イオン注入の際のレジストマスク中に注入された不純物が、アッシングの際にエクステンション形成領域にドープされることを防止して、トランジスタの特性劣化が生じない半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体装置は、第１導電型トランジスタと第２導電型トランジスタを有する半導体装置を対象とし、第１導電型トランジスタは、半導体基板の第１の領域に形成された第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部と、第１のゲート部の側面上に形成された第１の絶縁膜である第１のサイドウォールと、第１のサイドウォールと第１のゲート部との間に形成された第１の保護膜と、第１の領域における第１のゲート部の側方の領域に形成された第１導電型エクステンション拡散層とを備え、第２導電型トランジスタは、半導体基板の第２の領域に形成された第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部と、第２のゲート部の側面上に形成された第１の絶縁膜である第２のサイドウォールと、第２のサイドウォールと第２のゲート部及び半導体基板との間に形成された断面形状がＬ字状の第２の保護膜と、第２の領域における第２のゲート部の側方の領域に形成された第２導電型エクステンション拡散層とを備えていることを特徴とする。
【００２４】
本発明の半導体装置によれば、第２のサイドウォールと第２のゲート部及び半導体基板との間に連続して断面形状がＬ字状の第２の保護膜が形成されているため、第１導電型の不純物イオンを注入する際に第２の領域が第１導電型の不純物により汚染されることを防止する保護膜として第２の保護膜を用いることが可能となる。従って、第１導電型の不純物イオンにより第２導電型トランジスタの形成領域が汚染されることを防止でき、その結果、半導体装置に含まれる第２導電型トランジスタの閾値の変動を防止することが可能となる。
【００２５】
本発明の半導体装置において、第１の保護膜及び第２の保護膜は、第２の絶縁膜であり、第１の保護膜は、断面形状がＩ字状であることが好ましい。このような構成とすることにより、第１の保護膜がオフセットスペーサとなり、第１のゲート電極に対する第１導電型エクステンション拡散層を形成する位置の精度を向上させることができる。
【００２６】
本発明の半導体装置において、第１の保護膜及び第２の保護膜は、第２の絶縁膜であり、第１の保護膜は、第１のサイドウォールと第１のゲート部及び半導体基板との間に形成さており、断面形状がＬ字状であることが好ましい。このような構成とすることにより、第２導電型の不純物イオンを注入する際に第１導電型トランジスタ形成領域が汚染されることを防止することが可能となる。
【００２７】
本発明の半導体装置において、第２のゲート部と第２の保護膜との間に第３の保護膜をさらに備え、第１の保護膜及び第３の保護膜は、断面形状がＩ字状の第２の絶縁膜であり、第２の保護膜は、第３の絶縁膜であることが好ましい。このような構成とすることにより、第１の保護膜及び第３の保護膜がオフセットスペーサとなり、ゲート電極に対するエクステンション拡散層の形成位置の精度を向上させることができる。
【００２８】
本発明の半導体装置において、第１の保護膜は、第２導電型の不純物を含んでいることが好ましい。この場合において、第２導電型の不純物は、インジウムであることが好ましい。
【００２９】
本発明の半導体装置において、第２の保護膜は、第１導電型の不純物を含んでいる。これにより、第１導電型の不純物が第２導電型トランジスタ形成領域に拡散するのを防止することが可能となる。この第１導電型の不純物は、ヒ素又はアンチモンである。
【００３０】
本発明の半導体装置において、第１導電型トランジスタは、Ｎ型ＭＯＳトランジスタであり、第２導電型トランジスタは、Ｐ型ＭＯＳトランジスタであることが好ましい。
【００３１】
本発明に係る第１の半導体装置の製造方法は、半導体基板の第１の領域の上に第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部を形成すると共に、半導体基板の第２の領域の上に第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部を形成する工程（ａ）と、工程（ａ）よりも後に、第１のゲート部及び第２のゲート部の側面及び上面を含む半導体基板の全面に絶縁膜を形成する工程（ｂ）と、工程（ｂ）よりも後に、第２の領域において絶縁膜上に第１の領域に開口を有する第１のレジストマスクを形成する工程（ｃ）と、工程（ｃ）よりも後に、第１のゲート部、第１のゲート部の側面上に形成された絶縁膜及び第１のレジストマスクをマスクとして、第１の領域に第１導電型の不純物イオンを注入することにより第１導電型エクステンション拡散層を形成する工程（ｄ）と、工程（ｂ）よりも後に、第１の領域の上に第２の領域に開口を有する第２のレジストマスクを形成する工程（ｅ）と、工程（ｅ）よりも後に、第２のゲート部、第２のゲート部の側面上に形成された絶縁膜及び第２のレジストマスクをマスクとして、第２の領域に第２導電型の不純物イオンを注入することにより第２導電型エクステンション拡散層を形成する工程（ｆ）と、工程（ｄ）及び工程（ｆ）よりも後に、第１のゲート部の側面上に形成された絶縁膜である第１の保護膜を介して第１のゲート部の側面上に第１のサイドウォールを形成すると共に、第２のゲート部の側面上に形成された絶縁膜である第２の保護膜を介して第２のゲート部の側面上に第２のサイドウォールを形成する工程（ｇ）とを備えていることを特徴とする。
【００３２】
本発明の第１の半導体装置の製造方法によれば、第２の領域において絶縁膜上に第１の領域に開口を有する第１のレジストマスクを形成した後、第１の領域に第１のゲート部、第１のゲート部の側面上に形成された絶縁膜及び第１のレジストマスクをマスクとして、第１導電型の不純物イオンを注入するため、第１導電型エクステンション領域を形成する際に第１のレジストマスクに注入された第１導電型の不純物イオンが絶縁膜を越えて第２の領域に拡散することがない。従って、第２の領域が第１導電型の不純物イオンによって汚染されることを防止でき、その結果、第２導電型トランジスタの閾値及び特性が劣化することを防止することが可能となる。
【００３３】
本発明の第１の半導体装置の製造方法において、工程（ｇ）は、第２のサイドウォールを形成した後に、第２の領域において絶縁膜をエッチングして第２のサイドウォールと第２のゲート部及び半導体基板との間に断面形状がＬ字状の第２の保護膜を形成する工程を含むことが好ましい。
【００３４】
本発明の第１の半導体装置の製造方法において、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第１のレジストマスクをマスクとして、第１の領域において絶縁膜を選択的にエッチングすることにより、第１のゲート部の側面上に断面形状がＩ字状の第１の保護膜を形成する工程（ｈ）をさらに備え、工程（ｄ）では、第１のゲート部、第１の保護膜及び第１のレジストマスクをマスクとして、第１導電型エクステンション拡散層を形成し、工程（ｇ）では、第１のゲート部の側面上に第１の保護膜を介して第１のサイドウォールを形成することが好ましい。
【００３５】
本発明の第１の半導体装置の製造方法において、工程（ｇ）は、第１のサイドウォールを形成した後に、第１の領域において絶縁膜をエッチングして第１のサイドウォールと第１のゲート部及び半導体基板との間に断面形状がＬ字状の第１の保護膜を形成する工程を含むことが好ましい。
【００３６】
本発明の第１の半導体装置の製造方法において、工程（ｅ）は、工程（ｄ）よりも後に行うことが好ましい。
【００３７】
本発明の第１の半導体装置の製造方法において、工程（ｃ）は、工程（ｆ）よりも後に行うことが好ましい。
【００３８】
本発明の第１の半導体装置の製造方法において、工程（ｄ）よりも後に、第１のレジストマスクをアッシングにより除去する工程（ｉ）をさらに備え、工程（ｉ）において、第１のレジストマスク中に注入されていた第１導電型の不純物イオンが絶縁膜に導入されることが好ましい。
【００３９】
本発明の第１の半導体装置の製造方法において、第１導電型の不純物イオンは、ヒ素又はアンチモンであることが好ましい。
【００４０】
本発明に係る第２の半導体装置の製造方法は、半導体基板の第１の領域の上に第１のゲート絶縁膜及び第１のゲート電極からなる第１のゲート部を形成すると共に、半導体基板の第２の領域の上に第２のゲート絶縁膜及び第２のゲート電極からなる第２のゲート部を形成する工程（ａ）と、工程（ａ）よりも後に、第１のゲート部の側面上に断面形状がＩ字状の第１の保護膜を形成するとともに、第２のゲート部の側面上に断面形状がＩ字状の第２の保護膜を形成する工程（ｂ）と、工程（ｂ）よりも後に、第１の領域の上に第２の領域に開口を有する第１のレジストマスクを形成する工程（ｃ）と、工程（ｃ）よりも後に、第２のゲート部、第２の保護膜及び第１のレジストマスクをマスクとして、第２の領域に第１導電型の不純物イオンを注入することにより第１導電型エクステンション拡散層を形成する工程（ｄ）と、工程（ｄ）よりも後に、第２の領域を覆う絶縁膜を形成する工程（ｅ）と、第２の領域において絶縁膜上に第１の領域に開口を有する第２のレジストマスクを形成する工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート部、第１の保護膜及び第２のレジストマスクをマスクとして、第１の領域に第２導電型の不純物イオンを注入することにより第２導電型エクステンション拡散層を形成する工程（ｇ）と、工程（ｄ）及び工程（ｆ）よりも後に、第１のゲート部の側面上に第１の保護膜を介して第１のサイドウォールを形成すると共に、第２のゲート部の側面上に第２の保護膜及び絶縁膜を介して第２のサイドウォールを形成する工程（ｈ）と、第２のサイドウォールを形成した後に、第２の領域において絶縁膜をエッチングして第２のサイドウォールと第２のゲート部及び半導体基板との間に断面形状がＬ字状の第３の保護膜を形成する工程（ｉ）を備えていることを特徴とする。
【００４１】
本発明の第２の半導体装置の製造方法によれば、第２の領域を覆う絶縁膜を形成し、第２の領域において絶縁膜上に第１の領域に開口を有する第２のレジストマスクを形成した後、第１の領域に第１のゲート部、第１のゲート部の側面上に形成された絶縁膜及び第２のレジストマスクをマスクとして、第２導電型の不純物イオンを注入するため、第２導電型エクステンション領域を形成する際に第２のレジストマスクに注入された第２導電型の不純物イオンが絶縁膜を越えて第２の領域に拡散することがない。従って、第２の領域が第２導電型の不純物イオンによって汚染されることが防止でき、その結果、第１導電型トランジスタの閾値及び特性が劣化することを防止することが可能となる。
【００４２】
本発明の第２の半導体装置の製造方法において、工程（ｇ）よりも後に、第２のレジストマスクをアッシングにより除去する工程（ｊ）をさらに備え、工程（ｊ）において、第２のレジストマスク中に注入されていた第２導電型の不純物イオンが絶縁膜中に導入される。
【発明の効果】
【００４３】
本発明の半導体装置及びその製造方法によると、イオン注入の際にレジストマスク中に注入された不純物が、アッシングの際にエクステンション形成領域にドープされることを防止して、トランジスタの特性劣化が生じない半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について図を参照して説明する。図１は本実施形態の半導体装置の断面構造を示している。図１に示すように、シリコンからなる半導体基板１には、素子分離２により互いに分離されたｐ型ウェルを含むＮＭＯＳ領域３とｎ型ウェルを含むＰＭＯＳ領域４が形成されている。
【００４５】
ＮＭＯＳ領域３の上には、下から順次形成されたゲート絶縁膜１１とゲート電極１２とからなるＮＭＯＳトランジスタのゲート部１３が形成されている。ＰＭＯＳ領域４の上には、下から順次形成されたゲート絶縁膜２１とゲート電極２２とからなるＰＭＯＳトランジスタのゲート部２３が形成されている。
【００４６】
ＮＭＯＳ領域３には、ヒ素等のｎ型不純物イオンが注入された不純物拡散層であるｎ型ソース・ドレイン拡散層１７が形成されている。ｎ型ソース・ドレイン拡散層１７は、ゲート部１３の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション領域１６を有している。ＰＭＯＳ領域４には、同様にホウ素等のｐ型の不純物イオンが注入されたｐ型エクステンション領域２６を有するｐ型ソース・ドレイン拡散層２７が形成されている。
【００４７】
ＮＭＯＳトランジスタのゲート部１３の側面上には酸化膜からなる断面Ｉ字状（板状）のオフセットスペーサ１４が形成されている。オフセットスペーサ１４の側面上には窒化シリコン（ＳｉＮ）からなるサイドウォール１５が形成されている。ここで、断面Ｉ字状（板状）とは、図２（ｄ）及び図２（ｅ）に示すような工程において、ゲート部１３の側面上に残存するオフセットスペーサ１４の形状を示したものである。
【００４８】
一方、ＰＭＯＳトランジスタのゲート部２３の側面上及び半導体基板１の表面におけるゲート部２３の周辺の領域には酸化膜からなる断面Ｌ字状のオフセットスペーサ２４が形成されている。オフセットスペーサ２４の側面及び底面を覆うようにＳｉＮからなるサイドウォール２５が形成されている。本実施形態の半導体装置においては、後に説明するように、オフセットスペーサ２４がヒ素等のｎ型不純物を含有している。
【００４９】
以下に、本実施形態の半導体装置の製造方法について図を参照して説明する。図２及び図３は本実施形態の半導体装置の製造方法の各工程における断面状態を工程順に示している。まず、図２(ａ)に示すように半導体基板１の上に、通常の素子分離形成方法により素子分離２を形成した後、半導体基板１に不純物注入を行いｐ型ウェルを含むＮＭＯＳ領域３とｎ型ウェルを含むＰＭＯＳ領域４とを形成する。
【００５０】
次に、図２(ｂ)に示すように半導体基板１の上に熱酸化等により絶縁膜３１を形成し、その上に厚さが１８０ｎｍ程度のポリシリコン膜３２を堆積する。
【００５１】
次に、図２(ｃ)に示すようにフォトリソグラフィー及びドライエッチング工程を用いてパターニングを行い、ＮＭＯＳ領域３及びＰＭＯＳ領域４にゲート絶縁膜１１とゲート電極１２とからなるＮＭＯＳトランジスタのゲート部１３及びゲート絶縁膜２１とゲート電極２２とからなるＰＭＯＳトランジスタのゲート部２３をそれぞれ形成する。
【００５２】
次に、図２(ｄ)に示すように基板１の上面と、ゲート部１３及びゲート部２３の側面及び上面とを覆う厚さが約１４ｎｍの酸化膜３３を化学気相堆積（ＣＶＤ）により形成する。酸化膜３３には、高温酸化（ＨＴＯ）膜等を用いればよい。
【００５３】
次に、図２(ｅ)に示すように、酸化膜３３上に、ＮＭＯＳ領域３に開口を有しＰＭＯＳ領域４を覆うレジストマスク３４を形成する。その後、レジストマスク３４をマスクとして酸化膜３３のエッチバックを行い、ＮＭＯＳ領域３においてゲート部１３の側面にオフセットスペーサ１４を形成する。この場合のオフセットスペーサ１４の幅は約１０ｎｍとなる。
【００５４】
次に、図３(ａ)に示すように、ゲート電極１２、オフセットスペーサ１４及びレジストマスク３４をマスクとして、ＮＭＯＳトランジスタのゲート部１３の両側面の下側におけるＮＭＯＳ領域３にヒ素等のｎ型不純物を注入してｎ型エクステンション領域１６を形成する。この場合のイオン注入は、ドーズ量を２×１０14ｉｏｎｓ／ｃｍ2〜５×１０15ｉｏｎｓ／ｃｍ2とし、注入エネルギーを０．１ｋｅＶ〜１０ｋｅＶとして比較的浅い接合を形成する。
【００５５】
次に、図３(ｂ)に示すように、レジストマスク３４をアッシングと洗浄により除去する。その後、基板上に、ＰＭＯＳ領域４に開口を有しＮＭＯＳ領域３を覆うレジストマスク３５を形成した後、ゲート部２３の側面に形成されている酸化膜３３をオフセットスペーサ用マスクとして、ＰＭＯＳトランジスタのゲート部２３の両側面の下側におけるＰＭＯＳ領域４にホウ素等のｐ型不純物を酸化膜３３越しに注入してｐ型エクステンション領域２６を形成する。この場合のイオン注入は、注入エネルギーを０．１ｋｅＶ〜５ｋｅＶとして、１×１０14ｉｏｎｓ／ｃｍ2〜５×１０15ｉｏｎｓ／ｃｍ2のドーズ量で注入すればよい。
【００５６】
次に、図３(ｃ)に示すように、レジストマスク３５を除去して、半導体基板１の上に厚さが約６５ｎｍのＳｉＮ膜を堆積した後、エッチバックを行いＳｉＮ膜の不要部分を除去して、ＮＭＯＳトランジスタのゲート部１３の側面上にオフセットスペーサ１４を介してサイドウォール１５を形成する。ＰＭＯＳ領域４においては、ＳｉＮ膜及び酸化膜３３の不要部分を除去して、ＰＭＯＳトランジスタのゲート部２４の側面に酸化膜３３からなるＬ字状のオフセットスペーサ２４を介してＳｉＮ膜からなるサイドウォール２５を形成する。
【００５７】
次に、図３(ｄ)に示すように、オフセットスペーサ１４及びサイドウォール１５を注入マスクとして、ＮＭＯＳ領域３に選択的にｎ型不純物の注入を行う。また、ＰＭＯＳ領域４には、オフセットスペーサ２４及びサイドウォール２５を注入マスクとして、選択的にｐ型不純物の注入を行う。イオン注入は、ｎ型不純物の場合には注入エネルギーが１０ｋｅＶ〜１００ｋｅＶで、ドーズ量が１×１０15ｉｏｎｓ／ｃｍ2〜５×１０16ｉｏｎｓ／ｃｍ2の条件で行い、ｐ型不純物の場合には注入エネルギーが１ｋｅＶ〜１０ｋｅＶで、ドーズ量が１×１０15ｉｏｎｓ／ｃｍ2〜５×１０16ｉｏｎｓ／ｃｍ2の条件で行えばよい。この後、熱処理を行い、不純物を活性化して、ｎ型ソース・ドレイン拡散層１７及びｐ型ソース・ドレイン拡散層２７を形成する。
【００５８】
ｎ型エクステンション領域１６を形成する際にｎ型不純物は、レジストマスク３４中にも打ち込まれる。ｎ型不純物として通常用いられているヒ素は、比較的重い元素であり、アッシングの際に揮発しにくい。このため、アッシングによってレジストマスク３４を除去すると、レジストマスク３４の下に接している酸化膜３３の表面にヒ素が残留し、さらに酸化膜３３中にヒ素が拡散する。しかし、酸化膜３３中へのヒ素の拡散は数ｎｍであるため、酸化膜３３を越えて半導体基板１の表面がヒ素によりドーピングされることはない。従って、ＰＭＯＳ領域４のｎ型不純物による汚染を防止し、ＰＭＯＳトランジスタの閾値や動作特性の変動を防止することが可能となる。また、ＰＭＯＳトランジスタのゲート電極２２がｎ型不純物により汚染されることも同時に防止できる。
【００５９】
本実施形態においては、ｎ型不純物がヒ素の場合について説明したが、ｎ型不純物としてアンチモンを用いる場合にも同様の効果が得られる。
【００６０】
本実施形態においては、工程を削減するために、ＰＭＯＳ領域４における酸化膜３３の不要部分の除去を、ＳｉＮ膜の除去と同時に行っている。しかし、ＰＭＯＳ領域４の表面及びゲート電極２２の上面に形成された酸化膜３３は、ｎ型エクステンション領域１６を形成した後であればいつ除去してもかまわない。例えば、ｐ型エクステンション領域２６を形成するイオン注入の前に、ゲート部２３の側面を除いて酸化膜３３をエッチバックにより除去すれば、酸化膜３３の影響を受けることなくイオン注入を行うことができる。また、ＰＭＯＳトランジスタのゲート部２３の構造をＮＭＯＳトランジスタのゲート部１３の構造と同一にすることができる。
【００６１】
なお、本実施形態においてはｎ型エクステンション領域１６を形成する際にＰＭＯＳ領域４が汚染されることを防止する場合について説明したが、同様にしてｐ型エクステンション領域２６を形成する際にＮＭＯＳ領域３が汚染されることを防止できる。
【００６２】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例に係る半導体装置の製造方法について図を参照して説明する。図４は本変形例の半導体装置の製造方法の各工程における断面状態を工程順に示している。半導体基板の上に酸化膜３３を形成するまでは、第１の実施形態と同じであるため説明を省略する。
【００６３】
図４（ａ）に示すように、本変形例においては、酸化膜３３上に、ＰＭＯＳ領域４に開口を有しＮＭＯＳ領域３を覆うレジストマスク３４を形成する。続いて、ＰＭＯＳゲート部２３の側面に形成された酸化膜３３をオフセットスペーサ用マスクとして、ＰＭＯＳ領域４にｐ型不純物を注入して、ｐ型エクステンション領域２６を形成する。
【００６４】
次に、図４（ｂ）に示すようにレジストマスク３４を除去する。その後、酸化膜３３上に、ＮＭＯＳ領域に開口を有しＰＭＯＳ領域４を覆うレジストマスク３５を形成する。続いて、レジストマスク３５をマスクとして、ＮＭＯＳ領域４の酸化膜３３をエッチバックすることにより、ＮＭＯＳトランジスタのゲート部１３の両側面にオフセットスペーサ１４を形成する。
【００６５】
次に、図４（ｃ）に示すように、形成したオフセットスペーサ１４をマスクとして、ＮＭＯＳ領域３にｎ型不純物を注入して、ｎ型エクステンション領域１６を形成する。この後、第１の実施形態と同様にして、ゲート部１３のサイドウォール１５及びゲート部２３のサイドウォール２５をそれぞれ形成し、これをマスクとしてイオン注入を行い、ｎ型ソース・ドレイン拡散層１７及びｐ型ソース・ドレイン拡散層２７をそれぞれ形成する。
【００６６】
本変形例においては、ｐ型エクステンション領域２６を形成する際に、ＮＭＯＳ領域３が酸化膜３３に覆われているため、ｐ型不純物によりＮＭＯＳ領域３が汚染されることを防止することができる。このため、ｐ型不純物としてインジウム等の不揮発性の元素を用いることが可能となる。
【００６７】
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置及びその製造方法について図を参照して説明する。図５は本実施形態の半導体装置の断面構造を示している。図５に示すように、シリコンからなる半導体基板１には、素子分離２により互いに分離されたｐ型ウェルを含むＮＭＯＳ領域３とｎ型ウェルを含むＰＭＯＳ領域４が形成されている。
【００６８】
ＮＭＯＳ領域３の上には、下から順次形成されたゲート絶縁膜１１とゲート電極１２とからなるＮＭＯＳトランジスタのゲート部１３が形成されている。ＰＭＯＳ領域４の上には、下から順次形成されたゲート絶縁膜２１とゲート電極２２とからなるＮＭＯＳトランジスタのゲート部２３が形成されている。
【００６９】
ＮＭＯＳ領域３には、ヒ素等のｎ型不純物イオンが注入された不純物拡散層であるｎ型ソース・ドレイン拡散層１７が形成されている。ソース・ドレイン拡散層１７は、ゲート部１３の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション領域１６を有している。ＰＭＯＳ領域４には、同様にホウ素等のｐ型の不純物イオンが注入されたｐ型エクステンション領域２６を有するｐ型ソース・ドレイン拡散層２７が形成されている。
【００７０】
ＮＭＯＳトランジスタのゲート部１３の側面上及び半導体基板１の表面におけるゲート部１３の周辺の領域には酸化膜からなるＬ字状のオフセットスペーサ１４が形成されている。オフセットスペーサ１４の側面及び底面を覆うようにＳｉＮからなるサイドウォール１５が形成されている。
【００７１】
ＰＭＯＳトランジスタのゲート部２３についても同様に、酸化膜からなるＬ字状のオフセットスペーサ２４が形成され、オフセットスペーサ２４の側面及び底面を覆うようにＳｉＮからなるサイドウォール２５が形成されている。
【００７２】
以下に、本実施形態の半導体装置の製造方法について図を参照して説明する。図６は本実施形態の半導体装置の製造方法の各工程における断面状態を工程順に示している。半導体基板の上に酸化膜３３を形成するまでは、第１の実施形態と同じであるため説明を省略する。
【００７３】
次に、図６(ａ)に示すように、酸化膜３３上に、ＮＭＯＳ領域３に開口を有しＰＭＯＳ領域４を覆うレジストマスク３４を形成する。その後、ゲート部１３の側面に形成されている酸化膜３３をオフセットスペーサ用マスクとして、ＮＭＯＳトランジスタのゲート部１３の両側面の下側におけるＮＭＯＳ領域３に酸化膜３３越しにヒ素等のｎ型不純物を注入してｎ型エクステンション領域１６を形成する。この場合のイオン注入は、ドーズ量を２×１０14ｉｏｎｓ／ｃｍ2〜５×１０15ｉｏｎｓ／ｃｍ2とし、注入エネルギーを０．１ｋｅＶ〜１０ｋｅＶとして比較的浅い接合を形成する。
【００７４】
次に、図６(ｂ)に示すように、レジストマスク３４をアッシングと洗浄により除去した後、ＰＭＯＳ領域４に開口を有しＮＭＯＳ領域３を覆うレジストマスク３５を形成する。その後、ゲート部２３の側面に形成されている酸化膜３３をオフセットスペーサとして、ＰＭＯＳトランジスタのゲート部２３の両側面の下側におけるＰＭＯＳ領域４にｐ型不純物を酸化膜３３越しに注入してｐ型エクステンション領域２６を形成する。この場合のイオン注入は、注入エネルギーを０．１ｋｅＶ〜５ｋｅＶとして、１×１０14ｉｏｎｓ／ｃｍ2〜５×１０15ｉｏｎｓ／ｃｍ2のドーズ量でホウ素を注入すればよい。
【００７５】
次に、図６(ｃ)に示すように、レジストマスク３５を除去して、半導体基板１の上に厚さが約６５ｎｍのＳｉＮ膜を堆積した後、エッチバックを行いＳｉＮ膜の不要部分を除去する。これにより、ＮＭＯＳトランジスタのゲート部１３の両側面には、酸化膜３３からなるＬ字状のオフセットスペーサ１４が形成され、オフセットスペーサ１４の側面及び底面を覆うようにＳｉＮ膜からなるサイドウォール１５が形成される。
【００７６】
一方、ＰＭＯＳトランジスタのゲート部２３の両側面にも、Ｌ字状のオフセットスペーサ２４が形成され、オフセットスペーサ２４の側面及び底面を覆うようにサイドウォール２５が形成される。
【００７７】
次に、図６(ｄ)に示すように、オフセットスペーサ１４及びサイドウォール１５を注入マスクとして、ＮＭＯＳ領域３に選択的にｎ型不純物の注入を行う。また、ＰＭＯＳ領域４には、オフセットスペーサ２４及びサイドウォール２５を注入マスクとして、選択的にｐ型不純物の注入を行う。イオン注入は、ｎ型不純物の場合には注入エネルギーが１０ｋｅＶ〜１００ｋｅＶで、ドーズ量が１×１０15ｉｏｎｓ／ｃｍ2〜５×１０16ｉｏｎｓ／ｃｍ2の条件で行い、ｐ型不純物の場合には注入エネルギーが１ｋｅＶ〜１０ｋｅＶで、ドーズ量が１×１０15ｉｏｎｓ／ｃｍ2〜５×１０16ｉｏｎｓ／ｃｍ2の条件で行えばよい。
【００７８】
この後、熱処理を行い、不純物を活性化して、ｎ型ソース・ドレイン拡散層１７及びｐ型ソース・ドレイン拡散層２７を形成する。
【００７９】
本実施形態の半導体装置の製造方法によれば、ｎ型エクステンション領域１６を形成する際のオフセットスペーサとして酸化膜３３を用いているため、酸化膜３３をエッチバックする工程が不要となる。
【００８０】
また、ｐ型エクステンション領域２６を形成する際に、ＮＭＯＳ領域３の表面が酸化膜３３により保護されているため、ｐ型不純物としてインジウム等の揮発性の低い元素を用いた場合に、ＮＭＯＳ領域３の表面がｐ型不純物により汚染されることを防止できる。
【００８１】
（第３の実施形態）
以下に、第３の実施形態に係る半導体装置及びその製造方法について図を参照して説明する。図７は本実施形態の半導体装置の断面構造を示している。図７に示すように、シリコンからなる半導体基板１には、素子分離２により互いに分離されたｐ型ウェルを含むＮＭＯＳ領域３とｎ型ウェルを含むＰＭＯＳ領域４が形成されている。
【００８２】
ＮＭＯＳ領域３の上には、下から順次形成されたゲート絶縁膜１１とゲート電極１２とからなるＮＭＯＳトランジスタのゲート部１３が形成されている。ＰＭＯＳ領域４の上には、下から順次形成されたゲート絶縁膜２１とゲート電極２２とからなるＮＭＯＳトランジスタのゲート部２３が形成されている。
【００８３】
ＮＭＯＳ領域３には、ヒ素等のｎ型不純物イオンが注入された不純物拡散層であるｎ型ソース・ドレイン拡散層１７が形成されている。ソース・ドレイン拡散層１７は、ゲート部１３の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション領域１６を有している。ＰＭＯＳ領域４には、同様にホウ素等のｐ型の不純物イオンが注入されたｐ型エクステンション領域２６を有するｐ型ソース・ドレイン拡散層２７が形成されている。
【００８４】
ＮＭＯＳトランジスタのゲート部１３の側面上には酸化膜からなるＩ字状（板状）のオフセットスペーサ１４が形成されている。オフセットスペーサ１４の側面を覆うようにＳｉＮからなるサイドウォール１５が形成されている。
【００８５】
一方、ＰＭＯＳトランジスタのゲート部２３の側面上には酸化膜からなるＩ字状（板状）のオフセットスペーサ２４が形成されている。オフセットスペーサ２４の側面上及び半導体基板１の表面におけるオフセットスペーサ２４の周辺部には、Ｌ字状の保護膜２８が形成されており、保護膜２８の側面及び底面を覆うようにＳｉＮからなるサイドウォール２５が形成されている。本実施形態の半導体装置においては、保護膜２８がヒ素等のｎ型不純物を含有している。
【００８６】
以下に、本実施形態の半導体装置の製造方法について図を参照して説明する。図８は本実施形態の半導体装置の製造方法の各工程における断面状態を工程順に示している。半導体基板の上に酸化膜３３を形成するまでは、第１の実施形態と同じであるため説明を省略する。
【００８７】
図８(ａ)に示すように、ゲート部１３及びゲート部２３の側面を除いて酸化膜３３をエッチバックにより除去することにより、ゲート部１３の側面上にオフセットスペーサ１４を形成し、ゲート部２３の側面上にオフセットスペーサ２４を形成する。
【００８８】
次に図８(ｂ)に示すように、基板１の上に、ＰＭＯＳ領域４に開口を有しＮＭＯＳ領域３を覆うレジストマスク３４を形成した後、ゲート電極２２、オフセットスペーサ２４及びレジストマスク３４をマスクとして、ＰＭＯＳトランジスタのゲート部１３の両側面の下側におけるＰＭＯＳ領域４にホウ素等のｐ型不純物を注入してｐ型エクステンション領域２６を形成する。
【００８９】
次に、図８(ｃ)に示すように、ＰＭＯＳ領域４を覆う酸化シリコンからなる保護膜２８をＣＶＤ法により選択的に形成する。続いて、レジストマスク３４をアッシングと洗浄により除去した後、ＮＭＯＳ領域３に開口を有し、保護膜２８の形成されたＰＭＯＳ領域４を覆うレジストマスク３５を形成する。この後、ゲート電極１２、オフセットスペーサ１４及びレジストマスク３５をマスクとして、ＮＭＯＳトランジスタのゲート部１３の両側面の下側におけるＮＭＯＳ領域３にヒ素等のｎ型不純物を注入してｎ型エクステンション領域１６を形成する。
【００９０】
次に、図８(ｄ)に示すように、レジストマスク３５を除去して、半導体基板１の上に厚さが約６５ｎｍのＳｉＮ膜を堆積した後、エッチバックを行いＳｉＮ膜の不要部分を除去する。これにより、ＮＭＯＳトランジスタのゲート部１３の側面上には、オフセットスペーサ１４を介してサイドウォール１５が形成される。
【００９１】
一方、ＰＯＭＯＳトランジスタのゲート部２３の側面上には、オフセットスペーサ２４とＬ字状の保護膜２８とを介してサイドウォール２５が形成される。
【００９２】
次に、図８(ｅ)に示すように、オフセットスペーサ１４及びサイドウォール１５を注入マスクとして、ＮＭＯＳ領域３に選択的にｎ型不純物の注入を行う。また、ＰＭＯＳ領域４には、オフセットスペーサ２４、保護膜２８及びサイドウォール２５を注入マスクとして、選択的にｐ型不純物の注入を行う。この後、熱処理を行い、不純物を活性化して、ｎ型ソース・ドレイン拡散層１７及びｐ型ソース・ドレイン拡散層２７を形成する。
【００９３】
本実施形態の半導体装置の製造方法によれば、ｐ型エクステンション領域２６を形成する際の注入マスクと、ｎ型不純物の拡散を防止する保護膜とが別である。このため、ｐ型エクステンション領域２６のオフセット位置を自由に設定することが可能となる。
【００９４】
なお、本実施形態においてはＰＭＯＳ領域４にのみ保護膜を設ける例を示したが、ＮＭＯＳ領域３にも保護膜を設けることにより、ｐ型不純物としてインジウム等を用いる場合に、ＮＭＯＳ領域３が汚染されることを防止できる。
【産業上の利用可能性】
【００９５】
本発明の半導体装置及びその製造方法は、イオン注入の際にレジストマスク中に注入された不純物が、アッシングの際にエクステンション形成領域にドープされることを防止して、トランジスタの特性劣化が生じないという効果を有し、基板の上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが混在している半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図８】本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】従来例に係る半導体装置の構造を示す断面図である。
【図１０】従来例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】従来例に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００９７】
１    半導体基板
２    素子分離
３    ＮＭＯＳ領域
４    ＰＭＯＳ領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  ＮＭＯＳトランジスタのゲート部
１４  オフセットスペーサ
１５  サイドウォール
１６  ｎ型エクステンション領域
１７  ｎ型ソース・ドレイン拡散層
２１  ゲート絶縁膜
２２  ゲート電極
２３  ＰＭＯＳトランジスタのゲート部
２４  オフセットスペーサ
２５  サイドウォール
２６  ｐ型エクステンション領域
２７  ｐ型ソース・ドレイン拡散層
２８  保護膜
３１  絶縁膜
３２  ポリシリコン膜
３３  酸化膜
３４  レジストマスク
３５  レジストマスク
【図１】
2006216604.tif 000003
【図２】
2006216604.tif 000004
【図３】
2006216604.tif 000005
【図４】
2006216604.tif 000006
【図５】
2006216604.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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