(57)【要約】      （修正有）【課題】２つのＭＯＳトランジスタの間の自己整合コンタクトを形成する改良された方法を提供する。【解決手段】ポリサイドゲート３１５，３３５，４１５，４３５を覆って二酸化珪素による層間絶縁膜３３０，４３０，５３０を形成する。前記ポリサイドゲート上に窒化珪素によるキャップ３４５，４４５を形成する。前記キャップをマスクとして、前記層間絶縁膜５３０と誘電体層３１０をエッチングして自己整合コンタクトを形成する。【選択図】図１３
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【特許請求の範囲】
【請求項１】
第１及び第２の構造を半導体基板の表面上に間隔をあけて形成する工程と、
上記第１の構造の上面に第１の材料の第１のキャップを形成する工程と、
上記第２の構造の上面に上記第１の材料の第２のキャップを形成する工程とを備え、
上記キャップは、互いに分離され、上記基板よりも上記上面の近くの上記間隔にまで拡がっていること
を特徴とする方法。
【請求項２】
上記第１の材料の上記第１のキャップの上に第２の材料の層を形成する工程と、
上記第１の材料の上記第２のキャップの上に上記第２の材料の層を形成する工程とをさらに備え、
上記層は、上記第１のキャップ及び上記第２のキャップの一部にまで拡がっており、上記層の間の間隔は、上記第１のキャップ及び上記第２のキャップの間の間隔よりも大きく、上記層の間の間隔の真下の上記第１のキャップ及び上記第２のキャップのそれぞれの一部には、上記第２の材料の上記層が重なっていないこと
を特徴とする請求項１記載の方法。
【請求項３】
上記第１及び第２の構造を形成する工程は、上記基板上に形成された誘電体層上に第１及び第２のゲート要素を形成する工程を備え、
上記第１及び第２のゲート要素は、それぞれ、第１及び第２の金属酸化膜半導体（ＭＯＳ）トランジスタのそれぞれの一部であること
を特徴とする請求項２記載の方法。
【請求項４】
上記第１及び第２のゲート要素を形成する工程は、
上記基板上に誘電体層を形成する工程と、
上記誘電体層上にポリシリコン層を形成する工程と、
上記ポリシリコン層上にエッチング停止層を形成する工程と、
上記エッチング停止層と上記ポリシリコン層とをパターニングし、上記第１のＭＯＳトランジスタについての第１のポリシリコンゲート要素と、上記第２のＭＯＳトランジスタについての第２のポリシリコンゲート要素とを形成するようにエッチングする工程とを備えること
を特徴とする請求項３記載の方法。
【請求項５】
上記エッチング停止層を形成する工程は、窒化珪素の層を形成する工程を備えること
を特徴とする請求項４記載の方法。
【請求項６】
上記誘電体層及び上記エッチング停止層を覆うように第１の絶縁層を形成する工程と、
上記エッチング停止層上で停止するように上記第１の絶縁層をエッチングし返す工程と、
上記第１のポリシリコンゲート要素上に第１のトレンチを残すとともに上記第２のポリシリコンゲート要素上に第２のトレンチを残すように上記エッチング停止層を除去する工程とをさらに備えること
を特徴とする請求項４記載の方法。
【請求項７】
上記第１の絶縁層を形成する工程は、二酸化珪素の層を形成する工程を備えること
を特徴とする請求項６記載の方法。
【請求項８】
上記第１の絶縁層をエッチングし返す工程は、化学機械研磨工程を備えること
を特徴とする請求項６記載の方法。
【請求項９】
上記第１のトレンチ及び上記第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングする工程と、
上記第１のポリシリコンゲート要素上に第１のサリサイドを形成する工程と、
上記第２のポリシリコンゲート要素上に第２のサリサイドを形成する工程とをさらに備えること
を特徴とする請求項６記載の方法。
【請求項１０】
上記第１のサリサイドを形成する工程は、チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドからなるグループから選択されたシリサイドを形成する工程を備え、
上記第２のサリサイドを形成する工程は、チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドからなるグループから選択されたシリサイドを形成する工程を備え、
を特徴とする請求項９記載の方法。
【請求項１１】
拡大された上記第１のトレンチに上記第１のキャップを形成する工程と、
拡大された上記第２のトレンチに上記第２のキャップを形成する工程と、
上記第１のキャップ及び上記第２のキャップ並びに上記第１の絶縁層上に上記第２の材料の層を形成する工程と、
上記第２の材料の層上にフォトレジスト材をコーティングする工程と、
自己整合コンタクトのためのフォトレジストパターンを形成する工程と、
マスクとして上記フォトレジストパターン及び上記キャップを用いて、上記第２の材料の層及び上記第１の絶縁層を通る孔を形成するように、上記第２の材料の層及び上記第１の絶縁層をエッチングする工程とをさらに備えること
を特徴とする請求項９記載の方法。
【請求項１２】
拡大された上記第１及び第２のトレンチに上記キャップを形成する工程に先行して拡大された上記トレンチにサリサイド層を形成する工程が行われること
を特徴とする請求項１１記載の方法。
【請求項１３】
上記第１及び第２のキャップは、第１及び第２の固い層を備え、
上記第２の材料の層は、第２の絶縁層を備え、
エッチングは、マスクとして上記フォトレジストパターン並びに上記第１及び第２のキャップを用いて、上記第２及び第１の絶縁層並びに上記誘電体層を通り上記基板に到達するコンタクト孔を形成するように、上記第２及び第１の絶縁層並びに上記誘電体層のエッチングを備えること
を特徴とする請求項１１記載の方法。
【請求項１４】
拡大された上記第１及び第２のトレンチに上記キャップを形成する工程は、窒化珪素で上記トレンチを充填する工程を備え、
上記第２の絶縁層を形成する工程は、二酸化珪素の層を形成する工程を備えること
を特徴とする請求項１１記載の方法。
【請求項１５】
請求項２記載の方法によって製造された半導体要素。
【請求項１６】
請求項６記載の方法によって製造された半導体要素。
【請求項１７】
請求項１１記載の方法によって製造された半導体要素。
【請求項１８】
請求項１３記載の方法によって製造された半導体要素。
【請求項１９】
半導体基板上で領域によって分離された第１及び第２の構造を形成する工程と、
上記第１及び第２の構造上に第１のレベルで第１のマスクを形成する工程と、
上記第１及び第２の構造上に第２のレベルで第２のマスクを形成する工程とを備え、
上記第１のマスクは、上記領域の横方向寸法よりも小さい横方向距離によって分離され、さらに上記基板よりも上面の近くの上記領域にまで拡がっており、
上記第２のマスクは、上記横方向距離よりも小さくない距離によって分離されること
を特徴とする方法。
【請求項２０】
上記第１のマスクを形成する工程は、上記領域の最小横方向寸法よりも小さい横方向距離によって分離された第１のマスクを形成する工程を備えること
を特徴とする請求項１９記載の方法。
【請求項２１】
上記第１及び第２の構造に隣接して第１の絶縁層を設ける工程と、
上記第１及び第２の構造上にエッチング停止層を設ける工程と、
上記構造上に第１及び第２のトレンチを形成するように上記エッチング停止層をエッチングする工程とをさらに備えること
を特徴とする請求項１９記載の方法。
【請求項２２】
上記第１のマスクと上記第２のマスクとの間に第２の絶縁層を形成する工程をさらに備え、
上記第２の絶縁層は、上記第１マスク及び上記第１の絶縁層上にまで拡がっていること
を特徴とする請求項２１記載の方法。
【請求項２３】
上記第２のマスクは、上記第２の絶縁層上に形成されており、
当該方法は、上記第２及び第１の絶縁層を通る孔を形成するように、上記第２及び第１の絶縁層をエッチングする工程をさらに備えること
を特徴とする請求項２２記載の方法。
【請求項２４】
上記第２のマスクは、フォトレジスト材を備え、
上記第２のマスクを形成する工程は、自己整合コンタクトのためのパターンを上記フォトレジスト材に形成する工程を備え、
上記第２及び第１の絶縁層をエッチングする工程は、上記第１及び第２のマスクにしたがってエッチングする工程を備えること
を特徴とする請求項２３記載の方法。
【請求項２５】
上記基板上に誘電体層が設けられ、
上記第１及び第２のマスクにしたがってエッチングする工程は、上記基板に到達するように上記第２及び第１の絶縁層並びに上記誘電体層をエッチングする工程をさらに備えること
を特徴とする請求項２４記載の方法。
【請求項２６】
上記第１及び第２の構造を形成する工程は、上記基板上の誘電体層上に第１及び第２のポリシリコンゲートを形成する工程を備え、
上記ポリシリコンゲートは、第１及び第２の金属酸化膜半導体（ＭＯＳ）トランジスタのそれぞれの一部であり、
当該方法は、上記ポリシリコンゲート上にサリサイド層を形成し、次に、上記第１及び第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングする工程をさらに備えること
を特徴とする請求項２１記載の方法。
【請求項２７】
上記第１及び第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングし、次に、上記ポリシリコンゲート上にサリサイド層を形成する工程をさらに備え、
上記第１のマスクは、拡大された上記トレンチに形成されること
を特徴とする請求項２１記載の方法。
【請求項２８】
請求項１９記載の方法によって製造された半導体要素。
【請求項２９】
請求項２３記載の方法によって製造された半導体要素。
【請求項３０】
請求項２６記載の方法によって製造された半導体要素。
【請求項３１】
請求項２７記載の方法によって製造された半導体要素。
【請求項３２】
間にコンタクト孔がある１対の金属酸化膜半導体電界効果トランジスタにおいて、
電界効果チャネルを形成することができる半導体材料を含む基板と、
少なくとも上記基板の一部と重なっている誘電体層と、
上記誘電体層上に設けられた１対のポリシリコンゲートと、
上記コンタクト孔が上記ポリシリコンゲートの間の酸化物材料を通るように上記ポリシリコンゲートの間に設けられた酸化物材料と、
上記ポリシリコンゲート上に形成され、上記酸化物材料によって分離されたサリサイドコンタクトとを備え、
上記コンタクト孔は、上記酸化物材料、及び上記サリサイドコンタクトの間の双方を通るとともに、上記誘電体層を通り上記基板に到達していること
を特徴とする金属酸化膜半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体製造方法に関し、特に、２つのＭＯＳトランジスタ間の自己整合コンタクト（self-aligned contact）を提供することに関する。
【背景技術】
【０００２】
従来、メモリアレイの製造は、高密度の要求に対して、自己整合コンタクトが使用されている。自己整合コンタクトの１つのタイプは、ＭＯＳトランジスタのポリシリコンゲートに形成されたサリサイド（salicide）層の形状をとる。自己整合コンタクトの他のタイプは、集積回路におけるＭＯＳトランジスタ上に実装された金属層に基板を接続する導電材料の形状をとる。ポリサイド（polycide）は、これらの状況において自己整合コンタクトを形成するのに使用されている。
【０００３】
一般に用いられるポリサイドは、タングステンシリサイド（tungsten silicide）である。タングステンシリサイドは、適用されるとより大きいジオメトリで適切に作用する。しかしながら、メモリアレイの密度が増加するのにともない、タングステンシリサイドの比較的高い抵抗率は、ナノメートル製造技術では使用を阻むかもしれない。
【０００４】
チタンシリサイド（titanium silicide）、コバルトシリサイド、及びニッケルシリサイドといった抵抗率が低いシリサイドは、利用可能である。これら抵抗率が低いシリサイドは、ナノメートルアプリケーションにおいて、タングステンシリサイドに代わる候補であるかもしれない。しかしながら、残念なことに、これら抵抗率が低いシリサイドは、高温下での安定性に欠けるため、ポリサイドの技術のように、多くの従来技術アプリケーションにおける使用に適しないかもしれない。
【０００５】
その結果、必要性は、高密度のメモリアレイにおける自己整合コンタクトを形成する改良された方法のための従来技術に存在している。さらなる必要性は、高温下での安定性に欠けている材料からの自己整合コンタクトを形成するために存在している。
【発明の開示】
【課題を解決するための手段】
【０００６】
本発明は、基板上に形成された第１及び第２の構造の間の自己整合コンタクトを形成する方法を提供することにより、これらの必要性を扱う。ここで開示される本発明の方法の実現は、第１及び第２の構造を半導体基板の表面上に間隔をあけて形成する工程を備える。上記構造の上面に第１の材料のキャップが互いに分離されるように形成される。キャップは、上記基板よりも上記上面の近くの上記構造間の上記間隔にまで拡がっている。この方法の実現の様相によれば、上記キャップの上に第２の材料の層が形成される。この層は、上記キャップの一部にまで拡がっており、上記層の間の間隔は、上記キャップの間の間隔よりも大きい。上記層は、当該層の間の間隔の真下の上記キャップのそれぞれの一部に上記第２の材料の層が重なっていないように形成される。この方法の実現の他の様相によれば、上記キャップは、固いマスクを備え、上記第２の材料の層は、第２の絶縁層を備える。上記第２の材料の層上にフォトレジストパターンを形成することにより、マスクとしてキャップ及びフォトレジストパターンを用いてコンタクト孔を形成することができる。このコンタクト孔は、基板まで下方に延設される。
【０００７】
本発明の模範的な具体例は、上記方法によって製造された半導体要素を備える。
【０００８】
本発明の方法の他の実現によれば、第１及び第２の構造が半導体基板上で領域によって分離されて形成される。第１及び第２のマスクは、上記構造上に第１及び第２のレベルでそれぞれ形成される。上記第１のマスクは、上記領域の横方向寸法よりも小さい横方向距離によって分離され、上記基板よりも上面の近くの上記領域にまで拡がっている。上記第２のマスクは、上記横方向距離よりも小さくない距離によって分離される。
【０００９】
本発明の他の模範的な具体例は、間にコンタクト孔がある１対の金属酸化膜半導体電界効果トランジスタを備える。このトランジスタは、電界効果チャネルを形成することができる半導体材料からなる基板を含む。さらに、このトランジスタは、少なくとも上記基板の一部と重なっている誘電体層を備え、上記コンタクト孔は、上記誘電体層を通り上記基板に到達している。さらにまた、このトランジスタは、上記誘電体層上に設けられた第１及び第２のポリシリコンゲートと、上記ポリシリコンゲートの間に設けられた酸化物材料とを備える。上記コンタクト孔は、上記ポリシリコンゲートの間の上記酸化物材料を通る。さらにまた、このトランジスタは、上記ポリシリコンゲート上に形成され、上記酸化物材料によって分離されたサリサイドコンタクトを備える。上記コンタクト孔は、上記酸化物材料、及び上記サリサイドコンタクトの間の双方を通る。
【００１０】
装置及び方法が、機能的な説明とともに文法的な流動性のために説明されている、または、説明されるであろう。その一方で、アメリカ合衆国第３５法典第１１２条のもとで明白に規定されていない場合には、特許請求の範囲は、"手段（means）"や"ステップ（steps）"の限定の解釈によるいかなる方法でも、限定される必要があるとしては解釈されないことが明白に理解されることになっている。しかしながら、特許請求の範囲は、均等物の司法主義のもとにおける特許請求の範囲によって提供される定義の意味及び均等物の完全な範囲が認容されることになっており、特許請求の範囲がアメリカ合衆国第３５法典第１１２条のもとで明白に規定されている場合には、アメリカ合衆国第３５法典第１１２条のもとで、完全な法定の均等物を認容することになっている。
【００１１】
ここで開示されるいかなる特徴や特徴の組み合わせは、提供される本発明の範囲内に含まれ、そのようないかなる組み合わせに含まれる特徴は、文脈、この明細書、従来の知識から明らかとなるように互いに矛盾していない。本発明を要約する目的のために、本発明のある様相、利点、及び斬新な特徴が、ここに説明される。勿論、そのような全ての様相、利点、又は特徴が、本発明のいかなる特定の具体例について表現される必要はがないことは理解されることになっている。本発明のさらなる利点及び様相は、以下の詳細な記述と特許請求の範囲とから明らかである。
【発明を実施するための最良の形態】
【００１２】
本発明の望ましい具体例について詳細な言及がなされ、その例は、添付した図面を用いて示される。可能である限り、同一又は似たような部分を参照するために、図面及び記述において同一又は類似の参照符号が用いられる。図面は、簡易なフォームにあり、正確なスケールではないのに注意すべきである。ここでの開示を参照するにあたって、便宜及び明確化のために、上（top）、下（bottom）、左（left）、右（right）、上方（up）、下方（down）、上に（over）、上に（above）、下に（below）、真下（beneath）、後方（rear）、前方（front）といった方向指示語が添付した図面に関して用いられる。かかる方向指示語は、いかなる方法でも本発明の範囲を制限するように解釈されるべきではない。
【００１３】
ここでの開示は、図入りの具体例について言及するが、これらの具体例は、制限を介して表されたものではなく、一例として表されたものであることが理解されることになっている。模範的な具体例について述べるが、以下の詳細な記述の意図は、添付された特許請求の範囲によって定義されるような本発明の精神及び範囲内に入るように、具体例の全ての変形、代替、及び均等物を包含するように解釈されることである。ここで記述されたプロセスステップ及び構造が、ＭＯＳトランジスタ及びその自己整合コンタクトの製造のための完全なプロセスフローを包含していないことは、理解され、認識されることになっている。本発明は、従来において用いられている様々な集積回路製造技術に関連して実践されるかもしれず、本発明の理解を提供するのに必要な多くの一般に実践されているプロセスステップがここに含まれる。本発明は、一般に、半導体装置及びプロセスの分野に適用性を有している。しかしながら、説明の便宜上、以下の記述は、２つのＭＯＳトランジスタの間の自己整合コンタクトの製造に関するものとする。
【００１４】
図面について特に言及する。図１は、自己整合コンタクト（self-aligned contact；ＳＡＣ）を形成する方法の実現について説明するフローチャートである。この実現は、第１及び第２の隣接する金属酸化膜半導体（metal oxide semiconductor；ＭＯＳ）ランジスタの間のＳＡＣの形成に適用されてもよい。この方法の実現の記述は、図３〜図７、図８(Ａ)、及び図９〜図１３を参照する。
【００１５】
図３に関して、ステップＳ１０５において、薄い誘電体層５１０が基板５０５の上面に形成される。例えば、基板５０５は、半導体ウェハ（例えばシリコンウェハ）である。薄い誘電体層５１０は、通常、基板５０５上の二酸化珪素で実質的に形成される。ステップＳ１１０において、例えば化学蒸着（chemical vapor deposition；ＣＶＤ）プロセスを用いることにより、ポリシリコンで実質的に構成された層５１５が誘電体層上に実装される。望ましくは、そこから形成されたゲートの伝導率を高めるためにポリシリコン材がドープされる。ステップＳ１１５において、エッチング停止層５２０がポリシリコン層５１５上に形成される。エッチング停止層５２０は、通常、窒化珪素で実質的に構成される。本方法の１つの実現によれば、エッチング停止層５２０は、フォトレジスト材でコーティングされ、フォトレジスト材は、フォトリソグラフィプロセスを用いることにより、パターニングされる。フォトリソグラフィプロセスは、エッチング停止層５２０の上面に２つのフォトレジストフィーチャ３２５，４２５を残すかもしれない。これらフォトレジストフィーチャ３２５，４２５は、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００とについてのゲートの領域を画定するように、エッチング停止層５２０とポリシリコン層５１５とに基づいてパターニングするために、エッチングマスクとして用いることができる。
【００１６】
図３及び図４を参照する。ステップＳ１２０において、エッチング処理は、エッチング停止層５２０及びポリシリコン層５１５の露出部分を除去することができ、薄い誘電体層５１０で停止する。エッチング処理は、例えば連続して実行される複数のエッチングプロセスを含んでもよい。例えば、エッチングプロセスは、エッチング液がポリシリコンよりも窒化物の方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。また、誘電体層５１０の上面で実質的にエッチング処理が停止するように、第２のエッチングプロセスは、エッチング液が酸化物よりもポリシリコンの方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。ステップＳ１２０におけるエッチング処理は、ポリシリコン層５１５から形成された第１のＭＯＳトランジスタ３００についてのゲート３１５を生成することができる。同様に、ステップＳ１２０におけるエッチング処理は、ゲート３１５の上に重なるエッチング停止層３２０を適所に残すことができる。同様のプロセスにより、ステップＳ１２０におけるエッチング処理は、ポリシリコン層５１５から形成された第２のＭＯＳトランジスタ４００についてのゲート４１５を生成することができる。ゲート４１５には、エッチング停止層４２０が重なる。
【００１７】
図５を参照する。ステップＳ１２５において、誘電体層５１０とエッチング停止層３２０，４２０とを覆うように第１の絶縁層５３０が設けられる。第１の絶縁層５３０は、二酸化珪素で実質的に形成される。第１の絶縁層５３０は、ステップＳ１３０において、化学機械研磨（chemical mechanical polishing；ＣＭＰ）によって部分的に除去され、ＣＭＰプロセスを停止するのにエッチング停止層３２０，４２０が用いられる。図５及び図６を参照する。ステップＳ１３０におけるＣＭＰの実行は、第１の絶縁層５３０に３つの別個の領域を生成することができる。これら領域は、第１のＭＯＳトランジスタ３００のゲート３１５の左側に位置する領域３３０と、第２のＭＯＳトランジスタ４００のゲート４１５の右側に位置する領域４３０と、第１及び第２のＭＯＳトランジスタ３００，４００のゲート３１５，４１５の間に位置する領域５３０とからなる。
【００１８】
図７を参照する。ステップＳ１３５において、エッチング停止層３２０，４２０が除去され、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のトレンチ３３３，４３３が残る。例えば、エッチング停止層３２０，４２０は窒化珪素で構成されているため、エッチング液がポリシリコンよりも窒化物の方が高い選択性を有するとともに酸化物よりも窒化物の方が高い選択性を有するような選択エッチングが、窒化珪素を除去するのに用いられてもよく、その結果、ポリシリコンゲート３１５，４１５が露出される。
【００１９】
図８(Ａ)を参照する。ステップＳ１４０において、第１及び第２のトレンチ３３５，４３５を拡大し、拡大された第１及び第２のトレンチ３３５，４３５を形成するように、第１の絶縁層領域３３０，５３０，４３０上に等方性エッチングが実行される。拡大された第１及び第２のトレンチ３３５，４３５は、第１の絶縁層領域３３０，５３０，４３０に部分的に拡がってもよい。図８(Ａ)で示す具体例によるステップＳ１４０において用いられたエッチングプロセスは、エッチング液がポリシリコンよりも酸化物の方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。
【００２０】
図９を参照する。ステップＳ１４５において、第１のサリサイド３４０が第１のポリシリコンゲート３１５上に形成され、第２のサリサイド４４０が第２のポリシリコンゲート４１５上に形成される。第１及び第２のサリサイド３４０，４４０は、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、又はタングステンシリサイドで形成される。チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドは、タングステンシリサイドの抵抗率と比較して抵抗率が低いことから、タングステンシリサイドよりも望ましい。第１及び第２のサリサイド３４０，４４０は、ポリシリコンゲート３１５，４１５上に電気的に導電コンタクトを形成してもよい。具体例によれば、サリサイド３４０，４４０は、ＣＶＤを介して設けられる。
【００２１】
図１０中、ステップＳ１５０において、第１の材料が、第１のサリサイド３４０に重ねて第１のトレンチ３３５内に充填されるとともに、第２のサリサイド４４０に重ねて第２のトレンチ４３５内に充填される。模範的な具体例によれば、第１の材料は、それぞれ固い層３４５，４４５を形成する窒化珪素で構成される。固い層３４５，４４５は、ポリシリコンゲート３１５，４１５の上面に横たわるキャップを形成する。
【００２２】
図１１を参照する。ステップＳ１５５において、第２の材料の層が、キャップ（すなわち、固い層３４５，４４５）上、及び第１の絶縁層領域３３０，５３０，４３０上に成長される、または、設けられる。第２の材料の層は、二酸化珪素で実質的に構成されて層間絶縁層として用いられる第２の絶縁層５５０で構成される。次に、ステップＳ１６０において、第２の絶縁層５５０がフォトレジスト材でコーティングされる。
【００２３】
図１３を参照する。自己整合コンタクトを画定するために、ステップＳ１６５において、フォトレジスト材がフォトレジストパターン３５５，４５５に形成される。次に、ステップＳ１７０において、フォトレジストパターン３５５，４５５にしたがうとともに固い層３４５，４４５にしたがって、第２の絶縁層５５０、第１の絶縁層５３０、及び誘電体層５１０の一部を除去するようにエッチングが実行される。第２の絶縁層５５０の一部の除去は、層間絶縁層３５０，４５０形成する。この方法の実現によれば、エッチングプロセスは、マスクとして、フォトレジストパターン３５５，４５５とキャップ（すなわち、固い層３４５，４４５）とを用いる。エッチングは、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の領域において基板５０５を露出するためにマスクによって保護されなかった材料を除去することにより、コンタクト孔を形成することができる。第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の薄い誘電体層５１０の一部を除去することは、２つの別個の誘電体層３１０，４１０を生成する。第１の分離誘電体層３１０は、基板から第１のＭＯＳトランジスタ３００のゲート３１５を絶縁することができる。同様に、第２の分離誘電体層４１０は、基板から第２のＭＯＳトランジスタ４００のゲート４１５を絶縁することができる。２つのＭＯＳトランジスタ３００，４００の間の基板との自己整合コンタクトを形成するために、孔に導電材料が設けられてもよい。この導電材料は、ポリサイドで構成される。
【００２４】
図２は、自己整合コンタクト（ＳＡＣ）を形成する方法の他の実現について説明するフローチャートである。この代替の実現は、置換される２つのステップを除いて、図１の記述における方法で説明したステップと同じステップで構成される。これによれば、本方法の代替の実現は、ステップＳ２０５において、薄い誘電体層５１０を基板５０５上に形成し（図３参照）、ステップＳ２１０において、誘電体層５１０上にポリシリコン層５１５を設け、ステップＳ２１５において、ポリシリコン層５１５上にエッチング停止層５２０を設け、ステップＳ２２０において、第１及び第２のＭＯＳトランジスタ３００，４００のそれぞれの第１及び第２のポリシリコンゲート３１５，４１５を形成するために、エッチング停止層５２０とポリシリコン層５１５とをパターニングする（図４参照）。エッチング停止層３２０，４２０が重なったポリシリコンゲート３１５，４１５は、横方向寸法５０１を有する領域５００によって分離される。次に、第１及び第２のポリシリコンゲート３１５，４１５には、第１及び第２のエッチング停止層３２０，４２０のそれぞれが重ねられる。次に、ステップＳ２２５において、誘電体層５１０とエッチング停止層３２０，４２０とを覆うように第１の絶縁層５３０が設けられる（図５参照）。第１の絶縁層５３０の上表部分は、ステップＳ２３０において、エッチング停止層３２０，４２０を露出するように化学機械研磨（ＣＭＰ）によって除去される（図６参照）。次に、ステップＳ２３５において、エッチング停止層３２０，４２０が除去され、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のトレンチ３３３，４３３が残る（図７参照）。
【００２５】
先の実現と比較して、本方法の代替の実現は、ステップＳ２４０において、第１及び第２のトレンチ３３３，４３３を拡大する前に、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のサリサイド３４０，４４０を形成する。ステップＳ２４０の結果を図８(Ｂ)に示す。本方法の代替の実現は、ステップＳ２４５において、第１及び第２のトレンチ３３５，４３５を拡大するように、第１の絶縁層上に等方性エッチングを実行することによって継続することができる。先の実現で、拡大された第１及び第２のトレンチ３３５，４３５は、結果として、第１の絶縁層領域３３０，５３０，４３０にまで部分的に拡がる（図９参照）。
【００２６】
代替の実現は、ステップＳ２５０において、固い層３４５で第１のトレンチ３３５を充填するとともに固い層４４５で第２のトレンチ３４５を充填することにより、先の方法にしたがって継続することができる（図１０参照）。その結果、固い層３４５，４４５は、ポリシリコンゲート３１５，４１５上に第１のレベルで形成され、この方法の後続するステップで第１のマスクとして機能する。固い層３４５，４４５が領域５００の横方向寸法５０１よりも小さい横方向距離５０２によって分離されることに注意すべきである。ステップＳ２５５において、固い層３４５，４４５と第１の絶縁層領域３３０，５３０，４３０の双方の上に第２の絶縁層５５０が設けられる（図１１）。ステップＳ２６０において、第２の絶縁層５５０がフォトレジスト材でコーティングされ、ステップＳ２６５において、自己整合コンタクトを画定するために、フォトレジスト材がフォトレジストパターン３５５，４５５に形成される（図１２）。その結果、フォトレジストパターン３５５，４５５は、ポリシリコンゲート３１５，４１５上に第２のレベルで形成され、この方法の後続するステップで第２のマスクとして機能する。この具体例において、フォトレジストパターン３５５，４５５は、領域５００の横方向寸法５０１と同じ横方向距離５０３によって分離される。代替の具体例によれば、例えば、横方向距離５０３は、横方向寸法５０１よりも小さくてもよい。ステップＳ２７０において、第２のマスク（すなわち、フォトレジストパターン３５５，４５５）と第１のマスク（すなわち、固い層３４５，４４５）を用いることによってエッチングが実行され、フォトレジストパターン３５５，４５５及び固い層３４５，４４５にしたがって、第２の絶縁層５５０、第１の絶縁層５３０、及び誘電体層５１０の一部を除去する（図１３参照）。結果として生じる構造は、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の領域５００において基板に到達するコンタクト孔である。
【００２７】
上記の観点から、本発明の方法が、集積回路において、ＭＯＳトランジスタデバイスの形成、特に、隣接するＭＯＳトランジスタの間にコンタクト孔があるようなＭＯＳトランジスタの対の形成を容易とすることができるのが当業者によって理解されるであろう。上述した具体例は、一例として提供され、本発明は、これらの例に制限されない。以上の記述を考慮することによって当業者にとって互いに唯一でない範囲に対して、開示された具体例に対する複数のバリエーションと変形が起こるであろう。さらに、他の組み合わせ、省略、置換、及び変形は、ここでの開示の観点から当業者にとって明らかとなるであろう。したがって、本発明は、開示された具体例に制限されるようには意図されず、添付された特許請求の範囲の言及によって定義される。
【図面の簡単な説明】
【００２８】
【図１】図１は、第１及び第２のＭＯＳトランジスタの間の自己整合コンタクトを形成する方法の実現を示すフローチャートである。
【図２】図２は、第１及び第２のＭＯＳトランジスタの間の自己整合コンタクトを形成する他の方法の実現を示すフローチャートである。
【図３】図３は、本発明による方法の実現における連続した初期段階の断面図である。
【図４】図４は、本発明による方法の実現における連続した初期段階の断面図である。
【図５】図５は、本発明による方法の実現における連続した初期段階の断面図である。
【図６】図６は、本発明による方法の実現における連続した初期段階の断面図である。
【図７】図７は、本発明による方法の実現における連続した初期段階の断面図である。
【図８（Ａ）】図８(Ａ)は、本発明による方法の上述した実現の１つの段階の断面図である。
【図８（Ｂ）】図８(Ｂ)は、本発明による方法の上述した代替の実現の１つの段階の断面図である。
【図９】図９は、本発明による方法の実現における後続する連続した段階の断面図である。
【図１０】図１０は、本発明による方法の実現における後続する連続した段階の断面図である。
【図１１】図１１は、本発明による方法の実現における後続する連続した段階の断面図である。
【図１２】図１２は、本発明による方法の実現における後続する連続した段階の断面図である。
【図１３】図１３は、本発明による方法の実現における後続する連続した段階の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
Title of Invention
MOS TRANSISTORS HAVING LOW-RESISTANCE SILICIDE GATES AND A SELF-ALIGNED CONTACT BETWEEN THEM AND METHOD OF MANUFACTURE
Field of the Invention
The present invention relates generally to semiconductor fabrication methods and, more particularly, to providing a self-aligned contact between two MOS transistors.
Description of the Related Art
Fabrication of memory arrays conventionally employs the use of self-aligned contacts when high density is desired.  One type of self-aligned contact takes the form of a silicide layer formed on a polysilicon gate of a MOS transistor.  Another type of self-aligned contact takes the form of conducting material that connects a substrate to a metal layer disposed above a MOS transistor in an integrated circuit.  A polycide has been used to form a self-aligned contact in these situations.
One commonly used polycide is tungsten silicide.  Tungsten silicide may perform adequately in applications with larger geometries.  However, as the density of memory arrays increases, the relatively high resistivity of tungsten silicide may preclude its use in nanometer process technologies.
Silicides with lower resistivity such as titanium silicide, cobalt silicide, and nickel silicide are available.  These lower resistivity silicides could be candidates for replacing tungsten silicide in nanometer applications.  Unfortunately, however, these lower resistivity silicides may not be suitable for use in many prior art applications, such as polycide techniques, because of their lack of high temperature stability.
A need thus exists in the prior art for an improved method of forming a self-aligned contact in high-density memory arrays.  A further need exists for forming a self-aligned contact from materials lacking in high temperature stability.
SUMMARY OF THE INVENTION
The present invention addresses these needs by providing a method for forming a self-aligned contact between first and second structures formed on a substrate.  An implementation of the method of the invention herein disclosed may comprise forming the first and second structures with a space between them on a surface of a semiconductor substrate.  Caps of first material may be formed over upper surfaces of the structures such that the caps are separated.  The caps may extend over the space between the structures more near the upper surfaces than near the substrate.  According to an aspect of this implementation of the method, layers of second material are formed above the caps.  The layers extend over a portion of the caps such that a space between the layers is greater than the space between the caps.  The layers are formed such that a portion of each of the caps beneath the space between the layers is not overlain by the layers of second material.  According to another aspect of this implementation of the method, the caps comprise hard masks and the layers of second material comprise a second insulator layer.  By forming photoresist patterns on the layers of second material, a contact hole can be formed that uses the caps and the photoresist patterns as masks.  The contact hole can extend down to the substrate.
An exemplary embodiment of the present invention may comprise a semiconductor element produced by the above method.
According to another implementation of the method of the present invention, first and second structures separated by a region may be formed over a semiconductor substrate.  First and second masks may be formed at respective first and second levels above the structures.  The first masks may be separated by a lateral distance smaller than a lateral dimension of the region with the first masks extending over the region more near upper surfaces of the structures than near the substrate.  The second masks may be separated by a distance not less than the lateral distance.
Another exemplary embodiment of the present invention may comprise a pair of metal oxide semiconductor field effect transistors having a contact hole between them.  The transistors may include a substrate comprised of semiconductor material capable of forming a field effect channel.  The transistors further may comprise a dielectric layer that overlies at least part of the substrate with the contact hole extending through the dielectric layer and reaching the substrate.  The transistors still further may comprise first and second polysilicon gates disposed over the dielectric layer and further may comprise oxide material disposed between the polysilicon gates.  The contact hole may extend through the oxide material between the polysilicon gates.  The transistors even still further may comprise silicide contacts formed on the polysilicon gates and separated by the oxide material.  The contact hole may extend both through the oxide material and between the silicide contacts.
While the apparatus and method has or will be described for the sake of grammatical fluidity with functional explanations, it is to be expressly understood that the claims, unless expressly formulated under 35 USC 112, are not to be construed as necessarily limited in any way by the construction of "means" or "steps" limitations, but are to be accorded the full scope of the meaning and equivalents of the definition provided by the claims under the judicial doctrine of equivalents, and in the case where the claims are expressly formulated under 35 USC 112 are to be accorded full statutory equivalents under 35 USC 112.
Any feature or combination of features described herein are included within the scope of the present invention provided that the features included in any such combination are not mutually inconsistent as will be apparent from the context, this specification, and the knowledge of one skilled in the art.  For purposes of summarizing the present invention, certain aspects, advantages and novel features of the present invention are described herein.  Of course, it is to be understood that not necessarily all such aspects, advantages or features will be embodied in any particular embodiment of the present invention.  Additional advantages and aspects of the present invention are apparent in the following detailed description and claims that follow.
DETAILED DESCRIPTION OF PREFERRED EMBODIMENTs
Reference will now be made in detail to the presently preferred embodiments of the invention, examples of which are illustrated in the accompanying drawings.  Wherever possible, the same or similar reference numbers are used in the drawings and the description to refer to the same or like parts.  It should be noted that the drawings are in simplified form and are not to precise scale.  In reference to the disclosure herein, for purposes of convenience and clarity only, directional terms, such as, top, bottom, left, right, up, down, over, above, below, beneath, rear, and front, are used with respect to the accompanying drawings.  Such directional terms should not be construed to limit the scope of the invention in any manner.
Although the disclosure herein refers to certain illustrated embodiments, it is to be understood that these embodiments are presented by way of example and not by way of limitation.  The intent of the following detailed description, although discussing exemplary embodiments, is to be construed to cover all modifications, alternatives, and equivalents of the embodiments as may fall within the spirit and scope of the invention as defined by the appended claims.  It is to be understood and appreciated that the process steps and structures described herein do not cover a complete process flow for the manufacture of MOS transistors or of self-aligned contacts.  The present invention may be practiced in conjunction with various integrated circuit fabrication techniques that are conventionally used in the art, and only so much of the commonly practiced process steps are included herein as are necessary to provide an understanding of the present invention.  The present invention has applicability in the field of semiconductor devices and processes in general.  For illustrative purposes, however, the following description pertains to fabrication of a self-aligned contact between two MOS transistors.
Referring more particularly to the drawings,     FIG. 1 is a flow diagram that describes an implementation of a method for forming a self-aligned contact (SAC).  This implementation may apply to formation of a SAC between first and second adjacent metal oxide semiconductor (MOS) transistors.  The description of this implementation of the method refers to FIGS. 3-7, FIG. 8(A), and FIGS. 9-13.
With reference to FIG. 3, a thin dielectric layer 510 can be formed on the upper surface of a substrate 505 at step S105.  The substrate 505 may be, for example, a semiconductor wafer (e.g., a silicon wafer).  The thin dielectric layer 510 typically is formed substantially of silicon dioxide on the substrate 505.  A layer 515 composed substantially of polysilicon can be disposed on the dielectric layer at step S110 using, for example, a chemical vapor deposition (CVD) process.  Preferably, the polysilicon material is doped to enhance the conductivity of the gate formed therefrom.  An etch-stop layer 520 can be formed on the polysilicon layer 515 at step S115.  The etch-stop layer 520 typically is composed substantially of silicon nitride.  According to one implementation of the present method, the etch-stop layer 520 can be coated with a photoresist material, and the photoresist material can be patterned using a photolithographic process.  The photolithographic process may leave two photoresist features 325 and 425 on the upper surface of the etch-stop layer 520.  The photoresist features 325 and 425 can be used as etching masks to pattern the underlying etch-stop layer 520 and polysilicon layer 515 to define a gate region for the first MOS transistor 300 and for the second MOS transistor 400.
Referring to FIGS. 3 and 4, an etch operation can remove the exposed portions of the etch-stop layer 520 and the polysilicon layer 515, stopping at the thin dielectric layer 510 at step S120.  The etch operation may include, for example, multiple etching processes performed in sequence.  For example, an etch process may be a selective etch process (e.g., a dry plasma etch process) in which the etchant has a higher selectivity for nitride than for polysilicon.  A second etch process may be a selective etch process (e.g., a dry plasma etch process) in which the etchant has a higher selectivity for polysilicon than for oxide so that the etch operation stops substantially at the upper surface of the dielectric layer 510.  The etch operation at step S120 can create a gate 315 for the first MOS transistor 300 formed from the polysilicon layer 515.  The etch operation at step S120 likewise can leave in place an etch-stop layer 320 that overlies the gate 315.  By the same process, the etch operation at step S120 can create a gate 415 for the second MOS transistor 400 formed from the polysilicon layer 515.  The gate 515 is overlain by an etch-stop layer 420.
Referring to FIG. 5, a first insulator layer 530 can be deposited at step S125 to cover the dielectric layer 510 and the etch-stop layers 320 and 420.  The first insulator layer 530 may be formed substantially of silicon dioxide.  The first insulator layer 530 may be partially removed by chemical mechanical polishing (CMP) at step S130 using the etch-stop layers 320 and 420 to halt the CMP process.  With reference to FIGS. 5 and 6, performing CMP at step S130 can create three separate regions in the first insulator layer 530.  These regions comprise a region 330 lying to the left of the gate 315 of the first MOS transistor 300, a region 430 lying to the right of the gate 415 of the second MOS transistor 400, and a region 530 lying between the gates 315 and 415 of the first and second MOS transistors 300 and 400.
Referring to FIG. 7, the etch-stop layers 320 and 420 can be removed at step S135, leaving first and second trenches 333 and 433 above the respective first and second polysilicon gates 315 and 415.  For example, where the etch-stop layers 320 and 420 are composed of silicon nitride, a selective etch in which the etchant has a higher selectivity for nitride than for polysilicon and has a higher selectivity for nitride than for oxide may be employed to remove the silicon nitride, thereby exposing the polysilicon gates 315 and 415.
With reference to FIG. 8(A), an isotropic etch can be performed on the first insulator layer regions 330, 530, and 430 at step S140 to enlarge the first and second trenches 333 and 433 thus forming enlarged first and second trenches 335 and 435.  The enlarged first and second trenches 335 and 435 may extend partially into the first insulator layer regions 330, 530, and 430.  The etch process employed at step S140, according to the embodiment illustrated in FIG. 8(A), may be a selective etch process (e.g., a dry plasma etch process) in which the etchant has a higher selectivity for oxide than for polysilicon.
Turning to FIG. 9, a first silicide 340 can be formed on the first polysilicon gate 315, and a second silicide 440 can be formed on the second polysilicon gate 415 at step S145.  First and second silicides 340 and 440 may be formed of titanium silicide, cobalt silicide, nickel silicide or tungsten silicide.  Titanium silicide, cobalt silicide, and nickel silicide may be preferred over tungsten silicide because of their lower resistivities when compared to the resistivity of tungsten silicide.  First and second silicides 340 and 440 may form electrically conductive contacts on the polysilicon gates 315 and 415.  According to an illustrative embodiment, silicides 340 and 440 are deposited via CVD.
In FIG. 10 a first material can be filled into the first trench 335 overlying the silicide 340 and the second trench 435 overlying the silicide 440 at step S150. According to an exemplary embodiment, the first material may comprise silicon nitride that forms respective hard layers 345 and 445.  The hard layers 345 and 445 may form caps that lie over upper surfaces of polysilicon gates 315 and 415.
Referring to FIG. 11, a layer of second material can be grown or deposited on the caps (i.e. hard layers 345 and 445) and on the first insulator layer regions 330, 530, and 430 at step S155.  The layer of second material may comprise a second insulator layer 550, which may be composed substantially of silicon dioxide, and which may be used as an interlayer dielectric.  The second insulator layer 550 is then coated with a photoresist material at step S160.
With reference to FIG. 13, the photoresist material can be formed into photoresist patterns 355 and 455 at step S165 to define a self-aligned contact.  An etch can then be performed at step S170 to remove a portion of the second insulator layer 550, the first insulator layer 530, and the dielectric layer 510 according to the photoresist patterns 355 and 455 and according to the hard layers 345 and 445.  Removing the portion of the second insulator layer 550 forms interdielectric layers 350 and 450.  According to an illustrative implementation of the method, the etch process uses the photoresist patterns 355 and 455, and the caps (i.e. hard layers 345 and 445) as masks.  The etch can form a contact hole by removing material not protected by the masks in order to expose the substrate 505 in a region between the first MOS transistor 300 and the second MOS transistor 400.  Removing the portion of the thin dielectric layer 510 between the first MOS transistor 300 and the second MOS transistor 400 creates two separate dielectric layers 310 and 410.  The first separate dielectric layer 310 can insulate the gate 315 of the first MOS transistor 300 from the substrate.  Likewise, the second separate dielectric layer 410 can insulate the gate 415 of the second MOS transistor 400 from the substrate.  Conductive material may be deposited into the hole to form a self-aligned contact with the substrate between the two MOS transistors 300 and 400.  This conductive material may comprise a polycide.
FIG. 2 is a flow diagram that describes one alternative implementation of a method for forming a self-aligned contact (SAC).  This alternative implementation may comprise steps that are identical to the steps that described the method in the discussion of FIG. 1 except for two steps that are interchanged.  Accordingly, the alternative implementation of the present method forms a thin dielectric layer 510 on a substrate 505 at step S205 (Cf. FIG. 3), deposits a polysilicon layer 515 on the dielectric layer 510  at step S210, deposits an etch-stop layer 520 on the polysilicon layer 515 at step S215, and patterns the etch-stop layer 520 and polysilicon layer 515 to form first and second polysilicon gates 315 and 415 for respective first and second MOS transistors 300 and 400 at step S220 (Cf. FIG. 4).  The polysilicon gates 315 and 415, which are overlain by etch-stop layers 320 and 420, are separated by a region 500 having a lateral dimension 501.  The first and second polysilicon gates 315 and 415 are then overlain by respective first and second etch-stop layers 320 and 420.  A first insulator layer 530 is then deposited at step S225 to cover the dielectric layer 510 and the etch-stop layers 320 and 420 (Cf. FIG. 5). A top portion of the first insulator layer 530 may be removed by chemical mechanical polishing (CMP) at step S230 to expose the etch-stop layers 320 and 420 (Cf. FIG. 6).  The etch-stop layers 320 and 420 are then removed at step S235, leaving first and second trenches 333 and 433 above the respective first and second polysilicon gates 315 and 415 (Cf. FIG. 7).
In contrast with the previous implementation, the alternative implementation of the present method forms first and second silicides 340 and 440 on respective first and second polysilicon gates 315 and 415 at step S240 before enlarging first and second trenches 333 and 433.  The result of step S240 is illustrated in Fig. 8(B).  The present alternative implementation of the method can continue by performing an isotropic etch on the first insulator layer at step S245 to enlarge the first and second trenches 333 and 433.  As with the previous implementation, the resulting enlarged first and second trenches 335 and 435 may extend partially into the first insulator layer regions 330, 530, and 430 (Cf. FIG. 9).
The alternative implementation can continue, following the previous method, at step S250 by filling the first trench 335 with hard layer 345 and filling the second trench 435 with hard layer 445 (Cf. FIG. 10).  Hard layers 345 and 445 thus are formed at a first level above the polysilicon gates 315 and 415 and may function as first masks at a later step of the method.  It should be noted that the hard layers 345 and 445 may be separated by a lateral distance 502 smaller than the lateral dimension 501 of the region 500.  A second insulator layer 550 can be deposited on both the hard layers 345 and 445 and the first insulator layer regions 330, 530, and 430 (FIG. 11) at step S255.  The second insulator layer 550 can be coated with a photoresist material at step S260, and the photoresist material can be formed into photoresist patterns 355 and 455 at step S265 to define a self-aligned contact (FIG. 12).  The photoresist patterns 355 and 455 thus are formed at a second level above the polysilicon gates 315 and 415 and may function as second masks at a later step of the method.  In the illustrated embodiment the photoresist patterns 355 and 455 are separated by a lateral distance 503 that is the same as the lateral dimension 501 of the region 500.  According to an alternative embodiment, the lateral distance 503 may be, for example, smaller than the lateral dimension 501.  Using the second masks (i.e. photoresist patterns 335 and 455) and the first masks (i.e. hard layers 345 and 445), an etch can be performed at step S270 that removes portions of the second insulator layer 550, the first insulator layer region 530, and the dielectric layer 510 according to the photoresist patterns 335, 455 and the hard layers 345, 445 (Cf. FIG. 13).  The resulting structure is a contact hole that reaches the substrate in the region 500 between the first MOS transistor 300 and the second MOS transistor 400.
In view of the foregoing, it will be understood by those skilled in the art that the methods of the present invention can facilitate formation of MOS transistor devices, and in particular pairs of adjacent MOS transistors having a contact hole between them, in an integrated circuit.  The above-described embodiments have been provided by way of example, and the present invention is not limited to these examples.  Multiple variations and modification to the disclosed embodiments will occur, to the extent not mutually exclusive, to those skilled in the art upon consideration of the foregoing description.  Additionally, other combinations, omissions, substitutions and modifications will be apparent to the skilled artisan in view of the disclosure herein.  Accordingly, the present invention is not intended to be limited by the disclosed embodiments, but is to be defined by reference to the appended claims.
Brief Description of Drawings
FIG. 1 is a flow diagram that illustrates an implementation of a method for forming a self-aligned contact between first and second MOS transistors.
FIG. 2 is a flow diagram that illustrates an alternative implementation of a method for forming a self-aligned contact between first and second MOS transistors.
FIG. 3 is a cross-sectional view of successive early stages in an implementation of a method according to the present invention.
FIG. 4 is a cross-sectional view of successive early stages in an implementation of a method according to the present invention.
FIG. 5 is a cross-sectional view of successive early stages in an implementation of a method according to the present invention.
FIG. 6 is a cross-sectional view of successive early stages in an implementation of a method according to the present invention.
FIG. 7 is a cross-sectional view of successive early stages in an implementation of a method according to the present invention.
FIG. 8(A) is a cross-sectional view of one stage of the aforementioned implementation of a method according to the present invention.
FIG. 8(B) is a cross-sectional view of one stage of the aforementioned alternative implementation of a method according to the present invention.
FIG. 9 is cross-sectional view of later successive stages in an implementation of a method according to the present invention.
FIG. 10 is cross-sectional view of later successive stages in an implementation of a method according to the present invention.
FIG. 11 is cross-sectional view of later successive stages in an implementation of a method according to the present invention.
FIG. 12 is cross-sectional view of later successive stages in an implementation of a method according to the present invention.
FIG. 13 is cross-sectional view of later successive stages in an implementation of a method according to the present invention.
1.    A method, comprising:
forming first and second structures with a space between them over a surface of a semiconductor substrate;
forming a first cap of first material over an upper surface of the first structure; and
forming a second cap of first material over an upper surface of the second structure, the caps being separated from each other and extending over the space more near the upper surfaces than near the substrate.
2.    The method as set forth in Claim 1, further comprising:
forming a layer of second material above the first cap of first material; and
forming a layer of second material above the second cap of first material, the layers extending over a portion of the first and second caps such that a space between the layers is greater than the space between the first and second caps and such that a portion of each of the first and second caps beneath the space between the layers is not overlain by the layers of second material.
3.    The method as set forth in Claim 2, wherein:
the forming of first and second structures comprises forming first and second gate elements on a dielectric layer formed on the surface of the substrate wherein the respective first and second gate elements are part of respective first and second metal-oxide-semiconductor (MOS) transistors.
4.    The method as set forth in Claim 3, wherein the forming of first and second gate elements comprises:
forming a  dielectric layer on the substrate;
forming a polysilicon layer on the dielectric layer;
forming an etch-stop layer on the polysilicon layer;
patterning the etch-stop layer and polysilicon layer and etching to form a first polysilicon gate element for the first MOS transistor and a second polysilicon gate element for the second MOS transistor.
5.    The method as set forth in Claim 4, wherein the forming of an etch-stop layer comprises forming a layer of silicon nitride.
6.    The method as set forth in Claim 4, further comprising:
forming a first insulator layer to cover the dielectric and the etch-stop layer;
etching back the first insulator layer to stop on the etch-stop layer; and
removing the etch-stop layer to leave a first trench above the first polysilicon gate element and a second trench above the second polysilicon gate element.
7.    The method as set forth in Claim 6, wherein the forming of a first insulator layer comprises forming a layer of silicon dioxide.
8.    The method as set forth in Claim 6, wherein the etching back of the first insulator layer comprises chemical-mechanical polishing.
9.    The method as set forth in Claim 6, further comprising:
isotropically etching the first insulator layer to enlarge the first trench and the second trench;
forming a first silicide on the first polysilicon gate element; and
forming a second silicide on the second polysilicon gate element.
10.    The method as set forth in Claim 9, wherein:
the forming of a first silicide comprises forming a silicide selected from the group consisting of titanium silicide, cobalt silicide, and nickel silicide; and
the forming of a second silicide comprises forming a silicide selected from the group consisting of titanium silicide, cobalt silicide, and nickel silicide.
11.    The method as set forth in Claim 9, further comprising:
forming the first cap in the first enlarged trench;
forming the second cap in the second enlarged trench;
forming the layers of second material on the first and second caps and on the first insulator layer;
coating a photoresist material on the layers of second material;
forming photoresist patterns for a self-aligned contact; and
etching the layers of second material and the first insulator layer to form a hole extending through the second material and first insulator layer using the photoresist patterns and caps as masks.
12.    The method as set forth in Claim 11, wherein the forming of the caps in the first and second enlarged trenches is preceded by forming the silicide layers in the enlarged trenches.
13.    The method as set forth in Claim 11, wherein:
the first and second caps comprise first and second hard layers;
the layers of second material comprise a second insulator layer; and
the etching comprises etching the second and first insulator layers and the  dielectric layer to form a contact hole extending through the second and first insulator layers and the  dielectric layer to reach the substrate using the photoresist patterns and first and second caps as masks.
14.    The method as set forth in Claim 11, wherein the forming of the caps in the first and second enlarged trenches comprises filling the trenches with silicon nitride and the forming of a second insulator layer comprises forming a layer of silicon dioxide.
15.    A semiconductor element produced by the method as set forth in Claim 2.
16.    A semiconductor element produced by the method as set forth in Claim 6.
17.    A semiconductor element produced by the method as set forth in Claim 11.
18.    A semiconductor element produced by the method as set forth in Claim 13.
19.    A method, comprising:
forming over a semiconductor substrate first and second structures separated by a region;
forming first masks at a first level above the first and second structures, the first masks being separated by a lateral distance smaller than a lateral dimension of the region, the first masks further extending over the region more near the upper surfaces than near the substrate; and
forming second masks at a second level above the first and second structures, the second masks being separated by a distance not less than the lateral distance.
20.    The method as set forth in Claim 19, wherein the forming of first masks comprises forming first masks that are separated by a lateral distance smaller than a smallest lateral dimension of the region.
21.    The method as set forth in Claim 19, further comprising:
disposing a first insulating layer adjacent to the first and second structures;
disposing an etch-stop layer on the first and second structures; and
etching the etch-stop layer to form first and second trenches above the structures.
22.    The method as set forth in Claim 21 further comprising forming a second insulating layer between the first masks and the second masks, the second insulating layer extending over the first masks and over the first insulating layer.
23.    The method as set forth in Claim 22, wherein:
the second masks are formed on the second insulating layer; and
the method further comprises etching the second and first insulator layers to form a hole extending through the second and first insulator layers.
24.    The method as set forth in Claim 23, wherein:
the second masks comprise a photoresist material;
the forming of the second masks comprises forming patterns in the photoresist material for a self-aligned contact; and
the  etching of the second and first insulator layers comprises etching according to the first and second masks.
25.    The method as set forth in Claim 24, wherein:
a  dielectric layer is disposed over the substrate; and
the etching according to the first and second masks further comprises etching the second and first insulator layers and the  dielectric layer to reach the substrate.
26.    The method as set forth in Claim 21, wherein the forming of the first and second structures comprises forming first and second polysilicon gates on a dielectric layer on the substrate, the polysilicon gates being part of respective first and second metal-oxide-semiconductor (MOS) transistors, and the method further comprises forming a silicide layer on the polysilicon gates and then isotropically etching the first insulator layer to enlarge the first and second trenches.
27.    The method as set forth in Claim 21, wherein:
the method further comprises isotropically etching the first insulator layer to enlarge the first and second trenches and then forming a silicide layer on the polysilicon gates; and
the first masks are formed in the enlarged trenches.
28.    A semiconductor element produced by the method as set forth in Claim 19.
29.    A semiconductor element produced by the method as set forth in Claim 23.
30.    A semiconductor element produced by the method as set forth in Claim 26.
31.    A semiconductor element produced by the method as set forth in Claim 27.
32.    A pair of metal oxide semiconductor field effect transistors with a contact hole between them, comprising:
a substrate including a semiconductor material capable of forming a field effect channel;
a dielectric layer overlying at least part of the substrate wherein the contact hole extends through the dielectric layer and reaches the substrate;
a pair of polysilicon gates disposed over the dielectric layer;
oxide material disposed between the polysilicon gates so that the contact hole extends through the oxide material between the polysilicon gates; and
silicide contacts formed on the polysilicon gates and separated by the oxide material wherein the contact hole extends both through the oxide material and between the silicide contacts.
1    Abstract
A method for forming a self-aligned contact between two MOS transistors is described.  The method supports the use of low-resistivity silicides for the formation of contacts in nanometer applications that employ polycide techniques.   Silicon nitride and photoresist material act as dual masks in the formation of the self-aligned contact.
2    Representative Drawing
Fig. 1
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８(Ａ)】
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【図８(Ｂ)】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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