(57)【要約】【課題】本発明は、Ｎ型基板を用いたＣＭＯＳセンサにおいて、良好な画像特性を得ることができるようにする。【解決手段】たとえば、Ｎ型基板１１の表面部１１ｂの表面領域には、埋め込みフォトダイオード１４およびＰ型ウェル領域１５が形成されている。Ｐ型ウェル領域１５の表面上には、走査用トランジスタの各ゲート１７，１８，１９が設けられている。各ゲート１７，１８，１９を除く、Ｐ型ウェル領域１５の表面領域にはＮ型拡散層２０ａ，２０ｂ，２０ｃ，２０ｄが形成されている。一方、埋め込みフォトダイオード１４およびＰ型ウェル領域１５の相互間の、Ｎ型基板１１上には、読み出し用ゲート２１が設けられている。また、Ｐ型ウェル領域１５および読み出し用ゲート２１の相互間の検出部３１に対応する、Ｎ型基板１１の表面部１１ｂにはＰ型拡散層２２が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
Ｎ型の半導体基板と、
前記Ｎ型の半導体基板の底部と表面部とを分離するＰ型の半導体領域と、
前記Ｎ型の半導体基板の表面部の、その表面領域に選択的に形成された光電変換部と、
前記Ｎ型の半導体基板の表面部の、その表面領域に、前記光電変換部より所定の距離だけ離間して設けられた信号走査部と、
前記信号走査部と前記光電変換部との間の、前記Ｎ型の半導体基板の表面部上に形成され、前記光電変換部で光電変換された信号を前記信号走査部に読み出すための読み出し電極と、
前記読み出し電極と前記信号走査部との間の、前記Ｎ型の半導体基板の表面部に選択的に設けられたＰ型の拡散層領域と
を具備したことを特徴とする固体撮像装置。
【請求項２】
前記Ｐ型の拡散層領域は、その不純物濃度が１×１０16ｃｍ-3〜１×１０17ｃｍ-3に設定されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記Ｐ型の拡散層領域は、さらに、前記読み出し電極の下方にまで延在して設けられるとともに、その不純物濃度が１×１０16ｃｍ-3〜１×１０17ｃｍ-3の半分程度に設定されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記Ｐ型の拡散層領域は、前記信号走査部を構成するウェル領域と一体的に形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記ウェル領域は、その不純物濃度が１×１０16ｃｍ-3〜１×１０17ｃｍ-3に設定されていることを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するもので、特に、Ｎ型の半導体基板上に、光電変換部と信号走査部とを含む複数の単位セルが二次元状に配置されてなるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサに関する。
【背景技術】
【０００２】
近年、単一電源の使用および低電圧駆動を特徴とする、Ｎ型基板を用いた固体撮像装置が提案されている（たとえば、特許文献１参照）。Ｎ型基板を採用した場合、周辺部の画素（単位セル）に電荷が漏れ込むブルーミングという現象を抑制でき、画像特性を向上できる利点がある。
【０００３】
しかしながら、ＣＭＯＳセンサにおいて、Ｎ型基板を採用した場合には、以下のような問題があった。
【０００４】
（１）  Ｎ型基板への画素領域の形成は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）のような高電圧駆動および多電源の使用が困難なＣＭＯＳセンサの場合、信号蓄積時に電荷のリークを発生させたり、あるいは、信号の読み出し時に電荷の取り残しを招き、残像を生む要因となる。
【０００５】
（２）  画素領域内に周辺回路のようなＰ型のウェルを形成しなければならず、画素の微細化にともなって、信号蓄積領域（光電変換部）の面積が減少し、飽和信号が減ると、光ショットノイズなどのノイズが信号に比較して大きくなり、Ｓ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ）が悪化する。
【特許文献１】特開２０００−１５０８４８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、Ｎ型基板を採用した場合にも信号のリークや残像の発生を防止できるとともに、微細化にともなうＳ／Ｎの悪化を軽減でき、画像特性を向上させることが可能な固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、Ｎ型の半導体基板と、前記Ｎ型の半導体基板の底部と表面部とを分離するＰ型の半導体領域と、前記Ｎ型の半導体基板の表面部の、その表面領域に選択的に形成された光電変換部と、前記Ｎ型の半導体基板の表面部の、その表面領域に、前記光電変換部より所定の距離だけ離間して設けられた信号走査部と、前記信号走査部と前記光電変換部との間の、前記Ｎ型の半導体基板の表面部上に形成され、前記光電変換部で光電変換された信号を前記信号走査部に読み出すための読み出し電極と、前記読み出し電極と前記信号走査部との間の、前記Ｎ型の半導体基板の表面部に選択的に設けられたＰ型の拡散層領域とを具備したことを特徴とする固体撮像装置が提供される。
【発明の効果】
【０００８】
上記の構成により、信号蓄積時に電荷をリークさせたり、信号の読み出し時に電荷の取り残しをなくすことができるなど、Ｎ型基板を採用した場合にも信号のリークや残像の発生を防止できるとともに、微細化にともなうＳ／Ｎの悪化を軽減でき、画像特性を向上させることが可能な固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施形態］
図１および図２は、この発明の第１の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、図１は平面図、図２は図１のIIＢ−IIＢ線に沿う断面図であり、１つの画素（単位セル）を例に示している。
【００１１】
図に示すように、Ｎ型基板（Ｎ型の半導体基板）１１は、Ｐ層（Ｐ型の半導体領域）１２によって、底部１１ａと表面部１１ｂとに分離されている。上記Ｎ型基板１１の表面部１１ｂの表面領域には、選択的に素子分離領域１３が形成されている。
【００１２】
上記素子分離領域１３によって画定された活性化領域、つまり、素子分離領域１３を除く、上記Ｎ型基板１１の表面部１１ｂの表面領域には、光電変換部となる埋め込みフォトダイオード（信号蓄積領域）１４、および、信号走査部となる走査トランジスタを形成するためのＰ型ウェル領域１５が形成されている。上記埋め込みフォトダイオード１４の表面上には、表面シールド層１６が形成されている。
【００１３】
上記Ｐ型ウェル領域１５は、上記埋め込みフォトダイオード１４より所定の距離だけ離間して設けられている。また、上記Ｐ型ウェル領域１５の表面（Ｐ型ウェル領域１５に対応する、上記Ｎ型基板１１の表面部１１ｂ）上には、走査トランジスタである、たとえばリセット用トランジスタのゲート１７、増幅用トランジスタのゲート１８、および、選択用トランジスタのゲート１９が、それぞれ絶縁膜（いずれも図示していない）を介して設けられている。そして、各ゲート１７，１８，１９を除く、上記Ｐ型ウェル領域１５の表面領域には、それぞれ、ソース／ドレインとなるＮ型拡散層２０ａ，２０ｂ，２０ｃ，２０ｄが形成されている。
【００１４】
上記埋め込みフォトダイオード１４および上記Ｐ型ウェル領域１５の相互間に対応する、上記Ｎ型基板１１の表面部１１ｂ上には、上記埋め込みフォトダイオード１４で光電変換された信号電荷を読み出すための読み出し用ゲート（読み出し電極）２１が設けられている。この読み出し用ゲート２１は、その一端が、上記埋め込みフォトダイオード１４の一端面にほぼ一致、あるいは、上記埋め込みフォトダイオード１４の一端上に延在するように形成されている。
【００１５】
また、上記Ｐ型ウェル領域１５および上記読み出し用ゲート２１の相互間に対応する、上記Ｎ型基板１１の表面部１１ｂには、Ｐ型拡散層（Ｐ型の拡散領域）２２が形成されている。Ｐ型拡散層２２は、その不純物濃度が、たとえば１×１０16ｃｍ-3〜１×１０17ｃｍ-3に設定されている。このＰ型拡散層２２は、信号のオフリークを防止するためのパンチスルーストッパとして機能する。
【００１６】
本実施形態の場合、複数のＮ型拡散層２０ａ，２０ｂ，２０ｃ，２０ｄのうち、上記リセット用トランジスタのゲート１７および上記読み出し用ゲート２１の相互間に設けられるＮ型拡散層２０ａが、たとえば、上記Ｎ型基板１１の表面部１１ｂの表面領域にまで延在し、かつ、上記読み出し用ゲート２１に近接するようにして形成されている。すなわち、上記リセット用トランジスタのゲート１７と上記読み出し用ゲート２１との相互間においては、上記Ｐ型ウェル領域１５の表面領域および上記Ｎ型基板１１の表面部１１ｂの表面領域に対して、上記Ｎ型拡散層２０ａが形成されている。これにより、上記読み出し用ゲート２１によって読み出された信号電荷を検出するための検出部３１が構成されている。そして、上記Ｐ型拡散層２２は、少なくとも上記Ｎ型基板１１の表面部１１ｂに対応する、上記Ｎ型拡散層２０ａの下面部に対応するようにして形成されている。
【００１７】
なお、上記Ｎ型拡散層２０ａには上記増幅用トランジスタのゲート１８につながる配線２３が、上記Ｎ型拡散層２０ｂにはドレイン線２４が、上記Ｎ型拡散層２０ｄには信号線２５が、それぞれ接続されている。
【００１８】
また、実際には、このような構成の単位セルが二次元状に配置されて、ＣＭＯＳセンサの画素領域が実現される。
【００１９】
本実施形態の構成によれば、読み出し用ゲート２１のドレイン側に、リセット用トランジスタのソース（Ｎ型拡散層２０ａ）にかかるＰ型拡散層２２を形成したことにより、信号蓄積時に埋め込みフォトダイオード１４から検出部３１に信号電荷がリークするのを防ぐことが可能となる。しかも、Ｐ型拡散層２２はＮ型拡散層２０ａを完全には覆っていない、つまり、Ｎ型拡散層２０ａのチャネル側の面が露出するように、Ｎ型拡散層２０ａの下面部にＰ型拡散層２２を形成するようにしているため、単一電源の使用および低電圧駆動を特徴とするＣＭＯＳセンサにおいて、Ｎ型基板１１を採用した場合にも、良好な画像特性を得ることが可能となる。
【００２０】
なお、上記Ｐ型拡散層２２は、上記Ｎ型基板１１の表面部１１ｂに対応する、上記Ｎ型拡散層２０ａの下面部にのみ形成する場合に限らず、上記Ｎ型基板１１の表面部１１ｂおよび上記Ｐ型ウェル領域１５にそれぞれ対応する、上記Ｎ型拡散層２０ａの下面部全体に形成することも可能である。
【００２１】
［第２の実施形態］
図３および図４は、この発明の第２の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、図３は平面図、図４は図３のIVＢ−IVＢ線に沿う断面図であり、図１および図２と同一部分には同一符号を付し、詳しい説明は割愛する。
【００２２】
この第２の実施形態の場合、検出部３１にかかるＰ型拡散層２２’を、読み出し用ゲート２１の直下にまで延在させ、Ｎ型拡散層２０ａのチャネル側の面をも被覆するように形成するようにしたものである。ただし、上記Ｐ型拡散層２２’の不純物濃度は、第１の実施形態の場合のＰ型拡散層２２よりも薄く、たとえば、１×１０16ｃｍ-3〜１×１０17ｃｍ-3の半分程度に設定される。
【００２３】
このような構成とした場合にも、Ｐ型拡散層２２’の不純物濃度を薄くしているため、信号の読み出し時には、埋め込みフォトダイオード１４の電荷を取り残すことなしに転送できるようになる。その結果、残像が発生することがない。また、画素の微細化にともなうＳ／Ｎの悪化も阻止できる。したがって、単一電源の使用および低電圧駆動を特徴とするＣＭＯＳセンサにおいて、良好な画像特性を得ることが可能となる。
【００２４】
［第３の実施形態］
図５および図６は、この発明の第３の実施形態にしたがった、ＣＭＯＳセンサ（固体撮像装置）の基本構成を示すものである。なお、図５は平面図、図６は図５のVIＢ−VIＢ線に沿う断面図であり、図１および図２と同一部分には同一符号を付し、詳しい説明は割愛する。
【００２５】
この第３の実施形態の場合、検出部３１にかかるＰ型拡散層（２２）を、Ｐ型ウェル領域１５’により兼用させて一体的に形成するようにしたものである。すなわち、Ｐ型ウェル領域１５’は、その一端が、読み出し用ゲート２１に近接するようにして形成されている。ただし、上記Ｐ型ウェル領域１５’の不純物濃度は、信号の読み出し時に残像を発生させないような条件、たとえば、１×１０16ｃｍ-3〜１×１０17ｃｍ-3に設定される。
【００２６】
このような構成によっても、上記した第１および第２の実施形態の場合と同様に、単一電源の使用および低電圧駆動を特徴とするＣＭＯＳセンサにおいて、良好な画像特性を得ることが可能となる。しかも、第１および第２の実施形態の場合のような、Ｐ型拡散層（２２，２２’）を形成するためのプロセス工程を必要としない。
【００２７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。
【図２】図１に示したＣＭＯＳセンサの断面図。
【図３】本発明の第２の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。
【図４】図３に示したＣＭＯＳセンサの断面図。
【図５】本発明の第３の実施形態にしたがった、ＣＭＯＳセンサの基本構成を示す平面図。
【図６】図５に示したＣＭＯＳセンサの断面図。
【符号の説明】
【００２９】
１１…Ｎ型基板、１１ａ…底部、１１ｂ…表面部、１２…Ｐ層、１３…素子分離領域、１４…埋め込みフォトダイオード、１５，１５’…Ｐ型ウェル領域、１６…表面シールド層、１７…リセット用トランジスタのゲート、１８…増幅用トランジスタのゲート、１９…選択用トランジスタのゲート、２０ａ，２０ｂ，２０ｃ，２０ｄ…Ｎ型拡散層、２１…読み出し用ゲート、２２，２２’…Ｐ型拡散層、２３…配線、２４…ドレイン線、２５…信号線、３１…検出部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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