(57)【要約】【課題】  発光素子の電源の供給がスイッチング素子を介してなされるものであって、該スイッチング素子のＶｔｈシフトを抑制させた表示装置を提供する。【解決手段】  画素に、発光素子、スイッチング素子を少なくとも備え、  該スイッチング素子は、このスイッチング素子を介して該発光素子に電源を供給させるものであって、第１スイッチング素子と第２スイッチング素子とで構成され、  該第１スイッチング素子と第２スイッチング素子は、画素内へのデータ信号の入力にともなって、一方が正バイアス状態に他方が逆バイアス状態になるとともに、該バイアス状態は該データ信号の時系列的な入力に応じて該第１スイッチング素子と第２スイッチング素子の間で交互に切り替わって動作され、  該発光素子への電源の供給は第１スイッチング素子および第２スイッチング素子のうちいずれか一方のスイッチング素子を介してなされる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
画素に、発光素子、スイッチング素子を少なくとも備え、
該スイッチング素子は、このスイッチング素子を介して該発光素子に電源を供給させるものであって、第１スイッチング素子と第２スイッチング素子とで構成され、
該第１スイッチング素子と第２スイッチング素子は、画素内へのデータ信号の入力にともなって、一方が正バイアス状態に他方が逆バイアス状態になるとともに、該バイアス状態は該データ信号の時系列的な入力に応じて該第１スイッチング素子と第２スイッチング素子の間で交互に切り替わって動作され、
該発光素子への電源の供給は第１スイッチング素子および第２スイッチング素子のうちいずれか一方のスイッチング素子を介してなされることを特徴とする表示装置。
【請求項２】
前記第１スイッチング素子と第２スイッチング素子のバイアス状態の切り替わりは順次入力されるデータ信号ごとになされることを特徴とする請求項１に記載の表示装置。
【請求項３】
画素に順次入力されるデータ信号として第１データ信号と第２データ信号を有し、該第１データ信号と第２データ信号は、互いに反転された関係を有するとともに、時系列的に反転を繰り替えされるものであり、
該画素には、ゲート信号線からの信号によって駆動される第３スイッチング素子と第４スイッチング素子と、
第３スイッチング素子を介して前記第１データ信号に対応する電荷が蓄積される第１容量素子と、第４スイッチング素子を介して前記第２データ信号に対応する電荷が蓄積される第２容量素子と、
第１容量素子に蓄積された電荷によって駆動する第１スイッチング素子と、第２容量素子に蓄積された電荷によって駆動する第２スイッチング素子と、
第１スイッチング素子あるいは第２スイッチング素子を介して電源が供給される発光素子を少なくとも備えることを特徴とする表示装置。
【請求項４】
第１データ信号は第１データ信号線を介して入力され、第２データ信号は第２データ信号線を介して入力されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１データ信号と第２データ信号の反転は順次入力される各データ信号ごとに反転することを特徴とする請求項３に記載の表示装置。
【請求項６】
画素に順次入力される走査信号として第１走査信号と第２走査信号を有し、第１走査信号と第２走査信号は、一方にてオン信号が入力される際に他方はオフ信号が入力される関係を有するとともに、走査過程においてそれらが切り替わるものであり、
該画素には、発光素子と、この発光素子に電源をいずれかのスイッチング素子を介して供給する第１スイッチング素子および第２スイッチング素子と、
前記第１走査信号のオン信号によって駆動されるとともに第２走査信号のオフ信号を第１スイッチング素子のゲート電極に供給させる第５スイッチング素子と、第２走査信号のオン信号によって駆動されるとともに第１走査信号のオフ電流を第２スイッチング素子のゲート電極に供給させる第６スイッチング素子と、
第２走査信号のオン信号によって駆動される第３スイッチング素子と、第１走査信号のオン信号によって駆動される第４スイッチング素子と、
第３スイッチング素子を介してデータ信号に対応する電荷を蓄積させるとともに前記第１スイッチング素子を駆動させる第１容量素子と、第４スイッチング素子を介して前記データ信号に対応する電荷を蓄積させるとともに前記第２スイッチング素子を駆動させる第２容量素子とを少なくとも備えることを特徴とする表示装置。
【請求項７】
第１走査信号は第１ゲート信号線を介して入力され、第２走査信号は第２ゲート信号線を介して入力されることを特徴とする請求項６に記載の表示装置。
【請求項８】
第１走査信号と第２走査信号のオン・オフの切り替えはフレーム毎になされることを特徴とする請求項６に記載の表示装置。
【請求項９】
画素に、発光素子と、この発光素子に電源をいずれかのスイッチング素子を介して供給する第１スイッチング素子および第２スイッチング素子を備え、
画素内へのデータ信号の順次入力の過程で、
第１スイッチング素子および第２スイッチング素子を、その一方にて正バイアス状態に他方にて逆バイアス状態にするとともに、該バイアス状態を該第１スイッチング素子と第２スイッチング素子の間で交互に切り替わるように動作させることを特徴とする表示装置の駆動方法。
【請求項１０】
第１スイッチング素子および第２スイッチング素子のバイアス状態の交互の切り替えは、画素内へ入力されるデータ信号ごとに行うことを特徴とする請求項９に記載の表示装置の駆動方法。
【請求項１１】
第１スイッチング素子および第２スイッチング素子は、それぞれそのチャネル領域が蛇行状のパターンで形成されていることを特徴とする請求項１、２、３、６に記載の表示装置。
【請求項１２】
第１スイッチング素子および第２スイッチング素子は、発光層の下層側に形成されているとともに、該発光層の上層に形成される一方の電極は透光性の導電層で形成されていることを特徴とする請求項１、２、３、６に記載の表示装置。
【請求項１３】
第１スイッチング素子および第２スイッチング素子は、いずれもＮチャネル型であることを特徴とする請求項１、２、３、６、１１、１２に記載の表示装置。
【請求項１４】
第１スイッチング素子および第２スイッチング素子は、いずれもその半導体層がアモルファスシリコンで形成されていることを特徴とする請求項１、２、３、６、１１、１２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその駆動方法に係り、たとえば有機ＥＬ表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の有機ＥＬ表示装置は、たとえばｘ方向に並設された各画素を走査信号によって選択し、その選択のタイミングに合わせて該各画素にデータ信号を供給するようになっている。
【０００３】
そして、データ信号が供給された画素では、該データ信号を容量素子によって蓄積させ、その蓄積された電荷によってスイッチング素子（駆動スイッチング素子）を駆動させ、この駆動スイッチング素子を通して有機ＥＬ素子に電源を供給するように構成されている。
【０００４】
このスイッチング素子は、通常、一つの画素に一つ用いられるが、たとえば下記の各特許文献に示すように、複数用いたものも知られるに至っている。
【０００５】
ここで、特許文献１には画素の輝度の均一化を図った旨の開示がなされている。特許文献２には複数画素を一画素とみなして用いることによる冗長性を図った旨の開示がなされている。特許文献３にはアライメントずれを起こしても寄生容量の合計が一定とさせる旨の開示がなされている。
【０００６】
【特許文献１】特開２００３−８４６８９号公報
【特許文献２】特開２００１−２０２０３２号公報
【特許文献３】特開平８−３２８０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述のように構成された表示装置は、その動作中において駆動スイッチング素子が常時駆動されているため、そのＶｔｈ（しきい値電圧）が変化してしまうといういわゆるＶｔｈシフトが生じることが見出された。
【０００８】
特に、駆動スイッチング素子としてＮチャネル型のものを用いた場合に、このＶｔｈシフトによる不都合が顕著となることが明らかになっている。
【０００９】
また、この駆動スイッチング素子においては、画素領域の一部に形成することが通常であり、このため、その移動度を充分に確保できないということも見出された。
【００１０】
特に、駆動スイッチング素子の半導体層としてたとえばアモルファスシリコンを用いた場合に、この移動度の向上の対策を要することが明らかになっている。
【００１１】
本発明の目的は、このような事情に基づいてなされたもので、その目的は、駆動スイッチング素子において、そのＶｔｈシフトを抑制させた表示装置を提供することにある。
【００１２】
また、本発明の他の目的は、駆動スイッチング素子において、充分な有機ＥＬ駆動電流を確保した表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
（１）本発明による表示装置は、たとえば、画素に、発光素子、スイッチング素子を少なくとも備え、
該スイッチング素子は、このスイッチング素子を介して該発光素子に電源を供給させるものであって、第１スイッチング素子と第２スイッチング素子とで構成され、
該第１スイッチング素子と第２スイッチング素子は、画素内へのデータ信号の入力にともなって、一方が正バイアス状態に他方が逆バイアス状態になるとともに、該バイアス状態は該データ信号の時系列的な入力に応じて該第１スイッチング素子と第２スイッチング素子の間で交互に切り替わって動作され、
該発光素子への電源の供給は第１スイッチング素子および第２スイッチング素子のうちいずれか一方のスイッチング素子を介してなされることを特徴とする。
【００１５】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記第１スイッチング素子と第２スイッチング素子のバイアス状態の切り替わりは順次入力されるデータ信号ごとになされることを特徴とする。
【００１６】
（３）本発明による表示装置は、たとえば、画素に順次入力されるデータ信号として第１データ信号と第２データ信号を有し、該第１データ信号と第２データ信号は、互いに反転された関係を有するとともに、時系列的に反転を繰り替えされるものであり、
該画素には、ゲート信号線からの信号によって駆動される第３スイッチング素子と第４スイッチング素子と、
第３スイッチング素子を介して前記第１データ信号に対応する電荷が蓄積される第１容量素子と、第４スイッチング素子を介して前記第２データ信号に対応する電荷が蓄積される第２容量素子と、
第１容量素子に蓄積された電荷によって駆動する第１スイッチング素子と、第２容量素子に蓄積された電荷によって駆動する第２スイッチング素子と、
第１スイッチング素子あるいは第２スイッチング素子を介して電源が供給される発光素子を少なくとも備えることを特徴とする。
【００１７】
（４）本発明による表示装置は、たとえば、（３）の構成を前提とし、第１データ信号は第１データ信号線を介して入力され、第２データ信号は第２データ信号線を介して入力されることを特徴とする。
【００１８】
（５）本発明による表示装置は、たとえば、（３）の構成を前提とし、前記第１データ信号と第２データ信号の反転は順次入力される各データ信号ごとに反転することを特徴とする。
【００１９】
（６）本発明による表示装置は、たとえば、画素に順次入力される走査信号として第１走査信号と第２走査信号を有し、第１走査信号と第２走査信号は、一方にてオン信号が入力される際に他方はオフ信号が入力される関係を有するとともに、走査過程においてそれらが切り替わるものであり、
該画素には、発光素子と、この発光素子に電源をいずれかのスイッチング素子を介して供給する第１スイッチング素子および第２スイッチング素子と、
前記第１走査信号のオン信号によって駆動されるとともに第２走査信号のオフ信号を第１スイッチング素子のゲート電極に供給させる第５スイッチング素子と、第２走査信号のオン信号によって駆動されるとともに第１走査信号のオフ電流を第２スイッチング素子のゲート電極に供給させる第６スイッチング素子と、
第２走査信号のオン信号によって駆動される第３スイッチング素子と、第１走査信号のオン信号によって駆動される第４スイッチング素子と、
第３スイッチング素子を介してデータ信号に対応する電荷を蓄積させるとともに前記第１スイッチング素子を駆動させる第１容量素子と、第４スイッチング素子を介して前記データ信号に対応する電荷を蓄積させるとともに前記第２スイッチング素子を駆動させる第２容量素子とを少なくとも備えることを特徴とする。
【００２０】
（７）本発明による表示装置は、たとえば、（６）の構成を前提とし、第１走査信号は第１ゲート信号線を介して入力され、第２走査信号は第２ゲート信号線を介して入力されることを特徴とする。
【００２１】
（８）本発明による表示装置は、たとえば、（６）の構成を前提とし、第１走査信号と第２走査信号のオン・オフの切り替えはフレーム毎になされることを特徴とする。
【００２２】
（９）本発明による表示装置の駆動方法は、たとえば、画素に、発光素子と、この発光素子に電源をいずれかのスイッチング素子を介して供給する第１スイッチング素子および第２スイッチング素子を備え、
画素内へのデータ信号の順次入力の過程で、
第１スイッチング素子および第２スイッチング素子を、その一方にて正バイアス状態に他方にて逆バイアス状態にするとともに、該バイアス状態を該第１スイッチング素子と第２スイッチング素子の間で交互に切り替わるように動作させることを特徴とする。
【００２３】
（１０）本発明による表示装置の駆動方法は、たとえば、（９）の構成を前提とし、第１スイッチング素子および第２スイッチング素子のバイアス状態の交互の切り替えは、画素内へ入力されるデータ信号ごとに行うことを特徴とする。
【００２４】
（１１）本発明による表示装置は、たとえば、（１）、（２）、（３）、（６）の何れかの構成を前提とし、第１スイッチング素子および第２スイッチング素子は、それぞれそのチャネル領域が蛇行状のパターンで形成されていることを特徴とする。
【００２５】
（１２）本発明による表示装置は、たとえば、（１）、（２）、（３）、（６）の何れかの構成を前提とし、第１スイッチング素子および第２スイッチング素子は、発光層の下層側に形成されているとともに、該発光層の上層に形成される一方の電極は透光性の導電層で形成されていることを特徴とする。
【００２６】
（１３）本発明による表示装置は、たとえば、（１）、（２）、（３）、（６）、（１１）、（１２）の何れかの構成を前提とし、第１スイッチング素子および第２スイッチング素子は、いずれもＮチャネル型であることを特徴とする表示装置。
【００２７】
（１４）本発明による表示装置は、たとえば、（１）、（２）、（３）、（６）、（１１）、（１２）の何れかの構成を前提とし、第１スイッチング素子および第２スイッチング素子は、いずれもその半導体層がアモルファスシリコンで形成されていることを特徴とする表示装置。
【００２８】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明を実施するための最良の形態】
【００２９】
以下、本発明による表示装置およびその駆動方法の実施例を図面を用いて説明をする。
【００３０】
実施例１．
図１は、本発明による表示装置の画素の構成の一実施例を示す等価回路図である。表示装置の一実施例としてたとえばアクティブ・マトリックス型の有機ＥＬ表示装置を揚げている。
【００３１】
したがって、各画素はマトリックス状に配置され、そのｘ方向に並設される各画素の画素群は後述のゲート信号線ＧＬを共通とし、ｙ方向に並設される各画素の画素群は後述の第１データ信号線ＤＬ１および第２データ信号線ＤＬ２を共通にしている。
【００３２】
なお、等該回路に用いられる第１スイッチング素子Ｔｒ１から第４スイッチング素子Ｔｒ４はたとえばＮチャネル型のＭＩＳ（Metal  Insulator  Semiconductor）トランジスタとして構成されている。
【００３３】
図１において、まず、第３スイッチング素子Ｔｒ３が備えられ、この第３スイッチング素子Ｔｒ３はゲート信号線（画素選択信号線）ＧＬからの走査信号Ｖselectの供給によってオン動作するようになっている。
【００３４】
第３スイッチング素子Ｔｒ３には第１データ信号線ＤＬ１を通して第１データ信号Ｖdata１が供給され、この第１データ信号Ｖdata１は、該第３スイッチング素子Ｔｒ３のオンにより、一端において共通電圧信号線ＣＬに接続された第１容量素子Ｃ１に蓄積されるようになっている。
【００３５】
また、該第１容量素子Ｃ１に蓄積される電荷によってオン動作する第１スイッチング素子Ｔｒ１があり、この第１スイッチング素子Ｔｒ１を介して、一端にて電源供給信号線ＰＬに接続された有機ＥＬ素子ＥＬに電流が流れ、この電流は前記共通電圧信号線ＣＬに導かれるようになっている。なお、該共通電圧信号線ＣＬには共通電圧Ｖcommonが供給されるようになっている。
【００３６】
一方、前記ゲート信号線ＧＬからの信号の供給によってオン動作する第４スイッチング素子Ｔｒ４があり、この第４スイッチング素子Ｔｒ４には第２データ信号線ＤＬ２を通して第２データ信号Ｖdata２が供給されるようになっている。
【００３７】
この第２データ信号Ｖdata２は、該第４スイッチング素子Ｔｒ４のオンにより、一端において前記共通電圧信号線ＣＬに接続された第２容量素子Ｃ２に蓄積されるようになっている。
【００３８】
そして、該第２容量素子Ｃ２に蓄積される電荷によってオン動作する第２スイッチング素子Ｔｒ２があり、この第２スイッチング素子Ｔｒ２を介して、前記有機ＥＬ素子ＥＬに流れ、この電流は前記共通信号線ＣＬに導かれるようになっている。
【００３９】
ここで、第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２はいわゆる駆動スイッチング素子と称されるものである。
【００４０】
図２は、上述した等価回路の動作を示す信号タイミング図である。
【００４１】
図２おいて、その（ａ）には走査信号Ｖselectの波形を、（ｂ）には第１データ信号Ｖdata１の波形を、（ｃ）には第２データ信号Ｖdata２の波形を、（ｄ）には共通電圧Ｖcommonを示している。
【００４２】
走査信号ＶselectがそのＶonによって入力されると、第３スイッチング素子Ｔｒ３および第４スイッチング素子Ｔｒ４が同時にオンする。
【００４３】
オンされた第３スイッチング素子Ｔｒ３には第１データ信号Ｖdata１が供給され、この第１データ信号Ｖdata１は第１容量素子Ｃ１に蓄積（書き込み）され、オンされた第４スイッチング素子Ｔｒ４には第２データ信号Ｖdata２が供給され、この第２データ信号Ｖdata２は第２容量素子Ｃ２に蓄積（書き込み）される。
【００４４】
この場合の第１データ信号Ｖdata１と第２データ信号Ｖdata２は、図２（ｂ）および（ｃ）に示すように、たとえば１フレーム目において、第１データ信号Ｖdata１が共通電圧Ｖcommonに対して正の場合、第２データ信号Ｖdata２は該共通電圧Ｖcommonに対して負となるように、それらは反転された関係となっている。
【００４５】
そして、該第１データ信号Ｖdata１と第２データ信号Ｖdata２は、次のフレームにおいて、第１データ信号Ｖdata１は共通電圧Ｖcommonに対して負となり、第２データ信号Ｖdata２は該共通電圧Ｖcommonに対して正となるように、さらに次のフレームにおいて、第１データ信号Ｖdata１は共通電圧Ｖcommonに対して正となり、第２データ信号Ｖdata２は該共通電圧Ｖcommonに対して負となるように、それらは以下のフレームにおいて順次反転が繰り替えされるようになっている。
【００４６】
そして、たとえば１フレーム目において上述した第１データ信号Ｖdata１と第２データ信号Ｖdata２が入力された場合、共通電圧Ｖcommonに対して正である第１データ信号Ｖdata１が有機ＥＬ素子ＥＬを駆動させる画素情報として寄与し、共通電圧Ｖcommonに対して負である第２データ信号Ｖdata２は画素情報として寄与しないものとなる。
【００４７】
このため、次のフレームにおいては、共通電圧Ｖcommonに対して負である第１データ信号Ｖdata１は画素情報として寄与せず、共通電圧Ｖcommonに対して正である第２データ信号Ｖdata２が画素情報として寄与するようになる。
【００４８】
このことは、たとえば第１データ信号Ｖdata１が共通電圧Ｖcommonに対して正である場合、第１容量素子Ｃ１を介して電荷が印加される第１スイッチング素子Ｔｒ１は正バイアス状態となり、第２データ信号Ｖdata２が共通電圧Ｖcommonに対して負となり、第２容量素子Ｃ２を介して電荷が印加される第２スイッチング素子Ｔｒ２は負（逆）バイアス状態となって、これらはフレーム周期毎に交互に入れ替わることになる。
【００４９】
ここで、第１スイッチング素子Ｔｒ１が正バイアス状態とは、該第１スイッチング素子Ｔｒ１の共通電圧信号ＣＬに接続された電極に印加される電圧に対してゲート電極に印加される電圧が正であり、第２スイッチング素子Ｔｒ２が負バイアス状態とは、該第２スイッチング素子Ｔｒ２の共通電圧信号線ＣＬに接続された電極に印加される電圧に対してゲート電極に印加される電圧が負であることを意味する。
【００５０】
したがって、正バイアス状態のスイッチング素子Ｔｒにおいて有機ＥＬ素子ＥＬに電流を流すように駆動するのに対し、負バイアス状態のスイッチング素子Ｔｒにおいては、その駆動が休止状態となり、この間に、１フレーム前の段階で駆動していた際のＶthシフトを逆バイアス印加で打ち消すこととなる。そして、この工程はフレームの切り替え毎に交互に繰り返されることになる。
【００５１】
このため、第１スイッチング素子Ｔｒ１および第２スイッチング素子Ｔｒ２においてそれぞれＶthシフトが生じるのを大幅に抑制できるようになる。
【００５２】
このことから、第１スイッチング素子Ｔｒ１と第２スイッチング素子Ｔｒ２のそれぞれバイアス状態の切り替えは１フレーム毎に限られることはなく、複数フレーム毎であっても同様の効果が得られることはもちろんとなる。
【００５３】
要は、画素内へのデータ信号Ｖdata１およびＶdata２の順次入力の過程で第１スイッチング素子Ｔｒ１と第２スイッチング素子Ｔｒ２のそれぞれバイアス状態の切り替えがなされればよい。
【００５４】
図３は、図１に示した等価回路が備えられる画素の具体的な構成の一実施例を示す平面図である。なお、この図３において一つの画素は、ｘ方向に延在しｙ方向に並設される一対のゲート信号線ＧＬとｙ方向に延在しｘ方向に並設される第１データ信号線ＤＬ１および第２データ信号線ＤＬ２によって囲まれた領域内に構成されるようになっている。
【００５５】
また、図３に示す薄膜トランジスタＴＦＴ１からＴＦＴ４の各半導体層ＰＳ１からＰＳ４はそれぞれたとえばポリシリコンを用いたものとなっている。
【００５６】
なお、有機ＥＬ層（有機ＥＬ素子）ＥＬと電源供給信号線ＰＬは省略して描いている。図が複雑化するのを回避するためである。
【００５７】
また、図３中、薄膜トランジスタＴＦＴ１は図１に示した第１スイッチング素子Ｔｒ１に、薄膜トランジスタＴＦＴ２は図１に示した第２スイッチング素子Ｔｒ２に、薄膜トランジスタＴＦＴ３は図１に示した第３スイッチング素子Ｔｒ３に、薄膜トランジスタＴＦＴ４は図１に示した第４スイッチング素子Ｔｒ４に対応するものである。
【００５８】
図３において、たとえばガラス等の絶縁基板の主表面に、まず、図中ｘ方向に延在してゲート信号線ＧＬが形成されている。
【００５９】
また、このゲート信号線ＧＬを被って絶縁基板の表面には第１絶縁膜（図示せず）が形成されている。この第１絶縁膜は後述する薄膜トランジスタＴＦＴ３、ＴＦＴ４のゲート絶縁膜として機能するもので、それに合わせて膜厚が設定されている。
【００６０】
前記第１絶縁膜の上面であって前記ゲート信号線ＧＬの一部に重畳させるようにして半導体層ＰＳ３およびＰＳ４が形成されている。後述する第１データ信号線ＤＬ１に近接される側において半導体層ＰＳ３が、後述する第２データ信号線ＤＬ２に近接される側において半導体層ＰＳ４が形成されている。
【００６１】
半導体層ＰＳ３は後述する薄膜トランジスタＴＦＴ３の半導体層として構成され、半導体層ＰＳ４は後述する薄膜トランジスタＴＦＴ４の半導体層として構成されるからである。
【００６２】
そして、第１データ信号線ＤＬ１および第２データ信号線ＤＬ２が形成されている。第１データ信号線ＤＬ１は前記半導体層ＰＳ３の一部に重畳されて形成され、その重畳部において該第１データ信号線ＤＬ１は薄膜トランジスタＴＦＴ３のドレイン電極を構成するようになっている。また、第２データ信号線ＤＬ２は前記半導体層ＰＳ４の一部に重畳されて形成され、その重畳部において該第２データ信号線ＤＬ２は薄膜トランジスタＴＦＴ４のドレイン電極を構成するようになっている。
【００６３】
また、たとえば第１データ信号線ＤＬ１および第２データ信号線ＤＬ２の形成と同時に設けられる薄膜トランジスタＴＦＴ３のソース電極ＳＴ３および薄膜トランジスタＴＦＴ４のソース電極ＳＴ４が形成されている。これら各ソース電極ＳＴ３、ＳＴ４はそれぞれ後述する薄膜トランジスタＴＦＴ１のゲート電極Ｇ１と薄膜トランジスタＴＦＴ２のゲート電極Ｇ２とスルーホールを介して接続させるようにするため、画素領域の中央側に若干延在されて形成されるようになっている。
【００６４】
また、たとえば第１データ信号線ＤＬ１および第２データ信号線ＤＬ２の形成と同時に設けられる共通電圧信号線ＣＬが形成されている。この共通電圧信号線ＣＬは画素の領域のほぼ中央を通りｙ方向に延在されて形成されている。
【００６５】
また、この共通電圧信号線ＣＬは、画素の領域内において、その両側辺から伸張方向に交差する方向に延在する突出部ＰＪが該伸張方向に並設されて形成されたパターン（フィシュボーンパターン）として形成されている。これら突出部ＰＪは、図中右側においては後述する薄膜トランジスタＴＦＴ１の一方の電極（電極群）として、図中左側においては後述する薄膜トランジスタＴＦＴ２の一方の電極（電極群）として構成されるようになる。
【００６６】
さらに、薄膜トランジスタＴＦＴ１およびＴＦＴ２の他方の電極はたとえば前記第１データ信号線ＤＬ１および第２データ信号線ＤＬ２の形成と同時に形成されるようになっている。薄膜トランジスタＴＦＴ１の他方の電極は、該薄膜トランジスタＴＦＴ１の前記一方の電極群の各電極（前記突出部ＰＪ）を間にして各電極が配置された電極群として構成され、かつ、それらを電気的に接続させるために櫛歯状のパターンをなして形成されている。同様に、薄膜トランジスタＴＦＴ２の他方の電極は、該薄膜トランジスタＴＦＴ２の前記一方の電極群の各電極（前記突出部ＰＪ）を間にして各電極が配置された電極群として構成され、かつ、それらを電気的に接続させるために櫛歯状のパターンをなして形成されている。
【００６７】
一画素の領域内において、その中央を通りｙ方向に伸張する仮想の線分を境にし、その左側の領域には半導体層ＰＳ１が、右側の領域には半導体層ＰＳ２がそれぞれ互いに分離されて形成されている。
【００６８】
この半導体層ＰＳ１および半導体層ＰＳ２は、図示されていないが、たとえば、それぞれ後述するゲート電極ＧＴ１およびゲート電極ＧＴ２で示す領域（図中、点線で囲まれる領域）に相当する部分に形成されている。
【００６９】
半導体層ＰＳ１は後述する薄膜トランジスタＴＦＴ１の半導体層として構成され、半導体層ＰＳ２は後述する薄膜トランジスタＴＦＴ２の半導体層として構成されるからである。
【００７０】
また、これら各半導体層ＰＳ１およびＰＳ２をも被って絶縁基板の表面には第２絶縁膜（図示せず）が形成されている。この第２絶縁膜は薄膜トランジスタＰＳ１およびＰＳ２のゲート絶縁膜として機能するもので、それに合わせて膜厚が設定されている。
【００７１】
第２絶縁膜の表面には、薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１が、薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２が形成されている。薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１は前記半導体層ＰＳ１が形成された領域に重畳されて形成され、その延在された一部において下層の第２絶縁膜に形成されたスルーホールＴＨ３を通して薄膜トランジスタＴＦＴ３のソース電極ＳＴ３と接続されている。同様に、薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２は前記半導体層ＰＳ２が形成された領域に重畳されて形成され、その延在された一部において下層の第２絶縁膜に形成されたスルーホールＴＨ４を通して薄膜トランジスタＴＦＴ４のソース電極ＳＴ４と接続されている。
【００７２】
各ゲート電極ＧＴ１およびＧＴ２をも被って絶縁基板の表面には第３絶縁膜（図示せず）を介して画素電極ＰＸが形成されている。この画素電極ＰＸはいわゆる画素の開口率を向上させるため画素領域のほぼ全域に形成され、その下層の第３絶縁膜および第２絶縁膜を貫通して形成されたスルーホールＴＨを通して薄膜トランジスタＴＦＴ１、ＴＦＴ２の他方の電極（共通電圧信号線ＣＬと一体に形成された電極とは異なる電極）に接続されている。この場合、前記スルーホールＴＨの各形成箇所にはゲート電極ＧＴ１およびＧＴ２が露出されるのを回避するため、該ゲート電極ＧＴ１およびＧＴ２の当該箇所において予め切り欠きが形成されたパターンとなっている。画素電極ＰＸと各ゲート電極ＧＴ１およびＧＴ２の電気的接続がなされるのを回避するためである。
【００７３】
なお、画素電極ＰＸと薄膜トランジスタＴＦＴ１およびＴＦＴ２の一方の電極（共通電圧信号線ＣＬと一体に形成された電極）との間には第２絶縁膜と第３絶縁膜を誘電体膜とする容量素子Ｃ１およびＣ２が形成されることになる。
【００７４】
画素電極ＰＸの上面にはその全域にわたって有機ＥＬ層（図示せず）が形成されている。この場合、有機ＥＬ層を含めて電荷輸送層あるいは電子輸送層等を積層させて形成してもよい。すなわち、有機ＥＬ層のみ、有機ＥＬ層と電荷輸送層との積層体、有機ＥＬ層と電子輸送層との積層体、有機ＥＬ層と電荷輸送層と電子輸送層との積層体で構成するようにしてもよい。なお、この明細書ではこのような構成を総称して発光層と称する場合がある。
【００７５】
そして、この発光層の上面に電源供給信号線ＰＬが形成されている。この電源供給信号線ＰＬは各画素の領域において共通に、すなわち、各画素の集合体で構成される表示部の全域にわたって形成されている。なお、この電源供給信号線ＰＬはその材料としてたとえばＩＴＯ（Indium Tin Oxide）等からなる透光性の導電層として形成されたものとなっている。該発光層からの光を図の紙面の表側に照射させるようになっているからである。
【００７６】
このように、電源供給信号線ＰＬを層構造において上層に形成する構成はいわゆるトップアノード構造と称され、いわゆる画素の開口率を向上させやすい構成となっている。
【００７７】
なお、上述した構成において、薄膜トランジスタＴＦＴ３、ＴＦＴ４は、その半導体層ＰＳ３、ＰＳ４に対してゲート電極（ゲート信号線ＧＬ）を下層とするいわゆる逆スタガ構造としたものであるが、これに限定されることなく、該ゲート電極を半導体層ＰＳ３、ＰＳ４の上層に形成するスタガ構造とするようにしてもよいことはいうまでもない。
【００７８】
同様に、薄膜トランジスタＴＦＴ１、ＴＦＴ２をスタガ構造として構成したものであるが、逆スタガ構造として構成してもよいことはもちろんである。
【００７９】
また、薄膜トランジスタＴＦＴ１、ＴＦＴ２は、画素内の発光領域、すなわち、有機ＥＬ層が形成された領域に重畳されて形成したものであるが、これに限定されることはなく、平面的に見た場合、発光領域と区別される他の領域内に形成するように構成してもよいことはいうまでもない。
【００８０】
なお、薄膜トランジスタＴＦＴ１およびＴＦＴ２は、それぞれ、画素の領域の約半分を占めて形成されて大型化されているとともに、そのチャネル領域（一対の電極の間の領域）が蛇行状のパターンとして形成され、チャネル幅が大きく構成されたものとなっていることから、オン電流を大幅に向上させることができる。
【００８１】
特に、それらの半導体層ＰＳ１およびＰＳ２としてたとえばアモルファスシリコンを用いた場合、該アモルファスシリコンは移動度が小さいことから、上述した構成とすることによって、その不都合を解消できるようになる。
【００８２】
通常、駆動スイッチング素子に流す電流は２００〜３００Ａ／ｍ２であり、たとえば１００×３００μｍの画素あたりにすると７．５μＡ程度となり、該駆動スイッチング素子の半導体層がアモルファスシリコンからなる場合、移動度が０．５程度となる。
【００８３】
したがって、ゲート電極に印加する電圧が１５Ｖ、ソース・ドレイン電極間の電圧が１０Ｖ程度で前記７．５μＡの電流を流すためには、駆動スイッチング素子である薄膜トランジスタＴＦＴ１およびＴＦＴ２のそれぞれは、そのチャネル幅対チャネル長の比が５０程度あれば充分となる。
【００８４】
チャネル長が６μｍの場合、薄膜トランジスタＴＦＴ１およびＴＦＴ２の半導体層ＰＳ１、ＰＳ２の幅は約３００μｍとすればよく、これはその長さは画素のそれにほぼ相当することになる。
【００８５】
上記実施例で示した画素の構成はトップアノード構造となっていることから、薄膜トランジスタＴＦＴ１およびＴＦＴ２は画素のほぼ全領域にわたって形成でき、たとえ該薄膜トランジスタＴＦＴ１およびＴＦＴ２の半導体層がアモルファスシリコンであっても、充分な駆動電流を流すことができるようになる。
【００８６】
ちなみに、Ｎチャネル型で半導体層がポリシリコンの場合の駆動スイッチング素子の場合、移動度は１００程度となることから、該素子の大きさを小さくすることができる。
【００８７】
実施例２．
図４は、本発明による表示装置の画素の構成の他の実施例を示す等価回路図であり、図１と対応した図となっている。
【００８８】
図１の場合と比較して異なる構成は、まず、各画素において、データ信号線ＤＬを一本とし、代わりにゲート信号線ＧＬを二本としたことにある。
【００８９】
カラー表示の場合、たとえばゲート信号線ＧＬの走行方向に隣接する３つの画素を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色を発光させるようにし、これら各画素をカラー表示の単位画素として構成することになるが、図１の等価回路ではこの単位画素当り合計６本のデータ信号線ＤＬを必要とすることになる。しかし、前記各画素に共通に形成されるゲート信号線ＧＬを一本増加させる方が全体として信号線の数を大幅に低減させる効果を奏するようになる。
【００９０】
図４に示すように、二本のゲート信号線ＧＬのうち一方のゲート信号線を第１ゲート信号線ＧＬ１、他方のゲート信号線を第２ゲート信号線ＧＬ２とすると、第１ゲート信号線ＧＬ１からの走査信号Ｖselect１によってオンされる第５スイッチング素子Ｔｒ５、第２ゲート信号線ＧＬ２からの走査信号Ｖselect２によってオンされる第６スイッチング素子Ｔｒ６が新たに設けられた構成となっている。
【００９１】
また、図１の場合と異なり、第３スイッチング素子Ｔｒ３は第２ゲート信号線ＧＬ２からの走査信号Ｖselect２によってオンされ、第４スイッチング素子Ｔｒ４は第１ゲート信号線ＧＬ１からの走査信号Ｖselect１によってオンされるようになっている。
【００９２】
前記第５スイッチング素子Ｔｒ５は、その一端が第３スイッチング素子Ｔｒ３のゲート電極（第２ゲート信号線ＧＬ２からの走査信号Ｖselect２が供給される電極）に接続され、他端が第１スイッチング素子Ｔｒ１のゲート電極（第１容量素子Ｃ１の電荷が印加される電極）に接続されている。第６スイッチング素子Ｔｒ６は、その一端が第４スイッチング素子Ｔｒ４のゲート電極（第１ゲート信号線ＧＬ１からの走査信号Ｖselect１が供給される電極）に接続され、他端が第２スイッチング素子Ｔｒ２のゲート電極（第２容量素子Ｃ２の電荷が印加される電極）に接続されている。
【００９３】
なお、第１容量素子Ｃ１、第１スイッチング素子Ｔｒ１、第２容量素子Ｃ２、第２スイッチング素子Ｔｒ２、有機ＥＬ素子ＥＬ、および共通電圧Ｖcommonが供給される端子のそれぞれの接続関係は図１の場合と同様となっている。
【００９４】
ここで、図１の場合、画素に入力されるデータ信号は互いに反転された第１データ信号Ｖdata１および第２データ信号Ｖdata２を有するものであったが、この実施例では、一つのデータ信号Ｖdataのみを有し、該データ信号Ｖdataは第３スイッチング素子Ｔｒ３を介して第１容量素子Ｃ1に蓄積されるとともに、第４スイッチング素子Ｔｒ４を介して第２容量素子Ｃ２に蓄積されるようになっている。
【００９５】
図５は、上述した等価回路の動作を示す信号タイミング図である。
【００９６】
図２おいて、その（ａ）には第１走査信号Ｖselect１の波形を、（ｂ）には第２走査信号Ｖselect２の波形を、（ｃ）にはデータ信号Ｖdataの波形を、（ｄ）には共通電圧Ｖcommonを示している。
【００９７】
なお、このタイミング図は、たとえば最初のフレームにおいて第１ゲート信号線ＧＬ１に走査信号Ｖselect１のオン信号Ｖonを供給し（この時、第２ゲート信号線ＧＬ２には走査信号Ｖselect２のオン信号Ｖonは供給されない）、次のフレームにおいて第２ゲート信号線ＧＬ２に走査信号Ｖselect２のオン信号Ｖonを供給する（この時、第１ゲート信号線ＧＬ１には走査信号Ｖselect１のオン信号Ｖonは供給されない）ようになっているものを例に挙げたものである。
【００９８】
最初のフレームにおいて、走査信号Ｖselect１がそのオン信号Ｖonによって入力されると、第４スイッチング素子Ｔｒ４、第５スイッチング素子Ｔｒ５がオンする。
【００９９】
このうち第４スイッチング素子Ｔｒ４にはデータ信号Ｖdataが供給され、このデータ信号Ｖdataは第２容量素子Ｃ２に蓄積（書き込み）される。
【０１００】
第２容量素子Ｃ２に蓄積された電荷は第２スイッチング素子Ｔｒ２をオンにし、この第２スイッチング素子Ｔｒ２を介して共通電圧Ｖcommonが有機ＥＬ素子ＥＬに供給され、該有機ＥＬ素子ＥＬには電源供給信号線ＰＬから電流が流れるようになる。
【０１０１】
この動作中、第２ゲート信号線ＧＬ２には走査信号Ｖselect２のオン信号Ｖonが供給されておらず、この際のオフ信号Ｖoffは、前記走査信号Ｖselect１によってオンされた第５スイッチング素子Ｔｒ５を介して第１スイッチング素子Ｔｒ１のゲート電極に印加されることになる。
【０１０２】
なお、この第１スイッチング素子Ｔｒ１のゲート電極にはデータ信号Ｖdataに対応する第１容量素子Ｃ１の電荷が印加されることはない。第３スイッチング素子Ｔｒ３のゲート電極にはオフ信号Ｖoffからなる第２走査信号Ｖselect２が供給されているからである。
【０１０３】
次のフレームにおいて、走査信号Ｖselect２がそのオン信号Ｖonによって入力されると、第３スイッチング素子Ｔｒ３、第６スイッチング素子Ｔｒ６がオンする。
【０１０４】
このうち第３スイッチング素子Ｔｒ３にはデータ信号Ｖdataが供給され、このデータ信号Ｖdataは第１容量素子Ｃ１に蓄積（書き込み）される。
【０１０５】
第１容量素子Ｃ１に蓄積された電荷は第１スイッチング素子Ｔｒ１をオンにし、この第１スイッチング素子Ｔｒ１を介して共通電圧Ｖcommonが有機ＥＬ素子ＥＬに供給され、該有機ＥＬ素子ＥＬには電源供給信号線ＰＬから電流が流れるようになる。
【０１０６】
この動作中、第１ゲート信号線ＧＬ１には走査信号Ｖselect１のオン信号Ｖoffが供給されておらず、この際のオフ信号Ｖoffは、前記走査信号Ｖselect２によってオンされた第６スイッチング素子Ｔｒ６を介して第２スイッチング素子Ｔｒ２のゲート電極に印加されることになる。
【０１０７】
なお、この第２スイッチング素子Ｔｒ２のゲート電極にはデータ信号Ｖdataに対応する第２容量素子Ｃ２の電荷が印加されることはない。第４スイッチング素子Ｔｒ４のゲート電極にはオフ信号Ｖoffからなる第１走査信号Ｖselect１が供給されているからである。
【０１０８】
この実施例の場合においても、第１スイッチング素子Ｔｒ１と第２スイッチング素子Ｔｒ２の間において、一方が動作中のときは他方が休止中となっており、休止中の側のスイッチング素子は、それまでに動作してＶｔｈがシフトしても休止中の間に元にもどる効果を奏するようになる。
【０１０９】
図６は、図４に示した等価回路が備えられる画素の具体的な構成の一実施例を示す平面図である。なお、この図６において一つの画素は、ｘ方向に延在しｙ方向に並設される第１ゲート信号線ＧＬ１および第２ゲート信号線ＧＬ２とｙ方向に延在しｘ方向に並設される一対の共通電圧信号線ＣＬによって囲まれた領域内に構成されるようになっている。
【０１１０】
そして、有機ＥＬ層ＥＬと電源供給信号線ＰＬを省略して描いている。図が複雑化するのを回避するためである。
【０１１１】
また、図６中、薄膜トランジスタＴＦＴ１から薄膜トランジスタＴＦＴ６は、それぞれ図４に示した第１トランジスタ素子Ｔｒ１から第トランジスタ素子Ｔｒ６に対応するものである。
【０１１２】
そして、実施例１の場合と同様、薄膜トランジスタＴＦＴ１からＴＦＴ６の各半導体層はたとえばポリシリコンを用いている。
【０１１３】
図３において、たとえばガラス等の絶縁基板の主表面に、まず、図中ｘ方向に延在しｙ方向に並設される第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２が形成されている。
【０１１４】
また、これら第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２をも被って絶縁基板の表面には第１絶縁膜（図示せず）が形成されている。この第１絶縁膜は後述する薄膜トランジスタＴＦＴ４からＴＦＴ６のゲート絶縁膜として機能するもので、それに合わせて膜厚が設定されている。
【０１１５】
前記絶縁膜の上面であって前記第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２の一部に重畳させるようにしてそれぞれ半導体層ＰＳ４およびＰＳ５が形成されている。この半導体層ＰＳ４およびＰＳ５はそれぞれ薄膜トランジスタＴＦＴ４、ＴＦＴ５の半導体層として構成されるものである。そして、これらはいずれも画素の中央をｙ方向に延在して形成される後述のデータ信号線ＤＬに対し異なる側に形成され、かつ該データ信号線ＤＬの形成領域に及んで形成されている。これら半導体層ＰＳ４およびＰＳ５の一端において該データ信号線ＤＬと接続を図るためである。
【０１１６】
また、第１絶縁膜上には、ゲート信号線ＧＬ１と重畳されて半導体層ＰＳ３が、ゲート信号線ＧＬ２と重畳されて半導体層ＰＳ６が形成されている。この半導体層ＰＳ３およびＰＳ６はそれぞれ薄膜トランジスタＴＦＴ３、ＴＦＴ６の半導体層として構成されるものである。半導体層ＰＳ３は前記半導体層ＰＳ４とは後述のデータ信号線ＤＬを間にして異なる側に形成され、半導体層ＰＳ４は前記半導体層ＰＳ５とは該データ信号線ＤＬを間にして異なる側に形成されている。
【０１１７】
半導体層ＰＳ３、半導体層ＰＳ６は、たとえば前記半導体層４、半導体層５の形成の際に同時に形成されるようになっている。
【０１１８】
そして、データ信号線ＤＬおよび共通電圧信号線ＣＬが形成されている。データ信号線ＤＬは画素の中央をｙ方向に延在して形成され、共通電圧信号ＣＬは該画素を隣接する画素と画するようにして前記データ信号線ＤＬの両脇にそれぞれ形成されている。図６においてはデータ信号線ＤＬの左側に位置する共通電圧信号線ＣＬを共通電圧信号線ＣＬｌとデータ信号線ＤＬの右側に位置する共通電圧信号線ＣＬを共通電圧信号線ＣＬｒと表している。しかし、これら共通電圧信号線ＣＬｌと共通電圧信号線ＣＬｒは別個の信号線として示すものではなく、画素の集合である表示部の外側の領域において互いに接続されものとして構成されている。
【０１１９】
この場合、データ信号線ＤＬはその形成によって前記半導体層ＰＳ４、ＰＳ５の各一端辺と重ね合わされるようにして形成される。該データ信号線ＤＬの重なり部分を薄膜トランジスタＴＦＴ４、ＴＦＴ５の一方の電極（ドレイン電極）として構成させんがためである。
【０１２０】
なお、薄膜トランジスタＴＦＴ４、ＴＦＴ５の他方の電極はたとえば該データ信号線ＤＬの形成の際に同時に形成されるようになっており、該他方の電極は画素の領域に若干延在されたパターンで形成されている。薄膜トランジスタＴＦＴ４の他方の電極は後述の薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２とスルーホールを通して接続させるためであり、薄膜トランジスタＴＦＴ５の他方の電極は後述の薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１とスルーホールを通して接続させるためである。
【０１２１】
また、データ信号線ＤＬの形成の際には、同時に薄膜トランジスタＴＦＴ３、ＴＦＴ６の各電極が形成されるようになっている。すなわち、薄膜トランジスタＴＦＴ３の一方の電極は画素の領域に若干延在されたパターンで形成されている。後述する薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１とスルーホールを通して接続させるためである。薄膜トランジスタＴＦＴ３の他方の電極は当該画素と隣接する他の画素における第２ゲート信号線ＧＬ２（当該画素の第１ゲート電極ＧＬ１に隣接する）に重畳するに至るまで延在し、この延在端において下層の第１絶縁膜に予め形成されたスルーホールを通して該第２ゲート信号線ＧＬ２に接続されている。
【０１２２】
また、薄膜トランジスタＴＦＴ６の一方の電極は画素の領域に若干延在されたパターンで形成されている。後述する薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２とスルーホールを通して接続させるためである。薄膜トランジスタＴＦＴ６の他方の電極は当該画素と隣接する他の画素における第１ゲート信号線ＧＬ１（当該画素の第２ゲート電極ＧＬ２に隣接する）に重畳するに至るまで延在し、この延在端において下層の第１絶縁膜に予め形成されたスルーホールを通して該第１ゲート信号線ＧＬ１に接続されている。
【０１２３】
また、共通電圧信号線ＣＬｌと共通電圧信号線ＣＬｒはそのいずれにあっても、画素の領域内において、伸張方向に交差する方向に延在する突出部ＰＪが該伸張方向に並設されて形成されている。この突起ＰＪは隣接する画素の領域内においても同様に形成されていることから全体としていわゆるフィシュボーンパターンとして形成されている。この突起ＰＪは共通電圧信号線ＣＬｌ側にあっては薄膜トランジスタＴＦＴ１の一方の電極（電極群）として、共通電圧信号線ＣＬｒ側にあっては薄膜トランジスタＴＦＴ２の一方の電極（電極群）として構成される。
【０１２４】
また、薄膜トランジスタＴＦＴ１、ＴＦＴ２の他方の電極はたとえば共通電圧信号線ＣＬの形成と同時に形成されるようになっている。薄膜トランジスタＴＦＴ１の他方の電極は、該薄膜トランジスタＴＦＴ１の前記一方の電極群の各電極（前記突出部ＰＪ）を間にして各電極が配置された電極群として構成され、かつ、それらを電気的に接続させるために櫛歯状のパターンをなして形成されている。同様に、薄膜トランジスタＴＦＴ２の他方の電極は、該薄膜トランジスタＴＦＴ２の前記一方の電極群の各電極（前記突出部ＰＪ）を間にして各電極が配置された電極群として構成され、かつ、それらを電気的に接続させるために櫛歯状のパターンをなして形成されている。
【０１２５】
画素内において、前記データ信号線ＤＬを境にしてその左側の領域には半導体層ＰＳ１が、右側の領域には半導体層ＰＳ２がそれぞれ互いに分離されて形成されている。
【０１２６】
この半導体層ＰＳ１および半導体層ＰＳ２は、図示されていないが、たとえば、それぞれ後述するゲート電極ＧＴ１およびゲート電極ＧＴ２で示す領域（図中、点線で囲まれる領域）に相当する部分に形成されている。
【０１２７】
半導体層ＰＳ１は後述する薄膜トランジスタＴＦＴ１の半導体層として構成され、半導体層ＰＳ２は後述する薄膜トランジスタＴＦＴ２の半導体層として構成されるからである。
【０１２８】
また、これら各半導体層ＰＳ１およびＰＳ２をも被って絶縁基板の表面には第２絶縁膜（図示せず）が形成されている。この第２絶縁膜は薄膜トランジスタＰＳ１およびＰＳ２のゲート絶縁膜として機能するもので、それに合わせて膜厚が設定されている。
【０１２９】
第２絶縁膜の表面には、薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１が、薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２が形成されている。薄膜トランジスタＴＦＴ１のゲート電極ＧＴ１は前記半導体層ＰＳ１が形成された領域に重畳されて形成され、その延在された一部において下層の第２絶縁膜に形成されたスルーホールＴＨ３を通して薄膜トランジスタＴＦＴ３のソース電極ＳＴ３と接続され、また、スルーホールＴＨ５を通して薄膜トランジスタＴＦＴ５のソース電極ＳＴ５と接続されている。同様に、薄膜トランジスタＴＦＴ２のゲート電極ＧＴ２は前記半導体層ＰＳ２が形成された領域に重畳されて形成され、その延在された一部において下層の第２絶縁膜に形成されたスルーホールＴＨ４を通して薄膜トランジスタＴＦＴ４のソース電極ＳＴ４と接続され、また、スルーホールＴＨ６を通して薄膜トランジスタＴＦＴ４のソース電極ＳＴ６と接続されている。
【０１３０】
各ゲート電極ＧＴ１およびＧＴ２をも被って絶縁基板の表面には第３絶縁膜（図示せず）を介して画素電極ＰＸが形成されている。この画素電極ＰＸはいわゆる画素の開口率を向上させるため画素領域のほぼ全域に形成され、その下層の第３絶縁膜および第２絶縁膜を貫通して形成されたスルーホールＴＨを通して薄膜トランジスタＴＦＴ１、ＴＦＴ２の他方の電極（共通電圧信号線ＣＬと一体に形成された電極とは異なる電極）に接続されている。この場合、前記スルーホールＴＨの各形成箇所にはゲート電極ＧＴ１およびＧＴ２が露出されるのを回避するため、該ゲート電極ＧＴ１およびＧＴ２の当該箇所において予め切り欠きが形成されたパターンとなっている。画素電極ＰＸと各ゲート電極ＧＴ１およびＧＴ２の電気的接続がなされるのを回避するためである。
【０１３１】
なお、画素電極ＰＸと薄膜トランジスタＴＦＴ１およびＴＦＴ２の一方の電極（共通電圧信号線ＣＬと一体に形成された電極）との間には第２絶縁膜と第３絶縁膜を誘電体膜とする容量Ｃ１およびＣ２が形成されることになる。
【０１３２】
画素電極ＰＸの上面にはその全域にわたって有機ＥＬ層ＥＬ（図示せず）が形成されている。この場合、有機ＥＬ層ＥＬを含めて電荷輸送層あるいは電子輸送層等を積層させて形成してもよいことは実施例１の場合と同様である。
【０１３３】
そして、この発光層の上面に電源供給信号線ＰＬが形成されている。この電源供給信号線ＰＬは各画素の領域において共通に、すなわち、各画素の集合体で構成される表示部の全域にわたって形成されている。なお、この電源供給信号線ＰＬはその材料としてたとえばＩＴＯ（Indium Tin Oxide）等からなる透光性の導電層として形成されたものとなっている。該発光層からの光を図の紙面の表側に照射させるようになっているからである。
【０１３４】
なお、上述した構成において、薄膜トランジスタＴＦＴ３からＴＦＴ６は、それら半導体層に対してゲート電極（ゲート信号線ＧＬ）を下層とするいわゆる逆スタガ構造としたものであるが、これに限定されることなく、該ゲート電極を半導体層の上層に形成するスタガ構造とするようにしてもよいことは実施例１の場合と同様である。
【０１３５】
同様に、薄膜トランジスタＴＦＴ１、ＴＦＴ２をスタガ構造として構成したものであるが、逆スタガ構造として構成してもよいことは実施例１の場合と同様である。
【０１３６】
また、薄膜トランジスタＴＦＴ１、ＴＦＴ２は、画素内の発光領域、すなわち、有機ＥＬ層ＥＬが形成された領域に重畳されて形成したものであるが、これに限定されることはなく、平面的に見た場合、発光領域と区別される他の領域内に形成するように構成してもよいことは実施例１の場合と同様である。
【０１３７】
さらに、薄膜トランジスタＴＦＴ１およびＴＦＴ２は、オン電流を大幅に向上させることができ、それらの半導体層ＰＳ１およびＰＳ２としてたとえばアモルファスシリコンを用いた場合、該アモルファスシリコンは比較的移動度が小さいことから、上述した構成とすることによって、その不都合を解消できるようになることも実施例１の場合と同様である。
【０１３８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１３９】
【図１】本発明による表示装置の画素の構成の一実施例を示す等価回路図である。
【図２】図１に示した等価回路図における動作タイミング図である。
【図３】図１に示した等価回路を備える画素の構成の一実施例を示す平面図である。
【図４】本発明による表示装置の画素の構成の他の実施例を示す等価回路図である。
【図５】図４に示した等価回路図における動作タイミング図である。
【図６】図４に示した等価回路を備える画素の構成の一実施例を示す平面図である。
【符号の説明】
【０１４０】
ＧＬ…ゲート信号線、ＧＬ１…第１ゲート信号線、ＧＬ２…第２ゲート信号線、ＤＬ１…第１データ信号線、ＤＬ２…第２データ信号線、Ｔｒ１…第１スイッチング素子、Ｔｒ２…第２スイッチング素子、Ｔｒ３…第３スイッチング素子、Ｔｒ４…第４スイッチング素子、Ｔｒ５…第５スイッチング素子、Ｔｒ６…第６スイッチング素子、ＣＬ…共通電圧信号線、Ｃ１…第１容量素子、Ｃ２…第２容量素子、ＥＬ…有機ＥＬ素子、Ｖselect…走査信号、Ｖdata１…第１データ信号、Ｖdata２…第２データ信号、Ｖcommon…共通電圧、ＴＦＴ…薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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