(57)【要約】【課題】工程が簡単で、再現性が高く、リフラッシュが可能なフラッシュ素子をＳＯＩ基板を用いて製作する方法を提供し、フラッシュ素子の大きさを小型に製作するために、ＳＯＩ基板を用いて製作する方法を提供する。【解決手段】本発明に係わるＳＯＩ基板上に形成されたフラッシュブロックでバックバイアスを用いてフラッシュブロックを消去できるフラッシュメモリ素子の製作方法は、ＳＯＩ基板上にフラッシュブロックが形成されるステップ及びＳＯＩ基板の下面にボディー電極が形成されるステップとを含む。【選択図】図１Ｄ
2006310860.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上にフラッシュブロックが形成されるステップと、
前記ＳＯＩ基板の下面にボディー電極が形成されるステップと、
を含むことを特徴とするフラッシュメモリの製造方法。
【請求項２】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項３】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記絶縁膜の厚さは、０．１μｍ以下であることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項４】
保護酸化膜を蒸着するステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項５】
前記フラッシュブロックは、フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
【請求項６】
請求項１に記載の方法により製造されることを特徴とするフラッシュメモリ。
【請求項７】
請求項１に記載の方法により製造されるフラッシュメモリのボディー電極にバックバイアス電圧を印加して、フラッシュブロックに格納されたデータを消去するステップを含むことを特徴とするフラッシュメモリのデータ消去方法。
【請求項８】
ＳＯＩ基板と、
該ＳＯＩ基板上に形成されたフラッシュブロックと、
前記ＳＯＩ基板の下面に形成されるボディー電極と
を含むことを特徴とするフラッシュメモリ。
【請求項９】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることを特徴とする請求項８に記載のフラッシュメモリ。
【請求項１０】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記絶縁膜の厚さは、０．１μｍ以下であることを特徴とする請求項８に記載のフラッシュメモリ。
【請求項１１】
前記ＳＯＩ基板の上部に蒸着される保護酸化膜をさらに含むことを特徴とする請求項８に記載のフラッシュメモリ。
【請求項１２】
前記フラッシュブロックは、
フローティングタイプ、ＳＯＮＯＳまたはＭＯＮＯＳ形態で形成されることを特徴とする請求項８に記載のフラッシュメモリ。
【請求項１３】
前記フラッシュブロックは、
制御ゲート、ゲート酸化膜及び浮遊ゲートを含むことを特徴とする請求項８に記載のフラッシュメモリ。
【請求項１４】
請求項８に記載のフラッシュメモリのボディー電極にバックバイアス電圧を印加して、前記フラッシュブロックに格納されたデータを消去するステップを含むフラッシュメモリのデータ消去方法。
【請求項１５】
前記ボディー電極とボディーコンタクトインプランテーション領域にバックバイアス電圧が印加され、前記ＳＯＩ基板の制御ゲートに０Ｖが印加されたときに、前記ゲート酸化膜にＦ−Ｎトンネル電流が生じて、電子が前記浮遊ゲートから前記シリコン基板へ流れて、前記フラッシュブロックに格納されたデータが消去されることを特徴とする請求項１４に記載のフラッシュメモリのデータ消去方法。
【請求項１６】
ＳＯＩ基板及びボディーコンタクトインプランテーションマスクパターンが形成されるステップと、
前記ボディーコンタクトインプランテーションマスクパターンを用いて、前記ＳＯＩ基板に不純物が注入されて、ボディーコンタクトインプランテーション領域が形成されるステップと、
前記ボディーコンタクトインプランテーションマスクパターンが除去され、アニ−リングが行われるステップと、
前記ＳＯＩ基板上にフラッシュブロックが形成され、保護酸化膜が蒸着されるステップと、
前記保護酸化膜上にボディーコンタクトマスクが形成され、前記ボディーコンタクトマスクを用いてコンタクトホールが形成されるステップと、
前記コンタクト-ホールにボディーコンタクトが形成されるステップと、
を含むことを特徴とするフラッシュメモリの製造方法。
【請求項１７】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記絶縁膜の厚さは、０．１μｍ以下であることを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項１８】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項１９】
前記フラッシュブロックは、
フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項２０】
前記フラッシュブロックは、
制御ゲート、ゲート酸化膜及び浮遊ゲートを含むことを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項２１】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記シリコン基板がＰ−ウェルである場合、前記シリコン基板には、Ｎ＋不純物が注入されることを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項２２】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、
前記シリコン基板がＮ−ウェルである場合、前記シリコン基板には、Ｎ＋不純物が注入されることを特徴とする請求項１６に記載のフラッシュメモリの製造方法。
【請求項２３】
請求項１６に記載の製造方法により製造されたことを特徴とするフラッシュメモリ。
【請求項２４】
請求項１６に記載の製造方法により製造されたフラッシュメモリのボディーコンタクトに印加されるバックバイアス電圧を用いて、前記フラッシュブロックに格納されたデータを消去するステップを含むことをフラッシュメモリのデータ消去方法。
【請求項２５】
前記ボディーコンタクトと、前記ボディーコンタクトインプランテーション領域とにバックバイアス電圧が印加され、前記制御ゲートに０Ｖの電圧が印加されたときに、前記ゲート酸化膜にＦ−Ｎトンネル電流が生じ、電子が前記浮遊ゲートから前記シリコン基板へ流れて、前記フラッシュブロックに格納されたデータが消去されることを特徴とする請求項２４に記載のフラッシュメモリのデータ消去方法。
【請求項２６】
ボディーコンタクトインプランテーション領域が含まれたシリコン基板と、絶縁膜とを含むＳＯＩ基板と、
該ＳＯＩ基板上に形成されたフラッシュブロックと、
該フラッシュブロックを保護するために、前記ＳＯＩ基板の上部に形成された保護酸化膜と、
前記保護酸化膜及び前記絶縁膜を貫通して形成されたホール内に形成されるボディーコンタクトと
を含むことを特徴とするフラッシュメモリ。
【請求項２７】
前記絶縁膜の厚さは、０．１μｍ以下であることを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項２８】
前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項２９】
前記シリコン基板がＰ−ウェルである場合、前記シリコン基板のボディーコンタクトインプランテーション領域は、Ｎ＋不純物でドーピングされることを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項３０】
前記シリコン基板がＮ−ウェルである場合、前記シリコン基板のボディーコンタクトインプランテーション領域は、Ｐ＋不純物でドーピングされることを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項３１】
前記フラッシュブロックは、
フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項３２】
前記フラッシュブロックは、
制御ゲート、ゲート酸化膜、及び浮遊ゲートを含むことを特徴とする請求項２６に記載のフラッシュメモリ。
【請求項３３】
請求項２６に記載のフラッシュメモリのボディーコンタクトにバックバイアス電圧を印加して、前記フラッシュブロックに格納されたデータを消去するフラッシュメモリのデータ消去方法。
【請求項３４】
前記ボディーコンタクトと、前記ボディーコンタクトインプランテーション領域とにバックバイアス電圧が印加され、前記制御ゲートに０Ｖの電圧が印加されたときに、前記ゲート酸化膜にＦ−Ｎトンネル電流が生じ、電子が前記浮遊ゲートから前記シリコン基板へ流れて、前記フラッシュブロックに格納されたデータが消去されることを特徴とする請求項３３に記載のフラッシュメモリのデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリに関し、さらに詳細には、バックバイアス（back bias）を用いてフラッシュブロックを消去する方法及びその構造に関する。
【背景技術】
【０００２】
フラッシュメモリ（Flash Memory）は、電源をオフにするとデータを喪失するＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）とは異なって、電源がオフとなっても格納されたデータを格納するＲＯＭ（Read Only Memory）の長所と情報の入出力が自由なＲＡＭの長所とを兼ね備えている。従って、フラッシュメモリは、不揮発性メモリという。
【０００３】
不揮発性メモリは、ＤＲＡＭのように、高集積が可能であって、電源が消えた後でも不揮発性でデータ格納性に優れるため、システム内で補助メモリとして使用可能であり、移動性と携帯性が要求される個人用電子通信機器やデジタルカメラ、ＭＰ３プレーヤー、メモリカードなどのデータ格納装置に広範囲に使われることができる。
【０００４】
このようなフラッシュ素子をＳＯＩ（Silicon-on-Insulator）基板に形成する場合、素子間のアイソレーション（isolation）を容易に形成でき、その面積を減らすことができ、素子のチャンネル長が縮小されるにつれて表れる短チャンネル効果（short channel effect）を減らすことができるという長所がある。
【０００５】
特に、ＦｉｎＦＥＴのような二重ゲート、三重ゲート、全面ゲートなどのような超極小型トランジスタの製作を可能にするＳＯＩ技術は、ｓｕｂ−４０ｎｍ級を越えるテラビット級フラッシュ素子の製作に必須である。
【０００６】
しかし、ＳＯＩ基板は、チャンネルと連結されたシリコン基板が存在しないので、既存のブロック消去及びセクタ消去によるデータの一括消去のために、ウェル（well）に高電圧を印加して、Ｆ−Ｎトンネリング（Fowler Nordheim tunneling）を用いる方法を用いることができないという短所がある。
【０００７】
なお、本発明に関連する技術を記載した文献として、特許文献１が挙げられる。
【０００８】
【特許文献１】韓国公開特許公報特１９９７−０００４０３２号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の従来の問題を解決するためになされたものであって、その目的は、工程が簡単で、再現性が高く、リフラッシュ（re-flash）が可能なフラッシュ素子をＳＯＩ基板を用いて製作する方法を提供することにある。
【００１０】
本発明の他の目的は、ＳＯＩ基板を用いて小型のフラッシュメモリ素子を製作する方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一つの実施形態に係るフラッシュメモリの製造方法は、ＳＯＩ基板上にフラッシュブロックが形成されるステップと、前記ＳＯＩ基板の下面にボディー電極が形成されるステップと、を含む。
【００１２】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされるのが望ましい。
【００１３】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記絶縁膜の厚さは、０．１μｍ以下であることが望ましい。
【００１４】
ここで保護酸化膜を蒸着するステップをさらに含むことが望ましい。
【００１５】
前記フラッシュブロックは、フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることが望ましい。
【００１６】
本発明の一つの実施形態に係るフラッシュメモリは請求項１に記載の方法により製造されることが望ましい。
【００１７】
本発明の一つの実施形態に係るフラッシュメモリのデータ消去方法はフラッシュメモリのボディー電極にバックバイアス電圧を印加して、フラッシュブロックに格納されたデータを消去するステップを含むことが望ましい。
【００１８】
本発明の一つの実施形態に係るフラッシュメモリは、ＳＯＩ基板と、該ＳＯＩ基板上に形成されたフラッシュブロックと、前記ＳＯＩ基板の下面に形成されるボディー電極とを含む。
【００１９】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることが望ましい。
【００２０】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記絶縁膜の厚さは、０．１μｍ以下であることが望ましい。
【００２１】
本発明の一つの実施形態に係るフラッシュメモリは前記ＳＯＩ基板の上部に蒸着される保護酸化膜をさらに含むことが望ましい。
【００２２】
前記フラッシュブロックは、フローティングタイプ、ＳＯＮＯＳまたはＭＯＮＯＳ形態で形成されることが望ましい。
【００２３】
前記フラッシュブロックは、制御ゲート、ゲート酸化膜及び浮遊ゲートを含むことが好ましい。
【００２４】
本発明の他の一つの実施形態に係る前記フラッシュメモリのデータ消去方法は、請求項８に記載のフラッシュメモリのボディー電極にバックバイアス電圧を印加して、前記フラッシュブロックに格納されたデータを消去するステップを含むことが望ましい。
【００２５】
ここで前記ボディー電極とボディーコンタクトインプランテーション領域にバックバイアス電圧が印加され、前記ＳＯＩ基板の制御ゲートに０Ｖが印加されたときに、前記ゲート酸化膜にＦ−Ｎトンネル電流が生じて、電子が前記浮遊ゲートから前記シリコン基板へ流れて、前記フラッシュブロックに格納されたデータが消去されることが望ましい。
【００２６】
本発明の他の一つの実施形態に係るフラッシュメモリの製造方法は、ＳＯＩ基板及びボディーコンタクトインプランテーションマスクパターンが形成されるステップと、前記ボディーコンタクトインプランテーションマスクパターンを用いて、前記ＳＯＩ基板に不純物が注入されて、ボディーコンタクトインプランテーション領域が形成されるステップと、前記ボディーコンタクトインプランテーションマスクパターンが除去され、アニ−リングが行われるステップと、前記ＳＯＩ基板上にフラッシュブロックが形成され、保護酸化膜が蒸着されるステップと、前記保護酸化膜上にボディーコンタクトマスクが形成され、前記ボディーコンタクトマスクを用いてコンタクトホールが形成されるステップと、前記コンタクト-ホールにボディーコンタクトが形成されるステップと、を含むことが望ましい。
【００２７】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記絶縁膜の厚さは、０．１μｍ以下であることが望ましい。
【００２８】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることが望ましい。
【００２９】
前記フラッシュブロックは、フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることが望ましい。
【００３０】
前記フラッシュブロックは、制御ゲート、ゲート酸化膜及び浮遊ゲートを含むことが望ましい。
【００３１】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記シリコン基板がＰ−ウェルである場合、前記シリコン基板には、Ｎ＋不純物が注入されることが望ましい。
【００３２】
前記ＳＯＩ基板は、シリコン基板と絶縁膜とを含み、前記シリコン基板がＮ−ウェルである場合、前記シリコン基板には、Ｎ＋不純物が注入されることが望ましい。
【００３３】
本発明の他の一つの実施形態に係るフラッシュメモリはボディーコンタクトインプランテーション領域が含まれたシリコン基板と、絶縁膜とを含むＳＯＩ基板と、該ＳＯＩ基板上に形成されたフラッシュブロックと、該フラッシュブロックを保護するために、前記ＳＯＩ基板の上部に形成された保護酸化膜と、前記保護酸化膜及び前記絶縁膜を貫通して形成されたホール内に形成されるボディーコンタクトとを含む。
【００３４】
前記絶縁膜の厚さは、０．１μｍ以下であることが望ましい。
【００３５】
前記シリコン基板は、１０１７ｃｍ−３以上の濃度でドーピングされることが望ましい。
【００３６】
前記シリコン基板がＰ−ウェルである場合、前記シリコン基板のボディーコンタクトインプランテーション領域は、Ｎ＋不純物でドーピングされることが望ましい。
【００３７】
前記シリコン基板がＮ−ウェルである場合、前記シリコン基板のボディーコンタクトインプランテーション領域は、Ｐ＋不純物でドーピングされることが望ましい。
【００３８】
前記フラッシュブロックは、フローティングタイプ、ＳＯＮＯＳ、またはＭＯＮＯＳ形態で形成されることが望ましい。
【００３９】
前記フラッシュブロックは、制御ゲート、ゲート酸化膜、及び浮遊ゲートを含むことが望ましい。
【００４０】
本発明の他の一つの実施形態に係るフラッシュメモリデータ消去方法は、前記フラッシュメモリのボディーコンタクトにバックバイアス電圧を印加して、前記フラッシュブロックに格納されたデータを消去するステップを含む。
【００４１】
前記ボディーコンタクトと、前記ボディーコンタクトインプランテーション領域とにバックバイアス電圧が印加され、前記制御ゲートに０Ｖの電圧が印加されたときに、前記ゲート酸化膜にＦ−Ｎトンネル電流が生じ、電子が前記浮遊ゲートから前記シリコン基板へ流れて、前記フラッシュブロックに格納されたデータが消去されることが望ましい。
【００４２】
本発明の他の一つの実施形態に係るフラッシュメモリの製造方法は、ＳＯＩ基板及びボディーコンタクトインプランテーションマスクパターンが形成されるステップと、前記ボディーコンタクトインプランテーションマスクパターンを用いて、前記ＳＯＩ基板に不純物が注入されて、ボディーコンタクトインプランテーション領域が形成されるステップと、前記ボディーコンタクトインプランテーションマスクパターンが除去され、アニ−リングが行われるステップと、前記ＳＯＩ基板上にフラッシュブロックが形成され、保護酸化膜が蒸着されるステップと、前記保護酸化膜上にボディーコンタクトマスクが形成され、前記ボディーコンタクトマスクを用いてコンタクトホールが形成されるステップと、前記コンタクト-ホールにボディーコンタクトが形成されるステップとを含むことを特徴とする。
【００４３】
また、本発明に係わるフラッシュメモリは、ボディーコンタクトインプランテーション領域が含まれたシリコン基板と、絶縁膜及びシリコンを含むＳＯＩ基板と、該ＳＯＩ基板上に形成されたフラッシュブロックと、該フラッシュブロックを保護するために、前記ＳＯＩ基板の上部に形成された保護酸化膜と、前記保護酸化膜及び前記絶縁膜を貫通して形成されたホール内に形成されるボディーコンタクトとを含むことを特徴とする。
【発明の効果】
【００４４】
本発明の構成によれば、ＳＯＩ基板を用いて工程が簡単であり、再現性が高く、リフラッシュが可能なフラッシュ素子を製作することができる。
【００４５】
また、ＳＯＩ基板を用いてフラッシュメモリ素子の大きさを小型に製作することができる。
【発明を実施するための最良の形態】
【００４６】
以下、添付された図面を参照して本発明の好ましい実施形態を詳細に説明する。明細書中において、同一の構成要素には同一の符号を付す。
【００４７】
図１Ａ〜図１Ｄは、本発明の一実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【００４８】
図１に示すように、シリコン基板１０１、下部絶縁膜１０２及びシリコン１０３が順次形成される。このようなシリコン／絶縁膜／シリコン構造をＳＯＩ（Silicon On Insulator）基板という。
【００４９】
シリコン基板１０１が高い濃度でドーピングされたり、あるいは、下部絶縁膜１０２の厚さが薄い場合に、フラッシュブロックに格納されたデータを消去するためのバックバイアス電圧は減少する。本実施形態で、シリコン基板１０１のドーピング濃度は、１０１７ｃｍ−３以上で、下部絶縁膜１０２の厚さは、０．１μｍ以下であることが好ましい。
【００５０】
すなわち、シリコン基板１０１のドーピング濃度が高くなるほど抵抗が減少されて、フラッシュブロック１０４（図１Ｂ〜図１Ｄを参照）に格納されたデータを消去するためのバックバイアス電圧が低下する。
【００５１】
また、シリコン基板１０１の下部に形成されたボディー電極１０６に印加したバックバイアス電圧が下部絶縁膜１０２で電圧降下をした後、シリコン１０３に印加されるので、下部絶縁膜１０２の厚さが薄いほどフラッシュブロック１０４に格納されたデータを消去するためのバックバイアス電圧を低くすることができる。
【００５２】
次に、図１Ｂに示すように、制御ゲート１０４ａ、ゲート酸化膜１０４ｂ及び浮遊ゲート１０４ｃを含むフラッシュブロック１０４が形成される。本実施形態において、フラッシュブロック１０４は、フローティングタイプ（Floating type）で具現化された一例を説明したものであり、この他にも、フラッシュブロック１０４は、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）など、多様な形態で製作されることができる。
【００５３】
次いで、図１Ｃに示すように、フラッシュブロック１０４を保護するために、保護酸化膜１０５が蒸着される。次に、図１Ｄに示すように、シリコン基板１０１の下面にボディー電極１０６が形成される。
【００５４】
シリコン基板１０１の下面に形成されたボディー電極１０６に高い電圧のバックバイアスを印加して、制御ゲート１０４ａに０Ｖを印加すれば、ゲート酸化膜１０４ｂにＦ−Ｎ（Fowler Nordheim）トンネル電流が生じ、電子が浮遊ゲート１０４ｃからシリコン基板１０１へ流れるようになり、フラッシュブロック１０４に格納されたデータが消去される。
【００５５】
本実施形態において、高い電圧のバックバイアス電圧は、１０Ｖであることが望ましいが、下部絶縁膜１０２の厚さ、シリコン基板１０１の濃度、またはフラッシュブロック１０４の特性に応じてバックバイアス電圧の大きさは変更されることができる。
【００５６】
図２Ａ〜図２Ｇは、本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【００５７】
図２Ａに示すように、シリコン基板２０１、下部絶縁膜２０２、シリコン２０３及びボディーコンタクトインプランテーション（body contact implantation）マスクパターン２０４が順次形成される。ここで、シリコン基板２０１、下部絶縁膜２０２、及びシリコン２０３を合わせてた構成は、ＳＯＩ（Silicon On Insulator）基板と呼ばれる。
【００５８】
ボディーコンタクトインプランテーションマスクパターン２０４は、フォトレジスト工程を利用して形成されることが好ましい。また、本実施形態において、下部絶縁膜の厚さは、０．１μｍ以下であることが好ましい。下部絶縁膜２０２の厚さが薄いほどフラッシュブロックを消去するのに用いられるバックバイアス電圧を低くすることができることは、前述した通りである。
【００５９】
次に、図２Ｂに示すように、ボディーコンタクトインプランテーションマスクパターン２０４を用いて、シリコン基板２０１のＰ−ウェルにボディーコンタクト（body contact）のための高いエネルギーのＮ＋不純物を注入して、ボディーコンタクトインプランテーション領域を形成する。
【００６０】
ここで、Ｎ＋不純物の注入のために要求される高いエネルギーとは、下部絶縁膜２０２下のシリコン基板２０１のＰ−ウェルに不純物を注入できる程度に十分高いエネルギーを意味し、そのエネルギーの大きさは、注入される不純物の種類、シリコン２０３と下部絶縁膜２０２との厚さによって、異なるようになる。
【００６１】
また、ボディーコンタクトインプランテーションマスクパターン２０４とシリコン２０３との間の段差によって、Ｎ＋不純物が注入されて形成されたボディーコンタクトインプランテーション領域２０５が互いに隔離（isolation）される。
【００６２】
次に、図２Ｃに示すように、ボディーコンタクトインプランテーションマスクパターン２０４が除去された後、アニーリング工程が行われる。
【００６３】
続いて、図２Ｄに示すように、下部絶縁膜２０２の上部にフラッシュブロック２０６が形成される。フラッシュブロック２０６は、制御ゲート２０６ａ、ゲート酸化膜２０６ｂ及び浮遊ゲート２０６ｃを含む。本実施形態において、フラッシュブロック２０６は、フローティングタイプとして記述されたが、この他にも、フラッシュブロック２０６は、ＳＯＮＯＳ、ＭＯＮＯＳなど、多様な形態で具現化されることができる。
【００６４】
次に、図２Ｅに示すように、フラッシュブロック２０６を保護するために、保護酸化膜２０７が蒸着される。
【００６５】
次いで、図２Ｆに示すように、ボディーコンタクトマスク２０８を用いてコンタクトホール２０９（contact hole）を形成する。
【００６６】
最後に、図２Ｇに示すように、金属蒸着あるいはパターニングによってボディーコンタクト２１０を形成する。
【００６７】
このような過程により形成されたフラッシュメモリ２００のボディーコンタクト２１０に高い電圧のバックバイアスを印加し、制御ゲート２０６ａに０Ｖを印加し、ボディーコンタクトインプランテーション領域２０５にバックバイアスを印加すれば、ゲート酸化膜２０６ｂにＦ−Ｎトンネル電流が生じ、電子が浮遊ゲート２０６ｃからシリコン基板２０１へ流れるようになり、フラッシュブロック２０６に格納されたデータが消去される。
【００６８】
図３Ａ〜図３Ｇは、本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【００６９】
図３Ａに示すように、シリコン基板３０１、下部絶縁膜３０２、シリコン３０３及びボディーコンタクトインプランテーションマスクパターン３０４が順次形成される。
【００７０】
本実施形態において、シリコン基板３０１は、Ｎ−ウェルで形成され、ボディーコンタクトインプランテーションマスクパターン３０４は、フォトレジスト工程を利用して形成される。また、フラッシュブロック３０６（図３Ｄ〜図３Ｇを参照）に格納されたデータを消去するのに用いられるバックバイアス電圧を低くするために、下部絶縁膜３０２の厚さは、０．１μｍ以下であることが好ましい。
【００７１】
すなわち、シリコン基板３０１のボディーコンタクトインプランテーション領域３０５に印加したバックバイアス電圧は、下部絶縁膜３０２で電圧降下されてシリコン３０３に印加されるので、下部絶縁膜３０２の厚さが薄いほどフラッシュブロック３０６（図３Ｄ〜図３Ｇを参照）に格納されたデータを消去するのに用いられるバックバイアス電圧を低くすることができる。
【００７２】
次に、図３Ｂに示すように、ボディコンタクトのために、ボディーコンタクトインプランテーションマスクパターン３０４を用いて、シリコン基板３０１のＮ−ウェルに高いエネルギーのＰ＋不純物を注入してボディーコンタクトインプランテーション領域３０５を形成する。
【００７３】
ここで、Ｐ＋不純物の注入のために必要な高いエネルギーとは、下部絶縁膜３０２下のシリコン基板３０１のＮ−ウェルにＰ＋不純物を注入できる程度に十分に高いエネルギーを意味し、そのエネルギーの大きさは、注入される不純物の種類、シリコン３０３と下部絶縁膜３０２との厚さによって、異なるようになる。
【００７４】
また、ボディーコンタクトインプランテーションマスクパターン３０４とシリコン３０３との間の段差によって、Ｐ＋不純物が注入された領域３０５が互いに隔離される。
【００７５】
次に、図３Ｃに示すように、ボディーコンタクトインプランテーションマスクパターン３０４を除去した後、アニーリング工程を行う。
【００７６】
次いで、図３Ｄに示すように、下部絶縁膜３０２の上部にフラッシュブロック３０６を形成する。フラッシュブロック３０６は、制御ゲート３０６ａ、ゲート酸化膜３０６ｂ及び浮遊ゲート３０６ｃを含む。本実施形態において、フラッシュブロック３０６は、フローティングタイプとして説明されたが、この他にも、フラッシュブロック３０６は、ＳＯＮＯＳ、ＭＯＮＯＳなど多様な形態で具現化されることができる。
【００７７】
次に、図３Ｅに示すように、フラッシュブロック３０６を保護するための保護酸化膜３０７が蒸着される。
【００７８】
続いて、図３Ｆに示すように、ボディーコンタクトマスク３０８を用いてコンタクトホール３０９を形成する。
【００７９】
最後に、図３Ｇに示すように、金属蒸着あるいはパターニングによってボディーコンタクト３１０を形成する。
【００８０】
このような過程により形成されたフラッシュメモリ３００のボディーコンタクト３１０に高い電圧のバックバイアスを印加し、制御ゲート３０６ａに０Ｖを印加し、ボディーコンタクトインプランテーション領域３０５にバックバイアスを印加すれば、ゲート酸化膜３０６ｂにＦ−Ｎトンネル電流が生じ、電子が浮遊ゲート３０６ｃからシリコン基板３０１へ流れるようになり、フラッシュブロック３０６に格納されたデータが消去される。
【００８１】
一方、本実施形態などは、フローティングタイプとして具現化されたフラッシュブロックを一例にして説明したが、これに限定されるものではなく、フラッシュブロックは、ＭＯＮＯＳまたはＳＯＮＯＳ形態で具現化されることができ、この時にも、本発明の技術的思想は、同様に適用される。
【００８２】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８３】
【図１Ａ】本発明の一実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図１Ｂ】本発明の一実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図１Ｃ】本発明の一実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図１Ｄ】本発明の一実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ａ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｂ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｃ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｄ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｅ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｆ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図２Ｇ】本発明の他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ａ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｂ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｃ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｄ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｅ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｆ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【図３Ｇ】本発明のさらに他の実施形態に係わるフラッシュメモリの製造工程別の断面図である。
【符号の説明】
【００８４】
１０４，２０６，３０６      フラッシュブロック
１０６      ボディー電極
２１０，３１０      ボディーコンタクト
【図１Ａ】
2006310860.tif 000003
【図１Ｂ】
2006310860.tif 000004
【図１Ｃ】
2006310860.tif 000005
【図１Ｄ】
2006310860.tif 000006
【図２Ａ】
2006310860.tif 000007
【図２Ｂ】
2006310860.tif 000008
【図２Ｃ】
2006310860.tif 000009
【図２Ｄ】
2006310860.tif 000010
【図２Ｅ】
2006310860.tif 000011
【図２Ｆ】
2006310860.tif 000012
【図２Ｇ】
2006310860.tif 000013
【図３Ａ】
2006310860.tif 000014
【図３Ｂ】
2006310860.tif 000015
【図３Ｃ】
2006310860.tif 000016
【図３Ｄ】
2006310860.tif 000017
【図３Ｅ】
2006310860.tif 000018
【図３Ｆ】
2006310860.tif 000019
【図３Ｇ】
2006310860.tif 000020