(57)【要約】【課題】消費電流を低減し、動作周波数の限界がそれほど高くない場合でもレイアウトパターンサイズが大きくならない半導体装置を提供する。【解決手段】クロック切換レジスタ１０が、マイクロコンピュータ１Ａに電源が投入されると設定値が初期化され、クロック切換回路７が、マイクロコンピュータ１Ａに電源が投入されると、クロック切換レジスタ１０の初期化された値に応じて、発振回路６からのクロック信号を選択する。【選択図】図１
2006120183.tif 000002
【特許請求の範囲】
【請求項１】
装置外部に設けた抵抗又は振動子と接続し、前記抵抗又は前記振動子と共動してクロック信号を発振する第１の発振回路と、
装置外部との接続を有さず装置に内蔵され、所定の周波数のクロック信号を発振する第２の発振回路と、
前記第１の発振回路と前記第２の発振回路とのうちのいずれかからのクロック信号を選択するための値が設定されるクロック切換レジスタと、
前記クロック切換レジスタの設定値に応じて、前記第１の発振回路からのクロック信号と前記第２の発振回路からのクロック信号とのうちのいずれかを選択するクロック切換回路とを備えた半導体装置において、
前記クロック切換レジスタは、装置に電源が投入されると設定値が初期化され、
前記クロック切換回路は、装置に電源が投入されると、前記クロック切換レジスタの初期化された値に応じて、前記第２の発振回路からのクロック信号を選択することを特徴とする半導体装置。
【請求項２】
装置外部に設けた抵抗又は振動子と第１の発振回路との接続に応じて、前記第１の発振回路を有効にするスイッチ回路と、
前記スイッチ回路が前記第１の発振回路を有効にすると、第２の発振回路の発振を停止する発振停止回路とを備えたことを特徴とする請求項１の半導体装置。
【請求項３】
ＣＰＵを備え、
クロック切換レジスタは、前記ＣＰＵにより値の設定が可能であることを特徴とする請求項１又は請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、動作を停止することができる発振回路を内蔵するとともに、内蔵した複数のクロック発生回路のうち外付け素子に対応したクロック発生回路を選択できるマイクロコンピュータ等の半導体装置に関するものである。
【背景技術】
【０００２】
図６は例えば特許文献１に示された従来のマイクロコンピュータのクロック信号制御部分の構成を示すブロック図である。図において、３０Ａはマイクロコンピュータ、３１は水晶振動子等の外部発振子、３２はマイクロコンピュータ３０Ａにリセット信号を与えるリセット信号発生回路である。マイクロコンピュータ３０Ａにおいて、３３はクロック信号を発生する発振回路、３４は外部発振子３１による信号からクロック信号を作成する振動子発振回路、７は選択信号に応じていずれかのクロック信号を選択してマイクロコンピュータ３０Ａの内部回路に供給するクロック切換回路である。
【０００３】
次に動作について説明する。
発振回路３３は、リングオシレータ等の立ち上がり特性のよいオシレータで構成される。マイクロコンピュータ３０Ａに対して電源供給が開始されると、クロック切換回路７は、発振回路３３からのクロック信号を選択するように設定される。発振回路３３は、電源供給開始後すぐに発振を開始する。従って、クロック切換回路７は、電源供給開始後すぐに、マイクロコンピュータ３０Ａの内部回路にクロック信号を供給する。
【０００４】
電源供給が開始されると、リセット信号発生回路３２は、マイクロコンピュータ３０Ａに所定期間のリセットレベルを与えた後にリセット状態を解除するレベルを与える。マイクロコンピュータ３０Ａにおいて、リセット状態が解除されると、クロック切換回路７が、振動子発振回路３４からのクロック信号を選択するように設定される。その後、マイクロコンピュータ３０Ａの内部回路は、振動子発振回路３４からのクロック信号によって動作する。以上のようにして、立ち上がり特性がさほどよくない振動子発振回路３４の発振クロック信号が安定する前では、発振回路３３によってマイクロコンピュータ３０Ａの内部回路にクロック信号が供給される。
【０００５】
図７は例えば特許文献２に記載された従来の他のマイクロコンピュータのクロック信号制御部分の構成を示すブロック図である。図において、３０Ｂはマイクロコンピュータである。マイクロコンピュータ３０Ｂにおいて、２，３はＸIN端子、ＸOUT 端子である。ＸIN端子２、ＸOUT 端子３には抵抗または振動子が接続されるので、以下、それらを外部素子接続端子２，３という。４０，４１は発振回路４３のための外部素子が接続される外部素子接続端子、４４はクロック信号を発生するクロック信号発生回路、７は発振回路４３からのクロック信号とクロック信号発生回路４４からのクロック信号とのうちのいずれかを選択するクロック切換回路である。
【０００６】
クロック信号発生回路４４において、４は外部素子接続端子２，３に抵抗が接続されたときに抵抗値とコンデンサの容量とに応じた周波数のクロック信号を発振するＣＲ発振回路、５は外部素子接続端子２，３に振動子が接続されたときに動作する振動子発振回路、２０Ａ，２０ＢはＣＲ発振回路４と振動子発振回路５とのうちのいずれかを外部素子接続端子２，３に接続する切換回路である。ＣＲ発振回路４は反転論理積ゲート５１、反転回路５２，５３，５４、コンデンサ５５および反転論理積ゲート５１と電源との間に接続されたスイッチ５６を含む。振動子発振回路５は、反転論理積ゲート５７および反転論理積ゲート５７と電源との間に接続されたスイッチ５８を含む。
【０００７】
次に動作について説明する。
マイクロコンピュータ３０Ｂに対して電源供給が開始されると、クロック切換回路７は、発振回路４３からのクロック信号を選択するように設定される。従って、マイクロコンピュータ３０Ｂのリセット状態が解除されたときには、クロック切換回路７は、マイクロコンピュータ３０Ｂの内部回路に発振回路４３からのクロック信号を供給する。その後、マイクロコンピュータ３０Ｂにおいて、クロック信号発生回路４４からのクロック信号が内部回路に供給されるようにクロック切換回路７が切り換えられる。
【０００８】
外部素子接続端子２，３に抵抗が接続されている場合には、切換回路２０Ａ，２０Ｂは、ＣＲ発振回路４と外部素子接続端子２，３とが接続されるように設定される。従って、接続された抵抗とコンデンサ５５とを含む回路が形成され、抵抗値および容量で定まる周波数のクロック信号がクロック切換回路７に出力される。なお、このとき、反転論理積ゲート５１の一方の入力と電源とを切り離すようにスイッチ５６が設定される。また、反転論理積ゲート５１の他方の入力はハイレベルとされる。
【０００９】
外部素子接続端子２，３に振動子が接続されている場合には、切換回路２０Ａ，２０Ｂは、図７に示すように、振動子発振回路５と外部素子接続端子２，３とが接続されるように設定される。また、反転論理積ゲート５７の一方の入力と電源とを切り離すようにスイッチ５８が設定され、反転論理積ゲート５７の他方の入力はハイレベルとされる。従って、振動子からの信号が整形されたクロック信号がクロック切換回路７に出力される。
【００１０】
マイクロコンピュータ３０Ｂがこのように構成されている場合には、ユーザは、周波数安定性に欠けるが立ち上がり特性のよいＣＲ発振と、立ち上がり特性はよくないが周波数安定性のよい振動子発振とのいずれかを、用途に応じて選択することができる。
【００１１】
【特許文献１】特開平４−３３１１６号公報
【特許文献２】特開平６−２６０８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の半導体装置は以上のように構成されているので、電源投入時のクロック信号の安定性を確保したりユーザの要望に応じたクロック発振回路を選択することはできるものの、振動子発振回路３４やクロック信号発生回路４４が選択されているときにも発振回路３３，４３が動作を継続する。従って、半導体装置の消費電流が増加してしまうという課題があった。
また、半導体装置における動作周波数には限界がある。発振周波数がその限界を越えないように発振回路３３，４３は設計されなければならない。従って、動作周波数の限界がそれほど高くない場合には発振回路３３，４３に含まれるコンデンサの容量を大きくしなければならず、その結果、発振回路３３，４３のレイアウトパターンサイズが大きくなるという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、消費電流を低減することができる半導体装置を得ることを目的とする。
また、動作周波数の限界がそれほど高くない場合でもレイアウトパターンサイズが大きくならない半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る半導体装置は、装置外部に設けた抵抗又は振動子と接続し、前記抵抗又は前記振動子と共動してクロック信号を発振する第１の発振回路と、装置外部との接続を有さず装置に内蔵され、所定の周波数のクロック信号を発振する第２の発振回路と、第１の発振回路と第２の発振回路とのうちのいずれかからのクロック信号を選択するための値が設定されるクロック切換レジスタと、クロック切換レジスタの設定値に応じて、第１の発振回路からのクロック信号と第２の発振回路からのクロック信号とのうちのいずれかを選択するクロック切換回路とを備えた半導体装置において、クロック切換レジスタは、装置に電源が投入されると設定値が初期化され、クロック切換回路は、装置に電源が投入されると、クロック切換レジスタの初期化された値に応じて、第２の発振回路からのクロック信号を選択するものである。
【００１５】
この発明に係る半導体装置は、装置外部に設けた抵抗又は振動子と第１の発振回路との接続に応じて、第１の発振回路を有効にするスイッチ回路と、スイッチ回路が第１の発振回路を有効にすると、第２の発振回路の発振を停止する発振停止回路とを備えるものである。
【００１６】
この発明に係る半導体装置は、ＣＰＵを備え、クロック切換レジスタは、ＣＰＵにより値の設定が可能である。
【発明の効果】
【００１７】
この発明によれば、発振回路からのクロック信号が選択されていない場合には、発振回路の動作を停止することができ、半導体装置の消費電流を低減することができる効果がある。
【００１８】
この発明によれば、動作周波数の限界がそれほど高くない場合でも発振回路の発振周波数を高くでき、半導体装置のレイアウトパターンサイズが大きくならない効果がある。
【００１９】
この発明によれば、テスタのクロック信号を用いて半導体装置をテストするときに、確実にテストを実行できる効果がある。
【００２０】
この発明によれば、半導体装置をテストするときに、クロック信号制御部分も確実にテストできる効果がある。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１はこの発明の実施の形態１による半導体装置のクロック信号制御部分の構成を示すブロック図である。この場合には、半導体装置としてマイクロコンピュータを例にとる。図において、１Ａはマイクロコンピュータである。マイクロコンピュータ１Ａにおいて、２，３は抵抗または水晶振動子やセラミック振動子等の振動子が接続される外部素子接続端子、４は外部素子接続端子２，３に抵抗が接続されたときに抵抗値とコンデンサの容量とに応じた周波数のクロック信号を発振するＣＲ発振回路（第１の発振回路）、５は外部素子接続端子２，３に振動子が接続されたときに動作する振動子発振回路（第１の発振回路）、６は立ち上がり特性のよい発振回路（第２の発振回路）、７はＣＲ発振回路４または振動子発振回路５からのクロック信号と発振回路６からのクロック信号とのうちのいずれかを選択してマイクロコンピュータ１Ａの内部回路に供給するクロック切換回路、８はＣＲ発振回路４と振動子発振回路５とのうちのいずれが選択されるのかを示す情報が設定されるクロック選択レジスタ、９はクロック選択レジスタ８の設定値に応じてＣＲ発振回路４または振動子発振回路５を有効にするスイッチ回路、１０はクロック切換回路７がいずれのクロック信号を選択するのかを示す情報が設定されるクロック切換レジスタである。
【００２２】
図２は発振回路６の一構成例を示す回路図である。発振回路６は、例えば図に示すようなリングオシレータで実現される。図２に示す例では、ゲート回路１１０とそれに縦続に接続された遅延素子を形成する反転回路１２１，１２２，１２３，１２４，１２５，１２６を有する。反転回路１２６の出力はゲート回路１１０に帰還されるとともに反転回路１２７を介してクロック切換回路７に出力される。反転回路１２２，１２３，１２４，１２５の入力側には、他方が電源側に接続されたコンデンサ１３１，１３３，１３５，１３７と、他方が接地側に接続されたコンデンサ１３２，１３４，１３６，１３８とが接続される。ゲート回路１１０にはクロック切換レジスタ１０の出力が入力される。なお、ゲート回路１１０は、発振停止回路の一実現例である。
【００２３】
次に動作について説明する。
マイクロコンピュータ１Ａに対して電源供給が開始されると、クロック切換レジスタ１０の内容は「０」に設定される。または、マイクロコンピュータ１Ａに外部から供給されるリセット信号が所定期間ローレベルになるとクロック切換レジスタ１０の内容は「０」に設定される。このとき、クロック切換レジスタ１０の出力はローレベルになる。クロック切換回路７は、クロック切換レジスタ１０の出力がローレベルであるときには、発振回路６からのクロック信号をマイクロコンピュータ１Ａの内部回路に供給する。
発振回路６からクロック信号が供給されるとマイクロコンピュータ１Ａはリセット状態となり、外部より供給されるリセット信号がハイレベルになるとマイクロコンピュータ１Ａは発振回路６からのクロック信号を用いた動作状態となる。
【００２４】
外部素子接続端子２，３に抵抗が接続されている場合には、ＣＰＵは、動作を開始すると、クロック選択レジスタ８にＣＲ発振回路４を選択するための情報を設定する。この例では、「１」を設定する。クロック選択レジスタ８の内容が「１」であるときには、クロック選択レジスタ８はハイレベルを出力する。また、ＣＰＵは、クロック切換レジスタ１０の内容を「１」にする。クロック切換レジスタ１０の内容が「１」であるときには、クロック切換レジスタ１０はハイレベルを出力する。クロック選択レジスタ８の出力はスイッチ回路９に供給される。スイッチ回路９は、クロック選択レジスタ８の出力がハイレベルである場合には、ＣＲ発振回路４と外部素子接続端子２，３とを接続する。従って、外部素子接続端子２，３に接続された抵抗とＣＲ発振回路４内のコンデンサとを含む回路が形成され、抵抗値および容量で定まる周波数のクロック信号がクロック切換回路７に出力される。なお、ＣＰＵがクロック選択レジスタ８の内容を「１」に設定した後、外部端子２，３に接続された抵抗とＣＲ発振回路４による発振が安定するまで、マイクロコンピュータ１Ａは発振回路６からのクロック信号で動作し、ＣＲ発振回路４の発振が安定した後にクロック切換レジスタ１０の内容は「１」に切替る。
【００２５】
クロック切換レジスタ１０の出力がハイレベルになっているので、クロック切換回路７は、ＣＲ発振回路４または振動子発振回路５からのクロック信号をマイクロコンピュータ１Ａの内部回路に供給する。この場合にはＣＲ発振回路４が発振しているので、ＣＲ発振回路４からのクロック信号がマイクロコンピュータ１Ａの内部回路に供給される。
【００２６】
外部素子接続端子２，３に振動子が接続されている場合には、ＣＰＵは、動作を開始すると、クロック選択レジスタ８に「０」を設定するとともに、クロック切換レジスタ１０の内容を「１」にする。クロック選択レジスタ８の内容が「０」であるときには、クロック選択レジスタ８はローレベルを出力する。スイッチ回路９は、クロック選択レジスタ８の出力がローレベルであるときには、振動子発振回路５と外部素子接続端子２，３とを接続する。従って、振動子からの信号が振動子発振回路５によって整形されたクロック信号が、クロック切換回路７を介してマイクロコンピュータ１Ａの内部回路に出力される。なお、ＣＰＵがクロック選択レジスタ８の内容を「０」に設定した後、外部端子２，３に接続された振動子と振動子発振回路５による発振が安定するまで、マイクロコンピュータ１Ａは発振回路６からのクロック信号で動作し、振動子発振回路５の発振が安定した後にクロック切換レジスタ１０の内容は「１」に切替る。
【００２７】
クロック切換レジスタ１０の出力がハイレベルになっているので、クロック切換回路７は、ＣＲ発振回路４または振動子発振回路５からのクロック信号をマイクロコンピュータ１Ａの内部回路に供給する。この場合には振動子発振回路５が発振しているので、振動子発振回路５からのクロック信号がマイクロコンピュータ１Ａの内部回路に供給される。
【００２８】
図２に示すように、発振回路６の構成要素であるゲート回路１１０は、クロック切換レジスタ１０の出力を導入している。クロック切換レジスタ１０の出力が、クロック切換回路７がＣＲ発振回路４または振動子発振回路５からのクロック信号を選択していることを示している場合には、クロック切換レジスタ１０からの信号はハイレベルである。従って、ゲート回路１１０は閉状態になるので発振回路６の発振は停止し、発振回路６において電流は流れなくなる。すなわち、マイクロコンピュータ１ＡがＣＲ発振回路４または振動子発振回路５からのクロック信号によって動作しているときには発振回路６に電流は流れない。よって、マイクロコンピュータ１Ａの消費電流は、従来のマイクロコンピュータにおける消費電流よりも低減する。
【００２９】
実施の形態２．
図３はこの発明の実施の形態２による半導体装置のクロック信号制御部分の構成を示すブロック図である。この場合にも、半導体装置としてマイクロコンピュータを例にとる。図において、１Ｂはマイクロコンピュータである。マイクロコンピュータ１Ｂにおいて、１１は発振回路６の出力側に接続された分周器である。その他のものは、図１に示されたものと同じものである。
【００３０】
次に動作について説明する。
実施の形態１の場合には、発振回路６の発振周波数は、マイクロコンピュータ１Ａの動作可能周波数を越えることはできない。動作可能周波数がそれほど高くない場合には、発振回路６の発振周波数を高くすることはできない。発振周波数を低くするには、発振回路６におけるコンデンサ１３１〜１３８の容量を大きくしなければならない。すなわち、発振回路６のレイアウトパターンサイズが増大する。
【００３１】
そこで、この実施の形態２のように、発振回路６とクロック切換回路７との間に分周器１１を設ける。すると、分周器１１で周波数が落とされたクロック信号がクロック切換回路７を介してマイクロコンピュータ１Ｂの内部回路に供給されるので、発振回路６の発振周波数は高くてもよい。すなわち、コンデンサ１３１〜１３８の容量を小さくでき、発振回路６のレイアウトパターンサイズを小さくできる。
なお、発振回路６側のクロック信号とＣＲ発振回路４または振動子発振回路５からのクロック信号とを切り換えるための制御は、実施の形態１の場合と同様である。
【００３２】
実施の形態３．
図４はこの発明の実施の形態３による半導体装置のクロック信号制御部分の構成を示すブロック図である。この場合にも、半導体装置としてマイクロコンピュータを例にとる。この実施の形態３によるマイクロコンピュータは、製品テストを考慮して構成されている。図において、１Ｃはマイクロコンピュータである。マイクロコンピュータ１Ｃにおいて、１４はクロック選択レジスタ８からの信号を有効にするか無効にするか決定するクロック選択制御回路、１５はテストを指定する信号の入力端子１６から入力される信号に応じてクロック選択制御回路１４を制御するテスト信号発生回路である。その他のものは、図３に示されたものと同じものである。
【００３３】
次に動作について説明する。
一般に、製品テスト時には、テスタで発生されるクロック信号が外部素子接続端子２を介してマイクロコンピュータ１Ｃに供給される。ＣＲ発振回路４は、例えば図７に示すように、コンデンサ５５を内部に含む。従って、ＣＲ発振回路４が選択されている場合には、テスタで発生されるクロック信号が正常にマイクロコンピュータ１Ｃの内部回路に伝達されない可能性がある。そこで、テスト時には、常に振動子発振回路５が選択されるようにしなければならない。テスト時には、クロック選択レジスタ８の内容を常に「０」にしておけば、そのようにすることは可能である。しかし、その場合には、クロック選択レジスタ８によるクロック信号の選択動作が正常であるか否かのテストができない。
【００３４】
そこで、この実施の形態３のように、クロック選択制御回路１４およびテスト信号発生回路１５を設ける。クロック選択制御回路１４は、テスト信号発生回路１５からの信号が有意であるときには、クロック選択レジスタ８の内容にかかわらず、スイッチ回路９に対して「０」を出力する。テスト信号発生回路１５からの信号が有意でないときには、クロック選択レジスタ８の出力をスイッチ回路９に対してそのまま出力する。なお、クロック選択レジスタ８の内容は、マイクロコンピュータ１Ｃの所定の出力端子にも出力される。
【００３５】
テスト時には、入力端子１６に、有意なテスト信号をクロック選択制御回路１４に与えることを指示する信号が入力される。その信号に応じて、テスト信号発生回路１５は、有意なテスト信号をクロック選択制御回路１４に与える。すると、クロック選択制御回路１４はスイッチ回路９に対して常に「０」を出力する。従って、スイッチ回路９は、常に外部素子接続端子２，３を振動子発振回路５に接続する。振動子発振回路５は例えば図７に示すように構成されているので、テスタからのクロックは、問題なくクロック切換回路７に供給される。従って、クロック切換回路７がＣＲ発振回路４または振動子発振回路５からのクロック信号を選択するように切り換わったときには、正常なクロック信号がマイクロコンピュータ１Ｃの内部回路に供給される。
【００３６】
クロック選択レジスタ８の内容は所定の出力端子に出力されるので、テスト実行者は、その出力端子の状態をモニタすることによって、クロック選択レジスタ８が正しく動作しているのかどうか認識することができる。なお、クロック選択レジスタ８の内容を所定の出力端子に出力することは、テスト時に用いられるプログラムがクロック選択レジスタ８の内容を読み出して、その内容を所定の出力端子に出力することによって実現できる。または、クロック選択レジスタ８の内容が所定の出力端子に出力されるようにハードウェア的に結線しておくことによって実現できる。
【００３７】
製品テスト時ではない実稼働時には、入力端子１６には、テスト時ではないことを示す信号が入力される。すると、テスト信号発生回路１５は、有意でない信号をクロック選択制御回路１４に与える。クロック選択制御回路１４は、その信号に応じてクロック選択レジスタ８の出力を通過させるように制御する。従って、発振回路６側のクロック信号とＣＲ発振回路４または振動子発振回路５からのクロック信号とを切り換えるための制御が、実施の形態１および実施の形態２の場合と同様に実行される。
【００３８】
以上のように、この実施の形態３によれば、ユーザの要望に応じたクロック発振回路を選択することができる半導体装置を提供できるとともに、テスト時に確実に半導体装置の動作確認が行える。
【００３９】
実施の形態４．
図５はこの発明の実施の形態４による半導体装置のクロック信号制御部分の構成を示すブロック図である。この場合にも、半導体装置としてマイクロコンピュータを例にとる。この実施の形態によるマイクロコンピュータも、製品テストを考慮して構成されている。図において、１Ｄはマイクロコンピュータである。マイクロコンピュータ１Ｄにおいて、１７はテストモードを有効にするか無効にするか決定するための情報が設定されるテスト信号制御レジスタ、１８はテスト信号制御レジスタ１７の内容に応じてテスト信号を通過させるか阻止するか決定するテスト信号制御回路である。その他のものは、図４に示されたものと同じものである。
【００４０】
次に動作について説明する。
テスト信号制御回路１８は、テスト信号制御レジスタ１７の内容が「０」である時には、テスト信号発生回路１５からのテスト信号を通過させる。テスト信号制御レジスタ１７の内容が「１」である時には、テスト信号発生回路１５からのテスト信号を阻止し、テスト信号が有意でないことを示す信号をクロック選択制御回路１４に出力する。
【００４１】
製品テスト時にテスタからのクロック信号によってマイクロコンピュータ１Ｄを動作させたい場合には、ＣＰＵは、テスト信号制御レジスタ１７の内容を「０」に設定する。テスト信号制御レジスタ１７の内容が「０」である場合には、テスト信号制御回路１８は、テスト信号発生回路１５からの信号をクロック選択制御回路１４に供給する。その状態で、有意なテスト信号をクロック選択制御回路１４に与えることを指示する信号が入力端子１６に入力されると、テスト信号発生回路１５は、有意なテスト信号を出力する。テスト信号制御回路１８はテスト信号を通過させるように設定されているので、有意なテスト信号が、クロック選択制御回路１４に与えられる。よって、この場合には、実施の形態３の場合と同様に、スイッチ回路９は、外部素子接続端子２，３を振動子発振回路５に接続する。従って、マイクロコンピュータ１Ｄは、テスタからのクロック信号に従って動作することができる。
【００４２】
実施の形態３ではテスト時には常に振動子発振回路５が選択されていた。従って、ＣＲ発振回路４が正常に動作するか否か確認できない。また、クロック選択制御回路１４が確かにクロック選択レジスタ８の内容に応じて切り換え動作を行うかどうか確認できない。しかし、この場合には、テスト信号制御レジスタ１７の内容を「１」にすることによってそれらの動作確認も行うことができる。すなわち、テスト時にそれらの動作確認を行いたい場合には、ＣＰＵは、テスト信号制御レジスタ１７の内容を「１」に設定する。
【００４３】
すると、テスト信号制御回路１８はテスト信号発生回路１５からのテスト信号を阻止するので、クロック選択制御回路１４は、クロック選択レジスタ８の内容に従って選択動作を行う。クロック選択レジスタ８の内容が「１」であるときには、クロック選択レジスタ８は、外部素子接続端子２，３をＣＲ発振回路４に接続するように指示する。従って、外部素子接続端子２，３に抵抗が接続されていれば、ＣＲ発振回路４からのクロック信号がマイクロコンピュータ１Ｄの内部回路に供給されるはずである。すなわち、この状態でマイクロコンピュータ１Ｄが正常に動作すれば、ＣＲ発振回路４は正常動作していると確認される。
【００４４】
製品テスト時ではない実稼働時には、入力端子１６には、テスト時ではないことを示す信号が入力される。その場合には、テスト信号制御回路１８から、テスト信号が有意でないことを示す信号がクロック選択制御回路１４に与えられる。従って、クロック選択制御回路１４はクロック選択レジスタ８の内容に応じた信号をスイッチ回路９に与える。よって、発振回路６側のクロック信号とＣＲ発振回路４または振動子発振回路５からのクロック信号とを切り換えるための制御は、実施の形態１および実施の形態２の場合と同様に実行される。
【００４５】
以上のように、この実施の形態４によれば、テスト時にＣＲ発振回路４およびクロック選択制御回路１４の動作確認も行え、製品テストをより効率的に進めることができる。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施の形態１による半導体装置のクロック信号制御部分の構成を示すブロック図である。
【図２】発振回路の一構成例を示す回路図である。
【図３】この発明の実施の形態２による半導体装置のクロック信号制御部分の構成を示すブロック図である。
【図４】この発明の実施の形態３による半導体装置のクロック信号制御部分の構成を示すブロック図である。
【図５】この発明の実施の形態４による半導体装置のクロック信号制御部分の構成を示すブロック図である。
【図６】従来のマイクロコンピュータのクロック信号制御部分の構成を示すブロック図である。
【図７】従来の他のマイクロコンピュータのクロック信号制御部分の構成を示すブロック図である。
【符号の説明】
【００４７】
４  ＣＲ発振回路（第１の発振回路）、５  振動子発振回路（第１の発振回路）、６  発振回路（第２の発振回路）、７  クロック切換回路、１１  分周器、１４  クロック選択制御回路、１７  テスト信号制御レジスタ、１１０  ゲート回路（発振停止回路）。
【図１】
2006120183.tif 000003
【図２】
2006120183.tif 000004
【図３】
2006120183.tif 000005
【図４】
2006120183.tif 000006
【図５】
2006120183.tif 000007
【図６】
2006120183.tif 000008
【図７】
2006120183.tif 000009