(57)【要約】【課題】ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ること。【解決手段】半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされている。【選択図】        図１−１
2006120801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、
前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜は、前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされていること
を特徴とする半導体装置。
【請求項２】
前記窒素導入領域は、窒素濃度の分布が前記半導体基板との界面側の窒素濃度が低く、前記ゲート電極側の窒素濃度が高い分布とされていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜が、高誘電体材料または高誘電体材料のシリコン化合物からなる膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、酸化膜上に高誘電体材料または高誘電体材料のシリコン化合物からなる膜が積層されてなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板がＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションを形成するソースドレインエクステンション工程と、
前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有するゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート絶縁膜における前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみに窒素を導入して窒素導入領域を形成する窒素導入領域形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記窒素導入領域形成工程を、ゲート電極形成工程後にアンモニアアニールにより行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
ゲート電極形成工程後に、前記ゲート電極の側壁にサイドウォールを形成するサイドウォール形成工程をさらに含み、
前記窒素導入領域形成工程を、前記サイドウォール形成工程後にアンモニアアニールにより行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜として高誘電体材料または高誘電体材料のシリコン化合物からなる膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜として酸化膜上に高誘電体材料または高誘電体材料のシリコン化合物からなる膜を積層した積層膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜の一部に窒素を導入した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は近年、高集積化が進み、１チップに多くの素子が搭載されている。これらの素子の大部分が電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Silicon Field Effect Transistor）である。ＭＯＳＦＥＴは、電子が流れるｎＭＯＳＦＥＴ（negative ＭＯＳＦＥＴ）と、正孔が流れるｐ（positive ＭＯＳＦＥＴ）とがあり、これらの極性の異なるトランジスタの組み合わせで回路が構成される。微細化が進んだＭＯＳＦＥＴの構造の特徴としては、浅い接合で且つ低抵抗のソース・ドレインエクステンション（ＳＤＥ：Source/Drain Extension）構造と、ソース・ドレイン拡散層を低抵抗化するために拡散層上にコバルトなどの高融点金属とのシリコン化合物、いわゆるシリサイドを配置した構造を有する。
【０００３】
このような半導体装置においては、一般的に基板としてシリコン基板が用いられ、ゲート絶縁膜としてシリコン酸化膜（ＳｉＯ2）が用いられている。このシリコン酸化膜は、絶縁性や信頼性に優れた膜であり、シリコン半導体ではゲート絶縁膜として広く使用されている。しかしながら、この絶縁膜のボロンが入ると準位が形成され、漏れ電流が多くなることや電気伝導をつかさどる電子や正孔が準位に捕獲されて絶縁膜の信頼性が低下することが知られている。さらに絶縁膜の薄膜化が進みにつれてこれらに影響が顕著化してくる。
【０００４】
従来、ソースドレイン注入のボロンがゲート電極にも注入されるためにゲート電極からのボロンの絶縁膜への拡散を抑制する必要があった。窒素はボロンよりも質量が軽く早く拡散するために、ボロンの拡散を抑制する。このため、ゲートからのボロンの拡散を抑制するためにゲート絶縁膜にアニールなどにより窒素が導入されている。窒素は、シリコン基板と酸化膜絶縁膜界面で界面準位の増加や、窒素が正の電荷の固定電化となり、移動度の劣化などデバイスの特性劣化を引き起こすために、絶縁膜のゲート側の窒素濃度を高くし、界面ほど少なくなるように窒素が分布している。このような絶縁膜の品質の改善を行う為の技術としては、たとえばゲート絶縁膜の両端部に窒素を含む窒素含有領域が設けられ、また、ゲート絶縁膜はその膜厚が均一に形成された半導体装置が提案されている（たとえば特許文献１参照）。
【０００５】
【特許文献１】特開平９−３１２３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、微細化の進展に伴い、ソース・ドレインエクステンションは浅くなり、また抵抗値を下げる必要性から、ソース・ドレイン濃度とほぼ同等にまで高濃度となっている。この結果、ソース・ドレインエクステンション部分のゲート電極とのオーバーラップ領域で該ソース・ドレインエクステンション部分のボロンが窒素濃度の低い絶縁膜界面に拡散するようになり、ゲート絶縁膜の劣化を引き起こしてしまう。
【０００７】
そして、ゲート絶縁膜における窒素導入領域が小さすぎる場合には、リーク電流が増大してしまい半導体装置の信頼性が低下してしまうという問題が生じる。一方、ゲート絶縁膜における窒素導入領域が大きすぎる場合には、ＮＢＴＩ（negative bias temperature instability）の劣化や固定電荷によるしきい値変動を生じてしまうという問題が生じる。
【０００８】
本発明は、上記に鑑みてなされたものであって、ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、半導体基板上の一対のソースドレインエクステンションに挟まれた領域にソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を備え、ゲート絶縁膜は、ゲート電極とソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされていることを特徴とする。
【００１０】
この発明によれば、ゲート絶縁膜に所定の濃度で窒素が導入された窒素導入領域を有している。これにより、ソースドレインエクステンションに高濃度で含有されるボロンのゲート絶縁膜への拡散が抑制され、ボロンによるゲート絶縁膜中の浅い準位の形成が生じない。そして、この発明によれば、ゲート絶縁膜における窒素導入領域が、ソースドレインエクステンションとゲート電極とのオーバーラップ領域と対応する領域に限定されている。これにより、窒素導入領域に起因したリーク電流の増大やＮＢＴＩ（negative bias temperature instability）の劣化、固定電荷によるしきい値変動が防止される。
【発明の効果】
【００１１】
この発明によれば、ゲート絶縁膜における窒素導入領域の最適形成領域を設定することにより、ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１３】
実施の形態１．
図１−１は、本発明の実施の形態１にかかる半導体装置の構造を模式的に示す断面図である。また、図１−２は、図１−１におけるゲート電極７１の周辺部を拡大して示す断面図である。図１−１に示すように、半導体基板１であるシリコン基板は、Ｎ型ウエル１１とＰ型ウエル１２を有し、Ｎ型ウエル１１はＮ型素子分離拡散層２１、Ｐ型ウエル１２はＰ型素子分離拡散層２２によりそれぞれ分離されている。
【００１４】
Ｎ型ウエル１１の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＰ型ソース・ドレイン拡散層５１が形成される。同様に、Ｐ型ウエル１２の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＮ型ソース・ドレイン拡散層５２が形成される。
【００１５】
Ｐ型ソース・ドレイン拡散層５１上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層３１が形成され、その端部の周囲には不純物層４１が配置されている。同様に、Ｎ型ソース・ドレイン拡散層５２上には互いに距離を隔ててソース・ドレインエクステンション（ＳＤＥ）層３２が形成され、その端部の周囲には不純物層４２が配置されている。また、ＳＤＥ層３１上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０１ａが形成され、ＳＤＥ層３２上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０２ａが形成される。
【００１６】
そして、半導体基板１上のシリサイド層１０１ａに挟まれた領域には、図１−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６１、ゲート電極７１及びシリサイド層１０１ｂがこの順で積層された積層構造を有するゲート構造７５が形成されている。ここで、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。ここで、窒素導入ゲート絶縁膜６１ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６１ａ、ゲート電極７１およびシリサイド層１０１ｂの側壁には、酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成されている。
【００１７】
同様に、半導体基板１上のシリサイド層１０２ａに挟まれた領域には、図１−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６２、ゲート電極７２及びシリサイド層１０２ｂがこの順で積層された積層構造を有するゲート構造７６が形成されている。ここで、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。ここで、窒素導入ゲート絶縁膜６２ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７２側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６２ａ、ゲート電極７２およびシリサイド層１０２ｂの側壁には、酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成されている。
【００１８】
半導体基板１上にはゲート構造７５、７６および素子分離２を覆う層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０には、導電性材料からなり層間絶縁膜１１０の上面からシリサイド層１０１ａ、１０２ａまで達してＰ型ソース・ドレイン拡散層５１およびＮ型ソース・ドレイン拡散層５２に導通するコンタクト１２０が形成され、さらに該層間絶縁膜１１０上にはコンタクト１２０と導通する配線層１３０が形成されている。
【００１９】
以上のように構成された本発明にかかる半導体装置においては、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域が、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。このように、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３１に高濃度で含有されるボロンのゲート絶縁膜６１への拡散を効果的に抑制することができる。これにより、ボロンによる絶縁膜中の浅い準位の形成を確実に無くすことができる。そしてトラップアシストによるゲートリークの低減やゲート酸化膜耐圧評価（ＴＤＤＢ）などの信頼性を効果的に改善することができる。また、ゲート絶縁膜におけるゲート電極７１下部のＰ型ソース・ドレイン拡散層５１間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６１）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。
【００２０】
ここで、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して小さい場合には、リーク電流が増大してしまい半導体装置の信頼性が低下してしまう。一方、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して大きい場合には、ＮＢＴＩ（negative bias temperature instability）の劣化や固定電荷によるしきい値変動を生じてしまう。したがって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、上述した効果を確実に得ることができる。
【００２１】
同様に、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。このように、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３２に高濃度で含有されるボロンのゲート絶縁膜６２への拡散を効果的に抑制することができる。そして、ゲート絶縁膜におけるゲート電極７２下部のＰ型ソース・ドレイン拡散層５２間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６２）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。
【００２２】
したがって、この半導体装置においては、微細化が進んだＭＯＳＦＥＴにおいて、ＳＤＥ層からゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い、また電気特性に優れた高品質の半導体装置が実現されている。
【００２３】
つぎに、図１−１および図１−２に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図１−３〜図１−２６は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１を準備し、半導体記憶素子を分離するための素子分離２をＬＯＣＯＳ（Local Oxidation of Silicon）法などの公知の方法で図１−３に示すように該半導体基板１上に選択的に形成する。その後、熱酸化法により、図１−３に示すように半導体基板１上に酸化膜３を形成する。
【００２４】
つぎに、図１−４に示すように写真製版によりｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２００を形成し、該フォトレジスト２００をマスクとしてＮ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図１−５に示すようにＮ型ウエル１１およびＮ型素子分離拡散層２１を形成する。つづいて、フォトレジスト２００を除去後、図１−６に示すように写真製版によりｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０２を形成し、該フォトレジスト２０２をマスクとしてＰ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図１−７に示すようにＰ型ウエル１２およびＰ型素子分離拡散層２２を形成する。
【００２５】
つぎに、図１−８に示すようにゲート絶縁膜となる膜厚が３．０ｎｍ以下の酸化膜６０をウエット酸化などにより改めて半導体基板１の表面に形成する。そして、図１−９に示すように酸化膜６０および素子分離２上にたとえば多結晶シリコンをＣＶＤにより堆積して多結晶シリコン膜７０を形成する。さらに写真製版により図１−１０に示すようにゲート電極形成部のみを残したフォトレジスト２０４を該多結晶シリコン膜７０上に形成し、該フォトレジスト２０４をマスクとして多結晶シリコン膜７０および酸化膜６０の異方性エッチングを行い、図１−１１に示すようにゲート電極７１、７２およびゲート絶縁膜６１、６２を形成する。
【００２６】
そして、フォトレジスト２０４を除去した後、アンモニア１００％のアンモニア環境下において略８００℃の温度でアンモニアアニール処理を行ってゲート絶縁膜６１、６２に窒素を導入し、図１−１２に示すようにゲート絶縁膜６１、６２の側壁部近傍に窒素導入を行い、ゲート絶縁膜６１、６２の側壁部近傍に窒素導入ゲート絶縁膜６１ａ、６２ａを形成する。ゲート電極７１、７２を形成後にアンモニアアニール処理を行うことにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を、半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが可能である。ここで、アンモニアアニールの処理時間は、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域と、ゲート絶縁膜６１、６２の窒素導入領域が一致するように調整する。たとえば、ゲート絶縁膜６１、６２において窒素密度が１０Ｅ１８／ｃｍ3以上になる領域が１０ｎｍ程度の長さになるように、２分に設定して行う。なお、ゲート絶縁膜６１、６２の側壁部近傍に対する窒素導入は、アンモニアアニールに限らず、たとえばＮＯアニールやプラズマを用いた窒化などによっても行うことができる。
【００２７】
ついで、図１−１３に示すようにｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０６を形成し、該フォトレジスト２０６および多結晶シリコンからなるゲート電極７１をマスクとして砒素を高ドーズ低エネルギーの条件でイオン注入し、図１−１４に示すようにＳＤＥ層３１を形成する。ＳＤＥ層３１形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。ただし、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域と、ゲート絶縁膜６１の窒素導入領域、すなわち窒素導入ゲート絶縁膜６１ａとが一致するように条件を調整する。つづいて、斜めイオン注入により逆の電導性を有するボロンの不純物層４１を図１−１５に示すようにＳＤＥ層３１の端部の周囲であって該ＳＤＥ層３１よりもチャネル領域側に形成する。
【００２８】
そして、フォトレジスト２０６の除去後、今度は図１−１６に示すようにｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０８を形成し、該フォトレジスト２０８および多結晶シリコンからなるゲート電極７２をマスクとして砒素を高ドーズ低エネルギーの条件でイオン注入し、図１−１７に示すようにＳＤＥ層３２を形成する。ＳＤＥ層３２形成のための注入エネルギーやドーズ量は各世代で要求されるＳＤＥ層の深さや抵抗値により適宜決定される。ただし、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域と、ゲート絶縁膜６２の窒素導入領域、すなわち窒素導入ゲート絶縁膜６２ａとが一致するように条件を調整する。つづいて、斜めイオン注入により逆の電導性を有するボロンの不純物層４２を図１−１８に示すようにＳＤＥ層３２の端部の周囲であって該ＳＤＥ層３２よりもチャネル領域側に形成する。
【００２９】
つぎに、ゲート電極７１を覆うように半導体基板１上に、たとえば略１０ｎｍの膜厚の酸化膜を形成し、さらにその上に略５０ｎｍの膜厚の窒化膜を形成する。そしてエッチバックを行うことにより、図１−１９に示すように窒素導入ゲート絶縁膜６１ａおよびゲート電極７１の側壁に酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成され、窒素導入ゲート絶縁膜６２ａおよびゲート電極７２の側壁に酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成される。
【００３０】
その後、図１−２０に示すようにｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２１０を形成し、該フォトレジスト２１０、ゲート電極７１およびゲートサイドウォールスペーサ９５をマスクとして砒素をイオン注入してＰ型ソース・ドレイン拡散層５１を形成する。そして、フォトレジスト２１０の除去後、今度は図１−２１に示すようにｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２１２を形成し、該フォトレジスト２１２、ゲート電極７２およびゲートサイドウォールスペーサ９６をマスクとして砒素をイオン注入してＮ型ソース・ドレイン拡散層５２を形成する。その後、Ｐ型ソース・ドレイン拡散層５１およびＮ型ソース・ドレイン拡散層５２の活性化アニール処理を行う。
【００３１】
つぎに、半導体基板１上の全面に高融点金属であるコバルトを堆積し、略５００℃の温度でアニール処理を施すことにより堆積したコバルトをシリサイド化する。そして、ゲートサイドウォールスペーサ９５、９６上の未反応コバルトを除去することで、図１−２２に示すようにシリサイド層１０１ａ、１０２ａおよびシリサイド層１０１ｂ、１０２ｂが形成される。さらに７００℃以上の温度でアニール処理を施すことによりシリサイド層１０１ａ、１０２ａおよびシリサイド層１０１ｂ、１０２ｂの低抵抗化を行う。
【００３２】
その後、図１−２３に示すように層間絶縁膜１１０として低温の酸化膜を堆積し、図１−２４に示すように該層間絶縁膜１１０の表面からシリサイド層１０１ａおよびシリサイド層１０２ａまで達するコンタクトホール２１４を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホール２１４を埋め込んで、図１−２５に示すようにシリサイド層１０１ａ（Ｐ型ソース・ドレイン拡散層５１）およびシリサイド層１０２ａ（Ｎ型ソース・ドレイン拡散層５２）に導通するコンタクト１２０を形成する。さらに、図１−２６に示すように層間絶縁膜１１０上にコンタクト１２０と導通する配線層１３０を形成することにより、図１−１および図１−２に示す本実施の形態にかかる半導体装置を作製することができる。
【００３３】
実施の形態２．
実施の形態２においては、上述した実施の形態１にかかる半導体装置の変形例について説明する。図２−１は、本発明の実施の形態２にかかる半導体装置の構造を模式的に示す断面図である。また、図２−２は、図２−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。図２−１に示すように、半導体基板１であるシリコン基板は、Ｎ型ウエル１１とＰ型ウエル１２を有し、Ｎ型ウエル１１はＮ型素子分離拡散層２１、Ｐ型ウエル１２はＰ型素子分離拡散層２２によりそれぞれ分離されている。
【００３４】
Ｎ型ウエル１１の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＰ型ソース・ドレイン拡散層５１が形成される。同様に、Ｐ型ウエル１２の上層であって半導体基板１の表層には、各素子を分離するための素子分離２と、素子分離２間の領域であって素子が形成される能動領域に互いに距離を隔ててＮ型ソース・ドレイン拡散層５２が形成される。
【００３５】
Ｐ型ソース・ドレイン拡散層５１上には互いに距離を隔ててソース・ドレインエクステンション（Source/Drain Extension：ＳＤＥ）層３１が形成され、その端部の周囲には不純物層４１が配置されている。同様に、Ｎ型ソース・ドレイン拡散層５２上には互いに距離を隔ててソース・ドレインエクステンション（ＳＤＥ）層３２が形成され、その端部の周囲には不純物層４２が配置されている。また、ＳＤＥ層３１上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０１ａが形成され、ＳＤＥ層３２上には互いに距離を隔ててコバルトをシリサイド化したシリサイド層１０２ａが形成される。
【００３６】
そして、半導体基板１上のシリサイド層１０１ａに挟まれた領域には、図２−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６１、ゲート電極７１及びシリサイド層１０１ｂがこの順で積層された積層構造を有するゲート構造７５が形成されている。ここで、ゲート絶縁膜６１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。ここで、窒素導入ゲート絶縁膜６１ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６１ａ、ゲート電極７１およびシリサイド層１０１ｂの側壁には、オフセットスペーサ２２１が形成され、さらに該オフセットスペーサ２２１の側面に酸化膜８１と窒化膜９１の２層からなるゲートサイドウォールスペーサ９５が形成されている。
【００３７】
同様に、半導体基板１上のシリサイド層１０２ａに挟まれた領域には、図２−２に示すように半導体基板１側から酸化膜からなるゲート絶縁膜６２、ゲート電極７２及びシリサイド層１０２ｂがこの順で積層された積層構造を有するゲート構造７６が形成されている。ここで、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。ここで、窒素導入ゲート絶縁膜６２ａにおいては、窒素濃度の分布が半導体基板１との界面側の窒素濃度が低く、ゲート電極７２側の窒素濃度が高い分布とされている。また、窒素導入ゲート絶縁膜６２ａ、ゲート電極７２およびシリサイド層１０２ｂの側壁には、オフセットスペーサ２２２が形成され、さらに該オフセットスペーサ２２２の側面に酸化膜８２と窒化膜９２の２層からなるゲートサイドウォールスペーサ９６が形成されている。
【００３８】
半導体基板１上にはゲート構造７５、７６および素子分離２を覆う層間絶縁膜１１０が形成されている。そして、層間絶縁膜１１０には、導電性材料からなり層間絶縁膜１１０の上面からシリサイド層１０１ａ、１０２ａまで達してＰ型ソース・ドレイン拡散層５１およびＮ型ソース・ドレイン拡散層５２に導通するコンタクト１２０が形成され、さらに該層間絶縁膜１１０上にはコンタクト１２０と導通する配線層１３０が形成されている。
【００３９】
以上のように構成された本発明にかかる半導体装置においても、上述した実施の形態１の場合と同様に、ゲート絶縁膜６１の端部であってＳＤＥ層３１とゲート電極７１とがオーバーラップする領域が、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａとされている。このように、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３１に高濃度で含有されるボロンのゲート絶縁膜６１への拡散を効果的に抑制することができる。これにより、ボロンによる絶縁膜中の浅い準位の形成を確実に無くすことができる。そしてトラップアシストによるゲートリークの低減やゲート酸化膜耐圧評価（ＴＤＤＢ）などの信頼性を効果的に改善することができる。また、ゲート絶縁膜におけるゲート電極７１下部のＰ型ソース・ドレイン拡散層５１間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６１）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。
【００４０】
ここで、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して小さい場合には、リーク電流が増大してしまい半導体装置の信頼性が低下してしまう。一方、ゲート絶縁膜における窒素導入領域がＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に対して大きい場合には、ＮＢＴＩ（negative bias temperature instability）の劣化や固定電荷によるしきい値変動を生じてしまう。したがって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、上述した効果を確実に得ることができる。
【００４１】
同様に、ゲート絶縁膜６２の端部であって、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６２ａとされている。このように、ＳＤＥ層３２とゲート電極７２とがオーバーラップする領域に合わせてゲート絶縁膜に窒素分布させることにより、ＳＤＥ層３２に高濃度で含有されるボロンのゲート絶縁膜６２への拡散を効果的に抑制することができる。そして、ゲート絶縁膜におけるゲート電極７２下部のＰ型ソース・ドレイン拡散層５２間の領域、いわゆるチャネル領域に対応する領域（ゲート絶縁膜６２）およびその基板との界面には窒素を含有しないため、半導体装置の電気特性にはほとんど影響がない。
【００４２】
したがって、この半導体装置においては、微細化が進んだＭＯＳＦＥＴにおいて、ＳＤＥ層からゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い、また電気特性に優れた高品質の半導体装置が実現されている。
【００４３】
つぎに、図２−１および図２−２に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図２−３〜図１−１４は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１を準備し、半導体記憶素子を分離するための素子分離２をＬＯＣＯＳ（Local Oxidation of Silicon）法などの公知の方法で図２−３に示すように該半導体基板１上に選択的に形成する。その後、熱酸化法により、図２−３に示すように半導体基板１上に酸化膜３を形成する。
【００４４】
つぎに、図２−４に示すように写真製版によりｎＭＯＳＦＥＴの形成領域を開口したフォトレジスト２００を形成し、該フォトレジスト２００をマスクとしてＮ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図２−５に示すようにＮ型ウエル１１およびＮ型素子分離拡散層２１を形成する。つづいて、フォトレジスト２００を除去後、図２−６に示すように写真製版によりｐＭＯＳＦＥＴの形成領域を開口したフォトレジスト２０２を形成し、該フォトレジスト２０２をマスクとしてＰ型ウエル形成用の不純物、しきい値調整用の不純物および素子分離拡散層形成用の不純物のイオン注入を行い、図２−７に示すようにＰ型ウエル１２およびＰ型素子分離拡散層２２を形成する。
【００４５】
つぎに、図２−８に示すようにゲート絶縁膜となる膜厚が３．０ｎｍ以下の酸化膜６０をウエット酸化などにより改めて半導体基板１の表面に形成する。そして、図２−９に示すように酸化膜６０および素子分離２上にたとえば多結晶シリコンをＣＶＤにより堆積して多結晶シリコン膜７０を形成する。さらに写真製版により図２−１０に示すようにゲート電極形成部のみを残したフォトレジスト２０４を該多結晶シリコン膜７０上に形成し、図２−１１に示すように該フォトレジスト２０４をマスクとして多結晶シリコン膜７０および酸化膜６０の異方性エッチングを行い、フォトレジスト２０４を除去することにより図２−１２に示すようにゲート電極７１、７２およびゲート絶縁膜６１、６２を形成する。
【００４６】
フォトレジスト２０４を除去した後、酸化膜をたとえば２０ｎｍの膜厚で堆積し、等方エッチングを行って図２−１３に示すようにゲート電極７１とゲート絶縁膜６１との側壁、およびゲート電極７２とゲート絶縁膜６２との側壁にオフセットスペーサ２２１、２２２を形成する。
【００４７】
つぎに、アンモニア１００％のアンモニア環境下において略８００℃の温度でアンモニアアニール処理を行ってゲート絶縁膜６１、６２に窒素を導入し、図２−１４に示すようにオフセットスペーサ２２１、２２２およびゲート絶縁膜６１、６２の側壁部近傍に窒素導入を行い、ゲート絶縁膜６１、６２の側壁部近傍に窒素導入ゲート絶縁膜６１ａ、６２ａを形成する。ゲート電極７１、７２を形成後にアンモニアアニール処理を行うことにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を、半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが可能である。そして、オフセットスペーサ２２１、２２２を介して窒素を導入することにより、窒素導入ゲート絶縁膜６１ａにおける窒素濃度の分布を半導体基板１との界面側の窒素濃度が低く、ゲート電極７１側の窒素濃度が高い分布とすることが容易となる。
【００４８】
ここで、アンモニアアニールの処理時間は、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域と、ゲート絶縁膜６１、６２の窒素導入領域が一致するように調整する。たとえば、ゲート絶縁膜６１、６２において窒素密度が１０Ｅ１８／ｃｍ3以上になる領域が１０ｎｍ程度の長さになるように、２分に設定して行う。なお、ゲート絶縁膜６１、６２の側壁部近傍に対する窒素導入は、アンモニアアニールに限らず、たとえばＮＯアニールやプラズマを用いた窒化などによっても行うことができる。
【００４９】
これ以降は上述した実施の形態１において説明した図１−１３〜図１−２６の工程と同様の工程を行うことにより、図２−１および図２−２に示す本実施の形態にかかる半導体装置を作製することができる。
【００５０】
実施の形態３．
実施の形態３においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図３−１は、本発明の実施の形態３にかかる半導体装置の構造を模式的に示す断面図である。また、図３−２は、図３−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。
【００５１】
本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１を形成していることである。そして、ゲート絶縁膜２３１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜２３１ａとされている。
【００５２】
以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態１において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置を実現することが可能である。
【００５３】
また、本実施の形態にかかる半導体装置は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１を形成すること以外は、実施の形態２の場合と同様にして作製することができる。
【００５４】
なお、上記においてはゲート絶縁膜がハフニウムやランタンなどの高誘電体膜からなる場合について説明したが、ゲート絶縁膜として高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。
【００５５】
実施の形態４．
実施の形態４においては、上述した実施の形態２にかかる半導体装置の他の変形例について説明する。図４−１は、本発明の実施の形態４にかかる半導体装置の構造を模式的に示す断面図である。また、図４−２は、図４−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態２における説明と同様の部材については同じ符号を付してある。
【００５６】
本実施の形態にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１を形成していることである。そして、ゲート絶縁膜２４１の端部であって、ＳＤＥ層３１とゲート電極７１とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜２４１ａとされている。
【００５７】
以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態２において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、ゲート絶縁膜として高誘電体膜を用いている。半導体装置の微細化に伴ってゲート絶縁膜（シリコン酸化膜）が薄くなった場合には、トンネリングによる漏れ電流の発生や不純物がゲート電極から絶縁膜中への拡散などに起因した電気特性の低下、信頼性の低下が生じる。しかしながら、本実施の形態にかかる半導体装置においてはゲート絶縁膜として電気特性を低下させずに半導体装置の微細化に対応可能な高誘電体膜を用いている。したがって、本実施の形態にかかる半導体装置においては、より電気特性、信頼性に優れた半導体装置を実現することが可能である。
【００５８】
また、本実施の形態にかかる半導体装置は、ゲート絶縁膜としてシリコン酸化膜ではなく、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１を形成すること以外は、実施の形態２の場合と同様にして作製することができる。
【００５９】
なお、上記においてはゲート絶縁膜がハフニウムやランタンなどの高誘電体膜からなる場合について説明したが、ゲート絶縁膜として高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。
【００６０】
実施の形態５．
実施の形態５においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図５−１は、本発明の実施の形態５にかかる半導体装置の構造を模式的に示す断面図である。また、図５−２は、図５−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。
【００６１】
本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜をシリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層して形成していることである。そして、ゲート絶縁膜６１、６２およびゲート絶縁膜２３１、２３２の端部であって、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａ、６２ａおよび窒素導入ゲート絶縁膜２３１ａ、２３２ａとされている。
【００６２】
以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態１において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、シリコン酸化膜からなるゲート絶縁膜６１と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層した積層膜を用いている。これにより、本実施の形態にかかる半導体装置においては、上述した実施の形態１における効果と実施の形態３における効果とを得ることができる。また、シリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層して形成しているため、すなわち、シリコン酸化膜６１、６２を半導体基板との界面側に配し、高誘電体膜からなるゲート絶縁膜２４１、２４２をゲート電極７１、７２側に配しているため、ゲート電極７１、７２からシリコン酸化膜６１、６２に不純物が浸入することをより確実に防止することができる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。
【００６３】
また、本実施の形態にかかる半導体装置は、シリコン酸化膜からなるゲート絶縁膜６１、６２を形成した後に、高誘電体膜からなるゲート絶縁膜２４１、２４２を形成すること以外は、実施の形態１の場合と同様にして作製することができる。
【００６４】
なお、上記においてはシリコン酸化膜からなるゲート絶縁膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２３１、２３２を積層した場合について説明したが、高誘電体膜に代えて高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。
【００６５】
実施の形態６．
実施の形態６においては、上述した実施の形態２にかかる半導体装置の他の変形例について説明する。図６−１は、本発明の実施の形態６にかかる半導体装置の構造を模式的に示す断面図である。また、図６−２は、図６−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。
【００６６】
本実施の形態にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ゲート絶縁膜をシリコン酸化膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層して形成していることである。そして、ゲート絶縁膜６１、６２およびゲート絶縁膜２４１、２４２の端部であって、ＳＤＥ層３１、３２とゲート電極７１、７２とがオーバーラップする領域は、所定の濃度で窒素が導入された窒素導入ゲート絶縁膜６１ａ、６２ａおよび窒素導入ゲート絶縁膜２４１ａ、２４２ａとされている。
【００６７】
以上のように構成された本実施の形態にかかる半導体装置においても、実施の形態２において説明した本発明の効果を得ることができる。さらに、本実施の形態にかかる半導体装置においては、シリコン酸化膜からなるゲート絶縁膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層した積層膜を用いている。これにより、本実施の形態にかかる半導体装置においては、上述した実施の形態２における効果と実施の形態４における効果とを得ることができる。また、シリコン酸化膜６１、６２上に、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層して形成しているため、すなわち、シリコン酸化膜６１、６２を半導体基板との界面側に配し、高誘電体膜からなるゲート絶縁膜２４１、２４２をゲート電極７１、７２側に配しているため、ゲート電極７１、７２からシリコン酸化膜６１、６２に不純物が浸入することをより確実に防止することができる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。
【００６８】
また、本実施の形態にかかる半導体装置は、シリコン酸化膜からなるゲート絶縁膜６１を形成した後に、高誘電体膜からなるゲート絶縁膜２４１、２４２を形成すること以外は、実施の形態１の場合と同様にして作製することができる。
【００６９】
なお、上記においてはシリコン酸化膜からなるゲート絶縁膜６１、６２と、ハフニウムやランタンなどの高誘電体膜からなるゲート絶縁膜２４１、２４２を積層した場合について説明したが、高誘電体膜に代えて高誘電体材料のシリコン化合物からなる膜を用いることも可能であり、この場合においても上記と同様の効果を得ることができる。
【００７０】
実施の形態７．
実施の形態７においては、上述した実施の形態１にかかる半導体装置の他の変形例について説明する。図７−１は、本発明の実施の形態５にかかる半導体装置の構造を模式的に示す断面図である。また、図７−２は、図７−１におけるゲート電極７１の周辺部を拡大して示す断面図である。なお、以下の図面においては、理解の容易のため、実施の形態１における説明と同様の部材については同じ符号を付してある。
【００７１】
本実施の形態にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、半導体基板１としてシリコン基板ではなく、シリコン層３０２、絶縁層（酸化膜）３０４およびシリコン薄膜層３０６からなるＳＯＩ（Silicon On Insulator）基板３００を用いていることである。すなわち、絶縁層（酸化膜）によって素子間を電気的に分離する。ｐｎ接合で分離する方法に比べ、素子の間を絶縁材料で隔てているため、近接して素子を作製してもリーク電流が流れにくくなるという効果を得ることができる。また、電気的な干渉を考慮する必要のない絶縁物に囲まれた構成で素子を作製するため、動作速度の向上やＬＳＩの高密度化、低消費電力化が可能となる。したがって、本実施の形態にかかる半導体装置においても、より電気特性、信頼性に優れた半導体装置を実現することが可能である。
【００７２】
なお、ここでは、実施の形態１の変形例として示したが、本発明においては、上述した実施の形態２〜実施の形態６の構成においてＳＯＩ基板を用いることも可能である。この場合も、上記と同様の効果を得ることができる。
【産業上の利用可能性】
【００７３】
以上のように、本発明にかかる半導体装置は、微細化が要求される半導体装置に有用である。
【図面の簡単な説明】
【００７４】
【図１−１】本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。
【図１−２】図１−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図１−３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−８】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−９】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１０】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１１】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１８】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−１９】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２０】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２１】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２２】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図１−２６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図２−１】本発明の実施の形態２にかかる半導体装置の概略構成を示す断面図である。
【図２−２】図２−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図２−３】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−４】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−５】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−６】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−７】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−８】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−９】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−１０】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−１１】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−１２】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−１３】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図２−１４】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図３−１】本発明の実施の形態３にかかる半導体装置の概略構成を示す断面図である。
【図３−２】図３−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図４−１】本発明の実施の形態４にかかる半導体装置の概略構成を示す断面図である。
【図４−２】図４−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図５−１】本発明の実施の形態５にかかる半導体装置の概略構成を示す断面図である。
【図５−２】図５−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図６−１】本発明の実施の形態６にかかる半導体装置の概略構成を示す断面図である。
【図６−２】図６−１におけるゲート電極の周辺部を拡大して示す断面図である。
【図７−１】本発明の実施の形態７にかかる半導体装置の概略構成を示す断面図である。
【図７−２】図７−１におけるゲート電極の周辺部を拡大して示す断面図である。
【符号の説明】
【００７５】
１  半導体基板
２  素子分離
３  酸化膜
１１  Ｎ型ウエル
１２  Ｐ型ウエル
２１  Ｎ型素子分離拡散層
２２  Ｐ型素子分離拡散層
３１  ＳＤＥ層
３２  ＳＤＥ層
４１  不純物層
４２  不純物層
５１  Ｐ型ソース・ドレイン拡散層
５２  Ｎ型ソース・ドレイン拡散層
６０  酸化膜
６１  ゲート絶縁膜
６１ａ  窒素導入ゲート絶縁膜
６２  ゲート絶縁膜
６２ａ  窒素導入ゲート絶縁膜
７０  多結晶シリコン膜
７１  ゲート電極
７２  ゲート電極
７５  ゲート構造
７６  ゲート構造
８１  酸化膜
８２  酸化膜
９１  窒化膜
９２  窒化膜
９５  ゲートサイドウォールスペーサ
９６  ゲートサイドウォールスペーサ
１０１ａ  シリサイド層
１０１ｂ  シリサイド層
１０２ａ  シリサイド層
１０１ｂ  シリサイド層
１１０  層間絶縁膜
１２０  コンタクト
１３０  配線層
２００  フォトレジスト
２０２  フォトレジスト
２０４  フォトレジスト
２０６  フォトレジスト
２０８  フォトレジスト
２１０  フォトレジスト
２１２  フォトレジスト
２１４  コンタクトホール
２２１  オフセットスペーサ
２２２  オフセットスペーサ
２３１  高誘電体膜からなるゲート絶縁膜
２３１ａ  窒素導入ゲート絶縁膜
２３２  高誘電体膜からなるゲート絶縁膜
２３２ａ  窒素導入ゲート絶縁膜
２４１  高誘電体膜からなるゲート絶縁膜
２４１ａ  窒素導入ゲート絶縁膜
２４２  高誘電体膜からなるゲート絶縁膜
２４２ａ  窒素導入ゲート絶縁膜
３００  ＳＯＩ基板
３０２  シリコン層
３０４  絶縁層
３０６  シリコン薄膜層
【図１−１】
2006120801.tif 000003
【図１−２】
2006120801.tif 000004
【図１−３】
2006120801.tif 000005
【図１−４】
2006120801.tif 000006
【図１−５】
2006120801.tif 000007
【図１−６】
2006120801.tif 000008
【図１−７】
2006120801.tif 000009
【図１−８】
2006120801.tif 000010
【図１−９】
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【図１−１０】
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【図１−１１】
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【図１−１２】
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【図１−１３】
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【図１−１４】
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【図１−１５】
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【図１−１６】
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【図１−１７】
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【図１−１８】
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【図１−１９】
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【図１−２０】
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【図１−２１】
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【図１−２２】
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【図１−２３】
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【図１−２４】
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【図１−２５】
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【図１−２６】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図２−１２】
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【図２−１３】
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【図２−１４】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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