(57)【要約】【課題】  ヒューズ配線の寄生容量を介して保持ノードから放電される電荷を抑制し、信頼性の高い回路動作が可能な半導体集積回路を提供する。【解決手段】  内部回路２００と、内部回路２００の回路動作を設定するヒューズ回路２０と、ヒューズ回路２０の寄生容量Ｃ１と容量結合する保護容量３０を有し、内部回路２０に伝搬される信号ＦＩＮＴを保持するラッチ回路１０とを備える。【選択図】      図１
2006210398.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路の回路動作を設定するヒューズ回路と、
前記ヒューズ回路の寄生容量と容量結合する保護容量を有し、前記内部回路に伝搬される信号を保持するラッチ回路
とを備えることを特徴とする半導体集積回路。
【請求項２】
前記保護容量は、前記内部回路に伝搬される信号が保持される前記ラッチ回路の保持ノードに接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ヒューズ回路が拡散抵抗を含むことを特徴とする請求項１又は２に記載の半導体集積回路。  
【請求項４】
内部回路と、
前記内部回路の回路動作を設定するヒューズ回路と、
第１入力トランジスタと、前記ヒューズ回路に接続される第２入力トランジスタと、前記第１入力トランジスタと前記第２入力トランジスタの間に接続される引き出し抵抗とを有するラッチ回路
とを備え、前記第１入力トランジスタと前記引き出し抵抗が接続される保持ノードに、前記内部回路に伝搬される信号が保持されることを特徴とする半導体集積回路。
【請求項５】
前記引き出し抵抗が拡散抵抗であることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にヒューズ回路に接続されたヒューズ付きラッチ回路（以下において、単に「ラッチ回路」という。）を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の製品製造後のウエハ状態でのテスト結果に基づき、ヒューズを切断することによりラッチ回路の出力信号を変化させ、不良メモリセルを予備のメモリセルに置き換えるリダンダンシー置き換えや、回路動作変更を行う場合がある。そのため、半導体集積回路におけるリダンダンシー回路やオプションヒューズ回路等で、ヒューズ回路が接続されたラッチ回路が使用される。
【０００３】
近年では、半導体集積回路の微細化及びチップサイズの縮小に伴い、ダブルデンシティ構造のヒューズが採用されている（例えば、特許文献１参照。）。ダブルデンシティ構造のヒューズを用いたヒューズ回路が接続されたラッチ回路では、ヒューズからラッチ回路のトランジスタまでの配線（以下において、「ヒューズ配線」という。）に拡散抵抗が用いられる。拡散抵抗はアルミニウム（Ａｌ）膜等の金属配線に比較して寄生容量が大きい。ヒューズが切断されている場合、ヒューズ配線の寄生容量と、信号が保持されるラッチ回路内のノード（以下において、「保持ノード」という。）の寄生容量との間で容量結合が生じる。ヒューズ配線の寄生容量の容量値が保持ノードの寄生容量の容量値より大きい場合に、保持ノードから、ヒューズ配線の寄生容量を介して電荷が放電される可能性がある。その結果、ラッチ回路に保持された信号が変化し、ラッチ回路が誤動作する。つまり、ヒューズ配線の寄生容量が大きい場合、ヒューズ回路が接続されたラッチ回路の回路動作の信頼性が低下する。
【特許文献１】特開２００１−２６５８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ヒューズ配線の寄生容量を介して保持ノードから放電される電荷を抑制し、信頼性の高い回路動作が可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、（イ）内部回路と、（ロ）内部回路の回路動作を設定するヒューズ回路と、（ハ）ヒューズ回路の寄生容量と容量結合する保護容量を有し、内部回路に伝搬される信号を保持するラッチ回路とを備える半導体集積回路であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）内部回路と、（ロ）内部回路の回路動作を設定するヒューズ回路と、（ハ）第１入力トランジスタと、ヒューズ回路に接続される第２入力トランジスタと、第１入力トランジスタと第２入力トランジスタの間に接続される引き出し抵抗とを有するラッチ回路とを備え、第１入力トランジスタと引き出し抵抗が接続される保持ノードに、内部回路に伝搬される信号が保持される半導体集積回路であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、ヒューズ配線の寄生容量を介して保持ノードから放電される電荷を抑制し、信頼性の高い回路動作が可能な半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路は、図１に示すように、内部回路２００と、内部回路２００の回路動作を設定するヒューズ回路２０と、ヒューズ回路２０の寄生容量Ｃ１と容量結合する保護容量３０を有し、内部回路２００に伝搬される保持信号ＦＩＮＴを保持するラッチ回路１０とを備える。保護容量３０は、保持信号ＦＩＮＴが保持されるラッチ回路１０の保持ノードＮと低電位電源ＶＳＳ間に接続される。保護容量３０には、ＭＯＳトランジスタのゲート容量、配線間容量、拡散容量等が採用可能である。
【００１０】
ラッチ回路１０は、第１入力トランジスタＱ１、第２入力トランジスタＱ２、第１保持トランジスタＱ３、第３入力トランジスタＱ４、第２保持トランジスタＱ５、第１インバータ回路Ｉ１、及び第２インバータ回路Ｉ２を備える。
【００１１】
第１の入力信号ｂＦＰＵＰが第１入力トランジスタＱ１に入力される。第２の入力信号ＦＰＵＮが第２入力トランジスタＱ２に入力される。第１入力トランジスタＱ１は、ｐチャネル型ＭＯＳ（以下において「ｐＭＯＳ」という。）トランジスタである。第１入力トランジスタＱ１は、ゲート端子に第１入力端子１０１が接続され、ドレイン端子に第２入力トランジスタＱ２のドレイン端子が接続され、ソース端子に高電位電源ＶＣＣに接続される。一方、第２入力トランジスタＱ２は、ｎチャネル型ＭＯＳ（以下において「ｎＭＯＳ」という。）トランジスタである。第２入力トランジスタＱ２は、ゲート端子に第２入力端子１０２が接続され、ソース端子にヒューズ回路２０が接続される。第１入力トランジスタＱ１のドレイン端子及び第２入力トランジスタＱ２のドレイン端子は保持ノードＮに接続される。第１保持トランジスタＱ３はｐＭＯＳトランジスタであり、第３入力トランジスタＱ４及び第２保持トランジスタＱ５はｎＭＯＳトランジスタである。
【００１２】
第１インバータ回路Ｉ１の入力端子は保持ノードＮに接続され、出力端子に第１出力端子１１１が接続される。第２インバータ回路Ｉ２の入力端子に第１インバータ回路Ｉ１の入力端子が接続され、出力端子に第２出力端子１１２が接続される。第１インバータ回路Ｉ１から、出力信号ｂＦＲＢＬＯＷＮが出力される。第２インバータ回路Ｉ２から、出力信号ｂＦＲＢＬＯＷＮの反転出力信号ＦＲＢＬＯＷＮが出力される。出力信号ｂＦＲＢＬＯＷＮは、第１出力端子１１１を介して、内部回路２００に出力される。反転出力信号ＦＲＢＬＯＷＮは、第２出力端子１１２を介して、内部回路２００に出力される。つまり、保持信号ＦＩＮＴは、第１インバータ回路Ｉ１及び第２インバータ回路Ｉ２を介して、内部回路２００に伝搬される。
【００１３】
又、第１インバータ回路Ｉ１の出力端子に、第１保持トランジスタＱ３のゲート端子及び第２保持トランジスタＱ５のゲート端子が接続される。第１保持トランジスタＱ３は、ドレイン端子に第３入力トランジスタＱ４のドレイン端子が接続され、ソース端子に高電位電源ＶＣＣが接続される。第２保持トランジスタＱ５は、ドレイン端子に第３入力トランジスタＱ４のソース端子が接続され、ソース端子に低電位電源ＶＳＳが接続される。第３入力トランジスタＱ４は、ゲート端子に第１入力端子１０１が接続される。
【００１４】
ヒューズ回路２０は、低電位電源ＶＳＳに接続されるヒューズＦ１と、ヒューズＦ１と第２入力トランジスタＱ２のソース端子を接続されるヒューズ配線から構成される。図１では、ヒューズ配線の抵抗をヒューズ抵抗Ｒ１として示している。図１に示したヒューズ配線の寄生容量Ｃ１は、ヒューズ配線と低電位電源ＶＳＳ間の寄生容量である。
【００１５】
内部回路２００は、半導体論理回路又は半導体記憶装置等である。例えば内部回路２００が半導体記憶装置の場合、出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルを設定することにより、半導体記憶装置が有するメモリセルアレイにおいて、アクセスするメモリセルを切り替えることができる。その結果、メモリセルアレイのメモリセルのうち不良メモリセルをスペアメモリセルに置き換えること等ができる。
【００１６】
次に、図１に示したラッチ回路１０の動作を説明する。先ず、図２に示すタイミングチャートを参照しながらヒューズＦ１が切断されていない場合を説明する。以下の説明では、ラッチ回路１０に入力される第１の入力信号ｂＦＰＵＰ及び第２の入力信号ＦＰＵＮのハイレベルを高電位電源ＶＣＣの電位ＶＨとし、第１の入力信号ｂＦＰＵＰ及び第２の入力信号ＦＰＵＮのローレベルを低電位電源ＶＳＳの電位ＶＬとする。又、出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのハイレベルは電位ＶＨであり、出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのローレベルは電位ＶＬである。尚、図２のタイミングチャートの初期状態では、ハイレベルの第１の入力信号ｂＦＰＵＰが第１入力トランジスタＱ１に入力され、第１入力トランジスタＱ１はオフしている。又、ローレベルの第２の入力信号ＦＰＵＮが第２入力トランジスタＱ２に入力され、第２入力トランジスタＱ２はオフしている。そのため、ラッチ回路１０の保持信号ＦＩＮＴは不定であるが、図２では、保持信号ＦＩＮＴがローレベルである場合を示している。他のタイミングチャートにおいて同様である。
【００１７】
（イ）時刻ｔ１において、ローレベルの第１の入力信号ｂＦＰＵＰが第１入力トランジスタＱ１に入力され、第１入力トランジスタＱ１はオンする。一方、第２の入力信号ＦＰＵＮはローレベルであるため、第２入力トランジスタＱ２はオフしている。そのため、保持信号ＦＩＮＴはハイレベルになる。一方、ローレベルの第１の入力信号ｂＦＰＵＰが入力される第３入力トランジスタＱ４はオフになる。その結果、第３入力トランジスタＱ４及び第２保持トランジスタＱ５を介する、保持ノードＮから低電位電源ＶＳＳへの電荷の放電は生じない。保持信号ＦＩＮＴがハイレベルであるため、第１インバータ回路Ｉ１から出力される出力信号ｂＦＲＢＬＯＷＮはローレベルになる。そのため、第１保持トランジスタＱ３がオンして、保持信号ＦＩＮＴはハイレベルを維持する。又、第２インバータ回路Ｉ２から出力される反転出力信号ＦＲＢＬＯＷＮはハイレベルになる。
【００１８】
（ロ）時刻ｔ２において、第１の入力信号ｂＦＰＵＰがハイレベルになり、第１入力トランジスタＱ１はオフする。しかし、第１保持トランジスタＱ３がオンしているため、保持信号ＦＩＮＴはハイレベルを維持する。第３入力トランジスタＱ４はオンするが、第２保持トランジスタＱ５がオフしている。そのため、保持ノードＮから低電位電源ＶＳＳへの放電は生じない。その結果、出力信号ｂＦＲＢＬＯＷＮはローレベル、反転出力信号ＦＲＢＬＯＷＮはハイレベルを維持する。
【００１９】
（ハ）時刻ｔ３において、ハイレベルの第２の入力信号ＦＰＵＮが第２入力トランジスタＱ２に入力され、第２入力トランジスタＱ２はオンする。そして、第２入力トランジスタＱ２、ヒューズ抵抗Ｒ１及びヒューズＦ１を介して、保持ノードＮから低電位電源ＶＳＳに電荷が放電される。そのため、保持信号ＦＩＮＴはローレベルに変化する。その結果、第１インバータ回路Ｉ１の出力信号ｂＦＲＢＬＯＷＮはハイレベルになり、第１保持トランジスタＱ３がオフ、第２保持トランジスタＱ５がオンする。つまり、第３入力トランジスタＱ４及び第２保持トランジスタＱ５がオンするため、保持信号ＦＩＮＴはローレベルを維持する。反転出力信号ＦＲＢＬＯＷＮはローレベルになる。
【００２０】
（ニ）時刻ｔ４において、第２の入力信号ＦＰＵＮがローレベルになり、第２入力トランジスタＱ２がオフする。しかし、第３入力トランジスタＱ４及び第２保持トランジスタＱ５がオンしているため、保持信号ＦＩＮＴはローレベルを維持する。
【００２１】
以上の回路動作により、ラッチ回路１０の出力信号ｂＦＲＢＬＯＷＮはハイレベル、反転出力信号ＦＲＢＬＯＷＮはローレベルに確定する。ラッチ回路１０の出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルは、第１の入力信号ｂＦＰＵＰ、第２の入力信号ＦＰＵＮが変化しない限り維持される。
【００２２】
次に、図３に示すタイミングチャートを参照しながらヒューズＦ１が切断された場合のラッチ回路１０の動作を説明する。
【００２３】
（イ）時刻ｔ１〜ｔ２までは、図２のタイミングチャートで説明した場合と同様にラッチ回路１０は動作する。その結果、時刻ｔ２において、保持信号ＦＩＮＴはハイレベルである。又、出力信号ｂＦＲＢＬＯＷＮはローレベル、反転出力信号ＦＲＢＬＯＷＮはハイレベルである。
【００２４】
（ロ）時刻ｔ３において、ハイレベルの第２の入力信号ＦＰＵＮが第２入力トランジスタＱ２に入力され、第２入力トランジスタＱ２はオンする。しかし、ヒューズＦ１が切断されているため、第２入力トランジスタＱ２及びヒューズ回路２０を介する、保持ノードＮから低電位電源ＶＳＳへの電荷の放電は生じない。そのため、保持信号ＦＩＮＴはハイレベルを維持する。又、出力信号ｂＦＲＢＬＯＷＮはローレベル、反転出力信号ＦＲＢＬＯＷＮはハイレベルを維持する。ただし、後述するように、保護容量３０が保持ノードＮに接続されていない場合には、ヒューズ配線の寄生容量Ｃ１を介して保持ノードＮから低電位電源ＶＳＳに電荷が放電される可能性がある。
【００２５】
（ハ）時刻ｔ４において、第２の入力信号ＦＰＵＮがローレベルになり、第２入力トランジスタＱ２がオフする。保持信号ＦＩＮＴはハイレベルを維持する。
【００２６】
以上の回路動作により、ラッチ回路１０の出力信号ｂＦＲＢＬＯＷＮはローレベル、反転出力信号ＦＲＢＬＯＷＮはハイレベルに確定する。ラッチ回路１０の出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルは、第１の入力信号ｂＦＰＵＰ、第２の入力信号ＦＰＵＮが変化しない限り維持される。
【００２７】
以上に説明したように、ヒューズＦ１を切断するか否かにより、ラッチ回路１０の回路動作が変化する。つまり、ヒューズＦ１を切断することにより、ラッチ回路１０の出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルを設定することができる。
【００２８】
次に、図５に示す保護容量３０が保持ノードＮに接続されていないラッチ回路１００の動作について説明する。以下の説明では、ヒューズＦ１を切断した場合における、ヒューズ配線の寄生容量Ｃ１のラッチ回路１００に与える影響を、図４のタイミングチャートを用いて説明する。
【００２９】
（イ）時刻ｔ１〜ｔ２までは、図３のタイミングチャートで説明した場合と同様にラッチ回路１００は動作する。その結果、時刻ｔ２において、保持信号ＦＩＮＴはハイレベルである。又、出力信号ｂＦＲＢＬＯＷＮはローレベル、反転出力信号ＦＲＢＬＯＷＮはハイレベルである。
【００３０】
（ロ）時刻ｔ３において、ハイレベルの第２の入力信号ＦＰＵＮが第２入力トランジスタＱ２に入力され、第２入力トランジスタＱ２はオンする。保持ノードＮには、保持ノードＮに接続される配線の寄生容量、第１入力トランジスタＱ１のドレイン容量、第２入力トランジスタＱ２のドレイン容量、第１保持トランジスタＱ３のドレイン容量、第３入力トランジスタＱ４のドレイン容量及び第１インバータ回路Ｉ１の入力容量等からなる保持ノード寄生容量が存在する。そのため、第２入力トランジスタＱ２がオンすると、保持ノード寄生容量とヒューズ配線の寄生容量Ｃ１の容量結合が生じる。第２入力トランジスタＱ２がオンするまで、ヒューズ配線の寄生容量Ｃ１は低電位電源ＶＳＳにより充電されている。そのため、第２入力トランジスタＱ２がオンすると、図５に示すように保持ノードＮからヒューズ配線の寄生容量Ｃ１に放電電流Ｉｄｉｓが流れる。ここで、ヒューズ配線の寄生容量Ｃ１の容量値が保持ノード寄生容量の容量値より大きいほど、放電電流Ｉｄｉｓは大きくなる。例えば、ヒューズ配線の寄生容量Ｃ１の容量値が保持ノード寄生容量の容量値の５倍程度以上の大きさの場合には、放電電流Ｉｄｉｓが、第１保持トランジスタＱ３を介して高電位電源ＶＣＣから保持ノードＮに流れるラッチ電流Ｉｃｈｇより大きくなる。放電電流Ｉｄｉｓがラッチ電流Ｉｃｈｇより大きい場合は、保持ノードＮのレベルが低下する。そして、保持信号ＦＩＮＴのレベルが、第１インバータ回路Ｉ１の回路しきい値以下になった場合に、出力信号ｂＦＲＢＬＯＷＮがハイレベルに変化する。その結果、第１保持トランジスタＱ３がオフし、第２保持トランジスタＱ５がオンするため、保持信号ＦＩＮＴがローレベルになる。又、反転出力信号ＦＲＢＬＯＷＮはローレベルになる。図４において、本来期待される保持信号ＦＩＮＴ、出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルを点線で示す。
【００３１】
（ハ）時刻ｔ４において、第２の入力信号ＦＰＵＮがローレベルになり、第２入力トランジスタＱ２がオフする。しかし、第１保持トランジスタＱ３がオフ、第２保持トランジスタＱ５がオンしているため、保持信号ＦＩＮＴはローレベルを維持する。そのため、出力信号ｂＦＲＢＬＯＷＮはハイレベル、反転出力信号ＦＲＢＬＯＷＮはローレベルを維持する。
【００３２】
以上の回路動作により、ラッチ回路１００の出力信号ｂＦＲＢＬＯＷＮはハイレベル、反転出力信号ＦＲＢＬＯＷＮがローレベルに確定する。ラッチ回路１００の出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮのレベルは、第１の入力信号ｂＦＰＵＰ、第２の入力信号ＦＰＵＮが変化しない限り維持される。
【００３３】
つまり、保護容量３０が保持ノードＮに接続されていないラッチ回路１００が誤動作し、出力信号ｂＦＲＢＬＯＷＮ及び反転出力信号ＦＲＢＬＯＷＮが所望のレベルにならない場合がある。一方、図１に示すように、保持ノードＮに保護容量３０が接続されたラッチ回路１０の場合、保護容量３０の容量値と保持ノード寄生容量の容量値の合計がヒューズ配線の寄生容量Ｃ１の容量値以上にすることにより、放電電流Ｉｄｉｓをラッチ電流Ｉｃｈｇ以下にできる。その結果、ラッチ回路１０の誤動作を防ぐことができる。
【００３４】
以上に説明したように、本発明の第１の実施の形態に係る半導体集積回路によれば、ヒューズ配線の寄生容量Ｃ１の容量値が大きい場合でも、ヒューズ配線の寄生容量Ｃ１の容量値に応じて保護容量３０を保持ノードに接続することにより、ラッチ回路１０の誤動作を防止できる。つまり、ラッチ回路１０の回路動作の信頼性が向上する。
【００３５】
図６に、本発明の第１の実施の形態に係わる半導体集積回路を、ダブルデンシティ構造のヒューズ回路２１に適用した例を示す。図６に示すように、複数のラッチ回路１００ａ、１０ｂ、１００ｃ、１０ｄが、ヒューズ回路２１に接続される。ラッチ回路１００ａ、１００ｃには、例えば図５に示したラッチ回路１００が採用可能である。一方、ラッチ回路１０ｂ、１０ｄには、図１に示したラッチ回路１０が採用される。ラッチ回路１００ａは、ヒューズＦ１ａを介して低電位電源ＶＳＳに接続される。ラッチ回路１０ｂは、ヒューズ抵抗Ｒ１ｂ及びヒューズＦ１ｂを介して低電位電源ＶＳＳに接続される。ラッチ回路１００ｃは、ヒューズＦ１ｃを介して低電位電源ＶＳＳに接続される。ラッチ回路１０ｄは、ヒューズ抵抗Ｒ１ｄ及びヒューズＦ１ｄを介して低電位電源ＶＳＳに接続される。
【００３６】
ヒューズ回路２１は、図６に示すようにヒューズＦ１ａ〜Ｆ１ｄ、及びヒューズ配線として使用されるヒューズ抵抗Ｒ１ｂ、Ｒ１ｄから構成される、いわゆるダブルデンシティ構造のヒューズ回路である。ここで、ヒューズ抵抗Ｒ１ｂ、Ｒ１ｄは拡散層に形成される拡散抵抗等である。図６に示したヒューズ回路２１のレイアウト例を図７に示す。図７は上面図であり、ヒューズＦ１ａ〜Ｆ１ｄが形成される金属配線層を透過して、拡散層に形成されるヒューズ抵抗Ｒ１ｂ、Ｒ１ｄが表示されている。ヒューズ抵抗Ｒ１ｂはビアＶ１を介してヒューズＦ１ｂに接続される。又、ヒューズ抵抗Ｒ１ｄはビアＶ２を介してヒューズＦ１ｄに接続される。ダブルデンシティ構造は、ラッチ回路１００ａ、１０ｂ、１００ｃ、１０ｄの最小配置間隔より、ヒューズＦ１ａ〜Ｆ１ｄの最小配置間隔が大きい場合等に有効である。つまり、図７に示したダブルデンシティ構造を採用することにより、ヒューズＦ１ａ〜Ｆ１ｄを並列に配置する場合よりもヒューズ回路２１の紙面横方向の長さを短くできる。
【００３７】
図７に示したように、ヒューズＦ１ａとラッチ回路１００ａを接続するヒューズ配線、及びヒューズＦ１ｃとラッチ回路１００ｃを接続するヒューズ配線には拡散抵抗が使用されていない。つまり、ラッチ回路１００ａ、１００ｃに接続されるヒューズ配線の寄生容量は小さい。そのため、ラッチ回路１００ａ、１００ｃには保護容量３０を含まないラッチ回路１００が採用可能である。一方、ヒューズＦ１ｂとラッチ回路１０ｂを接続するヒューズ配線にはヒューズ抵抗Ｒ１ｂが存在する。又、ヒューズＦ１ｄとラッチ回路１０ｄを接続するヒューズ配線にはヒューズ抵抗Ｒ１ｄが存在する。既に述べたように、拡散抵抗は金属配線に比較して寄生容量が大きい。そのため、ラッチ回路１０ｂ、１０ｄに接続されるヒューズ配線の寄生容量は大きい。したがって、図６に示すように、ラッチ回路１０ｂ、１０ｄには、保護容量３０を含むラッチ回路１０が採用される。
【００３８】
以上に説明したように、図６に示したダブルデンシティ構造のヒューズ回路２１を使用する場合には、すべてのラッチ回路１００ａ、１０ｂ、１００ｃ、１０ｄに保護容量３０を含むラッチ回路１０を採用する必要がない。そのため、ラッチ回路１００ａ、１０ｂ、１００ｃ、１０ｄを含む回路全体の面積を抑制することができる。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路は、図８に示すように、内部回路２００と、内部回路２００の回路動作を設定するヒューズ回路２２と、第１入力トランジスタＱ１と、ヒューズ回路２２に接続される第２入力トランジスタＱ２と、第１入力トランジスタＱ１と第２入力トランジスタＱ２の間に接続される引き出し抵抗Ｒ２とを有するラッチ回路１１とを備え、第１入力トランジスタＱ１と引き出し抵抗Ｒ２が接続される保持ノードＮに、内部回路２００に伝搬される保持信号ＦＩＮＴが保持される。ラッチ回路１１は、引き出し抵抗Ｒ２が第１入力トランジスタＱ１と第２入力トランジスタＱ２の間に接続され、保持ノードＮに保護容量３０が接続されていない点が図１と異なる。その他の構成については、図１に示す第１の実施の形態と同様である。
【００４０】
ラッチ回路１１は、図１に示すラッチ回路１０から第２入力トランジスタＱ２及び保護容量３０を除いた第１回路１２０、第２入力トランジスタＱ２からなる第２回路１３０及び引き出し抵抗Ｒ２から構成される。引き出し抵抗Ｒ２は、拡散抵抗等が採用可能である。図８に示した引き出し抵抗寄生容量Ｃ２は、引き出し抵抗Ｒ２と低電位電源ＶＳＳ間の寄生容量である。
【００４１】
図８に示すように、ヒューズ回路２２はヒューズＦ１からなり、第２入力トランジスタＱ２のソース端子と低電位電源ＶＳＳの間にヒューズＦ１が接続される。
【００４２】
図８に示したラッチ回路１１によれば、ヒューズＦ１が切断された状態で保持信号ＦＩＮＴがハイレベルになるときは、引き出し抵抗寄生容量Ｃ２はハイレベルで充電される。そのため、図４に示したタイミングチャートの時刻ｔ３において、第２入力トランジスタＱ２がオンした場合に、引き出し抵抗寄生容量Ｃ２を介して保持ノードＮから低電位電源ＶＳＳに放電電流を抑制される。その結果、保持信号ＦＩＮＴのレベルの急激な低下を防止できる。つまり、保持信号ＦＩＮＴのレベルが第１インバータ回路Ｉ１の回路しきい値以下になることを防止できる。
【００４３】
図９に、図８に示したラッチ回路１１を使用して、ダブルデンシティ構造のヒューズ回路を構成した例を示す。図９に示したラッチ回路１１ｂ、１１ｄは、図８に示したラッチ回路１１が採用される。つまり、ラッチ回路１１ｂは、第１回路１２０ｂ、引き出し抵抗Ｒ２ｂ及び第２回路１３０ｂからなり、第２回路１３０ｂはヒューズＦ１ｂを介して低電位電源ＶＳＳに接続される。同様に、ラッチ回路１１ｄは、第１回路１２０ｄ、引き出し抵抗Ｒ２ｄ及び第２回路１３０ｄからなり、第２回路１３０ｄはヒューズＦ１ｄを介して低電位電源ＶＳＳに接続される。
【００４４】
一方、ラッチ回路１００ａは、ヒューズＦ１ａを介して低電位電源ＶＳＳに接続され、ラッチ回路１００ｃは、ヒューズＦ１ｃを介して低電位電源ＶＳＳに接続される。ヒューズＦ１ａとラッチ回路１００ａを接続するヒューズ配線、及びヒューズＦ１ｃとラッチ回路１００ｃを接続するヒューズ配線には拡散抵抗が使用されていない。つまり、ラッチ回路１００ａ、１００ｃに接続されるヒューズ配線の寄生容量は小さい。そのため、ラッチ回路１００ａ、１００ｃは、例えば図５に示したラッチ回路１００等が採用可能である。
【００４５】
図９に示したように、ラッチ回路１１を適用することにより、ヒューズＦ１ａ〜Ｆ１ｄ、引き出し抵抗Ｒ２ｂ及び引き出し抵抗Ｒ２ｄからなるダブルデンシティ構造のヒューズ回路が構成される。
【００４６】
本発明の第２の実施の形態に係る半導体集積回路によれば、保護容量３０を保持ノードＮに接続する必要がないため、回路全体の面積の増大を抑制することができる。他は、第１の実施の形態と実質的に同様であるので、重複した記載を省略する。
【００４７】
上記のように、本発明は第１又は第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。つまり、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態に係る半導体集積回路の構成を示す模式的な等価回路図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路の動作を説明するためのタイミングチャートである（その１）。
【図３】本発明の第１の実施の形態に係る半導体集積回路の動作を説明するためのタイミングチャートである（その２）。
【図４】本発明の第１の実施の形態に係る半導体集積回路の効果を説明するためのタイミングチャートである。
【図５】本発明の第１の実施の形態に係る半導体集積回路の効果を説明するための模式的な等価回路図である。
【図６】本発明の第１の実施の形態に係る半導体集積回路とダブルデンシティ構造のヒューズ回路の構成例を示す模式図である。
【図７】ダブルデンシティ構造のヒューズ回路を説明するための上面図である。
【図８】本発明の第２の実施の形態に係る半導体集積回路の構成を示す模式的な等価回路図である。
【図９】本発明の第２の実施の形態に係る半導体集積回路を使用した回路の構成の例を示す模式図である。
【符号の説明】
【００４９】
Ｃ１…ヒューズ配線の寄生容量
Ｃ２…引き出し抵抗寄生容量
Ｎ…保持ノード
Ｑ１…第１入力トランジスタ
Ｑ２…第２入力トランジスタ
Ｒ１…ヒューズ抵抗
Ｒ２…引き出し抵抗
ＶＣＣ…高電位電源
ＶＳＳ…低電位電源
１０、１１…ラッチ回路
２０、２１、２２…ヒューズ回路
３０…保護容量
２００…内部回路
【図１】
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【図２】
2006210398.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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