(57)【要約】  【課題】  測定可能なＶＳＷＲおよび電力が大きく、短時間測定等に優れたロードプルまたはソースプル測定用チューナを提供する。  【解決手段】  伝送線路ＴＬ１と、伝送線路ＴＬ１に直列に接続された第１の可変容量コンデンサＣｔ１と、伝送線路ＴＬ１と接地との間に接続された第２の可変容量コンデンサＣｔ２とからなり、第１および第２の可変容量コンデンサＣｔ１，Ｃｔ２は、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子Ｃ１〜Ｃ５が直流的に並列接続され、かつ高周波的に直列接続されているロードプルまたはソースプル測定用チューナである。バイアス信号による第１および第２の可変容量コンデンサＣｔ１，Ｃｔ２の容量変化率を最大限に利用して短時間でインピーダンスを変化させることができ、かつ測定可能なＶＳＷＲおよび電力が大きく、短時間測定等に優れたものとすることができる。【選択図】  図１
2006064543.tif 000002
【特許請求の範囲】
【請求項１】
高周波トランジスタの入力側もしくは出力側に接続され、高周波用トランジスタの電気的特性を評価するロードプルまたはソースプル測定用チューナであって、伝送線路と、該伝送線路に直列に接続された第１の可変容量コンデンサと、前記伝送線路と接地との間に接続された第２の可変容量コンデンサとからなり、前記第１および第２の可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されており、複数の前記可変容量素子の電極に、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路が接続されていることを特徴とするロードプルまたはソースプル測定用チューナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波用トランジスタの特性評価方法であるロードプル測定およびソースプル測定に使用するロードプルまたはソースプル測定用チューナに関するものである。
【背景技術】
【０００２】
近年、マイクロ波技術の分野においてマイクロ波半導体素子やデバイスならびにマイクロ波回路についての測定あるいは設計技術が著しく進展しており、マイクロ波半導体素子やデバイスの特性を評価して回路設計に有効に活用するために、これらの特性を精度よく測定する技術がますます重要になっている。
【０００３】
従来より、マイクロ波半導体素子である高出力デバイス例えばマイクロ波用等の高周波用トランジスタの電気的特性の測定として、その入出力端にチューナを接続し、そのチューナの負荷を変化させることによりその高周波用トランジスタの出力・効率・歪み特性の負荷依存性や入力電力依存性等の電気的特性を調べるために、ロードプル測定またはソースプル測定が行なわれている。そのようなロードプル測定の測定系を図７に概略構成図で示す。
【０００４】
図７において、201は入力信号源、202はアンプ、203は入力信号電力を測定するためのパワーメータ、204はパワーメータ203を信号系に接続するカプラ、205は入力信号源201側への信号の反射・漏洩を防止するためのアイソレータ、206は信号系と被測定デバイス207の入力端子との間に接続されるソースプル測定用チューナであり、被測定デバイス207から見た入力側のインピーダンス（ＺSource、以下ＺＳという。）を測定の仕様に応じて所定の値に設定、例えば高利得・低歪みとなるように最適化するものである。
【０００５】
207は被測定デバイス（ＤＵＴ：Device Under Test）としての、例えばＧａＡｓＭＥＳＦＥＴ（Metal Semiconductor FET）等の高周波用トランジスタである。そして208は被測定デバイス207の出力端子と出力側の信号系との間に接続されるロードプル測定用チューナであり、これにより被測定デバイス207の出力端子から見た出力側のインピーダンス（ＺLoad、以下ＺＬという）を測定の仕様に応じて変化させて、被測定デバイス207である高周波用トランジスタの最大出力が得られる負荷条件や最大効率でかつ低歪みが得られる負荷条件等を求めるためのものである。
【０００６】
209は出力信号電力を測定するためのパワーメータ、210はパワーメータ209を信号系に接続するカプラ、211は信号電力の周波数成分を解析するためのスペクトラムアナライザである。また、212は測定に当たってチューナ本体を含めた測定系に用いるＲＦコンポーネントを予めネットワークアナライザにより校正したデータを基にソースプル測定用チューナ206とロードプル測定用チューナ208とを種々の位置（インピーダンス）に制御するためのパーソナルコンピュータである。
【０００７】
以上のような測定系で用いられるロードプル測定用チューナ208の従来の例について、図８（ａ）にその外観斜視図を、また図８（ｂ）に断面図を示す。
【０００８】
図８に示したロードプル測定用チューナ208において、213は断面がコの字形状をした細長い筒状の外部導体であり、214は外部導体213の中心に外部導体213と平行に配置され、外部導体213と等しい長さを有する棒状の中心導体である。同図（ａ）では図７の被測定デバイス207の出力端子側から見た状態を示しており、外部導体213は測定系のグランド系に接続され、中心導体214は測定系の信号系、この場合は被測定デバイス207の出力端子からの信号線に接続されている。これにより中心導体214は特性インピーダンスＺ０＝50Ωの伝送線路とみなされる分布定数線路として機能する。
【０００９】
215は可動金属片であり、外部導体213と電気的に接続されつつ中心導体214と所定間隔および所定位置に設定できるように同図中に矢印で示した方向に可動な状態で配置されており、同図（ａ）においては可動金属片215を中心導体214の被測定デバイス207側に配置した状態を示している。このように配置された可動金属片215により、中心導体214と対向した位置においてその対向面積と対向間隔によって定まる所定のキャパシタンス成分が得られることとなり、そのキャパシタンス成分と中心導体214の残りの部分により得られる伝送線路長とにより、被測定デバイス207の出力側のインピーダンスＺＬを測定の仕様に応じて所望の条件に変化させることができる。
【００１０】
図９（ａ）はこのようなロードプル測定用チューナ208の等価回路であり、また図９（ｂ）はロードプル測定用チューナ208によるある周波数におけるＺＬの負荷条件の変化をスミスチャートに表示した図であり、図９（ｃ）は図９（ｂ）と同様のスミスチャート上に示したＺＬの負荷の例である。
【００１１】
図９（ａ）において216はロードプル測定用チューナ208の中心導体214に相当する伝送線路であり、この伝送線路216の特性インピーダンスＺ０は通常50Ωに設定される。217は可動金属片215により得られるキャパシタンス成分であり、218はキャパシタンス成分217が接続された部分までの伝送線路216により得られる伝送線路長である。
【００１２】
ロードプル測定用チューナ208においては、中心導体214との対向面積Ｓを有する可動金属片215の中心導体214との間隔ｄを変えることで伝送線路216に接続されたキャパシタンス成分217を対向面積Ｓに比例し間隔ｄに反比例するように可変とすることができ、これにより、伝送線路216に対して所定の場所にてキャパシタンス成分217のスケーリングを行ない、測定可能なＶＳＷＲ（Voltage Standing Wave Ratio：電圧定在波比）が決定されることとなる。また、キャパシタンス成分217の下に対向する矢印で示したように中心導体214に対する可動金属片215の位置を変えることで伝送線路216のキャパシタ成分217が接続された部分までの伝送線路長218を変えることができ、この伝送線路長218を変化させることにより位相変化を作り出すことができる。
【００１３】
また、219はロードプル測定用チューナ208の出力側に接続される測定系の入力インピーダンスであり、これも通常は50Ωである。
【００１４】
図９（ｂ）において、220はある周波数ｆにおけるキャパシタンス成分217による並列サセプタンスｊＢ（＝２πｆＣ）の変化であり、221は伝送線路長218による位相変化である。これにより、例えばある周波数ｆにおけるキャパシタンス成分217をＣ１とし、伝送線路長218をλ／８（λ：波長）とすると、ＺＬは図９（ｃ）に示した大きさおよび位相の負荷となる。
【特許文献１】特開平11−6855号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ここで、図10（ａ）に断面図で示すように、従来のロードプル測定用チューナ208では、外部導体213から所定の距離でその中心に平行に配置された中心導体214に対して所望の間隔ｄで可動金属片215を配置し、この可動金属片215の位置によってスケーリングを行なうことから、その可変負荷による測定範囲は中心導体214の直線性ならびに外部導体213および可動金属片215との平行度により決定される。
【００１６】
しかしながら、図10（ｂ）に示すように中心導体214の直線性が悪く途中で曲がっているような場合は、可動金属片215を間隔ｄで左右に移動させたときに中心導体214の曲がり部分と接触することとなるため、同図（ｃ）に示すように可動金属片215と中心導体214との間隔の最小値をｄ’のように大きくする必要があった。
【００１７】
また、図10（ｄ）に示すように中心導体214の平行度が悪く外部導体213および可動金属片215に対して傾いている場合は、可動金属片215を間隔ｄで左右に移動させたときに傾いた中心導体214と接触することとなるため、上記と同様に同図（ｅ）に示すように可動金属片215と中心導体214との間隔の最小値をｄ”のように大きくする必要があった。
【００１８】
このため、可動金属片215を中心導体214に対して最も広い間隔となる位置に設定する必要があり、それによって測定可能なＶＳＷＲが小さくなって測定範囲が狭くなってしまうという問題点があった。
【００１９】
また、可動金属片215を水平方向と垂直方向とに共に移動させる機械式のため、時間がかかるという問題点もあった。
【００２０】
測定時間の問題点を解決するには、従来から半導体素子を用いた電子式チューナが知られているが、これは半導体素子を用いるため高周波でのロスが大きいために、測定範囲が狭くなる上に、歪み特性が大きく耐電力も低いため、取扱い電力が低いという問題点があった。
【００２１】
本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、測定可能なＶＳＷＲおよび電力が大きく、短時間測定等に優れたロードプルまたはソースプル測定用チューナを提供することにある。
【課題を解決するための手段】
【００２２】
本発明のロードプルまたはソースプル測定用チューナは、高周波トランジスタの入力側もしくは出力側に接続され、高周波用トランジスタの電気的特性を評価するロードプルまたはソースプル測定用チューナであって、伝送線路と、この伝送線路に直列に接続された第１の可変容量コンデンサと、前記伝送線路と接地との間に接続された第２の可変容量コンデンサとからなり、前記第１および第２の可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されており、複数の前記可変容量素子の電極に、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路が接続されていることを特徴とするものである。
【発明の効果】
【００２３】
本発明のロードプルまたはソースプル測定用チューナによれば、高周波トランジスタの入力側もしくは出力側に接続され、高周波用トランジスタの電気的特性を評価するロードプルまたはソースプル測定用チューナであって、伝送線路と、この伝送線路に直列に接続された第１の可変容量コンデンサと、前記伝送線路と接地との間に接続された第２の可変容量コンデンサとからなり、前記第１および第２の可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されており、複数の前記可変容量素子の電極に、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路が接続されていることから、第１および第２の可変容量コンデンサにおいてそれぞれ複数の可変容量素子が直流的に並列接続されているため、各々の可変容量素子に所定のバイアス信号を印加することができ、これにより、バイアス信号による各々の可変容量素子の容量変化率を最大限に利用して、短時間でインピーダンスを変化させることができる。
【００２４】
また、本発明のロードプルまたはソースプル測定用チューナによれば、第１および第２の可変容量コンデンサはそれぞれ複数の可変容量素子が高周波的に直列接続されているため、可変容量素子に印加される高周波電圧が各々の可変容量素子に分圧されるので、個々の可変容量素子に印加される高周波電圧は分圧されて減少することとなり、このことから、第１および第２の可変容量コンデンサの高周波信号に対する容量変動を小さく抑えることができる。このため、ロードプルまたはソースプル測定用チューナの波形歪みや相互変調歪み等を抑制することができる。しかも、第１および第２の可変容量コンデンサにおいてそれぞれ複数の可変容量素子が高周波的に直列接続されているため、可変容量素子の誘電体層の膜厚を厚くしたのと同じ効果が得られ、可変容量コンデンサの損失抵抗による単位体積あたりの発熱量を小さくすることができる。このため、ロードプルまたはソースプル測定用チューナの耐電力を向上することができるため、測定可能な電力を大きくすることができる。
【００２５】
また、本発明のロードプルまたはソースプル測定用チューナによれば、第１および第２の可変容量コンデンサに印加電圧により誘電率が変化する薄膜誘電体層を用いた可変容量素子を用いていることによって、高周波でも可変容量コンデンサにおける損失を少なくすることができるため、ロードプルまたはソースプル測定用チューナの測定可能なＶＳＷＲを大きくすることができ、短時間でインピーダンスを変化させることができ、かつ小型化できる。
【００２６】
さらに、本発明のロードプルまたはソースプル測定用チューナによれば、第１および第２の可変容量コンデンサが、それぞれ複数の前記可変容量素子の電極に、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路が接続されていることから、電圧印加のためにバイアス供給回路を追加する必要がなく、ロードプルまたはソースプル測定用チューナの取扱いが容易であり、かつさらに小型化を図ることができる。
【００２７】
以上により、本発明によれば、測定可能なＶＳＷＲおよび電力が大きく、短時間測定等に優れたロードプルまたはソースプル測定用チューナを提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明のロードプルまたはソースプル測定用チューナを添付の図面に基いて説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。
【００２９】
図１〜図５は、それぞれ本発明のロードプルまたはソースプル測定用チューナの実施の形態の例を示すものであり、図１は５個の可変容量素子を有する可変容量コンデンサを用いたロードプルまたはソースプル測定用チューナの等価回路図、図２は図１に示すロードプルまたはソースプル測定用チューナの負荷の変化を説明するためのスミスチャートである。また、図３〜図５は５つの可変容量素子を有する可変容量コンデンサの例を示すものであり、図３は透視状態の平面図、図４は作製途中の状態を示す平面図、図５は図３のＡ−Ａ’線断面図である。
【００３０】
図１の等価回路図において、符号Ｃｔ１およびＣｔ２はそれぞれ第１および第２の可変容量コンデンサであり、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、いずれも可変容量素子であり、Ｂ11，Ｂ12，Ｂ13は、抵抗成分およびインダクタ成分の少なくとも一方を含む第１個別バイアスライン（同図では、抵抗成分Ｒ11，Ｒ12，Ｒ13を示す。）であり、Ｂ21，Ｂ22，Ｂ23は、抵抗成分およびインダクタ成分の少なくとも一方を含む第２個別バイアスライン（同図では、抵抗成分Ｒ21，Ｒ22，Ｒ23を示す。）であり、ＢＯは、抵抗成分およびインダクタ成分の少なくとも一方を含む第１共通バイアスライン（図では、抵抗成分ＲＯを示す。）であり、ＢＩは、抵抗成分およびインダクタ成分の少なくとも一方を含む第２共通バイアスライン（図では、抵抗成分ＲＩを示す。）であり、Ｃ11，Ｃ12は、直流制限容量素子である。また、Ｖ２は第２バイアス端子、すなわちバイアス信号が供給される側の端子であり、Ｖ１は第１バイアス端子、すなわち可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加されたバイアス信号が接地側に落ちるための端子である。
【００３１】
この本発明の第１の例においては、第１個別バイアスラインＢ11は１個目の可変容量素子Ｃ１の、第１個別バイアスラインＢ12は３個目の可変容量素子Ｃ３の、第１個別バイアスラインＢ13は５個目の可変容量素子Ｃ５の、それぞれ第１電極（入力端子側の電極）に一端が接続されており、第２個別バイアスラインＢ23は５個目の可変容量素子Ｃ５の、第２個別バイアスラインＢ22は３個目の可変容量素子Ｃ３の、第２個別バイアスラインＢ21は１個目の可変容量素子Ｃ１の、それぞれ第２電極（出力端子側の電極）に一端が接続されている。
【００３２】
このような構成の可変容量コンデンサＣｔ（図では、第１の可変容量コンデンサＣｔ１および第２の可変容量コンデンサＣｔ２）においては、可変容量コンデンサＣｔの入力側端子と出力側端子との間には、高周波信号が、直列接続された可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を介して流れることになる。このとき、第１個別バイアスラインＢ11，Ｂ12，Ｂ13および第２個別バイアスラインＢ21，Ｂ22，Ｂ23の抵抗成分Ｒ11，Ｒ12，Ｒ13およびＲ21，Ｒ22，Ｒ23は、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。また、高周波信号が第２バイアス端子Ｖ２や第１バイアス端子Ｖ１に漏れることもない。
【００３３】
また、可変容量素子Ｃ１の容量成分を制御するバイアス信号は、第２バイアス端子Ｖ２から供給され、可変容量素子Ｃ１を介して第１バイアス端子Ｖ１に流れる。この可変容量素子Ｃ１に印加される電圧に応じて、可変容量素子Ｃ１は所定の誘電率となり、その結果、所望の容量成分が得られることになる。可変容量素子Ｃ２，Ｃ３，Ｃ４，Ｃ５についても、同様である。これらは第１個別バイアスラインＢ11，Ｂ12，Ｂ13および第２個別バイアスラインＢ21，Ｂ22，Ｂ23を介して直流的に並列接続されているので、同様に直流的に同じ大きさのバイアス信号が印加され、所定の容量成分を得ることができる。
【００３４】
その結果、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の容量を所望の値に制御するための直流バイアス信号を、安定してそれぞれ別々に可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に供給することができ、バイアス信号の印加による可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の薄膜誘電体層における誘電率を所望通りに変動させることができ、よって容量成分の制御が容易な可変容量コンデンサとなっている。これにより、可変容量コンデンサＣｔによって短時間でロードプルまたはソースプル測定用チューナのインピーダンスを可変することができる。
【００３５】
この例においては、可変容量素子Ｃ１およびＣ５と入力端子と出力端子との間には、それぞれ直流制限容量素子Ｃ11およびＣ12が配置されているため、バイアス信号が入力および出力端子側に漏れることがない。
【００３６】
また、可変容量コンデンサＣｔに入力される高周波信号、つまり可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に入力される高周波信号は、抵抗成分Ｒ11，Ｒ12，Ｒ13およびＲ21，Ｒ22，Ｒ23が高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっていることから、第１個別バイアスラインＢ11，Ｂ12，Ｂ13および第２個別バイアスラインＢ21，Ｂ22，Ｂ23を介して漏れることがない。これによっても、バイアス信号が安定して可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に独立に印加されるようになっており、その結果、バイアス信号による各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の容量変化率を最大限に利用することができるものとなっている。
【００３７】
また、可変容量コンデンサＣｔおいては、Ｎ個（Ｎは２以上の整数）、ここでは５個の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、高周波的には、直列接続された可変容量素子と見ることができる。
【００３８】
従って、直列接続された可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される高周波電圧が各々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に分圧されるので、個々の可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に印加される高周波電圧は減少することとなる。このことから、高周波信号に対する容量変動は小さく抑えることができ、波形歪みや相互変調歪み等を抑制することができる。
【００３９】
また、可変容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を直列接続したことにより、高周波的には、誘電体層の層厚を厚くしたのと同じ効果があり、可変容量コンデンサの損失抵抗による単位体積当りの発熱量を小さくすることができ、ロードプルまたはソースプル測定用チューナとして、耐電力を向上することができ測定可能な電力を大きくすることができる。
【００４０】
このような等価回路図で示される本発明のロードプルまたはソースプル測定用チューナの可変容量可変コンデンサＣｔ（Ｃｔ１，Ｃｔ２）は、複数の前記可変容量素子の電極に、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路が接続され、１つの支持基板１上に形成されることになる。このため、電圧印加のためにバイアス供給回路を追加する必要がなく、ロードプルまたはソースプル測定用チューナの取扱いが容易で、かつ小型化できる。
【００４１】
図１に示す等価回路図において、符号ＴＬ１は特性インピーダンス50Ωの伝送線路であり、Ｖ２は制御電圧（バイアス信号）端子であり、ＺＬはロードプルまたはソースプル測定用チューナ、ここではロードプル測定用チューナの入力側に接続される、被測定デバイス207の出力端子から見た出力側のインピーダンス（ＺLoad）（ソースプル測定用チューナでは出力側に接続される、被測定デバイス207の入力端子から見た入力側のインピーダンス（ＺSource）になる。）であり、Ｚ２はロードプルまたはソースプル測定用チューナ、ここではロードプル測定用チューナの出力側に接続される測定系の入力インピーダンス（ソースプル測定用チューナでは入力側に接続される測定系の出力インピーダンスになる。）であり、通常50Ωである。
【００４２】
図１の等価回路図において、本発明のロードプル測定用チューナのＺＬの負荷（インピーダンス）について図２のスミスチャートを用いて説明する。
【００４３】
Ｚ２のインピーダンスＰ１で正規化した負荷（インピーダンス）をスミスチャート上でＰ１点とすると、並列の第２の可変容量コンデンサＣｔ２の印加電圧Ｖａによる容量値Ｃｔ２ａにより等コンダクタンス上を時計回りにＰ２点に移動し、伝送線路ＴＬ１により等ＶＳＷＲ円上を時計回りにＰ３点に移動し、直列の第１の可変容量コンデンサＣｔ１の印加電圧Ｖｂによる容量値Ｃｔ１ｂにより等抵抗円上を反時計回りにＰ４点に移動することになり、ＺＬ＝Ｐ４の負荷（インピーダンス）となる。
【００４４】
また、並列の第２の可変容量コンデンサＣｔ２の印加電圧Ｖａ’による容量値Ｃｔ２ａ’により等コンダクタンス上を時計回りにＰ２’点に移動し、伝送線路ＴＬ１により等ＶＳＷＲ円上を時計回りにＰ３’点に移動し、直列の第１の可変容量コンデンサＣｔ１の印加電圧Ｖｂ’による容量値Ｃｔ１ｂ’により等抵抗円上を反時計回りにＰ４’点に移動することになり、ＺＬ＝Ｐ４’の負荷（インピーダンス）となる。
【００４５】
つまり、可変容量素子へのバイアス信号の印加電圧によって第１および第２の可変容量コンデンサＣｔ１およびＣｔ２の容量値を調整するだけで、ＺＬの負荷（インピーダンス）の大きさおよび位相を調整することができるため、短時間でインピーダンスを変化させることができる。
【００４６】
次に、本発明のロードプルおよびソースプル測定用チューナを構成する可変容量コンデンサＣｔ（第１の可変容量コンデンサＣｔ１および第２の可変容量コンデンサＣｔ２）の作製方法の例について説明する。
【００４７】
図３は本発明のロードプルまたはソースプル測定用チューナにおける可変容量コンデンサについて、５つの可変容量素子を有する可変容量コンデンサの例を示す透視状態の平面図であり、図４は図３に示す可変容量コンデンサの作製途中の状態を示す平面図であり、図５は図３に示す可変容量コンデンサのＡ−Ａ’線断面図である。
【００４８】
図３〜図５において、１は支持基板、２は下部電極層、31，32，33，34，35は導体ライン、４は薄膜誘電体層、５は上部電極層、61，62，63，64，65，66，67，68は薄膜抵抗、７は絶縁層、８は引き出し電極層、９は保護層、10は半田拡散防止層、111，112は半田端子部、113，114も半田端子部である。なお、この半田拡散防止層10と半田端子部111および112とで、それぞれ第１信号端子（入力端子）および第２信号端子（出力端子）を構成している。また、半田拡散防止層10と半田端子部113および114とで、それぞれ第１バイアス端子Ｖ１および第２バイアス端子Ｖ２を構成している。
【００４９】
支持基板１は、アルミナセラミックス等のセラミック基板や、サファイア等の単結晶基板等である。この支持基板１の上に下部電極層２，薄膜誘電体層４および上部電極層５を順次、支持基板１のほぼ全面に成膜する。これら各層の成膜終了後、上部電極層５，薄膜誘電体層４および下部電極層２を順次所定の形状にエッチングする。
【００５０】
下部電極層２は、薄膜誘電体層４の形成に高温スパッタリングが必要となるため、その高温に耐えられるように高融点であることが必要である。具体的には、Ｐｔ，Ｐｄ等の金属材料から成るものである。この下部電極層２も、高温スパッタリングで形成される。さらに、下部電極層２は、高温スパッタリングによる形成後に、薄膜誘電体層４のスパッタリング温度である700〜900℃へ加熱され、薄膜誘電体層４のスパッタリング開始まで一定時間保持することにより、平坦な層となる。
【００５１】
ここで、下部電極層２の厚みは、第２信号端子（半田端子部112および半田拡散防止層10）から直流制限容量素子Ｃ12までの抵抗成分や、直流制限容量素子Ｃ11から第１の可変容量素子Ｃ１，第２の可変容量素子Ｃ２から第３の可変容量素子Ｃ３，第４の可変容量素子Ｃ４から第５の可変容量素子Ｃ５までの抵抗成分と、下部電極層２との連続性を考慮した場合、厚いほうが望ましいが、支持基板１との密着性を考慮した場合は、相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、0.1μｍ〜10μｍである。下部電極層２の厚みが0.1μｍよりも薄くなると、電極自身の抵抗が大きくなるほか、下部電極層２の連続性が確保できなくなる可能性がある。一方、10μｍより厚くすると、内部応力が大きくなって、支持基板１との密着性が低下したり、支持基板１の反りを生じたりするおそれがある。
【００５２】
薄膜誘電体層４は、少なくともＢａ，Ｓｒ，Ｔｉを含有するペロブスカイト型酸化物結晶から成る高誘電率の誘電体層であることが好ましい。この薄膜誘電体層４は、下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行なう。このとき、基板温度を高く、例えば800℃として高温スパッタリングを行なうことにより、スパッタリング後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層４を得ることができる。
【００５３】
上部電極層５の材料としては、この層の抵抗を下げるため、抵抗率の小さなＡｕが望ましいが、薄膜誘電体層４との密着性向上のためには、Ｐｔ等を密着層として用いることが望ましい。この上部電極層５の厚みは0.1μｍ〜10μｍとなっている。この厚みの下限については、下部電極層２と同様に、上部電極層５自身の抵抗を考慮して設定される。また、厚みの上限については、薄膜誘電体層４との密着性を考慮して設定される。
【００５４】
バイアス回路を構成する第１個別バイアスラインＢ11，Ｂ12，Ｂ13は、導体ライン31と薄膜抵抗66，67，68とから構成され、第１バイアス端子Ｖ１から第４の可変容量素子Ｃ４と第５の可変容量素子Ｃ５との接続点との間、第２の可変容量素子Ｃ２と第３の可変容量素子Ｃ３との接続点との間、および第１の可変容量素子Ｃ１と直流制限容量素子Ｃ11との接続点との間にそれぞれ設けられている。
【００５５】
そして、これら第１個別バイアスラインＢ11，Ｂ12，Ｂ13と第１バイアス端子Ｖ１との間には、共用する第１共通バイアスラインＢＯが設けられている。この例の第１共通バイアスラインＢＯは、導体ライン31と薄膜抵抗61とで構成されている。
【００５６】
同様に、第２個別バイアスラインＢ21，Ｂ22，Ｂ23は、導体ライン32，33，34，35と薄膜抵抗63，64，65とから構成され、第２バイアス端子Ｖ２から第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２との接続点、すなわち第１の可変容量素子Ｃ１の上部電極層５と第２の可変容量素子Ｃ２の上部電極層５とを接続する引き出し電極層８との間、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４との接続点、すなわち第３の可変容量素子Ｃ３の上部電極層５と第４の可変容量素子Ｃ４の上部電極層５とを接続する引き出し電極層８との間、第５の可変容量素子Ｃ５と直流制限容量素子Ｃ12との接続点、すなわち第５の可変容量素子Ｃ５の上部電極層５と直流制限容量素子Ｃ12の上部電極層５とを接続する引き出し電極層８との間にそれぞれ設けられている。
【００５７】
そして、これら第２個別バイアスラインＢ21，Ｂ22，Ｂ23と第２バイアス端子Ｖ２との間には、共用する第２共通バイアスラインＢＩが設けられている。この例の第２共通バイアスラインＢＩは、導体ライン32と薄膜抵抗62とで構成されている。
【００５８】
この導体ライン31，32，33，34，35は、上述の下部電極層２，薄膜誘電体層４および上部電極層５を形成した後、新たに成膜することによって形成することができる。その際には、既に形成した下部電極層２，薄膜誘電体層４および上部電極層５を保護するために、リフトオフ法を用いることが望ましい。また、これら導体ライン31〜35は、下部電極層２のパターニングの際に、同時にこれら導体ライン31〜35も形成するようにパターニングを行なうことによっても形成することができる。
【００５９】
この導体ライン31〜35の材料としては、第１および第２個別バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23の抵抗値のばらつきを抑制するために、低抵抗であるＡｕが望ましいが、薄膜抵抗63，64，65，66，67，68の抵抗が十分に高いので、Ｐｔ等を用いて、下部電極層２と同じ材料および同じ工程で形成してもよい。
【００６０】
次に、第１および第２個別バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23を構成する薄膜抵抗63〜68の材料としては、タンタル（Ｔａ）を含有し、かつその比抵抗が１ｍΩ・ｃｍ以上であるものが望ましい。具体的な材料としては、窒化タンタル（ＴａＮ）やＴａＳｉＮ，Ｔａ−Ｓｉ−Ｏを例示することができる。例えば、窒化タンタルの場合であれば、Ｔａをターゲットとして、窒素を加えてスパッタリングを行なうリアクティブスパッタリング法により、所望の組成比および抵抗率の薄膜抵抗63〜68を成膜することができる。
【００６１】
このスパッタリングの条件を適宜選択することにより、膜厚が40ｎｍ以上で、比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗63〜68を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング（ＲＩＥ）等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。
【００６２】
可変容量コンデンサＣｔ（Ｃｔ１，Ｃｔ２）を周波数２ＧＨｚで使用し、可変容量素子Ｃ１〜Ｃ５の容量を５ｐＦとした場合には、この周波数の１／10（200ＭＨｚ）からインピーダンスに悪影響を与えないように薄膜抵抗63〜68を可変容量素子Ｃ１〜Ｃ５のインピーダンスの10倍以上の抵抗値に設定するものとすると、必要な第１および第２個別バイアスラインＢ21，Ｂ22，Ｂ23，Ｂ21，Ｂ22，Ｂ23の抵抗値は、約3.2ｋΩ以上であればよい。本発明における可変容量コンデンサＣｔ（Ｃｔ１，Ｃｔ２）における薄膜抵抗63〜68の比抵抗率は１ｍΩ・ｃｍ以上が望ましいため、例えば第１および第２個別バイアスラインＢ21，Ｂ22，Ｂ23，Ｂ21，Ｂ22，Ｂ23の抵抗値として10ｋΩを得る場合であれば、薄膜抵抗63〜68のアスペクト比（長さ／幅）は、膜厚を50ｎｍとしたとき、50以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗63〜68となる。
【００６３】
これら薄膜抵抗63〜68を含む第１および第２個別バイアスラインＢ21，Ｂ22，Ｂ23，Ｂ21，Ｂ22，Ｂ23は、支持基板１上に直接形成されている。これにより、可変容量素子Ｃ１〜Ｃ５上に形成する際に必要となる、下部電極層２，上部電極層４および引き出し電極層８との絶縁を確保するための絶縁層が不要となり、可変容量素子Ｃ１〜Ｃ５を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗63〜68を用いることにより、形状を大きくすることなく、可変容量素子Ｃ１〜Ｃ５を作製することができる。
【００６４】
なお、このような薄膜抵抗63〜68に関することは、第１および第２共通バイアスラインＢＩ，ＢＯを構成する薄膜抵抗61，62に関しても同様である。
【００６５】
次に、絶縁層７は、この上に形成する引き出し電極層８と下部電極層２との絶縁を確保するために必要である。さらに、この絶縁層７は、第１および第２個別バイアスラインＢ21，Ｂ22，Ｂ23，Ｂ21，Ｂ22，Ｂ23、第１および第２共通バイアスラインＢＯ，ＢＩを被覆しており、薄膜抵抗61〜68が酸化されるのを防止できるため、第１および第２個別バイアスラインＢ21，Ｂ22，Ｂ23，Ｂ21，Ｂ22，Ｂ23、第１および第２共通バイアスラインＢＯ，ＢＩの抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層７の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも１種類よりなるものとするとよい。これらは、被覆性を考慮して、化学気相堆積（ＣＶＤ）法等により、成膜することが望ましい。
【００６６】
また、絶縁層７は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層７には、薄膜抵抗63〜65と引き出し電極層８との接続を確保するために導体ライン33〜35の一部を露出させるために導体ライン33〜35上の絶縁層７に導体ライン33〜35に到達する貫通孔を設けている。その他でこの絶縁層７から露出させる部位としては、上部電極層４および半田端子部111，112，113，114のみとしておくことが、耐湿性向上の観点から好ましい。
【００６７】
次に、引き出し電極層８は、直流制限容量素子Ｃ11の上部電極層５と一方の端子形成部111とを、または上部電極層５同士を連結させて、直流制限容量素子Ｃ11を端子形成部111に接続するとともに、第１の可変容量素子Ｃ１と第２の可変容量素子Ｃ２と、第３の可変容量素子Ｃ３と第４の可変容量素子Ｃ４と、第５の可変容量素子Ｃ５と直流制限容量素子Ｃ12との各々を直列接続するものである。さらに、可変容量素子Ｃ１とＣ２と、Ｃ３とＣ４と、Ｃ５とＣ12との各々にまたがる引き出し電極層８は、絶縁層７の貫通孔を通ってそれぞれ導体ライン33，34，35と接続している。この引き出し電極層８の材料としては、Ａｕ，Ｃｕ等の低抵抗な金属を用いることが望ましい。また、引き出し電極層８に対する絶縁層７との密着性を考慮して、Ｔｉ，Ｎｉ等の密着層を使用してもよい。
【００６８】
次に、半田端子部111，112，113，114を露出させて全体を被覆するように、保護層９を形成する。保護層９は、可変容量素子Ｃ１を始めとする可変容量コンデンサＣｔの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層９の形成時には、半田端子部111，112，113，114を露出するようにする。保護層９の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やＢＣＢ（ベンゾシクロブテン）樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。
【００６９】
半田拡散防止層10は、半田端子部111，112，113，114形成の際のリフローや実装の際に、半田端子部111，112，113，114の半田の下部電極層２への拡散を防止するために形成する。この半田拡散防止層10の材料としては、Ｎｉが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いＡｕ，Ｃｕ等を0.1μｍ程度形成する場合もある。
【００７０】
最後に、半田端子部111，112，113，114を形成する。これは、可変容量コンデンサＣｔ（Ｃｔ１，Ｃｔ２）の外部の配線基板への実装を容易にするために形成する。これら半田端子部111，112，113，114は、半田端子部111，112，113，114に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。
【００７１】
以上述べた可変容量コンデンサＣｔ（Ｃｔ１，Ｃｔ２）によれば、第１および第２個別バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23、第１および第２共通バイアスラインＢＯ，ＢＩもしくはその一部に、窒化タンタルを含有し、かつ比抵抗が１ｍΩ・ｃｍ以上の薄膜抵抗61〜66を用いることにより、薄膜抵抗61〜68のアスペクト比を低減して可変容量コンデンサＣｔ（Ｃｔ１，Ｃｔ２）の小型化を実現している。さらには、第１および第２個別バイアスラインＢ11，Ｂ12，Ｂ13，Ｂ21，Ｂ22，Ｂ23、第１および第２共通バイアスラインＢＯ，ＢＩを支持基板１上に直接形成することにより、可変容量素子Ｃ１等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。このため、電圧印加のためにバイアス供給回路を追加する必要がなく、ロードプルまたはソースプル測定用チューナの取扱いが容易であり、かつ小型化できる。
【００７２】
また、上述の実施の形態の例では、第１共通バイアスラインＢＯおよび第２共通バイアスラインＢＩに薄膜抵抗61および62を用いているが、必要なバイアスラインのインピーダンスが第１個別バイアスラインＢ11，Ｂ12，Ｂ13および第２個別バイアスラインＢ21，Ｂ22，Ｂ23で満足できれば、図1の等価回路図において、ＲＩ＝０Ω，ＲＯ＝０Ωとしても構わない。すなわち、図４において薄膜抵抗61，62を導体ラインとしても構わない。
【００７３】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、図６に図１と同様の等価回路図で示すように、第１の可変容量コンデンサＣｔ１の入力端子に抵抗成分およびインダクタ成分の少なくとも一方を含む被測定デバイスに電源を供給するためのバイアスラインＢ101（同図では、抵抗成分Ｒ101を示す。）を設けた構成とした第１の可変容量コンデンサＣｔ１を有したロードプルまたはソースプル測定用チューナとしても構わない。
【図面の簡単な説明】
【００７４】
【図１】本発明のロードプルまたはソースプル測定用チューナの実施の形態の一例を示す等価回路図である。
【図２】図１に示すロードプルまたはソースプル測定用チューナにおけるインピーダンス変化を説明するためのスミスチャートである。
【図３】５つの可変容量素子を有する可変容量コンデンサの例を示す透視状態の平面図である。
【図４】図３に示す可変容量コンデンサの作製途中の状態を示す平面図である。
【図５】図３のＡ−Ａ’線断面図である。
【図６】本発明のロードプルまたはソースプル測定用チューナの実施の形態の他の例を示す等価回路図である。
【図７】ロードプルまたはソースプル測定の測定系の概略構成図である。。
【図８】（ａ）は従来のロードプル測定用チューナの外観斜視図、（ｂ）はその断面図である。
【図９】（ａ）はロードプルまたはソースプル測定用チューナの等価回路図、（ｂ）はロードプルまたはソースプル測定用チューナによるある周波数におけるＺＬの負荷条件の変化をスミスチャートに表示した図、（ｃ）は（ｂ）と同様のスミスチャート上に示したＺＬの負荷の例である。
【図１０】（ａ）〜（ｅ）は、それぞれ従来のロードプル測定用チューナにおける中心導体と可動金属片との位置関係を示す断面図である。
【符号の説明】
【００７５】
１・・・支持基板
２・・・下部電極層
31、32、33、34、35・・・導体ライン
４・・・薄膜誘電体層
５・・・上部電極層
61、62、63、64、65、66、67、68・・・薄膜抵抗
７・・・絶縁層
８・・・引出し電極層
９・・・保護層
10・・・半田拡散防止層
111、112、113、114・・・半田端子部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５・・・可変容量素子
Ｃ11、Ｃ12・・・直流制限容量素子
Ｂ11、Ｂ12、Ｂ13・・・第１個別バイアスライン
Ｂ21、Ｂ22、Ｂ23・・・第２個別バイアスライン
ＢＯ・・・第１共通バイアスライン
ＢＩ・・・第２共通バイアスライン
Ｒ11、Ｒ12、Ｒ13、Ｒ21、Ｒ22、Ｒ23、ＲＯ、ＲＩ、R101・・・抵抗成分
Ｖ１・・・第１バイアス端子
Ｖ２・・・第２バイアス端子
Ｃｔ１・・・第１の可変容量コンデンサ
Ｃｔ２・・・第２の可変容量コンデンサ
ＴＬ１・・・伝送線路
【図１】
2006064543.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006064543.tif 000009
【図８】
2006064543.tif 000010
【図９】
2006064543.tif 000011
【図１０】
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