(57)【要約】  【課題】半導体装置において、オン抵抗の増加抑制及び高耐圧化を両立する。  【解決手段】高耐圧半導体装置は、支持基板１０１と、絶縁膜１０２と、活性層１０３とを備えるＳＯＩ基板に形成され、活性層１０３に形成されたＮ型ウェル領域１０５及びＰ型ドレインオフセット領域１０４と、ウェル領域１０５上に形成されたＰ型ソース領域１０６と、ドレインオフセット領域１０４上に形成されたＰ型ドレイン領域１０８と、少なくとも活性層１０３のソース領域１０６及びドレインオフセット領域１０４に挟まれた領域上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０上に形成されたゲート電極１１１とを備えると共に、ドレインオフセット領域１０４の下に形成されたＮ型ディープウェル領域１１２を更に備え、ディープウェル領域１１２形成用Ｎ型不純物の濃度ピークは、ドレインオフセット領域１０４形成用Ｐ型不純物の濃度ピークよりも深い位置に存在する。【選択図】図１
2006310770.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置であって、
前記活性層の上に形成された第１導電型のウェル領域と、
前記活性層の上に、前記ウェル領域とは離れて形成された第２導電型のドレインオフセット領域と、
前記ウェル領域の上に形成された前記第２導電型のソース領域と、
前記ドレインオフセット領域の上に形成された前記第２導電型のドレイン領域と、
少なくとも、前記活性層のうちの前記ソース領域及び前記ドレインオフセット領域に挟まれた領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備えると共に、
前記活性層における前記ドレインオフセット領域の下に形成された前記第１導電型のディープウェル領域を更に備え、
前記ディープウェル領域を形成するために導入されている前記第１導電型の不純物の濃度ピークは、前記ドレインオフセット領域を形成するために導入されている前記第２導電型の不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。
【請求項２】
請求項１において、
前記ディープウェル領域は、前記ドレイン領域の下方を除く前記ドレインオフセット領域の下に形成されていることを特徴とする高耐圧半導体装置。
【請求項３】
請求項１において、
前記ディープウェル領域は、少なくとも前記ドレインオフセット領域の下及び前記ウェル領域の下に形成されると共に、
前記ディープウェル領域を形成するために導入されている前記第１導電型不純物の濃度ピークは、前記ウェル領域を形成するために導入されている前記第１導電型不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。
【請求項４】
請求項１において、
前記ディープウェル領域は、前記ドレイン領域の下方を除いて、少なくとも前記ドレインオフセット領域の下及び前記ウェル領域の下に形成されると共に、
前記ディープウェル領域を形成するために導入されている前記第１導電型不純物の濃度ピークは、前記ウェル領域を形成するために導入されている前記第１導電型不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置。
【請求項５】
支持基板と、前記支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置の製造方法であって、
前記活性層の上に、第１導電型のウェル領域を形成する工程と、
前記活性層の上に、前記ウェル領域とは離れて第２導電型のドレインオフセット領域を形成する工程と、
前記ウェル領域の上に、前記第２導電型のソース領域を形成する工程と、
前記ドレインオフセット領域の上に、前記第２導電型のドレイン領域を形成する工程と、
少なくとも、前記活性層のうちの前記ソース領域及び前記ドレインオフセット領域に挟まれた領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、電極を形成する工程とを備えると共に、
前記活性層における前記ドレインオフセット領域の下に、前記第１導電型の不純物を高エネルギー注入して前記第１導電型のディープウェル領域を形成する工程を更に備え、
前記ディープウェル領域を形成するために導入する前記第１導電型の不純物の濃度ピークは、前記ドレインオフセット領域を形成するために導入する前記第２導電型の不純物の濃度ピークよりも深い位置に存在することを特徴とする高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧半導体装置とその製造方法に関し、特にオン抵抗の増加を極力抑制しつつ、高耐圧化を実現する高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタに関するものである。
【背景技術】
【０００２】
半導体装置の素子間分離として、以前からｐｎ接合を利用した接合分離技術が多く使用されてきた。しかし、近年では、埋め込み絶縁膜を有するＳＯＩ（silicon on insulator）基板に、ＳＯＩ基板表面から埋め込み絶縁膜まで届くトレンチを形成し、該トレンチ内部に絶縁膜を形成するという方法である誘電体分離が用いられるようになってきている。
【０００３】
特に、一般的に分離を深く形成する必要のある高耐圧パワー分野の半導体装置においては、このようなＳＯＩ−トレンチ分離が有効である。これは、高耐圧パワー分野の半導体において、ｐｎ接合分離を用いると分離領域の面積が大きくなってしまう欠点があったが、ＳＯＩ−トレンチ分離を用いることで分離領域の面積の縮小が可能となるためである。この結果、チップの小型化を図ることができる。更に、素子間のクロストークが無くなり、出力部である複数の高耐圧パワー素子と、その駆動回路部である複数の低耐圧素子とを、同一チップ内に形成することが容易になるという利点もある。
【０００４】
以上のような利点から、ＳＯＩ基板上に形成する高耐圧パワー素子が注目されている。
【０００５】
一般的に高耐圧パワー素子の性能は、その耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行なわれている。特に近年は、ＳＯＩ基板を用いた高耐圧パワー半導体製品も量産化されており、ＳＯＩ基板上に形成した高耐圧且つ低オン抵抗の高耐圧パワー素子について、その開発が活発になってきている。
【０００６】
従来の高耐圧ＭＯＳトランジスタの一例を、図１０に示す。これは、特許文献１に記載の技術であり、特に、高耐圧ＰチャネルＭＯＳトランジスタに関するものである。この高耐圧ＰチャネルＭＯＳトランジスタを実用した一例としては、例えば、図１１に示したＰＤＰ（プラズマディスプレイパネル）用ドライバＩＣが挙げられる。図１１中のＨＰ１〜ＨＰ３が、図１０に示すような高耐圧ＰチャネルＭＯＳトランジスタに相当する。このＩＣで特徴的な点は、高耐圧ＰチャネルＭＯＳトランジスタのゲートには百数十Ｖの高電圧（ＶＤＤＨ）が加わることである。そのため、ゲート酸化膜厚を厚くして、絶縁破壊耐圧を十分確保する構造にする必要がある。したがって、図１０の構造も、厚膜のゲート酸化膜を採用している。
【０００７】
以下、図１０に示す従来の高耐圧半導体装置の一つとして、高耐圧ＰチャネルＭＯＳトランジスタについて説明する。
【０００８】
このＰチャネルＭＯＳトランジスタは、図１０に示すように、Ｎ形又はＰ型の支持基板１１と、埋め込み酸化膜１２と、Ｎ型活性層１３から構成されるＳＯＩ基板を用いて構成されている。
【０００９】
該ＳＯＩ基板におけるＮ型活性層１３の上にＰ型ドレインオフセット領域１４が形成され、同じくＮ型活性層１３の上に、Ｐ型ドレインオフセット領域１４とは平面的に離間した位置にＮ型ウェル領域１５が形成されている。
【００１０】
また、Ｎ型ウェル領域１５の上に、Ｐ型ソース領域１６とＮ型ボディコンタクト領域１７とが形成されている。更に、Ｐ型ドレインオフセット領域１４の上に、Ｐ型ドレイン領域１８が形成されている。
【００１１】
また、少なくとも、Ｐ型ドレインオフセット領域１４と、Ｎ型ウェル領域１５と、Ｎ型活性層１３のうちのＰ型ドレインオフセット領域１４及びＮ型ウェル領域１５に挟まれた領域等の上に、ＬＯＣＯＳ酸化膜１９が形成されている。
【００１２】
また、Ｎ型ウェル領域１５の上に、厚膜のゲート酸化膜２０を介して、ゲート電極２１が形成されている。但し、厚膜のゲート酸化膜２０は、ＬＯＣＯＳ酸化膜１９によって兼用することが可能であり、図１０においては、そのような構成となっている。
【００１３】
また、Ｐ型ソース領域１６及びＮ型ボディコンタクト領域１７上にはソース電極、Ｐ型ドレイン領域１８上にはドレイン電極がそれぞれ接続されている。更に、Ｎ型又はＰ型の基板１１には、基板電極が接続されている。
【００１４】
このようなＰチャネルＭＯＳトランジスタにおいて、オフ時の耐圧を測定するためには、ソース電極及びゲート電極をＧＮＤに設定し、これと共に、ドレイン電極及び基板電極にはマイナス電位を印加する。
【００１５】
このようにして、ドレイン−ソース間に逆バイアス電圧が印加されると、Ｐ型ドレインオフセット領域１４及びＮ型活性層１３のうちＰ型ドレインオフセット領域１４の下に位置する部分が空乏化する。このようにして形成される空乏層により、ドレイン−ソース間に加わった電圧が支えられる。
【００１６】
ドレイン−ソース間に更に高い電圧を印加すると、ある電圧において空乏層内に形成される電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧が、トランジスタの耐圧値である。従って、耐圧を上げるためには、Ｐ型ドレインオフセット領域１４における不純物の濃度（以下、本明細書中においては、単に濃度という言葉で不純物の濃度の意味として用いる場合がある）を調整し、これによって空乏層が十分に広がり、電界強度が緩和される構造にする必要がある。
【特許文献１】特開２００４−０９６０８３号公報（第１項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来の高耐圧型のＰチャネルＭＯＳトランジスタの構造は、以下のような課題を有する。
【００１８】
従来の高耐圧型のＰチャネルＭＯＳトランジスタの構造によると、Ｎ型活性層１３の中にＰ型ドレインオフセット領域１４が形成されている。ここで、基本的にＰ型ドレインオフセット領域１４の濃度は、耐圧性を確保するため、Ｐ型ドレインオフセット領域１４が十分に空乏化するように最適化される。一般的には、ＲＥＳＵＲＦ（表面電界緩和）の効果が十分発揮されるように最適化される。
【００１９】
しかし、耐圧性確保のためにＰ型ドレインオフセット領域１４の濃度を最適化すると、そのことによってオン抵抗が上昇してしまう場合がある。これは、Ｐ型ドレインオフセット領域１４が、実際にオン電流が流れる領域であり、この領域の濃度がオン抵抗に直接関係するからである。
【００２０】
オン抵抗を低減するためには、Ｐ型ドレインオフセット領域１４における不純物濃度は大きいほど有利である。しかし、耐圧性の向上のためにはＰ型ドレインオフセット領域１４の濃度が大きいことは有利とは言えない。一般には、高い耐圧と低いオン抵抗とはトレードオフの関係にあり、つまり、Ｐ型ドレインオフセット領域１４の濃度を小さくすることによって耐圧は向上する傾向にある一方で、オン抵抗については大きくなってしまう。逆に、Ｐ型ドレインオフセット領域１４における濃度を高くすると、耐圧が低下する傾向にあるが、その一方で、オン抵抗は低減される。
【００２１】
以上のような関係であるため、耐圧性を重視する（つまり、Ｐ型ドレインオフセット領域１４の濃度を小さくする）と、オン抵抗は犠牲になって高くなることになる。
【００２２】
以上の課題に鑑み、本発明の目的は、オン抵抗の増加を極力抑制しながら高耐圧化を実現する高耐圧ＭＯＳトランジスタを備えた半導体装置と、その製造方法とを提供することである。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明に係る高耐圧半導体装置は、支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置であって、活性層の上に形成された第１導電型のウェル領域と、活性層の上に、ウェル領域とは離れて形成された第２導電型のドレインオフセット領域と、ウェル領域の上に形成された第２導電型のソース領域と、ドレインオフセット領域の上に形成された第２導電型のドレイン領域と、少なくとも、活性層のうちのソース領域及びドレインオフセット領域に挟まれた領域上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えると共に、活性層におけるドレインオフセット領域の下に形成された第１導電型のディープウェル領域を更に備え、ディープウェル領域を形成するために導入されている第１導電型の不純物の濃度ピークは、ドレインオフセット領域を形成するために導入されている第２導電型の不純物の濃度ピークよりも深い位置に存在する。
【００２４】
本発明の高耐圧半導体装置によると、第２導電型のドレインオフセット領域の下に第１導電型のディープウェル領域を備え、ドレインオフセット領域形成用不純物の濃度ピークよりも下に、ディープウェル領域形成用不純物の濃度ピークが位置している。このことから、オン抵抗の増加を抑制しながら耐圧性を向上することができる。この理由を以下に説明する。
【００２５】
尚、ドレインオフセット領域形成用不純物とは、ドレインオフセット領域を形成するために導入されている第２導電型不純物のことであり、また、ディープウェル領域形成用不純物とは、ディープウェル領域を形成するために導入されている第１導電型不純物のことである。また、濃度ピークとは、導入されている不純物の濃度プロファイルにおけるピークを意味する。
【００２６】
本発明の高耐圧半導体装置の耐圧は、従来の高耐圧半導体装置の耐圧がドレインオフセット領域及びその下に位置する活性層部分の濃度によって決定されていたのと同様に、基本的には、ドレインオフセット領域及びその下に位置するディープウェル領域の濃度（それぞれの領域を形成するために導入されている不純物の濃度）によって決定される。詳しく述べると、まず、互いに異なる導電型を有するドレインオフセット領域及びディープウェル領域の界面にはｐｎ接合が存在する。そこで、このｐｎ接合により十分な空乏層が形成されるように、ドレインオフセット領域及びディープウェル領域の濃度を最適化することにより、耐圧が確保される。
【００２７】
この一方で、オン抵抗はオン電流の流れる領域であるドレインオフセット領域の濃度に依存しており、ドレインオフセット領域の濃度が小さい場合にはオン抵抗は増加する。また、ディープウェル領域を形成するための不純物の濃度が大きくなると、このような不純物はドレインオフセット領域に対しても広がりをもって分布していることから、ディープウェル領域とは異導電型の領域であるドレインオフセット領域の濃度を相殺する。このような場合にも、同様にオン抵抗は増加することになる。
【００２８】
また、従来の高耐圧半導体装置の場合、均一な不純物濃度の分布を有する活性層に対してドレインオフセット領域が形成されている。このため、活性層の不純物濃度を高くすることによってｐｎ接合による空乏化を生じさせることは可能であったが、このようにした場合には、ドレインオフセット領域の濃度が相殺されて低くなり、オン抵抗が増加する。
【００２９】
しかしながら、本発明の高耐圧半導体装置によると、ディープウェル領域形成用不純物の濃度ピークは、ドレインオフセット領域形成用不純物の濃度ピークよりも下（深い位置）に位置している。このため、ディープウェル領域形成用不純物の濃度は、活性層の表面付近に向かって減少するように分布しており、ドレインオフセット領域の濃度を相殺することは抑制されている。言い換えると、ディープウェル領域が形成されていることによるドレインオフセット領域の実質的な濃度の低下は、ディープウェル領域形成用不純物の濃度ピークが浅い位置に存在する場合よりも緩和されている。同様に、前記のような濃度の低下は、従来技術のように均一な不純物濃度の分布を有する活性層に対してドレインオフセット領域が形成されていた場合に比べても緩和されている。このため、オン抵抗の増加は抑制されている。
【００３０】
以上のように、まず、ドレインオフセット領域の下に、ドレインオフセット領域とは反対の導電型を有するディープウェル領域が埋め込まれるように形成されていることから、ｐｎ接合による空乏層を利用して耐圧が高められている。これと共に、ディープウェル領域形成用不純物の濃度ピークが、ドレインオフセット領域形成用不純物の濃度ピークよりも下に位置することにより、ドレインオフセット領域の濃度が反対導電型不純物によって相殺されることは抑制されている。このため、ドレインオフセット領域の抵抗の増加は抑制されており、その結果、高耐圧半導体装置のオン抵抗増加は抑制されている。
【００３１】
このように、本発明の高耐圧半導体装置によると、オン抵抗の増加を抑制しながら耐圧を向上することができる。
【００３２】
尚、ディープウェル領域形成用不純物の濃度ピークは、ドレインオフセット領域とディープウェル領域との界面よりも深い位置に存在することが好ましい。
【００３３】
このようにすると、ディープウェル領域形成用不純物の濃度は、ピークがより深い位置に存在するために、活性層の表面付近においては、より小さくなる。つまり、ドレインオフセット領域形成用不純物の導入量が同じであっても、活性層の表層部における濃度は小さくなる。これにより、ドレインオフセット領域の濃度の相殺は更に抑制されるため、オン抵抗の増加が更に確実に抑制される。
【００３４】
また、ドレイン領域がドレインオフセット領域の内側に形成され、ドレイン領域とディープウェル領域とが接触することのない構造にすると、高耐圧半導体装置の耐圧はドレイン領域の濃度には依存しないようにすることができる。
【００３５】
また、ドレイン領域と支持基板との間に発生する寄生容量は、埋め込み酸化膜による第１の寄生容量と、ドレインオフセット領域及びディープウェル領域のｐｎ接合による第２の寄生容量とが直列に接続された合成容量となっている。このため、ドレイン領域の下方にもディープウェル領域が形成されていることによって生じる第２の寄生容量のために、ドレイン領域と支持基板との間に発生する寄生容量が減少し、トランジスタの周波数特性が改善されるという効果も実現する。
【００３６】
また、ディープウェル領域は、ドレイン領域の下方を除くドレインオフセット領域の下に形成されていることが好ましい。
【００３７】
このようにすると、ドレイン領域の下方において、ＳＯＩ基板を構成する絶縁膜とドレイン領域との間に発生するパンチスルーを抑制することができる。この結果、高耐圧半導体装置の耐圧が、ドレイン領域の下方において発生するパンチスルーによって低下するのを防ぐことができる。これについて、以下に説明する。
【００３８】
高耐圧半導体装置に電圧が印加されるとき、ドレイン領域の下方において空乏層が発生する。該空乏層がドレイン領域に達すると、ドレイン領域と絶縁膜との間にパンチスルーが発生する。このような場合、高耐圧半導体装置の耐圧がパンチスルーについての耐圧によって決まり、耐圧の低下に繋がることがある。
【００３９】
ここで、本発明の高耐圧半導体装置において、ドレイン領域の下方についてもディープウェル領域が形成されている場合、ディープウェル領域とドレインオフセット領域との界面に存在するｐｎ接合により空乏層が生じているため、前記のパンチスルーが発生しやすい。
【００４０】
これに対し、ディープウェル領域について、ドレイン領域の下方にあたる領域を除くドレインオフセット領域の下に形成するようにする。言い換えると、ディープウェル領域は、ドレインオフセット領域の下に形成するのであるが、ドレイン領域の下方に相当する領域については形成しないようにする。このようにすると、ドレイン領域の下方においては、ディープウェル領域の存在によるｐｎ接合が発生しないため、パンチスルーが生じ難くなる。
【００４１】
この結果、まず、ドレインオフセット領域の下にディープウェル領域が形成されていることにより、高耐圧半導体装置の耐圧が向上する。これに加えて、高耐圧半導体装置の耐圧が、パンチスルーについての耐圧によって決定され、それに起因して低下するのを避けることができる。
【００４２】
また、ディープウェル領域は、少なくともドレインオフセット領域の下及びウェル領域の下に形成されると共に、ディープウェル領域を形成するために導入されている第１導電型不純物の濃度ピークは、ウェル領域を形成するために導入されている第１導電型不純物の濃度ピークよりも深い位置に存在することが好ましい。
【００４３】
ここで、ウェル領域を形成するために導入されている第１導電型不純物のことを、以下ではウェル領域形成用不純物と呼ぶ。
【００４４】
このようにすると、ソース領域の下部において、ＳＯＩ基板を構成する絶縁膜とソース領域との間に発生するパンチスルーを抑制することができる。この結果、高耐圧半導体装置の耐圧が、ソース領域の下部において発生するパンチスルーによって低下するのを防ぐことができる。これについて、以下に説明する。
【００４５】
高耐圧半導体装置に電圧が印加されるとき、先にドレイン領域の場合について説明したのと同様に、ソース領域の下においても空乏層が発生し、ソース領域と絶縁膜との間にパンチスルーが発生する場合がある。
【００４６】
これに対し、第１導電型であるウェル領域と同じく第１導電型であるディープウェル領域をウェル領域の下にも形成すると、ソース領域と絶縁膜との間における第１導電型不純物の濃度を増加し、空乏化を抑制することができる。このため、ソース領域と絶縁膜との間に発生するパンチスルーを抑制し、このようなパンチスルーについての耐圧によって高耐圧半導体装置の耐圧が決定されるのを回避することができる。
【００４７】
この結果として、まず、ドレインオフセット領域の下にディープウェル領域が形成されていることによって高耐圧半導体装置の耐圧が向上する。これに加えて、高耐圧半導体装置の耐圧が、ソース領域の下方におけるパンチスルーについての耐圧によって決定され、それに起因して低下するのを避けることができる。
【００４８】
ここで、ディープウェル領域形成用不純物の濃度ピークが、ウェル領域形成用不純物の濃度ピークよりも深い位置に存在することにより、ウェル領域の表面付近における濃度に影響することなく、パンチスルー防止等のディープウェル領域の効果を実現することができる。
【００４９】
また、ディープウェル領域は、ドレイン領域の下方を除いて、少なくともドレインオフセット領域の下及びウェル領域の下に形成されると共に、ディープウェル領域を形成するために導入されている第１導電型不純物の濃度ピークは、ウェル領域を形成するために導入されている第１導電型不純物の濃度ピークよりも深い位置に存在することが好ましい。
【００５０】
このようにすると、それぞれ先に説明したように、ドレイン領域と絶縁膜との間及びソース領域と絶縁膜との間におけるパンチスルーの発生をいずれも抑制することができる。このため、高耐圧半導体装置の耐圧が、パンチスルーについての耐圧によって決定され、低下するのを回避することができる。ドレインオフセット領域の下にディープウェル領域が形成されていることによる耐圧の向上に加えて、このような効果が実現するため、高耐圧半導体装置の耐圧がより確実に向上する。
【００５１】
以上のように、本発明の高耐圧半導体装置によると、オン抵抗の増加を抑制しながら耐圧を向上することができる。
【００５２】
前記の目的を達成するため、本発明の高耐圧半導体装置の製造方法は、支持基板と、支持基板上に形成された絶縁膜と、絶縁膜上に形成された活性層とを備えるＳＯＩ基板を用いて形成された高耐圧半導体装置の製造方法であって、活性層の上に、第１導電型のウェル領域を形成する工程と、活性層の上に、ウェル領域とは離れて第２導電型のドレインオフセット領域を形成する工程と、ウェル領域の上に、第２導電型のソース領域を形成する工程と、ドレインオフセット領域の上に、第２導電型のドレイン領域を形成する工程と、少なくとも、活性層のうちのソース領域及びドレインオフセット領域に挟まれた領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、電極を形成する工程とを備えると共に、活性層におけるドレインオフセット領域の下に、第１導電型の不純物を高エネルギー注入して第１導電型のディープウェル領域を形成する工程を更に備え、ディープウェル領域を形成するために導入する第１導電型の不純物の濃度ピークは、ドレインオフセット領域を形成するために導入する第２導電型の不純物の濃度ピークよりも深い位置に存在する。
【００５３】
本発明の高耐圧半導体装置の製造方法によると、高エネルギー注入によって第１導電型不純物を活性層に導入することにより、活性層の表面から所定の深さに位置する濃度ピークを有するようにディープウェル領域を形成することができる。更に、注入のエネルギーを適切に選択することによって、濃度ピークの活性層の表面からの深さを調整することが可能であり、ディープウェル領域形成用不純物の濃度ピークをドレインオフセット領域形成用不純物の濃度ピークよりも下に設定することもできる。このようにすると、ディープウェル領域形成用不純物の濃度プロファイルは、濃度ピークの深さから活性層の表面に向かって不純物濃度が低下していくような濃度プロファイルとなる。
【００５４】
このようにして、活性層の内部に埋め込むように形成されたディープウェル領域を有する本発明の高耐圧半導体装置を製造することができる。このような高耐圧半導体装置は、オン抵抗の増加を抑制しながら耐圧が向上している。
【発明の効果】
【００５５】
本発明によると、高耐圧半導体装置について、第２導電型であるドレインオフセット領域を形成するための不純物の濃度ピークよりも深い位置に濃度ピークを有し且つ第１導電型であるディープウェル領域を備えることにより、オン抵抗の増加を抑制しながら耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。尚、第１導電型がＮ型、第２導電型がＰ型であるものとして説明するが、これとは逆の第１導電型がＰ型、第２導電型がＮ型である場合を特に除くものではない。
【００５７】
（第１の実施形態）
図１は、第１の実施形態に係る高耐圧半導体装置としての高耐圧ＰチャネルＭＯＳトランジスタ１００（以下、高耐圧ＰＭＯＳＦＥＴ１００と表記する）の断面を示す図である。高耐圧ＰＭＯＳＦＥＴ１００は、支持基板１０１と、支持基板１０１の上に形成された埋め込み酸化膜１０２と、埋め込み酸化膜１０２上に形成されたＰ型活性層１０３とから構成されるＳＯＩ基板を用いて形成されている。尚、本明細書の実施形態の記載において、Ｐ型活性層１０３とは、図１に示すように、ＳＯＩ基板の構成要素としての領域を言うものとする。つまり、Ｐ型活性層１０３と言った場合、不純物の導入等によって形成される種々の領域（後に述べるＰ型ドレインオフセット領域１０４及びＮ型ウェル領域１０５等）を含む。これに対し、Ｐ型活性層１０３のうち、他の領域が形成されていない領域を、Ｐ型領域１０３ａと呼ぶことにする。つまり、Ｐ型領域１０３ａは、Ｐ型活性層１０３の一部である。
【００５８】
また、高耐圧ＰＭＯＳＦＥＴ１００は、例えば、ＳＯＩ−トレンチ分離（図示していない）によって区画された領域の中に形成されている。
【００５９】
図１において、Ｐ型活性層１０３の上に、Ｐ型ドレインオフセット領域１０４が形成されている。また、同じくＰ型活性層１０３の上に、Ｐ型ドレインオフセット領域１０４とは平面的に離れてＮ型ウェル領域１０５が形成されている。
【００６０】
また、Ｎ型ウェル領域１０５の上に、Ｐ型ソース領域１０６と、Ｎ型ボディコンタクト領域１０７とが形成されている。更に、Ｐ型ドレインオフセット領域１０４の上に、Ｐ型ドレイン領域１０８が形成されている。
【００６１】
また、Ｐ型活性層１０３の、少なくともＰ型ドレインオフセット領域１０４と、Ｎ型ウェル領域１０５とに挟まれた領域の上に、ＬＯＣＯＳ酸化膜１０９が形成されている。
【００６２】
また、少なくともＮ型ウェル領域１０５の上に、厚膜のゲート酸化膜１１０を介して、ゲート電極１１１が形成されている。ここで、厚膜のゲート酸化膜１１０はＬＯＣＯＳ酸化膜１０９によって兼用することが可能であり、図１においても、そのような構成となっている。しかし、ＬＯＣＯＳ酸化膜１０９とは別の構成要素として、厚膜のゲート酸化膜１１０を備えていても良い。この場合、厚膜のゲート酸化膜１１０は、少なくとも、Ｐ型活性層１０３の表面うちのＰ型ソース領域１０８及びＰ型ドレインオフセット領域１０４に挟まれた領域の上に形成される。
【００６３】
また、Ｐ型ソース領域１０６及びＮ型ボディコンタクト領域１０７に対してソース電極Ｓ、Ｐ型ドレイン領域１０８に対してドレイン電極Ｄがそれぞれ形成されている。更に、支持基板１０１には、基板電極Ｓｂが接続される。尚、ソース電極Ｓ、ドレイン電極Ｄ及び基板電極Ｓｂについては、電気的な接続を図示したものであり、構造を表すものではない。また、ゲート電極１１１に対しても、Ｇとして電気的な接続を示している。
【００６４】
また、Ｐ型ドレイン領域１０８の下方を含むＰ型ドレインオフセット領域１０４の下に、Ｎ型ディープウェル領域１１２が形成されている。
【００６５】
以上に説明した構造において、Ｐ型ドレインオフセット領域１０４を形成するために導入されているＰ型不純物（以下、Ｐ型ドレインオフセット領域１０４形成用不純物という）の濃度ピークは、Ｐ型活性層１０３の表面付近に位置するようになっている。また、Ｎ型ディープウェル領域１１２を形成するために導入されているＮ型不純物（以下、Ｎ型ディープウェル領域１１２形成用不純物）の濃度のプロファイルは、その濃度ピークがＰ型ドレインオフセット領域１０４形成用不純物の濃度ピークよりも十分に深く位置しており、Ｐ型活性層１０３の表面に向かって濃度が小さくなるようになっている。このことにより、本実施形態の高耐圧ＰＭＯＳＦＥＴ１００は、オン抵抗の増加を抑制しながら耐圧が向上している。これについて、以下に説明する。
【００６６】
本実施形態の高耐圧ＰＭＯＳＦＥＴ１００の耐圧は、基本的には、Ｐ型ドレインオフセット領域１０４及びディープウェル領域１１２の濃度によって決定される。これは、図１０に示す従来の高耐圧半導体装置の耐圧が、基本的にはＰ型ドレインオフセット領域１４及びその下の活性層１３部分の濃度により決定されていたのと同様である。
【００６７】
そこで、高耐圧ＰＭＯＳＦＥＴ１００の耐圧を高めるため、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度を設定する。このようにすると、Ｐ型ドレインオフセット領域１０４とＮ型ディープウェル領域１１２の界面に存在するｐｎ接合による空乏層を十分に形成し、耐圧を高めることができる。
【００６８】
この一方で、高耐圧ＰＭＯＳＦＥＴ１００のオン抵抗は、オン電流の流れる領域であるＰ型ドレインオフセット領域１０４の濃度に依存しており、Ｐ型ドレインオフセット領域１０４の濃度が小さい場合にはオン抵抗は大きくなる。
【００６９】
また、Ｎ型ディープウェル領域１１２を形成するためのＮ型不純物の広がりにより、Ｐ型ドレインオフセット領域１０４に導入されているＰ型不純物の濃度が相殺されたとすると、このような場合にもオン抵抗は大きくなる。
【００７０】
しかし、高耐圧ＰＭＯＳＦＥＴ１００においては、先に説明したように、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークはＰ型活性層１０３の表面から深い位置に存在する。更に詳しくは、Ｐ型ドレインオフセット領域１０４形成用不純物の濃度ピークよりも下に位置するようになっている。この様子を、図２に示す。
【００７１】
図２は、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度を、ＬＯＣＯＳ酸化膜１０９とＰ型ドレインオフセット領域１０４との界面からの深さに対して示したプロファイルのイメージ図である。ここでは、Ｐ型ドレインオフセット領域１０４の形成のためにボロンを用い、Ｎ型ディープウェル領域１１２の形成のためにはリンを用いた場合を示している。また、縦軸の濃度については、対数で示されている。
【００７２】
図２に示すように、Ｎ型ディープウェル領域１１２を形成するためのリンの濃度について、濃度ピークはＰ型ドレインオフセット領域１０４形成用不純物の濃度ピークよりも深い位置に存在し、また、Ｐ型活性層１０３の表面に向かって濃度が下がっている。このため、Ｐ型活性層１０３の表面付近に濃度ピークがあるプロファイルをもってＮ型ディープウェル領域１１２のＮ型不純物が導入されている場合に比べ、Ｐ型ドレインオフセット領域１０４を形成するためのボロンの濃度が相殺されて実質的に低下するのは抑制されている。
【００７３】
以上のような濃度の分布となっていることから、Ｎ型ディープウェル領域１１２が形成されていることによって耐圧が高められていると共に、Ｐ型ドレインオフセット領域１０４におけるＰ型不純物の濃度低下が抑えられていることによってオン抵抗の増加は抑制されている。このような効果は、耐圧が最大となるようにＰ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度が調整されている場合にも実現されている。
【００７４】
ここで、本実施形態の高耐圧ＰＭＯＳＦＥＴ１００において、Ｐ型ドレインオフセット領域１０４形成用不純物の濃度ピークは、例えば、深さ０．２μｍの位置に濃度２．０×１０16ｃｍ-3のピークとして存在する。また、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークは、例えば、深さ２．２μｍの位置に濃度５．０×１０15ｃｍ-3のピークとして存在する。但し、これらは全て例を示すものであり、これらに限定するものではない。
【００７５】
このような高耐圧ＰＭＯＳＦＥＴ１００と、Ｎ型ディープウェル領域１１２が形成されていない従来の高耐圧半導体装置の特性を比較してみると、例えば耐圧が共に約２１５Ｖとなる構造において比較した場合、本発明の高耐圧ＰＭＯＳＦＥＴ１００のオン抵抗は、従来の高耐圧半導体装置のオン抵抗に対して最大で８０％程度まで抑制されうる。したがって、本発明の高耐圧ＰＭＯＳＦＥＴ１００は、従来の高耐圧半導体装置に比べてオン抵抗の増加を抑制しつつ高耐圧化することが可能である。尚、本発明の高耐圧ＰＭＯＳＦＥＴ１００は、従来の高耐圧半導体装置に比べて更に高耐圧化が可能であり、その際にもオン抵抗の増加を抑制することが可能である。
【００７６】
また、図２に示す濃度プロファイルにおいては、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークは、Ｐ型ドレインオフセット領域１０４とＮ型ディープウェル領域１１２との界面（ボロン濃度のプロファイルとリン濃度のプロファイルとの交点）よりも下に位置している。このようになっていると、Ｐ型ドレインオフセット領域１０４におけるボロン（Ｐ型不純物）の濃度のリン（Ｎ型不純物）による相殺は、更に確実に抑制されている。この結果、オン抵抗の増加を抑制すると共に耐圧を向上させる本実施形態の高耐圧ＰＭＯＳＦＥＴ１００の効果が顕著に実現するため、望ましい構成である。
【００７７】
しかし、このような場合に特に限定するものではない。例えば、ディープウェル領域１１２形成用不純物の濃度ピークが、Ｐ型ドレインオフセット領域形成用不純物の濃度ピークよりも下であり且つＰ型ドレインオフセット領域１０４とＮ型ディープウェル領域１１２との界面よりも上であってもよい。このような場合にも、本実施形態の高耐圧ＰＭＯＳＦＥＴ１００の効果は実現しうる。
【００７８】
また、本実施形態における高耐圧ＰＭＯＳＦＥＴ１００において、図１に示すように、高濃度（例えば、１．０×１０20ｃｍ-3）のＰ型ドレイン領域１０８は、低濃度（例えば、ピーク濃度２．０×１０16ｃｍ-3）のＰ型ドレインオフセット領域１０４の内部に形成され、Ｎ型ディープウェル領域１１２とは接しない構造となっている。このため、高耐圧ＰＭＯＳＦＥＴ１００の耐圧は、Ｐ型ドレイン領域１０８の濃度には依存することなく、既に述べたように、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度によって決定される。このため、Ｐ型ドレイン領域１０８の濃度の設定について自由度が高まると共に、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度によって耐圧及びオン抵抗の最適化を図ることができる。
【００７９】
また、ドレイン領域１０８と、支持基板１０１との間に発生する寄生容量は、次の二つの寄生容量が直列に接続した合成容量となる。つまり、該寄生容量は、埋め込み酸化膜１０２による第１の寄生容量と、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２のｐｎ接合による第２の寄生容量との合成容量である。このため、該寄生容量は、Ｎ型ディープウェル領域１１２の存在によって生じる第２の寄生容量のために低減され、この結果としてトランジスタの周波数特性が改善されている。Ｐ型ドレイン領域１０８の下方にもＮ型ディープウェル領域１１２が形成されていることには、このような効果もある。
【００８０】
また、本実施形態においては、ＳＯＩ基板を構成する活性層が、Ｐ型活性層１０３である場合を説明した。しかし、これに代えて、活性層がＮ型である場合にも、Ｎ型ディープウェル領域１１２を形成する効果を得ることができる。活性層がＮ型である場合、Ｎ型ディープウェル領域１１２が形成されていなくても活性層とＰ型ドレインオフセット領域１０４との界面にｐｎ接合が構成されている。しかし、Ｎ型ディープウェル領域１１２のＮ型不純物の濃度は、活性層のＮ型不純物の濃度よりも大きくすることができるため、ｐｎ接合をより有効に利用し、高い耐圧を得ることができる。
【００８１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３を参照して説明する。図３は、本実施形態に係る高耐圧半導体装置としての高耐圧ＰＭＯＳＦＥＴ１００ａの断面構造を示す図である。
【００８２】
図３に示す高耐圧ＰＭＯＳＦＥＴ１００ａは、Ｎ型ディープウェル領域１１２が形成されている位置を除いては、図１に示す第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００と同様の構造及び構成要素を有している。そのため、図３において図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明することにする。
【００８３】
図１の高耐圧ＰＭＯＳＦＥＴ１００において、Ｎ型ディープウェル領域１１２は、Ｐ型ドレイン領域１０８の下方を含むＰ型ドレインオフセット領域１０４の下の領域に形成されていた。これに対し、図３に示す本実施形態の高耐圧ＰＭＯＳＦＥＴ１００ａにおいては、Ｎ型ディープウェル領域は、Ｐ型ドレイン領域１０８の下方を除くＰ型ドレインオフセット領域１０４の下の領域に形成されている。この点が第１の実施形態との相違点である。
【００８４】
ここで、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度については、第１の実施形態の場合と同様である。
【００８５】
以上のような構造により、第１の実施形態の場合と同様に、Ｎ型ディープウェル領域１１２が形成されている効果として耐圧が向上していると共に、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークが深い位置に存在することから、オン抵抗の増加が抑制されている。
【００８６】
これに加えて、Ｎ型ディープウェル領域１１２がＰ型ドレイン領域１０８の下方を除く位置に形成されていることにより、ＳＯＩ基板を構成する埋め込み酸化膜１０２と、Ｐ型ドレイン領域１０８との間におけるパンチスルーを抑制し、このようなパンチスルーに起因する耐圧の低下を抑制することができる。これについて、以下に説明する。
【００８７】
高耐圧ＰＭＯＳＦＥＴ１００ａに電圧が印加されると、Ｐ型ドレイン領域１０８の下方に空乏層が発生する。このような空乏層は、Ｐ型ドレイン領域１０８と埋め込み酸化膜１０２との間にパンチスルーが生じる原因となる。
【００８８】
ここで、第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００のように、Ｐ型ドレイン領域１０８の下方においてもＮ型ディープウェル領域１１２が形成されている場合、Ｐ型ドレインオフセット領域１０４とＮ型ディープウェル領域１１２との界面に構成されるｐｎ接合によって空乏化が起こる。このため、高耐圧ＰＭＯＳＦＥＴ１００においては、Ｐ型ドレイン領域１０８と埋め込み酸化膜１０２との間にパンチスルーが生じやすく、このようなパンチスルーに対する耐圧によって高耐圧ＰＭＯＳＦＥＴ１００自体の耐圧が決定され、耐圧が低下する場合がある。
【００８９】
これに対し、本実施形態の高耐圧ＰＭＯＳＦＥＴ１００ａの場合、Ｐ型ドレイン領域１０８の下方を除くＰ型ドレインオフセット領域１０４の下の領域にＮ型ディープウェル領域１１２が形成されている。つまり、Ｐ型ドレイン領域１０８の下方にはＮ型ディープウェル領域１１２は形成されていないため、Ｐ型ドレインオフセット領域１０４とＮ型ディープウェル領域１１２との界面のｐｎ接合も、Ｐ型ドレイン領域１０８の下方には存在しない。この結果、ｐｎ接合による空乏化が原因のパンチスルーの発生は抑制され、高耐圧ＰＭＯＳＦＥＴ１００ａの耐圧低下が抑制されている。
【００９０】
尚、本実施形態においては、ＳＯＩ基板を構成する活性層がＰ型活性層１０３がＰ型である場合を説明している。しかし、活性層がＮ型である場合にも、Ｐ型ドレイン領域１０８と埋め込み酸化膜１０２との間のパンチスルーを抑制する効果は得られる。これは、Ｎ型ディープウェル領域１１２の濃度に比べてＮ型の活性層の濃度は小さいため、ｐｎ接合による空乏化が小さくなるためである。
【００９１】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図４を参照して説明する。図４は、本実施形態に係る高耐圧半導体装置としての高耐圧ＰＭＯＳＦＥＴ１００ｂの断面構造を示す図である。
【００９２】
図４に示す高耐圧ＰＭＯＳＦＥＴ１００ｂは、Ｎ型ディープウェル領域１１２が形成されている位置を除いては、図１に示す第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００と同様の構造及び構成要素を有している。そのため、図４において図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明することにする。
【００９３】
図１の高耐圧ＰＭＯＳＦＥＴ１００において、Ｎ型ディープウェル領域１１２は、Ｐ型ドレイン領域１０８の下方を含むＰ型ドレインオフセット領域１０４の下の領域に形成されていた。これに対し、図４に示す本実施形態の高耐圧ＰＭＯＳＦＥＴ１００ｂにおいては、Ｎ型ディープウェル領域は、Ｐ型ドレインオフセット領域１０４の下の領域に加え、Ｎ型ウェル領域の下の領域にも形成されている。更に、Ｐ型ドレインオフセット領域１０４及びＮ型ウェル領域１０５に挟まれた活性層１０３中にもＮ型ディープウェル領域１１２は形成されている。結果として、高耐圧ＰＭＯＳＦＥＴ１００ｂの全面に亘って、Ｐ型活性層１０３の深い位置にＮ型ディープウェル領域１１２が形成されていることになる。このような点が、第１の実施形態との相違点である。
【００９４】
ここで、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度については、第１の実施形態の場合と同様である。また、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークが、Ｎ型ウェル領域１０５を形成するために導入されているＮ型不純物（以下、Ｎ型ウェル領域１０５形成用不純物という）の濃度ピークよりも十分に深い位置に形成されている。
【００９５】
以上のような構造により、第１の実施形態の場合と同様に、Ｎ型ディープウェル領域１１２が形成されている効果として耐圧が向上していると共に、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークが深い位置に存在することから、オン抵抗の増加が抑制されている。
【００９６】
これに加えて、Ｎ型ディープウェル領域１１２がＮ型ウェル領域１０５の下の領域にも形成されていることにより、ＳＯＩ基板を構成する埋め込み酸化膜１０２と、Ｐ型ソース領域１０６との間におけるパンチスルーを抑制し、このようなパンチスルーに起因する耐圧の低下を抑制することができる。これについて、以下に説明する。
【００９７】
高耐圧ＰＭＯＳＦＥＴ１００ｂに電圧が印加されると、Ｐ型ソース領域１０６の下方においても空乏層が発生し、Ｐ型ソース領域１０６と埋め込み酸化膜１０２との間にパンチスルーが発生する原因となる。このようなパンチスルーが発生すると、パンチスルーについての耐圧によって高耐圧ＰＭＯＳＦＥＴ１００ｂの耐圧が決定し、耐圧が低下する場合がある。
【００９８】
ここで、第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００のように、Ｎ型ウェル領域１０５の下にはＮ型ディープウェル領域１１２が形成されていない場合、Ｐ型領域１０３ａとＮ型ウェル領域１０５との界面にｐｎ接合が生じ、これによって空乏化が起こる。このような空乏化は、Ｐ型ソース領域１０６と埋め込み酸化膜１０２との間パンチスルーが発生しやすくなる原因となる。
【００９９】
これに対し、Ｎ型ウェル領域１０５の下にもＮ型ディープウェル領域１１２が形成されていると、これら二つの領域は共にＮ型であるからｐｎ接合は構成されず、空乏化が発生しない。このため、Ｐ型ソース領域１０６と埋め込み酸化膜１０２との間のパンチスルーは発生し難くなる。
【０１００】
尚、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークがＮ型ウェル領域１０５形成用不純物の濃度ピークよりも十分に深い位置に形成されている。このことから、閾値電圧に直接関係するＮ型ウェル領域１０５の表面付近における不純物の濃度が変化するのを抑制しながら、先に説明したＮ型ウェル領域１０５と埋め込み酸化膜１０２との間のパンチスルーを抑制することができる。
【０１０１】
尚、ＳＯＩ基板を構成する活性層が、Ｐ型活性層１０３である本実施形態の場合とは異なり、活性層がＮ型である場合にも、パンチスルーを抑制する効果は得られる。これは、Ｎ型ディープウェル領域１１２のＮ型不純物の濃度は活性層のＮ型不純物の濃度よりも大きくなるため、Ｐ型ソース領域１０６と埋め込み酸化膜１０２との間におけるＮ型不純物の濃度が大きくなり、この位置でのパンチスルーが抑制されるからである。
【０１０２】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図５を参照して説明する。図５は、本実施形態に係る高耐圧半導体装置としての高耐圧ＰＭＯＳＦＥＴ１００ｃの断面構造を示す図である。
【０１０３】
図５に示す高耐圧ＰＭＯＳＦＥＴ１００ｃは、Ｎ型ディープウェル領域１１２が形成されている位置を除いては、図１に示す第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００と同様の構造及び構成要素を有している。そのため、図５において図１と同じ符号を用いることにより、同じ構成要素については説明を省略し、相違点について詳しく説明することにする。
【０１０４】
図１の高耐圧ＰＭＯＳＦＥＴ１００において、Ｎ型ディープウェル領域１１２は、Ｐ型ドレイン領域１０８の下方を含むＰ型ドレインオフセット領域１０４の下の領域に形成されていた。これに対し、図５に示す本実施形態の高耐圧ＰＭＯＳＦＥＴ１００ｃにおいては、Ｎ型ディープウェル領域は、Ｐ型ドレイン領域１０８の下方を除くＰ型ドレインオフセット領域１０４の下の領域と、Ｎ型ウェル領域の下の領域と、Ｐ型ドレインオフセット領域１０４及びＮ型ウェル領域１０５に挟まれた活性層１０３中とに形成されている。結果として、Ｐ型ドレイン領域１０８の下方を除き、高耐圧ＰＭＯＳＦＥＴ１００ｃの全面に亘って、Ｐ型活性層１０３の深い位置にＮ型ディープウェル領域１１２が形成されていることになる。このような点が、第１の実施形態との相違点である。
【０１０５】
ここで、Ｐ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２の濃度については、第１の実施形態の場合と同様である。また、Ｎ型ディープウェル領域１１２形成用不純物の濃度ピークがＮ型ウェル領域１０５形成用不純物の濃度ピークよりも十分に深い位置に形成されている。
【０１０６】
これに加えて、第２の実施形態の場合と同様に、Ｐ型ドレイン領域１０８の下方においてはＮ型ディープウェル領域１１２が形成されてないことから、Ｐ型ドレイン領域１０８と埋め込み酸化膜１０２との間のパンチスルーが抑制されている。また、第３の実施形態の場合と同様に、Ｎ型ウェル領域１０５の下方においてもＮ型ディープウェル領域１１２が形成されていることから、Ｐ型ソース領域１０６と埋め込み酸化膜１０２との間のパンチスルーについても抑制されている。
【０１０７】
以上のことから、本実施形態の高耐圧ＰＭＯＳＦＥＴ１００ｃによると、耐圧がパンチスルーによって決定されて低下するのを確実に抑制することができる。
【０１０８】
尚、本実施形態ではＰ型活性層１０３を用いているが、これに代えて、活性層がＮ型の場合にもパンチスルーを抑制する効果が得られるのは、第２及び第３の実施形態の場合と同様である。
【０１０９】
（第５の実施形態）
次に、第５の実施形態として、第１の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
【０１１０】
図６（ａ）〜（ｄ）は、本発明の第１の実施形態の高耐圧ＰＭＯＳＦＥＴ１００について、製造工程を説明するための図である。
【０１１１】
図６（ａ）に示すように、高耐圧ＰＭＯＳＦＥＴ１００は、支持基板１０１と、埋め込み酸化膜１０２と、Ｐ型活性層１０３とから構成されるＳＯＩ基板を用いて形成する。尚、第１の実施形態においても述べたように、Ｐ型活性層１０３とはＳＯＩ基板の構成要素としての領域を指し、不純物の導入等によって内部に形成される種々の領域を含めてＰ型活性層１０３と呼ぶことにする。これに対し、Ｐ型活性層１０３のうち、他の領域が形成されていない領域を、Ｐ型領域１０３ａと呼ぶ。
【０１１２】
このようなＳＯＩ基板のＰ型活性層１０３に対し、Ｎ型不純物を高エネルギー注入する。これにより、Ｐ型活性層１０３の表面から距離のある深い位置に埋め込むように、高エネルギー注入Ｎ型領域１１２ａを形成する。ここで、注入するＮ型不純物として例えばリンを使用し、注入エネルギーは例えば２．０ＭｅＶ以上で且つ２．５ＭｅＶ以下、注入量は例えば１．０×１０12ｃｍ-2以上で且つ２．０×１０12ｃｍ-2以下とする。また、不純物の注入を行なう領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行なう領域に開口を有するようにパターニングすることによって規定する。
【０１１３】
次に、Ｐ型活性層１０３の表層部に、Ｐ型注入領域１０４ａを形成する。このためには、例えば、注入エネルギーが４０ｋｅＶ以上で且つ１８０ｋｅＶ以下であり、注入量が２．０×１０12ｃｍ-2以上で且つ３．０×１０12ｃｍ-2以下である不純物の注入を行なう。また、高耐圧ＰＭＯＳＦＥＴ１００においては、Ｎ型ディープウェル領域１１２はＰ型ドレインオフセット領域１０４の下の領域に形成されるのであるから、Ｐ型注入領域１０４ａは、高エネルギー注入Ｎ型領域１１２ａの上に位置するように形成する。
【０１１４】
更に、Ｐ型活性層１０３の表層部におけるＰ型注入領域１０４ａとは離れた領域に、例えばリンの注入によって、Ｎ型注入領域１０５ａを形成する。
【０１１５】
次に、図６（ｂ）に示すように、高エネルギー注入Ｎ型領域１１２ａ、Ｐ型注入領域１０４ａ及びＮ型注入領域１０５ａについて、注入されている不純物をそれぞれ拡散する。これによって、順に、Ｎ型ディープウェル領域１１２、Ｐ型ドレインオフセット領域１０４及びＮ型ウェル領域１０５が形成される。このためには、例えば、窒素雰囲気中における高温ドライブインによる熱拡散を行なえばよい。
【０１１６】
このような処理によって、第１の実施形態において説明したような不純物濃度のプロファイル（ピーク位置及びピーク濃度等）を有するＰ型ドレインオフセット領域１０４及びＮ型ディープウェル領域１１２等を形成することができる。
【０１１７】
次に、図６（ｃ）に示すように、Ｐ型不純物の注入等により、Ｐ型ソース領域１０６を形成する。この後、Ｐ型活性層１０３の表面の一部の領域に、ＬＯＣＯＳ酸化膜１０９を形成する。具体的には、例えば、後にＰ型ドレイン領域１０８を形成するための領域を除くＰ型ドレインオフセット領域１０４上と、Ｎ型ウェル領域１０５及びＰ型ソース領域１０６のそれぞれ一部の上と、Ｐ型領域１０３ａのＮ型ウェル領域１０５及びＰ型ドレインオフセット領域１０４に挟まれた領域の上に形成する。
【０１１８】
尚、図６（ｃ）には、ＬＯＣＯＳ酸化膜１０９によって厚膜のゲート酸化膜１１０を兼用している場合を示している。しかし、厚膜のゲート酸化膜１１０を形成するための個別の熱酸化処理を行ない、厚膜のゲート酸化膜１１０を必要な膜厚に形成する工程を設けても良い。この場合、厚膜のゲート酸化膜１１０は、少なくとも、Ｎ型ウェル領域１０５及びＰ型領域１０３ａのうちのＰ型ソース領域１０８及びＰ型ドレインオフセット領域１０４に挟まれた領域上に形成する。
【０１１９】
次に、図６（ｄ）に示すように、厚膜のゲート酸化膜１１０の上に、ゲート電極１１１を形成する。これは、例えば、リンがドープされたポリシリコン膜をＣＶＤ（Chemical Vapor Deposition ）法により形成し、その上にフォトエッチング技術によってレジストをパターニングした後、ドライエッチング等によって前記のポリシリコン膜を加工することによって形成する。
【０１２０】
次に、例えばボロンの注入によってＰ型ドレイン領域１０８を形成すると共に、例えばリン又は砒素の注入によってＮ型ボディコンタクト領域１０７を形成する。
【０１２１】
次に、図には示していないが、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極１１１、Ｐ型ソース領域１０６、Ｎ型ボディコンタクト領域１０７及びＰ型ドレイン領域１０８の上において、それぞれ前記の酸化膜にコンタクトエッチを行ない、開口を形成する。更に、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターニングし、金属電極を形成する。具体的には、ゲート電極１１１と、Ｐ型ソース領域１０６及びＮ型ボディコンタクト領域１０７と、Ｐ型ドレイン領域１０８とがそれぞれ外部電位を取れるように、金属電極が形成される。
【０１２２】
（第６の実施形態）
次に、第６の実施形態として、第２の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
【０１２３】
図７（ａ）〜（ｄ）は、第２の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００ａの製造工程を説明する図である。この製造工程と、図６（ａ）〜（ｄ）を参照して説明した第１の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００の製造工程とについて、高エネルギー注入Ｎ型領域１１２ａを形成する位置が相違点となっており、他の点は同様である。そこで、同様である点については説明を省略し、相違点について説明する。
【０１２４】
第２の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００ａを製造する際には、図７（ａ）に示すように、高エネルギー注入Ｎ型領域１１２ａは、図６（ａ）に示す場合よりも狭い範囲に形成する。このためには、高エネルギー注入を行なう際の膜厚レジストについて、対応する位置に開口を有するようにパターニングすればよい。
【０１２５】
Ｐ型注入領域１０４ａ及びＮ型注入領域１０５ａについては、図６（ａ）に示すのと同様の位置に形成する。結果として、Ｐ型注入領域１０４ａは、高エネルギー注入Ｎ型領域１１２ａの上方を含む位置に形成される。
【０１２６】
この後、不純物の熱拡散により、図７（ｂ）に示すように、図６（ｂ）の場合よりも狭い範囲にＮ型ディープウェル領域１１２が形成される。更に、図７（ｃ）及び（ｄ）に示す、高耐圧ＰＭＯＳＦＥＴ１００の製造工程と同様の工程を行なう。
【０１２７】
以上のようにして、図３に示す、Ｐ型ドレイン領域１０８の下方を除くＰ型ドレインオフセット領域１０４の下の領域にＮ型ディープウェル領域１１２が形成された高耐圧ＰＭＯＳＦＥＴ１００ａが製造される。
【０１２８】
（第７の実施形態）
次に、第７の実施形態として、第３の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
【０１２９】
図８（ａ）〜（ｄ）に、第３の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００ｂの製造工程を説明する図を示した。これについても、高エネルギー注入Ｎ型領域１１２ａの形成位置を除いて、先に説明した第１の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００等の製造工程と同様である。つまり、図４に示すように、高耐圧ＰＭＯＳＦＥＴ１００ｂの全面に亘ってＰ型活性層１０３の深い位置にＮ型ディープウェル領域１１２を形成するのであるから、高エネルギー注入Ｎ型領域１１２ａは、図８（ａ）に示すように、高耐圧ＰＭＯＳＦＥＴ１００ｂの全面に亘って形成する。詳しい説明は省略するが、これによって、第３の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００ｂを製造することができる。
【０１３０】
（第８の実施形態）
次に、第８の実施形態として、第４の実施形態に係る高耐圧半導体装置の製造方法について、図面を参照して説明する。
【０１３１】
図９（ａ）〜（ｄ）に、第４の実施形態に係る高耐圧ＰＭＯＳＦＥＴ１００ｃの製造工程を示した。この場合も、Ｐ型ドレイン領域１０８の下方を除く高耐圧ＰＭＯＳＦＥＴ１００ｃの全面に亘ってＮ型ディープウェル領域１１２を形成するため、対応する位置に高エネルギー注入Ｎ型領域１１２ａを形成する点を除いて、高耐圧ＰＭＯＳＦＥＴ１００の製造工程と同様である。よって、詳しい説明は省略する。
【産業上の利用可能性】
【０１３２】
本発明によると、オン抵抗の増加を抑制しながら耐圧を向上することができるため、高耐圧半導体装置として有用であり、特に、プラズマディスプレイのドライバＩＣに用いられる高耐圧ＭＯＳトランジスタ等として有効に利用することができる。
【図面の簡単な説明】
【０１３３】
【図１】図１は、本発明の第１の実施の形態に係る高耐圧ＭＯＳトランジスタの断面を示す模式図である。
【図２】図２は、本発明の第１の実施の形態に係る高耐圧ＭＯＳトランジスタにおけるＰ型ドレインオフセット領域及びＮ型ディープウェル領域の濃度プロファイルを示すイメージ図である。
【図３】図３は、本発明の第２の実施の形態に係る高耐圧ＭＯＳトランジスタの断面を示す模式図である。
【図４】図４は、本発明の第３の実施の形態に係る高耐圧ＭＯＳトランジスタの断面を示す模式図である。
【図５】図５は、本発明の第４の実施の形態に係る高耐圧ＭＯＳトランジスタの断面を示す模式図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第５の実施形態として、第１の実施の形態に係る高耐圧ＭＯＳトランジスタの製造工程を説明する図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第６の実施形態として、第２の実施の形態に係る高耐圧ＭＯＳトランジスタの製造工程を説明する図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第７の実施形態として、第３の実施の形態に係る高耐圧ＭＯＳトランジスタの製造工程を説明する図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第８の実施形態として、第４の実施の形態に係る高耐圧ＭＯＳトランジスタの製造工程を説明する図である。
【図１０】図１０は、従来の高耐圧ＭＯＳＦＥＴの断面を模式的に示す図である。
【図１１】図１１は、プラズマディスプレイのドライバＩＣの回路図の一例を示す図である。
【符号の説明】
【０１３４】
１００、１００ａ、１００ｂ、１００ｃ      高耐圧ＰＭＯＳＦＥＴ
１０１      支持基板
１０２      埋め込み酸化膜
１０３      Ｐ型活性層
１０３ａ    Ｐ型領域
１０４      Ｐ型ドレインオフセット領域
１０５      Ｎ型ウェル領域
１０６      Ｐ型ソース領域
１０７      Ｎ型ボディコンタクト領域
１０８      Ｐ型ドレイン領域
１０９      ＬＯＣＯＳ酸化膜
１１０      厚膜のゲート酸化膜
１１１      ゲート電極
１１２      Ｎ型ディープウェル領域
１０４ａ    Ｐ型注入領域
１０５ａ    Ｎ型注入領域
１１２ａ    高エネルギーＮ型注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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