(57)【要約】【課題】  リング・オシレータの段数を変化させても正確な測定を可能とし、複数種のゲートを使用してリング・オシレータを構成し、遅延時間のばらつきを高精度で測定する。【解決手段】  選択信号の入力時に一方の入力、非入力時に他方の入力が有効となり、一方の入力と出力との間に被測定回路が挿入され、縦続接続された複数の回数４と、複数段のバッファ５と、複数の回路４のうちで選択信号が入力される１つのみの回路から最終段の回路までと、複数段のバッファ５とを結合してリング・オシレータを構成するための回路素子３とを備え、最終段のバッファ５の出力端子と各回路４の一方の入力端子とを接続する各配線を等長とする。【選択図】図１
2006275807.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力と１つの出力をもち、選択信号の入力時に該２つの入力のうちの一方の入力が有効となり、選択信号の非入力時に他方の入力が有効となり、該一方の入力と出力との間に遅延時間測定対象としての被測定回路が挿入された回路が、前段回路の出力と後段回路の前記他方の入力とが接続される形式で、複数段縦続接続された遅延回路部と、
最終段のバッファの出力が、前記遅延回路部内の複数の各回路の前記一方の入力に接続された複数段のバッファと、
発振制御信号の入力に対応して、該遅延回路部内の最終段の回路の出力と該複数段のバッファの初段のバッファへの入力とを結び、前記縦続接続された複数段の回路のうちで、前記選択信号が入力される１つのみの回路から最終段の回路までと、前記複数段のバッファとを結合してリング・オシレータを構成するための回路素子とを備え、
前記最終段のバッファの出力端子と、前記遅延回路部内の各回路の一方の入力端子とを接続する各配線が等長であることを特徴とする遅延時間測定回路。
【請求項２】
前記遅延回路部が、前記複数段の回路のうちに異なる被測定回路を含んで構成されることを特徴とする請求項１記載の遅延時間測定回路。
【請求項３】
２つの入力と１つの出力をもち、一方の入力と出力との間に遅延時間測定対象としての被測定回路が挿入され、選択信号の入力時に該一方の入力と出力との間の経路が有効となり、選択信号の非入力時に他方の入力と出力との間の経路が有効となる回路が、該各回路の入力側で２つの入力が接続され、前段回路の出力と後段回路の前記接続された２つの入力とが接続された形式で複数段縦続接続された遅延回路部と、
発振制御信号の入力に対応して、該遅延回路部内の最終段の回路の出力と初段の回路の入力とを結んでリング・オシレータを構成するための回路素子とを備え、
前記遅延回路部内の複数段の回路のうちで、内部の被測定回路の遅延時間を測定すべき１つの回路のみに前記選択信号が入力されることを特徴とする遅延時間測定回路。
【請求項４】
前記遅延回路部が、前記複数段の回路のうちに異なる被測定回路を含んで構成されることを特徴とする請求項３記載の遅延時間測定回路。
【請求項５】
入力と出力との間の２本の経路のうちで一方の経路に遅延時間測定対象としての被測定回路が挿入され、選択信号の入力時に該一方の経路が有効となり、選択信号の非入力時に他方の経路が有効となる回路が複数段縦続接続された遅延回路部と、
発振制御信号の入力に対応して、前記遅延回路部内の最終段の回路の出力と初段の回路の入力とを結んでリング・オシレータを構成するための回路素子とを備え、
前記遅延回路部内の複数段の回路のうちで、内部の被測定回路の遅延時間を測定すべき１つの回路のみに前記選択信号が入力されることを特徴とする遅延時間測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延時間測定方式に係り、さらに詳しくは、例えば半導体集積回路に搭載されたゲートなどの伝搬遅延時間を、リング・オシレータ回路を利用して測定する遅延時間測定回路に関する。
【背景技術】
【０００２】
最近のＣＰＵなどのクロック速度の高速化に伴って、一般的な論理回路に対してもｐｓから数ｎｓ程度の短い遅延時間を高精度に測定することが必要となっている。
例えばゲートの伝播時間の測定のために、一般的にリング・オシレータ回路が用いられる。図１７は、そのようなリング・オシレータ回路の例である。同図において遅延時間の測定対象となる被測定回路は、複数段のインバータ１００によって構成され、最終段のインバータ１００の出力はＮＡＮＤゲート１０１の一方の入力端子に接続され、またＮＡＮＤゲート１０１の他方の入力には発振制御信号が与えられ、ＮＡＮＤゲート１０１の出力は被測定回路の初段のインバータ１００の入力端子に接続される。そしてリング・オシレータの出力は最終段のインバータ１００の出力をインバータ１０２でさらに反転して出力される。
【０００３】
図１７の回路において発振制御信号として“Ｈ”が与えられると、リング・オシレータは発振し、その発振周波数を測定することによって、被測定回路としての複数段のインバータ１００による遅延時間を測定することができる。
【０００４】
図１８は、図１７の回路におけるＮＡＮＤゲート１０１の出力としてのＡ点の信号と、初段のインバータ１００の出力としてのＢ点の信号との波形を示す。同図において点線はＡ点の波形であり、実線はＢ点の波形である。そしてＡ点の電圧がある一定値以下となってから、Ｂ点の電圧がその一定値以上になるまでの時間が伝搬遅延時間Ｔｐｄとして測定される。
【０００５】
しかしながら図１８のような測定結果を得るためには、被測定回路として一般に一種類の回路で少なくとも十数段のゲートの接続が必要であり、この段数が不足する場合には遅延時間の正確な測定ができなくなる。図１９は、そのような場合のＡ点とＢ点の電圧波形の例である。同図においては、例えばＡ点の電圧は完全に“Ｌ”とならずに再び上昇するような電圧となり、このような状態ではゲートの伝搬遅延時間を正確に測定することができない。
【０００６】
このようにリング・オシレータを用いる遅延時間測定回路では、リング・オシレータを構成するゲートの種類は一般に１つであって、例えば図１７では測定された被測定回路全体の遅延時間をインバータの段数で割ることによって、各インバータの遅延時間の平均値が求められる。
【０００７】
実際の半導体集積回路、例えばチップ上でゲートの遅延時間のばらつきを測定するためには、少なくとも十数段以上の同一種類のゲートで構成されるリング・オシレータを複数チップ上に搭載する必要があり、多種類のゲートの伝搬遅延時間を測定することが難しいという問題点があった。すなわち、１種類の少なくとも十数段のゲートによって構成されるリング・オシレータのレイアウト規模は大きくなり、異なるゲートによって構成される複数種類のリング・オシレータを、チップ上でのばらつきの測定のためにそれぞれ複数個搭載することは困難であった。
【０００８】
図２０は、このような問題点の説明図である。同図においては、例えば伝搬遅延時間の測定対象となるゲートの種類が４０種類あるとして、それぞれ４０種類のゲートの十数段によって構成されるリング・オシレータ、Ｒｉｎｇ−０１からＲｉｎｇ−４０までがチップ外とのインターフェース領域（Ｉ／Ｏ領域）の内部に搭載されているが、この４０種類のリング・オシレータをチップ上にそれぞれ一列に配置すると、同一のゲートによって構成されるリング・オシレータの数は列の数だけとなり、チップ内部のゲートの伝搬遅延時間のばらつきを詳細に検討することができないという問題点があった。
このような遅延時間測定方式に関する従来技術として次の文献がある。
【０００９】
【特許文献１】特開平５−３４３９５６号  「電圧制御発振回路」
【特許文献２】特開２００１−９４４０３号  「遅延時間が設定可能な遅延回路およびその遅延時間測定方法」
【００１０】
特許文献１では、リング・オシレータを構成するインバータの最終段、および任意の偶数段の出力をセレクタによって選択することによって、インバータの段数を変えて周波数変調感度を変えることができる電圧制御発振回路が開示されている。
【００１１】
特許文献２には、リング・オシレータを構成する複数段のインバータの各段の出力を、アナログスイッチを用いて出力可能とすることによって、リング・オシレータの段数を可変とすることができる技術が開示されている。
【００１２】
しかしながらこのような従来技術においても、リング・オシレータを構成するゲートの数は１種類に限られており、チップに搭載されたゲートの伝搬遅延時間のばらつきを高精度で観測できないという問題点を解決することはできなかった。
【００１３】
次に、例えば特許文献２の技術を使用することによって、リング・オシレータを構成するインバータの段数を可変にすることができるが、この技術ではインバータの段数が変化した場合に、アナログスイッチを経由して出力の測定点までの配線の長さを等しくすることができず、冗長な配線抵抗や配線容量の影響によって正確な遅延時間を測定することができないという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、上述の問題点に鑑み、リング・オシレータを構成するゲートの段数を変化させた場合にも、冗長な配線抵抗や配線容量の影響を受けることなく、正確な遅延時間測定を可能にすることと、リング・オシレータを構成するゲートの種類を１種類だけでなく、複数種類使用可能とすることによって、半導体チップ上のゲートの伝搬遅延時間などのばらつきを高精度で観測可能とすることである。
【課題を解決するための手段】
【００１５】
図１は、本発明の遅延時間測定回路の原理構成ブロック図である。同図において遅延時間測定回路は、遅延回路部１と、複数段のバッファ２と、遅延回路部１の出力と複数段のバッファ２の入力とを接続するための回路素子３によって構成されている。
【００１６】
遅延回路部１は、２つの入力と１つの出力をもち、選択信号の入力時にその２つの入力のうちの一方の入力が、選択信号の非入力時に他方の入力が有効となり、その一方の入力と出力との間に遅延時間測定対象としての被測定回路が挿入された回路４が、前段回路の出力と後段回路の前記他方の入力とが接続される形式で、複数段縦続接続されたものである。複数段のバッファ２は縦続接続された複数のバッファ５によって構成され、最終段のバッファ５の出力は、遅延回路部１内の複数の各回路４の前述の一方の入力に接続されている。
【００１７】
回路素子３は、発振制御信号の入力に対応して、遅延回路部１内の最終段の回路４の出力と複数段のバッファ２内の初段のバッファ５への入力とを結び、複数段の回路４のうちで、前述の選択信号が入力される１つのみの回路４から最終段の回路４までと、複数段のバッファ２とを結合してリング・オシレータを構成するためのものであり、最終段のバッファ５の出力端子と、遅延回路部１内の各回路４の一方の入力端子とを接続する各配線が等長とされている。
【００１８】
次に本発明の遅延時間測定回路は、２つの入力と１つの出力をもち、一方の入力と出力との間に遅延時間測定対象としての被測定回路が挿入され、選択信号の入力時にその一方の入力と出力との間の経路が、非入力時に他方の入力と出力との間の経路が有効となる回路が、その各回路の入力側で２つの入力が接続された形式で複数段縦続接続された遅延回路部と、発振制御信号の入力に対応して、遅延回路部内で縦続接続された回路の最終段の回路の出力と初段の回路の入力とを結んでリング・オシレータを構成するための回路素子とを備え、遅延回路部内の複数段の回路のうちで、内部の被測定回路の遅延時間を測定すべき１つの回路のみに前述の選択信号が入力されるものである。
【００１９】
さらに本発明の遅延時間測定回路は、入力と出力との間の２本の経路のうちの一方の経路に遅延時間測定対象としての被測定回路が挿入され、選択信号の入力時にその一方の経路が、非入力時に他方の経路が有効となる回路が複数段縦続接続された遅延回路部と、発振制御信号の入力に対応して、遅延回路部内の最終段の回路の出力と初段の回路の入力とを結んで、リング・オシレータを構成するための回路素子とを備え、遅延回路部内の複数段の回路のうちで、内部の被測定回路の遅延時間を測定すべき１つの回路のみに前述の選択信号が入力されるものである。
【００２０】
以上のように本発明においては、選択信号が遅延回路部を構成する複数段の縦続接続回路のうちのいずれか１つに与えられることによって、遅延時間測定対象となる被測定回路が１つだけ選択される。
【発明の効果】
【００２１】
本発明によれば、リング・オシレータを構成する遅延回路部内の縦続接続回路の段数を変化させても、初段の回路への入力を与える配線の長さを一定とすることができ、遅延時間測定結果への配線長変化の影響を除去し、正確な遅延時間測定が可能となる。また縦続接続された回路内の各被測定回路を指定する形式で遅延時間の測定が可能となり、その結果、１つのリング・オシレータの内部の遅延素子として複数種類の遅延素子を用いることが可能となり、チップ上の遅延時間のばらつきを詳細に検討することが可能となる。
【発明を実施するための最良の形態】
【００２２】
図２は、本発明の遅延時間測定回路の第１の実施例の構成図である。同図において遅延時間制御回路は、縦続接続された複数段の回路、ここではセレクタ１０１から１０８、信号分配およびディレイ調整バッファ、すなわち複数段のバッファ（インバータ）１１、発振制御用のＮＡＮＤゲート１２、デコーダ１３、およびインバータ１４によって構成されている。なおデコーダ１３の出力はすべてのセレクタ１０１から１０８に与えられているものとする。
【００２３】
図２においてデコーダ１３からは、縦続接続されたセレクタ１０１から１０８の間で１つだけに対して選択信号として“Ｌ”が与えられ、残りのセレクタに対しては“Ｈ”が与えられる。“Ｌ”が選択信号として与えられたセレクタにおいては、２つの入力Ａ、ＢのうちでＢが有効となり、残りのセレクタ、すなわち“Ｈ”が入力されたセレクタにおいては入力Ａが有効となる。またＮＡＮＤゲート１２の入力の一方に与えられる発振制御信号の値が“Ｈ”の時に、ＮＡＮＤゲート１２はセレクタ１０１の出力に対するインバータとしての動作を行うものとなり、このＮＡＮＤゲート１２、信号分配およびディレイ調整バッファを構成する複数段のインバータ１１、およびデコーダ１３から選択信号として“Ｌ”が入力されたセレクタから出力端子に近い最終段のセレクタ１０１までのセレクタによって、リング・オシレータが構成される。
【００２４】
また図２において信号分配およびディレイ調整バッファを構成する最終段のインバータ１１の出力端子から、各セレクタ１０１から１０８までの各セレクタのＢ入力端子までのそれぞれの配線が等しい長さになるように、すなわち等長配線となるようにセレクタのレイアウトが行なわれる。図２においては最終段のバッファ１１から各セレクタのＢ入力端子までの配線長は異なるように見えるが、実際にはすべて等しい長さとなるようにレイアウトを行なうことによって、デコーダ１３からの選択信号“Ｌ”によっていずれのセレクタのＢ入力端子が有効になるとしても、最終段のインバータ１１からそのセレクタへのＢ入力端子までの配線は同じ長さとなり、したがってリング・オシレータの内部のセレクタの段数が異なっても、この部分の配線長が異なることによる遅延時間測定結果への影響を防止することができる。
【００２５】
図２の第１の実施例では、８段のセレクタ１０１から１０８までのそれぞれの中に遅延時間測定対象となる被測定回路が含まれるものとし、各セレクタ内の被測定回路による遅延時間をそれぞれ個々に測定することが可能となる。その測定手順について説明する。
【００２６】
まず第１にデコーダ１３からの選択信号としてセレクタ１０８のみに“Ｌ”を、他のセレクタ１０１から１０７に対しては“Ｈ”を与える。この状態でＮＡＮＤゲート１２に対して発振制御信号として“Ｈ”を与えることによって、このＮＡＮＤゲート１２、複数段のインバータ１１、セレクタ１０８から１０１までの順序の経路のリング・オシレータが構成される。その発振周期としてＴ８が測定されたものとする。
【００２７】
次に第２の手順として、発振制御信号の値を“Ｌ”としてリング・オシレータの発振を止め、デコーダ１３からの選択信号としてセレクタ１０７のみに“Ｌ”を与え、残りのセレクタ、すなわち１０１から１０６、および１０８に対して“Ｈ”を与える。この状態で発振制御信号として“Ｈ”をＮＡＮＤゲート１２に与える。これによってＮＡＮＤゲート１２、複数段のインバータ１１、セレクタ１０７から１０１の順序のリング・オシレータが構成される。すなわちこのリング・オシレータからはセレクタ１０８だけがはずされた状態になる。この状態におけるリング・オシレータの発振周期を測定し、その値Ｔ７を得たものとすると、第１の手順における発振周期Ｔ８と第２の手順における発振周期Ｔ７との差、すなわちＴ８−Ｔ７はセレクタ１０８の中に含まれる被測定回路による遅延時間に相当し、セレクタ１０８の内部の被測定回路による遅延時間を求めることができる。
【００２８】
同様の動作をセレクタ１０７から１０１に対して繰り返すことによって、各セレクタ内部の被測定回路による遅延時間をそれぞれ独立に求めることが可能となる。すなわちセレクタ１０７の内部の被測定回路による遅延時間を求めるためには、前述の第２の手順で測定された発振周期Ｔ７から、デコーダ１３からの選択信号としてセレクタ１０６にだけ“Ｌ”を、その他のセレクタに対して“Ｈ”を与えることによって測定される発振周期Ｔ６を減算することによって、その遅延時間を求めることが可能となる。なお図２においては、セレクタ１０１のみに対してデコーダ１３から選択信号として“Ｌ”が与えられるような場合には、セレクタの段数が少なくなるため、被測定回路による微小な遅延時間を測定するためには信号分配およびディレイ調整バッファとしての複数段のインバータ１１は必ず必要なものである。
【００２９】
また図２ではセレクタの段数を８段としているが、この段数は任意であり、例えば１６段、３２段とすることも当然可能である。段数が多くなっても、デコーダ１３から適切な選択信号を与えることによって、被測定回路による遅延時間の測定が可能となる。
【００３０】
図３から図５は、図２の第１の実施例における各セレクタの具体例である。図３においては、セレクタが３つのＮＡＮＤゲート１６から１８、およびインバータ１９によって構成されている。この回路では、図２でデコーダ１３から与えられる選択信号が“Ｌ”の時には、出力Ｘの値は入力Ｂと一致し、セレクタの内部で遅延時間測定対象となる被測定回路はＮＡＮＤゲート１７とＮＡＮＤゲート１８との直列回路となる。
【００３１】
図４は、図２のセレクタの第２の具体例である。同図においてセレクタは、３つのＮＯＲゲート２１から２３、およびインバータ２４によって構成されている。この回路においても選択信号が“Ｌ”の時には出力Ｘの値は入力Ｂと同じとなり、遅延時間測定対象としての被測定回路はＮＯＲゲート２２とＮＯＲゲート２３との直列回路となる。
【００３２】
図５は、図２のセレクタの第３の具体例である。同図においてセレクタは、遅延時間測定対象としての被測定回路２５、インバータ２６、８つのＭＯＳトランジスタ２７から３４によって構成されている。
【００３３】
図５の回路では、図２のデコーダ１３からの選択信号として“Ｌ”が与えられる時には、８つのトランジスタのうち後段側のトランジスタ２９、３４がオンとなり、入力Ｂがトランジスタ３０、３３によって反転されて被測定回路２５に入力され、被測定回路２５の出力が出力Ｘとして図２の後段のセレクタに与えられる。
【００３４】
選択信号が“Ｈ”の時には、トランジスタ２７と３２がオンとなり、トランジスタ２８と３１とによって入力信号Ａが反転されて被測定回路２５に与えられる。この場合にも入力信号Ａは被測定回路２５によって遅延されて出力されることになるが、これは例えば図３においても選択信号が“Ｈ”の時には、入力信号Ａが２つのＮＡＮＤゲート１６と１８によって遅延されて出力されるのと同様である。なお被測定回路２５としては、その入力としてセレクタへの入力信号が反転して与えられるために、入力をさらに反転して出力する回路が必要となる。
【００３５】
図６から図８は、図５の第３の具体例における被測定回路２５として用いられる回路の例である。図６は、被測定回路２５の第１の具体例であり、奇数段、例えばインバータ３６の３段構成として被測定回路２５が実現される。
【００３６】
図７は、ＮＡＮＤゲート３７の３段構成として被測定回路２５を実現する具体例である。各ＮＡＮＤゲートの一方の入力端子が電源電圧ＶＤＤに接続されることによって、各ＮＡＮＤゲートはインバータと同様の動作を行う。
【００３７】
図８は、被測定回路の第３の具体例である。この第３の具体例では、ＮＯＲゲート３８が３段縦続接続された構成となっており、各ＮＯＲゲート３８の一方の入力端子は接地されて、各ＮＯＲゲートはインバータと同様の動作を行うことになる。
【００３８】
前述のように本発明においては、リング・オシレータの遅延回路部内で縦続接続された複数段の回路、図２では各セレクタとして、その内部にそれぞれ遅延時間の異なる被測定回路を含むセレクタを複数種類使用することが可能である。したがって図２の第１の実施例においても、各セレクタ１０１から１０８のそれぞれとして、図３から図５で説明した３つの具体例のセレクタを混在させて使用することが当然可能である。
【００３９】
しかしながら、例えば図３や図４のセレクタは基本的にＮＡＮＤゲート、またはＮＯＲゲートによって構成されており、半導体集積回路の構成上使用できるゲートに制限がある場合には、セレクタ１０１から１０８までを、例えば図３の同一のセレクタによって構成することも当然可能であり、あるいは図３のセレクタと図４のセレクタとを混在させる形式で使用することも当然可能である。
【００４０】
また図５の第３の具体例では、例えば入力信号Ｂから出力信号Ｘまでの遅延時間としては、被測定回路２５による遅延時間の他にその前段のＭＯＳトランジスタの動作に要する遅延時間も当然含まれる。したがって被測定回路２５による遅延時間を正確に測定するためには、この前段のＭＯＳトランジスタによる遅延時間を測定して、その値を分離することによって被測定回路２５の遅延時間のみを求める必要がある。そのためには、例えば前述の測定手順において、セレクタ１０８だけに対して図５の第３の具体例において被測定回路２５を短絡させたセレクタを用いて前段のＭＯＳトランジスタによる遅延時間だけを測定し、その遅延時間の分離を行なうことが必要となる。
【００４１】
第１の実施例の説明の最後として、図９によって第１の実施例の遅延時間測定回路の動作タイムチャートを説明する。なおここでは便宜上、図２の８つのセレクタのうちで最も出力端子に近い後段側のセレクタ１０１から始めて、順次各セレクタに対する選択信号を“Ｌ”にする場合を例として、図２の遅延時間測定回路の動作を説明する。
【００４２】
まずＮＡＮＤゲート１２に与えられる発振制御信号が“Ｈ”とされ、デコーダ１３に対するデコード前の入力信号、すなわちアドレスとして“００００”が与えられると、セレクタ１０１に対する選択信号が“Ｌ”となり、ＮＡＮＤゲート１２、複数段のインバータ１１、およびセレクタ１０１によってリング・オシレータが構成され、リング・オシレータは発振する。この時全てのセレクタ、図９では１０１から１０４の入力端子Ａには電源電圧としての“Ｈ”が与えられており、また各入力端子Ｂには発振電圧が入力されることになり、またセレクタ１０１以外のセレクタの出力信号Ｘは電源電圧としての“Ｈ”となっている。
【００４３】
次にデコーダ１３に与えられる入力“０００１”となると、セレクタ１０２に対する選択信号が“Ｌ”となり、ＮＡＮＤゲート１２、複数段のバッファ１１、セレクタ１０２、および１０１によってリング・オシレータが構成されるが、このリング・オシレータの発振周波数はリング・オシレータにセレクタ１０２が追加されるために当然低くなり、発振周期は長くなる。同様の動作を続行することによって、リング・オシレータには１つずつセレクタが追加されることになり、一般的にリング・オシレータの発振周期は段々と長くなっていくが、各セレクタに含まれる被測定回路が異なることによって周期の長くなる程度はそれぞれ異なることになる。
【００４４】
続いて第２の実施例について説明する。図１０は、遅延時間測定回路の第２の実施例の構成図である。この第２の実施例も８つのセレクタ１０１から１０８、ディレイ調整バッファとしての複数段のインバータ１１、発振制御信号が与えられるＮＡＮＤゲート１２、およびデコーダ１３によって構成されている。なお図２で示した出力端子とインバータ１４は省略されている。
【００４５】
この第２の実施例では、図２で説明した第１の実施例と異なって、デコーダ１３からは選択信号としては基本的に遅延時間の測定対象となる１つのセレクタのみに対して“Ｈ”が与えられ、残りのセレクタに対しては“Ｌ”が与えられるものとする。また各セレクタの２つの入力端子ＡとＢはそれぞれ入力側で接続されるが、各セレクタの内部では入力端子Ａと出力端子Ｘとの間に被測定回路を含む経路が、入力端子Ｂと出力Ｘとの間には被測定回路を含まない経路が形成されるものとする。
【００４６】
第２の実施例における測定手順としては、まず第１にデコーダ１３の出力する選択信号を各セレクタ１０１から１０８のすべてに対して“Ｌ”とし、各セレクタの内部の入力端子Ｂからの経路が有効となるようにして、入力端子Ａと出力端子Ｘとの間に挿入される被測定回路が一切入らないような状態として、ＮＡＮＤゲート１２に発振制御信号として“Ｈ”を与え、ＮＡＮＤゲート１２、複数段のインバータ１１、セレクタ１０８から１０１の経路のリング・オシレータを発振させ、その発振周期Ｔを測定する。
【００４７】
第２の手順として、デコーダ１３からの選択信号としてセレクタ１０１のみに対して“Ｈ”を、他の全てのセレクタ１０２から１０８に対して“Ｌ”を与え、セレクタ１０１の内部にのみ被測定回路が含まれるようにリング・オシレータを構成して、そのリング・オシレータの発振周期Ｔ１を測定する。Ｔ１の値と、第１の手順において測定された周期Ｔの値との差は、セレクタ１０１内に含まれる被測定回路による遅延時間の増加分に相当し、その被測定回路による遅延時間を求めることができる。同様の手順をセレクタ１０２から１０８までに対して繰り返すことにより、各セレクタの内部の被測定回路による遅延時間をそれぞれ求めることができる。
【００４８】
この第２の実施例では、リング・オシレータの内部に常にセレクタ１０１から１０８までが含まれるため、リング・オシレータ内の遅延時間の和が極端に小さくなることはなく、ディレイ調整バッファを構成する複数段のインバータを省略することも可能である。またリング・オシレータの構成経路は常に８つのセレクタ１０１から１０８を含むために、図２で説明した第１の実施例と異なって配線長の変化の影響を考える必要はなく、したがって第１の実施例におけるような等長配線のためのレイアウトの必要がなくなる。このため第１の実施例に比較してレイアウトが小さくなり、またその自由度が大きくなる。
【００４９】
図１１、および図１２は、第２の実施例において用いられるセレクタの具体例である。図１１は第１の具体例を示し、この具体例は図３で説明した第１の実施例におけるセレクタの第１の具体例と同様にＮＡＮＤゲートを基本として構成されており、図３と比較すると入力端子ＡとＮＡＮＤゲート１６の一方の入力端子との間に被測定回路が挿入されている点だけが異なっている。そしてこの回路では、選択信号として“Ｌ”が与えられると入力端子Ｂから出力端子Ｘへの経路が有効となり、選択信号として“Ｈ”が与えられた時には入力端子Ａから被測定回路２５を介して出力端子Ｘにいたる経路が有効となる。
【００５０】
図１２は第２の具体例を示す。この第２の具体例も第１の実施例における図４と同様にＮＯＲゲートを基本として構成され、図１１の第１の具体例と同様に入力端子ＡとＮＯＲゲート２１の一方の入力端子との間に被測定回路２５が挿入されている。なお図１１と図１２における被測定回路２５としては、この回路が含まれない場合に選択信号が“Ｈ”の時に入力信号Ａの値と出力信号Ｘの値が同じとなるために、被測定回路への入力が“Ｈ”の時にはその出力も“Ｈ”、入力が“Ｌ”の時には出力も“Ｌ”となる正論理の回路を使えばよいことになり、例えば図６におけるインバータを偶数段としたような構成をとればよいことになる。
【００５１】
さらにこの第２の実施例でも、入力端子Ａから出力端子Ｘまでの経路に、被測定回路２５に加えて、例えば図１１では２つのＮＡＮＤゲート１６、１８が含まれるため、この２つのＮＡＮＤゲートによる遅延時間を分離して、被測定回路２５による遅延時間を正しく求める必要がある。その方法は第１の実施例に対する説明と同様である。
【００５２】
さらにこの第２の実施例においても、例えば図１１の第１の具体例の回路でセレクタを全て統一し、内部の被測定回路２５として異なる回路を使用することも、あるいは図１１の第１の具体例と図１２の第２の具体例とを混在させて使用することも当然可能である。
【００５３】
図１３は、第２の実施例における遅延時間測定回路の動作タイムチャートである。同図においては、前述の第１の手順と同様にまず全てのセレクタ、ここでは３つのセレクタ１０１から１０３までに対する選択信号の値が“Ｌ”とされ、リング・オシレータの発振周期が求められる。この場合各セレクタには被測定回路が含まれていないため、リング・オシレータの発振周期としては最も短い値が得られる。
【００５４】
次にセレクタ１０１に対する選択信号だけが“Ｈ”とされ、セレクタ１０１の内部の被測定回路を含むリング・オシレータの発振周期が求められる。このリング・オシレータの発振周期は当然セレクタ１０１の内部に含まれる被測定回路２５の遅延時間に対応して長くなる。同様の動作をセレクタ１０２、１０３に対して繰り返すことによって、各セレクタの内部に含まれる被測定回路２５による遅延時間が反映された発振周期が求められることになる。
【００５５】
続いて第３の実施例について説明する。図１４は、遅延時間測定回路の第３の実施例の構成図である。同図に示すように第３の実施例においては複数段のインバータ１１、発振制御信号が入力されるＮＡＮＤゲート１２、デコーダ１３に加えて、セレクタ４１１から４１８によって遅延時間測定回路が構成されている。ここでセレクタ４１１から４１８は、例えば第１の実施例と異なって１入力、１出力のセレクタであるが、その内部に遅延時間測定対象としての被測定回路を含む経路と、含まない経路とが、入力端子と出力端子との間に形成されており、デコーダ１３から与えられる選択信号の値が“Ｌ”の時には被測定回路を含まない経路が、“Ｈ”の時には被測定回路を含む経路が選択される構成となっている。
【００５６】
この第３の実施例における遅延時間測定手順は第２の実施例におけると同様である。すなわち第１の手順として、デコーダ１３の出力信号として全てのセレクタ４１１から４１８までに対して“Ｌ”を与え、被測定回路が一切入らないリング・オシレータの周期Ｔを測定する。
【００５７】
次に第２の手順として、セレクタ４１１だけに対する選択信号を“Ｈ”として、その内部の被測定回路を含むリング・オシレータの発振周期Ｔ１を求め、Ｔ１とＴの差からセレクタ４１１の内部の被測定回路による遅延時間を求める。同様の動作を各セレクタ４１２から４１８に対して繰り返すことによって、各セレクタの内部の被測定回路による遅延時間が求められる。
【００５８】
図１５は、第３の実施例におけるセレクタの具体例である。このセレクタは図５で説明した第１の実施例に対する第３の具体例と類似しているが、入力端子が１つのみであり、その後段のインバータ４４の出力が２つに分岐し、一方が被測定回路２５を介して図５における入力信号ＢとＭＯＳトランジスタの接続位置に、他方の経路が被測定回路２５を介することなく、図５の入力信号ＡとＭＯＳトランジスタの接続位置に接続され、さらに選択信号がインバータ４３を介してインバータ２６の入力側に接続される点が異なっている。
【００５９】
図１５の回路の動作は図５の回路の動作と類似しており、選択信号の値が“Ｌ”の時にはトランジスタ２７と３２がオンとなり、入力信号Ａはトランジスタ２８、３１の動作によって、正論理でそのまま出力端子Ｘから出力される。これに対して選択信号が“Ｈ”の時には、トランジスタ２９、３４がオンとなり、トランジスタ３０、３３の動作によって、入力信号Ａはインバータ４４、被測定回路２５を介して出力されることになる。なお被測定回路２５としては、第２の実施例におけると同様に正論理の回路を用いればよく、またＭＯＳトランジスタの動作による遅延時間を分離する方法も前述と同様である。さらにこの第３の実施例では、第２の実施例に対するセレクタと異なって、セレクタが被測定回路２５を除いてはＭＯＳトランジスタを主として構成され、また入力端子が１つで済むために、第２の実施例に比較してもさらにレイアウトを小さくすることが可能となる。なお第３の実施例に対する動作タイムチャートは入力信号Ｂが存在しないことを除けば図１３と同様であり、その説明を省略する。
【００６０】
最後に本発明におけるチップ上の多数の遅延回路の配置に対するばらつきの測定について図１６によって説明する。本実施形態においては、前述のようにリング・オシレータの内部の遅延時間測定対象としての被測定回路として、前述のセレクタのそれぞれに対して異なる被測定回路を使用することも可能であり、例えば４０段のセレクタを含むリング・オシレータを構成する場合に、４０段のセレクタの内部の被測定回路としてそれぞれ異なる回路を用いることも当然可能である。そのように４０種類の被測定回路を含むリング・オシレータをＲｉｎｇ−ＡＡで表すことにし、図１６で示すように、従来例の図２０と同様にＲｉｎｇ−ＡＡを一列に４０個配置することによって、４０種類の被測定回路に対して４０行×列数分の遅延時間の分布を測定することが可能となり、遅延時間の測定値の正確な標準偏差を求めることも可能となる。
【図面の簡単な説明】
【００６１】
【図１】遅延時間測定回路の原理構成ブロック図である。
【図２】遅延時間測定回路の第１の実施例の構成図である。
【図３】第１の実施例におけるセレクタの第１の具体例の説明図である。
【図４】セレクタの第２の具体例の説明図である。
【図５】セレクタの第３の具体例の説明図である。
【図６】セレクタの第３の具体例における被測定回路の第１の具体例である。
【図７】被測定回路の第２の具体例である。
【図８】被測定回路の第３の具体例である。
【図９】遅延時間測定回路の第１の実施例における動作タイムチャートである。
【図１０】遅延時間測定回路の第２の実施例の構成図である。
【図１１】第２の実施例におけるセレクタの第１の具体例の説明図である。
【図１２】セレクタの第２の具体例の説明図である。
【図１３】遅延時間測定回路の第２の実施例における動作タイムチャートである。
【図１４】遅延時間測定回路の第３の実施例の構成図である。
【図１５】第３の実施例におけるセレクタの具体例の説明図である。
【図１６】本実施形態におけるチップ上のリング・オシレータ配置例の説明図である。
【図１７】リング・オシレータ回路の従来例を示す図である。
【図１８】図１７の従来例の動作波形の説明図である。
【図１９】従来のリング・オシレータ回路の動作の問題点の説明図である。
【図２０】チップ上のリング・オシレータ配置の従来例を示す図である。
【符号の説明】
【００６２】
１  遅延回路部
２  複数段のバッファ
３  回路素子
４  回路
５  バッファ
１０、４１  セレクタ
１１、１４、１９、２４、２６、３６、４３、４４  インバータ
１２、１６、１７、１８、３７  ＮＡＮＤゲート
１３  デコーダ
２１、２２、２３、３８  ＮＯＲゲート
２５  被測定回路
２７〜３４  ＭＯＳトランジスタ
【図１】
2006275807.tif 000003
【図２】
2006275807.tif 000004
【図３】
2006275807.tif 000005
【図４】
2006275807.tif 000006
【図５】
2006275807.tif 000007
【図６】
2006275807.tif 000008
【図７】
2006275807.tif 000009
【図８】
2006275807.tif 000010
【図９】
2006275807.tif 000011
【図１０】
2006275807.tif 000012
【図１１】
2006275807.tif 000013
【図１２】
2006275807.tif 000014
【図１３】
2006275807.tif 000015
【図１４】
2006275807.tif 000016
【図１５】
2006275807.tif 000017
【図１６】
2006275807.tif 000018
【図１７】
2006275807.tif 000019
【図１８】
2006275807.tif 000020
【図１９】
2006275807.tif 000021
【図２０】
2006275807.tif 000022