(57)【要約】【課題】  半導体素子形成工程において、半導体素子の形成される面へのダメージを防止しながら、半導体基板の反りを抑制し、半導体素子の製造工程における不具合を解消することが可能な半導体装置の製造方法を提供する。【解決手段】  （ａ）半導体素子が表面に形成され反りを有する半導体基板１に対し、その表面を覆うように保護膜３を成膜する工程と、（ｂ）半導体基板１の反りを軽減させる応力を有する応力緩和膜５を、半導体基板１の裏面を覆うように成膜する工程と、（ｃ）保護膜３を除去する工程とを具備する半導体装置の製造方法を用いる。【選択図】      図２
2006120703.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体素子が表面に形成され反りを有する半導体基板に対し、前記表面を覆うように保護膜を成膜する工程と、
（ｂ）前記半導体基板の反りを軽減させる応力を有する応力緩和膜を、前記半導体基板の裏面を覆うように成膜する工程と、
（ｃ）前記保護膜を除去する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記保護膜は、エッチング又はアッシングで選択的に除去可能な膜である
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記保護膜は、アモルファスカーボン膜である
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記保護膜を、活性化された酸素を含むガスによって除去する工程を備える
半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
（ｄ）残りの半導体素子及び配線の少なくとも一方を前記半導体基板の表面に形成する工程を更に具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体素子が形成される半導体基板表面を保護する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子を形成される（された）半導体基板（ウェハ）の大口径化が進むにつれ、半導体基板の反りが問題となっている。半導体基板の反りは、通常、応力を持った膜が半導体基板に堆積されたとき、その表面の応力と裏面の応力との偏りによって発生する。たとえば、低圧で成膜するＣＶＤ装置はバッチ式の成膜装置が主に使われており、半導体基板の表面及び裏面に成膜される。このように、半導体基板の表面及び裏面に均等に成膜される膜は、応力がバランスしている。そのため、どちらか片側の膜を除去しない限り、基板の反りは大きくならない。しかし、同じ低圧で成膜するＣＶＤ膜でも、枚葉式の成膜装置では、半導体基板の表面にのみ成膜される為、一般に反りは大きくなる。その様子を図１を参照して説明する。
【０００３】
図１は、従来の半導体装置の製造方法を示す図である。（ａ）に示す半導体基板１０１の一方の面に対して、（ｂ）に示すように酸化膜１０２が成膜される。このとき、酸化膜１０２の有する応力により、半導体基板１０１は、上に凸となるように反っている。そのため、（ｃ）のような真空チャックを有する搬送ブレード１１５では、真空ライン１１６の出口１１７と半導体基板１０１の裏側との密着性が低くなる。すなわち、搬送ブレード１１５上で吸着エラーを起こす可能性がある。したがって、半導体基板の反り量が大きい場合、半導体基板を半導体製造装置でハンドリングできなくなる。加えて、（ｄ）のようなフォトリソグラフィ工程では、露光時のフォーカスズレによるフォトレジスト１０９に露光する寸法がばらついてしまう場合もある。このように半導体基板の反りは半導体製造プロセスにおいて大きな問題である。
【０００４】
従って、反りを小さくしようとする場合、表面の応力と裏面の応力とをバランスさせることが重要である。
【０００５】
たとえば、特開平９−４５６８０号公報に半導体装置の製造方法の技術が開示されている。この半導体装置の製造方法は、半導体素子を有する半導体基板表面に形成された層間絶縁膜上に高融点金属薄膜を成膜する工程と、前記高融点金属薄膜を成膜した後、前記半導体基板の裏面全体に引っ張り応力を有する絶縁膜を堆積させる工程とを含むことを特徴とする。すなわち、半導体基板の表面の応力をバランスさせるために、裏面に引っ張り応力を有する絶縁膜を堆積させる工程を追加させている。
【０００６】
ただし、この方法をそのまま適用すると、半導体基板の裏面のみに絶縁膜等を堆積させるので、表面の半導体素子にハンドリング時の傷やステージでの傷等をつけてしまい、歩留の低下を引き起こす恐れがある。
【０００７】
関連する技術として特開２００２−２７０４７９号公報に半導体装置の製造方法および面発光型半導体レーザの製造方法の技術が開示されている。この半導体装置の製造方法は、以下の工程（ａ）および工程（ｂ）を含む。（ａ）前記半導体基板上に、少なくとも１の層を形成する工程、および（ｂ）前記半導体基板において前記少なくとも１の層が形成される面と反対側の面上に、反り補償層を形成する工程。この場合も、半導体基板の裏面のみに絶縁膜等を堆積させるので、表面の半導体素子にハンドリング時の傷やステージでの傷等をつけてしまい、歩留の低下を引き起こす恐れがある。
【０００８】
また、特開２００１−８５４５３号公報に半導体装置の製造方法の技術が開示されている。この半導体装置の製造方法は、半導体基板の表面に表面樹脂層を形成する工程と、前記半導体基板の裏面に裏面樹脂層を形成する工程と、前記表面樹脂層および裏面樹脂層が形成された半導体基板に対して、前記裏面樹脂層を研磨または研削して除去し、さらに、前記裏面樹脂層が除去された半導体基板の裏面側を研磨または研削することによって、前記半導体基板を薄型化する裏面研削工程とを含むことを特徴とする。すなわち、パッケージングのために半導体基板の厚さを薄くするために半導体基板の裏面研削処理において、表面及び裏面に樹脂層を形成し、裏面の樹脂及び基板を研削する。この方法では、半導体ウエハの反り解消に対処するために、製造が容易な樹脂膜を形成している。素子及び配線などの形成が完了しているので樹脂を用いることができる。
【０００９】
ただし、この方法は、パッケージング工程で適用することを想定している。そのため、保護膜（樹脂層）を除去して素子形成を継続することを考慮していない。この方法を素子形成途中の半導体基板に用いると、素子形成領域に有機物が残留してしまい、歩留の低下を引き起こす恐れがある。
【００１０】
関連する技術として特開２００２−７５９３７号公報に半導体ウエハの加工方法の技術が開示されている。この半導体ウエハの加工方法は、パターンが形成された半導体ウエハ表面に、両面粘着シートで支持ウエハを貼付ける工程と、前記支持ウエハを固定した状態の半導体ウエハの裏面に薄型加工を施す工程とを含むことを特徴とする。この方法でも、パッケージング工程で適用することを想定している。そのため、この方法を素子形成途中の半導体基板に用いると、素子形成領域に有機物が残留してしまい、歩留の低下を引き起こす恐れがある。
【００１１】
【特許文献１】特開平９−４５６８０号
【特許文献２】特開２００２−２７０４７９号
【特許文献３】特開２００１−８５４５３号
【特許文献４】特開２００２−７５９３７号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明の目的は、半導体素子形成工程において、半導体素子の形成される面へのダメージを防止しながら、半導体基板の反りを抑制することが可能な半導体装置の製造方法を提供することにある。
【００１３】
また、本発明の他の目的は、半導体素子形成工程において、半導体素子の形成される面へのダメージを防止しながら、半導体素子形成工程に悪影響を与えずに、容易に成膜及び除去が可能な保護膜を用いた半導体装置の製造方法を提供することにある。
【００１４】
本発明の更に他の目的は、半導体素子形成工程において、半導体素子の形成される面へのダメージを防止しながら、半導体基板の反りを抑制し、半導体素子の製造工程における不具合を解消することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
従って、上記課題を解決するために、本発明の半導体装置の製造方法は、（ａ）半導体素子が表面に形成され反りを有する半導体基板（１）に対し、その表面を覆うように保護膜（３）を成膜する工程と、（ｂ）半導体基板（１）の反りを軽減させる応力を有する応力緩和膜（５）を、半導体基板（１）の裏面を覆うように成膜する工程と、（ｃ）保護膜（３）を除去する工程とを具備する。
保護膜（３）を成膜することで半導体素子の形成される表面へのダメージを防止することができるとともに、応力緩和膜（５）を成膜することで半導体基板の反りを抑制することができる。反りが抑制されることで、フォトレジストを露光するときのフォーカスずれや搬送ブレードにおける搬送異常のような半導体素子の製造工程における不具合を解消することができる。
【００１７】
上記の半導体装置の製造方法において、保護膜（３）は、エッチング又はアッシングで選択的に除去可能な膜であることが好ましい。
このような方法で保護膜３を選択的に除去できることは、他の素子に影響を与えず、半導体製造プロセスの途中に容易に組み込みむことができる。
【００１８】
上記の半導体装置の製造方法において、保護膜（３）は、アモルファスカーボン膜であることが好ましい。
アモルファスカーボン膜は、半導体製造プロセスで容易に製造及び除去することができる。加えて、半導体基板１表面に傷が付かないように機械的強度を有し、使用される温度において安定であり、膜ストレスが無視できる程度に小さい。
【００１９】
上記の半導体装置の製造方法において、（ｃ）工程は、（ｃ１）保護膜（３）を、活性化された酸素を含むガスによって除去する工程を備えることが好ましい。
このような半導体プロセスで除去できることで、半導体製造プロセスの変更が僅かで済む。
【００２０】
上記の半導体装置の製造方法において、（ｄ）残りの半導体素子及び配線の少なくとも一方を半導体基板（１）の表面に形成する工程を更に具備することが好ましい。
本発明は、特に、半導体製造プロセスの途中で行うことができる。
【発明の効果】
【００２１】
本発明により、半導体素子形成工程において、半導体素子の形成される面へのダメージを防止しながら、半導体基板の反りを抑制することができ、半導体素子の製造工程における不具合を解消することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図２〜図４は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【００２３】
図２（ａ）を参照して、半導体基板１は、キャパシタ工程前までの工程を終了している。その表面に、トランジスタを含む種々の半導体素子（図示されず）に関する構成が形成されている（詳細は図示されず。）。
【００２４】
図２（ｂ）を参照して、キャパシタ工程のためのスタック酸化膜２を半導体基板１を覆うように成膜する。その酸化膜２（酸化シリコン膜）は、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ３）４）とＯ２ガスとを用いたプラズマＣＶＤ法により、膜厚３μｍ程度成膜される。
【００２５】
このとき、プラズマＣＶＤ法で成膜された酸化膜２の膜ストレスは圧縮応力で約２００ＭＰａを有している。この膜ストレスで半導体基板１に生じる反り量Ａは、１２インチ基板の場合、凸状で３７５μｍである。
【００２６】
図２（ｃ）を参照して、半導体基板１の表面に形成されている素子表面を保護するために、酸化膜２を覆うように保護膜３を形成する。保護膜３としては、アモルファスカーボン膜が例示される。ここでは、アモルファスカーボン膜が、プラズマＣＶＤ法により、３００ｎｍ成膜される。アモルファスカーボン膜３は、成膜条件により膜ストレスを有さない（又は無視できる程度に小さい）ように形成することが出来る。
【００２７】
図３（ａ）を参照して、半導体基板１の反りを無くすための応力緩和膜５を半導体基板１の裏面に形成するために、半導体基板１を成膜装置１０へ入れる。このとき、半導体基板１の表面は、成膜チャンバ１１内の電極１２に接触することになるが、保護膜３により保護されているので、傷つくことがない。
【００２８】
図３（ｂ）を参照して、応力緩和膜５が、ＳｉＨ４とＮＨ３とＮ２との混合ガスを用いたプラズマＣＶＤ法により、半導体基板１の裏面のみに成膜される。応力緩和膜５は、窒化膜に例示される。
【００２９】
半導体基板１の裏面のみに応力緩和膜５を成膜する場合、半導体基板１の表面に保護膜４を形成していないときは、その表面に搬送時に接触する傷等や反応室内に置かれたステージ（電極１２）に接触するために発生する傷により、半導体素子の良品率を低下させる原因となる。しかし、本発明では、事前に保護膜３を堆積させることにより半導体素子表面に傷を発生させることなく、半導体素子の良品率を低下させる事も無い。
【００３０】
また、窒化膜を用いた場合、その膜ストレスは成膜時の圧力を低圧にし、供給電源パワーを大きくすることにより、大きな圧縮応力を有する膜を成膜可能することができる。ここでは、応力緩和膜５としての窒化膜は、５００ＭＰａを有している。成膜膜厚は約１μｍである。この窒化膜により３μｍ堆積させた酸化膜２の成膜時に発生した半導体基板１の反りをフラットにすることができる。
【００３１】
図３（ｃ）を参照して、半導体基板１の裏表を反転させ、保護膜３を除去する。アモルファスカーボン膜を除去する場合、除去方法は酸素プラズマによるアッシング工程とその後の一般的なウエット工程によって構成される。ただし、保護膜３を除去する工程は、酸素プラズマのアッシング工程に限定されるものではない。保護膜３の下層に設けられた膜に影響を与えずに、保護膜３を選択的に除去可能なエッチングやアッシングを用いても良い。
【００３２】
図４（ａ）を参照して、真空チャックを有する搬送ブレード１５では、真空ライン１６の出口１７と半導体基板１の裏側との密着性が高くなる。すなわち、搬送ブレード１５は、半導体基板１を確実に吸着することがきる。したがって、半導体基板の反り量が大きい場合でも、保護膜３と応力緩和膜５とにより、半導体基板１の表面を傷つけることなく、反り（応力）を緩和して、半導体基板１を半導体製造装置でハンドリング可能とする。
【００３３】
図４（ｂ）を参照して、フォトリソグラフィ工程において、図２（ｂ）で形成した酸化膜２上にパターンが形成される。このとき（アモルファスカーボン膜、窒化膜）、半導体基板１の反り量は１００μｍ以下であり、フォトリソグラフィ工程でのフォトレジスト９を露光するときのフォーカスずれによる寸法ばらつきを抑えることができる。また、各種半導体製造装置内での搬送ブレード１５における搬送異常やステージ上での吸着エラー等を回避することも可能となる。
【００３４】
図４（ｃ）を参照して、図４（ｂ）で形成されたパターンとしてのシリンダ８に、コンタクト用のプラグ７を形成することができる。以降については、従来知られた方法で、半導体装置を形成することができる。
【００３５】
ここで、保護膜３は、アモルファスカーボン膜３に限定されるものではない。保護膜３は、半導体基板１表面に傷が付かないように機械的強度を有し、使用温度において安定であり、膜ストレスが無視できる程度に小さく、エッチングやアッシングのような半導体製造プロセスで選択的に除去可能な膜であれば良い。
【００３６】
上記図４（ｃ）以降又は図２（ａ）以前の半導体製造プロセスの段階で、別の膜により発生する膜ストレス（応力）が問題となる場合、再び図２（ｃ）〜図３（ｃ）のプロセスを実行すればよい。それにより、表面の素子にダメージを与えることなく、半導体基板の反りの問題を解決することができる。
【００３７】
以上説明したように、本発明による半導体装置の製造方法は、反りが大きな半導体基板の表面に保護膜（例示：アモルファスカーボン膜）を成膜し、その後、半導体基板表面上の素子に傷をつけることなく基板をフラットにするための応力緩和膜（例示：窒化膜）を半導体基板裏面に成膜し、その保護膜を除去する。それにより、フォトリソグラフィ工程での露光時のフォーカスずれによる寸法ばらつきや半導体製造装置内での搬送異常を低減できる。
【００３８】
その応力緩和膜は、半導体基板が凸状に反っている場合は、その裏面に圧縮応力の膜を成膜することにより、その反りは軽減できる。半導体基板の反りは、裏面に成膜する膜厚、成膜条件によりコントロール可能である。更に、成膜する膜の種類を変更することにより圧縮応力から引張り応力まで制御することも可能である。
【００３９】
また、半導体基板の表面に保護膜を堆積させている。そのため、その表面が半導体製造装置のステージなどと接触することになっていても、その素子表面に傷をつけたりすることがない。
【００４０】
アモルファスカーボン膜による保護膜は、酸素プラズマによるアッシングにより除去可能であり、保護膜を除去するときの下地のダメージも発生しない。また、半導体製造工程における耐熱性も有することから、保護膜が半導体製造装置内で劣化することもない。
【図面の簡単な説明】
【００４１】
【図１】図１（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【図２】図２（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。
【符号の説明】
【００４２】
１、１０１    半導体基板
２、１０２    酸化膜
３    保護膜
５    応力緩和膜
６    ゲート
７    プラブ
８    シリンダ
９、１０９    フォトレジスト
１０    成膜装置
１１    成膜チャンバ
１２    電極
１５、１１５    搬送ブレード
１６、１１６    真空ライン
１７、１１７    出口
２１    層間絶縁膜
２２    絶縁膜
【図１】
2006120703.tif 000003
【図２】
2006120703.tif 000004
【図３】
2006120703.tif 000005
【図４】
2006120703.tif 000006