(57)【要約】【課題】  本発明は、インピーダンスの低減を図りながら、半導体装置の面積低減や高集積化等の効果を奏することができる半導体装置を提供する。【解決手段】  本発明に係る半導体装置の一構成例では、半導体基板１と、信号配線３とを備えている。信号配線３は、半導体基板１の上方に配設されている。また、信号配線３と対向する半導体基板１の部分は、信号配線３の形状に則してシリサイド化されている（つまり、シリサイド部１ａが形成されている）。【選択図】  図１
2006216664.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に配設される配線とを、備えており、
前記配線と対向する前記半導体基板の部分は、前記配線の形状に則してシリサイド化されている、
ことを特徴とする半導体装置。
【請求項２】
前記半導体基板の主面内には、
タイル状に形成された、複数の活性領域を有しており、
前記活性領域がシリサイド化されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
少なくとも一の前記活性領域は、
平面視において、前記配線を横切るように、さらに環状にシリサイド化されている、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
ポリシリコン層と、
前記ポリシリコン層の上方に配設される配線とを、備えており、
前記配線と対向する前記ポリシリコン層の部分は、前記配線の形状に則してシリサイド化されている、
ことを特徴とする半導体装置。
【請求項５】
前記ポリシリコン層は、
タイル状に複数形成されている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
少なくとも一の前記ポリシリコン層は、
平面視において、前記配線を横切るように、さらに環状にシリサイド化されている、
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係る発明であり、例えば、高周波回路を有する半導体装置に適用することができる。
【背景技術】
【０００２】
高周波数（ＧＨｚ／Ｇｂｐｓ）で動作する半導体装置において、そこに配設される配線は、容量およびインダクタと同視できる。したがって、半導体装置の微細化に伴い配線幅が細くなると、それに連れてインダクタンスが大きくなり、線路のインピーダンスが変化する。
【０００３】
このように、線路のインピーダンスが変化すると、高周波伝送特性が劣化したり、リンキングが発生したりする。
【０００４】
上記インピーダンスミスマッチにより生じる性能劣化を防止するために（つまり、インピーダンスの低減を図るために）、信号配線とＧＮＤ配線とを組合わせた構造が用いられている。当該信号配線とＧＮＤ配線とを組合わせた構成として、例えば、マイクロストリップ線路、コプレーナ線路またはマイクロワイヤ線路等がある（非特許文献１）。
【０００５】
【非特許文献１】相川正義等著「モノリシックマイクロ波集積回路（ＭＭＩＣ）」電子情報通信学会発行、平成１０年５月２０日（初版第２刷発行）、ｐ．３０−３５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、信号配線とＧＮＤ配線とを組合わせた構造では、余分にＧＮＤ配線を配設するので、半導体装置の面積増大、および集積化の低下をもたらしていた。また、ＧＮＤ配線が他の信号配線の配設を妨げる場合もあった。また、当該ＧＮＤ配線の存在は、ＥＤＡ等を用いた回路自動設計の困難性の要因となっていた。
【０００７】
そこで、この発明は、インピーダンスの低減を図りながら、上記各問題を解決することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、半導体基板と、前記半導体基板の上方に配設される配線とを、備えており、前記配線と対向する前記半導体基板の部分は、前記配線の形状に則してシリサイド化されている。
【０００９】
また、本発明に係る請求項４に記載の半導体装置は、ポリシリコン層と、前記ポリシリコン層の上方に配設される配線とを、備えており、前記配線と対向する前記ポリシリコン層の部分は、前記配線の形状に則してシリサイド化されている。
【発明の効果】
【００１０】
本発明の請求項１に記載の半導体装置は、半導体基板と、前記半導体基板の上方に配設される配線とを、備えており、前記配線と対向する前記半導体基板の部分は、前記配線の形状に則してシリサイド化されているので、配線に電流が流れることにより発生する磁場を、シリサイド化されている部分にて発生する誘導電流に変換することができる。したがって、配線のインダクタンスを低減することができる。また、ＧＮＤ配線を要しない（つまり、ＧＮＤ配線の配設に必要とされていた面積を削減できる）ので、半導体装置全体の面積が増大することを防止することができる。さらに、ＧＮＤ配線の配設を要しないので、ＧＮＤ配線が配設されていたスペースに別の信号配線等を配設することができる。したがって、半導体装置の集積度を向上させることができる。また、ＧＮＤ配線を要していた場合には、第一層目に配線を配設することはできなかった。これは、配線の下方にＧＮＤ配線を配設することができなくなるからである。しかし、請求項１に係る発明では、ＧＮＤ配線が不要となるので、第一層目に配線を配設することができる。さらに、ＥＤＡ等を用いた回路自動設計の際の設計困難性の要因となっていた、ＧＮＤ配線の配設を考慮する必要が無くなる。したがって、請求項１に係る発明では、単に、配線の下方の半導体基板をシリサイド化させるだけであるので、ＥＤＡ等を用いた回路自動設計も簡易化される。
【００１１】
また、本発明の請求項４に記載の半導体装置は、ポリシリコン層と、前記ポリシリコン層の上方に配設される配線とを、備えており、前記配線と対向する前記ポリシリコン層の部分は、前記配線の形状に則してシリサイド化されているので、配線に電流が流れることにより発生する磁場を、シリサイド化されている部分にて発生する誘導電流に変換することができる。したがって、配線のインダクタンスを低減することができる。また、既存するポリシリコン層の一部を利用して、当該ポリシリコン層をシリサイド化することができるので、半導体装置全体の面積が増大することを防止することができる。さらに、既存するポリシリコン層を利用できるので、配線のインダクタンス低減の為に、余分な部材を形成する必要も無くなる。したがって、半導体装置の集積度を向上させることができる。さらに、ＥＤＡ等を用いた回路自動設計の際の設計困難性の要因となっていた、ＧＮＤ配線の配設を考慮する必要が無くなる。したがって、請求項４に係る発明では、単に、配線の下方のポリシリコン層をシリサイド化させるだけであるので、ＥＤＡ等を用いた回路自動設計も簡易化される。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
＜実施の形態１＞
図１，２は、本実施の形態に係る半導体装置の構成を概略的に示した断面図である。ここで、図１は、当該半導体装置の主要部をｙ方向から見た断面図である。また、図２は、当該半導体装置の主要部をｘ方向から見た断面図である。
【００１４】
図１，２に示すように、Ｓｉ半導体基板（以下、単に半導体基板と称する）１の上方に、層間絶縁膜２を介して、信号配線３が配設されている。また、信号配線３と対向する半導体基板１の部分は、シリサイド化されている（つまり、シリサイド部１ａが形成されている）。
【００１５】
ここで、当該シリサイド部１ａの形状は、信号配線３の形状にほぼ則している。よって、シリサイド部１ａの幅は、信号配線３の幅と同程度あるか、あるいは若干大きい（図１では、同幅の場合を図示している）。
【００１６】
本実施の形態に係る半導体装置は、上記のように構成されているので、信号配線３に電流が流れることにより発生する磁場を、シリサイド部１ａでの誘導電流に変換することができる。したがって、信号配線３のインダクタンスを低減することができる。
【００１７】
また、本実施の形態に係る半導体装置では、ＧＮＤ配線を要しない（つまり、ＧＮＤ配線の配設に必要とされていた面積を削減できる）ので、半導体装置全体の面積が増大することを防止することができる。
【００１８】
さらに、ＧＮＤ配線の配設を要しないので、ＧＮＤ配線が配設されていたスペースに別の信号配線等を配設することができる。したがって、半導体装置の集積度を向上させることができる。
【００１９】
また、ＧＮＤ配線を要していた場合には、第一層目に信号配線３を配設することはできなかった。これは、当該信号配線３の下方にＧＮＤ配線を配設することができなくなるからである。しかし、本実施の形態では、ＧＮＤ配線が不要となるので、第一層目に信号配線３を配設することができる。
【００２０】
さらに、ＥＤＡ等を用いた回路自動設計の際の設計困難性の要因となっていた、ＧＮＤ配線の配設を考慮する必要が無くなる。したがって、本実施の形態では、単に、信号配線３の下方の半導体基板１をシリサイド化させるだけであるので、ＥＤＡ等を用いた回路自動設計も簡易化される。
【００２１】
＜実施の形態２＞
図３、４は、本実施の形態に係る半導体装置の構成を概略的に示した断面図である。ここで、図３は、当該半導体装置の主要部をｙ方向から見た断面図である。また、図４は、当該半導体装置の主要部をｘ方向から見た断面図である。
【００２２】
また、本実施の形態に係る半導体装置の主要部の平面図を図５に示す。なお、図５では層間絶縁膜２は図示を省略している。
【００２３】
図３，４，５に示すように、本実施の形態に係る半導体装置では、半導体基板１の主面内には、タイル状の活性領域１ｂが複数形成されている。ここで、各活性領域１ｂは、半導体基板１の主面内に形成された溝１ｃによって区画されている。このように活性領域１ｂをタイル状に形成するのは、後工程でのＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）処理の際に生じるディッシングを防止するためである。なお、タイル状の活性領域１ｂは、ＣＡＤ等の回路設計ツールにおいて、ＣＭＰ処理が施されることを入力すると、自動的に生成される。
【００２４】
また、本実施の形態においても図３〜５に示すように、半導体基板１の上方に、層間絶縁膜２を介して、信号配線３が配設されている。また、信号配線３と対向する活性領域１ｂの部分は、シリサイド化されている（つまり、シリサイド部１ａが形成されている）。
【００２５】
ここで、当該シリサイド部１ａの形状は、信号配線３の形状にほぼ則している。ただし、活性領域１ｂ以外の箇所はシリサイド化されていないので、シリサイド部１ａは連続的に形成されていない（つまり、溝部１ｃの部分でシリサイド部１ａは途切れる）。
【００２６】
なお、シリサイド部１ａの幅は、信号配線３の幅と同程度あるか、あるいは若干大きい（図３，５では、若干大きい場合を図示している）。
【００２７】
本実施の形態に係る半導体装置は上記のように構成されているので、ＣＭＰ処理の際に生じるディッシング防止の観点から、タイル状に活性領域１ｂが形成された半導体装置に対しても、実施の形態１と同様の効果を有する。
【００２８】
＜実施の形態３＞
本実施の形態に係る半導体装置は、実施の形態２に係る半導体装置に、以下に示す形状のシリサイド部１ａがさらに形成されている。当該シリサイド１ａの追加形成以外は、実施の形態２と同様なので、ここでの説明は省略する。
【００２９】
本実施の形態に係る半導体装置の構成を示す図を、図６，７に示す。ここで、図６は、当該半導体装置の主要部を上方向から見た平面図である。また、図６のＡ−Ａ断面図を図７に示す。なお、図６において、層間絶縁膜２は図示を省略している。
【００３０】
図６，７に示すように、本実施の形態に係る半導体装置では、少なくとも一の活性領域１ｂには、平面視において、信号配線３を横切るように環状のシリサイド部１ａがさらに形成されている。ここで、図６，７では、信号配線３の直下に存在する活性領域１ｂの全てにおいて、当該環状のシリサイド部１ａが形成されている。
【００３１】
なお、信号配線３の形状に則して形成されているシリサイド部１ａと、上記環状のシリサイド部１ａとは、接続されて形成されている。
【００３２】
本実施の形態に係る半導体装置は上記のように環状のシリサイド部１ａが追加形成されている。したがって、上記各実施の形態で説明した効果に加えて、以下の効果も奏することができる。
【００３３】
つまり、環状のシリサイド部１ａをさらに設けることにより、相互インダクタンスを大きくすることができる。したがって、シリサイド部１ａにて発生する誘導電流が増加するので、信号配線３のインダクタンスをさらに低減することができる。
【００３４】
なお、図６では、環状のシリサイド部１ａが、信号配線３直下の全ての活性領域１ｂに形成されているが、当該環状のシリサイド部１ａを全ての活性領域１ｂに形成しなくても良い。例えば、信号配線３直下の一の活性領域１ｂにのみ環状のシリサイド部１ａを一つだけ設けも良い。また、例えば、所定の活性領域１ｂの間隔毎に、環状のシリサイド部１ａを形成して良い。
【００３５】
また、信号配線３の直下に存する一つの活性領域１ｂに、多重の環状シリサイド部１ａを形成してもかまわない。
【００３６】
ここで、形成される環状シリサイド部１ａの数が多ければ多いほど、上記した信号配線３のインダクタンス低減効果はより強調される。
【００３７】
＜実施の形態４＞
上記各実施の形態では、半導体基板１（または、半導体基板１の主面内に形成された活性領域１ｂ）の一部に、シリサイド部１ａを形成する場合について言及した。これに対して、本実施の形態に係る半導体装置では、ポリシリコンの一部にシリサイド部を形成する。
【００３８】
通常、半導体装置は、ポリシリコン層を有する。そして、当該ポリシリコン層は、例えばゲート電極や配線等の形成目的のために設けられている。当該ポリシリコン層が信号配線の下に存在する場合には、当該ポリシリコン層の表面内をシリサイド化する。これが、本実施の形態に係る半導体装置である。
【００３９】
つまり、本実施の形態に係る半導体装置が有するポリシリコン層の一部は、ゲート電極等として機能すると共に、信号配線のインダクタンスの低減機能も有する。
【００４０】
図８，９は、本実施の形態に係る半導体装置の構成を概略的に示した断面図である。ここで、図８は、当該半導体装置の主要部をｙ方向から見た断面図である。また、図９は、当該半導体装置の主要部をｘ方向から見た断面図である。
【００４１】
図８、９に示すように、半導体基板１の上方に、層間絶縁膜１１を介して、ポリシリコン層１０が形成されている。さらに、当該ポリシリコン層１０の上方には、層間絶縁膜１２を介して、信号配線３が配設されている。
【００４２】
また、信号配線３と対向するポリシリコン層１０の部分は、図８，９に示すように、シリサイド化されている（シリサイド部１０ａが形成されている）。ここで、当該シリサイド部１０ａの形状は、信号配線３の形状にほぼ則している。よって、シリサイド部１０ａの幅は、信号配線３の幅と同程度あるか、あるいは若干大きい（図８では、同幅の場合を図示している）。
【００４３】
本実施の形態に係る半導体装置は、上記のように構成されているので、信号配線３に電流が流れることにより発生する磁場を、シリサイド部１０ａでの誘導電流に変換することができる。したがって、信号配線３のインダクタンスを低減することができる。
【００４４】
また、本実施の形態に係る半導体装置では、既存するポリシリコン層１０の一部をシリサイド化しているので、半導体装置全体の面積が増大することを防止することができる。
【００４５】
さらに、既存するポリシリコン層１０を利用しているので、信号配線３のインダクタンス低減の為に、余分な部材を形成する必要も無くなる。したがって、半導体装置の集積度を向上させることができる。
【００４６】
さらに、ＥＤＡ等を用いた回路自動設計の際の設計困難性の要因となっていた、ＧＮＤ配線の配設を考慮する必要が無くなる。したがって、本実施の形態では、単に、信号配線３の下方のポリシリコン層１０をシリサイド化させるだけであるので、ＥＤＡ等を用いた回路自動設計も簡易化される。
【００４７】
＜実施の形態５＞
図１０，１１は、本実施の形態に係る半導体装置の構成を概略的に示した断面図である。ここで、図１０は、当該半導体装置の主要部をｙ方向から見た断面図である。また、図１１は、当該半導体装置の主要部をｘ方向から見た断面図である。
【００４８】
また、本実施の形態に係る半導体装置の主要部の平面図を図１２に示す。なお、図１２では、層間絶縁膜１１，１２は図示を省略している。
【００４９】
図１０，１１，１２に示すように、本実施の形態に係る半導体装置では、半導体基板１上方に、層間絶縁膜１１を介して、タイル状のポリシリコン層１０が複数形成されている。ここで、各ポリシリコン層１０間には、絶縁膜１３が形成されている。
【００５０】
このようにポリシリコン層１０をタイル状に形成するのは、後工程でのＣＭＰ処理の際に生じるディッシングを防止のためである。なお、タイル状のポリシリコン層１０は、ＣＡＤ等の回路設計ツールにおいて、ＣＭＰ処理が施されることを入力すると、自動的に生成される。また、図１０〜１２では、半導体基板１は面一に形成されている。しかし、タイル状に形成されているポリシリコン層１０に対応するように、半導体基板１にタイル状の活性領域を形成しても良い。
【００５１】
また、本実施の形態においても図１０〜１２に示すように、ポリシリコン層１０の上方に、層間絶縁膜１２を介して、信号配線３が配設されている。また、信号配線３と対向するポリシリコン層１０の部分は、シリサイド化されている（つまり、シリサイド部１０ａが形成されている）。
【００５２】
ここで、当該シリサイド部１０ａの形状は、信号配線３の形状にほぼ則している。ただし、ポリシリコン層１０以外の箇所はシリサイド化されないので、シリサイド部１０ａは連続的に形成されていない（つまり、絶縁膜１３の部分でシリサイド部１０ａは途切れる）。
【００５３】
なお、シリサイド部１０ａの幅は、信号配線３の幅と同程度あるか、あるいは若干大きい（図１０，１２では、若干大きい場合を図示している）。
【００５４】
本実施の形態に係る半導体装置は上記のように構成されているので、ＣＭＰ処理の際に生じるディッシング防止の観点から、タイル状にポリシリコン層１０が形成された半導体装置に対しても、実施の形態４と同様の効果を有する。
【００５５】
なお、本実施の形態においても、ポリシリコン層１０は、信号配線３のインダクタンス低減の目的のために形成されているのでは無く、ゲート配線等の形成の為に既に存在するポリシリコン層１０を利用している。
【００５６】
＜実施の形態６＞
本実施の形態に係る半導体装置は、実施の形態５に係る半導体装置に、以下に示す形状のシリサイド部１０ａがさらに形成されている。当該シリサイド１０ａの追加形成以外は、実施の形態５と同様なので、ここでの説明は省略する。
【００５７】
本実施の形態に係る半導体装置の構成を示す図を、図１３，１４に示す。ここで、図１３は、当該半導体装置の主要部を上方向から見た平面図である。また、図１３のＢ−Ｂ断面図を図１４に示す。なお、図１３において、層間絶縁膜１１，１２は図示を省略している。
【００５８】
図１３，１４に示すように、本実施の形態に係る半導体装置では、少なくとも一のポリシリコン層１０には、平面視において、信号配線３を横切るように環状のシリサイド部１０ａがさらに形成されている。ここで、図１３，１４では、信号配線３の直下に存在するポリシリコン層１０の全てにおいて、当該環状のシリサイド部１０ａが形成されている。
【００５９】
なお、信号配線３の形状に則して形成されているシリサイド部１０ａと、上記環状のシリサイド部１０ａとは、接続されて形成されている。
【００６０】
本実施の形態に係る半導体装置は、上記のように環状のシリサイド部１０ａが追加形成されている。したがって、上記各実施の形態で説明した効果に加えて、以下の効果も奏することができる。
【００６１】
つまり、環状のシリサイド部１０ａをさらに設けることにより、相互インダクタンスを大きくすることができる。したがって、シリサイド部１０ａにて発生する誘導電流が増加するので、信号配線３のインダクタンスをさらに低減することができる。
【００６２】
なお、本実施の形態においても、ポリシリコン層１０は、信号配線３のインダクタンス低減の目的のために形成されているのでは無く、ゲート配線等の形成の為に既に存在するポリシリコン層１０を利用している。
【００６３】
なお、図１３では、環状のシリサイド部１０ａが、信号配線３直下の全てのポリシリコン層１０に形成されているが、当該環状のシリサイド部１０ａを全てのポリシリコン層１０に形成しなくても良い。例えば、信号配線３直下の一のポリシリコン層１０にのみ環状のシリサイド部１０ａを一つだけ設けも良い。また、例えば、所定のポリシリコン層１０の間隔毎に、環状のシリサイド部１０ａを形成して良い。
【００６４】
また、信号配線３の直下に存する一つのポリシリコン層１０に、多重の環状シリサイド部１０ａを形成してもかまわない。
【００６５】
ここで、形成される環状シリサイド部１０ａの数が多ければ多いほど、上記した信号配線３のインダクタンス低減効果はより強調される。
【図面の簡単な説明】
【００６６】
【図１】ｙ方向から見た場合の、実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】ｘ方向から見た場合の、実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】ｙ方向から見た場合の、実施の形態２に係る半導体装置の構成を示す断面図である。
【図４】ｘ方向から見た場合の、実施の形態２に係る半導体装置の構成を示す断面図である。
【図５】実施の形態２に係る半導体装置の構成を示す平面図である。
【図６】実施の形態３に係る半導体装置の構成を示す平面図である。
【図７】実施の形態３に係る半導体装置の構成を示す断面図である。
【図８】ｙ方向から見た場合の、実施の形態４に係る半導体装置の構成を示す断面図である。
【図９】ｘ方向から見た場合の、実施の形態４に係る半導体装置の構成を示す断面図である。
【図１０】ｙ方向から見た場合の、実施の形態５に係る半導体装置の構成を示す断面図である。
【図１１】ｘ方向から見た場合の、実施の形態５に係る半導体装置の構成を示す断面図である。
【図１２】実施の形態５に係る半導体装置の構成を示す平面図である。
【図１３】実施の形態６に係る半導体装置の構成を示す平面図である。
【図１４】実施の形態６に係る半導体装置の構成を示す断面図である。
【符号の説明】
【００６７】
１  半導体基板、２，１１，１２  層間絶縁膜、３  信号配線、１０  ポリシリコン層、１３  絶縁膜、１ａ，１０ａ  シリサイド部、１ｂ  活性領域、１ｃ  溝部。
【図１】
2006216664.tif 000003
【図２】
2006216664.tif 000004
【図３】
2006216664.tif 000005
【図４】
2006216664.tif 000006
【図５】
2006216664.tif 000007
【図６】
2006216664.tif 000008
【図７】
2006216664.tif 000009
【図８】
2006216664.tif 000010
【図９】
2006216664.tif 000011
【図１０】
2006216664.tif 000012
【図１１】
2006216664.tif 000013
【図１２】
2006216664.tif 000014
【図１３】
2006216664.tif 000015
【図１４】
2006216664.tif 000016