(57)【要約】【課題】  簡単な構成で、製造工程上でも大きな変更をすることなく、ノード部に高抵抗を付加して、ソフトエラー対策を施すことを可能とする。【解決手段】  本発明の半導体装置は、ＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、これらＣＭＯＳインバータ回路の一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、前記２つのＣＭＯＳインバータ回路のゲート電極パターン７ａ、７ｂと、前記２つのＣＭＯＳインバータ回路のノードＮｂ、Ｎａを接続するポリシリコンパターン１１ａ、１１ｂを設け、このポリシリコンパターン１１ａ、１１ｂに下地の段差形状を利用して自己整合的に高抵抗部分１１ａ１を形成し、この高抵抗部分１１ａ１で第１および第２の抵抗要素を構成したものである。【選択図】  図３
2006310462.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成されＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、
前記第１および第２のＣＭＯＳインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、
前記第１および第２のＣＭＯＳインバータ回路の入力端子となるゲート電極パターンと、前記第２および第１のＣＭＯＳインバータ回路の出力端子となるノードとを電気的に接続するポリシリコンパターンを設け、
前記ポリシリコンパターンに下地の段差形状を利用して自己整合的に形成された高抵抗部分を設け、
前記第１および第２の抵抗要素を、前記ポリシリコンパターンの高抵抗部分で構成したことを特徴とする半導体装置。
【請求項２】
前記ポリシリコンパターンは、前記ゲート電極パターンに接続された水平部分と、この水平部分に連続する垂直部分と、この垂直部分に連続すると共に前記ノードに接続された水平部分とを有して構成されていると共に、
前記垂直部分が前記高抵抗部分となり、且つ、前記２つの水平部分が低抵抗部分となるように構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターン上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜に段差形成用の孔を形成する工程と、
前記孔が形成された前記層間絶縁膜上にポリシリコンを堆積する工程と、
前記ポリシリコン膜を加工して、前記ゲート電極パターンと、ＳＲＡＭメモリセルを構成するインバータ回路の出力端子を構成するノードとを電気的に接続するポリシリコンパターンを形成する工程と、
前記ポリシリコンパターンに不純物イオンを注入する工程とを備え、
前記不純物イオンを注入する工程において、前記ポリシリコンパターンのうちの前記段差形成用の孔の内側面に沿う部分に高抵抗部分が形成されることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート電極パターンを形成する工程と、
前記ゲート電極パターン上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜に段差形成用の孔を形成する工程と、
前記孔が形成された前記層間絶縁膜上にポリシリコンを堆積する工程と、
前記堆積されたポリシリコン膜に不純物イオンを注入する工程と、
前記ポリシリコン膜を加工して、前記ゲート電極パターンと、ＳＲＡＭメモリセルを構成するインバータ回路の出力端子を構成するノードとを電気的に接続するポリシリコンパターンを形成する工程とを備え、
前記不純物イオンを注入する工程において、前記堆積されたポリシリコン膜のうちの前記段差形成用の孔の内側面に沿う部分に高抵抗部分が形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の中でも記憶素子として２つのＣＭＯＳをインバータ回路として有するＳＲＡＭメモリセルを備える構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｆｕｌｌ‐ＣＭＯＳ  ＳＲＡＭ（Static Random Access Memory）と呼ばれる半導体装置は、６個のＭＯＳトランジスタにより１つのメモリセルが構成されている。各メモリセルは、平面的には点対称型や線対称型などのパターンが考えられている。
【０００３】
ところで、このようなＳＲＡＭにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラーはＳＲＡＭメモリセル回路のノード部に抵抗またはキャパシタを挿入することで低減させることができることがわかっている。
【０００４】
このようなソフトエラー対策を施したＳＲＡＭとして、例えば、特許文献１に示されるように、ノード部に抵抗を付加する構成のものが考えられている。ここで、ノード部に高抵抗を付加する構成とすることは、動作速度が低下する傾向となるものであるが、低消費電力タイプのＳＲＡＭでは、動作速度を優先していないので、十分な対策とすることができるものである。
【特許文献１】ＵＳＰ−６５２９４０１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記した特許文献１に示すものでは、高抵抗をメモリセルのノード部分に付加するために、コバルトシリサイド（ＣｏＳｉ）よりも高い抵抗値を持つ材料として例えばタングステン（Ｗ）膜などを成膜してパターニングすることでノード部分に電気的に接続する抵抗体として設けるものである。
【０００６】
これによって、サリサイド工程で形成するシリサイドよりも高抵抗とすることができるので、ソフトエラー対策の構成としては優れたものとなるが、上記した従来構成のものでは、このため製造工程としてタングステン膜を１層余分に形成することになるので、工程数が増加しコストアップになるという点で実用的な採用が難しいという問題がある。
【０００７】
本発明は、上記した問題を解決するためになされたもので、その目的は、従来タイプのＣＭＯＳインバータを用いた構成のＳＲＡＭメモリセルを有する半導体装置において、簡単な構成で、しかも、製造工程上でも大きな変更をすることなく、ノード部に高抵抗を付加して、ソフトエラー対策を施すことができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、この半導体基板に形成されＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、前記第１および第２のＣＭＯＳインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、前記第１および第２のＣＭＯＳインバータ回路の入力端子となるゲート電極パターンと、前記第２および第１のＣＭＯＳインバータ回路の出力端子となるノードとを電気的に接続するポリシリコンパターンを設け、前記ポリシリコンパターンに下地の段差形状を利用して自己整合的に形成された高抵抗部分を設け、前記第１および第２の抵抗要素を、前記ポリシリコンパターンの高抵抗部分で構成したところに特徴を有する。
【０００９】
本発明の半導体装置の製造方法は、半導体基板上にゲート極パターンを形成する工程と、前記ゲート電極パターン上に層間絶縁膜を堆積する工程と、前記層間絶縁膜に段差形成用の孔を形成する工程と、前記孔が形成された前記層間絶縁膜上にポリシリコンを堆積する工程と、前記ポリシリコン膜を加工して、前記ゲート電極パターンと、ＳＲＡＭメモリセルを構成するインバータ回路の出力端子を構成するノードとを電気的に接続するポリシリコンパターンを形成する工程と、前記ポリシリコンパターンに不純物イオンを注入する工程とを備え、そして、前記不純物イオンを注入する工程において、前記ポリシリコンパターンのうちの前記段差形成用の孔の内側面に沿う部分に高抵抗部分が形成されるように構成したところに特徴を有する。
【発明の効果】
【００１０】
本発明の半導体装置によれば、ＳＲＡＭメモリセルのソフトエラー対策として設ける抵抗要素を、ポリシリコンパターンに下地の段差形状を利用して自己整合的に形成された高抵抗部分で構成するようにしたので、簡単な構成で達成することができる。
【００１１】
また、本発明の半導体装置の製造方法によれば、ＳＲＡＭメモリセルを形成する工程において、大幅なレイアウト変更や工程数の大幅な追加をすることなく、抵抗要素を作りこむことができ、低コストで為し得る。また、不純物イオンを注入する工程において、ポリシリコンパターンのうちの段差形成用の孔の内側面に沿う部分に高抵抗部分が自己整合的に形成される構成であるから、リソグラフィ工程を追加する必要がなくなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態について、図面を参照して説明する。
図１は半導体基板１の主表面側に形成された１個のＳＲＡＭメモリセル２を示す平面図であり、ゲート電極を形成した状態の平面図である。また、図２は１個のＳＲＡＭメモリセル２についての電気的構成を示している。
【００１３】
まず、簡単に電気的構成について説明する。図２において、ＳＲＡＭメモリセル２は、一般的なＦｕｌｌ−ＣＭＯＳタイプのもので、６個のＭＯＳＦＥＴにより構成されている。６個のＭＯＳＦＥＴ（以下、単にトランジスタと称する）は、２個のｐチャンネル型のトランジスタＴｐ１およびＴｐ２、４個のｎチャンネル型のトランジスタＴｎ１〜Ｔｎ４からなる。
【００１４】
トランジスタＴｐ１およびＴｎ１によりインバータ回路Ｉｎ１が構成され、トランジスタＴｐ２およびＴｎ２によりインバータ回路Ｉｎ２が構成される。これらインバータ回路Ｉｎ１およびＩｎ２は、それぞれ電源端子ＶｃｃとＶｓｓ（ＧＮＤ）との間に接続されている。
【００１５】
ｎチャンネル型のトランジスタＴｎ３は、ソース／ドレイン端子がデータ線Ｄａおよびインバータ回路Ｉｎ１の出力端子Ｎａ（ノード）との間に接続され、同様にｎチャンネル型のトランジスタＴｎ４は、ソース／ドレイン端子がデータ線Ｄｂおよびインバータ回路Ｉｎ２の出力端子Ｎｂ（ノード）との間に接続されている。また、トランジスタＴｎ３、Ｔｎ４の各ゲート端子はワード線ＷＬに接続されている。
【００１６】
また、インバータ回路Ｉｎ１の出力端子Ｎａは、インバータ回路Ｉｎ２の入力端子であるトランジスタＴｐ２、Ｔｎ２の共通のゲート端子に抵抗要素としての抵抗体Ｒ１を介して接続されており、インバータ回路Ｉｎ２の出力端子Ｎｂは、インバータ回路Ｉｎ１の入力端子であるトランジスタＴｐ１、Ｔｎ１の共通のゲート端子に抵抗要素としての抵抗体Ｒ２を介して接続されている。ＳＲＡＭメモリセル２は、この抵抗体Ｒ１、Ｒ２の働きによりソフトエラーを低減することができる構成となっている。
【００１７】
次に、ＳＲＡＭメモリセル２の全体の配置構成について、図１を参照して説明する。図１では、簡略化のために１個のＳＲＡＭメモリセルを示しているが、実際には半導体メモリ装置としては、記憶容量に対応した個数分が互いに線対称となるように多数チップ上に配置形成されている。
【００１８】
ＳＲＡＭメモリセル２は、シリコン単結晶からなる半導体基板１に、絶縁分離領域として埋め込み形成されたＳＴＩ（Shallow Trench Isolation）３により素子形成領域が図中縦方向に区画形成されている。素子形成領域にはｐチャンネルＭＯＳＦＥＴであるトランジスタＴｐ１、Ｔｐ２に対応してＮウェル（Ｎ−ｗｅｌｌ）４ａ、４ｂが形成され、ｎチャンネルＭＯＳＦＥＴであるトランジスタＴｎ１〜Ｔｎ４に対応してＰウェル（Ｐ−ｗｅｌｌ）５ａ、５ｂが形成されている。
【００１９】
Ｎウェル４ａ、４ｂ、Ｐウェル５ａ、５ｂ上面にはそれぞれゲート絶縁膜としてのゲート酸化膜（図示せず）が形成されており、その上に多結晶シリコンからなるゲート電極パターン７ａ〜７ｄがウェル形成方向と直交するように配置形成されている。各ウェル４ａ、４ｂ、５ａ、５ｂのゲート電極パターン７ａ〜７ｄを挟んだ領域にはソース／ドレイン領域が形成されており、前述のトランジスタＴｐ１、Ｔｐ２、Ｔｎ１〜Ｔｎ４が形成されている。
【００２０】
具体的には、ゲート電極パターン７ａがＮウェル４ａと交差する部分にトランジスタＴｐ１が形成され、Ｐウェル５ａと交差する部分にトランジスタＴｎ１が形成されている。また、ゲート電極パターン７ｂがＮウェル４ｂと交差する部分にトランジスタＴｐ２が形成され、Ｐウェル５ｂと交差する部分にトランジスタＴｎ２が形成されている。また、ゲート電極パターン７ｃがＰウェル５ａと交差する部分にトランジスタＴｎ３が、ゲート電極パターン７ｄがＰウェル５ｂと交差する部分にトランジスタＴｎ４が形成されている。以上のような構成により、ＳＲＡＭメモリセル２は、メモリセルの対角線が交差する点Ｆを中心として点対称となるように配置形成されている。
【００２１】
そして、本実施形態においては、インバータ回路Ｉｎ１、Ｉｎ２のノードＮａ、Ｎｂを構成するメタルゼロ（Ｍ０）８ａ、８ｂが、Ｎウェル４ａ、４ｂとＰウェル５ａ、５ｂに交差するように形成されている。メタルゼロ８ａ、８ｂの一端部には、インバータ回路Ｉｎ１、Ｉｎ２のトランジスタＴｐ１、Ｔｐ２のドレイン端子に接続するための孔９ａ、９ｂが設けられ、メタルゼロ８ａ、８ｂの他端部には、インバータ回路Ｉｎ１、Ｉｎ２のトランジスタＴｎ１、Ｔｎ２のドレイン端子に接続するための孔１０ａ、１０ｂが設けられている。
【００２２】
更に、本実施形態では、ゲート電極パターン７ａとメタルゼロ８ｂ（即ち、ノードＮｂ）とを接続するように、ほぼＬ字形のポリシリコンパターン１１ａが形成されている。これと共に、ゲート電極パターン７ｂとメタルゼロ８ａ（即ち、ノードＮａ）とを接続するように、ほぼＬ字形のポリシリコンパターン１１ｂが形成されている。これらポリシリコンパターン１１ａ、１１ｂは、ほぼ同じ構成であるから、ポリシリコンパターン１１ａについて、図３を参照して説明する。図３は、図１中に切断線Ａ−Ａで示す部分の断面を模式的に示すと共に、ポリシリコンパターン１１ａを立体的に示す模式図である。
【００２３】
この図３に示すように、ポリシリコンパターン１１ａは、ゲート電極パターン７ａ上に形成された下水平部分１１ａ１と、この下水平部分１１ａ１の図中右端部から垂直に上方へ延びる垂直部分１１ａ２と、この垂直部分１１ａ２の上端部から水平方向に延びると共にほぼＬ字形をなす上水平部分１１ａ３とを備えている。ここで、ポリシリコンパターン１１ａは、後述するようにして形成されることにより、下水平部分１１ａ１および上水平部分１１ａ３が低抵抗部分となり、垂直部分１１ａ２が高抵抗部分となるように構成されている。
【００２４】
この構成の場合、ポリシリコンパターン１１ａの高抵抗の垂直部分１１ａ２が、図１に示す抵抗体Ｒ１に相当し、ポリシリコンパターン１１ｂの高抵抗の垂直部分（図示しない）が、図１に示す抵抗体Ｒ２に相当する。これにより、インバータ回路Ｉｎ１のノードＮａが、インバータ回路Ｉｎ２の入力端子であるトランジスタＴｐ２、Ｔｎ２の共通のゲート端子に抵抗体Ｒ１を介して接続されると共に、インバータ回路Ｉｎ２のノードＮｂが、インバータ回路Ｉｎ１の入力端子であるトランジスタＴｐ１、Ｔｎ１の共通のゲート端子に抵抗体Ｒ２を介して接続される構成となる。この結果、ＳＲＡＭメモリセル２は、上記各抵抗体Ｒ１、Ｒ２の働きによりソフトエラーを低減できるようになる。
【００２５】
尚、上記した図３において、ゲート電極パターン７ａのサイドには、通常のスペーサ加工工程を経ることにより形成されたスペーサ１２が設けられている。ゲート電極パターン７ａの上には、層間絶縁膜加工時のストッパ膜（Barrier-SiN）１３が設けられている。上記構成の表面に層間絶縁膜１４が全面に渡って形成されると共に、この層間絶縁膜１４には、ポリシリコンパターン１１ａの垂直部分１１ａ２を形成するための段差形成用の孔１４ａが形成されている。
【００２６】
そして、上記孔１４ａ内にポリシリコンパターン１１ａが上述したように形成されている。さらに、上記構成の表面には層間絶縁膜１５が全面に渡って形成されると共に、ノードＮｂを構成するメタルゼロ８ｂが形成されている。このような構成を採用することで、ゲート電極パターン７ａ（即ち、インバータ回路Ｉｎ１の入力端子であるトランジスタＴｐ１、Ｔｎ１の共通のゲート端子）は、ポリシリコンパターン１１ａを介してメタルゼロ８ｂ（即ち、インバータ回路Ｉｎ２のノードＮｂ）に電気的に接続される構成となっている。
【００２７】
次に、上記構成のＳＲＡＭメモリセル２ａの製造工程、特には、ポリシリコンパターン１１ａ、１１ｂを製造する部分の工程について、図４ないし図９を参照して説明する。
まず、ＳＲＡＭメモリセルの周知の製造工程を実行することにより、図４に示すように、層間絶縁膜１４を全面に堆積（デポ）する工程まで製造しておく。尚、ここまでに実行する工程は、半導体基板１上に素子形成領域としてＡＡ（Active Area；活性領域）パターンを形成する工程、絶縁分離領域として形成した浅い溝部に絶縁膜を埋め込み形成してＳＴＩ３を形成する工程、不純物イオンを注入することによりＮウェル４ａ、４ｂ、Ｐウェル５ａ、５ｂやチャンネル領域を形成する工程、ゲート酸化膜を熱酸化処理などにより所定膜厚に形成する工程、ゲート電極パターン７ａ〜７ｄを形成する工程、スペーサ１２を形成する工程、イオン注入処理により不純物を導入してソース／ドレイン領域を形成する工程、サリサイドを形成する工程、ストッパ膜１３を堆積する工程、そして、層間絶縁膜１４をＣＶＤ法などにより堆積する工程等である。
【００２８】
次に、図５に示すように、層間絶縁膜１４に段差形成用の孔１４ａを形成する工程を実行する。この場合、リソグラフィ工程（ＰＥＰ（Photo Engraving Process））により段差形成用の孔１４ａのパターニングを行い（即ち、層間絶縁膜１４の表面にフォトレジストを塗布し、孔１４ａの部分が開口されたフォトレジスト膜を形成し）、このレジスト膜をマスク材として層間絶縁膜１４をＲＩＥ（Reactive Ion Etching）でエッチングする処理を実行する。
【００２９】
このとき、孔１４ａの底のストッパ膜１３を除去する必要がある。このストッパ膜１３の除去は、層間絶縁膜１４の加工時に同時に除去するように構成しても良い。また、層間絶縁膜１４の加工時にはストッパとして使用し、加工後に別途ストッパ膜１３のみを除去するように構成しても良い。この別途除去する構成の場合、ストッパ膜１３除去のためのＲＩＥ工程を追加する必要がある。
【００３０】
そして、レジストを除去（剥離）すると、図５に示すような構成となる。続いて、上記構成の上に、図６に示すように、ポリシリコン（Undoped Poly Si）膜１６を堆積する。この後、リソグラフィ工程（ＰＥＰ）により配線（具体的には、ポリシリコンパターン１１ａ、１１ｂ）のパターニングを行い（即ち、ポリシリコン膜１６の表面にフォトレジストを塗布し、上記配線の部分が開口されたフォトレジスト膜を形成し）、このレジスト膜をマスク材としてポリシリコン膜１６をＲＩＥでエッチングし、配線パターン（ポリシリコンパターン１１ａ、１１ｂ）を加工する処理を実行する。この配線パターン加工処理により、図３および図７に示すような形状のポリシリコンパターン１１ａ、１１ｂが形成される。尚、図３および図７には、ポリシリコンパターン１１ａだけを図示する。
【００３１】
続いて、レジストを除去（剥離）すると、図７に示すような構成となる。この後、図８に示すように、不純物をポリシリコンパターン１１ａ、１１ｂの表面にイオン注入する。この場合、必要があれば、活性化の熱工程を実行する。上記イオン注入により、ポリシリコンパターン１１ａ、１１ｂの下水平部分１１ａ１および上水平部分１１ａ３が低抵抗部分となり、垂直部分１１ａ２が高抵抗部分となる。この場合、垂直部分１１ａ２には不純物イオンが注入されないため、高抵抗のまま残る。
【００３２】
そして、図９に示すように、上記構成の上に層間絶縁膜１５を堆積し、その表面を一般的なＣＭＰ（Chemical Mechanical Polishing）処理で平坦化する。この平坦化処理により、図９に示すような構成となる。
【００３３】
この後は、ＳＲＡＭメモリセルの周知の製造工程を実行するように構成されている。即ち、ＣＳ（コンタクトホール）のパターンニングをＰＥＰにより行い、レジスト膜をマスク材として層間絶縁膜１５をＲＩＥでエッチングする処理を実行する。これにより、ＣＳの加工処理が実行される。そして、レジストを剥離した後は、Ｍ０（メタルゼロ）８ａ、８ｂのパターンニングをＰＥＰにより行い（具体的には、メタルを堆積し、その表面にフォトレジストを塗布し、Ｍ０の部分が開口されたフォトレジスト膜を形成し）、このレジスト膜をマスク材としてメタル膜をＲＩＥでエッチングする処理を実行する。これにより、Ｍ０８ａ、８ｂの加工処理が実行される。そして、レジストを剥離した後、コンタクト埋め込み（Ｗ−Ｆｉｌｌ）処理を実行するように構成されている。
【００３４】
このような構成の本実施形態によれば、ゲート電極パターン７ａ、７ｂとノードＮａ、Ｎｂとを接続するポリシリコンパターン１１ａ、１１ｂに、下地の段差形状（孔１４ａ）を利用して自己整合的に高抵抗部分１１ａ２を形成し、この高抵抗部分１１ａ２をＳＲＡＭメモリセル２ａ、２ｂのノードＮａ、Ｎｂへの抵抗要素（抵抗体Ｒ１、Ｒ２）とするように構成したので、高抵抗部分を形成するためのリソグラフィ工程を追加する必要がなくなり、ソフトエラー対策の構成を簡単且つ低コストで実現することができる。
【００３５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。即ち、上記実施形態では、ポリシリコンの配線のパターン１１ａ、１１ｂを形成した後、不純物イオンを注入するように構成したが、ウエハ全面にポリシリコンを堆積させた状態で、不純物イオンを注入し、その後、配線パターン（ポリシリコンパターン１１ａ、１１ｂ）を形成するように構成しても良い。
【００３６】
また、上記実施形態では、ＳＲＡＭメモリセルとして点対称型のものに適用する例を示したが、パターンレイアウトによっては線対称型のものや、他の形態のものに適用することもできるし、キャパシタを併用する構成のものにも適用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態を示すＳＲＡＭメモリセルの平面レイアウト図
【図２】電気的回路図
【図３】要部の模式的断面図
【図４】製造工程の各段階に対応した要部の模式的断面図（その１）
【図５】製造工程の各段階に対応した要部の模式的断面図（その２）
【図６】製造工程の各段階に対応した要部の模式的断面図（その３）
【図７】製造工程の各段階に対応した要部の模式的断面図（その４）
【図８】製造工程の各段階に対応した要部の模式的断面図（その５）
【図９】製造工程の各段階に対応した要部の模式的断面図（その６）
【符号の説明】
【００３８】
図面中、１は半導体基板、２はＳＲＡＭメモリセル、４ａ、４ｂはＮウェル、５ａ、５ｂはＰウェル、７ａ〜７ｄはゲート電極パターン、８ａ、８ｂはメタルゼロ、１１ａ、１１ｂはポリシリコンパターン、１４は層間絶縁膜、１４ａは孔である。
【図１】
2006310462.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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