(57)【要約】【課題】  高温試験、常温試験の順に試験が行われる半導体装置の品質判別を適正に行うことができるようにする。【解決手段】  合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎは、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのそれぞれに設けられ、対応するメモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの高温試験の高温試験結果が書き込まれる。この半導体装置において、まず、高温試験を行い、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのそれぞれに設けられた合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎに、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの高温試験の高温試験結果を書き込む。次いで、常温試験を行い、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎに書き込まれた高温試験結果と、常温試験の常温試験結果とに基づいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの合否判定を行う。【選択図】  図２
2006214892.tif 000002
【特許請求の範囲】
【請求項１】
高温試験、常温試験の順に半導体装置を試験する半導体装置の試験方法において、
複数の回路ブロックのそれぞれに設けられた高温試験結果情報部に、前記回路ブロックの前記高温試験の高温試験結果を書き込み、
前記高温試験結果情報部に書き込まれた前記高温試験結果と、前記回路ブロックの常温試験の常温試験結果とに基づいて、前記回路ブロックの合否判定を行う、
ことを特徴とする半導体装置の試験方法。
【請求項２】
前記回路ブロックの合否判定は、前記常温試験結果が合格であっても前記高温試験結果が不合格である場合、不合格と判定することを特徴とする請求項１記載の半導体装置の試験方法。
【請求項３】
前記回路ブロックが全て合格した場合、前記半導体装置を良品と判定し、前記回路ブロックが所定数合格した場合、前記半導体装置を準良品と判定することを特徴とする請求項１記載の半導体装置の試験方法。
【請求項４】
前記高温試験結果情報部には、前記回路ブロックに発生した不良部分の全てを冗長部で救済できたか否かに応じて、前記高温試験結果が書き込まれることを特徴とする請求項１記載の半導体装置の試験方法。
【請求項５】
前記高温試験結果情報部はヒューズを有し、前記ヒューズの切断によって前記高温試験結果が書き込まれることを特徴とする請求項１記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の試験方法に関し、特に高温試験、常温試験の順に半導体装置を試験する半導体装置の試験方法に関する。
【背景技術】
【０００２】
従来、半導体装置を良品と不良品に判別する試験では、まず、過酷な環境での高温試験を行う。高温試験において、マクロ（例えば、メモリマクロ）の一部に不良が発生すれば、その一部を冗長回路と切替え、正常なマクロにする。そして、常温試験を行って、良品および不良品の判別を行う。この試験において、常温試験に進める半導体装置を、冗長回路に切替える工程を経た後に良品である半導体装置のみに限定することで、高温でのマージン不良等の半導体装置を除外し、試験時間の短縮を図っていた。例えば、常温試験の最初の段階で、高温試験の判定結果を示した判定ヒューズを読み込んで、不良であれば、常温試験を行わないようにする（例えば、特許文献１〜６参照）。
【０００３】
一方、近年半導体装置は高集積化に伴い、回路規模が大きくなってきた。そこで、このような半導体装置の試験においては、搭載されているマクロが全てパスしなくても、一定数以上のマクロが試験にパスすれば、準良品として利用されることがある。
【０００４】
このような準良品をも判別する試験では、常温試験後に、パスしたマクロ数をカウントして良品、準良品、不良品を判別する。例えば、マクロが全てパスしていれば、良品と判定し、マクロが所定数パスしていれば、準良品と判定し、マクロが所定数パスしていなければ、不良品と判定する。そのため、高温試験においてマクロがフェイル（不良）と判断された半導体装置も常温試験を行い、良品、準良品、不良品を判別する。これによって、高温試験では、フェイルと判断されたマクロであっても、常温試験では、パスと判断される場合が生じ、誤った品質判別が行われる恐れがある。
【０００５】
図９は、高温試験を行った半導体装置の試験結果を示した一例の図である。図には、半導体装置の各テストブロックＴ／Ｂ１〜Ｔ／Ｂ１０における高温試験結果が示されている。テストブロックとは、試験判定が行われる半導体装置のブロックを示し、図の例では、１０個存在している。テストブロックは、半導体装置のマクロに対応し、各マクロにおける試験結果を示している。
【０００６】
例えば、テストブロックＴ／Ｂ１では、高温試験にパスしたことを示している（図中ではＰＡＳＳと示している。）。テストブロックＴ／Ｂ３では、不良が発生した箇所を冗長によって救済可能であることを示している（図中では冗長と示している。）。テストブロックＴ／Ｂ２では、不良が発生した箇所の数が、冗長によって救済できる数よりも大きく、フェイルであることを示している（図中ではＦＡＩＬと示している。）。すなわち、冗長によっても、そのマクロ（テストブロック）の全不良を救済できないことを示している。
【０００７】
図１０は、図９の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。図９で示したテストブロックＴ／Ｂ３，Ｔ／Ｂ６は冗長回路との切替えにより、常温試験では、図１０に示すようにパスする。一方、常温試験は、高温試験より環境条件が緩いため、図９のテストブロックＴ／Ｂ２で示すように、高温試験ではフェイルであったものが、常温試験では、図１０に示すようにパスとなることがある。
【０００８】
１０個のテストブロック（マクロ）のうち、フェイルが２個以下である場合、準良品であるとすると、本来、図９，１０の半導体装置は、フェイルが１つあるため、準良品であると判断されなければならないところ、図１０に示すように、常温試験では、全テストブロックがパスしたこととなるため、良品として判断されてしまう。
【特許文献１】特開昭６１−６１４４０号公報
【特許文献２】特開平８−２１３４６４号公報
【特許文献３】特開平１１−２４３１２４号公報
【特許文献４】特開平１１−２５１３８２号公報
【特許文献５】特開平１１−２６０９２４号公報
【特許文献６】特開平１１−２４３１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、高温試験、常温試験の順に行う場合、高温試験では、フェイルと判断された回路ブロック（マクロ）であっても、常温試験では、パスと判断されて、誤った品質判別が行われる恐れがあるという問題点があった。
【００１０】
本発明はこのような点に鑑みてなされたものであり、高温試験での結果を半導体装置に記録しておくことにより、適正に半導体装置の品質判別を行うことができる半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記問題を解決するために、図１に示すような高温試験、常温試験の順に半導体装置を試験する半導体装置の試験方法において、複数の回路ブロック１ａ，１ｂ，〜，１ｎのそれぞれに設けられた高温試験結果情報部２ａ，２ｂ，〜，２ｎに、回路ブロック１ａ，１ｂ，〜，１ｎの高温試験の高温試験結果を書き込み、高温試験結果情報部２ａ，２ｂ，〜，２ｎに書き込まれた高温試験結果と、回路ブロックの常温試験の常温試験結果とに基づいて、回路ブロック１ａ，１ｂ，〜，１ｎの合否判定を行う、ことを特徴とする半導体装置の試験方法が提供される。
【００１２】
このような半導体装置の試験方法によれば、高温試験の高温試験結果が高温試験結果情報部２ａ，２ｂ，〜，２ｎに書き込まれる。そして、この高温試験結果と、回路ブロックの常温試験結果とに基づいて、回路ブロック１ａ，１ｂ，〜，１ｎの合否判定を行う。これにより、高温試験において、不合格と判断された回路ブロック１ａ，１ｂ，〜，１ｎが、常温試験において合格したとしても、高温試験結果情報部２ａ，２ｂ，〜，２ｎを参照することにより、高温試験において、不合格であったことを確認できる。
【発明の効果】
【００１３】
本発明の半導体装置の試験方法では、高温試験の高温試験結果を高温試験結果情報部に書き込み、高温試験結果と回路ブロックの常温試験の常温試験結果とに基づいて、回路ブロックの合否判定を行うようにした。これにより、高温試験において、不合格と判断された回路ブロックが、常温試験において合格したとしても、高温試験結果情報部を参照することにより、高温試験において、不合格であったかを確認でき、適正に半導体装置の品質判別を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の原理を図面を参照して詳細に説明する。
図１は、半導体装置の概要を示した図である。図１に示すように半導体装置は、回路ブロック１ａ，１ｂ，〜，１ｎおよび高温試験結果情報部２ａ，２ｂ，〜，２ｎを有している。半導体装置は、高温試験、常温試験の順に、例えば、断線やゴミ不良、マージン不良などを検出する試験が行われる。
【００１５】
回路ブロック１ａ，１ｂ，〜，１ｎは、所定の機能を実現する回路ブロックである。例えば、データを記憶するメモリセルアレイなどである。
高温試験結果情報部２ａ，２ｂ，〜，２ｎは、複数の回路ブロック１ａ，１ｂ，〜，１ｎのそれぞれに設けられている。高温試験結果情報部２ａ，２ｂ，〜，２ｎには、対応する回路ブロック１ａ，１ｂ，〜，１ｎの高温試験の高温試験結果が書き込まれる。
【００１６】
以下、図に示す半導体装置の試験方法について説明する。
まず、高温試験を行う。複数の回路ブロック１ａ，１ｂ，〜，１ｎのそれぞれに設けられた高温試験結果情報部２ａ，２ｂ，〜，２ｎに、回路ブロック１ａ，１ｂ，〜，１ｎの高温試験での高温試験結果を書き込む。
【００１７】
次いで、常温試験を行う。そして、高温試験結果情報部２ａ，２ｂ，〜，２ｎに書き込まれた高温試験結果と、常温試験の常温試験結果とに基づいて、回路ブロック１ａ，１ｂ，〜，１ｎの合否判定を行う。例えば、常温試験で合格であったとしても、高温試験結果が不合格であれば、その回路ブロックは、不合格であると判定する。つまり、両試験で合格しているものを合格と判定する。
【００１８】
そして、回路ブロック１ａ，１ｂ，〜，１ｎの合格している数をカウントする。回路ブロック１ａ，１ｂ，〜，１ｎの全てが合格であれば、良品、全てが合格ではないが、所定数以上合格していれば、準良品と判定する。
【００１９】
このように、高温試験の高温試験結果を高温試験結果情報部２ａ，２ｂ，〜，２ｎに書き込み、高温試験結果と常温試験の常温試験結果とに基づいて、回路ブロック１ａ，１ｂ，〜，１ｎの合否判定を行うようにした。これにより、高温試験において、不合格と判断された回路ブロック１ａ，１ｂ，〜，１ｎが、常温試験において合格したとしても、高温試験結果情報部２ａ，２ｂ，〜，２ｎを参照することにより、高温試験において、不合格であったかを確認でき、適正に半導体装置の品質判別を行うことができる。
【００２０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図２は、半導体装置の構成例を示した図である。図に示す半導体装置は、例えば、ＲＡＭ（Random Access Memory）であり、複数のメモリマクロ１０ａ，１０ｂ，〜，１０ｎを有している。この半導体装置は、例えば、８５℃の高温試験が行われ、その試験結果に応じて、冗長行程が行われる。次いで、例えば、２５℃の常温試験が行われる。
【００２１】
メモリマクロ１０ａは、メモリセルアレイ１１ａ、冗長ビット１２ａ、および合否判定ヒューズ回路１３ａを有している。
メモリセルアレイ１１ａは、１ビットのデータを記憶する複数のメモリセルから構成されている。
【００２２】
冗長ビット１２ａは、メモリセルアレイ１１ａの複数のビット（メモリセル）のいずれかに不良が生じた場合、その不良ビットと切替えられ、メモリセルアレイ１１ａを救済する。図においては、冗長ビット１２ａは、１ビットであり、メモリセルアレイ１１ａの１ビットの不良メモリセルを救済することができる。もちろん、冗長ビット１２ａを２ビット以上設け、２ビット以上の不良メモリセルを救済するようにしてもよい。なお、不良には、例えば、断線、ゴミ不良、マージン不良などがある。
【００２３】
合否判定ヒューズ回路１３ａは、高温試験でのメモリマクロ１０ａの合否結果が書き込まれるヒューズを有しており、例えば、レーザ等によって切断される。
高温試験でのメモリマクロ１０ａの合否判定は、メモリセルアレイ１１ａの不良メモリセルの数が、冗長ビット１２ａのビット数を越えて発生した場合、フェイルと判定され、合否判定ヒューズ回路１３ａのヒューズは切断される。
【００２４】
一方、メモリセルアレイ１１ａの不良メモリセルの数が、冗長ビット１２ａの数以下であれば、不良メモリセルの全てが、冗長ビット１２ａで救済されるため、パス（冗長可能）と判定し、合否判定ヒューズ回路１３ａのヒューズは切断しない。
【００２５】
なお、メモリマクロ１０ｂ，〜，１０ｎも、メモリマクロ１０ａのメモリセルアレイ１１ａ、冗長ビット１２ａ、および合否判定ヒューズ回路１３ａと同様の、メモリセルアレイ１１ｂ，〜，１１ｎ、冗長ビット１２ｂ，〜，１２ｎ、および合否判定ヒューズ回路１３ｂ，〜，１３ｎを有しており、その詳細な説明は省略する。また、メモリマクロ１０ｂ〜１０ｎのそれぞれにおいても、高温試験での結果が、合否判定ヒューズ回路１３ｂ〜１３ｎに書き込まれる。
【００２６】
次に、高温試験でのメモリマクロ１０ａ，１０ｂ，〜，１０ｎの出力データの読み出しについて説明する。
図３は、メモリマクロのスキャン回路を示した図である。図に示すようにメモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれには、ＦＦ（フリップフロップ）２１ａ，２１ｂ，〜，２１ｎが接続されている。
【００２７】
ＦＦ２１ａ，２１ｂ，〜，２１ｎは、スキャン回路を構成しており、高温試験でのメモリマクロ１０ａ，１０ｂ，〜，１０ｎの出力データが保持されるようになっている。ＦＦ２１ａ，２１ｂ，〜，２１ｎに保持された出力データは、ＩＮからＯＵＴへ順次出力されるようになっている。このメモリマクロ１０ａ，１０ｂ，〜，１０ｎの出力データによって、高温試験におけるメモリマクロ１０ａ，１０ｂ，〜，１０ｎ（メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎ）のパスおよびフェイルを判定することができる。そして、判定したパスおよびフェイルに応じて、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのヒューズを切断することもできる。なお、常温試験においても同様に、ＦＦ２１ａ，２１ｂ，〜，２１ｎによって、メモリマクロ１０ａ，１０ｂ，〜，１０ｎの試験結果を判定することができる。
【００２８】
高温試験後は、フェイルを起こしたメモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの冗長処理を行う。すなわち、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの不良メモリセルを、冗長ビット１２ａ，１２ｂ，〜，１２ｎと切替える。その後、常温試験を行い、図３のスキャン回路により、常温試験でのメモリマクロ１０ａ，１０ｂ，〜，１０ｎのパスおよびフェイルの判定を行う。
【００２９】
このとき、以下で説明する合否判定ヒューズ回路用のスキャン回路で、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎの状態も読み出す。図３のスキャン回路によって、メモリマクロ１０ａ，１０ｂ，〜，１０ｎがパスと判定されても、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのうちいずれかがフェイルを示している場合は、そのメモリマクロ１０ａ，１０ｂ，〜，１０ｎは、フェイルと判断するようにするためである。すなわち、高温試験でフェイルと判定されたメモリマクロ１０ａ，１０ｂ，〜，１０ｎが、常温試験においてパスと判定されても、適正にフェイルであると判定することができるようにするためである。
【００３０】
次に、この合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎを読み出すスキャン回路について説明する。図４は、合否判定ヒューズ回路のスキャン回路を示した図である。図に示すように合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのそれぞれには、ＦＦ２２ａ，２２ｂ，〜，２２ｎが接続されている。ＦＦ２２ａ，２２ｂ，〜，２２ｎは、スキャン回路を構成しており、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのデータが保持されるようになっている。ＦＦ２２ａ，２２ｂ，〜，２２ｎに保持された出力データは、ＩＮからＯＵＴへ順次出力されるようになっている。この合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎの出力データによって、高温試験で行われたメモリマクロ１０ａ，１０ｂ，〜，１０ｎ（メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎ）のパスおよびフェイルを判定することができる。
【００３１】
なお、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのヒューズの一端は、ＦＦ２２ａ，２２ｂ，〜，２２ｎが接続され、他端は、例えば、電源などの信号線の信号が伝達されるようになっている。合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのヒューズが断線されると、信号線からの信号が伝達されなくなり、この信号の有無がＦＦ２２ａ，２２ｂ，〜，２２ｎに読み込まれることによって、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎの、ヒューズの断線の有無が分かる。
【００３２】
以下、図２の半導体装置の高温試験、冗長行程、常温試験の流れを説明する。
まず、図２で示した半導体装置の高温試験を行う。そして、図３で説明したスキャン回路により、メモリマクロ１０ａ，１０ｂ，〜，１０ｎの判定を行う。メモリマクロ１０ａのメモリセルアレイ１１ａのメモリセルに不良が存在していなければ、メモリマクロ１０ａはパスと判定される。メモリマクロ１０ａのメモリセルアレイ１１ａのメモリセルに、冗長ビット１２ａの数以下の不良が存在していれば、メモリマクロ１０ａは冗長可能と判定される。メモリマクロ１０ａのメモリセルアレイ１１ａのメモリセルに、冗長ビット１２ａの数を超えた不良が存在していれば、メモリマクロ１０ａはフェイルと判定される。メモリマクロ１０ｂ，〜，１０ｎにおいても、同様に判定が行われる。
【００３３】
図５は、高温試験を行った半導体装置の試験結果を示した一例の図である。図には、半導体装置の各テストブロックＴ／Ｂ１〜Ｔ／Ｂ１０における高温試験結果が示されている。テストブロックとは、試験判定が行われる半導体装置のブロックを示し、図の例では、１０個存在している。テストブロックは、図２の半導体装置のメモリマクロ１０ａ，１０ｂ，〜，１０ｎに対応し（この場合、メモリマクロ１０ａ，１０ｂ，〜，１０ｎは１０個存在）、各メモリマクロ１０ａ，１０ｂ，〜，１０ｎにおける試験結果を示している。
【００３４】
例えば、テストブロックＴ／Ｂ１では、高温試験にパスしたことを示している（図中ではＰＡＳＳと示している。）。テストブロックＴ／Ｂ３では、不良が発生した箇所を冗長によって救済可能であることを示している（図中では冗長と示している。）。テストブロックＴ／Ｂ２では、不良が発生した箇所の数が、冗長によって救済できる数よりも大きく、フェイルであることを示している（図中ではＦＡＩＬと示している。）。すなわち、冗長によっても、そのメモリマクロの全不良を救済できないことを示している。
【００３５】
図５に示す結果の半導体装置のテストブロックＴ／Ｂ３とテストブロックＴ／Ｂ６とを冗長処理し、不良メモリセルを救済する。そして、常温試験を行う。
図６は、図５の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。図５で示したテストブロックＴ／Ｂ３，Ｔ／Ｂ６は冗長ビットとの切替えにより、常温試験では、図６に示すようにパスする。一方、常温試験は、高温試験より環境条件が緩いため、図５のテストブロックＴ／Ｂ２で示すように、高温試験ではフェイルであったものが、常温試験では、図６に示すようにパスとなることがある。例えば、高温試験においてのみマージン不良を起こす場合などがある。
【００３６】
１０個のテストブロック（メモリマクロ１０ａ，１０ｂ，〜，１０ｎ）のうち、８個以上がパスである場合、半導体装置は準良品であるとすると、本来、図５，６の半導体装置は、フェイルが１つあるため、準良品であると判断されなければならないところ、図６に示すように、常温試験では、全メモリマクロがパスしたこととなるため、良品として判断されてしまう。
【００３７】
しかし、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎによって、高温試験時のメモリマクロ１０ａ，１０ｂ，〜，１０ｎの試験結果を知ることができるので、この結果を用いて、最終結果とするようにする。すなわち、常温試験でパスの結果が出ても、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎを読み込むことにより、高温試験でフェイルであったメモリマクロ１０ａ，１０ｂ，〜，１０ｎは、フェイルであると判断するようにする。
【００３８】
図７は、合否判定ヒューズ回路の結果を考慮した図５の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。図７に示すように、図５で（高温試験で）フェイルであったテストブロックＴ／Ｂ２の試験結果は、図６で示したように常温試験においてパスと判定されても、合否判定ヒューズ回路によって、フェイルと判定される。これによって、半導体装置を良品と判断することなく、適正に準良品と判定することができる。
【００３９】
次に、フローチャートを用いて図２に示す半導体装置の試験の流れを説明する。
図８は、半導体装置の試験の流れを示すフローチャートである。半導体装置の試験は、以下の手順に従って行われる。
【００４０】
ステップＳ１において、図２に示す半導体装置のＰＴ１（プライマリテスト１：高温試験）を行う。図３で示したスキャン回路により、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのデータ読み出し、ＰＴ１の試験結果を得る。
【００４１】
ステップＳ２において、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれにおいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのメモリセルに不良が存在しなかったか（パスであったか）判定する。また、メモリセルに不良が存在しても、冗長ビット１２ａ，１２ｂ，〜，１２ｎにより、そのメモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの全ての不良メモリセルを救済できるか判定する。また、冗長ビット１２ａ，１２ｂ，〜，１２ｎによっても、全ての不良メモリセルを救済することができないか（フェイルであったか）判定する。
【００４２】
前述したように、ステップＳ２では、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれにおいて判定を行う。よって、あるメモリマクロにおいて、パスしていると判定した場合は、そのメモリマクロにおいては、ステップＳ５へ進む。
【００４３】
あるメモリマクロにおいて、発生している不良メモリセルを冗長ビットで全て救済できると判定した場合は、そのメモリマクロにおいては、ステップＳ３へ進み、ステップＳ２で判定が行われたメモリマクロ１０ａ，１０ｂ，〜，１０ｎの不良メモリセルを、冗長ビット１２ａ，１２ｂ，〜，１２ｎと切替え救済する。
【００４４】
また、あるメモリマクロにおいて、発生している不良メモリセルを冗長ビットで全て救済できないと判定した場合は、そのメモリマクロにおいては、ステップＳ４へ進み、ステップＳ２で判定が行われたメモリマクロ１０ａ，１０ｂ，〜，１０ｎの合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎのヒューズを切断する。
【００４５】
ステップＳ２〜Ｓ４の処理が行われると、ステップＳ５の処理が行われる。ステップＳ５において、半導体装置のＰＴ２（プライマリテスト２：常温試験）を行う。
ステップＳ６において、不良品であるか、良品および準良品であるかの判断を行う。すなわち、ＰＴ２によって、メモリマクロ１０ａ，１０ｂ，〜，１０ｎに所定数以上のフェイルが発生している場合、不良品であると判断し、ステップＳ１２へ進む。このように、常温試験後に、不良品を予め取り除き、その残りにおいて良品および準良品の判定を行うことにより、半導体装置の試験時間を短縮することができる。なお、ＰＴ２の結果は、図３で示したスキャン回路によりデータを読み出し、得ることができる。
【００４６】
ステップＳ７において、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれにおいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのメモリセルに不良がないか（パスであったか）判定する。また、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれにおいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのメモリセルに不良が発生しているか（フェイルであったか）判定する。
【００４７】
前述したように、ステップＳ７では、メモリマクロ１０ａ，１０ｂ，〜，１０ｎのそれぞれにおいて判定を行う。よって、あるメモリマクロにおいてパスしていると判定した場合は、そのメモリマクロにおいては、ステップＳ８へ進む。あるメモリマクロにおいてフェイルしている判定した場合は、そのメモリマクロにおいては、ステップＳ１０へ進む。なお、全メモリマクロ１０ａ，１０ｂ，〜，１０ｎにおいて、ステップＳ７〜Ｓ１０の処理が行われると、ステップＳ１１の処理が行われる。
【００４８】
ステップＳ８において、ステップＳ７でパスと判定されたメモリマクロ１０ａ，１０ｂ，〜，１０ｎの合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎの合否判定を取得する。合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎの合否判定は、図４で示したスキャン回路により読み出されるデータによって得ることができる。合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎがパスを示している場合、ステップＳ９へ進む。フェイルを示している場合、ステップＳ１０へ進む。
【００４９】
ステップＳ９において、メモリマクロ１０ａ，１０ｂ，〜，１０ｎに対し、パスであると判定する。
ステップＳ１０において、メモリマクロ１０ａ，１０ｂ，〜，１０ｎに対し、フェイルであると判定する。
【００５０】
以上により、高温試験での判定を含めた、各メモリマクロ１０ａ，１０ｂ，〜，１０ｎの試験結果が得られる。すなわち、高温試験でフェイルであったメモリマクロは、常温試験でパスしても、フェイルと判定される。
【００５１】
ステップＳ１１において、メモリマクロ１０ａ，１０ｂ，〜，１０ｎの全数に対する、パスしたメモリマクロ１０ａ，１０ｂ，〜，１０ｎの数をカウントする。そして、全数に対するカウント数に応じて、ステップＳ１２〜Ｓ１４へ進む。
【００５２】
例えば、メモリマクロ１０ａ，１０ｂ，〜，１０ｎの全数を１０とする。試験の結果、全メモリマクロがパスであった場合、良品判定とするため、ステップＳ１３へ進む、全メモリマクロがパスしなくても、８以上パスしていれば、準良品と判定するため、ステップＳ１４へ進む。８以下のパスであれば、不良品と判定するため、ステップＳ１２へ進む。
【００５３】
このように、高温試験においてフェイルと判断された場合、その旨の情報を合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎに書き込むようにした。これにより、高温試験において、フェイルと判断された回路ブロックが、常温試験においてパスしたとしても、合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎを参照することにより、高温試験において、フェイルしていたことを認識でき、適正に半導体装置の良品、準良品、および不良品の判別を行うことができる。
【００５４】
（付記１）  高温試験、常温試験の順に半導体装置を試験する半導体装置の試験方法において、
複数の回路ブロックのそれぞれに設けられた高温試験結果情報部に、前記回路ブロックの前記高温試験の高温試験結果を書き込み、
前記高温試験結果情報部に書き込まれた前記高温試験結果と、前記回路ブロックの常温試験の常温試験結果とに基づいて、前記回路ブロックの合否判定を行う、
ことを特徴とする半導体装置の試験方法。
【００５５】
（付記２）  前記回路ブロックの合否判定は、前記常温試験結果が合格であっても前記高温試験結果が不合格である場合、不合格と判定することを特徴とする付記１記載の半導体装置の試験方法。
【００５６】
（付記３）  前記回路ブロックが全て合格した場合、前記半導体装置を良品と判定し、前記回路ブロックが所定数合格した場合、前記半導体装置を準良品と判定することを特徴とする付記１記載の半導体装置の試験方法。
【００５７】
（付記４）  前記高温試験結果情報部には、前記回路ブロックに発生した不良部分の全てを冗長部で救済できたか否かに応じて、前記高温試験結果が書き込まれることを特徴とする付記１記載の半導体装置の試験方法。
【００５８】
（付記５）  前記高温試験結果情報部はヒューズを有し、前記ヒューズの切断によって前記高温試験結果が書き込まれることを特徴とする付記１記載の半導体装置の試験方法。
（付記６）  前記高温試験によって、前記回路ブロックに所定数以上の不合格が発生した場合、前記常温試験を行わないことを特徴とする付記１記載の半導体装置の試験方法。
【００５９】
（付記７）  高温試験、常温試験の順に試験が行われる半導体装置において、
複数の回路ブロックと、
前記回路ブロックのそれぞれに設けられ、前記常温試験の常温試験結果と基づいて前記回路ブロックの合否判定が行われる、前記高温試験の高温試験結果が書き込まれる高温試験結果情報部と、
を有することを特徴とする半導体装置。
【図面の簡単な説明】
【００６０】
【図１】半導体装置の概要を示した図である。
【図２】半導体装置の構成例を示した図である。
【図３】メモリマクロのスキャン回路を示した図である。
【図４】合否判定ヒューズ回路のスキャン回路を示した図である。
【図５】高温試験を行った半導体装置の試験結果を示した一例の図である。
【図６】図５の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。
【図７】合否判定ヒューズ回路の結果を考慮した図５の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。
【図８】半導体装置の試験の流れを示すフローチャートである。
【図９】高温試験を行った半導体装置の試験結果を示した一例の図である。
【図１０】図９の高温試験を行った半導体装置の常温試験の試験結果を示した一例である。
【符号の説明】
【００６１】
１ａ，１ｂ，〜，１ｎ  回路ブロック
２ａ，２ｂ，〜，２ｎ  高温試験結果情報部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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