(57)【要約】【課題】  対応するデータ線を充放電する時、全部の電圧振幅Ｖswingを操作する必要がなく、節電を達成できるソースドライバーおよびパネル表示器を提供する。【解決手段】  この発明にかかるソースドライバーは、電荷回収機能を備え、パネル表示装置に適用されて、表示アレイユニットを駆動するものであって、多数個のデータ線に対応する多数個のデータ信号を出力するソース駆動回路と、前記ソース駆動回路および前記表示アレイユニット間に接続されるものであって、多数個のスイッチを含んで、電荷回収経路を構成するとともに前記データ信号を伝送して前記表示アレイユニットを駆動する電荷回収回路と、前記ソース駆動回路の前記した多数個のデータ信号のタイミング関係に基づいて、一組の制御信号を発生させ、前記電荷回収回路の前記した多数個のスイッチのオン／オフ状態を適時に制御して、前記した多数個のデータ線から次のデータ信号用に残留電荷を回収させるスイッチ制御回路とを含むものである。【選択図】  図５
2006163348.tif 000002
【特許請求の範囲】
【請求項１】
電荷回収機能を備え、パネル表示装置に適用されて、表示アレイユニットを駆動するソースドライバーであって、
複数のデータ線に対応する複数のデータ信号を出力するソース駆動回路と、
前記ソース駆動回路および前記表示アレイユニット間に接続され、複数のスイッチを含んで、電荷回収経路を構成するとともに前記データ信号を伝送して前記表示アレイユニットを駆動する電荷回収回路と、
前記ソース駆動回路の前記した複数のデータ信号のタイミング関係に基づいて、一組の制御信号を発生させ、前記電荷回収回路の前記した複数のスイッチのオン／オフ状態を適時に制御して、前記した複数のデータ線から次のデータ信号用に残留電荷を回収させるスイッチ制御回路と
を含むソースドライバー。
【請求項２】
上記電荷回収回路が、複数の電荷回収キャパシターを含んで、上記ソース駆動回路に接続され、上記した複数のデータ線の上記電荷を部分的に回収するものである請求項１記載のソースドライバー。
【請求項３】
上記した複数のデータ線が、奇数データ線組と偶数データ線組とに区分けされ、お互いに上記した複数のスイッチを介して接続されて、上記スイッチ制御回路による制御を通じて１つの電気的なループを形成するものである請求項１記載のソースドライバー。
【請求項４】
上記奇数データ線組および上記偶数データ線組が、上記した複数のスイッチによって第１電荷回収キャパシターならびに第２電荷回収キャパシターにそれぞれ接続されるものである請求項１または３記載のソースドライバー。
【請求項５】
上記ソース駆動回路および上記表示アレイユニット間の各経路が、上記した複数のスイッチのうち１つだけを含むものである請求項４記載のソースドライバー。
【請求項６】
上記ソース駆動回路および上記表示アレイユニット間の各経路が、上記した複数のスイッチのうち多数個を含むものである請求項１または４記載のソースドライバー。
【請求項７】
上記電荷回収回路が、上記した複数のデータ線上の設定値を超えるグレイレベル部分だけを回収するものである請求項１または４記載のソースドライバー。
【請求項８】
上記した複数のデータ線に対応するデータのうち最上位ビットが、上記した複数のデータ線の上記部分を形成するために選択されるものである請求項７記載のソースドライバー。
【請求項９】
上記タイミング関係に基づいて、上記した一組の制御信号が上記電荷回収回路を制御してソース駆動回路を一定時間スイッチオフとして、電荷回収期間とするステップと、
前記電荷回収期間に、先ず上記奇数データ線の電荷が上記第１電荷回収キャパシターに集められ、次に、上記偶数データ線の電荷が上記第２電荷回収キャパシターに集められるステップと、
前記した隣り合う奇数データ線および偶数データ線が共通電圧を達成するステップと、
前記第１電荷回収キャパシターおよび前記第２電荷回収キャパシターが、それぞれ前記奇数データ線および前記偶数データ線に交互に接続されて、前記共通電圧レベルによって前記奇数データ線および前記偶数データ線の電圧を調整するステップと、
前記電荷回収回路が前記奇数データ線および前記偶数データ線からスイッチオフされ、前記ソース駆動回路が前記奇数データ線および前記偶数データ線に導通されて、前記ソース駆動回路に表示データを出力させるステップと
を含む出力方法により表示データの出力を行う請求項１記載のソースドライバー。
【請求項１０】
複数の走査線ドライバーと、
複数の請求項１に記載したソースドライバーと、
前記複数の走査線ドライバーおよび前記複数のソースドライバーに接続して駆動され、画像を表示する表示アレイユニットと
を含むパネル表示器。
【請求項１１】
上記した各ソースドライバーの上記電荷回収回路が、複数の電荷回収キャパシターを含んで、上記ソース駆動回路に接続され、上記データ線の上記した電荷を部分的に回収するものである請求項１０記載のパネル表示器。
【請求項１２】
上記した各ソースドライバーの上記データ線が、奇数データ線組と偶数データ線組とに区分けされ、お互いに上記した複数のスイッチを介して接続されて、上記スイッチ制御回路による制御を通じて１つの電気的なループを形成するものである請求項１０記載のパネル表示器。
【請求項１３】
上記奇数データ線組および上記偶数データ線組が、上記した複数のスイッチによって第１電荷回収キャパシターならびに第２電荷回収キャパシターにそれぞれ接続されるものである請求項１２記載のパネル表示器。
【請求項１４】
上記ソース駆動回路および上記表示アレイユニット間の各経路が、上記した複数のスイッチのうち１つだけを含むものである請求項１３記載のパネル表示器。
【請求項１５】
上記ソース駆動回路および上記表示アレイユニット間の各経路が、上記した複数のスイッチのうち多数個を含むものである請求項１３記載のパネル表示器。
【請求項１６】
上記電荷回収回路が、上記した複数のデータ線上の設定値を超えるグレイレベル部分だけを回収するものである請求項１３記載のパネル表示器。
【請求項１７】
上記した複数のデータ線に対応するデータのうち最上位ビットが、上記した複数のデータ線の上記グレイレベル部分を形成するために選択されるものである請求項１６記載のパネル表示器。
【請求項１８】
上記タイミング関係に基づいて、上記した一組の制御信号が上記電荷回収回路を制御してソース駆動回路を一定時間スイッチオフとして、電荷回収期間とするステップと、
前記電荷回収期間に、先ず上記奇数データ線の電荷が上記第１電荷回収キャパシターに集められ、次に、上記偶数データ線の電荷が上記第２電荷回収キャパシターに集められるステップと、
前記した隣り合う奇数データ線および偶数データ線が共通電圧を達成するステップと、
前記第１電荷回収キャパシターおよび前記第２電荷回収キャパシターが、それぞれ前記奇数データ線および前記偶数データ線に交互に接続されて、前記共通電圧レベルによって前記奇数データ線および前記偶数データ線の電圧を調整するステップと、
前記電荷回収回路が前記奇数データ線および前記偶数データ線からスイッチオフされ、前記ソース駆動回路が前記奇数データ線および前記偶数データ線に導通されて、前記ソース駆動回路に表示データを出力させるステップと
を含む出力方法に基づき画像を表示する請求項１０記載のパネル表示器。
【請求項１９】
電荷回収機能を備え、パネル表示装置に適用されて、表示アレイユニットを駆動するソースドライバーであって、
複数のデータ線に対応する複数のデータ信号を出力するソース駆動回路と、
前記ソース駆動回路および前記表示アレイユニット間に接続され、複数のスイッチを含んで、電荷回収経路を構成するとともに前記データ信号を伝送して前記表示アレイユニットを駆動する電荷回収手段と、
前記ソース駆動回路の前記した複数のデータ信号のタイミング関係に基づいて、一組の制御信号を発生させ、前記電荷回収手段の前記した複数のスイッチのオン／オフ状態を適時に制御して、充放電期間中に前記した複数のデータ線から部分的な電荷を回収し、次の充放電期間用にスイッチ制御手段と
を含むソースドライバー。
【請求項２０】
複数の走査線ドライバーと、
複数の請求項１９に記載したソースドライバーと、
前記走査線ドライバーおよび前記ソースドライバーに接続して駆動され、画像を表示する表示アレイユニットと
を含むパネル表示器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パネル表示器のディスプレイ技術に関し、特に、電荷回収機能を備えたソースドライバーに関する。
【背景技術】
【０００２】
近年、ディスプレイ技術の顕著な発展によって、従来の陰極線管（Cathode-Ray Tube = CRT）は、いわゆるパネルディスプレイ（表示器）に置き換えられてしまった。最も普遍的なパネル表示器は、薄膜トランジスター液晶ディスプレイ（Thin-Film Transistor Liquid Crystal Display = TFT-LCD Display）であり、また、発光ダイオードディスプレイ（Light-Emitting-Diode Display = LED Display）およびプラズマディスプレイパネル（Plasma Display Panel = PDP）が次第にマーケットの中心を占めるようになってきた。
【０００３】
パネル表示器の表示領域は、画素アレイを含んでおり、一般に、行列方式のマトリックス配列となっているが、各画素はドライバーにより制御され、アレイに配分される画像データに基づいて対応する画素を駆動する。
【０００４】
図１は、従来の液晶ディスプレイ(LCD )のソースドライバーを示す回路構成図であり、液晶ディスプレイ(LCD )において、画素は、ソースドライバーおよびゲートドライバーにより駆動される。表示される色彩を修正するために、色彩校正データがソースドライバーに入力される。図１において、ソースドライバーは、シフトレジスター１００と、ラインラッチ１０２と、レベルシフター１０４と、ＤＡＣ（デジタル／アナログ変換器  Digital-to-Analog Converter）１０６と、出力バッファー１０８と、信号受信器１１０と、データレジスター１１２とを含んでいる。ＤＡＣ１０６は、ガンマ色彩校正曲線（Gamma-Color-Calibration Curve）のパラレル入力される電圧レベルＶＧＭＡ１〜ＶＧＭＡ１４（１１４）を受信する。信号受信器１１０は、入力信号、例えばＲＳＤＳ（Reduced Swing Differential Signaling  ディスプレイインターフェスフォーマットの１種）の関連信号を受信する。また、出力バッファー１０８からの出力信号Ｙ１，Ｙ２…は、表示するために画素を駆動するものである。図１に示したソースドライバーは従来技術であって、当業者には知られたことであるので、ここでは改めて詳述しない。
【０００５】
図２は、従来のＬＣＤの基本構成を示すものであって、画像を表示するためのＴＦＴ−ＬＣＤ画素アレイ１２０を含んでいる。画素アレイ１２０では、多数個のソースドライバー１２２および多数個のゲートドライバー１２４により行アレイならびに列アレイがそれぞれ駆動される。パワーユニット１３０は、例えば直流／直流変換器（DC/DC converter）であって、ソースドライバー１２２およびゲートドライバー１２４に電圧を提供する。また、ＡＳＩＣチップ（Application Specification Integrated Circuit chip）１２６がソースドライバー１２２およびゲートドライバー１２４からの出力を必要とする対応するデータ信号（⇒１２２、⇒１２４で示す）である適正クロック信号・制御信号・色彩データなどを発生させる。その必要とするデータ信号は、当業者には知られたことであるので、ここでは改めて詳述しない。
【０００６】
図３は、駆動方式を説明する回路構成図である。図３において、ソースドライバー２１０（図２では１２２）は、出力バッファー２１２を含み、接地電圧ＧＮＤおよび操作電圧ＶＤＤに接続されるとともに、データ線、例えばデータ線２０６ａ，２０６ｂ，２０６ｃ，２０６ｄに対して画素アレイ２００中の対応する画素２０２にデータ信号２０８ａ，２０８ｂを提供するが、ここでは、説明を簡単にするために、４つの画素だけを例に挙げて説明する。走査線２０４は、一列の画素に接続されている。任意の単一な画素２０２は、ＴＦＴ２００ａと、並列に接続された液晶キャパシターおよび蓄電キャパシターからなるキャパシター２０２ｂとを含んでおり、イメージ画素の駆動モードに基づいて、一般に、データ線は、奇数チャネルと偶数チャネルとに分けられる。出力バッファー２１２によって提供されるこれら２種類のデータ信号は、ＡＣ（交流）パルス信号であり、その最大出力電圧について言えば、これら２つのデータ信号は、互いに１８０°位相差のある信号２０８ａおよび信号２０８ｂである。
【０００７】
駆動方式について言えば、出力バッファー２１２は、２つの電圧限界ＶＤＤおよびＧＮＤ間で放電／充電プロセスを絶えず繰り返さなければならない。回路特性に基づいて、演算増幅器（Operation amplifier = OP）の出力パワーは、次の数１となる。
【０００８】
［数１］
ＯＰ＝ＶＤＤ×Ｎ×Ｃload×Ｖswing×(1/2) ×ＦＨ
【０００９】
式中、ＶＤＤは演算増幅器に提供される電圧、Ｎはデータ線の総数量、Ｃloadはデータ線の負荷容量、Ｖswingは、データ線を駆動するために演算増幅器が提供する交流電圧振幅であって、ＬＣＤ画素がＡＣモードで駆動されるので選ばれたものであり、ＦＨは、すなわち水平周波数であって、１イメージフレーム中で１本の水平線を走査するために必要な周期の逆数であり、(1/2)は、交流パルスの１周期中で有効振幅電圧が全周期の半分だけであることによる。
【００１０】
図４(Ａ)および図４(Ｂ)は、交流（ＡＣ）駆動方式でのフレーム中の画素の極性配置を示す説明図である。図４(Ａ)において、隣接した画素が例えば異なる極性、即ち点反転駆動方式であり、図４(Ｂ)において、隣り合う２列の画素が例えば異なる極性、つまり線反転駆動方式である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図３に示した従来の構成について、データ信号２０８ａおよびデータ信号２０８ｂのＡＣ電圧振幅が非常に大きく、また、それによって、電圧ＶＤＤにより提供される演算増幅器の出力パワーもまた非常に大きなものとなる。さらに、ここ数年、携帯式パネル表示器の応用が急激に増大して、パネル電力を低減することが突破すべきボトルネックとなっている。従って、いかにパネル表示器の電力を節電してパネルを駆動する電力を低減させるかが製造者の重要な課題の１つとなっている。
【００１２】
そこで、この発明の目的は、電荷回収機能を備えて、データ線を予め充放電し、ソースドライバーが対応するデータ線を充放電する時、全部の電圧振幅Ｖswingを操作する必要のなく、節電能力のあるソースドライバーを提供することにある。
【００１３】
また、この発明の別な目的は、電荷回収機能を備えたソースドライバーをパネル表示器に配置して、パネル表示器に節電能力を持たせることにある。
【課題を解決するための手段】
【００１４】
上記課題を解決し、所望の目的を達成するために、この発明にかかるソースドライバーは、電荷回収機能を備え、パネル表示装置に適用されて、表示アレイユニットを駆動するものであって、複数のデータ線に対応する複数のデータ信号を出力するソース駆動回路と、前記ソース駆動回路および前記表示アレイユニット間に接続されるものであって、複数のスイッチを含んで、電荷回収経路を構成するとともに前記データ信号を伝送して前記表示アレイユニットを駆動する電荷回収回路（電荷回収手段：means for recycling charge）と、前記ソース駆動回路の前記した複数のデータ信号のタイミング関係に基づいて、一組の制御信号を発生させ、前記電荷回収回路の前記した複数のスイッチのオン／オフ状態を適時に制御して、前記した複数のデータ線から次のデータ信号用に残留電荷を回収させるスイッチ制御回路（スイッチ制御手段：means for controlling switch）とを含むものである。
【００１５】
この発明の別な概念に基づいて、上記電荷回収回路が、複数の電荷回収キャパシターを含んで、上記ソース駆動回路に接続され、上記した複数のデータ線の上記した電荷を部分的に回収するものである。
【００１６】
この発明の別な概念に基づいて、上記した複数のデータ線が、奇数データ線組と偶数データ線組とに区分けされ、お互いに上記した複数のスイッチを介して接続されて、上記スイッチ制御回路による制御を通じて１つの電気的なループを形成するものである。
【００１７】
この発明の別な概念に基づいて、上記奇数データ線組が、上記した複数のスイッチのうち少なくとも１個によって第１電荷回収キャパシターに接続され、上記偶数データ線組が上記した複数のスイッチのうち少なくとも１個によって第２電荷回収キャパシターにそれぞれ接続されるものである。
【００１８】
この発明の別な概念に基づいて、上記タイミング関係に基づき、上記した一組の制御信号が上記電荷回収回路を制御してソース駆動回路を一定時間スイッチオフとして、電荷回収期間とするステップと、前記電荷回収期間に、先ず上記奇数データ線の電荷が上記第１電荷回収キャパシターに集められ、次に、上記偶数データ線の電荷が上記第２電荷回収キャパシターに集められるステップと、前記した隣り合う奇数データ線および偶数データ線が共通電圧を達成するステップと、前記第１電荷回収キャパシターおよび前記第２電荷回収キャパシターが、それぞれ前記奇数データ線および前記偶数データ線に交互に接続されて、前記共通電圧レベルによって前記奇数データ線および前記偶数データ線の電圧を調整するステップと、前記電荷回収回路が前記奇数データ線および前記偶数データ線からスイッチオフされ、前記ソース駆動回路が前記奇数データ線および前記偶数データ線に導通されて、前記ソース駆動回路に表示データを出力させるステップとを含むものである。
【００１９】
この発明は、また、複数の走査線ドライバーと、上記した複数のソースドライバーと、前記走査線ドライバーおよび前記ソースドライバーに接続して駆動され、画像を表示する表示アレイユニットとを含むパネル表示器を提供するものである。
【発明の効果】
【００２０】
この発明は、電荷回収機能を備えたソースドライバーおよびパネル表示器を提供し、データ線を予め充放電して、ソースドライバーが対応するデータ線に充放電する時、全部の電圧振幅Ｖswingを操作する必要がないものである。また、この発明のソースドライバーの電荷回収回路は、従来のソースドライバーと容易に併用することができ、節電の目的を達成できるものである。
【発明を実施するための最良の形態】
【００２１】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図５は、この発明にかかる電荷回収回路を示す回路構成図である。図５において、４本のデータ線だけを例示しているが、この発明は、これだけに限定されるものではない。データ線は、奇数のデータ線２０６ａ，２０６ｃ組と偶数のデータ線２０６ｂ，２０６ｄ組とに分けられる。各データ線の一端が画素アレイ２００（図３参照）に接続され、各データ線の他端が従来のソースドライバーに接続されて、１つのソース駆動回路となっている。ソース駆動回路には、演算増幅器からなるバッファー２５０ａ，２５０ｂが含まれており、さらに、バッファー２５０ａ，２５０ｂは、例えば、Ｐ型演算増幅およびＮ型演算増幅とすることができる。また、演算増幅器からなるバッファー２５０ａが奇数データ線２０６ａに接続され、演算増幅器からなるバッファー２５０ｂが偶数データ線２０６ｂに接続されて、データ信号を出力する。
【００２２】
次に、電荷回収回路がソース駆動回路および画素アレイ２００（図３参照）間に配置され、多数個の（複数の）スイッチ２５２ａ，２５２ｂ，２５４｀，２５４”，２６４｀，２６４”…を含んで、必要な経路（path）を形成している。スイッチ２５２ａ，２５２ｂは、それぞれ演算増幅器からなるバッファー２５０ａ，２５０ｂの出力端に接続されている。電荷回収キャパシター２５６｀がそれぞれスイッチ２５４｀，２５４”を介して奇数データ線２０６ａ，２０６ｃに接続され、同様に、電荷回収キャパシター２５６”がそれぞれスイッチ２６４｀，２６４”を介して偶数データ線２０６ｂ，２０６ｄに接続されている。奇数データ線２０６ａ上には、スイッチ２５８ａが含まれて画素アレイ２００（図３参照）に接続している。隣接するデータ線２０６ｂつまり偶数データ線では、スイッチ２５８ｂが画素アレイ２００（図３参照）に接続している。そして、隣接する奇数データ線２０６ａおよび偶数データ線２０６ｂには、２つの交差するスイッチ２６０ａ，２６０ｂがあり、直接接続する共用スイッチ２６２がある。図５には、４本のデータ線２０６ａ，２０６ｂ，２０６ｃ，２０６ｄだけが例示されているが、実際には、多数個の（複数の）奇数偶数データ線に応用することができる。また、図５に示すように、上述したスイッチがＩＳＯ，ＲＥＣ，ＳＨＡＲＥ，ＰＬＯ，ＰＯＬＢを含む１組の制御信号を受信して、それぞれスイッチ２５２ａ＋２５２ｂ，２５４｀＋２５４”，２６４｀＋２６４”，２６２，２６０ａ＋２６０ｂ，２５８ａ＋２５８ｂを制御する。
【００２３】
このほか、スイッチ制御回路（図示せず）がソース駆動回路のデータ信号のタイミング関係に基づいて、上述した制御信号を発生させ、電荷回収回路の多数個の（複数の）各スイッチのオン／オフ状態を適時に制御して、充放電期間中に多数個の（複数の）データ線の部分的な電荷を回収し、次の充放電期間での使用に供するものである。
【００２４】
図６は、図５の制御信号に対応するタイミングチャート（timing chart）である。図５と図６とにおいて、制御信号の高／低トリガーレベルは、スイッチの特性により決定することができるが、図６のタイミングチャートは、時間にともなうスイッチのオン／オフ状態を説明するためのものである。先ず、開始時に、ＩＳＯが低レベルである時、スイッチ２５２ａ，２５２ｂはオン状態であって、データ信号が出力される。その時、制御信号ＰＯＬＢだけが高レベルにあり、スイッチ２５８ａ，２５８ｂをスイッチオンとする。例えば、偶数データ線２０６ｂについて言えば、黒色データ信号が画素アレイ２００（図３参照）へ入力される。
【００２５】
次に、制御信号ＩＳＯが高レベルに変わり、データ線と演算増幅器からなるバッファー２５０ａ，２５０ｂとを一期間オフとするが、この一期間が電荷を回収して再利用する期間である。ＩＳＯが高レベルであることにより、スイッチ２５２ａ，２５２ｂがスイッチオフとなって、演算増幅器からなる出力バッファー２５０ａ，２５０ｂが分離される。制御信号ＲＥＣが高レベルとなる時、対応するスイッチ２５４｀，２５４”，２６４｀，２６４”がスイッチオンとなる。偶数データ線２０６ｂについて言えば、先ずデータ線上の負電圧の残留電荷を電荷回収キャパシター２５６”に収集するが、これが図６中のステータス２７６ａである。全ての奇数データ線２０６ａも確実に残留電荷を電荷回収キャパシター２５６｀（図６には図示していないが、図５に図示）に収集する。電荷回収キャパシター２５６”の電圧は、２７２に示す。
【００２６】
次に、制御信号ＲＥＣが低レベルに戻る時、制御信号ＳＨＡＲＥが高レベルとなり、スイッチ２６２がスイッチオンとなって、隣接する奇数データ線２０６ａおよび偶数データ線２０６ｂ間で短絡が発生して、両線が共用電圧Ｖcom２７４、つまりステータス２７６ｂを達成する。そして、ＳＨＡＲＥが低レベルに戻る時、信号ＰＯＬ，ＰＯＬＢがそれぞれ反転する；つまりＰＯＬが高レベルとなり、ＰＯＬＢが低レベルに下がる。この時、ＲＥＣが再び高レベルとなる。この時点で、元は奇数データ線２０６ａに接続していた電荷回収キャパシター２５６｀が偶数データ線２０６ｂへの接続に変わると同時に、元は偶数データ線２０６ｂに接続していた電荷回収キャパシター２５６”が奇数データ線２０６への接続に変わる。この時、偶数データ線の電圧が共用電圧Ｖcom２７４から上昇して、電荷回収キャパシター２５６｀の電圧２７０、つまりステータス２７６ｃとなる。次に、制御信号ＩＳＯが低レベルに戻って電荷回収ステータスを停止し、ステータス２７６ｄに入る。この時点で、偶数データ線２０６ｂが電荷回収キャパシター２５６｀と同じ電圧となっている。そして、偶数データ線２０６ｂの次のデータが正電圧であるから、電圧２７０から充電を開始することができ、従来の方式のように元は負電圧の負極性（-polarity）から充電を開始して正電圧の正極性（+polarity）とする必要がない。電荷を収集しリサイクルするために、制御信号ＲＥＣ，ＳＨＡＲＥが主要に使用されるが、その有効なパルス信号幅は、実際の状況に基づいて調整される。しかしながら、予め設定されたタイミング・シーケンスは保持されなければならず、例えば、信号ＲＥＣは、信号ＩＳＯの後にトリガーされなければならない。また、信号ＳＨＡＲＥの有効なパルスは、２つの隣り合うＲＥＣ信号間に発生しなければならず、ＰＯＬおよびＰＯＬＢの電気的極性反転もＳＨＡＲＥおよびＲＥＣのタイミング間でなければならない。
【００２７】
図７は、２つの動作サイクルを含む制御信号のタイミングチャートである。図４(Ａ)および図４(Ｂ)に示したように、イメージ画素は、異なるフレーム中で異なる場所または点で極性を変化させる。図７において、点線は、例えば、奇数データ線２０６ａの電圧曲線を示し、実線は、偶数データ線２０６ｂの電圧曲線を示している。２曲線間には、２通りの図面関係がある。例えば、点線で示す奇数データ線２０６ａの第２サイクルのステータス２７８ａ，２７８ｂ，２７８ｃ，２７８ｄは、実線で示す偶数データ線２０６ｂの第１サイクルのステータス２７６ａ，２７６ｂ，２７６ｃ，２７６ｄと同じメカニズム（負極性から正極性になる）を有している。点線で示す偶数データ線２０６ｂの第２サイクルのステータス２７８ａ，２７８ｂ，２７８ｃ，２７８ｄは、実線で示す偶数データ線２０６ｂの第１サイクルのステータス２７６ａ，２７６ｂ，２７６ｃ，２７６ｄと対称的に反転しており、正電圧から負電圧へとなっている。
【００２８】
図５に示した設計ルールは、実際上の必要に応じて変更が可能である。図８は、この発明にかかる別な回路を示す回路構成図である。図８において、データ線の各経路のスイッチを１つだけとし、演算増幅器の出力インピーダンスを低減するために、幾つかのスイッチを元の構成から外して、単独な回路ブロック２８０とすることができ、キャパシターＣext1、キャパシターＣext2およびキャパシターに接続されるスイッチ２８６ａ，２８６ｂ，２８６ｃ，２８６ｄから回路ブロック２８０を形成するが、制御信号ＩＳＯ用のスイッチは外されている。しかし、別な制御信号ＣＨＧ，ＣＨＧＢがスイッチ２８６ａ，２８６ｂ，２８６ｃ，２８６ｄを制御するために必要となる。
【００２９】
変更されたスイッチ構成に適合させるために、スイッチ制御回路により発生させる制御信号のタイミング順序を図９に示したものに変更する。しかし、電荷回収という目的を達成するための操作メカニズムは同じである。図９において、ＰＯＬＢ，ＰＬＯ信号は、いずれも低レベルであり、電荷回収のために画素アレイから演算増幅器がスイッチオフされる。この時、スイッチ２８６ａ，２８６ｂ，２８６ｃ，２８６ｄが制御信号ＰＯＬＢ，ＰＬＯの制御に合わせて、図７に示したような充放電プロセスを実行する。演算増幅器に対する負荷は、比較的小さい。
【００３０】
また、類似した設計原則に基づいて、白色光から遠いグレイレベルの画素の電荷だけを回収することもできる。通常白色（normally white）の液晶および６ビットＲＧＢ（red-green-black  トップレットカラー）データを例に挙げると、レベル６３データがこの場合は全グレイレベル中で最も明るいレベルを表す。演算増幅器からなるバッファーの出力する電圧が最も低く、共用電圧Ｖcomに近く、その電圧振幅Ｖswingが最も小さい。レベル０データが全グレイレベル中で最も暗いレベルを表す。演算増幅器の電圧が最も高く、共用電圧Ｖcomから最も遠く、その電圧振幅Ｖswingが最も大きい。以上の状況は、通常黒色（normally black）の液晶では逆になる。レベル６３データが全グレイレベル中で最も明るいレベルを表す。演算増幅器の電圧が最も高く、共用電圧Ｖcomから最も遠く、その電圧振幅Ｖswingが最も大きい。レベル０データが全グレイレベル中で最も暗いレベルを表す。演算増幅器の電圧が最も低く、共用電圧Ｖcomに近く、その電圧振幅Ｖswingが最も小さい。次に、通常黒色の液晶を例に挙げて、レベル３２データを全グレイレベル中の分割点として説明する。
【００３１】
レベル３２より小さい全てのデータに対して、そのデータ中の最上位ビット（Most Significant Bit =MSB）をゼロ、つまりＭＳＢ＝０とすると、その電圧振幅Ｖswingが最も小さく、電荷を共用するしかなく、隣接する２データ線を短絡する。レベル３２より大きい全てのデータに対して、ＭＳＢ＝１とすると、電圧振幅Ｖswingが比較的大きくて初めて電荷回収を行う。従って、より多くの回収電荷を得て、更に大きな電圧振幅Ｖswingのチャネル（channel）に供給することができる。このようにして、演算増幅器からなるバッファーがシーケンス段階で画素負荷を駆動する時、出力電圧振幅Ｖswingを低減させて、節電の目的を達成することができる。
【００３２】
図１０は、図７に対応するタイミング順序を示すタイミングチャートであり、ＭＳＢを考慮した状況である。符号３００を付した電圧図は、電荷回収を行う電圧状態を表し、ＭＢＳ＝１に対応するデータ線である。符号３０２を付した電圧図は、ＭＢＳ＝０に対応するデータ線の電荷共用時の電圧状態を表している。
【００３３】
図１１は、図９対応するタイミング順序を示すタイミングチャートであり、ＭＳＢを考慮した状況である。符号３００を付した電圧図は、電荷回収を行う電圧状態を表し、ＭＢＳ＝１に対応するデータ線である。符号３０２を付した電圧図は、ＭＢＳ＝０に対応するデータ線の電荷共用時の電圧状態を表している。
【００３４】
回路設計から言うと、図１０に対応する回路設計は、図５に類似したものであり、図１２に示す。図１２において、図５でスイッチ２５４｀，２５４”，２６４｀，２６４”に制御信号ＲＥＣを直接供給したのとは異なり、ＲＥＣ信号とデータ線のＭＳＢとをアンドロジック（AND logic）で演算した結果をスイッチ２５４｀，２５４”，２６４｀，２６４”に供給するものであり、例えば、回路ブロック３２０ａ，３２０ｂ，３２０ｃ，３２０ｄという回路設計となっている。図１２の残りの回路は、図５と同じである。
【００３５】
図１３において、スイッチ２８２｀，２８２”，２８４｀，２８４”に供給するＲＥＣ制御信号は、図８でスイッチ２８２｀，２８２”，２８４｀，２８４”にＲＥＣ制御信号を直接供給するのとは異なり、ＲＥＣ信号とデータ線のＭＳＢとをアンドロジック（AND logic）で演算した結果を供給するものであり、図１３左上方に示した回路ブロックにより制御信号ＲＥＣ１，ＲＥＣ２，ＲＥＣ３，ＲＥＣ４が発生してスイッチ２８２｀，２８２”，２８４｀，２８４”に供給される。図１３の残りの回路設計は、図８と同じである。
【００３６】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【００３７】
【図１】従来の液晶ディスプレイ(LCD)のソースドライバーを示す回路構成図である。
【図２】従来のＬＣＤの基本構成を示すものである。
【図３】従来の駆動方式を説明する回路構成図である。
【図４】（Ａ）及び（Ｂ）は、交流駆動方式フレーム中の画素の極性配置を示す説明図である。
【図５】この発明にかかる電荷回収回路を示す回路構成図である。
【図６】図５の制御信号に対応するタイミングチャート（timing chart）である。
【図７】図５の制御信号に対応する別なタイミングチャート（timing chart）である。
【図８】この発明にかかる別な実施例の電荷回収回路を示す回路構成図である。
【図９】図８に対応する制御信号の別なタイミングチャートである。
【図１０】別な実施例の図７に対応する制御信号の別なタイミングチャートである。
【図１１】別な実施例の図９に対応する制御信号の別なタイミングチャートである。
【図１２】別な実施例の図１０に対応する回路を示す回路構成図である。
【図１３】別な実施例の図１１に対応する回路を示す回路構成図である。
【符号の説明】
【００３８】
２０６ａ，２０６ｂ  データ線
２０８ａ，２０８ｂ  データ信号
２１０  ソースドライバー
２１２  出力バッファー
２５０ａ，２５０ｂ  演算増幅器からなるバッファー
２５２ａ，２５２ｂ  スイッチ
２５４｀，２５４”  スイッチ
２５６｀，２５６”  キャパシター
２５８ａ，２５８ｂ  スイッチ
２６０ａ，２６０ｂ  スイッチ
２６２，２６４｀，２６４”  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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