(57)【要約】【課題】保護対象となるＩＣを効率的に保護できる過電圧保護回路を提供する。【解決手段】チップ１００は、過電圧保護回路１０と、その保護対象となる製品化されたＩＣ２０と、それらに外部電源電圧を供給するための外部端子３０とを備えている。過電圧保護回路１０は、ツェナーダイオード１１〜１３と、ＮＭＯＳトランジスタ１４と、抵抗１５と、スイッチ手段１６とを備えている。ＩＣ２０の電源がオンである場合にはスイッチ手段１６を遮断させることによりクランプ電圧Ｖｃを高く設定し、ＩＣ２０の電源がオフである場合にはスイッチ手段１６を導通させることによりクランプ電圧Ｖｃを低く設定する。【選択図】図１
2006216651.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタおよび前記ＭＯＳトランジスタの一方電極・制御電極間に接続されたツェナーダイオード部を備え保護対象回路を過電圧から保護する過電圧保護回路であって、
前記保護対象回路が動作状態であるときに保護動作を開始する閾値電圧は、前記保護対象回路が非動作状態であるときに保護動作を開始する閾値電圧に比べて高い
過電圧保護回路。
【請求項２】
請求項１に記載の過電圧保護回路であって、
前記ツェナーダイオード部は、互いに直列に接続された第１ツェナーダイオードおよび第２ツェナーダイオードならびに前記第２ツェナーダイオードに並列に接続されたスイッチ手段を有し、
前記スイッチ手段は、前記保護対象回路が動作状態であるときには遮断され前記保護対象回路が非動作状態であるときには導通される
過電圧保護回路。
【請求項３】
ＭＯＳトランジスタおよび前記ＭＯＳトランジスタの一方電極・制御電極間に接続されたツェナーダイオード部を備え保護対象回路を過電圧から保護する過電圧保護回路であって、
前記ＭＯＳトランジスタは、前記保護対象回路が動作状態であるときには前記保護対象回路の一部としても動作する
過電圧保護回路。
【請求項４】
請求項３に記載の過電圧保護回路であって、
前記ツェナーダイオード部は、互いに直列に接続された第１ツェナーダイオードおよび第２ツェナーダイオードならびに前記第１ツェナーダイオードに並列に接続されたスイッチ手段を有し、
前記スイッチ手段は、前記保護対象回路が動作状態であるときには遮断され前記保護対象回路が非動作状態であるときには導通される
過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護回路に関し、特に、アクティブクランプ型過電圧保護回路において保護対象となるＩＣを効率的に保護するための技術に関する。
【背景技術】
【０００２】
従来のアクティブクランプ型過電圧保護回路（互いに排他的な動作を行う２つのスイッチ素子を用いた過電圧保護回路）においては、スイッチ素子としてツェナーダイオードやＭＯＳトランジスタを用いることにより、閾値電圧（クランプ電圧）を設定している。すなわち、保護対象となるＩＣに印加される外部電源電圧がクランプ電圧以上になると、過電圧保護回路が導通し動作する。例えば、ＮＭＯＳトランジスタおよびこのＮＭＯＳトランジスタのドレイン・ゲート間に接続されたツェナーダイオードをスイッチ素子として用いる場合には、過電圧保護回路のクランプ電圧は、ツェナーダイオードのツェナー耐圧とＮＭＯＳトランジスタの閾値電圧との和に等しい。従来の過電圧保護回路の例は、例えば特許文献１〜２に開示されている。
【０００３】
【特許文献１】特開２００３−３０３８９０号公報
【特許文献２】特開２０００−３３２２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般的に、製品化されたＩＣにおいては、過電圧（サージ）の大半は、ＩＣの電源がオフである場合（すなわちＩＣが非動作状態である場合）に発生する。しかし、特許文献１〜２に開示される過電圧保護回路は、ＩＣの電源の状態には必ずしも連動していない。そのため、保護対象となるＩＣを効率的に保護できないという問題点があった。
【０００５】
本発明は上記のような問題点を解決するためになされたものであり、保護対象となるＩＣを効率的に保護できる過電圧保護回路を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る過電圧保護回路は、ＭＯＳトランジスタおよびＭＯＳトランジスタの一方電極・制御電極間に接続されたツェナーダイオード部を備え保護対象回路を過電圧から保護する過電圧保護回路であって、保護対象回路が動作状態であるときに保護動作を開始する閾値電圧は、保護対象回路が非動作状態であるときに保護動作を開始する閾値電圧に比べて高い。
【発明の効果】
【０００７】
本発明に係る過電圧保護回路においては、保護対象回路が動作状態であるときに保護動作を開始する閾値電圧は、保護対象回路が非動作状態であるときに保護動作を開始する閾値電圧に比べて高い。従って、保護対象回路の電源の状態に連動させて閾値電圧を適切に設定することができるので、効率的に保護対象回路を保護することができる。
【発明を実施するための最良の形態】
【０００８】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る過電圧保護回路１０を用いたチップ１００を示す回路図である。
【０００９】
図１において、チップ１００は、過電圧保護回路１０と、その保護対象となる製品化されたＩＣ２０（保護対象回路）と、それらに外部電源電圧Ｖｅｘｔを供給するための外部端子３０とを備えている。
【００１０】
過電圧保護回路１０は、ツェナーダイオード１１（第１ツェナーダイオード）と、ツェナーダイオード１２（第２ツェナーダイオード）と、ツェナーダイオード１３と、ＮＭＯＳトランジスタ１４（ＭＯＳトランジスタ）と、抵抗１５と、スイッチ手段１６とを備えている。
【００１１】
外部端子３０から入力された外部電源電圧Ｖｅｘｔは、接点Ａを介して、過電圧保護回路１０およびＩＣ２０の一端にそれぞれ入力される。
【００１２】
外部端子３０は、接点Ａ，Ｂを介して、ツェナーダイオード１１の入力部およびＮＭＯＳトランジスタ１４のドレイン（一方電極）に、それぞれ接続されている。ツェナーダイオード１１の出力部は、接点Ｃを介して、ツェナーダイオード１２の入力部およびスイッチ手段１６の一端に、それぞれ接続されている。ツェナーダイオード１２の出力部は、接点Ｄを介してスイッチ手段１６の他端に、接点Ｄ，Ｅを介してツェナーダイオード１３の入力部に、接点Ｄ，Ｅ，Ｆを介してＮＭＯＳトランジスタ１４のゲート（制御電極）および抵抗１５の一端に、それぞれ接続されている。ツェナーダイオード１３の出力部は接点Ｈを介して、ＮＭＯＳトランジスタ１４のソースおよび抵抗１５の他端は接点Ｇ，Ｈを介して、それぞれ接地されている。
【００１３】
また、ＩＣ２０の他端は、接地されている。
【００１４】
ＩＣ２０の電源がオンである場合（すなわちＩＣ２０が動作状態である場合）には、スイッチ手段１６は遮断されている。このとき、過電圧保護回路１０の閾値電圧（クランプ電圧）Ｖｃは、ツェナーダイオード１１のツェナー耐圧Ｖ１１と、ツェナーダイオード１２のツェナー耐圧Ｖ１２と、ＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４との和に等しい。
【００１５】
すなわち、Ｖｅｘｔ＜Ｖ１１＋Ｖ１２である場合には、抵抗１５には電流が流れずＮＭＯＳトランジスタ１４のゲート電位は接地電位に等しいので、ＮＭＯＳトランジスタ１４は導通しない。Ｖ１１＋Ｖ１２≦Ｖｅｘｔ＜Ｖ１１＋Ｖ１２＋Ｖ１４である場合には、ツェナーダイオード１１，１２が導通し抵抗１５に電流が流れるが、この電流により生じる電圧はＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４より小さいので、ＮＭＯＳトランジスタ１４は導通しない。Ｖ１１＋Ｖ１２＋Ｖ１４≦Ｖｅｘｔである場合には、抵抗１５に流れる電流により生じる電圧がＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４より大きくなるので、ＮＭＯＳトランジスタ１４が導通する。
【００１６】
よって、ＩＣ２０の電源がオンである場合には、外部端子３０から入力される外部電源電圧Ｖｅｘｔがクランプ電圧Ｖｃ＝Ｖ１１＋Ｖ１２＋Ｖ１４より小さいとＮＭＯＳトランジスタ１４は導通しないが、外部電源電圧Ｖｅｘｔがクランプ電圧Ｖｃ以上になるとＮＭＯＳトランジスタ１４は導通する。
【００１７】
ＩＣ２０の電源がオフである場合（すなわちＩＣ２０が非動作状態である場合）には、スイッチ手段１６は導通されている。このとき、過電圧保護回路１０のクランプ電圧Ｖｃ’は、ツェナーダイオード１１のツェナー耐圧Ｖ１１と、ＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４との和に等しい。
【００１８】
すなわち、Ｖｅｘｔ＜Ｖ１１である場合には、抵抗１５には電流が流れずＮＭＯＳトランジスタ１４のゲート電位は接地電位に等しいので、ＮＭＯＳトランジスタ１４は導通しない。Ｖ１１≦Ｖｅｘｔ＜Ｖ１１＋Ｖ１４である場合には、ツェナーダイオード１１が導通し抵抗１５に電流が流れるが、この電流により生じる電圧はＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４より小さいので、ＮＭＯＳトランジスタ１４は導通しない。Ｖ１１＋Ｖ１４≦Ｖｅｘｔである場合には、抵抗１５に流れる電流により生じる電圧がＮＭＯＳトランジスタ１４の閾値電圧Ｖ１４より大きくなるので、ＮＭＯＳトランジスタ１４が導通する。
【００１９】
よって、ＩＣ２０の電源がオフである場合には、外部端子３０から入力される外部電源電圧Ｖｅｘｔがクランプ電圧Ｖｃ’＝Ｖ１１＋Ｖ１４より小さいとＮＭＯＳトランジスタ１４は導通しないが、外部電源電圧Ｖｅｘｔがクランプ電圧Ｖｃ’以上になるとＮＭＯＳトランジスタ１４は導通する。
【００２０】
すなわち、ツェナーダイオード１１〜１２およびスイッチ手段１６は、本発明に係るツェナーダイオード部として機能している。
【００２１】
なお、ツェナーダイオード１３は、既存技術に基づくものであり、外部電源電圧Ｖｅｘｔが瞬間的に高電位となりツェナーダイオード１１，１２は導通したがＮＭＯＳトランジスタ１４は導通していないような場合に導通することにより、接点Ｄ，Ｅ，Ｆが高電位となることを防ぎＮＭＯＳトランジスタ１４のゲートを保護するためのものである。
【００２２】
一般的に、ツェナーダイオードのツェナー耐圧やＮＭＯＳトランジスタの閾値電圧はばらつきを有するので、過電圧保護回路のクランプ電圧が適切に設定されていないと、不具合を引き起こす場合がある。すなわち、クランプ電圧が低すぎると過電圧保護回路の誤動作を引き起こす場合があるが、クランプ電圧が高すぎるとサージ発生時に過電圧保護回路が動作せず保護対象となるＩＣが破壊される場合があるという問題点があった。
【００２３】
上述したように、ＩＣ２０においては、過電圧（サージ）の大半は、電源がオフである場合に発生するので、過電圧保護回路１０の適切なクランプ電圧Ｖｃは、ＩＣ２０の電源がオンであるかオフであるかにより変化する。すなわち、クランプ電圧Ｖｃは、ＩＣ２０の電源がオンである場合に高くＩＣ２０の電源がオフである場合に低く設定されることが望ましい。過電圧保護回路１０においては、ＩＣ２０の電源がオンである場合にはスイッチ手段１６を遮断させることによりクランプ電圧Ｖｃを高く設定し、ＩＣ２０の電源がオフである場合にはスイッチ手段１６を導通させることによりクランプ電圧Ｖｃを低く設定する。
【００２４】
このように、本実施の形態に係る過電圧保護回路１０においては、スイッチ手段１６を切り替えることにより、クランプ電圧Ｖｃを変化させることができる。従って、ＩＣ２０の電源の状態に連動させてクランプ電圧Ｖｃを適切に設定することができるので、効率的にＩＣを保護することができる。
【００２５】
＜実施の形態２＞
図２は、本発明の実施の形態２に係る過電圧保護回路１０ａを用いたチップ１００ａを示す回路図である。
【００２６】
図２において、チップ１００ａは、過電圧保護回路１０ａと、その保護対象となる製品化されたＩＣ２０ａと、それらに外部電源電圧Ｖｅｘｔを供給するための外部端子３０とを備えている。
【００２７】
過電圧保護回路１０ａは、ツェナーダイオード１１，１３と、抵抗１５とを備えている。
【００２８】
ＩＣ２０ａは、実施の形態１に係るＩＣ２０とほぼ同様に製品化されているが、ソースが接地されたＮＭＯＳトランジスタを少なくとも１個は有している。本実施の形態は、このＮＭＯＳトランジスタを、実施の形態１に係るＮＭＯＳトランジスタ１４としても用いることを特徴とする。すなわち、ＩＣ２０ａは、ＩＣ本体２１と、ＮＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１４のゲート電位を制御するＮＭＯＳ制御回路２２とから構成されるものとする。
【００２９】
外部端子３０から入力された外部電源電圧Ｖｅｘｔは、接点Ａを介して、過電圧保護回路１０ａおよびＩＣ２０ａの一端にそれぞれ入力される。
【００３０】
外部端子３０は、接点Ａを介してツェナーダイオード１１の入力部に、接点Ａ，Ｉを介してＮＭＯＳトランジスタ１４のドレインおよびＩＣ本体２１に、それぞれ接続されている。ツェナーダイオード１１の出力部は、接点Ｅを介してツェナーダイオード１３の入力部に、接点Ｅ，Ｆを介して抵抗１５の一端に、接点Ｅ，Ｆ，Ｊを介してＮＭＯＳトランジスタ１４のゲートおよびＮＭＯＳ制御回路２２に、それぞれ接続されている。ツェナーダイオード１３の出力部は接点Ｈを介して、抵抗１５の他端は接点Ｇ，Ｈ（または接点Ｇ，Ｋ）を介して、ＮＭＯＳトランジスタ１４のソース（すなわちＩＣ２０ａの他端）は接点Ｋを介して、それぞれ接地されている。
【００３１】
なお、図２においては、図１と同一の要素には同一の符号を付しており、ここでの詳細な説明は省略する。
【００３２】
ＩＣ２０ａの電源がオンである場合（すなわちＩＣ２０ａが動作状態である場合）には、ＩＣ本体２１およびＮＭＯＳ制御回路２２の電源はオンであるので、ＮＭＯＳトランジスタ１４はＮＭＯＳ制御回路２２により制御される。このとき、ＮＭＯＳトランジスタ１４は、ＩＣ２０ａの一部として動作する。同時に、ＮＭＯＳトランジスタ１４は、過電圧保護回路１０ａの一部としても動作する。すなわち、ＮＭＯＳトランジスタ１４は、ＮＭＯＳ制御回路２２によりゲートにオン電位を印加された場合または外部電源電圧Ｖｅｘｔがクランプ電圧Ｖｃ’（＝Ｖ１１＋Ｖ１４）以上になった場合に導通し、ＩＣ本体２１を接地させる。
【００３３】
ＩＣ２０ａの電源がオフである場合（すなわちＩＣ２０ａが非動作状態である場合）には、ＩＣ本体２１およびＮＭＯＳ制御回路２２の電源もオフであるので、ＮＭＯＳトランジスタ１４はＮＭＯＳ制御回路２２により制御されない。このとき、ＮＭＯＳトランジスタ１４は、過電圧保護回路１０ａの一部としてのみ動作する。
【００３４】
このように、本実施の形態に係る過電圧保護回路１０ａは、ＩＣ２０ａの電源の状態に連動させることにより、ＮＭＯＳトランジスタ１４を占有せずＩＣ２０ａと共有する。従って、チップ１００ａのレイアウト面積を小さくすることができる。よって、レイアウト面積を増加させることなくＮＭＯＳトランジスタ１４のサイズを大きくしサージ耐量規格を高めることができる。すなわち、効率的にＩＣを保護することができる。
【００３５】
＜実施の形態３＞
図３は、本発明の実施の形態３に係る過電圧保護回路１０ｂを用いたチップ１００ｂを示す回路図である。図３に示されるチップ１００ｂは、図２に示されるチップ１００ａにおいて、過電圧保護回路１０ａに代えて過電圧保護回路１０ｂを備えるものである。過電圧保護回路１０ｂは、過電圧保護回路１０ａにおいて、ツェナーダイオード１２およびそれに並列に接続されたスイッチ手段１６をさらに備えた構成からなる。
【００３６】
このように、本実施の形態に係るチップ１００ｂは、実施の形態１に係るチップ１００と実施の形態２に係るチップ１００ａとを組み合わせた構成からなる。従って、実施の形態１と実施の形態２との両方の効果を有する。よって、さらに効率的にＩＣを保護することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１に係る過電圧保護回路を備えるチップを示す回路図である。
【図２】本発明の実施の形態２に係る過電圧保護回路を備えるチップを示す回路図である。
【図３】本発明の実施の形態３に係る過電圧保護回路を備えるチップを示す回路図である。
【符号の説明】
【００３８】
１０  過電圧保護回路、１１〜１３  ツェナーダイオード、１４  ＮＭＯＳトランジスタ、１５  抵抗、１６  スイッチ手段、２０  ＩＣ、２１  ＩＣ本体、２２  ＮＭＯＳ制御回路、３０  外部端子、１００  チップ。
【図１】
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【図２】
2006216651.tif 000004
【図３】
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