(57)【要約】      （修正有）【課題】半導体装置の物理的パラメータを正確かつ速く抽出することを可能にする。【解決手段】ＭＩＳ型電界効果トランジスタの容量−電圧特性を測定し、この測定結果からゲート絶縁膜内部およびゲート絶縁膜の界面に存在する欠陥電荷面密度とゲート電極内の固定イオン体積密度との間に存在する制限条件を求め、制限条件を満たす欠陥電荷面密度と固定イオン体積密度の組に対して物理モデルを用いてゲート電極表面容量および基板表面容量に相当する物理量を算出し、容量−電圧特性の測定結果に基づいてゲート電極表面容量と基板表面容量の和に相当する物理量を算出し、物理モデルを用いて算出されたゲート電極表面容量と基板表面容量に相当する物理量の和と容量−電圧特性の測定結果に基づいて算出されたゲート電極表面容量と基板表面容量の和に相当する物理量との誤差に関する評価関数が最小となる欠陥電荷面密度と固定イオン体積密度の組を決定する。【選択図】  図１
2006308367.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の評価方法であって、
前記ＭＩＳ型電界効果トランジスタの容量−電圧特性を測定するステップと、
前記容量−電圧特性の測定結果から、前記ゲート絶縁膜内部および前記ゲート絶縁膜の界面に存在する欠陥電荷面密度と、前記ゲート電極内の固定イオン体積密度との間に存在する制限条件を求めるステップと、
前記制限条件を満たす前記欠陥電荷面密度と前記固定イオン体積密度の組に対して、物理モデルを用いてゲート電極表面容量および基板表面容量に相当する物理量を算出するステップと、
前記容量−電圧特性の測定結果に基づいて前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量を算出するステップと、
前記物理モデルを用いて算出された前記ゲート電極表面容量と前記基板表面容量に相当する物理量の和と、前記容量−電圧特性の測定結果に基づいて算出された前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量との誤差に関する評価関数が最小となる前記欠陥電荷面密度と前記固定イオン体積密度の組を決定するステップと、
を備えたことを特徴とする半導体装置の評価方法。
【請求項２】
前記ゲート電極表面容量および前記基板表面容量を計算するための物理モデルは、前記ゲート絶縁膜と前記半導体基板との界面における波動関数の量子化と、電荷総量に関する電荷中性条件を考慮したものであることを特徴とする請求項１記載の半導体装置の評価方法。
【請求項３】
前記容量−電圧特性の測定結果から前記欠陥電荷面密度と、前記固定イオン体積密度との間に存在する制限条件を求めるステップは、フラットバンド電圧よりも反転側の容量−電圧特性を用いることを特徴とする請求項１または２記載の半導体装置の評価方法。
【請求項４】
前記制限条件を求めるステップは、反転側で容量−電圧特性の微分値がゼロとなる点および容量の２乗の逆数のゲート電圧に対する微分値がゼロとなる点のいずれかの点を用いて、前記欠陥電荷面密度と前記固定イオン体積密度との間に存在する制限条件を求めることを特徴とする請求項３記載の半導体装置の評価方法。
【請求項５】
前記評価関数が最小となる前記欠陥電荷面密度と前記固定イオン体積密度の組を決定するステップは、評価対象領域として、少なくとも前記ゲート電極が反転する領域を除いたものを用いることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の評価方法。
【請求項６】
前記容量−電圧特性の測定結果に基づいて前記ゲート電極表面容量と前記基板表面容量に相当する物理量を算出するステップは、前記測定された容量の２乗の逆数のゲート電圧に対する微分およびこの微分に比例した量のいずれかを用いることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ＭＩＳ型電界効果トランジスタの前記ゲート電極はシリコンを含み、前記ゲート絶縁膜は酸化シリコンよりも誘電率の高い高誘電体絶縁膜を含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の評価方法。
【請求項８】
前記ゲート絶縁膜の等価シリコン酸化膜厚が２ｎｍ以下であることを特徴とする請求項１乃至７のいずれかに記載半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の評価方法に関する。
【背景技術】
【０００２】
シリコン半導体集積回路の微細化に伴って、ＭＩＳ(metal insulator semiconductor)型電界効果トランジスタの寸法も微細化している。そのトレンドは、例えば非特許文献１に記載されている。微細化されたＣＭＯＳ(complementary metal-oxide-semiconductor field effect transistor)では、ゲート電極およびゲート絶縁膜の材料がトランジスタ性能に及ぼす影響が大きいため、ＭＩＳ構造中に使用されているそれらの材料の物理的パラメータを正確に抽出して制御することが、従来に増して重要となっている。
【０００３】
容量−電圧特性（Ｃ−Ｖ特性）の測定は、そのような目的でＭＩＳ構造の評価に広く用いられている。しかし、多結晶シリコンのゲート電極を有するＭＩＳ構造において、ゲート絶縁膜部分に高誘電体絶縁材料を用いた場合には、ゲート電極とゲート絶縁膜の界面にフェルミ・レベル・ピニング(Fermi level pinning)欠陥と呼ばれる多量の欠陥が生成し、Ｃ−Ｖ特性にも大きな影響を及ぼすことが最近分かってきた。実際、多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板のＣ−Ｖ特性の形状は、従来の多結晶シリコン・ゲート／シリコン酸化膜／シリコン基板のＣ−Ｖ特性と著しく異なっている。このことは、例えば、非特許文献２に記載されている。
【０００４】
そのため、従来のＣ−Ｖ特性の解析法では正確な物理パラメータ抽出が困難となっており、Ｃ−Ｖ特性のモデルから根本的に考え直す必要がある。このことに関しては、例えば、非特許文献３に記載されている。また、例えば、非特許文献４では多結晶シリコン／高誘電体絶縁膜界面に存在する多量の電荷をＣ−Ｖ特性の解析に取り入れることの重要性を指摘している。なお、上記界面におけるフェルミ・レベル・ピニング欠陥の起源等に関する議論は、例えば非特許文献５に詳しく記載されている。
【０００５】
多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板というＭＩＳ構造のＣ−Ｖ特性解析の困難さは、従来と違ったＣ−Ｖ特性の形状を有すること以外に、反転側のＣ−Ｖ特性が周波数依存性を持つということにもある。その原因に関する議論は今までに無い。しかし、フェルミ・レベル・ピニング欠陥が多結晶シリコン・ゲートの電界を変調するために多結晶シリコン表面が反転状態に至りやすく、ゲート電極の反転状態ではキャリアの十分な供給源が無いためにＣ−Ｖ特性の周波数依存性が観測されるものと推定される。このような周波数依存性のため、多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板のＣ−Ｖ特性の解析においては、蓄積領域から反転領域までのすべての領域でのＣ−Ｖ特性の実験結果をモデル計算結果と比較するという方法では正確な物理的パラメータの抽出は困難である。
【非特許文献１】ITRS(International Technology Roadmap for Semiconductors: http://public.itrs.net)
【非特許文献２】２安田他2004年(平成16年)春季第51回応用物理学関係連合講演会  講演予稿集 第２分冊  884ページ(講演番号: 30p-C-6)
【非特許文献３】安田他 2004年(平成16年)秋季第65回応用物理学会学術講演会  講演予稿集 第２分冊  684ページ(講演番号: 2a-C-6)
【非特許文献４】Khaled Z. Ahmed et al. ”Extended Abstracts of the 2004 International Conference on Solid State Device and Materials”,pp218
【非特許文献５】C. Hobbs et al.“Fermi-level pinning at the polysilicon/metal oxide interface-Part I,” IEEE Trans. Electron Devices Vol.51 pp. 971- 977; and “Fermi-level pinning at the polysilicon/metal-oxide interface-Part II, ” IEEE Trans. Electron Devices Vol.51 pp.978- 984
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上説明したように、Ｃ−Ｖ特性の形状が従来型と全く異なる点、また反転側のＣ−Ｖ特性が周波数依存性を示す点で、多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板のＣ−Ｖ特性から正確な物理的パラメータを抽出することは、従来は、困難であった。
【０００７】
本発明は、多結晶シリコン・ゲート／高誘電体絶縁膜／シリコンを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の物理的パラメータを正確かつ速く抽出することのできる半導体装置の評価方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置の評価方法は、半導体基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の評価方法であって、前記ＭＩＳ型電界効果トランジスタの容量−電圧特性を測定するステップと、前記容量−電圧特性の測定結果から、前記ゲート絶縁膜内部および前記ゲート絶縁膜の界面に存在する欠陥電荷面密度と、前記ゲート電極内の固定イオン体積密度との間に存在する制限条件を求めるステップと、前記制限条件を満たす前記欠陥電荷面密度と前記固定イオン体積密度の組に対して、物理モデルを用いてゲート電極表面容量および基板表面容量に相当する物理量を算出するステップと、前記容量−電圧特性の測定結果に基づいて前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量を算出するステップと、前記物理モデルを用いて算出された前記ゲート電極表面容量と前記基板表面容量に相当する物理量の和と、前記容量−電圧特性の測定結果に基づいて算出された前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量との誤差に関する評価関数が最小となる前記欠陥電荷面密度と前記固定イオン体積密度の組を決定するステップと、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体装置の物理的パラメータを正確かつ速く抽出することができる。  
【発明を実施するための最良の形態】
【００１０】
本発明の一実施形態による半導体装置の評価方法を説明する前に、本実施形態による半導体装置の評価方法の原理をまず説明する。
【００１１】
（原理）
まず、図１２に示すように、半導体基板２（例えば、シリコン基板）上に酸化シリコンよりも誘電率の高い高誘電体からなるゲート絶縁膜４が設けられ、ゲート絶縁膜４上に多結晶シリコンからなるゲート電極６が設けられ、ゲート電極６の両側の半導体基板２にソース・ドレイン領域８が設けられたＭＩＳ型電界効果トランジスタ１のＣ−Ｖ特性を評価する。すると、図２に示したように、反転側において、ゲート電圧Vgの絶対値|Vg|の増加とともに、ＭＩＳ型電界効果トランジスタの容量Cが一旦増加して最大値を取り、次に微減する特性を示す。
【００１２】
このようなＭＩＳ型電界効果トランジスタ１の容量Cは、図３に示すように、半導体基板２の表面容量Csubと、ゲート絶縁膜４の容量Coxと、ゲート電極６の表面(高誘電体絶縁膜４との界面)容量Cpolyとの和となる。上記Ｃ−Ｖ特性の反転側において、最初にＭＩＳ型電界効果トランジスタ１の容量Cが増加するのは、半導体基板表面容量Csubに対応する表面層幅が縮むためである。その後、ＭＩＳ型電界効果トランジスタ１の容量Cが微減するのは、ゲート電極表面容量Cpolyに対応する表面層幅が伸びるためである。ＭＩＳ型電界効果トランジスタの容量Cが最大になる点、すなわちdC/dVg＝０の点では、この両者の速度が釣り合っている（図３参照）。このときの基板表面キャリア密度を評価すれば基板表面容量および基板表面層幅の縮む速度が分かる。したがって、基板表面層の縮む速度とゲート電極表面層幅の伸びる速度が等しいという条件から、後者の速度も知ることができる。
【００１３】
ゲート電極表面層幅の伸びる速度は、図３に示したように、半導体基板表面キャリア密度Nsurf、絶縁膜中の欠陥電荷密度Nox、および多結晶シリコン・ゲート電極のドーパント不純物濃度Npolyが分かれば決まる。このため、逆に、dC/dVg＝０の点で実験的に評価されたゲート電極表面層幅の伸びる速度を実現するために、NoxとNpolyがどのような関係（制限条件）を満たさなければならないかを決めることができる。その制限条件は、Noxを独立変数、Npolyを従属変数とする関数として表現することができる。
【００１４】
この制限条件の下に、それぞれの(Nox, Npoly)の組に対して、半導体基板の蓄積領域 (あるいは、少なくともゲート電極が反転する領域を除いた電圧範囲)での表面容量の和もしくはその微分量等の計算値と、実験データから直接導かれた表面容量もしくはその微分値とを比較して、両者の誤差が最小となるように (Nox, Npoly)の組を定めればよい。
【００１５】
（実施形態）
次に、本発明の一実施形態による半導体装置の評価方法を、図面を参照して説明する。本実施形態による半導体装置の評価方法を図１に示す。
【００１６】
まず、図１のステップＳ１に示すように、ＭＩＳ型電界効果トランジスタの容量−電圧特性（Ｃ−Ｖ特性）を測定する。
【００１７】
続いて、上記Ｃ−Ｖ特性の測定結果に基づいて、ゲート電極内の固定イオン(ドーパント不純物)電荷体積密度Npolyと、ゲート絶縁膜内部およびゲート絶縁膜とゲート電極およびシリコン基板との両界面に存在する欠陥電荷面密度Noxとの間に存在する制限条件を求める（図１のステップＳ２参照）。
【００１８】
次に、上記制限条件を満たす、欠陥電荷面密度Noxと固定イオン体積密度Npolyのそれぞれの組に対して、表面容量の物理モデルを用いて、ゲート電極表面容量および基板表面容量に相当する物理量を算出する（図１のステップＳ３参照）。ここで、ゲート電極表面容量とはゲート電極とゲート絶縁膜との界面のゲート電極側に存在する容量であり、基板表面容量とは半導体基板とゲート絶縁膜との界面の半導体基板側に存在する容量であり、ゲート電極表面容量および基板表面容量に相当する物理量とは、ゲート電極表面容量および基板表面容量もしくはそれらの微分値等である。
【００１９】
次に、上記Ｃ−Ｖ特性の測定結果から直接、ゲート電極表面容量と基板表面容量に相当する物理量を算出する（図１のステップＳ４参照）。このステップＳ４はステップＳ３の前に行ってもよい。
【００２０】
次に、Ｃ−Ｖ特性の測定結果から得られた算出量（ステップＳ４で算出された算出量）と、表面容量モデルに基づく計算によって得られた算出量（ステップＳ３で算出された算出量）との誤差に関する評価関数が最小となる欠陥電荷面密度Noxとゲート電極内の固定イオン体積密度Npolyの組を決定する（図１のステップＳ５参照）。
【００２１】
以下、上記ステップＳ１〜Ｓ５を詳細に説明する。
【００２２】
（ステップＳ１）
多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板を有するＭＩＳ型電界効果トランジスタのＣ−Ｖ特性の測定結果（実験データ）を図４に示す。このＣ−Ｖ測定では、ＬＣＲメータの電圧印加端子を電界効果トランジスタのゲート電極に、また、ＬＣＲメータの交流電流測定端子をソース、ドレイン、基板に接続した。図４に示すＣ−Ｖ特性では蓄積側でゲート電圧の絶対値|Vg|が大きくなるとともに容量値が増加しているが、この部分のＣ−Ｖ特性の形状は、多結晶シリコン／シリコン酸化膜／シリコン基板の場合とは異なる”非飽和型”のＣ−Ｖ特性となっている。この部分の議論の詳細に関しては、前記非特許文献２（安田他 2004年(平成16年)春季第51回応用物理学関係連合講演会、講演予稿集、 第２分冊、884ページ(講演番号: 30p-C-6)）を参照されたい。  
（ステップＳ２）
次に、本実施形態の核心的な部分である、反転側のＣ−Ｖ特性の測定結果を用いた、絶縁膜と界面の欠陥密度Noxと、多結晶シリコン・ゲート電極のドーパント不純物濃度Npolyとの間に存在する制限条件の抽出方法について述べる。図２に示したように、反転側のＣ−Ｖ特性でdC/dVg＝０となる点を見出す。あるいは、それと等価な点であるd(1/C2)/dVg＝０となる点を見出す。この評価点における半導体基板表面キャリア密度Nsurfを、フラットバンド電圧からのＣ−Ｖ特性の積分で求める(Nacc＝Nsurf)。このとき、dC/dVg＝０となる点では半導体基板表面層幅λsubの縮む速度(−dλsub/dNacc)と、多結晶シリコン・ゲート電極表面層幅λpolyの伸びる速度(dλpoly/dNacc)が釣り合っている。すなわち、
dλpoly/dNacc ＝ −dλsub/dNacc                    （１）
となっている。基板ドーパント不純物濃度Nsubが既知であれば(−dλsub/dNacc)がNaccの関数として定量的に分かっており、その結果として、（１）式から(dλpoly/dNacc)も分かることになる。このようにして実験的に得られた(dλpoly/dNacc)を得るために欠陥電荷密度Noxとnpolyがどのような関係を満たせばよいかは一意に決まる。
【００２３】
以上のことを図５を参照してさらに具体的に述べる。図５は、多結晶シリコン表面層幅λpoly、およびシリコン基板表面層幅λsubを、シリコン基板表面電荷密度の関数として表したものである。高誘電体絶縁膜中もしくはこの高誘電体絶縁膜の界面に欠陥電荷密度Noxが存在すると、その電荷密度に対応して多結晶シリコン表面層幅はこの図で水平方向に平行移動する。また、多結晶シリコンドーパント不純物濃度はλpoly の曲線の形を与えている。とくに、多結晶シリコンの空乏領域では直線になっており、その傾きは1/Npolyである。言うまでもなく、多結晶シリコン表面層の蓄積領域でもNpolyに応じてλpolyの曲線の形が異なってくる。1/Npolyが大きくなればこの領域でもλpoly の曲線の傾きが大きくなる。
【００２４】
図５中で「dC/dVg＝０」に対応する点は、シリコン基板表面層幅の持つ傾きと、多結晶シリコン表面層幅の持つ傾きが、正負逆でその絶対値は等しくなっていないといけない。このことを考慮してNoxとNpolyの間の制約条件を決めることができる。欠陥電荷密度Nox(シリコン基板蓄積層フリーキャリアと反対符号の電荷)が大きい場合は、dC/dVg＝０の点で多結晶シリコン表面層は空乏領域になっており、その傾きはdλpoly/dNacc ＝1/Npolyと表せる。したがって、上記（１）の式から容易にNpolyの値が決定される。
【００２５】
一方、Noxの値が小さくなると、dC/dVg＝０の点では多結晶シリコン表面層は蓄積状態になるので、λpolyの曲線の傾きが小さめに出る。そのため、Noxが大きい場合と比較してより大きめの1/Npolyを用いて（１）式を実現する必要がある。
【００２６】
以上の説明から理解されるように、ある一定値のdλpoly/dNaccを実現するための(Nox, Npoly)の組は、Noxを独立変数、Npolyを従属変数とする関数として一意に定めることができる。このようにして、Nacc＝NsurfでdC/dVg＝０になるという条件から、NoxとNpolyの満たすべき制限条件を見出した。図４に示すＣ−Ｖ特性測定結果に対してそのような解析を行った結果を図６に示す。
【００２７】
（ステップＳ３）
次に、図４に示すようなＣ−Ｖ特性の測定結果からゲート電極表面層の幅(もしくはゲート電極表面容量)と基板表面層の幅(もしくは基板表面容量)の微分値を抽出するための原理を図７に示す。容量の２乗の逆数をゲート電圧で微分した量d(1/C2)/dVgを作成すれば、半導体基板表面キャリア密度Naccに対して変化する容量成分の微分値のみを取り出すことができる。すなわち、このような「非飽和型Ｃ−Ｖ特性」を示すＭＩＳ型電界効果トランジスタは絶縁膜の等価酸化膜厚（以下、ＥＯＴ(equivalent oxide thickness)ともいう）を正確に決めることすら難しいが、たとえ高誘電体絶縁膜のＥＯＴが不明であるとしても、d(1/C2)/dVgを作成するという方法によってゲート電極表面層幅とシリコン基板表面層幅の和の微分値だけを抽出することができる。以上の内容を数式で表現すれば次のようになる。
【数１】
2006308367.tif 000003
ここで、Cは測定容量、Vgはゲート電圧、ｑは電荷素量、εSiはシリコンの誘電率、λpoly, λsubはそれぞれ多結晶シリコンゲート表面層とシリコン基板表面層の幅である。なお、λpoly, λsubの物理モデルに関しては後で詳しく説明する。また、Naccはシリコン基板表面キャリア密度である。
【００２８】
このようにして得られた表面層幅の和（λpoly＋λsub）の微分値はシリコン基板表面キャリア密度Naccの関数になっているので、基板表面キャリア密度Naccを抽出する必要がある。図８は、Ｃ−Ｖ特性の実験データから半導体基板表面キャリア密度を抽出する公知の方法を示している。測定されたＣ−Ｖ特性を、フラットバンド電圧Vfbを基準として積分することによって半導体基板表面電荷密度Naccが得られる。すなわち、Naccは、
【数２】
2006308367.tif 000004
から得られる。
【００２９】
以上まとめると、図８に示したように、ゲート電圧の関数としてNaccとd(1/C2)/dVgを評価すれば、これらの量を以下に述べる計算との比較解析で用いることができる。なお、ここでNacc＜０の場合の電荷密度Naccとは、空乏層電荷および反転層電荷を表している。
【００３０】
（ステップＳ４）
次に、計算によってゲート電極表面容量と基板表面容量(およびそれらの微分値)を求めるための物理モデルについて説明する。ここでは、n＋多結晶シリコン・ゲート電極の表面容量を例にして図９を用いて説明するが、p＋多結晶シリコン・ゲート電極の場合も符号が正反対になるだけで同様の説明が成り立つ。
【００３１】
多結晶シリコン・ゲート電極では、多結晶シリコン／絶縁膜界面でフリーキャリア(電子)の波動関数が終端している。そのため、多結晶シリコン／絶縁膜界面近くの多結晶シリコン領域内ではフリーキャリア(電子)密度が、バルク多結晶シリコン領域に比べて極めて小さくなっている。本発明の実施形態における物理モデルではこの領域を「フリーキャリアが存在しない領域」と近似した。フリーキャリアの存在しない領域では、多結晶シリコン中のイオン化したドーパント不純物が正味の電荷として存在する。このイオン化したドーパント不純物電荷は反対符号の電荷で補償されなければならない(ガウスの法則、もしくは電荷中性条件)。
【００３２】
このことを、最初に、半導体基板側がフラットバンド状態である場合で考えてみる。この場合、半導体基板から来る電界が存在しないため、多結晶シリコン・ゲート内のイオン化したドーパント不純物電荷は、多結晶シリコン・ゲート電極内に自然発生する「フリーキャリアの蓄積層」によって補償されることになる。半導体基板のフラットバンド状態における、多結晶シリコン・ゲート内の「フリーキャリアが存在しない層の幅」λqdは、次のようにして定式化される。
【数３】
2006308367.tif 000005
ここで、εSiはシリコンの誘電率、Esは多結晶シリコン内部で「フリーキャリアが存在しない層」と「蓄積層フリーキャリアが存在する層」との境界面における電界、ｑは電荷素量、Npolyは多結晶シリコン中のドーパント不純物の体積密度、ｈはプランク定数、ｍ＊はフリーキャリアの有効質量を表す。なお、（４）式は電荷中性の条件、（５）式は表面量子化の効果を表している。
【００３３】
したがって、半導体基板のフラットバンド状態におけるλqdは、（４）式、（５）式から
【数４】
2006308367.tif 000006
と表される。対応するフリーキャリア蓄積層の幅λsは、３次元キャリアに対するBoltzmann統計とPoissonの方程式を用いて、（５）式から得られる電界Esの関数として決めることができる。その結果、最終的に、多結晶シリコン表面層の全体幅λpoly＝λqd＋λs が求められる。
【００３４】
次に、外部電界がある場合における多結晶シリコン・ゲート電極の表面層幅の定式化について述べる。ここで、外部電界を形成する要因としては、半導体基板の表面フリーキャリア密度Naccと、絶縁膜中およびこの絶縁膜の両界面の欠陥等による電荷密度Noxが挙げられる。いずれの電荷も、多結晶シリコン・ゲート電極の表面(高誘電体絶縁膜との界面)電界を形成するので、電荷の補償に関する式は、（４）式の代わりに次の（７）式を用いなければならない。
【数５】
2006308367.tif 000007
すなわち、外部電界がある場合は、NpolyとNoxを物理的パラメータとし、Naccの関数として「フリーキャリアの存在しない層の幅」λqdが得られる。すなわち、（５）式および（７）式を連立させて解くことで「フリーキャリアの存在しない層」の幅λqdが分かり、さらに、（５）式から得られる電界Esに基づいてフリーキャリア蓄積層の幅λsが得られる。その結果、最終的に、多結晶シリコン表面層の全体幅λpoly＝λqd＋λsおよびその微分値dλpoly/dNaccがNaccの関数として得られる。なお、図９において、「ｅ−」は電子を表し、「ｈｏ＋」はホールを表している。
【００３５】
以上は、多結晶シリコン・ゲート電極の表面層幅の解析方法であったが、半導体基板表面層の幅に関しても、Npolyを半導体基板のドーパント不純物濃度Nsubと読み替えることによって全く同様の取り扱いが可能であり、半導体基板表面層の全体幅λsub=λqdsub+λssub、およびその微分値 dλsub/dNaccがNaccの関数として得られる。
【００３６】
なお、ゲート電極がp+多結晶シリコンの場合も同様の表面容量のモデル化が可能であることは先に述べたとおりである。さらに、ゲート電極が多結晶シリコン以外の多結晶ＳｉＧｅなど他の材料であっても、基本的な物理現象(ゲート電極／絶縁膜界面において波動関数が終端する現象)が同じである限り、同様のモデルを用いることができる。
【００３７】
また、絶縁膜中の電荷としては主にゲート電極／絶縁膜界面に存在するフェルミ・レベル・ピニング欠陥を想定しているが、絶縁膜内部およびこの絶縁膜の両界面に存在する電荷すべてを、それらの電荷の位置・分布のしかたに関係なく同様に取り扱える。
【００３８】
また、絶縁膜は必ずしも単層膜である必要はなく、界面層を有する多層膜であってもよいし、異なる高誘電体絶縁膜の積層膜からなるラミネート構造であってもよい。すなわち、ガウスの法則(電荷中性条件)から考えて、本モデルの定式化が絶縁膜の膜構造および電荷の分布に全く依存しないことは、言うまでもよい。なお、本モデルは表面容量モデルの一つであり、本モデルと同等な他のモデル化の方法を用いても差し支えない。
【００３９】
以上まとめると、表面容量のモデル化方法を導入することで多結晶シリコン・ゲート電極表面層の幅λpolyと半導体基板表面層の幅λsub、およびそれぞれの微分値を、半導体基板表面キャリア密度Naccの関数として表すことができる。ここで前者(λpolyとdλpoly/dNacc)は多結晶シリコン・ゲート電極のドーパント不純物濃度Npoly、および絶縁膜とその両界面に存在する欠陥電荷密度Nox、という二つの物理パラメータに依存することに注意したい。また、後者(λsubとdλsub/dNacc)は半導体基板のドーパント不純物濃度Nsubに依存する。本実施形態では半導体基板濃度Nsubは既知であったが、もしこの量が未知であったとしても、本実施形態のように、NpolyとNoxの間に存在する制約条件を見出すことで速く正確な物理パラメータの抽出を行うことは全く変わらないことに注意されたい。
【００４０】
（ステップＳ５）
最後に、図６に示す(Nox, Npoly)のそれぞれの組に対して、図４に示すＣ−Ｖ特性のフラットバンド電圧よりも蓄積側の部分で実験値とモデル計算値との比較を行い、誤差が最小となるような(Nox, Npoly)の組を決定する方法を述べる。誤差の評価関数Q(Nox, Npoly)としては
【数６】
2006308367.tif 000008
を用いた。（８）式においてｎは実験データの数（Ｃ−Ｖ特性の蓄積側部分の測定点数)、またxiおよび yi は実験データから直接導かれる量:
【数７】
2006308367.tif 000009
である。xiはNaccを表しており、また、yiはd(λpoly+λsub)/dNaccを表している。さらに
【数８】
2006308367.tif 000010
は、前記の表面容量の物理モデルから得られる計算値である。なお、（８）式の誤差関数Ｑ(Nox, Npoly)に現れる物理パラメータNoxとNpolyは独立ではなく、先に記載した制約条件のもとにある。したがって、誤差評価関数ＱはNox(もしくはNpoly)のみの関数として表すことができる。
【００４１】
図４に示すＣ−Ｖ特性の測定結果を基にして、図６に示す制限条件のもとに、誤差解析を行った結果を図１０に示す。この場合は独立変数としてNoxを取った。図１０から分かるように、Nox＝０．８×１０１３ｃｍ−２のところで誤差が最小となる。このときのNaccとd(λpoly+λsub)/dNaccの実験値と計算値の関係を図１１にプロットした。実験値と計算値は、半導体基板の蓄積領域から反転領域までの広い範囲で良好な一致を示していることが確認された。
【００４２】
なお、半導体基板の強反転領域での不一致は、ゲート電極の反転による。この領域のＣ−Ｖ特性は周波数依存性を持つので、本実施形態における解析の対象外としている。
【００４３】
以上の結果、多結晶シリコン中のドーパント不純物濃度は図６に示した制限条件のグラフから、Npoly＝４．７×１０１９ｃｍ−３と得られ、所望の物理パラメータの組(Nox, Npoly)が求められた。
【００４４】
なお、本実施形態と異なり、非特許文献４には、所望の物理パラメータの組(Nox, Npoly)を同時にかつ正確に求め方法は開示されていないし、示唆もされていない。
【００４５】
図１０から分かるように、典型的なＭＩＳ型電界効果トランジスタの評価結果として、誤差の評価関数を最小にするNoxは１×１０１２ｃｍ−２程度の精度で得られている。実際、フェルミ・レベル・ピニング欠陥密度は１０１３ｃｍ−２程度以上のオーダーなので、１×１０１２ｃｍ−２程度の測定誤差は許容範囲内にあると言ってよい。したがって、Noxと同様に多結晶シリコン表面層の電界変調を行うシリコン基板表面の電荷密度もΔNacc＝１×１０１２ｃｍ−２程度の誤差の範囲内で測定できればよいと言える。これをＣ−Ｖ測定時のゲート電圧に換算すると、
ΔVg＝ｑNaccＥＯＴ/εSiO2
という見積もりにより、ＥＯＴ＝１ｎｍの場合でVgが５０ｍＶ程度の範囲でdC/dVg＝０を求めればよい。つまり、容量Ｃのゲート電圧Vgに対する傾きが正から負に変わる点（Vg）を概ね５０ｍＶ程度の範囲内で見つけることは、本発明の範疇内である。なお、ＥＯＴが１ｎｍと異なる場合は、５０ｍＶ×（ＥＯＴ［ｎｍ］／１ｎｍ）を許容範囲とすればよい。また、このゲート電圧の誤差に対応したdC/dVgもしくはd(1/C2)/dVgもしくはd(λpoly＋λsub)/dNaccのゼロ点からのズレは許容され、本発明の趣旨の範囲内とみなすことができる。
【００４６】
本実施形態の評価方法は、ＭＩＳ型電界効果トランジスタばかりでなく、多結晶シリコン／高誘電体絶縁膜／シリコンというＭＯＳ構造や、高誘電体絶縁膜の両端もしくは片側に界面層が存在する半導体装置に対してもまったく同様に適用することができる。
【００４７】
また、ゲート電極、および半導体基板に、シリコン以外の材料が含まれていても(あるいは完全にシリコン以外の材料であっても)、ＭＯＳ構造のＣ−Ｖ特性が取得できる限り、本実施形態の評価方法が適用できる。
【００４８】
なお、上記の解析ではシリコン基板のドーパント不純物濃度が既知であったが、これが未知の場合は、誤差解析(図１０を参照)において独立変数をNoxとNsubの二次元平面として誤差最小の点を探せばよい。NoxとNpolyの間の制約条件を見出すことによって誤差解析で必要な独立変数の次元数を落とすという本発明の本質は何ら失われるものではない。
【００４９】
最後に、本解析の手法がとくに有用となるのは、高誘電体絶縁膜の等価酸化膜厚ＥＯＴが概ね２ｎｍ以下の場合であることを指摘しておく。ゲート電極表面層の幅、および半導体基板表面層の幅は、ＭＯＳＦＥＴの動作領域において、それぞれＥＯＴ換算で概ね０．５ｎｍ〜１ｎｍ程度なので、高誘電体絶縁膜のＥＯＴが２ｎｍ以下の場合は、半導体基板表面層とゲート電極表面層の幅を考慮することが必要不可欠となる。
【００５０】
以上の述べたように、本実施形態によれば、ＭＩＳ構造の容量−電圧特性の反転側部分の実験データを用いて欠陥電荷面密度Noxと、固定イオン体積密度Npolyとの間に存在する制限条件を定めるので、物理パラメータ(Nox, Npoly)の探索範囲を限定することができ、多結晶シリコン・ゲート／高誘電体絶縁膜／シリコン基板というＭＩＳ構造の物理的パラメータを速く正確に抽出することができる。
【００５１】
また、ＭＩＳ構造の表面容量モデルを用いることで、絶縁膜とその両界面の電荷密度を、電荷分布・電荷位置によらず正確に評価することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態による半導体装置の評価方法を示すフローチャート。
【図２】多結晶シリコン・ゲート電極／高誘電体絶縁膜／シリコン基板という構造を持つＭＩＳＦＥＴのＣ−Ｖ特性を説明する図。
【図３】dC/dVg=0,もしくはd(1/C2)/dVg=0の測定点におけるゲート電極および半導体基板表面層の幅に関する説明図。
【図４】多結晶シリコン・ゲート電極／高誘電体絶縁膜／シリコン基板という構造を持つＭＩＳＦＥＴのＣ−Ｖ特性の測定結果を示す図。
【図５】一実施形態に係る、絶縁膜と界面の欠陥密度と多結晶シリコン・ゲート電極のドーパント不純物濃度との間に存在する制限条件の抽出方法を説明する図。
【図６】一実施形態に係る、絶縁膜と界面の欠陥電荷面密度と多結晶シリコン・ゲート電極のドーパント不純物体積密度との間に存在する制限条件を示す図。
【図７】Ｃ−Ｖ特性の測定結果からゲート表面層幅と基板表面層幅の和の微分値を抽出するための原理の説明図。
【図８】Ｃ−Ｖ特性の実験データから半導体基板表面キャリア密度Naccを抽出する方法の説明図。
【図９】ゲート電極(および基板)表面容量を求めるための物理モデルの説明図。
【図１０】一実施形態に係わる、欠陥電荷密度を独立変数とした場合の誤差関数の評価結果を示す図。
【図１１】一実施形態に係わる、d(λpoly+λsub)/dNacc とNaccの関係の、実験値とモデル計算値の比較を示す図。
【図１２】ＭＩＳ型電界効果トランジスタの一般的な構造を示す断面図。
【符号の説明】
【００５３】
１  ＭＩＳ型電界効果トランジスタ
２  半導体基板
４  ゲート絶縁膜（高誘電体ゲート絶縁膜）
６  多結晶ゲート電極
８  ソース・ドレイン領域
【図１】
2006308367.tif 000011
【図２】
2006308367.tif 000012
【図３】
2006308367.tif 000013
【図４】
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【図５】
2006308367.tif 000015
【図６】
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【図７】
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【図８】
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【図９】
2006308367.tif 000019
【図１０】
2006308367.tif 000020
【図１１】
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【図１２】
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