(57)【要約】【課題】  リニアリティおよびダイナミックレンジの双方において向上を図ることができる固体撮像装置を提供する。【解決手段】  固体撮像装置の各画素部Ｐｍ,ｎは、入射光強度に応じた量の電荷を発生する埋込型フォトダイオードＰＤと、埋込型フォトダイオードＰＤに対して並列的に接続され該埋込型フォトダイオードＰＤで発生した電荷を蓄積する容量素子Ｃと、ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタＴ１と、容量素子Ｃの蓄積電荷量に応じた電圧値を増幅用トランジスタＴ１のゲート端子に入力させる転送用トランジスタＴ２と、容量素子Ｃの電荷を放電する放電用トランジスタＴ３と、増幅用トランジスタＴ１から出力される電圧値を選択的に配線Ｌｎへ出力する選択用トランジスタＴ４とを含む。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の画素部が１次元または２次元に配列された固体撮像装置であって、
前記複数の画素部それぞれが、
入射光強度に応じた量の電荷を発生する埋込型フォトダイオードと、
前記埋込型フォトダイオードに対して並列的に接続され前記埋込型フォトダイオードで発生した電荷を蓄積する容量素子と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記容量素子が、前記埋込型フォトダイオードの上方に形成されており、透明な１対の電極層と、この１対の電極層の間に挟まれた透明な誘電体層とを含み、
前記埋込型フォトダイオードが、前記容量素子を透過して入射した光を受光する、
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記複数の画素部それぞれが、
ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタと、
前記容量素子の蓄積電荷量に応じた電圧値を前記増幅用トランジスタのゲート端子に入力させる転送用トランジスタと、
前記容量素子の電荷を放電する放電用トランジスタと、
前記増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタと、
を更に備えることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素部が１次元または２次元に配列された固体撮像装置に関するものである。
【背景技術】
【０００２】
固体撮像装置は、受光部に複数の画素部が１次元または２次元に配列されたものであり、これら複数の画素部それぞれには光電変換素子が設けられている。光電変換素子として一般にフォトダイオードが用いられる。通常のｐｎ接合構造を有するフォトダイオードは、光入射に応じて発生した電荷を接合容量部に蓄積するものである。このことから、通常のフォトダイオードは、一定のバイアス電圧を与えた後、切り離して光入射すると、蓄積電荷量に応じて接合容量部の容量値が変動して、出力電圧が変動してしまう。すなわち、Ｑ（蓄積電荷量）＝Ｃ（接合容量）×Ｖ（出力電圧）の関係を満たすことが知られているが、この接合容量Ｃが蓄積電荷量Ｑの変化に応じて変化するため、出力電圧Ｖが蓄積電荷量に対してリニアに変化しないことになる。
【０００３】
このような問題を解決し得るフォトダイオードとして、特許文献１に開示されているような埋込型のフォトダイオードが知られている。埋込型フォトダイオードは、例えば、ｐ型の第１半導体領域上にｎ−型の第２半導体領域が形成され、この第２半導体領域およびその周囲の上にｐ＋型の第３半導体領域が形成されていて、第１半導体領域上と第２半導体領域とによりｐｎ接合が形成され、また、第２半導体領域上と第３半導体領域とによりｐｎ接合が形成されている。このような埋込型フォトダイオードは、完全に第２半導体領域を空乏化させて接合容量の電圧依存性を零とすることができ、完全空乏化して使うと接合容量が小さくなり、出力電圧が蓄積電荷量に対してリニアに変化するようになり、ｐｎ接合部で発生した電荷をほぼ完全に読み出すことができ、空乏層が半導体領域と通常半導体領域上に設けられる絶縁膜領域の界面に触れることが無いため半導体領域と絶縁膜領域の界面で発生するリーク電流の発生が抑制され、光検出のＳ／Ｎ比やリニアリティが優れている。
【特許文献１】特開平１１−２７４４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、埋込型フォトダイオードは、完全空乏化すると接合容量値が小さくなり、直ぐに電荷が飽和してしまい、ダイナミックレンジ拡大の点で限界があるという問題点を有している。
【０００５】
本発明は、上記問題点を解消する為になされたものであり、リニアリティおよびダイナミックレンジの双方において向上を図ることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る固体撮像装置は、複数の画素部が１次元または２次元に配列された固体撮像装置であって、これら複数の画素部それぞれが、入射光強度に応じた量の電荷を発生する埋込型フォトダイオードと、埋込型フォトダイオードに対して並列的に接続され埋込型フォトダイオードで発生した電荷を蓄積する容量素子と、を備えることを特徴とする。本発明によれば、光入射に伴い埋込型フォトダイオードＰＤで発生した電荷は、この埋込型フォトダイオードＰＤに対して並列に設けられた容量素子Ｃに蓄積されていく。そして、その容量素子Ｃに蓄積された電荷の量に応じた電圧値が出力される。これにより、この固体撮像装置は、リニアリティおよびダイナミックレンジの双方において向上を図ることができる。
【０００７】
また、容量素子は、埋込型フォトダイオードの上方に形成されており、透明な１対の電極層と、この１対の電極層の間に挟まれた透明な誘電体層とを含み、また、埋込型フォトダイオードは、容量素子を透過して入射した光を受光するのが好適である。この場合には、容量素子Ｃを透過して入射した光を埋込型フォトダイオードＰＤが受光することができるので、各画素部Ｐｍ,ｎのレイアウト面積が小さくて済む。或いは、各画素部Ｐｍ,ｎのレイアウト面積の拡大を抑制しつつ、埋込型フォトダイオードＰＤの受光面積および感度を確保することができる。
【０００８】
また、複数の画素部それぞれは、ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタと、容量素子の蓄積電荷量に応じた電圧値を増幅用トランジスタのゲート端子に入力させる転送用トランジスタと、容量素子の電荷を放電する放電用トランジスタと、増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタと、を更に備えるのが好適である。
【発明の効果】
【０００９】
本発明によれば、リニアリティおよびダイナミックレンジの双方において向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１１】
図１は、本実施形態に係る固体撮像装置１の全体構成図である。この図に示される固体撮像装置１は、受光部２、読出部３および制御部４を備える。これらは共通の半導体基板上に形成されている。
【００１２】
受光部２は、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐ１,１〜ＰＭ,Ｎを有する。各画素部Ｐｍ,ｎは第ｍ行第ｎ列に位置する。ここで、ＭおよびＮそれぞれは２以上の整数であり、ｍは１以上Ｍ以下の任意の整数であり、ｎは１以上Ｎ以下の任意の整数である。各画素部Ｐｍ,ｎは、共通の構成を有しており、埋込型フォトダイオード等を含むＡＰＳ（アクティブピクセルセンサ）型のものであり、該フォトダイオードに入射した光の強度に応じた電圧値を配線Ｌｎへ出力する。各配線Ｌｎは、第ｎ列にあるＭ個の画素部Ｐ１,ｎ〜ＰＭ,ｎそれぞれの出力端に共通に接続されている。
【００１３】
読出部３は、Ｎ本の配線Ｌ１〜ＬＮを介して受光部２と接続されていて、各画素部Ｐｍ,ｎから配線Ｌｎへ出力される電圧値を入力して所定の処理を行った後に、各画素部Ｐｍ,ｎに入射する光の強度を表す電圧値Ｖｏｕｔ,ｍ,ｎを順次に出力する。読出部３は、Ｎ個の電圧保持部Ｈ１〜ＨＮおよび１個の差演算部Ｓを含む。各電圧保持部Ｈｎは、配線Ｌｎを介して第ｎ列にあるＭ個の画素部Ｐ１,ｎ〜ＰＭ,ｎそれぞれの出力端に接続されており、順次に各画素部Ｐｍ,ｎから配線Ｌｎへ出力される２種類の電圧値Ｖｍ,ｎ,１およびＶｍ,ｎ,２を入力し保持する。差演算部Ｓは、２本の配線Ｌ３１およびＬ３２を介して各電圧保持部Ｈｎの出力端に接続されており、順次に各電圧保持部Ｈｎから配線Ｌ３１，Ｌ３２へ出力される２種類の電圧値Ｖｍ,ｎ,１およびＶｍ,ｎ,２を入力して差演算「Ｖｍ,ｎ,１−Ｖｍ,ｎ,２」を行い、その演算結果を表す電圧値Ｖｏｕｔ,ｍ,ｎを出力する。
【００１４】
制御部４は、受光部２および読出部３それぞれの動作を制御するものである。この制御部４は、例えば、シフトレジスタ回路により所定のタイミングで各種の制御信号を発生させて、これらの制御信号を受光部２および読出部３それぞれへ送出する。なお、図１では、制御信号を送るための配線の図示が簡略化されている。
【００１５】
図２は、各画素部Ｐｍ,ｎの回路図である。各画素部Ｐｍ,ｎは、入射光強度に応じた量の電荷を発生する埋込型フォトダイオードＰＤと、埋込型フォトダイオードＰＤに対して並列的に接続され該埋込型フォトダイオードＰＤで発生した電荷を蓄積する容量素子Ｃと、ゲート端子に入力する電圧値に応じた電圧値を出力する増幅用トランジスタＴ１と、容量素子Ｃの蓄積電荷量に応じた電圧値を増幅用トランジスタＴ１のゲート端子に入力させる転送用トランジスタＴ２と、容量素子Ｃの電荷を放電する放電用トランジスタＴ３と、増幅用トランジスタＴ１から出力される電圧値を選択的に配線Ｌｎへ出力する選択用トランジスタＴ４とを含む。
【００１６】
従来のＡＰＳ型の構成と比べると、この画素部Ｐｍ,ｎは、埋込型フォトダイオードＰＤに対して並列的に容量素子Ｃが設けられている点に特徴を有する。従来のＡＰＳ型の画素部は、等価的には、フォトダイオードの接合容量部がフォトダイオードに対して並列的に設けられている。しかし、本実施形態に係る固体撮像装置１における画素部Ｐｍ,ｎは、埋込型フォトダイオードＰＤの接合容量部とは別個に、容量素子Ｃが意図的に形成されている。
【００１７】
増幅用トランジスタＴ１は、そのドレイン端子がバイアス電位とされている。転送用トランジスタＴ２は、そのドレイン端子が増幅用トランジスタＴ１のゲート端子に接続され、そのソース端子がフォトダイオードＰＤのカソードおよび容量素子Ｃの一方の端子に接続されている。フォトダイオードＰＤのアノードと容量素子Ｃの反対側の端子は接地電位に接続されている。放電用トランジスタＴ３は、そのソース端子が増幅用トランジスタＴ１のゲート端子に接続され、そのドレイン端子がバイアス電位とされている。選択用トランジスタＴ４は、そのソース端子が増幅用トランジスタＴ１のソース端子と接続され、そのドレイン端子が配線Ｌｎと接続されている。また、この配線Ｌｎには定電流源が接続されている。増幅用トランジスタＴ１および選択用トランジスタＴ４は、定電流源とともにソースフォロワ回路を構成している。
【００１８】
転送用トランジスタＴ２は、そのゲート端子に転送制御信号Transを入力する。放電用トランジスタＴ３は、そのゲート端子に放電制御信号Resetを入力する。また、選択用トランジスタＴ４は、そのゲート端子に選択制御信号Addressを入力する。転送制御信号Transがハイレベルであって、放電制御信号Resetがローレベルであるときに、転送用トランジスタＴ２は、容量素子Ｃの蓄積電荷量に応じた電圧値を増幅用トランジスタＴ１のゲート端子に入力させる。転送制御信号Transがハイレベルであって、放電制御信号Resetもハイレベルであるときに、転送用トランジスタＴ２および放電用トランジスタＴ３は、容量素子Ｃの電荷を放電する。また、選択制御信号Addressがハイレベルであるときに、選択用トランジスタＴ４は、増幅用トランジスタＴ１から出力される電圧値を配線Ｌｎへ出力する。
【００１９】
このように構成される各画素部Ｐｍ,ｎは、転送制御信号Transがローレベルであって放電制御信号Resetがハイレベルとなることで、増幅用トランジスタＴ１のゲート端子の電荷が放電され、選択制御信号Addressがハイレベルであれば、その初期化状態にある増幅用トランジスタＴ１から出力される電圧値（暗信号成分）が選択用トランジスタＴ４を経て配線Ｌｎに出力される。一方、放電制御信号Resetがローレベルであって、転送制御信号Transおよび選択制御信号Addressそれぞれがハイレベルであれば、フォトダイオードＰＤで発生して容量素子Ｃに蓄積されていた電荷の量に応じた電圧値が増幅用トランジスタＴ１のゲート端子に入力して、その入力電圧値に応じて増幅用トランジスタＴ１から出力される電圧値（明信号成分）が選択用トランジスタＴ４を経て配線Ｌｎに出力される。
【００２０】
図３は、各画素部Ｐｍ,ｎの一部の断面図である。この図は、埋込型フォトダイオードＰＤ，容量素子Ｃおよび転送用トランジスタＴ２の断面を示す。この図に示されるように、各画素部Ｐｍ,ｎは、半導体基板１０上に形成されたｐ型の第１半導体領域１１、ｎ−型の第２半導体領域１２、ｐ＋型の第３半導体領域１３、ｎ＋型の第４半導体領域１４、ｎ＋型の第５半導体領域１５、絶縁層１６、ゲート電極層１７、第１電極層１８、誘電体層１９および第２電極層２０を有する。
【００２１】
ｐ＋型の第３半導体領域１３およびｎ＋型の第４半導体領域１４それぞれは、ｐ型の第１半導体領域１１およびｎ−型の第２半導体領域１２の双方の上に形成されている。ｎ＋型の第５半導体領域１５は、ｐ型の第１半導体領域１１の上に形成されている。絶縁層１６は、これら半導体層の上に一部を除いて略全体に形成されている。ゲート電極層１７は、ｎ＋型の第４半導体領域１４とｎ＋型の第５半導体領域１５との間のｐ型の第１半導体領域１１の上方であって、絶縁層１６の上に形成されている。第１電極層１８、誘電体層１９および第２電極層２０は、ｐ＋型の第３半導体領域１３の上方であって、絶縁層１６の上に順に形成されている。第１電極層１８はｐ型の第１半導体領域１１と電気的に接続され、第２電極層２０はｎ＋型の第４半導体領域１４と電気的に接続されている。
【００２２】
ｐ型の第１半導体領域１１，ｎ−型の第２半導体領域１２およびｐ＋型の第３半導体領域１３は、埋込型フォトダイオードＰＤを構成している。ｐ型の第１半導体領域１１，ｎ＋型の第４半導体領域１４，ｎ＋型の第５半導体領域１５およびゲート電極層１７は、転送用トランジスタＴ２を構成している。また、第１電極層１８，誘電体層１９および第２電極層２０は、容量素子Ｃを構成している。
【００２３】
このように埋込型フォトダイオードＰＤの上方に容量素子Ｃが形成されていて、容量素子Ｃを構成する第１電極層１８，誘電体層１９および第２電極層２０それぞれが透明であるのが好適である。この場合には、容量素子Ｃを透過して入射した光を埋込型フォトダイオードＰＤが受光することができるので、各画素部Ｐｍ,ｎのレイアウト面積が小さくて済む。例えば、１対の電極層１８，２０はポリシリコンからなり、この１対の電極層１８，２０の間に挟まれた誘電体層１９は石英ガラス（ＳｉＯ２）からなる。
【００２４】
図４は、各電圧保持部Ｈｎの回路図である。この図に示されるように、各電圧保持部Ｈｎは、第１保持部Ｈｎ,１および第２保持部Ｈｎ,２を含む。第１保持部Ｈｎ,１および第２保持部Ｈｎ,２それぞれは、互いに同様の構成であり、第ｎ列にあるＭ個の画素部Ｐ１,ｎ〜ＰＭ,ｎそれぞれの選択用トランジスタＴ４から順次に出力される電圧値を入力して保持することができ、また、その保持している電圧値を出力することができる。
【００２５】
第１保持部Ｈｎ,１は、トランジスタＴ１１、トランジスタＴ１２および容量素子Ｃ１を含む。容量素子Ｃ１の一端は接地電位とされ、容量素子Ｃ１の他端は、トランジスタＴ１１のドレイン端子およびトランジスタＴ１２のソース端子それぞれと接続されている。トランジスタＴ１１のソース端子は、配線Ｌｎを介して画素部Ｐｍ,ｎの選択用トランジスタＴ４と接続されている。トランジスタＴ１２のドレイン端子は配線Ｌ３１と接続されている。このように構成される第１保持部Ｈｎ,１は、トランジスタＴ１１のゲート端子に入力する第１入力制御信号Swm1がハイレベルであるときに、配線Ｌｎを介して接続されている画素部Ｐｍ,ｎから出力される電圧値を容量素子Ｃ１に保持させ、トランジスタＴ１２のゲート端子に入力する出力制御信号Readがハイレベルであるときに、容量素子Ｃ１に保持されている電圧値Ｖｍ,ｎ,１を配線Ｌ３１へ出力する。
【００２６】
第２保持部Ｈｎ,２は、トランジスタＴ２１、トランジスタＴ２２および容量素子Ｃ２を含む。容量素子Ｃ２の一端は接地電位とされ、容量素子Ｃ２の他端は、トランジスタＴ２１のドレイン端子およびトランジスタＴ２２のソース端子それぞれと接続されている。トランジスタＴ２１のソース端子は、配線Ｌｎを介して画素部Ｐｍ,ｎの選択用トランジスタＴ４と接続されている。トランジスタＴ２２のドレイン端子は配線Ｌ３２と接続されている。このように構成される第２保持部Ｈｎ,２は、トランジスタＴ２１のゲート端子に入力する第２入力制御信号Swm2がハイレベルであるときに、配線Ｌｎを介して接続されている画素部Ｐｍ,ｎから出力される電圧値を容量素子Ｃ２に保持させ、トランジスタＴ２２のゲート端子に入力する出力制御信号Readがハイレベルであるときに、容量素子Ｃ２に保持されている電圧値Ｖｍ,ｎ,２を配線Ｌ３２へ出力する。
【００２７】
第１保持部Ｈｎ,１および第２保持部Ｈｎ,２それぞれは、互いに異なるタイミングで動作する。例えば、第２保持部Ｈｎ,２は、配線Ｌｎを介して接続されている画素部Ｐｍ,ｎにおいて転送制御信号Transがローレベルであって放電制御信号Resetおよび選択制御信号Addressそれぞれがハイレベルであるときに増幅用トランジスタＴ１から出力される電圧値（暗信号成分）Ｖｍ,ｎ,２を入力して保持する。一方、第１保持部Ｈｎ,１は、配線Ｌｎを介して接続されている画素部Ｐｍ,ｎにおいて放電制御信号Resetがローレベルであって転送制御信号Transおよび選択制御信号Addressそれぞれがハイレベルであるときに増幅用トランジスタＴ１から出力される電圧値（明信号成分）Ｖｍ,ｎ,１を入力して保持する。
【００２８】
なお、転送制御信号Trans、放電制御信号Reset、選択制御信号Address、第１入力制御信号Swm1、第２入力制御信号Swm2および出力制御信号Readそれぞれは、制御部４から出力される。
【００２９】
図５は、本実施形態に係る固体撮像装置１の動作を説明する為のタイミングチャートである。なお、以下では、１つの画素部Ｐｍ,ｎについての動作を説明するが、実際には、各画素部Ｐｍ,ｎの選択用トランジスタＴ４のゲート端子に入力する選択制御信号Address、ならびに、各電圧保持部ＨｎのトランジスタＴ１２およびＴ２２それぞれのゲート端子に入力する出力制御信号Readそれぞれにより、Ｍ×Ｎ個の画素部Ｐ１,１〜ＰＭ,Ｎについて順次に、入射光強度に応じた電圧値Ｖｏｕｔ,１,１〜Ｖｏｕｔ,ｍ,ｎが読出部３から出力される。
【００３０】
この図には、上から順に、画素部Ｐｍ,ｎの転送用トランジスタＴ２のゲート端子に入力する転送制御信号Trans、画素部Ｐｍ,ｎの放電用トランジスタＴ３のゲート端子に入力する放電制御信号Reset、第１保持部Ｈｎ,１のトランジスタＴ１１のゲート端子に入力する第１入力制御信号Swm1、および、第２保持部Ｈｎ,２のトランジスタＴ１２のゲート端子に入力する第２入力制御信号Swm2、それぞれのレベル変化が示されている。なお、画素部Ｐｍ,ｎへの入射光強度に応じた電圧値Ｖｏｕｔ,ｍ,ｎが読出部３から出力される期間は、その画素部Ｐｍ,ｎの選択用トランジスタＴ４のゲート端子に入力する選択制御信号Addressはハイレベルである。
【００３１】
時刻ｔ１前に、転送制御信号Transはローレベルであり、放電制御信号Resetはハイレベルであり、第１入力制御信号Swm1および第２入力制御信号Swm2はローレベルである。放電制御信号Resetは時刻ｔ１にローレベルに転じる。そして、第２入力制御信号Swm2は、時刻ｔ２にハイレベルに転じ、時刻ｔ３にローレベルに転じる。この第２入力制御信号Swm2がハイレベルである時刻ｔ２から時刻ｔ３までの期間に、画素部Ｐｍ,ｎの増幅用トランジスタＴ１から出力される電圧値（暗信号成分）Ｖｍ,ｎ,２は、第２保持部Ｈｎ,２の容量素子Ｃ２に保持される。
【００３２】
続いて、転送制御信号Transは、時刻ｔ４にハイレベルに転じ、時刻ｔ５にローレベルに転じる。これにより、フォトダイオードＰＤで発生して容量素子Ｃに蓄積されていた電荷の量に応じた電圧値が増幅用トランジスタＴ１のゲート端子に入力される。更に続いて、第１入力制御信号Swm1は、時刻ｔ６にハイレベルに転じ、時刻ｔ７にローレベルに転じる。この第１入力制御信号Swm1がハイレベルである時刻ｔ６から時刻ｔ７までの期間に、画素部Ｐｍ,ｎの増幅用トランジスタＴ１から出力される電圧値（明信号成分）Ｖｍ,ｎ,１は、第１保持部Ｈｎ,１の容量素子Ｃ１に保持される。
【００３３】
そして、転送制御信号Transは、時刻ｔ８にハイレベルに転じ、時刻ｔ９にローレベルに転じる。放電制御信号Resetは時刻ｔ９にハイレベルに転じる。これにより、容量素子Ｃの電荷が放電される。
【００３４】
また、時刻ｔ７より後に、出力制御信号Readは一定期間に亘ってハイレベルとなる。この期間に、第１保持部Ｈｎ,１の容量素子Ｃ１に保持されていた電圧値（明信号成分）Ｖｍ,ｎ,１は配線Ｌ３１へ出力されるとともに、第２保持部Ｈｎ,２の容量素子Ｃ２に保持されていた電圧値（暗信号成分）Ｖｍ,ｎ,２は配線Ｌ３２へ出力される。そして、これら電圧値Ｖｍ,ｎ,１およびＶｍ,ｎ,２が差演算部Ｓに入力して、この差演算部Ｓにより、差演算「Ｖｍ,ｎ,１−Ｖｍ,ｎ,２」が行われ、その演算結果を表す電圧値Ｖｏｕｔ,ｍ,ｎが出力される。このようにして読出部３から出力される電圧値Ｖｏｕｔ,ｍ,ｎは、画素部Ｐｍ,ｎの埋込型フォトダイオードＰＤに入射する光の強度に応じたものであって、暗信号成分が除去されてＳ／Ｎ比が優れる。
【００３５】
本実施形態では、光入射に伴い埋込型フォトダイオードＰＤで発生した電荷は、この埋込型フォトダイオードＰＤに対して並列に設けられた容量素子Ｃに蓄積されていく。そして、その容量素子Ｃに蓄積された電荷の量に応じた電圧値Ｖｍ,ｎ,１が選択用トランジスタＴ４から配線Ｌｎへ出力される。このように埋込型フォトダイオードＰＤが用いられていることから、完全に第２半導体領域１２を空乏化させて接合容量値を小さくすることができて、ｐｎ接合部で発生した電荷をほぼ完全に読み出すことができ、リーク電流の発生が抑制され、光検出のＳ／Ｎ比やリニアリティが優れている。また、埋込型フォトダイオードＰＤに対して並列に容量素子Ｃが形成されていて、埋込型フォトダイオードＰＤで発生した電荷が容量素子Ｃに蓄積されることから、埋込型フォトダイオードの接合容量部における電荷の飽和の問題が解決されて、ダイナミックレンジが拡大され得る。このように、この固体撮像装置１は、リニアリティおよびダイナミックレンジの双方において向上を図ることができる。
【００３６】
また、本実施形態では、埋込型フォトダイオードＰＤの上方に容量素子Ｃが形成されていて、容量素子Ｃを構成する第１電極層１８，誘電体層１９および第２電極層２０それぞれが透明である。このことから、容量素子Ｃを透過して入射した光を埋込型フォトダイオードＰＤが受光することができるので、各画素部Ｐｍ,ｎのレイアウト面積が小さくて済む。或いは、各画素部Ｐｍ,ｎのレイアウト面積の拡大を抑制しつつ、埋込型フォトダイオードＰＤの受光面積および感度を確保することができる。
【００３７】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、各画素部Ｐｍ,ｎにおいて、埋込型フォトダイオードＰＤ，容量素子ＣおよびトランジスタＴ１〜Ｔ４のレイアウトは、上記実施形態に限られない。図６は、他の実施形態における各画素部Ｐｍ,ｎのレイアウトを模式的に示す平面図である。この図において、符号ＦＥＴは、トランジスタＴ１〜Ｔ４が配置される領域を示す。同図（ａ）〜（ｃ）それぞれに示されるレイアウトの何れも、埋込型フォトダイオードＰＤおよび容量素子Ｃそれぞれの配置領域とは互いに分かれている。
【００３８】
同図（ａ）に示されるレイアウトでは、トランジスタＴ１〜Ｔ４の配置領域は、埋込型フォトダイオードＰＤの配置領域と容量素子Ｃの配置領域とに囲まれている。同図（ｂ）に示されるレイアウトでは、トランジスタＴ１〜Ｔ４の配置領域および容量素子Ｃの配置領域それぞれは、埋込型フォトダイオードＰＤの配置領域の外側にある。同図（ｃ）に示されるレイアウトでは、トランジスタＴ１〜Ｔ４の配置領域は埋込型フォトダイオードＰＤの配置領域の外側にあり、容量素子Ｃの配置領域は埋込型フォトダイオードＰＤの配置領域に囲まれている。これらの場合は、容量素子が透明でなくてもよいが、透明な容量素子を用いる場合には、容量を通過した光が容量素子Ｃの配置領域の半導体領域で電荷を発生し、拡散して埋込型フォトダイオードＰＤの配置領域にとらえられることで、さらに効率をあげることができる。
【図面の簡単な説明】
【００３９】
【図１】本実施形態に係る固体撮像装置１の全体構成図である。
【図２】各画素部Ｐｍ,ｎの回路図である。
【図３】各画素部Ｐｍ,ｎの一部の断面図である。
【図４】各電圧保持部Ｈｎの回路図である。
【図５】本実施形態に係る固体撮像装置１の動作を説明する為のタイミングチャートである。
【図６】他の実施形態における各画素部Ｐｍ,ｎのレイアウトを模式的に示す平面図である。
【符号の説明】
【００４０】
１…固体撮像装置、２…受光部、３…読出部、４…制御部、Ｐｍ,ｎ…画素部、Ｈｎ…電圧保持部、Ｓ…差演算部。
【図１】
2006216907.tif 000003
【図２】
2006216907.tif 000004
【図３】
2006216907.tif 000005
【図４】
2006216907.tif 000006
【図５】
2006216907.tif 000007
【図６】
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