(57)【要約】【課題】放熱性が良好で、且つ、製造コストを抑制することができるとともに、高耐圧で高アバランシェ耐量を有する窒素化合物半導体素子を提供する。【解決手段】ｐ−Ｓｉ基板１０１上にｐ−３Ｃ−ＳｉＣ層１０２が形成された積層構造が形成され、その上にｉ−ＧａＮ層（チャネル層）１０３、ｎ−ＡｌＧａＮ層（バリア層）１０４が形成されている。ｎ−ＡｌＧａＮ層１０４上には、ソース電極２０１、ドレイン電極２０２、及びゲート電極２０３が形成されている。ソース電極２０１とドレイン電極２０２は、ｎ−ＡｌＧａＮ層１０４とオーミックコンタクトを形成している。ゲート電極２０３は、ｎ−ＡｌＧａＮ層１０４とショットキー接合を形成している。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）から成る第１の半導体層と、
前記第１の半導体層上に形成されたｎ型もしくはノンドープＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）から成る第２の半導体層と、
前記第２の半導体層に電気的に接続されたソース電極と、
前記第２の半導体層に電気的に接続されたドレイン電極と、
前記第２の半導体層上に形成されたゲート電極を有し、
ｐ型Ｓｉから成る第３の半導体層の上にｐ型３Ｃ−ＳｉＣから成る第４の半導体層が形成された積層構造上に、前記第１の半導体層が形成されていることを特徴とする窒素化合物半導体素子。
【請求項２】
請求項１記載の窒素化合物半導体素子において、
前記第３の半導体層が前記ソース電極に電気的に接続されていることを特徴とする窒素化合物半導体素子。
【請求項３】
請求項１又は２記載の窒素化合物半導体素子において、
前記第１の半導体層の厚さが、前記ゲート電極と前記ドレイン電極との間隔よりも小さいことを特徴とする窒素化合物半導体素子。
【請求項４】
請求項１乃至３いずれか１項記載の窒素化合物半導体素子において、
前記第１の半導体層の誘電率をε、厚さをｔとし、耐圧をＶＢ、電子電荷をｑとした場合、
前記第３の半導体層のシート不純物濃度が、ε×ＶＢ／（ｑ×ｔ）よりも大きいことを特徴とする窒素化合物半導体素子。
【請求項５】
請求項３記載の窒素化合物半導体素子において、
前記第２の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記ソース電極もしくは前記ゲート電極に接続されたフィールドプレートと、
を具備したことを特徴とする窒素化合物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒素化合物を用いた窒素化合物半導体素子に係り、例えば、電力制御等に用いられる窒素化合物半導体素子に関する。
【背景技術】
【０００２】
従来から、窒素化合物を用いた窒素化合物半導体素子が知られている。このような窒素化合物半導体素子のうち、ＧａＮを用いた窒素化合物半導体素子は、Ｓｉを用いた半導体素子に比べて大きいバンドギャップを有する為、高臨界電界を有し、小型で高耐圧な素子が実現し易い。これにより、電力制御用半導体素子では、低いオン抵抗となり、低損失な素子を実現できる。中でも、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ）は、単純な素子構造で良好な特性を得ることができる。
【０００３】
このような、ＡｌＧａＮ／ＧａＮヘテロ構造を有する窒素化合物半導体素子としては、サファイアやシリコンカーバイト（ＳｉＣ）などの基板上に結晶成長することにより、ＡｌＧａＮ／ＧａＮヘテロ構造を形成したものが知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１６８１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したとおり、従来の窒素化合物半導体素子においては、一般に、サファイアやシリコンカーバイト（ＳｉＣ）などの基板上に結晶成長することによりＡｌＧａＮ／ＧａＮヘテロ構造を形成する。これらの基板材料は、ＡｌＧａＮ／ＧａＮヘテロ構造と比較的近い格子定数を有するため、クラックを発生させずに数μｍ程度の厚い結晶膜を成長することが可能である。
【０００５】
しかしながら、サファイア基板は熱抵抗が大きいため、素子からの放熱が難しいと言う問題がある。一方、ＳｉＣ基板は熱抵抗が小さいので、放熱は問題無いが、大口径の基板を得ることが困難で、２インチや３インチといった小径の基板でも高価なものとなってしまうという問題がある。
【０００６】
そこで、大口径の基板が容易に得られ、安価で熱抵抗も大きくないシリコン（Ｓｉ）基板を用いてＡｌＧａＮ／ＧａＮヘテロ構造を形成し、窒素化合物半導体素子を作製することが考えられる。しかし、ＳｉとＡｌＧａＮ／ＧａＮヘテロ構造とでは、格子定数が大きく異なる。このため、歪によるクラックが発生し易く、Ｓｉ基板上には、１〜２μｍ程度の厚さのＧａＮ層しか、クラックを発生させずに結晶成長させることができない。そして、Ｓｉ基板上のＧａＮ素子の耐圧は、ＧａＮ層厚により上限が決まってしまうため、充分な耐圧を得ることができないという問題がある。
【０００７】
また、電力制御に用いる半導体素子では、素子に静耐圧以上の高電圧が印加されて、アバランシェ降伏が起きても、素子が破壊されずに電流を流すことができるようにアバランシェ耐量が要求される。高アバランシェ耐量を実現するには、アバランシェ降伏時に発生するホールの排出を速やかに行う必要がある。このためには、高濃度にｐ型ドープされた層が不可欠である。しかし、窒素化合物半導体において、ｐ型ドーパントの活性化率が低いことから、高濃度ｐ型層の形成が困難であり、高アバランシェ耐量を実現することが困難であるという問題がある。
【０００８】
本発明は、かかる従来の事情に対処してなされたもので、放熱性が良好で、且つ、製造コストを抑制することができるとともに、高耐圧で高アバランシェ耐量を有する窒素化合
物半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）から成る第１の半導体層と、前記第１の半導体層上に形成されたｎ型もしくはノンドープＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）から成る第２の半導体層と、前記第２の半導体層に電気的に接続されたソース電極と、前記第２の半導体層に電気的に接続されたドレイン電極と、前記第２の半導体層上に形成されたゲート電極を有し、ｐ型Ｓｉから成る第３の半導体層の上にｐ型３Ｃ−ＳｉＣから成る第４の半導体層が形成された積層構造上に、前記第１の半導体層が形成されていることを特徴とする窒素化合物半導体素子が提供される。
【発明の効果】
【００１０】
本発明によれば、放熱性が良好で、且つ、製造コストを抑制することができるとともに、高耐圧で高アバランシェ耐量を有する窒素化合物半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では図中の対応する部分には同一番号を付している。
【００１２】
（第１の実施形態）
図１は、本発明の窒素化合物半導体素子の第１の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。
【００１３】
同図に示すように、本実施形態では、ｐ型Ｓｉから成る半導体層（ｐ−Ｓｉ基板）１０１上に、ｐ型３Ｃ−ＳｉＣから成る半導体層（ｐ−３Ｃ−ＳｉＣ層）１０２が形成された積層構造が形成され、その上にｉ−ＧａＮ層（チャネル層）１０３、チャネルに電子を供給するｎ−ＡｌＧａＮ層（バリア層）１０４が形成されている。
【００１４】
なお、ｉ−ＧａＮ層１０３は、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）から成る第１の半導体層に相当し、ｎ−ＡｌＧａＮ層１０４は、ｎ型もしくはノンドープＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｘ＜ｙ）から成る第２の半導体層に相当するものであり、この条件を満たす範囲で適宜変更可能である。
【００１５】
ｎ−ＡｌＧａＮ層１０４上には、ソース電極２０１、ドレイン電極２０２、及びゲート電極２０３が形成されている。ソース電極２０１とドレイン電極２０２は、ｎ−ＡｌＧａＮ層１０４とオーミックコンタクトを形成しており、電子は、ソース電極２０１からＡｌＧａＮ／ＧａＮヘテロ界面に形成される二次元電子ガス（２ＤＥＧ）チャネルを介してドレイン電極２０２へと流れる。これらのソース電極２０１、ドレイン電極２０２は、Ｔｉ／Ａｌなどで形成が可能である。また、ゲート電極２０３は、ｎ−ＡｌＧａＮ層１０４とショットキー接合を形成している。
【００１６】
なお、各層の厚さの一例を示せば、ｐ−Ｓｉ基板１０１が２００〜２５０μｍ程度、ｐ−３Ｃ−ＳｉＣ層１０２が０．５μｍ程度、ｉ−ＧａＮ層１０３が３〜６μｍ程度、ｎ−ＡｌＧａＮ層１０４が２０〜３０ｎｍ程度である。
【００１７】
一般に、Ｓｉ基板は、ＧａＮなどのワイドバンドギャップ半導体素子と異なり、絶縁性の基板を得ることができないので、導電性基板となるため、通常は、基板の電位を接地するなど固定することで安定した動作を実現する。このため、ｐ−Ｓｉ基板１０１は、ソース電極２０１と電気的に接続される。
【００１８】
上記構造の窒素化合物半導体素子の場合、ゲート電極／ドレイン電極間の電界、基板／ドレイン電極間の電界が臨界電界に達する電圧が素子の耐圧となる。このため、図１に示されるゲート電極２０３と、ドレイン電極２０２間の距離が充分に大きくとも、ｉ−ＧａＮ層１０３が薄い場合は、基板とドレイン電極間の距離が短くなり、電界が大きくなり易く、高耐圧が実現できない。
【００１９】
一般に、Ｓｉ基板上にＧａＮ層を形成した場合、Ｓｉ基板とＧａＮ層との格子不整合から、クラックを発生させずに結晶成長できるＧａＮ層の厚さは、約１〜２μｍ程度である。ＧａＮの臨界電界は３．３ＭＶ／ｃｍ程度であるから、このような膜厚の場合、最大耐圧は３３０〜６６０Ｖである。そして、電源などに用いられる高耐圧素子には６００〜１２００Ｖ耐圧素子が用いられるため、Ｓｉ基板を用いて電源用高耐圧素子を実現することは困難であった。
【００２０】
そこで、本実施形態では、図１に示すように、ｐ−Ｓｉ基板１０１と、ｉ−ＧａＮ層１０３との間に、ｐ−３Ｃ−ＳｉＣ層１０２をバッファー層として挿入する。これにより、クラックを発生させずに高品質なｉ−ＧａＮ層１０３を結晶成長することが可能となり、膜厚の厚いｉ−ＧａＮ層１０３（例えば、膜厚３〜６μｍ）が得られ、高耐圧の窒素化合物半導体素子を得ることができる。
【００２１】
また、本実施形態では、ｐ−３Ｃ−ＳｉＣ層１０２とｐ−Ｓｉ基板１０１とを用いており、これらをｐ型とすることで高アバランシェ耐量を実現することができる。すなわち、高電圧が印加されて、アバランシェ降伏が起こった場合、ｉ−ＧａＮ層１０３中にホールが発生する。このホールを、ｐ−３Ｃ−ＳｉＣ層１０２とｐ−Ｓｉ基板１０１とを用いたことによって、速やかに排出することができ、高アバランシェ耐量を実現することができる。
【００２２】
ＧａＮ／３Ｃ−ＳｉＣ／Ｓｉヘテロ構造のバンドプロファイルを図２に示す。同図に示されるように、ＧａＮ／３Ｃ−ＳｉＣ／Ｓｉヘテロ構造においては、価電子帯側では、障壁となるヘテロ接合は形成されないため、ホールの排出が速やかに行われて、高アバランシェ耐量を実現することができる。
【００２３】
次に、第１の実施形態の変形例について、図３を参照して説明する。同図に示す窒素化合物半導体素子では、ｐ−３Ｃ−ＳｉＣ層１０２と、ｉ−ＧａＮ層１０３との間に、ＡｌＮバッファー層１０５（厚さが例えば１０ｎｍ程度）が形成されている。ｐ−３Ｃ−ＳｉＣ層１０２上に直接ｉ−ＧａＮ層１０３を結晶成長させると、ｐ−３Ｃ−ＳｉＣ層１０２のＳｉ原子が拡散し、ｉ−ＧａＮ層１０３の結晶性を劣化させることがある。このため、これらの間に、ＡｌＮバッファー層１０５を挿入することでＳｉ原子の拡散を抑制し、ｉ−ＧａＮ層１０３を高品質なものとすることができる。
【００２４】
また、上記のようなバッファー層は、図４に示すように構成することもできる。すなわち、図４に示される窒素化合物半導体素子では、ｐ−３Ｃ−ＳｉＣ層１０２とｉ−ＧａＮ層３との間に、ＡｌＮ層１０５とＧａＮ層１０６とで構成される多層積層構造が形成されている。この多層積層構造により、図３に示した場合と同様にＳｉ原子の拡散を抑制し、ｉ−ＧａＮ層１０３を高品質なものとすることができる。また、ＡｌＮ層１０５とＧａＮ層１０６の厚さを調整することで応力を制御し、基板の反りを抑制することが可能である。
【００２５】
（第２の実施形態）
図５は、本発明の窒素化合物半導体素子の第２の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。
【００２６】
同図に示すように、本実施形態では、ｐ−３Ｃ−ＳｉＣ層１０２とｉ−ＧａＮ層１０３との間にＡｌＮバッファー層１０５が形成され、且つ、ＡｌＮバッファー層１０５上に、選択的に形成され開口部を有するＳｉＮ膜１０７が設けられている。このように局所的に開口したＳｉＮ膜（マスク）１０７を形成した後、ｉ−ＧａＮ層１０３の結晶成長を行うことにより、ｉ−ＧａＮ層１０３の横方向成長が促進され、良質なｉ−ＧａＮ層１０３が得られる。また、横方向成長を用いることで、格子歪が緩和され、ｉ−ＧａＮ層１０３の厚膜化が容易になると共に、基板の反りが低減される。
【００２７】
また、図６は、上記実施形態の変形例の構成を示すものである。この窒素化合物半導体素子では、ＳｉＮ層（マスク）１０７の開口部が、ソース電極２０１の直下のみとなっており、且つ、ＳｉＮ層１０７の中央部もソース電極２０１の直下に位置している。このように、ＳｉＮ層１０７の開口部の位置と、表面素子パターンを一致させることで結晶欠陥の影響を受け難い素子を実現することができる。すなわち、ＳｉＮ層１０７上のｉ−ＧａＮ層１０３は、横方向成長により形成されているため、開口部のＳｉＮ層１０７よりも良好な結晶となっている。加えて、両脇のＳｉＮ層１０７の開口部から伸びてきた結晶がＳｉＮ層１０７の中央部で合流するため、この中央部の上に形成されるｉ−ＧａＮ層１０３には結晶欠陥（図中×印で示す。）が入り易い。そこで、ＳｉＮ層１０７の開口部や、ＳｉＮ層１０７の中央部といった結晶性の悪い部分には電圧が印加されないようにする（ソース電極２０１の直下にする）ことで、結晶欠陥が素子特性に影響しないようにすることが可能となる。ｐ−Ｓｉ基板１０１とソース電極２０１は電気的に接続されているので、この間には電圧が加わらないため、結晶欠陥が存在しても、この結晶欠陥を介してリーク電流などが流れることはない。
【００２８】
また、図７に示すように、ドレイン電極２０２の直下に、ＳｉＮ層１０７の開口部を位置させることも可能である。ＳｉＮ層１０７の開口部をドレイン電極２０２の直下とすることで、アバランシェ降伏時のホールの排出が速やかに行われ、高アバランシェ耐量を得ることができる。そして、ＳｉＮ層１０７の中央部をソース電極２０１の直下とすることで、結晶欠陥の影響を除去することが可能となる。
【００２９】
なお、上記の実施形態では、ＡｌＮバッファー層１０５を用いた場合について説明したが、他のバッファー層を用いて結晶成長させても良く、また、バッファー層をなくして、ｐ−３Ｃ−ＳｉＣ層１０２上にｉ−ＧａＮ層１０３を直接結晶成長させても良い。また、ｉ−ＧａＮ層１０３の横方向成長の実施に用いるマスク材や開口パターンは、上記のものに制限されるものではない。
【００３０】
（第３の実施形態）
図８は本発明の窒素化合物半導体素子の第３の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。
【００３１】
同図に示す実施形態では、島状にｉ−ＧａＮ層１０３およびｎ−ＡｌＧａＮ層１０４が形成されている。ｐ−３Ｃ−ＳｉＣ層１０２上のＡｌＮバッファー層１０５上に、ＳｉＮ層（マスク）１０７が形成され、ＡｌＮバッファー層１０５及びＳｉＮ層１０７上に、ｉ−ＧａＮ層１０３およびｎ−ＡｌＧａＮ層１０４が形成されている。
【００３２】
前述した実施形態のように、ｉ−ＧａＮ層１０３およびｎ−ＡｌＧａＮ層１０４をｐ−Ｓｉ基板１０１上に形成することは可能であるが、応力をゼロにすることは難しい。そこで、図８に示すように島状に素子を形成することで応力を緩和し、基板の反りを軽減することが可能となる。なお、このような島状の構造は、ＳｉＮやＳｉＯ２膜などをマスクとして用いた選択成長により形成することができる。
【００３３】
なお、上記の実施形態では、ＡｌＮバッファー層１０５を用いた場合について説明したが、他のバッファー層を用いて結晶成長させても良く、また、バッファー層をなくして、ｐ−３Ｃ−ＳｉＣ層１０２上にｉ−ＧａＮ層１０３を直接結晶成長させても良い。
【００３４】
（第４の実施形態）
図９は、本発明の窒素化合物半導体素子の第４の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。なお、図３に示した実施形態と対応する部分には同一符号を付して重複した説明は省略する。
【００３５】
図９に示した実施形態は、ｉ−ＧａＮ層１０３の厚さ（ｔ）が、ゲート電極２０３とドレイン電極２０２との間隔（ｄ）よりも小さくなるよう構成されている。素子に高電圧が印加された場合、ドレイン／基板間、若しくはゲート／ドレイン間のどちらかの電界が臨界電界に達した時にアバランシェ降伏が起きる。アバランシェ降伏時に発生するホールをｐ−３Ｃ−ＳｉＣ層１０２、ｐ−Ｓｉ基板１０１へと流し込むためには、ドレイン／基板間でアバランシェ降伏を起こさせるようにする必要がある。このため、ｉ−ＧａＮ層１０３の厚さ（ｔ）を、ゲート電極２０３とドレイン電極２０２との間隔（ｄ）よりも小さくすることで、ドレイン／基板間距離を、ゲート／ドレイン間距離よりも小さくでき、高アバランシェ耐量を実現することができる。
【００３６】
（第５の実施形態）
図１０は、本発明の窒化化合物半導体素子の第５の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。なお、図３に示した実施形態と対応する部分には同一符号を付して重複した説明は省略する。
【００３７】
図１０に示される点線は、ｐ−３Ｃ−ＳｉＣ層１０２の不純物濃度が変化した場合の電位分布の変化を示している。同図（ａ）に示すようにｐ−３Ｃ−ＳｉＣ層１０２の不純物濃度が高いと、ｐ−３Ｃ−ＳｉＣ層１０２は空乏化されないため、ｐ−３Ｃ−ＳｉＣ層１０２中の横方向電界はゼロとなる。しかし、同図（ｂ）に示すようにｐ−３Ｃ−ＳｉＣ層１０２の不純物濃度が低いと、ｐ−３Ｃ−ＳｉＣ層１０２が空乏化し、横方向電界がゼロでなくなる。この場合、ｐ−３Ｃ−ＳｉＣ層１０２に電圧が加わっていることになるため、ｐ−３Ｃ−ＳｉＣ層１０２を介して流れる電流が発生してしまう。この電流は高電圧印加時に流れるリーク電流となってしまう。
【００３８】
このリーク電流を発生させないようにするためには、同図（ａ）に示したようにｐ−３Ｃ−ＳｉＣ層１０２の不純物濃度を高くする必要がある。その目安は、耐圧（ＶＢ）と、ｉ−ＧａＮ層１０３の厚さ（ｔ）から求められる。耐圧ＶＢが印加された時に発生するドレイン／基板間の電荷Ｑは、Ｑ＝Ｃ×ＶＢで示される。但し、Ｃはドレイン／基板間の容量である。
【００３９】
そして、Ｃはｉ−ＧａＮ層１０３の厚さｔと誘電率εからＣ＝ε／ｔと示される。これより、電荷Ｑは、Ｑ＝ε×ＶＢ／ｔとなる。この電荷Ｑが、ｐ−３Ｃ−ＳｉＣ層１０２のアクセプタ不純物による電荷よりも小さいと、ｐ−３Ｃ−ＳｉＣ層１０２が完全に空乏化してしまい、横方向電界がゼロでなくなってしまう。
【００４０】
このため、電子の電荷をｑとすると、ｐ−３Ｃ−ＳｉＣ層１０２のシート不純物濃度はε×ＶＢ／（ｑ×ｔ）よりも大きくする必要がある。このように、ｐ−３Ｃ−ＳｉＣ層１０２のシート不純物濃度を設定することによって、リーク電流の発生を防止することができる。
【００４１】
（第６の実施形態）
図１１は、本発明の窒素化合物半導体素子の第６の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す断面図である。なお、図１に示した実施形態と対応する部分には同一符号を付して重複した説明は省略する。
【００４２】
同図に示す実施形態では、ＡｌＧａＮ層１０４上に絶縁膜１１０が形成され、その上にソース電極２０１に接続されたフィールドプレート電極２０４が形成されている。フィールドプレート電極２０４は、ゲート電極２０３の端部を覆うことで電界集中を抑制し、高耐圧化するものである。なお、図１１では、フィールドプレート電極２０４は、ソース電極２０１に接続されているが、ゲート電極２０３に接続されていてもよい。
【００４３】
また、図１２に示すように、ドレイン電極２０２に接続された第２のフィールドプレート電極２０５を形成すると、ドレイン電極２０２の端部の電界集中も抑制され、より高耐圧化することが可能となる。
【００４４】
なお、図１１、図１２に示した本実施形態の構造は、ＡｌＮ層やＡｌＮ／ＧａＮ積層構造によるバッファー層が形成されたものについても、同様にして適用することができる。また、本実施形態において、ｉ−ＧａＮ層１０３の厚さｔをゲート／ドレイン間距離ｄよりも小さくすることで高アバランシェ耐量を実現するといった設計とすることも可能である。さらにまた、本実施形態において、ｐ−３Ｃ−ＳｉＣ層１０２のシート不純物濃度を、ε×ＶＢ／（ｑ×ｔ）よりも大きくすることで高電圧印加時のリーク電流を抑制するよう構成することも可能である。
【００４５】
（第７の実施形態）
図１３に、本発明の窒素化合物半導体素子の第７の実施の形態に係わるＧａＮへテロ構造電界効果トランジスタ（ＨＦＥＴ）の構成を模式的に示す。なお、図１に示した実施形態と対応する部分には同一符号を付して重複した説明は省略する。
【００４６】
同図に示す実施形態では、ｎ−ＡｌＧａＮ層１０４およびｉ−ＧａＮ層１０３、ｐ−３Ｃ−ＳｉＣ層１０２を貫通する貫通電極２０６を形成することによって、ソース電極２０１とｐ−Ｓｉ基板１０１が電気的に接続されている。これにより、外部へのソース電極２０１の取り出しは、ｐ−Ｓｉ基板１０１の裏面電極２０７から取り出すことが可能となる。このため、チップ表面にソース電極パットを形成する必要がなくなり、チップ全体を有効利用することができる。なお、貫通電極２０６は、金属で形成しても高濃度半導体で形成してもよい。
【００４７】
また、図１４に示すように、ｐ−Ｓｉ基板１０１も貫通するように、貫通電極２０６を形成することにより、引き出し抵抗を低減するように構成することもできる。つまり、図１３に示した構造では、ｐ−Ｓｉ基板１０１の抵抗が、ソース電極２０１の引き出し抵抗となる。これを、図１４に示す構造とすることで、ｐ−Ｓｉ基板１０１の抵抗を除去することができ、引き出し抵抗を小さくすることが可能となる。これにより、チップのオン抵抗を小さくすることが可能となる。
【００４８】
また、図１５に示すように、エッチングが容易なｐ−Ｓｉ基板１０１のみを貫通するような溝を形成し、その中に貫通電極２０６を形成し、外部でソース電極２０１と裏面電極２０７を接続することで、ホールの引き出しにおける抵抗から、ｐ−Ｓｉ基板１０１の抵抗を除去することができる。
【００４９】
以上、本発明を第１乃至第７の実施形態について説明したが、この発明は、上記第１乃至第７の実施形態に限定されるものではなく、これ以外にも各種の変形が可能である。例えば、上記の実施形態では、チャネル層として、ｉ−ＧａＮ層１０３を用いた場合について説明したが、このチャネル層をＡｌＧａＮ層とし、Ａｌ組成比をバリア層よりも小さくすることも可能である。
【００５０】
また、図１１から１５では、ｐ−３Ｃ−ＳｉＣ層１０２とｉ−ＧａＮ層１０３の間にＡｌＮスペーサ層やＡｌＮ／ＧａＮ多層スペーサ層が挿入されていない構造で実施形態を説明したが、これらの実施形態を、スペーサを挿入した構成とすることもできる。
【００５１】
また、ＭＩＳゲート構造やＧａＮキャップ層を有する構造、ＡｌＧａＮ層とＧａＮ層へテロ界面にＡｌＮスペーサが挿入された構造や、ＡｌＧａＮ層の厚さが局所的に異なった構造、ＡｌＧａＮ層上にｎ−ＧａＮ層を選択的に形成したリセス構造など、ゲート構造やヘテロ構造が変化した場合でも適用可能である。
【００５２】
また、一般に、ＨＦＥＴのゲートしきい値電圧はマイナスで、ノーマリーオン型の素子となるが、本発明は、ゲートしきい値電圧に依存せず、ノーマリーオフ型の素子でも実施可能である。
【００５３】
さらに、ＨＦＥＴの高耐圧化に一段フィールドプレート構造について説明したが、これに限定するものでなく、多段フィールドプレート構造、リサーフ構造といった他の高耐圧化の構造にも適用可能である。
【００５４】
さらにまた、ＨＦＥＴについて説明したが、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたショットキーバリアダイオードゲート（ＳＢＤ）や、ｐ−ＡｌＧａＮ層を設けたｐｎダイオードなど、ＧａＮ層のみを用いたＪＦＥＴ、ＳＢＤといった素子などについても適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態の構成を模式的に示す断面図。
【図２】本発明の第１の実施形態に係るＨＦＥＴのバンドプロファイルを模式的に示す図。
【図３】本発明の第１の実施形態の変形例の構成を模式的に示す断面図。
【図４】本発明の第１の実施形態の変形例の構成を模式的に示す断面図。
【図５】本発明の第２の実施形態の構成を模式的に示す断面図。
【図６】本発明の第２の実施形態の変形例の構成を模式的に示す断面図。
【図７】本発明の第２の実施形態の変形例の構成を模式的に示す断面図。
【図８】本発明の第３の実施形態の構成を模式的に示す断面図。
【図９】本発明の第４の実施形態の構成を模式的に示す断面図。
【図１０】本発明の第５の実施形態の構成を模式的に示す断面図。
【図１１】本発明の第６の実施形態の構成を模式的に示す断面図。
【図１２】本発明の第６の実施形態の変形例の構成を模式的に示す断面図。
【図１３】本発明の第７の実施形態の構成を模式的に示す断面図。
【図１４】本発明の第７の実施形態の変形例の構成を模式的に示す断面図。
【図１５】本発明の第７の実施形態の変形例の構成を模式的に示す断面図。
【符号の説明】
【００５６】
１０１…ｐ型Ｓｉ基板（第３の半導体層）、１０２…ｐ型３Ｃ−ＳｉＣ層（第４の半導体層）、１０３…ｉ−ＧａＮ層（チャネル層：第１の半導体層）、１０４…ｎ−ＡｌＧａＮ層（バリア層：第２の半導体層）、２０１…ソース電極、２０２…ドレイン電極、２０３…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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