(57)【要約】【課題】  配線の引き回しを容易にして半導体パッケージの小型化を図り、高い信頼性を有し、パッケージ材料の劣化を防止し、製造工程での作業を向上させる半導体パッケージおよび電子機器を提供する。【解決手段】  半導体パッケージ４０は、第１の半導体素子２と、配線基板１０と、第２の半導体素子１と、ワイヤ５とを備える。第１の半導体素子２は主表面２ａを有する。配線基板１０は第１の半導体素子２の主表面２ａ上に配置される。第２の半導体素子１は第１の半導体素子２と対向する面と反対側の面上に配置される。ワイヤ５は第２の半導体素子１と配線基板１０とを電気的に接続する。【選択図】        図３
2006310569.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する第１の半導体素子と、
前記第１の半導体素子の主表面上に配置された配線基板と、
前記配線基板において、前記第１の半導体素子と対向する面と反対側の面上に配置された第２の半導体素子と、
前記第２の半導体素子と前記配線基板とを電気的に接続するワイヤとを備える、半導体パッケージ。
【請求項２】
前記配線基板が、１または複数の配線層を有することを特徴とする、請求項１に記載の半導体パッケージ。
【請求項３】
前記配線基板の表面に形成された導電性部材をさらに備え、
前記第２の半導体素子と前記導電性部材とを前記ワイヤにより接続することを特徴とする、請求項１または２に記載の半導体パッケージ。
【請求項４】
前記第１の半導体素子において前記主表面と反対側の表面側に配置されたベース部材と、
前記第１の半導体素子と前記ベース部材とを電気的に接続する接続部材とを備え、
前記ベース部材には、外部回路と電気的に接続するための入出力部材が形成されている、請求項１〜３のいずれかに記載の半導体パッケージ。
【請求項５】
前記配線基板に、スルーホール、インナーバイアホール、およびブラインドバイヤホールのうちの少なくとも１つが形成されていることを特徴とする、請求項１〜４のいずれかに記載の半導体パッケージ。
【請求項６】
前記配線基板の少なくとも一箇所に、周辺回路部が形成されていることを特徴とする、請求項１〜５のいずれかに記載の半導体パッケージ。
【請求項７】
前記配線基板を構成する材料は絶縁体を含む、請求項１〜６のいずれかに記載の半導体パッケージ。
【請求項８】
前記絶縁体が、ポリイミド、ガラスエポキシ、セラミックス、およびテフロン（登録商標）のうちの少なくとも１つを含む、請求項７に記載の半導体パッケージ。
【請求項９】
前記配線基板は、
信号を伝送するための導電体からなる回路部と、
前記配線基板の表面の少なくとも一部を覆う被覆層とを含み、
前記回路部は前記導電性部材を含み、
前記回路部を構成する材料は、銅および銀の少なくともいずれか一方を含み、
前記被覆層を構成する材料は、被覆絶縁体を含み、
前記導電性部材を構成する材料は、導電性のメッキ層を含む、請求項３に記載の半導体パッケージ。
【請求項１０】
前記被覆絶縁体は、ソルダーレジストを含み、
前記導電性のメッキ層は、Ｎｉ−ＡｕおよびＮｉ−Ｐｔの少なくともいずれか一方を含む、請求項９に記載の半導体パッケージ。
【請求項１１】
前記第２の半導体素子は、前記第１の半導体素子において前記第１の半導体素子を構成する部材のうち最も熱を発生する部材が配置された位置と平面的に重ならない位置に設置されている、請求項１〜１０のいずれかに記載の半導体パッケージ。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体パッケージを備えていることを特徴とする、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体パッケージおよび電子機器に関し、より特定的には、複数の半導体素子をワイヤボンディングして形成された半導体パッケージおよび電子機器に関する。
【背景技術】
【０００２】
従来、複数の半導体素子を積層した半導体パッケージは、図９および図１０に示すようなスタック構造としている。
【０００３】
図９に示す半導体パッケージ１００は、半導体素子１０１、１０２と、接着樹脂１０３と、リードフレーム１０４と、ワイヤ１０５と、パッケージ１０６とを備える。上段の半導体素子１０１は、ワイヤ１０５により、下段の半導体素子１０２を介してリードフレーム１０４に接続されている。上段の半導体素子１０１と下段の半導体素子１０２との間、および下段の半導体素子１０２とリードフレーム１０４との間は、熱硬化性の接着樹脂１０３にて接合されている。
【０００４】
図１０に示す半導体パッケージ２００は、同様に、半導体素子２０１、２０２と、接着樹脂２０３と、ワイヤ２０５と、配線板２０７と端子２０８とパッケージ２０９とを備える。上段の半導体素子２０１は、ワイヤ２０５により、下段の半導体素子２０２を介して配線板２０７に接続されている。上段の半導体素子２０１と下段の半導体素子２０２との間、および下段の半導体素子２０２と配線板２０７との間は、熱硬化性の接着樹脂２０３にて接合されている。端子２０８により、半導体パッケージ２００は外部回路に接続されている。
【０００５】
上記のようなスタック構造の半導体パッケージとして、たとえば、特開２００２−２２２９０１号公報（特許文献１）に半導体装置３００が開示されている。半導体装置３００は、図１１に示すように、半導体チップ３２１と中間基板３２２とを突起電極３０８により接続している。突起電極３０８はボールバンプとされている。半導体チップ３２１と中間基板３２２との間には封止樹脂３２３を封入している。
【特許文献１】特開２００２−２２２９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体パッケージ１００では、上段の半導体素子１０１とリードフレーム１０４との信号伝搬経路は、下段の半導体素子１０２とリードフレーム１０４との信号伝搬経路長よりも長くなる。同様に、半導体パッケージ２００では、上段の半導体素子２０１と配線板２０７との信号伝搬経路は、下段の半導体素子２０２と配線板２０７との信号伝搬経路長よりも長くなる。そのため、リードインダクタンスが大きくなることや、上下段の信号伝搬経路長が異なることから、誤動作を起こす可能性がある。
【０００７】
また、上下段の半導体素子の位置に制約がある場合には、半導体素子配列に自由度がない。そのため、半導体素子間、リードフレーム１０４の端子部へのワイヤ１０５の配線、または配線板２０７のホールなどへのワイヤ２０５の配線が困難となることもある。
【０００８】
さらに、半導体素子の動作により発生した熱が、上段の半導体素子１０１、２０１の影響により外部に放出されにくいため、熱による半導体素子の電気的性能の低下や長期使用時においてパッケージ材料が劣化する場合がある。
【０００９】
さらには、半導体パッケージ３００はバンプにより半導体チップ３２１と中間基板３２２とを接続している。そのため、スタック構造とすると、積層状態でのチップ間、配線板との接続が容易でなく、製造工程での作業性が悪い。
【００１０】
この発明は、上記のような課題を解決するために成されたものであり、配線の引き回しを容易にして半導体パッケージの小型化を図り、高い信頼性を有し、パッケージ材料の劣化を防止し、製造工程での作業を向上させる半導体パッケージおよび電子機器を提供することである。
【課題を解決するための手段】
【００１１】
この発明にしたがった半導体パッケージは第１の半導体素子と、配線基板と、第２の半導体素子と、ワイヤとを備える。第１の半導体素子は主表面を有する。配線基板は第１の半導体素子の主表面上に配置される。第２の半導体素子は第１の半導体素子と対向する面と反対側の面上に配置される。ワイヤは第２の半導体素子と配線基板とを電気的に接続する。
【００１２】
本発明の半導体パッケージによれば、第２の半導体素子と第１の半導体素子の主表面上に配置された配線基板とをワイヤで電気的に接続している。そのため、第２の半導体素子と配線基板とが直接的に接続されると共に、自由度の大きいワイヤで接続される。よって、配線設計の自由度が増すため、第２の半導体素子と配線基板との配線、および第１の半導体素子と他の半導体素子または周辺回路との配線の引き回しを容易にすることができる。したがって配線基板を小型化可能なように配線設計をできるので、結果的に半導体パッケージ全体の小型化を図ることができる。
【００１３】
また、第２の半導体素子と配線基板とを直接ワイヤで接続している。そのため、ワイヤの長さを短くできるので、信号伝搬経路は短くできる。よって、本発明の半導体パッケージによれば、誤動作を起こす可能性を極めて低くすることができ、電気特性の低下を防止できる。よって、高い信頼性を有する半導体パッケージを実現できる。
【００１４】
さらに、ワイヤで第２の半導体素子と配線基板とを接続している。そのため、第２の半導体素子と配線基板とが積層状態の場合においても、その接続が容易となる。よって、製造工程での作業性を向上することができる。
【００１５】
上記半導体パッケージにおいて好ましくは、配線基板が１または複数の配線層を有する。これにより、配線基板において、配線の引き回しの容易さの程度に合わせて、単層または複数の配線層を形成することにより、半導体パッケージの構成の最適化を図ることができる。
【００１６】
上記半導体パッケージにおいて好ましくは、配線基板の表面に形成された導電性部材をさらに備え、第２の半導体素子と導電性部材とをワイヤにより接続する。
【００１７】
これにより、配線基板の表面において導電性部材の配置の自由度を大きくできる。そのため、導電性のワイヤにて第２の半導体素子と下部の配線基板とを、配線の引き回しを容易に接続することができる。
【００１８】
上記半導体パッケージにおいて好ましくは、第１の半導体素子において主表面と反対側の表面側に配置されたベース部材と、第１の半導体素子とベース部材とを電気的に接続する接続部材と、ベース部材には、外部回路と電気的に接続するための入出力部材が形成されている。
【００１９】
これにより、第１の半導体素子とベース部材とを、接続部材で直接的に電気的に接続している。そのため、半導体パッケージの小型化が可能となる。また、ベース部材に入出力部材が形成されているため、外部回路と電気的な接続が容易となる。
【００２０】
上記半導体パッケージにおいて好ましくは、配線基板に、スルーホール、インナーバイアホール、およびブラインドバイアホールのうちの少なくとも１つが形成されている。
【００２１】
これにより、特に、配線基板において複数の配線層を形成する場合に、上記のスルーホールなどを利用することにより配線の引き回しが容易になる。
【００２２】
上記半導体パッケージにおいて好ましくは、配線基板の少なくとも一箇所に、周辺回路部が形成されている。
【００２３】
これにより、配線基板の片面、両面、または内部等の少なくとも一箇所に、半導体素子回路部とは異なる周辺回路部が形成されることとなる。また、このとき上述のように配線の設計の自由度が大きいため、周辺回路部の占有面積を極小化するような配線基板上での配線設計が可能になる。よって、周辺回路部を含めた半導体パッケージの高密度化、周辺回路部の省面積化、および半導体パッケージの小型化が可能となる。
【００２４】
上記半導体パッケージにおいて好ましくは、配線基板を構成する材料は絶縁体を含む。これにより、配線基板において導通部分以外は絶縁性を有することとなる。よって、電圧を印加した際に、電気の漏洩等が生じない。
【００２５】
上記半導体パッケージにおいて好ましくは、絶縁体が、ポリイミド、ガラスエポキシ、セラミックス、およびテフロン（登録商標）のうちの少なくとも１つを含む。これにより、半導体パッケージの電気特性に応じて、配線基板の材質を決定できる。
【００２６】
上記半導体パッケージにおいて好ましくは、配線基板は、信号を伝送するための導電体からなる回路部と、配線基板の表面の少なくとも一部を覆う被覆層とを含み、回路部は導電性部材を含み、回路部を構成する材料は、銅および銀の少なくともいずれか一方を含み、被覆層を構成する材料は、被覆絶縁体を含み、導電性部材を構成する材料は、導電性のメッキ層を含む。
【００２７】
これにより、銅および銀の少なくともいずれか一方を含む導電体からなる回路部により、電気伝導性を良好にして、導通できる。また、被覆絶縁体を含む被覆層により、配線基板の酸化および衝撃による劣化等を防止できる。さらに、導電性のメッキ層により、導電性部材の表面の酸化を防止できる。
【００２８】
上記半導体パッケージにおいて好ましくは、被覆絶縁体は、ソルダーレジストを含み、導電性のメッキ層は、Ｎｉ−Ａｕ（ニッケル−金ベース合金）およびＮｉ−Ｐｔ（ニッケル−白金ベース合金）の少なくともいずれか一方を含む。
【００２９】
これにより、ソルダーレジストを含む被覆絶縁体からなる被覆層により、配線基板の酸化および衝撃による劣化等をより一層防止できる。また、Ｎｉ−ＡｕおよびＮｉ−Ｐｔの少なくともいずれか一方を含む導電性のメッキ層により、導電性部材の表面の酸化をより一層防止できる。
【００３０】
上記半導体パッケージにおいて好ましくは、第２の半導体素子は、第１の半導体素子において第１の半導体素子を構成する部材のうち最も熱を発生する部材が配置された位置と平面的に重ならない位置に設置されている。
【００３１】
これにより、第２の半導体素子は第１の半導体素子から発生する熱の影響を相対的に受けにくい。よって、熱による半導体素子の電気的性能低下を防止できる。また、半導体パッケージの材料の劣化を防止することができる。
【００３２】
本発明の電子機器は、上記半導体パッケージを備えている。これにより、電子チューナ等の電子機器に、半導体素子の用途に応じて上記半導体パッケージ使用することができる。よって、電子機器は、上述のように小型化可能で、高い信頼性を有する半導体パッケージを用いているので、電子機器の小型化および信頼性の向上などが図れる。
【発明の効果】
【００３３】
このように、本発明によれば、第２の半導体素子と第１の半導体素子の主表面上に配置された配線基板とをワイヤで電気的に接続しているため、第２の半導体素子と配線基板との配線、および第１の半導体素子と他の半導体素子または周辺回路との配線の引き回しを容易にすることができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体パッケージを示す断面図である。図１を参照して、実施の形態１における半導体パッケージを説明する。実施の形態１における半導体パッケージ２０は、たとえば図１に示すように、第１の半導体素子２と、配線基板１０と、第２の半導体素子１と、ワイヤ５と、ベース部材４と、接続部材１９と、導電性部材１１と、接着樹脂３と、端子９と、パッケージ６とを備えている。第１の半導体素子２は、主表面２ａを有する。配線基板１０は、第１の半導体素子２の主表面２ａ上に配置されている。第２の半導体素子１は、配線基板１０において、第１の半導体素子２と対向する面と反対側の面上に配置されている。ワイヤ５は、第２の半導体素子１と配線基板１０とを電気的に接続する。
【００３６】
配線基板１０は、実施の形態１では、複数の配線層を有している。配線基板１０の表面には、導電性部材１１が形成されている。ワイヤ５は、第２の半導体素子１と導電性部材１１とを接続している。配線基板１０は、回路部１０ａと被覆層１０ｂを含んでいる。回路部１０ａは、信号を伝送するための導電体からなる。被覆層１０ｂは、配線基板１０の表面の少なくとも一部を覆っている。回路部１０ａは導電性部材１１を含んでいる。
【００３７】
ベース部材４は、第１の半導体素子２において主表面２ａと反対側の表面側に配置されている。接続部材１９は、第１の半導体素子２とベース部材４とを電気的に接続する。実施の形態１では、ベース部材４をリードフレームと、接続部材１９をワイヤとしている。
【００３８】
半導体パッケージ２０は、ベース部材４、第１の半導体素子２、配線基板１０、第２の半導体素子１の順に（図１において下から順に）積層されているスタック構造をとる。ベース部材４と第１の半導体素子２との間、および配線基板１０と第２の半導体素子１との間は、接着樹脂３にて機械的に接続している。
【００３９】
端子９は、配線基板１０と第１の半導体素子２との間に配置される。端子９は、配線基板１０と第１の半導体素子２とを電気的に接続している。
【００４０】
したがって、半導体パッケージ２０における電気的な接続は以下のようになる。第２の半導体素子１と配線基板１０の導電性部材１１とをワイヤ５で接続する。配線基板１０の回路部１０ａを介して、配線基板１０の導電性部材１１と端子９とを接続する。端子９と第１の半導体素子２とを接続する。第１の半導体素子２とベース部材４とを接続部材１９で接続する。ベース部材４を外部回路と接続する。これにより、電気が流れる。
【００４１】
次に、半導体パッケージ２０を構成する配線基板１０の材料について説明する。配線基板１０のうち、回路部１０ａおよび被覆層１０ｂを除く部分を構成する材料は、絶縁体を含む。絶縁体としては、ポリイミド、ガラスエポキシ、セラミックス、およびテフロン（登録商標）の少なくともいずれか１つを含むものを用いるのが好ましい。実施の形態１では、たとえば半導体パッケージ２０の電気的特性に応じて、ポリイミドを用いている。
【００４２】
回路部１０ａを構成する材料は、銅および銀の少なくともいずれか一方を含むものを用いるのが好ましい。被覆層１０ｂを構成する材料は、被覆絶縁体を含むものを用いるのが好ましい。実施の形態１では、被覆絶縁体は、ソルダーレジストを含むものを用いている。導電性部材１１を構成する材料は、導電性のメッキ層を含むものを用いるのが好ましい。さらに、導電性のメッキ層は、Ｎｉ−ＡｕおよびＮｉ−Ｐｔの少なくともいずれか一方を含むものを用いることが好ましい。実施の形態１では、Ｎｉ−ＡｕおよびＮｉ−Ｐｔの双方を含むものを用いている。
【００４３】
次に、実施の形態１による半導体パッケージを備えている電子機器について説明する。図２は、半導体パッケージ２０を備えている電子機器としてのチューナを示す模式図である。チューナ３０は、半導体パッケージ２０と、チューナ基板２１と、シャーシ２２と、入力コネクタ２３と、シールド板２４と、端子２５と、メイン基板２６とを備える。端子２５は、チューナ基板２１とメイン基板２６とを接続する。
【００４４】
チューナ３０は、引き回しの容易な半導体パッケージ２０を備えている。そのため、チューナ３０において半導体パッケージ２０は配線の自由度が高い。よって、チューナ３０は小型化を図ることができる。また、高い信頼性を有する半導体パッケージ２０を用いているので、チューナ３０は信頼性を向上することができる。
【００４５】
なお、半導体パッケージ２０を備えている電子機器として、実施の形態１ではチューナとしたが、特にこれに限定されない。たとえば、半導体パッケージ２０は、半導体素子の用途に応じた電子機器に使用することができる。
【００４６】
以上説明したように、本発明の実施の形態１の半導体パッケージ２０によれば、第１の半導体素子２と、配線基板１０と、第２の半導体素子１と、第２の半導体素子１と配線基板１０とを電気的に接続するワイヤ５とを備えている。そのため、第２の半導体素子１と配線基板１０とを他の半導体素子を介在させずにワイヤ５で直接接続している。よって、配線基板１０に形成される導電性部材の位置決めの自由度が高くなる。また、実施の形態１のようにスタック構造とする場合には特に、第２の半導体素子１と配線基板１０との接続が容易であるため、製造工程での作業性が向上する。
【００４７】
また、第２の半導体素子１と配線基板１０とを自由度の大きいワイヤ５で接続している。そのため、接続する手段が、バンプ等の位置決めの自由度が低いものでないので、半導体素子の端子および配線基板の導電性部材の位置決めの制約が低く自由度が高い。また、積層状態での接続も容易である。よって、半導体パッケージ２０は、配線設計の自由度が増すため、配線の引き回しを容易にすることができる。
【００４８】
さらに、第２の半導体素子１と配線基板１０とを直接ワイヤ５で接続している。同様に、第１の半導体素子２とベース部材４とを直接接続部材１９で接続している。そのため、ワイヤ５の長さを短くできるので、下段に配置されている第１の半導体素子２とベース部材４との信号伝搬経路だけでなく、上段である第２の半導体素子１と配線基板１０との信号伝搬経路も短くできる。そのため、誤動作を起こす可能性を極めて低くすることができ、電気特性の低下を防止できる。よって、半導体パッケージ２０は高い信頼性を有する。
【００４９】
さらには、配線基板１０の材料を上記のようにして半導体パッケージ２０を構成している。そのため、半導体パッケージ２０の電気的接続を良好としている。
【００５０】
（実施の形態２）
図３は、本発明の実施の形態２における半導体パッケージを示す断面図である。図３を参照して、実施の形態２による半導体パッケージを説明する。図３を参照して、実施の形態２における半導体パッケージ４０の構成は、基本的には本発明の実施の形態１における半導体パッケージ２０と同様の構成を備えるが、ベース部材７において図１に示した半導体パッケージ２０と異なる。
【００５１】
具体的には、実施の形態２における半導体パッケージ４０は、ベース部材７を配線基板としている。また、ベース部材７には、外部回路と電気的に接続するための電極である入出力部材８が形成されている。また、実施の形態２における半導体パッケージ４０のパッケージ６の形状は、実施の形態１の半導体パッケージ２０のパッケージ６の形状と異なり、上方において曲線を描く形状としている。なお、入出力部材８としては、導電性の接続用配線で外部回路と接続するためのパッド電極としてもよいし、はんだボールを用いてもよい。
【００５２】
また、ベース部材７を配線基板としているため、配線基板１０と同様に、絶縁体からなる被覆層７ｂを形成している。これにより、ベース部材７の表面を保護し、ベース部材の摩耗・劣化を防止している。
【００５３】
次に、ベース部材７について詳細に説明する。図４は、ベース部材７を示す平面図である。図５は、図４における線分Ｖ−Ｖにおける断面図である。図３〜５を参照して、ベース部材７は、入出力部材８と、導電性部材１１と、スルーホール１３ａと、インナーバイアホール１３ｂと、ブラインドバイアホール１３ｃ、１３ｄと、内層パターン１４とを備える。なお、インナーバイアホール１３ｂ、ブラインドバイアホール１３ｃ、１３ｄは、ビアの一例である。入出力部材８は、実施の形態２では、ベース部材７において第１の半導体素子２と対向する面と反対の面（図３において下面）に形成されている。スルーホール１３ａには、導電性の材料３５が充填され、当該導電性の材料３５により、ベース部材７の上面と下面とが電気的に接続される。インナーバイアホール１３ｂには、導電性の材料３５が充填され、当該導電性の材料３５により、ベース部材７の内部において任意の内層パターン１４同士が電気的に接続される。ブラインドバイアホール１３ｃ、１３ｄには、導電性の材料３５が充填され、当該導電性の材料３５により、ベース部材７の内部において内層パターン１４を介してベース部材７の上面と下面とが電気的に接続される。内層パターン１４は、導電性の部材からなり、ベース部材７内においてスルーホール１３ａ、インナーバイアホール１３ｂ、およびブラインドバイアホール１３ｃと交差する方向に形成されている。実施の形態２では、スルーホール１３ａ、インナーバイアホール１３ｂ、およびブラインドバイアホール１３ｃ、１３ｄは、ベース部材の上面と下面とを垂直に結ぶ方向（図５において縦方向）に形成されている。内層パターン１４は、スルーホール１３ａ、インナーバイアホール１３ｂ、およびブラインドバイアホール１３ｃ、１３ｄと直交する方向（図５において横方向）に形成されている。
【００５４】
配線１２は、任意の導電性部材１１同士を電気的に接続する。したがって、ベース部材７における電気的な接続は以下のようになる。たとえば、図４に示すように、導電性部材１１ａと導電性部材１１ｂとを配線１２により接続する。配線１２により、図５に示すように、導電性部材１１ｂと、たとえばブラインドバイアホール１３ｃに充填された導電性の材料３５の上面とを接続する。そして、ブラインドバイアホール１３ｃは途中で内層パターン１４を介し、ブラインドバイアホール１３ｄに充填された導電性の材料３５の下面と入出力部材８（図３参照）とを接続する。これにより、電気が流れる。
【００５５】
なお、実施の形態２では、スルーホール１３ａと、インナーバイアホール１３ｂと、ブラインドバイアホール１３ｃとを備えているとしたが、特にこれに限定されない。たとえば、スルーホール１３ａ、インナーバイアホール１３ｂ、およびブラインドバイアホール１３ｃ、１３ｄのうちの少なくとも１つが形成されていれば良い。
【００５６】
以上説明したように、本発明の実施の形態２の半導体パッケージ４０によれば、ベース部材７を配線基板とし、入出力部材８を備えている。そのため、リードフレームを使用する必要がない。よって、半導体パッケージ４０は、小型化を図ることができる。
【００５７】
また、ベース部材７を配線基板とし、スルーホール１３ａと、インナーバイアホール１３ｂと、ブラインドバイアホール１３ｃ、１３ｄとを備えている。そのため、配線１２の構成の自由度は高くなる。よって、半導体パッケージ４０は、さらにベース部材７での配線の引き回しが容易となる。
【００５８】
次に、実施の形態２における半導体パッケージの第１の変形例について説明する。図６は、実施の形態２における半導体パッケージの第１の変形例を示す平面図である。図７は、実施の形態２における半導体パッケージの第１の変形例を示す裏面図である。図６、７を参照して、第１の変形例における半導体パッケージ６０の構成は、基本的には本発明の実施の形態２における半導体パッケージ４０と同様の構成を備えるが、ベース部材７において図３に示した半導体パッケージ４０と異なる。図６に示すように、半導体パッケージ６０のベース部材７は配線基板とし、少なくとも一箇所に周辺回路部が形成されている。
【００５９】
具体的には、配線基板としてのベース部材７は、導電性部材１１と、配線１２と、ビア１３と、周辺回路部とを備えている。周辺回路部は、コンデンサ１５と、インダクタ１６と、ＳＡＷフィルタ１７とを含んでいる。
【００６０】
図６に示すように、半導体パッケージ６０における配線基板としてのベース部材７の上面に形成されたコンデンサ１５は、任意の導電性部材１１同士が接続される配線１２の経路上に配置されている。同様に、インダクタ１６は、任意の導電性部材１１同士が接続される配線１２の経路上に配置されている。ＳＡＷフィルタ１７は、任意の導電性部材１１同士が接続される配線１２の経路上に配置されている。
【００６１】
また、図７に示すように、ベース部材７の上面と下面とを、たとえばスルーホール１３ａに充填された導電性の材料３５を介して接続している。スルーホール１３ａにより、ベース部材７の上面と下面において配線１２を任意に接続可能としている。ベース部材７の下面は、配線１２により、スルーホール１３ａに充填された導電性の材料３５同士を接続している。また、スルーホール１３ａの間には、コンデンサ１５、インダクタ１６、およびＳＡＷフィルタのうちの少なくとも１つが配置されている。
【００６２】
以上説明したように、第１の変形例における半導体パッケージ６０によれば、ベース部材を構成している配線基板の少なくとも一箇所に、周辺回路部が形成されている。そのため、配線の設計の自由度が大きい。よって、周辺回路部を含めた半導体パッケージ６０の高密度化、周辺回路部の省面積化、および半導体パッケージ６０の小型化を図ることができる。
【００６３】
次に、実施の形態２における半導体パッケージの第２の変形例について説明する。図８は、実施の形態２における半導体パッケージの第２の変形例を示す平面図である。図８を参照して、第２の変形例における半導体パッケージ７０の構成は、基本的には本発明の実施の形態２における半導体パッケージ４０と同等の構成を備えるが、第１の半導体素子２において図３に示した半導体パッケージ４０と異なる。図８に示すように、半導体パッケージ７０の第１の半導体素子２には、発熱素子１８が形成されている。
【００６４】
具体的には、第２の変形例における半導体パッケージ７０において、第１の半導体素子２を構成する部材のうち最も熱を発生する部材は発熱素子１８である。そのため、図８に示すように、第２の半導体素子１は、第１の半導体素子２の発熱素子１８が配置された位置と平面的に重ならない位置に配置されている。
【００６５】
なお、第１の半導体素子２を構成する部材のうち最も熱を発生する部材は、実施の形態２では発熱素子１８としたが、特にこれに限定されない。たとえば、アナログ回路等としてもよい。
【００６６】
以上説明したように、第２の変形例における半導体パッケージ７０によれば、第２の半導体素子１は、第１の半導体素子２において第１の半導体素子２を構成する部材のうち最も熱を発生する発熱素子１８やアナログ回路などの部材が配置された位置と平面的に重ならない位置に設置されている。そのため、第２の半導体素子１は、第１の半導体素子２から放出される熱の影響を受けにくい。よって、熱による第２の半導体素子１の電気的性能低下を防止できる。また、半導体パッケージ７０の電気的性能低下を防止できる。さらに、半導体パッケージ７０の材料の劣化も防止できる。
【００６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等な意味および範囲内でのすべての変更点が含まれることが意図される。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１における半導体パッケージを示す断面図である。
【図２】本発明の実施の形態１における半導体パッケージを備えた電子機器を示す模式図である。
【図３】本発明の実施の形態２における半導体パッケージを示す断面図である。
【図４】実施の形態２における半導体パッケージ４０のベース部材を示す平面図である。
【図５】図４における線分Ｖ−Ｖでの断面図である。
【図６】実施の形態２における半導体パッケージの第１の変形例を示す平面図である。
【図７】実施の形態２における半導体パッケージの第１の変形例を示す裏面図である。
【図８】実施の形態２における半導体パッケージの第２の変形例を示す平面図である。
【図９】従来の半導体パッケージを示す断面図である。
【図１０】別の従来の半導体パッケージを示す断面図である。
【図１１】特許文献１における半導体パッケージを示す断面図である。
【符号の説明】
【００６９】
１  第２の半導体素子、２  第１の半導体素子、２ａ  主表面、３  接着樹脂、４  ベース部材、５  ワイヤ、６  パッケージ、７  ベース部材、８  入出力部材、９  端子、１０  配線基板、１０ａ  回路部、１０ｂ  被覆層、１１  導電性部材、１２  配線、１３ａ  スルーホール、１３ｂ  インナーバイアホール、１３ｃ，１３ｄ  ブラインドバイアホール、１４  内層パターン、１５  コンデンサ、１６  インダクタ、１７  ＳＡＷフィルタ、１８  発熱素子、１９  接続部材、２０，４０，６０，７０  半導体パッケージ、２１  チューナ基板、２２  シャーシ、２３  入力コネクタ、２４  シールド板、２５  端子、２６  メイン基板、３０  チューナ、３５  導電性の部材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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