(57)【要約】【課題】スイッチＭＭＩＣにおいて、第１ソース電極および第２ソース電極とドレイン配線または第１ドレイン電極および第２ドレイン電極とソース配線が近接している箇所において、高周波信号の漏れがあり、電気的特性が劣化する問題があった。【解決手段】櫛状のゲート電極を１つの動作領域に２つ配置する。２つのゲート電極は互いの櫛歯をかみ合わせるように対向配置する。これらのゲート配線を第１ソース電極および第２ソース電極とドレイン配線間、または第１ドレイン電極および第２ドレイン電極とソース配線間に配置する。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン−ソース間の高周波信号の漏れを防止できる。ゲート電極は共に櫛状であるので、レジスト除去液が隣接するゲート電極間に十分滲入するのでリフトオフが容易となる。【選択図】    図４
2006310511.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板の動作領域上に櫛状のソース電極、ゲート電極、ドレイン電極を設けたスイッチング素子と、
前記スイッチング素子のソース電極またはドレイン電極に接続する第１ＲＦポートと、
前記スイッチング素子のドレイン電極またはソース電極に接続する第２ＲＦポートと、
前記スイッチング素子のゲート電極に接続する制御端子と、を具備し、
１つの前記動作領域に複数の前記ゲート電極を設け、１つの前記ゲート電極と他の前記ゲート電極の櫛歯をそれぞれかみ合わせて対向配置することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記ソース電極および前記ドレイン電極はそれぞれの櫛歯の一端の近傍に前記ゲート電極の一部が配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
１つの前記ゲート電極、ソース電極、ドレイン電極の櫛歯の他端は、他の前記ゲート電極、ソース電極、ドレイン電極の櫛歯の他端とそれぞれゲート配線、ソース配線、ドレイン配線により接続されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項４】
前記ゲート配線は前記ソース電極またはドレイン電極の櫛歯の一端と、前記ドレイン配線または前記ソース配線との間に配置されることを特徴とする請求項３に記載の化合物半導体スイッチ回路装置。
【請求項５】
前記スイッチング素子は、前記ソース電極、ゲート電極、ドレイン電極により構成されるＦＥＴを直列に多段接続してなることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記ゲート電極の櫛歯は第１方向に延在し、前記ゲート配線は少なくとも一部が第２方向に延在することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項７】
前記第２方向は、前記第１方向に対して垂直方向であることを特徴とする請求項６に記載の化合物半導体スイッチ回路装置。
【請求項８】
前記１つのゲート配線は、前記ドレイン電極の櫛歯の一端に沿って配置され、前記他のゲート配線は、前記ソース電極の櫛歯の一端に沿って配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項９】
前記１つのゲート電極の櫛歯の一端は前記他のゲート電極のゲート配線近傍に配置されることを特徴とする請求項３に記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記ソース電極の櫛歯の延在方向は、前記１つのゲート電極の櫛歯の延在方向と同一であり、前記ドレイン電極の櫛歯の延在方向は、前記他のゲート電極の櫛歯の延在方向と同一であることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項１１】
前記第１ＲＦポートおよび第２ＲＦポート間に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波信号の漏れを抑制し、歪み特性の劣化を防止した化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図７は、従来の化合物半導体チップの一例として、ＦＥＴを複数段接続した２つのスイッチング素子からなるスイッチＭＭＩＣを示す。
【０００４】
化合物半導体基板に第１および第２スイッチング素子ＳＷ１、ＳＷ２となる２つのＦＥＴ群を配置する。各ＦＥＴ群は３つのＦＥＴを直列に接続したものである。各ＦＥＴ群を構成する６つのゲート電極にはそれぞれ、第１コントロール抵抗ＣＲ１、第２コントロール抵抗ＣＲ２が接続されている。また共通入力端子ＩＮおよび出力端子ＯＵＴ１およびＯＵＴ２に接続する電極パッドＩ、Ｏ１、Ｏ２と、制御端子Ｃｔｌ１およびＣｔｌ２にそれぞれ接続する２つの電極パッドＣ１、およびＣ２、が基板の周辺に設けられている。
【０００５】
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極を形成するゲート金属層２２０であり、実線で示した第３層目の金属層による配線は各素子の接続およびパッドの形成を行う配線金属層２３０である。第１層目の金属層であり基板にオーミックに接触するオーミック金属層は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図７では、配線金属層と重なるために図示されていない。
【０００６】
第１スイッチング素子ＳＷ１のＦＥＴ１−１は上側から伸びる櫛状の３本の配線金属層２３０が共通入力端子パッドＩに接続されるソース電極２１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）が設けられる。各ソース電極２１５は配線金属層２３０によるソース配線２３１によりそれぞれ接続されている。
【０００７】
また下側から伸びる櫛歯状の３本の配線金属層２３０がＦＥＴ１−１のドレイン電極２１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）が設けられる。各ドレイン電極２１６は配線金属層２３０によるドレイン配線２３２によりそれぞれ接続されている。
【０００８】
ソース電極２１５およびドレイン電極２１６は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２２０で形成されるゲート電極２１７が５本の櫛歯形状に配置されている。各ゲート電極２１７は、一点鎖線で示す動作領域３００外でゲート配線２２１によってそれぞれ接続されている（例えば特願２００４−３７１８３１号明細書参照。）。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のスイッチＭＭＩＣにおいて、ソース電極とドレイン電極が近接する箇所において、これらの間に高周波アナログ信号（以下高周波信号）の漏れが発生し、これが原因となって電気的特性が劣化する問題があった。
【００１０】
具体的には、第１スイッチング素子ＳＷ１をオン側のスイッチング素子とした場合、高周波信号は、矢印の如く共通入力端子パッドＩから各ＦＥＴのチャネル層を通過し、第１出力端子パッドＯ１へ伝搬する。
【００１１】
オフ側のスイッチング素子となる第２スイッチング素子ＳＷ２においては高周波信号はＦＥＴのチャネル層中を通過しない。つまり、一点鎖線で示す動作領域３００においては、近接するソース電極−ドレイン電極間で高周波信号が漏れることはない。また二点鎖線で囲んだＸ領域では、共通入力端子パッドＩに最も近いためハイパワーの高周波信号にさらされている。しかしＸ領域においても、高周波信号の漏れは発生しない。
【００１２】
そのためオン側の共通入力端子ＩＮ−第１出力端子ＯＵＴ１間の信号経路において、出力信号のリニアリティ特性は設計通りの値を確保できる。
【００１３】
しかし、ＦＥＴを多段接続したハイパワースイッチ回路装置のソース電極およびドレイン電極が隣接し直接対向する箇所において、高周波信号のリークがＦＥＴのチャネル層外で発生することがわかった。
【００１４】
つまり、ソース電極−ドレイン電極が隣接し直接対向する実線のＹ領域において、ソース電極−ドレイン電極間（具体的にはソース電極２１５−ドレイン配線２３２間）で高周波信号の漏れが発生する。このため出力信号の歪みレベルは設計通りの値を確保できず、高調波レベルが高過ぎるという問題があった。
【００１５】
図８は、図７に示す従来のスイッチＭＭＩＣの他のパターンである。図７のスイッチＭＭＩＣでは、ゲート配線２２１がゲート電極２１７の櫛歯に対して共通入力端子パッドＩ側に配置され、ゲート電極２１７の櫛歯の先端が第１出力端子パッドＯ１および第２出力端子パッドＯ２側に配置される。
【００１６】
一方、図８のスイッチＭＭＩＣでは、ゲート配線２２１がゲート電極２１７の櫛歯に対して第１出力端子パッドＯ１、第２出力端子パッドＯ２側に配置され、ゲート電極２１７の櫛歯の先端が共通入力端子パッドＩ側に配置される。他の構成要素は同様であるので説明は省略する。
【００１７】
この場合、共通入力端子パッドＩに最も近いＸ’領域はハイパワーの高周波信号にさらされているのもかかわらずソース電極−ドレイン電極が隣接して直接対向しているため、このＸ’領域において大きな高周波信号の漏れが発生することが判った。具体的には、オン側の共通入力端子ＩＮ−第１出力端子ＯＵＴ１間の信号経路において、Ｐｉｎ０．１ｄＢが設計より数ｄＢ低い値しか確保できない。その上Ｙ領域においてもソース電極２１５−ドレイン電極２１６間に高周波信号の漏れが発生し、歪特性も悪い問題があった。
【課題を解決するための手段】
【００１８】
本発明は上述した諸々の事情に鑑み成されたもので、化合物半導体基板の動作領域上に櫛状のソース電極、ゲート電極、ドレイン電極を設けたスイッチング素子と、前記スイッチング素子のソース電極またはドレイン電極に接続する第１ＲＦポートと、前記スイッチング素子のドレイン電極またはソース電極に接続する第２ＲＦポートと、前記スイッチング素子のゲート電極に接続する制御端子と、を具備し、１つの前記動作領域に複数の前記ゲート電極を設け、１つの前記ゲート電極と他の前記ゲート電極の櫛歯をそれぞれかみ合わせて対向配置することにより解決するものである。
【発明の効果】
【００１９】
本発明に依れば以下の効果が得られる。
【００２０】
第１に、１つの動作領域に２つの櫛状のゲート電極を設け、それぞれのゲート電極の櫛歯をかみ合わせるように対向配置する。そして、全てのソース電極の櫛歯の先端−ドレイン配線間および全てのドレイン電極の櫛歯の先端−ソース配線間にゲート配線が配置される。
【００２１】
これにより、ソース電極−ドレイン配線間およびドレイン電極−ソース配線間において、基板を介して流れる高周波電流をゲート配線により遮断できる。すなわち、スイッチＭＭＩＣにおいて、ソース電極−ドレイン電極間の従来の高周波信号のリーク経路は全てゲート電極またはゲート配線で遮断できる。
【００２２】
オフ側ＦＥＴにおいてゲート電極またはゲート配線は、高周波信号としてＧＮＤ電位である。従って、オフ側ＦＥＴの従来の高周波信号の全てのリーク経路において、ソース電極とドレイン電極の電位の間にＧＮＤ電位が配置されたこととなる。つまりソース電極およびドレイン電極間の直接的な高周波信号の電界が、ソース電極およびドレイン電極間に高周波信号としてＧＮＤ電位のゲート電極またはゲート配線を配置することにより、大幅に弱まるため、ソース電極−ドレイン電極間の高周波信号の漏れを防止できる。
【００２３】
高周波信号の漏れを防止するためには、リーク経路に対してゲート電極またはゲート配線が途切れることなく連続して配置されることが望ましい。しかしゲート電極は、ゲート金属層のリフトオフで形成するため、レジスト除去液の滲入が不十分であると正確なパターンが形成されない。
【００２４】
本実施形態では、１つのソース電極およびドレイン電極の先端に沿って、それぞれ２つの櫛状のゲート配線が配置される。これによりリークをほぼ完全に遮断できる。また各ゲート電極は櫛状のパターンであるため、各櫛歯の隙間からレジスト除去液がゲート電極間に滲入し、リフトオフも容易となる。
【発明を実施するための最良の形態】
【００２５】
図１から図６を参照し、本発明の実施の形態を詳細に説明する。
【００２６】
まず、図１は、ＦＥＴを複数段接続した４つのスイッチング素子からなるＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣの一例を示す回路図である。
【００２７】
ＤＰＤＴは、ＣＤＭＡ携帯電話等に用いられるスイッチＭＭＩＣであり、第１〜第４スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、２つの第１ＲＦポート（第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２）と２つの第２ＲＦポート（第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２）を有する。第１および第２スイッチング素子ＳＷ１、ＳＷ２で構成されるＳＰＤＴスイッチと、第３および第４スイッチング素子ＳＷ３、ＳＷ４で構成される他のＳＰＤＴスイッチを、第２ＲＦポートで互いに接続した構成である。
【００２８】
各スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、それぞれＦＥＴが３段直列に接続したＦＥＴ群である。例えば第１スイッチング素子ＳＷ１は、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が直列接続する。第２スイッチング素子ＳＷ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３が直列接続する。第３スイッチング素子ＳＷ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３が、第４スイッチング素子ＳＷ４は、ＦＥＴ４−１、ＦＥＴ４−２、ＦＥＴ４−３がそれぞれ直列接続する。
【００２９】
第１スイッチング素子ＳＷ１の一端（ＦＥＴ１−３）のドレイン電極（またはソース電極）は、第３スイッチング素子ＳＷ３の一端（ＦＥＴ３−３）のドレイン電極（またはソース電極）と接続し、第２スイッチング素子ＳＷ２の一端（ＦＥＴ２−３）のドレイン電極（またはソース電極）は、第４スイッチング素子ＳＷ４の一端（ＦＥＴ４−３）のドレイン電極（またはソース電極）と接続する。
【００３０】
第１および第２スイッチング素子ＳＷ１、ＳＷ２の他端（ＦＥＴ１−１、ＦＥＴ２−１）のソース電極（またはドレイン電極）は第１共通入力端子ＩＮ１に接続し、第３および第４スイッチング素子ＳＷ３、ＳＷ４の他端（ＦＥＴ３−１、ＦＥＴ４−１）のソース電極（またはドレイン電極）は第２共通入力端子ＩＮ２に接続する。
【００３１】
また第１、第３スイッチング素子ＳＷ１、ＳＷ３に共通の第１出力端子ＯＵＴ１、およびまた第２、第４スイッチング素子ＳＷ２、ＳＷ４に共通の第２出力端子ＯＵＴ２を有する。尚、スイッチＭＭＩＣにおいては、ソース電極およびドレイン電極は等価である。従って以下ソース電極およびドレイン電極はこれらを入れ替えても同様である。
【００３２】
また、第１スイッチング素子ＳＷ１と第４のスイッチング素子ＳＷ４のＦＥＴのゲート電極にはそれぞれコントロール抵抗ＣＲが接続し、破線で示すロジック回路Ｌを介して制御端子Ｃｔｌに接続する。また第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３のゲート電極もそれぞれコントロール抵抗ＣＲを介してロジック回路ＬのポイントＣＰに接続する。
【００３３】
コントロール抵抗ＣＲは、交流接地となる制御端子Ｃｔｌの直流電位およびロジック回路ＬのポイントＣＰの直流電位に対して、ゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗ＣＲの抵抗値はそれぞれ５ＫΩ〜１０ＫΩ程度である。
【００３４】
本実施形態のスイッチＭＭＩＣはロジック回路Ｌを備える。ロジック回路Ｌはインバータ回路であり、構成は次のとおりである。
【００３５】
ソース電極がＧＮＤ端子に接続されたエンハンスメント型（Ｅ型）ＦＥＴ（Ｅ−ＦＥＴ）のドレイン電極がポイントＣＰであり、ポイントＣＰに負荷抵抗Ｒｌの一端が接続し、負荷抵抗Ｒｌの他端が電源端子ＶＤＤに接続する。Ｅ−ＦＥＴのゲート電極が入力抵抗Ｒｉを介して制御端子Ｃｔｌに接続する。
【００３６】
制御端子ＣｔｌとＧＮＤ端子間およびポイントＣＰとＧＮＤ端子間には、雑音吸収および発振防止のためそれぞれ容量Ｃｉおよび容量Ｃｒが接続されている。また入力抵抗Ｒｉは静電破壊防止、雑音吸収および発振防止のために配置されている。
【００３７】
ロジック回路Ｌ（インバータ回路）の動作は次のとおりである。制御端子Ｃｔｌに印加されたロジック信号はインバータにより反転され、ポイントＣＰに制御信号の反転信号が発生する。すなわち制御端子Ｃｔｌが３ＶのときはポイントＣＰは０Ｖとなり、制御端子Ｃｔｌが０ＶのときはポイントＣＰは３Ｖとなる。
【００３８】
図１のＤＰＤＴスイッチＭＭＩＣの回路動作は以下のとおりである。制御端子Ｃｔｌに３Ｖが印加されるとき、制御端子Ｃｔｌの信号がそのままゲート電極に入力される第１スイッチング素子ＳＷ１および第４スイッチング素子ＳＷ４が、オンとなる。これにより、第１共通入力端子ＩＮ１−第１出力端子ＯＵＴ１間および第２共通入力端子ＩＮ２−第２出力端子ＯＵＴ２間が導通状態となりそれぞれ信号経路が形成される。
【００３９】
一方ポイントＣＰの信号、すなわち反転信号０Ｖがゲート電極に入力される第２スイッチング素子ＳＷ２および第３スイッチング素子ＳＷ３は、オフとなる。従って、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２間および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１間が遮断される。制御端子Ｃｔｌに０Ｖが印加されるときはその逆の動作である。
【００４０】
このようなＤＰＤＴでは、第１ＲＦポートと第２ＲＦポートを入れ替えて使用することができる。その場合には共通入力端子から出力端子へ向かう高周波信号の経路が逆向きとなる。
【００４１】
図２は、上記のＤＰＤＴを化合物半導体基板の１チップに集積化した平面図である。回路を構成するそれぞれの素子のパターン配置は図１の回路図の配置とほぼ同様である。ＦＥＴはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）のいずれでも良いが、ここでは主にＨＥＭＴを用いて説明する。
【００４２】
ＨＥＭＴの基板構造は、例えば半絶縁性ＧａＡｓ基板上にバッファ層、電子供給層、チャネル（電子走行）層、キャップ層等を積層したものである。また、ＨＥＭＴにおいては、バッファ層に達する絶縁化領域５０で分離することにより、動作領域１００、コントロール抵抗ＣＲ、負荷抵抗Ｒｌや入力抵抗Ｒｉなどの不純物領域を形成する。
【００４３】
第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４は、それぞれ３つのＦＥＴを直列接続したＦＥＴ群である。各スイッチング素子ＳＷ１〜ＳＷ４のゲート電極にはそれぞれ、コントロール抵抗ＣＲが接続されている。また第１共通入力端子ＩＮ１、第２共通入力端子ＩＮ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続する第１共通入力端子パッドＩ１、第２共通入力端子パッドＩ２、第１出力端子パッドＯ１、第２出力端子パッドＯ２が基板の周辺に設けられている。尚、破線で囲まれたロジック回路Ｌは、図１の如くＥ−ＦＥＴや各端子に対応するパッドＶ、Ｇ、Ｃ、負荷抵抗Ｒｌ、入力抵抗Ｒｉ、容量Ｃｒ、Ｃｉなどが配置される。ロジック回路Ｌの詳細については、ここでの説明は省略する。
【００４４】
各スイッチング素子は、同様の構成であるので、以下第１スイッチング素子ＳＷ１について説明する。
【００４５】
ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はそれぞれ、第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）によって、第１ソース電極および第１ドレイン電極が形成される。尚、図２ではオーミック金属層は配線金属層３０と重なるために図示されていない。
【００４６】
第２層目の金属層はゲート金属層（例えばＰｔ／Ｍｏ）２０であり、ゲート電極Ｇを形成する。ゲート電極Ｇは櫛状であり、ゲート電極Ｇの各櫛歯（以下ゲート電極１７）がゲート配線２１により接続されたものである。ゲート配線２１もゲート金属層２０により形成され、すなわちゲート電極１７とゲート配線２１は連続している。
【００４７】
第３層目の金属層は、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０であり、オーミック金属層に重畳し第２ソース電極Ｓおよび第２ドレイン電極Ｄを形成する。第２ソース電極Ｓは櫛状であり、第２ソース電極Ｓの各櫛歯（以下第２ソース電極１５）がソース配線３１により接続されたものである。ソース配線３１も配線金属層３０により形成され、すなわち第２ソース電極１５とソース配線３１は連続している。
【００４８】
第２ドレイン電極Ｄは櫛状であり、第２ドレイン電極Ｄの各櫛歯（以下第２ドレイン電極１６）がドレイン配線３２により接続されたものである。ドレイン配線３２も配線金属層３０により形成され、すなわち第２ドレイン電極１６とドレイン配線３２は連続している。配線金属層３０は、パッドも形成する。
【００４９】
一点鎖線で示す動作領域１００において、ＦＥＴ１−１は左側から伸びる３本の配線金属層３０が第１共通入力端子パッドＩ１に接続される第２ソース電極１５であり、この下にオーミック金属層で形成される第１ソース電極がある。また右側から伸びる３本の配線金属層３０がＦＥＴ１−１の第２ドレイン電極１６であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が５本配置されている。
【００５０】
ここで、ＦＥＴ１−１の１つの動作領域１００において、櫛状のゲート電極Ｇは２つ配置され、互いの櫛歯（ゲート電極１７）をかみ合わせて対向配置される。すなわち、動作領域１００の対向する２辺にそって２つのゲート配線２１が配置される。１つのゲート電極Ｇは櫛歯の延在方向が第２ソース電極Ｓと同一であり、他方のゲート電極は櫛歯の延在方向が第２ドレイン電極Ｄと同一である。
【００５１】
ＦＥＴ１−２では、左側から延びる３本の第２ドレイン電極１６は、ＦＥＴ１−１の第２ドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、右側から延びる４本の第２ソース電極１５は、ＦＥＴ１−３の第２ソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本の櫛状に配置されている。ここでも１つの動作領域１００に２つのゲート電極Ｇが櫛歯をかみ合わせて対向配置される。
【００５２】
ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続部となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
【００５３】
ＦＥＴ１−３は左側から伸びる３本の配線金属層３０が第２ソース電極１５であり、この下に第１ソース電極がある。また右側から伸びる櫛状の４本の配線金属層３０が、第１出力端子パッドＯ１に接続する第２ドレイン電極１６であり、この下に第１ドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート電極１７が６本配置されている。ゲート電極Ｇは２つ設けられ１つの動作領域１００に櫛歯をかみ合わせて対向配置される。ゲート配線２０は、コントロール抵抗ＣＲを介して制御端子パッドＣと接続する。  
【００５４】
コントロール抵抗ＣＲは、前述の如く絶縁化領域５０により分離された不純物領域により構成され、本実施形態では高抵抗体とする。高抵抗体は、ＨＥＭＴ構造のキャップ層を除去し、下層の高シート抵抗値を有する半導体層のみを抵抗層としたものである。コントロール抵抗ＣＲは高周波信号の漏れを防止するため、高い抵抗値にする必要があるが、高抵抗体で構成することにより、短い距離で抵抗値を高めることができる。一方負荷抵抗Ｒｌや入力抵抗Ｒｉは精度の良い抵抗値を得るためＨＥＭＴ構造のキャップ層を除去しない不純物領域より構成されている。
【００５５】
また、各パッドＩ１、Ｉ２、Ｏ１、Ｏ２周辺には、高周波信号の漏れを防ぎ、アイソレーション向上のため周辺不純物領域５１が配置される。また、各パッド−各ＦＥＴ間、各パッド−ソース（ドレイン）配線間、抵抗−抵抗間にも同様に周辺不純物領域５１が形成されている。
【００５６】
更に、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２とロジック回路Ｌの間にも周辺不純物領域５１を配置し、アイソレーションを向上させる。これらの周辺不純物領域５１も絶縁化領域５０により分離される。周辺不純物領域５１は近接するパッドなどの金属層と直流的に接続するか、あるいはフローティング電位である。
【００５７】
尚、配線金属層は、１層目となる上記の配線金属層３０と、ハッチングで示す２層目の配線金属層（Ｔｉ／Ｐｔ／Ａｕ）４０がある。第２ソース電極Ｓ、第２ドレイン電極Ｄは１層目の配線金属３０のみで形成されるが、各パッドは配線金属層３０、４０の２層を積層して形成される。また配線金属層３０、４０により、第１スイッチング素子ＳＷ１〜第４スイッチング素子ＳＷ４とロジック回路Ｌとを接続する所望のパターンの配線も形成される。
【００５８】
図３は、図２のａ−ａ線断面図であり、一組のソース電極、ゲート電極、ドレイン電極を示す。
【００５９】
基板は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３を積層したものである。電子供給層１３３とチャネル層１３５間には、スペーサ層１３４が配置される。
【００６０】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層１３３上には、障壁層１３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋型ＧａＡｓ層１３７を最上層に積層している。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
【００６１】
電子供給層１３３、障壁層１３６、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【００６２】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域５０によって分離することにより形成される。ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度の不純物領域といえる。
【００６３】
以下、ＨＥＭＴの動作領域１００とは、絶縁化領域５０で分離され、ＨＥＭＴの第１ソース電極１３、第２ソース電極１５、第１ドレイン電極１４、第２ドレイン電極１６およびゲート電極１７が配置される領域の半導体層をいう。すなわち電子供給層１３３、チャネル（電子走行）層１３５、スペーサ層１３４、障壁層１３６、キャップ層１３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００６４】
絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のための不純物（Ｂ＋）注入により不活性化されている。尚、ＦＥＴがＧａＡｓ  ＭＥＳＦＥＴの場合には、絶縁化領域５０は、不純物領域が形成されない半絶縁基板の一部に相当する。
【００６５】
動作領域１００では図のごとく、高濃度不純物が添加されたキャップ層１３７を除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄにはオーミック金属層１０で形成される第１ソース電極１３、第１ドレイン電極１４が接続し、その上層には配線金属層３０により第２ソース電極１５、第２ドレイン電極１６が形成される。
【００６６】
また、動作領域１００の一部のキャップ層１３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１３６を露出し、ゲート金属層２０をショットキー接続させてゲート電極１７を形成する。ここでの図示は省略するが、ゲート配線２１も同様に所定のパターンでノンドープＡｌＧａＡｓ層１３６にゲート金属層２０をショットキー接続させる。
【００６７】
図４は、図２の例えばＦＥＴ１−１の動作領域１００の拡大平面図である。
【００６８】
動作領域１００上に第１ソース電極１３、第１ドレイン電極１４が配置され、それぞれソース領域およびドレイン領域（ここでは不図示）とコンタクトする。また、それらに重畳して第２ソース電極１５、第２ドレイン電極１６が配置される。第２ソース電極１５、第２ドレイン電極１６はそれぞれソース配線３１、ドレイン配線３２に接続する。
【００６９】
各ゲート電極１７は均等な幅に形成され一端（先端）を動作領域１００外に延在する。また１つのゲート電極１７の他端は、他のゲート電極１７の他端とゲート配線２１により接続する。これにより各櫛歯（ゲート電極１７）が束ねられた櫛状のゲート電極Ｇのパターンとなる。
【００７０】
１つの動作領域１００上には２つゲート電極Ｇ（ゲート電極Ｇａ、ゲート電極Ｇｂ）が設けられる。図４においては説明のためにゲート電極Ｇａ、ゲート電極Ｇｂとするが、これらは櫛歯の延在方向が異なるのみであり構造上の違いはない。１つのゲート電極Ｇａと他のゲート電極Ｇｂはそれぞれの櫛歯（ゲート電極１７ａ、１７ｂ）をかみ合わせて対向配置される。
【００７１】
ここでは、ゲート配線２１ａ、２１ｂは動作領域１００外に配置され、ゲート電極１７ａ、１７ｂの先端、第１ソース電極１３および第２ソース電極１５の一端（先端）、第１ドレイン電極１４および第２ドレイン電極１６の一端（先端）もそれぞれ動作領域１００外に配置される。
【００７２】
ＦＥＴ１−１において、第１ソース電極１３および第２ソース電極１５の一端（先端）はゲート配線２１ｂの近傍に配置される。第２ソース電極１５の他端は他の第２ソース電極１５の他端とソース配線３１により接続する。
【００７３】
また、第１ドレイン電極１４および第２ドレイン電極１６の一端（先端）は、ゲート配線２１ａの近傍に配置される。そして、第２ドレイン電極１６の他端は他の第２ドレイン電極１６の他端とドレイン配線３２により接続する。
【００７４】
第２ソース電極１５の延在方向は、ゲート電極１７ａの延在方向と同一であり、第２ドレイン電極１６の延在方向は、ゲート電極１７ｂの延在方向と同一である。
【００７５】
ゲート電極１７ａの他端同士を連結するゲート配線２１ａはソース配線３１と隣接し、ソース配線３１に沿って延在する。一方ゲート電極１７ｂの他端同士を連結するゲート配線２１ｂはドレイン配線３２と隣接し、ドレイン配線３２に沿って延在する。
【００７６】
少なくとも動作領域１００の周辺において、ゲート配線２１ａ、２１ｂはそれぞれゲート電極１７ａ、１７ｂの延在方向に対して垂直に延在する。そしてゲート電極Ｇａ、Ｇｂは動作領域１００を挟み、各ゲート電極１７ａ、１７ｂをかみ合わせるように対向する。
【００７７】
すなわち、ゲート電極１７ａの一端（先端）は当該ゲート電極１７ａが接続しないゲート配線２１ｂ近傍に配置され、ゲート電極１７ｂの一端（先端）は当該ゲート電極１７ｂが接続しないゲート配線２１ａの近傍に配置される。
【００７８】
ゲート配線２１ａは、第１ドレイン電極１４および第２ドレイン電極１６の一端（先端）に沿って配置され、ゲート電極２１ｂは、第１ソース電極１３および第２ソース電極１５の一端（先端）に沿って配置される。すなわち、第１ソース電極１３および第２ソース電極１５の一端（先端）とドレイン配線３２は近接し、その間にゲート配線２１ｂが配置される。また第１ドレイン電極１４および第２ドレイン電極１６の一端（先端）とソース配線３１は近接し、その間にゲート配線２１ａが配置される。
【００７９】
尚、ＦＥＴ１−２では第１ソース電極１３、第２ソース電極１５および第１ドレイン電極１４、第２ドレイン電極１６がＦＥＴ１−１と逆になる。すなわち、ＦＥＴ１−２では、第１ソース電極１３および第２ソース電極１５の先端と、その先端に沿って近傍に延在するドレイン配線３２との間にゲート配線２１ａが延在する。また第１ドレイン電極１４および第２ドレイン電極１６の先端と、その先端に沿って近傍に延在するソース配線３１との間にゲート配線２１ｂが延在する。ＦＥＴ１−３は、ＦＥＴ１−１と同様である。ここではＦＥＴ１−１およびＦＥＴ１−２のドレイン同士が接続されドレイン配線３２を共通とし、ＦＥＴ１−２およびＦＥＴ１−３のソース同士が接続されソース配線３１を共通としている。
【００８０】
このように本実施形態では、１つの動作領域１００に２つの櫛状のゲート電極Ｇを互いの櫛歯をかみ合わせるように対向配置する。
【００８１】
これにより、第１ソース電極１３および第２ソース電極１５とドレイン配線３２、または第１ドレイン電極１４および第２ドレイン電極１６とソース配線３１との間に、必ずゲート配線２１（およびゲート電極１７）が配置されるパターンが実現できる。
【００８２】
動作領域１００において、高周波信号は図の矢印の経路で伝搬する。すなわちＦＥＴがオフのときＦＥＴのチャネル層を高周波信号が通過することはないが、従来はＸ領域またはＹ領域のうちゲート配線が無い領域において矢印の如く高周波信号のリーク経路がＦＥＴのチャネル層外に形成されていた。本実施形態では、配線金属層３０で形成された第２ソース電極Ｓ−第２ドレイン電極Ｄ間において、従来のいずれの高周波信号のリーク経路においても、第２ソース電極Ｓ−第２ドレイン電極Ｄ間にゲート電極Ｇ（ゲート電極１７またはゲート配線２１）が配置されている。
【００８３】
これにより、第２ソース電極Ｓ−第２ドレイン電極Ｄ間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。
【００８４】
以下、図５および図６を参照して更に説明する。
【００８５】
図５は本実施形態を示す断面図である。図５（Ａ）は図４のｂ−ｂ線断面図であり、図５（Ｂ）は図４のｃ−ｃ線断面図である。
【００８６】
図５（Ａ）の如く第１ドレイン電極１４および第２ドレイン電極１６の先端およびソース配線３１は、動作領域１００外に配置される。そして絶縁化領域５０（ＧａＡｓ  ＭＥＳＦＥＴの場合は半絶縁性基板の一部）の上の第１ドレイン電極１４および第２ドレイン電極１６およびソース配線３１は、高周波信号が通過する。
【００８７】
ここで、図５（Ａ）において第２ソース電極Ｓおよび第２ドレイン電極Ｄの間に、ゲート電極Ｇが配置されない場合を考える。高周波信号は窒化膜６０を介して、絶縁化領域５０に伝わる。絶縁化領域５０は窒化膜６０同様誘電体として高周波信号を通す。つまり、この場合、第２ソース電極Ｓ−第２ドレイン電極Ｄ間において高周波信号の漏れが発生する。
【００８８】
また、この状態では第２ソース電極Ｓ−第２ドレイン電極Ｄが直接対向配置されているため第２ソース電極Ｓ−第２ドレイン電極Ｄ間で直接的な電界が存在している。このため高周波信号のリーク電流が流れることになる。本実施形態の場合ＦＥＴを多段接続したスイッチング素子によるハイパワーのスイッチＭＭＩＣのため高周波信号の振幅が大きく、高周波リーク電流の振幅も大きい。
【００８９】
さらに第２ドレイン電極１６はその下層の第１ドレイン電極１４に接続している。そして第１ドレイン電極１４の先端は絶縁化領域５０（ＧａＡｓ  ＭＥＳＦＥＴの場合は半絶縁性基板の一部）とショットキー接続している。従ってソース配線３１−第１ドレイン電極１４間にも、ソース配線−第２ドレイン電極１６間と同様に、大きな高周波リーク電流が流れる。
【００９０】
このため、従来（図７）のＹ領域の如く、ソース配線２３１と、第２ドレイン電極２１６の櫛歯の先端が、対向して配置されている場合に、高周波信号の漏れが発生してしまう。
【００９１】
また、図８のＸ’領域およびＹ領域についても同様である。すなわちＸ’領域では共通入力端子パッドＩに最も近いためハイパワーの高周波信号にさらされているにもかかわらず、ソース配線２３１と、第２ドレイン電極２１６の櫛歯の先端が、対向して配置されているため大きな高周波リーク電流が発生する。さらにＹ領域においてもＸ’領域ほどハイパワーの高周波信号にはさらされていないが、Ｘ’領域と同様の構造となっているため多少のリークが発生し、高周波信号の漏れが大きくなってしまう。
【００９２】
本実施形態では図５（Ａ）の如く、ソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間にゲート配線２１ａが配置される。従って、ソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間の高周波信号の漏れをゲート配線２１ａで遮断することができる。以下そのメカニズムについて説明する。
【００９３】
第１に、ゲート電極Ｇは５〜１０ＫΩのコントロール抵抗ＣＲを介して制御端子Ｃｔｌに接続されている。制御端子Ｃｔｌには制御信号が印加されるが、制御信号はＤＣ信号であるため制御端子は高周波信号のＧＮＤ電位となる。またゲート電極Ｇがロジック回路ＬのポイントＣＰに接続される場合も同様である。
【００９４】
オン側のＦＥＴにおいて、ゲート電極１７は動作領域１００表面に直接接してショットキ接合を形成している。つまりＦＥＴのチャネル層を流れる高周波電流の影響を受けてゲート電極１７の電位は高周波振動している。しかしオフ側のＦＥＴにおいてはチャネル層には電流が流れておらず、従って動作領域１００表面の電位はほとんど高周波振動していない。つまりゲート電極１７は、オン側ＦＥＴのように高周波振動することはなく、制御端子Ｃｔｌと同様ほとんど高周波信号のＧＮＤ電位と見なすことができる。
【００９５】
従ってオフ側のＦＥＴのソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間にゲート配線２１ａを配置することにより、平面パターンとしての配置がソース配線３１−高周波信号としてのＧＮＤ電位−第１ドレイン電極１４および第２ドレイン電極１６となる。
【００９６】
ゲート配線２１ａを配置しない場合、ソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間に直接的な高周波信号の電界が存在するが、間に高周波信号としてのＧＮＤ電位を挟むことでソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間の直接的な電界が大幅に弱まる。従ってソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間において基板を介して高周波電流が流れることを阻止することができ、高周波信号の漏れを防ぐことができる。特にＦＥＴを多段接続したハイパワースイッチＭＭＩＣにおいては高周波信号の振幅が大きく、従ってソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間に強い高周波信号の電界が発生するため、ゲート配線２１ａを配置しない場合は大きな高周波電流が流れる。本実施形態では多段接続のハイパワースイッチＭＭＩＣであっても高周波信号の漏れを防止できる。
【００９７】
尚、同様に図５（Ｂ）の如くドレイン配線３２−第１ソース電極１３および第２ソース電極１５間にもゲート配線配線２１ｂが配置され、高周波信号の漏れを防止している。
【００９８】
すなわち本実施形態によれば、第２ソース電極Ｓ−第２ドレイン電極Ｄ間における高周波信号のリークをゲート電極Ｇにより遮断できる。
【００９９】
第２に、動作領域１００外の部分においてゲート配線２１ａは絶縁化領域５０に直接接してショットキ接合を形成する。従って絶縁化領域５０に漏れた高周波信号を直接吸収することができ、ソース配線３１−第１ドレイン電極１４および第２ドレイン電極１６間の高周波信号の漏れをさらに大幅に防ぐことができる。ゲート配線２１ａは周辺不純物領域上に設けられていてもよい。この場合も同じ効果が得られる。
【０１００】
尚、従来構造のＸ領域において高周波信号の漏れが発生しなかった理由も、上記のメカニズムによるものである。本実施形態では、従来構造において高周波信号のリーク経路となっていたソース電極−ドレイン電極間の全てに、ゲート電極Ｇを配置することにより、高周波信号を遮断することができる。
【０１０１】
また、図６の如く、ゲート電極Ｇ’を櫛状に設けず、１本のゲート電極Ｇ’を曲折させて第２ソース電極Ｓ−第２ドレイン電極Ｄ間に延在するレイアウトを考える。
【０１０２】
このレイアウトでは、第２ソース電極Ｓ−第２ドレイン電極Ｄ間に必ずゲート電極Ｇ’が挟まれており、ゲート電極Ｇ’により第２ソース電極Ｓ−第２ドレイン電極Ｄ間の高周波信号の漏れを防ぐことができる。
【０１０３】
しかしこのレイアウトはゲート−ドレイン間、またはゲート−ソース間に外部より印加される静電気に極めて弱いという問題がある。その理由は、このようなゲート電極Ｇ’のパターンの場合、制御端子Ｃｔｌに印加された静電エネルギーがチャネル層上のゲート電極Ｇ’の始点ＳＴ（コントロール抵抗ＣＲに最も近い部分）に集中するためである。従ってこのようなゲート電極Ｇ’は低い静電気電圧でゲート電極Ｇ’の始点ＳＴ部分が破壊するため、結果的にＭＭＩＣとして静電破壊電圧が低く、信頼性上好ましくないレイアウトである。
【０１０４】
一方、本実施形態では複数の櫛状のゲート電極１７をゲート配線２１によって束ねている。これにより、制御端子Ｃｔｌに印加された静電エネルギーを、ゲート配線２１を介してＦＥＴ全体に渡ってまんべんなく振り分けることができる。
【０１０５】
このように、本実施形態によれば櫛状のゲート電極構造を維持できる。つまり信頼性を損なうことなく、第２ソース電極Ｓ−第２ドレイン電極Ｄ間の高周波信号の漏れを防ぐことができる。
【０１０６】
特に、本実施形態の如くＤＰＤＴの場合には、信号の入出力が逆となり第１ＲＦポートおよび第２ＲＦポートを入れ替えて使用する場合もある。本実施形態では高周波信号の伝搬が逆向きの経路になった場合であっても、第２ソース電極Ｓ−第２ドレイン電極Ｄ間の何れの従来のリーク経路も完全に遮断することができる。すなわちいずれのＲＦポートの端子パッドが最も高周波信号の振幅が大きい入力端子パッドになったとしても高周波信号のリークを完全に防止することができるため、設計どおりのＰｉｎ０．１ｄＢと歪特性を得ることができる。
【０１０７】
高周波信号の漏れを防止するためには、第２ソース電極Ｓ−第２ドレイン電極Ｄ間のリーク経路に対してゲート電極Ｇが途切れることなく連続して配置されることが望ましい。しかしゲート電極Ｇは、ゲート金属層２０のリフトオフで形成する。つまりリフトオフの際レジスト除去液を不要なゲート金属層２０の下のレジストに滲入させ、レジストと共にゲート金属層を除去する。従って、レジスト除去液が十分滲入しない場合、正確なパターンが形成されない。
【０１０８】
本実施形態では櫛状のゲート電極Ｇをかみ合わせて対向配置する。これによりゲート電極１７のパターンをリフトオフで形成する場合、互い違いのパターンの隙間からレジスト除去液が隣接するゲート電極１７間に滲入するため、容易にリフトオフできる。また、ゲート配線２１を第２ソース電極Ｓ−第２ドレイン電極Ｄ間のリーク経路に配置することにより、第２ソース電極Ｓ−第２ドレイン電極Ｄの直線的なリークパスを一切遮断し、高周波信号の漏れを完全に防止することができる。
【０１０９】
尚、図示は省略するが、ＦＥＴがＧａＡｓ  ＭＥＳＦＥＴの場合には、ノンドープのＧａＡｓ基板に、イオン注入により不純物領域を形成すればよい。
【０１１０】
例えば動作領域１００は、イオン注入により形成したｎ型不純物領域であり、ソース領域１３７ｓおよびドレイン領域１３７ｄはイオン注入により形成したｎ＋型不純物領域である。またアイソレーション向上のための周辺不純物領域５１はソース領域１３７ｓおよびドレイン領域１３７ｄと同時にイオン注入により形成したｎ＋型不純物領域であり、コントロール抵抗（高抵抗体）は動作領域１００と同時にイオン注入により形成したｎ型不純物領域である。
【０１１１】
またノンドープのＧａＡｓ基板に所定の不純物濃度を有するエピタキシャル層を積層し、絶縁化領域で分離することにより上記の不純物領域を形成してもよい。
【０１１２】
さらにチャネル層上のソース電極およびドレイン電極において、第１ソース電極１３および第２ソース電極１５と第１ドレイン電極１４および第２ドレイン電極１６がそれぞれ重畳している場合を例に説明したが、チャネル層上に第２ソース電極、第２ドレイン電極は必ずしも無くてもよい。すなわちゲート配線近辺のパターン形状として第２ソース電極の先端部は無く第１ソース電極の一端のみ存在し第２ドレイン電極の先端部は無く第１ドレイン電極の一端のみ存在しても良い。
【０１１３】
以上、ロジック回路を備えたＤＰＤＴスイッチＭＭＩＣを例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰ３Ｔ、ＳＰ４Ｔ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポートおよび出力ポートが異なるスイッチ回路装置であってもよく、またロジック回路を備えていても備えていなくても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
【図面の簡単な説明】
【０１１４】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための平面図である。
【図７】従来技術を説明するための平面図である。
【図８】従来技術を説明するための平面図である。
【符号の説明】
【０１１５】
１０      オーミック金属層
１３      第１ソース電極
１５      第２ソース電極
１４      第１ドレイン電極
１６      第２ドレイン電極
１７      ゲート電極
２０      ゲート金属層
２１      ゲート配線
３０      配線金属層
４０      配線金属層
３１      ソース配線
３２      ドレイン配線
５０      絶縁化領域
５１      周辺不純物領域
６０      窒化膜
１００    動作領域
１３１      ＧａＡｓ基板
１３２      バッファ層
１３３      電子供給層
１３４      スペーサ層
１３５      チャネル層
１３６      障壁層
１３７      キャップ層
１３７ｓ  ソース領域
１３７ｄ  ドレイン領域
２１５    ソース電極
２１６    ドレイン電極
２１７    ゲート電極
２２０    ゲート金属層
２２１    ゲート配線
２３０    配線金属層
２３１    ソース配線
２３２    ドレイン配線
２６０    窒化膜
３００    動作領域
ＩＮ      共通入力端子
ＩＮ１      第１共通入力端子
ＩＮ２      第２共通入力端子
Ｃｔｌ      制御端子
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
Ｉ          共通入力端子パッド
Ｉ１        第１共通入力端子パッド
Ｉ２        第２共通入力端子パッド
Ｃ          制御端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２制御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
ＣＲ        コントロール抵抗
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＳＷ３      第３スイッチング素子
ＳＷ４      第４スイッチング素子
ＣＰ        ポイント
【図１】
2006310511.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006310511.tif 000009
【図８】
2006310511.tif 000010