(57)【要約】【課題】リフレッシュ特性を改善することができる半導体素子のトランジスタ製造方法を提供すること。【解決手段】所定の下部構造を備えるシリコン基板１０に素子分離膜１１を形成して活性領域１２を画定する第１ステップと、活性領域１２を所定の深さまでエッチングし、底部のＣＤが上部のＣＤよりも大きく、底部が比較的平坦な形状のリセス１７を形成する第２ステップと、リセス１７の表面にゲート酸化膜及び金属膜を順に蒸着によって形成する第３ステップと、前記ゲート酸化膜及び前記金属膜をパターニングしてゲート電極を形成する第４ステップとを含む。【選択図】図２Ｆ
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【特許請求の範囲】
【請求項１】
所定の下部構造を備えるシリコン基板に素子分離膜を形成して活性領域を画定する第１ステップと、
前記活性領域を所定の深さまでエッチングし、底部のＣＤが上部のＣＤよりも大きく、底部が比較的平坦な形状のリセスを形成する第２ステップと、
前記リセスの表面にゲート酸化膜及び金属膜を順に蒸着によって形成する第３ステップと、
前記ゲート酸化膜及び前記金属膜をパターニングしてゲート電極を形成する第４ステップとを含むことを特徴とする半導体素子のトランジスタ製造方法。
【請求項２】
前記リセスを形成する前記第２ステップが、
Ｃｌ２、ＨＢｒ、Ｏ２、ＳＦ６及びＮ２の混合ガスを用いて、前記活性領域を前記所定の深さまでエッチングする第５ステップと、
等方性エッチングを行う第６ステップとを含むことを特徴とする請求項１に記載の半導体素子のトランジスタ製造方法。
【請求項３】
前記エッチングを行う前記第５ステップ及び前記第６ステップを、誘導結合プラズマ（ＩＣＰ）タイプのエッチング装置を用いて、同じチャンバ内で行うことを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項４】
前記Ｃｌ２と前記ＨＢｒとの混合割合が、約１：約０．５〜約３であることを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項５】
前記等方性エッチングを、約１０ｍＴｏｒｒ以上約１００ｍＴｏｒｒ以下の圧力下において、上部電力を約４００Ｗ以上約１５００Ｗ以下、及び底部電力を約０Ｗ以上約５Ｗ以下の範囲に維持した状態で行うことを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項６】
前記リセスの深さが、約５００Å以上約２０００Å以下の範囲内にあることを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項７】
前記等方性エッチングによって、前記リセスを形成するための前記第５ステップでのエッチング時に生成されたポリマーが、前記リセスの前記底部において、前記リセスの前記上部よりも速くエッチングされ、前記底部のＣＤが前記上部のＣＤよりも大きくなることを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項８】
前記等方性エッチングを、ＣＦ４、Ｏ２、Ｈｅ及びＡｒの混合ガスを用いて、約１０Å／ｓｅｃ以下のエッチング速度で行うことを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項９】
前記等方性エッチングが、前記リセスの側壁表面に形成されたシリコン残留物を除去することを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項１０】
前記リセスを形成する前記第５ステップ及び前記第６ステップの後に、等方性のケミカルドライエッチングを行い、損傷を受けた前記リセスの表面層を除去し、前記リセスの上部端及び底部端を丸くする第７ステップをさらに含むことを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項１１】
前記等方性のケミカルドライエッチングを、ダウンストリーム方式で、マイクロ波又はＩＣＰタイプのプラズマを用いて行うことを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１２】
前記等方性のケミカルドライエッチングを、ＣＦ４及びＯ２の第１の混合ガス、若しくはＮＦ３、Ｏ２及びＨｅの第２の混合ガスを単独で、又はこれら第１及び第２の混合ガスを混合して用い、約１５０Å／ｍｉｎ以下のエッチング速度で行うことを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１３】
前記等方性のケミカルドライエッチングを行う前記第７ステップの後に、コンフォーマル酸化により上部端を丸くすることを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１４】
前記活性領域をエッチングして前記リセスを形成する前記第２ステップの前に、
前記活性領域の上にイオン注入スクリーン酸化膜を形成する第８ステップと、
前記スクリーン酸化膜の上にイオン注入を行う第９ステップと、
前記イオン注入スクリーン酸化膜の上にハードマスク層及び底部反射防止膜を順次形成し、該底部反射防止膜の上にフォトレジストパターンを形成する第１０ステップと、
前記フォトレジストパターンをエッチングバリアとして用い、エッチングによって、前記底部反射防止膜及び前記ハードマスク層をパターニングする第１１ステップと、
前記フォトレジストパターン及び前記底部反射防止膜を除去する第１２ステップと、
パターニングされた前記ハードマスク層をエッチングバリアとして用い、前記イオン注入スクリーン酸化膜をエッチングする第１３ステップとをさらに含むことを特徴とする請求項１に記載の半導体素子のトランジスタ製造方法。
【請求項１５】
前記活性領域を所定の深さまでエッチングして前記リセスを形成する前記第２ステップの後に、更にイオン注入を行うことを特徴とする請求項１に記載の半導体素子のトランジスタ製造方法。
【請求項１６】
前記第１１ステップにおいて、前記底部反射防止膜のエッチングを単独で行い、その後ハードマスク層のエッチングを行うことを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項１７】
前記第１１ステップにおいて、前記底部反射防止膜のエッチングを、ＣＦ４、ＣＨＦ３、Ｏ２、ＳＦ６及びＮＦ３の混合ガスを用いて行うことを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項１８】
前記第１１ステップにおいて、前記ハードマスク層のエッチングを、前記ハードマスク層の表面に対して約８０度以上約９０度以下の角度で垂直に行うことを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項１９】
前記ハードマスク層の厚さが前記リセスの深さよりも小さく、前記リセスが形成された後に前記ハードマスク層を完全に除去することを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項２０】
前記第１１ステップにおいて、前記イオン注入スクリーン酸化膜が、約５０Å以上約２００Å以下の厚さで残るか、若しくは前記活性領域が約５０Å以上約２００Å以下の厚さで除去されることを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項２１】
前記ハードマスク層が、ポリシリコン、窒化物、及びシリコン酸窒化物からなる群から選択される何れかによって形成されることを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項２２】
前記底部反射防止膜が、有機物材料によって形成されることを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項２３】
前記イオン注入スクリーン酸化膜のエッチングを、ＣＦ４ガス若しくはＣＨＦ３ガスを単独で、又はＣＦ４ガス及びＣＨＦ３ガスを混合して用いて行うことを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、半導体素子のトランジスタ製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子（以下、単に素子とも記す）がますます高集積化され、高いドーピング濃度のために素子にかかる電界強度が増大し、接合漏れ電流もまた増大してきている。その結果、素子のリフレッシュ特性の低下等の様々な問題が生じている。
【０００３】
上記問題を克服する方法として、素子にかかる電界を緩和してリフレッシュ特性を改善するために、ゲート構造下部の活性領域に凹部（以下リセスと記す）が形成され、活性領域内部にチャネル長が増大されたゲート構造を備えるリセスチャネルアレイトランジスタ（Ｒｅｃｅｓｓ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ：以下ＲＣＡＴと称する）が開発された。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＲＣＡＴのゲート構造は、リセス部分と正確に重なり合わなければならない。ゲート構造とリセス部分との不整合が発生した場合、若しくはリセス部分の最終検査臨界寸法（ＦＩＣＤ）がゲート構造の臨界寸法（ＣＤ）より大きい場合には、ゲート構造のエッチングの際にゲート付近の活性領域が損傷され得る。また、リセスのＣＤの増大は、リセスのエッチングの際に、素子分離膜の広い範囲にわたって損傷を生じさせ、ゲートポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜との接合部の状態を悪化させる。その結果、素子の特性及び歩留まりに強く関連する自己整合コンタクト（ＳＡＣ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）フェイルの可能性が高まる。従って、不整合により生じる活性領域の損傷、及びリセスのＣＤの増大により生じるＳＡＣフェイルの発生を防止する観点では、リセスのＣＤをより小さくすることが有利である。
【０００５】
一方、チャネル長の確保の観点では、リセスのＣＤをより大きくすることが有利である。そのため、素子の高集積化が進み、デザインルールが微細化されるほど、従来のＵ字型リセスのゲート構造を有するＲＣＡＴの性能は限界を示すことになる。
【０００６】
また、従来のＵ字型リセスのゲート構造においては、ゲート構造のＣＤが小さくなるにつれて、リセスのＣＤも小さくならなければならないため、底部を平坦に形成することが容易でなくなる。底部がそれほど平坦でない場合、ストレージノード接合の空乏面積が増大することで接合漏れ電流が増大し、リフレッシュ特性が低下するという結果を招く。
【０００７】
本発明は、上記従来技術の問題点を解決するためになされたものであり、その目的は、素子のリフレッシュ特性を改善することができる半導体素子のトランジスタ製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体素子のトランジスタ製造方法は、所定の下部構造を備えるシリコン基板に素子分離膜を形成して活性領域を画定する第１ステップと、前記活性領域を所定の深さまでエッチングし、底部のＣＤが上部のＣＤよりも大きく、底部が比較的平坦な形状のリセスを形成する第２ステップと、前記リセスの表面にゲート酸化膜及び金属膜を順に蒸着によって形成する第３ステップと、前記ゲート酸化膜及び前記金属膜をパターニングしてゲート電極を形成する第４ステップとを含むことを特徴とする。
【０００９】
ここで、前記リセスを形成する前記第２ステップが、Ｃｌ２、ＨＢｒ、Ｏ２、ＳＦ６及びＮ２の混合ガスを用いて、前記活性領域を前記所定の深さまでエッチングする第５ステップと、等方性エッチングを行う第６ステップとを含むこともできる。
【００１０】
ここで、前記エッチングを行う前記第５ステップ及び前記第６ステップを、誘導結合プラズマ（ＩＣＰ）タイプのエッチング装置を用いて、同じチャンバ内で行うこともできる。
【００１１】
ここで、前記Ｃｌ２と前記ＨＢｒとの混合割合が、約１：約０．５〜約３であることもできる。
【００１２】
ここで、前記等方性エッチングを、約１０ｍＴｏｒｒ以上約１００ｍＴｏｒｒ以下の圧力下において、上部電力を約４００Ｗ以上約１５００Ｗ以下、及び底部電力を約０Ｗ以上約５Ｗ以下の範囲に維持した状態で行うこともできる。
【００１３】
ここで、前記リセスの深さが、約５００Å以上約２０００Å以下の範囲内にあることもできる。
【００１４】
ここで、前記等方性エッチングによって、前記リセスを形成するための前記第５ステップでのエッチング時に生成されたポリマーが、前記リセスの前記底部において、前記リセスの前記上部よりも速くエッチングされ、前記底部のＣＤが前記上部のＣＤよりも大きくなることもできる。
【００１５】
ここで、前記等方性エッチングを、ＣＦ４、Ｏ２、Ｈｅ及びＡｒの混合ガスを用いて、約１０Å／ｓｅｃ以下のエッチング速度で行うこともできる。
【００１６】
ここで、前記等方性エッチングが、前記リセスの側壁表面に形成されたシリコン残留物を除去することもできる。
【００１７】
ここで、前記リセスを形成する前記第５ステップ及び前記第６ステップの後に、等方性のケミカルドライエッチングを行い、損傷を受けた前記リセスの表面層を除去し、前記リセスの上部端及び底部端を丸くする第７ステップをさらに含むこともできる。
【００１８】
ここで、前記等方性のケミカルドライエッチングを、ダウンストリーム方式で、マイクロ波又はＩＣＰタイプのプラズマを用いて行うこともできる。
【００１９】
ここで、前記等方性のケミカルドライエッチングを、ＣＦ４及びＯ２の第１の混合ガス、若しくはＮＦ３、Ｏ２及びＨｅの第２の混合ガスを単独で、又はこれら第１及び第２の混合ガスを混合して用い、約１５０Å／ｍｉｎ以下のエッチング速度で行うこともできる。
【００２０】
ここで、前記等方性のケミカルドライエッチングを行う前記第７ステップの後に、コンフォーマル酸化により上部端を丸くすることもできる。
【００２１】
ここで、前記活性領域をエッチングして前記リセスを形成する前記第２ステップの前に、前記活性領域の上にイオン注入スクリーン酸化膜を形成する第８ステップと、前記スクリーン酸化膜の上にイオン注入を行う第９ステップと、前記イオン注入スクリーン酸化膜の上にハードマスク層及び底部反射防止膜を順次形成し、該底部反射防止膜の上にフォトレジストパターンを形成する第１０ステップと、前記フォトレジストパターンをエッチングバリアとして用い、エッチングによって、前記底部反射防止膜及び前記ハードマスク層をパターニングする第１１ステップと、前記フォトレジストパターン及び前記底部反射防止膜を除去する第１２ステップと、パターニングされた前記ハードマスク層をエッチングバリアとして用い、前記イオン注入スクリーン酸化膜をエッチングする第１３ステップとをさらに含むこともできる。
【００２２】
ここで、前記活性領域を所定の深さまでエッチングして前記リセスを形成する前記第２ステップの後に、更にイオン注入を行うこともできる。
【００２３】
ここで、前記第１１ステップにおいて、前記底部反射防止膜のエッチングを単独で行い、その後ハードマスク層のエッチングを行うこともできる。
【００２４】
ここで、前記第１１ステップにおいて、前記底部反射防止膜のエッチングを、ＣＦ４、ＣＨＦ３、Ｏ２、ＳＦ６及びＮＦ３の混合ガスを用いて行うこともできる。
【００２５】
ここで、前記第１１ステップにおいて、前記ハードマスク層のエッチングを、前記ハードマスク層の表面に対して約８０度以上約９０度以下の角度で垂直に行うこともできる。
【００２６】
ここで、前記ハードマスク層の厚さが前記リセスの深さよりも小さく、前記リセスが形成された後に前記ハードマスク層を完全に除去することもできる。
【００２７】
ここで、前記第１１ステップにおいて、前記イオン注入スクリーン酸化膜が、約５０Å以上約２００Å以下の厚さで残るか、若しくは前記活性領域が約５０Å以上約２００Å以下の厚さで除去されることもできる。
【００２８】
ここで、前記ハードマスク層が、ポリシリコン、窒化物、及びシリコン酸窒化物からなる群から選択される何れかによって形成されることもできる。
【００２９】
ここで、前記底部反射防止膜が、有機物材料によって形成されることもできる。
【００３０】
ここで、前記イオン注入スクリーン酸化膜のエッチングを、ＣＦ４ガス若しくはＣＨＦ３ガスを単独で、又はＣＦ４ガス及びＣＨＦ３ガスを混合して用いて行うこともできる。
【発明の効果】
【００３１】
本発明によると、デザインルールが５０ｎｍ程度まで減少した半導体素子の製造工程において、ゲート構造とリセスとの不整合により生じる損傷を低減し、有効チャネル長を容易に確保することができる。それにより、素子のリフレッシュ特性を改善することができ、ＳＡＣフェイルの発生を減らすことにより、半導体素子の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。
【００３３】
図２Ａ〜図２Ｆは、本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。以下、図２Ａ〜図２Ｆを参照して、本実施の形態に係る半導体素子のトランジスタ製造方法について説明する。尚、以下において、種々の処理が行われたシリコン基板及びそれに付加された物をあわせて結果物と記す。
【００３４】
まず、図２Ａに示すように、所定の下部構造（図示せず）を備えるシリコン基板１０の上部表面に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、フィールド酸化膜である素子分離膜（ＦＯＸ）１１を形成して活性領域１２を画定する。
【００３５】
次に、図２Ｂに示すように、シリコン基板１０の所定領域、即ち活性領域１２の上にイオン注入スクリーン酸化膜１３を形成する。その後、後続の処理によってリセスの底部が形成される所定の深さまでイオン注入を行う。ここで、本発明の構造的な特性上、リセスを形成する前にイオン注入を行うことが望ましいが、リセスを形成した後にイオン注入を行うこともできる。この場合、スクリーン酸化膜１３の代わりにパッド酸化膜を形成する。
【００３６】
次に、図２Ｃに示すように、イオン注入を行った結果物の上に、ハードマスク層１４と底部反射防止膜（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ：以下ＢＡＲＣと称する）１５とを順次形成し、ＢＡＲＣ１５の上部表面にフォトレジストパターン１６を形成する。ここで、ハードマスク層１４には、ポリシリコン、窒化物、若しくはシリコン酸窒化物が用いられ、ＢＡＲＣ１５には、有機物材料が用いられる。
【００３７】
次に、図２Ｄに示すように、フォトレジストパターン１６をエッチングバリアとして用い、ＢＡＲＣ１５とハードマスク層１４とをエッチングによってパターニングする。この時、まずＢＡＲＣ１５のエッチングを単独で行い、その後ハードマスク層１４のエッチングを行ってパターニングする。ここで、ＢＡＲＣ１５のエッチングには、ＣＦ４、ＣＨＦ３、Ｏ２、ＳＦ６及びＮＦ３の混合ガスが用いられ、ハードマスク層１４のエッチングは、ハードマスク層１４の表面に対して約８０度以上約９０度以下の角度で垂直に行われる。特に、ハードマスク層１４の厚さを後に形成されるリセスの深さよりも小さくしておくことにより、後続のリセスの形成後にハードマスク層１４を完全に除去することができる。また、スクリーン酸化膜１３を約５０Å以上約２００Å以下の厚さで残すか、若しくは活性領域１２の一部を約５０Å以上約２００Å以下の厚さで除去する。
【００３８】
次に、図２Ｅに示すように、フォトレジストパターン１６とＢＡＲＣ１５とを除去する。
【００３９】
次に、図２Ｆに示すように、パターニングされたハードマスク層１４をエッチングバリアとして用い、スクリーン酸化膜１３と活性領域１２とを所定の深さにエッチングして、底部のＣＤが上部のＣＤより大きく、底部が平坦なリセス１７を形成する。この際、リセス１７の形成と同時に、ハードマスク層１４が除去される。
【００４０】
ここで、底部のＣＤが上部のＣＤより大きく、底部が平坦なリセス１７を形成するために、以下に示す条件でエッチングを行う。まず、ＣＦ４又はＣＨＦ３を単独で、又はＣＦ４及びＣＨＦ３を混合して用い、スクリーン酸化膜１３をエッチングする。次に、Ｃｌ２、ＨＢｒ、Ｏ２、ＳＦ６及びＮ２の混合ガスを用いてシリコン基板１０の活性領域１２を所定の深さまで垂直にエッチングする。最後に、等方性エッチングを行い、底部のＣＤが上部のＣＤより大きく、底部が平坦なリセス１７を形成する。
【００４１】
この等方性エッチングは、約１０ｍＴｏｒｒ以上約１００ｍＴｏｒｒ以下の圧力下において、エッチング装置の上部電力（ｈｉｇｈ  ｔｏｐ  ｐｏｒｔｉｏｎ  ｐｏｗｅｒ）を約４００Ｗ以上約１５００Ｗ以下、及び底部電力（ｌｏｗ  ｂｏｔｔｏｍ  ｐｏｒｔｉｏｎ  ｐｏｗｅｒ）を約０Ｗ以上約５Ｗ以下の範囲に維持した状態で行われる。また、上記エッチングは、誘導結合プラズマ（ＩＣＰ）タイプのエッチング装置を用いて、同じチャンバ内（ｉｎ−ｓｉｔｕ）で行われる。この時、Ｃｌ２とＨＢｒとの混合割合は約１：約０．５〜約３であり、リセスの深さが約５００Å以上約２０００Å以下の範囲になるように制御される。この等方性エッチングには、ＣＦ４、Ｏ２、Ｈｅ及びＡｒの混合ガスが用いられ、約１０Å／ｓｅｃ以下のエッチング速度でエッチングが行われる。
【００４２】
等方性エッチングを実施すると、リセス１７を形成するためにシリコン基板１０を垂直にエッチングした際に生成されたポリマーが、リセス１７の底部においては、リセス１７の上部よりも速くエッチングされ、それにより底部のＣＤを拡大することができる。また、この等方性エッチングは、リセス１７の側壁表面に形成されるホーン（ｈｏｒｎ）と呼ばれるシリコン残留物を除去することができる。
【００４３】
次に、リセス１７の形成後に、等方性のケミカルドライエッチング（ＣＤＥ）を行い、損傷を受けた上記結果物の表面層を除去し、リセス１７の上部端及び底部端に丸味をもたせる。ここで、等方性のＣＤＥは、ダウンストリーム方式で、マイクロ波又はＩＣＰタイプのプラズマを用いて行われる。また、等方性のＣＤＥには、ＣＦ４及びＯ２の混合ガス、若しくはＮＦ３、Ｏ２及びＨｅの混合ガスが単独で用いられ、又はこれらの混合ガスが混合されて用いられ、約１５０Å／ｍｉｎ以下のエッチング速度でエッチングが行われる。
【００４４】
次に、ウェット洗浄を行いスクリーン酸化膜１３を除去した後、リセス１７を含む領域の表面にゲート酸化膜（図示せず）を形成し、コンフォーマル酸化（ｃｏｎｆｏｒｍａｌ  ｏｘｉｄａｔｉｏｎ）を行い上部端に丸味をもたせる。
【００４５】
次に、リセス１７の表面に金属層（図示せず）を蒸着によって形成した後、金属層をパターニングし、ゲート電極（図示せず）を形成する。
【００４６】
以後、図には示さないが、公知である一連の工程を行い、本発明に係る半導体素子のトランジスタ製造を完了する。
【００４７】
以上、本発明の半導体素子のトランジスタ製造方法は、半導体素子のデザインルールが約５０ｎｍまで減少しても、半導体素子の製造工程に適用され、ゲート構造とリセスとの間の不整合により生じる損傷を低減し、有効チャネル長を容易に確保することができる。それにより、半導体素子のリフレッシュ特性を改善することができ、ＳＡＣフェイルの発生確率を減らすことにより、半導体素子の歩留まりを向上させることができる。
【００４８】
尚、本実施の形態においては、図２Ｆに示すように、底部のＣＤが上部のＣＤより大きく、底部が平坦に形成されたリセスを形成する場合について説明したが、図１に示すように、様々な断面形状のリセスを形成してもよい。
【００４９】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る半導体素子のトランジスタ製造方法によって形成されるリセスの一例を示す断面図である。
【図２Ａ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【図２Ｃ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【図２Ｄ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【図２Ｅ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【図２Ｆ】本発明の実施の形態に係る半導体素子のトランジスタ製造方法を説明するための各工程における断面図である。
【符号の説明】
【００５１】
１０    シリコン基板
１１    素子分離膜
１２    活性領域
１３    スクリーン酸化膜
１４    ハードマスク層
１５    底部反射防止膜（ＢＡＲＣ）
１６    フォトレジストパターン
１７    リセス
【図２Ａ】
2006310749.tif 000003
【図２Ｂ】
2006310749.tif 000004
【図２Ｃ】
2006310749.tif 000005
【図２Ｄ】
2006310749.tif 000006
【図２Ｅ】
2006310749.tif 000007
【図２Ｆ】
2006310749.tif 000008
【図１】
2006310749.tif 000009