(57)【要約】      （修正有）【課題】実装密度の向上した上部ドレインＭＯＳを提供する。【解決手段】上部ドレインＭＯＳゲートデバイスは、半導体ダイの最上部にドレイン１７を有し、ダイ基板の底部にソース２０を有する。間隔を空けた平行トレンチ３０，３１は、ダイ上面から、ドリフト領域１４、チャネル領域１３を介して延び、基板領域において終了する。各トレンチ３０，３１の底部は、基板ソースをチャネル領域に短絡させるためにシリサイド導体５０，５１を収容する。シリサイド導体５０，５１は、その後、その上面において絶縁され、ゲート電極３６，３７が、チャネル／ソース短絡部を収容するものと同じトレンチ３０，３１に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
上部ドレインＭＯＳゲートデバイスであって、組み合わせとして、
上面及び底面と、前記底面から延びる一導電タイプの基板と、前記基板上の第二の導電タイプのチャネル領域と、前記チャネル領域上の前記一導電タイプのドリフト領域と、を有する半導体ダイと、
前記上面から延びて前記ドリフト領域と前記チャネル領域とを貫通して前記基板領域で終端する、平行に離間した複数のトレンチであって、前記トレンチのそれぞれの底部は、前記基板領域を前記チャネル領域に接続する導電層をそれぞれ有する、複数のトレンチと、
前記トレンチのそれぞれの底部における底部絶縁部と、
少なくとも前記チャネル領域の深さの部分に隣接した、前記トレンチのそれぞれの壁を覆うゲート酸化物と、
前記トレンチのそれぞれの内部において、その底部では前記底部絶縁部によって境界され、その側部では前記ゲート酸化物ライナによって境界された導電ゲート部と、
前記導電ゲート部の上部の上方において、前記トレンチの上部を実質的に充填する上部絶縁部と、
前記上面に配置され、前記トレンチ間の前記ドリフト領域に接触した上部ドレイン電極と、
前記底面に接続された底部ソース電極と、
を備えるデバイス。
【請求項２】
前記一導電タイプは、Ｎタイプである、請求項１記載のデバイス。
【請求項３】
前記導電部は、導電性ポリシリコンである、請求項１記載のデバイス。
【請求項４】
前記トレンチの前記底部の前記導電層は、導電性シリサイドで形成されている、請求項１記載のデバイス。
【請求項５】
更に、前記ドリフト領域層上に、前記一タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項１記載のデバイス。
【請求項６】
更に、前記ドリフト領域上に導電性シリサイド層を含む、請求項１記載のデバイス。
【請求項７】
更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１記載のデバイス。
【請求項８】
更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一タイプの接触拡散部を含む、請求項１記載のデバイス。
【請求項９】
更に、前記ドリフト領域層上に、前記一タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項４記載のデバイス。
【請求項１０】
更に、前記ドリフト領域上に、導電性シリサイド層を含む、請求項１記載のデバイス。
【請求項１１】
更に、前記ドリフト領域上に、導電性シリサイド層を含む、請求項９記載のデバイス。
【請求項１２】
更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１０記載のデバイス。
【請求項１３】
更に、前記第二の導電タイプの拡散部であって、前記チャネル層と前記基板との間に配置され、前記チャネル層よりも高濃度を有する拡散部を含む、請求項１１記載のデバイス。
【請求項１４】
更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一タイプの接触拡散部を含む、請求項１３記載のデバイス。
【請求項１５】
前記導電性シリサイド層は、単一の堆積ステップにおいて形成される、請求項１０記載のデバイス。
【発明の詳細な説明】
【関連出願の説明】
【０００１】
本願は、出典を明示することによりその開示内容全体を本願明細書の一部とする２００４年１０月１日提出の米国仮出願第６０／６１５，４４７号の利益及び優先権を主張する。
【０００２】
本発明は、更に、出典を明示することによりその内容を本願明細書の一部とするＤａｎｉｅｌ  Ｍ．Ｋｉｎｚｅｒ、Ｄａｖｉｄ  Ｐａｕｌ  Ｊｏｍｅｓ、及びＫｙｌｅ  Ｓｐｒｉｎｇ名義で２００５年９月１日に提出された同時係属出願ＩＲ−２７５１「上部ドレインＭＯＳゲートデバイス及びその製造プロセス」米国出願番号第１１／２１７，８７０号に関連する。
【技術分野】
【０００３】
本発明は、パワーＭＯＳゲートデバイスに関し、特に、半導体ダイの接合受領面の上にドレインが存在するデバイスに関する。
【背景技術】
【０００４】
デバイスドレインが半導体ダイ又はウェーハの接合受領面の上に存在するパワーＭＯＳＦＥＴは、周知である。こうしたデバイスは、ダイの上面内に深く配置された本体接合部にソースを短絡させる手段を有する必要がある。この接合部を作成するのに利用可能な一方法は、本体接合部へ延び、その後、トレンチ底部において導電短絡を形成する専用のトレンチを形成することだった。これは、デバイスのセル（又はストライプ）毎に、ポリシリコンゲートトレンチと、間隔を空けた別個の短絡トレンチとを必要とすることから、ダイの面積を使用する。
【発明の開示】
【０００５】
本発明によれば、ソースと本体との短絡は、ゲートトレンチの底部において形成されるため、トレンチタイプのパワーＭＯＳゲートデバイスにおいて、高いゲートトレンチ密度が可能となる。好ましくは、短絡材料は、ゲートポリシリコンとドレインとの上にわたる断続シリサイド層の一部である、トレンチ底部の導電性シリサイドである。
【発明を実施するための最良の形態】
【０００６】
先ず図１を参照すると、二つの隣接する「セル」を断面により図示しており、「セル」は、半導体ダイ内で延長或いは封入してよく、本発明に従って構築し得るものであり、ソースと本体との接合部は、各ゲートトレンチの底部に存在する。
【０００７】
したがって、図１において、図示したデバイスは、薄いＮ+タイプの層１１を上に有したＮ++基板１０を有する。Ｐ+層１２は、層１１の上に形成され、Ｐチャネル層１３は、層１２の上に形成される。Ｎ-ドリフト領域１４は、層１３の上に形成され、Ｎ+ドレイン接触層１５は、層１４の上に形成される。導電シリサイド層１６は、層１５の上に配置され、前部ドレイン金属１７は、シリサイド層１６の上に、接触して配置される。後部ソース金属２０は、本体１０の底部に堆積させることに留意されたい。Ｎチャネルデバイスが図示されている。導電形式を反転し、Ｐチャネルデバイスを形成してもよい。
【０００８】
他の多数の同一のトレンチのうち、二つのゲートトレンチは、トレンチ３０及び３１として図示したように、ウェーハにおいて形成される。トレンチ３０及び３１は、それぞれ底部酸化物セグメント３２及び３３のような絶縁酸化物を収容し、それぞれゲート酸化物３４及び３５により内側を覆われる。それぞれポリシリコン等で構成された導電ゲート部３６及び３７は、トレンチ３０及び３１内に配置され、ゲート３６及び３７とドレイン１７との間に適切な電位を加えた時、ゲート酸化物３４及び３５に対向するチャネル領域を反転させ、上部ドレイン１７と底部ソース２０との間でデバイスをオンにする作用が可能である。
【０００９】
全てのゲート３６、３７は、任意の望ましい形で、共に適切に接続されることに留意されたい（図示せず）。更に、トレンチ３０及び３１は、ポリ部３６及び３７の上方において、酸化物充填キャップ４０及び４１によって充填されることに留意されたい。
【００１０】
Ｎ領域１４と、Ｐ領域１３と、Ｎ領域１０とによって構成される寄生的Ｎ／Ｐ／Ｎトランジスタは、このバイポーラデバイスがオンになるのを防止するために短絡させる必要がある。本発明によれば、この短絡は、各トレンチ３０及び３１の底部において提供される。そのため、導電シリサイド短絡５０及び５１が、それぞれトレンチ３０及び３１の底部において形成され、ソース領域１０及び１１を、チャネル領域１３からのＰ+チャネル延長部に電気的に接続させる。
【００１１】
この短絡は、それぞれＮ+及びＮ接触領域６０及び６１の提供によって改善される。
【００１２】
図２乃至図５は、デバイス製造のための新規のプロセスと共に、本発明の第二の実施形態を図示している。
【００１３】
先ず図２を参照すると、初期プロセスステップと共に開始Ｎ++基板１００が図示されている。図１の実施形態と同様に、基板１００は、上にＮ層１０１を有し、層１０１の上にＰ+層１０２が存在する。Ｐチャネル層１０３は、チャネル接触層１０２の上に存在し、Ｎ+タイプドリフト領域１０４は、層１０３の上に存在する。上記及び図１の様々な層の厚さは、図の右手余白にマイクロメートルの単位で記載され、上部余白にオングストロームの単位で記載されている。
【００１４】
ウェーハを準備するシーケンスの第一の主要なステップとして、図２に示したように、ダイ上面の上で酸化物１１０を生成し、フォトリソグラフィステップを実行し、最終的に、一定の深度でドリフト領域１０４内へ延びる、間隔の空いたトレンチ１１１及び１１２を発生させ、層１０４に酸化物被覆メサ１１３及び１１４を残す。
【００１５】
その後、図３に示したように、更なるトレンチエッチングを行い、トレンチ１２０及び１２１を形成し、Ｎタイプ本体短絡インプラント１２２及び１２３をトレンチ１２０及び１２１それぞれの底部に形成する。
【００１６】
次に、ゲート酸化物（４５０Å）１２４、１２５をトレンチ１２０及び１２１それぞれにおいて生成し、ポリシリコン部１２６及び１２７をトレンチ１２０及び１２１それぞれに充填する。これらのポリシリコン部１２６及び１２７は、その後、ドーピングして導電性とし、次に、中心長さに沿って、それぞれインプラント１２２、１２３までエッチングする。
【００１７】
次に、窒化物層１３１及び１３２（１５０Å）を、トレンチ１２０及び１２１内において、ポリシリコンゲート部１２６及び１２７の露出壁全体に堆積させる。この後、窒化物及び酸化物エッチングにより、インプラント１２２及び１２３が露出される。インプラント（リン）は、必要ならば、短絡駆動の前に、この時点で実施可能であることに留意されたい。
【００１８】
次に図４を参照すると、更なるトレンチエッチングを実施して、ポリシリコンゲート１２６及び１２７の高さを低減し、トレンチ１２０及び１２１の底部において、Ｎ層１０１に対する窓１４０、１４１を開く。
【００１９】
その後、図５に示したように、スペーサ窒化物層１３１、１３２を除去し、メサ酸化物エッチングを実施して、酸化物１１０をメサ１１３及び１１４のレベルまで同平面となるように除去する。その後、Ｎ+ドレインインプラント１５０、１５１を、Ｎドリフト領域１１３及び１１４の最上部に形成する
【００２０】
次に、チタン層１５５及び１５６をドレインインプラント１５０、１５１それぞれの上に堆積させ、同時に、チタン接触層１５７及び１５８をトレンチ１２０及び１２１の底部に堆積させ、同じトレンチにおいて、ポリシリコンゲートとの本体短絡部として機能させる。急速熱アニールプロセスを実施し、余分なチタンを取り去り、その後、更なる急速熱アニールを行う。
【００２１】
その後、トレンチ１２０及び１２１に、絶縁材（図示せず）を充填し、ドレイン接触部（図示せず）を、ダイ最上部に形成し、シリサイド１５５及び１５６に接触させ、更に、ドレイン接触部（図示せず）を、基板１００の底部に堆積させる。
【００２２】
以上、本発明をその特定の実施形態に関連して説明してきたが、その他の多数の変更及び変形並びにその他の用途は当業者には明らかであろう。したがって、本発明は本明細書での特定の開示により限定されないことが好ましい。
【図面の簡単な説明】
【００２３】
【図１】各ゲートトレンチの底部において、シリサイドコーティングがＰ／Ｐ+基部（又はチャネル）領域と底部Ｎ／Ｎ+ソースとを短絡させる二つの隣接したゲートトレンチを示す、本発明によるトレンチデバイスの僅かな部分の断面図。
【図２】本発明の第二の実施形態のための初期プロセスステップ後、及びトレンチエッチング及びＴＥＯＳ（酸化物）堆積後の開始ウェーハの僅かな部分を示す図。
【図３】第二のトレンチエッチングと、ポリ堆積及びポリドーピングと、窒化物堆積と、本体短絡インプラント及び駆動との後の図２の構造を示す図。
【図４】第三のトレンチエッチングと本体短絡酸化物及び駆動との後の図３の構造を示す図。
【図５】窒化物除去と、メサ酸化物エッチングと、ソースドレインインプラントと、Ｔｉ堆積及び急速温度アニールと、金属Ｔｉの除去との後、Ｎ＋ドレイン接触領域上で、ポリシリコンゲートに沿ってケイ化チタン層を残し、トレンチ底部においてＮ＋／Ｐ＋接合部を短絡させる、図４のデバイスを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成17年12月16日(2005.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記導電ゲート部は、導電性ポリシリコンである、請求項１記載のデバイス。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
更に、前記ドリフト領域層上に、前記一導電タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項１記載のデバイス。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一導電タイプの接触拡散部を含む、請求項１記載のデバイス。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
更に、前記ドリフト領域層上に、前記一導電タイプのキャリアの増加した濃度を有する接触拡散部を含む、請求項４記載のデバイス。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１４
【補正方法】変更
【補正の内容】
【請求項１４】
更に、前記トレンチの前記壁に形成され、前記チャネル領域から前記基板へ延び、前記導電層の外側の壁に接触する前記一導電タイプの接触拡散部を含む、請求項１３記載のデバイス。
【外国語明細書】
1. TITLE OF THE INVENTION
TOP DRAIN FET WITH INTEGRATED BODY SHORT
2. DETAILED DESCRIPTION OF THE INVENTION
RELATED APPLICATIONS
This application claims the benefit and priority of U.S. Provisional Application No. 60/615,447, filed October 1, 2004 the entire disclosure of which is incorporated by reference herein. 
This invention is also related to copending application IR-2751  entitled TOP DRAIN MOSGATED DEVICE AND PROCESS OF MANUFACTURE THEREFOR, U.S. Serial No. 11/217,870, filed September 1, 2005 in the names of Daniel M. Kinzer, David Paul Jones and Kyle Spring the subject matter of which is incorporated herein by reference.
FIELD OF THE INVENTION 
This invention relates to power MOSGATED devices and more specifically to such devices in which the drain is atop the junction-receiving surface of a semiconductor die.
BRIEF DESCRIPTION OF THE INVENTION
Power MOSFETs in which the device drain is on top of the junction-receiving surface of the semiconductor die or wafer are well known.  Such devices must have a means for shorting the source to body junction which is disposed deeply within the top surface of the die.  One way of making this junction available has been to form a dedicated trench which extends to the body junction and then forming a conductive short at the trench bottom.  This uses die area since it requires a polysilicon gate trench and a separate spaced shorting trench for each cell (or stripe) of the device.
In accordance with the present invention, the source to body short is formed at the bottom of the gate trench, thus permitting a higher density of gate trenches in a trench type power MOSGATED device.  Preferably, the shorting material is a conductive silicide at the trench bottom which is a portion of an interrupted silicide layer over the gate polysilicon and drain.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS
Referring first to Figure 1, there is shown, in cross-section, two adjacent "cells", which may be elongated or enclosed in a semiconductor die and constructed in accordance with the invention, and in which the source to body junction is at the bottom of each gate trench.
Thus, in Figure 1, the device shown has an N++ substrate 10 which has a thin N+ type layer 11 thereon.  A P+ layer 12 is formed atop layer 11 and a P channel layer 13 is formed atop layer 12.  An N- drift region 14 is formed atop layer 13 and an N+ drain contact layer 15 is formed atop layer 14.  A conductive silicide layer 16 is disposed atop layer 15 and a front drain metal 17 is disposed atop and in contact with silicide layer 16.  Note that a back source metal 20 is deposited on the bottom of body 10.  An N channel device is shown.  The conductivity types may be reversed to form a P channel device.
Two gate trenches, among a large number of other identical trenches, are formed in the wafer, shown as trenches 30 and 31.  Trenches 30 and 31 receive insulation oxides such as bottom oxide segments 32 and 33 respectively and are lined with gate oxides 34 and 35 respectively.  Conductive gate masses 36 and 37 respectively of polysilicon or the like are disposed in trenches 30 and 31 and are operable upon the application of a suitable potential between gates 36 and 37 and drain 17 to invert the channel regions opposite to gate oxides 34 and 35 to turn on the device between top drain 17 and bottom source 20.
Note that all gates 36, 37 are suitably connected together in any desired manner (not shown).  Note further that the trenches 30 and 31 are filled above the poly masses 36 and 37 by oxide fillers and caps 40 and 41.
It is necessary to short circuit the parasitic N/P/N transistor formed by N region 14; P region 13; and N region 10 to prevent the turn on of this bipolar device.  In accordance with the invention, this short is provided at the bottom of each trench 30 and 31.  Thus, conductive silicide shorts 50 and 51 are formed in the bottom of trenches 30 and 31 respectively, electrically connecting source regions 10 and 11 to the P+ channel extension from channel region 13.
This short is improved by the provision of N+ and N contact regions 60 and 61 respectively.
Figures 2 to 5 show a second embodiment of the invention, along with a novel process for the device fabrication.
Referring first to Figure 2, there is shown the starting N++ substrate 100 with initial process steps.  Like the embodiment of Figure 1, the substrate 100 has an N layer 101 on its top and a P+ layer 102 is atop layer 101.  A P channel layer 103 is atop the channel contact layer 102 and an N+ type drift region 104 is atop layer 103.  The thicknesses of the various layers stated above and in Figure 1 are labeled in the right hand margin of the Figures in micrometers, and on the top margin in angstroms.
As a first major step in the sequence to prepare the wafer, and as shown in Figure 2, an oxide 110 is grown atop the die top surface and a photolithographic step is carried out, ultimately ending in spaced trenches 111 and 112 extending into drift region 104 for a given depth, leaving oxide-covered mesas 113 and 114 in layer 104.
Thereafter, and as shown in Figure 3, there is a further trench etch, forming trenches 120 and 121 and an N type body short implants 122 and 123 are formed in the bottoms of trenches 120 and 121 respectively.
A gate oxide (450Å) 124, 125 is then grown in trenches 120 and 121 respectively, and polysilicon masses 126 and 127 fill trenches 120 and 121 respectively.  These masses 126 and 127 are then doped and made conductive and are then etched along their central lengths down to implants 122, 123 respectively.
Nitride layers131 and 132 (150Å) are then deposited into trenches 120 and 121 over the exposed walls of polysilicon gate masses 126 and 127.  This is followed by a nitride and oxide etch to expose implants 122 and 123.  Note that the implants (phosphorus) 122 and 123 can be carried out at this point, if desired, followed by a short drive.
Turning next to Figure 4, a further trench etch is carried out, reducing the height of the polysilicon gates 126, 127; and opening windows 140, 141 in the bottom of trenches 120 and 121 to the N layer 101.
Thereafter, and as shown in Figure 5, the spacer nitride layers 131, 132 are removed and a mesa oxide etch is carried out, removing the oxide 110 down to the level of and coplanar with mesas 113 and 114.  N+ drain implants 150, 151 are then formed in the tops of N drift regions 113 and 114.
Titanium layers 155 and 156 are then deposited atop the drain implants 150, 151 respectively and, at the same time, titanium contact layers 157 and 158 are deposited at the bottoms of trenches 120 and 121, acting as body shorts in the same trench with the polysilicon gates.  A rapid thermal anneal process is carried out and excess titanium is stripped, followed by a further rapid thermal anneal.
Thereafter, trenches 120 and 121 are filled with insulation (not shown); a drain contact (not shown) is formed on the die top and in contact with silicides 155 and 156; and a drain contact (not shown) is deposited on the bottom of substrate 100.
Although the present invention has been described in relation to particular embodiments thereof, many other variations and modifications and other uses will become apparent to those skilled in the art.  It is preferred, therefore, that the present invention be limited not by the specific disclosure herein.
3. BRIEF DESCRIPTION OF THE DRAWINGS
Figure 1 is a cross-section of a small portion of a trench device in accordance with the invention, showing two adjacent gate trenches in which a silicide coating shorts together the P/P+ base (or channel) region and the bottom N/N+ source at the bottom of each gate trench.
Figure 2 shows a small portion of a starting wafer after initial process steps for a second embodiment of the invention and after a trench etch and a TEOS (oxide) deposition..
Figure 3 shows the structure of Figure 2 after a second trench etch, poly deposition and poly doping, a nitride deposition and a body short implant and drive.
Figure 4 shows the structure of Figure 3 after a third trench etch and a body short oxide and drive.
Figure 5 shows the device of Figure 4 after nitride removal; a mesa oxide etch; a source drain implant; a Ti deposition and rapid temperature anneal, and removal of metallic Ti, leaving a titanium silicide layer atop the N+ drain contact region and along the polysilicon gate and shorting the N+/P+ junction at the bottom of the trench.
1.  A top drain MOSgated device, comprising, in combination, a semiconductor die having a top and bottom surface, a substrate of one conductivity type extending from said bottom surface, a channel region of a second conductivity type atop said substrate and a drift region of said one conductivity type atop said channel region; a plurality of parallel spaced trenches extending from said top surface, and through said drift region, said channel region and terminating in said substrate region; the bottom of each of said trenches having respective conductive layers connecting said substrate region to said channel region; a bottom insulating mass in the bottom of each of said trenches; a gate oxide lining the walls of each of said trenches adjacent at least a portion of the depth of said channel region; a conductive gate mass within each of said trenches and bounded on their bottoms by said bottom insulating mass and at their sides by said gate oxide liners; a top insulation mass substantially filling the tops of said trenches above the tops of said conductive gate masses; and a top drain electrode disposed on said top surface and in contact with said drift region between said trenches; and a bottom source electrode connected to said bottom surface.
2.  The device of claim 1, wherein said one conductivity is the N type.
3.  The device of claim 1, wherein said conductive mass is conductive polysilicon.
4.  The device of claim 1, wherein said conductive layers on the bottom of said trenches is of a conductive silicide.
5.  The device of claim 1, which further includes a contact diffusion of increased concentration of carriers of said one type atop said drift region layer.
6.  The device of claim 1, which further includes a conductive silicide layer atop said drift region.
7.  The device of claim 1, which further includes a diffusion of said second conductivity type and of greater concentration than that of said channel layer disposed between said channel layer and said substrate.
8.  The device of claim 1, which further includes a contact diffusion of said one type formed on the walls of said trenches and extending from said channel region to said substrate and contacting the exterior side walls of said conductive layers.
9.  The device of claim 4, which further includes a contact diffusion of increased concentration of carriers of said one type atop said drift region layer.
10.  The device of claim 4, which further includes a conductive silicide layer atop said drift region.
11.  The device of claim 9, which further includes a conductive silicide layer atop said drift region.
12.  The device of claim 10, which further includes a diffusion of said second conductivity type and of greater concentration than that of said channel layer disposed between said channel layer and said substrate.
13.  The device of claim 11, which further includes a diffusion of said second conductivity type and of greater concentration than that of said channel layer disposed between said channel layer and said substrate.
14.  The device of claim 13, which further includes a contact diffusion of said one type formed on the walls of said trenches and extending from said channel region to said substrate and contacting the exterior side walls of said conductive layers.
15.  The device of claim 10, wherein said conductive silicide layers are applied in a single deposition step.
1. ABSTRACT
A top drain MOSgated device has its drain on the top of semiconductor die and its source on the bottom of the die substrate.  Spaced parallel trenches extend from the die top surface through a drift region, a channel region and terminate on the substrate region.  The bottoms of each trench receive a silicide conductor to short the substrate source to channel regions.  The silicide conductors are then insulated at their top surfaces and gate electrodes are placed in the same trenches as those receiving the channel/source short.
2. REPRESENTATIVE DRAWING
Fig. 1
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