(57)【要約】【課題】  バリスタ素子部と、インダクタ素子部とをクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができ、部品のコンパクト化が図れる複合積層型電子部品を提供する。【解決手段】  バリスタ素子部（１０）と、インダクタ素子部（２０）と、これらの双方の素子部を接合するために介在される接合中間層（５０）とを有し、その接合中間層（５０）は、組成の異なる第１番目から第Ｎ番目までのＮ層（Ｎは２以上の整数）の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、インダクタ素子部と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であり、バリスタ素子部と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内に構成される。【選択図】  図３
2006216636.tif 000002
【特許請求の範囲】
【請求項１】
バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、
前記フェライト層は、非磁性のＺｎ系フェライトからなり、
前記バリスタ層は、その主成分がＺｎＯからなり、
前記接合中間層は、組成の異なる第１番目から第Ｎ番目までのＮ層（Ｎは２以上の整数）の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、
前記フェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であり、前記バリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内に構成されてなることを特徴とする複合積層型電子部品。
【請求項２】
前記接合中間層は、組成の異なる第１番目から第２番目までの２層の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、
前記フェライト層の線膨張率をαf（ｐｐｍ／Ｋ）、これに接する第１番目の接合膜の線膨張率をαC1（ｐｐｍ／Ｋ）、前記第１番目の接合膜と接する第２番目の接合膜の線膨張率をαC2（ｐｐｍ／Ｋ）、前記第２番目の接合膜と接するバリスタ層の線膨張率をαV（ｐｐｍ／Ｋ）とした場合、
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係を満たしてなる請求項１に記載の複合積層型電子部品。
【請求項３】
前記接合中間層は、組成の異なる第１番目から第３番目までの３層の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、
前記フェライト層の線膨張率をαf（ｐｐｍ／Ｋ）、これに接する第１番目の接合膜の線膨張率をαC1（ｐｐｍ／Ｋ）、前記第１番目の接合膜と接する第２番目の接合膜の線膨張率をαC2（ｐｐｍ／Ｋ）、前記第２番目の接合膜と接する第３番目の接合膜の線膨張率をαC3（ｐｐｍ／Ｋ）、前記第３番目の接合膜と接するバリスタ層の線膨張率をαV（ｐｐｍ／Ｋ）とした場合、
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αC3（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC3 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係を満たしてなる請求項１に記載の複合積層型電子部品。
【請求項４】
前記非磁性のＺｎ系フェライトは、ＺｎまたはＦｅの一部をＮｉ，Ｍｇ，Ｍｎ，Ｃｕの少なくとも１種で置換された組成を含むものである請求項１ないし請求項３のいずれかに記載の複合積層型電子部品。
【請求項５】
前記接合中間層を構成する各接合膜は、それぞれ、前記フェライト層を構成する組成成分と酸化亜鉛（ＺｎＯ）を所定の割合で混合することにより構成されてなる請求項１ないし請求項４のいずれかに記載の複合積層型電子部品。
【請求項６】
前記接合中間層は、Ｋ，Ｎａ，またはＬｉが含有されてなる請求項１ないし請求項５のいずれかに記載の複合積層型電子部品。
【請求項７】
前記非磁性のＺｎ系フェライトは、酸化鉄がＦｅ2Ｏ3換算で４０〜５０モル％、酸化亜鉛がＺｎＯ換算で残部モル％含有されており、
前記バリスタ層は、その主成分であるＺｎＯが９５〜９８モル％含有されてなる請求項１ないし請求項６のいずれかに記載の複合積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方のブロックを接合するために介在される接合中間層とを有する複合積層型電子部品に関し、特に、２つの素子部をクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができる複合積層型電子部品に関する。
【背景技術】
【０００２】
コンピュータ機器等では、機器自らノイズを発生させないように、また、外部から機器内にノイズを侵入させないように、回路基板の入出力部や回路途中にフェライトチップやコンデンサチップやバリスタ等が組み込まれている。
【０００３】
しかしながら、積層型バリスタ、インダクタ（フェライトチップ）、コンデンサチップ等の多くの部品を回路基板に付加すると、これらの部品が基板面積を多く占有してしまい、実装スペースが拡大してしまうという問題がある。また、部品点数が増えることによりコストアップの問題が生じてしまう。
【０００４】
このような問題に対して各素子チップを互いに接合させた状態で一体化焼結させて複合部品をつくり、部品のコンパクト化、実装スペースの削減化等を図る試みがなされている。
【０００５】
特に、一体化焼結が困難とされているバリスタとインダクタ（フェライトチップ）の一体化に関する先行技術として、例えば、特開平７−２２０９０６号公報には、層はがれやデラミネ−ションやクラックを抑制した複合機能素子を提供することを目的とし、バリスタ特性を有する半導体磁器と、磁性材料磁器を接合して一体成形する場合において、半導体磁器と磁性材料磁器の双方にＢｉ2Ｏ3およびガラス組成物を添加する旨の提案がなされている。しかしながら、この提案においても依然として半導体磁器と磁性体磁器の界面での接合面にクラックが生じやすい傾向があり、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。
【０００６】
また、特開平７−２２２１０号公報には、バリスタ特性を備える半導体磁器とＦｅ−Ｎｉ−Ｚｎ系材料を主成分とする磁性体磁器とを積層して一体成形する場合において、半導体磁器と磁性体磁器の双方にＢｉを添加するように構成する旨の提案がなされている。しかしながら、この提案においても、上記の先行技術と同様に、半導体磁器と磁性体磁器の界面での接合面にはクラックが生じやすく、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。
【０００７】
また、特開平９−２８３３３９号公報には、インダクタブロックとバリスタブロックとの間に、磁性体組成物およびバリスタ組成物の混合物からなる中間層を設ける旨の提案がなされている。しかしながら、単に混合物からなる中間層を設けることのみでは、磁性体組成物側へのクラックの発生を避けることは難しい。さらに、中間層の厚さを極力薄くして素子全体のコンパクト化を図ることも困難であるといえる。
【０００８】
また、本願発明が接合対象の片側素子として特定しているインダクタ素子部は、その素地が非磁性フェライトからなり、いわゆる空芯コイルを形成するものである。空芯コイルを構成するインダクタは、より高い周波数領域まで良好な特性を示すという長所がある代わりに、芯体が非磁性であるためにコイルを多く巻かなければならないというスペース上の問題があり、インダクタ自体の大きさは、通常の磁性フェライト素地を用いる場合と比べてわずかに大きくなってしまう。そのため、接合のために設けられる中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図ることが要求されるという特殊な事情がある。
【０００９】
【特許文献１】特開平７−２２０９０６号公報
【特許文献２】特開平７−２２２１０号公報
【特許文献３】特開平９−２８３３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような実状のもとに本発明は創案されたものであって、その目的は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部とをクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができ、部品のコンパクト化が図れる複合積層型電子部品を提供することにある。
【課題を解決するための手段】
【００１１】
このような課題を解決するために、本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、前記フェライト層は、非磁性のＺｎ系フェライトからなり、前記バリスタ層は、その主成分がＺｎＯからなり、前記接合中間層は、組成の異なる第１番目から第Ｎ番目までのＮ層（Ｎは２以上の整数）の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、前記フェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であり、前記バリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内に構成される。
【００１２】
また、本発明の好ましい態様として、前記接合中間層は、組成の異なる第１番目から第２番目までの２層の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、前記フェライト層の線膨張率をαf（ｐｐｍ／Ｋ）、これに接する第１番目の接合膜の線膨張率をαC1（ｐｐｍ／Ｋ）、前記第１番目の接合膜と接する第２番目の接合膜の線膨張率をαC2（ｐｐｍ／Ｋ）、前記第２番目の接合膜と接するバリスタ層の線膨張率をαV（ｐｐｍ／Ｋ）とした場合、
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係を満たしてなるように構成される。
【００１３】
また、本発明の好ましい態様として、前記接合中間層は、組成の異なる第１番目から第３番目までの３層の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、前記フェライト層の線膨張率をαf（ｐｐｍ／Ｋ）、これに接する第１番目の接合膜の線膨張率をαC1（ｐｐｍ／Ｋ）、前記第１番目の接合膜と接する第２番目の接合膜の線膨張率をαC2（ｐｐｍ／Ｋ）、前記第２番目の接合膜と接する第３番目の接合膜の線膨張率をαC3（ｐｐｍ／Ｋ）、前記第３番目の接合膜と接するバリスタ層の線膨張率をαV（ｐｐｍ／Ｋ）とした場合、
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αC3（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC3 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係を満たしてなるように構成される。
【００１４】
また、本発明の好ましい態様として、前記非磁性のＺｎ系フェライトは、ＺｎまたはＦｅの一部をＮｉ，Ｍｇ，Ｍｎ，Ｃｕの少なくとも１種で置換された組成を含み構成される。
【００１５】
また、本発明の好ましい態様として、前記接合中間層を構成する各接合膜は、それぞれ、前記フェライト層を構成する組成成分と酸化亜鉛（ＺｎＯ）を所定の割合で混合することにより構成される。
【００１６】
また、本発明の好ましい態様として、前記接合中間層は、Ｋ，Ｎａ，またはＬｉが含有され構成される。
【００１７】
また、本発明の好ましい態様として、前記非磁性のＺｎ系フェライトは、酸化鉄がＦｅ2Ｏ3換算で４０〜５０モル％、酸化亜鉛がＺｎＯ換算で残部モル％含有されており、前記バリスタ層は、その主成分であるＺｎＯが９５〜９８モル％含有されてなるように構成される。
【発明の効果】
【００１８】
本発明の複合積層型電子部品は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有し、その接合中間層は、組成の異なる第１番目から第Ｎ番目までのＮ層（Ｎは２以上の整数）の接合膜を積層することにより構成されるとともに、それらの総和厚さが２４０μｍ以下であり、インダクタ素子部のフェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であり、バリスタ素子部のバリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であるように構成しているので、接合界面におけるクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができて部品のコンパクト化が図れる。
【発明を実施するための最良の形態】
【００１９】
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品に関するものであり、本発明の要部は、従来より接合が困難とされていた上記の双方の素子部の接合を確実に行なえるようにした接合中間層の仕様の設定にある。
【００２０】
本発明の要部である接合中間層の仕様設定の説明をする前に、複合積層型電子部品の一例の全体構成の説明を図１〜図２を参照しつつ説明する。なお、図示例はあくまでもバリスタ素子部とインダクタ素子部を接合する状態を模式的に示すためのものであり、これにチップコンデンサ等をさらに積層付加するようにモディファイした部品としてもよい。
【００２１】
図１は、複合積層型電子部品を示す斜視図である。図２は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。
【００２２】
複合積層型電子部品１００は、図１に示されるように、略直方体形状の積層体１を備えており、積層体１により積層型電子部品１００の本体が構成される。積層体１は、それぞれ対向する一対の側面９ａ，９ｂと、一対の側面９ｃ，９ｄと、一対の上面９ｅ及び底面９ｆとを有し、これらの各面９ａ〜９ｆにより略直方体形状を呈している。なお、底面９ｆは、複合積層型電子部品１００が外部基板に実装されたときに、当該外部基板に対向する面である。
【００２３】
また、複合積層型電子部品１００は、積層体１の側面９ａ上に形成された入力端子（第１の端子電極）３と、側面９ｂ上に形成された出力端子（第２の端子電極）５と、側面９ｃ，９ｄ上に形成された一対のグランド端子（第３の端子電極）７とを備えている。入力端子３は、側面９ａの全面を覆い、更にその一部が各面９ｃ〜９ｆ上に回りこんで形成されている。出力端子５は、側面９ｂの全面を覆い、更にその一部が各面９ｃ〜９ｆ上に回り込んで形成されている。各グランド端子７は、積層体１の積層方向に帯状に伸びると共に、更にその両端部が上面９ｅ及び底面９ｆに回り込んで形成されている。
【００２４】
本発明における複合積層型電子部品１００は、図２に示されるように積層体１の構成部材としてバリスタ素子部１０と、インダクタ素子部２０とを有している。
【００２５】
〔バリスタ素子部１０についての説明〕
まず、バリスタ素子部１０の構成について説明する。バリスタ素子部１０は、いわゆる内部電極であるホット電極Ｂ１、グランド電極Ｂ２及びそれらの導出部Ｂ１ａ，Ｂ２ａがそれぞれ形成されたバリスタ用グリーンシートＡ２，Ａ３を含む複数（本第１実施形態では４枚）のバリスタ用グリーンシートＡ１〜Ａ４が積層されることにより構成される。ホット電極Ｂ１は信号用のバリスタ電極であり、グランド電極Ｂ２は接地用のバリスタ電極である。
【００２６】
実際の複合積層型電子部品１００は、バリスタ用グリーンシートＡ１〜Ａ４間の境界が視認できない程度に一体化されている。バリスタ用グリーンシートＡ１〜Ａ４は、焼成されることによりバリスタ層として機能する。
【００２７】
バリスタ用グリーンシートＡ１〜Ａ４は、例えばＺｎＯ、Ｃｏ3Ｏ4、Ｐｒ6Ｏ11、ＣａＣＯ3、ＳｉＯ2の混合紛を原料としたスラリーをドクターブレード法によってフィルム上に塗布することで形成される。このバリスタ用グリーンシートＡ１〜Ａ４の組成により、印加される電圧に対して抵抗値が非直線的に変化する電圧非直線性が発現することとなる。また、バリスタ用グリーンシートＡ１〜Ａ４の厚みは、例えば３０μｍ程度である。なお、バリスタ用グリーンシートＡ１〜Ａ４の組成については後に詳述する。
【００２８】
バリスタ用グリーンシートと電極との関係についてさらに詳述する。バリスタ用グリーンシートＡ２の表面には、ホット電極Ｂ１及び導出部Ｂ１ａがそれぞれ形成されており、ホット電極Ｂ１は、バリスタ用グリーンシートＡ２よりも一回り小さな略長方形状を呈している。ホット電極Ｂ１には、一方の短辺の中央部に導出部Ｂ１ａが一体的に形成されている。ホット電極Ｂ１の導出部Ｂ１ａは、略矩形状を呈しており、バリスタ用グリーンシートＡ２の縁に引き出され、その端部がバリスタ用グリーンシートＡ２の端面に露出している。このため、ホット電極Ｂ１の導出部Ｂ１ａは、入力端子３に電気的に接続される。
【００２９】
バリスタ用グリーンシートＡ３の表面には、グランド電極Ｂ２及び導出部Ｂ２ａがそれぞれ形成されている。グランド電極Ｂ２は、バリスタ用グリーンシートＡ３よりも一回り小さな略長方形状を呈している。グランド電極Ｂ２には、両短辺の中央部に一対の導出部Ｂ２ａがそれぞれ一体的に形成されている。グランド電極Ｂ２の導出部Ｂ２ａは、略矩形状を呈しており、バリスタ用グリーンシートＡ３の縁に引き出され、その端部がバリスタ用グリーンシートＡ３の端面に露出している。このため、グランド電極Ｂ２の導出部Ｂ２ａは、各グランド端子７にそれぞれ接続されることとなる。
【００３０】
以上のように、各バリスタ用グリーンシートＡ１〜Ａ４が積層され、ホット電極Ｂ１とグランド電極Ｂ２とがバリスタ用グリーンシートＡ２を挟むことで、バリスタＶが構成される。なお、ホット電極Ｂ１、グランド電極Ｂ２及び各導出部Ｂ１ａ，Ｂ２ａは、それぞれ例えば、Ｐｄを主成分とするペーストをバリスタ用グリーンシートＡ２，Ａ３にスクリーン印刷することにより形成される。ホット電極Ｂ１、グランド電極Ｂ２及び導出部Ｂ１ａ，Ｂ２ａの厚みは、例えば５μｍ程度に設定される。
【００３１】
〔インダクタ素子部２０についての説明〕
次いで、インダクタ素子部２０の一つの構成例について説明する。インダクタ素子部２０は、フェライト層と内部導体を有するインダクタ素子部と、内部導体である導体パターンＢ３〜Ｂ１３を備えるインダクタ用グリーンシートＡ６〜Ａ１１を含む複数（本第１実施形態では７枚）のインダクタ用グリーンシート（フェライト層）Ａ５〜Ａ１２が積層されることにより構成される。実際の複合積層型電子部品１００は、インダクタ用グリーンシートＡ５〜Ａ１２間の境界が視認できない程度に一体化されている。インダクタ用グリーンシートＡ５〜Ａ１２は、焼成されることにより絶縁層として機能する。
【００３２】
インダクタ用グリーンシートＡ５〜Ａ１２は、電気絶縁性を有する絶縁体である。
【００３３】
本発明におけるインダクタ用グリーンシートＡ５〜Ａ１２は、非磁性のＺｎ系フェライトを原料としたスラリーをドクターブレード法によりフィルム上に塗布することで形成される。インダクタ用グリーンシートＡ５〜Ａ１２の厚みは、例えば２０μｍ程度とされる。
【００３４】
インダクタ用グリーンシートＡ６の表面には、各導体パターンＢ３，Ｂ８が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ６の長手方向に並設されている。各導体パターンＢ３，Ｂ８は、互いに電気的に絶縁されている。各導体パターンＢ３，Ｂ８は、それぞれコイル形成の略１／２ターンに相当し、略Ｌ字状に形成されている。各導体パターンＢ３，Ｂ８の一端には、導出部Ｂ３ａ，Ｂ８ａがそれぞれ一体的に形成されている。各導体パターンＢ３，Ｂ８の導出部Ｂ３ａ，Ｂ８ａは、インダクタ用グリーンシートＡ６の縁にそれぞれ引き出され、各端部がインダクタ用グリーンシートＡ６の端面にそれぞれ露出している。このため、導出部Ｂ３ａは入力端子３と電気的に接続され，導出部Ｂ８ａは出力端子５と電気的に接続されることとなる。
【００３５】
各導体パターンＢ３，Ｂ８の他端は、インダクタ用グリーンシートＡ６を厚み方向に貫通して形成されたスルーホール電極Ｃ１，Ｃ６と電気的に接続されている。このため、各導体パターンＢ３，Ｂ８は、積層体１が積層された状態で、スルーホール電極Ｃ１，Ｃ６を介して対応する各導体パターンＢ４，Ｂ９の一端とそれぞれ電気的に接続される。
【００３６】
インダクタ用グリーンシートＡ７の表面には、各導体パターンＢ４，Ｂ９が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ７の長手方向に並設されている。各導体パターンＢ４，Ｂ９は、互いに電気的に絶縁されている。各導体パターンＢ４，Ｂ９は、それぞれコイル形成の略３／４ターンに相当し、略Ｕ字状に形成されている。
【００３７】
各導体パターンＢ４，Ｂ９の一端には、積層体１が積層された状態で各スルーホール電極Ｃ１，Ｃ６と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ４，Ｂ９の他端は、インダクタ用グリーンシートＡ７を厚み方向に貫通して形成された各スルーホール電極Ｃ２，Ｃ７とそれぞれ電気的に接続されている。このため、各導体パターンＢ４，Ｂ９は、積層体１が積層された状態で、各スルーホール電極Ｃ２，Ｃ７を介して対応する各導体パターンＢ５，Ｂ１０の一端とそれぞれ電気的に接続される。
【００３８】
インダクタ用グリーンシートＡ８の表面には、各導体パターンＢ５，Ｂ１０が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ８の長手方向に並設されている。各導体パターンＢ５，Ｂ１０は、互いに電気的に絶縁されている。各導体パターンＢ５，Ｂ１０は、それぞれコイル形成の略３／４ターンに相当し、略Ｃ字状に形成されている。各導体パターンＢ５，Ｂ１０の一端には、積層体１が積層された状態で各スルーホール電極Ｃ２，Ｃ７と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ５，Ｂ１０の他端は、インダクタ用グリーンシートＡ８を厚み方向に貫通して形成された各スルーホール電極Ｃ３，Ｃ８とそれぞれ電気的に接続されている。このため、各導体パターンＢ５，Ｂ１０は、積層体１が積層された状態で、各スルーホール電極Ｃ３，Ｃ８を介して対応する各導体パターンＢ６，Ｂ１１の一端とそれぞれ電気的に接続される。
【００３９】
インダクタ用グリーンシートＡ９の表面には、各導体パターンＢ６，Ｂ１１が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ９の長手方向に並設されている。各導体パターンＢ６，Ｂ１１は、互いに電気的に絶縁されている。各導体パターンＢ６，Ｂ１１は、それぞれコイル形成の略３／４ターンに相当し、略Ｕ字状に形成されている。各導体パターンＢ６，Ｂ１１の一端には、積層体１が積層された状態で各スルーホール電極Ｃ３，Ｃ８と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ６，Ｂ１１の他端は、インダクタ用グリーンシートＡ９を厚み方向に貫通して形成された各スルーホール電極Ｃ４，Ｃ９とそれぞれ電気的に接続されている。このため、各導体パターンＢ６，Ｂ１１は、積層体１が積層された状態で、各スルーホール電極Ｃ４，Ｃ９を介して対応する各導体パターンＢ７，Ｂ１２の一端とそれぞれ電気的に接続される。
【００４０】
インダクタ用グリーンシートＡ１０の表面には、各導体パターンＢ７，Ｂ１２が互いに所定の間隔を有した状態でインダクタ用グリーンシートＡ１０の長手方向に並設されている。各導体パターンＢ７，Ｂ１２は、互いに電気的に絶縁されている。各導体パターンＢ７，Ｂ１２は、それぞれコイル形成の略１／２ターンに相当し、略Ｃ字状に形成されている。各導体パターンＢ７，Ｂ１２の一端には、積層体１が積層された状態で各スルーホール電極Ｃ４，Ｃ９と電気的に接続される領域がそれぞれ含まれている。各導体パターンＢ７，Ｂ１２の他端は、インダクタ用グリーンシートＡ１０を厚み方向に貫通して形成された各スルーホール電極Ｃ５，Ｃ１０とそれぞれ電気的に接続されている。このため、各導体パターンＢ７，Ｂ１２は、積層体１が積層された状態で、各スルーホール電極Ｃ５，Ｃ１０を介して対応する導体パターンＢ１３の各端部とそれぞれ電気的に接続される。
【００４１】
以上のように、各インダクタ用グリーンシートＡ５〜Ａ１１が積層され、各導体パターンＢ３〜Ｂ７が各スルーホール電極Ｃ１〜Ｃ４を介して相互に電気的に接続されることにより、１つのコイルが構成されることとなる。また、各導体パターンＢ８〜Ｂ１２が各スルーホール電極Ｃ６〜Ｃ９を介して相互に電気的に接続されることにより、もう１つのコイルが構成されることとなる。
【００４２】
インダクタ用グリーンシートＡ１１の表面には、導体パターンＢ１３がインダクタ用グリーンシートＡ１１の長手方向に伸びて、略Ｉ字状に形成されている。導体パターンＢ１３の両端に対応する位置には、積層体１が積層された状態で各スルーホール電極Ｃ５，Ｃ１０と電気的に接続される領域がそれぞれ含まれている。これにより、２つのコイルが直列に電気的に接続される。
【００４３】
なお、導体パターンＢ３〜Ｂ１３及びスルーホール電極Ｃ１〜Ｃ１１は、それぞれ例えば、Ｐｄを主成分とするペーストをインダクタ用グリーンシートＡ６〜Ａ１１にスクリーン印刷することによって形成される。導体パターンＢ３〜Ｂ１３の厚みは、例えば１４μｍ程度とされる。
【００４４】
〔接合中間層についての説明〕
バリスタ素子部１０と、インダクタ素子部２０との間には、これらの素子部を接合させるための接合中間層５０が介在される。
【００４５】
本発明における接合中間層５０は、組成の異なる第１番目から第Ｎ番目までのＮ層の接合膜を積層することにより構成される（図２の例では３層の接合層Ａ２０〜Ａ２２が例示されている）。そして、本発明における接合中間層５０を構成するＮ層の接合膜には、以下ような接合界面における線膨張率の設定が行われる。
【００４６】
すなわち、インダクタ素子部２０のいわゆる素地の主要部をなすフェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内（特に、好ましくは０．６（ｐｐｍ／Ｋ）以内）であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内（特に、好ましくは１（ｐｐｍ／Ｋ）以内）であり、バリスタ素子部１０の素地の主要部をなすバリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内（特に、好ましくは１（ｐｐｍ／Ｋ）以内）となるように構成される。このように規定される所望の線膨張率の差が得られない時には、接合中間層５０の厚さを後述するように薄層化させつつ、しかもインダクタ素子部２０とバリスタ素子部１０をクラックの発生なしに確実に接合・一体化させることができなくなってしまう。
【００４７】
Ｎは２以上の整数であり、好ましくは、Ｎ＝２〜５、より好ましくはＮ＝２〜４、さらに好ましくはＮ＝２〜３とされる。Ｎの上限に特に制限はないが、Ｎが多くなるにつれて準備しておかなければならない接合膜の配合組成数が増えてしまう。
【００４８】
このような接合中間層５０の総和厚さは、２４０μｍ以下、好ましくは、１８０μｍ以下とされる。この値が２４０μｍを超えると、接合のために設けられる接合中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図るという本願の目的の一つが実現できなくなってしまう。すなわち、本願発明が接合の対象とする片側素子であるインダクタ素子部は、その素地が非磁性フェライトからなり、いわゆる空芯コイルを形成するものである。空芯コイルを構成するインダクタは、より高い周波数領域まで良好な特性を示すという長所がある代わりに、芯体が非磁性であるためにコイルを多く巻かなければならないというスペース上の問題があり、インダクタ自体の大きさは、通常の磁性フェライト素地を用いる場合と比べて大きくなる傾向にある。そのため、接合のために設けられる中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図ることが要求されるのである。
【００４９】
接合中間層５０を構成する接合膜の数Ｎを具体的な数に限定して説明する。
【００５０】
Ｎ＝２の場合には、図３に示されるような接合の構成とされる。すなわち、図３に示されるように接合中間層５０は、組成の異なる第１番目から第２番目までの２層の接合膜５１，５２を積層することにより構成されるとともに、それらの総和厚さは２４０μｍ以下とされる。インダクタ素子部２０を構成するフェライト層Ａ５の線膨張率をαf（ｐｐｍ／Ｋ）とし、これに接する第１番目の接合膜５１の線膨張率をαC1（ｐｐｍ／Ｋ）とする。そしてこの第１番目の接合膜５１と接する第２番目の接合膜５２の線膨張率をαC2（ｐｐｍ／Ｋ）とする。そして、この第２番目の接合膜５２と接するバリスタ層Ａ４の線膨張率をαV（ｐｐｍ／Ｋ）とする。このような積層状態において、本発明では、
【００５１】
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係がそれぞれ満たされるように構成される。
【００５２】
Ｎ＝３の場合には、図４に示されるような接合の構成とされる。すなわち、図４に示されるように接合中間層５０は、組成の異なる第１番目から第３番目までの３層の接合膜を積層することにより構成されるとともに、それらの総和厚さは２４０μｍ以下とされる。
インダクタ素子部２０を構成するフェライト層Ａ５の線膨張率をαf（ｐｐｍ／Ｋ）とし、これに接する第１番目の接合膜５１の線膨張率をαC1（ｐｐｍ／Ｋ）とする。そして、この第１番目の接合膜５１と接する第２番目の接合膜５２の線膨張率をαC2（ｐｐｍ／Ｋ）とし、この第２番目の接合膜５２と接する第３番目の接合膜５３の線膨張率をαC3（ｐｐｍ／Ｋ）とする。そして、この第３番目の接合膜５３と接するバリスタ層Ａ４の線膨張率をαV（ｐｐｍ／Ｋ）とする。このような積層状態において、本発明では、
【００５３】
αf（ｐｐｍ／Ｋ）−αC1（ｐｐｍ／Ｋ）≦１．０（ｐｐｍ／Ｋ）
αC1 （ｐｐｍ／Ｋ）−αC2（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC2 （ｐｐｍ／Ｋ）−αC3（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
αC3 （ｐｐｍ／Ｋ）−αv（ｐｐｍ／Ｋ）≦２．０（ｐｐｍ／Ｋ）
の関係がそれぞれ満たされるように構成される。
【００５４】
このような線膨張率関係を維持して構成される接合中間層の各接合膜は、それぞれ、インダクタ素子部のフェライト層を構成する組成成分と、酸化亜鉛（ＺｎＯ）（バリスタ素子部のバリスタ層を構成する組成成分であってもよい）とを所定の割合で混合することにより構成することが望ましい。その際、フェライト層により近い位置に配置される接合膜は、より多くのフェライト層組成成分を含み、反対に、バリスタ層より近い位置に配置される接合膜は、より多くの酸化亜鉛（ＺｎＯ）（バリスタ素子部のバリスタ層を構成する組成成分であってもよい）を含むように配合するのがよい。
【００５５】
一般に、インダクタ素子部のフェライト層の線膨張率が最も大きいために、バリスタ素子部のバリスタ層に向かうにつれて、徐々に、線膨張率が低下するように各接合膜の配合を調整することが望ましい。
【００５６】
なお、本発明で使用される線膨張率（ｐｐｍ／Ｋ）は、２００℃から７００℃における線膨張率の算術平均の値である。
【００５７】
さらに、接合中間層の各接合膜には、Ｋ，Ｎａ，またはＬｉを添加することが望ましい。バリスタ層組成成分とフェライト層組成成分との混合により低下した抵抗を上げるためである。
【００５８】
〔インダクタ素子部のフェライト層の組成についての説明〕
本発明のインダクタ素子部のフェライト層は、非磁性のＺｎ系フェライトから構成される。本発明における非磁性のＺｎ系フェライトは、酸化鉄がＦｅ2Ｏ3換算で４０〜５０モル％、酸化亜鉛がＺｎＯ換算で残部モル％含有されている。また、本発明における非磁性のＺｎ系フェライトは、ＺｎまたはＦｅの一部をＮｉ，Ｍｇ，Ｍｎ，Ｃｕの少なくとも１種で置換した組成をも含む。Ｎｉ，Ｍｇ，Ｍｎ，Ｃｕの置換は１０モル％以内とされる。
【００５９】
さらに、添加成分として、ＳｉＯ2、ＣａＣＯ3，ＺｒＯ2，ＳｎＯ2，ＴｉＯ2，ＭｏＯ3，Ｂｉ2Ｏ3，ＷＯ3，ＣｏＯ等を１ｗｔ％程度含有していてもよい。
【００６０】
〔バリスタ素子部のバリスタ層の組成についての説明〕
バリスタ層は、その主成分であるＺｎＯが、９５モル％以上、特に９５〜９８モル％含有される。さらに、Ｃｏ，Ｐｒ等が副成分として含有される。
【００６１】
次に、図１および図２に示される複合積層型電子部品１００作製方法について説明する。まず、バリスタ用グリーンシートＡ１〜Ａ４、インダクタ用グリーンシートＡ５〜Ａ１２、および接合中間層としての各接合膜グリーンシートＡ２０〜Ａ２２を用意する。
【００６２】
次に、各インダクタ用グリーンシートＡ６〜Ａ１１の所定の位置、すなわちスルーホール電極Ｃ１〜Ｃ１０を形成する予定位置に、レーザー加工等によってスルーホールを形成する。
【００６３】
次に、バリスタ用グリーンシートＡ２，Ａ３にそれぞれホット電極Ｂ１、グランド電極Ｂ２及び導出部Ｂ１ａ，Ｂ２ａを形成する。また、インダクタ用グリーンシートＡ６〜Ａ１１にそれぞれ導体パターンＢ３〜Ｂ１３及び導出部Ｂ３ａ，Ｂ８ａを形成する。さらに、各スルーホール電極Ｃ１〜Ｃ１０形成する。
【００６４】
次に、各バリスタ用グリーンシートＡ１〜Ａ４、各インダクタ用グリーンシートＡ５〜Ａ１２、及び接合中間層としての各接合膜グリーンシートＡ２０〜Ａ２２を、図２に示された順序にて積層して圧着し、チップ単位に切断した後に所定温度（例えば、１１００〜１２００℃）にて焼成する。
【００６５】
これにより、各グリーンシート間の境界が視認できない程度に一体化され、積層体１が形成されることとなる。
【００６６】
次に、この積層体１に入力端子３、出力端子５及びグランド端子７を形成する。これにより、積層型電子部品Ｅ１が形成されることとなる。入力端子３、出力端子５及びグランド端子７は、積層体１の側面９ａ〜９ｄに銀を主成分とする電極ペーストをそれぞれ転写した後に所定温度（例えば、６００〜７００℃）にて焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、ＮｉとＳｎ、ＣｕとＮｉとＳｎ、ＮｉとＡｕ、ＮｉとＰｄとＡｕ、ＮｉとＰｂとＡｇ、又はＮｉとＡｇ等を用いることができる。
【実施例】
【００６７】
以下、本発明の具体的実施例を挙げて、本発明をさらに詳細に説明する。
【００６８】
実験例１
〔インダクタ素子部の非磁性Ｚｎ系フェライト層の形成材料の作製〕
Ｆｅ2Ｏ3が４９モル％、ＺｎＯが５１モル％となるように秤量した。この秤量物に純水を加えてボールミルで２４時間混合してスラリーを形成した。
【００６９】
このスラリーを乾燥させた後、９００℃の温度で２時間仮焼きした。
【００７０】
次いで、仮焼き物に純水を加えてさらに微粉砕した。
【００７１】
次いで、得られた微粉末を乾燥させた後、有機バインダーとともに溶媒中に分散させてスラリーを形成した。
【００７２】
この後、このスラリーからドクターブレード法により厚さ２０μｍのフェライトシートを作製した。
【００７３】
〔バリスタ素子部のバリスタ層形成材料の作製〕
主成分であるＺｎＯが９７モル％、Ｃｏ3Ｏ4が１モル％、Ｐｒ6Ｏ11が１モル％、ＣａＣＯ3が０．５モル％、およびＳｉＯ2が０．５モル％となるように秤量した。この秤量物を有機バインダーとともに溶媒中に分散させてスラリーを形成した。
【００７４】
この後、このスラリーからドクターブレード法により厚さ３０μｍのバリスタ用グリーンシートを作製した。
【００７５】
〔接合中間層を構成する接合膜の作製〕
下記表１に示されるように配合組成の異なる５種のＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３およびＣＭ４組成からなる接合膜を作製した。すなわち、上記のバリスタ層を構成する組成（表１中、Ferriteと表示）と、上記のフェライト層を構成する組成（表１中、Varisterと表示）を表１に示されるように５種類の比率で配合して５種の接合膜グリーンシートを作製した。接合膜グリーンシートの厚さは２０μｍ、３０μｍおよび４５μｍのものを準備した。
【００７６】
なお、表１中には、配合組成の異なる５種の接合膜、フェライト層、およびバリスタ層の線膨張係数α（ｐｐｍ／Ｋ）が同時に示されている。
【００７７】
【表１】
2006216636.tif 000003
【００７８】
上記表１に示される５種の接合膜を種々組み合わせて下記表２に示されるごとく種々の厚さおよび組成構成からなる接合中間層を用いて、フェライト層およびバリスタ層の接合実験を行った。
【００７９】
すなわち、上記組成からなる厚さ２０μｍのフェライト層を１８枚、表２に示される接合中間層、および上記組成からなる厚さ３０μｍのバリスタ層を１０枚積層し、積層方向に１００ＭＰａの圧力を加えて圧着し、積層体を形成した。次いで、この積層体を所定の寸法にカットした後、このものを１１５０℃で１時間焼成して焼結体サンプルを作製した。
【００８０】
このような要領で作製した焼結体サンプルについて、下記の要領で、接合界面におけるクラック発生の有無を確認した。
【００８１】
クラック発生の有無の確認方法
サンプルを研磨、内部断面を光学顕微鏡で観察し、クラックのあるサンプル数をカウントしてクラック発生数とした。
【００８２】
なお、焼結体サンプルはｎ＝５０とした。特に、クラックが発生する箇所は、接合中間層とフェライト層が接する箇所であり、かつフェライト層側で多く発生することが確認されている。また、本発明では、内部電極や内部導体、さらには外部電極が形成されていない状態での実験ではあるが接合箇所でのクラック発生の有無を確認するための実験としては、この方法で十分であることが完成品である複合積層型電子部品のとの相関実験で確認されている。
【００８３】
【表２】
2006216636.tif 000004
【００８４】
表２に示される結果より本発明の効果は明らかである。
すなわち、表２に示される本発明１〜本発明３においては、フェライト層と、これに接する第１番目の接合膜との相互の線膨張率の差が１（ｐｐｍ／Ｋ）以内であり、それ以外のＮ−１箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内であり、バリスタ層と、これに接する第Ｎ番目の接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）以内となるように構成されているので、クラックの発生が生じることなくフェライト層とバリスタ層とを確実に接合・一体化させることができる。しかも、接合のための接合中間層の厚さを極力薄く設定することができ、本発明１では、９０μｍ、本発明２では１２０μｍ、本発明３では１２０μｍの総和厚さでの接合が可能となっている。
【００８５】
これに対して、比較例１では、フェライト層とＣＭ２との線膨張率の差が１（ｐｐｍ／Ｋ）を超えているので、接合膜の総和厚さを２７０μｍまでに厚くしないと、クラックの発生が防止できない。また、比較例２では、接合膜同士の相互の線膨張率の差が２（ｐｐｍ／Ｋ）を超えているので、接合膜の総和厚さを２７０μｍまでに厚くしないと、クラックの発生が防止できない。また、比較例３では、１層構成でかつ比較例１と同様にフェライト層とＣＭ２との線膨張率の差が１（ｐｐｍ／Ｋ）を超えているので、接合膜の総和厚さを２７０μｍまでに厚くしないと、クラックの発生が防止できない。また、比較例４では、１層構成でかつバリスタ層とこれに接する接合膜との相互の線膨張率の差が２（ｐｐｍ／Ｋ）を超えているので、接合膜の総和厚さを２７０μｍまでに厚くしないと、クラックの発生が防止できない。
【００８６】
実験例２
上記実験例１におけるインダクタ素子部の非磁性Ｚｎ系フェライト層の形成材料を以下のように変えた。
【００８７】
すなわち、Ｆｅ2Ｏ3が４９モル％、ＣｕＯが２モル％、ＺｎＯが３９モル％、ＮｉＯが１０モルとなるように秤量した。それ以外は、上記実験例１と同様にして非磁性Ｚｎ系フェライト層を作製し、上記実験例１と同様な実験を行ったところ、上記表２に示されるのと同様な実験結果が得られることが確認できた。
【００８８】
実験例３
上記実験例１におけるインダクタ素子部の非磁性Ｚｎ系フェライト層の形成材料を以下のように変えた。
【００８９】
すなわち、Ｆｅ2Ｏ3が４９モル％、ＣｕＯが２モル％、ＺｎＯが３９モル％、ＭｇＯが１０モルとなるように秤量した。それ以外は、上記実験例１と同様にして非磁性Ｚｎ系フェライト層を作製し、上記実験例１と同様な実験を行ったところ、上記表２に示されるのと同様な実験結果が得られることが確認できた。
【００９０】
実験例４
上記実験例１におけるインダクタ素子部の非磁性Ｚｎ系フェライト層の形成材料を以下のように変えた。
【００９１】
すなわち、Ｆｅ2Ｏ3が４７モル％、ＣｕＯが２モル％、ＺｎＯが４９モル％、Ｍｎ2Ｏ3が２モルとなるように秤量した。それ以外は、上記実験例１と同様にして非磁性Ｚｎ系フェライト層を作製し、上記実験例１と同様な実験を行ったところ、上記表２に示されるのと同様な実験結果が得られることが確認できた。
【産業上の利用可能性】
【００９２】
本発明の複合積層型電子部品は、幅広く各種の電気部品産業に利用できる。
【図面の簡単な説明】
【００９３】
【図１】図１は、複合積層型電子部品を示す斜視図である。
【図２】図２は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。
【図３】図３は、接合中間層を構成する接合膜の数Ｎを２として具体的な接合状態を説明するための断面図である。
【図４】図４は、接合中間層を構成する接合膜の数Ｎを３として具体的な接合状態を説明するための断面図である。
【符号の説明】
【００９４】
１…積層体
１０…バリスタ素子部
２０…インダクタ素子部
５０…接合中間層
１００…複合積層型電子部品
【図１】
2006216636.tif 000005
【図２】
2006216636.tif 000006
【図３】
2006216636.tif 000007
【図４】
2006216636.tif 000008