(57)【要約】【課題】分離不良を防止しつつ寄生容量を低減できる半導体装置の製造方法を提供する。【解決手段】ＳＯＩ層１０６、分離酸化膜１１０、およびゲート電極１１６上に酸化膜１２２を形成する。そして、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４のみに異方性エッチングを行うことにより、ゲート電極１１６の両側面にサイドウォール１２６を形成する。すなわち、酸化膜１２２のエッチングは行われない。次に、Ｎ型不純物を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８を形成する。このとき、不純物が埋め込み酸化膜１０４に達するように注入エネルギーを調整することにより、埋め込み酸化膜１０４に接するようにソースドレイン１２８が形成される。【選択図】図６
2006120814.tif 000002
【特許請求の範囲】
【請求項１】
基板上に順に形成された埋め込み酸化膜およびＳＯＩ層と、
前記ＳＯＩ層内に底面が位置し前記ＳＯＩ層を部分的に分離するような分離絶縁膜と、
前記ＳＯＩ層上に形成されたゲート電極と
を含む半導体装置の製造方法であって、
（ａ）前記ゲート電極を覆うように第一酸化膜を形成する工程と、
（ｂ）前記第一酸化膜上に窒化膜を形成する工程と、
（ｃ）前記第一酸化膜を残存させつつ前記窒化膜をエッチングすることによりサイドウォールを形成する工程と、
（ｄ）前記第一酸化膜ごしに前記ＳＯＩ層に第一不純物を注入し第一ソースドレイン領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
基板上に順に形成された埋め込み酸化膜およびＳＯＩ層と、
前記ＳＯＩ層内に底面が位置し前記ＳＯＩ層を部分的に分離するような分離絶縁膜と、
前記ＳＯＩ層上に形成されたゲート電極と
を含む半導体装置の製造方法であって、
（ａ）前記ゲート電極を覆うように第一酸化膜を形成する工程と、
（ｂ−１）前記第一酸化膜上に窒化膜および第二酸化膜を順に形成する工程と、
（ｃ−１）前記第一酸化膜を残存させつつ前記窒化膜および前記第二酸化膜をエッチングすることによりサイドウォールを形成する工程と、
（ｄ）前記第一酸化膜ごしに前記ＳＯＩ層に第一不純物を注入し第一ソースドレイン領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
（ｅ）前記工程（ｄ）よりも前に前記ＳＯＩ層に前記第一不純物と同一の導電性を有する第二不純物を注入し第二ソースドレイン領域を形成する工程と
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｅ）は、前記工程（ａ）に引き続き行われる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法であって、
前記工程（ａ）の前に前記ゲート電極の側面にオフセット絶縁膜を形成する工程
をさらに備え、
前記工程（ａ）において、前記オフセット絶縁膜は前記ゲート電極と一体に前記第一酸化膜に覆われる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、薄膜ＳＯＩ（Semiconductor On Insulator）上に形成されたＭＯＳＦＥＴを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、薄膜ＳＯＩ上にパーシャルトレンチ分離構造を有するＭＯＳＦＥＴを形成する手順について説明する。
【０００３】
まず、Ｓｉ基板上に、埋め込み酸化膜、ＳＯＩ層、および下敷き酸化膜をこの順に形成する。次に、分離酸化膜を、下敷き酸化膜を貫通させＳＯＩ層の途中まで形成する。次に、チャネルドープとして不純物を注入した後に、下敷き酸化膜を除去する。次に、ＳＯＩ層および分離酸化膜上に、ゲート酸化膜およびゲートポリシリコン層を形成し、これらをパターニングすることにより、ゲート電極の両側面にサイドウォールを形成する。次に、ＳＯＩ層上に、不純物を注入することによりエクステンションを形成した後に、酸化膜および窒化膜を形成する。次に、酸化膜および窒化膜に異方性エッチングを行うことにより、サイドウォールを形成する。次に、不純物を注入することにより、ＳＯＩ層上主面内にソースドレインを形成する。以上によりパーシャルトレンチ分離構造を有するＭＯＳＦＥＴが形成される。
【０００４】
特許文献１〜２および非特許文献１〜３には、従来のＭＯＳＦＥＴの製造方法又はパーシャルトレンチ分離構造についての開示がなされている。
【０００５】
【特許文献１】特開平５−２１８０７２号公報
【特許文献２】特開２００４−３１４９２号公報
【非特許文献１】DIGEST OF TECHNICAL PAPERS pp131-132,“Bulk-Layout-Compatible 0.18μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI)”,Y.Hirano, S.Maeda, T.Matsumoto, K.Nii, T.Iwamatsu, Y.Yamaguchi, T.Ipposhi, H.Kawashima, S.Maegawa, M.Inuishi, T.Nishimura, 1999 IEEE International SOI Conference, Oct.1999
【非特許文献２】DIGEST OF TECHNICAL PAPERS pp154-155,“Impact of 0.18 μm SOI CMOS technology using hybrid trench isolation with high resistivity substrate on embedded RF/analog applications”,S.Maeda, Y.Wada, H.Komurasaki, T.Matsumoto, Y.Hirano, T.Iwamatsu, Y.Yamaguchi, T.Ipposhi, K.Ueda, K.Mashiko, S.Maegawa, M.Inuishi, VLSI Technology, 2000 Symposium
【非特許文献３】“80nm CMOSFET Technology Using Double Offset-Implanted Source/Drain Extension and Low Temperature SiN Process”,H.Sasaya, Y.Nishida, H.Oda, J.Tsuchimoto, H.Umeda, A.Teramoto, K.Eikyu, Y.Inoue, M.Inuishi, 2000 IEEE IEDM
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置の製造方法においては、ソースドレインを形成するときには、寄生容量を減らすために、不純物が埋め込み酸化膜に達するように注入エネルギーを調整する。しかし、上述したように、サイドウォールを形成するときに酸化膜および窒化膜に異方性エッチングを行うので、オーバーエッチングとなり分離酸化膜の厚さが大きく減少してしまう。そのため、埋め込み酸化膜に達するように不純物を注入した場合には、不純物が分離酸化膜を突き抜けて分離酸化膜下のＳＯＩ層に注入されてしまう。従って、分離不良が発生してしまうという問題点があった。
【０００７】
このような分離不良を防止するためには、不純物の注入エネルギーを小さくすることが考えられるが、その場合には、ソースドレインを形成する不純物が埋め込み酸化膜に達さず寄生容量が大きくなってしまうことがあるという問題点があった。
【０００８】
本発明は、以上の問題点を解決するためになされたものであり、分離不良を防止しつつ寄生容量を低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、基板上に順に形成された埋め込み酸化膜およびＳＯＩ層と、ＳＯＩ層内に底面が位置しＳＯＩ層を部分的に分離するような分離絶縁膜と、ＳＯＩ層上に形成されたゲート電極とを含む半導体装置の製造方法であって、（ａ）ゲート電極を覆うように第一酸化膜を形成する工程と、（ｂ）第一酸化膜上に窒化膜を形成する工程と、（ｃ）第一酸化膜を残存させつつ窒化膜をエッチングすることによりサイドウォールを形成する工程と、（ｄ）第一酸化膜ごしにＳＯＩ層に第一不純物を注入し第一ソースドレイン領域を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体装置の製造方法は、基板上に順に形成された埋め込み酸化膜およびＳＯＩ層と、ＳＯＩ層内に底面が位置しＳＯＩ層を部分的に分離するような分離絶縁膜と、ＳＯＩ層上に形成されたゲート電極とを含む半導体装置の製造方法であって、（ａ）ゲート電極を覆うように第一酸化膜を形成する工程と、（ｂ）第一酸化膜上に窒化膜を形成する工程と、（ｃ）第一酸化膜を残存させつつ窒化膜をエッチングすることによりサイドウォールを形成する工程と、（ｄ）第一酸化膜ごしにＳＯＩ層に第一不純物を注入し第一ソースドレイン領域を形成する工程とを備えることを特徴とする。従って、分離絶縁膜の厚さが大きく減少してしまうことがないので、埋め込み酸化膜に接するような第一ソースドレイン領域を、分離不良を発生させることなく形成することが可能となる。従って、分離不良を防止しつつ寄生容量を低減することができる。また、第一酸化膜を、シリサイドの成膜防止のために用いることにより、成膜時のトランジスタへの機械的ストレスを低減できる。また、シリサイド防止膜を薄くすることができるので、スループットを向上させることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
図１〜６は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。この半導体装置は、薄膜ＳＯＩ（Semiconductor On Insulator）上に形成されたパーシャルトレンチ分離構造を有するＮＭＯＳＦＥＴを含むものとする。
【００１２】
まず、図１に示すように、Ｓｉ基板１０２上に、厚さが約１５０ｎｍの埋め込み酸化膜１０４、結晶性を有する単結晶シリコンからなり厚さが約１３０ｎｍのＳＯＩ層１０６、および厚さが約１５ｎｍの下敷き酸化膜１０８をこの順に形成する。次に、非晶質からなり厚さが約１５０ｎｍの分離酸化膜１１０（分離絶縁膜）を、下敷き酸化膜１０８を貫通させＳＯＩ層１０６の途中まで形成する。すなわち、分離酸化膜１１０は、底面がＳＯＩ層１０６内に位置するように形成され、ＳＯＩ層１０６を部分的に分離する（パーシャルトレンチ分離構造）。このとき、分離酸化膜１１０下方のＳＯＩ層１０６の厚さは約４０ｎｍとする。次に、ＳＯＩ層１０６の上方から、チャネルドープとしてＰ型不純物のボロン（Ｂ）を注入する。不純物濃度は、設定すべき閾値にもよるが、１Ｅ１７〜１Ｅ１８／ｃｍ3程度が望ましい。また、ＣＭＯＳ構造においてＮＭＯＳＦＥＴではなくＰＭＯＳＦＥＴを形成する場合には、ボロンに代えてＮ型不純物の砒素（Ａｓ）やリン（Ｐ）をチャネルドープとして注入する。この場合には、レジストマスクを適宜用いることにより、注入領域が設定される。
【００１３】
次に、図２に示すように、下敷き酸化膜１０８を除去する。次に、ＳＯＩ層１０６および分離酸化膜１１０上に、ゲート酸化膜１１２およびゲートポリシリコン層１１４をこの順に形成する。次に、ゲート酸化膜１１２およびゲートポリシリコン層１１４をパターニングすることにより、ゲート電極１１６を形成する。
【００１４】
次に、図３に示すように、Ｎ型不純物の砒素を注入することにより、エクステンション１１８を形成する。このときの不純物濃度は、一般的には、１Ｅ１９〜１Ｅ２１／ｃｍ3程度が望ましい。
【００１５】
次に、図４に示すように、Ｐ型不純物のボロンをポケット注入することにより、ポケット注入層１２０を形成する。このときの不純物濃度は、一般的には、チャネルドープと同じか濃いぐらいであり、５Ｅ１７〜５Ｅ１８／ｃｍ3程度が望ましい。
【００１６】
次に、図５に示すように、ＳＯＩ層１０６、分離酸化膜１１０、およびゲート電極１１６上に、ゲート電極１１６を覆うように、厚さが約１０ｎｍの酸化膜１２２（第一酸化膜）を形成する。次に、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４のみに異方性エッチングを行うことにより、ゲート電極１１６の両側面にサイドウォール１２６を形成する。すなわち、酸化膜１２２のエッチングはほとんど行われない。エッチングレートの異なる２種類の膜を用いることにより、酸化膜１２２をほとんどエッチングすることなく窒化膜１２４をエッチングすることが可能となる。これにより、酸化膜１２２の残膜厚が大きくばらつくことによるトランジスタ特性のばらつきを低減することが可能となる。
【００１７】
次に、砒素またはリンからなるＮ型不純物（第一不純物）を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８（第一ソースドレイン領域）を形成する。このとき、不純物が埋め込み酸化膜１０４に達するように注入エネルギーを調整することにより、埋め込み酸化膜１０４に接するようにソースドレイン１２８が形成される。これにより、ソースドレイン１２８における寄生容量を低減することが可能となる。以上によりパーシャルトレンチ分離構造を有するＭＯＳＦＥＴからなるトランジスタ１３０，１３２が形成される。
【００１８】
上述したように、従来の半導体装置の製造方法においては、サイドウォール１２６を形成するときに窒化膜１２４に加えて酸化膜１２２もエッチングしていたので、オーバーエッチングとなり分離酸化膜１１０の厚さが大きく減少してしまっていた。本実施の形態においては、窒化膜１２４のみにエッチングを行うので、分離酸化膜１１０の厚さが大きく減少してしまうことはない。従って、ソースドレイン１２８を形成するために埋め込み酸化膜１０４に達するように不純物を注入した場合においても、不純物が分離酸化膜１１０を突き抜けてしまうことはない。
【００１９】
次に、図６に示すように、ソースドレイン１２８を形成するために注入されたＮ型不純物をランプアニール等で活性化した後に、酸化膜からなるシリサイド防止膜１３４を全面的に形成する。そして、シリサイド層１３６を形成しないＩ／Ｏ用等のトランジスタ１３２上にはシリサイド防止膜１３４が残りシリサイド層１３６を形成するトランジスタ１３０上にはシリサイド防止膜１３４が残らないように、シリサイド防止膜１３４をパターニングする。このとき、同時に酸化膜１２２がパターニングされる。次に、ＣｏＳｉ2やＮｉＳｉなどからなるシリサイド層１３６を、ＳＯＩ層１０６上主面内およびゲートポリシリコン層１１４上主面内に選択的に形成する。次に、周知のコンタクト形成技術および多層配線形成技術を用いて、集積回路を作製する（ここでの詳細な説明は省略する）。これにより、薄膜ＳＯＩ上に形成されたパーシャルトレンチ分離構造を有するＭＯＳＦＥＴを含む半導体装置が製造される。なお、本実施の形態では、シリサイド防止膜１３４を設ける製造フローを例に説明したが、シリサイド防止膜１３４を用いない製品の製造フローでは、シリサイド層形成前に、酸化膜１２２を除去してシリコン表面を露出させる工程が実施される。
【００２０】
このように、本実施の形態に係る半導体装置の製造方法においては、サイドウォール１２６を形成するときに、窒化膜１２４のみに異方性エッチングを行う。従って、分離酸化膜１１０の厚さが大きく減少してしまうことがないので、埋め込み酸化膜１０４に接するようなソースドレイン１２８を、分離不良を発生させることなく形成することが可能となる。従って、分離不良を防止しつつ寄生容量を低減することができる。
【００２１】
また、酸化膜１２２を、シリサイド防止膜１３４と同時にパターニングすることにより、シリサイドの成膜防止のために用いている。従って、成膜時のトランジスタへの機械的ストレスを低減できる。また、シリサイド防止膜１３４を薄くすることができるので、スループットを向上させることができる。
【００２２】
＜実施の形態２＞
実施の形態１では、図４においてポケット注入を行った後に、図５において砒素またはリンからなるＮ型不純物を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８を形成する。しかし、ソースドレイン１２８を形成する前に、予めＮ型不純物を注入しておいてもよい。
【００２３】
図７は、実施の形態２に係る半導体装置の製造方法を示す断面図である。図７に示すように、本実施の形態においては、ゲート電極１１６を形成した後に、チャネルドープと同じくらいの濃度でＮ型不純物（第二不純物）のリンを注入する。
【００２４】
実施の形態１で図１において説明したように、ＳＯＩ層１０６は、Ｐ型不純物であるボロンがチャネルドープとして注入されるので、Ｐ型半導体となっている。従って、図７に示すように、Ｎ型不純物のリンを注入することにより、ＳＯＩ層１０６を、実効的な不純物濃度の低いＰ型半導体（もしくは実効的な不純物濃度の低いＮ型半導体）にする。これにより、後の工程でソースドレイン１２８が形成される領域の近傍において、Ｐ型不純物の実効的な濃度を下げることができる。以下では、この注入をカウンターソースドレイン注入と呼び、カウンターソースドレイン注入により形成されたＰ型不純物の実効的な濃度の低い領域をカウンターソースドレイン１３８（第二ソースドレイン領域）とする。
【００２５】
上記のカウンターソースドレイン注入においては、リンが埋め込み酸化膜１０４に達するように注入エネルギーを調整することにより、埋め込み酸化膜１０４とＳＯＩ層１０６との界面近傍のＰ型不純物濃度を低くすることが可能となる。
【００２６】
このとき、ＳＯＩ層１０６上面に垂直にリンを注入することで、チャネリング効果により、より低い注入エネルギーで埋め込み酸化膜１０４に達するまで深くリンを注入することができる。このチャネリング効果は、結晶性を有するＳＯＩ層１０６においては生じるが、非晶質からなる分離酸化膜１１０においては生じない。従って、分離酸化膜１１０を突き抜けずに不純物をより深く注入することが可能となる。
【００２７】
次に、図８に示されるように、Ｎ型不純物の砒素を注入することにより、エクステンション１１８を形成する。
【００２８】
以下、実施の形態１と同様の手順により、図８の断面図に示されるような半導体装置が製造される。図８は、図６のソースドレイン１２８が形成される領域の近傍において、カウンターソースドレイン１３８を形成したものである。
【００２９】
このように、本実施の形態に係る半導体装置の製造方法においては、ゲート電極１１６を形成した後にカウンターソースドレイン注入を行うことにより、後の工程でソースドレイン１２８が形成される領域の近傍において、Ｐ型不純物の実効的な濃度を下げることができる。従って、ソースドレイン１２８を形成するために注入するＮ型不純物のエネルギーを下げた場合においても、カウンターソースドレイン１３８を介してソースドレイン１２８が埋め込み酸化膜１０４に接するので、寄生容量を低減することができる。よって、ソースドレイン１２８を形成するために注入するＮ型不純物のエネルギーを下げることが可能となるので、実施の形態１に比べて、分離不良を防止する効果をより高めることができる。
【００３０】
＜実施の形態３＞
実施の形態２では、実施の形態１の図２においてゲート電極１１６を形成した後にカウンターソースドレイン注入を行う。しかし、このカウンターソースドレイン注入は、ゲート電極１１６を形成した後に限らず、実施の形態１の図５において酸化膜１２２を形成した後に行われてもよい。
【００３１】
図９は、実施の形態３に係る半導体装置の製造方法を示す断面図である。図９に示すように、本実施の形態においては、酸化膜１２２を形成した後に、カウンターソースドレイン注入を行う。酸化膜１２２越しに注入を行うことにより、カウンターソースドレイン１３８を、ゲート電極１１６のより外側（すなわちエクステンション１１８より外側）に形成することができる。従って、カウンターソースドレイン注入に伴うショートチャネル効果を低減することができる。
【００３２】
次に、図１０に示されるように、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４のみに異方性エッチングを行うことにより、ゲート電極１１６の両側面にサイドウォール１２６を形成する。
【００３３】
以下、実施の形態１と同様の手順により、図１０の断面図に示されるような半導体装置が製造される。図１０は、図８のカウンターソースドレイン１３８を、ゲート電極１１６のより外側に形成したものである。
【００３４】
このように、本実施の形態に係る半導体装置の製造方法においては、酸化膜１２２を形成した後にカウンターソースドレイン注入を行うことにより、カウンターソースドレイン１３８を、ゲート電極１１６のより外側に形成することができる。従って、実施の形態２の効果に加えて、ショートチャネル効果を低減することにより劣化を低減できるという効果を有する。
【００３５】
＜実施の形態４＞
実施の形態１では、図５において酸化膜１２２および窒化膜１２４からなる２層構造のサイドウォール１２６を形成する。しかし、このサイドウォール１２６に代えて、３層構造のサイドウォールを形成してもよい。
【００３６】
図１１は、実施の形態４に係る半導体装置の製造方法を示す断面図である。図１１に示すように、ポケット注入層１２０を形成した後に、ＳＯＩ層１０６、分離酸化膜１１０、およびゲート電極１１６上に酸化膜１２２を形成する。次に、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４の上に酸化膜１４０（第二酸化膜）を形成する。次に、窒化膜１２４および酸化膜１４０に異方性エッチングを行うことにより、３層構造のサイドウォール１２６ａを形成する。このとき、実施の形態１と同様に、酸化膜１２２のエッチングは行われない。３層構造のサイドウォール１２６ａを形成することにより、成膜時のトランジスタへの機械的ストレスを変化させてより低減することが可能となる。また、窒化膜１２４に比べてシリサイドが成長しにくい酸化膜１４０を形成することにより、サイドウォール１２６ａ上へのシリサイド層１３６の異常成長を抑制することが可能となる。
【００３７】
次に、砒素またはリンからなるＮ型不純物を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８を形成する。
【００３８】
以下、実施の形態１と同様の手順により、図１２の断面図に示されるような半導体装置が製造される。図１２は、図６のサイドウォール１２６に代えて、３層構造のサイドウォール１２６ａを形成したものである。
【００３９】
このように、本実施の形態に係る半導体装置の製造方法においては、３層構造のサイドウォール１２６ａを形成することにより、成膜時のトランジスタへの機械的ストレスを変化させてより低減させることが可能となり、また、サイドウォール１２６ａ上へのシリサイド層１３６の異常成長を抑制することが可能となる。従って、実施の形態１の効果に加えて、トランジスタ１３０，１３２の特性を向上させたり歩留まりを向上させることができるという効果を有する。
【００４０】
また、図１３は、実施の形態２の図８において、サイドウォール１２６に代えて、３層構造のサイドウォール１２６ａを形成したものである。この場合には、実施の形態２の効果に加えて、トランジスタ１３０，１３２の特性を向上させたり歩留まりを向上させることができるという効果を有する。
【００４１】
＜実施の形態５＞
実施の形態３では、図１０において酸化膜１２２および窒化膜１２４からなる２層構造のサイドウォール１２６を形成する。しかし、実施の形態４と同様に、このサイドウォール１２６に代えて、３層構造のサイドウォール１２６ａを形成してもよい。
【００４２】
図１４は、実施の形態５に係る半導体装置の製造方法を示す断面図である。図１４に示すように、実施の形態３と同様に、酸化膜１２２を形成した後に、カウンターソースドレイン注入を行う。次に、実施の形態４と同様に、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４の上に酸化膜１４０を形成する。次に、窒化膜１２４および酸化膜１４０に異方性エッチングを行うことにより、３層構造のサイドウォール１２６ａを形成する。
【００４３】
次に、砒素またはリンからなるＮ型不純物を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８を形成する。
【００４４】
以下、実施の形態１と同様の手順により、図１５の断面図に示されるような半導体装置が製造される。図１５は、図１０のサイドウォール１２６に代えて、３層構造のサイドウォール１２６ａを形成したものである。
【００４５】
このように、本実施の形態に係る半導体装置の製造方法は、実施の形態３に係る半導体装置の製造方法において、実施の形態４と同様に３層構造のサイドウォール１２６ａを形成する。従って、実施の形態３および実施の形態４の両方の効果を有する。
【００４６】
なお、以上においては、ＮＭＯＳＦＥＴを例にとり説明を行ったが、上述したように、ＰＭＯＳＦＥＴにおいても同様に、分離不良を防止しつつ寄生容量を低減することが可能である。従って、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとから構成されるＣＭＯＳデバイスにおいては、適宜レジストマスクを形成しながら各注入工程（チャネルドープ、エクステンション注入、ポケット注入、カウンターソースドレイン注入、およびソースドレイン注入）を行えばよい。ＰＭＯＳＦＥＴにおいてソースドレインを形成するためのＰ型不純物として注入されるボロンは、Ｎ型不純物に比べて大きい拡散長を有する。従って、注入エネルギーを低減することが可能となる。よって、ＣＭＯＳデバイスを形成する場合に、カウンターソーストレイン注入を、ＰＭＯＳＦＥＴを形成するときには行わずにＮＭＯＳＦＥＴを形成するときのみに行うことにより、ＣＭＯＳデバイスの性能を向上させるとともにプロセスを簡略化することが可能となる。
【００４７】
＜実施の形態６＞
実施の形態１では、オフセットソースドレイン構造を有さない半導体装置について説明している。しかし、これらの半導体装置は、オフセットソースドレイン構造を有してもよい。
【００４８】
図１６は、実施の形態６に係る半導体装置の製造方法を示す断面図である。図１６に示すように、本実施の形態においては、ゲート電極１１６を形成した後に、ゲート電極１１６の両側面にオフセット酸化膜１４２（オフセット絶縁膜）を形成する。
【００４９】
次に、実施の形態１と同様に、砒素を注入することにより、エクステンション１１８を形成する。
【００５０】
以下、実施の形態１と同様の手順により、図１７の断面図に示されるようなトランジスタ１３０，１３２を形成し、半導体装置が製造される。図１７は、図５において、ゲート電極１１６の両側面にオフセット酸化膜１４２を形成し、ゲート電極１１６とオフセット酸化膜１４２とを一体に酸化膜１２２で覆ったものである。
【００５１】
このように、本実施の形態に係る半導体装置の製造方法においては、ゲート電極１１６を形成した後にゲート電極１１６の両側面にオフセット酸化膜１４２を形成する。従って、実施の形態１の効果に加えて、オフセット酸化膜１４２の厚さを調整することによりチャネル長等の特性を調整できるという効果を有する。
【００５２】
なお、以上においては、実施の形態１にオフセットソースドレイン構造を適用する場合について説明したが、実施の形態１に限らず、実施の形態２〜５にオフセットソースドレイン構造を適用してもよい。図１８は、実施の形態５の図１４において、ゲート電極１１６の両側面にオフセット酸化膜１４２を形成したものである。この場合には、実施の形態５の効果に加えて、チャネル長等の特性を調整できるという効果を有する。
【００５３】
また、以上においては、注入したＮ型不純物が埋め込み酸化膜１０４に達することによりソースドレイン１２８が埋め込み酸化膜１０４に接するように形成される場合について説明した。しかし、図１９で模式的に示されるように、不純物が埋め込み酸化膜１０４に達さずソースドレイン１２８が埋め込み酸化膜１０４に接さない場合であっても、ソースドレイン１２８に電圧を印可しない状態でソースドレイン１２８から延びる空乏層１４４が埋め込み酸化膜１０４に接していれば、寄生容量を低減することができる。図１９は、図６において、ソースドレイン１２８の下方に空乏層１４４が形成されたものである。上述したように、不純物が分離酸化膜を突き抜けてしまうことによる分離不良を防止するためには、不純物の注入エネルギーを小さくすることが好ましい。すなわち、図１９に示すように、不純物が埋め込み酸化膜１０４に達さないが空乏層１４４が埋め込み酸化膜１０４に接する程度に小さいエネルギーで注入を行うことにより、分離不良を防止する効果をより高めることが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図１６】本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１７】本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１８】本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１９】本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５５】
１０２  Ｓｉ基板、１０４  埋め込み酸化膜、１０６  ＳＯＩ層、１０８  下敷き酸化膜、１１０  分離酸化膜、１１２  ゲート酸化膜、１１４  ゲートポリシリコン層、１１６  ゲート電極、１１８  エクステンション、１２０  ポケット注入層、１２２，１４０  酸化膜、１２４  窒化膜、１２６，１２６ａ  サイドウォール、１２８  ソースドレイン、１３０，１３２  トランジスタ、１３４  シリサイド防止膜、１３６  シリサイド層、１３８  カウンターソースドレイン、１４２  オフセット酸化膜、１４４  空乏層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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