(57)【要約】【課題】  同じ導電型のチャンネルを形成する閾値の異なる低電圧駆動トランジスタで、閾値調整のためのイオン注入を個別に対応させて行う必要のない半導体装置およびその製造方法を提供する。【解決手段】  低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔをウェルを形成せず、直接Ｐ型のシリコン基板１に形成するようにし、閾値調整のためのイオン注入工程を他のトランジスタの閾値調整のためのイオン注入工程と統合させることで工程の短縮を図る。【選択図】  図１
2006310602.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
この半導体基板に形成された第１導電型の第１半導体領域と、
前記半導体基板に形成された第２導電型の第２半導体領域と
前記半導体基板に形成された低閾値型の低電圧駆動トランジスタと、
前記第１半導体領域に形成された高閾値型の低電圧駆動トランジスタと、
前記第２半導体領域に形成された低閾値型および高閾値型の各低電圧駆動トランジスタと、
前記半導体基板に素子間を分離するように形成された素子分離領域とを備え、
前記半導体基板の低閾値型の低電圧駆動トランジスタの形成領域の周囲は、前記第１半導体領域により包囲されていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
この半導体基板に形成された第１導電型の第１半導体領域と、
前記半導体基板に形成された第２導電型の第２半導体領域と
前記半導体基板に形成された高電圧駆動トランジスタおよび低閾値型の低電圧駆動トランジスタと、
前記第１半導体領域に形成された高閾値型の低電圧駆動トランジスタと、
前記第２半導体領域に形成された低閾値型および高閾値型の各低電圧駆動トランジスタと、
前記半導体基板に素子間を分離するように形成された素子分離領域と、
前記半導体基板の低閾値型の低電圧駆動トランジスタを分離している前記素子分離領域の下層に形成された電界ストッパ領域とを備えたことを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の所定領域に第１導電型の第１半導体領域および第２導電型の第２半導体領域を形成する工程と、
前記半導体基板、第１半導体領域および第２半導体領域のそれぞれに形成するトランジスタに対応して閾値調整のために順次実施する第１ないし第３のイオン注入工程とを備え、
前記第１のイオン注入工程は、前記第１半導体領域を形成する工程に続けて実施され、前記第１半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第２のイオン注入工程は、前記第２半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第３のイオン注入工程は、前記半導体基板および前記第２半導体領域の低閾値型の低電圧駆動トランジスタを形成するそれぞれの領域に対して同時に実施されることを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板の所定領域に第１導電型の第１半導体領域および第２導電型の第２半導体領域を形成する工程と、
前記半導体基板、第１半導体領域および第２半導体領域のそれぞれに形成するトランジスタに対応して閾値調整のために順次実施する第１ないし第３のイオン注入工程とを備え、
前記第１のイオン注入工程は、前記第１半導体領域を形成する工程に続けて実施され、前記第１半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第２のイオン注入工程は、前記半導体基板の低閾値型の低電圧駆動トランジスタおよび前記第２半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して同時に実施され、
前記第３のイオン注入工程は、前記第２半導体領域の低閾値型の低電圧駆動トランジスタを形成する領域に対して実施されることを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板の所定領域に第１導電型の第１半導体領域および第２導電型の第２半導体領域を形成する工程と、
前記半導体基板、第１半導体領域および第２半導体領域のそれぞれに形成するトランジスタに対応して閾値調整のために順次実施する第１ないし第４のイオン注入工程とを備え、
前記第１のイオン注入工程は、前記第１半導体領域を形成する工程に続けて実施され、前記第１半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第２のイオン注入工程は、前記第２半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第３のイオン注入工程は、前記第２半導体領域の低閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、
前記第４のイオン注入工程は、前記半導体基板の低閾値型の低電圧駆動トランジスタおよび高電圧駆動トランジスタを形成するそれぞれの領域に対して同時に実施されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル領域および周辺回路領域を備え、周辺回路領域に低電源電圧でも動作するトランジスタを備えた構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性メモリに代表される半導体装置においては、メモリセル領域のトランジスタは低電圧駆動のものが用いられるのに対して、メモリセルを駆動させるための周辺回路領域のトランジスタは、高電圧駆動および低電圧駆動の両タイプのトランジスタが設けられ、それぞれについてＰ型およびＮ型のものが一般的に形成される。
【０００３】
また、最近では内部に低電圧電源を備えた構成のものがあり、同じ低電圧駆動トランジスタでも、外部電源による高閾値型のものと内部電源による低閾値型のものが混在する構成のものが提供されつつある。この場合、低電圧駆動トランジスタを形成する工程では、半導体基板に形成したウェルにイオン注入を行って閾値を調整するようにしている。
このように、閾値の異なるトランジスタが混在する構成の半導体装置として、例えばＣＭＯＳＩＣを対象としたもので特許文献１に示すようなものがある。
【特許文献１】特開２０００−３２３５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１に示される半導体装置の製造方法では、ＮウェルおよびＰウェルを形成した後に、各ウェル内に閾値の異なるＭＯＳトランジスタを形成するのに、閾値の種類よりも少ない回数のイオン注入処理で制御できるようにしている。
しかしながら、同じ導電型のウェルを用いて閾値の異なるトランジスタを形成する場合には、ウェルを形成した後に閾値の異なるトランジスタを形成するためのイオン注入工程を別途に実施する必要があり、工程の削減をすることが難しいものであった。
【０００５】
本発明は、上記の事情を考慮してなされたもので、その目的は、同じ導電型のチャンネルを形成する低電圧駆動トランジスタで、閾値調整のためのイオン注入を個別に対応させて行う必要のない半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、第１導電型の半導体基板と、この半導体基板に形成された第１導電型の第１半導体領域と、前記半導体基板に形成された第２導電型の第２半導体領域と前記半導体基板に形成された低閾値型の低電圧駆動トランジスタと、前記第１半導体領域に形成された高閾値型の低電圧駆動トランジスタと、前記第２半導体領域に形成された低閾値型および高閾値型の各低電圧駆動トランジスタと、前記半導体基板に素子間を分離するように形成された素子分離領域とを備え、前記半導体基板の低閾値型の低電圧駆動トランジスタの形成領域の周囲は、前記第１半導体領域により包囲されているところに特徴を有する。
【０００７】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の所定領域に第１導電型の第１半導体領域および第２導電型の第２半導体領域を形成する工程と、前記半導体基板、第１半導体領域および第２半導体領域のそれぞれに形成するトランジスタに対応して閾値調整のために順次実施する第１ないし第３のイオン注入工程とを備え、前記第１のイオン注入工程は、前記第１半導体領域を形成する工程に続けて実施され、前記第１半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、前記第２のイオン注入工程は、前記第２半導体領域の高閾値型の低電圧駆動トランジスタを形成する領域に対して実施され、前記第３のイオン注入工程は、前記半導体基板および前記第２半導体領域の低閾値型の低電圧駆動トランジスタを形成するそれぞれの領域に対して同時に実施されるところに特徴を有する。
【発明の効果】
【０００８】
上記構成のように、第１導電型の半導体基板に低閾値型の低電圧駆動トランジスタを形成する構成としてその周囲を第１半導体層で包囲する構成としているので、別途にガードリング等を形成することなく半導体基板そのものを利用してトランジスタを形成することができ、しかも、その製造工程では、閾値調整のためのイオン注入の回数を少なくした製造工程を採用することができ、これによって工程の短縮を行えると共に製造コストの低減を図ることができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明をフラッシュメモリに適用した場合の第１の実施形態について、図１ないし図１４を参照しながら説明する。
図１および図２は、フラッシュメモリの周辺回路部に形成したトランジスタの構成についてその断面と平面を示している。図２に示した平面図では、半導体基板としてのＰ型（第１導電型）のシリコン基板１の一部を示しており、図示の左上に低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔ、右上に高閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅ、左下に高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−Ｅを配置したものを代表的に示し、右下にはトランジスタを設けていない状態を示している。なお、周辺回路領域には実際には低閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＬＶｔや高電圧駆動トランジスタも設けられる構成である。
【００１０】
図１（ａ）、（ｂ）の各断面は、図２中Ａ−Ａ線およびＢ−Ｂ線で示す部分の縦断側面を示している。すなわち、図１（ａ）は、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔおよび高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−Ｅのゲート電極を横切る方向の縦断面図であり、図１（ｂ）は、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔおよび高閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅのゲート電極に沿う方向で不純物拡散領域部分の縦断面図である。
【００１１】
図１（ａ）、（ｂ）において、Ｐ型のシリコン基板１には、高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−Ｅが形成される第１導電型の第１半導体領域としてのＰウェル（図中p-wellで示す）２および低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔが形成される第２導電型の第２半導体領域としてのＮウェル（図中n-wellで示す）３が形成されている。低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔはシリコン基板１に直接形成される構成である。
【００１２】
各ウェル２、３を形成した領域および一部のシリコン基板１の表面を素子形成領域とし、その周辺部分のシリコン基板１には、ＳＴＩ（Shallow Trench Isolation）４が形成されている。ＳＴＩ４は、後述するように、浅いトレンチを形成してこの内部にシリコン酸化膜などの絶縁膜を埋め込むことで形成している。なお、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔは、シリコン基板１に直接形成するが、この形成領域の周囲にはＰウェル２が包囲するように配置された構成となっている。
【００１３】
ＳＴＩ４で囲まれたシリコン基板１の素子形成領域には、不純物をイオン注入により導入して拡散したソース・ドレインとなる不純物拡散領域５ａ、５ｂが形成されている。この場合、ＮチャンネルトランジスタＬＶ−Ｎ−Ｅ、ＬＶ−Ｎ−ＬＶｔにはＮ型の不純物拡散領域５ａが形成され、ＰチャンネルトランジスタＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔにはＰ型の不純物拡散領域５ｂが形成されている。ＳＴＩ４の外周部には、シリコン基板１の表面が露出する領域としてガードリング１ａが形成されている。この部分には、後述するように不純物が導入されるとともに、コンタクトをとることでガードリングとしての機能を達成している。
【００１４】
各トランジスタＬＶ−Ｎ−Ｅ、ＬＶ−Ｎ−ＬＶｔ、ＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔの形成部分のシリコン基板１の表面には、不純物拡散領域５ａあるいは５ｂのソース・ドレイン領域をはさむようにして膜厚が薄く形成されたゲート絶縁膜６およびゲート電極７が形成されている。ゲート絶縁膜６はシリコン酸化膜で形成されており、低電圧駆動用として膜厚がたとえば８ｎｍである。
【００１５】
また、ゲート電極７はゲート絶縁膜６の上に非晶質シリコン膜、ＯＮＯ膜、多結晶シリコン膜、タングステンシリコン膜（ＷＳｉ）などを積層して形成したもので、図示しないメモリセルトランジスタのゲート電極を形成する際に積層する膜構成となっている。この場合、ＯＮＯ膜はメモリセルトランジスタのフローティングゲートを形成するためのものであり、図示の周辺回路領域の各トランジスタにおいてはフローティングゲートは不要であるので、ＯＮＯ膜に部分的に開口部を形成して上下の層間を電気的にショートさせるように形成している。
【００１６】
図１（ｂ）では、高閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅのゲート電極７がＳＴＩ４上に形成された状態に示されているが、これは、ゲートコンタクトを取るためのＳＴＩ４へのパターンが図示されたものである。
ゲート電極７を含んだシリコン基板１の表面にはバリア絶縁膜９が形成されている。バリア絶縁膜９は、たとえばシリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などからなり、エッチング処理のストッパとして機能させるものである。このバリア絶縁膜９の上には層間絶縁膜１０が形成されている。層間絶縁膜１０は、たとえば、シリコン酸化膜やシリコン窒化膜、あるいはＢＰＳＧ、ＰＳＧなどのシリケートガラス、ＨＳＱやＭＳＱ、ＳｉＬＫ（登録商標）などのｌｏｗ−ｋ材料からなるものである。
【００１７】
層間絶縁膜１０には、各トランジスタＬＶ−Ｎ−Ｅ、ＬＶ−Ｎ−ＬＶｔ、ＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔのソース・ドレインとコンタクトをとるために複数個のコンタクトホールが形成されており、その内周面には薄い膜厚のバリアメタル１１が形成され、内部にはコンタクトプラグ１２が埋め込み形成されている。この場合、バリアメタル１１としては、たとえば、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどが用いられる。また、コンタクトプラグ１２は、タングステン、アルミニウムあるいは銅などの金属材料が用いられている。
【００１８】
この上部には、上記した層間絶縁膜１０と同様の材料からなる層間絶縁膜１３が形成されており、その一部に第１のＶｉａコンタクトホールが形成され、バリアメタル１４を介して第１のＶｉａコンタクトプラグ１５が埋め込み形成されている。この第１のＶｉａコンタクトプラグ１５は、下地のコンタクトプラグ１２と電気的に導通するように配置形成される。
【００１９】
この層間絶縁膜１３の上には、たとえばＡｌやＡｌＣｕなどの金属膜をパターニングして形成した第１の配線層１６が形成されている。この第１の配線層１６は、ビット線などの配線として形成されるものである。さらに、この上にはさらに前述と同様の材料からなる層間絶縁膜１７が形成されている。この層間絶縁膜１７には第２のＶｉａコンタクトホールが形成され、バリアメタルを介してＶｉａコンタクトプラグを兼ねた第２の配線層１８がパターニング形成されている。第２の配線層１８は、たとえば、タングステン、アルミニウムあるいは銅などからなる。この第２の配線層１８は、層間絶縁膜１９により埋め込まれた状態に形成されている。
【００２０】
次に、上記構成の製造工程について図３〜図１４も参照して説明する。
まず、図３（ａ）に示すように、Ｐ型シリコン基板１を洗浄後、基板汚染やリソグラフィの際のレジスト倒れ防止を目的に、犠牲酸化膜２０を形成する。次いで、低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔの形成を目的とするリソグラフィ処理を行い、各トランジスタ領域のレジスト２１を開口するパターニングをする。続いて、このレジスト２１を利用して不純物としてＰ（リン）またＡｓ（砒素）のイオンを１．０Ｅ＋１２〜１４ｃｍ−２程度の条件で、シリコン基板１の表面に注入し、第２導電型の第２半導体領域としてのＮウェル３を形成する。
【００２１】
この後、注入した不純物イオンを活性化する必要があるため、不純物イオン注入後、通常８００℃〜１２００℃程度でアニールする工程が必要となる。この活性化処理は、形成したＮウェル３の他、Ｐウェル２を形成した後、まとめて実施することもできる。不純物イオン注入後、マスクとして使用したレジストのパターン２１は不要となるため、Ｏ２ドライアッシャや薬液処理により剥離し次工程へ進める。
【００２２】
次に、図３（ｂ）に示すように、高閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−Ｅの形成を目的に再度リソグラフィ処理を行い、目的の領域のレジスト２２を開口する。その後、Ｂ、ＢＦ２等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度シリコン基板１に注入し、第１導電型の第１半導体領域としてのＰウェル２を形成する。Ｐ型Ｗｅｌｌを形成するための不純物イオンを注入するだけでなく、高閾値Ｎチャネルトランジスタの閾値を決めるためのチャネル不純物イオン注入も第１のイオン注入工程として合わせて行う。
【００２３】
Ｎチャネルであるため、Ｂ等の不純物を１．０Ｅ＋１２〜１４ｃｍ−２程度基板に注入する。なお、ここでは、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの形成領域については、Ｐウェル２を形成しないので、高閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−Ｅの閾値のみを独立して制御することができる。不純物のイオン注入処理が終了すると、マスクとして使用したレジスト２２は不要となるため、Ｏ２ドライアッシャや薬液処理により剥離し次工程へ進める。
【００２４】
次に、これまで使用していた犠牲酸化膜２０をフッ酸等で剥離し、この後、トランジスタの信頼性を左右するゲート絶縁膜６を形成する。この場合、ゲート絶縁膜６の膜厚は例えば８ｎｍで、この実施形態で説明している低電圧駆動系トランジスタ領域についてはメモリセルアレイ領域のトランジスタと同等にすることが多い。しかし、トランジスタ性能を高くするため、メモリセル領域のトランジスタとは異なる膜厚のゲート絶縁膜として形成することもある。また、このゲート絶縁膜の形成過程では、図示しない高電圧駆動トランジスタに対応して例えば４０ｎｍ程度の厚い膜厚のゲート絶縁膜を作り分けて形成している。
【００２５】
次に、図４（ｃ）に示すように、メモリセル領域のセルトランジスタ（図示せず）に形成するフローティングゲート電極の構成として、ノンドープの非晶質シリコン膜２３をＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法により膜厚４０ｎｍ程度で堆積させる。
【００２６】
続いて、高閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＥのＮウェル３にトランジスタの閾値を所定のレベルとなるように設定するために、第２のイオン注入工程として不純物を導入する。このため、リソグラフィ処理によりレジスト２４をパターニングして低電圧駆動ＰチャンネルトランジスタＬＶ−ＰのＮウェル３の表面部分を開口させる。
【００２７】
このレジスト２４をマスクとして、目的の箇所にＢ（ボロン：ホウ素）等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度の条件で、堆積したフローティングゲート電極となる非晶質シリコン膜２３越しにシリコン基板１に注入する（図４（ｃ）参照）。フローティングゲート電極越しに不純物イオンを注入する場合、ゲート絶縁膜６の形成前に不純物イオンを注入する場合と比べて、注入した不純物イオンのシリコン基板１内での不純物濃度を高くすることができるというメリットがある。
【００２８】
また、ゲート絶縁膜６の形成前に不純物イオンを注入する方法では、ゲート絶縁膜６の形成時の熱工程により、不純物イオンがシリコン基板１中を拡散するため、実効的な濃度が低下し所望の閾値電圧を得るのが困難となる。不純物イオン注入の後、マスクとして使用したレジスト２４は不要となるため、Ｏ２ドライアッシャあるいは薬液処理により剥離する。
【００２９】
次に、図４（ｄ）に示すように、Ｎウェル３上に低閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−ＬＶｔを形成するためのリソグラフィ処理を行い、レジスト２５をパターニングし、第３のイオン注入工程として、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積したフローティングゲートとなる非晶質シリコン膜２３越しに基板に注入する。
この第３のイオン注入工程では、上記した低閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−ＬＶｔに加えて、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔについても同時にレジスト２５を開口させるパターンを形成し、閾値調整のためのイオン注入を行う。
【００３０】
次に、シリコン基板１の非晶質シリコン膜２３を積層した構成の上に、シリコン窒化膜、シリコン酸化膜などを積層形成し、この後、リソグラフィ処理によりレジストをパターニングしてＳＴＩ４の形成領域の部分を開口する。レジストをマスクとして、ＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜をエッチングし、さらに、シリコン酸化膜をマスクとしてシリコン窒化膜、非晶質シリコン膜２３、ゲート絶縁膜６およびシリコン基板１を順次エッチングし、シリコン基板１に深さが０．１μｍから０．４μｍ程度のトレンチを形成し、その内部にシリコン酸化膜あるいはシリコン窒化膜からなる絶縁膜を埋め込み形成し、ＳＴＩ４を形成する。この場合のＳＴＩ４による素子分離の深さは、ＳＴＩ４を介して隣接するＰウェル２、Ｎウェル３などが互いに分離される程度としている。
【００３１】
次いでウェル分離をしていないＰ型のシリコン基板１上に形成された低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔ間のパンチスルー耐圧を向上すべく、層間絶縁膜越しに、高濃度フィールドスルーストッパとしてリン等の不純物イオンを注入する。本実施例で対象となるＰ型のシリコン基板１上の低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔは、周囲がＰウェル２で包囲することで分離されているため、このような場合は、フィールドスルーストッパの不純物イオン注入は必要としない。
【００３２】
続いてリン等の不純物を高濃度にドープした多結晶シリコン若しくはタングステンシリサイド等の導電体膜を５００ｎｍから１０００ｎｍ程度体積した後、リソグラフィによりデータ転送線のパターニングを行い、異方性エッチングによりパターニングする。
【００３３】
ついで、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなるバリア絶縁膜１を１０ｎｍから１０００ｎｍの範囲で堆積する。ここで、コンタクト形成時にエッチング制御性が不足し、エッチングが過剰に行われると、コンタクトが素子分離領域に落ち込みＰウェル２とコンタクトとの耐圧が確保できない問題が生ずる。一方、コンタクト形成時にエッチングが不足すると、Ｎ型領域とデータ転送線コンタクトとの間のコンタクト抵抗が上昇する問題が生じる。
【００３４】
そこで、このコンタクトを形成時に、層間絶縁膜に対してバリア絶縁膜９でエッチングスピードが遅く選択比が取れる条件でエッチングし、さらに、バリア絶縁膜９をその後でエッチングすることにより、コンタクトエッチングする時の層間絶縁膜の膜厚変動の影響を低減することができる。また、このバリア絶縁膜９を堆積する前に、シリコン基板１の表面に酸化または堆積法により１ｎｍから５０ｎｍの範囲のシリコン酸化膜を作成しても良い。さらに、その上にシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラス、ＨＳＱやＭＳＱ、ＳｉＬＫなどの層間膜からなる層間絶縁膜１０を１０〜１０００ｎｍ程度堆積する（図５（ｂ）参照）。バリア絶縁膜９の材料は層間膜に対するエッチング選択比を持つことが必要である。バリア絶縁膜９の厚さは１０〜１０００ｎｍ程度で、層間絶縁膜１０の厚さとエッチング選択比によって十分な加工マージンを有する厚さを必要とする。
【００３５】
図５は上記のようにして形成された状態の平面図および断面図を示すもので、図５（ａ）は図２に示した平面図に対応し、図５（ｂ）、（ｃ）は、図１に示した断面図に対応している。この状態では、シリコン基板１の上面に形成した層間絶縁膜１０にレジストパターン２６により開口部が形成され、ゲート絶縁膜６を剥離して不純物拡散層５ａ、５ｂを形成したところである。
【００３６】
次に、図６に示すように、シリコン基板１およびゲート電極７を覆うように、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなるバリア絶縁膜９を１０ｎｍから１０００ｎｍの範囲で堆積する。このバリア絶縁膜９は、次の目的で形成されたものである。
すなわち、層間絶縁膜１０へのコンタクトホールの形成時にエッチング制御性が不足し、エッチングが過剰に行われると、コンタクトホールがＳＴＩ４（素子分離領域）に落ち込みシリコン基板１とコンタクトとの電圧駆動が確保できない問題が生ずる。一方、コンタクト形成時にエッチングが不足すると、Ｎ型の不純物拡散領域とデータ転送線コンタクトとの間のコンタクト抵抗が上昇する問題が生じる。
【００３７】
そこで、このコンタクトを形成時に、層間絶縁膜１０に対してバリア絶縁膜９を設けることでエッチングスピードが遅く選択比が取れる条件でエッチングし、さらに、バリア絶縁膜９をその後でエッチングすることにより、コンタクトエッチングする時の層間絶縁膜１０の膜厚変動の影響を低減することができる。
また、このバリア絶縁膜９を堆積する前に、シリコン基板１の表面に酸化または堆積法により１ｎｍから５０ｎｍの範囲のシリコン酸化膜を作成しても良い。さらに、その上にシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラス、ＨＳＱ（Hydrogen Silsequioxanes）やＭＳＱ（Methyl Silsequioxanes）、ＳｉＬＫなどの層間膜からなる層間絶縁膜１０を１０〜１０００ｎｍ程度堆積する。
【００３８】
バリア絶縁膜９の材料は層間絶縁膜１０に対するエッチング選択比を持つことが必要である。バリア絶縁膜１の厚さは１０〜１０００ｎｍ程度で、層間絶縁膜１０の厚さとエッチング選択比によって十分な加工マージンを有する厚さを必要とする。
【００３９】
次に、リソグラフィ処理によって、レジスト２７のパターニングを行い、図７に示すように、データ選択線（ゲート電極７）上コンタクトおよび基板ソース・ドレインコンタクトの開口１０ａを形成する。このレジスト２７をマスクとして、層間絶縁膜１０を異方性エッチングによってパターニングする。この際、エッチング条件はレジスト２７およびバリア絶縁膜９に対して選択比を持つ条件であることが必要である。
【００４０】
ついで、レジスト２７の除去後に、図８に示すように、コンタクトホール１０ａの底面部に露出しているバリア絶縁膜９を異方性エッチングする。この際、シリコン基板１、層間絶縁膜１０に対して選択比を有する条件で実施することが、後工程において、バリア絶縁膜９を剥離するウェット工程を必要とせず、また層間絶縁膜１０に対する後退がなく、順テーパ形状を維持し、コンタクト径を小さく保てるため望ましい。
【００４１】
この後、例えば、リンや砒素不純物を、例えば１．０Ｅ１３ｃｍ−２以上１．０Ｅ１６ｃｍ−２以下のドーズでイオン注入して、コンタクトホール１０ａ部分のＮ型領域の抵抗率を低下させてもよい。一方、Ｂ（ホウ素）、ＢＦ２（２フッ化ホウ素）不純物を例えば１．０Ｅ１３ｃｍ−２以上１．０Ｅ１６ｃｍ−２以下のドーズ量でイオン注入して、コンタクトホール１０ａ部分のＰ型領域の抵抗率を同様に低下させてもよい。
続いて、ソース・ドレインコンタクトおよび、データ選択線のコンタクトホール１０ａに接続される引き出し配線のリソグラフィ処理で、レジスト２８のパターニングを行い、図９に示すように、層間絶縁膜１０を異方性エッチングによってパターニングし配線用開口部１０ｂを形成する。
【００４２】
その後、レジスト２８を除去し、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタル１１を，１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によってコンタクトホール１０ａ及び配線用開口部１０ｂ内に堆積した後に、タングステン、アルミ、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、コンタクトホール１０ａ及び配線用開口部１０ｂ内に埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）等で平坦化し、図１０に示すような構成を得る。この場合、バリアメタル１１としては、ＣＶＤ法の方が、よりアスペクトが高いコンタクトホール１０ａに均一に堆積できるため望ましい。
【００４３】
その後、シリコン酸化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱ、ＭＳＱやＳｉＬＫなどの層間膜からなる層間絶縁膜１３を１０〜１０００ｎｍ程度堆積する。次に、リソグラフィ処理によってレジスト３０について、第１のＶｉａコンタクトホール１３ａのパターニングを行う。続いて、図１１に示すように、レジスト２９をマスクとして、層間絶縁膜１３を異方性エッチングによって第１のＶｉａコンタクトホール１３ａを形成する。エッチング条件はレジストおよび下層コンタクトに埋め込まれた金属またはバリアメタルに対して選択比を持つ条件であることが必要である。
【００４４】
ついで、レジスト２９の除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタルを１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって第１のＶｉａコンタクトホール１３ａ内に堆積した後に、タングステン、アルミニウム、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第１のＶｉａコンタクトホール１３ａを埋め込むように第１のＶｉａホールの。その後、ＣＭＰ（Chemical Mechanical Polishing）等でエッチバックし平坦化し、図１２に示すような形状のものを確保する。
【００４５】
その後は、図１３に示すように、例えば、ＡｌあるいはＡｌＣｕを１０〜１０００ｎｍ程度堆積する。さらに、異方性エッチングにより、前記ＡｌまたはＡｌＣｕをＡ−Ａ方向に短冊状に加工し、データ転送線となる配線層１６を形成する。この後、シリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの層間膜からなる層間絶縁膜１７を１０〜１０００ｎｍ程度堆積する。
【００４６】
次に、リソグラフィ処理によってレジスト第２のＶｉａコンタクトホール１７ａのパターニングを行い、図１４に示すように、層間絶縁膜１７を異方性エッチングによってパターニングする。エッチング条件はレジスト３０および下層コンタクトに埋め込まれた金属またはバリアメタルに対して選択比を持つ条件であることが必要である。
【００４７】
ついで、レジスト３０の除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタルを１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって第２のＶｉａコンタクトホール１７ａ内および層間絶縁膜上に堆積した後に、タングステン、アルミニウム、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第２のＶｉａコンタクトホール１７ａ内を埋め込むと同時にソース線１８の配線材料としても同時に堆積する。
【００４８】
もちろん第１のＶｉａコンタクトホール１３ａおよびデータ転送線の製造法で示したように、コンタクトホール１７ａの内部をＴｉ、Ｔａ、ＴａＮ、ＴｉＮ等のバリアメタルで１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によって堆積した後に、タングステン、アルミニウム、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、第２のＶｉａコンタクトホールを埋め込みＣＭＰ等で平坦化した後に配線材として、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する方法もあるが、本実施例では、Ｖｉａコンタクト２とソース線２の導電性材料を同時に堆積することでプロセス工程の簡略化が可能であることを示している。
【００４９】
最後にリソグラフィによって、堆積したＡｌ、ＡｌＣｕ等１０〜１０００ｎｍ程度を、異方性エッチングにより加工することにより、本実施例の形状が得られる。
なお詳細な説明は省略するが、さらに、例えば、プラズマ堆積法によって形成したシリコン窒化膜やポリイミド等のパッシベーションをソース線上に例えば、０．０５〜２．０ｕｍ程度堆積することにより、アルファ線、紫外線および大気等外部ストレスの影響を低減するようにしている。シリコン窒化膜としては、ヘキサクロロジシラン（ＨＣＤ）用いて形成したシリコン窒化膜を用いても良い。
【００５０】
このような本実施形態によれば、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔをシリコン基板１にウェルを形成することなく直接形成し、閾値調整のためのイオン注入工程を統合させるようにしたので、工程の削減を図ることができる。また、これにより、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔについては、高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−Ｅとは独立に閾値を制御することができる利点がある。
また、上記構成を採用する場合に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔを設けるシリコン基板１の領域の周囲をＰウェル２で包囲するように構成しているので、別途に高濃度フィールドストッパなどを設ける必要がなくなる。
【００５１】
（第２の実施形態）
図１５および図１６は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、その製造工程である。先に形成したＮウェル３上に高閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−Ｅを形成するためのリソグラフィを行い、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積したフローティングゲート電極となる非晶質シリコン膜２３越しにシリコン基板１に注入する際、Ｐウェル２を形成していないシリコン基板１上に、低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔを形成するための閾値調整のためのＢ等の不純物イオンを同時に注入するところである。
【００５２】
ウェルの構造が異なる２つのトランジスタのチャネル不純物イオン注入を同時に行う点では、第１の実施形態と同じであるが、チャンネル不純物イオン濃度が異なる。そのため、Ｐ型のシリコン基板１上に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を、必要な場合、第１の実施形態と変えることができ、狙い閾値に制御するフレキシビリティーが向上する。
【００５３】
ここでは、図１５（ａ）、（ｂ）に示すように、第１の実施形態と同様の処理過程すなわちＮウェル３の形成工程、第１のイオン注入工程を経た後、図１６（ｃ）に示すように、リソグラフィ処理でレジスト３１をパターニングする。レジスト３１は、低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔおよび高閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−Ｅについて開口されている。続いて、開口部に第２のイオン注入工程として、不純物をイオン注入により導入し、各トランジスタの閾値を調整する。
【００５４】
不純物イオン注入の後、マスクとして使用したレジスト３１は不要となるため、Ｏ２ドライアッシャあるいは薬液処理により剥離する。続いて、リソグラフィ処理によりレジスト３２をパターニングして低閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＬＶｔの部分を開口する。続けて、第３のイオン注入工程を実施する。その後の形成方法については、前述と同様であるから説明を省略する。
このような第２の実施形態によっても、第１の実施形態と同様の作用効果を得ることができる。
【００５５】
（第３の実施形態）
図１７および図１８は、本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、Ｐ型のシリコン基板１上に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を調整する際のイオン注入工程を、第２のイオン注入工程および第３のイオン注入工程の双方で実施するようにしたところである。
すなわち、前述同様にして図１７（ａ）、（ｂ）に示す処理を実行し、この後、図１８（ｃ）および図１８（ｄ）に示すように、それぞれのイオン注入工程においてレジスト３３、３４のパターンを低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔについても開口するようにして第２および第３のイオン注入工程を実施するものである。
【００５６】
このような第３の実施形態によっても第１の実施形態と同様の作用効果を得ることができる。また、第３の実施形態によれば、ウェル構造が異なる２つのトランジスタのチャネル不純物イオン注入を同時に行う点では、実施形態１や２と同じであるが、高閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅの閾値調整ためのチャネル不純物と低閾値Pチャネルトランジスタ用チャネル不純物を重ね打つことで、最終的なチャンネル不純物イオン濃度を異ならせることができる。これにより、Ｐ型のシリコン基板１に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値の調整範囲が広くなり、設計の自由度が向上する。
【００５７】
（第４の実施形態）
図１９〜２１は本発明の第４の実施形態を示すもので、以下、第１の実施形態と異なるところについて説明する。この実施形態においては、低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値調整用のイオン注入を、周辺回路部に形成する高電圧駆動ＮチャンネルトランジスタＨＶ−Ｎ−Ｅの閾値調整のためのイオン注入工程と同時に実施する。
【００５８】
すなわち、図１９（ａ）に示すように、低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−Ｅ、ＬＶ−Ｐ−ＬＶｔの形成領域にＮウェル３を形成する。続いて図１９（ｂ）に示すように、高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＥのためのＰウェル２を形成し、その後、続けて閾値調整ためのイオン注入工程（第１のイオン注入工程）を実施する。
【００５９】
この後、犠牲酸化膜２０を剥離し、この後、低電圧駆動トランジスタ用のゲート絶縁膜６および高電圧駆動トランジスタ用のゲート絶縁膜３５を形成する。ゲート絶縁膜６の膜厚は前述同様に例えば８ｎｍで、高電圧駆動トランジスタ用のゲート絶縁膜３５の膜厚は例えば４０ｎｍ程度である。続いて、非晶質シリコン膜２３を形成する。
【００６０】
次に、図２０（ｃ）に示すように、先に形成したＮウェル３上に高閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−Ｅを形成するためのリソグラフィを行いレジスト３６をパターニングする。次に、第２のイオン注入工程として、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しに基板に注入する。このとき、この第２のイオン注入工程では、Ｐウェル２を形成していないＰ型のシリコン基板１上に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を調整するためのＢ等の不純物イオンの注入は行なわない。
【００６１】
次に、図２０（ｄ）に示すように、Ｎウェル３上に低閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＬＶｔを形成するためのリソグラフィを行いレジスト３７をパターニングし、第３のイオン注入工程として、Ｂ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しにシリコン基板１に注入する。なお、ここでも、Ｐウェル２を形成していないＰ型のシリコン基板１上に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を調整するためのＢ等の不純物イオンの注入は行なわない。
【００６２】
次に、図２１（ｅ）に示すように、高電圧駆動ＮチャンネルトランジスタＨＶ−Ｎ−Ｅの閾値を決定するための第４のイオン注入工程としてのチャネル不純物注入工程がある。ここで、高電圧駆動トランジスタは、高耐圧用トランジスタであるため、前述のようにゲート絶縁膜３５の膜厚は４０ｎｍ程度と厚く形成されている。つまり、低電圧用トランジスタのゲート絶縁膜６の５倍程度の膜厚となっている。高耐圧用トランジスタの特徴は、接合耐圧を高めるため、通常ウェルを形成しないＰ型のシリコン基板１上に形成されることが多い。
【００６３】
そして、この第４のイオン注入工程では、Ｐウェル２を形成していないＰ型シリコン基板１上に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔを形成するために、同時にＢ等の不純物イオンを注入することが、本実施例の特徴となる。ウェル構造が異なる２つのトランジスタのチャネル不純物イオン注入を同時に行う第１の実施形態とは異なり、Ｐ型シリコン基板１上に高耐圧系および低電圧系２種類の異なる電源電圧で動作するトランジスタを形成する点が特徴である。Ｐ型シリコン基板１上に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を、必要に応じて第１の実施形態の場合とは異なるように設定することができ、狙い閾値に対するフレキシビリティーが向上する。
【００６４】
（第５の実施形態）
図２２〜図２４は本発明の第５の実施形態を示すもので、第４の実施形態と異なるところは、Ｐウェル２を形成していないＰ型シリコン基板１上に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔを形成するために、第４のイオン注入工程に加えて第２のイオン注入工程においても、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しに基板に注入するところである。
【００６５】
すなわち、第４の実施例と同様に、図２２（ａ）に示すＮウェル３の形成工程、図１９（ｂ）に示す高閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＥのためのＰウェル２の形成、および閾値調整ためのイオン注入工程（第１のイオン注入工程）を実施する。この後、犠牲酸化膜２０を剥離し、ゲート絶縁膜６、３５を形成し、続いて、非晶質シリコン膜２３を形成する。
【００６６】
次に、図２３（ｃ）に示すように、先に形成したＮウェル３上に高閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−ＥおよびＰ型シリコン基板１に形成する低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔを形成するためのリソグラフィを行いレジスト３９をパターニングする。次に、第２のイオン注入工程として、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しに基板に注入する。
【００６７】
次に、図２３（ｄ）に示すように、Ｎウェル３上に低閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＬＶｔを形成するためのリソグラフィを行いレジスト４０をパターニングし、第３のイオン注入工程として、Ｂ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しにシリコン基板１に注入する。
次に、図２４（ｅ）に示すように、高電圧駆動ＮチャンネルトランジスタＨＶ−Ｎ−Ｅの閾値およびＰ型シリコン基板１に形成する低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を調整するためのリソグラフィを行いレジスト４１をパターニングする。
【００６８】
このような第５の実施形態においても、Ｐ型シリコン基板１上に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を、必要に応じて第１の実施形態の場合とは異なるように設定することができ、狙い閾値に対するフレキシビリティーが向上する。
【００６９】
（第６の実施形態）
図２５〜図２７は、本発明の第６の実施形態を示すもので、第４の実施形態と異なるところは、Ｐウェル２を形成していないＰ型シリコン基板１上に、低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔを形成するために、第４のイオン注入工程に加えて第３のイオン注入工程においても、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しに基板に注入するところである。
【００７０】
すなわち、第４の実施例と同様に、図２５（ａ）、（ｂ）の工程を経て、ゲート絶縁膜６、３５を形成し、続いて、非晶質シリコン膜２３を形成する。次に、図２６（ｃ）に示すように、高閾値型の低電圧駆動ＰチャネルトランジスタＬＶ−Ｐ−Ｅおよび低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの双方に閾値調整のためのリソグラフィを行いレジスト４２をパターニングし、第２のイオン注入工程として、目的の個所にＢ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しにシリコン基板１に注入する。
【００７１】
次に、図２６（ｄ）に示すように、Ｎウェル３上に低閾値型の低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐ−ＬＶｔを形成するためのリソグラフィを行いレジスト４３をパターニングし、第３のイオン注入工程として、Ｂ等の不純物イオンを１．０Ｅ＋１２〜１４ｃｍ−２程度で、堆積した非晶質シリコン膜２３越しにシリコン基板１に注入する。
次に、図２７（ｅ）に示すように、高電圧駆動ＮチャンネルトランジスタＨＶ−Ｎ−Ｅの閾値およびＰ型シリコン基板１に形成する低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を調整するためのリソグラフィを行いレジスト４４をパターニングする。
【００７２】
このような第６の実施形態においても、Ｐ型シリコン基板１上に形成する低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの閾値を、必要に応じて第１の実施形態の場合とは異なるように設定することができ、狙い閾値に対するフレキシビリティーが向上する。
【００７３】
（第７の実施形態）
図２８は本発明の第７の実施形態を示すもので、第１の実施形態と異なるところは、第１の実施形態ないし第６の実施形態で示したＰ型シリコン基板１上に形成される低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔについて、この形成領域の周囲をＰウェル２で包囲した状態に形成したものである。
図示のように、Ｐ型シリコン基板１上に形成される低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの個数は限定されない。また、周りのＰウェル２上には、Ｐウェル２とコンタクトを取るためのガードリング４５および高閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−Ｅが配置される。
【００７４】
上記構成を採用することで、Ｐ型シリコン基板１に形成した低閾値型の低電圧駆動ＮチャンネルトランジスタＬＶ−Ｎ−ＬＶｔは、周りのＰウェル２がフィールドストッパとしての機能を有するようになる。
【００７５】
（第８の実施形態）
図２９は本発明の第８の実施形態を示すもので、第１の実施形態と異なるところは、Ｐ型シリコン基板１上の低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔが、Ｐウェル２で囲まれているのではなく、フィールドストッパ４６により分離されている点である。レイアウトの都合上、Ｐ型シリコン基板１上の低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの周りにＰウェル２が配置不可能な場合、各トランジスタの素子分離領域形成後、素子分離領域の例えば絶縁酸化膜越しに高濃度のＢ等の不純物イオンを注入することにより、フィールドストッパ４７を形成することが可能となる。
【００７６】
Ｐ型シリコン基板１上の低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔは、低電圧で動作するため、高耐圧を必要としない。各トランジスタ毎をフィールドストッパ４７で分離する必要はないが、念のため、各トランジスタを分離することも当然可能である。
また、低閾値型の低電圧駆動ＮチャネルトランジスタＬＶ−Ｎ−ＬＶｔの形成領域をフィールドストッパ４６で分離する構成とすることから、その周囲にＰウェル２を配置する必要がないため、高耐圧用各種トランジスタＨＶ−Ｔｒを配置することができ、レイアウトにフレキシビリティーが生まれるのが、本実施例のメリットとなる。高耐圧系トランジスタＨＶ−Ｔｒは、Ｐ型シリコン基板１上に形成されることが多いため、その場合は各トランジスタをフィールドストッパ４８で分離する必要がある。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態を示す模式的な断面図
【図２】模式的な平面図
【図３】製造工程の各段階に対応して示した各部の断面図（その１）
【図４】製造工程の各段階に対応して示した各部の断面図（その２）
【図５】製造工程の各段階で示す図２相当平面図および図１相当断面図（その１）
【図６】製造工程の各段階で示す図２相当平面図および図１相当断面図（その２）
【図７】製造工程の各段階で示す図２相当平面図および図１相当断面図（その３）
【図８】製造工程の各段階で示す図２相当平面図および図１相当断面図（その４）
【図９】製造工程の各段階で示す図２相当平面図および図１相当断面図（その５）
【図１０】製造工程の各段階で示す図２相当平面図および図１相当断面図（その６）
【図１１】製造工程の各段階で示す図２相当平面図および図１相当断面図（その７）
【図１２】製造工程の各段階で示す図２相当平面図および図１相当断面図（その８）
【図１３】製造工程の各段階で示す図２相当平面図および図１相当断面図（その９）
【図１４】製造工程の各段階で示す図２相当平面図および図１相当断面図（その１０）
【図１５】本発明の第２の実施形態を示す製造工程の各段階に対応して示した各部の断面図（その１）
【図１６】製造工程の各段階に対応して示した各部の断面図（その２）
【図１７】本発明の第３の実施形態を示す製造工程の各段階に対応して示した各部の断面図（その１）
【図１８】製造工程の各段階に対応して示した各部の断面図（その２）
【図１９】本発明の第４の実施形態を示す製造工程の各段階で示す断面図（その１）
【図２０】製造工程の各段階で示す断面図（その２）
【図２１】製造工程の各段階で示す断面図（その３）
【図２２】本発明の第５の実施形態を示す製造工程の各段階で示す断面図（その１）
【図２３】製造工程の各段階で示す断面図（その２）
【図２４】製造工程の各段階で示す断面図（その３）
【図２５】本発明の第６の実施形態を示す製造工程の各段階で示す断面図（その１）
【図２６】製造工程の各段階で示す断面図（その２）
【図２７】製造工程の各段階で示す断面図（その３）
【図２８】本発明の第７の実施形態を示す模式的平面図
【図２９】本発明の第８の実施形態を示す模式的平面図
【符号の説明】
【００７８】
図面中、１はシリコン基板（第１導電型の半導体基板）、２はＰウェル（第１導電型の第１半導体領域）、３はＮウェル（第２導電型の第２半導体領域）、４はＳＴＩ（素子分離領域）、６はゲート絶縁膜、９はバリア絶縁膜、１０、１３、１７、１９は層間絶縁膜、１１、１４はバリアメタル、１２は第１のＶｉａコンタクトプラグ、１５は第２のＶｉａコンタクトプラグ、１６は第１の配線層、１８は第２の配線層、３５はゲート絶縁膜、４７はフィールドストッパ（電界ストッパ）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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