(57)【要約】【課題】  オン抵抗が低く、かつ、スイッチング時のゲート容量を従来よりも低減させた半導体装置を提供する。【解決手段】  半導体装置１００は、Ｎ型の半導体層１０と、半導体層１０上に形成されたＰ型の半導体層２０と、半導体層２０の表面から該半導体層２０を貫通して半導体層１０に達するトレンチ６０と、トレンチ６０の内壁に形成された絶縁膜７０と、トレンチ６０の内部に形成され、絶縁膜７０により半導体層１０、２０から電気的に絶縁された電極８０と、半導体層２０の表面領域のうちトレンチ６０の周辺に形成され、トレンチ６０に近接する部分のプロファイルがその他の部分のプロファイルと異なるＮ型の不純物注入領域４１、４３とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、
前記トレンチの内壁に形成された絶縁膜と、
前記トレンチの内部に形成され、前記絶縁膜により前記第１および第２の半導体層から電気的に絶縁された電極と、
前記第２の半導体層の表面領域のうち前記トレンチの周辺に形成され、前記トレンチに近接する部分のプロファイルがその他の部分のプロファイルと異なる第１導電型の不純物注入領域とを備えた半導体装置。
【請求項２】
前記第２の半導体層の表面からの前記不純物注入領域の深さは前記トレンチから離れるに従って深くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不純物注入領域の不純物濃度は前記トレンチから離れるに従って高くなっていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記不純物注入領域は、前記トレンチに近接する第１の領域と、該第１の領域よりも前記トレンチから離隔した第２の領域とを含み、
前記第１の領域と前記第２の領域とは深さまたは不純物濃度のプロファイルにおいて互いに異なることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１の領域または前記第２の領域は、前記トレンチの周囲に部分的に形成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
近年、携帯機器やパーソナル・コンピュータ等に内蔵されているＣＰＵ（Central Processing Unit）の高速化に伴い、それらの電源システムの高速化および高効率化が望まれている。電源システムのスイッチング素子には、オン抵抗の低減、スイッチング時のゲート容量の低減およびゲート内部抵抗の低減等が求められる。
【０００３】
低オン抵抗を実現するために、トレンチ・ゲート構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をスイッチング素子として用いることが考えられる。トレンチ・ゲート構造は、半導体基板に形成されたトレンチ内に絶縁型ゲート電極を設けた構造である。
【０００４】
トレンチ・ゲート構造を有するＭＯＳＦＥＴは、従来のＤＭＯＳと比較してオン抵抗が低く、微細化に適している。また、トレンチ・ゲート構造を有するＭＯＳＦＥＴは、数十ボルト〜数百ボルト程度の耐圧が得られる。
【０００５】
微細化によってゲート電極の密度を上昇させることは、オン抵抗の低減につながる。しかし、微細化に伴うゲート電極の密度の上昇はスイッチング時のゲート容量の増加をも招く。
【特許文献１】特開２００１−１８９４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、オン抵抗が低く、かつ、スイッチング時のゲート容量を従来よりも低減させた半導体装置が望まれている。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表面から該第２の半導体層を貫通して前記第１の半導体層に達するトレンチと、前記トレンチの内壁に形成された絶縁膜と、前記トレンチの内部に形成され、前記絶縁膜により前記第１および第２の半導体層から電気的に絶縁された電極と、前記第２の半導体層の表面領域のうち前記トレンチの周辺に形成され、前記トレンチに近接する部分のプロファイルがその他の部分のプロファイルと異なる第１導電型の不純物注入領域とを備えている。
【発明の効果】
【０００８】
本発明に係る半導体装置は、オン抵抗を低減しつつ、スイッチング時のゲート容量を従来よりも低減させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は本発明を限定するものではない。本発明に係る実施形態に従った縦型パワーＭＯＳＦＥＴは、ソース層の深さまたはソース層の不純物濃度をゲート電極の近傍部分とそれ以外の部分とで相違させている。これにより、スイッチング時のゲート−ソース間の容量を低減させることができる。以下の実施形態において、Ｐ型の要素をＮ型の要素に代え、ならびに、Ｎ型の要素をＰ型の要素に代えてもよい。
【００１０】
（第１の実施形態）
図１は、本発明に係る第1の実施形態に従った縦型パワーＭＯＳＦＥＴ（以下、単に、ＭＯＳＥＦＥＴという）１００の断面図である。ＭＯＳＦＥＴ１００は、第1の半導体層としてＮ−型のドリフト層１０と、第２の半導体層としてＰ型のベース層２０と、Ｎ＋またはＮ＋＋型のドレイン層３０と、不純物注入層としてＮ＋＋型のソース層４１、４３と、ソースコンタクト層５０と、トレンチ６０と、ゲート絶縁膜７０と、ゲート電極８０とを備えている。尚、本実施形態において、第１導電型はＮ型を意味し、第２導電型はＰ型を意味する。
【００１１】
ベース層２０はドリフト層１０の表面に形成されており、ドレイン層３０はドリフト層１０の裏面に形成されている。トレンチ６０は、ベース層２０の表面からこのベース層２０を貫通してドリフト層１０に達している。ゲート絶縁膜７０は、トレンチ６０の内壁に形成されている。ゲート電極８０は、トレンチ６０内に設けられ、ゲート絶縁膜７０によりドリフト層１０、ドレイン層３０およびソース層４１、４３のいずれからも電気的に絶縁されている。
【００１２】
ソース層４１、４２およびソースコンタクト層５０は、ベース層２０の表面領域に形成されている。ソース層４１、４２およびソースコンタクト層５０のうち、ソース層４１がトレンチ６０の周囲のゲート電極８０に最も近接しており、次に、ソース層４３、ソースコンタクト層５０の順にゲート電極８０から離隔している。ソース層４１、４３およびソースコンタクト層５０はソース電極９０に接続され、ドレイン層３０はドレイン電極９５に接続されている。
【００１３】
ソース層４１の深さＸｊ１は、ソース層４３の深さＸｊ２よりも浅く形成されている。これにより、ゲート電極８０に最も近接するソース層４１がゲート絶縁膜７０を介してゲート電極８０と対向する面積は比較的小さい。ソース層４１およびソース層４３の不純物濃度は等しくてよい。
【００１４】
図２は、ＭＯＳＦＥＴ１００のシミュレーション結果を示すグラフである。このグラフは、ゲート−ソース間容量とゲート電圧との関係を示す。ラインＬａは、ソース層４１の深さをＸｊ２とした従来のＭＯＳＦＥＴの特性を示す。ラインＬｂは、ＭＯＳＦＥＴ１００の特性を示す。
【００１５】
スイッチングの電圧として約５Ｖの電圧をゲート電極に印加した場合、本実施形態に係るＭＯＳＦＥＴ１００のゲート−ソース間容量は、従来のＭＯＳＦＥＴのゲート−ソース間容量に比べ約１０％低い。
【００１６】
尚、ＭＯＳＦＥＴ１００において、ソース層４１の深さをＸｊ１と浅くした分、ベース層２０の厚みを薄くしている。よって、従来のＭＯＳＦＥＴおよびＭＯＳＦＥＴ１００のそれぞれのチャネル長は等しく、従って、オン抵抗が等しい。また、従来のＭＯＳＦＥＴおよびＭＯＳＦＥＴ１００のそれぞれのドリフト層１０は、不純物濃度および厚みにおいて等しい。よって、従来のＭＯＳＦＥＴおよびＭＯＳＦＥＴ１００のそれぞれの耐圧も等しい。
【００１７】
第１の実施形態は、ソース層４１、４３のプロファイルを相違させることによって、ＭＯＳＦＥＴのオン抵抗や耐圧を維持したまま、ゲート−ソース間容量を低減させることができる。換言すると、第１の実施形態によれば、素子を微細化してゲート電極の密度を上昇させることによってオン抵抗を低下させつつ、ゲート−ソース間容量を維持し、あるいは、これを低下させることができる。
【００１８】
さらに、第１の実施形態では、ソース層４１は、閾値を決定するベース層２０の表面領域（高濃度部分）に位置する。ソース層４１は、拡散時間を短くすること、拡散温度を低くすること、あるいは、不純物注入量の調整により浅く形成されている。このため、ソース層４１の深さＸｊ１の再現性は良好であり、閾値のばらつきが比較的小さくなるという効果が得られる。
【００１９】
第１の実施形態では、ソース層４１および４３のプロファイルは深さ方向に対してステップ状に形成されていた。しかし、ソース層４１、４３は、ソース層全体としてゲート電極８０の近傍から徐々に深くなるようにグラデーションを有してもよい。
【００２０】
（第２の実施形態）
図３は、本発明に係る第２の実施形態に従ったＭＯＳＥＦＥＴ２００の断面図である。第２の実施形態は、ゲート電極８０に近接するソース層４５の不純物濃度がソース層４１のそれよりも低い点で第１の実施形態と異なる。ソース層４３の不純物濃度は、オン抵抗が上昇しない程度に低いドーズ量により形成されている。例えば、ソース層４３の不純物濃度は、１０１９ｃｍ−２以上であり、ソース層４５の不純物濃度は、例えば、１０１７〜１０１９ｃｍ−２である。
【００２１】
ソース層４５の不純物濃度を低くすることによって、その深さを浅くすることができる。よって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。また、ソース層４５のゲート電極８０側の端における電界を緩和することができる。
【００２２】
第２の実施形態では、ソース層４５および４３は、不純物濃度に関してステップ状に形成されていた。しかし、ソース層４５、４３は、ソース層全体としてゲート電極８０の近傍から徐々に不純物濃度が高くなるようにグラデーションを有してもよい。
【００２３】
（第３の実施形態）
図４は、本発明に係る第３の実施形態に従ったＭＯＳＥＦＥＴ３００の断面図である。第３の実施形態は、ソースコンタクト層５２がソース層４１、４３よりも深い領域に形成されている点で第１の実施形態と異なる。
【００２４】
微細加工技術の発展に伴い、各トレンチ間の間隔（セルピッチ）は、５．０ｕｍ以下に形成することが容易になった。第３の実施形態では、ソース層４１、４３がこのような狭い領域に形成された場合であっても、ソース層４３は、上面および側面でソース電極９０と接触している。よって、ソース層４３とソース電極９０との接触面積が減少せず、ソースでのコンタクト抵抗が上昇しない。
【００２５】
また、Ｐ型のソースコンタクト層５２がソース層４１、４３よりも深い領域に形成されることによって、Ｐ型のベース層２０が高濃度化し、アバランシェ耐量を向上させることができる。
【００２６】
さらに、第３の実施形態は、比較的浅いプロファイルを有するソース層４１を備えているので、第１の実施形態と同様の効果を得ることができる。
【００２７】
（第４の実施形態）
図５は、本発明に係る第４の実施形態に従ったＭＯＳＥＦＥＴ４００の断面図である。第４の実施形態では、ゲート電極８２の上端はベース層２０の表面近傍まで達しておらず、トレンチ６０の比較的深い位置にある。ソース層４９は、ゲート電極８２の上端の深さレベルまで達するように深く形成されている。
【００２８】
ソース層４９は、トレンチ６０の側壁への斜め注入によって形成され、注入角度は１５度〜４５度である。この斜め注入によって、ソース層４９がゲート絶縁膜７０を介してゲート電極８２と対向する面積は、正確に制御することができる。ソース層４９とゲート電極８２との対向面積を小さくすることによって、第４の実施形態は、第１の実施形態と同様の効果を有する。
【００２９】
第４の実施形態において、ソース層４９の不純物濃度は、ソース層４７のそれと同様に高くてよい（例えば、１０１９ｃｍ−２以上）。しかし、電界緩和効果を高めるために、ソース層４９の不純物濃度は、ソース層４７よりも低くてもよい（例えば、１０１７〜１０１９ｃｍ−２）。
【００３０】
（第５の実施形態）
図６は、本発明に係る第５の実施形態に従ったＭＯＳＥＦＥＴ５００の断面図である。第５の実施形態は、ゲート抵抗を低減させるためにゲート電極８２上にシリサイド層９２を備えている点で第１の実施形態と異なる。
【００３１】
シリサイド層９２を設けることは、ゲート抵抗を低減させるためには有効である。一方、ソース層４１が、ゲート絶縁膜７０を介してゲート電極８０およびシリサイド層９２と対向する面積が大きくなるので、ゲート−ソース間容量の観点からは好ましくない。しかし、本実施形態は、ソース層４１の深さが従来と比べ浅いので、シリサイド層９２を設けたことによるゲート−ソース間容量の増加の程度が従来よりも小さくなり得る。
【００３２】
（第６の実施形態）
図７は、第１から第５の実施形態の平面図である。これらの実施形態では、トレンチ６０の周辺の全体にソース層４１、４５、４９、４３または４５が形成されている。以下、代表的に、第１の実施形態におけるソース層４１、４３に関して述べる。
【００３３】
第６の実施形態では、図８に示すようにソース層４３がトレンチ６０の周囲に部分的に形成されている。本実施形態では、ソース層４３とソースコンタクト層５０とが交互にトレンチ６０の周囲に現れている。これにより、ＭＯＳＦＥＴにインダクタンス負荷を接続した状態でスイッチオフしたときの過渡電流は、ソース層４３の直下を通過することなくソースコンタクト層５０へ流れる。従って、第６の実施形態はＭＯＳＦＥＴのアバランシェ耐性を向上させることができる。また、第６の実施形態は、第１から第５の実施形態の効果を得ることができる。尚、第６の実施形態は、第１の実施形態だけでなく第２から第５の実施形態にも適用可能である。
【００３４】
（第７の実施形態）
第７の実施形態では、図９に示すようにソース層４１がトレンチ６０の周囲に部分的に形成されている。本実施形態では、ソース層４１とペース層２０とが交互にトレンチ６０の周囲に現れている。第７の実施形態では、ソース層４１が、ゲート電極８０と対向する面積がさらに小さくなる。よって、第７の実施形態は、ゲート−ソース間容量をさらに低減することができる。尚、第７の実施形態は、第１の実施形態だけでなく第２から第５の実施形態にも適用可能である。
【００３５】
第６および第７の実施形態では、トレンチ６０およびゲート電極８０は、平面においてストライプ状に形成されてよいが、ストライプ状に限らず、メッシュ状や多角形のハニカム状に形成してもよい。
【００３６】
また、以上の実施形態では、ゲート電極８０、８２の形状はＵ字であった。しかし、これらの実施形態は、ゲート電極およびトレンチをＶ字型にしたＶＭＯＳ、あるいは、他の形態のＣｏｎｃａｖｅＭＯＳに適用することができる。さらに、以上の実施形態は、ドレイン側にＰ型のドレイン層を設けることによってＩＧＢＴに適用することも可能である。
【００３７】
（第８の実施形態）
第１から第７の実施形態は、縦型パワーＭＯＳＦＥＴに関して記述してきた。第８の実施形態は、本発明をＤＭＯＳに適用した実施形態である。
【００３８】
図１０は、本発明に係る第８の実施形態に従ったＤＭＯＳ８００の断面図である。ＤＭＯＳ８００は、横型のゲート電極８５を備えており、いわゆる、プレナー型の構成を有する。ＤＭＯＳ８００は、第１の実施形態と同様のソース層４１、４３およびソースコンタクト層５０を備えている。ただし、ソース層４１、４３およびソースコンタクト層５０は、Ｐ型ベース層２２内に設けられている。
【００３９】
第８の実施形態によれば、ソース層４１が浅く形成されていることによって、ソース層４１の横方向拡散も比較的小さい。よって、ソース層４１がゲート電極８５と対向する面積は小さい。その結果、第８の実施形態は、第１の実施形態と同様に、ゲート−ソース間容量を低減させることができる。
【００４０】
また、ソース層４１が浅く形成されていることによって、ソース層４１の底面からベース層２２の底面までの距離が比較的長くなる。これにより、ソース層４１、ベース層２２およびドリフト層１０から成る寄生ＮＰＮバイポーラ・トランジスタに生じるパンチスルーを防止することができる。
【００４１】
ＤＭＯＳは、微細化に伴い、隣り合うベース層２２間の抵抗、いわゆる、Ｊｆｅｔ抵抗が上昇してしまう。従って、ＤＭＯＳは、ドリフト層１０の厚みが厚く、Ｊｆｅｔ抵抗の影響の小さい高耐圧（例えば、２００Ｖ以上）用の素子に適している。
【００４２】
第８の実施形態では、第１の実施形態のソース層４１、４３およびソースコンタクト層５０が採用されていた。しかし、本実施形態では、第２から第５の実施形態のいずれかにおけるソース層およびソースコンタクト層を採用してもよい。これによって、第８の実施形態は、第２から第５の実施形態のいずれかと同様の効果を併せ持つことができる。
【００４３】
以上の実施形態において、ゲート−ドレイン間容量に関して公知の構造を組み合わせることによって、より優れたスイッチング性能を有する素子を得ることができる。例えば、第１から第７の実施形態では、ゲート−ドレイン間容量を低減するために、トレンチ底部のゲート絶縁膜を厚く形成してもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る第1の実施形態に従ったＭＯＳＥＦＥＴ１００の断面図。
【図２】ＭＯＳＦＥＴ１００のシミュレーション結果を示すグラフ。
【図３】本発明に係る第２の実施形態に従ったＭＯＳＥＦＥＴ２００の断面図。
【図４】本発明に係る第３の実施形態に従ったＭＯＳＥＦＥＴ３００の断面図。
【図５】本発明に係る第４の実施形態に従ったＭＯＳＥＦＥＴ４００の断面図。
【図６】本発明に係る第５の実施形態に従ったＭＯＳＥＦＥＴ５００の断面図。
【図７】第１から第５の実施形態の平面図。
【図８】第６の実施形態の平面図。
【図９】第７の実施形態の平面図。
【図１０】本発明に係る第８の実施形態に従ったＤＭＯＳ８００の断面図。
【符号の説明】
【００４５】
１００  半導体装置
１０、２０  半導体層
４１、４３  ソース層
６０  トレンチ
７０  ゲート絶縁膜
８０  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006120894.tif 000009
【図８】
2006120894.tif 000010
【図９】
2006120894.tif 000011
【図１０】
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