(57)【要約】【課題】少ない工程数で形成可能で、チップ面積の縮小が可能な構造を有する半導体装置を提供する。【解決手段】半導体装置は、層間絶縁膜と、層間絶縁膜上に下から順に積層された第１の導電膜及び第２の導電膜よりなる配線（１０ｂ、１０ｃ）と、層間絶縁膜上に、第１の導電膜よりなる容量下部電極（６）、容量下部電極（６）の上に形成された容量絶縁膜（７）、容量絶縁膜（７）の上に形成された第２の導電膜よりなる容量上部電極（８）から構成される容量素子（１０ａ）とを備える。容量下部電極（６）の厚みは、容量上部電極（８）の厚みよりも小さく、容量下部電極の下面の層間絶縁膜には、容量下部電極に接続された下部コンタクト（５ａ）が形成されている。【選択図】図１
2006210952.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜と、
前記層間絶縁膜上に、下から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、
前記層間絶縁膜上に、前記第１の導電膜よりなる容量下部電極、前記容量下部電極の上に形成された容量絶縁膜、及び前記容量絶縁膜の上に形成された前記第２の導電膜よりなる容量上部電極から構成される容量素子とを備え、
前記容量下部電極の厚みは、前記容量上部電極の厚みよりも小さく、
前記容量下部電極の下面の前記層間絶縁膜には、前記容量下部電極に接続された下部コンタクトが形成されている、半導体装置。
【請求項２】
前記容量素子が形成された前記層間絶縁膜の表面が平坦化されている、請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜の下に、下部層間絶縁膜が形成されており、
前記下部層間絶縁膜上には、下部配線が形成されており、
前記下部コンタクトは、前記下部配線に接続されている、請求項１に記載の半導体装置。
【請求項４】
前記容量素子及び前記配線を覆うように上部層間絶縁膜が形成されており、
前記容量上部電極の上面の前記上部層間絶縁膜には、前記容量上部電極に接続された上部コンタクトが形成されている、請求項１に記載の半導体装置。
【請求項５】
前記上部層間絶縁膜の上には、上部配線が形成されており、
前記上部コンタクトは、前記上部配線と接続されている、請求項４に記載の半導体装置。
【請求項６】
前記第１の導電膜は、金属窒化物よりなる、請求項１又は２に記載の半導体装置。
【請求項７】
前記容量絶縁膜は、ＳｉＮである、請求項６に記載の半導体装置。
【請求項８】
前記第２の導電膜は、アルミニウム合金よりなる、請求項７に記載の半導体装置。
【請求項９】
前記容量下部電極は、バリア層によって構成されている、請求項６に記載の半導体装置。
【請求項１０】
前記容量上部電極は、アルミニウム合金及びバリア層によって構成されている、請求項９に記載の半導体装置。
【請求項１１】
層間絶縁膜に埋め込まれた下部コンタクトを形成する工程と、
マスクパターンを用いたエッチングにより、前記層間絶縁膜及び前記下部コンタクトの上に、第１の導電膜、容量絶縁膜、及び第２の導電膜から構成される容量素子を形成すると共に、
マスクパターンを用いたエッチングにより、前記層間絶縁膜の上に、前記第１の導電膜及び前記第２の導電膜から構成される配線を形成する工程とを備え、
前記容量下部電極の厚みは、前記容量上部電極の厚みよりも小さく、
前記容量下部電極は、前記下部コンタクトの上端と接続されるように形成される、半導体装置の製造方法。
【請求項１２】
層間絶縁膜に埋め込まれた下部コンタクトを形成する工程と、
前記層間絶縁膜及び前記下部コンタクトの上に、第１の導電膜及び容量絶縁膜を下から順に堆積する工程と、
前記容量絶縁膜を選択的にエッチングすることにより、前記下部コンタクトの上であって容量素子を形成するる第１の領域に、前記容量絶縁膜を残存させる工程と、
前記第１の導電膜の上に、前記容量絶縁膜を覆うように、前記第１の導電膜の厚みよりも大きな厚みを有する第２の導電膜を堆積する工程と、
前記第１の導電膜及び前記第２の導電膜を選択的にエッチングすることにより、前記第１の領域とは異なる第２の領域に、前記第１の導電膜及び前記第２の導電膜よりなる配線を形成すると共に、
前記第１の導電膜、前記残存させた容量絶縁膜、及び前記第２の導電膜を選択的にエッチングすることにより、前記第１の領域に、前記第１の導電膜よりなる容量下部電極、前記容量絶縁膜及び前記第２の導電膜よりなる容量上部電極から構成される前記容量素子を形成する工程とを備える、半導体装置の製造方法。
【請求項１３】
前記容量絶縁膜を残存させる工程は、
前記容量絶縁膜を、前記容量上部電極がパターン化されるサイズよりも大きくなるように、パターン化する工程を含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記容量素子を形成する工程は、
同一のエッチング工程によって行われる、請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記容量素子が形成された前記層間絶縁膜の表面が平坦化されている、請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１６】
前記層間絶縁膜の下には、下部層間絶縁膜が形成されており、
前記下部層間絶縁膜上には、下部配線が形成されており、
前記下部コンタクトは、前記下部配線に接続されている、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記容量素子及び前記配線を覆うように上部層間絶縁膜が形成されており、
前記容量上部電極の上面の前記上部層間絶縁膜には、前記容量上部電極に接続された上部コンタクトが形成されている、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記上部層間絶縁膜の上には、上部配線が形成されており、
前記上部コンタクトは、前記上部配線に接続されている、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の導電膜は、金属窒化物よりなる、請求項１１又は１２に記載の半導体装置の製造方法。
【請求項２０】
前記容量絶縁膜は、ＳｉＮである、請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２の導電膜は、アルミニウム合金よりなる、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記容量下部電極は、バリア層によって構成されている、請求項１１又は１２に記載の半導体装置の製造方法。
【請求項２３】
前記容量上部電極は、アルミニウム合金及びバリア層によって構成されている、請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型容量素子及びアナログ回路等に用いられる抵抗体を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アナログ系回路を含む半導体集積回路装置には、一般に、容量上部電極と容量下部電極との間に容量絶縁膜を有するＭＩＭ型容量素子又は受動素子である抵抗体が搭載されている。
【０００３】
図９は、アナログ回路に用いられる従来のＭＩＭ型容量素子の構造を示す断面図である。
【０００４】
図９に示すように、半導体基板１００上に第１の導電膜１０１よりなる容量下部電極１０１ａ及び第１の導電膜１０１よりなる第１の配線１０１ｂが形成されている。容量下部電極１０１ａ及び第１の配線１０１ｂを覆うように形成された層間絶縁膜１０２に開口されて、且つ容量下部電極１０１ａの上面と連通する開口面積が大きい開口部１０２ａの少なくとも底面及び側面を覆うように、容量絶縁膜１０３及び第２の導電膜１０４よりなる容量上部電極１０４ａが順に形成されている。また、容量下部電極１０１ａ及び第１の配線１０１ｂを覆うように形成された層間絶縁膜１０２及び該層間絶縁膜１０２の上に形成された容量絶縁膜１０３に開口されて且つ第１の配線１０１ｂの上面と連通するコンタクトホール１０２ｂを埋め込むように、第２の導電膜１０４よりなるコンタクト１０２ｃ及び第２の導電膜１０４よりなる第２の配線１０４ｂが形成されている。尚、第１の配線１０１ｂとコンタクトホール１０２ｂを介して接続された第２の配線１０４ｂとからなる構造は、通常のコンタクト構造である。
【０００５】
図１０は、前記図９に示した構造とは異なる構造を有するＭＩＭ型容量素子の構造を示す断面図であり、半導体集積回路上のコンタクトとして平坦化により形成されたＷプラグが採用される一般的なＭＩＭ型容量素子の断面図を示している。特に、微細素子パターンを有する高密度半導体デバイスにおいては、図１０に示すような構造が適用されている。
【０００６】
図１０に示すように、半導体基板２００上に第１の配線２０１が形成されている。容量下部電極としての第１の配線２０１の上に、容量絶縁膜２０２及び容量上部電極２０３が下から順に形成されている。容量上部電極２０３及び第１の配線２０１を覆うように形成された層間絶縁膜２０４に開口されて且つ容量上部電極２０３の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト２０５ａが形成されている。層間絶縁膜２０４及びコンタクト２０５ａの上にコンタクト２０５ａを介して容量上部電極２０３と接続される第２の導電膜２０６よりなる第２の配線２０６ａが形成されている。また、第１の配線２０１の上の層間絶縁膜２０４に開口されて且つ第１の配線２０１の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト２０５ｂが形成されている。尚、第１の配線２０１とコンタクト２０５ｂを介して接続された第２の配線２０６ｂとからなる構造は、通常の２層の配線構造である。
【０００７】
図１１は、一般の半導体集積回路におけるアナログ回路に通常用いられる抵抗体を示す断面図である。
【０００８】
図１１に示すように、Ｓｉ基板３００上に素子分離のための絶縁膜３０１が形成されており、該絶縁膜３０１の上に高濃度の不純物を含むポリシリコン抵抗体３０２が形成されている。ポリシリコン抵抗体３０２を覆うように形成された層間絶縁膜３０３に開口されて且つポリシリコン抵抗体３０２の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト３０４が形成されている。層間絶縁膜３０３の上にコンタクト３０４を介してポリシリコン抵抗体３０２と接続される第２の配線３０５が形成されている（以上、例えば特許文献１〜３参照）。
【特許文献１】特開昭６２−４２５５３
【特許文献２】特開平０１−２２３７５７
【特許文献３】特開２００１−２０３３２９
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前記図９に示したＭＩＭ型容量素子を形成するためには、半導体集積回路の上層を構成する第１の導電膜１０１よりなる容量下部電極１０１ａ及び第１の導電膜１０１よりなる第１の配線１０１ｂを形成する工程と、半導体集積回路の上層を構成する第２の導電膜１０４よりなる容量上部電極１０４ａ及び第２の導電膜１０４よりなる第２の配線１０４ｂとを形成する工程とに加えて、層間絶縁膜１０２に容量素子を形成するための開口部１０２ａを設ける工程と容量絶縁膜１０３を堆積する工程とを行なえばよい。この場合、第１の配線１０１ｂの上の第２の導電膜１０４よりなるコンタクト１０２ｃ及び第２の導電膜１０４よりなる第２の配線１０４ｂは、前記図９から明らかなように、開口部１０２ａ及び層間絶縁膜１０２の上に容量絶縁膜１０３を堆積した後に、コンタクトホール１０２ｂを形成する。次に、コンタクトホール１０２ｂ及び容量絶縁膜１０３の上に第２の配線層１０４を堆積した後に、該第２の配線層１０４をパターニングすることにより、第１の配線１０１ｂの上にコンタクト１０２ｃを介して第２の配線１０２ｂが形成される。
【００１０】
このため、コンタクトホール１０２ｂを含む素子パターンが微細化されている場合に、コンタクトホール１０２ｂにＷ膜を埋め込んで平坦化することによりコンタクト１０２ｃを形成するプロセスを行なうと、まず、開口面積が大きい開口部１０２ａにはＷ膜が十分に埋め込まれない。さらに、コンタクトホール１０２ｂに埋め込まれたＷ膜を平坦化するために、ＣＭＰ（化学機械研磨）法又はエッチバック法を行なうと、開口面積が大きい開口部１０２ａにはＷ膜が十分に埋め込まれない。
【００１１】
従って、近年の平坦化プロセスは、一般的に、前記図１０に示したような構造を有するＭＩＭ型容量素子の形成の際に用いられている。しかしながら、このような構造のＭＩＭ型容量素子を形成するためには、容量絶縁膜２０２を堆積する工程、容量上部電極２０３を構成する金属層を堆積する工程及び該金属層をパターニングして容量上部電極２０３を形成する工程が必要になる。また、容量絶縁膜２０２及び容量上部電極２０３をパターニングした後に、容量下部電極としての第１の配線２０１をパターニングするので、容量上部電極２０３の膜厚分の段差を考慮すると、容量下部電極としての第１の配線２０１をパターニングする際に用いるレジスト膜の膜厚が制限される。さらに、層間絶縁膜２０４における容量上部電極２０３の上側部分の膜厚と層間絶縁膜２０４における第１の配線２０１の上側部分の膜厚とが異なるので、第１の配線２０１の上に形成されたコンタクト２０５ｂと第２の配線２０６ｂとの接触抵抗の信頼性が劣化するという問題がある。
【００１２】
また、前記図１１に示した抵抗は、例えばゲート電極を形成する工程で用いるポリシリコン膜より形成されているので、抵抗値がアナログ回路を構成するために必要な値以上に大きくなると共に、抵抗値のバラツキが大きい。従って、抵抗と回路とが直接接続される構造又は多層配線構造のデバイスにおいて、回路から抵抗までの配線長が長くならざるを得ない場合は寄生抵抗が大きくなるので、抵抗値に対する寄生抵抗の影響が問題になる。
【００１３】
本発明は、前記に鑑み、微細素子を有する高集積半導体装置において、少ない工程数でＭＩＭ型容量素子を形成できると共に、抵抗値のバラツキ又は寄生抵抗が少ない抵抗体を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明の第１の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子とを備えている。
【００１５】
本発明の第１の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。
【００１６】
本発明の第２の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子と、第１の導電膜及び第２の導電膜よりなると共に容量下部電極と第１の導電膜を介して接続されており、電気的な中継を行なう中継電極とを備えている。
【００１７】
本発明の第２の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。
【００１８】
本発明の第３の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、絶縁膜上に形成された第１の導電膜よりなる抵抗体とを備えている。
【００１９】
本発明の第３の半導体装置によると、抵抗体は配線を構成する第１の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。
【００２０】
本発明の第４の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子と、絶縁膜上に形成された第１の導電膜よりなる抵抗体とを備えている。
【００２１】
本発明の第４の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。また、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。さらに、抵抗体は配線を構成する第１の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。
【００２２】
本発明の半導体装置において、第１の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。
【００２３】
本発明の半導体装置において、第２の導電膜として配線の主材料であるアルミニウム合金を使用することができる。
【００２４】
本発明の第１の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第１の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子を形成する第１の領域に容量絶縁膜を残存させる工程と、第１の導電膜の上に、容量絶縁膜を覆うように第２の導電膜を堆積する工程と、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第１の領域と異なる第２の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第１の領域において、第１の導電膜よりなる容量下部電極、容量絶縁膜及び第２の導電膜よりなる容量上部電極とからなる容量素子を形成する工程とを備える。
【００２５】
本発明の第１の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成するので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。
【００２６】
本発明の第２の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第１の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子及び容量素子を構成する容量下部電極用の配線を形成する第３の領域に容量絶縁膜を残存させる工程と、第１の導電膜の上に、容量絶縁膜を覆うように第２の導電膜を堆積する工程と、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第３の領域と異なる第４の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第３の領域において、第１の導電膜よりなる容量下部電極、容量絶縁膜及び第２の導電膜よりなる容量上部電極とからなる容量素子と容量下部電極用の配線とを形成する工程とを備える。
【００２７】
本発明の第２の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いて形成することにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。
【００２８】
本発明の第３の半導体装置の製造方法は、基板上に形成された第１の絶縁膜の上に、第１の導電膜及び第２の絶縁膜を順に堆積する工程と、第２の絶縁膜に対して選択的エッチングを行なって、抵抗体を形成する第５の領域に第２の絶縁膜を残存させる工程と、第１の導電膜の上に、第２の絶縁膜を覆うように第２の導電膜を形成する工程と、第２の絶縁膜をマスクの一部として用いて、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第５の領域と異なる第６の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第５の領域において、第１の導電膜よりなる抵抗体を形成する工程とを備える。
【００２９】
本発明の第３の半導体装置の製造方法によると、抵抗体は配線を構成する第１の導電膜を利用して形成するので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。また、第２の絶縁膜がエッチングの際のマスクの一部になるので、所望の抵抗体を形成することができる。
【００３０】
本発明の半導体装置の製造方法において、第１の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。
【００３１】
本発明の半導体装置の製造方法において、第２の導電膜として配線の主材料であるアルミニウム合金を使用することができる。
【発明の効果】
【００３２】
以上のように、本発明によると、容量素子を構成する容量上部電極は、配線を構成する第１の導電膜及び第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。その結果、半導体装置の製造コストの削減、歩留まりの向上及び性能の向上に大きく寄与することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００３４】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面図であり、ＭＩＭ型容量素子と一般の配線部分を示している。
【００３５】
図１に示すように、半導体基板１上に形成された絶縁膜２の上に同一の膜層よりなる第１の配線３ａ及び３ｂが形成されている。該第１の配線層３ａ及び３ｂを覆うように表面が平坦化された第１の層間絶縁膜４が形成されており、該第１の層間絶縁膜４にはＷ膜が埋め込まれたコンタクト５ａ、５ｂ及び５ｃが形成されている。第１の層間絶縁膜４及びコンタクト５ａの上に、バリアメタル膜６（第１の導電膜）よりなる容量下部電極、ＳｉＯ2 膜７よりなる容量絶縁膜、及びＡｌＣｕ膜８（第２の導電膜）並びにＴｉＮ膜９が順に積層されてなる容量上部電極から構成されるＭＩＭ型容量素子１０ａが形成されている。
【００３６】
また、第１の層間絶縁膜４及びコンタクト５ｂの上に、バリアメタル膜６、ＡｌＣｕ膜８及びＴｉＮ膜９が順に積層されてなる電気的に寄与する第２の配線１０ｂ及び１０ｃが形成されている。尚、コンタクト５ａは第１の配線３ａとＭＩＭ型容量素子１０ａとを接続しており、コンタクト５ｂは第１の配線３ａと第２の配線１０ｂとを接続しており、コンタクト５ｃは第１の配線３ｂと第２の配線１０ｃとを接続している。
【００３７】
ＭＩＭ型容量素子１０ａ、第２の配線１０ｂ及び１０ｃを覆うように表面が平坦化された第２の層間絶縁膜１１が形成されており、該第２の層間絶縁膜１１にＷ膜が埋め込まれたコンタクト１２ａ及び１２ｂが形成されている。第２の層間絶縁膜１１の上にコンタクト１２ａを介してＭＩＭ型容量素子１０ａと接続される第３の配線１３ａが形成されている。また、第２の層間絶縁膜１１の上にコンタクト１２ｂを介して第２の配線１０ｂと接続される第３の配線１３ｂが形成されている。
【００３８】
以上のように、本実施形態によると、ＭＩＭ型容量素子１０ａの容量上部電極は、チップ内部の集積回路における第２の層間絶縁膜１１で被覆された層内で用いられる配線層を利用して形成されているので、前記図１０に示した従来例のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でＭＩＭ型容量素子を形成することができる。
【００３９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置の断面図であり、ＭＩＭ型容量素子とその近辺の一般の配線部分を示している。尚、図２においては、前記図１で示したような半導体基板、該半導体基板上に形成された絶縁膜及び該絶縁膜上に形成された第１の配線の図示は省略している。
【００４０】
図２に示すように、絶縁膜上に形成された配線（図示せず）を覆うように表面が平坦化された第１の層間絶縁膜２１が形成されている。該第１の層間絶縁膜２１の上に、バリアメタル膜２２（第１の導電膜）よりなる容量下部電極、ＳｉＯ2 膜２３よりなる容量絶縁膜、及びＡｌＣｕ膜２４（第２の導電膜）並びにＴｉＮ膜２５が順に積層されてなる容量上部電極からなるＭＩＭ型容量素子２６ａが形成されている。また、第１の層間絶縁膜２１の上に、バリアメタル膜２２、ＡｌＣｕ膜２４及びＴｉＮ膜２５が順に積層されてなる電気的に中継の役割を果たす中継電極２６ｂが形成されている。さらに、第１の層間絶縁膜２１の上に、バリアメタル膜２２、ＡｌＣｕ膜２４及びＴｉＮ膜２５が積層されてなる電気的に寄与する第２の配線２６ｃが形成されている。
【００４１】
また、ＭＩＭ型容量素子２６ａの容量下部電極としてのバリアメタル膜２２と中継電極２６ｂを積層する下層としてのバリアメタル膜２２とは、図２に示すように繋がっている。尚、ＭＩＭ型容量素子２６ａと中継電極２６ｂとの間のバリアメタル膜２２の部分を容量下部電極用配線２２ａと呼ぶことにする。
【００４２】
また、第１の層間絶縁膜２１の上に、ＭＩＭ型容量素子２６ａ、中継電極２６ｂ、第２の配線２６ｃ及び下部電極用配線２２ａを覆うように、表面が平坦化された第２の層間絶縁膜２７が形成されている。該第２の層間絶縁膜２７に、ＭＩＭ型容量素子２６ａと接続されるＷ膜よりなるコンタクト２８ａと、中継電極２６ｂと接続されるＷ膜よりなるコンタクト２８ｂとが形成されている。さらに、第２の層間絶縁膜２７の上に同一の導電膜よりなる第３の配線２９ａ及び第３の配線層２９ｂが形成されている。第３の配線２９ａはコンタクト２８ａを介してＭＩＭ型容量素子２６ａと接続され、第３の配線２９ｂはコンタクト２８ｂを介して中継電極２６ｂと接続される。
【００４３】
このように、ＭＩＭ型容量素子２６ａを構成する容量下部電極及び容量上部電極は、前記第１の実施形態と同様に、チップ内部の集積回路における第２の層間絶縁膜２７で被覆された層内で用いられる配線層を利用して形成されているので、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。また、前記第１の実施形態では、ＭＩＭ型容量素子の容量上部電極への電圧は第３の配線から与えると共に容量下部電極への電圧は第１の配線から与えていたが、本実施形態では、ＭＩＭ型容量素子２６ａの容量上部電極及び容量下部電極への電圧は共に第３の導電膜２９よりなる第３の配線２９ａ及び２９ｂから与えることができる。尚、ＭＩＭ型容量素子と電圧印加配線層の占める面積は本実施形態に比べると前記第１の実施形態の方が有利である。
【００４４】
また、本実施形態の半導体装置の構造において、バリアメタル膜２２をＴｉＮとＴｉとからなる積層構造とし、且つそれぞれの膜厚を等しく２０ｎｍとすると、バリアメタル膜２２のシート抵抗は３０Ω／□となるので、バリアメタル膜２２は容量下部用電極配線２２ａに用いるために十分に低い抵抗を有する。
【００４５】
以上のように、本実施形態によると、容量下部電極及び容量下部電極用配線２２ａを構成するバリアメタル膜２２を容量下部電極用配線２２ａとして用いることにより、従来例（図１０）のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。また、第１の実施形態と同様に、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でＭＩＭ型容量素子を形成することができる。
【００４６】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置の断面図を示しており、抵抗部分を示している。
【００４７】
図３に示すように、半導体基板３０上に形成された絶縁膜３１の上に第１の配線３２が形成されている。絶縁膜３１の上に、該第１の配線３２を覆うように表面が平坦化された第１の層間絶縁膜３３が形成されており、該第１の層間絶縁膜３３にＷ膜が埋め込まれたコンタクト３４が形成されている。
【００４８】
第１の層間絶縁膜３３及びコンタクト３４の上に、バリアメタル膜３５（第１の導電膜）よりなる抵抗体３５ａが形成されている。抵抗体３５ａの左右両端部分に、バリアメタル膜３５、ＡｌＣｕ膜３６（第２の導電膜）及びＴｉＮ膜３７が積層されてなる抵抗用電極３５ｂ及び３５ｃが形成されている。尚、抵抗体３５ａ及び抵抗用電極３５ｂ並びに３５ｃにより抵抗素子を構成している。第１の層間絶縁膜３３の上に、抵抗体３５ａ及び抵抗用電極３５ｂ並びに３５ｃを覆うように表面が平坦化された第２の層間絶縁膜３８が形成されている。第２の層間絶縁膜３８にＷ膜が埋め込まれてなるコンタクト３８ａが形成されている。第２の層間絶縁膜３８の上に第３の配線３９が形成されている。
【００４９】
抵抗用電極３５ｂ及び３５ｃは、チップ内部の集積回路における第２の層間絶縁膜３８で被覆された層内で用いられる配線層を利用して形成され、配線の形成と同時に形成することができる。また、抵抗体３５ａは、第２の層間絶縁膜３８で被覆された層内で用いられる配線層を構成するバリアメタル膜３５を利用して形成される。コンタクト３４は第１の配線３２と抵抗用電極３５ｂとを電気的に接続しており、コンタクト３８ａは第３の配線３９と抵抗用電極３５ｃとを電気的に接続している。
【００５０】
また、本実施形態の半導体装置の構造において、バリアメタル膜３５をＴｉＮ膜とＴｉ膜とからなる積層構造とし、且つそれぞれの膜厚を等しく２０ｎｍとすると、バリアメタル膜３５よりなる抵抗体３５ａのシート抵抗は３０Ω／□と低い値を得ることができる。
【００５１】
以上のように、本実施形態によると、アナログ回路用の抵抗体３５ａは、チップ内部の集積回路における第２の層間絶縁膜３８で被覆された層内で用いられる配線層を構成するバリアメタル膜３５を利用して形成されているので、従来例のように、ポリシリコン膜よりなる抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。しかも、高融点金属又はそのナイトライドのような金属化合物からなるバリアメタル膜３５を抵抗体３５ａに用いているので、従来例のポリシリコン膜よりなる抵抗体とは異なり、抵抗値のバラツキを低減することができる。
【００５２】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置の断面図であり、前記図２に示した構造と同様のＭＩＭ型容量素子と前記図３に示した構造と同様の抵抗体とが同時に形成された場合の半導体装置の断面図を示している。
【００５３】
図４に示すように、半導体基板４１上に形成された絶縁膜４２の上に第１の配線４３が形成されている。絶縁膜４２の上に、第１の配線４３を覆うように表面が平坦化された第１の層間絶縁膜４４が形成されており、該第１の層間絶縁膜４４にはＷ膜が埋め込まれてなるコンタクト４５が形成されている。第１の層間絶縁膜４４及びコンタクト４５の上に、前記第２の実施形態と同様にして、前記図２に示した対応する各部分と同一の膜層を用いてなるＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、中継電極４６ｃ及び第２の配線４６ｄが形成されている。さらに、第１の層間絶縁膜４４及びコンタクト４５の上に、前記第３の実施形態と同様にして、前記図３に示した対応する各部分と同一の膜層を用いてなる抵抗体４６ｅ及び抵抗用電極４６ｆ並びに４６ｇが形成されている。
【００５４】
尚、前記第２及び第３の実施形態と同様に、ＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、抵抗体４６ｅ、中継電極４６ｃ、第２の配線４６ｄ及び抵抗用電極４６ｆ並びに４６ｇを覆うように、表面が平坦化された第２の層間絶縁膜４７が形成されており、該第２の層間絶縁膜４７にはＷ膜が埋め込まれてなるコンタクト４８ａ〜４８ｃが形成されている。さらに、第２の層間絶縁膜４７及びコンタクト４８ａ〜４８ｃの上に、第３の配線４９ａ〜４９ｃが形成されている。
【００５５】
以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜４７で被覆された層内で用いられる配線層を構成する膜を利用して、ＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、抵抗体４６ｅ、中継電極４６ｃ、第２の配線４６ｄ及び抵抗用電極４６ｆ並びに４６ｇが形成されているので、前記第２及び第３の実施形態の両方の効果を実現することができる。また、本実施形態において、ＭＩＭ型容量素子４６ａと抵抗体４６ｅとはチップ内部の集積回路における第２の層間絶縁膜４７で被覆された層内で用いられる配線層を構成する膜を利用して形成されているが、ＭＩＭ型容量素子４６ａと抵抗体４６ｅとを互いに異なる配線層（例えば第１の配線４３又は第３の配線４９ａ〜４９ｃ等の配線層）を構成する膜を利用して形成することができる。また、本実施形態の半導体装置の構造において、バリアメタル膜２２として３０ｎｍの膜厚を有するＴｉＮ膜を用いると、バリアメタル膜２２よりなる抵抗体４６ｅ及び容量下部電極用配線４６ｂのシート抵抗は約４０Ω／□となるので、抵抗値を低くできると共に抵抗値のバラツキを抑えることができる。
【００５６】
（第５の実施形態）
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図であり、特に、前記図１に示したようなＭＩＭ型容量素子を含む半導体装置の製造方法を示している。
【００５７】
まず、図５（ａ）に示すように、半導体基板５１上に形成された絶縁膜５２の上に第１の配線５３を形成した後、該第１の配線５３を覆うように表面が平坦化された第１の層間絶縁膜５４を形成する。次に、該第１の層間絶縁膜５４に第１の配線５３の上面と連通するコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト５５ａ及び５５ｂを形成する。次に、スパッタ法により、第１の層間絶縁膜５４及びコンタクトホール５５ａ並びに５５ｂの上にバリアメタル膜５６（第１の導電膜）として膜厚が３０ｎｍであるＴｉＮ膜を堆積する。次に、３７０℃であって且つモノシラン及びＮ2Ｏ ガスからなる雰囲気下で、ＣＶＤ法によりバリアメタル膜５６の上に膜厚が５０ｎｍであるＳｉＯ2 膜５７（容量絶縁膜）を堆積する。
【００５８】
次に、図５（ｂ）に示すように、ＳｉＯ2 膜５７の上であって且つＭＩＭ型容量素子を形成する領域（第１の領域）にレジストパターン５８を形成した後、レジストパターン５８をマスクにしてＣＦ4 とＣＨＦ3 とからなる混合ガスを用いてＳｉＯ2 膜５７を選択的にドライエッチングする。
【００５９】
次に、図５（ｃ）に示すように、アッシングと洗浄技術とによりレジストパターン５８を除去した後、スパッタ法によりバリアメタル膜５６及びＳｉＯ2 膜５７の上に膜厚が４５０ｎｍであるＡｌＣｕ膜５９（第２の導電膜）を堆積する。その後、ＡｌＣｕ膜５９の上に膜厚が３０ｎｍであるＴｉＮ膜６０を堆積する。
【００６０】
次に、図６（ａ）に示すように、ＴｉＮ膜６０の上であって且つ配線を形成する領域（第２の領域）とＴｉＮ膜６０の上であって且つＭＩＭ型容量素子を形成する領域であって下方にＳｉＯ2 膜５７が存在する領域とにレジストパターン６１を形成する。
【００６１】
次に、図６（ｂ）に示すように、レジストパターン６１をマスクにしてＴｉＮ膜６０、ＡｌＣｕ合金膜５９、ＳｉＯ2 膜５７及びバリアメタル膜（ＴｉＮ膜）５６を選択的にドライエッチングすることにより、ＭＩＭ型容量素子６２ａ及び第２の配線６２ｂを形成する。
【００６２】
次に、図６（ｃ）に示すように、第１の層間絶縁膜５４の上に、ＭＩＭ型容量素子６２ａ及び第２の配線６２ｂを覆うように表面が平坦化された第２の層間絶縁膜６３を形成する。次に、第２の層間絶縁膜６３にコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト６４ａ及び６４ｂを形成する。その後、第２の層間絶縁膜６３及びコンタクト６４ａ並びに６４ｂの上に第３の配線６５ａ及び６５ｂを形成する。
【００６３】
このようにして完成したＭＩＭ型容量素子６２ａを構成する容量下部電極はバリアメタル膜（ＴｉＮ膜）５６よりなり、容量上部電極はＡｌＣｕ膜５９とＴｉＮ膜６０との積層膜よりなる。また、容量下部電極はコンタクト５５ａを介して第１の配線５３に接続されると共に、容量上部電極は第３の配線６５ａに接続される。このため、容量上部電極及び容量下部電極へ電圧を印加することができる。
【００６４】
以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜６３で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜（ＴｉＮ膜）５６、ＡｌＣｕ膜５９及びＴｉＮ膜６０を形成する工程に加えて、容量絶縁膜としてのＳｉＯ2 膜５７を形成する工程を追加するだけでＭＩＭ型容量素子６２ａを形成することができる。このため、本実施形態によると、前記図１０に示した従来例のＭＩＭ型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにＷ膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。
【００６５】
（第６の実施形態）
図７（ａ）〜（ｃ）及び図８（ａ）及び（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図であり、前記図４に示したような半導体装置を製造する方法を示す断面図である。
【００６６】
まず、図７（ａ）に示すように、半導体基板７１上に形成された絶縁膜７２（第１の絶縁膜）の上に、第１の配線７３を形成する。次に、絶縁膜７２の上に、該第１の配線７３を覆うように表面が平坦化された第１の層間絶縁膜７４を形成する。次に、第１の層間絶縁膜７４に第１の配線７３の上面と連通するコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト７５を形成する。次に、スパッタ法により、第１の層間絶縁膜７４及びコンタクト７５の上にバリアメタル膜７７（第１の導電膜）として膜厚が３０ｎｍであるＴｉＮ膜を堆積した後、３７０℃であって且つモノシラン及びＮ2Ｏ ガスからなる雰囲気下で、ＣＶＤ法によりバリアメタル膜７６の上に膜厚が５０ｎｍであるＳｉＯ2 膜７７を堆積する。
【００６７】
次に、図７（ｂ）に示すように、ＳｉＯ2 膜７７の上であって且つ少なくともＭＩＭ型容量素子及び容量下部電極用配線を形成する領域（第３の領域）と抵抗体を形成する領域（第５の領域）に第１のレジストパターン７８を形成した後、該第１のレジストパターン７８をマスクにしてＣＦ4 とＣＨＦ3 とからなる混合ガスを用いてＳｉＯ2 膜７７（第２の絶縁膜）を選択的にドライエッチングすることにより、ＭＩＭ型容量素子、容量下部電極用配線及び抵抗体を形成する領域に対応する部分にあるＳｉＯ2 膜７７を残存させる。
【００６８】
次に、図７（ｃ）に示すように、アッシングと洗浄技術とにより第１のレジストパターン７８を除去する。次に、スパッタ法により、バリアメタル膜７６及び残存しているＳｉＯ2 膜７７の上に膜厚が４５０ｎｍであるＡｌＣｕ膜７９（第２の導電膜）を堆積した後、該ＡｌＣｕ膜７９の上に膜厚が３０ｎｍであるＴｉＮ膜８０を堆積する。次に、第２の配線を形成する領域（第４又は第６の領域に含まれる）、ＭＩＭ型容量素子及び容量下部電極用配線を形成する領域、抵抗体を形成する領域、中継電極及び抵抗用電極を形成する領域（第４又は第６の領域に含まれる）に第２のレジストパターン８１を形成する。
【００６９】
次に、図８（ａ）に示すように、ＳｉＯ2 膜７７に対して選択比が高いドライエッチ技術を用いて、第２のレジストパターン８１をマスクにしてバリアメタル膜（ＴｉＮ膜）７６、ＡｌＣｕ膜７９、ＳｉＯ2 膜７７及びＴｉＮ膜８０をドライエッチングする。この場合、ＳｉＯ2 膜７７はほとんどエッチングされないので、ＭＩＭ型容量素子８２ａの下部電極用配線８２ｂと抵抗体８２ｆとが形成されると共に、ＭＩＭ型容量素子８２ａ、中継電極８２ｃ、第２の配線８２ｄ及び抵抗用電極８２ｅ並びに８２ｇが形成される。
【００７０】
次に、図８（ｂ）に示すように、第１の層間絶縁膜７４の上に、ＭＩＭ型容量素子８２ａ、容量下部電極用配線８２ｂ、中継電極８２ｃ、第２の配線８２ｄ、抵抗体８２ｆ及び抵抗体８２ｆの両端部分の抵抗用電極８２ｅ並びに８２ｇを覆うように第２の層間絶縁膜８３を形成する。次に、該第２の層間絶縁膜８３にコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込むことにより、ＭＩＭ型容量素子８２ａに接続されるコンタクト８４ａ、中継電極８２ｃに接続されるコンタクト８４ｂ、及び抵抗用電極８２ｅと接続されるコンタクト８４ｃを形成する。次に、第２の層間絶縁膜８３の上に、コンタクトホール８４ａと接続される第３の配線８５ａ、コンタクトホール８４ｂと接続される第３の配線８５ｂ、及びコンタクトホール８４ｃと接続される第３の配線８５ｃを形成する。
【００７１】
以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜８３で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜（ＴｉＮ膜）７６、ＡｌＣｕ膜７９及びＴｉＮ膜８０を形成する工程に加えて、容量絶縁膜としてのＳｉＯ2 膜７７を形成する工程を追加するだけでＭＩＭ型容量素子８２ａを形成することができる。このため、本実施形態によると、前記図１０に示した従来例のＭＩＭ型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにＷ膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。
【００７２】
また、本実施形態においては、第２の層間絶縁膜８３で被覆された層内で用いられる配線層を構成する膜を利用することによりＭＩＭ型容量素子８２ａと抵抗体８２ｆとを形成する方法を示した。しかしながら、必要に応じて、例えば第１の配線７３のようにＴｉＮ膜／ＡｌＣｕ膜／ＴｉＮ膜の積層構造よりなる配線層を構成する膜を利用してＭＩＭ型容量素子８２ａを形成する一方、例えば第２の配線８２ｄを構成する膜を利用して抵抗体８２ｆを形成するというように、ＭＩＭ型容量素子８２ａと抵抗体８２ｆとをそれぞれ互いに異なる配線層を構成する膜を利用して製造することもできる。この場合、ＭＩＭ型容量素子８２ａについては前記７及び図８で説明したＭＩＭ型容量素子の部分と同じ製造工程を用いることができ、また、抵抗についても前記図７及び図８で説明した抵抗体の部分と同じ製造工程を用いればよい。
【００７３】
尚、前記第１〜第６の各実施形態においては、バリアメタル膜の材料としてＴｉＮ膜又はＴｉＮ膜及びＴｉ膜よりなる積層膜を用いたが、これ以外にＴｉ膜、Ｗ膜、Ｔａ膜等の高融点金属膜、高融点金属シリサイド膜、高融点金属ナイトライド膜又は高融点金属炭化物膜等も比抵抗が低いため、バリアメタル膜を構成する主要材料として好適であるので、これらの材料を単体として又は層間絶縁膜に対する密着層であるＴｉ膜等と組み合わせて使用することもできる。その他、所望のシート抵抗が得られるのであればどのような材料からなる膜を用いることによりバリアメタル膜を構成しても構わない。また、容量絶縁膜又は第２の絶縁膜としてＳｉＯ2 膜を用いたが、この他にＳｉＯ膜、ＳｉＯＮ膜、ＳｉＮ膜、酸化タンタル又はこれらの積層膜等のように、容量絶縁膜となるもの又は第２の絶縁膜となるものであればどのような材料からなる膜を用いても構わない。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】（ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】従来のＭＩＭ型容量素子を示す断面図である。
【図１０】従来のＭＩＭ型容量素子を示す断面図である。
【図１１】従来のアナログ回路用の抵抗体を示す断面図である。
【符号の説明】
【００７５】
１、３０、４１、５１、７１  基板
２、２１、３１、４２、５２、７２  絶縁膜
３ａ及び３ｂ、３２、４３、５３、７３  第１の配線
４、３３、４４、５４、７４  第１の層間絶縁膜
６、２２、３５、５６、７６  バリアメタル膜（第１の導電膜）
７、２３、５７、７７  ＳｉＯ2 膜（容量絶縁膜）
８、２４、３６、５９、７９  ＡｌＣｕ膜（第２の導電膜）
９、２５、３７、６０、８０  ＴｉＮ膜
１０ａ、２６ａ、４６ａ、６２ａ、８２ａ  容量素子
１０ｂ、１０ｃ、２６ｃ、４６ｄ、６２ｂ、８２ｄ  第２の配線
１１、３８、４７、６３、８３  第２の層間絶縁膜
５ａ、５ｂ、５ｃ、１２ａ、１２ｂ、２８ａ、２８ｂ、３４、４８ａ、４８ｂ、４８ｃ、５５ａ、５５ｂ、６４ａ、６４ｂ、７５、８４ａ、８４ｂ、８４ｃ  コンタクト
１３ａ、１３ｂ、２９ａ、２９ｂ、３９、４９ａ、４９ｂ、４９ｃ、６５ａ、６５ｂ、８５ａ、８５ｂ、８５ｃ  第３の配線
２２ａ、８２ｂ  容量下部電極用配線
２６ｂ、４６ｃ、８２ｃ  中継電極
２７  層間絶縁膜
３５ａ  抵抗体
３５ｂ、３５ｃ、４６ｆ、４６ｇ、８２ｅ、８２ｇ  抵抗用電極
５８、６１、７８、８１  レジストパターン
【図１】
2006210952.tif 000003
【図２】
2006210952.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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