(57)【要約】【課題】  ソース・ドレイン電極の電圧変化に対する応答性を高速化する。【解決手段】  ＬＤＭＯＳトランジスタは、第１導電型の半導体基板（２）内に形成された第２導電型の第１ウェル領域（３）、第１ウェル領域内に形成された第１導電型の第２ウェル領域（４）、第２ウェル領域内に形成された第２導電型の第３ウェル領域（５）、第２ウェル領域内に形成されたドレイン領域（６）、第３ウェル領域内に形成されたソース領域（８）、ドレイン領域と前記ソース領域との間の第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極（１０）、及びゲート電極とドレイン領域との間に形成された絶縁層（１１）を有する。半導体基板とソース領域との間の寄生容量と同じくドレイン領域との間の寄生容量との各々は直列寄生容量とされ、相対的に小さく見えるから、ソース（ドレイン）の電圧変化に追従するドレイン（ソース）の電圧変化の応答遅延が比較的小さくなる。【選択図】        図１
2006120818.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成されたＬＤＭＯＳトランジスタを有する半導体集積回路であって、前記ＬＤＭＯＳトランジスタは、前記第１導電型の半導体基板内に形成された第２導電型の第１ウェル領域、第１ウェル領域内に形成された第１導電型の第２ウェル領域、前記第２ウェル領域内に形成された第２導電型の第３ウェル領域、前記第２ウェル領域内に形成されたドレイン領域、前記第３ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する半導体集積回路。
【請求項２】
前記第１導電型はｐ型、第２導電型はｎ型であり、前記ＬＤＭＯＳトランジスタはｐチャンネル型である請求項１記載の半導体集積回路。
【請求項３】
前記ｐチャンネル型のＬＤＭＯＳトランジスタを用いたレベルシフト回路を有し、
前記レベルシフト回路は、ｎチャンネル型の一対の差動入力ＭＯＳトランジスタと、前記差動入力ＭＯＳトランジスタのドレインに各々が結合された一対のｐチャンネル型のクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタのソースに各々が結合された一対のｐチャンネル型の負荷ＭＯＳトランジスタとを有し、
前記ｐチャンネル型のクランプＭＯＳトランジスタは前記ＬＤＭＯＳトランジスタであり、
前記一対の負荷ＭＯＳトランジスタは相互に一方のゲート電極が他方のドレイン電極に交差結合され、
前記一対の差動入力ＭＯＳトランジスタに供給される差動入力に応答して、前記差動入力の振幅に対してレベルシフトされた信号を前記一対のクランプＭＯＳトランジスタのソース電極から出力する請求項２記載の半導体集積回路。
【請求項４】
プッシュ・プル動作用の第1のパワーＭＯＳトランジスタ及び第２のパワーＭＯＳトランジスタと、前記第１のパワーＭＯＳトランジスタ及び第２のパワーＭＯＳトランジスタをプッシュ・プル動作させるスイッチング制御信号を生成するドライバＩＣとを有し降圧型スイッチングレギュレータを構成する半導体装置であって、
前記ドライバＩＣは、第１の動作電源電圧で規定される信号振幅を持つクロック信号を入力して第1のパワーＭＯＳトランジスタ用のスイッチ制御信号を生成し前記第１の動作電源電圧で動作される第１論理回路と、前記クロック信号の振幅を前記第１の動作電源電圧よりもレベルの高い第２の動作電源電圧までレベルシフトするレベルシフト回路と、前記レベルシフト回路の出力を入力して第２のパワーＭＯＳトランジスタ用のスイッチ制御信号を生成し前記第２の動作電源電圧で動作される第２論理回路とを有し、
前記第１論理回路は前記第２のパワーＭＯＳトランジスタがオフ状態に遷移してから第１のパワーＭＯＳトランジスタをオン状態に遷移させ、前記第２論理回路は前記第１のパワーＭＯＳトランジスタがオフ状態に遷移してから第２のパワーＭＯＳトランジスタをオン状態に遷移させ、
前記レベルシフト回路は、ｎチャンネル型の一対の差動入力ＭＯＳトランジスタと、前記差動入力ＭＯＳトランジスタのドレインに各々が結合された一対のｐチャンネル型のクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタのソースに各々が結合された一対のｐチャンネル型の負荷ＭＯＳトランジスタとを有し、
前記一対の負荷ＭＯＳトランジスタは相互に一方のゲート電極が他方のドレイン電極に交差結合され、
前記一対の差動入力ＭＯＳトランジスタには前記クロック信号の反転信号と非反転信号が入力され、当該入力に応答して、前記差動入力の振幅に対してレベルシフトされた信号を前記一対のクランプＭＯＳトランジスタのソース電極から出力し、
前記ｐチャンネル型のクランプＭＯＳトランジスタはＬＤＭＯＳトランジスタであり、
前記ＬＤＭＯＳトランジスタは、ｐ型の半導体基板内に形成されたｎ型の第１ウェル領域、第１ウェル領域内に形成されたｐ型の第２ウェル領域、前記第２ウェル領域内に形成されたｎ型の第３ウェル領域、前記第２ウェル領域内に形成されたドレイン領域、前記第３ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する半導体装置。
【請求項５】
前記降圧型スイッチングレギュレータは１個のパッケージに実装されている請求項４記載の半導体装置。
【請求項６】
前記入力ＭＯＳトランジスタは、ｐ型の半導体基板内に形成されたｎ型の第４ウェル領域、第４ウェル領域内に形成されたｐ型の第５ウェル領域、前記第４ウェル領域内に形成されたドレイン領域、前記第５ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第５ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する請求項５記載の半導体装置。
【請求項７】
実装基板に、マイクロプロセッサと、前記マイクロプロセッサに動作電源を供給する電源回路とを有し、
前記電源回路は請求項５記載の半導体装置を複数個有する電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高対圧素子としてのＬＤ（Lateral Double Diffused）ＭＯＳトランジスタの構造に関する。
【背景技術】
【０００２】
特許文献１にはｐチャンネル型のＬＤＳＭＯＳトランジスタの構造が示される。ｎ型半導体基板に対しては、この半導体基板に形成したｐ型ウェル領域にｎ型チャンネルウェル領域とドレイン領域を形成し、前記ｎ型チャンネルウェル内にソース領域を形成し、このｎ型チャンネルウェル領域の上に絶縁膜を介してゲート電極が形成される。また、ｐ型半導体基板に対しては、この半導体基板に形成したｎ型ウェル領域にｐ型ウェル領域を形成し、ここにドレイン領域を形成し、ソース領域は前記ｎからウェル領域に形成し、このｎ型ウェル領域の上に絶縁膜を介してゲート電極が設けられる。
【０００３】
特許文献２及び３にはｎチャンネル型のＬＤＭＯＳトランジスタの構造が示される。ｐ型半導体基板に形成したｎ型ウェル領域にｐ型低濃度不純物領域とｎ型低濃度不純物領域を形成し、前記ｎ型低濃度不純物領域内にドレイン領域を形成し、前記ｐ型低濃度不純物領域内にソース領域を形成し、このｐ型不純物領域の上に絶縁膜を介してゲート電極が形成される。
【０００４】
【特許文献１】特開２０００−２２１４２号公報（図１）
【特許文献２】特開２００１−３０８３２１号公報（図７）
【特許文献３】特開２００２−１７６１７３号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はＬＤＭＯＳトランジスタにおける半導体基板との間の寄生容量について検討した。本発明者が検討したＬＤＭＯＳトランジスタは、ｐ型の半導体基板内に形成されたｎ型の第１ウェル領域、第１ウェル領域内に形成されたｐ型の第２ウェル領域、前記第２ウェル領域内に形成されたドレイン領域、前記第１ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第１ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成されたロコスのような絶縁層を有する。このＬＤＭＯＳトランジスタにおいて、ドレインは第２ウェル領域を介してソースから離間されることによってドレイン・ソース間の比較的大きな耐圧を実現し、ゲートはロコスのような絶縁層を介してドレインから離間されることによってドレイン・ゲート間に比較的大きな耐圧を実現する。ここで、上記ＬＤＳＭＯＳトランジスタのドレイン・ソース間には第１ウェル領域と第２ウェル領域との接合部分による寄生容量があり、また、ドレイン・基板間には半導体基板と第１ウェル領域との接合部分の寄生容量と第１ウェル領域と第２ウェル領域との接合部分の寄生容量との直列寄生容量があり、また、ソース・基板間には半導体基板と第１ウェル領域との接合部分の寄生容量がある。ＬＤＭＯＳトランジスタのソース（ドレイン）電圧が変化されるとき半導体基板との間の寄生容量は不所望な遅延成分として作用する。前記ＬＤＭＯＳトランジスタをクランプＭＯＳトランジスタとして入力ＭＯＳトランジスタと負荷ＭＯＳトランジスタとの間に直列接続し、入力ＭＯＳトランジスタのオン・オフに従ってクランプＭＯＳトランジスタのソースを出力とするレベルシフト回路を構成するとき、ＬＤＭＯＳトランジスタのデバイス構造上、前記直列寄生容量に比べてソースとの間の寄生容量の方が相対的に大きく見えるから、これによって入力トランジスタのオン・オフに対するＬＤＭＯＳトランジスタのソース電位の追従動作が遅延し、レベルシフト動作の高速化が阻まれるということが本発明者によって見出された。特に本発明者はスイッチングレギュレータのプッシュ・プル出力トランジスタにおける貫通電流防止のためにスイッチング動作の遷移期間に双方のトランジスタをオフにするデッドタイムを設けるようにプッシュ・プル動作を制御する場合に、そのプッシュ・プル制御に前記レベルシフト回路を用いると、前記ＬＤＭＯＳトランジスタにおけるソース電位の追従遅延が前記デッドタイムを増加させる方向に作用する虞のあることを見出した。そのデッドタイムの増加はプッシュ・プルトランジスタのボディダイオードによる電流の内部損失を増大させる方向に働き、計算上そのような内部損失はプッシュ・プルトランジスタのオン抵抗による損失に比べて数十倍に及ぶことが明らかになった。従来のＬＤＭＯＳトランジスタに関する上記特許文献においてそのような着想若しくは着眼は全くない。
【０００６】
本発明の目的は、ソース・ドレイン電極の電圧変化に対する追従応答性を高速化できるＬＤＭＯＳトランジスタを有する半導体集積回路を提供することにある。
【０００７】
本発明の別の目的は、スイッチングレギュレータのプッシュ・プル出力トランジスタのデッドタイムを短縮することができる半導体装置を提供することにある。
【０００８】
本発明の更に別の目的は、スイッチングレギュレータによる電力損失の小さな電子回路を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕本発明に係る半導体集積回路は、第１導電型の半導体基板に形成されたＬＤＭＯＳトランジスタを有する。前記ＬＤＭＯＳトランジスタは、前記第１導電型の半導体基板内に形成された第２導電型の第１ウェル領域、第１ウェル領域内に形成された第１導電型の第２ウェル領域、前記第２ウェル領域内に形成された第２導電型の第３ウェル領域、前記第２ウェル領域内に形成されたドレイン領域、前記第３ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する。
【００１２】
上記ＬＤＭＯＳトランジスタにおいて、ドレインは第２及び第３ウェル領域を介してソースから離間されることによってドレイン・ソース間の比較的大きな耐圧を実現し、ゲートはロコスのような絶縁層を介してドレインから離間されることによってドレイン・ゲート間に比較的大きな耐圧を実現する。ここで、上記ＬＤＳＭＯＳトランジスタのドレイン・ソース間には第１ウェル領域と第２ウェル領域との接合部分による寄生容量があり、また、ドレイン・基板間には半導体基板と第１ウェル領域との接合部分の寄生容量と第１ウェル領域と第２ウェル領域との接合部分の寄生容量との直列寄生容量があり、ソース・基板間には半導体基板と第１ウェル領域との接合部分の寄生容量と、第１ウェル領域と第２ウェル領域との接合部分の寄生容量と、第２ウェル領域と第３ウェル領域との接合部分の寄生容量との直列寄生容量がある。ＬＤＭＯＳトランジスタのソース（ドレイン）電圧が変化されるとき半導体基板との間の寄生容量は不所望な遅延成分として作用するが、そのデバイス構造上、ソースとの間の寄生容量とドレインとの間の寄生容量との各々は前記直列寄生容量とされ、相対的に小さく見えるから、ソース・ドレイン電極の電圧変化に対する追従応答遅延、要するに、ソース（ドレイン）の電圧変化に追従するドレイン（ソース）の電圧変化の応答遅延が比較的小さくなる。このことがＬＤＭＯＳトランジスタにおけるソース・ドレイン電極の電圧変化に対する追従応答性を高速化する。
【００１３】
本発明の具体的な形態として、前記第１導電型はｐ型、第２導電型はｎ型であり、前記ＬＤＭＯＳトランジスタはｐチャンネル型である。
【００１４】
本発明の更に具体的な形態として、前記ｐチャンネル型のＬＤＭＯＳトランジスタを用いたレベルシフト回路を有し、前記レベルシフト回路は、ｎチャンネル型の一対の差動入力ＭＯＳトランジスタと、前記差動入力ＭＯＳトランジスタのドレインに各々が結合された一対のｐチャンネル型のクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタのソースに各々が結合された一対のｐチャンネル型の負荷ＭＯＳトランジスタとを有し、前記ｐチャンネル型のクランプＭＯＳトランジスタは前記ＬＤＭＯＳトランジスタであり、前記一対の負荷ＭＯＳトランジスタは相互に一方のゲート電極が他方のドレイン電極に交差結合され、前記一対の差動入力ＭＯＳトランジスタに供給される差動入力に応答して、前記差動入力の振幅に対してレベルシフトされた信号を前記一対のクランプＭＯＳトランジスタのソース電極から出力する。
【００１５】
〔２〕本発明に係る半導体装置は、１個のパッケージに、プッシュ・プル動作用の第1のパワーＭＯＳトランジスタ及び第２のパワーＭＯＳトランジスタと、前記第１のパワーＭＯＳトランジスタ及び第２のパワーＭＯＳトランジスタをプッシュ・プル動作させるスイッチング制御信号を生成するドライバＩＣとを内蔵した降圧型スイッチングレギュレータを構成する。前記ドライバＩＣは、第１の動作電源電圧で規定される信号振幅を持つクロック信号を入力して第1のパワーＭＯＳトランジスタ用のスイッチ制御信号を生成し前記第１の動作電源電圧で動作される第１論理回路と、前記クロック信号の振幅を前記第１の動作電源電圧よりもレベルの高い第２の動作電源電圧までレベルシフトするレベルシフト回路と、前記レベルシフト回路の出力を入力して第２のパワーＭＯＳトランジスタ用のスイッチ制御信号を生成し前記第２の動作電源電圧で動作される第２論理回路とを有する。前記第１論理回路は前記第２のパワーＭＯＳトランジスタがオフ状態に遷移してから第１のパワーＭＯＳトランジスタをオン状態に遷移させ、前記第２論理回路は前記第１のパワーＭＯＳトランジスタがオフ状態に遷移してから第２のパワーＭＯＳトランジスタをオン状態に遷移させる。前記レベルシフト回路は、ｎチャンネル型の一対の差動入力ＭＯＳトランジスタと、前記差動入力ＭＯＳトランジスタのドレインに各々が結合された一対のｐチャンネル型のクランプＭＯＳトランジスタと、前記クランプＭＯＳトランジスタのソースに各々が結合された一対のｐチャンネル型の負荷ＭＯＳトランジスタとを有する。前記一対の負荷ＭＯＳトランジスタは相互に一方のゲート電極が他方のドレイン電極に交差結合される。前記一対の差動入力ＭＯＳトランジスタには前記クロック信号の反転信号と非反転信号が入力され、当該入力に応答して、前記差動入力の振幅に対してレベルシフトされた信号を前記一対のクランプＭＯＳトランジスタのソース電極から出力する。前記ｐチャンネル型のクランプＭＯＳトランジスタはＬＤＭＯＳトランジスタとされる。前記ＬＤＭＯＳトランジスタは、ｐ型の半導体基板内に形成されたｎ型の第１ウェル領域、第１ウェル領域内に形成されたｐ型の第２ウェル領域、前記第２ウェル領域内に形成されたｎ型の第３ウェル領域、前記第２ウェル領域内に形成されたドレイン領域、前記第３ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する。
【００１６】
前記ｐチャンネル型のクランプＭＯＳトランジスタとして機能されるＬＤＭＯＳトランジスタは上述の通り、ソース・ドレイン電極の電圧変化に対する追従応答性を高速化することができる。前記第１論理回路と第２論理回路は、スイッチングレギュレータのプッシュ・プル出力トランジスタにおける貫通電流防止のためにスイッチング動作の遷移期間に双方のトランジスタをオフにするデッドタイムを設けるようにプッシュ・プル動作を制御する。このとき、前記ＬＤＭＯＳトランジスタにおけるソース・ドレイン電極の電圧変化に対する高速な追従応答性は、前記デッドタイムを無駄に増加させることを抑制する。そのデッドタイムの増加はプッシュ・プルトランジスタのボディダイオードの貫通期間を増加させ内部損失を増大させる方向に働き、計算上そのような内部損失はプッシュ・プルトランジスタのオン抵抗による損失に比べて数十倍に及ぶ。したがって、スイッチングレギュレータのプッシュ・プル出力トランジスタのデッドタイムを短縮することができる上記した手段はスイッチングレギュレータによる電力損失を小さくするのに役立つ。
【００１７】
本発明の具体的な形態として、前記入力ＭＯＳトランジスタは、ｐ型の半導体基板内に形成されたｎ型の第４ウェル領域、第４ウェル領域内に形成されたｐ型の第５ウェル領域、前記第４ウェル領域内に形成されたドレイン領域、前記第５ウェル領域内に形成されたソース領域、前記ドレイン領域と前記ソース領域との間の前記第５ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極、及びゲート電極とドレイン領域との間に形成された絶縁層を有する。
【００１８】
実装基板に、マイクロプロセッサと、前記マイクロプロセッサに動作電源を供給する電源回路とを有する電子回路には、前記電源回路は上記スイッチングレギュレータを搭載した複数個の半導体装置を採用してよい。
【発明の効果】
【００１９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２０】
すなわち、ソース・ドレイン電極の電圧変化に対する追従応答性を高速化できるＬＤＭＯＳトランジスタを実現することができる。
【００２１】
そのようなＬＤＭＯＳトランジスタを採用することによってスイッチングレギュレータのプッシュ・プル出力トランジスタのデッドタイムが不所望に長くなることを抑制することが可能になる。
【００２２】
そのようなスイッチングレギュレータによる電力損失を小さくすることができる。
【発明を実施するための最良の形態】
【００２３】
図１にはｐチャンネル型のＬＤＭＯＳトランジスタのデバイス構造が例示される。ここではｐ型（第１導電型）の半導体基板（ＰＳＵＢ）２に形成されたＬＤＭＯＳトランジスタを示す。前記ＬＤＭＯＳトランジスタ１は、ｐ型の半導体基板２内に形成されたｎ型（第２導電型）の低濃度領域として第１ウェル領域（ＮＷＥＬ）３、第１ウェル領域３内に形成されたｐ型の低濃度領域として第２ウェル領域（ＰＷＥＬ）４、前記第２ウェル領域４内に形成されたｎ型の低濃度領域として第３ウェル領域５を有する。各領域３，４，５は特に制限されないが同心円状に形成されている。ドレイン領域（ＤＲ）６はｐ型の高濃度領域として前記第２ウェル領域４内に環状に形成される。第３ウェル領域５内の中央部にはｎ型の高濃度領域としてバックゲート領域（ＢＧ）７が形成され、バックゲート領域７を取り囲むように第３ウェル領域５内にはｐ型の高濃度領域としてソース領域（ＳＣ）８が形成される。ソース領域８の外縁部にはｐ型の低濃度領域としてＬＤＤ用領域（ＬＤＤ）９が付加されている。前記ドレイン領域６と前記ソース領域８との間の前記第３ウェル領域の上にゲート絶縁膜を介してゲート電極（ＧＴ）１０が形成されている。ゲート電極１０とドレイン領域６との間にはロコスのような絶縁層（ＬＣＳ）１１を有する。１２はロコス（ＬＣＳ）である。１３はｎ型の高濃度領域である。Ｔｄはドレイン端子、Ｔｇはゲート端子、Ｔｓはソース端子、Ｔｉはウェル端子を意味する。
【００２４】
上記ＬＤＭＯＳトランジスタ１において、ドレイン領域６は第２ウェル領域４及び第３ウェル領域５を介してソース領域８から離間されることによってドレイン・ソース間の比較的大きな耐圧を実現し、ゲート電極１０はロコスのような絶縁層１１を介してドレイン領域６から離間されることによってドレイン・ゲート間に比較的大きな耐圧を実現する。ここで、上記ＬＤＳＭＯＳトランジスタ１のドレイン・ソース間には第２ウェル領域４と第３ウェル領域５との接合部分による寄生容量Ｃ１があり、また、ドレイン・基板間には半導体基板２と第１ウェル領域３との接合部分の寄生容量Ｃ３と第１ウェル領域３と第２ウェル領域４との接合部分の寄生容量Ｃ２との直列寄生容量があり、ソース・基板間には半導体基板２と第１ウェル領域３との接合部分の寄生容量Ｃ３と第１ウェル領域３と第２ウェル領域４との接合部分の寄生容量Ｃ２と第２ウェル領域４との接合部分の寄生容量Ｃ１との直列寄生容量がある。図２にはその等価回路示される。ＬＤＭＯＳトランジスタ１のソース（ドレイン）電圧が変化されるとき半導体基板２との間の寄生容量Ｃ１、Ｃ２、Ｃ３は不所望な遅延成分として作用するが、そのデバイス構造上、半導体基板・ソース領域間の寄生容量はＣ２，Ｃ３の直列寄生容量とされ、双方共に相対的に小さく見えるから、ソース・ドレイン電極の電圧変化に対する追従応答遅延が比較的小さくなる。このことがＬＤＭＯＳトランジスタ１におけるソース・ドレイン電極の電圧変化に対する追従応答性を高速化する。前記追従応答とは、ソース電圧のレベル変化に追従してドレイン電圧が変化すること、ドレイン電圧のレベル変化に追従してソース電圧が変化することを意味する。
【００２５】
図３には本発明者が先に検討したＬＤＭＯＳトランジスタのデバイス構造が例示される。図１との相違点は第１ウェル領域３内において第３ウェル領域５Ａが第２ウェル領域４Ａによって囲まれていない。第３ウェル領域５Ａは第１ウェル領域３に接している。この構造のＬＤＳＭＯＳトランジスタ１Ａのドレイン・ソース間には第２ウェル領域４Ａと第３ウェル領域５Ａとの接合部分による寄生容量があり、また、ドレイン・基板間には半導体基板２と第１ウェル領域３との接合部分の寄生容量Ｃ３と第１ウェル領域３と第２ウェル領域４Ａとの接合部分の寄生容量Ｃ２との直列寄生容量があり、また、ソース・基板間には半導体基板２と第１ウェル領域３との接合部分の寄生容量Ｃ３がある。図４にはその等価回路が示される。図２の等価回路と比較すると、図４の比較例に係る等価回路には経路ＰＳが介在されることになる。図４の等価回路からも明らかなように、寄生容量Ｃ３はソース領域８に直接接続され、ソール領域８にとってその寄生容量Ｃ３は相対的に大きく見える。これによってＬＤＭＯＳトランジスタ１Ａにおけるソース端子Ｔｓの電圧変化に対する追従に比較的大きな遅延を生ずる。
【００２６】
ここで、図１のＬＤＭＯＳトランジスタ１の製造方法について説明する。先ず、例えばｐ型の半導体基板２上に形成したレジスト膜（図示省略）をマスクにして前記基板２の所望領域にｎ型不純物をイオン注入し、当該不純物を拡散させることで、ｎ型ウエル領域３を形成する。尚、本工程では、ｎ型不純物として、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、およそ８．０×１０12／ｃｍ2の注入条件で行い、このリンイオンをおよそ１２００℃、６時間で熱拡散させている。
【００２７】
また、前記基板２上に形成した第１のレジスト膜をマスクにしてｎ型不純物（例えば、リンイオン）を注入し、当該第１のレジスト膜を除去した後に前記基板１上に形成した第２のレジスト膜（図示省略）をマスクにしてｐ型不純物（例えば、ボロンイオン）を注入し拡散することで、前記ｎ型ウエル領域２内にｐ型ウェル領域４を形成し、ｐ型ウェル領域内にｎ型ウェル領域５を形成する。尚、本工程では、例えば、リンイオンをおよそ１２０ＫｅＶの加速電圧で、およそ１．６×１０13／ｃｍ2の注入量で注入した後、およそ１０５０℃で２時間熱拡散させている。また、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、およそ２．０×１０13／ｃｍ2の注入量で注入した後に、およそ１０５０℃で２時間熱拡散させている。
【００２８】
続いて、前記基板１上にゲート絶縁膜及び素子分離膜１１，１２を形成する。続いて、ゲート電極を大凡４００ｎｍ程度の膜厚で形成する。特に制限されないが、ゲート電極９は、ＰＯＣｌ3を熱拡散源にしてリンドープし導電化を図ったポリシリコン膜から構成されている。更に言えば、このポリシリコン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極としても良い。また、前記ｎ型領域９内に形成するソース形成領域上及び前記ｐ型領域４内に形成するドレイン形成領域上に開口部を有するレジスト膜をマスクにしてｐ型不純物を注入してソース・ドレイン領域となるｐ型（ｐ＋）領域６，８を形成する。尚、前記領域５，３の電位を取るためにボロンイオンを注入してｎ型の高濃度領域７，１３が形成されている。
【００２９】
図５には図１にＬＤＭＯＳを適用した回路としてレベルシフト回路（ＬＳＦＴＵ）２０が示される。Ｍ１，Ｍ２がｎチャンネル型のＬＤＭＯＳトランジスタ、Ｍ５，Ｍ６がｐチャンネル型のＬＤＭＯＳトランジスタであり、図１のＬＤＭＯＳトランジスタ１のデバイス構造を有する。ＬＤＭＯＳトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６は所謂２０Ｖ耐圧を有する。Ｍ３，Ｍ４、Ｍ１０〜Ｍ１７は所謂５Ｖ耐圧を有するＭＯＳトランジスタである。ＭＯＳトランジスタ記号においてソースからゲートに向く矢印を有すものはｐチャンネル型、ゲートからソースに向く矢印を有するものはｎチャンネル型を示す。
【００３０】
出力回路２４は、ｎチャンネル型の一対の差動入力ＭＯＳトランジスタＭ１，Ｍ２と、前記差動入力ＭＯＳトランジスタのドレインに各々が結合された一対のｐチャンネル型のクランプＭＯＳトランジスタＭ５，Ｍ６と、前記クランプＭＯＳトランジスタのソースに各々が結合された一対のｐチャンネル型の負荷ＭＯＳトランジスタＭ３，Ｍ４とを有する。前記一対の負荷ＭＯＳトランジスタＭ３，Ｍ４は相互に一方のゲート電極が他方のドレイン電極に交差結合される。２１は１２Ｖ電源、２２，２３は５Ｖ電源を意味する。ＭＯＳトランジスタＭ１４〜Ｍ１７から構成される回路はバイアス回路２５である。ＰＷＭ信号がバイアス状態のとき（例えばＰＷＭ−ＩＮ＝０Ｖ）、Ｍ１のゲートはオンになる。この時Ｍ３のゲートはオフになるためＮ１には電流が流れない。この為Ｍ５はトランジスタ動作が不可能になりクランプ電圧（７V）をＭ５のソースから出力する事ができない。そこでＭ５を動作させるために微少のドレイン電流を供給する必要がある。この微少電流を生成するのがクランプ回路でＭ１４とＭ１５で微少電流をつくりＮ１がＭ１４のソース電圧と等しいときＭ１６からＭ１４とＭ１５で生成された微少電流を供給しクランプ回路を殺さない役目をはたしている。ＰＷＮ＿ＩＮはパルス幅変調された５V振幅のパルス信号である。パルス信号ＰＷＭ＿ＩＮはＭ１０，Ｍ１１からなるＣＭＯＳインバータを介して反転され、一方の入力ＭＯＳトランジスタＭ１のゲートに入力される。また、Ｍ１０，Ｍ１１からなるＣＭＯＳインバータの出力はＭ１２，Ｍ１３からなるＣＭＯＳインバータを介して反転され、他方の入力ＭＯＳトランジスタＭ２のゲートに入力される。出力回路２４は、一対の差動入力ＭＯＳトランジスタＭ１，Ｍ２に供給される差動入力に応答して、前記差動入力の５Ｖ振幅に対してレベルシフトされた７〜１２Ｖの振幅の信号をノードＮ１，Ｎ２から出力する。ここで、ＭＯＳトランジスタＭ５，Ｍ６のソース・ドレイン間の寄生容量Ｃ１は、入力トランジスタＭ１，Ｍ２のオン・オフ状態が切り替わるとき、Ｃ１による容量性カップリングによってＭ５、Ｍ６のドレイン，ソースの電圧変化が素早くソース，ドレインに伝達されるように作用する。このとき、半導体基板とソースの間には図４の等価回路に示されるような比較的大きな寄生容量Ｃ３が直結していないから、ＭＯＳトランジスタＭ５，Ｍ６におけるソース・ドレインの追従応答に不所望に大きな遅延を生じない。
【００３１】
図６には図３の比較例に係るＬＤＭＯＳトランジスタ１ＡをクランプＭＯＳトランジスタＭ５，Ｍ６に採用したときのレベルシフト回路の回路図が示される。このときは、Ｍ５，Ｍ６のソースから直接比較的大きな寄生容量Ｃ３が見えてしまう。
【００３２】
図７には入力パルスＰＷＭ＿ＩＮの変化に対する出力ノードＮ１のシミュレーション波形を示し、図８には入力パルスＰＷＭ＿ＩＮの変化に対する出力ノードＮ２のシミュレーション波形を示す。Ｎ１ａ，Ｎ２ａはＬＤＭＯＳトランジスタ１を採用した図５の場合を示し、ソースから見た対基板容量（ＳＵＢ容量）が実質的にない場合を示す。Ｎ１ｂ，Ｎ２ｂはＬＤＭＯＳトランジスタ１Ａを採用した図６の場合を示し、ソースから見た対基板容量（ＳＵＢ容量）が例えば２００ｆＦある場合を示す。シミュレーション結果によれば、図７においてＮ１ａが閾値電圧（７〜１２Ｖの中心電圧９．４５Ｖ）を超えるタイミングに対し、Ｎ１ｂが閾値電圧（７〜１２Ｖの中心電圧９．４５Ｖ）を超えるタイミングは２．１ナノ秒遅延する。図８においてＮ２ａが閾値電圧（７〜１２Ｖの中心電圧９．４５Ｖ）を超えるタイミングに対し、Ｎ２ｂが閾値電圧（７〜１２Ｖの中心電圧９．４５Ｖ）を超えるタイミングは２．５ナノ秒遅延する。
【００３３】
図９には前記レベルシフト回路（ＬＳＦＴＵ）２０を用いた降圧型スイッチングレギュレータを例示する。スイッチングレギュレータ３０は、１個のパッケージに、プッシュ・プル動作用のｎチャンネル型の第1のパワーＭＯＳトランジスタ３１及び第２のパワーＭＯＳトランジスタ３２と、前記第１のパワーＭＯＳトランジスタ３１及び第２のパワーＭＯＳトランジスタ３２をプッシュ・プル動作させるスイッチング制御信号ＧＬ，ＧＨを生成するドライバＩＣ３３とを実装して成る。
【００３４】
前記ドライバＩＣ３３は、第１の動作電源電圧（０〜５Ｖ）で規定される信号振幅を持つパルス信号ＰＷＭ＿ＩＮを入力して第1のパワーＭＯＳトランジスタ３１用のスイッチ制御信号ＧＬを生成し前記第１の動作電源電圧（０〜５Ｖ）で動作される第１論理回路３４と、前記パルス信号ＰＷＭ＿ＩＮの振幅を前記第１の動作電源電圧よりもレベルの高い第２の動作電源電圧（７〜１２Ｖ）までレベルシフトするレベルシフト回路３５と、前記レベルシフト回路３５の出力を入力して第２のパワーＭＯＳトランジスタ３２用のスイッチ制御信号ＧＨを生成し前記第２の動作電源電圧（７〜１２Ｖ）で動作される第２論理回路３６とを有する。前記パルス信号ＰＷＭ＿ＩＮはパルス幅変調回路（ＰＷＭＣ）３７から出力される。
【００３５】
前記第１の論理回路３４は、インバータ３４Ａ、アンドゲート３４Ｂ、アンドゲート３４Ｃ、アンドゲート３４Ｃに直列された偶数段のインバータ３４Ｄ、及び信号ＧＬを前記第１の動作電源電圧（０〜５Ｖ）よりもレベルの高い第２の動作電源電圧（７〜１２Ｖ）までレベルシフトするレベルシフト回路（ＬＳＦＴＵ）３４Ｅから成る。前記第２の論理回路３６は、アンドゲート３６Ａ、アンドゲート３６Ａに直列された偶数段のインバータ３６Ｂ、及びアンドゲート３６Ａの出力を前記第２の動作電源電圧（７〜１２Ｖ）よりもレベルの低い第１の動作電源電圧（０〜５Ｖ）までレベルシフトするレベルシフト回路（ＬＳＦＴＤ）３６Ｃから成る。前記レベルシフト回路３５、３４Ｅは図５のレベルシフト回路によって構成される。レベルシフト回路３６Ｃは、特に図示はしないが、差動入力ＭＯＳトランジスタＭ１，Ｍ２をｐ型として１２Ｖ電源側に配置し、その下にクランプＭＯＳトランジスタＭ５，Ｍ６をn型に変更して配置し、負荷ＭＯＳトランジスタＭ３，Ｍ４をｎ型に変更してクランプＭＯＳトランジスタＭ５，Ｍ６とグランドＶｓｓの間に配置する。バイアス回路は０〜５Ｖで同動作させ、クランプＭＯＳトランジスタＭ５，Ｍ６のゲートには５Ｖを供給し、差動入力ＭＯＳトランジスタのゲートには７〜１２Ｖの振幅を持つ信号を入力して構成すればよい。
【００３６】
前記第１論理回路３４は前記第２のパワーＭＯＳトランジスタ３２がオフ状態に遷移してから第１のパワーＭＯＳトランジスタ３１をオン状態に遷移させ、前記第２論理回路３６は前記第１のパワーＭＯＳトランジスタ３１がオフ状態に遷移してから第２のパワーＭＯＳトランジスタ３２をオン状態に遷移させる。インバータ３４Ｄからレベルシフト回路３４Ｅを経由してアンドゲート３６Ａに到る信号経路はパワーＭＯＳトランジスタ３１のターンオフを第２の論理回路３６に通知する経路である。一方、アンドゲート３６Ａの出力からレベルシフト回路３６Ｃを介してアンドゲート３４Ｂに到る経路はパワーＭＯＳトランジスタＩＣ３２のターンオフを第１の論理回路に通知する経路である。アンドゲート３４Ｂの他方の入力には出力電圧ＶＳＷＨが入力される。
【００３７】
上記前記第１論理回路３４と第２論理回路３６は相互に他方の論理回路によるパワーＭＯＳトランジスタ３１（３２）のカットオフを検出してから当該論理回路側のパワーＭＯＳトランジスタ３２（３１）のターンオン制御を行う。要するに、図１０に示されるように、前記第１論理回路３４と第２論理回路３６は、スイッチングレギュレータ３０のプッシュ・プル出力トランジスタ３１，３２における貫通電流防止のためにスイッチング動作の遷移期間に双方のトランジスタをオフにするデッドタイムＤＴ１，ＤＴ２を設けるようにプッシュ・プル動作を制御する。レベルシフト回路３５、３４Ｅ，３６Ｃにおいて、前記ｐチャンネル型のクランプＭＯＳトランジスタとして機能されるＬＤＭＯＳトランジスタは上述の通り、ソース・ドレイン電極の電圧変化に対する追従応答性を高速化することができる。このとき、前記ＬＤＭＯＳトランジスタにおけるソース・ドレイン電極の電圧変化に対する高速な追従応答性は、前記デッドタイムＤＴ１，ＤＴ２を無駄に増加させることを抑制する。図１１にはデッドタイムが増加したときの信号波形を比較例として示す。ＤＬ１，ＤＬ２はレベルシフト回路によるシフト動作遅延時間を意味する。前記ＤＬ１，ＤＬ２の期間にパワーＭＯＳトランジスタ３１のボディダイオードが導通される。前記デッドタイムＤＴ１，ＤＴ２の増加はプッシュ・プルトランジスタ３１，３２の寄生ダイオードによる電流の内部損失を増大させる方向に働き、計算上そのような内部損失はプッシュ・プルトランジスタのオン抵抗による損失に比べて数十倍に及ぶ。例えば、トランジスタ３２のオン状態におけるパワーロス（ＰＬｏｎ）、トランジスタ３２のオフ状態におけるパワーロス（ＰＬｏｆｆ）について考察する。トランジスタ３２のオン抵抗（Ｒｏｎ）を１ｍオーム、電流を２５Ａ、デューティーを２．５／１０００、寄生ダイオードの順方向電圧（ＶＦ）を０．８Ｖとすると
ＰＬｏｎ＝Ｒｏｎ×Ｉ２＝１ｍΩ×２５２×２．５／１０００＝１．６ｍＷ
ＰＬｏｆｆ＝２５×０．８×２．５／１０００＝５０ｍＷ、となる。図１２にはデッドタイムとパワーロスとの代表的な関係が例示される。
【００３８】
したがって、スイッチングレギュレータ３０のプッシュ・プル出力トランジスタ３１，３２のデッドタイムを短縮することができる上記したＬＤＭＯＳデバイスを用いたレベルシフト回路３５，３４Ｅ，３６Ｃはスイッチングレギュレータ３０による電力損失を小さくするのに役立つ。
【００３９】
図１３には図９の降圧型スイッチングレギュレータ３０の組み立て状態が例示される。リードフレーム４０に第1のパワーＭＯＳトランジスタ３１、第２のパワーＭＯＳトランジスタ３２及びドライバＩＣ３３を実装して、各ＩＣのパッドを対応するリード端子にボンディングした状態が示される。半導体装置としてのスイッチングレギュレータ３０は、リード端子を露出させた状態で樹脂モールドされている。
【００４０】
図１４にはスイッチングレギュレータを用いた電子回路が例示される。同図に示される電子回路はワークステーションのマザーボードのようなプロセッサボードとされ、実装基板４２に、代表的に示されたマイクロプロセッサ（ＭＰＵ）４３、アクセラレータ（ＡＣＳ）４４、メモリ（ＭＥＭ）４５、及びスイッチングレギュレータ３０が実装されている。ここでは前記スイッチングレギュレータ３０はＭＰＵ４３の電源回路とされる。スイッチングレギュレータ３０は１個当たり２５Ａの電流供給能力を備えている。スイッチングレギュレータ３０は実装基板４２上の配線に直接実装して構成することも可能であるが、そうすると、実装基板４２上においてドライバＩＣ３３からパワーＭＯＳトランジスタＩＣ３１，３２への信号遅延が大きくなって、前記デッドタイムを増加させる虞がある。この意味において、スイッチングレギュレータ３０を図１３のように１個のリードフレームに実装して回路接続を完成される構成の半導体装置として提供することは、前記デッドタイムの不所望な増加を押させる上で好都合となる。図１５には実装基板上でのスイッチングレギュレータ３０の回路接続状態が例示される。
【００４１】
図１６には前記ＭＯＳトランジスタ１、１Ａ、及びＭ１などの縦断面構造を一緒に示している。ＮＷはｎ型ウェル領域、ＰＷはｐ型ウェル領域、ＣＨＮはｎ型チャンネル形成領域、ＣＨＰはｐ型チャンネル形成領域である。トランジスタＭ１は、ｐ型の半導体基板（ＰＳＵＢ）内に形成されたｎ型の第４ウェル領域５０、第４ウェル領域５０内に形成されたｐ型の第５ウェル領域５１、前記第４ウェル領域５０内に形成されたドレイン領域５２、前記第５ウェル領域５１内に形成されたソース領域５３、前記ドレイン領域と前記ソース領域との間の前記第５ウェル領域５１の上にゲート絶縁膜を介して形成されたゲート電極５４、及びゲート電極とドレイン領域との間に形成された絶縁層５５を有する。
【００４２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４３】
例えば、ソース領域及びドレイン領域は同心円上に形成する構造に限定されない。本発明に係るＬＤＭＯＳトランジスタはレベルシフト回路以外の回路にも適用可能である。また、レベルシフト回路はスイッチングレギュレータ以外の回路にも適用可能である。
【図面の簡単な説明】
【００４４】
【図１】ｐチャンネル型のＬＤＭＯＳトランジスタのデバイス構造を例示する縦断面図である。
【図２】図１のＬＤＭＯＳトランジスタの等価回路図である。
【図３】本発明者が先に検討したＬＤＭＯＳトランジスタのデバイス構造を例示する縦断面図である。
【図４】図３のＬＤＭＯＳトランジスタの等価回路図である。
【図５】図１のＬＤＭＯＳを適用した回路の一例であるレベルシフト回路の回路図である。
【図６】図３の比較例に係るＬＤＭＯＳトランジスタをクランプＭＯＳトランジスタに採用したときのレベルシフト回路の回路図である。
【図７】入力パルスＰＷＭ＿ＩＮの変化に対する出力ノードＮ１のシミュレーション波形を示す波形図である。
【図８】入力パルスＰＷＭ＿ＩＮの変化に対する出力ノードＮ２のシミュレーション波形を示す波形図である。
【図９】図５のレベルシフト回路を用いた降圧型スイッチングレギュレータを例示する回路図である。
【図１０】パワーＭＯＳトランジスタＩＣのプッシュ・プル動作におけるデッドタイムの説明図である。
【図１１】デッドタイムが増加したときの信号波形を比較例として示す波形図である。
【図１２】デッドタイムとパワーロスとの代表的な関係を例示する説明図である。
【図１３】図９の降圧型スイッチングレギュレータの組み立て状態を例示する平面図である。
【図１４】スイッチングレギュレータを用いた電子回路の概略ブロック図である。
【図１５】実装基板上でのスイッチングレギュレータの回路接続状態を例示する回路図である。
【図１６】ｐチャンネル型及びｎチャンネル型ＬＤＭＯＳトランジスタなどの縦断面構造を一緒に示す縦断面図である。
【符号の説明】
【００４５】
１  ｐチャンネル型のＬＤＭＯＳトランジスタ
２  半導体基板
３  第１ウェル領域
４  第２ウェル領域
５  第３ウェル領域
６  ドレイン領域
７  バックゲート領域
８  ソース領域
１０  ゲート電極
１１、１２  絶縁層（ロコス）
Ｃ１，Ｃ２，Ｃ３  ＬＤＭＯＳトランジスタの寄生容量
２０  レベルシフト回路
Ｍ１，Ｍ２  ｎチャンネル型ＬＤＭＯＳトランジスタ
Ｍ５，Ｍ６  ｐチャンネル型ＬＤＭＯＳトランジスタ
Ｍ３，Ｍ４  ｐチャンネル型負荷ＭＯＳトランジスタ
２１  １２Ｖ電源
２２，２３  ５Ｖ電源
２５  バイアス回路
Ｎ１，Ｎ２  出力ノード
ＰＷＭ＿ＩＮ  入力パルス信号
３０  スイッチングレギュレータ
３１  第１のパワーＭＯＳトランジスタ
３２  第２のパワーＭＯＳトランジスタ
ＧＬ、ＧＨ  スイッチング制御信号
３３  ドライバ
３４  第１論理回路
３５  レベルシフト回路
３６  第２論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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