(57)【要約】【課題】  少ないＨＷの追加で複数の命令アドレスに対するデバッグ命令埋め込みを可能とする。【解決手段】  ＤＡＡ１３は通常時はＢＡＡ１２に記憶された分岐命令の命令アドレスと対にして、その分岐先アドレスを記憶し、デバッグ時はデバッグで使用したい命令語をＢＡＡ１２に記憶された命令アドレスと対にして記憶するメモリであり、記憶動作時は分岐先アドレスあるいはデバッグ用の命令語を信号線１１４を介して受けて記憶し、読出動作時は信号線１０６を介してＩＦＡＲ１１より送出された命令アドレスの下位ビットによって示されたエントリから、過去の分岐先アドレスまたはデバッグ用の命令語を信号線１１０を介して予測分岐先アドレスレジスタ（ＰＤＡＲ）１７に送出する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
デバッグ用命令を格納する分岐ヒストリテーブルを備えることを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置に関し、特に、分岐ヒストリテーブルを用いてデバッグを行う情報処理装置に関する。
【背景技術】
【０００２】
従来の技術として、分岐ヒストリテーブルを用いたデバッグ回路には特許文献１、および、特許文献２がある。これらは、それぞれ、仮想分岐を用いて、異なる命令を実行したり、マイクロ命令アドレスを変更して、異なる処理を行っているが、これらの処理には、分岐先のメモリ空間が必要となったり、処理用のマイクロ命令を保持する為のメモリが必要となる。
【０００３】
【特許文献１】特開平１１−１９１０７１号公報
【特許文献２】特開平１１−１６７５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来は、命令語を書き換えてデバッグを実施する場合、ソフト的にプログラムを変更して書き換えていた。そのため、簡単なデータ取り等を実施する場合にも、いちいちプログラムを変更しなくてはならなく、作業が複雑であった。
【０００５】
また、ＨＷ上で特定の命令アドレスに対して、デバッグ用の命令を実行させる方法もあるが、その場合、同時にデバッグ用の命令語を埋め込める数が少なかったり、また、多くのデバッグ用の命令語を埋め込ませるために専用のメモリが必要となった。
【課題を解決するための手段】
【０００６】
本発明の情報処理装置は、デバッグ用命令を格納する分岐ヒストリテーブルを備える。
【発明の効果】
【０００７】
本発明においては、以下に記載するような効果を奏する。
【０００８】
第１の効果は分岐ヒストリテーブルを利用しているので、少ないハードウェアの追加で構成できることである。
【０００９】
第２の効果は分岐ヒストリテーブルを利用しているので、複数の命令アドレスに対して同時にデバッグを行うことができることである。
【発明を実施するための最良の形態】
【００１０】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１１】
図２を参照すると、本発明の一実施例としての（１）分岐ヒストリテーブルの構成図が示されている。
【００１２】
図２において、命令先取りアドレスレジスタ（ＩＦＡＲ）１１は命令先取り制御回路（ＩＦＣ）１より信号線１０１を介して送出される命令アドレスを受け、信号線１０６を介してその下位ビットをメモリのアドレスとして分岐命令アドレスアレイ（ＢＡＡ）１２、分岐先アドレスアレイ（ＤＡＡ）１３および情報アレイ（ＩＡ）１４に、また、信号線１０５を介してその上位ビットを命令アドレスの比較情報として比較回路１５に、また、分岐情報の記憶時にはＢＡＡ１２に送出する。
【００１３】
ＢＡＡ１２は命令アドレス記憶動作時は信号線１０５を介してＩＦＡＲ１１より送出された分岐命令の上位アドレスを信号線１０６を介してＩＦＡＲ１１より送出された命令アドレスの下位ビットによって示されるエントリに記憶し、読出動作時には信号線１０６を介してＩＦＡＲ１１より送出された命令アドレスの下位ビットによって示されるエントリに記憶した命令アドレスの上位ビットを信号線１０８を介して比較回路１０５に送出する。
【００１４】
ＤＡＡ１３は通常時はＢＡＡ１２に記憶された分岐命令の命令アドレスと対にして、その分岐先アドレスを記憶し、デバッグ時はデバッグで使用したい命令語をＢＡＡ１２に記憶された命令アドレスと対にして記憶するメモリであり、記憶動作時は信号線１０６を介してＩＦＡＲ１１より送出された命令アドレスの下位ビットによって示されたエントリに書込分岐先アドレスレジスタ（ＷＤＡＲ）１９に保持された、分岐先アドレスあるいはデバッグ用の命令語を信号線１１４を介して受けて記憶し、読出動作時は信号線１０６を介してＩＦＡＲ１１より送出された命令アドレスの下位ビットによって示されたエントリから、過去の分岐先アドレスまたはデバッグ用の命令語を信号線１１０を介して予測分岐先アドレスレジスタ（ＰＤＡＲ）１７に送出する。
【００１５】
情報アレイ（ＩＡ）１４はＤＡＡ１３に記憶された情報が予測分岐先アドレスか、デバッグ用の命令語かを示すメモリであり、書き込み時には信号線１１５を介して書き込み情報レジスタ（ＩＡＲ）２０より送出された情報を信号線１０６を介してＩＦＡＲ１１より示される命令アドレスの下位ビットによって示されるエントリに記憶し、読み出し時には記憶した内容を信号線１０６を介してＩＦＡＲ１１より示される命令アドレスの下位ビットによって示されるエントリから読み出し信号線１１１を介して読み出し情報レジスタ（ＲＩＲ）１８に送出する。
【００１６】
比較回路１５は命令読み出し時に読み出し命令アドレスと分岐ヒストリテーブルに記憶されたアドレスが一致するかどうかを比較する回路であり、信号線１０５を介してＩＦＡＲ１１より送出された命令アドレスの上位ビットと、信号線１０８を介してＢＡＡ１２より送出された記憶された命令アドレスの上位ビットを比較し、一致しているかどうかの情報を信号線１０９を介して分岐ヒットレジスタ（ＢＨＲ）１６に送出する。
【００１７】
ＢＨＲ１６は命令取り出し時に、分岐ヒストリテーブル内に命令取り出しアドレスと一致するアドレスが見つかったかどうかを示すレジスタであり、信号線１０９を介して比較回路１５から送出された命令取り出しアドレスと分岐ヒストリに記憶された命令アドレスとの比較結果を受け、信号線１０２を介してＩＦＣ１に送出する。
【００１８】
ＰＤＡＲ１７はＢＨＲ１６と対にして、その予測分岐先アドレスあるいはデバッグ用命令語を受けるレジスタであり、信号線１１０を介して、ＤＡＡ１３より送出された予測分岐先アドレスあるいはデバッグ用命令語を受け、信号線１０３を介して、ＩＦＣ１および命令バッファ（ＩＢ）３に送出する。
【００１９】
ＲＩＲ１８はＢＨＲ１６の保持されたデータが予測分岐先アドレスかデバッグ用命令語かを示すレジスタであり、信号線１１１を介してＩＡ１４より送出された予測分岐先アドレスかデバッグ用命令語かの情報を受け、信号線１０４を介して予測分岐先アドレスあるいはデバッグ用の命令語が記憶されているかどうかをＩＦＣ１およびＩＢ３に送出する。
【００２０】
ＷＤＡＲ１９はＤＡＡに記憶された情報を書き換える際のデータを保持するレジスタであり、信号線１１２を介してＩＦＣ１より送出された、分岐先アドレスあるいはデバッグ用命令語を受け、信号線１１４を介してＤＡＡ１３に送出する。
【００２１】
ＷＩＲ２０はＩＡに記憶された情報を書き換える際のデータを保持するレジスタであり、信号線１１５を介して、ＷＤＡＲ１９に保持されたデータが分岐先アドレスか、あるいは、デバッグ命令語かの情報をＩＡ１４に送出する。
【００２２】
以上詳細に実施例の構成を述べたが、図１は、全体の構成を示すブロック図である。図３は、ＩＢ３の構成の一例を示すブロック図である。
【００２３】
次に、本発明を実施するための最良の形態の動作について図面を参照して説明する。
【００２４】
次に図２の分岐ヒストリテーブルのデバッグ時の動作を簡単に説明する。
【００２５】
図において、デバッグ動作時はデバッグ対象アドレスとデバッグ時に実行したい命令語がＢＡＡ１２およびＤＡＡ１３に、ＢＡＡ１２、ＤＡＡ１３に記憶されたデータがデバッグ情報であることを示す内容がＩＡ１４の同一エントリに記憶される。命令取り出し時にはＩＦＡＲ１１に命令アドレスがセットされ、その内容とＢＡＡ１２に記憶された命令アドレスが比較され、その結果が信号線１０９を介してＢＨＲ１６に送出される。そのＩＦＡＲ１１に保持された命令アドレスがデバッグ対象であった場合、信号線１１０にはＤＡＡ１３が記憶したデバッグ時に実行したい命令語が送出され、ＰＤＡＲ１７に保持され、信号線１１１を介してＩＡ１４から送出されたデバッグ情報であることを示す情報がＲＩＲ１８に送出される。これによって、分岐ヒストリテーブル（ＢＨＴ）２に記憶されたデバッグ命令語が読み出されて送出される。
【図面の簡単な説明】
【００２６】
【図１】本発明を実施するための最良の形態の全体を示すブロック図。
【図２】分岐ヒストリテーブルの構成を示すブロック図。
【図３】命令バッファの構成を示すブロック図。
【符号の説明】
【００２７】
１    命令先取り制御回路（ＩＦＣ）
２    分岐ヒストリテーブル（ＢＨＴ）
３    命令バッファ（ＩＢ）
１１    ＩＦＡＲ
１２    ＢＡＡ
１３    ＤＡＡ
１４    ＩＡ
１５    比較回路
１６    ＢＨＲ
１７    ＰＤＡＲ
１８    読み出し情報レジスタ（ＲＩＲ）
１９    ＷＤＡＲ
２０    書き込み情報レジスタ（ＩＡＲ）
【図１】
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【図２】
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【図３】
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