(57)【要約】【課題】ショットキバリアダイオードとパワーＭＯＳとが同一基板上に形成されたものであって，熱が局所的に集中して発生することを抑制し，高耐圧かつ低オン抵抗であり，製造が容易な半導体装置およびその製造方法を提供すること。【解決手段】半導体装置２００は，ショットキバリアダイオードとパワーＭＯＳトランジスタとが同一基板上に形成されたトレンチゲート型半導体装置であり，ショットキ領域とＭＯＳ領域とがトレンチゲート２１を境界として交互に配置されている。さらに，Ｎ- ドリフト領域１２中に濃度が異なる３つの領域（Ｎ- ドリフト領域１２ｓｍ，Ｎ--ドリフト領域１２ｓ，Ｎドリフト領域１２ｍ）を設けることとしている。具体的に，ショットキ領域に位置するＮ--ドリフト領域１２ｓは低濃度の領域とし，ＭＯＳ領域に位置するＮドリフト領域１２ｍは高濃度の領域とする。【選択図】            図９
2006210392.tif 000002
【特許請求の範囲】
【請求項１】
ショットキバリアダイオード領域と電界効果トランジスタ領域とが同一の半導体基板に形成され，トレンチゲート構造を有する半導体装置において，
半導体基板内の上面側に位置し，第１導電型半導体であるドリフト領域と，
半導体基板内の上面側であって前記電界効果トランジスタ領域内に位置し，下面が前記ドリフト領域と接し，第２導電型半導体であるボディ領域と，
半導体基板内の上面上であって前記ショットキバリアダイオード領域内に位置する金属層と，
前記ドリフト領域に囲まれ，第２導電型半導体であるフローティング領域と，
底部が前記フローティング領域内に位置し，ゲート電極を内蔵するトレンチ部とを有し，
前記ショットキバリアダイオード領域と前記電界効果トランジスタ領域とは，前記トレンチ部によって区画されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載する半導体装置において，
前記電界効果型トランジスタ領域は，前記ショットキバリアダイオード領域に挟まれていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載する半導体装置において，
前記ドリフト領域は，
前記ショットキバリアダイオード領域内に位置し，前記トレンチ部間に挟まれた第１ドリフト領域と，
前記電界効果トランジスタ領域内に位置し，前記トレンチ部間に挟まれ，前記第１フローティング領域よりも低濃度である第２ドリフト領域とを備えることを特徴とする半導体装置。
【請求項４】
請求項３に記載する半導体装置において，
前記ドリフト領域は，
前記フローティング領域の下端よりも下方に位置する第３ドリフト領域を有し，
前記第３ドリフト領域は，前記第１ドリフト領域よりも高濃度であり，前記第２ドリフト領域よりも低濃度であることを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載する半導体装置において，
前記ショットキバリアダイオード領域内に位置する第２トレンチ部と，
前記第２トレンチ部内に位置し，ゲート電極と電気的に接続され，前記ドリフト領域と絶縁膜を挟んで対向し，第２導電型の導体からなる埋込み導体層とを有することを特徴とする半導体装置。
【請求項６】
請求項５に記載する半導体装置において，
前記ショットキバリアダイオード領域内に位置し，前記ドリフト領域に囲まれ，第２導電型半導体である第２フローティング領域を有し，
前記第２トレンチ部の底部は，前記第２フローティング領域内に位置することを特徴とする半導体装置。
【請求項７】
請求項５または請求項６に記載する半導体装置において，
前記埋込み導体層の深さは，前記トレンチ部内のゲート電極の深さと同等のであることを特徴とする半導体装置。
【請求項８】
請求項１から請求項７のいずれか１つに記載する半導体装置において，
前記ショットキバリアダイオード領域内に位置する第３トレンチ部と，
前記第３トレンチ部内に位置し，前記ドリフト領域と接触してショットキ接合を形成する埋込み金属層とを有することを特徴とする半導体装置。
【請求項９】
請求項８に記載する半導体装置において，
前記ショットキバリアダイオード領域内に位置し，前記ドリフト領域に囲まれ，第２導電型半導体である第３フローティング領域を有し，
前記第３トレンチ部の底部は，前記第３フローティング領域内に位置することを特徴とする半導体装置。
【請求項１０】
請求項８または請求項９に記載する半導体装置において，
前記埋込み金属層の深さは，前記トレンチ部内のゲート電極の深さと同等のであることを特徴とする半導体装置。
【請求項１１】
請求項１から請求項１０のいずれか１つに記載する半導体装置において，
前記ショットキバリアダイオード領域内であるとともに前記フローティング領域よりも上方に位置し，前記ドリフト領域に囲まれ，第２導電型半導体である中間フローティング領域を有し，
前記トレンチ部は，
半導体基板の上面に開口部が設けられた上段トレンチ部と，
前記上段トレンチ部の底部に開口部が設けられ，溝幅が前記上段トレンチ部の溝幅よりも狭い下段トレンチ部とを備え，
前記上段トレンチ部の底部は，前記中間フローティング領域内に位置することを特徴とする半導体装置。
【請求項１２】
請求項１から請求項１１のいずれか１つに記載する半導体装置において，
前記トレンチ部内には，絶縁物を堆積してなり，上端が前記フローティング領域の上端よりも上方であって前記ボディ領域の下面よりも下方に位置する堆積絶縁層が設けられていることを特徴とする半導体装置。
【請求項１３】
ショットキバリアダイオード領域と電界効果トランジスタ領域とが同一の半導体基板に形成され，トレンチゲート構造を有する半導体装置において，
半導体基板内の上面側に位置し，第１導電型半導体であるドリフト領域と，
半導体基板内の上面側であって前記電界効果トランジスタ領域内に位置し，下面が前記ドリフト領域と接し，第２導電型半導体であるボディ領域と，
半導体基板内の上面上であって前記ショットキバリアダイオード領域内に位置する金属層とを有し，
前記ドリフト領域は，
前記ショットキバリアダイオード領域内に位置する第１ドリフト領域と，
前記電界効果トランジスタ領域内に位置し，前記第１フローティング領域よりも低濃度である第２ドリフト領域とを備えることを特徴とする半導体装置。
【請求項１４】
ショットキバリアダイオード領域と電界効果トランジスタ領域とが同一の半導体基板に形成され，トレンチゲート構造を有する半導体装置の製造方法において，
エピタキシャル成長によりドリフト領域を形成するドリフト領域形成工程と，
前記ドリフト領域形成工程にてドリフト領域が形成された後に，半導体基板内にトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入する不純物注入工程と，
前記不純物注入工程にて不純物を注入した後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載する半導体装置の製造方法において，
前記ドリフト領域形成工程は，
エピタキシャル成長にて低濃度の第１ドリフト領域を形成する低濃度領域形成工程と，
低濃度領域形成工程にて形成されたエピタキシャル層の一部に不純物を注入することにより高濃度の第２ドリフト領域を形成する高濃度領域形成工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，トレンチゲート構造を有する半導体装置およびその製造方法に関する。さらに詳細には，ショットキバリアダイオードとパワーＭＯＳトランジスタとを同一基板上に形成した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の半導体装置として，トレンチゲート構造を有する半導体装置（トレンチゲート型の半導体装置）が提案されている。トレンチゲート型の半導体装置としては，電力損失を低減させることを目的として，ショットキバリアダイオードとパワーＭＯＳトランジスタとを混載した半導体装置が提案されている（例えば特許文献１）。図２０に，ショットキバリアダイオード（ＳＢＤ）とパワーＭＯＳトランジスタ（ＭＯＳＴ）とが同一基板上に形成された半導体装置（例えば，特許文献１）の配置例を示す。
【０００３】
一般的に，ショットキ接合は，ＰＮ接合と比較して次のような特性を有する。すなわち，ショットキ接合では，多数キャリアにより整流特性を得るため，順方向電圧が低い。よって，電力損失を抑制することができる。また，ショットキ接合では，キャリアの蓄積が少ないため，逆回復時間が殆どなくリカバリ特性に優れている。また，ショットキ接合では，オン電圧が低いことから，逆起電流による発熱エネルギ（ＶＩ）が少ない。
【０００４】
また，ＳＢＤの領域では，チャネル抵抗がない分，オン抵抗は低い。しかし，空乏層が広がり難いため，耐圧が低い。一方，ＭＯＳＴの領域では，ＰＮ接合であることから空乏層は広がり易い。しかし，オン抵抗が高いことが問題となる。つまり，互いの領域が持つ問題がトレードオフの関係にあり，両立が困難である。そこで，高オン抵抗化を抑制しつつＳＢＤの領域の高耐圧化を図るため，ＳＢＤの領域中に埋込み拡散領域（フローティング領域）を設けた半導体装置が提案されている（例えば特許文献２）。
【特許文献１】特開２００２−２０３９６６号公報
【特許文献２】特開２００４−６６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら，前記した半導体装置には，次のような問題があった。すなわち，特許文献１や特許文献２に開示された半導体装置では，図２０に示したように，ＭＯＳＴの領域（ＰＮ接合の領域）とＳＢＤの領域（ショットキ接合の領域）とがそれぞれ同一基板上に集中した配置となっている。そのため，オン電圧が高いＭＯＳＴの部分に熱が発生しやすい。そして，その局所的に発生する熱によってＭＯＳＴの特性劣化を招く。また，ＳＢＤの部分であっても，電流量が多くなることで温度上昇を招く。
【０００６】
さらに，ドリフト領域中に完全に埋め込まれた埋込み拡散領域を形成する場合，製造上困難である。例えば，少なくとも２回のエピタキシャル成長工程を必要とする。そのため，製造工程が煩雑である。また，エピタキシャル成長工程では熱負荷が大きく，埋込み拡散領域のサイズの制御性が悪い。また，特許文献２に開示された半導体装置のように，ショットキ接合の領域のみに拡散層を設けるのは，製造上，非常に煩雑かつ困難である。
【０００７】
本発明は，前記した従来の半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，ショットキバリアダイオードとパワーＭＯＳとが同一基板上に形成されたものであって，熱が局所的に集中して発生することを抑制し，高耐圧かつ低オン抵抗であり，製造が容易な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
この課題の解決を目的としてなされた半導体装置は，ショットキバリアダイオード領域と電界効果トランジスタ領域とが同一の半導体基板に形成され，トレンチゲート構造を有する半導体装置であって，半導体基板内の上面側に位置し，第１導電型半導体であるドリフト領域と，半導体基板内の上面側であって電界効果トランジスタ領域内に位置し，下面がドリフト領域と接し，第２導電型半導体であるボディ領域と，半導体基板内の上面上であってショットキバリアダイオード領域内に位置する金属層と，ドリフト領域に囲まれ，第２導電型半導体であるフローティング領域と，底部がフローティング領域内に位置し，ゲート電極を内蔵するトレンチ部とを有し，ショットキバリアダイオード領域と電界効果トランジスタ領域とは，トレンチ部によって区画されていることを特徴とするものである。
【０００９】
本発明の半導体装置は，ショットキバリアダイオード領域ではドリフト領域と金属層とのショットキ接合箇所から生じる空乏層によって，電界効果トランジスタ領域ではドリフト領域とボディ領域とのＰＮ接合箇所から生じる空乏層によって，それぞれ耐圧を支えている。また，本発明の半導体装置では，ドリフト領域中にフローティング領域が埋め込まれている。このフローティング領域によって，両領域の電界のピーク値の上昇が抑制される。さらに，ショットキバリアダイオード領域と電界効果トランジスタ領域とを区画するトレンチ部が設けられており，そのトレンチ部の底部がフローティング領域内に位置している。すなわち，フローティング領域がショットキバリアダイオード領域と電界効果トランジスタ領域との境界部に設けられている。トレンチ部によって空乏層の広がりが促進される。このフローティング領域およびトレンチ部によって，ショットキバリアダイオード領域と電界効果トランジスタ領域との両領域の高耐圧化が図られる。
【００１０】
さらに，本発明の半導体装置では，フローティング領域がトレンチ部の底部を囲んでいる。このことから，トレンチ部の底部からのイオン注入によってフローティング領域を形成することができる。つまり，エピタキシャル層を形成し終えてからフローティング領域の形成工程に移行することができる。よって，エピタキシャル成長工程の回数が少なく，作製工程が簡素である。また，熱負荷が小さく，フローティング領域のサイズの制御性が良い。
【００１１】
さらに，本発明の半導体装置の電界効果型トランジスタ領域は，ショットキバリアダイオード領域に挟まれている。すなわち，半導体装置の断面から見て，電界効果型トランジスタ領域とショットキバリアダイオード領域とが交互に配置されている。換言すれば，従来の半導体装置（図２０参照）のように，各領域が集中した配置となっていない。そのため，局所的な熱の発生が抑制される。また，各領域を交互に配置していることから，電界効果型トランジスタ領域の面積が小さい。そのため，少数キャリアの蓄積が少なく，電界効果型トランジスタ領域の逆回復時間が短い。
【００１２】
また，本発明の半導体装置のドリフト領域は，ショットキバリアダイオード領域内に位置し，トレンチ部間に挟まれた第１ドリフト領域と，電界効果トランジスタ領域内に位置し，トレンチ部間に挟まれ，第１フローティング領域よりも低濃度である第２ドリフト領域とを備えることとするとよりよい。また，ドリフト領域は，フローティング領域の下端よりも下方に位置する第３ドリフト領域を有し，第３ドリフト領域は，第１ドリフト領域よりも高濃度であり，第２ドリフト領域よりも低濃度であることとするとよりよい。
【００１３】
すなわち，本発明の半導体装置ドリフト領域は，電界効果型トランジスタ領域とショットキバリアダイオード領域とで濃度が異なる。具体的には，ショットキバリアダイオード領域に位置する第１ドリフト領域は低濃度の領域とし，空乏層をより広がり易くする。一方，電界効果トランジスタ領域に位置する第２ドリフト領域は高濃度の領域とし，オン抵抗を低減する。このように濃度プロファイルを設けることにより，領域ごとに問題を解決することができる。よって，高耐圧化と低オン抵抗化とを両立させることができる。
【００１４】
また，本発明の半導体装置は，ショットキバリアダイオード領域内に位置する第２トレンチ部と，第２トレンチ部内に位置し，ゲート電極と電気的に接続され，ドリフト領域と絶縁膜を挟んで対向し，第２導電型の導体からなる埋込み導体層とを有することとするとよりよい。
【００１５】
すなわち，ショットキバリアダイオード領域内に埋込み導体層を内蔵した第２トレンチ部を設ける。この埋込み導体層は，第２導電型の導体特性を備えていることから，オフ時に第１導電型半導体であるドリフト領域との対向部分で空乏層が生じる。そのため，ショットキバリアダイオード領域は，ショットキ接合箇所から縦方向に広がる空乏層に加え，埋込み導体層との対向箇所から横方向に広がる空乏層によってドリフト領域の空乏化を図ることができる。よって，ショットキバリアダイオード領域の高耐圧化をより一層図ることができる。また，横方向に広がる空乏層同士を繋げ易くするためには，ゲート電極（埋込み導体層を含む）間の距離を狭くする。例えば，ショットキバリアダイオード領域の幅を狭くする。あるいは，第２トレンチ部をトレンチ部間に数多く設ける。
【００１６】
さらに，ショットキバリアダイオード領域内に位置し，ドリフト領域に囲まれ，第２導電型半導体である第２フローティング領域を有し，第２トレンチ部の底部は，第２フローティング領域内に位置することとするとよりよい。すなわち，ショットキバリアダイオード領域内に第２フローティング領域を設けることにより，より最適な耐圧設計を行うことが可能となる。
【００１７】
また，本発明の半導体装置は，ショットキバリアダイオード領域内に位置する第３トレンチ部と，第３トレンチ部内に位置し，ドリフト領域と接触してショットキ接合を形成する埋込み金属層とを有することとするとよりよい。
【００１８】
すなわち，埋込み金属層を設けることにより，ショットキ接合箇所の面積が広くなる。そのため，エネルギー効率，リカバリ特性などの素子特性が向上する。さらに，ショットキバリアダイオード領域内に位置し，ドリフト領域に囲まれ，第２導電型半導体である第３フローティング領域を有し，第３トレンチ部の底部は，第３フローティング領域内に位置することとするとよりよい。すなわち，ショットキバリアダイオード領域内に第３フローティング領域を設けることにより，より最適な耐圧設計を行うことが可能となる。
【００１９】
また，本発明の半導体装置は，ショットキバリアダイオード領域内であるとともにフローティング領域よりも上方に位置し，ドリフト領域に囲まれ，第２導電型半導体である中間フローティング領域を有し，トレンチ部は，半導体基板の上面に開口部が設けられた上段トレンチ部と，上段トレンチ部の底部に開口部が設けられ，溝幅が上段トレンチ部の溝幅よりも狭い下段トレンチ部とを備え，上段トレンチ部の底部は，中間フローティング領域内に位置することとするとよりよい。
【００２０】
すなわち，本発明の半導体装置は，中間フローティング領域を設けることにより，ショットキバリアダイオード領域内のフローティング領域を少なくとも２層の構造としている。これにより，ショットキバリアダイオード領域では，少なくとも３箇所に電界強度のピークが形成され，電界強度のピーク値がより確実に抑制される。さらに，トレンチ部を上段トレンチ部と下段トレンチ部とに分け，階段状に設ける。これにより，１回のイオン注入により，フローティング領域と中間フローティング領域との両領域のためのイオン注入を終えることができる。よって，製造工程が簡素であり，熱負荷も少ない。
【００２１】
なお，前述した第２トレンチ部や第３トレンチ部についてもトレンチ部の形状を階段状に設けてもよい。このような形状にすることで，電界効果トランジスタ領域との境界部分だけではなく，ショットキバリアダイオードの幅方向の中央部分にも中間フローティング領域を容易に形成することができる。
【００２２】
また，本発明の半導体装置のトレンチ部内には，絶縁物を堆積してなり，上端がフローティング領域の上端よりも上方であってボディ領域の下面よりも下方に位置する堆積絶縁層が設けられていることとするとよりよい。これにより，ゲート絶縁膜およびゲート電極は，トレンチ部形成工程における損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，その堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置している。これにより，ゲート電極とフローティング領域との対面が抑止され，オン抵抗の増大が防止される。なお，前述した第２トレンチ部や第３トレンチ部についても上記の堆積絶縁層を設けることとするとよりよい。
【００２３】
また，本発明の半導体装置の製造方法は，ショットキバリアダイオード領域と電界効果トランジスタ領域とが同一の半導体基板に形成され，トレンチゲート構造を有する半導体装置の製造方法であって，エピタキシャル成長によりドリフト領域を形成するドリフト領域形成工程と，ドリフト領域形成工程にてドリフト領域が形成された後に，半導体基板内にトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入する不純物注入工程と，不純物注入工程にて不純物を注入した後に，熱拡散処理を行うことでフローティング領域を形成するフローティング領域形成工程とを含むことを特徴としている。
【００２４】
本発明の半導体装置の製造方法では，ドリフト領域を形成した後にトレンチ部を形成し，そのトレンチ部の底部からイオン注入を行うことにより，所定の深さの位置に埋め込まれたフローティング領域を形成する。すなわち，エピタキシャル層であるドリフト領域を形成した後にフローティング領域を形成している。そのため，エピタキシャル成長による成膜処理を繰り返し行う必要がない。よって，製造工程が簡素化される。また，エピタキシャル成長工程の影響を受けることなく，１回の熱拡散処理によってフローティング領域を形成している。そのため，熱負荷が少なく，フローティング領域のサイズの制御性がよい。
【００２５】
さらに，ドリフト領域形成工程は，エピタキシャル成長にて低濃度の第１ドリフト領域を形成する低濃度領域形成工程と，低濃度領域形成工程にて形成されたエピタキシャル層の一部に不純物を注入し，熱拡散処理を行うことにより高濃度の第２ドリフト領域を形成する高濃度領域形成工程とを含むこととするとよりよい。
【００２６】
すなわち，ショットキバリアダイオード領域用の低濃度領域を形成した後，電界効果トランジスタ領域用の高濃度領域を形成する。これにより，濃度プロファイルを設けたドリフト領域を容易に作製することができる。また，ドリフト領域の形成後にフローティング領域を形成するため，濃度プロファイルを設けるための工程がフローティング領域の形成に影響を及ぼさない。
【発明の効果】
【００２７】
本発明によれば，ショットキバリアダイオードとパワーＭＯＳとが同一基板上に形成されたものであって，熱が局所的に集中して発生することを抑制し，高耐圧かつ低オン抵抗であり，製造が容易な半導体装置およびその製造方法が実現されている。
【発明を実施するための最良の形態】
【００２８】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールする絶縁ゲート型半導体装置に本発明を適用したものである。
【００２９】
［第１の形態］
第１の形態に係る半導体装置１００は，ショットキバリアダイオード（ＳＢＤ）とパワーＭＯＳトランジスタ（ＭＯＳＴ）とが同一基板上に形成されたトレンチゲート型半導体装置であり，図１の平面図に示す構造を有している。半導体装置１００は，ショットキバリアダイオードが形成された領域（以下，「ショットキ領域とする」）と，パワーＭＯＳトランジスタが形成された領域（以下，「ＭＯＳ領域」とする）とがストライプ状に設けられたトレンチゲート２１によって区画された構造となっている。すなわち，ショットキ領域とＭＯＳ領域とがトレンチゲート２１を境界として交互に配置されている。
【００３０】
図２は，図１に示した半導体装置１００中のＡ−Ａ部の断面を示す図である。半導体装置１００のうちのＭＯＳ領域では，半導体基板内における図２中の上面側に，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。すなわち，ＭＯＳ領域では，Ｐ- ボディ領域４１とＮ- ドリフト領域１２との接合によるＰＮ接合箇所が設けられている。
【００３１】
また，半導体装置１００のうちのショットキ領域では，半導体基板の上面上に，ソース電極と電気的に接続されたショットキメタル層３３が設けられている。ショットキメタル層３３は，Ｔｉ，Ｃｒ，Ｖ，Ｍｏ，Ａｌ，ＰｔＳｉ等によって形成される。すなわち，ショットキ領域では，ショットキメタル層３３とＮ- ドリフト領域１２との接合によるショットキ接合箇所が設けられている。
【００３２】
また，半導体装置１００には，上面側の一部を掘り込むことにより，底部がＰ- ボディ領域４１の下面よりも下方に位置するゲートトレンチ２１が形成されている。ゲートトレンチ２１，２１間のピッチは，微細化の技術の進歩とともに微細になっていくが，ｉ線フォトを使用するレベルでは１〜４μｍ程度である。また，ショットキ領域とＭＯＳ領域とが交互に配置されていることから，その比率はおよそ５０：５０である。
【００３３】
ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，リン（Ｐ）が添加されたポリシリコンによるゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２のうちのＭＯＳ領域側は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。一方，ゲート電極２２のうちのショットキ領域側は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を挟んで，半導体基板のＮ- ドリフト領域１２と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ- ドリフト領域１２からも絶縁されている。
【００３４】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加により次のような効果を得る。すなわち，ＭＯＳ領域では，Ｐ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ- ドリフト領域１２との間の導通をコントロールすることができる。一方，ショットキ領域では，Ｎ- ドリフト領域１２のうちのゲート電極２２と対向する部位にアキュムレーション領域が形成され，そのアキュムレーション領域を通じてショットキメタル層３３とＮ- ドリフト領域１２との間が導通する。
【００３５】
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれるとともにゲートトレンチ２１の底部を囲むＰフローティング領域５１が形成されている。Ｐフローティング領域５１は，図２中の正面から見て各ゲートトレンチの底部を中心とした略円形形状となっている。また，隣り合うＰフローティング領域間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径は，堆積絶縁層２３の厚さ以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。
【００３６】
ゲートトレンチ２１の底部に堆積絶縁層２３が設けられていることにより，ゲート絶縁膜２４およびゲート電極２２は，トレンチエッチングにおける損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，ゲート電極２２とＰフローティング領域５１との対面が抑止され，オン抵抗の増大を回避できる。また，堆積絶縁層２３を設けない場合と比較してゲートトレンチ２１の底部の酸化膜２３が厚いためにゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。
【００３７】
本形態の半導体装置１００では，次のような耐圧保持構造を有している。すなわち，ＭＯＳ領域では，ＰＮ接合箇所から発生する空乏層により耐圧を保持する。一方，ショットキ領域では，ショットキ接合箇所から発生する空乏層により耐圧を保持する。そして，ＭＯＳ領域のＤＳ間の耐圧とショットキ領域のＤＳ間の耐圧とを同程度に設計する。具体的には，ショットキ領域の耐圧の方が低いことから，ショットキ領域に合わせた耐圧値とする。
【００３８】
さらに，半導体装置１００では，Ｎ- ドリフト領域１２中にＰフローティング領域５１が設けられていることにより，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ- ドリフト領域１２内では空乏層が広がる。そして，ＰＮ接合箇所（ＭＯＳ領域）およびショットキ接合箇所（ショットキ領域）の各近傍が電界強度のピーク点となる。そして，ＭＯＳ領域内を広がる空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１とＰ- ボディ領域４１との間に位置するＮ- ドリフト領域１２が空乏化する。また，ショットキ領域内を広がる空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１とショットキメタル層３３との間に位置するＮ- ドリフト領域１２が空乏化する。そして，空乏化することにより，Ｐフローティング領域５１がパンチスルー状態となってそれぞれ電位が固定される。これにより，電界のピーク点の上昇が抑制される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が広がる。そして，Ｐフローティング領域５１の下端部の近傍でも電界強度のピーク点が生じる。このように電界強度を２分することにより，高耐圧化が図られる。
【００３９】
さらに，高耐圧化が図られることから，Ｎ- ドリフト領域１２の不純物濃度を高くして低オン抵抗化を図ることができる。また，ショットキ領域はチャネル抵抗成分がない。従って，ＭＯＳ領域のみで構成される半導体装置と比較して，低オン抵抗化を一層図ることができる。
【００４０】
続いて，半導体装置１００の動作および特性について説明する。以下の動作説明では，半導体装置１００を図３に示す電子回路に適用するものとする。図３に示した電子回路は，同期整流回路の一部であり，トランジスタＴｒ１およびトランジスタＴｒ２のゲートに交互に電圧を印加することにより，出力ＯＵＴの電位レベルの高低を交互に切り換えるものである。
【００４１】
まず，トランジスタＴｒ１がオンでトランジスタＴｒ２がオフの場合，電流ＩはトランジスタＴｒ１，インダクタンスＬを介して出力ＯＵＴに向けて流れる（図３参照）。このとき，トランジスタＴｒ１には，図４中の矢印方向に電流が流れる。すなわち，ＭＯＳ領域では，Ｐ- ボディ領域４１中に形成されるチャネル領域を経由してＤＳ間に電流が流れる。また，ショットキ領域では，Ｎ- ドリフト領域１２中に形成されるアキュムレーション領域を経由してＤＳ間に電流が流れる。
【００４２】
一般的に，ショットキ領域を流れる電流，すなわち多数キャリアが誘起されるアキュムレーション領域を流れる電流は，ＭＯＳ領域を流れる電流，すなわち少数キャリアが誘起されるチャネル領域を流れる電流よりも電流量が多い。従って，ＭＯＳ領域とショットキ領域とを混載することでチャネル抵抗を低減し，半導体装置全体としての低オン抵抗化が図られる。また，オン時の発熱量も少なく，素子特性の劣化が少ない。
【００４３】
次に，トランジスタＴｒ１をオフにする。この場合，図５中の矢印に示すように逆起電流がトランジスタＴｒ２に流れる。すなわち，ショットキ領域（ショットキ接合）とＭＯＳ領域（ＰＮ接合）とではショットキ領域の方がオン電圧が低い。そのため，逆起電流は，主としてショットキ領域を流れる。そして，オン電圧が低いことから，逆起電流による発熱エネルギ（ＶＩ）はＭＯＳ領域と比較して少ない。従って，逆起電流による温度上昇が小さい。
【００４４】
この他，本形態の半導体装置１００では，次の２つの特性を有する。１つめは，ショットキ領域を混載させていることから，リカバリ特性に優れる。すなわち，パワーＭＯＳトランジスタにて図３に示した回路を形成し，図６に示す手順でスイッチング動作を行うと，トランジスタＴｒ２のダイオードに大量のホールが流れ込む。このことからトランジスタＴｒ２に少数キャリア（ホール）が過剰に存在する。そして，空乏層が広がった後，少数キャリアの流れが，オーバーシュート（ｄｉ／ｄｔ）を生じさせ，このオーバーシュートとリアクタンス成分（Ｌ）によりサージ（Ｖ＝Ｌｄｉ／ｄｔ）が発生する（図６中の枠Ｓ）。
【００４５】
一方，ショットキ領域では，ＰＮ接合のような少数キャリアの注入が殆どないため，少数キャリアの吐出し量が極めて少ない。従って，ショットキ領域では，サージが殆ど発生しない。また，キャリアの蓄積が少ないため，ターンオン時間やターンオフ時間が短い。そのため，スイッチングスピードが速い。また，ＭＯＳ領域中の少数キャリアの蓄積も少ない。よって，逆回復時間の短縮が図られることから，エネルギ効率が高い。
【００４６】
２つめは，ＭＯＳ領域とショットキ領域とが交互に配置されている。具体的には，半導体装置１００の断面から見てゲートトレンチ２１を跨ぐごとに両領域が交互に配置されている。すなわち，半導体装置１００では，各領域がゲートトレンチ２１によって区画されており，１つ１つの領域の幅が狭い。そのため，熱源となるＭＯＳ領域が分散し，温度上昇が抑えられる。その結果として，オン抵抗の劣化が抑制される。
【００４７】
続いて，図１に示した半導体装置１００の製造プロセスを図７および図８により説明する。まず，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。
【００４８】
次に，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成する。そして，図７（ａ）に示すように，そのハードマスク９１上にゲートトレンチ２１形成用のレジストパターン９２を形成する。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図７（ｂ）に示すように，ゲートトレンチ２１が形成される。トレンチドライエッチングを行った後，不要なレジスト９２は除去する。
【００４９】
次に，熱酸化処理を行うことにより，各ゲートトレンチのそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜を形成する。犠牲酸化膜は，各トレンチの側壁にイオン注入を行わないようにするためのものである。
【００５０】
次に，図７（ｃ）に示すように，各ゲートトレンチ２１の底面に不純物（例えばボロン（Ｂ））のイオン注入を行う。次に，図７（ｄ）に示すように，半導体基板の上面に，Ｐ- ボディ領域４１用のマスクパターンを形成した後，不純物（例えばボロン（Ｂ））のイオン注入を行う。その後，ハードマスク９１をすべて除去し，さらに熱拡散処理を行うことにより，図７（ｅ）に示すようにＰフローティング領域５１およびＰ- ボディ領域４１が形成される。すなわち，１回の熱処理によってすべてのエリア内のＰ拡散領域が同時に形成される。その後，ウェットエッチングにて犠牲酸化膜を除去する。これにより，ドライエッチングによるダメージ層が除去される。
【００５１】
次に，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化した後，５０ｎｍ程度の厚さの熱酸化膜を形成する。この熱酸化膜により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜を形成する必要はない。
【００５２】
次に，図８（ｆ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によって各ゲートトレンチ２１内に絶縁膜２３を堆積する。具体的に絶縁膜２３としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。
【００５３】
次に，堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。次に，熱酸化処理を行い，図８（ｇ）に示すようにシリコン表面に膜厚が４０ｎｍ〜１００ｎｍの範囲内の熱酸化膜２４を形成する。例えば，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。
【００５４】
その後，リン（Ｐ）を注入・拡散することによりＮ+ ソース領域３１を，ボロン（Ｂ）を注入・拡散することによりコンタクトＰ+ 領域３２をそれぞれ適当な箇所に形成する。次に，エッチバックにて確保したスペースに対し，図８（ｈ）に示すようにゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。その後，形成したポリシリコン膜にリン（Ｐ）をドープして拡散する。
【００５５】
次に，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，ゲート電極２２の表面に酸化膜を形成する。次に，図８（ｉ）に示すようにショットキメタル層３３を形成する。具体的にショットキメタル層３３の成膜には，例えばＴｉ，Ａｌ等ではＰＶＤ（Physical Vapor Deposition）法である蒸着，電子ビーム蒸着，スパッタが適用可能である。スパッタの場合，加速されたイオンがターゲットに衝突し，スパッタされた材料がウェハに堆積する。なお，スパッタターゲットの近傍のイオン化率を高めることで，例えばＡｌでは１μｍ／分の堆積速度も可能である。また，ＷではＣＶＤが適用可能である。成膜温度は，Ａｌであれば約４００℃とし，Ｗであれば約６００℃とする。
【００５６】
最後に，層間絶縁膜，ソース電極，ドレイン電極等を形成することにより，図１に示したようなトレンチゲート型の半導体装置１００が作製される。すなわち，本形態の半導体装置１００の作製手順では，トレンチゲート２１の底面からイオン注入することにより，１回のエピタキシャル処理によってＰフローティング領域５１を作製することができる。そのため，作製工程が簡素である。また，エピタキシャル処理後にＰフローティング領域５１が形成されるため，熱負荷が少なく，サイズの制御性が良い。
【００５７】
以上詳細に説明したように第１の形態の半導体装置１００では，ショットキ領域とＭＯＳ領域とが混載されており，各領域がゲートトレンチ２１を挟んで交互に配置されている。そのため，熱が局所的に発生することが回避され，温度上昇が抑制される。また，各領域を交互に配置していることから，ＭＯＳ領域の面積が小さい。そのため，少数キャリアの蓄積が少なく，ＭＯＳ領域の逆回復時間が短い。
【００５８】
また，第１の形態の半導体装置１００は，Ｎ- ドリフト領域１２中であってショットキ領域とＭＯＳ領域との境界の位置にＰフローティング領域５１が埋め込まれている。このＰフローティング領域５１によって，両領域ともに電界のピーク値の上昇が抑制され，両領域の高耐圧化が図られる。
【００５９】
また，このＰフローティング領域５１は，Ｎ- ドリフト領域１２の形成を終えた後の，ゲートトレンチ２１の底部からのイオン注入により形成されたものである。すなわち，エピタキシャル処理を段階的に行う必要がない。よって，作製が容易であり，熱負荷も少ない。従って，ショットキバリアダイオードとパワーＭＯＳとが同一基板上に形成されたものであって，熱が局所的に集中して発生することを抑制し，製造が容易な半導体装置およびその製造方法が実現されている。
【００６０】
［第２の形態］
第２の形態に係る半導体装置２００は，図９の断面図に示す構造を有している。半導体装置２００の特徴は，ショットキ領域とＭＯＳ領域とでＮ- ドリフト領域１２の濃度が異なることにある。すなわち，Ｎ- ドリフト領域１２に濃度プロファイルを設けたことである。なお，図９中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
【００６１】
半導体装置２００では，Ｎ- ドリフト領域１２が次の３つの領域に分類されている。第１の領域は，ショットキ領域内であって，ゲートトレンチ２１，２１間に挟まれた領域（以下，「Ｎ--ドリフト領域１２ｓ」とする）である。第２の領域は，ＭＯＳ領域内であって，ゲートトレンチ２１，２１間に挟まれた領域（以下，「Ｎドリフト領域１２ｍ」とする）である。３つめは，それ以外の領域（以下，「Ｎ- ドリフト領域１２ｓｍ」とする）である。そして，各領域の濃度は，Ｎ--ドリフト領域１２ｓが１ｅ１５ｃｍ-3以下，Ｎドリフト領域１２ｍが１ｅ１５ｃｍ-3〜１ｅ１６ｃｍ-3，Ｎ- ドリフト領域１２ｓｍが１ｅ１６ｃｍ-3以上である。すなわち，領域ごとにその濃度が異なっている。より具体的には，次の条件（１）を満たすような濃度プロファイルが設けられている。
（Ｎ--ドリフト領域１２ｓの濃度）
＜（Ｎ- ドリフト領域１２ｓｍの濃度）
＜（Ｎドリフト領域１２ｍの濃度）    （１）
【００６２】
続いて，半導体装置２００の耐圧保持構造を説明する。図１０は，図９中のＢ−Ｂ断面およびＣ−Ｃ断面の電界強度分布を示している。すなわち，ショットキ領域では，Ｎ- ドリフト領域１２（Ｎ--ドリフト領域１２ｓ）とショットキメタル層３３とのショットキ接合箇所から空乏層が広がる。そして，ブレイクダウンする前に，その空乏層がＰフローティング領域５１まで達し，電位が固定される。これにより，電界のピーク点の上昇が抑制される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が広がる。そして，Ｐフローティング領域５１の下端部の近傍でも電界強度のピーク点が生じる。
【００６３】
一方，ＭＯＳ領域では，Ｎドリフト領域１２（Ｎドリフト領域１２ｍ）とＰ- ボディ領域４１とのＰＮ接合箇所から空乏層が広がる。以下，ショットキ領域と同様に，ブレイクダウンする前に，その空乏層がＰフローティング領域５１まで達し，電位が固定される。また，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が広がる。そして，電界強度のピーク点が２箇所に設けられる。
【００６４】
さらに，本形態の半導体装置２００では，次のような特性を有する。すなわち，ショットキ領域では，一般的にＰＮ接合箇所からの空乏層と比較して空乏層が広がり難い。そのため，ショットキ領域内には，低濃度のＮ--ドリフト領域１２ｓを設ける。これにより，ショットキ領域内での空乏層の広がりを促進し，ショットキ接合箇所から生じる空乏層をＰフローティング領域にまで確実に広げる。一方，ＭＯＳ領域では，ショットキ領域と比較して空乏層が広がり易い。そのため，高濃度のＮドリフト領域１２ｍを設ける。その結果，ＭＯＳ領域でのオン抵抗の低減が図られる。
【００６５】
なお，最良の耐圧を得るためには，ショットキ領域では，図１０中の上側（Ｎ--ドリフト領域１２ｓ側）で保持する耐圧と，下側（Ｎ- ドリフト領域１２ｓｍ側）で保持する耐圧とを等しくする。つまり，図１０中の上側のハッチング部分の面積と下側のハッチング部分の面積とを同等とする。一方，ＭＯＳ領域でも，図１０中の上側（Ｎドリフト領域１２ｍ側）で保持する耐圧と，下側（Ｎ- ドリフト領域１２ｓｍ側）で保持する耐圧とを等しくする。つまり，図１０中の上側のハッチング部分の面積と下側のハッチング部分の面積とを同等とするとともにピーク値も同等とする。
【００６６】
続いて，図９に示した半導体装置２００の製造プロセスを図１１により説明する。半導体装置２００は，Ｎ- ドリフト領域１２に濃度プロファイルを設ける点に特徴があるため，以下この点に着目して説明する。
【００６７】
まず，図１１（ａ）に示すように，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層１２をエピタキシャル成長により形成する。このＮ- 型シリコン層１２（エピタキシャル層）は，Ｎ- ドリフト領域１２ｓｍとなる部分である。
【００６８】
次に，図１１（ｂ）に示すように，Ｎ- 型シリコン層１２上に，Ｎ-ー型シリコン層をエピタキシャル成長により形成する。このＮ-ー型シリコン層（エピタキシャル層）は，Ｎ--ドリフト領域１２ｓとなる部分である。すなわち，２層のエピタキシャル層を形成する。次に，Ｎ-ー型シリコン層１２上にＮドリフト領域１２ｍ用のレジストバターン９２を形成する。
【００６９】
次に，図１１（ｃ）に示すように，半導体基板の表面に不純物（例えばリン（Ｐ））のイオン注入を行う。その後，レジストをすべて除去し，さらに熱拡散処理を行うことにより，図１１（ｄ）に示すようにＮシリコン領域１２ｍが形成される。これにより，エピタキシャル層１２内に，濃度が異なる３つの領域（Ｎ- 型シリコン層１２ｓｍ，Ｎ-ー型シリコン層１２ｓ，Ｎ型シリコン層１２ｍ）が形成される。これ以降の手順は，第１の形態と同様のため省略する。
【００７０】
以上詳細に説明したように第２の形態の半導体装置２００では，Ｎ- ドリフト領域１２中に濃度が異なる３つの領域（Ｎ- ドリフト領域１２ｓｍ，Ｎ--ドリフト領域１２ｓ，Ｎドリフト領域１２ｍ）を設けることとしている。具体的に，ショットキ領域に位置するＮ--ドリフト領域１２ｓは低濃度の領域とし，空乏層をより広がり易くする。一方，ＭＯＳ領域に位置するＮドリフト領域１２ｍは高濃度の領域とし，オン抵抗を低減する。このように濃度プロファイルを設けることにより，ショットキ領域の高耐圧化とＭＯＳ領域の低オン抵抗化とを図ることができる。従って，ショットキバリアダイオードとパワーＭＯＳとが同一基板上に形成されたものであって，高耐圧化と低オン抵抗化との両立が図られた半導体装置およびその製造方法が実現されている。
【００７１】
［第３の形態］
第３の形態に係る半導体装置３００は，図１２の断面図に示す構造を有している。半導体装置３００の特徴は，ショットキ領域中にゲートトレンチ２１と同様の構造を有するゲートトレンチ２５が設けられていることにある。なお，図１２中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
【００７２】
半導体装置３００では，ショットキ領域中であって，ゲートトレンチ２１，２１間にゲートトレンチ２５が設けられている。そのため，ショットキ領域ではゲートトレンチ２１，２５が狭い（およそ，１μｍ以下）。また，ゲートトレンチ２５は，ゲートトレンチ２１内のゲート電極２２と電気的に接続されたゲート電極２８を内蔵している。また，ゲートトレンチ２５内は，ゲートトレンチ２１内と同様の構造となっているが，ゲートトレンチ２１と異なり底部がＰフローティング領域に囲まれていない。なお，ショットキ領域のゲートトレンチ２１，２１間のピッチは，オン時に互いのＰフローティング領域５１から広がる空乏層が確実に繋がる間隔となっている。
【００７３】
また，本形態のゲート電極２２，２８は，ボロン（Ｂ）が添加されたポリシリコン，すなわちＰ型の導体領域となっている。そのため，ショットキ領域では，Ｐ型のゲート電極２２，２８とＮ- ドリフト領域１２との間からも空乏層が広がる。すなわち，Ｐ型にドープされたポリシリコンによるビルトインポテンシャルにより，Ｖｇｓ＝０Ｖの時，トレンチゲート２１，２１に挟まれたエピタキシャル領域が空乏化する。従って，半導体装置３００では，ショットキ接合部分から縦方向に広がる空乏層に加え，ゲート電極２２，２８と対向する部位から横方向広がる空乏層によってＮ- ドリフト領域１２内の空乏化が図られる。
【００７４】
なお，ショットキ領域中のゲートトレンチ２１，２１，間に設けられるゲートトレンチ２５は１本に限らない。すなわち，ショットキ領域中のＮ- ドリフト領域１２の幅が２μｍ以下となるように，複数本のゲートトレンチ２５を設けてもよい。
【００７５】
また，ゲートトレンチ２５の底部を囲むＰフローティング領域を設けてもよい。Ｐフローティング領域を設けることでＰフローティング領域５１から横方向に広がる空乏層を確実に繋げることができる。この場合，そのＰフローティング領域が電流経路の妨げとならないように考慮する。例えば，図１３に示すように，ゲートトレンチ２５の下方に位置するＰフローティング領域５２のサイズを小さくする。これにより，オン抵抗の増加を抑制しつつ高耐圧化を図ることができる。
【００７６】
また，ゲート電極２８の深さは，ゲート電極２２の深さと同等になっている。深さを同等（底部の位置を同等）とすることにより，両ゲート電極を同一の工程にて作製することができ，製造工程が簡素化される。また，電界集中箇所の位置を揃えることができ，耐圧設計が容易となる。なお，ここでいう「同等」とは，厳密な意味での同一性を要求するのはなく，耐圧設計に影響を及ぼさない範囲内であればよい。
【００７７】
図１２に示した半導体装置３００の作製手順は，概ね第１の形態と同様であるが，以下の点で異なる。すなわち，半導体装置３００では，底部がＰフローティング領域５１に囲まれたゲートトレンチ２１に加え，Ｐフローティング領域から隔離されたゲートトレンチ２５を形成しなければならない。
【００７８】
ゲートトレンチ２５の形成には，次の２通りの手順が考えられる。１つめは，ゲートトレンチ２１とゲートトレンチ２５とを同一工程で形成し，その後，Ｐフローティング領域５１のイオン注入を行う前にレジストでイオン注入を行わない部分をマスクする。この方法では，１回のトレンチドライエッチング工程にてゲートトレンチ２１，２５をまとめて形成することができる点で有利である。
【００７９】
２つめは，ゲートトレンチ２１のみを形成した後，イオン注入を行う。その後，ゲートトレンチ２１をマスクして，ゲートトレンチ２５を形成する。この方法では，ゲートトレンチ２１とゲートトレンチ２５とを別の工程で形成するため，溝幅や深さ等のサイズが異なるトレンチを形成することが可能となる。すなわち，設計自由度が高い点で有利である。また，この方法によれば，図１３に示したようなサイズが異なるＰフローティング領域５２を容易に作製することができる。
【００８０】
また，本形態の半導体装置３００では，Ｐ型のゲート電極２２，２８を形成する。そのため，ゲート電極２２，２８用のポリシリコンを堆積した後，そのポリシリコン膜にボロン（Ｂ）をドープして拡散する。
【００８１】
なお，図１３に示した半導体装置３１０は，次のような手順でも作製可能である。すなわち，ゲートトレンチ２１およびゲートトレンチ２５を形成した後，１回目のイオン注入工程として注入量が少ない方のドーズ量（半導体装置３１０ではＰフローティング領域５２のドーズ量）に合わせてイオン注入を行う。その後，注入量が少ない方のゲートトレンチをマスクし，２回目のイオン注入工程として注入量が多い方のドーズ量に適したイオン注入を行う。その後，熱拡散処理を行うことにより，Ｐフローティング領域５１，５２をまとめて形成することができる。
【００８２】
以上詳細に説明したように第３の形態の半導体装置３００では，ショットキ領域内にゲート電極２８を内蔵したゲートトレンチ２５を設けることとしている。そして，ゲート電極２２，２８がＰ型の導体特性を備えていることから，Ｎ- ドリフト領域１２内ではゲート電極２２，２８との対向部分で空乏層が生じる。そのため，ショットキ領域では，ショットキ接合箇所から広がる空乏層に加え，ゲート電極２２，２８との対向箇所から広がる空乏層によってＮ- ドリフト領域１２内の空乏化を図ることができる。
【００８３】
また，半導体装置３００では，ショットキ領域内にゲート電極２８を設けることとしている。そのため，アキュムレーション領域の密度が高い。よって，ショットキ領域の低オン抵抗化が図られる。
【００８４】
また，半導体装置３１０では，Ｎ- ドリフト領域１２中にゲートトレンチ２５の底部を囲むＰフローティング領域５１設けることとしている。これにより，より最適な耐圧設計を行うことが可能となる。
【００８５】
［第４の形態］
第４の形態に係る半導体装置４００は，図１４の断面図に示す構造を有している。半導体装置４００の特徴は，ショットキ領域中のトレンチ２６の内部にショットキメタル領域３４が設けられていることにある。なお，図１４中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
【００８６】
半導体装置４００では，ショットキ領域中であって，ゲートトレンチ２１，２１間にトレンチ２６が設けられている。さらに，半導体装置４００には，Ｎ- ドリフト領域１２に囲まれるとともにゲートトレンチ２６の底部を囲むＰフローティング領域５３が形成されている。Ｐフローティング領域５３は，Ｐフローティング領域５１と同様の構造となっている。また，ゲートトレンチ２６の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ショットキメタル層３３と同様の金属によるショットキメタル領域３４が形成されている。すなわち，ショットキ接合部分が，半導体基板の主表面の他にＮ- ドリフト領域１２中にも設けられている。ショットキメタル領域３４の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。
【００８７】
半導体装置４００は，第１の形態と比較して次のような特性を有する。すなわち，トレンチ２６内にもショットキメタル領域３４が設けられているため，ショットキメタル領域３４とＮ- ドリフト領域１２とのショットキ接合部からも空乏層が広がる。そのため，ショットキ領域内の空乏化が容易である。さらに，ショットキ接合部分の面積が広いことから，エネルギ効率，リカバリ特性等も向上させることができる。
【００８８】
なお，ショットキ領域中，ショットキメタル領域３４を内蔵したトレンチ２６は，デバイスの特性（オン抵抗やリカバリ特性）に応じて本数および配置を決定する。
【００８９】
続いて，図１４に示した半導体装置４００の製造プロセスを図１５および図１６により説明する。半導体装置４００は，ショットキ領域中にショットキメタル領域３４を内蔵したトレンチ２６を設ける点に特徴があるため，以下この点に着目して説明する。
【００９０】
まず，半導体基板上にトレンチ形成用のハードマスク９１を形成する。そして，図１５（ａ）に示すように，そのハードマスク９１上にトレンチ形成用のレジストパターン９２を形成する。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図１５（ｂ）に示すようにゲートトレンチ２１およびトレンチ２６がまとめて形成される。トレンチドライエッチングを行った後，不要なレジストは除去する。
【００９１】
次に，熱酸化処理を行うことにより，ゲートトレンチ２１およびトレンチ２６のそれぞれの壁面に犠牲酸化膜を形成し，各トレンチの底面に不純物のイオン注入を行う。その後，半導体基板の上面に，Ｐ- ボディ領域４１用のマスクパターンを形成した後，不純物のイオン注入を行う。その後，ハードマスクをすべて除去し，さらに熱拡散処理を行うことにより，図１５（ｃ）に示すようにＰフローティング領域５１，Ｐフローティング領域５３およびＰ- ボディ領域４１が形成される。すなわち，１回の熱拡散処理によってすべてのエリア内のＰ拡散領域が同時に形成される。
【００９２】
次に，図１５（ｄ）に示すように，リン（Ｐ）を注入・拡散することによりＮ+ ソース領域３１を，ボロン（Ｂ）を注入・拡散することによりコンタクトＰ+ 領域３２をそれぞれ適当な箇所に形成する。
【００９３】
次に，ＣＶＤ法によってゲートトレンチ２１およびトレンチ２６内に絶縁膜２３を堆積する。次に，堆積絶縁層２３に対してドライエッチングを行う。これにより，図１６（ｅ）に示すように，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２あるいはショットキメタル領域３４を形成するためのスペースが確保される。
【００９４】
次に，熱酸化処理を行い，シリコン表面に熱酸化膜２４を形成する。次に，エッチバックにて確保したスペースに対し，ゲート材２２を堆積する。その後，形成したポリシリコン膜にリン（Ｐ）をドープして拡散する。次に，図１６（ｆ）に示すように，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。
【００９５】
次に，パターニング，エッチング，スパッタ，リフトオフ等の各種方法により，図１６（ｇ）に示すようにショットキメタル層３３およびショットキメタル領域３４を形成する。最後に，層間絶縁膜，ソース電極，ドレイン電極等を形成することにより，図１４に示したようなトレンチゲート型の半導体装置４００が作製される。
【００９６】
以上詳細に説明したように第４の形態の半導体装置４００では，ショットキ領域中のＮ- ドリフト領域１２内にショットキメタル領域３４を設けることとしている。そのため，ショットキ接合箇所の面積が広くなり，エネルギー効率，リカバリ特性などの素子特性が向上する。また，ショットキ領域内での空乏層が広がり易く，高耐圧である。さらに，ショットキメタル領域３４を内蔵するトレンチ２６の底部を囲むＰフローティング領域５３を設けることで，より最適な耐圧設計を行うことが可能となる。
【００９７】
［第５の形態］
第５の形態に係る半導体装置５００は，図１７の断面図に示す構造を有している。半導体装置５００は，第４の形態と同様にショットキメタル領域３４がＮ- ドリフト領域１２内に埋め込まれている。半導体装置５００の特徴は，ゲートトレンチ２７が階段状に設けられ，各段の底部にＰフローティング領域が設けられていることにある。すなわち，２層のＰフローティング領域が設けられていることにある。なお，図１７中，図１で示した半導体装置１００と同一記号の構成要素は，その構成要素と同一機能を有するものである。
【００９８】
半導体装置５００では，ショットキメタル領域３４がＮ- ドリフト領域内に埋め込まれている。そのため，ショットキ接合箇所の面積が広く，エネルギー効率，リカバリ特性などの素子特性が良好である。また，ショットキメタル領域３４とゲートトレンチ２７との間隔は狭い。この間隔は，ショットキ接合部から広がる空乏層と，ゲート電極（Ｐ型）２２とＮ- ドリフト領域１２との対向部から広がる空乏層とが繋がり，ショットキ領域を空乏化できる距離とする。
【００９９】
また，ゲートトレンチ２７が階段状の構造を有している。具体的には，ゲートトレンチ２７のうち，ショットキ領域側の側壁に段差が設けられており，上段に位置する部分（以下，「上段トレンチ２７１」とする）の溝幅よりも，下段に位置する部分（以下，「下段トレンチ２７２」とする）の溝幅の方が狭い。また，下段トレンチ２７２内は，堆積絶縁層２３にて充填されている。一方，上段トレンチ２７１内には堆積絶縁層２３上にゲート電極２２が設けられている。つまり，上段トレンチ２７１の底部，すなわちゲートトレンチ２７の段差部分は，Ｐ- ボディ領域４１の下面よりも下方に位置する。
【０１００】
また，半導体装置５００には，Ｎ- ドリフト領域１２に囲まれるとともに下段トレンチ２７２の底部を囲むＰフローティング領域５１が形成されている。さらに，Ｎ- ドリフト領域１２に囲まれるとともに上段トレンチ２７１の底部を囲むＰフローティング領域５４が形成されている。すなわち，ＭＯＳ領域では，Ｐフローティング領域５１のみの１層構造である。一方，ショットキ領域では，Ｐフローティング領域５１とＰフローティング領域５４との２層構造になっている。また，堆積絶縁層２３の上端は，Ｐフローティング領域５４の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５４とは対面していない。
【０１０１】
本形態の半導体装置５００では，次のような耐圧保持構造を有している。すなわち，ＭＯＳ領域では，ＰＮ接合箇所から発生する空乏層により耐圧を保持する。そして，ゲートトレンチ２７の底部，具体的には下段トレンチ２７２の底部と同等の深さに位置するＰフローティング領域５１によって電界強度のピーク値を２箇所に設けている。一方，ショットキ領域では，ショットキ接合箇所やゲート電極（Ｐ）２２とＮ- ドリフト領域１２との対向部から発生する空乏層により耐圧を保持する。そして，下段トレンチ２７２の底部と同等の深さに位置するＰフローティング領域５１および上段トレンチ２７１の底部と同等の深さに位置するＰフローティング領域５４によって電界強度のピーク値を３箇所に設けている。
【０１０２】
すなわち，ショットキ領域では，その耐圧をＭＯＳ領域と同等とするためには，ショットキ領域内の空乏層が確実にＰフローティング領域５１から形成される空乏層と繋がらなくてはならない。そこで，Ｐフローティング領域５１よりも上方に設けられたＰフローティング領域５４によって空乏層を中継する。これにより，電界強度のピーク値を抑えつつショットキ領域の空乏化を確実にすることができる。
【０１０３】
また，ショットキ領域の電界強度のピーク値が抑えられることから，Ｐフローティング領域５１をより深い位置に設けることができ，半導体装置全体としての高耐圧化をより一層図ることができる。また，高耐圧であるため，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
【０１０４】
なお，最下位のＰフローティング領域５１にまで空乏層を中継するＰフローティング領域５４は一層のみに限るものではない。すなわち，デバイスの特性に合わせて，２層以上設けることとしてもよい。その場合，ゲートトレンチ２７にも２段以上の段差が設けられる。
【０１０５】
また，ショットキ領域にもＮ+ ソース領域３１を設けてもよい。すなわち，ショットキ領域の高耐圧化が図られるため，オーミック機能を兼ねたＮ+ ソース領域３１を設けることが可能となる。
【０１０６】
続いて，図１７に示した半導体装置５００の製造プロセスを図１８および図１９により説明する。半導体装置５００は，２段のゲートトレンチ（２層のＰフローティング領域）を設ける点に特徴があるため，以下この点に着目して説明する。
【０１０７】
まず，半導体基板上にトレンチ形成用のハードマスク９１を形成する。そして，図１８（ａ）に示すように，そのハードマスク９１上に下段トレンチ２７２形成用のレジストパターン９２を形成する。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図１８（ｂ）に示すようにゲートトレンチ２７のうちの下段トレンチ２７２に相当する部分が形成される。
【０１０８】
次に，図１８（ｃ）に示すように，レジストパターン９２の溝幅を広げ，上段トレンチ２７１形成用のレジストパターン９２を形成する。その後，下段トレンチ２７２のときと同様にトレンチドライエッチングを行う。このトレンチドライエッチングにより，先の工程によって形成されたトレンチおよびその周辺が掘り下げられ，図１８（ｄ）に示すように２段構造のゲートトレンチ２７が形成される。ゲートトレンチ２７を形成した後，不要なレジストは除去する。
【０１０９】
次に，熱酸化処理を行うことにより，ゲートトレンチ２７の壁面に犠牲酸化膜を形成する。その後，図１８（ｅ）に示すように，下段トレンチ２７２および上段トレンチ２７１の底面に不純物のイオン注入を行う。その後，半導体基板の上面に，Ｐ- ボディ領域４１用のマスクパターン９２を形成した後，図１８（ｆ）に示すように不純物のイオン注入を行う。その後，ハードマスクをすべて除去し，熱拡散処理を行うことにより，図１９（ｇ）に示すようにＰフローティング領域５１，Ｐフローティング領域５４およびＰ- ボディ領域４１が形成される。すなわち，１回の熱拡散処理によってすべてのエリア内のＰ拡散領域が同時に形成される。
【０１１０】
次に，ＣＶＤ法によってゲートトレンチ２７内に絶縁膜２３を堆積する。次に，堆積絶縁層２３に対してドライエッチングを行う。これにより，堆積絶縁層２３の一部が除去（エッチバック）され，ゲート電極２２を形成するためのスペースが確保される。次に，熱酸化処理を行い，シリコン表面に熱酸化膜２４を形成する。次に，エッチバックにて確保したスペースに対し，ゲート材２２を堆積する。その後，形成したポリシリコン膜にボロン（Ｂ）をドープして拡散する。次に，図１９（ｈ）に示すように，ゲート材２２による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。
【０１１１】
次に，図１９（ｉ）に示すように，リン（Ｐ）を注入・拡散することによりＮ+ ソース領域３１を，ボロン（Ｂ）を注入・拡散することによりコンタクトＰ+ 領域３２をそれぞれ適当な箇所に形成する。
【０１１２】
次に，半導体基板上にショットキメタル領域形成用のハードマスク９１を形成する。そして，そのハードマスク９１上にショットキメタル領域３４形成用のレジストパターン９２を形成する。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図１９（ｊ）に示すように，ショットキメタル領域３４に相当する部分が形成される。
【０１１３】
その後，図１９（ｋ）に示すようにショットキメタル領域３４を形成する。最後に，層間絶縁膜，ソース電極，ドレイン電極等を形成することにより，図１７に示したようなトレンチゲート型の半導体装置５００が作製される。
【０１１４】
以上詳細に説明したように第５の形態の半導体装置５００では，ショットキ領域中にショットキメタル領域３４を設けることとしている。そのため，空乏層が広がり易い。また，半導体装置５００では，ゲートトレンチ２７を階段状に設け，さらに各段の底部を囲むＰフローティング領域を設けることとしている。すなわち，Ｐフローティング領域を２層構造としている。これにより，ショットキ領域では，少なくとも３箇所に電界強度のピークが形成され，電界強度のピーク値の上昇が抑制される。
【０１１５】
さらに，ゲートトレンチ２７を上段トレンチ２７１と下段トレンチ部とに分け，各段の底部からイオン注入を行うことにより，Ｐフローティング領域５１よりも上方に位置するＰフローティング領域５４の形成を容易としている。すなわち，１回のイオン注入により，すべてのＰフローティング領域用のイオン注入を終えることができる。よって，製造工程が簡素であり，熱負荷も少ない。
【０１１６】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。
【０１１７】
また，トレンチゲート２１の配置は，ストライプ形状に限定するものではない。すなわち，半導体装置の断面から見てＭＯＳ領域がショットキ領域に挟まれるように配置されていればよく，例えばトレンチゲート２１はリング形状であってもよい。
【０１１８】
また，実施の形態の半導体装置は，伝導度変調型パワーＭＯＳ（ＩＧＢＴ）に対しても適用可能である。
【図面の簡単な説明】
【０１１９】
【図１】第１の形態に係るトレンチゲート型半導体装置の構造を示す平面図である。
【図２】図１に示したトレンチゲート型半導体装置のＡ−Ａ断面を示す断面図である。
【図３】図１に示したトレンチゲート型半導体装置を使用した電子回路を示す回路構成図である。
【図４】トランジスタＴｒ１内の電流の流れ（トランジスタＴｒ１がオン，トランジスタＴｒ２がオフ）を示す図である。
【図５】トランジスタＴｒ２内の電流の流れ（トランジスタＴｒ１がオフ，トランジスタＴｒ２がオフ）を示す図である。
【図６】トランジスタＴｒ１，Ｔｒ２をスイッチングしたときの電圧および電流の大きさを示す図である。
【図７】第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。
【図８】第１の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。
【図９】第２の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。
【図１０】図９に示したトレンチゲート型半導体装置の電界強度分布を示す図である。
【図１１】第２の形態に係るトレンチゲート型半導体装置の製造工程を示す図である。
【図１２】第３の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。
【図１３】図１２に示したトレンチゲート型半導体装置の応用例を示す断面図である。
【図１４】第４の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。
【図１５】第４の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。
【図１６】第４の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。
【図１７】第５の形態に係るトレンチゲート型半導体装置の構造を示す断面図である。
【図１８】第５の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その１）である。
【図１９】第５の形態に係るトレンチゲート型半導体装置の製造工程を示す図（その２）である。
【図２０】従来の形態に係るトレンチゲート型半導体装置の構造を示す平面図である。
【符号の説明】
【０１２０】
１１      Ｎ+ ドレイン領域
１２      Ｎ- ドリフト領域（ドリフト領域）
１２ｓ    Ｎ--ドリフト領域（第１ドリフト領域）
１２ｍ    Ｎドリフト領域（第２ドリフト領域）
１２ｓｍ  Ｎ- ドリフト領域（第３ドリフト領域）
２１      ゲートトレンチ（トレンチ部）
２２      ゲート電極（ゲート電極）
２３      堆積絶縁層
２４      ゲート絶縁膜
２５      ゲートトレンチ（第２トレンチ部）
２６      トレンチ（第３トレンチ部）
２７      ゲートトレンチ（トレンチ部）
２７１    上段トレンチ（上段トレンチ部）
２７２    下段トレンチ（下段トレンチ部）
２８      ゲート電極（埋込み導体層）
３１      Ｎ+ ソース領域
３３      ショットキメタル層（金属層）
３４      ショットキメタル領域（埋込み金属層）
４１      Ｐ- ボディ領域（ボディ領域）
５１      Ｐフローティング領域（フローティング領域）
５２      Ｐフローティング領域（第２フローティング領域）
５３      Ｐフローティング領域（第３フローティング領域）
５４      Ｐフローティング領域（中間フローティング領域）
１００    半導体装置（半導体装置）
ＳＢＤ    ショットキバリアダイオード
ＭＯＳＴ  ＭＯＳトランジスタ
【図１】
2006210392.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2006210392.tif 000018
【図１７】
2006210392.tif 000019
【図１８】
2006210392.tif 000020
【図１９】
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【図２０】
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