(57)【要約】      （修正有）【課題】出力レギュレータの調整は安定化電圧であるが、安定化電流と安定化電力の生成も可能で、出力レギュレータの出力密度、効率、出力調整および過渡レスポンスなど動特性の品質改善を図る。【解決手段】デューティサイクル推定装置が、出力レギュレータの調整済出力を制御するデューティサイクルを決定する。出力レギュレータは、デューティサイクルに応動して入力源と調整済出力間でのエネルギの移動を制御する。デューティサイクル推定装置は出力レギュレータの切り替え時間よりも長い時間にわたる累積誤差を決定するアキュムレータを備える。基準ジェネレータは基準レベルを生成する。コンパレータは、ほぼ１００×切り替え時間の最大レートで累積誤差を基準レベルと比較し、それよって単一ゼロを生成し、比較に基づいてデューティサイクルの生成を図る。【選択図】図２
2006050896.tif 000002
【特許請求の範囲】
【請求項１】
出力レギュレータの調整済出力を制御するデューティサイクルを決定するデューティサイクル推定装置であり、前記出力レギュレータは、前記デューティサイクルに応動して、入力源と調整済出力との間のエネルギの移動を制御するように為すデューティサイクル推定装置であって、
出力レギュレータの切り替え時間よりも長い時間にわたって累積誤差を決定するアキュムレータと、
基準レベルを生成する基準ジェネレータと、
ほぼ１００×前記切り替え時間の最大レートで累積誤差を基準レベルと比較し、それによって単一ゼロを生成し、さらに、前記比較に基づいて前記デューティサイクルを生成するように為すコンパレータと、
を備える、デューティサイクル推定装置。
【請求項２】
前記基準レベルが、少なくとも第１の基準レベルと第２の基準レベルとを含み、
前記コンパレータが、前記累積誤差を前記基準レベルの各レベルと比較し、それに応じて、ステップ毎に前記デューティサイクルを制御する、
請求項１に記載のデューティサイクル推定装置。
【請求項３】
前記累積誤差が平均誤差、平均誤差および重み付き平均誤差から成るグループから選択される、請求項１に記載のデューティサイクル推定装置。
【請求項４】
前記最大レートがほぼ１０００×前記出力レギュレータの切り替え時間である、請求項１に記載のデューティサイクル推定装置。
【請求項５】
前記ステップの各ステップが、最大デューティサイクルのほぼ０．１％から前記最大デューティサイクルの５％の範囲に前記デューティサイクルの所定部分を含む、請求項２に記載のデューティサイクル推定装置。
【請求項６】
前記累積誤差が前記第１の基準レベルよりも小さい場合、前記コンパレータが少なくとも１ステップだけ前記デューティサイクルを下げ、前記累積誤差が前記第２の基準レベルよりも大きい場合、前記コンパレータが少なくとも１ステップ分だけ前記デューティサイクルを上げる、請求項２に記載のデューティサイクル推定装置。
【請求項７】
前記デューティサイクルがオンタイムに対応し、前記出力レギュレータが可変スイッチング周波数を有する、請求項１に記載のデューティサイクル推定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力レギュレータに関し、さらに詳細には、出力レギュレータ用ゼロコンペンセータに関する。本願は、米国仮出願番号第６０／３９５，１１５号（２００２年７月１０日出願）、並びに、米国仮出願番号第６０／３９５，６９７号（２００２年７月１２日出願）の出願日の利益を主張するものであり、これら仮出願の内容全体は本願明細書で参照により援用される。
【背景技術】
【０００２】
出力レギュレータは、多数の機械および、ほとんど全ての電子装置を含む装置で用いられている。出力レギュレータは、一般に、未調整の入力電力を１以上の調整済出力に変換して、機械や装置内の回路に電力を供給するものである。これらの調整済出力はほとんどの場合安定化電圧であるが、安定化電流と安定化電力の生成も可能である。出力レギュレータは機械や装置に内蔵されたものであってもよい。あるいは出力レギュレータは、機械や装置と接続して組み立てられた別個の組立品であってもよい。出力レギュレータのいくつかの特性を用いて、出力密度、効率、出力調整および過渡的レスポンスなどの動作特性を含む特定の設計品質を判断する事が出来る。
【特許文献１】特表２００２−５０９４１７号公報
【特許文献２】米国特許第６１１５２６６号明細書
【特許文献３】米国特許第５６１２５８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
出力レギュレータの動作特性を改善して、出力レギュレータを使用する機械および装置をさらに小型化したり、より少ない電力で済むようにしたり、過渡状態中の精度と信頼性の向上を図ったり、あるいは動作の向上を図ったりすることなどにより、機械および装置の改善を可能にすることが望まれる。
【課題を解決するための手段】
【０００４】
デューティサイクル推定装置が、出力レギュレータの調整済出力を制御するデューティサイクルを決定する。この出力レギュレータはデューティサイクルに応動し、入力源と調整済出力間でのエネルギの移動を制御する。デューティサイクル推定装置は出力レギュレータの切り替え時間よりも長い時間にわたる累積誤差を決定するアキュムレータを備える。基準ジェネレータが基準レベルを生成する。コンパレータが、切り替え時間のほぼ１００倍の最大レートで累積誤差を基準レベルと比較し、それによって単一ゼロが生成され、比較に基づいてデューティサイクルを生成する。
【０００５】
別の特徴として、基準レベルは少なくとも第１の基準レベルと第２の基準レベルとを含む。コンパレータは累積誤差を基準レベルの各々と比較し、この比較に応じてステップ毎にデューティサイクルの制御を行う。累積誤差は平均誤差（ａｖｅｒａｇｅ  ｅｒｒｏｒ）、平均誤差（ｍｅａｎ  ｅｒｒｏｒ）および重み付き平均誤差から成るグループから選択される。最大レートは、出力レギュレータの切り替え時間のほぼ１０００倍である。ステップの各ステップにはデューティサイクルの所定部分が含まれる。最大デューティサイクルのほぼ０．１％から最大デューティサイクルの５％の範囲では、累積誤差は第１の基準レベル未満となり、コンパレータは少なくとも１ステップ分だけデューティサイクルを下げる。累積誤差が第２の基準レベルになれば、コンパレータは少なくとも１ステップ分だけデューティサイクルを上げる。デューティサイクルはオンタイムに対応し、出力レギュレータは可変スイッチング周波数を有する。
【０００６】
本発明の１以上の実施形態の詳細について以下の添付図面と説明に記載する。本発明のその他の特徴、目的および利点は、この説明と図面から、並びに、特許請求の範囲から明らかになる。
【発明を実施するための最良の形態】
【０００７】
図１は、安定化電力を負荷１２へ供給する電力レギュレータ１０を示す図である。電力レギュレータ１０は、フィードバック信号１６を受け取り、電力段２０を駆動する１以上の制御信号１８を生成するデジタルコントローラ１４を備えるものであってもよい。電力段２０は、Ｖｉｎ２２などの未調整電圧を出力フィルタ２４によりフィルタされるチョッピング処理を施した波形に変換し、調整済出力２６を生成する。調整済出力２６は、直流（ＤＣ）出力であることが望ましく、電圧、電流、電力を含む任意の出力特性を有する出力であってもよい。未調整電圧は、交流（ＡＣ）電圧とＤＣ電圧などのいずれの形態の入力電力であってもよい。ＡＣ入力電圧の場合、ＡＣ電圧をＤＣ入力電圧（Ｖｉｎ２２）に変換する整流段（図示せず）を含むものであってもよい。出力センサ２８は調整済出力２６を検知し、デジタルコントローラ１４へフィードバック信号を送る。電力レギュレータ１０は、バック、ブースト、フライバック（バックブースト）、チュック（Ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジを用いる事が出来る。
【０００８】
図２は、負荷（図示せず）に電力を供給する未調整入力電圧（Ｖｉｎ）を調整済出力に変換する変圧器１００の一部を示す図である。デジタルコントローラ１０２は、一対の駆動信号を生成して、チョッピング処理を施した波形へのＶｉｎの変換を制御する。プログラム可能なデバイス実行用ソフトウェアやファームウェア、デジタル回路、論理回路、デジタル信号プロセッサおよび上記の組み合わせなどの任意の方法でデジタルコントローラ１０２は実現可能である。調整済出力に対応するデジタル誤差信号１０４に応じてデジタルコントローラ１０２は駆動信号を生成する。
【０００９】
出力センサ１０６は、調整済出力を検知し、デジタル誤差信号１０４を生成する事が出来る。出力センサ１０６は、調整済出力を基準信号１０８と比較して、デジタル誤差信号を生成する事が出来る。基準信号１０８は、アナログおよびデジタルなどの任意の種類の信号であってもよく、また、任意の方法で生成したものであってもよい。
【００１０】
例えば、出力セレクタ１１０は、１以上の入力（ＲｘとＲｙ）に応じて基準信号１０８を生成する事が出来る。入力部はアースなどの基準電圧と接続する抵抗器であってもよい。抵抗器の値は、出力電圧レベルと許容範囲の選択結果に対応する値であってもよい。出力セレクタ１１０は別々のモジュールであってもよいし、デジタルコントローラ１０２内に含まれるものであってもよい。
【００１１】
駆動回路１１２ａと１１２ｂは、デジタルコントローラ１０２から得た駆動信号をバッファして、信号を生成し、上下の出力アレイ１１４ａと１１４ｂを駆動する事が出来る。駆動回路１１２ａと１１２ｂは、作動状態間での出力アレイ１１４ａと１１４ｂの切り替え時の遷移時間を短くする低出力インピーダンスを備えたものであってもよい。駆動回路１１２ａと１１２ｂ用として任意の種類のドライバを用いてもよい。
【００１２】
出力アレイ１１４ａと１１４ｂは各々、オン状態とオフ状態との間で循環するスイッチングモードで作動する１以上のパワースイッチを含む。ＭＯＳＦＥＴ、ＢＪＴ、ＩＧＢＴ、ＭＣＴなどの任意の種類のパワースイッチの利用が可能である。出力アレイ１１４ａと１１４ｂは、バック、ブースト、フライバック、セピック（ｓｅｐｉｃ）、チュック（Ｃｕｋ）、ゼータ（ｚｅｔａ）などの任意のトポロジで構成してもよい。
【００１３】
本明細書では、出力アレイ１１４ａと１１４ｂはバック構成で記載されている。上部出力アレイ１１４ａはＶｉｎと共通ノード（ＶＬ）との間で接続される。下部出力アレイ１１４ｂは、ＶＬと、アースなどの低い電圧との間で接続される。オン状態とオフ状態との間で出力アレイ１１４ａと１１４ｂが切り替わるにつれて、ＶｉｎとアースがＶＬに印加される。ＶｉｎがＶＬに印加されるとき、エネルギは、ＶｉｎからＶＬを介して出力フィルタへ流れる（図１を参照）。
【００１４】
電流センサ１１６ａと１１６ｂは出力アレイ１１４ａと１１４ｂの中を流れる電流を測定する事が出来る。電流センサは、変電器、直列抵抗器、ホール効果素子、オン状態のＭＯＳＦＥＴの両端で生じる電圧に基づく電流の決定などの任意の電流検知方法を用いる事が出来る。電流センサ１１６ａと１１６ｂの各センサは、デジタル出力を生成して、ピーク電流、平均電流、実電流などの電流特性を示すことが可能である。電流のデジタル出力は１以上のビットとしてもよい。
【００１５】
電圧センサ１１８はＶＬで電圧を検知する事が出来る。電圧センサ１１８は検知した電圧に基づいてデジタル出力を生成する事が出来る。ＶＬのデジタル出力は、２以上のビットであってもよい。ＶＬ情報は、下部出力アレイ１１４ｂを介する間接的電流検知などの制御用および保護用として利用してもよい。
【００１６】
遅延ライン１２０は、デジタルコントローラ１０２により計算された推定済みデューティサイクルの微調整を行う事が出来る。遅延ライン１２０は遅延信号を生成して、推定済みデューティサイクルを長びかせることが可能である。例えば、クロックパルス幅の整数倍として推定済みデューティサイクルを計算することが可能であり、さらに、クロックパルス幅未満の増分値分だけ推定済みデューティサイクルを変更することも可能である。遅延ライン１２０は、マルチビットデジタル信号などの１以上のビットのデジタル信号を受け取り、制御されたパルス幅を用いてパルスを生成する事が出来る。任意の種類のパルスストレッチング法を用いてもよい。さらに、遅延ライン１２０はわずかの量の増分値を生成するディザリングを含むものであってもよい。例示のシステムでは、遅延ライン１２０は"ｔ１"に等しい最小増分分解能を生成することが可能であり、ディザリングを適用することにより、生成済みのパルスの平均値は"ｔ１"の任意のわずかな分だけストレッチされたパルスとしてもよい。１つのディザリング方法では、連続する一連のパルス内の選択された数のパルスを整数"Ｎ"の増分値分だけストレッチすることが可能であり、次いで、整数"Ｎ−１"または"Ｎ＋１"分だけ一連のパルス内の残りのパルスをストレッチして、わずかにストレッチしたパルスを生成する事が出来る。
【００１７】
発振器１２２は変圧器１００用のクロック信号の生成が可能である。発振器１２２は外部同期信号を受け取り、クロック信号を同期させる事が出来る。位相ロックループ発振器やクリスタル発振子などの任意の種類の発振器の使用が可能である。
【００１８】
ソフトスタート回路１２４はソフトスタート信号を生成して、ターンオン中、エネルギの移動を供給電力に制限する事が出来る。このソフトスタート信号は、駆動信号のパルス幅を制御する５ビット信号にして、出力側へのエネルギ移動を制限するようにしてもよい。例えば、ターンオン中に、ソフトスタート信号は最大パルス幅の制限値をランプアップする事が出来る。デューティサイクルを制限する手法、駆動信号の動作周波数を制御する手法、段階的に出力電圧を定常状態レベルまで上げるために、出力フィードバック信号と比較する対象基準電圧を制御可能に昇圧する手法などの任意の種類のソフトスタート手法の利用が可能である。ソフトスタート回路１２４はエネルギの移動をサイクル毎に制限する事が出来る。
【００１９】
適応型デューティ制限１２６は、デジタル信号を生成して、Ｖｉｎ、入力電流（ｌｉｎ）、入力リップル電圧（Ｖｉｎｒｉｐｐｌｅ）、入力電力（Ｐｉｎ）、入力ソースインピーダンス、Ｒ、入力エネルギ（Ｑｉｎ）などの、入力電力の電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。例えば、適応型デューティ制限１２６はｌｉｎをモニタして、デューティサイクルを制限するデジタル信号を生成し、ｌｉｎの振幅が閾値を上回らないようにすることも可能である。適応型デューティ制限１２６はサイクル毎に作動して、閾値の制御を行う事も出来る。サイクル毎に、適応型デューティ制限１２６は閾値を変更して、次のサイクル用としてデューティサイクルの制限を行う事が出来る。次のサイクル用のデューティサイクルは、閾値と比較した結果に基づいて前回のサイクルの入力電力の電気的特性を決定する事が出来る。
【００２０】
図３は変圧器１００の動作モードの態様を示す図である。ブロック１５０で、調整済出力を検知し、基準信号と比較する。検知した調整済出力は電圧と電流などの任意の電気的特性であってもよい。ブロック１５２で、検知した調整済出力に応じてデジタルフィードバック信号を生成する。上記デジタルフィードバック信号はマルチビット信号であってもよい。このデジタルフィードバック信号の個々の値は検知した調整済出力のアナログ値の範囲に対応するものであってもよい。ブロック１５４で、上記デジタルフィードバック信号に基づいて推定済みデューティサイクルを決定する。この推定済みデューティサイクルは、カウンタに印加されるカウンタ制限値として表してもよい。上記カウンタは、クロック信号と上記カウンタ制限値に応じてパルスを生成する事が出来る。ブロック１５６で、ソフトスタート信号を生成し、エネルギ移動をターンオン中調整済出力に制限する。このソフトスタート信号は、上記出力アレイをオーバドライブするデューティサイクルを制限する。ブロック１５８で、入力制限信号を生成して、入力電力に応じて調整済出力へのエネルギ移動を制限する。例えば、入力電圧が所定の電圧未満のときや、入力電流が所定の電流よりも大きくなったとき、電力の伝送を制限する事が出来る。ブロック１６０で、計時デューティサイクルを生成する事が出来る。ブロック１６２で、この計時デューティサイクルは、クロック信号のクロックパルスよりも短い継続時間により調整が行われる。例えば、クロック周波数により計時デューティサイクルの分解能を制限して、推定済みデューティサイクル未満かこれよりも大きいかのいずれかである計時デューティサイクルが、推定済みデューティサイクルと等しくならないようにしてもよい。次いで、推定済みデューティサイクルにほぼ等しくなるように計時デューティサイクルを増減することが可能となる。ブロック１６４で、計算済みデューティサイクルに応じて１以上の出力アレイを制御して、調整済出力へのエネルギの移動を行うことが可能できる。
【００２１】
図４は、変圧器１００用のパッケージ構成の態様を示す図である。このパッケージ構成によって、変圧器１００の作動から生じるノイズに対する感受性（ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）が好適に低下する。パッケージ２００には、変圧器１００におけるエネルギの流れを制御するデジタルコントローラとパワースイッチとが含まれる。パッケージ２００のピン構成により、変圧器１００と関連するトレースの改善されたルーティングが提供される。パッケージ２００の第１の側部に沿ってリターンピン２０２を配置してもよい。リターンピン２０２は、Ｖｏｕｔへの電流用戻り電流路を提供するものである。Ｖｉｎピン２０４とセンタ・タップピン（ＣＴ）２０６とをパッケージ２００の第２の側部に沿って配置してもよい。制御入力／出力（Ｉ／Ｏ）用ピン２０８〜２１２をパッケージ２００の第３の側部に沿って配置してもよい。制御Ｉ／Ｏは周波数補正値（ＣＦ）、出力電圧の選択（Ｒ１とＲ２）などの機能を含むものであってもよい。
【００２２】
マルチモード制御システム：図５は出力レギュレータを制御する適応型マルチモード制御システム３００の態様を示す図である。マルチモード制御システム３００は、調整済出力に応じて３つ以上の動作モード間で自動切り替えを行う事が出来る。出力レギュレータは、スイッチングレギュレータおよび線形レギュレータを含む任意の種類のレギュレータであってもよく、電圧と電流などの任意の出力特性を安定化するものである。マルチモードコントローラ３００は、ヒステリシスモード、適応型ヒステリシスモード、パルス幅変調モード、一定のオンタイムモード、一定のオフタイムモード、共振モード、固定周波数ソフトスイッチングモード、電圧モード、電流モードおよび上記動作モードの組み合わせを含む固定周波数と可変周波数モードなどの任意の組み合わせの動作モードを含むように構成することが可能である。マルチモードコントローラ３００は、デジタル制御システムで実現され、クロック信号で作動する。適応型マルチモード制御システム３００は、動作モード間の切り替えをクロック信号のサイクル毎に行う事が出来る。クロックサイクル毎に、出力レギュレータの１以上の特性の検知が可能であり、次いで、検知した特性に基づいて動作モードの選択を行う事が出来る。出力電圧、出力電流、バイアス電流、スイッチ電流および温度などの任意の出力レギュレータ特性を利用することが可能である。その場合、これら特性はそれぞれ、ピーク値、平均値、加重平均値、変化率および瞬間変化率などの任意の数式であってもよい。
【００２３】
スイッチングレギュレータの１つの例示構成では、スイッチングレギュレータのスイッチがオンになると、適応型マルチモード制御システム３００が電圧モードヒステリシス制御３０２で起動可能となる。図６は、いくつかの作動状態中のスイッチングレギュレータの調整済出力電圧３２０を示す図である。
【００２４】
電圧モードヒステリシス制御（Ｓ１）３０２の間中、調整済出力電圧３２０は定常状態値へ向かって迅速にランプアップする。電圧モードヒステリシス制御（Ｓ１）３０２時に、電圧がＶ０未満のとき、調整済出力電圧３２０へのエネルギの移動が行われる。調整済出力電圧３２０が上昇してＶ０よりも大きくなると、マルチモード制御システム３００は駆動信号に割込みをかけ、エネルギの移動を停止させる。
【００２５】
調整済出力電圧３２０がＶＨ３とＶＬ３などの値の範囲内にあるとき、適応型マルチモード制御システム３００は電圧モード適応型ヒステリシス制御（Ｓ２）３０４への切り替えを行う事が出来る。電圧モード適応型ヒステリシス制御（Ｓ２）３０４では、ヒステリシス制御の下での最大オンタイムと最大オフタイムを制限して、調整済出力へエネルギを移動する速度を落して、定常状態値に対するリンギングの振幅が小さくなる。
【００２６】
適応型マルチモード制御システム３００は、調整済出力電圧のリンギングが小さくなるにつれて、電圧モードまたは電流モードパルス幅モジュレーション（ＰＷＭ）制御処理（Ｓ３）３０６への切り替えを行う事が出来る。電圧モードＰＷＭ制御処理（Ｓ３）３０６中、出力レギュレータは一定周波数で作動し、出力側へのエネルギの移動を行う際のデューティサイクルの制御を行うことにより出力電圧の安定化を図る。電圧モードＰＷＭ制御処理（Ｓ３）３０６への切り替えは、出力レギュレータの出力電流、出力電圧および出力電圧が変動する電圧の範囲に基づくものであってもよい。
【００２７】
一定のオンタイム電流モード制御処理（ＳＹ）３０８は、低負荷の制限値未満まで出力電流が減少すると、エネルギ節減用に切り替える事が出来る。一定のオンタイム電流モードによる制御処理（ＳＹ）３０８中、スイッチングレギュレータのオフタイムを制御して、調整済出力を保持することが可能である。この出力電流が減少するにつれて、スイッチングレギュレータのスイッチング周波数が低下したり、完全に停止したりして、スイッチングレギュレータのスイッチング損失を減らす事が出来る。負荷が存在しない間、または、非常に低負荷の条件しか存在しない間、スイッチングレギュレータは計時を中止するハイバネーションモードに入る事が出来る。
【００２８】
図７は適応型マルチモード制御システムの態様を示す図である。ブロック３３０で、出力レギュレータの制御用として３つ以上の動作モードが設けられている。この動作モードは、ファームウェア、ソフトウェア、ハードウェアなどの任意のクロック駆動媒体で構成したものであってもよい。ブロック３３２で、マルチモード制御システム３００の作動用クロック信号が生成される。ブロック３３４で、出力レギュレータの１以上の特性の検知を行う事が出来る。最小オンタイムに対応する複数のクロックサイクルや、出力レギュレータのデューティサイクルなどのクロックサイクルに応じて出力レギュレータの特性を検知する事が出来る。ブロック３３６で、この検知した出力レギュレータ特性を評価して、どの動作モードを使用すべきかを決定する事が出来る。ブロック３３８で、上記評価に基づいて動作モードのうちの１つのモードを選択する事が出来る。個々のクロックサイクル毎に、あるいは、所定数のクロックサイクル毎に一回などのサンプリング周波数で、出力レギュレータ特性の評価と動作モードの選択をサイクル毎に行う事が出来る。ブロック３４０で、選択した動作モードを利用して、次の通電サイクル用出力レギュレータをセットするオンタイムの計算が行われる。ブロック３４２で、出力レギュレータは上記計算したオンタイムに応じて入力電圧を出力レギュレータの出力に変換する。
【００２９】
出力スライサ：図８は、調整済出力を生成する出力レギュレータ４００の態様を示す図である。出力レギュレータ４００は、フィードバック信号４０４を受け取り、電力段４０８を駆動する１以上の駆動信号４０６を生成するデジタルコントローラ４０２を含むものであってもよい。電力段４０８は、Ｖｉｎなどの未調整電圧をチョッピング処理を施した波形に変換し、上記波形は出力フィルタ４１２によりフィルタされて調整済出力４１４を生成する。調整済出力（Ｖｏｕｔ）は、ＤＣ出力であることが望ましく、電圧、電流、電力を含む任意の出力特性に基づいて安定化を行う事が出来る。
【００３０】
出力スライサ４１６は、出力電圧の検知に応じてフィードバック信号４０４を生成する事が出来る。出力スライサ４１６は、出力電圧を含む電圧の範囲を決定する事が出来る。出力スライサ４１６は、電圧範囲の組み合わせを記述する２以上の電圧範囲を決定し、次いで、出力電圧を含む電圧範囲を決定する事が出来る。例えば、０ボルトから１０ボルトへ及ぶ電圧範囲の組み合わせは、０ボルトから８ボルトの第１の電圧範囲、８ボルトから９ボルトの第２の電圧範囲、９ボルトから１０ボルトの第３の電圧範囲および１０ボルト以上の第４の電圧範囲によって記述する事が出来る。出力電圧が８．５ボルトであれば、出力電圧は第２の範囲内に存在することになる。この電圧範囲はオーバーラップする範囲並びに連続する範囲となるように選択する事も出来る。図９は電圧範囲のオーバーラップする構成の１例を示す図である。第１の電圧範囲は０ボルトからＶＬ３ボルトの範囲に及ぶ。第２の電圧範囲はＶＬ３ボルトからＶＨ３ボルトの範囲に及ぶ。第３の電圧範囲はＶＬ２ボルトからＶＨ２ボルトの範囲に及ぶ。第４の電圧範囲はＶＬ１ボルトからＶＨ１ボルトの範囲に及ぶ。第２、第３、第４の電圧範囲は、公称電圧ＶＡ０に関する電圧調整制限値を記述する事が出来る。別の態様の実施例では、０〜ＶＬ３、ＶＬ３〜ＶＬ２、ＶＬ２〜ＶＬ１、ＶＬ１〜ＶＨ１、ＶＨ１〜ＶＨ２、ＶＨ２〜ＶＨ３に連続的に延在する電圧範囲を選択する事が出来る。
【００３１】
出力スライサ４１６は、サンプリング周波数で電圧範囲をサイクル毎に動的にセットする事が出来る。例えば、ＶＬ３などの１以上の基準レベルをサイクル毎に変更し、個々の電圧範囲が含む電圧がサイクル毎に変わるようにすることも可能である。別の態様では、調整済出力のリップル電圧に応じて基準レベルの制御を行うことが可能である。例えば、調整済出力の公称レベルに最も近い基準レベルを調整して、このリップル電圧が基準レベルにより含まれる電圧範囲の所定の割合となるように保証する事が出来る。別の態様では、電圧の過渡的状態の間は、電圧範囲を相対的に広い範囲にセットし、一方、定常状態の間は、電圧範囲を狭い範囲にセットするようにしてもよい。また、連続する範囲からオーバーラップする範囲へ電圧範囲の構成をサイクル毎に変更してもよい。出力スライサ４１６は電圧基準値を有するものとして記述されているが、電流基準を用いて、電流の比較を行う事が出来るような電流範囲を画定してもよい。
【００３２】
出力スライサ４１６は出力電圧を所定の電圧範囲と比較し、出力電圧がある範囲に及ぶ電圧範囲を表すデジタル値を選択する事が出来る。フィードバック信号４０４は２以上のビットを持つデジタル信号であり、この信号によって、復号化信号を運ぶデジタルバスと個々の電圧範囲を表す別々のデジタルラインなどの出力電圧に対応する電圧範囲が表される。
【００３３】
図１０は、検知済みの電圧を含む電圧範囲を表すデジタル値を生成する電圧スライサ４５０の態様を示す図である。基準ジェネレータ４５２は、電圧範囲の各々に対する電圧制限をセットするためにいくつかの電圧基準値４５４を生成する事が出来る。個々の電圧制限に対して個々の電圧基準値４５４を割り当て、次いで、単一の電圧基準値から複数の電圧制限を導き出すなどの任意の構成の電圧基準値の設定が可能である。
【００３４】
制御信号４５５は、電圧基準値の動的制御を行うことが可能であり、それによって、サンプリング周波数でサイクル毎の電圧制限の制御が可能となる。制御信号４５５は１以上の電圧基準値を制御し、２以上の電圧レベル間で電圧基準値の切り替えを行う事が出来る。制御信号４５５は、アナログ信号、デジタル信号、混合信号、パラレル信号、シリアル信号、１以上のライン信号およびこれら信号の組み合わせであってもよい。
【００３５】
１以上のコンパレータ４５６は出力電圧を電圧制限値４５４と比較する事が出来る。複数のコンパレータ４５６を用いるとき、コンパレータは、並列に作動して、電圧範囲を画定する個々の電圧制限値と出力電圧とを比較する事が出来る。１つの別の態様では、単一のコンパレータ４５６を用いて、クロック遷移時に電圧制限値に対応する値にわたって順に並べることが可能である制御された電圧基準値と出力電圧とを比較することも可能である。
【００３６】
エンコーダ４５８は、コンパレータ４５０の出力を２以上のビットを持つデジタル信号に符号化する事が出来る。このデジタル信号は、パラレルおよびシリアル等の任意のフォーマットであってもよい。
【００３７】
図１１は電圧スライサの作動を示す図である。ブロック４７０で、３つ以上の基準レベルを生成して、電圧範囲を画定する事が出来る。この基準レベルは、静的レベルまたは動的レベルのいずれであってもよい。静的基準レベルは一定のレベルで保持する事が出来る。動的基準レベルは、電圧範囲を動的に変更できるようにサイクル毎に制御を行うことが可能である。例えば、レギュレータ出力が増加している電力レギュレータのターンオン中に、電圧範囲を電力レギュレータ出力の定常状態レベルの１０％にセットする事が出来る。次いで、レギュレータ出力が定常状態レベルへ向かって定着し始めると、定常状態レベルの５％まで電圧範囲を下げる事が出来る。ステップ４７２で、素子特性のレベルを検知する事が出来る。出力電圧、出力電流、切り替え電圧、インダクタ電流および入力電圧などの任意の素子特性の検知が可能である。ステップ４７４で、この素子特性を基準レベルのうちの少なくとも１つと比較する事が出来る。ステップ４７６で、ステップ４７４に基づいて、この素子特性のレベルが存在する電圧範囲を決定する事が出来る。ステップ４７８で、デジタル信号が生成され、素子特性のレベルの存在範囲が示される。
【００３８】
出力アレイ：図１２（ａ）は、入力電圧からチョッピング処理を施した電圧を生成する出力アレイ５００の態様を示す図である。本明細書で説明する電力レギュレータ１０のような電力レギュレータは出力アレイ５００を含むものであってもよい。出力アレイ５００は、２つのノード間のエネルギの流れを制御するパワースイッチＱ１〜Ｑ８の１以上のスイッチアレイ５０２ａと５０２ｂを備えるものであってもよい。パワースイッチＱ１〜Ｑ８は、各々２つの状態（オン状態とオフ状態）で独立に作動する事が出来る。オン状態では、パワースイッチは低いインピーダンスを有し、２つのノード間でエネルギの伝導を行う。オフ状態では、パワースイッチは高いインピーダンスを有し、２つのノード間のエネルギの流れをブロックする。ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴ、無線周波数（ＲＦ）ＦＥＴなどのパワースイッチ用として、任意の量と種類のスイッチング素子を使用する事が出来る。パワースイッチＱ１〜Ｑ８は、ＭＯＳＦＥＴ用などのような任意のサイズのパワースイッチを混合したものであってもよく、１つの素子が０．１ｏｈｍのＲｄｓ（ｏｎ）を備える場合もあれば、０．２ｏｈｍと０．４ｏｈｍのＲｄｓ（ｏｎ）をそれぞれ備える場合もある。
【００３９】
スイッチアレイ５０２ａと５０２ｂは、バック、ブースト、フライバック、チュック（Ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジの形で接続する事が出来る。本明細書では、スイッチアレイ５０２ａと５０２ｂは、上部スイッチアレイ５０２ａが通電時間中エネルギの伝導を行い、フリーホイーリング時間中エネルギの伝導を行うバックトポロジの形で下部スイッチアレイ５０２ｂが接続される。スイッチアレイ５０２ａと５０２ｂは、ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴ、ＲＦ＿ＦＥＴなどの任意のパワースイッチの組み合わせであってもよい。
【００４０】
ドライバアレイ５０５は、スイッチコントローラ５０４からパワースイッチＱ１〜Ｑ８への駆動信号のバッファを行う。ドライバアレイ５０５はいくつかのドライバ５０６を含むものであってもよい。ドライバ５０６の各々は、単一のパワースイッチを駆動することが望ましいが、個々のドライバ５０６はパワースイッチＱ１〜Ｑ８のうちの２以上のパワースイッチの駆動が可能である。ドライバ５０６は、パワースイッチＱ１〜Ｑ８のスイッチング速度の向上を図って、オン状態とオフ状態間でのパワースイッチの遷移時にスイッチング損失を減らすものである。ドライバ５０６用として任意の種類の回路と素子を使用して、パワースイッチＱ１〜Ｑ８のスイッチング速度の向上を図るようにしてもよい。
【００４１】
スイッチコントローラ５０４は、パワースイッチＱ１〜Ｑ８の制御用駆動信号を生成する。スイッチコントローラ５０４はデジタルに作動し、デジタル回路などの任意の形式のデジタルエンティティおよびソフトウェアやファームウェアを実行するプログラム可能な素子として実現することが可能である。スイッチコントローラ５０４は、デューティサイクル信号５０８を受け取り、このデューティサイクル信号５０８に基づいて駆動信号を生成する事が出来る。スイッチコントローラ５０４は、サンプリング周波数でサイクル毎に作動して、この駆動信号を決定する事が出来る。サンプリング周波数は出力レギュレータのスイッチング周波数よりも２０倍またはそれ以上高い周波数であってもよい。例えば、固定周波数で作動中、出力レギュレータは、５０ｋＨｚと１ＭＨｚの間で作動する事が出来、一方、サンプリング周波数は１ＭＨｚと１００ＭＨｚの間の範囲にわたるものにしてもよい。スイッチコントローラ５０４は、サンプリング周波数に対応するクロックサイクル毎に駆動信号を決定する事が出来る。
【００４２】
パワースイッチＱ１〜Ｑ８の各々はサイクル毎に独立にオン／オフにすることが可能である。アレイ内でオンにすることが可能なパワースイッチＱ１〜Ｑ８の量を制御する事が出来る。出力電流、周囲温度、動作温度、出力電圧、インダクタ電流などの任意の動作特性に基づいて、オン／オフが可能なパワースイッチＱ１〜Ｑ８の量を決定する事が出来る。例えば、出力電流が、最大出力電流の約１／２に等しいとき、個々のスイッチアレイ内の４つのパワースイッチのうちの２つだけをオンにすることが可能であり、それによって、パワースイッチのスイッチング損失が最小限にとどめられる。別の態様では、通電時間中、切り替え時にスイッチ内の電流がランプアップするにつれて、追加のパワースイッチをオンにすることが可能であり、それによって通電損失が減少する。同様に、過渡的負荷の変動中、パワースイッチの量を増減することによってスイッチング損失および通電損失を減らす事が出来る。
【００４３】
スイッチコントローラ５０４は、駆動信号を介してパワースイッチＱ１〜Ｑ８の各々を独立に制御する事が出来、それによって、例えばオン状態とオフ状態間で遷移中の各パワースイッチ間の時間関係をサイクル毎に制御できるようになる。スイッチアレイ５０２ａと５０２ｂの各スイッチアレイの内のパワースイッチＱ１〜Ｑ４とＱ５〜Ｑ８のオン／オフ遷移のタイムシーケンスは個々に制御する事が出来る。例えば、出力アレイ５００の態様と関連する波形を示す図１３を参照すると、パワースイッチＱ１〜Ｑ４のオフ状態からオン状態への遷移５２０を制御して、第１のＱ４がオフになり、その後Ｑ２とＱ３が一緒にオフになり、最後にＱ１がオフになるようにすることが可能である。
【００４４】
このタイムシーケンスの制御は、パワースイッチの中を流れる電流に基づく方法、遷移間での所定の遅延回数を利用する方法、１つのパワースイッチの遷移のトリガを別のパワースイッチの遷移の完了時に行う方法および、スイッチアレイに共通のノードでの電圧過渡現象に基づく方法などの任意の方法で制御することが可能である。
【００４５】
電流センサ５１０と５１２はパワースイッチＱ１〜Ｑ８の中を流れる電流を検知する事が出来る。出力インダクタと直列の位置、上部スイッチアレイ５０２ａと直列の位置、さらに、下部スイッチアレイ５０２ｂと直列位置などの、出力レギュレータ内のどの位置でもパワースイッチＱ１〜Ｑ８の中を流れる電流を検知する事が出来る。変圧器−抵抗器センサ、インダクタ−抵抗器センサ、ホール効果センサ、ＤＣ電流センサ、ＡＣ電流センサ、インダクタ−第３級巻線センサ、直列抵抗などの任意の種類の電流センサの使用が可能である。
【００４６】
図１４は、電力レギュレータ内のエネルギの流れを制御する出力アレイ用パワースイッチアレイの動作を示す図である。ステップ５５０で、電力レギュレータ内でのエネルギの流れを制御する２以上の並列スイッチが設けられる。好適には、パワースイッチの各々が独立した駆動信号を受け取ることが望ましい。しかし、スイッチを構成して、独立した駆動信号を個々に受け取る２以上のグループのパワースイッチにすることも可能である。ステップ５５２で、オンにする事が出来るパワースイッチの量を決定する。パワースイッチの量を調整して、スイッチング損失と通電損失とを含むパワースイッチ内での電力損失を減らす事が出来る。例えば、出力電流またはスイッチ電流を検知し、オンにする事が出来るパワースイッチの量を検知済みの電流に基づいて制御する事が出来る。パワースイッチの中を流れる低い動作電流が存在するとき、オンにする事が出来るパワースイッチの量を減らすことにより、スイッチング損失を減らす事が出来る。ステップ５５４で、パワースイッチのターンオン遷移のためのタイムシーケンスが決定される。切り替え遷移間の一定の遅延時間を選択したり、電圧レベル、電流レベル、動作温度などの電圧レギュレータの動作特性に基づいて遅延時間を選択したりするなどの任意の方法に基づいてターンオン遷移のためのタイムシーケンスを決定してもよい。ステップ５５６で、駆動信号を生成して、パワースイッチのターンオン遷移の制御を行う。ステップ５５８で、ターンオフ遷移用タイムシーケンスを決定する。ターンオフ遷移のためのタイムシーケンスは、ターンオン遷移のために決定したタイムシーケンスにより制限されることはない。好適には、ターンオンシーケンスとは独立にターンオフ遷移のタイムシーケンスを決定することが望ましい。しかし、ターンオン遷移のタイムシーケンスの鏡映などによるターンオンシーケンスに基づいてターンオフ遷移のタイムシーケンスを決定してもよい。ステップ５６０で、ターンオフ遷移用駆動信号の生成を行う。
【００４７】
電流の検知：図１３は出力アレイ５００の電流検知動作の態様を示す図である。サンプリング波形（ＳＭＰＬ）５２４は例示のサンプリングレートを示す。波形５２６〜５４０はパワースイッチＱ１〜Ｑ８用通電サイクルの一部を示す。波形５４２は出力インダクタの中を流れる電流を示す。出力アレイ５００の通電サイクルのフリーホイーリング部の間、インダクタ内の電流は線形に減少する。波形５４４は検知電圧を示す。この検知電圧は、（検知インピーダンス×出力インダクタの中を流れる電流に対応する検知電流）に等しいものとしてもよい。サンプリング周波数で検知電圧の分解能をサイクル毎に調整してもよい。検知電圧波形５４４の取り囲まれた部分５４６は、インダクタ電流の振幅が小さくなるにつれて上昇する検知電圧の分解能を示す。１つの点では、出力アレイ５００はズームインして、検知した電流の分解能を高める。サンプリング周波数で任意の方法によって上記分解能の制御をサイクル毎に行うことが可能である。１つの態様では、検知電流振幅と、オンにする事が出来るパワースイッチの量と、通電サイクル時の所定時間などの分解能トリガーに基づいて検知電流信号の増幅を行うことにより上記分解能の制御が可能となる。別の態様では、１）パワースイッチのオンインピーダンスの両端にわたって電流を検知するおよび、２）通電サイクル中に並列に作動するパワースイッチの量を制御するなどの、電流の検知素子のインピーダンスを制御する手段により分解能の制御が可能である。変圧器／抵抗器センサ、インダクタ／抵抗器センサおよびホール効果素子などの他の検知回路を用いて、抵抗器などの検知素子のインピーダンスの制御を行うことが可能である。個々のケースで、通電サイクルを通じてずっとサンプリング周波数で分解能を制御することが可能であり、その結果、検知した電流の振幅が減少するにつれて、出力アレイ５００は通電サイクル中ズームインして、分解能を高めることが可能となる。
【００４８】
図１５は電流の検知方法の処理の態様を示す図である。ステップ５８０で、電流センサは電流を検知する初期分解能にセットされる。ステップ５８２で、パワースイッチＱ１〜Ｑ８のうちの１以上のパワースイッチの中を流れる電流を検知する。この電流を間接また直接に検知する事が出来る。例えば、並列ＭＯＳＦＥＴのドレインソース電圧（Ｖｄｓ）を検知することが可能であり、ＶｄｓとＭＯＳＦＥＴの既知のオン抵抗から電流の計算を行う事が出来る。ステップ５８４で、サンプリング周波数で電流センサのための次の分解能をサイクル毎に決定する事が出来る。次の分解能を選択して、検知回路の制約内で検知信号の振幅を最大化することによりノイズエラーを最小限にとどめるようにする事が出来る。ステップ５８６で、電流センサは次の分解能にセットされ、次いで、スイッチの中を流れる電流が次のサイクルで再び検知される。
【００４９】
フリーホイーリングダイオードエミュレーション：図１６は、スイッチングレギュレータとして作動する出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うためのダイオードエミュレーションシステム６００の態様を示す図である。出力レギュレータには出力フィルタ６０５が含まれる。ダイオードエミュレーションシステム６００がアース基準出力を有するバックトポロジの形で示されてはいるが、ブースト、バックブースト、チュック（ｃｕｋ）、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジの利用が可能であり、さらに、ハイサイド側基準ノードとローサイド側基準ノードなどの任意の回路ノードを出力の基準としてセットしてもよい。ダイオードエミュレーションシステム６００は、好適にはフリーホイーリングスイッチアレイ６０２を用いて、出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うシステムである。フリーホイーリングスイッチアレイ６０２は、並列に接続され、独立に制御されるいくつかのパワースイッチを含むものであってもよい。類似のフリーホイーリングダイオードよりも低い通電損失を組み合わせて、出力レギュレータのフリーホイーリング段階の間にパワースイッチを選択して、通電損失とスイッチング損失とを減らすようにしてもよい。フリーホイーリングスイッチアレイ６０２は制御されたインピーダンスを出力して、ノイズの発生を少なくし、不連続モード処理などの低負荷の条件の間の負電流用電流路を狭くする事が出来る。フリーホイーリングスイッチアレイ６０２のパワースイッチと、第１のパワースイッチ６０４とは各々オン状態またはオフ状態のいずれかの状態で作動して、入力電力源（Ｖｉｎ）から調整済出力６０６へのエネルギの流れを制御する。単一パワースイッチとパワースイッチのアレイなどのパワースイッチの任意のグループとしてパワースイッチの各々を構成する事が出来る。パワースイッチは、ＭＯＳＦＥＴ、ＢＪＴ、ＭＣＴ、ＩＧＢＴなどの任意の種類のスイッチング素子であってもよい。ドライバ６０８と６１０は、スイッチアレイ６０２とパワースイッチ６０４とへ送られる駆動信号をバッファする事が出来る。パワースイッチのスイッチング速度を上げることにより、ドライバ６０８と６１０はパワースイッチのスイッチング損失と通電損失とを減らす事が出来る。任意の種類のドライバを用いてパワースイッチの駆動が可能である。
【００５０】
ハイ電流検知回路とロー電流検知回路とはスイッチアレイ６０２と第１のパワースイッチ６０４との中を流れる電流を検知する事が出来る。シャント抵抗器、抵抗器／変圧器、周知のインピーダンスの両端にわたる電圧検知およびホール効果などの任意の種類の電流検知回路を使用する事が出来る。ロー電流検知回路は、電圧基準値（ＶＩＬＩＭ）と、スイッチアレイ６０２の両端にわたって接続されたコンパレータ６１４とを含むものであってもよい。コンパレータ６１４は、スイッチアレイの中を流れる電流６０４と電圧基準値（ＶＩＬＩＭ）との比較に応じてフリーホイーリングスイッチ電流信号を生成することも可能である。通電の間、第１のパワースイッチの両端にわたって生じる予想電圧降下に基づいて、電圧基準値（ＶＩＬＩＭ）をある値にセットすることが可能できる。この電圧基準値は、サイクル毎にプログラム可能なものであってもよく、それによって、例えば、並列パワースイッチ量の変化および温度効果などの、フリーホイーリングスイッチアレイ６０２のインピーダンスの変動を勘考できるように、下部電流検知回路の閾値の調整が可能となるようにする事が出来る。
【００５１】
上部電流検知回路は、第１のパワースイッチ６０４の中を流れる電流（基準電流ＩＴＨ）を検知する電流検知回路６１６と、コンパレータ６１８とを含むものであってもよい。コンパレータ６１８は、第１のパワースイッチ６０２の中を流れる電流の振幅を基準電流ＩＴＨと比較する事が出来る。コンパレータは通電スイッチの電流信号を生成する事が出来る。基準電流ＩＴＨはサイクル毎にプログラムしたものであってもよい。
【００５２】
コントローラ６２０は、パワースイッチ６０２と６０４とを制御する駆動信号を生成する事が出来る。コントローラ６２０はパルス幅信号６２２に応じて駆動信号を決定することが可能である。コンパレータ６１４と６１８から得られる出力を用いて駆動信号を決定することも可能である。例えば、コントローラ６２０は、フリーホイーリングスイッチアレイ６０２の中を流れる、０ａｍｐに接近する電流の検知に応じて、フリーホイーリングスイッチアレイ６０２内の１以上のパワースイッチをオフにして、スイッチアレイ６０２の両端で発生する電圧にコンパレータ６１８の分解能の改善を図らせるようにする事が出来る。コントローラ６２０は、フリーホイーリングスイッチアレイ６０２内の電流が減少し続けるにつれて、コンパレータ６１８の閾値電圧（ＶＩＬＩＭ）のレベルを維持するか、あるいはこのレベルをシフトして、別のパワースイッチをオフにする準備をするかのいずれかを行うことが可能である。このようにして、コントローラ６２０は、フリーホイーリングスイッチアレイ６０２の中を流れる電流が減少するにつれてズームインする事が出来る。電流が減少するにつれて、スイッチアレイ６０２内の個々のパワースイッチをオフにすることにより、第１のパワースイッチ６０４とスイッチアレイ６０２との間の共通ノード（"Ａ"）におけるインピーダンスは徐々に上昇し、共通ノードに対するノイズが抑制される。
【００５３】
別の例では、低負荷の条件中に、コントローラ６２０はフリーホイーリングパワースイッチ６０２を双方向スイッチとして作動させ、それによって電流が正と負の両方向に流れるようになる。コントローラ６２０は、０出力電流を含む非常に低い負荷下で、連続した出力電流モードで作動する事が出来る。
【００５４】
図１７は、ダイオードエミュレーションシステム６００の態様と関連する波形を示す図である。第１の波形６４０は、出力フィルタ６０５内のインダクタの中を流れる電流を示す。第２の波形６４２は共通ノードに対する電圧（Ｖｘ）を示す。第３の波形６４４は第１のパワースイッチ６０４用の駆動信号を示す。第４の波形６４６は、フリーホイーリングスイッチアレイ６０２のパワースイッチ用の重み付き駆動信号を示す。第４の波形のレベルの各々は、オンにする事が可能な異なるパワースイッチの量を示す。例えば、より高い電流レベルで、４つのパワースイッチをオンにする事が出来る。次いで、電流が減少するにつれてパワースイッチのうちの１つをオフにする事が出来る。電流の低下が続くにつれて、さらに２つのパワースイッチをオフにする事が出来る。最後に、スイッチアレイ６０２内のパワースイッチの残り部分をオフにする事が出来る。
【００５５】
図１８はダイオードエミュレーションシステム６００の処理の態様を示す図である。ステップ６５０で、第１のパワースイッチ６０４はオン状態からオフ状態へ遷移する。ステップ６５２で、第１のパワースイッチの中を流れる電流をモニタする事が出来る。ステップ６５４で、第１のパワースイッチ６０４の中を流れる電流を基準レベルと比較する事が出来る。ステップ６５８で、フリーホイーリングスイッチアレイ６０２の作動状態をオフ状態からオン状態へ変更する事が出来る。パルス幅信号並びに第１のパワースイッチまたはフリーホイーリングスイッチアレイ６０２のいずれかの中を流れる電流に応じてフリーホイーリングスイッチアレイ６０２の制御が可能である。例えば、第１のパワースイッチ６０４をパルス幅信号に基づいてオフ状態へ切り替えると、フリーホイーリングスイッチアレイ６０２のパワースイッチをオン状態へ切り替える事が出来る。別の態様では、第１のパワースイッチ６０４の中を流れる電流が所定の限界値を上回った場合、フリーホイーリングスイッチアレイ６０２は作動状態をオン状態への変更を禁止する事が出来る。ステップ６６０で、フリーホイーリングスイッチアレイ６０２の作動状態はオン状態からオフ状態へ変更する事が出来る。１つの態様では、フリーホイーリングスイッチアレイ６０２のパワースイッチはパルス幅信号に応じてオフ状態へ切り替える事が出来る。
【００５６】
別の態様では、フリーホイーリングスイッチアレイ６０２の中を流れる電流に基づいてフリーホイーリングスイッチアレイ６０２のパワースイッチをオフ状態へ逐次切り替える事が出来る。ステップ６６２でフリーホイーリングスイッチアレイ６０２の中を流れる電流をモニタする事が出来る。ステップ６６４で、モニタした電流を基準レベルと比較する。ステップ６６６で、スイッチアレイの中を流れる電流６０２の振幅に基づいてスイッチアレイ６０２でパワースイッチの個々のスイッチを制御する。例えば、フリーホイーリングスイッチアレイ６０２の中を流れる電流が基準レベルを上回った場合、スイッチアレイ６０２のパワースイッチの１以上のパワースイッチをオフにする事が出来る。０ａｍｐへ向かって電流が減少したり、０ａｍｐ近辺から上昇したりするにつれてパワースイッチの逐次制御は、好適にノード"Ａ"のインピーダンスを上げ、それによって、ノード"Ａ"でのノイズの発生が減衰する。ステップ６６８で、基準レベルの変更が可能であり、処理はステップ６６２へ戻って、処理を続ける事が出来る。
無駄時間制御処理
【００５７】
図１９は、ダイオードエミュレーションシステム６００を用いて実行される無駄時間制御方法の処理の態様を示す図である。ステップ７００で、少なくとも２つのパワースイッチに共通ノードが設けられ、その場合、上記２つのパワースイッチのうち一方のパワースイッチは通電パワースイッチであり、他方のパワースイッチはフリーホイーリングパワースイッチである。通電パワースイッチは、通電段階中に出力レギュレータの出力側へエネルギの伝導を行う。フリーホイーリングパワースイッチは、フリーホイーリング段階の間のエネルギの伝導を行う。パワースイッチの各々は、パワースイッチ並びに単一スイッチのアレイであってもよい。ステップ７０２で、２つのパワースイッチのうちの一方をオン状態からオフ状態へ切り替える。ステップ７０４で、ターンオフ遷移中、ターンオフされたパワースイッチの中を流れる電流のモニタを行う。ステップ７０６で、第１のパワースイッチの中を流れる電流を基準レベルと比較する。ステップ７０８で、パワースイッチの中を流れる電流が基準レベル未満まで減少したときから始まる所定時間を持つ遅延を生成する事が出来る。ステップ７１０で、もう一方のパワースイッチの作動状態をオフ状態からオン状態へ変更する。
【００５８】
制御されるパワースイッチ損失：図２０は、電力レギュレータの出力アレイ５００内の損失を制御する処理の態様を示す図である。出力アレイ５００は１以上のスイッチアレイ５０２を含むものであってもよい。ステップ７３０で、入力源から出力側への電流の流れを制御するパワースイッチを備えた少なくとも１つのスイッチアレイ５０２を設ける。ステップ７３２で、入力電圧、出力電圧、出力電流などの入出力情報を受け取る事が出来る。ステップ７３４で、スイッチアレイの中を流れる予想電流５０２を決定する事が出来る。入出力情報、デューティサイクル情報および動作モード情報などの任意の情報を用いて予想電流を決定する事が出来る。ステップ７３６で、スイッチアレイ５０２の予想電力損失を決定する事が出来る。この予想電力損失は、オンにする事が出来るパワースイッチの通電損失とスイッチング損失とを含むものであってもよい。スイッチアレイ５０２は、Ｒｄｓ（ｏｎ）を各々有するＭＯＳＦＥＴなどの同じサイズまたは異なるサイズの２以上のパワースイッチを含むものであってもよい。各種グループのパワースイッチをオンにして、特定の作動条件でスイッチアレイの電力損失を減らすようにする事が出来る。例えば、定常状態や過渡的低負荷作動条件中に、最大のＲｄｓ（ｏｎ）を持つ１つのみのパワースイッチをオンにすることが可能であり、それによってスイッチアレイ５０２と関連するスイッチング損失を最小限にとどめるようにする事が出来る。同様に、定常状態や過渡的最大負荷作動条件中に、パワースイッチの全てをオンにすることが可能であり、それによってスイッチアレイ５０２の通電損失を最小限にとどめるようにする事が出来る。
【００５９】
予想電力損失を計算するためのパワースイッチのＶｄｓ、Ｉｄｓ、Ｒｄｓ（ｏｎ）などの作動条件を用いてパワースイッチの予想電力損失を決定する事が出来る。予想電力損失を推定するためのルックアップテーブルなどのルックアップ機構を用いて予想電力損失を決定してもよい。ルックアップ機構は、推定電力損失に対する作動条件の基準範囲を組み合わせたものであってもよい。ルックアップ機構はまた、特定の作動条件に対してオンにするための好適な組のパワースイッチを示すものであってもよい。サイクル毎に予想電力損失を決定して、推定損失と計算済み損失などの予想損失とを得るようにする事が出来る。
【００６０】
ステップ７３８で、オンにする事が出来るパワースイッチの量とタイプとを決定する事が出来る。パワースイッチの予想損失を最小限にとどめるパワースイッチの組み合わせを選択する事が出来る。いくつかのパワースイッチの組み合わせ用としてスイッチアレイの予想電力損失を計算することによりパワースイッチの組み合わせを決定する事が出来る。ルックアップ機構の利用によりパワースイッチの組み合わせを決定してもよい。ステップ７４０で、選択したパワースイッチの組み合わせをオンにする事が出来る。サイクル毎にパワースイッチの制御を行うことが可能であり、それによって通電段階とフリーホイーリング段階などの電力レギュレータの作動段階中にパワースイッチの量の変更が可能となる。例えば、電力レギュレータの切り替え時間中パワースイッチ内で電流が減少するにつれて、パワースイッチの量の変更を行う事が出来る。
【００６１】
ノイズ抑制：図２１は、電力レギュレータの電力段によりノイズの発生を抑える処理の態様を示す図である。電力段は、共通ノードを有する少なくとも２つのスイッチアレイを備えるものであってもよい（ステップ７５０）。スイッチアレイは、バック、ブースト、セピック（ｓｅｐｉｃ）、ゼータ（ｚｅｔａ）などの任意のトポロジを配設することが可能である。スイッチアレイの各々は、並列に接続され、個々に制御される１以上のパワースイッチを含むものであってもよく、個々のスイッチアレイ内で通電する切り替え量をサイクル毎に制御できるようになっている。これらのパワースイッチは、好適にはＭＯＳＦＥＴであることが望ましいが、ＢＪＴ、ＩＧＢＴ、ＭＣＴなどの、可変出力キャパシタンスを有する任意の種類のパワースイッチの使用も可能である。個々のスイッチアレイ内で通電するパワースイッチ量を制御することにより、制御の対象とする共通ノードのインピーダンスが生じる。例示の処理は、バック構成で接続された上部スイッチアレイと下部スイッチアレイとを含むものであってもよい。その場合、上部スイッチアレイは通電段階の間作動し、下部スイッチアレイはフリーホイーリング段階の間作動する。ステップ７５２で、電圧と電流などの共通ノードのノイズ特性をモニタする事が出来る。ステップ７５４で、ノイズ特性を１以上の基準レベルと比較して、インピーダンス制御信号を生成する事が出来る。ステップ７５６で、インピーダンス制御信号に応じてスイッチアレイの制御を行うことが可能である。例えば、４つのパワースイッチを並列に設けた上部スイッチアレイを作動させて、４つのパワースイッチを１つずつ逐次オフにして、共通ノードのインピーダンスが、制御される時間にわたって低いインピーダンスから高いインピーダンスへ変化するようにし、それによって、スイッチ遷移中に減衰ノイズスパイクが生じるようにしてもよい。
【００６２】
制御されたキャパシタンス：図２２は、出力レギュレータの回路ノードのキャパシタンスを制御する処理の態様を示す図である。この出力レギュレータは、第１のスイッチと接続された少なくとも１つのスイッチアレイを有する電力段であって、入力源を調整済出力に変換する電力段を含むものであってもよい。上記スイッチアレイは、共通ノードを通じて第１のスイッチと接続されたものであってもよい（ステップ７７０）。スイッチアレイは、２以上のカスコード接続された対のパワースイッチを含むものであってもよく、これらのパワースイッチを並列に接続し、かつ、個々に制御することにより、スイッチアレイ内で通電するパワースイッチの量をサイクル毎に制御できるようになっている。第１のスイッチの対は、単一のカスコード接続された一対のパワースイッチ、並びに、カスコード接続された一対のパワースイッチからなるスイッチアレイであってもよい。この一対のパワースイッチは、ＢＪＴと一体のＭＯＳＦＥＴ、ＩＧＢＴと一体のＭＯＳＦＥＴ、ＭＣＴと一体のＭＯＳＦＥＴなどの、可変出力キャパシタンスを有する任意の種類のカスコード接続されたパワースイッチであってもよい。共通ノードのキャパシタンスの制御は、共振モード、ソフトスイッチング、準共振型モードスイッチングレギュレータでは特に好都合となる場合がある。例えば、固定周波数ソフトスイッチングレギュレータにおいて共通ノードのキャパシタンスを制御することにより、上昇した入力電圧範囲と出力負荷範囲にわたるパワースイッチの共振制御が可能となる。ステップ７７２で、スイッチアレイの中を流れる電流のモニタが行われる。出力レギュレータの出力電流をモニタすることにより、スイッチアレイ電流を直接または間接にモニタする事が出来る。ステップ７７４で、スイッチアレイの中を流れる電流に基づいて共通ノードにおける所望のキャパシタンスが決定される。所望のキャパシタンスを選択して、スイッチアレイ電流がスイッチアレイのＶｄｓの両端にわたる所定の電圧に対して共振するキャパシタンスとなるようにすることが可能である。例えば、ターンオン時のソフトスイッチングコンバータでは、パワースイッチの中を流れる電流は、パワースイッチのキャパシタンスを０ボルトまで共振させて、スイッチング損失の低減を図る事が出来る。本例では、キャパシタンスを制御して、スイッチアレイの中を流れる電流がスイッチアレイのＶｄｓを所定の電圧レベルまで共振できるほど十分なものとし、それによって、スイッチング損失の低減を図ることが可能である。ステップ７７６で、スイッチアレイ内のオンにするパワースイッチの組み合わせを決定する。個々のパワースイッチは、キャパシタンスの一部を共通ノードで形成することが可能な関連する出力キャパシタンスを有する。スイッチアレイで選択したパワースイッチをオンにすることにより、共通ノードにおける総キャパシタンスの制御が可能となる。第１のスイッチ用スイッチアレイを用いて互いに関連するキャパシタンスは、共通ノードのキャパシタンスを制御する事が出来る範囲を拡げる事が出来る。ステップ７７８で、スイッチアレイ内のパワースイッチが制御され、所望のキャパシタンスが共通ノードで生成される。ステップ７８０で、パワースイッチのうちの選択したパワースイッチを通電サイクル全体にわたってオン／オフにすることが可能であり、それによって、共通ノードにおけるキャパシタンスが、通電サイクル全体にわたって一定のままとなる。ステップ７８２で、パワースイッチは逐次オン／オフを行って、共通ノードのキャパシタンスを制御する事が出来る。
【００６３】
遅延ライン：図２３は、パルス信号で遅延を生成する遅延ライン８００の態様を示す図である。遅延ライン８００は、出力レギュレータ用デジタル制御システムで生成されるパルス信号のエッジを遅延させ、パルス信号の分解能を高めるのに特に適している。補間回路と遅延ロックループなどの任意の種類の遅延ラインを用いることが可能である。図２４は、デジタル制御システムにおける例示のパルス信号８２０を示す図である。このデジタル制御信号は、パルス信号８２０などのデジタル信号を生成するクロック信号８２２を含むものであってもよい。パルス信号８２０のパルス幅は、出力レギュレータ用の通電時間をセットする事が出来る。パルス信号のパルス幅の変更により、出力レギュレータの調整済出力を調整制限値の範囲内に保持する事が出来る。調整済出力の調整時の誤差は、クロック信号８２２の周波数により制限されるパルス信号のパルス幅分解能と関係づける事が出来る。最大パルス幅分解能は、クロック信号８２２のパルス幅以上である増分値に制限する事が出来る。この制限されたパルス幅分解能は、最大パルス幅分解能の所望のパルス幅対時間の比に対応する誤差の増加を引き起こす場合がある。
【００６４】
遅延ライン８００は、パルス幅分解能を上げることによりパルス幅の誤差を好適に減らす事が出来る。遅延ライン８００はいくつかの遅延回路８０２を含み、パルス信号８２０のいくつかの遅延エッジを生成する事が出来る。直列構成、並列構成および直列／並列構成のいずれの構成でも遅延回路８０２の配設が可能である。遅延回路８０２の時間に関する任意の種類の関係式は、等式、２進数による式、指数式などの任意の関係式を使用する事が出来る。遅延回路８０２の任意の量を利用してもよい。但しこの量は好適には４〜４０の範囲であることが望ましい。遅延回路の量が大きければ大きいほど、パルス幅分解能の大きな改善が得られる。遅延回路８０２の出力をマルチプレクサ８０４に入力して、遅延時間の選択を図る事が出来る。コンバイナ８０６は、上記選択した遅延回路をパルス信号と組み合わせて、高解像度出力を生成する事が出来る。ＤＬＬ８００がパルス信号の立ち上りを遅延させるものとして示されている。しかし、遅延ライン８００はパルス信号の立ち下りの遅延も行う事が出来る。
【００６５】
図２５は、出力レギュレータ用パルス幅信号の分解能を上げる処理の態様を示す図である。ステップ８５０で出力レギュレータ用パルス幅信号を受け取る。ステップ８５２で２以上の遅延パルス信号をパルス幅信号から生成する。ステップ８５４で、遅延済みパルス信号のうちの１つを選択して所望の遅延時間を得るようにする。パルス幅の誤差を表す遅延済みパルス信号の選択に基づいて上記選択を行い、それによって、遅延済みパルス信号とパルス幅信号との合成によりパルス幅信号の誤差を小さくすることが可能となる。ステップ８５６で、選択したパルス信号をパルス幅信号と合成する。ステップ８６８で、上記合成に基づいて高解像度パルス信号を生成する。
【００６６】
適応型デューティサイクル制限：図２６は、デューティサイクル信号を生成して、出力レギュレータを作動させるデジタルコントローラ９００の態様を示す図である。デューティサイクルデターミナ９０２は、基準電流と出力レギュレータの出力間の出力誤差の関数であるデジタル誤差信号ｅｋを受け取る事が出来る。１つの態様では、誤差信号ｅｋは、上記出力誤差を含むいくつかの電圧範囲のうちの１つの範囲を示す事が出来る。例えば、誤差信号は、この出力誤差が、０．５ボルト〜０．８ボルトの電圧を含む電圧範囲内に存在することを示す事が出来る。別の態様では、誤差信号は出力誤差の振幅を示すことも可能である。誤差信号ｅｋは、デジタル信号やアナログ信号などの任意の種類の信号であってもよい。
【００６７】
デューティサイクルデターミナ９０２は、誤差信号ｅｋに応じて公称デューティサイクル信号を生成することが可能である。デューティサイクルデターミナ９０２は誤差信号などの追加のデジタル入力を２次ループと、出力レギュレータの電圧および電流についての状態情報とから受け取る事が出来る。公称デューティサイクル信号は、制御されたパルス幅を持つパルス信号などのデューティサイクルを表す任意の種類のデジタル信号およびマルチビットデジタル信号などの１以上のビットのデジタル信号であってもよい。
【００６８】
デューティサイクルリミッタ９０４は、Ｖｉｎ、入力リップル電圧（Ｖｉｎｒｉｐｐｌｅ）、入力電流（ｌｉｎ）、入力（Ｐｉｎ）、入力エネルギ（Ｑｉｎ）、入力源インピーダンス（Ｒｓ）、出力電力（Ｐｏ）、出力電圧（Ｖｏ）、出力電流（Ｉｏ）などの、入力電力（Ｐｉｎ）または出力電力のレギュレータ特性に応じて出力部へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ９０４はデューティサイクルを制御して、出力側へのエネルギの移動を制限する事が出来る。デューティサイクルリミッタ９０４は、定常状態作動、起動、過電流、過電圧などの出力レギュレータの全ての作動段階の間作動する事が出来る。デューティサイクルリミッタ９０４は、入出力レギュレータ特性の１以上を対応する閾値と比較し、次いで、上記比較に応じてデューティサイクルを制限する事が出来る。デューティサイクルリミッタ９０４は、サンプリング周波数またはサンプリング周波数よりも低い周波数でサイクル毎に作動して、閾値を制御する事が出来る。サイクル毎に、デューティサイクルリミッタ９０４は閾値を変更し、次のサイクル用デューティサイクルを制限する事が出来る。前回のサイクルの入力電力レギュレータ特性と閾値との比較に基づいて次のサイクルのデューティサイクルを決定する事が出来る。例えば、デューティサイクルリミッタ９０４はｌｉｎをモニタし、デューティサイクルを制限するデジタル信号を生成することが可能であり、それによってｌｉｎの振幅が閾値を上回らないようにする。別の例では、デューティサイクルリミッタ９０４は入力源インピーダンスを決定したり、入力源インピーダンスを示す信号を受け取ったりすることが可能であり、それに応じて、デューティサイクルリミッタ９０４は、デューティサイクルを制限するデジタル信号を生成する事が出来る。入力源インピーダンスを測定する任意の方法を利用することが可能である。
【００６９】
デューティサイクル推定：図２７はスイッチングレギュレータを制御するデジタルコントローラ９５０の態様を示す図である。図２８は、スイッチングレギュレータを作動させるデューティサイクル信号の生成を行うデジタルコントローラ９５０で実現される状態遷移図９４０の態様を示す図である。状態遷移図９４０は３つ以上の作動状態を含むものであってもよい。例示のデジタルコントローラ９５０では、状態Ｓ０（９４２）は安定状態条件に対してＰＷＭ制御処理を実行する事が出来る。状態Ｓ２（９４４）は、過渡的状態条件に対して速度を落した誤差勾配制御処理を実行する事が出来る。状態Ｓ３（９４６）は最大誤差条件に対してヒステリシス制御を実行する事が出来る。
【００７０】
デジタルコントローラ９５０は、公称定常状態値に対応する公称デューティサイクル信号（Ｕｐ＊とＤｏｗｎ＊）の生成を行うデューティサイクル推定装置９５２を含むものであってもよい。上記公称デューティサイクル信号からスイッチングレギュレータ用電流デューティサイクルが生成される。デューティサイクル推定装置９５２を使用して、ＰＷＭおよび速度を落した誤差制御などの全ての作動状態時に公称デューティサイクル信号を生成する事が出来る。しかし、デューティサイクル推定装置９５２は、ヒステリシス制御作動状態に対しては使用しない事が望ましい。ヒステリシス制御中、デューティサイクルは誤差信号と直接関係するものとする事が出来、それによって、誤差信号が１つの状態にあるとき、デューティサイクルはオン状態（Ｕｐ）にセットされ、誤差信号が別の状態にあるとき、デューティサイクルはオフ状態（Ｄｏｗｎ）にセットされる。デューティサイクル推定装置９５２は、誤差信号、ＵＤパルス、遅延制御信号などの入力信号に応じて公称デューティサイクル信号を生成する事が出来る。スイッチングレギュレータ内のパワースイッチを電流デューティサイクルで作動させて、入力源から出力負荷へのエネルギの変換を制御する事が出来る。例えば、バックトポロジと固定周波数動作とを有するスイッチングレギュレータにおいて、公称デューティサイクル信号（Ｕｐ＊）は、入力電圧対出力電圧の比に対応する値にほぼ等しいものとしてもよい。固定周波数での作動中、公称定常状態値の組み合わせは、１ＭＨｚのスイッチング周波数に対して１μ秒などのスイッチングレギュレータの総切り替え時間に対応するものとしてもよい。
【００７１】
調整値（ＡＤＪ）を決定して、調整デターミナ９５４を公称デューティサイクル信号と合成し、調整済みデューティサイクル信号（ＵｐとＤｏｗｎ）の生成を図るようにしてもよい。調整デターミナ９５４は誤差信号に応じて、並びに、スイッチングレギュレータからの別の信号に応じて調整値を生成することも可能である。調整デターミナ９５４は、一般にヒステリシス制御を除く全ての作動状態に対して利用可能である。ヒステリシス制御の作動状態では、デューティサイクルは１００％オンか、１００％オフかのいずれかであるため、調整値を必要としない。１つの態様では、ＰＷＭ状態９４２と、速度を落した誤差制御状態９４４とに対する調整値は以下のように計算する事が出来る。
【００７２】
【数１】
2006050896.tif 000003
【００７３】
但し、公称デューティサイクルに基づいてＦＡＣを決定してもよい。
【００７４】
【数２】
2006050896.tif 000004
【００７５】
但し、Ｆｓｌｏｐｅは定数であり、数３は前回までの"ｎ"個のサイクルから得られる誤差の平均値（"ｎ"は切り替え時間内でのサンプル数）である。Ａ１、Ａ２、Ａ３は、誤差信号を生成する電圧スライサの電圧レベルを示す図２９に定義されている。
【００７６】
【数３】
2006050896.tif 000005
【００７７】
Δ１とΔ２とは、サンプリングレートでの選択が可能であり、誤差信号の振幅に基づく値を持つことも可能なループゲインである。ループゲイン（Δ１とΔ２）の値は、Δ２がΔ１のほぼ２倍に等しくなるように選択してもよい。サンプリングレートまでかつサンプリングレートを含む任意のレートでデジタルコントローラのループゲインを適宜変更してもよい。誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じてループゲインの各々を動的に変更する事が出来る。
【００７８】
デジタルコントローラのループ補正値は、ｇ（ｅｋ）対ｈ（ｔｒｅｎｄｋ）の比を含む事が出来る。サンプリングレートまでかつサンプリングレートを含む任意のレートでループ補正値を変更してもよい。１つの態様では、定数Ｆｓｌｏｐｅを適宜変更してループ補正値の変更を行ってもよい。ループ補正値は、誤差信号の電圧範囲、調整済出力の電圧範囲およびデューティサイクルなどの出力レギュレータの任意のパラメータに応じて動的に変更してもよい。
【００７９】
コンバイナ９５６は公称デューティサイクル信号を調整値と合成して、調整済みデューティサイクル信号を生成する事が出来る。１つの態様では、ＵＤパルスを生成するためのカウンタ制限値として調整済みデューティサイクル信号を利用する事が出来る。
【００８０】
上記ケースでは、カウンタ９５８はクロック信号、クロックおよび調整済みデューティサイクル信号に応じてＵＤパルスを生成する事が出来る。ＵＤパルスは"オン"レベルと"オフ"レベルを有することが望ましく、スイッチングレギュレータのパワースイッチを駆動するためのオンタイムを表す変動するパルス幅を持つものであってもよい。カウンタ９５８は、カウンタ制限値によりセットされたクロックサイクルの量をカウントして、ＵＤ信号の"オンタイム"と"オフタイム"を生成する事が出来る。例えば、調整済みデューティサイクル信号のＵｐ部分はオンタイム用カウンタ制限値をセットすることが可能であり、調整済みデューティサイクル信号のＤｏｗｎ部分はオフタイム用カウンタ制限値をセットする事が出来る。好適には、Ｕｐ情報とＤｏｗｎ情報の双方の情報を含む単一のカウンタ制限値信号に応じて、単一のカウンタがＵＤ信号を生成することが望ましい。ＵＤパルスは、クロック信号の周波数により制限されるパルス分解能と関連する量子化誤差を含むものであってもよい。図３０は、クロック信号９７２と調整済みデューティサイクル信号９７４とから生成されるＵＤパルス９７０がクロック信号の周波数と関連する量子化誤差９７６を持つ事が出来る量子化誤差の１例を示す図である。
【００８１】
遅延ライン９６０は、カウンタ９５８が生成したＵＤパルスの微調整を行って、量子化誤差を少なくする事が出来る。遅延ライン９６０は、ＵＤパルスと遅延制御信号との受信に応じて、調整済みデューティサイクル信号に対応するパルス幅に近似するデューティサイクルを有する微調整パルス信号を生成することも可能である。遅延ライン９６０はＵＤパルスのエッジのいずれかを遅延させて微調整パルス信号を生成することも可能である。例えば、１つの態様では、調整済みデューティサイクルよりも短いパルス幅を有するＵＤパルスを生成することが可能であり、次いで、遅延ライン９６０は立ち下りを遅延させて、微調整パルス信号を生成する事が出来る。別の態様では、対応する調整済みデューティサイクルよりも長いパルス幅を持つＵＤパルスを生成することが可能であり、次いで、遅延ライン９６０は立ち上りを遅延させて、微調整パルス信号を生成する事が出来る。
【００８２】
制御ブロック９６２はＵＤパルスと調整済みデューティサイクル信号とに応じて遅延制御信号を生成する事が出来る。この遅延制御信号は、好適にはマルチビット信号であることが望ましい。
【００８３】
デューティサイクルリミッタ９６４は、Ｖｉｎ、入力電流（ｌｉｎ）、入力電力（Ｐｉｎ）、入力エネルギ（Ｑｉｎ）およびインダクタ電流（ＩＬ）などの、スイッチングレギュレータの電気的特性に応じて出力側へのエネルギの移動を制限することが可能である。デューティサイクルリミッタ９６４はデューティサイクルを制御して、エネルギの移動を出力側に制限する事が出来る。デューティサイクルリミッタ９６４はデジタルコントローラ９５０内のどこにでも設けることが可能である。１つの態様では、デューティサイクルリミッタ９６４は、調整済みデューティサイクル信号などのマルチビット信号で作動可能となる。別の態様では、デューティサイクルリミッタ９６４は、微調整パルス信号などのパルス信号で作動する事が出来る。
【００８４】
図３１（ａ）は、スイッチングレギュレータ用電流デューティサイクルの生成ソースである公称デューティサイクル信号（Ｕｐ＊とＤｏｗｎ＊）を生成するデューティサイクル推定装置９７０の態様を示す図である。デューティサイクル推定装置９７０は、公称デューティサイクルを決定する１以上のモードを含む事が出来る。
【００８５】
モード１の推定装置９７２は、電流デューティサイクルと前回までのデューティサイクル値のオンタイム（アップタイム）に応じて公称デューティサイクル信号を決定する事が出来る。モード１の推定装置９７２は、最小２乗平均法や３次スプライン法などの任意の推定方法を電流デューティサイクルと前回までのデューティサイクル値とへ適用して、公称デューティサイクルを決定する事が出来る。１つの態様では、モード１の推定装置は、遅延制御とＵＤパルスとを評価してオンタイムを決定する事が出来る。所定量の電流と前回までのデューティサイクル値とを用いて公称デューティサイクルを推定してもよい。
【００８６】
モード２の推定装置９７４は誤差信号に応じて公称デューティサイクル信号を決定する事が出来る。モード２の推定装置９７４は、スイッチングレギュレータの切り替え時間よりも大きい任意の量などのいくつかのサイクルにわたる誤差の数学関数を決定する事が出来る。任意の種類の数学関数として、移動平均、平均および加重平均を利用する事が出来る。誤差の数学関数を１以上の基準電流と比較する事が出来る。次いで、上記比較に基づいて、Ｕｐ＊の増減を行ったり、一定に保持したりすることが可能となる。
【００８７】
図３１（ｂ）は例示のモード２の推定装置１０００を示す図である。アキュムレータ１００２は、１０００×スイッチングレギュレータの切り替え時間にほぼ等しい時間にわたって誤差の移動平均値を計算する事が出来る。１以上のコンパレータ１００４はアキュムレータ１００２の出力を２つの基準電流（Ｘ１とＸ２）と比較する事が出来る。これら２つの基準電流は基準ジェネレータ１００６により生成する事が出来る。カウントコントローラ１００８は、コンパレータ１００４の出力に基づいて公称デューティサイクルのカウントを制御する事が出来る。例えば、移動平均がＸ１よりも大きければ、カウントコントローラ１００８は１ステップ分だけＵｐ＊カウントを減らす事が出来る。移動平均がＸ２未満であれば、カウントコントローラ１００８は、１ステップ分だけＵｐ＊カウントを増やす事が出来る。移動平均値がＸ１未満でかつＸ２よりも大きければ、カウントコントローラ１００８はＵｐ＊カウントを変えないまま保持する事が出来る。
【００８８】
長時間にわたる誤差の数学関数を計算することにより、公称デューティサイクルの緩慢で正確な推定値を得る事が出来る。さらに、スイッチングレギュレータの調整済出力を制御するための制御ループの伝達関数により単一ゼロを減らすことが可能であり、それによって、デジタルコントローラと関連する位相シフトの減少を図る事が出来る。減少した位相シフトを用いて、制御ループの位相マージンを増やし、交差周波数を上げ、増加した位相マージンと上昇したループ交差周波数との組み合わせを増やす事が出来る。モード２の推定装置９７４が一定のＵｐ＊値を生成する時間中、制御ループは単一ゼロまで減少する。
【００８９】
モードセレクタ９７６は、モード選択基準に基づいてデューティサイクル推定装置９７０のモード間で選択を行う事が出来る。１つの態様では、モードセレクタ９７６は、Ｕｐ＊１とＵｐ＊ｐｒｉｏｒとの間の差に基づいて、以下のようにＵｐ＊１とＵｐ＊２の間で選択を行う事が出来る。
【００９０】
【数４】
2006050896.tif 000006
【００９１】
ＵＰ＊１は、モード１の推定装置９７２により生成されたｕｐ値であり、ＵＰ＊２はモード２の推定装置９７４により生成されたアップ値である。Ｕｐ＊ｐｒｉｏｒは前回のサイクルのＵｐ＊値であり、Ｔ１は１ＭＨｚのスイッチング周波数に対してほぼ５ナノ秒としてもよい。
【００９２】
Ｕｐ＊１をＵｐ＊ｐｒｉｏｒの移動平均と比較したり、Ｕｐ＊１の移動平均をＵｐ＊ｐｒｉｏｒと比較したりするなどの任意のモード選択基準を用いる事が出来る。また、Ｔ１用として任意の値を選択してもよい。
【００９３】
図３２はスイッチングレギュレータ用デューティサイクルを決定する処理の態様を示す図である。ステップ９８０で、前回までのデューティサイクルに応じて第１のモードで公称デューティサイクルを決定する。ステップ９８２で、累積誤差に応じて第２のモードで公称デューティサイクルを決定する。ステップ９８４で、２つのモード間での選択を行い、公称デューティサイクルを計算する。ステップ９８６で、計算済みデューティサイクルの変化率などのモード選択基準に基づいて選択を行う。
【００９４】
エネルギ節約型不連続モード：図３３は、デジタルコントローラ１０５０の消費電力を制御するエネルギ節約型不連続モードを含むデジタルコントローラ１０５０の態様を示す図である。デジタルコントローラ１０５０は、本明細書を通して説明された関数の一部または全部を含むものであってもよい。
【００９５】
エネルギ節約型不連続モード（ＥＳＤＭ）コントローラ１１５２は、出力電圧、インダクタ電流、または出力電圧などの検知ポイントをモニタして、エネルギ節約型不連続モードへの切り替え時点を決定する事が出来る。検知ポイントでモニタするパラメータは、インダクタ内の低い出力電力や不連続な電流などの出力レギュレータの電力状態を反映するものであってもよい。ＥＳＤＭコントローラは、例えば、出力電流が所定の振幅未満になったとき、または、出力インダクタの中を流れる電流が不連続になったときにエネルギ節約型不連続モードへの切り替えを行う事が出来る。ＥＳＤＭコントローラ１１５２は、デジタルコントローラ１１５０の制御機能の一部への電力の流れを好適に制御する。消費電力を低減するエネルギ節約型不連続モード中に、ＰＷＭコントローラ１１５４、遅延ライン１１５６、電圧検知用コンパレータ１１５８などのデジタルコントローラ１０５０内の制御機能をシャットダウンする事が出来る。
【００９６】
図３４（ａ）は出力レギュレータのスイッチングモード間での遷移を制御するデジタルコントローラ１１００の態様を示す図である。詳細には、デジタルコントローラ１１００は、直流モード（ＣＣＭ）処理と不連続電流モード（ＤＣＭ）処理間での切り替えを制御する事が出来る。図３４（ｂ）はＤＣＭ処理と関連する波形を示す図である。第１の波形（Ｖｏｕｔ）１１１０は出力レギュレータの調整済出力電圧を示す。第２の波形は、出力レギュレータのインダクタ電流（ＩＬ）１１１２を示す。ＤＣＭ中、調整済出力電圧１１１０とインダクタ電流１１１２とは通電段階、フリーホイーリング段階、不連続段階の３つの段階で作動する。通電段階中、入力源からのエネルギは、出力フィルタへ送られ、インダクタ電流１１１２を生じさせて、調整済出力電圧１１１０の上昇を引き起こす調整済出力（負荷）へのエネルギの移動をランプアップする。フリーホイーリング段階中、インダクタに蓄積されたエネルギは調整済出力へ移動され、インダクタ電流１１１２と調整済出力電圧１１１０とによりランプダウンされる。不連続段階中、インダクタ内のエネルギの全てはすでに調整済出力ヘ移動しているため、インダクタ電流はほぼ０の状態のままであり、エネルギは、エネルギを供給する出力側キャパシタから安定化負荷へ移動される。
【００９７】
デジタルコントローラ１１００はＣＣＭとＤＣＭとの間の切り替え時点を決定する１以上のコンパレータ１１０２を含むものであってもよい。１つの態様では、コンパレータ１１０２は調整済出力電圧１１１０とインダクタ電流１１１２とを基準レベルと比較して、ＣＣＭとＤＣＭ間での切り替えを制御する制御信号を生成する事が出来る。
【００９８】
１以上の基準ジェネレータ１１０４は、基準レベルを生成することが可能である。任意の種類の基準ジェネレータ１１０４を用いてもよい。基準ジェネレータ１１０４は、検知した調整済出力電圧をシフトする基準レベルＶ１を生成する事が出来る。このシフトされた調整済出力電圧１１１０との比較のために基準レベルＶ２を用いてＤＣＭからＣＣＭへの遷移を制御することも可能である。基準レベルｌ１を生成して、最小負荷電流などの所定の電流を反映するようにしてもよい。インダクタ電流１１１２をｌ１と比較してインダクタ電流がｌ１よりも少なくなる時間の割合を決定する事が出来る。
【００９９】
モードコントローラ１１０６はコンパレータの出力に応じてスイッチングモードを制御する事が出来る。１つの態様では、モードコントローラ１１０６は、インダクタ電流がｌ１よりも少ない上記時間の割合に基づいてＣＣＭからＤＣＭへの切り替えを制御する事が出来る。別の態様では、モードコントローラ１１０６は、Ｖ１よりも大きなレベルへ上昇する検知出力電圧に基づいてＣＣＭからＤＣＭへの切り替えを制御する事が出来る。ＤＣＭでは、モードコントローラはオンタイムを定数にセットして、出力レギュレータのスイッチング周波数を変更することにより調整済出力の調整を行う事が出来る。
【０１００】
ＤＣＭからＣＣＭへの切り替えを制御するために、デジタルコントローラ１１００は、ＤＣＭへの切り替え時に、検知した調整済出力電圧を基準レベルＶ１よりも上へシフトする事が出来る。次いで、出力側負荷電流が増加するにつれて、検知した調整済出力電圧の波形が形状を変え、波の一部が基準レベルＶ２へ向かって移動する。コンパレータ１１０２は、このシフトされた調整済出力電圧を基準レベルＶ２と比較し、シフトされた調整済出力電圧がほぼ基準レベルＶ２以下になる時点を示す事が出来る。モードコントローラ１１０６は、コンパレータ１１０２の出力に応じて、スイッチングモードをＤＣＭからＣＣＭへ切り替える事が出来る。
【０１０１】
図３５はモード制御を切り替える処理の態様を示す図である。ステップ１１２０で、直流モードで作動するスイッチングレギュレータのインダクタ電流をモニタする。ステップ１１２２で、インダクタ電流をＩｍｉｎなどの基準電流レベルと比較する。ここで、Ｉｍｉｎは不連続電流処理が開始する前の最小出力電流である。ステップ１１２４を継続して、インダクタ電流がほぼ最小出力電流以下になる切り替え時間の割合を決定する。ステップ１１２６で、この切り替え時間の割合をほぼ４０％などの基準電流の割合と比較する。ステップ１１２８で、デューティサイクルの割合が基準電流の割合を上回ればＤＣＭへの切り替えを行う。ステップ１１３０で調整済出力電圧を検知する。ステップ１１３２で、検知した調整済出力電圧を第１の電圧基準値Ｖ１よりも上へシフトする。ステップ１１３４で、シフトされた調整済出力電圧を第２の電圧基準値Ｖ２と比較する。ステップ１１３６を継続して、シフトされた安定化電圧の一部がＶ２以下になれば、モードコントローラはモードをＣＣＭへ切り替える。
【０１０２】
状態情報の取得：図３６は出力レギュレータ１２００用のデジタルコントローラ１２０１の状態情報を取得する格納システム１２００を示す図である。出力レギュレータ１２００は、スイッチングレギュレータ、線形レギュレータ、電流レギュレータ、電圧レギュレータ、電力レギュレータを含む任意の種類のレギュレータであってもよい。出力レギュレータ１２００は、負荷１２０８へエネルギを供給するための、入力源から調整済出力へのエネルギの変換を行う電力段１２０４と出力フィルタ１２０６とを含むものであってもよい。出力センサ１２１０は調整済出力を検知し、入力信号をデジタルコントローラ１２０１へ出力する事が出来る。
【０１０３】
格納システム１２００は、状態情報を検索する情報コントローラ１２０３を含むものであってもよい。情報コントローラ１２０３は、出力電圧、出力電流、公称デューティサイクル、調整済みデューティサイクル、パワースイッチオンタイム、パワースイッチオフタイム、入力電流、誤差電圧、遅延制御値、調整値および、デジタルコントローラ１２０１や出力レギュレータ１２００が受信したり、処理したりした他の全てのデジタル値などの任意の状態情報を好適に取得する事が出来る。
【０１０４】
メモリ１２１２は状態情報を格納する事が出来る。コンテンツアドレス可能ＲＡＭなどの任意の種類のメモリを用いる事が出来る。タイムスタンプの利用、時刻記録、情報の逐次格納およびトリガイベントに基づくサブセットの状態情報の格納を含む任意の方法で上記状態情報を時間的に編成する事が出来る。トリガイベントは、所定の閾値を上回る状態値、経過した所定の時間間隔、複数のトリガイベントの組み合わせなどの任意の種類のイベントであってもよい。上記状態情報は、わずかの量の切り替え時間である短いインタバルおよび年月の間にわたる長いインタバルなどの任意の継続時間間隔にわたって格納されたものであってもよい。
【０１０５】
状態情報アナライザ１２１４は格納済みの状態情報を分析する事が出来る。状態情報アナライザ１２１４は格納済みの状態情報を評価して、通常の作動範囲からの変動、構成要素の信頼性推定値および構成要素の保守管理の必要性などの、システムおよび構成要素の作動条件を決定する事が出来る。所定時に、ランダムにおよび進行ベースで、格納済み状態情報の評価を行う事が出来る。状態情報アナライザ１２１４は、１以上の出力レギュレータの状態を評価するために使用される別個のシステムの場合と同様、格納システム１２０２と永久に接続したり、あるいは、間欠的に接続したりすることが可能である。
【０１０６】
本発明のいくつかの実施形態について説明した。しかしながら、本発明の精神と範囲から逸脱することなく様々な変更を行うことも可能であることを理解されたい。したがって、他の実施形態も以下の特許請求の範囲に属するものとなる。
【図面の簡単な説明】
【０１０７】
【図１】出力レギュレータの態様を示すブロック図である。
【図２】出力レギュレータ用デジタルコントローラの態様を示すブロック図である。
【図３】出力レギュレータ用デジタルコントローラの処理の態様を示すフローチャートである。
【図４】出力レギュレータ用パッケージの２次元図である。
【図５】適応型マルチモード制御システムの態様の状態遷移図である。
【図６】ターンオン中の出力電圧のグラフである。
【図７】適応型マルチモード制御システムの処理の態様を示すフローチャートである。
【図８】出力スライサを有する出力レギュレータの態様を示すブロック図である。
【図９】電圧範囲間の関係を示す態様図である。
【図１０】出力スライサの態様を示すブロック図である。
【図１１】出力スライサの処理の態様を示すフローチャートである。
【図１２】（ａ）出力アレイの態様を示すブロック図である。
【図１３】出力アレイにおいて電流を検知する態様と関連する波形のタイミング図である。
【図１４】電力レギュレータにおけるエネルギの流れを制御するための出力アレイ用パワースイッチアレイの動作の態様を示すフローチャートである。
【図１５】電流の検知方法の処理の態様を示すフローチャートである。
【図１６】スイッチングレギュレータとして作動する出力レギュレータのフリーホイーリングダイオードのエミュレーションを行うダイオードエミュレーションシステムの態様を示すブロック図である。
【図１７】ダイオードエミュレーションシステムの態様と関連する波形のタイミング図である。
【図１８】ダイオードエミュレーションシステムの処理を示すフローチャートである。
【図１９】ダイオードエミュレーションシステムを用いて実行する無駄時間制御方法の処理の態様を示すフローチャートである。
【図２０】出力アレイにおける損失を制御する処理の態様を示すフローチャートである。
【図２１】電力レギュレータの電力段によりノイズの発生を抑える処理の態様を示すフローチャートである。
【図２２】出力レギュレータの回路ノードのキャパシタンスを制御する処理の態様を示すフローチャートである。
【図２３】パルス信号の遅延を発生させる遅延ラインの態様を示すブロック図である。
【図２４】遅延ラインの態様と関連する波形のタイミング図である。
【図２５】出力レギュレータ用パルス幅信号の分解能を上げる処理の態様を示すフローチャートである。
【図２６】スイッチングレギュレータ用デューティサイクルを決定するデジタルコントローラの態様を示すブロック図である。
【図２７】スイッチングレギュレータ用デジタルコントローラの態様を示すブロック図である。
【図２８】デューティサイクル推定装置の態様の状態遷移図である。
【図２９】電圧スライサの態様と関連する電圧レベルを示す図である。
【図３０】スイッチングレギュレータ用デューティサイクルを生成するためのデジタルコントローラの態様と関連する波形のタイミング図である。
【図３１】（ａ）スイッチングレギュレータ用デューティサイクルを決定するデューティサイクル推定装置の態様を示すブロック図であり、（ｂ）スイッチングレギュレータ用デューティサイクルを決定する別のデューティサイクル推定装置の態様を示すブロック図である。
【図３２】スイッチングレギュレータ用デューティサイクルを生成する処理の態様を示すフローチャートである。
【図３３】エネルギ節約型不連続モード（ＥＳＤＭ）を含むデジタルコントローラの態様を示すブロック図である。
【図３４】（ａ）定電流モードと不連続電流モードとの間での切り替えを制御するデジタルコントローラの態様を示すブロック図であり、（ｂ）デジタルコントローラの態様と関連する波形のタイミング図である。
【図３５】定電流モードと不連続電流モードとの間での切り替えを制御する処理の態様を示すフローチャートである。
【図３６】デジタルコントローラ用状態情報格納システムの態様を示すブロック図である。
【符号の説明】
【０１０８】
１２：負荷
１４：デジタルコントローラ
２０：電力段
２４：出力フィルタ
２８：出力センサ
１０２：デジタルコントローラ
１０６：出力センサ
１１０：出力セレクタ
１１２ａ、１１２ｂ：駆動回路
１１４ａ、１１４ｂ：出力アレイ
１１６ａ、１１６ｂ：電流センサ
１１８：電圧センサ
１２０：遅延ライン
１２４：ソフトスタート回路
１２６：適応型デューティ制限
４００：出力レギュレータ
４１６：出力スライサ
４５８：エンコーダ
５００：出力アレイ
５０２ａ、５０２ｂ：スイッチアレイ
５０４：スイッチコントローラ
５０５：ドライバアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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