(57)【要約】    【課題】  簡略化された構成で輝度ムラのない高品質の画像表示が可能な表示装置を提供する。    【解決手段】  映像信号に基づいて１表示ライン上における各画素セル各々の発光状態に対応した負荷量を表示ライン毎に算出する負荷量算出手段と、映像信号の動きを検出する動き検出手段と、表示ライン各々に対応した映像信号の区間に対して、映像信号の動き及び表示ライン毎の負荷量に応じて輝度レベルの補正を施す補正手段と、を備えた。【選択図】  図３
2006301556.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、
前記映像信号に基づいて１表示ライン上における前記各画素セル各々の発光状態に対応した負荷量を前記表示ライン毎に算出する負荷量算出手段と、
前記映像信号に基づいて前記映像信号の動きを検出する動き検出手段と、
前記表示ライン各々に対応した前記映像信号の区間に対して、前記映像信号の動き及び表示ライン毎の負荷量に応じて輝度レベルの補正を施す補正手段と、を備えたことを特徴とする表示装置。
【請求項２】
前記負荷量算出手段は、前記表示ライン上において発光状態となる前記画素セルの数に基づき前記負荷量を算出することを特徴とする請求項１記載の表示装置。
【請求項３】
前記補正手段は、前記負荷量が最大となる場合の輝度レベルの補正量をゼロとして、前記負荷量が小なるほど前記映像信号における輝度レベルを低下させるべき補正を行うことを特徴とする請求項１記載の表示装置。
【請求項４】
前記補正手段は、前記映像信号の動きが所定値以上の場合には、前記映像信号に対する輝度レベルの補正量を低下させることを特徴とする請求項１記載の表示装置。
【請求項５】
前記補正手段は、前記映像信号の動きに応じて前記映像信号に対する輝度レベルの補正量を徐々に変化させることを特徴とする請求項１記載の表示装置。
【請求項６】
前記補正手段は、前記映像信号の動きの方向に応じて前記映像信号に対する輝度レベルの補正を施すことを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置に関する。
【背景技術】
【０００２】
現在、大型で薄型のカラー表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
ＰＤＰには、表示面を担う前面ガラス基板と、背面基板とが、放電ガスの封入された放電空間を介して対向配置されている。前面ガラス基板の内面（背面基板と対向する面）には表示面における行方向に伸長する帯状の行電極が複数個形成されている。一方、背面基板には表示面における列方向に伸長する帯状の列電極が複数個形成されている。この際、互いに隣接する一対の行電極（以下、行電極対と称する）が１表示ラインを担う。各行電極対と列電極との交叉部に画素を担う放電セルが形成される構造となっている。
【０００４】
プラズマディスプレイ装置では、先ず、各画素毎の画素データに応じて、放電セル各々内に選択的に壁電荷を形成させる。そして、ＰＤＰの行電極に維持パルスを繰り返し印加することにより、壁電荷の形成された放電セルに対して繰り返し維持放電を生起させてその放電に伴う発光状態を維持させるのである。
【０００５】
ここで、上記維持放電に伴い、各行電極上には維持放電電流が流れる。また、ＰＤＰが大画面化するほど行電極も長くなり、その抵抗値も大となるので、上記維持放電電流が行電極に流れた際に比較的大なる電圧降下が生じる。この際、維持放電電流の電流量及び電圧降下は、その行電極上において維持放電の生起された放電セルの総数により各行電極毎に異なってくる。すなわち、維持放電の生起された放電セルの数が多い表示ラインは、その数が少ない表示ラインに比して電圧降下が大となるので、維持放電に伴う発光輝度が低下する。よって、１画面内において輝度ムラが生じるという問題があった。
【０００６】
そこで、かかる問題を解決すべく、表示データに基づき、各表示ライン毎にその表示ラインに印加すべき維持パルスの数を変更するようにした画像表示装置が提案された（例えば、特許文献１参照）。
【特許文献１】特開平０９−３８９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、表示ライン毎に維持パルスの数を変更するには複雑な制御が必要となり、その調整及び検証作業も困難になるという問題が生じる。
【０００８】
本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、簡略化された構成で輝度ムラのない高品質の画像表示が可能な表示装置を提供することが本発明の目的である。
【課題を解決するための手段】
【０００９】
請求項１に係る発明の表示装置は、複数の表示ライン各々上に画素に対応した複数の画素セルが形成されている表示パネルと、映像信号に応じて前記表示ライン各々に駆動パルスを印加することにより前記画素セル各々を発光させる発光駆動手段とを備えた表示装置であって、前記映像信号に基づいて１表示ライン上における前記各画素セル各々の発光状態に対応した負荷量を前記表示ライン毎に算出する負荷量算出手段と、前記映像信号に基づいて前記映像信号の動きを検出する動き検出手段と、前記表示ライン各々に対応した前記映像信号の区間に対して、前記映像信号の動き及び表示ライン毎の負荷量に応じて輝度レベルの補正を施す補正手段と、を備えたことを特徴としている。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図１に示す如く、かかるプラズマディスプレイ装置は、輝度補正回路１、画素駆動データ生成回路２、メモリ３、プラズマディスプレイパネルとしてのＰＤＰ１０、Ｘ電極ドライバ１１、Ｙ電極ドライバ１２、アドレスドライバ１３、及び駆動制御回路１４から構成される。
【００１３】
ＰＤＰ１０には、表示画面における垂直方向に夫々伸張している列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ１０には、表示画面における水平方向に各々伸張している行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが、ＸＹ交互に配列して形成されている。この際、互いに隣接するもの同士にて対を為す行電極対（Ｙ1，Ｘ1），（Ｙ2，Ｘ2），（Ｙ3，Ｘ3），……，（Ｙn，Ｘn）の各々がＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部には、画素を担う画素セルＰＣ1,1〜ＰＣn,mが形成されている。すなわち、ＰＤＰ１０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、……、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されている。画素セルＰＣn,1〜ＰＣn,mは発光色Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）のうちのいずれか１の発光を行う。ＲＧＢの発光色を有する３つの画素セルによって１つの実画素が形成される。
【００１４】
駆動制御回路１４は、例えば図２に示す如きサブフィールド法を採用した発光駆動シーケンスに従ってＰＤＰ１０を発光駆動させるべく、映像信号ＶＳに応じて、Ｘ電極ドライバ１１、Ｙ電極ドライバ１２及びアドレスドライバ１３各々を制御する。図２に示す発光駆動シーケンスでは、映像信号の各フィールド（又はフレーム）の期間は、夫々がアドレス行程Ｗc及び発光維持行程Ｉcを含む１５個のサブフィールドＳＦ１〜ＳＦ１５からなる。
【００１５】
サブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcでは、Ｙ電極ドライバ１２が、行電極Ｙ1〜行電極Ｙnへと順次、走査パルスＳＰを印加して行く。この間、アドレスデータドライバ１３は、メモリ３１から供給された１表示ライン分の画素駆動データビットＤＢ1〜ＤＢm各々に対応した電圧を有するｍ個の画素データパルスＤＰ1〜ＤＰmを夫々ＰＤＰ１０の列電極Ｄ1〜Ｄmに印加する。かかる動作により、ＰＤＰ１０の画素セルＰＣ1,1〜ＰＣn,m各々が、画素駆動データビットＤＢに応じて、発光維持行程Ｉcで発光することになる発光モード、又は発光維持行程Ｉcにおいて消灯状態となる消灯モードのいずれか一方に設定される。
【００１６】
また、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにおいては、Ｘ電極ドライバ１１が、そのサブフィールドＳＦの重み付けに対応した回数だけ繰り返し維持パルスをＰＤＰ１０の行電極Ｘ1〜Ｘn各々に印加する。更に、Ｙ電極ドライバ１２は、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにおいて、そのサブフィールドの重み付けに対応した回数だけ繰り返し維持パルスをＰＤＰ１０の行電極Ｙ1〜Ｙn各々に印加する。かかる動作により、ＰＤＰ１０の画素セルＰＣ1,1〜ＰＣn,m各々の内で上記発光モードに設定されている画素セルＰＣのみが、上記維持パルスが印加される度に放電（維持放電）し、その放電に伴う発光状態を維持する。
【００１７】
以上の如き動作により、サブフィールドＳＦ１〜ＳＦ１５各々の発光維持行程Ｉcにて画素セルが維持放電した合計回数に対応した中間輝度が視覚されることになる。
【００１８】
輝度補正回路１は、１表示ライン上において発光状態となる画素セルの総数に応じた負荷量が各表示ライン毎に異なることに起因する輝度ムラを補正すべく、入力映像信号に対して輝度レベルの補正処理を施し、得られた輝度補正映像信号を画素駆動データ生成回路２に供給する。
【００１９】
画素駆動データ生成回路２は、輝度補正映像信号に基づき、図２に示すサブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcにおいて各画素セルＰＣ1,1〜ＰＣn,mを発光モード又は消灯モードのいずれの状態に設定するのかを指定する画素駆動データＧＤ1,1〜ＧＤn,mを生成してメモリ３１に供給する。画素駆動データＧＤ1,1〜ＧＤn,mの各々は、サブフィールドＳＦ１〜ＳＦ１５各々に対応した１５ビットからなる。例えば、画素セルＰＣ1,1に対応した画素駆動データＧＤ1,1の第１ビットが論理レベル１である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1,1が発光モードに設定されることになる。一方、画素駆動データＧＤ1,1の第１ビットが論理レベル０である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1,1が消灯モードに設定されることになる。又、画素駆動データＧＤ1,1の第１５ビットが論理レベル１である場合にはサブフィールドＳＦ１５のアドレス行程Ｗcにて画素セルＰＣ1,1が発光モードに設定される一方、その第１５ビットが論理レベル０である場合にはＳＦ１５のアドレス行程Ｗcにて画素セルＰＣ1,1が消灯モードに設定されることになる。
【００２０】
メモリ３は、画素駆動データ生成回路２から供給された画素駆動データＧＤ1,1〜ＧＤn,mを記憶し、これらを各々同一ビット桁同士にて分離して読み出す。すなわち、メモリ３は、記憶された画素セル毎の画素駆動データＧＤを、ＤＢ１：画素駆動データＧＤの第１ビット、ＤＢ２：画素駆動データＧＤの第２ビット、ＤＢ３：画素駆動データＧＤの第３ビット、………、ＤＢ１４：画素駆動データＧＤの第１４ビット、ＤＢ１５：画素駆動データＧＤの第１５ビットなる画素駆動データビットＤＢ１〜ＤＢ１５として読み出す。
【００２１】
この際、メモリ３１は、画素駆動データビットＤＢ１をサブフィールドＳＦ１、画素駆動データビットＤＢ２をサブフィールドＳＦ２、画素駆動データビットＤＢ３をサブフィールドＳＦ３、………、画素駆動データビットＤＢ１４をサブフィールドＳＦ１４、画素駆動データビットＤＢ１５をサブフィールドＳＦ１５各々のアドレス行程Ｗcの実行時において読み出して、アドレスデータドライバ１３に供給する。
【００２２】
図３は輝度補正回路１の内部構成を示している。輝度補正回路１は、画素駆動データ生成回路２１、発生セル数算出回路２２、ＳＦ補正因子生成回路２３、画素補正係数算出回路２４、１表示ライン遅延メモリ２５、乗算器２６，２７、減算器２８、動き検出回路２９及び補正ゲイン調整時定数処理回路３０からなる。
【００２３】
画素駆動データ生成回路２１は、先ず、入力映像信号を１表示ライン分毎に、その表示ライン内のｍ個の画素に各々対応した画素データＰＤ1〜ＰＤmに変換する。次に、画素駆動データ生成回路２１は、かかる画素データＰＤ1〜ＰＤmに基づき、サブフィールドＳＦ１〜ＳＦ１５各々のアドレス行程Ｗcで画素セルＰＣの設定状態（発光又は消灯モード）を指定するために各々１５ビットからなる画素駆動データＧＤＤ1〜ＧＤＤmを生成する。例えば、第１表示ラインに対応した画素駆動データＧＤＤ1の第１ビットが論理レベル１である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1,1が発光モードに設定されることになる。一方、画素駆動データＧＤＤ1の第１ビットが論理レベル０である場合には、サブフィールドＳＦ１のアドレス行程Ｗcにおいて画素セルＰＣ1,1は消灯モードに設定されることになる。又、第１表示ラインに対応した画素駆動データＧＤＤ2の第３ビットが論理レベル１である場合には、サブフィールドＳＦ３のアドレス行程Ｗcにおいて画素セルＰＣ1,2が発光モードに設定されることになる。
【００２４】
発光セル数測定回路２２は、１表示ライン分の画素駆動データＧＤＤ1〜ＧＤＤmに基づき、各サブフィールドＳＦ１〜ＳＦ１５毎に、発光モードに設定されることになる画素セルＰＣの数を発光セル数ＬＮ（負荷量）として求める。そして、発光セル数測定回路２９２は、サブフィールドＳＦ１〜ＳＦ１５各々毎の発光セル数ＬＮ１〜ＬＮ１５をＳＦ補正因子生成回路２３に供給する。
【００２５】
ＳＦ補正因子生成回路２３は、１表示ライン上の画素セルが全て発光モードとなる場合を基準とすると、補正因子ＳＧを次式(1)を用いて算出する。
【００２６】
ＳＧ＝１＋α[(ｍ−ＬＮ)／ｍ]2  ……(1)
ここで、αは所定係数、ｍは１表示ラインに属する画素セルＰＣの総数、ＬＮは１表示ライン内での発光セル数である。なお、αは画素セルＰＣの発光色毎に設定される。
【００２７】
ＳＦ補正因子生成回路２３は、かかるＳＦ補正因子式を用いて算出サブフィールドＳＦ１〜ＳＦ１５各々に対応したＳＦ補正因子ＳＧ１〜ＳＧ１５を求めて、画素補正係数算出回路２４に供給する。
【００２８】
画素補正係数算出回路２４は、１表示ライン分のｍ個の画素各々に対応した画素補正係数Ｇ（Ｑ，ｃ）を次式によって算出する。ただし、Ｑは1,2,3,・・・,ｍ、ｃは発光色である。
【００２９】
【数１】
2006301556.tif 000003
【００３０】
上式(2)中、ベキ指数１／γはたとえば１／２に設定できる。ｇ（Ｑ，ｃ）は、発光色毎の１フィールド当たりの補正因子ＳＧ１〜ＳＧ１５を意味し、次式(2A)で与えられる。
【００３１】
【数２】
2006301556.tif 000004
【００３２】
上式（2A）中、係数ＥＮ（ｉ）、ＣＦ（ｉ）はそれぞれ次式（2B）、（2C）で与えられる。
【００３３】
【数３】
2006301556.tif 000005
【００３４】
ここで、Ｔ（ｉ）は、ｉ番目サブフィールドＳＦｉの発光維持期間または維持放電回数を示し、Ｂ（ｉ）は、補正対象の画素セルＰＣが発光するか否かを示す値（「１」または「０」）を示す。よって、係数ＣＦ（ｉ）は、１フィールドにおいてｉ番目サブフィールドの発光維持期間または維持放電回数が占める割合を意味する。なお、全てのＥＮ（ｉ）の値がゼロのときは、ＣＦ（ｉ）＝０と定義する。
【００３５】
画素補正係数算出回路２４は、内蔵する積和演算器（図示せず）を用いて上記の補正係数Ｇ（Ｑ，ｃ）を算出する。画素補正係数算出回路２４は、補正係数Ｇ（Ｑ，ｃ）を示す係数データを乗算器２６に供給する。
【００３６】
１表示ライン遅延メモリ２５は、入力映像信号を１表示ライン分だけ遅延させてから、順次、乗算器２６及び減算器２８に送出する。乗算器２６は、１表示ライン遅延メモリ２５から順次供給される遅延映像信号によって示される輝度レベルに、画素補正係数Ｇ（Ｑ，ｃ）を順次乗算し、その乗算結果を輝度補正量を示す信号として乗算器２７に出力する。すなわち、乗算器２６は、入力映像信号における各画素に対応した区間に対し、その画素に対応した画素補正係数Ｇ（Ｑ，ｃ）を順次乗算することにより輝度レベルの補正量ＰＤ（Ｑ，ｃ）を求める。
【００３７】
動き検出回路２９は、入力映像信号が示す画像の動きを検出してその画像が静止画及び動画のいずれであるかを判別し、その判別結果を示す信号を出力する。
【００３８】
補正ゲイン調整時定数処理回路３０は、ゲイン補正係数ｋを乗算器２７に信号として供給し、動き検出回路２９から静止画を示す信号が供給されると、ゲイン補正係数ｋを０から徐々に増加させて乗算器２７に供給する。静止画を示す信号の供給時にはゲイン補正係数ｋは最終的には１とされる。動画を示す信号が供給されると、ゲイン補正係数ｋを１から徐々に減少させて乗算器２７に供給する。動画を示す信号の供給時にはゲイン補正係数ｋは最終的には０＜ｋ＜１とされる。
【００３９】
乗算器２７は、乗算器２６で得られた輝度補正量ＰＤ（Ｑ，ｃ）にゲイン補正係数ｋを乗算してその減算結果の補正量を減算器２８に供給する。減算器２８は、１表示ライン遅延メモリ２５から出力された遅延映像信号から乗算器２７の出力信号を減算し、減算結果の映像信号を輝度補正した映像信号として画素駆動データ生成回路２に供給する。
【００４０】
減算器２８から出力される補正量ＰＤ（Ｑ，ｃ）は次式(3)によって算出される。
【００４１】
【数４】
2006301556.tif 000006
【００４２】
ここで、ＤＤ（Ｑ，ｃ）は、現表示ラインにおいて発光色ｃを持つＱ番目の画素セルＰＣに対応する遅延映像信号の輝度レベルを示している。なお、上式（3）は、次式（3A）に変形され得るので、上式（3）に従った構成の代わりに、次式（3A）に従った構成を採用しても良い。
【００４３】
【数５】
2006301556.tif 000007
【００４４】
１表示ライン上の全ての表示セルが発光モードとなる場合、乗算器２６から出力される補正量は最小（ゼロ）となる。１ライン上の発光セル数が小になるほど、その補正量が大となる。
【００４５】
輝度補正回路１が上記した構成を有することにより、入力映像信号が示す画像が静止画である場合には、静止画を示す信号が動き検出回路２９から出力され、補正ゲイン調整時定数処理回路３０はゲイン補正係数ｋを１にするように作用するので、乗算器２６から輝度補正量を示す信号が減算器２８に供給されるようになり、１表示ライン遅延メモリ２５から出力された遅延映像信号が輝度補正されて画素駆動データ生成回路２に供給される。
【００４６】
一方、入力映像信号が示す画像が動画である場合には、動画を示す信号が動き検出回路２９から出力され、補正ゲイン調整時定数処理回路３０はゲイン補正係数ｋを１未満の値にするように作用するので、乗算器２６において輝度補正量を示す信号がゲイン補正係数ｋによって減少されて減算器２８に供給される。すなわち、１表示ライン遅延メモリ２５から出力された遅延映像信号に対する補正量が減少される。よって、１表示ライン遅延メモリ２５から出力された遅延映像信号が減少された補正量によって輝度補正されて画素駆動データ生成回路２に供給される。
【００４７】
負荷量に応じて輝度レベル補正を行うと動画表示の場合には、ストリーキング（輝度ムラ）が発生している画像が上下に動くとその画像を目が追うため、暗線や明線からなる擬似輪郭が発生する。これに対処するために上記のように動画時にはストリーキングの補正を弱めることにより、目線の移動方向における上下の画素間の輝度差は少なくなり、暗線や明線が目立たなくすることができる。
【００４８】
また、ゲイン補正係数ｋを変化させる時にはその変化を徐々に行うので、輝度補正を滑らかに変化させることができる。
【００４９】
図５は本発明の他の実施例として図１の装置中の輝度補正回路１の内部構成を示している。図５の輝度補正回路１においては、図３の１表示ライン遅延メモリ２５に代えて、数表示ライン分だ映像信号を遅延させる遅延メモリ３１が備えられている。また、動き検出回路２９は、入力映像信号が示す画像の動きを負荷変動情報に基づいて数ラインに亘って検出してその画像の動きベクトルを検出する。動きベクトルの情報は画素補正係数算出回路２４及び補正ゲイン調整時定数処理回路３０に供給される。画素補正係数算出回路２４では動きベクトルに応じて補正係数Ｇを調整することが行われる。補正ゲイン調整時定数処理回路３０は、動きベクトルに応じてゲイン補正係数ｋを変化させる。その他の構成は図３に示した輝度補正回路１と同様である。
【００５０】
以上の如く、本発明によれば、前記映像信号に基づいて１表示ライン上における各画素セル各々の発光状態に対応した負荷量を前記表示ライン毎に算出し、映像信号の動きを検出し、表示ライン各々に対応した前映像信号の区間に対して、映像信号の動き及び表示ライン毎の負荷量に応じて輝度レベルの補正を施すので、簡略化された構成で輝度ムラのない高品質の画像表示を行うことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明による表示装置の構成を示すフロック図である。
【図２】サブフィールド法に基づき図１に示されるＰＤＰを駆動する際の発光駆動シーケンスの一例を示す図である。
【図３】図１の装置中の輝度補正回路の内部構成を示すブロック図である。
【図４】輝度補正を行う画像例を示す図である。
【図５】図１の装置中の輝度補正回路の他の内部構成を示すブロック図である。
【符号の説明】
【００５２】
１  輝度補正回路
２  画素駆動データ生成回路
１０  ＰＤＰ
１１  Ｘ電極ドライバ
１２  Ｙ電極ドライバ
１３  アドレスドライバ
１４  駆動制御回路
【図１】
2006301556.tif 000008
【図２】
2006301556.tif 000009
【図３】
2006301556.tif 000010
【図４】
2006301556.tif 000011
【図５】
2006301556.tif 000012