(57)【要約】【課題】強誘電体を用いる薄膜キャパシタの中で、強誘電体層に残留する引張応力によって誘電率が低下するのを防止して、誘電率を高め、電気容量を増加させた薄膜キャパシタ及び半導体装置を提供する。【解決手段】基板１上に、下部電極２、強誘電体層３、上部電極４を有する薄膜キャパシタ１０において、前記薄膜キャパシタ１０は、前記強誘電体層３に圧縮応力を負荷する前記上部電極４を備え、前記上部電極４の残留する圧縮応力が、１０３〜６×１０６ｄｙｎｅ／ｃｍの範囲にある薄膜キャパシタ１０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、下部電極、強誘電体層、上部電極を有する薄膜キャパシタにおいて、
前記薄膜キャパシタは、前記強誘電体層に圧縮応力を負荷する前記上部電極を備える
ことを特徴とする薄膜キャパシタ。
【請求項２】
請求項１に記載の薄膜キャパシタにおいて、
前記上部電極の残留する圧縮応力が、１０３〜６×１０６ｄｙｎｅ／ｃｍの範囲にある
ことを特徴とする薄膜キャパシタ。
【請求項３】
請求項１又は２に記載の薄膜キャパシタにおいて、
前記上部電極は、複数の層を備え、
前記強誘電体層に隣接する第１の導電層（第１導電層）は、導電性酸化物材料からなり、厚さが５００ｎｍ以下、残留する内部圧縮応力が１０４〜６×１０５ｄｙｎｅ／ｃｍで、表面抵抗が１０４Ω／□以下に形成されている
ことを特徴とする薄膜キャパシタ。
【請求項４】
請求項１ないし３のいずれかに記載の薄膜キャパシタにおいて、
前記第１の導電層に隣接して形成される第２の導電層（第２導電層）は、金属材料からなり、厚さが５０〜５００ｎｍの範囲、残留する引張応力が６×１０４ｄｙｎｅ／ｃｍ以下、表面抵抗が１０Ω／□以下に形成されている
ことを特徴とする薄膜キャパシタ。
【請求項５】
請求項４に記載の薄膜キャパシタにおいて、
前記強誘電体層は、ペロブスカイト型又はパイロクロア型構造を有する酸化物で形成されている
ことを特徴とする薄膜キャパシタ。
【請求項６】
請求項１ないし５のいずれかに記載の薄膜キャパシタにおいて、
前記第１の導電層は、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘ、ＲｅＯｙ、ＳｒＲｕＯ３、ＬａＮｉＯ３（ｘは約２、ｙは約３を表すが、これらはいずれも化学量論組成に限らない）からなる群から選択される少なくとも１つの金属酸化物からなる
ことを特徴とする薄膜キャパシタ。
【請求項７】
請求項１ないし６のいずれかに記載の薄膜キャパシタにおいて、
前記第２の導電層は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ａｕ、Ａｇ、Ｃｕからなる群から選択される少なくとも１つの金属を主成分とする
ことを特徴とする薄膜キャパシタ。
【請求項８】
請求項１ないし７のいずれかに記載の薄膜キャパシタにおいて、
前記下部電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｔＯ２、ＩｒＯ２、ＲｕＯ２から構成される群から選択される少なくとも１つの材料からなる
ことを特徴とする薄膜キャパシタ。
【請求項９】
請求項１ないし８のいずれかに記載の薄膜キャパシタにおいて、
前記薄膜キャパシタは、基板と下部電極との間に、金属、金属酸化物、金属窒化物、金属窒酸化物の群から選択される少なくとも１つの材料からなる密着層を備える
ことを特徴とする薄膜キャパシタ。
【請求項１０】
半導体基板上に形成された薄膜キャパシタを有する半導体装置において、
前記薄膜キャパシタは、下部電極、強誘電体層、上部電極を有し、
前記強誘電体層に圧縮応力を負荷する前記上部電極を備える
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板等の基板上に薄膜製造プロセスでキャパシタ構造体を形成した薄膜キャパシタ及び半導体装置に関するものである。
【背景技術】
【０００２】
近年、高誘電率酸化物および強誘電体酸化物からなる薄膜キャパシタは、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）および強誘電体ランダムアクセスメモリー（ＦＲＡＭ）における電荷蓄積容量素子、マイクロ波装置でのフィルタ素子、パワーバスラインに生成する電圧ノイズおよび電圧変動を抑制するデカップリング素子としての応用が検討されている。
これらの技術では、キャパシタ用の誘電体材料として強誘電体が使用されている。この強誘電体を用いる薄膜キャパシタは、小型高容量でかつ微細加工性に優れるため、回路基板との接続を、端子間ピッチが狭いバンプ接続の形態とすることが可能であり、それによって相互インダクタンスを減らし、超集積回路（ＬＳＩ）との低インダクタンス接続に対して有効に作用することができる。薄膜キャパシタは、通常、誘電体層を下部電極層及び上部電極層で挟んだキャパシタ構造体を基板の上に含む構成になっている。この構成にした強誘電体は、バルク状態の強誘電体と比較して、誘電率、誘電損失等の誘電特性が低下するという不具合がある。例えば、ペロブスカイト型酸化物の（Ｂａ，Ｓｒ）ＴｉＯ３（以下、「ＢＳＴ」とも記す。）は高誘電率を有しているが、キュリー温度Ｔｃ（Ｂａ／Ｓｒ＝７０／３０では３０８Ｋ）付近で１５，０００を越える誘電率を有する。ところが、シリコン（Ｓｉ）基板上に上部及び下部電極としてプラチナ（Ｐｔ）を用いた場合のＢＳＴ薄膜の誘電率は、数１００に低下する。このことが、ＢＳＴ等の薄膜キャパシタを実際に広く実用することを妨げる要因となっていた。
【０００３】
これは、薄膜キャパシタ等の実際のデバイスでは、強誘電体薄膜に対し積層構造をとっているため、数１００ＭＰａあるいはそれ以上の応力が、ペロブスカイト型酸化物薄膜にかかるものと考えられ、その応力が引張応力か圧縮応力かによりペロブスカイト型酸化物薄膜の誘電率は大きく影響する。この薄膜における内部応力発生要因には、格子不整合、熱膨張不整合、成膜時の固有の応力などを含むいくつかのメカニズムが考えられている。高誘電率及び強誘電体材料の用途では、多くの場合、Ｓｉ（シリコン）、ポリマー等の低コスト基板上にそれらの材料を堆積させることが好まれる。しかし、Ｓｉ（シリコン）及びポリマー基板とＢＳＴ、ＰＺＴ等のチタン酸ペロブスカイト誘電体との間の大きな熱膨張係数差が原因となり、通例４００℃から７００℃の間の高堆積温度からの冷却の後、強誘電体の膜は残留引張応力を受ける。より高い堆積温度で堆積させると、数１０6ｄｙｎｅ／ｃｍもの残留引張応力が生じて、誘電率が低下する。しかし、強誘電体を用いた多くのデバイスにおいて、これらの応力を積極的に利用して、誘電率を高める技術が報告されている。
【０００４】
例えば、特許文献１では、半導体基板の上に形成された第１絶縁膜と、第１絶縁膜の上に形成された、異なる材料の積層構造からなり、且つ、−２×１０９〜５×１０９ｄｙｎｅ／ｃｍ２の応力を有するキャパシタ下部電極と、キャパシタ下部電極の上に形成された誘電体膜と、誘電体膜の上に形成されたキャパシタ上部電極と、キャパシタ下部電極、誘電体膜及び前記キャパシタ上部電極からなるキャパシタを覆う第２絶縁膜とを有する半導体装置が開示されている。しかし、引用文献1では、下部電極膜としてのプラチナ膜が圧縮応力を有することで、下部電極膜、強誘電体層が下地膜等から剥がれ易くなることを防止するためであり、強誘電体層の誘電特性の向上に関してはなんら説明されていないし、上部電極の影響にも言及していない。
また、特許文献２では、下部電極と、下部電極の上面に形成された誘電膜と、誘電膜の上面に形成された上部電極と、誘電膜で圧縮応力を誘発させるように上部電極に隣接して形成された異種膜と、を備える半導体素子が開示されている。しかし、上部電極の上に異種膜を設けるが、この異種膜は熱処理を経て収縮される物質を用いるために製造工程が増え、さらに複雑になるために生産性が低下するという問題がある。
また、特許文献３では、基板上に強誘電体のフィルムを析出させ、キュリー点を通過又はその付近で熱処理し、堆積時のウェハ基板の機械的変形による応力を制御する薄膜の製造方法が開示されている。しかし、これには、デバイス製造プロセスにおいて技法を実施するにあたり特別な原位置曲げ装置を要するという問題があり、さらに、曲げられたウェハ上で基板の温度と膜の厚みが均一にならないという問題がある。
また、特許文献４では、強誘電体材料を含む統合薄膜キャパシタ構造上に形成した多層誘電体構造が記載されており、そこでは誘電体層の張力を低く保つことにより残留分極の劣化を防ぐ製造方法が開示されている。しかし、圧縮または引張張力を印加するための誘電体層の使用は、これを常誘電性または強誘電性の誘電膜と密着させられないという問題がある。
また、特許文献５では、薄膜キャパシタで誘電体材料の張力状態を制御する代替的解決策が提案されており、そこでは上位電極の近くにタイプの異なる膜を形成するキャパシタの製造方法が開示されている。しかし、通常ならばプロセスに存在しない、異なる膜を張力制御のためだけに導入する工程と、さらに、Ｓｉ化合物形成にともなう高温処理等の不要な工程とが必要になり半導体装置等の生産性を低下させるという問題がある。
【０００５】
【特許文献１】特開２００４−２４１６７９号公報
【特許文献２】特開２０００−２７７７０１号公報
【特許文献３】米国特許第６，５１４，８３５号
【特許文献４】米国特許第５，７５０，４１９号
【特許文献５】米国特許第６，３４２，４２５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、上記問題点に鑑みなされたものであり、強誘電体を用いる薄膜キャパシタの中で、強誘電体層に残留する引張応力によって誘電率が低下するのを防止して、誘電率を高め、電気容量を増加させた薄膜キャパシタ及び半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の薄膜キャパシタ素子は、基板と、強誘電体層が導電性材料からなる１組の電極層間に挟まれた薄膜キャパシタとを有し、前記電極層のうち上部電極が残留圧縮応力を有し、この残留圧縮応力によって強誘電体層に圧縮応力を負荷することを特徴とする。
これは、ＢＳＴなどのペロブスカイト型酸化物薄膜の内部応力は、誘電率の変化に強い影響を及ぼすことが知られており、特に、強誘電体層を形成する際には、強誘電体内部に引張応力が残留することが多いことが知られている。例えば、ペロブスカイト型酸化物薄膜が数１００×１０6ｄｙｎｅ／ｃｍの引張応力をもつ場合、キュリー温度は数１０℃低下し、膜の面に強誘電分極を閉じ込め、結果的に測定する強誘電体薄膜の誘電率の低下を招くことが知られている。常誘電状態において誘電率の低下を招くキュリー温度の低下は、常誘電状態にある高誘電率材料の温度依存性のための式（１）で理解することができる。
ε＝Ｃ／（Ｔ−Ｔｃ）………式（１）
（εは誘電率、Ｃはキュリー・ワイス定数、そしてＴｃはキュリー温度である。）
式（１）から分かるとおり、内部の引張応力がキュリー温度Ｔｃを小さくすることで、キュリー温度Ｔｃより上の温度で誘電率の減少を引き起こす。他方、数１００×１０6ｄｙｎｅ／ｃｍの圧縮応力は数１０℃のキュリー温度Ｔｃをより高い温度にすることができ、結果的に常誘電状態において誘電率が増大する。したがって、本発明は、薄膜キャパシタの誘電率、静電容量を大きくするために強誘電体層に、この残留する引張応力を補償するために、圧縮応力を負荷する薄膜キャパシタの構成にする。
また、本発明は、半導体基板上に形成された薄膜キャパシタの電気特性、光学特性を利用した半導体装置である。
【発明の効果】
【０００８】
本発明により、Ｓｉ等の基板上に電極と強誘電体とを積層し、この電極が有する内部応力を強誘電体に負荷することで、強誘電体の誘電率、誘電損失等の誘電特性を飛躍的に高め、電気容量を増加させる薄膜キャパシタを提供することができる。さらに、この薄膜キャパシタを搭載した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明を実施するための最良の形態を図面等に基づいて説明する。なお、以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
【００１０】
図１は、本発明の薄膜キャパシタを備える半導体素子の一部の構造を示す図である。図１に示すように、薄膜キャパシタ１０は、シリコン（Ｓｉ）基板１を有し、この基板１の上には、ＳｉＯ２からなる絶縁膜７、ＴｉＯ２からなる密着層８を介して、薄膜キャパシタ１０が作り込まれている。薄膜キャパシタ１０は、基板１の側から順に、例えばＰｔ電極のような下部電極層２、例えば（Ｂａ２Ｓｒ）ＴｉＯ３層のような強誘電体層３、そして圧縮応力を有する電極、例えばＩｒＯ２のような上部電極層４を有している。さらに、薄膜キャパシタ１０の上面は、例えばエポキシ樹脂のような絶縁性樹脂から形成された保護層５で保護されている。さらに、保護層５にはコンタクトホール６及び１６が開口されており、それぞれのコンタクトホールには導体金属、例えば銅（Ｃｕ）が充填されている。コンタクトホール６及び１６の最上面は、それぞれ、電極パッド６ａ及び１６ａを有している。電極パッド６ａ及び１６ａには、それぞれ、はんだバンプ（図示せず）のような外部端子を取り付けることができる。外部端子には、任意の電子素子、例えば半導体素子１１、例えばＬＳＩチップなどを実装することができる。ここでは図示しないが、薄膜キャパシタは、もしも必要ならば、１層もしくはそれ以上の追加の層を任意の適当な位置に有していてもよい。
【００１１】
本発明の薄膜キャパシタ１０の上部電極４は残留する圧縮応力を有し、この残留応力が整合性をもって積層されている強誘電体層３に応力を負荷することができる。
Ｓｉ基板１上に、例えばペロブスカイト型酸化物等の薄膜の強誘電体層３を形成する薄膜キャパシタ１０では、４００℃〜７００℃の高温で成膜した後冷却するため、強誘電体層３は残留する引張応力を有する。より高い温度で成膜した場合は、−数１０６ｄｙｎｅ／ｃｍの引張応力が残留して強誘電体層３にかかることになり、誘電率を低下させてしまう。このような熱膨張不整合による応力を低減するには、ペロブスカイト型酸化物等の強誘電体層３に近い熱膨張係数を有するＳｒＴｉＯ３、ＭｇＯ等の基板を使用すること考えられる。しかしながら、これらの基板は高価であり、基板の選択性を著しく制限し、さらに、製造工程において内部応力の調整等の作業を必要としなければならない。
本発明の薄膜キャパシタ１０では、強誘電体層３の上に上部電極４として導電性酸化物を製膜する時の製膜条件を変えることにより上部電極４に内部応力を残留させることができる。さらに、この上部電極４の残留する内部応力によってＳｉ基板上の強誘電体層３に圧縮又は引張応力を負荷することができる。この場合、強誘電体層３の誘電率を向上させるには圧縮応力を負荷するように上部電極４に内部応力を残留させる。これによって、強誘電体層３の製膜時に残留する引張応力によって誘電率、電荷容量が大きく低下していたが、上部電極４に残留する内部応力によって、これらの誘電特性の低下を抑えることができる。
残留する圧縮応力は、成膜前後をレーザー光によってその曲率の変化を測定することで明らかにすることができる。また、Ｘ線回折法（ＸＲＤ）で、サンプルを回転させながθ角度を連続的に変化させ検出器の位置を２θとなるように光学的に関係づけながら回転させて、回折されたサンプル表面部分から出てくるＸ線を検出して、結晶格子の格子面間隔を測定し、そのときに得られる２θ−ｓｉｎ２θの関係図から、最小２乗法で傾きを求め、固有の値との差から係数を乗じて残留する内部応力を求めることができる。
例えば、高周波スパッタリング法（ＲＦ法）で、Ｓｉ基板１上に上部電極４としてＩｒＯ２膜を成膜した場合、高周波の出力の大きさ、製膜する厚さを制御することで残留する内部応力を調整することができる。
【００１２】
製膜時の堆積条件による残留する内部応力の変化を表１に示す。
【表１】
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表１に示すように、製造時における堆積条件によって、残留する内部応力が大きく変わることがわかる。高周波スパッタリング法（ＲＦ法）における高周波の出力（ＲＦパワー）を１００Ｗから８０Ｗに変えることにより、ＩｒＯ２膜の圧縮残留応力を−３.６２１×１０5ｄｙｎｅ／ｃｍから−５.１１８×１０5ｄｙｎｅ／ｃｍに大きくすることができる。また、ＩｒＯ２層４の膜厚を１００ｎｍから５０ｎｍに低減することにより、残留する圧縮応力を、−３.６２１×１０5ｄｙｎｅ／ｃｍから−７．４×１０４ｄｙｎｅ／ｃｍに減少させることができる。
【００１３】
本発明の薄膜キャパシタ１０は、上部電極４の残留する圧縮応力は、−１０３〜−６×１０６ｄｙｎｅ／ｃｍの範囲にする。ここで、−符号は圧縮応力であることを示している。強誘電体層３上に上部電極４をスパッタリング、真空蒸着等の方法で製膜して、熱処理することで、強誘電体層３と上部電極４との間に整合性を有しており、上部電極４は強誘電体層３を拘束し、圧縮応力を負荷する。強誘電体層３に圧縮応力を負荷することで、強誘電体の誘電率の低下を防止し、単位面積当たりの分極等の誘電特性を向上させることができる。
上部電極４の残留する圧縮応力が−１０３ｄｙｎｅ／ｃｍ未満では強誘電体層３に大きな圧縮応力を負荷することができないので、誘電特性を向上させることができない。残留する圧縮応力が−６×１０６ｄｙｎｅ／ｃｍを超えると、上部電極４が反り返り強誘電体層３から整合性を壊して、剥離することがある。これは、後述する上部電極４にさらに、Ａｕ等の金属製上部電極を追加して設けても、残留する圧縮応力が−６×１０６ｄｙｎｅ／ｃｍを超えると剥離することがある。また、剥離しなくとも、整合性を壊すことで空間が生じ、例えば、薄膜キャパシタ１０に電圧を印加するとリーク電流が流れることがある。
このように、残留圧縮応力を有するＩｒＯ２等を上部電極４に用いることで、Ｓｉ基板１と、ＢＳＴ等の強誘電体４との熱膨張率の大きな差によって引き起こされ、４００℃〜７００℃の高成膜温度から冷却した後に残留する引張応力を補償することができ、強誘電体４の誘電率の低下を防ぐことができる。
【００１４】
なお、本発明の薄膜キャパシタ１０において、基板１は、電気絶縁性の材料から形成することが好ましい。絶縁性の材料は、ＳｉＯ２、ＴｉＯ２等のガラス、Ｓｉ、ＳｉＣ等の半導体材料、エポキシ、フェノール樹脂等の樹脂材料などを包含するがこれらに限定されるわけではない。基板材料は、強誘電体層との熱膨張係数の整合性の観点から選ぶことができ、種々の半導体装置１１等に対応することができる。
【００１５】
また、薄膜キャパシタ１０は、その基板１の上にさらに、１層または２層以上の絶縁層７が積層されていてもよい。絶縁層７は、金属の酸化物、窒化物又は酸窒化物、高誘電率の金属酸化物、有機樹脂又はそれらの化合物又は混合物から選ばれる少なくとも１種類の絶縁材料から形成するのが好ましい。絶縁層は、単層の形で使用してもよく、２層以上の多層構造体の形で使用してもよい。絶縁材料は、選ばれた半導体材料またはウェハに対応してエピタキシャル成長の容易性から選ぶことができる。
さらに、半導体装置１１は、基板１と薄膜キャパシタ１０との間に結合強度を増加させる密着層８を含んでもよい。密着層８は、Ｐｔ、Ｉｒ、Ｚｒ、Ｔｉ、ＴｉＯｘ（ｘは２表すが、化学量論組成でなくとも良い。以下、同じ。）、ＩｒＯｘ、ＰｔＯｘ、ＺｒＯｘ、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮからなる金属及びその合金、金属酸化物、金属窒化物から選ばれた少なくとも１種類の材料から形成される。密着層８は、単層の形で使用してもよく、２層以上の多層構造体の形で使用してもよい。特に、密着層８にはＴｉＯｘが好ましい。ＴｉＯｘからなる薄膜は、Ｐｔからなる下部電極２とＳｉＯ２薄膜の双方に対してより密着性を増加させることができる。
【００１６】
薄膜キャパシタ１０のうち下部電極２は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ等の金属や、ＰｔＯｘ（ｘは２を表すが、化学量論組成でなくとも良い。以下、同じ。）、ＩｒＯｘ、ＲｕＯｘ等の導電性酸化物を電極の材料として用いることができる。上記材料は、高温環境下における耐酸化性に優れ、かつ誘電体層形成時における良好な結晶配向制御が可能となるからである。本実施の形態では、下部電極にＰｔを好適に用いている。Ｐｔは、導電性が高く、化学的に安定であるため、強誘電体薄膜の下部電極層として都合がよい。また、下部電極は、導電性酸化物及びそれらの化合物又は混合物からなるＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘから選ばれた少なくとも１つを電極の材料として用いることができる。
【００１７】
本発明の薄膜キャパシタ１０の強誘電体層３は、構造式ＡＢＯ３（ここで、Ａは１から３の正電荷を有する少なくとも１つの陽イオンであり、Ｂは周期律表のＩＶＢ族（Ｔｉ、ＺｒまたはＨｆ）、ＶＢ族（Ｖ、ＮｂまたはＴａ）、ＶＩＢ族（Ｃｒ、ＭｏまたはＷ）、ＶＩＩＢ族（ＭｎまたはＲｅ）又はＩＢ族（Ｃｕ、ＡｇまたはＡｕ）の金属である。）を有するペロブスカイト型酸化物を用いる。具体的には、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）、ＢａＴｉＯ３、Ｂａ（Ｚｒ、Ｔｉ）Ｏ３、Ｂａ（Ｔｉ、Ｓｎ）Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）から構成される群から選択されるペロブスカイト型酸化物から選択される何れか１つを含む層又はそれらの誘電体材料を２以上含む混合物、例えば、Ｐｂ（Ｍｎ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３（ＰＭＮ−ＰＴ）、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３からなる層であってもよい。なお、ペロブスカイト型酸化物として結晶構造を有すればよく、化学量論組成に限定するものではない。
【００１８】
本発明の薄膜キャパシタ１０の強誘電体層３は、構造式Ａ2Ｂ2Ｏｚ（Ａは１から３の正電荷を有する少なくとも１つの陽イオン、Ｂは、酸性酸化物を構成する周期律表のＩＶＢ族、ＶＢ族、ＶＩＢ族、ＶＩＩＢ族又はＩＢ族の金属、ｚは６ないし７を表す。）を有するパイロクロア型酸化物を用いる。具体的には、例えば、Ｂａ2Ｔｉ2Ｏｚ、Ｓｒ2Ｔｉ2Ｏｚ、（Ｂａ，Ｓｒ）2Ｔｉ2Ｏｚ、Ｂｉ2Ｔｉ2Ｏｚ、（Ｓｒ，Ｂｉ）2Ｔａ2Ｏｚ、（Ｓｒ，Ｂｉ）2Ｎｂ2Ｏｚ、（Ｓｒ，Ｂｉ）2（Ｔａ，Ｎｂ）2Ｏｚ、Ｐｂ（Ｚｒ，Ｔｉ）2Ｏｚ、（Ｐｂ，Ｌａ）2（Ｚｒ，Ｔｉ）2Ｏｚから構成される群から選択されるパイロクロア型酸化物から選択される何れか１つを含む層又はそれらの誘電体材料を２以上含む混合物からなる層であってもよい。
これらの強誘電体層３の強誘電体材料としては、薄膜キャパシタを形成する基板の種類に応じて、格子定数や熱膨張係数の整合性という観点から選ぶことができ、本発明の薄膜キャパシタを種々の半導体装置１１に用いることができる。
【００１９】
上部電極４は、複数の層から形成されていても良い。強誘電体層３に隣接する上部電極４の一つとして、第１の導電層（第１導電層）４１が設けられている。この第１の導電層（第１導電層）４１は、導電性酸化物で厚さが５００ｎｍ以下、内部圧縮応力が１０４〜６×１０５ｄｙｎｅ／ｃｍで、表面抵抗が１０４Ω／□以下に形成されている。第１導電層４１としては、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘ、ＲｅＯｙ、ＳｒＲｕＯ３、ＬａＮｉＯ３（ｘは約２、ｙは約３を表すが、これらはいずれも化学量論組成に限らない）からなる群から選択される少なくとも１つの導電性酸化物から形成される。これらは、強誘電体層３に直接電界を印加することができる。とくに、ＩｒＯｘが最も好ましい。これは、導電性が高く、また、下にある強誘電体層３との密着性が高いからである。
また、この第１導電層４１は、層厚を５００ｎｍ以下にする。層厚が５００ｎｍを越えると、強誘電体層３への電界が低下し、低電圧での分極応答性が低下する。好ましくは、１００ｎｍ以上にする。１００ｎｍ未満では、リーク電流が発生しやすくなり、高い電界を印加することができない。
なお、厚さは、電子顕微鏡（ＳＥＭ）で、目視観察で測定した。
また、表面抵抗を１０４Ω／□以下にする。この表面抵抗は、金属と酸化物との組成比で調整することができ、化学量論組成からずれるほど電気抵抗は高くなる。電界を印加して分極させる周波数が高くなると表面抵抗が大きくなり、誘電体損失が大きくなる。このために、直流における表面抵抗を小さくすることで、交流における誘電体損失を小さくすることができる。したがって、本発明では、表面抵抗を１０４Ω／□以下にすることで、誘電体損失を実用上問題のない大きさにすることができる。好ましくは、表面抵抗は１０１Ω／□以上にする。表面抵抗が１０１Ω／□未満では、側面からリークする電流が大きくなる。
なお、表面抵抗は、試料表面および裏面に金を蒸着して測定電極を作製し、真空中・大気中雰囲気で電極端子間に電圧をかけ、漏れ電流を測定する３端子法で測定した。
また、この第１の導電層（第１導電層）４１の内部圧縮応力は、１０４〜６×１０５ｄｙｎｅ／ｃｍの範囲にする。内部圧縮応力が、−１０４ｄｙｎｅ／ｃｍ未満では強誘電体層３に大きな圧縮応力を負荷することができないので、誘電特性を向上させることができない。内部圧縮応力が、−６×１０５ｄｙｎｅ／ｃｍを超えると、上部電極４が反り返り強誘電体層３から整合性を壊して、剥離することがある。
なお、内部応力は、Ｘ線回折法（ＸＲＤ）で、内部応力を測定する。
【００２０】
上部電極４は、さらに、強誘電体層３に隣接する上部電極４の一つとして、第１の導電層（第１導電層）４１に隣接する第２の導電層（第２導電層）４２が、金属であり、厚さが５０〜５００ｎｍの範囲にあって、内部引張応力が６×１０４ｄｙｎｅ／ｃｍ以下で、表面抵抗が１０Ω／□以下である。
この第２導電層としては、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ａｕ、Ａｇ、Ｃｕからなる群から選択される少なくとも１つの金属を主成分とする。これらは、酸化しにくい貴金属であり、または、酸化されて酸化物になっても導電性を有する酸化物を形成する金属を用いる。これによって、製造工程において高温度にさらされても、または、長期間使用しても薄膜キャパシタ１０として動作に障害を生ずることが少ない。
また、第２導電層４２は、厚さが５０〜５００ｎｍの範囲にある。５０ｎｍ未満では、高い密着性を得ることが困難である。５００ｎｍを越えると、層形成の時間が長くなり、生産性が低下する。
また、第２導電層４２は、表面抵抗が１０Ω／□以下である。表面抵抗を小さくして使用する消費電力を小さくすることができる。また、表面抵抗は、１０−３Ω／□以上にすることが好ましい。表面抵抗が、１０Ω／□未満ではリーク電流が大きくなる。
また、第２導電層４２は、内部引張応力を６×１０４ｄｙｎｅ／ｃｍ以下にする。第１導電層４１の上部にある第２導電層４２に内部引張応力を残留させるのは、強誘電体層３に圧縮応力を負荷するために第１導電層４１には、内部圧縮応力を残留させており、さらに、第２導電層４２にまで内部圧縮応力を残留させると、強誘電体層３と上部電極４とが剥離することがあり、これを防止して上部電極４全体として残留応力を緩和するために反対の引張応力を残留させる。その残留させる内部引張応力としては、６×１０４ｄｙｎｅ／ｃｍを越えると第２導電層４２が第１導電層４１から剥離することがある。
【００２１】
また、本発明の薄膜キャパシタを含んで半導体装置１１を作製することができる。
半導体基板上１に薄膜キャパシタ１０を形成する工程では、たとえば、半導体層１、絶縁層７、密着層８、下部電極層３、強誘電体層３、第１導電層４１，第２導電層４２を有する上部電極層４の順に成膜して、薄膜キャパシタ１０を製作する。これらの層は、真空蒸着法、スパッタリング法、熱酸化法、化学的気相成長法（ＣＶＤ）、ゾル・ゲル法等の溶液法等の方法で形成することが可能である。
【００２２】
図２は、本発明の薄膜キャパシタを含む半導体装置の断面図である。図２に示すように、Ｓｉ基板１の一部表面上に本発明の薄膜キャパシタ１０を形成し、引き出し用の電極２３を形成する。一方、シリコン基板１の他の領域においては、ゲート電極２１を含むゲート、ソース、ドレインからなるトランジスタ２２を形成する。トランジスタとキャパシタを適宜接続することにより、本発明の薄膜キャパシタを含むＤＲＡＭやＦＲＡＭとしての半導体装置１１に用いることができる。
また、この薄膜キャパシタ１０を用いて、デカップリングキャパシタとして適用することができる。デカップリングキャパシタは、例えばシリコン基板上に電極層と誘電体層とを積層し、電極層に選択的に開口を設けておき、絶縁層を貫通し電極層に厚さ方向から接続される引き出し電極を多数形成する。引き出し電極上に例えばハンダバンプを形成し、表面実装を行えるようにする。本発明の薄膜キャパシタの強誘電体層に高い誘電率を持たせることができ、同一厚さ、同一面積で形成する電荷容量が高くすることができ、十分な容量を有し、その分薄膜化することができることから、低インダクタンス・低抵抗化が可能である。
また、この薄膜キャパシタ１０は、このほかに、印加される電圧によって高周波の通過特性などのフィルタ特性を可変にでき、広い周波数可変範囲を持つ、小型の新たな高周波フィルタ装置として用いることができる。また、この薄膜キャパシタ１０は、印加される電圧によって屈折率を可変にすることができ、これによって光学フィルタ素子として用いることができる。さらに、この薄膜キャパシタ１０によって、表面弾性波素子、光学導波管、光学記憶装置、空間光変調器、圧電アクチュエーター等の各種デバイスに用いることができる。
【実施例】
【００２３】
以下に、本発明を実施例に基づいて、さらに具体的に説明する。
（実施例１及び比較例１）
図３は、本発明の一実施形態である薄膜キャパシタの構成を示す図である。
まず、Ｓｉ基板１上に熱酸化処理したＳｉＯ２からなる絶縁膜７を介して、スパッタ法により、膜厚２０ｎｍのＴｉＯ２からなる密着層８を成膜する。次に、成膜温度２５０℃のスパッタ法により、膜厚１００ｎｍのＰｔからなる下部電極２を成膜する。続いて、成膜温度５００℃のスパッタ法により、膜厚１００ｎｍの高誘電率材料Ｂａ０．７Ｓｒ０．３ＴｉＯ３（ＢＳＴ）からなる強誘電体層３を成膜して、Ｓｉ／ＳｉＯ２／ＴｉＯ２／Ｐｔ／ＢＳＴ／構造とした。
さらに、強誘電体層３の上に第１導電層を、導電性の酸化物ＩｒＯ２層４１による電極として、５０ｎｍの厚さで、−３．９×１０５ｄｙｎｅ／ｃｍの残留する圧縮張力と１０４Ω／?未満の表面抵抗でもって堆積する。最後に、第１導電層の上に第２導電層を、１００ｎｍの厚さで、残留する引張応力が６×１０４ｄｙｎｅ／ｃｍ未満でシート抵抗が１０Ω／?以下のＰｔ層４２１をＳｉ１／ＳｉＯ２７／ＴｉＯ２８／Ｐｔ２／ＢＳＴ３／ＩｒＯ２４１／Ａｕ４２２の層構成を有する薄膜キャパシタを作製した。
【００２４】
比較例１として、Ｓｉ／ＳｉＯ２／ＴｉＯ２／Ｐｔ／ＢＳＴ／Ｐｔ構造の薄膜キャパシタを作製した。上部電極Ｐｔ層は、下部電極層と同じ１００ｎｍにした。
この実施例１と比較例１との強誘電体層における残留する内部応力を、ＸＲＤ法で上部電極を透過させて測定した。図４は、本発明の薄膜キャパシタの２θ対ｓｉｎ２θの関係をＸＲＤ測定によって測定した結果を示すグラフである。
図４に示すとおり、実施例１の強誘電体層は、比較例１の強誘電体層と比較して、残留する引張応力が小さくなっているのがわかる。実施例１の強誘電体層の残留する引張応力は８．９×１０３ｄｙｎｅ／ｃｍで、比較例１の実施例１の強誘電体層の残留する引張応力は２．３×１０４ｄｙｎｅ／ｃｍである。
さらに、図５は、本発明の一実施形態である薄膜キャパシタのＣ−Ｖ曲線を示す図である。実施例１の薄膜キャパシタでは、比較例１の薄膜キャパシタと比較して、３８％の電荷容量（Ｃ／Ａ）が増加している。このことから、上部電極に圧縮応力を有する層を設けることで、薄膜キャパシタの電荷容量を高くすることができることがわかる。
【００２５】
（実施例２）
図６は、本発明の他の実施形態である薄膜キャパシタの構成を示す図である。
実施例２では、熱酸化Ｓｉ基板の上にＴｉＯ２ターゲットからのスパッタにより２０ｎｍのＴｉＯ２を堆積する。次に、２５０Ｃのスパッタにより１００ｎｍのＰｔを堆積する。その後、５００℃のＲＦスパッタリング法により１００ｎｍの高誘電率材料Ｂａ０．７Ｓｒ０．３ＴｉＯ３（ＢＳＴ）を堆積する。次に、導電圧縮張力７５ｎｍのＩｒＯ２導電層４１を、−５×１０５ｄｙｎｅ／ｃｍの残留する圧縮張力と１０４Ω／?未満のシート抵抗でもって堆積する。最後に、残留する引張張力が６×１０４ｄｙｎｅ／ｃｍ未満でシート抵抗が１０Ω／?の５００ｎｍのＡｕ層４２２を設けて、Ｓｉ１／ＳｉＯ２７／ＴｉＯ２８／Ｐｔ２／ＢＳＴ３／ＩｒＯ２４１／Ａｕ４２２の層構成を有する薄膜キャパシタを作製した。
この構造を有する薄膜キャパシタでも、実施例１に示す構成のキャパシタ素子と同様に、強誘電体層に隣接する電極として、残留する圧縮応力を有する導電層を設けることで、誘電率を上げ、電荷容量を大きくすることができる。
以上により、本発明のキャパシタ素子の強誘電体層に隣接する導電性電極に圧縮応力を残留させることで誘電率を上げ、電荷容量を大きくすることができる。
【００２６】
以上が本発明の実施形態による説明であるが、発明として、例えば、下記のような特徴を抽出することができるので、ここで列挙しておく。
（付記１）本発明の薄膜キャパシタは、基板上に、下部電極、強誘電体層、上部電極を有する薄膜キャパシタにおいて、前記薄膜キャパシタは、前記強誘電体層に圧縮応力を負荷する前記上部電極を備えることを特徴とする。
（付記２）本発明の薄膜キャパシタは、付記１において、前記上部電極の残留する圧縮応力が、１０３〜６×１０６ｄｙｎｅ／ｃｍの範囲にあることを特徴とする。
（付記３）本発明の薄膜キャパシタは、付記２において、前記上部電極は、複数の層を備え、前記強誘電体層に隣接する第１の導電層（第１導電層）は、導電性酸化物で厚さが５００ｎｍ以下、残留する内部圧縮応力が１０４〜６×１０５ｄｙｎｅ／ｃｍで、表面抵抗が１０４Ω／□以下に形成されていることを特徴とする。
（付記４）本発明の薄膜キャパシタは、付記３において、前記第１の導電層に隣接して形成される第２の導電層（第２導電層）は、金属で厚さが５０〜５００ｎｍの範囲、残留する引張応力が６×１０４ｄｙｎｅ／ｃｍ以下、表面抵抗が１０Ω／□以下に形成されていることを特徴とする。
（付記５）本発明の薄膜キャパシタは、付記４において、前記強誘電体層は、ペロブスカイト型構造を有する酸化物で形成されていることを特徴とする。
（付記６）本発明の薄膜キャパシタは、付記５において、前記ペロブスカイト型構造を有する酸化物は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）、ＢａＴｉＯ３、Ｂａ（Ｚｒ、Ｔｉ）Ｏ３、Ｂａ（Ｔｉ、Ｓｎ）Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ）から構成される群から選択される少なくとも１つの酸化物であることを特徴とする。
（付記７）本発明の薄膜キャパシタは、付記４において、前記強誘電体層は、パイロクロア型構造を有する酸化物で形成されていることを特徴とする。
（付記８）本発明の薄膜キャパシタは、付記７において、前記パイロクロア型構造を有する酸化物は、Ｂａ2Ｔｉ2Ｏｚ、Ｓｒ2Ｔｉ2Ｏｚ、（Ｂａ，Ｓｒ）2Ｔｉ2Ｏｚ、Ｂｉ2Ｔｉ2Ｏｚ、（Ｓｒ，Ｂｉ）2Ｔａ2Ｏｚ、（Ｓｒ，Ｂｉ）2Ｎｂ2Ｏｚ、（Ｓｒ，Ｂｉ）2（Ｔａ，Ｎｂ）2Ｏｚ、Ｐｂ（Ｚｒ，Ｔｉ）2Ｏｚ、（Ｐｂ，Ｌａ）2（Ｚｒ，Ｔｉ）2Ｏｚ（ｚは６ないし７を表すが、これらはいずれも化学量論組成に限らない。）から構成される群から選択される少なくとも１つの酸化物であることを特徴とする素子。
（付記９）本発明の薄膜キャパシタは、付記４において、前記第１の導電層は、ＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘ、ＲｅＯｙ、ＳｒＲｕＯ３、ＬａＮｉＯ３（ｘは約２、ｙは約３を表すが、これらはいずれも化学量論組成に限らない。）からなる群から選択される少なくとも１つの金属酸化物からなることを特徴とする。
（付記１０）本発明の薄膜キャパシタは、付記９において、前記第２の導電層は、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ａｕ、Ａｇ、Ｃｕからなる群から選択される少なくとも１つの金属を主成分とすることを特徴とする。
（付記１１）本発明の薄膜キャパシタは、付記１０において、前記下部電極は、Ｐｔ、Ｉｒ、Ｒｕ、ＰｔＯ２、ＩｒＯ２、ＲｕＯ２から構成される群から選択される少なくとも１つの材料からなることを特徴とする。
（付記１２）本発明の薄膜キャパシタは、付記１１において、前記薄膜キャパシタは、基板と下部電極との間に、金属、金属酸化物、金属窒化物、金属窒酸化物の群から選択される少なくとも１つの材料からなる密着層を備えることを特徴とする。
（付記１３）本発明の薄膜キャパシタは、付記１２において、前記薄膜キャパシタは、基板と下部電極との間に、Ｐｔ、Ｉｒ、Ｚｒ、Ｔｉ、ＴｉＯｘ、ＩｒＯｘ、ＰｔＯｘ、ＺｒＯｘ、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮの群から選択される少なくとも１つの材料からなる密着層を備えることを特徴とする。
（付記１４）本発明の半導体装置は、半導体基板上に形成された薄膜キャパシタを有する半導体装置において、前記薄膜キャパシタは、下部電極、強誘電体層、上部電極を有し、
前記強誘電体層に圧縮応力を負荷する前記上部電極を備えることを特徴とする。
（付記１５）本発明の半導体装置は、付記１４において、前記半導体装置が、強誘電体ランダムアクセスメモリー（ＦＲＡＭ）であって、前記薄膜キャパシタが、電荷を蓄積するモメリセルとして用いられることを特徴とする。
（付記１６）本発明の半導体装置は、付記１５において、前記半導体装置が、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）であって、前記薄膜キャパシタが、電荷を蓄積するモメリセルとして用いられることを特徴とする。
（付記１７）本発明の半導体装置は、付記１５において、前記半導体装置が、デカップリング素子であって、前記薄膜キャパシタが、電荷の共有源として用いられることを特徴とする。
（付記１８）本発明の半導体装置は、付記１５において、前記半導体装置が、高周波フィルタ素子であって、前記薄膜キャパシタが、印加される電圧によって共振特性が変化するフィルタとして用いられることを特徴とする。
（付記１９）本発明の半導体装置は、付記１５において、前記半導体装置が、光学フィルタ素子であって、前記薄膜キャパシタが、印加される電圧によって屈折率が変化するフィルタとして用いられることを特徴とする。
【図面の簡単な説明】
【００２７】
【図１】本発明の薄膜キャパシタを備える半導体素子の一部の構造を示す図である。
【図２】本発明の薄膜キャパシタを含む半導体装置の断面図である。
【図３】本発明の一実施形態である薄膜キャパシタの構成を示す図である。
【図４】本発明の薄膜キャパシタの２θ対ｓｉｎ２θの関係をＸＲＤ測定によって測定した結果を示すグラフである。
【図５】本発明の一実施形態である薄膜キャパシタのＣ−Ｖ曲線を示す図である。
【図６】本発明の他の実施形態である薄膜キャパシタの構成を示す図である。
【符号の説明】
【００２８】
１  半導体基板（Ｓｉ基板）
２  下部電極
３  強誘電体層
４  上部電極
４１  第１導電層
４２  第２導電層
４２１  Ｐｔ層
４２２  Ａｕ層
５  保護層
６、１６  コンタクトホール
６ａ、１６ａ  電極パッド
７  絶縁層
８  密着層
１０  薄膜キャパシタ
１１  半導体装置
２０  活性領域
２１  素子分離領域
２３  ゲート電極
２４、２６  ソース・ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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