(57)【要約】【課題】  Ｄ級増幅器（デジタルアンプ）の半導体集積回路において、実際の使用状態に近い状況でバーンイン試験を行なう。【解決手段】  バーンイン試験時には、ＰＷＭ信号をＣＬＫ信号（周期２Ｔ）に切り替え、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２の各々を周期Ｔの時間差を持たして、周期２Ｔごとに期間２／Ｔだけオンにする。つまり、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオンオフのタイミングが重ならないようにする。さらに、Ｐｃｈトランジスタ３１のオン期間中は、該Ｐｃｈトランジスタ３１のドレイン電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタ３２のオン期間中は、該Ｎｃｈトランジスタ３２のドレイン電位を接地電位ＧＮＤに維持する。これにより、実際に動作させた時に近い状況でバーンイン試験が行なえ、また、回路内の電流、電圧にリンギングが発生しないようにできる。【選択図】  図１
2006275855.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ変調部と、該ＰＷＭ変調部から出力されるＰＷＭ信号により出力段のＭＯＳトランジスタを駆動するゲート信号を生成するゲートドライバと、ＰｃｈトランジスタとＮｃｈトランジスタの２つのＭＯＳトランジスタが上下に接続されて構成されると共に、前記Ｐｃｈトランジスタのソースが電源電位ＶＤＤに接続され、該Ｐｃｈトランジスタのドレインが前記Ｎｃｈトランジスタのドレインに接続され、該Ｎｃｈトランジスタのソースが接地電位ＧＮＤに接続され、前記ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点から出力信号を得る出力段のＭＯＳトランジスタ部とを有する半導体集積回路であって、
試験用のクロック信号であるＣＬＫ信号を生成するＣＬＫ信号生成手段と、
試験時に、前記ＰＷＭ信号に代えて前記ＣＬＫ信号を選択入力するＣＬＫ信号選択手段と、
前記ＣＬＫ信号の周期を２Ｔとした場合に、周期２Ｔごとに前記Ｐｃｈトランジスタを期間Ｔより短い期間Ｔ´に渡りオンするゲート信号を生成するＰｃｈトランジスタゲート信号生成手段と、
前記Ｐｃｈトランジスタのゲート信号と期間Ｔの時間差を持って、周期２Ｔごとに前記Ｎｃｈトランジスタを前記期間Ｔ´に渡りオンするゲート信号を生成するＮｃｈトランジスタゲート信号生成手段と、
前記Ｐｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤまたはその近傍に維持すると共に、前記Ｎｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤレベルまたはその近傍に維持するための電圧供給手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記期間Ｔ´が、ＣＬＫ信号の周期を２Ｔとした場合に、略Ｔ／２であること
を特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記試験は、バーンイン試験であることを特徴とする請求項１または２のいずれかに記載の半導体集積回路。
【請求項４】
ＰＷＭ変調部と、該ＰＷＭ変調部から出力されるＰＷＭ信号により出力段のＭＯＳトランジスタを駆動するゲート信号を生成するゲートドライバと、ＰｃｈトランジスタとＮｃｈトランジスタの２つのＭＯＳトランジスタが上下に接続されて構成されると共に、前記Ｐｃｈトランジスタのソースが電源電位ＶＤＤに接続され、該Ｐｃｈトランジスタのドレインが前記Ｎｃｈトランジスタのドレインに接続され、該Ｎｃｈトランジスタのソースが接地電位ＧＮＤに接続され、前記ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点から出力信号を得る出力段のＭＯＳトランジスタ部とを有する半導体集積回路における試験方法であって、
試験用のクロック信号であるＣＬＫ信号を生成するＣＬＫ信号生成手順と、
試験時に、前記ＰＷＭ信号に代えて前記ＣＬＫ信号を選択入力するＣＬＫ信号選択手順と、
前記ＣＬＫ信号の周期を２Ｔとした場合に、周期２Ｔごとに前記Ｐｃｈトランジスタを期間Ｔより短い期間Ｔ´に渡りオンするゲート信号を生成するＰｃｈトランジスタゲート信号生成手順と、
前記Ｐｃｈトランジスタのゲート信号と期間Ｔの時間差を持って、周期２Ｔごとに前記Ｎｃｈトランジスタを前記期間Ｔ´に渡りオンするゲート信号を生成するＮｃｈトランジスタゲート信号生成手順と、
前記Ｐｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤまたはその近傍に維持すると共に、前記Ｎｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤレベルまたはその近傍に維持するための電圧供給手順と
を含むことを特徴とするバーンイン試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅器（デジタルアンプ）の半導体集積回路に関し、特に、バーンイン試験において、実際にデジタルアンプを動作させた時に近い状況つくり出すことができる、半導体集積回路、およびバーンイン試験方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、印加電源電圧を実使用電圧より高く設定して動作させたり、周囲温度を実使用温度よりも高くして動作させたりするバーンイン試験により、半導体集積回路の潜在的な不良を発見し、不良品を選別することが行なわれている。
【０００３】
このバーンイン試験について、の半導体集積回路の例について説明する。図６はＰＷＭ変調を使用したＤ級増幅器（デジタルアンプ）回路の構成例であり、広く使用されている回路である。このＤ級増幅器（デジタルアンプ）回路１は、ＰＷＭ変調回路２と、ゲートドライバ３と、出力段のＭＯＳトランジスタ４とで構成されている。
【０００４】
Ｄ級増幅器（デジタルアンプ）回路１に入力されたアナログ入力信号は、ＰＷＭ変調回路２により、入力信号レベルに応じてＰＷＭ変調されたＰＷＭ信号に変換され、ゲートドライバ３に出力される。ゲートドライバ３は、ＰＷＭ信号をＭＯＳトランジスタを駆動するゲートドライブ信号に変換し、出力段のＭＯＳトランジスタ４をオンオフ駆動する。出力段のＭＯＳトランジスタ４からの出力信号は、ＬＰＦ（ローパスフィルタ）５によりフィルタリングが行なわれ、アナログ信号に変換されてスピーカ６を駆動する。
【０００５】
また、図７は、図６に示すＤ級増幅器（デジタルアンプ）回路のゲートドライバと出力段のＭＯＳトランジスタの部分の構成例を示す図であり、バーンイン試験機能を含む回路の例を示している。
【０００６】
図７に示すＤ級増幅器（デジタルアンプ）回路において、通常の使用時には、信号ＢＩを“Ｈ（Ｈｉｇｈ：論理１）”にすることにより、ＰＷＭ信号をＮＯＲ（ノア）ゲート４２およびＮＡＮＤ（ナンド）ゲート４３を通過させ、信号バッファ用のインバータゲート（単に「インバータ」ともいう）４１により信号増幅し、出力段のＰｃｈ（Ｐチャネル）トランジスタ３１およびＮｃｈトランジスタ３２にゲート信号を印加し、Ｐｃｈ（Ｐチャネル）トランジスタ３１およびＮｃｈ（Ｎチャネル）トランジスタ３２を駆動し、出力信号ＯＵＴを取り出す。この出力信号ＯＵＴは、ＬＰＦ（ローパスフイルタ）を通してアナログ信号に変換される。
【０００７】
また、バーンイン試験を行なう場合は、信号ＢＩを“Ｌ（Ｌｏｗ：論理０）”にすることにより、ＰＷＭ信号をＮＯＲゲート４２およびＮＡＮＤゲート４３により遮断し、また、Ｐｃｈトランジスタ３１およびＮｃｈトランジスタ３２をＯＦＦした状態で、バーンイン試験を行なう。なお、図７中の“Ｈ”、“Ｌ”の符号は、バーンイン試験時の各ゲートの出力状態（論理出力の状態）を示している。
【０００８】
図７に示す回路におけてバーンイン試験を行なう場合には、次のような問題点があった。バーンイン試験時にＢＩを“Ｌ”にすることにより、出力段のＰｃｈトランジスタ３１およびＮｃｈトランジスタ３２は両方ともＯＦＦしているため、トランジスタにスイッチング動作を行なわせた状態でのバーンイン試験が行えないという問題があり、また、Ｐｃｈトランジスタ３１およびＮｃｈトランジスタ３２のゲートにオンオフ信号を印加できないため、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができず、ゲート酸化膜の信頼性が確認できないなどの問題があった。
【０００９】
このため、ＢＩ信号を“Ｈ”にして、ＰＷＭ信号を通過させ、Ｐｃｈトランジスタ３１およびＮｃｈトランジスタ３２をオンオフさせようとすると、Ｐｃｈトランジスタ３１およびＮｃｈトランジスタ３２の大電流スイッチング動作による回路電流および電圧のリンキング（過渡振動によるハンチング）が発生し、試験対象回路に必要以上にストレスを与えるという問題があった。
【００１０】
なお、このようなバーンイン試験に関連する従来技術が提案されている。例えば、半導体集積回路のバーンイン試験において、入力素子数に影響されることなく、最小の外付け部品点数でバーンイン試験を行なうこと発明が開示されている（例えば、特許文献１参照）。この特許文献１の従来技術では、バーンイン試験時に、半導体集積回路の入力端子を固定電位にする必要がある場合に、各入力端子にＰｃｈトランジスタを追加し、このＰｃｈトランジスタをオンさせて、各入力端子を電源電位ＶＤＤに固定するものである。しかしながら、本発明は、半導体集積回路において、通常の使用時に近い状態で回路を動作させてバーンイン試験を行なおうとするものであり、上記従来技術とは、発明の目的と構成が異なるものである。
【００１１】
また、ＤＲＡＭにおいて、行列状に配置された複数個のＭＯＳトランジスタに一斉に電圧ストレスを印加させ、ＭＯＳトランジスタ群に対するストレス加速効率を向上させる発明が開示されている（例えば、特許文献２参照）。しかしながら、本発明は、半導体集積回路において、通常の使用時に近い状態で回路を動作させてバーンイン試験を行なおうとするものであり、上記従来技術とは、発明の目的と構成が異なるものである。
【特許文献１】特開平６−１０９８１５号公報
【特許文献２】特開平４−２３００４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来のＤ級増幅器（デジタルアンプ）の半導体集積回路のバーンイン試験においては、出力段のトランジスタにスイッチング動作を行なわせた状態でのバーンイン試験が行えないという問題や、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができないため、ゲート酸化膜の信頼性が確認できないという問題や、出力段のトランジスタをオンオフさせると、大電流スイッチング動作による回路電流および電圧のリンキングが発生し、試験対象回路に必要以上にストレスを与えるという問題があった。
【００１３】
本発明はこのような問題を解決するためになされたもので、その目的は、Ｄ級増幅器（デジタルアンプ）の半導体集積回路のバーンイン試験において、Ｄ級増幅器（デジタルアンプ）を動作させた時に近い状況、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができるようにし、また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加し、ゲート酸化膜の信頼性を確認することができるようにし、さらに、出力段のＭＯＳトランジスタが動作している際にもリンギングが発生しないようにすることができる、半導体集積回路、およびバーンイン試験方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は上記課題を解決するためになされたものであり、本発明の半導体集積回路は、ＰＷＭ変調部と、該ＰＷＭ変調部から出力されるＰＷＭ信号により出力段のＭＯＳトランジスタを駆動するゲート信号を生成するゲートドライバと、ＰｃｈトランジスタとＮｃｈトランジスタの２つのＭＯＳトランジスタが上下に接続されて構成されると共に、前記Ｐｃｈトランジスタのソースが電源電位ＶＤＤに接続され、該Ｐｃｈトランジスタのドレインが前記Ｎｃｈトランジスタのドレインに接続され、該Ｎｃｈトランジスタのソースが接地電位ＧＮＤに接続され、前記ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点から出力信号を得る出力段のＭＯＳトランジスタ部とを有する半導体集積回路であって、試験用のクロック信号であるＣＬＫ信号を生成するＣＬＫ信号生成手段と、試験時に、前記ＰＷＭ信号に代えて前記ＣＬＫ信号を選択入力するＣＬＫ信号選択手段と、前記ＣＬＫ信号の周期を２Ｔとした場合に、周期２Ｔごとに前記Ｐｃｈトランジスタを期間Ｔより短い期間Ｔ´に渡りオンするゲート信号を生成するＰｃｈトランジスタゲート信号生成手段と、前記Ｐｃｈトランジスタのゲート信号と期間Ｔの時間差を持って、周期２Ｔごとに前記Ｎｃｈトランジスタを前記期間Ｔ´に渡りオンするゲート信号を生成するＮｃｈトランジスタゲート信号生成手段と、前記Ｐｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤまたはその近傍に維持すると共に、前記Ｎｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤレベルまたはその近傍に維持するための電圧供給手段とを備えることを特徴とする。
これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
【００１５】
また、本発明の半導体集積回路は、前記期間Ｔ´が、ＣＬＫ信号の周期を２Ｔとした場合に、略Ｔ／２であることを特徴とする。
これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
また、本発明の半導体集積回路において、前記試験はバーンイン試験であることを特徴とする。
【００１６】
また、本発明の試験方法は、ＰＷＭ変調部と、該ＰＷＭ変調部から出力されるＰＷＭ信号により出力段のＭＯＳトランジスタを駆動するゲート信号を生成するゲートドライバと、ＰｃｈトランジスタとＮｃｈトランジスタの２つのＭＯＳトランジスタが上下に接続されて構成されると共に、前記Ｐｃｈトランジスタのソースが電源電位ＶＤＤに接続され、該Ｐｃｈトランジスタのドレインが前記Ｎｃｈトランジスタのドレインに接続され、該Ｎｃｈトランジスタのソースが接地電位ＧＮＤに接続され、前記ＰｃｈトランジスタおよびＮｃｈトランジスタの接続点から出力信号を得る出力段のＭＯＳトランジスタ部とを有する半導体集積回路における試験方法であって、試験用のクロック信号であるＣＬＫ信号を生成するＣＬＫ信号生成手順と、試験時に、前記ＰＷＭ信号に代えて前記ＣＬＫ信号を選択入力するＣＬＫ信号選択手順と、前記ＣＬＫ信号の周期を２Ｔとした場合に、周期２Ｔごとに前記Ｐｃｈトランジスタを期間Ｔより短い期間Ｔ´に渡りオンするゲート信号を生成するＰｃｈトランジスタゲート信号生成手順と、前記Ｐｃｈトランジスタのゲート信号と期間Ｔの時間差を持って、周期２Ｔごとに前記Ｎｃｈトランジスタを前記期間Ｔ´に渡りオンするゲート信号を生成するＮｃｈトランジスタゲート信号生成手順と、前記Ｐｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤまたはその近傍に維持すると共に、前記Ｎｃｈトランジスタをオンさせる期間Ｔ´に渡り、前記Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤレベルまたはその近傍に維持するための電圧供給手順とを含むことを特徴とする。
これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
また、本発明の試験方法は、バーンイン試験であることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体集積回路においては、バーンイン試験時には、ＰＷＭ信号をＣＬＫ信号（周期２Ｔ）に切り替え、ＰｃｈトランジスタとＮｃｈトランジスタの各々を周期Ｔの時間差を持たして、期間Ｔより短い期間Ｔ´（例えば、Ｔ／２）だけオンにする。つまり、ＰｃｈトランジスタとＮｃｈトランジスタのオンオフのタイミングが重ならないようにする。さらに、Ｐｃｈトランジスタのオン期間中は、該Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタのオン期間中は、該Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤに維持するようにしたので、これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
【００１８】
本発明の半導体集積回路においては、バーンイン試験時には、ＰＷＭ信号をＣＬＫ信号（周期２Ｔ）に切り替え、ＰｃｈトランジスタとＮｃｈトランジスタの各々を周期Ｔの時間差を持たして、期間Ｔより短い期間Ｔ／２だけオンにする。つまり、ＰｃｈトランジスタとＮｃｈトランジスタのオンオフのタイミングが重ならないようにする。さらに、Ｐｃｈトランジスタのオン期間中は、該Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタのオン期間中は、該Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤに維持するようにしたので、これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
【００１９】
また、本発明の試験方法においては、バーンイン試験時には、ＰＷＭ信号をＣＬＫ信号（周期２Ｔ）に切り替え、ＰｃｈトランジスタとＮｃｈトランジスタの各々を周期Ｔの時間差を持たして、期間Ｔより短い期間Ｔ´（例えば、Ｔ／２）だけオンにする。つまり、ＰｃｈトランジスタとＮｃｈトランジスタのオンオフのタイミングが重ならないようにする。さらに、Ｐｃｈトランジスタのオン期間中は、該Ｐｃｈトランジスタのドレインの電位を電源電位ＶＤＤに維持し、Ｎｃｈトランジスタのオン期間中は、該Ｎｃｈトランジスタのドレインの電位を接地電位ＧＮＤに維持するようにしたので、これにより、半導体集積回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができると共に、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにしてバーンイン試験を行なうことができる。また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
【発明を実施するための最良の形態】
【００２０】
次に本発明を実施するための最良の形態について図面を参照して説明する。
図１は、本発明の半導体集積回路におけるＤ級増幅器（デジタルアンプ）回路の構成例を示す図であり、Ｄ級増幅器（デジタルアンプ）回路のゲートドライバ３と出力段のＭＯＳトランジスタ４の部分の構成例を示す図である。なお、Ｄ級増幅器（デジタルアンプ）回路は、図６に示すように、アナログ入力信号をＰＷＭ変調するＰＷＭ変調回路２と、ゲートドライバ３と、出力段のＭＯＳトランジスタ４とで構成されている。
【００２１】
図１に示す回路においては、通常の使用時には、ＰＷＭ信号を入力して、信号の増幅動作を行い、バーンイン試験時には、ＣＬＫ（クロック）信号生成部１１で生成されたＣＬＫ信号を入力してバーンイン試験を行なう。
【００２２】
通常の使用時には、信号ＢＩを“Ｈ（Ｈｉｇｈ：論理１）”にすることにより、ＰＷＭ信号をＡＮＤ（アンド）ゲート１２およびＯＲ（オア）ゲート１５を通過させる。一方、インバータ１３によりＢＩ信号を反転させ“Ｌ”にしてＡＮＤゲート１４の一方の入力端子に加えることにより、ＡＮＤゲート１４により試験用のＣＬＫ信号を阻止する。また、信号ＢＩが“Ｈ”になることにより、ＯＲゲート１７、１８により、遅延素子ＤＥＬＡＹ（１）２６、２７からの信号が阻止される。その結果、通常の使用時には、図２に示すゲートドライバ回路内の太い線で示す配線部分にのみＰＷＭ信号が流れることになり、結果的に図７に示す従来のゲートドライバ回路と同じとなる。
【００２３】
また、バーンイン試験時には、信号ＢＩを“Ｌ”にすることにより、ＰＷＭ信号をＡＮＤゲート１２により遮断する。また、ＢＩ信号をインバータ１３により反転させ“Ｈ”にしてＡＮＤゲート１４の一方の入力端子に加えることにより、ＣＬＫ信号をＡＮＤゲート１４およびＯＲゲート１５を通過させ、このＣＬＫ信号をゲートドライバ回路内に導いて、バーンイン試験を行なう。その結果、バーンイン試験時には、図３に示すゲートドライバ回路内の太い線で示す配線部分にのみ有効な信号が流れることになる。
【００２４】
次に、図３を参照して、ＯＲゲート１５を通過したＣＬＫ信号は、インバータ２１（矢印付のインバータ）に出力される。インバータ２１は、ＢＩ信号“Ｌ”の場合（バーンイン試験時）のみインバータとして機能し、信号ＢＩが“Ｈ”の場合は、非道通状態となるインバータである。
【００２５】
このインバータ２１は、バーンイン試験時にはバッファアンプとしても機能し、遅延回路ＤＥＬＡＹ（２）２２にＣＬＫ信号の反転信号を出力する。遅延回路ＤＥＬＡＹ（２）２２の出力は、Ｐｃｈトランジスタ３１のドレイン側とＮｃｈトランジスタのドレイン側を結ぶ接続点Ａ（信号ＯＵＴが出力される接続点）に接続されており、インバータ２１は、反転されたＣＬＫ信号を遅延回路ＤＥＬＡＹ（２）２２を介して接続点Ａに信号ＯＵＴとして供給する。
【００２６】
遅延回路ＤＥＬＡＹ（２）２２は、遅延回路ＤＥＬＡＹ（１）２６、２７よりも短い時定数を持つ時定数回路で構成されており、接続点Ａの信号ＯＵＴは、図４に示すように遅延回路ＤＥＬＡＹ（２）２２の時定数を伴った充放電波形の信号となる。
【００２７】
また、ＣＬＫ信号はインバータ１９で反転されてＮＡＮＤゲート２３の一方の入力端子の入力信号となる。このＮＡＮＤゲート２３の他方の入力端子には、遅延回路ＤＥＬＡＹ（１）２６の出力信号Ｂ２がＯＲゲート１８を介して入力される。ＮＡＮＤゲート２３の出力信号は、インバータ２４ａ、インバータ２４ｂを通してＰｃｈトランジスタ３１のゲート入力信号Ｐとなる。また、ゲート入力信号Ｐは遅延回路ＤＥＬＡＹ（１）２７の入力信号となる。
【００２８】
ＯＲゲート１８を介してＮＡＮＤゲート２３の入力信号となる遅延回路ＤＥＬＡＹ（１）２６の出力信号Ｂ２は、図４に示すように、信号Ｂ１（Ｎｃｈトランジスタ３２のゲート信号Ｎを反転した信号）を遅延時間ＤＥＬＡＹ（１）だけ遅延させた信号である。従って、ＮＡＮＤゲート２３の出力信号（論理がゲート信号Ｐと同じ信号）は、ＣＬＫ信号が“Ｈ”の期間（ｔ０〜ｔ２）に“Ｈ”に維持されるのに加えて、信号Ｂ２が遅延回路ＤＥＬＡＹ（１）２６により“Ｌ”に維持される期間（時刻ｔ２〜ｔ３）も“Ｈ”に維持され、結局時刻ｔ０〜ｔ３の期間に渡りゲート信号Ｐは“Ｈ”となり、この期間（ｔ０〜ｔ３）はＰｃｈトランジスタ３１がオフとなる。
【００２９】
また、ＣＬＫ信号は、ＮＡＮＤゲート１６の一方の入力端子の入力信号となる。ＮＡＮＤゲート１６の他方の入力端子には、ＯＲゲート１７を介して、遅延回路ＤＥＬＡＹ（１）２７の出力信号が入力される。このＮＡＮＤゲート１６の出力信号は、インバータ２５ａ、インバータ２５ｂ、インバータ２５ｃを介して反転され、Ｎｃｈトランジスタ３２のゲート入力信号Ｎとなる。また、ＮＡＮＤゲート１６の出力信号は、インバータ２５ａ、インバータ２５ｂを介して、遅延回路ＤＥＬＡＹ（１）２６の入力信号となる。
【００３０】
ＯＲゲート１７を介してＮＡＮＤゲート１６の入力信号となる遅延回路ＤＥＬＡＹ（１）２７の出力信号Ａ２は、図４に示すように、信号Ａ１（Ｐｃｈトランジスタ３１のゲート信号Ｐ）を遅延時間ＤＥＬＡＹ（１）だけ遅延させた信号である。従って、ＮＡＮＤゲート１６の出力信号は、ＣＬＫ信号が“Ｌ”の期間（ｔ２〜ｔ４）に“Ｈ”に維持されるのに加えて、信号Ａ２が遅延回路ＤＥＬＡＹ（１）２７により“Ｌ”に維持される期間（時刻ｔ４〜ｔ５）も“Ｈ”に維持され、結局時刻ｔ２〜ｔ５の期間に渡りゲート信号Ｎは“Ｌ”となり、この期間（ｔ２〜ｔ５）はＮｃｈトランジスタ３２がオフとなる。
【００３１】
上述した回路構成と回路動作により、図４に示す、Ｐｃｈトランジスタ３１のゲート入力信号ＰとＮｃｈトランジスタ３２のゲート入力信号Ｎが得られる。図４に示す波形を得るためには、上述したように遅延回路ＤＥＬＡＹ（１）２６、２７の遅延時間をＣＬＫ信号の半周期より短くすると共に、遅延回路ＤＥＬＡＹ（２）２２の遅延時間（充放電時間）よりも長くなるように設定する。また、延回路ＤＥＬＡＹ（２）２２の遅延時間を、ＯＵＴ信号の充放電時間を含めて、遅延回路ＤＥＬＡＹ（１）２６、２７の遅延時間よりも短くなるように設定する。なお、ＣＬＫ信号としては、数１００Ｈｚ〜数ＭＨｚの範囲であり、ＣＬＫ周波数に応じて、遅延回路ＤＥＬＡＹ（１）２６、２７および遅延回路ＤＥＬＡＹ（２）２２の遅延時間を設定する。
【００３２】
図４に示す波形が得られた場合において、時刻ｔ１〜ｔ２の期間に着目すると、この区間では、Ｐｃｈトランジスタ（Ｐｔｒ）３１がオフし、Ｎｃｈトランジスタ（Ｎｔｒ）３２がオンするが、Ｎｃｈトランジスタ３２のオン期間は、Ｐｃｈトランジスタ３１のオフ期間よりも短く、また、Ｐｃｈトランジスタ３１のオフ期間のほぼ真ん中の部分にある。このため、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオンオフが同時または接近したタイミングで生じることはない。さらに、Ｎｃｈトランジスタ３２がオンする期間では、ＯＵＴ信号が“Ｌ”に下がっているため、Ｎｃｈトランジスタ３２のオンの瞬間にＯＵＴ信号の接続点ＡからＧＮＤに大電流が流れることはなく、回路内の電流および電圧にハンチングを生じさせることはない。
【００３３】
一方、時刻ｔ３〜ｔ４の期間に着目すると、この区間では、Ｐｃｈトランジスタ（Ｐｔｒ）３１がオンし、Ｎｃｈトランジスタ（Ｎｔｒ）３２がオフするが、Ｐｃｈトランジスタ３１のオン期間は、Ｎｃｈトランジスタ３２のオフ期間よりも短く、また、Ｎｃｈトランジスタ３２のオフ期間のほぼ真ん中の部分にある。このため、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオンオフが同時または接近したタイミングで生じることはない。さらに、Ｐｃｈトランジスタ３１がオンする期間では、ＯＵＴ信号が“Ｈ”に上がっているため、Ｐｃｈトランジスタ３１のオンの瞬間に電源ＶＤＤからＯＵＴ信号の接続点Ａに大電流が流れることはなく、回路内の電流および電圧にハンチングを生じさせることはない。
【００３４】
このようにして、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２が同時にオンオフすることがなくなり、電流および電圧にハンチングを生じさせることなく、Ｐｃｈトランジスタ３１およびＮｃｈトランジスタ３２にオンオフ動作を行なわせながらバーンイン試験を行なうことができる。
【００３５】
また、接続点Ａ（ＯＵＴ信号）が“Ｈ”の状態で、Ｐｃｈトランジスタ３１をオン（Ｐ点の電圧を“Ｌ”）にする期間においては、Ｐｃｈトランジスタ３１のゲート酸化膜の信頼性試験を行なっていることになる。
【００３６】
また、接続点Ａ（ＯＵＴ信号）が“Ｌ”の状態で、Ｎｃｈトランジスタ３１をオン（Ｎ点の電圧を“Ｈ”）にする期間においては、Ｎｃｈトランジスタ３２のゲート酸化膜の信頼性試験を行なっていることになる。
【００３７】
なお、図５は、Ｐｃｈトランジスタ３１とＮｃｈトランジスタ３２のオン時間をＣＬＫ信号の半周期Ｔの約１／２（Ｔ／２）にした場合の、Ｐｃｈトランジスタ３１のゲート入力信号Ｐと、Ｎｃｈトランジスタ３２のゲート入力信号Ｎと、信号ＯＵＴの波形を示すものである。
【００３８】
図５に示す波形を得るためには、図３に示す遅延回路ＤＥＬＡＹ（１）２６、２７の遅延時間をＣＬＫ信号の半周期Ｔの１／２（Ｔ／２）にすると共に、遅延回路ＤＥＬＡＹ（２）２２の遅延時間（充放電時間）を、遅延回路ＤＥＬＡＹ（１）２６、２７の遅延時間よりも短くなるように設定する。
【００３９】
以上説明したように、本発明の半導体集積回路においては、Ｄ級増幅器（デジタルアンプ）回路を実際に動作させた時に近い状況で、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができる。さらに、出力段のＭＯＳトランジスタが動作している際にも、回路内の電流、電圧にリンギングが発生しないようにすることができる。また、出力段のＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加することができ、ゲート酸化膜の信頼性を確認することができる。
【００４０】
以上、本発明の実施の形態について説明したが、本発明の半導体集積回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００４１】
本発明は、Ｄ級増幅器（デジタルアンプ）の半導体集積回路のバーンイン試験において、Ｄ級増幅器（デジタルアンプ）を動作させた時と近い状況、つまり、矩形波で出力段のＭＯＳトランジスタをドライブしている状況をつくり出すことができるようにし、また、ＭＯＳトランジスタのゲート酸化膜にバイアス電圧による電界を印加し、ゲート酸化膜の信頼性を確認することができるようにし、さらに、出力段のＭＯＳトランジスタが動作している際にもリンギングが発生しないようにする効果を奏するので、本発明は、半導体集積回路およびバーンイン試験方法等に有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体集積回路におけるＤ級増幅器（デジタルアンプ）回路の構成例を示す図である。
【図２】通常使用時の回路説明図である。
【図３】バーンイン試験時の回路説明図である。
【図４】バーンイン試験時の各部の動作波形を示す図である。
【図５】ＤＥＬＡＹ（１）の遅延時間がＴ／２の場合の動作波形を示す図である。
【図６】Ｄ級増幅器（デジタルアンプ）回路の説明図である。
【図７】図６に示すＤ級増幅器（デジタルアンプ）回路のゲートドライバと出力段のＭＯＳトランジスタの構成例を示す図である。
【符号の説明】
【００４３】
１…Ｄ級増幅器（デジタルアンプ）回路、２…ＰＷＭ変調回路、３…ゲートドライバ、４…出力段のＭＯＳトランジスタ、５…ＬＰＦ、６…スピーカ、１１…ＣＬＫ信号生成部、１２、１４…ＡＮＤゲート、１３、１９、２１、２４ａ、２４ｂ、２５ａ、２５ｂ、２５ｃ…インバータ、１５、１７、１８…ＯＲゲート、１６、２３…ＮＡＮＤゲート、２２…遅延回路ＤＥＬＡＹ（２）、２６、２７…遅延回路ＤＥＬＡＹ（１）、３１…Ｐｃｈトランジスタ、３２…Ｎｃｈトランジスタ、４１…インバータ、４２…ＮＯＲゲート、４３…ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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