(57)【要約】【課題】Ｄ／Ａ変換回路の回路面積の縮小。【解決手段】本発明に係るＤ／Ａ変換回路１は、上位ビット群と下位ビット群からなるデジタル信号Ｄ０〜Ｄ５を、複数のアナログ電圧信号Ｖ１〜Ｖ６４のうち一のアナログ電圧信号に変換する。このＤ／Ａ変換回路１は、第１のＤ／Ａ変換器１１と、第２のＤ／Ａ変換器１２と、選択回路１９とを備える。第１のＤ／Ａ変換器１１は、第１の電圧ＶＤＤとそれより低い第２の電圧ＧＮＤとの間の電圧範囲で動作し、下位ビット群Ｄ０〜Ｄ４に応じた第１のアナログ電圧信号を出力する。第２のＤ／Ａ変換器１２は、第３の電圧ＧＮＤとそれより低い第４の電圧ＶＥＥとの間の電圧範囲で動作し、下位ビット群Ｄ０〜Ｄ４に応じた第２のアナログ電圧信号を出力する。選択回路１９は、上位ビット群Ｄ５に応じて、第１のアナログ電圧信号及び第２のアナログ電圧信号のいずれかを選択する。【選択図】      図３
2006310989.tif 000002
【特許請求の範囲】
【請求項１】
上位ビット群と下位ビット群からなるデジタル信号を、複数のアナログ電圧信号のうち前記デジタル信号に応じた一のアナログ電圧信号に変換するＤ／Ａ変換回路であって、
第１の電圧と前記第１の電圧より低い第２の電圧との間の第１の電圧範囲で動作し、前記複数のアナログ電圧信号のうち前記下位ビット群に応じた第１のアナログ電圧信号を出力する第１のＤ／Ａ変換器と、
第３の電圧と前記第２及び第３の電圧より低い第４の電圧との間の第２の電圧範囲で動作し、前記複数のアナログ電圧信号のうち前記下位ビット群に応じた第２のアナログ電圧信号を出力する第２のＤ／Ａ変換器と、
前記上位ビット群に応じて、前記第１のアナログ電圧信号及び前記第２のアナログ電圧信号のいずれかを前記一のアナログ電圧信号として選択する選択回路と
を備える
Ｄ／Ａ変換回路。
【請求項２】
請求項１に記載のＤ／Ａ変換回路であって、
前記第１のＤ／Ａ変換器は、前記複数のアナログ電圧信号のうち前記第１の電圧範囲に対応する第１の電圧信号群を受け取り、前記第１の電圧信号群のうち前記下位ビット群に応じた前記第１のアナログ電圧信号を前記選択回路に出力し、
前記第２のＤ／Ａ変換器は、前記複数のアナログ電圧信号のうち前記第２の電圧範囲に対応する第２の電圧信号群を受け取り、前記第２の電圧信号群のうち前記下位ビット群に応じた前記第２のアナログ電圧信号を前記選択回路に出力する
Ｄ／Ａ変換回路。
【請求項３】
請求項１又は２に記載のＤ／Ａ変換回路であって、
前記選択回路は、前記第１の電圧以上の電圧と前記第４の電圧以下の電圧との間の第３の電圧範囲で動作する
Ｄ／Ａ変換回路。
【請求項４】
請求項１乃至３のいずれかに記載のＤ／Ａ変換回路であって、
前記第２の電圧と前記第３の電圧は同じである
Ｄ／Ａ変換回路。
【請求項５】
請求項４に記載のＤ／Ａ変換回路であって、
前記第２の電圧と前記第３の電圧はシステムグランドである
Ｄ／Ａ変換回路。
【請求項６】
請求項１乃至５のいずれかに記載のＤ／Ａ変換回路であって、
前記第１のＤ／Ａ変換器は、基板上の第１の連続領域に形成され、
前記第２のＤ／Ａ変換器は、前記基板上の前記第１の連続領域と異なる第２の連続領域に形成され、
前記選択回路は、前記基板上の前記第１及び第２の連続領域と異なる第３の連続領域に形成された
Ｄ／Ａ変換回路。
【請求項７】
請求項６に記載のＤ／Ａ変換回路であって、
前記第１のＤ／Ａ変換器、前記第２のＤ／Ａ変換器及び前記選択回路のそれぞれは、ＭＯＳトランジスタを有し、
前記第１の連続領域及び前記第２の連続領域における前記ＭＯＳトランジスタのゲート酸化膜は、前記第３の連続領域におけるＭＯＳトランジスタのゲート酸化膜よりも薄い
Ｄ／Ａ変換回路。
【請求項８】
請求項６に記載のＤ／Ａ変換回路であって、
前記第１のＤ／Ａ変換器、前記第２のＤ／Ａ変換器及び前記選択回路のそれぞれは、ＭＯＳトランジスタを有し、
前記第１の連続領域及び前記第２の連続領域における前記ＭＯＳトランジスタのゲート長は、前記第３の連続領域におけるＭＯＳトランジスタのゲート長よりも短い
Ｄ／Ａ変換回路。
【請求項９】
請求項１乃至８のいずれかに記載のＤ／Ａ変換回路であって、
更に、前記選択回路と出力端子との間に配置されたバッファを備える
Ｄ／Ａ変換回路。
【請求項１０】
請求項９に記載のＤ／Ａ変換回路であって、
前記バッファは、前記第１の電圧以上の電圧と前記第４の電圧以下の電圧との間の第３の電圧範囲で動作する
Ｄ／Ａ変換回路。
【請求項１１】
請求項１乃至８のいずれかに記載のＤ／Ａ変換回路であって、
更に、前記選択回路と出力端子とを接続する配線を所定の電圧にプリチャージするプリチャージ回路を備える
Ｄ／Ａ変換回路。
【請求項１２】
請求項９又は１０に記載のＤ／Ａ変換回路であって、
更に、前記選択回路と前記バッファとを接続する配線を所定の電圧にプリチャージするプリチャージ回路を備える
Ｄ／Ａ変換回路。
【請求項１３】
請求項１１又は１２に記載のＤ／Ａ変換回路であって、
前記プリチャージ回路によるプリチャージは、前記上位ビット群の値が変化する際に行われる
Ｄ／Ａ変換回路。
【請求項１４】
請求項１３に記載のＤ／Ａ変換回路であって、
前記上位ビット群の値が変化する際、前記選択回路が前記プリチャージ回路と前記第１及び第２のＤ／Ａ変換器との電気的接続を切った後に、前記プリチャージが行われる
Ｄ／Ａ変換回路。
【請求項１５】
請求項１１乃至１４のいずれかに記載のＤ／Ａ変換回路であって、
前記所定の電圧は、前記第２の電圧及び前記第３の電圧のいずれかである
Ｄ／Ａ変換回路。
【請求項１６】
請求項１１乃至１４のいずれかに記載のＤ／Ａ変換回路であって、
前記第２の電圧、前記第３の電圧、及び前記所定の電圧は、システムグランドである
Ｄ／Ａ変換回路。
【請求項１７】
請求項１乃至１６のいずれかに記載のＤ／Ａ変換回路であって、
前記デジタル信号は、表示装置の画素に表示される画素データであり、
前記複数のアナログ電圧信号のそれぞれは、画素電圧を示す複数の階調信号である
Ｄ／Ａ変換回路。
【請求項１８】
請求項１乃至１６のいずれかに記載のＤ／Ａ変換回路と、
複数の階調信号を前記複数のアナログ電圧信号として前記Ｄ／Ａ変換回路に供給する階調電圧生成回路と、
画素データを示す前記デジタル信号を受け取り、前記上位ビット群及び前記下位ビット群を前記Ｄ／Ａ変換回路に供給するロジック回路と
を具備する
ディスプレイドライバ。
【請求項１９】
請求項１１乃至１６のいずれかに記載のＤ／Ａ変換回路と、
複数の階調信号を前記複数のアナログ電圧信号として前記Ｄ／Ａ変換回路に供給する階調電圧生成回路と、
画素データを示す前記デジタル信号を受け取り、前記上位ビット群及び前記下位ビット群を前記Ｄ／Ａ変換回路に供給するロジック回路と、
前記上位ビット群の値の変化を検出した場合、制御信号を前記プリチャージ回路に出力する変化検出回路と
を具備し、
前記プリチャージ回路は、前記制御信号に応答して、前記配線を前記所定の電圧にプリチャージする
ディスプレイドライバ。
【請求項２０】
請求項１乃至１０のいずれかに記載のＤ／Ａ変換回路と、
複数の階調信号を前記複数のアナログ電圧信号として前記Ｄ／Ａ変換回路に供給する階調電圧生成回路と、
画素データを示す前記デジタル信号を受け取り、前記上位ビット群及び前記下位ビット群を前記Ｄ／Ａ変換回路に供給するロジック回路と、
前記上位ビット群の値の変化を検出した場合、制御信号を前記ロジック回路に出力する変化検出回路と
を具備し、
前記ロジック回路は、前記制御信号を受け取った場合、ビット値が全て０であるデータを前記下位ビット群として前記第１のＤ／Ａ変換器に供給する
ディスプレイドライバ。
【請求項２１】
請求項１乃至１０のいずれかに記載のＤ／Ａ変換回路と、
複数の階調信号を前記複数のアナログ電圧信号として前記Ｄ／Ａ変換回路に供給する階調電圧生成回路と、
画素データを示す前記デジタル信号を受け取り、前記上位ビット群及び前記下位ビット群を前記Ｄ／Ａ変換回路に供給するロジック回路と、
前記上位ビット群の値の変化を検出した場合、制御信号を前記ロジック回路に出力する変化検出回路と
を具備し、
前記ロジック回路は、前記制御信号を受け取った場合、ビット値が全て１であるデータを前記下位ビット群として前記第２のＤ／Ａ変換器に供給する
ディスプレイドライバ。
【請求項２２】
請求項１８乃至２１のいずれかに記載のディスプレイドライバであって、
第１のレベルシフト回路と、
第２のレベルシフト回路と
を更に具備し、
前記第１のレベルシフト回路は、前記ロジック回路から前記下位ビット群を受け取り、前記下位ビット群を前記第１の電圧範囲に適合するように変換した後、前記下位ビット群を前記第１のＤ／Ａ変換器に出力し、
前記第２のレベルシフト回路は、前記ロジック回路から前記下位ビット群を受け取り、前記下位ビット群を前記第２の電圧範囲に適合するように変換した後、前記下位ビット群を前記第２のＤ／Ａ変換器に出力する
ディスプレイドライバ。
【請求項２３】
請求項２２に記載のディスプレイドライバであって、
第３のレベルシフト回路を更に具備し、
前記第３のレベルシフト回路は、前記ロジック回路から前記上位ビット群を受け取り、前記上位ビット群を前記第１の電圧以上の電圧と前記第４の電圧以下の電圧との間の第３の電圧範囲に適合するように変換した後、前記上位ビット群を前記選択回路に出力する
ディスプレイドライバ。
【請求項２４】
請求項１８乃至２３のいずれかに記載のディスプレイドライバと、
複数の画素を有する表示パネルと
を具備し、
前記ディスプレイドライバは、前記一のアナログ電圧信号として選択された階調信号を、前記複数の画素のいずれかに供給する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路に関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するＤ／Ａ変換回路として、抵抗ストリング方式や、スイッチドキャパシタ方式など様々な方式が知られている。抵抗ストリング方式によれば、抵抗分圧によって複数の基準電圧から生成された複数の階調電圧が、複数のスイッチに供給され、その複数の階調電圧からデジタル信号に応じた所望の階調電圧が選択される。スイッチドキャパシタ方式によれば、スイッチと容量が用いられる。
【０００３】
このようなＤ／Ａ変換回路は、液晶表示装置を駆動するための液晶ドライバにも用いられる。液晶表示では、自然な階調表示を実現するためにガンマ補正が行われるため、Ｄ／Ａ変換回路に対する入力信号と出力信号との関係は線形ではなく非線形である。そのため、特に液晶表示装置においては、単調増加特性に優れた抵抗ストリング方式のＤ／Ａ変換回路が用いられることが多い。
【０００４】
例えば、特許文献１の図３には、抵抗ストリング方式のＤ／Ａ変換回路が開示されている。このＤ／Ａ変換回路は、入力される６ビットのデジタル信号（Ｄ０〜Ｄ５）に応じた階調電圧を、６４種類の階調電圧から選択する。具体的には、デジタル信号の最下位ビットＤ０により６４個のスイッチが制御され、上記６４種類の階調電圧から３２種類の階調電圧が選択される。デジタル信号Ｄ１により３２個のスイッチが制御され、上記３２種類の階調電圧から１６種類の階調電圧が選択される。デジタル信号Ｄ２により１６個のスイッチが制御され、上記１６種類の階調電圧から８種類の階調電圧が選択される。デジタル信号Ｄ３により８個のスイッチが制御され、上記８種類の階調電圧から４種類の階調電圧が選択される。デジタル信号Ｄ４により４個のスイッチが制御され、上記４種類の階調電圧から２種類の階調電圧が選択される。デジタル信号の最上位ビットＤ５により２個のスイッチが制御され、上記２種類の階調電圧から１種類の階調電圧が選択される。このように、トーナメント方式で所望の階調電圧が選択され、液晶表示装置が駆動される。
【０００５】
【特許文献１】特開２００２−１７５０６０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
液晶表示装置において、液晶の駆動電圧は、デジタル信号を記憶するラッチ回路などのロジック部の動作電圧に比べ高い。そのため、液晶を駆動するＤ／Ａ変換回路を構成する素子の耐圧は、ロジック部を構成する素子の耐圧に比べ高くなるように設計される。ＭＯＳトランジスタの耐圧をより高くするためには、ゲート長Ｌをより長くし、ゲート酸化膜Ｔｏｘをより厚くする必要がある。しかしながら、このことはトランジスタの駆動能力の低下を招く。トランジスタの駆動能力を維持するためには、ゲート幅Ｗをより大きくする必要がある。つまり、Ｄ／Ａ変換回路を構成する素子の耐圧が高くなるほど、指数関数的に回路面積が大きくなってしまう。
【課題を解決するための手段】
【０００７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明に係るＤ／Ａ変換回路（１）は、上位ビット群（Ｄ５）と下位ビット群（Ｄ０〜Ｄ４）からなるデジタル信号（Ｄ０〜Ｄ５）を、複数のアナログ電圧信号（Ｖ１〜Ｖ６４）のうちそのデジタル信号（Ｄ０〜Ｄ５）に応じた一のアナログ電圧信号に変換する。具体的には、本発明に係るＤ／Ａ変換回路（１）は、第１のＤ／Ａ変換器（１１）と、第２のＤ／Ａ変換器（１２）と、選択回路（１９）とを備える。
【０００９】
第１のＤ／Ａ変換器（１１）は、第１の電圧（ＶＤＤ）と第１の電圧（ＶＤＤ）より低い第２の電圧（ＧＮＤ）との間の第１の電圧範囲（ＶＤＤ〜ＧＮＤ）で動作する。この第１のＤ／Ａ変換器（１１）は、複数のアナログ電圧信号（Ｖ１〜Ｖ６４）のうち第１の電圧範囲（ＶＤＤ〜ＧＮＤ）に対応する第１の電圧信号群（Ｖ３３〜Ｖ６４）を受け取り、その第１の電圧信号群（Ｖ３３〜Ｖ６４）のうち下位ビット群（Ｄ０〜Ｄ４）に応じた第１のアナログ電圧信号を選択回路（１９）に出力する。
【００１０】
一方、第２のＤ／Ａ変換器（１２）は、第３の電圧（ＧＮＤ）と第２及び第３の電圧（ＧＮＤ）より低い第４の電圧（ＶＥＥ）との間の第２の電圧範囲（ＧＮＤ〜ＶＥＥ）で動作する。この第２のＤ／Ａ変換器（１２）は、複数のアナログ電圧信号（Ｖ１〜Ｖ６４）のうち第２の電圧範囲（ＧＮＤ〜ＶＥＥ）に対応する第２の電圧信号群（Ｖ１〜Ｖ３２）を受け取り、その第２の電圧信号群（Ｖ１〜Ｖ３２）のうち下位ビット群（Ｄ０〜Ｄ４）に応じた第２のアナログ電圧信号を選択回路（１９）に出力する。
【００１１】
選択回路（１９）は、上位ビット群（Ｄ５）に応じて、第１のアナログ電圧信号及び第２のアナログ電圧信号のいずれかを、上記一のアナログ電圧信号として選択する。この選択回路（１９）は、第１の電圧（ＶＤＤ）以上の電圧（ＶＤＤ）と第４の電圧（ＶＥＥ）以下の電圧（ＶＥＥ）との間の第３の電圧範囲（ＶＤＤ〜ＶＥＥ）で動作する。
【００１２】
第３の電圧範囲（ＶＤＤ〜ＶＥＥ）で動作する選択回路（１９）等は、高電圧素子で製造される。しかしながら、第１の電圧範囲（ＶＤＤ〜ＧＮＤ）で動作する第１のＤ／Ａ変換器（１１）や、第２の電圧範囲（ＧＮＤ〜ＶＥＥ）で動作する第２のＤ／Ａ変換器（１２）に関しては、高電圧素子より耐圧の低い中電圧素子で製造することが可能である。すなわち、本発明によれば、Ｄ／Ａ変換回路（１）を構成する素子の耐圧は従来に比べ低くて構わないので、その素子のゲート長Ｌやゲート幅Ｗを小さく設計することが可能となる。従って、そのＤ／Ａ変換回路（１）の回路面積を縮小することが可能となる。また、第１のＤ／Ａ変換器（１１）及び第２のＤ／Ａ変換器（１２）の動作電圧が低減されるので、Ｄ／Ａ変換回路（１）の消費電力を低減することが可能となる。
【００１３】
特に、本発明に係るＤ／Ａ変換回路（１）は、液晶ディスプレイ等の表示装置（６０）を駆動するためのディスプレイドライバ（６１）に適用されると好適である。この場合、上記デジタル信号（Ｄ０〜Ｄ５）は、表示装置（６０）の画素に表示される画素データである。また、上記複数のアナログ電圧信号（Ｖ１〜Ｖ６４）のそれぞれは、階調電圧生成回路（４）によって生成され画素電圧を示す複数の階調信号である。表示装置（６０）は、複数の画素（６６）を有する表示パネル（６３）を備え、ディスプレイドライバ（６１）は、上記一のアナログ電圧信号として選択された階調信号を、複数の画素（６６）のいずれかに供給する。これにより、画像が表示パネル（６３）に表示される。
【００１４】
一般的に、液晶の駆動電圧は、デジタル信号（Ｄ０〜Ｄ５）を記憶するラッチ回路（３１）などのロジック部（２）の動作電圧に比べ高い。その駆動電圧を供給するためのＤ／Ａ変換回路（１）は、従来高電圧素子で構成されていたが、本発明に係る構成によれば、そのＤ／Ａ変換回路（１）を、従来よりも低い耐圧の素子で構成することが可能である。Ｄ／Ａ変換回路（１）の回路面積が縮小されるので、ディスプレイドライバ（６１）及び表示装置（６０）の回路面積も縮小される。また、ディスプレイドライバ（６１）及び表示装置（６０）の消費電力が低減される。
【発明の効果】
【００１５】
本発明によれば、Ｄ／Ａ変換回路の回路面積を縮小することが可能となる。また、そのＤ／Ａ変換回路の消費電力を低減することが可能となる。更に、そのＤ／Ａ変換回路を使用する表示装置の消費電力を低減することが可能となる。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照して、本発明の実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されることを意味しない。例えば、以下の説明において６ビットのデジタル信号が扱われるが、本発明において扱われるデジタル信号のビット数は５以上でも７以下でもよい。
【００１７】
まず、本明細書で用いられる用語の定義が行われる。Ｄ／Ａ変換回路は、あるデジタル信号を、そのデジタル信号に応じたアナログ電圧信号に変換する。そのデジタル信号は、例えば図１に示されるように、６ビットのデジタル信号（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）である。このデジタル信号の最上位ビット（MSB: Most Significant Bit）はＤ５であり、最下位ビット（LSB: Least Significant Bit）はＤ０である。本明細書において、「上位ビット群」とは、最上位ビットを含む少なくとも１つの上位ビットからなるビット群を意味する。また、「下位ビット群」とは、最下位ビットを含む少なくとも１つの下位ビットからなるビット群を意味する。例えば図１に示されるように、上位ビット群は最上位ビットＤ５のみを含み、下位ビット群は最上位ビット以外のビットＤ４〜Ｄ０を含んでいる。
【００１８】
この６ビットのデジタル信号は、６４種類のデータを表現できる。その６４種類のデータは、それぞれ６４種類のアナログ電圧信号に対応付けられる。その６４種類のアナログ電圧信号のそれぞれの電圧は、その値に基づいて順番にＶ１〜Ｖ６４で表され、図２に示されるように、電圧Ｖ１が最も低く、電圧Ｖ６４が最も高いとする。また、６４種類の電圧のうち比較的高い電圧群Ｖ３３〜Ｖ６４は、少なくとも「第１の電圧範囲」に含まれ、比較的低い電圧群Ｖ１〜Ｖ３２は、少なくとも「第２の電圧範囲」に含まれるとする。図２に示されるように、「第１の電圧範囲」は、第１の電圧ＶＤＤ（例：３Ｖ）と、その第１の電圧ＶＤＤより低い第２の電圧（例：０Ｖ）との間の範囲として規定される。また、「第２の電圧範囲」は、第３の電圧（例：０Ｖ）と、第２及び第３の電圧より低い第４の電圧ＶＥＥ（例：−３Ｖ）との間の範囲として規定される。つまり、第１の電圧範囲は、第２の電圧範囲よりも高い領域をカバーしている。更に、全ての電圧Ｖ１〜Ｖ６４を含む電圧範囲は、「第３の電圧範囲」として参照されるとする。この「第３の電圧範囲」は、第１の電圧ＶＤＤ以上の電圧（例：５Ｖ）と、第４の電圧ＶＥＥ以下の電圧（−５Ｖ）との間の範囲として規定される。
【００１９】
６４種類のアナログ電圧信号のうち、第１の電圧範囲に含まれる電圧Ｖ３３〜Ｖ６４を有するグループは、「第１の電圧信号群」と参照されるとする。また、第２の電圧範囲に含まれる電圧Ｖ１〜Ｖ３２を有するグループは、「第２の電圧信号群」と参照されるとする。以下、符号Ｖ１〜Ｖ６４の各々は、電圧値とともにその電圧を有するアナログ電圧信号を指し示す場合がある。例えば、第１の電圧範囲に対応する第１の電圧信号群は、「第１の電圧信号群Ｖ３３〜Ｖ６４」と参照され、第２の電圧範囲に対応する第２の電圧信号群は、「第２の電圧信号群Ｖ１〜Ｖ３２」と参照される場合がある。
【００２０】
以上に示された６ビットのデジタル信号Ｄ０〜Ｄ５と、６４種類のアナログ電圧信号Ｖ１〜Ｖ６４が対応付けられる。例えば、デジタル信号“００００００”は、アナログ電圧信号Ｖ１に対応し、デジタル信号“０１１１１１”は、アナログ電圧信号Ｖ３２に対応する。つまり、最上位ビットＤ５が“０”のデジタル信号は、第２の電圧信号群Ｖ１〜Ｖ３２に対応している。また、デジタル信号“１０００００”は、アナログ電圧信号Ｖ３３に対応し、デジタル信号“１１１１１１”は、アナログ電圧信号Ｖ６４に対応する。つまり、最上位ビットＤ５が“１”のデジタル信号は、第１の電圧信号群Ｖ３３〜Ｖ６４に対応している。言い換えれば、最上位ビットＤ５（上位ビット群）は、第１の電圧信号群Ｖ３３〜Ｖ６４と第２の電圧信号群Ｖ１〜Ｖ３２のいずれかの選択に関連している。一方、下位ビット群（Ｄ０〜Ｄ４）は、第１の電圧信号群Ｖ３３〜Ｖ６４あるいは第２の電圧信号群Ｖ１〜Ｖ３２の中の１つのアナログ電圧信号に関連している。
【００２１】
本発明の実施の形態に係るＤ／Ａ変換回路は、上記デジタル信号Ｄ０〜Ｄ５を入力し、複数のアナログ電圧信号Ｖ１〜Ｖ６４のうちそのデジタル信号Ｄ０〜Ｄ５に応じた１つのアナログ電圧信号を出力する。以下、そのＤ／Ａ変換回路の構成、動作及び効果が詳しく説明される。
【００２２】
（回路構成）
図３は、本発明の実施の形態に係るＤ／Ａ変換回路１の構成を示す回路ブロック図である。図３に示されるように、このＤ／Ａ変換回路１は、デジタル信号（上位ビット群Ｄ５、下位ビット群Ｄ０〜Ｄ４）、及び複数のアナログ電圧信号Ｖ１〜Ｖ６４を受け取る。また、Ｄ／Ａ変換回路１は、第１のＤ／Ａ変換器１１、第２のＤ／Ａ変換器１２、プリチャージ回路１５、バッファ１７、出力端子１８、及び選択回路１９を備えている。
【００２３】
第１のＤ／Ａ変換器１１は、デジタル信号の下位ビット群Ｄ０〜Ｄ４及び第１の電圧信号群Ｖ３３〜Ｖ６４を受け取る。そして、第１のＤ／Ａ変換器１１は、その第１の電圧信号群Ｖ３３〜Ｖ６４のうち、下位ビット群Ｄ０〜Ｄ４に応じたアナログ電圧信号を選択する。この第１の電圧信号群Ｖ３３〜Ｖ６４の中から選択されるアナログ電圧信号は、「第１のアナログ電圧信号」と参照される。その第１のアナログ電圧信号は、第１のＤ／Ａ変換器１１から選択回路１９に出力される。
【００２４】
第２のＤ／Ａ変換器１２は、デジタル信号の下位ビット群Ｄ０〜Ｄ４及び第２の電圧信号群Ｖ１〜Ｖ３２を受け取る。そして、第２のＤ／Ａ変換器１２は、その第２の電圧信号群Ｖ１〜Ｖ３２のうち、下位ビット群Ｄ０〜Ｄ４に応じたアナログ電圧信号を選択する。この第２の電圧信号群Ｖ１〜Ｖ３２の中から選択されるアナログ電圧信号は、「第２のアナログ電圧信号」と参照される。その第２のアナログ電圧信号は、第２のＤ／Ａ変換器１２から選択回路１９に出力される。
【００２５】
これら第１のＤ／Ａ変換器１１や第２のＤ／Ａ変換器１２の回路構成が、図４Ａ及び図４Ｂに例示されている。簡単のため、２ビットのデジタル信号（Ｄ０，Ｄ１）の場合が説明される。図４Ａに示されたＤ／Ａ変換器は、インバータａ１，ａ２、ＡＮＤ回路ａ３〜ａ６、及びトランジスタ（スイッチ）ａ７〜ａ１０を有している。デジタル信号は、インバータａ１，ａ２やＡＮＤ回路ａ３〜ａ６などの論理回路でデコードされる。これにより４個のスイッチａ７〜ａ１０のうち１個のスイッチがオンされ、４種類の電圧Ｖ１〜Ｖ４のうちデジタル信号に応じた一の電圧が出力される。図４Ｂに示されたＤ／Ａ変換器は、複数のトランジスタｂ１〜ｂ１６及びインバータｂ１７，ｂ１８を有している。但し、トランジスタｂ１，ｂ３，ｂ５，ｂ８，ｂ１０，ｂ１１，ｂ１４，及びｂ１６は、エンハンスメント型トランジスタであり、それ以外は常時オンのディプレッション型トランジスタである。各トランジスタのゲートには、デジタル信号（Ｄ０，Ｄ１）及びその反転信号のいずれかが入力される。これにより、４種類の電圧Ｖ１〜Ｖ４のうちデジタル信号に応じた一の電圧が出力される。デジタル信号のビット数が異なる場合でも、同様の原理でＤ／Ａ変換器が実現される。また、図示されないが、第１及び第２のＤ／Ａ変換器１１、１２は、Ｒ−２Ｒ方式やスイッチドキャパシタ方式のＤ／Ａ変換器であってもよい。これらの方式の場合、Ｄ／Ａ変換器は内部にバッファを備えているため、後述のバッファ１７は削除されてもよい。
【００２６】
本実施の形態によれば、第１のＤ／Ａ変換器１１は、少なくとも第１の電圧範囲（第１の電圧〜第２の電圧：図２参照）で動作するように構成されている。第１の電圧として正の電圧ＶＤＤが例示され、第２の電圧としてシステムグランドＧＮＤが例示される。この場合、第１のＤ／Ａ変換器１１は、正の電圧範囲ＶＤＤ〜ＧＮＤで動作するように構成される。第１のＤ／Ａ変換器１１は、正の電圧範囲ＶＤＤ〜ＧＮＤに対応する第１の電圧信号群Ｖ３３〜Ｖ６４を受け取り、その第１の電圧信号群Ｖ３３〜Ｖ６４から第１のアナログ電圧信号を選択する。第１のＤ／Ａ変換器１１に入力される下位ビット群Ｄ０〜Ｄ４は、レベルシフト回路等により第１の電圧範囲ＶＤＤ〜ＧＮＤに適合するように調整されればよい。
【００２７】
また、第２のＤ／Ａ変換器１２は、少なくとも第２の電圧範囲（第３の電圧〜第４の電圧：図２参照）で動作するように構成されている。第３の電圧としてシステムグランドＧＮＤが例示され、第４の電圧として負の電圧ＶＥＥが例示される。この場合、第２のＤ／Ａ変換器１２は、負の電圧範囲ＧＮＤ〜ＶＥＥで動作するように構成される。第２のＤ／Ａ変換器１２は、負の電圧範囲ＧＮＤ〜ＶＥＥに対応する第２の電圧信号群Ｖ１〜Ｖ３２を受け取り、その第２の電圧信号群Ｖ１〜Ｖ３２から第２のアナログ電圧信号を選択する。第２のＤ／Ａ変換器１２に入力される下位ビット群Ｄ０〜Ｄ４は、レベルシフト回路等により第２の電圧範囲ＧＮＤ〜ＶＥＥに適合するように調整されればよい。
【００２８】
尚、上記例において、第２の電圧と第３の電圧は同じであり、システムグランドＧＮＤである。しかし、第２の電圧と第３の電圧は、「第１の電圧＞第２の電圧＞第４の電圧、第１の電圧＞第３の電圧＞第４の電圧」の関係を満たせば別々の電圧であってもよい。
【００２９】
次に、選択回路１９の説明が行われる。本実施の形態に係る選択回路１９は、第１、第２のＤ／Ａ変換器１１、１２と出力端子１８との間に介在している。この選択回路１９は、第１のＤ／Ａ変換器１１から上述の第１のアナログ電圧信号を受け取り、第２のＤ／Ａ変換器１２から上述の第２のアナログ電圧信号を受け取る。また、選択回路１９は、デジタル信号の上位ビット群（最上位ビットＤ５）を受け取る。上述の通り、この最上位ビットＤ５は、その値により第１の電圧信号群Ｖ３３〜Ｖ６４と第２の電圧信号群Ｖ１〜Ｖ３２のいずれかを指し示している。また、第１のアナログ電圧信号は、第１の電圧信号群Ｖ３３〜Ｖ６４から選択されたアナログ電圧信号であり、第２のアナログ電圧信号は、第２の電圧信号群Ｖ１〜Ｖ３２から選択されたアナログ電圧信号である。よって、選択回路１９は、最上位ビットＤ５に応じて、第１のアナログ電圧信号と第２のアナログ電圧信号のいずれかを選択することができる。
【００３０】
より具体的には、図３に示されるように、本実施の形態に係る選択回路１９は、スイッチ１３とスイッチ１４を有している。スイッチ１３は、第１のＤ／Ａ変換器１１の出力とノード１６に接続されている。また、スイッチ１４は、第２のＤ／Ａ変換器１２の出力とノード１６に接続されている。最上位ビットＤ５が“１”の場合、スイッチ１３が閉じ、スイッチ１４が開く。これにより、第１のＤ／Ａ変換器１１で選択された第１のアナログ電圧信号が、ノード１６に出力される。一方、最上位ビットＤ５が“０”の場合、スイッチ１３が開き、スイッチ１４が閉じる。これにより、第２のＤ／Ａ変換器１２で選択された第２のアナログ電圧信号が、ノード１６に出力される。このように、選択回路１９は、最上位ビットＤ５に基づいて、第１のアナログ電圧信号と第２のアナログ電圧信号のいずれかをノード１６に出力する。
【００３１】
選択回路１９は、全てのアナログ電圧信号Ｖ１〜Ｖ６４を扱う。そのため、本実施の形態に係る選択回路１９は、第３の電圧範囲（図２参照）で動作するように構成されている。上記例の場合、選択回路１９は、少なくとも電圧範囲ＶＤＤ〜ＶＥＥで動作するように構成されている。また、選択回路１９に入力される上位ビットＤ５は、レベルシフト回路等により第３の電圧範囲ＶＤＤ〜ＶＥＥに適合するように調整されればよい。
【００３２】
次に、バッファ１７の説明が行われる。バッファ１７は、選択回路１９と、その選択回路１９によって決定された一のアナログ電圧信号を外部に出力するための出力端子１８との間に配置されている。具体的には、図３に示されるように、バッファ１７は、ノード１６と出力端子１８との間に介在している。選択回路１９と同様に、このバッファ１７も、第３の電圧範囲（図２参照）で動作するように構成されている。上記例の場合、バッファ１７は、少なくとも電圧範囲ＶＤＤ〜ＶＥＥで動作するように構成されている。このバッファ１７により、アナログ電圧信号を高速に駆動することができる。尚、バッファ１７は、ボルテージフォロアであることが好ましいが、出力／入力特性が１より大きい増幅器であってもよい。
【００３３】
次に、プリチャージ回路１５の説明が行われる。本実施の形態に係るプリチャージ回路１５は、ノード１６、すなわち、選択回路１９のスイッチ１３及びスイッチ１４の出力に接続されている。このプリチャージ回路１５は、デジタル信号の上位ビット群（最上位ビットＤ５）を受け取り、その上位ビット群に応じてノード１６を所定の電圧にプリチャージする。言い換えれば、プリチャージ回路１５は、上位ビット群に基づいて、選択回路１９と出力端子１８（バッファ１７）を接続する配線を、所定の電圧にプリチャージする。
【００３４】
ノード１６を所定の電圧にプリチャージするのは、選択回路１９を介して第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に耐圧以上の電圧が印加されないようにするためである。従って、そのプリチャージ動作は、選択回路１９のスイッチ１３及びスイッチ１４の両方が開いた状態で実行される。言い換えれば、選択回路１９がプリチャージ回路１５（ノード１６）と第１、第２のＤ／Ａ変換器１１、１２との電気的接続を切った後、プリチャージ回路はノード１６を所定の電圧にプリチャージする。また、その所定の電圧は、第２の電圧と第３の電圧のいずれかであると好ましい。例えば、最上位ビットＤ５が“１”の場合、プリチャージ回路１５は、第２の電圧をノード１６に印加し、最上位ビットＤ５が“０”の場合、プリチャージ回路１５は、第３の電圧をノード１６に印加する。
【００３５】
上記例の場合、ノード１６にプリチャージされる所定の電圧は、システムグランドＧＮＤである。この場合、図３に示されるように、プリチャージ回路１５は、グランドとノード１６との間に介在するプリチャージスイッチを有している。このプリチャージスイッチは、上位ビット群によって制御され、例えば上位ビット群（最上位ビットＤ５）の値が変化する際に、ノード１６をシステムグランドＧＮＤにプリチャージする。
【００３６】
このプリチャージ回路１５による作用・効果を具体的に説明するために、次のような例を考える。第１のＤ／Ａ変換器１１の動作電圧が＋３〜０Ｖ（第１の電圧範囲ＶＤＤ〜ＧＮＤ）であるとする。また、第２のＤ／Ａ変換器１２の動作電圧が０〜−３Ｖ（第２の電圧範囲ＧＮＤ〜ＶＥＥ）であり、その耐圧が４Ｖであるとする。この場合、第２のＤ／Ａ変換器１２には＋１Ｖまでしか電圧を印加できない。プリチャージ回路１５が無い場合、第１のＤ／Ａ変換器１１で選択されるアナログ電圧信号Ｖ３３〜Ｖ６４によって、第２のＤ／Ａ変換器１２に＋１Ｖ以上の電圧が印加される可能性がある。これは、素子寿命の著しい低下を招く。本実施の形態によれば、上位ビット群の値が変化する際、選択回路１９のスイッチ１３及びスイッチ１４がオフし、プリチャージ回路１５がノード１６をシステムグランドＧＮＤにプリチャージする。これにより、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に耐圧以上の電圧が印加されることを防ぐことが可能となる。従って、素子寿命の低下が防止される。尚、選択回路１９と同様に、このプリチャージ回路１５も、第３の電圧範囲（図２参照）で動作するように構成されればよい。
【００３７】
（動作例）
次に、図３を参照しながら、本実施の形態に係るＤ／Ａ変換回路１の全体的な動作を説明する。例として、６ビットのデジタル信号“００００００”、“１０００００”、及び“１１１１１１”が入力される場合を考える。まず、デジタル信号“００００００”が入力される。この時、上位ビット群は“０”であり、下位ビット群は“０００００”である。第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２は、その下位ビット群に応じて、それぞれ第１のアナログ電圧信号Ｖ３３及び第２のアナログ電圧信号Ｖ１を選択回路１９に出力する。選択回路１９においては、上位ビット群に応じて、スイッチ１３がオフしスイッチ１４がオンする。これにより、第２のアナログ電圧信号Ｖ１が、バッファ１７を通して出力端子１８から出力される。
【００３８】
続いて、デジタル信号“１０００００”が入力される。この時、上位ビット群は“１”であり、下位ビット群は“０００００”である。上位ビット群（最上位ビットＤ５）が、“０”から“１”に変化しているので、選択回路１９のスイッチ１３及びスイッチ１４がオフし、プリチャージ回路１５がノード１６をシステムグランドＧＮＤにプリチャージする。その後、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２は、下位ビット群に応じて、それぞれ第１のアナログ電圧信号Ｖ３３及び第２のアナログ電圧信号Ｖ１を選択回路１９に出力する。選択回路１９においては、上位ビット群に応じて、スイッチ１３がオンしスイッチ１４がオフする。これにより、第１のアナログ電圧信号Ｖ３３が、バッファ１７を通して出力端子１８から出力される。
【００３９】
続いて、デジタル信号“１１１１１１”が入力される。この時、上位ビット群は“１”であり、下位ビット群は“１１１１１”である。上位ビット群（最上位ビットＤ５）は“１”のままなので、スイッチ１３のみがオンした状態が維持され、また、プリチャージ動作は行われない。つまり、上位ビット群が変化しない場合は、耐圧以上の電圧がＤ／Ａ変換器１１、１２に印加される恐れはないので、プリチャージ動作は行われない。これにより、プリチャージによる無駄な充放電電力を削減することが可能となる。第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２は、下位ビット群に応じて、それぞれ第１のアナログ電圧信号Ｖ６４及び第２のアナログ電圧信号Ｖ３２を選択回路１９に出力する。選択回路１９においては、スイッチ１３がオンし、スイッチ１４がオフしている。これにより、第１のアナログ電圧信号Ｖ６４が、バッファ１７を通して出力端子１８から出力される。
【００４０】
このように、デジタル信号“００００００”、“１０００００”、及び“１１１１１１”のそれぞれに応じたアナログ電圧信号Ｖ１、Ｖ３３、及びＶ６４が、出力端子１８から出力される。すなわち、本実施の形態に係るＤ／Ａ変換回路１は、「Ｄ／Ａ変換回路」としての所望の動作を実現している。
【００４１】
（素子構造）
本実施の形態において、選択回路１９、プリチャージ回路１５、及びバッファ１７は、第３の電圧範囲ＶＤＤ〜ＶＥＥで動作するように構成され、それらは「高電圧素子」で製造される。第１のＤ／Ａ変換器１１は、上述のように、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作するように構成される。従って、第１のＤ／Ａ変換器１１を、高電圧素子より耐圧の低い「中電圧素子」で製造することが可能である。第２のＤ／Ａ変換器１２は、上述のように、第２の電圧範囲ＧＮＤ〜ＶＥＥで動作するように構成される。従って、第２のＤ／Ａ変換器１２を、高電圧素子より耐圧の低い「中電圧素子」で製造することが可能である。このような動作電圧の違いや耐圧の違いにより現れる特徴が以下に説明される。
【００４２】
図５は、本実施の形態に係るＤ／Ａ変換回路１のレイアウトを概略的に示す上面図である。各回路の動作電圧（使用電圧）は異なるため、使用電圧が異なる回路は、基板上の異なる領域に配置される。例えば、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作する第１のＤ／Ａ変換器１１は、基板１００上の第１の連続領域Ｒ１に形成される。第２の電圧範囲ＧＮＤ〜ＶＥＥで動作する第２のＤ／Ａ変換器１２は、基板１００上の第２の連続領域Ｒ２に形成される。第３の電圧範囲ＶＤＤ〜ＶＥＥで動作する選択回路１９、プリチャージ回路１５、及びバッファ１７は、基板１００上の第３の連続領域Ｒ３に形成される。各連続領域は深いウェル層を用いることによって分離され、それぞれの連続領域Ｒ１〜Ｒ３には、異なる範囲の範囲が印加される。複数のＤ／Ａ変換回路１が形成される場合、複数の第１のＤ／Ａ変換器１１は連続領域Ｒ１に連続的に配置され、複数の第２のＤ／Ａ変換器１２は連続領域Ｒ２に連続的に配置され、複数の選択回路１９は連続領域Ｒ３に連続的に配置されればよい。
【００４３】
図６は、図５における線Ｂ−Ｂ’に沿った構造を模式的に示す断面図である。Ｐ型基板１００中に、第１Ｎウェル１１０、第２Ｎウェル１２０、及び第３Ｎウェル１３０が形成されている。上述の第１〜第３の連続領域Ｒ１〜Ｒ３は、第１〜第３Ｎウェル１１０、１２０、１３０のそれぞれに対応する。
【００４４】
第１Ｎウェル１１０にはＰウェル１１２が形成されている。第１Ｎウェル１１０及びＰウェル１１２には、システムグランドＧＮＤ及び第１の電圧ＶＤＤが印加されている。また、第１Ｎウェル１１０上にはＰチャネルＭＯＳトランジスタＱ１ｐが形成され、Ｐウェル１１２上にはＮチャネルＭＯＳトランジスタＱ１ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜１１４を介して基板１００上に形成されている。これらＭＯＳトランジスタＱ１ｐ、Ｑ１ｎにより、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作する第１のＤ／Ａ変換器１１が構成されている。つまり、ＭＯＳトランジスタＱ１ｐ、Ｑ１ｎは、中電圧素子である。
【００４５】
第２Ｎウェル１２０にはＰウェル１２２が形成されている。第２Ｎウェル１２０及びＰウェル１２２には、第４の電圧ＶＥＥ及びシステムグランドＧＮＤが印加されている。また、第２Ｎウェル１２０上にはＰチャネルＭＯＳトランジスタＱ２ｐが形成され、Ｐウェル１２２上にはＮチャネルＭＯＳトランジスタＱ２ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜１２４を介して基板１００上に形成されている。これらＭＯＳトランジスタＱ２ｐ、Ｑ２ｎにより、第２の電圧範囲ＧＮＤ〜ＶＥＥで動作する第２のＤ／Ａ変換器１２が構成されている。つまり、ＭＯＳトランジスタＱ２ｐ、Ｑ２ｎは、中電圧素子である。
【００４６】
第３Ｎウェル１３０及びＰ型基板１００には、第１の電圧ＶＤＤ及び第４の電圧ＶＥＥが印加されている。但し、第３Ｎウェル１３０に第１の電圧ＶＤＤ以上の電圧が印加されてもよく、Ｐ型基板１００に第４の電圧ＶＥＥ以上の電圧が印加されてもよい。また、第３Ｎウェル１３０上にはＰチャネルＭＯＳトランジスタＱ３ｐが形成され、Ｐ型基板１００上にはＮチャネルＭＯＳトランジスタＱ３ｎが形成されている。各ＭＯＳトランジスタのゲート電極は、ゲート酸化膜１３４を介して基板１００上に形成されている。これらＭＯＳトランジスタＱ３ｐ、Ｑ３ｎにより、第３の電圧範囲ＶＤＤ〜ＶＥＥで動作する選択回路１９、プリチャージ回路１５、及びバッファ１７が構成されている。つまり、ＭＯＳトランジスタＱ３ｐ、Ｑ３ｎは、高電圧素子である。
【００４７】
ここで、中電圧素子であるＭＯＳトランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｐ、Ｑ２ｎの耐圧は、高電圧素子であるＭＯＳトランジスタＱ３ｐ、Ｑ３ｎの耐圧より小さくてもよい。従って、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート酸化膜１１４、１２４を、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート酸化膜１３４よりも薄くなるように設計することが可能である。また、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート長Ｌを、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート長Ｌよりも短くなるように設計することが可能である。更に、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート幅Ｗを、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート幅Ｗよりも小さくなるように設計することが可能である。すなわち、本実施の形態によれば、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２の回路面積を縮小することが可能である。これにより、Ｄ／Ａ変換回路１の回路面積が従来技術と比較して縮小される。
【００４８】
（効果）
以上に説明されたように、本実施の形態によれば、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２は、中電圧素子で製造される。これにより、Ｄ／Ａ変換回路１の回路面積が縮小される。一般的に、デジタル信号のビット数の増大に伴いＤ／Ａ変換回路の面積は大きくなる。従って、本発明に係るＤ／Ａ変換回路１は、ビット数が大きい場合に特に好適である。
【００４９】
また、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２の動作電圧が低減されるので、Ｄ／Ａ変換回路１の消費電力を低減することが可能となる。また、プリチャージ回路１５は、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に耐圧以上の電圧が印加されることを防ぎ、素子寿命の低下を防止する。このプリチャージ回路１５は、上位ビット群の値が変化する時にだけプリチャージ動作を行うことが好ましい。これにより、プリチャージによる無駄な充放電電力を削減することが可能となる。
【００５０】
（適用例）
以下、本発明に係るＤ／Ａ変換回路１が適用される半導体装置の例が詳しく説明される。例えば、本発明に係るＤ／Ａ変換回路１は、デジタルデータとして供給される画像データを表示する表示装置に適用され、その表示装置を駆動するディスプレイドライバの中で用いられる。この場合、上記デジタル信号Ｄ０〜Ｄ５は、表示パネルの画素に表示される画素データである。また、アナログ電圧信号Ｖ１〜Ｖ６４は、画素に印加される画素電圧（階調電圧）を示す階調信号である。Ｄ／Ａ変換回路１は、画素データを、その画素データに応じた階調信号に変換する。表示装置としては、液晶表示装置、プラズマディスプレイ装置、有機ＥＬディスプレイ装置などが例示される。以下の説明においては、液晶表示装置が例として挙げられる。
【００５１】
図７は、本実施の形態に係る液晶表示装置６０の構成を示すブロック図である。この液晶表示装置６０は、データ線駆動回路６１、走査線駆動回路６２、表示パネル６３、制御回路６７、及び電源回路６８を備えている。
【００５２】
表示パネル６３には、データ線駆動回路６１に接続された複数のデータ線６４と、走査線駆動回路６２に接続された複数の走査線６５が形成されている。複数のデータ線６４と複数の走査線６５は互いに交差するように形成されており、複数の交差点のそれぞれに複数の画素６６が形成されている。つまり、表示パネル６３は、マトリックス状に配置された複数の画素６６（例えば、１０８０×１９２０個の画素６６）を有している。各画素６は、ＴＦＴ(Thin Film Transistor)と、液晶と、コモン電極とを有する。ＴＦＴのゲート端子は走査線６５に接続され、ＴＦＴのソース端子あるいはドレイン端子はデータ線６４に接続される。液晶の一端は、ＴＦＴのソース端子あるいはドレイン端子に接続され、その他端は、一定のコモン電圧が印加されるコモン電極に接続される。
【００５３】
制御回路６７は、走査線駆動回路６２を制御するための走査線駆動信号群を走査線駆動回路６２に出力する。走査線駆動回路（ゲートドライバ）６２は、走査線駆動信号群に従って、複数の走査線６５を順番に駆動する。また、制御回路６７は、データ線駆動回路６１を制御するためのデータ線駆動信号群と、デジタルデータである映像信号をデータ線駆動回路６１に出力する。データ線駆動回路（ソースドライバ）６１は、データ線駆動信号群に従って、複数のデータ線６４を駆動する。具体的には、データ線駆動回路６１は、複数のデータ線６４のそれぞれに、映像信号に応じた階調信号（アナログ電圧信号）を出力する。これにより、選択された１本の走査線６５につながる複数の画素６６のそれぞれに、映像信号に応じた階調電圧（画素電圧）が印加される。複数の走査線６５が順番に駆動されることによって、画像が表示パネル６３に表示される。
【００５４】
電源回路６８は、液晶表示装置６０に供給される電源電圧ＶＤＣから、データ線駆動回路６１や走査線駆動回路６２の動作電圧を生成する。また、電源回路６８は、コモン電圧生成回路６９を有している。このコモン電圧生成回路６９は、コモン電圧をコモン電極に供給する。
【００５５】
本発明に係るＤ／Ａ変換回路１は、データ線６４に階調信号（アナログ電圧信号）を出力するためのデータ線駆動回路６１に適用される。このデータ線駆動回路６１は、複数のデータ線６４のそれぞれを駆動するため、複数のＤ／Ａ変換回路１がそれら複数のデータ線６４のそれぞれに設けられる。このように、データ線駆動回路６１は、多数のＤ／Ａ変換回路を必要とするため、回路面積が低減された本発明に係るＤ／Ａ変換回路１は特に好適である。
【００５６】
（第１の実施の形態）
（回路構成）
図８は、本発明の第１の実施の形態に係るデータ線駆動回路６１の構成を示す回路ブロック図である。本実施の形態に係るデータ線駆動回路６１は、図３に示されたＤ／Ａ変換回路１、レベルシフト回路群２、ロジック回路３、及び階調電圧生成回路４を備えている。Ｄ／Ａ変換回路１の出力端子１８は、複数のデータ線６４の中のあるデータ線６４に接続されている。そして、Ｄ／Ａ変換回路１によって選択される一の階調信号（アナログ電圧信号）は、出力端子１８を介して、そのデータ線６４及びある画素６６に供給される。尚、図８において、１つのＤ／Ａ変換回路１だけが示されているが、実際には複数のデータ線６４のそれぞれに対して複数のＤ／Ａ変換回路１が設けられている。
【００５７】
まず、階調電圧生成回路４の説明が行われる。階調電圧生成回路４は、複数の階調信号（アナログ電圧信号）Ｖ１〜Ｖ６４を、Ｄ／Ａ変換回路１に供給するように構成されている。つまり、階調電圧生成回路４は、Ｄ／Ａ変換回路１に接続されており、第１の電圧範囲ＶＤＤ〜ＧＮＤに対応した階調信号Ｖ３３〜Ｖ６４を第１のＤ／Ａ変換器１１に、また、第２の電圧範囲ＧＮＤ〜ＶＥＥに対応した階調信号Ｖ１〜Ｖ３２を第２のＤ／Ａ変換器１２に供給する。各Ｄ／Ａ変換回路１におけるばらつきを防止するため、この階調電圧生成回路４は、複数のＤ／Ａ変換回路１に対して共通に設けられていると好適である。
【００５８】
本実施の形態において、階調電圧生成回路４は、単調増加性に優れている抵抗ストリング回路により構成される。例えば、図９Ａには、複数の抵抗Ｒ１〜Ｒ６４が直列に接続された抵抗ストリング回路が示されている。この抵抗ストリング回路に、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、及びＧＮＤが供給され、それぞれの接続点から複数の階調電圧Ｖ１〜Ｖ６４が生成されている。この場合、中間調である階調電圧Ｖ３２及びＶ３３は、システムグランドＧＮＤ近傍の電圧となる。また、図９Ｂには、複数の抵抗Ｒ１〜Ｒ６３が直列に接続された抵抗ストリング回路が示されている。この抵抗ストリング回路に、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、及びＧＮＤが供給され、それぞれの接続点から複数の階調電圧Ｖ１〜Ｖ６４が生成されている。この場合、中間調である階調電圧Ｖ３２がシステムグランドＧＮＤとなる。階調電圧Ｖ６４〜Ｖ３３は、第１の電圧範囲ＶＤＤ〜ＧＮＤの階調電圧であり、第１のＤ／Ａ変換器１１に出力される。階調電圧Ｖ３２〜Ｖ１は、第２の電圧範囲ＧＮＤ〜ＶＥＥの階調電圧であり、第２のＤ／Ａ変換器１２に出力される。
【００５９】
図１０は、階調電圧と画素６６における階調との対応関係を示している。階調電圧と階調とが、図１０における実線で示されるように線形の関係を有する場合、複数の抵抗（Ｒ１〜Ｒ６４）は同じ抵抗値を有するように設計される。また、液晶材料の光透過特性と人の視覚特性との違いを調整し、自然な階調表示を行うために、階調電圧と階調との対応関係が補正されてもよい。この補正は、ガンマ補正と呼ばれている。この場合、階調電圧と階調との対応関係は、図１０における点線で示されるように非線形になるように設定される。ガンマ補正を行うためには、図１０における点線で示される関数が得られるように、複数の抵抗（Ｒ１〜Ｒ６４）の抵抗値が調整されればよい。尚、図示されないが、階調電圧生成回路４と第１，第２のＤ／Ａ変換器１１，１２との間に、ボルテージフォロア等のバッファが設けられてもよい。その場合、上述のバッファ１７が削除されてもよい。
【００６０】
次に、ロジック回路３の説明が行われる。ロジック回路３は、画素データを示すデジタル信号Ｄ０〜Ｄ５を受け取り、上位ビット群Ｄ５及び下位ビット群Ｄ０〜Ｄ４をＤ／Ａ変換回路１に供給する。具体的には、ロジック回路３は、ラッチ信号ＬＡＴに応答して６ビットのデジタル信号Ｄ０〜Ｄ５をラッチするラッチ回路３１を備えている。ラッチ回路３１は、デジタル信号の下位ビット群Ｄ０〜Ｄ４を、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に向けて出力する。また、ラッチ回路３１は、デジタル信号の上位ビット群Ｄ５を、選択回路１９及びプリチャージ回路１５に向けて出力する。Ｄ／Ａ変換回路１は、上位ビット群Ｄ５及び下位ビット群Ｄ０〜Ｄ４に応答して、上述の動作を実行する。
【００６１】
また、本実施の形態に係るロジック回路３は、図８に示されるように、変化検出回路３３を備えていてもよい。変化検出回路３３は、プリチャージ動作を制御するための回路であり、デジタル信号の上位ビット群Ｄ５の値の変化を検出する。上位ビット群Ｄ５の変化を検出するため、変化検出回路３３は、ＥＸＯＲ回路、ラッチ回路などの論理回路で構成される。上位ビット群Ｄ５の値の変化を検出した場合、変化検出回路３３は、ラッチ信号ＬＡＴがＨｉの期間、スイッチ制御信号ＳＷＣＮＴを選択回路１９及びプリチャージ回路１５に向けて出力する。このスイッチ制御信号ＳＷＣＮＴに応答して、選択回路１９は、スイッチ１３及びスイッチ１４を一時的にオフする。その間、プリチャージ回路１５は、スイッチ制御信号ＳＷＣＮＴに応答して、ノード１６をシステムグランドＧＮＤにプリチャージする。この変化検出回路３３は、ロジック回路３に設けられる代わりに、選択回路１９とプリチャージ回路１５のそれぞれに設けられてもよい。
【００６２】
本実施の形態において、ラッチ回路３１は、電圧ＶＣＣとグランド電圧ＧＮＤとの間の電圧範囲で動作するように構成されている。この電圧ＶＣＣは、電圧ＶＤＤ（例：＋３Ｖ）や電圧ＶＥＥ（例：−３Ｖ）と異なり、例えば２Ｖである。この場合、ラッチ回路３１に入力されるデジタル信号Ｄ０〜Ｄ５の電圧は、電圧ＶＣＣ及びグランド電圧ＧＮＤである。ラッチ回路３１から出力されるデジタル信号Ｄ０〜Ｄ５の電圧を、Ｄ／Ａ変換回路１の動作電圧に適合させるため、本実施の形態によれば、ロジック回路３とＤ／Ａ変換回路１との間にレベルシフト回路群２が介在している。図８に示されるように、レベルシフト回路群２は、第１のレベルシフト回路２１、第２のレベルシフト回路２２、及び第３のレベルシフト回路２３を含んでいる。
【００６３】
第１のレベルシフト回路２１は、ラッチ回路３１と第１のＤ／Ａ変換器１１との間に設けられている。この第１のレベルシフト回路２１は、ラッチ回路３１から下位ビット群Ｄ０〜Ｄ４を受け取り、その下位ビット群を第１の電圧範囲ＶＤＤ（３Ｖ）〜ＧＮＤに適合するように変換する。そして、第１のレベルシフト回路２１は、レベルシフトされた後の下位ビット群Ｄ０〜Ｄ５を、第１のＤ／Ａ変換器１１へ出力する。
【００６４】
第２のレベルシフト回路２２は、ラッチ回路３１と第２のＤ／Ａ変換器１２との間に設けられている。この第２のレベルシフト回路２２は、ラッチ回路３１から下位ビット群Ｄ０〜Ｄ４を受け取り、その下位ビット群を第２の電圧範囲ＧＮＤ〜ＶＥＥ（−３Ｖ）に適合するように変換する。そして、第２のレベルシフト回路２２は、レベルシフトされた後の下位ビット群Ｄ０〜Ｄ５を、第２のＤ／Ａ変換器１２へ出力する。
【００６５】
図１１は、第１のレベルシフト回路２１及び第２のレベルシフト回路２２の構成の例を示している。第１のレベルシフト回路２１は、ＰチャネルトランジスタＰ１、Ｐ２、及びＮチャネルトランジスタＮ１、Ｎ２から構成される周知のレベルシフタである。この第１のレベルシフト回路２１は、第１の電圧ＶＤＤ（３Ｖ）から第２の電圧ＧＮＤの電圧範囲で動作するように構成されている。つまり、第１のレベルシフト回路２１は、中電圧系であり、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は中電圧素子である。また、第２のレベルシフト回路２２は、ＰチャネルトランジスタＰ３、Ｐ４、及びＮチャネルトランジスタＮ３、Ｎ４から構成される周知のレベルシフタと、ＰチャネルトランジスタＰ５、Ｐ６、及びＮチャネルトランジスタＮ５、Ｎ６から構成される周知のレベルシフタとを有している。この第２のレベルシフト回路２２は、電圧ＶＣＣ（２Ｖ）から第４の電圧ＶＥＥ（−３Ｖ）の電圧範囲で動作するように構成されている。つまり、第２のレベルシフト回路２２は、高電圧系であり、トランジスタＰ３〜Ｐ６、Ｎ３〜Ｎ６は高電圧素子である。
【００６６】
第３のレベルシフト回路２３は、ロジック回路３（変化検出回路３３）と選択回路１９及びプリチャージ回路１５との間に設けられている。この第３のレベルシフト回路２３は、ロジック回路３から上位ビット群Ｄ５を受け取る、あるいは、変化検出回路３３からスイッチ制御信号ＳＷＣＮＴを受け取る。そして、第３のレベルシフト回路２３は、上位ビット群Ｄ５あるいはスイッチ制御信号ＳＷＣＮＴを、第３の電圧範囲ＶＤＤ（３Ｖ）〜ＶＥＥ（−３Ｖ）に適合するように変換する。その後、第３のレベルシフト回路２３は、レベルシフトされた後の上位ビット群Ｄ５あるいはスイッチ制御信号ＳＷＣＮＴを、選択回路１９及びプリチャージ回路１５へ出力する。
【００６７】
図１２は、第３のレベルシフト回路２３の構成の例を示している。第３のレベルシフト回路２３は、ＰチャネルトランジスタＰ７、Ｐ８、及びＮチャネルトランジスタＮ７、Ｎ８から構成される周知のレベルシフタと、ＰチャネルトランジスタＰ９、Ｐ１０、及びＮチャネルトランジスタＮ９、Ｎ１０から構成される周知のレベルシフタとを有している。この第３のレベルシフト回路２３は、第１の電圧ＶＤＤ（３Ｖ）から第４の電圧ＶＥＥ（−３Ｖ）の電圧範囲で動作するように構成されている。つまり、第３のレベルシフト回路２３は、高電圧系であり、トランジスタＰ７〜Ｐ１０、Ｎ７〜Ｎ１０は高電圧素子である。
【００６８】
（動作例）
次に、本実施の形態に係るデータ線駆動回路６１の全体的な動作を説明する。図１３は、データ線駆動回路６１の動作の一例を示すタイミングチャートである。まず、デジタル信号“００００００”がＤ／Ａ変換回路１に入力され、Ｄ／Ａ変換回路１の出力端子１８（ＯＵＴ）から階調電圧Ｖ１が出力される。
【００６９】
次に、ラッチ信号ＬＡＴがＬｏｗからＨｉになり、ラッチ回路３１は、デジタル信号“１１１１１１”をラッチする。この時、上位ビット群Ｄ５が“０”から“１”に変化しているので、変化検出回路３３は、スイッチ制御信号ＳＷＣＮＴを選択回路１９及びプリチャージ回路１５に出力する。ラッチ信号ＬＡＴがＨｉである期間に、選択回路１９は、スイッチ１３及びスイッチ１４をオフし、プリチャージ回路１５は、ノード１６をシステムグランドＧＮＤにプリチャージする。この時、出力端子１８からはシステムグランドＧＮＤが出力される。ラッチ信号ＬＡＴがＨｉからＬｏｗに変化すると、変化検出回路３３は、スイッチ制御信号ＳＷＣＮＴの出力を停止する。選択回路１９は、上位ビット群Ｄ５に応じて、スイッチ１３をオンする。これにより、出力端子１８から階調電圧Ｖ６４が出力される。このプリチャージ動作により、第２のＤ／Ａ変換器１２に階調電圧Ｖ６４が印加される可能性が排除される。
【００７０】
次に、ラッチ信号ＬＡＴがＬｏｗからＨｉになり、ラッチ回路３１は、デジタル信号“１１００００”をラッチする。この時、上位ビット群Ｄ５は“１”のままであるので、プリチャージ動作は行われず、スイッチ１３がオンされた状態が維持される。出力端子１８からは、そのデジタル信号に応じた階調電圧Ｖ４９が出力される。このように、上位ビット群が変化しない場合はプリチャージ動作が行われないので、無駄な充放電電力が削減される。
【００７１】
次に、ラッチ信号ＬＡＴがＬｏｗからＨｉになり、ラッチ回路３１は、デジタル信号“０１００００”をラッチする。この時、上位ビット群Ｄ５が“１”から“０”に変化しているので、プリチャージ動作が実行される。ラッチ信号ＬＡＴがＨｉである期間、出力端子１８からはシステムグランドＧＮＤが出力される。ラッチ信号ＬＡＴがＨｉからＬｏｗに変化すると、選択回路１９は、上位ビット群Ｄ５に応じて、スイッチ１４をオンする。これにより、出力端子１８から階調電圧Ｖ１７が出力される。次に、ラッチ回路３１は、デジタル信号“００００００”をラッチし、出力端子１８から階調電圧Ｖ１が出力される。
【００７２】
（素子構造）
本実施の形態において、ラッチ回路３１、変化検出回路３３などのロジック回路３は、電圧範囲ＶＣＣ〜ＧＮＤで動作するように構成され、それらは低電圧素子（例：２Ｖ）で製造される。第１のＤ／Ａ変換器１１は、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作するように構成され、中電圧素子（例：３Ｖ）で製造される。第２のＤ／Ａ変換器１２は、第２の電圧範囲ＧＮＤ〜ＶＥＥで動作するように構成され、中電圧素子で製造される。第１のレベルシフト回路２１は、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作するように構成され、中電圧素子で製造される。第２のレベルシフト回路２２は、少なくとも電圧範囲ＶＣＣ〜ＶＥＥで動作するように構成され、高電圧素子（例：６Ｖ）で製造される。第３のレベルシフト回路２３、選択回路１９、プリチャージ回路１５、及びバッファ１７は、第３の電圧範囲ＶＤＤ〜ＶＥＥで動作するように構成され、それらは高電圧素子で製造される。尚、階調電圧生成回路４にバッファが設けられる場合、そのバッファは中電圧素子で製造されることが好ましい。
【００７３】
また、図５を参照して、第１の電圧範囲ＶＤＤ〜ＧＮＤで動作する第１のＤ／Ａ変換器１１及び第１のレベルシフト回路２１は、第１の連続領域Ｒ１に形成される。第２の電圧範囲ＧＮＤ〜ＶＥＥで動作する第２のＤ／Ａ変換器１２は、第２の連続領域Ｒ２に形成される。第３の電圧範囲ＶＤＤ〜ＶＥＥで動作する第２のレベルシフト回路２２、第３のレベルシフト回路２３、選択回路１９、プリチャージ回路１５、及びバッファ１７は、基板１００上の第３の連続領域Ｒ３に形成される。電圧範囲ＶＣＣ〜ＧＮＤで動作するロジック回路３は、図示されない第４の連続領域Ｒ４に形成される。複数のＤ／Ａ変換回路１が形成される場合、複数の第１のＤ／Ａ変換器１１は連続領域Ｒ１に連続的に配置され、複数の第２のＤ／Ａ変換器１２は連続領域Ｒ２に連続的に配置され、複数の選択回路１９は連続領域Ｒ３に連続的に配置されればよい。
【００７４】
また、図６に示されたように、各連続領域Ｒ１〜Ｒ３は、深いウェル層１１０、１２０、１３０を用いることによって分離され、それぞれの連続領域Ｒ１〜Ｒ３には、異なる範囲の電圧が印加される。尚、図６において、第３の連続領域Ｒ３には第１の電圧ＶＤＤ（３Ｖ）と第４の電圧ＶＥＥ（−３Ｖ）が印加されているが、第３の連続領域Ｒ３に、第１の電圧ＶＤＤ以上の電圧と第４の電圧ＶＥＥ以下の電圧が印加されてもよい。例えば、データ線駆動回路６１と走査線駆動回路６２が同じ基板１００に形成され、走査線駆動回路６２の動作に用いられる電圧（例：−５Ｖ〜５Ｖ）が第３の連続領域Ｒ３に印加されてもよい。
【００７５】
本実施の形態によれば、第１及び第２の連続領域Ｒ１、Ｒ２に形成される中電圧素子を、高電圧素子よりも小さくなるように設計することが可能である。すなわち、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート酸化膜１１４、１２４は、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート酸化膜１３４よりも薄くなるように設計される。また、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート長Ｌは、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート長Ｌよりも短くなるように設計される。更に、第１及び第２の連続領域Ｒ１、Ｒ２に形成されるＭＯＳトランジスタのゲート幅Ｗは、第３の連続領域Ｒ３に形成されるＭＯＳトランジスタのゲート幅Ｗよりも小さくなるように設計される。これにより、Ｄ／Ａ変換回路１の回路面積が縮小され、データ線駆動回路６１の回路面積も縮小される。尚、図示されない第４の連続領域に形成される低電圧素子は、中電圧素子よりも更に小さくなるように設計され得る。
【００７６】
（効果）
以上に説明されたように、本実施の形態によれば、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２は、中電圧素子で製造される。これにより、Ｄ／Ａ変換回路１の回路面積が縮小され、データ線駆動回路６１の回路面積も縮小される。特に、データ線駆動回路６１は多数のＤ／Ａ変換回路１を必要とするため、本発明に係る構成は好適である。また、一般的に、デジタル信号のビット数の増大に伴いＤ／Ａ変換回路の面積は大きくなり、データ線駆動回路の面積も大きくなる。従って、本発明に係るデータ線駆動回路６１は、ビット数が大きい場合に特に好適である。
【００７７】
また、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２の動作電圧が低減されるので、Ｄ／Ａ変換回路１の消費電力が低減され、データ線駆動回路６１の消費電力も低減される。また、プリチャージ回路１５は、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に耐圧以上の電圧が印加されることを防ぎ、素子寿命の低下を防止する。このプリチャージ回路１５は、上位ビット群の値が変化する時にだけプリチャージ動作を行うことが好ましい。これにより、プリチャージによる無駄な充放電電力を削減することが可能となる。
【００７８】
更に、上記説明において示されたように、第２の電圧と第３の電圧はシステムグランドＧＮＤであると好ましい。その理由は以下の通りである。液晶表示装置６０の電源電圧ＶＤＣ（図７参照）が３Ｖであり、データ線駆動回路６１が、第３の電圧範囲ＶＤＤ〜ＶＥＥとして６Ｖ〜０Ｖの電圧範囲で動作するとする。この場合、その６Ｖの電圧を生成するために、電源回路６８は電源電圧ＶＤＣを昇圧する必要がある。この時、昇圧回路での効率は約８０％である。しかしながら、データ線駆動回路６１が、第３の電圧範囲ＶＤＤ〜ＶＥＥとして３Ｖ〜−３Ｖの電圧範囲で動作する場合、電源回路６８は電源電圧ＶＤＣを昇圧する必要がなくなる。電源回路６８は、システムグランドＧＮＤを基準として用い、電源電圧ＶＤＣからデータ線駆動回路６１の電源電圧を生成する。この場合、昇圧回路でのロスが無くなり、消費電力が低減される。このように、第２の電圧と第３の電圧をシステムグランドＧＮＤに設定することによって、液晶表示装置６０の消費電力を低減することが可能となる。
【００７９】
（第２の実施の形態）
ロジック部３が動作する電圧範囲と、第１のＤ／Ａ変換器１１又は第２のＤ／Ａ変換器１２が動作する電圧範囲が一致する場合、第１のレベルシフト回路２１又は第２のレベルシフト回路２２を削除することが可能である。図１４は、ロジック部３が第１のＤ／Ａ変換器１１と同じ第１の電圧範囲ＶＤＤ〜ＧＮＤで動作する場合のデータ線駆動回路６１ａの構成を示している。図１４において、図８と同様の構成には同じ符号が付されており、その説明は適宜省略される。本実施の形態に係るデータ線駆動回路６１ａのレベルシフト回路群２ａは、第２のレベルシフト回路２２と第３のレベルシフト回路２３を含んでいる。第１のレベルシフト回路２１は省略されており、下位ビット群Ｄ０〜Ｄ４は、ラッチ回路３１から第１のＤ／Ａ変換器１１に直接供給される。これにより、データ線駆動回路６１ａの回路面積が更に低減される。
【００８０】
（第３の実施の形態）
データ線駆動回路６１は、プリチャージ回路１５の代わりに、次のような構成によりプリチャージ動作を実行することもできる。図１５は、本発明の第２の実施の形態に係るデータ線駆動回路６１ｂの構成を示している。図１５において、図８と同様の構成には同じ符号が付されており、その説明は適宜省略される。本実施の形態に係るデータ線駆動回路６１ｂは、Ｄ／Ａ変換回路１ｂ、レベルシフト回路群２、及びロジック回路３ｂを備えている。Ｄ／Ａ変換回路１ｂは、プリチャージ回路１５を有していない点を除いて、第１の実施の形態に係るＤ／Ａ変換回路１と同様である。
【００８１】
本実施の形態に係るロジック回路３ｂは、ラッチ回路３１、論理回路３４、３５、及び変化検出回路３６を備えている。論理回路３４は、ラッチ回路３１から受け取った下位ビット群Ｄ０〜Ｄ４を、第１のレベルシフト回路２１を介して第１のＤ／Ａ変換器１１に供給する。また、論理回路３５は、ラッチ回路３１から受け取った下位ビット群Ｄ０〜Ｄ４を、第２のレベルシフト回路２２を介して第２のＤ／Ａ変換器１２に供給する。
【００８２】
変化検出回路３６は、ラッチ回路３１からデジタル信号の上位ビット群Ｄ５を受け取り、その上位ビット群Ｄ５を第３のレベルシフト回路２３を介して選択回路１９に供給する。また、変化検出回路３６は、上位ビット群Ｄ５の値の変化を検出する。上位ビット群Ｄ５の変化を検出するため、変化検出回路３６は、ＥＸＯＲ回路、ラッチ回路などの論理回路で構成される。上位ビット群Ｄ５の値の変化を検出した場合、変化検出回路３６は、制御信号ＣＮＴをロジック回路３ｂの論理回路３４、３５に出力する。
【００８３】
上位ビット群Ｄ５の値が変化した場合、論理回路３４及び３５の少なくとも１つは次のような動作を行い、それにより、ノード１６がシステムグランドＧＮＤ近傍の電圧にプリチャージされる。すなわち、論理回路３４は、制御信号ＣＮＴに応答して、ビット値が全て０であるデータ（０００００）を下位ビット群Ｄ０〜Ｄ４として、一時的に第１のＤ／Ａ変換器１１に供給する。これにより、第１のＤ／Ａ変換器１１は、階調電圧Ｖ３３を選択し、ノード１６を階調電圧Ｖ３３にプリチャージする。あるいは、論理回路３５は、制御信号ＣＮＴに応答して、ビット値が全て１であるデータ（１１１１１）を下位ビット群Ｄ０〜Ｄ４として、一時的に第２のＤ／Ａ変換器１２に供給する。これにより、第２のＤ／Ａ変換器１２は、階調電圧Ｖ３２を選択し、ノード１６を階調電圧Ｖ３２にプリチャージする。
【００８４】
このように、本実施の形態によれば、上位ビット群Ｄ５が変化した場合、ノード１６はシステムグランドＧＮＤ近傍の階調電圧Ｖ３２あるいはＶ３３にプリチャージされる。これにより、第１のＤ／Ａ変換器１１及び第２のＤ／Ａ変換器１２に耐圧以上の電圧が印加されることが防止される。
【００８５】
（第４の実施の形態）
上述の実施の形態において、上位ビット群は最上位ビットＤ５からなり、下位ビット群はビットＤ０〜Ｄ４からなっていた。上位ビット群が複数のビットを含む場合であっても、本発明に係るＤ／Ａ変換回路は、上述の実施の形態と同様の思想に基づいて実現可能である。例として、上位ビット群がビットＤ５、Ｄ４からなり、下位ビット群がビットＤ０〜Ｄ３からなる場合が以下に説明される。
【００８６】
図１６は、本発明の第４の実施の形態に係るＤ／Ａ変換回路１’及び階調電圧生成回路４を示している。図１６において、図８と同様の構成には同じ符号が付されており、その説明は適宜省略される。本実施の形態に係るＤ／Ａ変換回路１’は、第１のＤ／Ａ変換器５４、第２のＤ／Ａ変換器５５、第３のＤ／Ａ変換器５６、第４のＤ／Ａ変換器５７、選択回路１９’、プリチャージ回路１５’、バッファ１７、及び出力端子１８を備えている。
【００８７】
第１のＤ／Ａ変換器５４は、第５の電圧ＶＦＦと第１の電圧ＶＤＤとの間の電圧範囲で動作するように構成されている。第１の電圧ＶＤＤは、第５の電圧ＶＦＦよりも低い。階調電圧生成回路４は、電圧範囲ＶＦＦ〜ＶＤＤに対応する複数の階調信号Ｖ４９〜Ｖ６４を、第１のＤ／Ａ変換器５４に供給する。第１のＤ／Ａ変換器５４は、複数の階調信号Ｖ４９〜Ｖ６４のうち下位ビット群Ｄ０〜Ｄ３に応じた一の階調信号を、第１の階調信号として選択回路１９’に出力する。
【００８８】
第２のＤ／Ａ変換器５５は、第１の電圧ＶＤＤと第２の電圧ＧＮＤとの間の電圧範囲で動作するように構成されている。第２の電圧ＧＮＤは、第１の電圧ＶＤＤよりも低い。階調電圧生成回路４は、電圧範囲ＶＤＤ〜ＧＮＤに対応する複数の階調信号Ｖ３３〜Ｖ４８を、第２のＤ／Ａ変換器５５に供給する。第２のＤ／Ａ変換器５５は、複数の階調信号Ｖ３３〜Ｖ４８のうち下位ビット群Ｄ０〜Ｄ３に応じた一の階調信号を、第２の階調信号として選択回路１９’に出力する。
【００８９】
第３のＤ／Ａ変換器５６は、第３の電圧ＧＮＤと第４の電圧ＶＥＥとの間の電圧範囲で動作するように構成されている。第４の電圧ＶＥＥは、第３の電圧ＧＮＤよりも低い。階調電圧生成回路４は、電圧範囲ＧＮＤ〜ＶＥＥに対応する複数の階調信号Ｖ１７〜Ｖ３２を、第３のＤ／Ａ変換器５６に供給する。第３のＤ／Ａ変換器５６は、複数の階調信号Ｖ１７〜Ｖ３２のうち下位ビット群Ｄ０〜Ｄ３に応じた一の階調信号を、第３の階調信号として選択回路１９’に出力する。
【００９０】
第４のＤ／Ａ変換器５７は、第４の電圧ＶＥＥと第６の電圧ＶＧＧとの間の電圧範囲で動作するように構成されている。第６の電圧ＶＧＧは、第４の電圧ＶＥＥよりも低い。階調電圧生成回路４は、電圧範囲ＶＥＥ〜ＶＧＧに対応する複数の階調信号Ｖ１〜Ｖ１６を、第４のＤ／Ａ変換器５７に供給する。第４のＤ／Ａ変換器５７は、複数の階調信号Ｖ１〜Ｖ１６のうち下位ビット群Ｄ０〜Ｄ３に応じた一の階調信号を、第４の階調信号として選択回路１９’に出力する。
【００９１】
図１７は、階調電圧と画素６６における階調との対応関係を示している。ここで、第５の電圧ＶＦＦとして、＋４Ｖが例示される。第１の電圧ＶＤＤとして、＋２Ｖが例示される。第２の電圧及び第３の電圧として、システムグランドＧＮＤが例示される。第４の電圧ＶＥＥとして、−２Ｖが例示される。第６の電圧ＶＧＧとして、−４Ｖが例示される。この場合、第１〜第４のＤ／Ａ変換器５４〜５７を「低電圧素子」で製造することが可能である。すなわち、本実施の形態によれば、Ｄ／Ａ変換回路１’の回路面積を、Ｄ／Ａ変換回路１の回路面積よりも更に縮小することが可能となる。
【００９２】
また、図１６に示されるように、本実施の形態に係る選択回路１９’は、上位ビット群のうち最上位ビットＤ５で制御されるスイッチ１３、１４と、上位ビット群のうち上位ビットＤ４で制御されるスイッチ５０〜５３を有している。選択回路１９’の各スイッチは、第５の電圧ＶＦＦ以上の電圧と第６の電圧ＶＧＧ以下の電圧の間の電圧範囲で動作する。
【００９３】
スイッチ５０は、第１のＤ／Ａ変換器５４とノード７１との間に介在し、第１のＤ／Ａ変換器５４から第１の階調信号を受け取る。スイッチ５１は、第２のＤ／Ａ変換器５５とノード７１との間に介在し、第２のＤ／Ａ変換器５５から第２の階調信号を受け取る。スイッチ５０及び５１は、上位ビットＤ４の値に基づいて、第１の階調信号及び第２の階調信号のいずれかを、「上位階調信号」としてノード７１に出力する。
【００９４】
スイッチ５２は、第３のＤ／Ａ変換器５６とノード７２との間に介在し、第３のＤ／Ａ変換器５６から第３の階調信号を受け取る。スイッチ５３は、第４のＤ／Ａ変換器５７とノード７２との間に介在し、第４のＤ／Ａ変換器５７から第４の階調信号を受け取る。スイッチ５２及び５３は、上位ビットＤ４の値に基づいて、第３の階調信号及び第４の階調信号のいずれかを、「下位階調信号」としてノード７２に出力する。
【００９５】
スイッチ１３は、ノード７１とノード１６との間に介在し、上位階調信号を受け取る。スイッチ１４は、ノード７２とノード１６との間に介在し、下位階調信号を受け取る。スイッチ１３及び１４は、最上位ビットＤ５の値に基づいて、上位階調信号及び下位階調信号のいずれかを、デジタル信号Ｄ０〜Ｄ５に応じた一の階調信号としてノード１６に出力する。
【００９６】
また、本実施の形態に係るプリチャージ回路１５’は、デジタル信号の上位ビット群Ｄ４，Ｄ５が変化した場合、ノード１６を所定の電圧にプリチャージする。図１６に示されるように、プリチャージ回路１５’は、スイッチ５８及びスイッチ５９を有している。スイッチ５８は、上位ビット群Ｄ４，Ｄ５が変化した場合、ノード１６を一時的に第１の電圧ＶＤＤにプリチャージする。スイッチ５９は、上位ビット群Ｄ４，Ｄ５が変化した場合、ノード１６を一時的に第４の電圧ＶＥＥにプリチャージする。
【００９７】
最上位ビットＤ５が“０”から“１”に変化する場合、すなわち、上位ビット群（Ｄ５，Ｄ４）が“００”又は“０１”から“１０”又は“１１”に変化する場合、次のような動作が行われる。まず、スイッチ１４、５０〜５３、及び５９が一時的にオフし、スイッチ１３及び５８が一時的にオンする。これにより、ノード１６及び７１が第１の電圧ＶＤＤにプリチャージされる。その後、スイッチ５８がオフされ、プリチャージ動作が終了する。次に、上位ビットＤ４に応じて、スイッチ５０又はスイッチ５１がオンし、所望の階調信号が選択される。
【００９８】
最上位ビットＤ５が“１”から“０”に変化する場合、すなわち、上位ビット群（Ｄ５，Ｄ４）が“１０”又は“１１”から“００”又は“０１”に変化する場合、次のような動作が行われる。まず、スイッチ１３、５０〜５３、及び５８が一時的にオフし、スイッチ１４及び５９が一時的にオンする。これにより、ノード１６及び７２が第４の電圧ＶＥＥにプリチャージされる。その後、スイッチ５９がオフされ、プリチャージ動作が終了する。次に、上位ビットＤ４に応じて、スイッチ５２又はスイッチ５３がオンし、所望の階調信号が選択される。
【００９９】
最上位ビットＤ５が“０”のままで上位ビットＤ４が変化する場合、すなわち、上位ビット群（Ｄ５，Ｄ４）が“００”から“０１”に、あるいは、“０１”から“００”に変化する場合、次のような動作が行われる。まず、スイッチ１３、５０〜５３、及び５８が一時的にオフし、スイッチ１４及び５９が一時的にオンする。これにより、ノード１６及び７２が第４の電圧ＶＥＥにプリチャージされる。その後、スイッチ５９がオフされ、プリチャージ動作が終了する。次に、上位ビットＤ４に応じて、スイッチ５２又はスイッチ５３がオンし、所望の階調信号が選択される。
【０１００】
最上位ビットＤ５が“１”のままで上位ビットＤ４が変化する場合、すなわち、上位ビット群（Ｄ５，Ｄ４）が“１０”から“１１”に、あるいは、“１１”から“１０”に変化する場合、次のような動作が行われる。まず、スイッチ１４、５０〜５３、及び５９が一時的にオフし、スイッチ１３及び５８が一時的にオンする。これにより、ノード１６及び７１が第１の電圧ＶＤＤにプリチャージされる。その後、スイッチ５８がオフされ、プリチャージ動作が終了する。次に、上位ビットＤ４に応じて、スイッチ５０又はスイッチ５１がオンし、所望の階調信号が選択される。
【０１０１】
このようなプリチャージ動作によって、Ｄ／Ａ変換器５４〜５７に耐圧以上の電圧が印加されることが防止される。また、上位ビット群の値が変化する時にだけプリチャージ動作が行われるため、プリチャージによる無駄な充放電電力を削減することが可能となる。
【０１０２】
レベルシフト回路群２は、上述の実施の形態と同様に構成される。
【０１０３】
本実施の形態によれば、選択回路１９’、プリチャージ回路１５’、及びバッファ１７は高電圧素子で製造される。一方、Ｄ／Ａ変換器５４〜５７は、低電圧素子で製造される。従って、Ｄ／Ａ変換回路１’及びデータ線駆動回路の回路面積が更に縮小される。また、Ｄ／Ａ変換器５４〜５７の動作電圧が低いので、Ｄ／Ａ変換回路１’の消費電力を低減することが可能となる。
【０１０４】
以上に説明されたように、本発明によれば、Ｄ／Ａ変換回路の回路面積を縮小することが可能となる。また、そのＤ／Ａ変換回路の消費電力を低減することが可能となる。更に、そのＤ／Ａ変換回路を使用する表示装置の消費電力を低減することが可能となる。本発明に係るＤ／Ａ変換回路は、表示装置だけでなく、携帯電話の音源やプリンタヘッドのなどにも適用可能である。また、Ｄ／Ａ変換回路が集積化される基板は、シリコン以外の半導体基板や、ガラス基板、プラスチック基板などでもよい。トランジスタは、ＭＯＳトランジスタに限らず、バイポーラトランジスタ、有機トランジスタなどであってもよい。
【図面の簡単な説明】
【０１０５】
【図１】図１は、本発明の実施の形態におけるデジタル信号を示す概念図である。
【図２】図２は、本発明の実施の形態におけるアナログ電圧信号を示す概念図である。
【図３】図３は、本発明の実施の形態に係るＤ／Ａ変換回路の構成を示す回路ブロック図である。
【図４Ａ】図４Ａは、本発明の実施の形態に係るＤ／Ａ変換器の構成の一例を示す回路図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係るＤ／Ａ変換器の構成の他の例を示す回路図である。
【図５】図５は、本発明の実施の形態に係るＤ／Ａ変換回路のレイアウトを概略的に示す上面図である。
【図６】図６は、図５における線Ｂ−Ｂ’に沿った構造を模式的に示す断面図である。
【図７】図７は、本発明の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図８】図８は、本発明の第１の実施の形態に係るディスプレイドライバの構成を示す回路ブロック図である。
【図９Ａ】図９Ａは、本実施の形態に係る階調電圧生成回路の構成の一例を示す回路ブロック図である。
【図９Ｂ】図９Ｂは、本実施の形態に係る階調電圧生成回路の構成の他の例を示す回路ブロック図である。
【図１０】図１０は、本実施の形態における階調電圧と階調との関係を示す図である。
【図１１】図１１は、本実施の形態におけるレベルシフト回路の構成を示す回路図である。
【図１２】図１２は、本実施の形態におけるレベルシフト回路の構成を示す回路図である。
【図１３】図１３は、本実施の形態に係るディスプレイドライバの動作を示すタイミングチャートである。
【図１４】図１４は、本発明の第２の実施の形態に係るディスプレイドライバの構成を示す回路ブロック図である。
【図１５】図１５は、本発明の第３の実施の形態に係るディスプレイドライバの構成を示す回路ブロック図である。
【図１６】図１６は、本発明の第４の実施の形態に係るＤ／Ａ変換回路の構成を示す回路ブロック図である。
【図１７】図１７は、本実施の形態における階調電圧と階調との関係を示す図である。
【符号の説明】
【０１０６】
１    Ｄ／Ａ変換回路
２    レベルシフト回路群
３    ロジック回路
４    階調電圧生成回路
１１    第１のＤ／Ａ変換器
１２    第２のＤ／Ａ変換器
１３    スイッチ
１４    スイッチ
１５    プリチャージ回路
１６    ノード
１７    バッファ
１８    出力端子
１９    選択回路
２１    第１のレベルシフト回路
２２    第２のレベルシフト回路
２３    第３のレベルシフト回路
３１    ラッチ回路
３３    変化検出回路
３４    論理回路
３５    論理回路
３６    変化検出回路
５０〜５３  スイッチ
５４    第１のＤ／Ａ変換器
５５    第２のＤ／Ａ変換器
５６    第３のＤ／Ａ変換器
５７    第４のＤ／Ａ変換器
５８、５９  スイッチ
６０    液晶表示装置
６１    データ線駆動回路
６２    走査線駆動回路
６３    表示パネル
６４    データ線
６５    走査線
６６    画素
６７    制御回路
６８    電源回路
６９    コモン電圧生成回路
７１、７２  ノード
１００    基板
１１０    第１Ｎウェル
１１２    Ｐウェル
１１４    ゲート酸化膜
１２０    第２Ｎウェル
１２２    Ｐウェル
１２４    ゲート酸化膜
１３０    第３Ｎウェル
１３４    ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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