(57)【要約】【課題】  ＭＯＣＶＤ法などの成膜時の温度が約３００℃以上となる方法を用いて強誘電体又は高誘電体よりなる容量絶縁膜を成膜する際に、容量絶縁膜を構成する金属元素が下部電極中へ熱拡散することを抑制して、容量絶縁膜の組成ずれを防止する。【解決手段】  第１の層間絶縁膜(7)に形成されたホール(8)の少なくとも側壁部及び底部に沿うように、下部電極(10)、容量絶縁膜(11)及び上部電極(12)がこの順に形成されてなる容量素子において、下部電極(10)におけるホール(8)の側壁部に形成されている部分と第１の層間絶縁膜(7)との間には、容量絶縁膜(11)を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層(9)が形成されている。【選択図】  図１
2006210386.tif 000002
【特許請求の範囲】
【請求項１】
第１の層間絶縁膜に形成されたホールの少なくとも側壁部及び底部に沿うように、下部電極、容量絶縁膜及び上部電極がこの順に形成されてなる容量素子であって、
前記下部電極における前記ホールの側壁部に形成されている部分と前記第１の層間絶縁膜との間には、前記容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層が形成されていることを特徴とする容量素子。
【請求項２】
前記容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、及び（ＢａxＳｒ1-x）ＴｉＯ3（但し、０≦ｘ≦１）よりなる群の中から選択されるいずれか１種類の材料よりなることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記犠牲層は、Ｂｉ、Ｐｂ、Ｔａ、Ｎｂ、Ｚｒ、Ｔｉ、Ｌａ、Ｔｉ、Ｓｒ、及びＢａよりなる群の中から選択されるいずれか１種類の金属又は複数種類の金属を含んでいることを特徴とする請求項１に記載の容量素子。
【請求項４】
前記犠牲層は、金属酸化物よりなることを特徴とする請求項３に記載の容量素子。
【請求項５】
前記犠牲層は、絶縁体であることを特徴とする請求項１に記載の容量素子。
【請求項６】
前記犠牲層の膜厚は、１ｎｍ以上であって且つ５０ｎｍ以下であることを特徴とする請求項３〜５のうちのいずれか１項に記載の容量素子。
【請求項７】
前記犠牲層は、前記下部電極における前記ホールの底部に存在する部分の下方の領域であって、前記下部電極に対して下方から電位が供給される領域を除いた領域にさらに形成されていることを特徴とする請求項１に記載の容量素子。
【請求項８】
前記下部電極における前記ホールの底部に存在する部分の下部と接するように、酸素又は水素に対してバリア性を有する導電性バリア層を含んだ電極が形成されていることを特徴とする請求項１〜７のうちのいずれか１項に記載の容量素子。
【請求項９】
前記下部電極における前記ホールの底部に存在する部分は、半導体基板と前記第１の層間絶縁膜との間の第２の層間絶縁膜中に形成されたプラグを介して、前記半導体基板の表層部に形成されたトランジスタのソース又はドレインと電気的に接続されていることを特徴とする請求項１〜８のうちのいずれか１項に記載の容量素子。
【請求項１０】
基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中にホールを形成する工程と、
前記ホールの側壁部に犠牲層を形成する工程と、
前記ホールの底部及び前記犠牲層の側面に下部電極を形成する工程と、
前記下部電極の表面を覆うように強誘電体又は高誘電体よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように上部電極を形成する工程とを少なくとも含み、
前記犠牲層は、前記容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含むことを特徴とする容量素子の製造方法。
【請求項１１】
前記容量絶縁膜を形成する工程は、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層堆積法（ＡＬＤ法）、又はスパッタリング法を用いて、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、及び（ＢａxＳｒ1-x）ＴｉＯ3（但し、以上におけるｘは、０≦ｘ≦１の関係式を満たす）よりなる群の中から選択されるいずれか１種類の材料よりなる前記容量絶縁膜を形成する工程を含むことを特徴とする請求項１０に記載の容量素子の製造方法。
【請求項１２】
前記容量絶縁膜を形成する工程は、成膜時の温度が３００℃以上である条件下で行なわれることを特徴とする請求項１１に記載の容量素子の製造方法。
【請求項１３】
前記犠牲層を形成する工程は、
前記ホールの側壁部及び底部を含む前記第１の層間絶縁膜上に、犠牲層形成用の薄膜を堆積する工程と、
前記犠牲層形成用の薄膜をエッチバックすることにより、前記犠牲層を形成する工程とを含むことを特徴とする請求項１０に記載の容量素子の製造方法。
【請求項１４】
前記犠牲層形成用の薄膜を堆積する工程は、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層堆積法（ＡＬＤ法）、又はスパッタリング法を用いて行なわれることを特徴とする請求項１３に記載の容量素子の製造方法。
【請求項１５】
前記犠牲層は、Ｂｉ、Ｐｂ、Ｔａ、Ｎｂ、Ｚｒ、Ｔｉ、Ｌａ、Ｔｉ、Ｓｒ、及びＢａよりなる群の中から選択されるいずれか１種類の金属又は複数種類の金属を含むことを特徴とする請求項１０に記載の容量素子。
【請求項１６】
前記犠牲層は、金属酸化物よりなることを特徴とする請求項１５に記載の容量素子の製造方法。
【請求項１７】
前記犠牲層は、絶縁体であることを特徴とする請求項１０に記載の容量素子の製造方法。
【請求項１８】
前記下部電極を形成する工程よりも後であって且つ前記容量絶縁膜を形成する工程よりも前に、３００℃以上であって且つ８００℃以下の温度範囲にて熱処理を行なうことにより、前記犠牲層を構成する前記金属元素を前記下部電極へ拡散させる工程をさらに含むことを特徴とする請求項１０に記載の容量素子の製造方法。
【請求項１９】
前記第１の層間絶縁膜を形成する工程よりも前に、前記基板上に、酸素又は水素に対してバリア性を有する導電性バリア層を含んだ電極を形成する工程をさらに含み、
前記第１の層間絶縁膜を形成する工程は、前記基板上に、前記導電性バリア層を含んだ電極を覆うように前記第１の層間絶縁膜を形成する工程であり、
前記ホールを形成する工程は、前記第１の層間絶縁膜中に、前記導電性バリア層を含んだ電極の上面を露出させるように前記ホールを形成する工程であり、
前記下部電極を形成する工程は、前記ホールの底部及び前記犠牲層の側面に、前記導電性バリア層を含んだ電極の上部と接するように前記下部電極を形成する工程であることを特徴とする請求項１０に記載の容量素子の製造方法。
【請求項２０】
基板上に電極を形成する工程と、
前記基板上に、前記電極を覆うように第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に、前記電極の上面が露出するようにホールを形成する工程と、
前記ホールの底部及び側壁部を含む前記第１の層間絶縁膜の上に、犠牲層形成用の薄膜膜を堆積する工程と、
前記犠牲層形成用の薄膜の上に導電膜を形成する工程と、
前記導電膜及び前記犠牲層形成用の薄膜をエッチバックすることにより、前記ホールの側壁部と前記ホールの底部の一部とに、犠牲層及び下部電極を同一の工程にて形成すると共に、前記エッチバックの際に露出する前記導電性バリア層を含んだ電極の上面をスパッタエッチングすることにより、前記導電性バリア層を含んだ電極を構成する金属が前記犠牲層における前記ホールの底部に形成されたエッチング端面に付着して、前記下部電極と前記導電性バリア層を含んだ電極とを接続する接続電極を形成する工程と、
前記導電性バリア層を含んだ電極における前記ホールの底部に露出している部分と、前記接続電極の表面と、前記下部電極の表面とを少なくとも覆うように、強誘電体又は高誘電体よりなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように上部電極を形成する工程を少なくとも含み、
前記犠牲層は、前記容量絶縁膜を構成する金属元素のうちの少なくとも一種類の元素を含むことを特徴とする容量素子の製造方法。
【請求項２１】
前記電極は、酸素又は水素に対してバリア性を有する導電性バリア層を含むことを特徴とする請求項２０に記載の容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体よりなる容量絶縁膜を備えた凹型の立体構造を有する容量素子及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、従来にはない低電圧であって且つ高速での書き込み及び読み出し動作が可能なＲＡＭの実用化を目指して、自発分極特性を有する強誘電体又は高誘電体に関する研究開発が盛んに行なわれている。特に、デザインルールが０．１８μｍ以下のＣＭＯＳで構成されたＬＳＩ上に搭載するメガビット級の半導体記憶装置を実現するためには、小面積であっても大容量を実現することができる立体構造を有する容量素子を開発する必要がある。この立体構造を有する容量素子は、主に凹型形状の立体構造を有しているので、容量素子の高さは、容量素子の幅に比べて非常に高い。
【０００３】
このように、立体構造を有する容量素子の場合、凹部又は凸部が存在する部分に、強誘電体薄膜又は高誘電体薄膜を成膜する必要があるために、その成膜方法としては、平面構造を有する容量素子で使用されていた有機金属溶液を塗布するＭＯＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ法）ではなく、段差被覆性に優れたＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）が主に用いられる。なお、スパッタリング法又はＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）が用いられる場合もある。
【０００４】
ＭＯＤ法を用いて、強誘電体又は高誘電体の成分を含む有機金属溶液を塗布して強誘電体薄膜又は高誘電体薄膜を成膜する際の温度は、室温である。一方、ＭＯＣＶＤ法を用いて、強誘電体薄膜又は高誘電体薄膜を成膜する際の温度は、約３００℃以上になる。したがって、強誘電体薄膜又は高誘電体薄膜を成膜する際における最重要課題の一つとして、成膜直後に強誘電体薄膜又は高誘電体薄膜を構成する各金属が所望の組成比になっているかどうかという点が挙げられる。
【０００５】
以下に、従来例について図面を参照しながら説明する。
【０００６】
まず、第１の従来例について、図８を参照しながら説明する（例えば、特許文献１参照）。図８は、ＭＯＣＶＤ法によって成膜されたＰｂ（ＺｒxＴｉ1-x）Ｏ3 （但し、０≦ｘ≦１）膜よりなる強誘電体薄膜を容量絶縁膜として用いた容量素子の構造を示す要部断面図である。
【０００７】
図８に示すように、シリコン基板１０１の上には、２００ｎｍの膜厚を有する熱酸化膜１０２が形成されており、該熱酸化膜１０２の上には、下層から順に、３０ｎｍの膜厚を有するＴｉ膜１０３及び２００ｎｍの膜厚を有するＰｔ膜１０４よりなる下部電極が形成されている。また、Ｐｔ膜１０４の上には、ＴｉＯ2 膜又はＰｂＴｉＯ3 膜よりなり、約１０ｎｍの膜厚を有するバッファー層１０５が形成されている。バッファー層１０５の上には、ＭＯＣＶＤ法により成膜され、３００ｎｍの膜厚を有するＰｂ（ＺｒxＴｉ1-x）Ｏ3（但し、０≦ｘ≦１）膜よりなる強誘電体薄膜１０６が形成されている。
【０００８】
第１の従来例におけるバッファー層１０５は、ＭＯＣＶＤ法によって約６００℃の温度条件下でＰｂ（ＺｒxＴｉ1-x）Ｏ3 （但し、０≦ｘ≦１）膜よりなる強誘電体薄膜１０６を成膜する場合に生じるＰｂとＰｔとの反応を防止して、Ｐｂ及びＰｔよりなる合金に起因した特性劣化を抑制する役割を有している。
【０００９】
次に、第２の従来例について、図９を参照しながら説明する（例えば、特許文献２参照）。図９は、ＭＯＣＶＤ法によって成膜されたＢｉ4Ｔｉ3Ｏ12 膜よりなる強誘電体薄膜を容量絶縁膜として用いた容量素子の構造を示す要部断面図である。なお、図９では、第１の従来例における図８と共通する部分には、図８に示した符号と同一の符号が付されている。
【００１０】
図９に示すように、シリコン基板１０１の上には、２００ｎｍの膜厚を有する熱酸化膜１０２が形成されており、該熱酸化膜１０２の上には、下層から順に、２０ｎｍの膜厚を有するＴａ膜よりなる接着層１０７、及び（１１１）面に配向したＰｔ膜よりなる下部電極１０８が形成されている。下部電極１０８の上には、２０ｎｍの膜厚を有するＴｉＯ2 膜よりなるバッファー層１０９が形成されている。バッファー層１０９の上には、ＭＯＣＶＤ法により成膜され、約１００ｎｍの膜厚を有するＢｉ4Ｔｉ3Ｏ12 膜よりなる強誘電体薄膜１１０が形成されている。強誘電体薄膜１１０の上には、Ｐｔ膜よりなる上部電極１１１が形成されている。
【００１１】
第２の従来例におけるバッファー層１０９は、該バッファー層１０９の上に成膜される強誘電体薄膜１１０の緻密化及び表面平滑化を促進させて、ピンホール又は表面の凹凸に起因したリーク電流の上昇を抑制する役割を有している。
【特許文献１】特開平６−３４９３２４号公報（第２−３頁［００１４］〜［００２５］、第２図、第３−４頁［００２６］〜［００３０］、及び第３図）
【特許文献２】特開平８−１６１９３３号公報（第６頁［００４３］〜［００４６］、及び第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、以上で説明した第１及び第２の従来例の場合、ＭＯＣＶＤ法によって成膜された強誘電体薄膜又は高誘電体薄膜を容量絶縁膜として用いた立体構造を有する容量素子は、容量素子として所望の特性が得られない可能性が高いということを我々は見出した。以下、この理由について詳細に説明する。
【００１３】
まず、平面構造を有する容量素子を形成する場合については、前述した通り、ＭＯＤ法を用いて有機金属溶液を塗布して強誘電体薄膜又は高誘電体薄膜よりなる容量絶縁膜を成膜するが、このＭＯＤ法では、強誘電体又は高誘電体の成分を含む有機金属溶液を塗布する際の温度は、室温である。このため、塗布後の薄膜の組成は、所望の組成、つまり有機金属溶液中の組成からずれることはない。また、塗布した薄膜を結晶化する際に必要となる６５０℃〜８００℃の酸素雰囲気中での熱処理時においても、赤外線ランプを用いたＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法が用いられるので、約１分間の熱処理中に容量絶縁膜を構成する金属元素が下部電極中へ熱拡散して、強誘電体薄膜又は高誘電体薄膜が組成ずれを起こすことはほとんどない。
【００１４】
一方、ＭＯＣＶＤ法、スパッタリング法、又はＡＬＤ法を用いて強誘電体薄膜又は高誘電体薄膜よりなる容量絶縁膜を成膜する場合には、成膜時の温度は約３００℃以上となり、且つ成膜速度が約１ｎｍ／分から２０ｎｍ／分と遅いため、成膜中に容量絶縁膜を構成する金属元素が下部電極中へ熱拡散して、強誘電体薄膜又は高誘電体薄膜が組成ずれを起こしてしまう。
【００１５】
ところで、強誘電体薄膜又は高誘電体薄膜の組成ずれに対する一解決策として、第１の従来例又は第２の従来例が提案されているが、前述した通り、下部電極と容量絶縁膜との間にバッファー層を介在させる構造では、新たな問題が生じることになる。すなわち、バッファー層は、強誘電体又は高誘電体によって構成されるものではないために、下部電極と容量絶縁膜との間にバッファー層を介在させた容量素子は、強誘電体又は高誘電体よりなる容量素子に、誘電率が低い容量絶縁膜よりなる容量素子が直列に接続された構造を有することになってしまう。このような構造を有する容量素子に電圧を印加すると、その電圧のほとんどは、誘電率が低い容量絶縁膜に印加されてしまう。その結果、本来電圧が印加されて記憶装置として動作に寄与しなければならない強誘電体又は高誘電体よりなる容量絶縁膜には所望の電圧が印加されず、誤動作を起こす可能性が高い。
【００１６】
特に、立体構造を有する容量素子は、０．１８μｍ以下のＣＭＯＳで構成されたＬＳＩ上に搭載するメガビット級の記憶装置に用いられることから、平面サイズをより小さくする必要があること、及び電源電圧が２Ｖ以下になることなどの制約がある。したがって、立体構造を有する容量素子に用いられる容量絶縁膜の膜厚は、１００ｎｍ以下、理想的には、２０ｎｍ〜６０ｎｍの範囲に設定されることが望ましい。この場合、第１及び第２の従来例に記述されたバッファー層を採用すると、前述したように、本来電圧が印加されて記憶装置として動作に寄与しなければならない強誘電体又は高誘電体よりなる容量絶縁膜には所望の電圧が印加されず、誤動作を起こす可能性が非常に高い。
【００１７】
すなわち、ＭＯＣＶＤ法などを用いて約３００℃以上の高温下で成膜される強誘電体又は高誘電体よりなる容量絶縁膜を用いた立体構造を有する容量素子を、高性能化及び高信頼性化することができないという問題を従来有していた。
【００１８】
前記に鑑み、本発明の目的は、実現が容易な構造により、優れた特性を持つ立体構造を有する容量素子を提供することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、我々は鋭意検討を重ねた結果、下部電極の下地の一部として、容量絶縁膜を構成する金属元素の一部を含んだ犠牲層を設けることにより、容量絶縁膜の組成ずれを防止できることを見出した。すなわち、ＭＯＣＶＤ法などを用いて約３００℃以上で容量絶縁膜を下部電極上に成膜する際、犠牲層から下部電極中への金属元素の熱拡散が生じて、下部電極中に含まれる容量絶縁膜を構成する金属元素の濃度が高くなることにより、容量絶縁膜から下部電極中への容量絶縁膜を構成する金属元素の熱拡散量が大幅に低減する。このため、従来例のように、バッファー層などの誘電率の低い容量膜を設けることなく、所望の組成を有する強誘電体又は高誘電体よりなる容量絶縁膜を実現することができる。
【００２０】
本発明は前記知見に鑑みてなされたものであり、具体的には、本発明に係る容量素子は、第１の層間絶縁膜に形成されたホールの少なくとも側壁部及び底部に沿うように、下部電極、容量絶縁膜及び上部電極がこの順に形成されてなる容量素子であって、下部電極におけるホールの側壁部に形成されている部分と第１の層間絶縁膜との間には、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層が形成されていることを特徴とする。
【００２１】
本発明に係る容量素子によると、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層を備えた構成を有していることにより、容量絶縁膜の形成時において、容量絶縁膜を構成する元素が、容量素子の大半の面積を占有するホールの側壁部に配置された下部電極へ熱拡散することを防止することができる。このため、組成ずれが防止され所望の組成を有する容量絶縁膜を実現できる。したがって、高性能であって且つ高信頼性を有する大容量の容量素子を小面積で実現可能となる。
【００２２】
本発明に係る容量素子において、容量絶縁膜は、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、及び（ＢａxＳｒ1-x）ＴｉＯ3（但し、０≦ｘ≦１）よりなる群の中から選択されるいずれか１種類の材料よりなる場合には、所望の組成を有する強誘電体膜又は高誘電体膜よりなる容量絶縁膜を実現することができる。
【００２３】
本発明に係る容量素子において、犠牲層は、Ｂｉ、Ｐｂ、Ｔａ、Ｎｂ、Ｚｒ、Ｔｉ、Ｌａ、Ｔｉ、Ｓｒ、及びＢａよりなる群の中から選択されるいずれか１種類の金属又は複数種類の金属を含んでいることが好ましく、この場合に、犠牲層は金属酸化物よりなることが好ましい。
【００２４】
本発明に係る容量素子において、犠牲層は、絶縁体であることが好ましい。
【００２５】
以上の構成を有する犠牲層を用いると、容量絶縁膜から下部電極への金属元素の熱拡散を防止することができる。
【００２６】
本発明に係る容量素子において、犠牲層の膜厚は、ホールの直径及び容量絶縁膜の組成ずれに対する抑制効果などに鑑みると、１ｎｍ以上であって且つ５０ｎｍ以下であることが好ましい。
【００２７】
本発明に係る容量素子において、犠牲層は、下部電極におけるホールの底部に存在する部分の下方の領域であって、下部電極に対して下方から電位が供給される領域を除いた領域にさらに形成されていることが好ましい。
【００２８】
このようにすると、犠牲層から下部電極への金属元素の熱拡散量が増えるので、容量絶縁膜から下部電極への金属元素の熱拡散量を低減させることができる。このため、より組成ずれが防止され、より所望の組成を有する容量絶縁膜を実現することができる。したがって、より高性能であって且つより高信頼性を有する大容量の容量素子を小面積で実現可能となる。
【００２９】
本発明に係る容量素子において、下部電極におけるホールの底部に存在する部分の下部と接するように、酸素又は水素に対してバリア性を有する導電性バリア層を含んだ電極が形成されていることが好ましい。
【００３０】
このようにすると、例えば容量絶縁膜の結晶化に要する高温酸素アニール時に、当該電極と接続されるプラグの表面が酸化されることを防止できたり、下方からの水素の拡散に対するバリア性能を強化できるなど、特性劣化の防止が可能な構造を有する容量素子を実現できる。
【００３１】
本発明に係る容量素子において、下部電極におけるホールの底部に存在する部分は、半導体基板と第１の層間絶縁膜との間の第２の層間絶縁膜中に形成されたプラグを介して、半導体基板の表層部に形成されたトランジスタのソース又はドレインと電気的に接続されていることが好ましい。
【００３２】
本発明に係る第１の容量素子の製造方法は、基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜中にホールを形成する工程と、ホールの側壁部に犠牲層を形成する工程と、ホールの底部及び犠牲層の側面に下部電極を形成する工程と、下部電極の表面を覆うように強誘電体又は高誘電体よりなる容量絶縁膜を形成する工程と、容量絶縁膜の表面を覆うように上部電極を形成する工程とを少なくとも含み、犠牲層は、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含むことを特徴とする。
【００３３】
本発明に係る第１の容量素子の製造方法によると、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層を形成することにより、容量絶縁膜の形成時において、容量絶縁膜を構成する元素が、容量素子の大半の面積を占有するホールの側壁部に配置された下部電極へ熱拡散することを防止することができる。このため、組成ずれが防止され所望の組成を有する容量絶縁膜を形成することができる。したがって、高性能であって且つ高信頼性を有する大容量の容量素子を小面積で容易な方法で形成することができる。
【００３４】
本発明に係る第１の容量素子の製造方法において、容量絶縁膜を形成する工程が、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層堆積法（ＡＬＤ法）、又はスパッタリング法を用いて、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12、及び（ＢａxＳｒ1-x）ＴｉＯ3（但し、以上におけるｘは、０≦ｘ≦１の関係式を満たす）よりなる群の中から選択されるいずれか１種類の材料よりなる容量絶縁膜を形成する工程を含む場合には、ＭＯＣＶＤ法などを用いて容量絶縁膜を下部電極上に成膜する際に問題となる、容量絶縁膜から下部電極への金属元素の熱拡散を防止して、所望の組成を有する強誘電体膜又は高誘電体膜よりなる容量絶縁膜を形成することができる。
【００３５】
また、成膜時の温度が３００℃以上である条件下で行なわれる場合に特に問題となる、容量絶縁膜から下部電極への金属元素の熱拡散を防止して、所望の組成を有する強誘電体膜又は高誘電体膜よりなる容量絶縁膜を形成することができる。
【００３６】
本発明に係る第１の容量素子の製造方法において、犠牲層を形成する工程は、ホールの側壁部及び底部を含む第１の層間絶縁膜上に、犠牲層形成用の薄膜を堆積する工程と、犠牲層形成用の薄膜をエッチバックすることにより、犠牲層を形成する工程とを含むことが好ましい。このようにすると、ホールの側壁部に犠牲層を容易な方法で形成することができる。
【００３７】
また、犠牲層形成用の薄膜を堆積する工程は、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層堆積法（ＡＬＤ法）、又はスパッタリング法を用いて行なわれることが好ましい。このようにすると、犠牲層形成用の薄膜を段差被覆性良く形成することができる。
【００３８】
本発明に係る第１の容量素子の製造方法において、犠牲層は、Ｂｉ、Ｐｂ、Ｔａ、Ｎｂ、Ｚｒ、Ｔｉ、Ｌａ、Ｔｉ、Ｓｒ、及びＢａよりなる群の中から選択されるいずれか１種類の金属又は複数種類の金属を含んでいることが好ましく、この場合に、犠牲層は金属酸化物よりなることが好ましい。
【００３９】
本発明に係る第１の容量素子の製造方法において、犠牲層は、絶縁体であることが好ましい。
【００４０】
以上の構成を有する犠牲層を用いると、容量絶縁膜から下部電極への金属元素の熱拡散を防止することができる。
【００４１】
本発明に係る第１の容量素子の製造方法において、下部電極を形成する工程よりも後であって且つ容量絶縁膜を形成する工程よりも前に、３００℃以上であって且つ８００℃以下の温度範囲にて熱処理を行なうことにより、犠牲層を構成する金属元素を下部電極へ拡散させる工程をさらに含むことが好ましい。
【００４２】
このようにすると、容量絶縁膜を形成する前に、犠牲層から下部電極中に容量絶縁膜を構成する少なくとも一種類の元素を熱拡散させておくので、容量絶縁膜の形成の際における容量絶縁膜から下部電極への金属元素の熱拡散をより防止することができる。このため、より所望の組成を有する容量絶縁膜を形成することができる。したがって、より高性能であって且つより高信頼性を有する大容量の容量素子を小面積で容易な方法で形成することができる。
【００４３】
本発明に係る第１の容量素子の製造方法において、第１の層間絶縁膜を形成する工程よりも前に、基板上に、酸素又は水素に対してバリア性を有する導電性バリア層を含んだ電極を形成する工程をさらに含み、第１の層間絶縁膜を形成する工程は、基板上に、導電性バリア層を含んだ電極を覆うように第１の層間絶縁膜を形成する工程であり、ホールを形成する工程は、第１の層間絶縁膜中に、導電性バリア層を含んだ電極の上面を露出させるようにホールを形成する工程であり、下部電極を形成する工程は、ホールの底部及び犠牲層の側面に、導電性バリア層を含んだ電極の上部と接するように下部電極を形成する工程であることが好ましい。
【００４４】
このようにすると、例えば容量絶縁膜の結晶化に要する高温酸素アニール時に、当該電極と接続されるプラグの表面が酸化されることを防止できたり、下方からの水素の拡散に対するバリア性能を強化できるなど、特性劣化の防止が可能な構造を有する容量素子を実現できる。
【００４５】
本発明に係る第２の容量素子の製造方法は、基板上に電極を形成する工程と、基板上に、電極を覆うように第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜中に、電極の上面が露出するようにホールを形成する工程と、ホールの底部及び側壁部を含む第１の層間絶縁膜の上に、犠牲層形成用の薄膜膜を堆積する工程と、犠牲層形成用の薄膜の上に導電膜を形成する工程と、導電膜及び犠牲層形成用の薄膜をエッチバックすることにより、ホールの側壁部とホールの底部の一部とに、犠牲層及び下部電極を同一の工程にて形成すると共に、エッチバックの際に露出する導電性バリア層を含んだ電極の上面をスパッタエッチングすることにより、導電性バリア層を含んだ電極を構成する金属が犠牲層におけるホールの底部に形成されたエッチング端面に付着して、下部電極と導電性バリア層を含んだ電極とを接続する接続電極を形成する工程と、導電性バリア層を含んだ電極におけるホールの底部に露出している部分と、接続電極の表面と、下部電極の表面とを少なくとも覆うように、強誘電体又は高誘電体よりなる容量絶縁膜を形成する工程と、容量絶縁膜の表面を覆うように上部電極を形成する工程を少なくとも含み、犠牲層は、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含むことを特徴とする。
【００４６】
本発明に係る第２の容量素子の製造方法によると、本発明に係る第１の容量素子の製造方法と比べて、容量絶縁膜を構成する金属元素のうちの少なくとも１種類の元素を含む犠牲層を、ホールの側壁部だけではなく底部の一部にも形成することにより、容量絶縁膜の形成時において、容量絶縁膜を構成する元素が、容量素子の大半の面積を占有するホールの側壁部に配置された下部電極へ熱拡散することをより防止することができる。このため、より所望の組成を有する容量絶縁膜を形成することができる。したがって、より高性能であって且つより高信頼性を有する大容量の容量素子を小面積で容易な方法で形成することができる。
【００４７】
本発明に係る第２の容量素子の製造方法において、電極は、酸素又は水素に対してバリア性を有する導電性バリア層を含むことが好ましい。
【００４８】
このようにすると、例えば容量絶縁膜の結晶化に要する高温酸素アニール時に、当該電極と接続されるプラグの表面が酸化されることを防止できたり、下方からの水素の拡散に対するバリア性能を強化できるなど、特性劣化の防止が可能な構造を有する容量素子を実現できる。
【発明の効果】
【００４９】
本発明に係る容量素子及びその製造方法によると、下部電極の下地の一部として、容量絶縁膜を構成する金属元素の一部を含んだ犠牲層を設けることにより、容量絶縁膜の組成ずれを防止できる。すなわち、例えばＭＯＣＶＤ法などを用いて約３００℃以上で容量絶縁膜を下部電極上に成膜する際、犠牲層から下部電極中への金属元素の熱拡散が生じて、下部電極中に含まれる容量絶縁膜を構成する金属元素の濃度が高くなることにより、容量絶縁膜から下部電極中への容量絶縁膜を構成する金属元素の熱拡散量が大幅に低減する。このため、所望の組成を有する強誘電体又は高誘電体よりなる容量絶縁膜を実現でき、優れた特性を持つ立体構造を有する容量素子を実現が容易な構造により提供することができる。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００５１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置について説明する。
【００５２】
図１は、本発明の第１の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置の構造を示す要部断面図である。
【００５３】
図１に示すように、半導体基板１上における素子分離領域２によって区画された素子形成領域には、ゲート３が形成されており、また、半導体基板１の表層部におけるゲート３の周囲には、活性領域４が形成されている。半導体基板１上の全面には、素子分離領域２、ゲート３及び活性領域４を覆うように、ＳｉＯ2 又はＳｉＮよりなる第１の層間絶縁膜５が形成されている。第１の層間絶縁膜５中には、タングステンよりなるか又はｎ型不純物がドープされた低抵抗ポリシリコンよりなり、下端が活性領域４と接続するプラグコンタクト６が形成されている。
【００５４】
また、第１の層間絶縁膜５及びプラグコンタクト６の上には、ＳｉＯ2 又はＳｉＮよりなる第２の層間絶縁膜７が形成されており、該第２の層間絶縁膜７には、プラグコンタクト６の上面を露出させるホール８が形成されている。ここで、容量素子の容量を大きくするためには、第２の層間絶縁膜７の膜厚はなるべく厚いことが望ましいが、本実施形態では、第２の層間絶縁膜７の膜厚は、１μｍ以上である。また、ホール８の直径としては、０．２μｍ以上であって且つ１μｍ以下の範囲を想定しており、本実施形態では、その直径は約０．６μｍである。後述する立体構造を有する容量素子は、このホール８の底部及び側壁部を利用して形成されている。
【００５５】
また、ホール８の側壁部には、後述する強誘電体又は高誘電体よりなる容量絶縁膜１１を構成する金属元素のうちの少なくとも１種類の元素を含む材料、ここでは、Ｂｉを含む金属酸化物よりなる犠牲層９が形成されている。また、犠牲層９を構成する材料としては、例えば、ＢｉxＯy（但し、０＜ｘ≦１、０＜ｙ≦１）、ＢｉxＴａyＯz（但し、０＜ｘ≦１、０＜ｙ≦１、０＜ｚ≦１）、又はＳｒＢｉ2（ＴａxＮｂ1-x）Ｏ9（但し、０≦ｘ≦１）などが用いられる。また、犠牲層９の膜厚は、ホール８の直径及び容量絶縁膜１１の組成ずれに対する抑制効果などに鑑みて、１ｎｍ以上であって且つ５０ｎｍ以下の範囲に設定している。
【００５６】
また、ホール８の底部並びに犠牲層９の表面には、下部電極１０が形成されている。ここで、下部電極１０を構成する材料としては、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2 などの貴金属又はその酸化物を含む導電性材料が用いられる。また、下部電極１０の膜厚は、１０ｎｍ以上であって且つ５０ｎｍ以下の範囲を想定している。本実施形態では、下部電極１０の材料として、ＩｒＯ2 が用いられており、その膜厚は３０ｎｍである。
【００５７】
また、下部電極１０及び第２の層間絶縁膜７の上には、下部電極１０の表面を覆うように、強誘電体又は高誘電体、例えばＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（但し、０≦ｘ≦１）よりなる容量絶縁膜１１が形成されている。容量絶縁膜１１は、凹部の段差被覆性が良好な成膜方法、すなわちＭＯＣＶＤ法で形成されている。また、その成膜温度は、約３００℃以上である。ここで、犠牲層９は容量絶縁膜１１を構成する金属元素のうちの少なくとも１種類の元素を含む材料よりなるので、容量絶縁膜１１の成膜時において、犠牲層９を構成する金属元素が下部電極１０へ熱拡散することにより、下部電極１０内には、容量絶縁膜１１を構成する金属元素が大量に含有されることとなる。このため、容量絶縁膜１１の成膜時において、容量絶縁膜１１を構成する金属元素が容量絶縁膜１１から下部電極１０へ熱拡散する濃度は、犠牲層９が形成されていない場合と比較して大幅に減少する。したがって、所望の組成を有する容量絶縁膜１１を容易に実現できる。なお、容量絶縁膜１１の膜厚は、１２．５ｎｍ以上であって且つ１００ｎｍ以下の範囲である。また、本実施形態では、容量絶縁膜１１の膜厚は５０ｎｍである。
【００５８】
また、容量絶縁膜１１の上には、その表面を覆うように、上部電極１２が形成されている。ここで、上部電極１２を構成する材料としては、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2 などの貴金属又はその酸化物を含む導電性材料が用いられる。また、上部電極１２の膜厚は、１０ｎｍ以上であって且つ５０ｎｍ以下の範囲を想定している。本実施形態では、上部電極１２の材料としてＩｒＯ2 が用いられており、その膜厚は３０ｎｍである。以上の構成により、立体構造を有する容量素子１３が完成している。
【００５９】
以上のように、本発明の第１の実施形態に係る凹型の立体構造を有する容量素子を備えた半導体記憶装置では、ホール８の一部、本実施形態では容量素子１３のかなりの面積を占めるホール８の側壁部に、容量絶縁膜１１を構成する金属元素の一部又は全部を含む犠牲層９が形成されていることにより、容量絶縁膜１１を成膜する際に、容量絶縁膜１１を構成する元素が下部電極９へ熱拡散することを防止できるので、強誘電体又は高誘電体よりなる容量絶縁膜１１の組成ずれを防止することができる。すなわち、従来例では、３００℃以上の温度で成膜するＭＯＣＶＤ法などを用いた容量絶縁膜１１の形成の際に、容量絶縁膜１１を構成する金属元素が下部電極１０へ熱拡散することが問題であったが、本発明の第１の実施形態によると、この問題を解決することができる。このようにして、実現が容易な構造により、特性に優れた容量素子１３を実現することができる。
【００６０】
以下に、図１に示した立体構造を有する容量素子を用いた半導体記憶装置の製造方法について説明する。
【００６１】
図２（ａ）〜（ｃ）及び図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る立体構造を有する容量素子を備えた半導体記憶装置の製造方法を示す工程断面図である。
【００６２】
まず、図２（ａ）に示すように、半導体基板１上における素子分離領域２によって区画された素子形成領域に、ゲート３を形成した後に、該ゲート３をマスクとして、半導体基板１の表層部に活性領域４を形成する。続いて、ＣＶＤ法により、半導体基板１上の全面に、素子分離領域２、ゲート３及び活性領域４を覆うように、ＳｉＯ2 又はＳｉＮよりなる第１の層間絶縁膜５を形成する。続いて、第１の層間絶縁膜５中にコンタクトホールを開口した後に、該コンタクトホールの内部に、タングステンよりなるか又はｎ型不純物がドープされた低抵抗ポリシリコンよりなるプラグコンタクト６を形成する。
【００６３】
次に、図２（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜５及びプラグコンタクト６の上に、ＳｉＯ2 又はＳｉＮよりなる第２の層間絶縁膜７を形成した後に、第２の層間絶縁膜７中に、プラグコンタクト６の上面を露出させるホール８を開口する。
【００６４】
次に、図２（ｃ）に示すように、ＭＯＣＶＤ法により、ホール８の底部及び側壁部並びに第２の層間絶縁膜７の上に、後述する犠牲層９を構成するＢｉを含む金属酸化物よりなる薄膜を堆積する。なお、ここでは、ＭＯＣＶＤ法を用いたが、ＡＬＤ法又はスパッタリング法を用いることも可能である。続いて、この薄膜をエッチバックすることにより、ホール８の側壁部にのみ犠牲層９を形成する。ここで、エッチバックには、塩素又はフッ素を含むガスが用いられる。
【００６５】
次に、図３（ａ）に示すように、スパッタリング法により、ホール８の底部、犠牲層９の表面、及び第２の層間絶縁膜７の表面に、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2 などの貴金属又はその酸化物を含む導電性材料を堆積した後に、該導電性材料をエッチングして、少なくとも犠牲層９の表面及びホール８の底部を覆う下部電極１０を形成する。
【００６６】
次に、図３（ｂ）に示すように、ＭＯＣＶＤ法により、第２の層間絶縁膜７の表面及び下部電極１０の表面を覆うように、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）よりなる容量絶縁膜１１を成膜する。なお、成膜方法としては、ＭＯＣＶＤ法の代わりに、ＡＬＤ法又はスパッタリング法を用いることも可能である。これらのいずれの方法を用いて容量絶縁膜１１を成膜する場合においても、成膜温度は約３００℃以上である。ここで、従来例では、この成膜温度においては、容量絶縁膜１１を構成する金属元素、本実施形態の場合であればＢｉが、下部電極１０へ熱拡散することにより、容量絶縁膜１１の組成ずれ、つまりＢｉ組成の減少を生じさせる可能性があった。しかしながら、本実施形態では、Ｂｉを含んだ犠牲層９を形成しているため、容量絶縁膜１１の成膜時に、犠牲層９からも該犠牲層９を構成するＢｉが下部電極１０へ熱拡散し、下部電極１０の内部のＢｉ濃度が高くなる。このため、容量絶縁膜１１から下部電極１０へ熱拡散するＢｉの量が減少する。したがって、容量絶縁膜１１の組成ずれを防止することができる。また、容量絶縁膜１１を成膜する前に、３００℃以上であって且つ８００℃以下の範囲で熱処理を施して、犠牲層９から該犠牲層９を構成する金属元素を下部電極１０へ予め熱拡散させることも可能である。本実施形態では、酸素雰囲気下で６５０℃、１分間、ＲＴＡ法を用いて熱処理を行なう。これにより、容量絶縁膜１１の組成ずれを防止する効果が強化することができる。続いて、スパッタリング法により、容量絶縁膜１１の表面に、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2などの貴金属又はその酸化物を含む導電性材料よりなる上部電極１２を形成する。続いて、容量絶縁膜１１を結晶化する目的で、酸素雰囲気中、６５０℃以上であって且つ８００℃以下の範囲で、約１分間、ＲＴＡ法を用いて熱処理を行なう。以上の工程により、立体構造を有する容量素子１３が完成する。
【００６７】
以上のように、本発明の第１の実施形態に係る凹型の立体構造を有する容量素子を備えた半導体記憶装置の製造方法では、ホール８の一部、本実施形態では容量素子１３のかなりの面積を占めるホール８の側壁部に、容量絶縁膜１１を構成する金属元素の一部又は全部を含む犠牲層９を形成することにより、容量絶縁膜１１を成膜する際に、容量絶縁膜１１を構成する元素が下部電極１０へ熱拡散することを防止できるので、強誘電体又は高誘電体よりなる容量絶縁膜１１の組成ずれを容易に防止することができる。すなわち、従来例では、３００℃以上の温度で成膜するＭＯＣＶＤ法などを用いた容量絶縁膜１１の形成する際に、容量絶縁膜１１を構成する金属元素が下部電極１０へ熱拡散することが問題であったが、本発明の第１の実施形態によると、この問題を解決することができる。このようにして、実現が容易な構造により、特性に優れた容量素子１３を実現することができる。
【００６８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置及びその製造方法について説明する。
【００６９】
図４は、本発明の第２の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置の構造を示す要部断面図である。なお、図４では、図１と共通する部分には、図１に示した符号と同一の符号が付されている。
【００７０】
図４に示す本発明の第２の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置は、図１に示した本発明の第１の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置と比較して、容量素子１３の下部の構造が異なっており、それ以外の部分は同様であるので、以下では、その異なる点を中心に説明する。
【００７１】
図４に示す本実施形態に係る半導体記憶装置の構造が、図１に示した第１の実施形態に係る半導体記憶装置の構造と異なる点は、第１の層間絶縁膜５及びプラグコンタクト６の上に、電極１４が形成されている点である。すなわち、図４に示すように、第１のバリア層１５及び第２のバリア層１６の積層膜よりなる電極１４は、ホール８の底部領域以上の領域を有しており、プラグコンタクト６の上端を覆うと共に下部電極１０に接するように配置されている。ここで、第１のバリア層１５は、電極１４の上層を構成する酸素に対するバリア層であって、ＩｒＯ2、Ｉｒ、ＲｕＯ2、又はＲｕから選ばれる材料よりなる単層膜あるいは積層膜よりなり、第２のバリア層１６は、電極１４の下層を構成する酸素又は水素に対するバリア層であって、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ又はＴａＳｉＮよりなる。また、電極１４は、第１のバリア層１５及び第２のバリア層１６よりなる積層膜を少なくとも含む構造であればよい。また、第１のバリア層１５の膜厚は、１０ｎｍ以上であって且つ１００ｎｍ以下の範囲であり、第２のバリア層１６の膜厚は、１０ｎｍ以上であって且つ１００ｎｍ以下の範囲である。
【００７２】
なお、本実施形態に係る半導体記憶装置の製造方法は、前述した第１の実施形態に係る半導体装置の製造方法に加えて、電極１４を形成する工程を追加すればよい。具体的には、前述した第１の実施形態に用いた図２（ａ）に示す工程よりも後であって図２（ｂ）に示す工程よりも前に、すなわち、図２（ａ）に示したプラグコンタクト６を形成した後に、プラグコンタクト６の上端を覆うように、前述した第２のバリア層１６及び第１のバリア層１５よりなる電極１４を形成する。その後、第１の層間絶縁膜５及び電極１４の上に第２の層間絶縁膜７を形成した後に、第２の層間絶縁膜７中に、電極１４の上面を露出させるホール８を開口する。以降の工程は、図２（ｃ）、図３（ａ）及び（ｂ）を用いた説明と同様である。
【００７３】
以上のように、本発明の第２の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置及びその製造方法によると、電極１４を備えたことにより、第１の実施形態でも説明した容量絶縁膜１１の結晶化に要する高温酸素アニール時に、プラグコンタクト６の表面が酸化されることを防止できると共に、容量素子１３の下方からの水素の拡散に対するバリア性能を強化することができる。このため、容量素子１３の特性劣化を防止することができる。
【００７４】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置について説明する。
【００７５】
図５は、本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置の構造を示す要部断面図である。なお、図５では、図１及び図３と共通する部分には図１及び図３で用いた符号と同一の符号が付されている。
【００７６】
図５に示す本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置についても、図４に示した本発明の第２の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置と異なる点を中心に説明する。
【００７７】
図５に示す本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置では、犠牲層９が、ホール８の側壁部に加えて底部の一部にも形成されており、この点で、第２の実施形態に係る半導体記憶装置と異なっている。ここで、犠牲層９におけるホール８の底部に形成されている部分は、ホール８の底部領域であって且つ下部電極１０に対して下方から電位が供給される領域以外の領域に形成されている。
【００７８】
さらに、図５に示す本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置では、電極１４の上面と下部電極１０とを接続するように、傾斜部を有する接続電極１７が形成されており、この点で、第２の実施形態に係る半導体記憶装置と異なっている。なお、傾斜部を有する接続電極１７が形成されていることにより、容量絶縁膜１１における底部の角部及び上部電極１２における底部の角部は傾斜形状となっている。このように、容量絶縁膜１１及び下部電強１７は段差被覆性良く形成されている。
【００７９】
以下に、本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置の製造方法について説明する。
【００８０】
図６（ａ）及び（ｂ）並びに図７（ａ）及び（ｂ）は、本発明の第３の実施形態に係る立体構造を有する容量素子を用いた半導体記憶装置の製造方法を示す要部工程断面図である。
【００８１】
まず、図６（ａ）に示すように、半導体基板１上における素子分離領域２によって区画された素子形成領域に、ゲート３を形成した後に、該ゲート３をマスクとして、半導体基板１の表層部に活性領域４を形成する。続いて、ＣＶＤ法により、半導体基板１上の全面に、素子分離領域２、ゲート３及び活性領域４を覆うように、ＳｉＯ2 又はＳｉＮよりなる第１の層間絶縁膜５を形成する。続いて、第１の層間絶縁膜５中にコンタクトホールを開口した後に、該コンタクトホールの内部に、タングステンよりなるか又はｎ型不純物がドープされた低抵抗ポリシリコンよりなるプラグコンタクト６を形成する。さらに、本実施形態では、第１の層間絶縁膜５及びプラグコンタクト６の上に、該プラグコンタクト６の上端を覆うように、第１のバリア層１５及び第２のバリア層１６の積層膜よりなる電極１４を形成する。ここで、電極１４は、後述するホール８の底部領域以上の領域を有していると共に、第１のバリア層１５は、電極１４の上層を構成する酸素に対するバリア層であって、ＩｒＯ2、Ｉｒ、ＲｕＯ2、又はＲｕから選ばれる材料よりなる単層膜あるいは積層膜よりなり、第２のバリア層１６は、電極１４の下層を構成する酸素又は水素に対するバリア層であって、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ又はＴａＳｉＮよりなる。また、電極１４は、第１のバリア層１５及び第２のバリア層１６よりなる積層膜を少なくとも含む構造であればよい。また、第１のバリア層１５の膜厚は、１０ｎｍ以上であって且つ１００ｎｍ以下の範囲であり、第２のバリア層１６の膜厚は、１０ｎｍ以上であって且つ１００ｎｍ以下の範囲である。
【００８２】
次に、図６（ｂ）に示すように、ＣＶＤ法により、第１の層間絶縁膜５の上に、電極１４を覆うように、ＳｉＯ2 又はＳｉＮよりなる第２の層間絶縁膜７を形成した後に、該第２の層間絶縁膜７中に、電極１４の上面を露出させるホール８を開口する。
【００８３】
次に、図７（ａ）に示すように、ＭＯＣＶＤ法により、ホール８の底部及び側壁部並びに第２の層間絶縁膜７の表面に、後述する犠牲層を構成するＢｉを含む金属酸化物よりなる薄膜を堆積する。なお、ここでは、ＭＯＣＶＤ法を用いたが、ＡＬＤ法又はスパッタリング法を用いることも可能である。さらに、スパッタリング法により、犠牲層を構成する薄膜を覆うように、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2 などの貴金属又はその酸化物を含む導電性材料を堆積する。続いて、犠牲層を構成する薄膜及び堆積された導電性材料をエッチバックすることにより、ホール８の側壁部及び底部の一部に犠牲層９及び下部電極１０を形成する。ここで、エッチバックには、塩素又はフッ素を含むガスが用いられる。このように、本実施形態では、犠牲層９は、ホール８の側壁部に加えて底部の一部にも配置されており、犠牲層９におけるホール８の底部に形成されている部分は、ホール８の底部領域であって且つ下部電極１０に対して下方から電位が供給される領域以外の領域に形成されている。さらに、本実施形態では、エッチバックによって電極１４の上面が露出する際に、電極１４を構成する材料の一部がエッチングされ、エッチングされた電極１４を構成する材料が、犠牲層９及び下部電極１０におけるホール８の底部に位置するエッチング端面に付着することにより、傾斜部を有する接続電極１７が形成される。これにより、下部電極１０と電極１４とを電気的に接続することが可能となる。このようにして接続電極１７が形成されるのは、電極１４を構成する貴金属材料が化学反応性に乏しいことから、電極１４に対するエッチングが物理的なスパッタエッチングとなる特徴を活かすことによって実現されている。なお、ここでのエッチバックには、塩素又はフッ素を含むガスに加えてアルゴンなどの不活性ガスが用いられる。
【００８４】
次に、図７（ｂ）に示すように、ＭＯＣＶＤ法により、第２の層間絶縁膜７の表面、犠牲層９の表面、下部電極１０の表面、接続電極１７の表面、及び電極１４におけるホール８の底部に露出している部分を覆うように、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）よりなる容量絶縁膜１１を成膜する。なお、成膜方法としては、ＭＯＣＶＤ法の代わりに、ＡＬＤ法又はスパッタリング法を用いることも可能である。これらのいずれの方法を用いて容量絶縁膜１１を成膜する場合であっても、その成膜温度は約３００℃以上である。ここで、従来例では、この成膜温度においては、容量絶縁膜１１を構成する金属元素、本実施形態の場合であればＢｉが、下部電極１０へ熱拡散することにより、容量絶縁膜１１の組成ずれ、つまりＢｉ組成の減少を生じさせる可能性があった。しかしながら、本実施形態では、Ｂｉを含んだ犠牲層９をホール８の側壁部に加えて底部の一部にも形成しているので、容量絶縁膜１１の成膜時において、犠牲層９からも該犠牲層９を構成するＢｉが下部電極１０へより熱拡散し、下部電極１０の内部のＢｉ濃度がより高くなる。このため、容量絶縁膜１１から下部電極１０へ熱拡散するＢｉの量がより減少する。したがって、容量絶縁膜１１の組成ずれをより防止することができる。また、容量絶縁膜１１を成膜する前に、３００℃以上であって且つ８００℃以下の範囲で熱処理を施して、犠牲層９から該犠牲層９を構成する金属元素を下部電極１０へ予め熱拡散させることも可能である。本実施形態では、酸素雰囲気下で６５０℃、１分間、ＲＴＡ法を用いた熱処理を行なう。これにより、容量絶縁膜１１の組成ずれを防止する効果を一層強化することができる。続いて、スパッタリング法により、容量絶縁膜１１の表面に、Ｐｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、若しくはＲｕＯ2などの貴金属又はその酸化物を含む導電性材料よりなる上部電極１２を形成する。なお、傾斜部を有する接続電極１７が配置されていることにより、容量絶縁膜１１における底部の角部及び上部電極１２における底部の角部は傾斜形状となる。また、接続電極１７が傾斜部を有していることから、容量絶縁膜１１及び上部電極１２を段差被覆性良く形成することができる。続いて、容量絶縁膜１１を結晶化する目的で、酸素雰囲気中、６５０℃以上であって且つ８００℃以下の範囲で約１分間、ＲＴＡ法を用いて熱処理を行なう。以上の工程により、立体構造を有する容量素子１３が完成する。
【００８５】
以上のように、本発明の第３の実施形態に係る凹型の立体構造を有する容量素子を備えた半導体記憶装置及びその製造方法によると、前述した第２の実施形態による効果に加えて、犠牲層９がホール８の側壁部に加えて底部の一部にも形成されていることから、容量絶縁膜１１の組成ずれに対する抑制をより一層強化できる。このため、より特性に優れた容量素子１３を実現することができる。さらに、容量絶縁膜１１の組成ずれに対する抑制をより一層強化可能な構造を容易な方法で実現することができる。また、段差被覆性に優れた容量絶縁膜１１及び上部電極１２を実現することができる。
【００８６】
なお、以上の第１〜第３の実施形態では、凹型の立体構造を有する容量素子を有する半導体記憶装置を例に用いて説明したが、本発明はこの構成に限定される趣旨ではなく、凸型などの段差部に形成された立体構造の容量素子を有する半導体記憶装置の場合であっても、本発明は同様に実現可能である。
【産業上の利用可能性】
【００８７】
本発明は、強誘電体又は高誘電体よりなる容量絶縁膜を用いた立体構造を有する容量素子及びその製造方法、特に、容量絶縁膜がＭＯＣＶＤ法などの３００℃以上で成膜される場合に本発明を適用すると有用である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係る容量素子の構造を示す要部断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る容量素子の製造方法を示す要部工程断面図でる。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る容量素子の製造方法を示す要部工程断面図でる。
【図４】本発明の第２の実施形態に係る容量素子の構造を示す要部断面図である。
【図５】本発明の第３の実施形態に係る容量素子の構造を示す要部断面図である。
【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に係る容量素子の製造方法を示す要部工程断面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る容量素子の製造方法を示す要部工程断面図である。
【図８】第１の従来例に係る容量素子の構造を示す要部断面図である。
【図９】第２の従来例に係る容量素子の構造を示す要部断面図である。
【符号の説明】
【００８９】
１  半導体基板
２  素子分離領域
３  ゲート
４  活性領域
５  第１の層間絶縁膜
６  プラグコンタクト
７  第２の層間絶縁膜
８  ホール
９  犠牲層
１０  下部電極
１１  強誘電体又は高誘電体よりなる容量絶縁膜
１２  上部電極
１３  容量素子
１４  電極
１５  酸素に対する第１のバリア層
１６  酸素又は水素に対する第２のバリア層
１７  接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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