(57)【要約】【課題】  製造工程の途中で発生するダストを効率よく自動的に回収できる半導体装置を提供する。【解決手段】  半導体基板１０上に設けられた配線エリア２０と、配線エリア２０の周囲に配置され、配線エリア２０のパターン密度と同等もしくは類似のパターン密度を有し、配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリアとを備え、ダミーパターン３１相互の間隙がなす凹部の断面形状が、凹部に侵入したダストを捕獲可能な開口部と、開口部よりも広い幅からなる開口部よりも奥の領域とを有する。【選択図】      図２
2006210708.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた配線エリアと、
前記配線エリアの周囲に配置され、前記配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、前記配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリア
とを備え、前記ダミーパターン相互の間隙がなす凹部の断面形状が、前記凹部に侵入したダストを捕獲可能な開口部と、前記開口部よりも広い幅からなる開口部よりも奥の領域とを有することを特徴とする半導体装置。
【請求項２】
半導体基板上に設けられた配線エリアと、
前記配線エリアの周囲に配置され、前記配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、前記配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリア
とを備え、前記ダミーパターン相互の間隙がなす部分の平面形状が、前記間隙がなす部分に侵入したダストを捕獲可能な鉤状のパターンであることを特徴とする半導体装置。
【請求項３】
前記鉤状パターンは、平面パターンとして９０°未満の折れ曲がり部を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダミーエリアは、前記配線エリアの高さより低くなっていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に薄膜を形成するステップと、
前記薄膜をエッチングし、配線エリアのパターン及び前記配線エリアの周囲に配置され、前記配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、前記配線エリアのパターンにおける回路動作とは関係のない、相互の間隙がなす凹部の断面形状が、前記凹部に侵入したダストを捕獲可能な開口部の幅と、前記開口部よりも広い幅からなる開口部よりも奥の領域を有するダミーパターンを形成するステップと、
前記半導体基板を洗浄するステップ
とを含み、前記ダミーパターンによって前記エッチングするステップ及び前記洗浄するステップで生成されるダストを捕獲することを特徴とする半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にダミーパターンを含む半導体装置及び半導体装置製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおけるロット処理中に、処理装置又はウェハからダストが発生しウェハ表面に付着する場合がある。ウェハにダストが付着してしまった場合、後工程で形成するコンタクト及びビアの下にダストがあったときには接触不良を引き起こす。また、配線工程においては、ダストがあることによりショートを引き起こす可能性がある。したがって、配線パターンが形成される配線エリアにはダストが少ないことが望まれる。
【０００３】
半導体装置には、配線エリア以外にダミーパターンが配置されるダミーエリアを有するものもある（例えば、特許文献１参照。）。「ダミーパターン」とは、半導体装置の配線パターンの形成に際して、露光時の光の近接効果（ＯＰＥ）によるパターン変動の抑制、エッチング工程のパターン依存性の低減、及び化学的機械研磨（ＣＭＰ）工程での平坦化のために重要なパターンである。ダミーエリアは半導体装置の論理素子や記憶素子の動作に影響を与えないので、ダストがダミーエリアに付着していても構わない。しかしながら、ダミーパターンがダストを積極的に（意図的に）保持するように考慮された半導体装置はなく、ダストは配線エリアとダミーエリアに均等に付着してしまっている。
【特許文献１】特開平１１−２９７８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、製造工程の途中で発生するダストを効率よく自動的に回収できる半導体装置及び半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の特徴は、（イ）半導体基板上に設けられた配線エリアと、（ロ）配線エリアの周囲に配置され、配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリアとを備え、ダミーパターン相互の間隙がなす凹部の断面形状が、凹部に侵入したダストを捕獲可能な開口部と、開口部よりも広い幅からなる開口部よりも奥の領域とを有する半導体装置であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）半導体基板上に設けられた配線エリアと、（ロ）配線エリアの周囲に配置され、配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、配線エリアのパターンにおける回路動作とは関係のない複数のダミーパターンからなるダミーエリアとを備え、ダミーパターン相互の間隙がなす部分の平面形状が、間隙がなす部分に侵入したダストを捕獲可能な鉤状のパターンである半導体装置であることを要旨とする。
【０００７】
本発明の第３の特徴は、（イ）半導体基板上に薄膜を形成するステップと、（ロ）薄膜をエッチングし、配線エリアのパターン及び配線エリアの周囲に配置され、配線エリアのパターン密度と同等もしくは類似のパターン密度を有し、配線エリアのパターンにおける回路動作とは関係のない、相互の間隙がなす凹部の断面形状が、凹部に侵入したダストを捕獲可能な開口部の幅と、開口部よりも広い幅からなる開口部よりも奥の領域を有するダミーパターンを形成するステップと、（ハ）半導体基板を洗浄するステップとを含み、前記ダミーパターンによって前記エッチングするステップ及び前記洗浄するステップで生成されるダストを捕獲する半導体装置製造方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、製造工程の途中で発生するダストを効率よく自動的に回収できる半導体装置及び半導体装置製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、半導体基板１０上に論理素子や記憶素子の配線パターンが設けられた配線エリア２０と、配線エリア２０の周囲に配線エリア２０と同等もしくは類似のパターン密度で配置された、ダストを保持するダミーパターンが設けられたダミーエリア３０とを備える。
【００１１】
配線エリア２０には、アルミニウム（Ａｌ）膜等の金属膜、及び多結晶シリコン層、特に、不純物を添加した多結晶シリコン（ドープドポリシリコン）層等の材料を用いて、回路設計、素子の特性、パターン設計等の要請を考慮し、論理素子や記憶素子の動作に必要な配線パターンが配置されている。
【００１２】
ダミーエリア３０には、図２に示すように、格子状のダミーパターン３１を配置する。ダミーエリア３０は、ダミーパターン３１が配線パターンと導通して影響を与えない素子分離領域に配置される。ダミーエリア３０は、ローディング効果を抑制するために配線エリア２０のパターンと同等もしくは類似のパターン密度で配線エリア２０の周囲等に周期的なパターンとして配置される。「ローディング効果」とは、例えばパターン密度が疎で大きなパターン部分に比べ、パターン密度が密となる微細なパターン部分のエッチングレートが低くなる現象である。図２に示すダミーエリア３０は、ダミーパターン３１を互いに直交する方向に配列し、格子状のパターンを形成している。ダミーパターン３１の線幅は、レイアウトのデザインルールの最小値であることが好ましい。第１の実施の形態に係る半導体装置においては、図３に示すように、ダミーパターン３１相互の間隙がなす凹部の断面形状が、凹部に侵入したダストを捕獲可能な開口部と、開口部の幅Ｗ1よりも広い幅Ｗ2からなる開口部よりも奥の領域とを有する。例えば図３に示す凹部の側壁は逆テーパ形であり、凹部の入り口は窄まってる形状が好ましい。半導体基板１０の上面とダミーパターン３１の側壁のなす角αは、ダミーパターン３１の内部で９０°＜α＜１８０°となることが好ましい。したがって、搬送、エッチング工程、及び洗浄工程等で処理装置又はウェハから発生したダストが格子状のダミーパターン３１ので挟まれた凹部に流入した場合、凹部はダストの流出を防ぎ、ダストを保持するダスト保持部３５ａとして機能する。
【００１３】
以下に、第１の実施の形態に係る半導体装置の製造方法を図４〜図８を参照しながら説明する。
【００１４】
（イ）まず、図８のステップＳ１００において、種々のシミュレーションにより、設計パターンのレイアウトデータ（設計データ）を生成する。次に、ステップＳ２００において、ステップＳ１００で生成されたレイアウトデータの設計パターンを用いてフォトマスクのセットが作成される。
【００１５】
（ロ）ステップＳ３０２におけるフロントエンド工程（ウェハ工程）では、例えばステップＳ３１０における酸化工程、ステップＳ３１１におけるレジスト塗布工程、ステップＳ３１２におけるフォトリソグラフィ工程、ステップＳ３１３におけるイオン注入工程及びステップＳ３１４における熱処理工程等が繰り返して実施され、半導体ウェハ中に拡散領域等が形成される。一連の工程はステップＳ３１０〜Ｓ３１４に限定されるものではないが、この一連の工程が終了すると、ステップＳ３０３へ進む。
【００１６】
（ハ）ステップＳ３０３において、ウェハ表面に対して配線処理が施されるバックエンド工程（表面配線工程）が行われる。例えば、ステップＳ３１５の化学気相成長（ＣＶＤ）工程において、図４に示すように、半導体基板１０上に形成されたゲート酸化膜（図示省略）上に薄膜である第１多結晶シリコン層が形成される。例えばＮＡＮＤフラッシュＥＥＰＲＯＭの場合は、配線エリア２０にはメモリセルを形成するので、ゲート酸化膜上に、ＣＶＤ法等を用いて膜厚約５０ｎｍ〜１００ｎｍの第１多結晶シリコン層を形成する。
【００１７】
（ニ）そして、さらに第１多結晶シリコン層上にＣＶＤ法等を用いてゲート間絶縁膜（インターポリ絶縁膜）を全面に形成する。ゲート間絶縁膜は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはそれの積層膜であるオキサイド／ナイトライド／オキサイド（ＯＮＯ）膜で形成する。
【００１８】
（ホ）さらにゲート絶縁膜上にＣＶＤ法等を用いて膜厚約１００ｎｍ〜２００ｎｍの第２多結晶シリコン層を全面に形成する。第２多結晶シリコン層の代わりに、多結晶シリコンとメタルシリサイドの積層膜、あるいは金属材料のみのメタルゲート膜としてもよい。
【００１９】
（ヘ）次に、ステップＳ３１６のレジスト塗布工程において、第１及び第２多結晶シリコン層からなる複合層３７上にレジスト膜３９を塗布する。ステップＳ３１７におけるフォトリソグラフィ工程をレジスト膜３９に施して、ダミーエリア３０では、図５に示すようなレジスト膜３９のパターンが得られる。そして、図示を省略しているが配線エリア２０においては、ダミーエリア３０と同様にフォトリソグラフィ工程をレジスト膜３９に施して、配線エリア２０のパターンを形成する。
【００２０】
（ト）次に、ステップＳ３１８におけるエッチング工程において、レジスト膜３９を加工用マスクとしてフッ化炭素（ＣＦ4）等を含まないデポレス系のエッチングガスを用いてドライ式の反応性イオンエッチング（ＲＩＥ）を行い、複合層３７を選択的にエッチングし、ダミーエリア３０では、図６に示すような側壁が垂直なダミーパターン３１ａを形成する。このとき、配線エリア２０でも同様な断面形状が得られる。デポレス系のエッチングガスを用いた場合、ダミーパターン３１ａの側壁下部に反応生成物が堆積しないので、更にＲＩＥを継続し、オーバーエッチングすることで図７に示すような逆テーパ形のダミーパターン３１となる。配線エリア２０においては、第１多結晶シリコン層を浮遊ゲート電極層、第２多結晶シリコン層を制御電極層とするメモリーセルトランジスタのゲート構造が逆テーパ形の断面形状で形成される。このときエッチング工程で生成されたダストはダミーパターン３１に捕獲される。ただし、メモリーセルトランジスタの断面の側壁形状を逆テーパ形にしたくない場合は、フォトリソグラフィ工程を１回追加し、配線エリア２０側をレジスト膜でカバーしてからダミーエリア３０側をオーバーエッチングするようにしても良い。その後レジスト膜３９を除去する。
【００２１】
（チ）ゲート構造及びダミーパターン３１が形成された半導体装置は、ステップＳ３２０において、所定の薬品や純水によって洗浄される。洗浄工程ではエッチング工程から洗浄工程に至る一連の工程で排出したダストが効率良くダミーパターン３１で捕獲される。
【００２２】
（リ）そして、配線エリア２０に形成された浮遊電極層、制御電極層を有するゲート構造をマスクとして、ウェルと逆導電型の不純物を自己整合的にイオン注入する。その後、所定の薬品や純水によって洗浄され、洗浄工程で発生するダストは効率良くダミーパターン３１で捕獲される。洗浄後、アニ−ル工程を経てソース/ドレイン領域が形成される。
【００２３】
（ヌ）さらに、例えばＣＶＤ法を用いてボロンフォスフォシリケートガラス（ＢＰＳＧ）等で層間絶縁膜（図示せず）をゲート構造の上に形成する。そして、層間絶縁膜上にフォトレジストを塗布して、フォトリソグラフィ工程をレジスト膜に施す。フォトリソグラフィ工程が施されたレジスト膜をマスクとして用い、ＲＩＥ法を用いて配線エリア２０にドレイン領域が底面に露出するコンタクトホールを開ける。このとき、ダミーエリア３０側も半導体基板１０が露出するようにダミーパターン３１に沿ってエッチングをすれば、ダミーパターン３１が再生され、エッチング時に排出されるダストも高効率でダミーパターン３１に捕獲される。コンタクトホールを開孔後、レジスト膜を除去し、更に所定の薬品や純水によって洗浄する。洗浄時に生成されるダストは効率良くダミーパターン３１で捕獲される。
【００２４】
（ル）コンタクトホールには、例えばＡｌ、銅（Ｃｕ）、及びタングステン（Ｗ）等の導電材料で埋め込み、ＣＭＰ法等により、表面を平坦化し、コンタクトプラグを形成する。
【００２５】
（ヲ）そして、コンタクトプラグを埋め込み、平坦化した層間絶縁膜の表面にフォトレジストを塗布して、フォトリソグラフィ工程をレジスト膜に施す。フォトリソグラフィ工程が施されたレジスト膜をマスクとして用い、ＲＩＥ法を用いてダマシン溝を形成する。ダマシン溝は配線エリア２０においても逆テーパ形でも良いので、配線エリア２０とダミーエリア３０をパターニングするフォトリソグラフィ工程は同時（１回）に行う。このとき、ＲＩＥ法によって排出されたダストは、高効率でダミーパターン３１に捕獲される。その後、レジスト膜を除去し、更に所定の薬品や純水によって洗浄され、洗浄時に生成されるダストは効率良くダミーパターン３１で捕獲される。
【００２６】
（ワ）さらに、ダマシン溝にＣｕ等の導電材料をスパッタリング法やメッキ法等により堆積させＣＭＰ法等により平坦化し、コンタクトプラグと接続されるダマシン配線を形成する。同様にして、ステップＳ３０３のバックエンド工程の一連の工程により多層配線構造が完成したら、ステップＳ３０４へ進む。
【００２７】
（カ）ステップＳ３０４において、ダイシング装置により、所定のチップサイズに分割され、パッケージング材料にマウントされ、所要のパッケージ組み立ての工程が実施される。ステップＳ４００において、所定の検査を経て、半導体集積回路が完成される。ステップＳ５００において、出荷される。
【００２８】
第１の実施の形態に係る半導体装置によれば、ダミーパターン３１がダスト保持部３５ａを有することにより、搬送、エッチング工程、及び洗浄工程等で処理装置又はウェハから発生したダストのダミーエリア３０における回収効率を配線エリア２０におけるダストの付着率に比して大きくすることができる。つまり、第１の実施の形態に係る半導体装置は、従来は図９（ａ）に示すように配線エリア２０とダミーエリア３０とにほぼ均一に分布していたダスト４０を、図９（ｂ）に示すようにダミーエリア３０でダスト４０を積極的に、効率良く回収することができる。したがって、論理素子や記憶素子の動作に必要な配線エリア２０は相対的にダスト４０の量を減らすことができ、配線エリア２０におけるダスト４０による接触不良やショートによる歩留まりの低下を防ぐことができる。
【００２９】
（変形例）
第１の実施の形態に係る半導体装置の製造方法では配線エリア２０とダミーエリア３０を同時にエッチングする実施例を記載したが、配線エリア２０の断面形状が逆テーパになると不都合になる場合がある。そこで第１の実施の形態の変形例としてダミーエリア３０を先にエッチングし、逆テーパ形を得た後に配線エリア２０をエッチングして垂直側壁のパターニングする例を図４〜図７を参照しながら図８に示したステップＳ３０３の工程を説明する。
【００３０】
（イ）まず、例えば、図４に示すように、半導体基板１０上に形成されたゲート酸化膜（図示省略）上に薄膜として第１多結晶シリコン層をＣＶＤ法等により形成する。前述したＮＡＮＤフラッシュＥＥＰＲＯＭの場合は、配線エリア２０にはメモリセルを形成するので、ゲート酸化膜上に、膜厚約５０ｎｍ〜１００ｎｍの第１多結晶シリコン層を形成する。そして、さらに第１多結晶シリコン層上にＣＶＤ法等を用いてゲート間絶縁膜を全面に形成する。さらにゲート絶縁膜上にＣＶＤ法等を用いて膜厚約１００ｎｍ〜２００ｎｍの第２多結晶シリコン層を全面に形成する。
【００３１】
（ロ）次に、第１及び第２多結晶シリコン層からなる複合層３７上にレジスト膜３９を塗布する。この後、フォトリソグラフィ工程をダミーエリア３０側のレジスト膜３９にのみ施して、図５に示すようなパターンを得る。このとき配線エリア２０の上面はレジスト膜３９で覆っておく。次に、レジスト膜３９を加工用マスクとし、デポレス系のエッチングガスを用いてＲＩＥを行い、ダミーエリア３０側の複合層３７を選択的にエッチングし、図６に示すような側壁が垂直なダミーパターン３１ａを形成する。その後レジスト膜３９を除去する。
【００３２】
（ハ）更にレジスト膜を全面に塗布し、フォトリソグラフィ工程をレジスト膜に施して、配線エリア２０とダミーエリア３０にレジスト膜のパターンを形成する。レジスト膜を加工用マスクとしてデポレス系のエッチングガスを用いてＲＩＥを行えば、配線エリア２０側では図６に示すような側壁が垂直の断面形状の配線パターンが形成される。このときダミーエリア３０側は、すでにエッチングされている部分を更にエッチングするオーバーエッチングとなるので、図７に示すような逆テーパ形のダミーパターン３１となる。即ち、配線エリア２０においては、第１多結晶シリコン層を浮遊ゲート電極層、第２多結晶シリコン層を制御電極層とするメモリーセルトランジスタのゲート構造が完成する。その後レジスト膜を除去する。ＲＩＥやレジスト膜を除去する際に発生したダストは、逆テーパ形の断面形状からなるダミーパターン３１によって捕獲される。
【００３３】
（ニ）ゲート構造及びダミーパターン３１が形成された半導体装置は、ステップＳ３２０において、所定の薬品や純水によって洗浄される。洗浄工程では一連の工程で排出したダストが効率良くダミーパターン３１で捕獲される。そして、配線エリア２０に形成された浮遊電極層、制御電極層を有するゲート構造をマスクとして、ウェルと逆導電型の不純物を自己整合的にイオン注入する。その後、所定の薬品や純水によって洗浄され、洗浄工程で発生するダストは効率良くダミーパターン３１で捕獲される。この洗浄工程後のアニ−ル工程を経てソース/ドレイン領域が形成される。
【００３４】
（ホ）さらに、例えばＣＶＤ法を用いてＢＰＳＧ等で層間絶縁膜（図示せず）をゲート構造の上に形成する。そして、層間絶縁膜上にフォトレジストを塗布して、フォトリソグラフィ工程をダミーエリア３０側のレジスト膜にのみ施す。このとき配線エリア２０の全面はレジスト膜で覆っておく。次に、レジスト膜を加工用マスクとし、ＲＩＥ法を用いてダミーエリア３０のパターニングを行う。その後レジスト膜を除去する。
【００３５】
（ヘ）更にレジスト膜を全面に塗布し、フォトリソグラフィ工程をレジスト膜に施して、配線エリア２０とダミーエリア３０へのパターンを形成するためのレジスト膜のパターンが得られる。このレジスト膜を加工用マスクとしてＲＩＥ法を用いて配線エリア２０にドレイン領域が底面に露出するコンタクトホールを開ける。このとき、ダミーエリア３０側も半導体基板１０が露出するようにダミーパターン３１に沿ってエッチングをすれば、ダミーパターン３１が再生され、エッチング時に排出されるダストも高効率でダミーパターン３１に捕獲される。コンタクトホールを開孔後、レジストを除去し、所定の薬品や純水によって洗浄し、洗浄時に生成されるダストは効率良くダミーパターン３１で捕獲される。
【００３６】
（ト）コンタクトホールには、例えばＡｌ、Ｃｕ、及びＷ等の導電材料で埋め込み、表面を平坦化し、コンタクトを形成する。そして、コンタクトホールに導電材料を埋め込む。更に、平坦化した表面にフォトレジストを塗布して、フォトリソグラフィ工程をレジスト膜に施す。フォトリソグラフィ工程が施されたレジスト膜をマスクとして用い、ＲＩＥ法を用いてダマシン溝を形成する。ダマシン溝は逆テーパ形でも良いので、配線エリア２０とダミーエリア３０をパターニングするフォトリソグラフィ工程は同時（１回）で良い。このとき、ＲＩＥ法によって排出されたダストは、高効率でダミーパターン３１に捕獲される。
【００３７】
（チ）さらに、ダマシン溝に導電材料をスパッタリング法等により堆積させコンタクトを導通する配線を形成すれば、図８のステップＳ３０３の工程が達成される。
【００３８】
第１の実施の形態の変形例に係る半導体装置によれば、ダミーパターン３１の断面形状はダストの捕獲に優れる逆テーパ形で、配線エリア２０は側壁が垂直のパターンとすることができる。また、ダミーパターン３１を配線エリア２０のパターニングより先に形成することで、配線エリア２０のパターニングで発生するダストの捕獲もより効率良く実現することができる。
【００３９】
（第２の実施の形態）
第１の実施の形態では、配線エリア２０の断面形状が逆テーパ形になると不都合がある場合があった。このため第１の実施の形態の変形例として、ダミーエリア３０の後に配線エリア２０のパターニングをする例を述べたがフォトリソグラフィ工程やＲＩＥ工程の工程数が増加する。本発明の第２の実施の形態に係る半導体装置は、図１０に示すように、平面パターンに特徴があり、図２及び図３で示したダミーパターン３１と異なり、断面形状は配線エリア２０及びダミーエリア３０がともに垂直側壁とすることが可能である。その他は第１の実施の形態で説明した半導体装置と実質的に同様であるので、重複した記載を省略する。
【００４０】
ダミーパターン３２は、ダミーエリア３０に配置される。ダミーパターン３２は、図１０に示すように、互いに直交する縦方向と横方向の周期的なパターン以外に斜め方向に鉤状のパターンである折れ曲がり部を有する。互いに直交する縦方向及び横方向のパターンと鉤状のパターンの相互の間隙がなす部分の平面形状は、搬送、エッチング工程、及び洗浄工程等で処理装置又はウェハから発生したダストを捕獲可能である。つまり、互いに直交する縦方向と横方向のパターンと鉤状のパターンで囲まれた箇所は、ダストを保持するダスト保持部３５ｂとして機能する。鉤状のパターンである折れ曲がり部と縦方向又は横方向のパターンとのなす角βは、ダミーパターン３２の内部で、０°＜β＜９０°であることが好ましい。なす角βが鋭角であることで、ダスト保持部３５ｂ間へのダストの流入を容易にし、ダスト保持部３５ｂ間からのダストの流出を抑制することができる。
【００４１】
第２の実施の形態に係る半導体装置によれば、ダミーパターン３２がダスト保持部３５ｂを有することにより、搬送、エッチング工程、及び洗浄工程等で処理装置又はウェハから発生したダストのダミーエリア３０における回収効率を配線エリア２０におけるダストの付着率に比して大きくすることができる。つまり、第２の実施の形態に係る半導体装置は、配線エリア２０に分布していたダストを、ダミーエリア３０で積極的に、効率良く回収することができる。したがって、論理素子や記憶素子の動作に必要な配線エリア２０は相対的にダストの量を減らすことができ、配線エリア２０におけるダストによる接触不良やショートによる歩留まりの低下を防ぐことができる。
【００４２】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図１１に示すように、図３で示したダスト保持部３５ａと異なる形状のダスト保持部３５ｃを備える点が異なる。その他は図１〜図３に示した半導体装置と実質的に同様であるので、重複した記載を省略する。
【００４３】
ダミーパターン３３は、ダミーエリア３０に配置される。ダミーエリア３０のダミーパターン３３が設けられている箇所以外は、図１１に示すように、配線エリア２０の高さより低くなるようにダミーパターン３３間に溝を有する。ダミーエリア３０に溝があり窪んでいることで、配線エリア２０から位置エネルギーの低いダミーエリア３０にダストが流入する可能性が高くなる。また、ダミーエリア３０の溝に流入したダストは、溝から流出しにくい。つまり、ダミーエリア３０の溝は、搬送、エッチング工程、及び洗浄工程等で処理装置又はウェハから発生したダストを保持するダスト保持部３５ｃとして機能する。ダスト保持部３５ｃの製造方法としては、配線エリア２０及びダミーパターン３３の形成部をレジストで覆い、レジストをパターニングし、ＲＩＥにより基板１０の一部を選択的に除去することによって得られる。
【００４４】
第３の実施の形態に係る半導体装置によれば、ダミーパターン３３の溝がダスト保持部３５ｃとして機能することにより、ダミーエリア３０で効率よくダストを回収することができる。つまり、第３の実施の形態に係る半導体装置は、配線エリア２０に分布していたダストを、ダミーエリア３０で積極的に、効率良く回収することで、論理素子や記憶素子の動作に必要な配線エリア２０には相対的にダストの量を減らすことができる。したがって、第３の実施の形態に係る半導体装置は、ダストによる接触不良やショートによる歩留まりの低下を防ぐことができる。
【００４５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００４６】
例えば、図３に示した第１の実施の形態に係る半導体装置のダミーパターン３１は逆テーパ形で記載したが、図１２に示すように断面が砂時計のようにくびれた砂時計形のダミーパターン３１としてもよい。
【００４７】
第１の実施の形態に係る半導体装置の製造方法において、ダミーパターン３１は多結晶シリコンで形成すると記載したが、他のレイヤーの金属配線層でも同様にダミーパターンで凹部を形成することも可能である。
【００４８】
第１の実施の形態で示した半導体装置製造方法において、配線エリア２０の配線パターンが逆テーパ形でも良ければ、配線エリア２０及びダミーエリア３０を同時にエッチングしても構わない。
【００４９】
また、図２においてダミーパターン３１は格子状で記載してあるが、ダミーパターン３１は格子状に限られない。例えば、ダミーパターン３１の形状は縦方向や横方向のみのストライプ等でも構わない。
【００５０】
また、図３に示したダミーパターン３１を、図１０に示した第２の実施の形態に係る半導体装置のダミーパターン３２のように配置して用いることも可能である。つまり、第１〜第３の実施の形態に係る半導体装置のダスト保持部３５ａ〜３５ｃは、それぞれ組み合わせて用いることが可能である。
【００５１】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態に係る半導体装置の一部を示す模式的平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置のダミーエリアを示す模式的平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置のダミーパターンを示す模式的断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の逆テーパ形のダミーパターンの形成方法の工程断面図である。
【図５】図４の次の段階を示す本発明の第１の実施の形態に係る半導体装置の逆テーパ形のダミーパターンの形成方法を示す工程断面図である。
【図６】図５の次の段階を示す本発明の第１の実施の形態に係る半導体装置の逆テーパ形のダミーパターンの形成方法を示す工程断面図である。
【図７】図６の次の段階を示す本発明の第１の実施の形態に係る半導体装置の逆テーパ形のダミーパターンの形成方法を示す工程断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を示すフローチャートである。
【図９】図９（ａ）は、従来の半導体装置のダストの分布を示す図であり、図９（ｂ）は、本発明の第１の実施の形態に係る半導体装置のダストの分布を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置のダミーエリアを示す模式的平面図ある。
【図１１】本発明の第３の実施の形態に係る半導体装置の模式的断面図である。
【図１２】本発明のその他の実施の形態に係る半導体装置のダミーパターンを示す模式的断面図である。
【符号の説明】
【００５３】
１０…半導体基板
２０…配線エリア
３０…ダミーエリア
３１，３２，３３…ダミーパターン
３５ａ，３５ｂ，３５ｃ…ダスト保持部
３７…複合層
３９…レジスト膜
４０…ダスト
【図１】
2006210708.tif 000003
【図２】
2006210708.tif 000004
【図３】
2006210708.tif 000005
【図４】
2006210708.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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