(57)【要約】【課題】  電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングし、ボンディング信頼性を高めるとともに、電極パッドの下部の回路での配線の配設領域を拡大して高集積化を実現することを可能にした半導体装置を提供する。【解決手段】  電極パッド１にテストプローブを接触させるエリア示すプローブエリアマークＸＰＭ，ＹＰＭを備え、プローブエリアマークにより電極パッドにおけるテストプローブエリアＴＰＡを限定し、電極パッドに対するボンディング信頼性を高める。電極パッド１の直下では、テストプローブエリアＴＰＡの直下領域には配線層が配設されておらず、テストプローブエリアＴＰＡ以外の領域に配線層が形成される。電極パッド１の直下における回路配線の配設可能領域を拡大して配線の高集積化を可能とする。【選択図】  図３
2006210631.tif 000002
【特許請求の範囲】
【請求項１】
電極パッドに対してテストプローブを当接させるテストプローブエリアを定義するためのプローブエリアマークを備え、前記プローブエリアマークは前記電極パッドとは離間した位置に配設されていることを特徴とする半導体装置。
【請求項２】
前記電極パッドは中央領域が開口された絶縁膜によって周辺部が被覆された配線層で構成されており、前記プローブエリアマークは前記絶縁膜の開口縁部から離間した位置に配設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プローブエリアマークは半導体チップの１つの辺に沿って直線状に配列された複数の電極パッドを配列方向に挟む両端位置に配設された共通プローブエリアマークを備えていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記プローブエリアマークは前記複数の電極パッドのそれぞれに対して当該複数の電極パッドの配列方向と直交する方向の一辺に沿った位置に配設された個別プローブエリアマークを備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記プローブエリアマークは、半導体ウェハに形成された複数の半導体チップを個別の半導体チップに分割するためのスクライブライン内に配設されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記プローブエリアマークは前記半導体チップ内の前記電極パッドと半導体チップの周縁部との間に配設されていることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項７】
前記プローブエリアマークは前記半導体ウェハ又は前記半導体チップの半導体基板に形成された拡散層の一部で構成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記プローブエリアマークは前記半導体ウェハ又は前記半導体チップに形成された配線層の一部で構成されていることを特徴とする請求項５または６に記載の半導体装置。
【請求項９】
前記電極パッドの前記テストプローブエリアと異なる他のエリアに外部電極接続用のボンディングエリアを定義するためのボンディングプローブマークが配設されていることを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
前記電極パッドの直下では、前記テストプローブエリアの直下領域に配線層が配設されておらず、前記前記テストプローブエリアの直下領域を除く領域に配線層が配設されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記電極パッドの下部に配設された前記配線層は２層以上の積層型配線層として構成され、前記テストプローブエリアの直下には、前記配線層のうち少なくとも最上層の配線層が配設されていないことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部接続用電極パッド（以下、電極パッドと略称する）を備える半導体装置に関し、特に電気特性検査に際して検査装置のテストプローブを接触させて当該検査装置と半導体装置とを電気接続するための電極パッドを備える半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板に形成されたチップ状の半導体装置では半導体チップの実装前に半導体装置に設けられている電極パッドに対して電気特性検査装置のテストプローブを接触させ、当該テストプローブを介して半導体装置に通電し電気特性検査を行なう、いわゆるプロービングを行っている。このような半導体装置では、プロービング時にテストプローブを電極パッドの表面に接触させたときに、その接触圧による応力がアルミニウム製の電極パッドの下層にまで影響し、電極パッドの直下の絶縁膜にクラックが生じることがある。このようなクラックが生じると、その下層に配設されている回路配線における絶縁性が劣化してリークが生じ、半導体装置の信頼性が低下するという問題が生じる。このクラックは電極パッドの下層において生じるため、半導体装置を表面から目視してただけではクラックを確認して半導体装置が良品であるか不良品であるかを判断することは難しい。
【０００３】
従来の半導体装置では、テストプローブを電極パッドに当接させる際に目視による手作業、あるいは電極パッドを自動認識する自動機により当接位置を決定しているが、当接位置を電極パッドの特定の領域に限定することまでは行われていないため、作業者や自動機によるばらつきによってテストプローブを電極パッドの特定の領域に当接させることは難しく、実際には電極パッドのほぼ全領域に当接されてしまう状況にある。そのため、電極パッドの下層において生じる前述したようなクラックに起因する回路配線の不良を未然に防止するために、電極パッドの直下には回路配線を配設しない構成がとられており、テストプローブを当接して電極パッドの直下の絶縁膜にクラックが生じた場合でも回路配線でのリークを防止し、半導体装置の信頼性を確保する構成がとられている。
【０００４】
例えば、図２を参照すると、半導体装置（半導体チップ）ＣＨの内部回路２の周辺に沿って配設されたＩ／Ｏ回路（入出力回路）３上に複数の電極パッド１が配列されている。図１３は従来のこの種の半導体装置の概略断面図であり、Ｉ／Ｏ回路３には半導体基板１０１に形成されたＭＯＳトランジスタ等の素子１０５上に第１ないし第３の層間絶縁膜１１１，１１２，１１３を介して積層された第１ないし第３の金属配線層１２１，１２２，１２３並びにこれらを接続する第１ないし第３のビア１３１，１３２，１３３からなる多層配線構造が配設されている。また、電極パッド１はここでは上下２層の金属層からなる電極パッドとして構成された例を示しており、第４層間絶縁膜１１４上に第５層間絶縁膜１１５を挟んで第４金属層１２４と第５の金属層１２５を積層し、第４ビア１３４により第３金属配線層１２３に接続するとともに、第５ビア１３５によって両金属層１２４，１２５を互いに電気的、機械的に連結した構造とされている。そして、第５金属層１２５を覆う表面絶縁膜１１６の開口１１６ａ内に露出された第５金属層１２５の表面をパッド面として構成している。
【０００５】
そして、この従来の電極パッドでは、同図に示すように、電極パッド１にテストプローブＴＰを当接したときに生じる電極パッド１の直下の絶縁膜に発生するクラックＣＸから電極パッド１の直下の金属配線層における電気的なリークを未然に防止するために、特にクラックの影響が大きい最上層の第３金属配線層１２３については電極パッド１の直下領域には配設しない構成となっている。すなわち、電極パッド１は周辺に沿った所要幅寸法の領域が表面絶縁膜１１６で覆われており、この表面絶縁膜１１６に設けられた開口１１６ａ内に電極パッド１の表面が露出されている。テストプローブＴＰはこの露出された電極パッド４の表面に当接されることになるため、この露出された表面領域、ないし製造誤差を考慮してそれよりも若干広い領域の直下には第３金属配線層１２３を配設していない。したがって、Ｉ／Ｏ回路３において第３金属配線層１２３が配設される領域は、図７（ｂ）に点描する領域となり、第３金属配線層１２３はＩ／Ｏ回路３内のＹ方向における両端領域と、Ｉ／Ｏ回路３内のＸ方向の両側の所要幅寸法の両側領域に限定されることになる。
【０００６】
また、図示は省略するが電極パッド１の表面にテストプローブＴＰを当接したときには、電極パッド１の表面にプローブ痕と称する接触傷が発生する。特に、同一電極パッドにテストプローブを繰り返して何回も接触した場合には複数のプローブ痕が発生することがある。このようなプローブ痕が生じた電極パッドに対して金属細線やテープリード等の外部電極を接続するいわゆるワイヤボンディングを行うと、電極パッドの表面に生じたプローブ痕によって外部電極と電極パッドとの実効的な接触面積が低減され、ワイヤボンディングの信頼性が低下してしまう。特に、アルミニウム製の電極パッドに金ワイヤを超音波ボンディングする場合には、電極パッドの表面にアルミニウムと金の合金を形成して接合を行っているが、プローブ痕によって接合面が低減され、ボンディング強度が低下して金ワイヤが容易に外れてしまう。
【０００７】
このようなプローブ痕に対するボンディング強度の低下という問題に対し、特許文献１には、テストプローブを当接させるテスト用電極パッドとボンディングを行うためのボンディング用電極パッドとをそれぞれ形成しておき、テスト用電極パッドにテストプローブを当接してプローブ痕が発生した場合でも、ボンディング用電極パッドに対してボンディングを行うことで、プローブ痕の影響を受けずにボンディング強度の高いボンディングを実現する技術が提案されている。
【特許文献１】特開２００２−３２９７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
電極パッドにおけるボンディング強度を改善するためには、特許文献１のようにテスト用電極パッドとボンディング用電極パッドとを別に形成する技術が有効であるが、これでは半導体装置に電極パッドが占める面積が大きくなることは避けられず、半導体装置の高集積化を実現する上での障害になる。特に、近年では半導体装置の多機能化に伴って電極パッドの数が増大する傾向にあるため、特許文献１の技術は電極パッドの増大に制限を受けることになり、半導体装置の多機能化の要求に応えることは難しい。
【０００９】
また、図１３に示した従来の電極パッドでは、電極パッド１の直下領域ではＩ／Ｏ回路３における直下層金属配線層となる第３金属配線層１２３を配設していないため、Ｉ／Ｏ回路３における配線可能面積が制約を受ける。特に、半導体装置の多機能化に伴って電極パッドの数が増え、これに伴ってＩ／Ｏ回路の数も増えてＩ／Ｏ回路の一つ当たりの面積が低減されると、配線可能面積はさらに低減されることになり、Ｉ／Ｏ回路での配線設計の自由度が低減されるとともに、目的とする回路構成のＩ／Ｏ回路を実現することができなくなり、半導体装置の高集積化の障害になる。
【００１０】
本発明の目的は、電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドを小サイズ化した場合でもプローブ痕が生じる領域を避けて外部電極のワイヤボンディングを行うことを可能にし、ワイヤボンディングの信頼性を高めることが可能な半導体装置を提供するものである。また、本発明の目的は、電極パッドの直下における配設領域を拡大して高集積化を実現することを可能にした半導体装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、電極パッドに対してテストプローブを当接させるテストプローブエリアを定義するためのプローブエリアマークを備えており、当該プローブエリアマークは電極パッドとは離間した位置に配設されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、プローブエリアマークによって電気検査時に電極パッドにおけるテストプローブの当接領域、すなわちテストプローブエリアを容易に認識することが可能となり、電極パッドの表面におけるテストプローブの当接領域を限定してクラックやプローブ痕の発生箇所を限定することができ、クラックやプローブ痕を避けて配線の配設やボンディングを実行することにより、電極パッドに対するボンディング信頼性を高めることが可能になる。特に、プローブエリアマークに基づいてテスト後におけるプローブ痕を確認し、プローブ痕がテストプローブエリアをはみ出した場合には不良と判断することも容易になり信頼性の高い半導体装置を製造することが可能になる。また、プローブエリアマークは電極パッドとは離間した位置に配設されているので、プローブエリアマークを電極パッドと明確に識別してテストプローブエリアを正確に認識することが可能になる。さらに、プローブエリアマークにより定義されるテストプローブエリアを除く領域の直下に配線層を配設可能とすることで、電極パッドの直下における配線層の配設可能領域を拡大して配線の高集積化を図ることも可能になる。
【発明を実施するための最良の形態】
【００１３】
本発明の半導体装置の好ましい形態としては、電極パッドは中央領域が開口された絶縁膜によって周辺部が被覆された配線層で構成されており、プローブエリアマークは絶縁膜の開口縁部から離間した位置に配設される。絶縁膜の開口縁部における光の屈折や反射によってプローブエリアマークの認識が困難になることを未然に防止する。
【００１４】
プローブエリアマークは半導体チップの１つの辺に沿って直線状に配列された複数の電極パッドを配列方向に挟む両端位置に配設された共通プローブエリアマークを備えており、複数の電極パッドのテストプローブエリアをそれよりも少ない数のプローブエリアマークで定義することができ、プローブエリアマークの配設スペースを低減できる。また、プローブエリアマークは複数の電極パッドのそれぞれに対して当該複数の電極パッドの配列方向と直交する方向の一辺に沿った位置に配設された個別プローブエリアマークを備えており、個々の電極パッドにおいて一方向及びこれと直交する方向にテストプローブエリアを定義することが可能になる。
【００１５】
プローブエリアマークは、半導体ウェハに形成された複数の半導体チップを個別の半導体チップに分割するためのスクライブライン内に配設されており、プローブエリアマークを備えても半導体チップにおける素子や配線のスペースを低減することがなく高集積化が可能になる。一方、プローブエリアマークは半導体チップ内の電極パッドと半導体チップの周縁部との間に配設されており、半導体チップの空いているスペースを利用してプローブエリアマークを配設することが可能であるとともに、スクライブラインに各種テスト素子を形成している場合でもプローブエリアマークを配設することができる。
【００１６】
プローブエリアマークは半導体ウェハ又は半導体チップの半導体基板に形成された拡散層の一部で構成され、あるいは半導体ウェハ又は半導体チップに形成された配線層の一部で構成されており、半導体装置の製造プロセスに対応して好適な層を選択して構成することが可能である。また、拡散層で構成することで半導体チップを分割したときに半導体チップの周縁部におけるクラックを未然に防止することができる。
【００１７】
電極パッドのテストプローブエリアと異なる他のエリアに外部電極接続用のボンディングエリアを定義するためのボンディングプローブマークが配設されており、これによりプローブテストマークを認識する際の最大誤差範囲を定義し、前記した本発明の効果を確実なものにする。
【実施例１】
【００１８】
次に、本発明の実施例１について図面を参照して説明する。図１は本発明にかかる半導体チップを個片に分割する前の複数の半導体チップを半導体ウェハＷに配列形成した状態の一部の平面図である。各半導体チップＣＨはＸ方向及びＹ方向にそれぞれ規則的に枡目状に配列されており、これらの半導体チップＣＨをＸ方向及びＹ方向に截断分離するためのスクライブラインＳＬを挟んで枡目状に配列形成されている。図２には前記半導体ウェハＷの図１のＡ部の拡大図を併せて示しており、前記半導体チップＣＨは、中央領域ないし中帯領域にメモリ回路やロジック回路等で構成される内部回路２が配置され、この内部回路２を囲むように半導体チップＣの周辺部に沿って複数のＩ／Ｏ回路３が配列されている。前記各Ｉ／Ｏ回路３内にはそれぞれ電極パッド１が配設されており、各Ｉ／Ｏ回路３と各電極パッド１はそれぞれ電気的に接続されている。前記電極パッド１は半導体チップＣＨの４つの周辺部のそれぞれの辺に沿って直線状に配列されている。
【００１９】
前記スクライブラインＳＬは、複数の前記各半導体チップＣＨをＸ方向に分割するためにＹ方向に延長されたＹスクライブラインＹＳＬと、半導体チップＣをＹ方向に分割するためにＸ方向に延長されたＸスクライブラインＸＳＬとで構成される。前記ＹスクライブラインＹＳＬ内には、半導体チップＣＨのＸ方向に伸びる周辺部に沿って直線状に配列された複数の電極パッド１の後述するテストプローブエリアを共通して定義するためのＹプローブエリアマークＹＰＭが配設されている。また、前記ＸスクライブラインＸＳＬ内には、半導体チップＣＨのＹ方向に伸びる周辺部に沿って直線状に配列された複数の電極パッド１のテストプローブエリアを共通して定義するためのＸプローブエリアマークＸＰＭが配設されている。これらのＹプローブエリアマークＹＰＭとＸプローブエリアマークＸＰＭは複数の電極パッド１のテストプローブエリアを同時に共通して定義するため、本発明における共通プローブエリアマークとして構成されることになる。ここで、図１に示すように、前記ＹプローブエリアマークＹＰＭとＸプローブエリアマークＸＰＭは複数の半導体チップＣの各電極パッド１にわたって共通にテストプローブエリアを定義するために、Ｘ方向には２つの半導体チップＣＨ毎に、Ｙ方向には３つの半導体チップＣＨ毎にそれぞれＹスクライブラインＹＳＬとＸスクライブラインＸＳＬにそれぞれＹプローブエリアマークＹＰＭとＸプローブエリアマークＸＰＭが配設されている。
【００２０】
また、この実施例１では、図２に示すように、前記ＹスクライブラインＹＳＬ内には前記ＹプローブエリアマークＹＰＭとはＹ方向に所定の間隔をおいてＹボンディングエリアマークＹＢＭが配設され、前記ＸスクライブラインＸＳＬ内には前記ＸプローブエリアマークＸＰＭとＸ方向に所定の間隔をおいてＸボンディングエリアマークＸＢＭが配設されている。前記ＹボンディングエリアマークＹＢＭはＹプローブエリアマークＹＰＭよりもＹ方向に沿って半導体チップＣＨの内側方向の位置に配設され、前記ＸボンディングエリアマークＸＢＭはＸプローブエリアマークＸＰＭよりもＸ方向に沿って半導体チップＣＨの内側方向の位置に配設されている。
【００２１】
図３は図２のＢ部の拡大図である。なお、Ｉ／Ｏ回路３については図示を省略している。前記ＹプローブエリアマークＹＰＭ及びＹボンディングエリアマークＹＢＭはＸ方向に細長い矩形マークで構成され、前記ＸプローブエリアマークＸＰＭ及びＸボンディングエリアマークＸＢＭはＹ方向に細長い矩形マークで構成されている。これらＸ及びＹのプローブエリアマークＸＰＭ，ＹＰＭとボンディングエリアマークＸＢＭ，ＹＢＭは、半導体チップＣの表面から光学的に確認することが可能に形成されていればよく、この実施例１では後述するように前記半導体ウェハＷを構成しているシリコン基板の表面に形成した拡散層の一部を利用して構成している。シリコン基板に不純物を拡散させて形成する拡散層はシリコン基板の表面における光反射率が他の領域、すなわち拡散層ではない領域とは異なるため、当該シリコン基板上に光を透過しないアルミニウム配線層等が存在していない限り半導体チップの表面から確認することが可能である。この実施例１では前記各プローブエリアマークＸＰＭ，ＹＰＭと各ボンディングエリアマークＸＢＭ，ＹＢＭはアルミニウム配線層が存在していないスクライブラインに配設しているため、半導体チップの表面からの確認は可能である。
【００２２】
すなわち、図４は前記電極パッド１を含む図３のＣ−Ｃ線に沿う概略断面図である。詳細な説明は省略するが、半導体チップＣＨを構成しているシリコン基板１０１の表面に素子分離用の絶縁分離膜１０２が形成され、この絶縁分離膜１０２によって複数の素子領域が区画される。各素子領域には所要のパターンに形成されたソース・ドレイン拡散層等の拡散層１０３と、前記シリコン基板１０１の表面上に形成されたゲートポリシリコン１０４等によってＭＯＳトランジスタ等の素子１０５が形成されている。また、複数の半導体チップＣＨを分割するためのスクライブラインＸＳＬ，ＹＳＬ内の一部において絶縁分離膜１０２の一部が除去されており、この除去された部分にも前記ソース・ドレイン拡散層１０３と同時に拡散層１０３ａが形成され、この拡散層１０３ａによって前記各プローブエリアマークＸＰＭ，ＹＰＭと各ボンディングエリアマークＸＢＭ，ＹＢＭが構成されている。
【００２３】
前記素子１０５上には第１層間絶縁層１１１が形成されており、その上に第１金属層１２１が形成される。さらに、その上には順次第２層間絶縁膜１１２、第２金属層１２２、第３層間絶縁膜１１３、第３金属層１２３、第４層間絶縁膜１１４、第４金属層１２４、第５層間絶縁膜１１５、第５金属層１２５が形成され、最上層に表面絶縁膜１１６が形成されている。前記第１ないし第５の層間絶縁層１１１〜１１５は例えばシリコン酸化膜で構成され、表面絶縁膜１１６は樹脂で構成されている。また、第１ないし第５の各金属層１２１〜１２５はアルミニウム膜で形成されており、特に前記第１ないし第３の金属層１２１〜１２３はそれぞれ所要の配線パターンをした第１ないし第３の金属配線層として形成され、前記第１ないし第３の層間絶縁膜１１１〜１１３に形成されたタングステン等からなる第１ないし第３のビア１３１〜１３３によって上下の金属配線層が相互にかつ前記素子１０５に対して電気接続が行われ、多層配線構造を構成している。
【００２４】
前記電極パッド１は一部が前記第１金属層１２１ないし第３金属層１２３が形成されている領域上にも延設され、電極パッド１と第１金属層１２１ないし第３金属層１２３とでＣＵＰ（Circuit Under Pad)構造を形成している。このＣＵＰを形成する電極パッドは１層あるいは複数の金属層で構成されるが、この実施例では前記第４金属層１２４と前記第５金属層１２５とによって上下に２層構造をした電極パッドとして構成されている。すなわち、第４金属層１２４と第５金属層１２５がほぼ同じ平面形状に形成されており、これらの金属層１２４と１２５を絶縁する第５層間絶縁膜１１５に設けられた第５ビア１３５によって相互に電気接続されるとともに両者は機械的に一体化されている。前記第５金属層１２５はパッシベーション層としての前記表面絶縁膜１１６に設けられた矩形の開口１１６ａ内に表面が露出され、この露出された表面が電極パッド１の表面として構成され、前述したように検査装置のテストプローブが接触されかつ外部電極としての金細線が接続されるようになっている。また、前記第５金属層１２５の一部は第５層間絶縁膜１１５に形成された第５ビア１３５により下層の第４金属配線層１２４に電気接続が行われ、さらに同様にしてその下層の第３金属層１２３ないし第１金属層１２１及び素子１０５に電気接続され、素子１０５を外部に電気接続する外部導出電極として機能する。
【００２５】
このように、実施例では前記電極パッド１は、下層の第４金属層１２４と上層の第５金属層１２５とで第５層間絶縁膜１１５をサンドイッチし、かつ第５ビア１３５によって両金属層を電気的及び機械的に一体的に連結している。これにより、後述するように電極パッド１に対して外部電極をボンディングしたときに、外部電極を介して引っ張り力が第５金属層１２５に加えられた場合でも、下層の第４金属層１２４が第５層間絶縁膜１１５によって上方に引上げられることが防止されるため、この引っ張り力に抗することができ、第５金属層１２５が半導体チップＣＨの表面、すなわち第５層間絶縁膜１１５の表面から剥離されることを防止する上で有効である。そのため、図には表れていないが、第５ビア１３５は両金属層１２４，１２５の連結強度を高めるために平面形状が縦横の縞で構成されるグリッドパターンに形成されている。
【００２６】
以上の構成の半導体チップＣＨに対する電気検査方法について説明する。半導体チップＣＨに対して電気検査を行う際には、先ず図５（ａ）に示すように、電気検査装置のテストプローブＴＰを電極パッド１の表面に当接して電気的に接続し、当該テストプローブＴＰを介して半導体チップＣＨに通電を行う。このとき、作業者はＸプローブエリアマークＸＰＭ及びＹプローブエリアマークＹＰＭを目視により認識し、各電極パッドにおけるテストプローブエリアを定義する。すなわち、図６に示すように、半導体チップＣＨにおいてＸ方向に直線状に配列されている複数の電極パッド１については、当該半導体チップＣＨをＸ方向に挟む両側のＹスクライブラインＹＳＬ内にある各ＹプローブエリアマークＹＰＭの一方の縁部（エッジ）を互いに結んだ線分を利用してテストプローブエリアＴＰＡを定義する。すなわち、図３に示すように、当該線部ＰＬと各電極パッド１の周辺部を覆う前記表面絶縁膜１１６の開口縁部１１６ａとで挟まれる領域を各電極パッドのテストプローブエリアＴＰＡとして定義する。同様に図示は省略するが、半導体チップＣＨにおいてＹ方向に直線状に配列されている複数の電極パッド１については、当該半導体チップをＹ方向に挟むＸスクライブライン内にある各Ｘプローブエリアマークの一方の縁部（エッジ）を互いに結んだ線分と各電極パッド１の表面絶縁膜１１６の開口縁部１１６ａで挟まれる領域を各電極パッドのテストプローブエリアＴＰＡとして定義する。なお、作業者による目視による認識に代えて、各プローブエリアマークの縁部を自動機によって自動認識し、テストプローブエリアＴＰＡを自動認識することも可能である。
【００２７】
このとき、プローブエリアマークＹＰＭ，ＸＰＭの認識に誤差が生じるとテストプローブエリアＴＰＡの定義にも多少の誤差が生じることもあるが、ＹボンディングエリアマークＹＢＭ及びＸボンディングエリアマークＸＢＭを利用して、少なくともテストプローブエリアＴＰＭがボンディングエリアマークＸＢＭ，ＹＢＭを越えた領域まで定義されることがないようにする。なお、電極パッド１に対してボンディングワイヤを接続するためのボンディングエリアＢＡは前記テストプローブエリアＴＰＡを除く領域として定義されるが、実施例１のようにボンディングエリアマークＸＢＭ，ＹＢＭを備える場合には、図３のようにこれらボンディングエリアマークＸＢＭ，ＹＢＭを利用してボンディングエリアＢＡを定義することも可能である。このようにすることで、定義するテストプローブエリアＴＰＡが電極パッド１のボンディングエリアＢＡにまで侵入した状態で定義されることはない。
【００２８】
このようにテストプローブエリアＴＰＡを定義した上で、図５（ａ）で説明したように、テストプローブＴＰを電極パッド１の表面に当接すると、図５（ｂ）のように、テストプローブＴＰを電極パッド１の表面に当接したときに生じるプローブ痕ＰＸはテストプローブエリアＴＰＡ内に限定される。これは同一電極パッド１に対して複数回にわたってテストプローブＴＰを当接した際に複数個のプローブ痕ＰＸが生じた場合も同様である。
【００２９】
また、テストプローブＴＰを当接したときに電極パッド１に生じる応力はテストプローブエリアＴＰＡの直下領域に限定されることになり、当該応力によって電極パッド１の直下領域にクラックが生じた場合でも、当該クラックはテストプローブエリアＴＰＡの直下に限定される。図４に示したように、前記電極パッド１の直下の領域には前記Ｉ／Ｏ回路３を構成するための３層構造の金属配線層１２１〜１２３が配設されているが、プローブエリアマークＸＰＭ，ＹＰＭによって定義されたテストプローブエリアＴＰＡの直下には、最上層の配線層である第３金属配線層１２３は配設されていない。すなわち、第３金属配線層１２３は前記テストプローブエリアＴＰＡの直下領域を外れた領域内にのみ配設されている。したがって、第３金属配線層１２３がテスト電気検査時にダメージを受けるようなことはない。また、前記応力は下層の第２及び第１の金属配線層１２２，１２１にまで影響することは殆どないためこれらの金属配線層がダメージを受けることもない。これにより、電気検査によってＩ／Ｏ回路３の金属配線層におけるリークを未然に防止でき、金属配線層の信頼性を確保する。
【００３０】
また、テストプローブＴＰを当接したときに生じるクラックの影響が少ない第２金属配線層１２２及び第１金属配線層１２１については、前記テストプローブエリアＴＰＡの直下領域にも配設されている。このことは、Ｉ／Ｏ回路３に形成する金属配線層のうち、最上層の第３金属配線層１２３を電極パッド４の直下領域でもテストプローブエリアＴＰＡを除く領域にまで拡張して配設することが可能になることである。したがって、この拡張した分だけ第３金属配線層１２３を配設する際の設計の自由度が高められ、かつ金属配線層の高集積化が可能になる。因みに、従来構造の図１３に示した電極パッド１の配線領域を示す図７（ｂ）に対応して同一寸法のＩ／Ｏ回路３と電極パッド１について本発明を適用した場合は、図７（ａ）に配設可能な領域を点描するように、従来の場合よりも第３金属配線層１２３を拡張した領域に配設することが可能になる。
【００３１】
前工程の電気検査により良品と判定された半導体チップＣＨは、実装に際して図５（ｂ）に示すように、電極パッド１に金細線等の外部電極（ボンディングワイヤ）ＢＷをワイヤボンディングする。このとき、ボンディングワイヤＢＷは電極パッド１のテストプローブエリアＴＰＡを外した領域に対してワイヤボンディングを実行する。このワイヤボンディングに際しては前記したように各プローブエリアマークＸＰＭ，ＹＰＭを目視してテストプローブエリアＴＰＡを定義しながら行うことも可能であるが、ボンディングエリアマークＸＢＭ，ＹＢＭを認識してボンディングエリアＢＡを定義しながらワイヤボンディングを行うようにしてもよい。また、自動ワイヤボンディング装置によって各プローブエリアマークＸＰＭ，ＹＰＭやボンディングマークＸＢＭ，ＹＢＭを自動認識して行うようにしてもよい。
【００３２】
なお、アルミニウム製の電極パッドに金細線をワイヤボンディングする場合には、超音波エネルギを利用してアルミニウムと金を合金化するボンディングを行っている。このように、テストプローブエリアＴＰＡ以外の領域にボンディングを行うことで、前工程の電気検査において電極パッド１の表面にプローブ痕ＰＸが生じている場合でも、プローブ痕ＰＸと干渉しない位置にボンディングワイヤＢＷのワイヤボンディングを実行することができ、プローブ痕ＰＸによるワイヤボンディング不良が未然に回避でき、信頼性の高いワイヤボンディングが実現できる。また、仮にプローブ痕ＰＸがテストプローブエリアＴＰＡの外に生じている場合には、ワイヤボンディングされた金細線のワイヤボンディングの信頼性が低下されるおそれがあるため、この場合には当該半導体チップＣＨを不良として判定すればよく、容易に不良品を検査することも可能になる。
【００３３】
ここで、前記各プローブエリアマークＸＰＭ，ＹＰＭは電極パッド１を構成する金属配線層の縁部に設けた突起や凹部等によって形成することが可能であり、例えば、本願出願人が先に提案している特願２００４−１０２０４８（以下、先願と称する）では、電極パッドを構成している第５金属層の縁部に三角形の突起を一体に突出形成し、この突起をプローブエリアマークとして構成している。この先願では、電極パッドとして第５金属層の表面を露呈させて電極パッド領域を定義している表面絶縁膜１１６の開口縁部１１６ａが第５金属層の縁部に近接しているため、この縁部に設けたプローブエリアマークが当該開口縁部１１６ａに近接配置されているので、プローブエリアマークを認識する際に開口縁部での光屈折や光反射によってプローブエリアマークが認識し難くなることがある。この点、本発明ではプローブエリアマークＸＰＭ，ＹＰＭは電極パッド１とは離れた位置、特に表面絶縁膜１１６の開口縁部１１６ａから離れた位置に形成されているため、このような問題が全く生じることはなく、各プローブエリアマークＸＰＭ，ＹＰＭを正確にかつ確実に認識することが可能になる。
【００３４】
また、先願では電極パッドの外周側に突出形成されているプローブエリアマークの先端と半導体チップの外周縁との距離が短いため、スクライブラインにおいてウェハを截断して個々の半導体チップに分割する際にプローブエリアマークの先端にクラックが入り易くなり、このクラックによって外部水分が侵入して電気的な短絡を生じることになるが、本発明ではプローブエリアマークは拡散層で形成され、かつスクライブライン内に設けられているので、このようなクラックが生じることもない。
【００３５】
なお、プローブエリアマークとボンディングエリアマークを区別するために、両者の形状を相違させてもよい。例えば、ＹプローブエリアマークＹＰＭとＹボンディングエリアマークＹＢＭについて例示すると、図８（ａ）のように、ＹプローブエリアマークＹＰＭの長さをＹボンディングエリアマークＹＢＭよりも長く形成してもよい。あるいは、図８（ｂ）のように、ＹプローブエリアマークＹＰＭを長さ方向に離れた一対のマークで形成してもよい。
【００３６】
前記実施例１では、各電極パッド１においては、当該電極パッド１の周辺部を覆う表面絶縁膜の開口縁部１１６ａと１つのプローブエリアマークとでテストプローブエリアＴＰＡを規定しているが、２つのプローブエリアマークで挟まれる領域をテストプローブエリアとして規定することも可能である。例えば、図９に示すように、ＹスクライブラインＹＳＬにＹ方向に所要の間隔をおいた２つのＹプローブエリアマークＹＰＭ１，ＹＰＭ２を配設し、これら２つのＹプローブエリアマークＹＰＭ１，ＹＰＭ２に沿った線分ＰＬ１，ＰＬ２と表面絶縁膜の開口縁部１１６ａとで挟まれた領域をテストプローブエリアＴＰＡとして定義するようにしてもよい。この場合には、Ｙボンディングエリアマークは省略し、テストプローブエリア以外の領域をボンディングエリアとして定義することになる。Ｘプローブエリアマークについても同様である。
【実施例２】
【００３７】
実施例１は電極パッド１にテストプローブエリアＴＰＡを規定する際に、一方向についてはプローブエリアマークを利用し、これと直交する方向については電極パッド１の表面絶縁膜の開口縁部を利用して定義しているが、この実施例２では一方向及びこれと直交する方向、すなわちＸ方向とＹ方向の両方向についてプローブエリアマークによりテストプローブエリアを定義した実施例である。図１０では半導体チップＣＨのＸ方向に伸びる周辺に沿って直線状に配列された複数の電極パッド１についての例であり、これら電極パッド１をＸ方向に挟むＹスクライブラインＹＳＬ内に配設されたＹプローブエリアマークＹＰＭは実施例１と同じである。実施例２では前記複数の電極パッド１に沿ってＸ方向に伸びるＸスクライブラインＸＳＬ内に複数の電極パッド１のそれぞれに対応して複数のＸプローブエリアマークＸＰＭを配設している。このＸプローブエリアマークＸＰＭは定義しようとするテストプローブエリアＴＰＡのＸ方向の長さに対応する寸法の矩形に形成されており、その長さ方向の両端の縁部を利用してテストプローブエリアＴＰＡを定義する。このＸプローブエリアマークＸＰＭはＹプローブエリアマークＹＰＭと同様に、図４に示したようにシリコン基板１０１に形成した拡散層１０３ａで形成することが可能である。
【００３８】
この実施例２では、複数の電極パッド１のそれぞれにテストプローブエリアＴＰＡを定義する際に、Ｙ方向については実施例１と同様にＹプローブエリアマークＹＰＭを利用しており、このＹプローブエリアマークＹＰＭの一方の縁部に沿った線分ＰＬと当該電極パッド１の他方の開口縁部１１６ａとで定義する。Ｘ方向については、ＸプローブエリアマークＸＰＭの両端の縁部に沿った線分ＰＬ３，ＰＬ４とで定義する。これにより、電極パッド１のＹ方向みならずＸ方向についてもテストプローブエリアＴＰＡを限定して定義することが可能になり、このようにテストプローブエリアＴＰＡを限定した分だけボンディングエリアＢＡを拡大してワイヤボンディングを容易なものにするとともに、テストプローブエリアＴＰＡを縮小して下層の配線可能エリアを拡大することが可能になる。
【００３９】
実施例２では、図１１に示すように、ＸプローブエリアマークをＸ方向に所要の間隔をおいた一対のＸプローブエリアマークＸＰＭ１，ＸＰＭ２として構成することも可能である。これらのＸプローブエリアマークＸＰＭ１，ＸＰＭ２の各縁部に沿った線分ＰＬ３，ＰＬ４によりテストプローブエリアＴＰＡを定義することで図１０と同様にテストプローブエリアＴＰＡを限定し、下層の配線可能エリアのさらなる拡大が可能になる。
【００４０】
なお、図示は省略するが、前記図１０及び図１１の実施例２の構成においては、図９に示した実施例１の一対のＹプローブエリアマークＹＰＭ１，ＹＰＭ２と組み合わせ、線分ＰＬ１〜ＰＬ４でテストプローブエリアＴＰＡを定義することで、さらなるテストプローブエリアＴＰＡの限定が可能である。
【００４１】
また、Ｙ方向に直線状に配列されている複数の電極パッドについても同様であり、前記説明のＸ、Ｙ方向をＹ、Ｘ方向に読み換えることで同様にテストプローブエリアを限定し、下層の配線可能エリアの拡大が可能になる。
【００４２】
以上の実施例１，２ではいずれもプローブエリアマークやボンディングエリアマークをスクライブライン内に配設しているが、各マークを拡散層で形成した場合には電極パッド上のパッシベーション膜の開口縁部から離れた位置で、開口縁部における光屈折や光反射の影響を受け難く、認識が容易な位置であれば半導体チップ内の一部に形成してもよい。また、各マークを拡散層で形成した場合には、マークを半導体チップの外周縁に近接配置した場合でもスクライブ時におけるクラックの発生が生じる可能性が少ないので、例えば図１２にＸプローブエリアマークＸＰＭの例を示すように、ＸプローブエリアマークＸＰＭを半導体チップＣＨ内の電極パッド１と半導体チップＣＨ外周辺との間に配設してもよい。この領域は一般的には素子や配線が配設されることがない空いた領域であるので、この領域にプローブエリアマークを配設しても半導体チップＣＨの高集積化を図る上での障害になることもない。
【００４３】
このように、マークを半導体チップＣＨの内部に配設することで、スクライブラインＳＬ内に各種のテスト素子を配設しているような半導体ウェハの場合には、これらのテスト素子に影響を与えることなく各マークを形成することが可能になる。また、表面絶縁膜や電極パッドによってマークが確認し難くならない距離で、しかも半導体チップの分割時にクラックが生じるおそれがない程度にマークと電極パッドとの距離を短くすれば、それだけ電極パッドにおけるテストプローブエリアとボンディングエリアを規定する際の精度を高めることが可能になる。
【００４４】
ここで、本発明においては、プローブエリアマークやボンディングエリアマークを第１金属層から第５金属層のいずれかの金属層の一部を利用して形成することも可能である。ただし、金属層でプローブエリアマークを構成する場合には、これらのマークを半導体チップ内の電極パッドと半導体チップ周縁部との間に形成すると、半導体チップを個別半導体チップに分割する際のスクライビングによってプローブエリアマークと半導体チップの周縁部との間にクラックが発生し易くなるので、金属層で形成する際にはスクライブライン内に形成することが好ましい。
【００４５】
このように金属層を利用してプローブエリアマークやボンディングエリアマークを形成する場合には、異なる層の金属層でそれぞれのマークを形成することで、プローブエリアマークとボンディングエリアマークを識別することも可能になる。
【図面の簡単な説明】
【００４６】
【図１】本発明が適用される半導体ウェハとその一部拡大図である。
【図２】図１のＡ部の拡大図である。
【図３】図２のＢ部の拡大図である。
【図４】図３のＣ−Ｃ線に沿う断面図である。
【図５】電気検査とワイヤボンディングを説明する図である。
【図６】共通プローブエリアマークによりテストプローブエリアを定義する状態を示す図である。
【図７】下層に形成可能な配線領域を示す図である。
【図８】マークの変形例を示す図である。
【図９】実施例１の変形例の要部の拡大図である。
【図１０】実施例２の要部の拡大図である。
【図１１】実施例２の変形例の要部の拡大図である。
【図１２】実施例２の他の変形例の要部の拡大図である。
【図１３】従来の半導体ウェハの断面図である。
【符号の説明】
【００４７】
Ｗ  半導体ウェハ
ＣＨ  半導体チップ
ＹＳＬ  Ｙスクライブライン
ＸＳＬ  Ｘスクライブライン
ＹＰＭ  Ｙプローブエリアマーク
ＸＰＭ  Ｘプローブエリアマーク
ＹＢＭ  Ｙボンディングエリアマーク
ＸＢＭ  Ｘボンディングエリアマーク
ＴＰＡ  テストプローブエリア
ＢＡ  ボンディングエリア
１  電極パッド
２  内部回路
３  Ｉ／Ｏ回路
１０１  半導体基板
１０３  拡散層
１０３ａ  拡散層（プローブエリアマーク，ボンディングエリアマーク）
１０５  素子（ＭＯＳトランジスタ）
１１１〜１１５  層間絶縁膜
１１６  表面絶縁膜
１２１〜１２５  金属配線層
１３１〜１３５  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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