(57)【要約】【課題】コアトランジスタと、電源電圧の異なる２種類のＩ／Ｏトランジスタとを有する半導体装置において、製造工程を簡略化する。【解決手段】本発明の半導体装置では、コアトランジスタＴｒ１の電源電圧Ｖｄｄ１、Ｉ/ＯトランジスタＴｒ２の電源電圧Ｖｄｄ２、Ｉ/ＯトランジスタＴｒ３の電源電圧Ｖｄｄ３は、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３の関係にある。この半導体装置の製造方法では、Ｉ／ＯトランジスタＴｒ２、Ｔｒ３のゲート絶縁膜３ａを同工程で同一膜厚で形成する。そして、コアトランジスタＴｒ１のＳＤエクステンション領域１６とＩ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７とを同じドーズ量で形成する。【選択図】図１
2006210793.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を構成する第１のゲート絶縁型トランジスタと、入出力回路を構成し、上記第１のゲート絶縁型トランジスタよりも電源電圧の高い第２のゲート絶縁型トランジスタと、入出力回路を構成し、上記第２のゲート絶縁型トランジスタよりも電源電圧の高い第３のゲート絶縁型トランジスタとを備え、
上記第１のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚よりも、上記第２のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚の方が厚く、
上記第２のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚と上記第３のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚とは実質的に同一であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記第１のゲート絶縁型トランジスタは、半導体基板内に設けられた第１のソース領域および第１のドレイン領域と、上記半導体基板のうち上記第１のソース領域と上記第１のドレイン領域との間に設けられた第１の不純物拡散層とをさらに備え、
上記第２のゲート絶縁型トランジスタは、上記半導体基板内に設けられた第２のソース領域および第２のドレイン領域と、上記半導体基板のうち上記第２のソース領域と上記第２のドレイン領域との間に設けられた第２の不純物拡散層とをさらに備え、
上記第３のゲート絶縁型トランジスタは、上記半導体基板内に設けられた第３のソース領域および第３のドレイン領域と、上記半導体基板のうち上記第３のソース領域と上記第３のドレイン領域との間に設けられた第３の不純物拡散層とをさらに備え、
上記第１の不純物拡散層の接合深さと上記第２の不純物拡散層の接合深さとは実質的に同一であって、
上記第２の不純物拡散層の接合深さよりも上記第３の不純物拡散層の接合深さの方が深いことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
上記第１の不純物拡散層のピーク濃度と上記第２の不純物拡散層のピーク濃度とは実質的に同一であって、
上記第２の不純物拡散層のピーク濃度は上記第３の不純物拡散層のピーク濃度よりも高いことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記第１のゲート絶縁型トランジスタのゲート絶縁膜、上記第２のゲート絶縁型トランジスタのゲート絶縁膜または上記第３のゲート絶縁型トランジスタのゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜を含むことを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記第１のゲート絶縁型トランジスタのゲート絶縁膜、上記第２のゲート絶縁型トランジスタのゲート絶縁膜または上記第３のゲート絶縁型トランジスタのゲート絶縁膜は、シリコン窒化膜または高誘電体膜を含むことを特徴とする半導体装置。
【請求項６】
論理回路を構成する第１のゲート絶縁型トランジスタと、入出力回路を構成し、上記第１のゲート絶縁型トランジスタよりも電源電圧の高い第２のゲート絶縁型トランジスタと、入出力回路を構成し、上記第２のゲート絶縁型トランジスタよりも電源電圧の高い第３のゲート絶縁型トランジスタとを備える半導体装置の製造方法であって、
半導体基板の上に、上記第１のゲート絶縁型トランジスタ用の第１のゲート絶縁膜を形成する工程（ａ）と、
上記半導体基板の上に、上記第２のゲート絶縁型トランジスタの第２のゲート絶縁膜および上記第３のゲート絶縁型トランジスタの第３のゲート絶縁膜を含み、上記第１のゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程（ｂ）とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
上記工程（ａ）および上記工程（ｂ）の後に、上記第１のゲート絶縁膜の上に位置する第１のゲート電極と、上記第２のゲート絶縁膜の上に位置する第２のゲート電極と、上記第３のゲート絶縁膜の上に位置する第３のゲート電極とを形成する工程（ｃ）と、
上記工程（ｃ）の後に、上記半導体基板のうち上記第３のゲート絶縁型トランジスタを形成する領域を覆った状態でイオン注入を行うことにより、上記第１のゲート絶縁型トランジスタにおける第１の不純物拡散層および上記第２のゲート絶縁型トランジスタにおける第２の不純物拡散層を形成する工程（ｄ）と、
上記工程（ｃ）の後に、上記半導体基板のうち上記第１のゲート絶縁型トランジスタを形成する領域および上記第２のゲート絶縁型トランジスタを形成する領域を覆った状態でイオン注入を行うことにより、上記第３のゲート絶縁型トランジスタにおける第３の不純物拡散層を形成する工程（ｅ）とをさらに備え、
上記工程（ｅ）における上記イオン注入は、上記工程（ｄ）における上記イオン注入よりもドーズ量の少ない条件で行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
上記工程（ｄ）および上記工程（ｅ）の後に、上記第１のゲート電極、上記第２のゲート電極および上記第３のゲート電極の側面上にサイドウォールを形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記第１のゲート電極、上記第２のゲート電極、上記第３のゲート電極および上記サイドウォールをマスクとしてイオン注入を行うことにより、ソース・ドレイン領域を形成する工程（ｇ）とをさらに備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
上記工程（ｅ）では、上記第３の不純物拡散層のピーク濃度を、上記第１の不純物拡散層および上記第２の不純物拡散層のピーク濃度よりも低くすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法であって、
上記工程（ｄ）では、上記第１の不純物拡散層と上記第２の不純物拡散層とを同一条件で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路を構成するトランジスタと入出力回路を構成するトランジスタとを具備する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
論理回路を構成するトランジスタ（以下では、コアトランジスタと呼ぶ）と入出力回路を構成するトランジスタ（以下では、Ｉ／Ｏトランジスタと呼ぶ）とを具備する半導体装置においては、それぞれのトランジスタに対応する電源電圧、ゲート絶縁膜膜厚および不純物プロファイルなどがそれぞれ異なっていることが一般的である。
【０００３】
コアトランジスタでは、低消費電力と高速動作との両立が要求されるため、Ｉ／Ｏトランジスタに比べて、電源電圧が低く、またゲート絶縁膜が薄く設定されている。また通常では、コアトランジスタとＩ／Ｏトランジスタとの両方において、ソース・ドレイン領域の形状は同一に設定されている。Ｉ／Ｏトランジスタでは、このソース・ドレイン領域におけるソースとドレインとの間に位置する領域にはＬＤＤ領域と呼ばれる低濃度拡散層が形成され、コアトランジスタでは高濃度で浅接合であるＳＤエクステンション領域が形成されている。一般に、半導体装置内において２つの異なるゲート絶縁膜膜厚を形成するプロセスをデュアルオキサイドプロセスと呼ぶ。
【０００４】
近年では、１種類のＩ／Ｏトランジスタだけでなく、さらに低消費電力で高速動作を実現する２種類目のＩ／Ｏトランジスタが新たに必要とされる場合がある。このような場合には、１種類目のＩ／Ｏトランジスタと比較して、２種類目のＩ／Ｏトランジスタの電源電圧をより低く、かつゲート絶縁膜膜厚もより薄くする必要がある。そのため、コアトランジスタと２種類のＩ／Ｏトランジスタとを形成するためのトリプルオキサイドプロセスの導入が必要になる。
【０００５】
このようなトリプルオキサイドプロセスにおいて、半導体装置を構成するトランジスタの使用用途に応じて、電源電圧とゲート絶縁膜膜厚とを最適化する方法は、例えば、特許文献１に開示されている。
【０００６】
図４は、従来においてトリプルオキサイドプロセスを適用して作製した半導体装置の構造を示す断面図である。図４に示すように、従来の半導体装置では、コアトランジスタＴｒ１と、電源電圧の異なる２種類のＩ／ＯトランジスタＴｒ２、Ｔｒ３とが設けられている。各トランジスタＴｒ１〜Ｔｒ３におけるゲート絶縁膜１０６ａ、１０４ａ、１０３ａの膜厚Ｔｏｘ１、Ｔｏｘ２、Ｔｏｘ３は、Ｔｏｘ１＜Ｔｏｘ２＜Ｔｏｘ３の関係を有している。コアトランジスタＴｒ１のＳＤエクステンション領域１１０の接合深さＸｊ１と、Ｉ／ＯトランジスタＴｒ２、Ｔｒ３におけるＬＤＤ領域１１１、１１２の接合深さＸｊ２、Ｘｊ３は、Ｘｊ１＜Ｘｊ２＜Ｘｊ３の関係を有している。また、ＳＤエクステンション領域１１０とＬＤＤ領域１１１、１１２のピーク濃度Ｎ１、Ｎ２、Ｎ３は、Ｎ１＞Ｎ２＞Ｎ３の関係を有している。
【０００７】
図５（ａ）〜（ｅ）および図６（ａ）〜（ｄ）は、図４で示す半導体装置のゲート絶縁膜を形成するためのトリプルオキサイドプロセスの工程を示す断面図である。この方法では、まず図５（ａ）に示す工程で、半導体基板１０１の上全体に、Ｉ/ＯトランジスタＴｒ３のゲート絶縁膜に必要な膜厚のシリコン酸化膜１０３を形成した後、コアトランジスタＴｒ１およびＩ/ＯトランジスタＴｒ２が形成される領域を開口するレジストマスク１２０を形成する。続いて、図５（ｂ）に示す工程で、ウェットエッチングを行うことにより、シリコン酸化膜１０３のうち開口に露出する部分を除去する。これにより、Ｉ/ＯトランジスタＴｒ３用のゲート絶縁膜１０３ａを形成する。その後、レジストマスク１２０を除去する。
【０００８】
次に、図５（ｃ）に示す工程で、半導体基板１０１の上に、Ｉ/ＯトランジスタＴｒ２のゲート絶縁膜に必要な膜厚のシリコン酸化膜１０４を形成する。続いて、図５（ｄ）に示す工程で、コアトランジスタＴｒ１が形成される領域を開口するレジストマスク１０５を形成する。そして、図５（ｅ）に示す工程で、ウェットエッチングを行うことにより、シリコン酸化膜１０４のうち開口に露出する部分を除去する。これにより、Ｉ/ＯトランジスタＴｒ２用のゲート絶縁膜１０４ａを形成する。その後、レジストマスク１０５を除去する。
【０００９】
次に、図６（ａ）に示す工程で、コアトランジスタＴｒ１のゲート絶縁膜１０６ａを形成する。その後、ゲート絶縁膜１０３ａ、１０４ａ、１０６ａの上に、ポリシリコン膜１０７を形成する。
【００１０】
次に、図６（ｂ）に示す工程で、ポリシリコン膜１０７に対してパターニングを行うことにより、ゲート電極１０８、１０９、１１０を形成する。
【００１１】
次に、図６（ｃ）に示す工程で、各トランジスタＴｒ１〜Ｔｒ３のＬＤＤ領域またはＳＤエクステンション領域１１１、１１２、１１３を形成する。このＬＤＤ領域またはＳＤエクステンション領域１１１、１１２、１１３のドーズ量や注入エネルギーはそれぞれ異なるため、３つはそれぞれ別のイオン注入により形成する。つまり、ＬＤＤ領域またはＳＤエクステンション領域１１１、１１２、１１３のうちの１つを形成するために、他の２つの領域をレジストマスク（図示せず）で覆い、その状態で不純物のイオン注入を行った後、レジストマスクを除去する工程を３回繰り返す。
【００１２】
その後、図６（ｄ）に示す工程で、ゲート電極１０８、１０９、１１０の側面上に、Ｌ字状の第１のサイドウォール１１４と、第１のサイドウォール１１４の上に位置する第２のサイドウォール１１５とを形成する。その後、ゲート電極１０８、１０９、１１０、第１のサイドウォール１１４および第２のサイドウォール１１５をマスクとしてイオン注入を行うことにより、ソース・ドレイン領域１１６を形成する。
【特許文献１】特開２００１−２４１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述のトリプルオキサイドプロセスでは、工程が複雑になるため、コストが高くなるといった不具合が生じていた。
【００１４】
そこで、本発明の目的は、コアトランジスタとＩ／Ｏトランジスタとを具備する半導体装置において、各トランジスタに必要な特性を確保しつつ、製造工程の簡略化およびコストの削減の実現を図ることにある。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、論理回路を構成する第１のゲート絶縁型トランジスタと、入出力回路を構成し、上記第１のゲート絶縁型トランジスタよりも電源電圧の高い第２のゲート絶縁型トランジスタと、入出力回路を構成し、上記第２のゲート絶縁型トランジスタよりも電源電圧の高い第３のゲート絶縁型トランジスタとを備え、上記第１のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚よりも、上記第２のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚の方が厚く、上記第２のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚と上記第３のゲート絶縁型トランジスタにおけるゲート絶縁膜の膜厚とは実質的に同一である。
【００１６】
この構造を有する半導体装置の製造工程では、第２のゲート絶縁型トランジスタのゲート絶縁膜と、第３のゲート絶縁型トランジスタのゲート絶縁膜とを同時に形成することができる。したがって、これらを別々の工程で形成していた従来と比較して、工程の簡略化とコストの削減とが可能となる。
【００１７】
なお、「膜厚が実質的に同一」である範囲には、同じ条件で形成した膜において、各領域で生じる膜厚のぶれの範囲の値も含まれるものとする。
【００１８】
本発明の半導体装置では、第２のゲート絶縁型トランジスタのゲート絶縁膜の膜厚を第３のゲート絶縁型トランジスタのゲート絶縁膜の膜厚に合わせているため、従来よりも、第２のゲート絶縁型トランジスタのゲート絶縁膜が厚くなっている。この場合に、ゲート絶縁膜が厚くなることによって駆動力の低下と短チャネル効果が起こりやすくなるのを抑制するためには、第２のゲート絶縁型トランジスタにおけるＳＤエクステンション領域（またはＬＤＤ領域）の接合深さを浅くし、ピーク濃度を高くすることが好ましい。これを実現するためには、第２のゲート絶縁型トランジスタにおけるＳＤエクステンション領域を第１のゲート絶縁型トランジスタのＳＤエクステンション領域（またはＬＤＤ領域）と同時に形成すればよい。
【００１９】
このように形成した場合の具体的な構造としては、上記第１のゲート絶縁型トランジスタは、半導体基板内に設けられた第１のソース領域および第１のドレイン領域と、上記半導体基板のうち上記第１のソース領域と上記第１のドレイン領域との間に設けられた第１の不純物拡散層（ＳＤエクステンション領域またはＬＤＤ領域）とをさらに備え、上記第２のゲート絶縁型トランジスタは、上記半導体基板内に設けられた第２のソース領域および第２のドレイン領域と、上記半導体基板のうち上記第２のソース領域と上記第２のドレイン領域との間に設けられた第２の不純物拡散層（ＳＤエクステンション領域またはＬＤＤ領域）とをさらに備え、上記第３のゲート絶縁型トランジスタは、上記半導体基板内に設けられた第３のソース領域および第３のドレイン領域と、上記半導体基板のうち上記第３のソース領域と上記第３のドレイン領域との間に設けられた第３の不純物拡散層（ＳＤエクステンション領域またはＬＤＤ領域）とをさらに備え、上記第１の不純物拡散層の接合深さと上記第２の不純物拡散層の接合深さとは実質的に同一であって、上記第２の不純物拡散層の接合深さよりも上記第３の不純物拡散層の接合深さの方が深い構造がある。
【００２０】
この場合には、第２のゲート絶縁型トランジスタにおける駆動力の低下と短チャネル効果の抑制が可能となるのに加えて、従来よりも工程が簡略化されるという利点がある。
【００２１】
なお、「接合深さが実質的に同一」である範囲には、同じ条件で形成した不純物拡散層において最終的な接合深さが異なる場合に、それらの最終的な接合深さの値を含めるものとする。
【００２２】
また、上述の構造において、上記第１の不純物拡散層のピーク濃度と上記第２の不純物拡散層のピーク濃度とは実質的に同一であって、上記第２の不純物拡散層のピーク濃度は上記第３の不純物拡散層のピーク濃度よりも高いことが好ましい。
【００２３】
また、上述の構造において、上記第１のゲート絶縁型トランジスタのゲート絶縁膜、上記第２のゲート絶縁型トランジスタのゲート絶縁膜または上記第３のゲート絶縁型トランジスタのゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜を含むことが好ましい。
【００２４】
また、上述の構造において、上記第１のゲート絶縁型トランジスタのゲート絶縁膜、上記第２のゲート絶縁型トランジスタのゲート絶縁膜または上記第３のゲート絶縁型トランジスタのゲート絶縁膜は、シリコン窒化膜または高誘電体膜を含んでいてもよい。
【００２５】
本発明の半導体装置の製造方法は、論理回路を構成する第１のゲート絶縁型トランジスタと、入出力回路を構成し、上記第１のゲート絶縁型トランジスタよりも電源電圧の高い第２のゲート絶縁型トランジスタと、入出力回路を構成し、上記第２のゲート絶縁型トランジスタよりも電源電圧の高い第３のゲート絶縁型トランジスタとを備える半導体装置の製造方法であって、半導体基板の上に、上記第１のゲート絶縁型トランジスタ用の第１のゲート絶縁膜を形成する工程（ａ）と、上記半導体基板の上に、上記第２のゲート絶縁型トランジスタの第２のゲート絶縁膜および上記第３のゲート絶縁型トランジスタの第３のゲート絶縁膜を含み、上記第１のゲート絶縁膜よりも膜厚の厚い絶縁膜を形成する工程（ｂ）とを備える。
【００２６】
この製造方法では、第２のゲート絶縁膜と第３のゲート絶縁膜とを同時に形成することができる。したがって、これらを別々の工程で形成していた従来と比較して、少ない工程数で半導体装置を製造することができる。したがって、コストの削減が可能となる。
【００２７】
本発明の半導体装置の製造方法では、第２のゲート絶縁型トランジスタのゲート絶縁膜を第３のゲート絶縁型トランジスタのゲート絶縁膜の膜厚に合わせているため、従来よりも、第２のゲート絶縁型トランジスタのゲート絶縁膜が厚くなる。この場合に、ゲート絶縁膜が厚くなることによって駆動力の低下と短チャネル効果が起こりやすくなるのを抑制するためには、第２のゲート絶縁型トランジスタにおけるＳＤエクステンション領域（またはＬＤＤ領域）の接合深さを浅くし、ピーク濃度を高くすることが好ましい。これを実現するためには、第２のゲート絶縁型トランジスタにおけるＳＤエクステンション領域を第１のゲート絶縁型トランジスタのＳＤエクステンション領域（またはＬＤＤ領域）と同時に形成すればよい。
【００２８】
この場合の具体的な製造方法としては、上記工程（ａ）および上記工程（ｂ）の後に、上記第１のゲート絶縁膜の上に位置する第１のゲート電極と、上記第２のゲート絶縁膜の上に位置する第２のゲート電極と、上記第３のゲート絶縁膜の上に位置する第３のゲート電極とを形成する工程（ｃ）と、上記工程（ｃ）の後に、上記半導体基板のうち上記第３のゲート絶縁型トランジスタを形成する領域を覆った状態でイオン注入を行うことにより、上記第１のゲート絶縁型トランジスタにおける第１の不純物拡散層および上記第２のゲート絶縁型トランジスタにおける第２の不純物拡散層を形成する工程（ｄ）と、上記工程（ｃ）の後に、上記半導体基板のうち上記第１のゲート絶縁型トランジスタを形成する領域および上記第２のゲート絶縁型トランジスタを形成する領域を覆った状態でイオン注入を行うことにより、上記第３のゲート絶縁型トランジスタにおける第３の不純物拡散層を形成する工程（ｅ）とをさらに備え、上記工程（ｅ）における上記イオン注入は、上記工程（ｄ）における上記イオン注入よりもドーズ量の大きい条件で行う方法がある。
【００２９】
この方法を用いた場合には、第２のゲート絶縁型トランジスタにおける駆動力の低下と短チャネル効果の抑制が可能となるのに加えて、従来よりも工程が簡略化されるという利点がある。
【００３０】
また、この方法では、上記工程（ｅ）で、上記第３の不純物拡散層のピーク濃度を、上記第１の不純物拡散層および上記第２の不純物拡散層のピーク濃度よりも低くすることが好ましい。
【００３１】
また、上記工程（ｄ）では、上記第１の不純物拡散層と上記第２の不純物拡散層とを同一条件で形成することはいうまでもない。
【発明の効果】
【００３２】
本発明の半導体装置およびその製造方法では、各トランジスタに必要な特性を確保しつつ、工程の簡略化と低コスト化とを実現できる。
【発明を実施するための最良の形態】
【００３３】
（実施形態）
まず、本実施形態の半導体装置の構造について、図１を参照しながら説明する。図１は、本発明の実施形態に係る半導体装置の構造を示す断面図である。
【００３４】
図１に示すように、本実施形態の半導体装置は、コアトランジスタＴｒ１と、電源電圧の異なる２種のＩ/ＯトランジスタＴｒ２、Ｔｒ３とを有する。コアトランジスタＴｒ１の電源電圧Ｖｄｄ１、Ｉ/ＯトランジスタＴｒ２の電源電圧Ｖｄｄ２、Ｉ/ＯトランジスタＴｒ３の電源電圧Ｖｄｄ３は、Ｖｄｄ１＜Ｖｄｄ２＜Ｖｄｄ３の関係にある。各トランジスタＴｒ１〜Ｔｒ３は、素子分離領域２によって互いに分離された半導体基板１に設けられている。
【００３５】
コアトランジスタＴｒ１は、半導体基板１の上に設けられた厚さＴｏｘ１（例えば２．１ｎｍ）のゲート絶縁膜６ａと、ゲート絶縁膜６ａの上に設けられたゲート電極８と、ゲート電極８の側面上に設けられたＬ字状の第１のサイドウォール１８と、第１のサイドウォール１８の上に設けられた第２のサイドウォール１９と、半導体基板１のうち第１のサイドウォール１８および第２のサイドウォール１９の下に位置する領域に設けられた、接合深さＸｊ１（例えば３０ｎｍ）でピーク濃度Ｎ１（例えば５×１０20ａｔｏｍｓ／ｃｍ3）のＳＤエクステンション領域１６と、半導体基板１のうちＳＤエクステンション領域１６よりも外側の領域に設けられたソース・ドレイン領域２０とを有している。
【００３６】
また、Ｉ／ＯトランジスタＴｒ２は、半導体基板１の上に設けられた厚さＴｏｘ２（例えば７．６ｎｍ）のゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に設けられたゲート電極９と、ゲート電極９の側面上に設けられたＬ字状の第１のサイドウォール１８と、第１のサイドウォール１８の上に設けられた第２のサイドウォール１９と、半導体基板１のうち第１のサイドウォール１８および第２のサイドウォール１９の下に位置する領域に設けられた、接合深さＸｊ２（例えば３０ｎｍ）でピーク濃度Ｎ２（例えば５×１０20ａｔｏｍｓ／ｃｍ3）のＳＤエクステンション領域１７と、半導体基板１のうちＳＤエクステンション領域１７よりも外側の領域に設けられたソース・ドレイン領域２０とを有している。
【００３７】
また、Ｉ／ＯトランジスタＴｒ３は、半導体基板１の上に設けられた厚さＴｏｘ３（例えば７．６ｎｍ）のゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に設けられたゲート電極１０と、ゲート電極１０の側面上に設けられたＬ字状の第１のサイドウォール１８と、第１のサイドウォール１８の上に設けられた第２のサイドウォール１９と、半導体基板１のうち第１のサイドウォール１８および第２のサイドウォール１９の下に位置する領域に設けられた、接合深さＸｊ３（例えば６０ｎｍ）でピーク濃度Ｎ３（例えば１×１０19ａｔｏｍｓ／ｃｍ3）のＬＤＤ領域１３と、半導体基板１のうちＬＤＤ領域１３よりも外側の領域に設けられたソース・ドレイン領域２０とを有している。
【００３８】
本実施形態の半導体装置では、コアトランジスタＴｒ１のゲート絶縁膜６ａの膜厚Ｔｏｘ１がＩ／ＯトランジスタＴｒ２、Ｔｒ３よりも小さく、Ｉ／ＯトランジスタＴｒ２、Ｔｒ３のゲート絶縁膜３ａの膜厚Ｔｏｘ２、Ｔｏｘ３は実質的に同一に設定されている。
【００３９】
また、コアトランジスタＴｒ１のＳＤエクステンション領域１６の接合深さＸｊ１とＩ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７の接合深さＸｊ２とは、実質的に同一の値である。一方、Ｉ／ＯトランジスタＴｒ３のＬＤＤ領域１３の接合深さＸｊ３は、他の２つの接合深さＸｊ１、Ｘｊ２よりも深い。
【００４０】
また、コアトランジスタＴｒ１のＳＤエクステンション領域１６のピーク濃度Ｎ１と、Ｉ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７のピーク濃度Ｎ２とは、ほぼ同一の値である。一方、Ｉ／ＯトランジスタＴｒ３のＬＤＤ領域１３のピーク濃度Ｎ３は、他の２つのピーク濃度Ｎ１、Ｎ２よりも低い。
【００４１】
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）〜（ｆ）および図３（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。ここでは、コアトランジスタＴｒ１と、電源電圧の異なる２種のＩ/ＯトランジスタＴｒ２、Ｔｒ３を形成する方法について説明する。
【００４２】
本実施形態の製造方法では、まず、図２（ａ）に示す工程で、シリコンからなる半導体基板１に素子分離領域２を形成する。
【００４３】
次に、図２（ｂ）に示す工程で、熱酸化を行うことにより、半導体基板１の上に、膜厚７．６ｎｍのシリコン酸化膜３を形成する。次に、図２（ｃ）に示す工程で、フォトリソグラフィプロセスを行うことにより、半導体基板１の上にフォトレジスト４を形成した後に、フォトレジスト４のうちコアトランジスタＴｒ１を形成する領域を除去して開口５を形成する。そして、フォトレジスト４をマスクとしてシリコン酸化膜３に対してウェットエッチングを行うことにより、シリコン酸化膜３のうち開口５に露出する部分を除去する。これにより、半導体基板１においてＩ／ＯトランジスタＴｒ２、Ｔｒ３を形成する領域の上に、ゲート絶縁膜３ａを形成する。
【００４４】
次に、図２（ｄ）に示す工程で、半導体基板１に対して熱酸化を行うことにより、半導体基板１においてコアトランジスタＴｒ１を形成する領域の上に、膜厚２．１ｎｍのゲート絶縁膜６ａを形成する。次に、図２（ｅ）に示す工程で、ゲート絶縁膜３ａ、６ａの上に、厚さ１４０ｎｍのポリシリコン膜７を堆積する。なお、図示は省略するが、ポリシリコン膜７に対して、ゲート空乏化抑制のためのゲート注入をおこなってもよい。
【００４５】
次に、図２（ｆ）に示す工程で、フォトリソグラフィプロセスを行うことにより、ポリシリコン膜７の上に、ゲート電極パターン形状を有するフォトレジスト（図示せず）を形成する。続いて、フォトレジストをマスクにしてポリシリコン膜７をドライエッチングすることによって、トランジスタＴｒ１〜Ｔｒ３を形成する領域のそれぞれに、ゲート電極８、９、１０を形成する。なお、このドライエッチングによって、ゲート絶縁膜３ａ、６ａのうちゲート電極８、９、１０の下に位置する部分以外の部分を除去してもよいし、残存させてもよい。
【００４６】
次に、図３（ａ）に示す工程で、半導体基板１の上に、ゲート電極８、９、１０を覆うフォトレジスト１１を形成した後、フォトレジスト１１のうちＩ／ＯトランジスタＴｒ３を形成する領域に位置する部分を除去することにより、フォトレジスト１１に開口１２を形成する。この状態で、半導体基板１に対して、注入エネルギー４５ＫｅＶ、ドーズ量３×１０13ｉｏｎｓ/ｃｍ2の条件でＡｓのイオン注入を行う。これにより、半導体基板１のうちゲート電極１０の外側に位置する部分に、接合深さ６０ｎｍのＬＤＤ領域１３を形成する。その後、フォトレジスト１１を除去する。
【００４７】
次に、図３（ｂ）に示す工程で、半導体基板１の上に、ゲート電極８、９、１０を覆うフォトレジスト１４を形成した後、フォトレジスト１４のうちコアトランジスタＴｒ１およびＩ／ＯトランジスタＴｒ２を形成する領域を覆う部分を除去することにより、フォトレジスト１４に開口１５を形成する。この状態で、半導体基板１に対して、注入エネルギー３ＫｅＶ、ドーズ量１×１０15ｉｏｎｓ/ｃｍ2の条件でＡｓのイオン注入を行うことにより、半導体基板１のうちゲート電極８の外側に位置する部分に、接合深さ３０ｎｍのＳＤエクステンション領域１６を形成すると共に、半導体基板１のうちゲート電極９の外側に位置する部分に、接合深さ３０ｎｍのＳＤエクステンション領域１７を形成する。その後、フォトレジスト１４を除去する。
【００４８】
ここで、図３（ｂ）に示すイオン注入を行う時点では、コアトランジスタＴｒ１のゲート絶縁膜６ａの膜厚Ｔｏｘ１と、Ｉ／ＯトランジスタＴｒ２のゲート絶縁膜３ａの膜厚Ｔｏｘ２とは異なる。これらのゲート絶縁膜６ａ、３ａが、半導体基板１の上に残存した状態でＳＤエクステンション領域１６、１７の形成を行うと、ゲート絶縁膜３ａとゲート絶縁膜６ａとの膜厚分だけ、ＳＤエクステンション領域１６、１７の接合深さは互いに異なったものとなる。また、図３（ｂ）に示す工程の後に、他の領域における熱処理が及ぼす影響も、ＳＤエクステンション領域１６、１７では互いに異なる。以上のことから、ＳＤエクステンション領域１６、１７を同じ条件で形成しても、これらの最終的な接合深さは異なったものとなる可能性がある。このような場合におけるＳＤエクステンション領域１６、１７の接合深さの違いは、「実質的に同一」の範囲に含まれるものとする。
【００４９】
次に、図３（ｃ）に示す工程で、半導体基板１の上に、ゲート電極８、９、１０を覆う厚さ１０ｎｍの酸化膜（図示せず）と厚さ４０ｎｍの窒化膜（図示せず）とを形成した後に、異方性ドライエッチングを行う。これにより、ゲート電極８、９、１０の側面上に、Ｌ字状の第１のサイドウォール１８と、第１のサイドウォール１８の上を覆う第２のサイドウォール１９とを形成する。
【００５０】
次に、図３（ｄ）に示す工程で、半導体基板１に対して、注入エネルギー３０ＫｅＶ、ドーズ量４×１０15ｉｏｎｓ/ｃｍ2の条件でＡｓのイオン注入を行うことにより、半導体基板１のうちサイドウォール１８、１９の外側に位置する部分に、ソース・ドレイン領域２０を形成する。その後、図示および説明は省略するが、不純物活性化のための熱処理や配線工程を行うことにより、本実施形態の半導体装置が形成される。
【００５１】
本実施形態では、Ｉ／ＯトランジスタＴｒ２のゲート絶縁膜３ａとＩ／ＯトランジスタＴｒ３のゲート絶縁膜３ａとを同工程で形成している。一方、Ｉ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７は、コアトランジスタＴｒ１のＳＤエクステンション領域１６と同工程で形成している。これにより、ゲート絶縁膜およびＳＤエクステンション領域を形成する工程を従来よりも簡略化することができる。
【００５２】
ここで、Ｉ／ＯトランジスタＴｒ２のゲート絶縁膜３ａの膜厚をＩ／ＯトランジスタＴｒ３のゲート絶縁膜３ａの膜厚に合わせているため、Ｉ／ＯトランジスタＴｒ２のゲート絶縁膜３ａは従来よりも厚くなっている。一般に、ゲート絶縁膜を厚くすると駆動力が低下し、短チャネル効果が起こりやすくなるが、本実施形態では、ＳＤエクステンション領域１７の条件を調整することにより、このような不具合を回避することができる。つまり、ＳＤエクステンション領域１７を形成する条件をＳＤエクステンション領域１６を形成するときの条件に合わせ、Ｉ／ＯトランジスタＴｒ２のＳＤエクステンション領域１７の接合深さを浅く、ピーク濃度を高くすることにより、上述の不具合を回避することができる。
【００５３】
（その他の実施形態）
なお、上述の実施形態では、ゲート絶縁膜３ａ、６ａがシリコン酸化膜である場合について説明した。しかしながら、本発明では、ゲート絶縁膜３ａ、６ａとして、シリコン酸窒化膜、窒化膜または高誘電体膜（ＨｆＯxなど）を用いてもよい。また、これらの膜の積層膜を用いてもよい。ゲート絶縁膜３ａ、６ａとして酸窒化膜を用いる場合には、窒素を供給しながら半導体基板１の表面を熱酸化することにより酸窒化膜を形成してもよい。または、半導体基板１の表面を熱酸化することにより酸化膜を形成した後に、プラズマ窒化処理を行うことにより、酸化膜中に窒素を導入して酸窒化膜を形成してもよい。一方、ゲート絶縁膜３ａ、６ａとして窒化膜や高誘電体膜を用いる場合には、半導体基板１の上にＣＶＤ法によってこれらの膜を形成すればよい。
【００５４】
また、上述の実施形態では、ゲート電極８、９、１０がポリシリコン膜である場合について説明した。しかしながら、本発明では、ゲート電極８、９、１０として、アモルファスシリコン膜、ゲルマニウム含有ポリシリコン膜、ゲルマニウム含有アモルファスシリコン膜などを用いてもよい。
【００５５】
また、上述の実施形態では、図３（ｂ）に示す工程でＬＤＤ領域１３を形成した後に、図３（ｃ）に示す工程でＳＤエクステンション領域１６、１７を形成する場合について説明した。しかしながら、本発明では、これらの工程を逆にしてもよい。
【００５６】
また、上述の実施形態では、図２（ｂ）に示す工程で厚い方のゲート絶縁膜３ａを形成した後に、図２（ｄ）に示す工程で薄い方のゲート絶縁膜６ａを形成した。この方法の方が、膜厚値を正確に制御することができるという利点がある。しかしながら、本発明では、これらの工程を逆にしてもよい。
【産業上の利用可能性】
【００５７】
本発明の半導体装置およびその製造方法では、各トランジスタに必要な特性を確保しつつ、工程の簡略化と低コスト化とを実現できる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】従来においてトリプルオキサイドプロセスを適用して作製した半導体装置の構造を示す断面図である。
【図５】（ａ）〜（ｅ）は、図４で示す半導体装置のゲート絶縁膜を形成するためのトリプルオキサイドプロセスの工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、図４で示す半導体装置のゲート絶縁膜を形成するためのトリプルオキサイドプロセスの工程を示す断面図である。
【符号の説明】
【００５９】
１      半導体基板
２      素子分離領域
３      シリコン酸化膜
３ａ    ゲート絶縁膜
４      フォトレジスト
５      開口
６ａ    ゲート絶縁膜
７      ポリシリコン膜
８      ゲート電極
８、９、１０  ゲート電極
１１      フォトレジスト
１２      開口
１３      ＬＤＤ領域
１４      フォトレジスト
１５      開口
１６、１７      ＳＤエクステンション領域
１８、１９      サイドウォール
２０      ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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