(57)【要約】【課題】ＭＮＯＳ型およびＭＯＮＯＳ型の不揮発性半導体記憶装置において、時間の経過によりしきい値電圧が変化し、記憶した情報が正しく読み出せないという課題があった。【解決手段】本発明は、不揮発性記憶素子の熱平衡状態しきい値電圧を測定するための測定回路とこの測定回路による測定結果を入力する読み出し回路とこれらの回路を制御する制御手段とを有する。制御手段は、測定回路によって測定される不揮発性記憶素子の熱平衡状態しきい値電圧と読み出し回路のセンスレベルとを一致させるように制御する。このような構成とすることにより、不揮発性記憶素子が情報を保持する時間を長くすることが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性記憶素子と、メモリビットを有し該メモリビットの熱平衡状態しきい値電圧を計測する測定回路と、前記不揮発性記憶素子の情報を読み出す際のセンスレベルを可変できる読み出し回路と、制御手段とを有し、
前記制御手段は、前記読み出し回路のセンスレベルを前記測定回路で測定した前記メモリビットの熱平衡状態しきい値電圧と一致させるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記測定回路は、前記メモリビットと、可変電圧発生回路と、メモリビット読み出し回路と、判断手段とを有し、
前記メモリビットは、前記不揮発性記憶素子と同一構造の記憶素子であり、
前記可変電圧発生回路は、複数の書込電圧を出力し、該書込電圧を利用して前記メモリビットに情報を書き込み、
前記メモリビット読み出し回路は、前記書込電圧に相当する前記メモリビットの情報を読み出し、
前記判断手段は、前記メモリビットの情報を利用して、前記メモリビットの熱平衡状態しきい値電圧を測定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御手段は、前記熱平衡状態しきい値電圧の値に応じて前記読み出し回路に指示を出し、前記読み出し回路のセンスレベルを前記熱平衡状態しきい値電圧の値に一致させるように制御することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記読み出し回路は、可変抵抗を有するレギュレータ回路と、負荷Ｐチャネルトランジスタと、コンパレータとで構成されていることを特徴とする請求項１から３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性記憶素子は、ＯＮＯ膜を備える多層構造膜を有する素子であることを特徴とする請求項１から４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に情報の書き換えが可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置として、ゲート電極と半導体表面との間に種類の異なる絶縁膜を有するＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型や、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の記憶素子が知られている。これらの記憶素子は積層した絶縁膜の界面および膜中に電荷の束縛準位を有する。
【０００３】
束縛準位に電子を蓄積した状態、すなわち情報の書込状態のしきい値電圧をＶｔｗ、束縛準位にホールを蓄積した状態、すなわち情報の消去状態のしきい値電圧をＶｔｅ、束縛準位に電子もホールも蓄積していない状態のしきい値電圧、つまり、熱平衡状態しきい値電圧をＶ０と呼ぶ。
ここで、情報を読み出す時にゲート電極に印加する電圧Ｖｃｇの値を、Ｖｔｅ＜Ｖｃｇ＜Ｖｔｗの関係が成り立つ様に設定すると、記憶素子のドレイン電流が、情報の書込状態では流れず、情報の消去状態では流れるため、情報の書込状態と消去状態の判別が可能となる。
【０００４】
しかし、ＶｔｗやＶｔｅの値は常に一定ではない。記憶素子は時間の経過と供にエネルギーの安定状態である熱平衡状態に徐々に近づいていく。すなわち、束縛準位に蓄積した電荷を時間の経過とともに放出するため、ＶｔｗやＶｔｅの値はＶ０に近づいていき、最終的には、Ｖｔｗ＝Ｖｔｅ＝Ｖ０となる。
【０００５】
ＶｔｗやＶｔｅの値がＶ０に近づいていく過程において、Ｖｔｅ＜Ｖｃｇ＜Ｖｔｗの関係が成り立たなくなると、情報を正しく読み出すことができなくなる。
【０００６】
上記のうち、ＶｔｗとＶｃｇとの値の差、またはＶｔｅとＶｃｇとの値の差を読み出しマージンと呼ぶ。読み出しマージンを広げる方法としてはいくつかの提案を見るところである（例えば、特許文献１参照。）。
【０００７】
特許文献１に示した従来技術を説明する。図３は、従来技術における不揮発性半導体記憶装置の読み出し装置の構成図である。
【０００８】
図３において、１はメモリトランジスタ、２は読出し回路、３はプルアップ負荷回路、４は基準電圧発生回路、５は電圧比較回路である。
【０００９】
図３は、メモリトランジスタ１のソースを接地電位とし、プルアップ負荷回路３に電源電圧Ｖｃｃを接続した場合を示している。このような場合、電圧比較回路５に読み出し信号Ｓ１を入力することにより、メモリトランジスタ１に書き込んだ情報に応じて、読出し回路２よりデータＳ２が出力される。
【００１０】
このような構成を有する不揮発性半導体記憶装置の読み出し装置は、メモリトランジスタ１のゲートに読み出し電圧Ｖｃｇを印加することにより情報の読み取りを行う。そして、１度読み取った情報をフィードバックして読み出し電圧Ｖｃｇの値を上昇あるいは下降させ、くり返し情報の読み取りを行うことで、読み出し電圧Ｖｃｇの初期の値とメモリト
ランジスタ１のしきい値電圧との差が小さくても、情報を正確に読み取ることができる。
【００１１】
ここで、読み出し電圧Ｖｃｇの初期の値は基準電圧Ｖｒｅｆである。基準電圧Ｖｒｅｆの値は、メモリトランジスタ１の書込直後のしきい値電圧Ｖｔｗと消去直後のしきい値電圧Ｖｔｅとの中間の値に設定する。
【００１２】
そして、メモリトランジスタ１のしきい値電圧の値が基準電圧Ｖｒｅｆの値より高い場合には、１度読み取った情報をフィードバックして読み出し電圧Ｖｃｇの値を下降させることにより読み出しマージンを広げる。
読み出しマージンが広がることで、メモリトランジスタ１のドレイン電流がより一層減少した状態で情報の判別をすることになり、読み出しの精度が向上する。
【００１３】
次に、メモリトランジスタ１のしきい値電圧の値が基準電圧Ｖｒｅｆの値より低い場合には、１度読み取った情報をフィードバックして読み出し電圧Ｖｃｇの値を上昇させることにより読み出しマージンを広げる。
読み出しマージンが広がることで、メモリトランジスタ１のドレイン電流がより一層増加した状態で情報の判別をすることになり、読み出しの精度が向上する。
【００１４】
特許文献１に示した従来技術は、メモリトランジスタのしきい値電圧の値に応じて、読み出し電圧Ｖｃｇの値を上昇あるいは下降させるというものである。これにより、読み出し電圧Ｖｃｇの値を一定とした従来方法よりも読み出しマージンを広げることが可能である。
【００１５】
【特許文献１】特開２００１−１９５８９１号公報（第３−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１に示した従来技術は、読み出し電圧Ｖｃｇの値を上下させて繰り返しメモリトランジスタ１のゲートに印加することから、メモリトランジスタ１のしきい値電圧の値が変動し、情報の信頼性が低下してしまうという問題がある。
また、読み出しマージンを広げることが可能にはなったが、依然としてメモリトランジスタ１の書込もしくは消去を行ってから時間が経過し、Ｖｔｅ＜Ｖｒｅｆ＜Ｖｔｗの関係が成り立たなくなった場合に、正確に情報を読み出せないという問題は解決していない。
【００１７】
本発明が解決しようとする問題点は、書込および消去直後のしきい値電圧の値を基準に読み出し電圧を設定する方法では、時間の経過によりしきい値電圧の値が変動してからの読み出しマージンは確保できないため、記憶素子が情報を長い時間保持することができないという点である。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明は以下のような構成を採用する。
【００１９】
不揮発性記憶素子と、メモリビットを備えメモリビットの熱平衡状態しきい値電圧を計測する測定回路と、不揮発性記憶素子の情報を読み出す際のセンスレベルを可変できる読み出し回路と、制御手段とを有し、
制御手段は、読み出し回路のセンスレベルを測定回路でしたメモリビットの熱平衡状態しきい値電圧と一致させるように制御することを特徴とする。
【００２０】
測定回路は、メモリビットと、可変電圧発生回路と、メモリビット読み出し回路と、判断手段とを有し、
メモリビットは、不揮発性記憶素子と同一構造の記憶素子であり、
可変電圧発生回路は、複数の書込電圧を出力し、書込電圧を利用してメモリビットに情報を書き込み、
メモリビット読み出し回路は、書込電圧に相当するメモリビットの情報を読み出し、
判断手段は、メモリビットの情報を利用して、メモリビットの熱平衡状態しきい値電圧を測定することを特徴とする。
【００２１】
制御手段は、熱平衡状態しきい値電圧の値に応じて読み出し回路に指示を出し、読み出し回路のセンスレベルを熱平衡状態しきい値電圧の値に一致させるように制御することを特徴とする。
【００２２】
読み出し回路は、可変抵抗を有するレギュレータ回路と、負荷Ｐチャネルトランジスタと、コンパレータとで構成されていることを特徴とする。
【００２３】
不揮発性記憶素子は、ＯＮＯ膜を備える多層構造膜を有する素子であることを特徴とする。
【発明の効果】
【００２４】
本発明の不揮発性半導体記憶装置は、不揮発性記憶素子のドレイン電流がコンパレータに流れるか否かで情報を判別する際の負荷を調整することで、読み出し回路のセンスレベルを、不揮発性記憶素子の束縛順位から電荷が全て放出した状態のしきい値電圧、すなわち熱平衡状態しきい値電圧の値と一致させる。
このような構成とすることによって、時間の経過により不揮発性記憶素子の束縛順位から電荷が徐々に放出し、しきい値電圧の値が変動しても、熱平衡状態しきい値電圧と一致する直前までは読み出しマージンが確保できるため、不揮発性記憶素子が情報を保持する時間を長くすることが可能である。
【００２５】
また、負荷の調整で読み出しマージンが確保されているため、特許文献１に示した従来技術の様に、読み出しマージンを確保するために不揮発性記憶素子のゲートに印加する読み出し電圧の値を上下させて繰り返し印加する必要はなく、読み出し電圧を固定することが可能である。さらに、半導体表面の不純物濃度を調整し、情報の書込状態のしきい値電圧がプラスの値、情報の消去状態のしきい値電圧がマイナスの値となるようにすることで、読み出し電圧を０Ｖにすることが可能であり、読み出し電圧をゲートに印加することによるしきい値電圧の値の変動を防げるという利点もある。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら本発明の実施の形態を説明する。図１は、本発明の不揮発性半導体記憶装置の読み出し装置の構成図を示す。
【００２７】
［構成の説明：図１］
図１において、１０は測定回路、２０は制御手段、３０は読み出し回路、４０は不揮発性記憶素子を示す。図示はしないが、不揮発性記憶素子４０は複数存在し、それらを４０−１〜４０−ｍとする。
【００２８】
測定回路１０は、可変電圧発生回路１１、メモリビット読み出し回路１２、判断手段１３、メモリビット１４を有している。図示はしないが、メモリビット１４は複数存在し、それらを１４−１〜１４−ｎとする。また、可変電圧発生回路１１が発生する書込電圧をＶＰとし、それぞれのメモリビットに該当するＶＰをＶｐ−１〜Ｖｐ−ｎとする。
メモリビット１４のしきい値電圧をＶ１とし、時間が経過した後のメモリビット１４のしきい値電圧をＶ２とする。メモリビット１４−１〜１４−ｎにそれぞれ該当するしきい
値電圧をＶ１−１〜Ｖ１−ｎ、Ｖ２−１〜Ｖ２−ｎとする。
【００２９】
読み出し回路３０は、可変抵抗３１を有するレギュレータ回路３２、負荷Ｐチャネルトランジスタ３３、コンパレータ３４を有している。
負荷Ｐチャネルトランジスタ３３は、不揮発性記憶素子４０に記憶された情報を判別する際に負荷として用いるものである。この不揮発性記憶素子４０の情報Ｓ２０は、コンパレータ３４より出力される。
【００３０】
メモリビット１４−１〜１４−ｎと不揮発性記憶素子４０−１〜４０−ｍは全て同一構造の記憶素子である。例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を備える多層構造膜を有する記憶素子であるＭＯＮＯＳ型不揮発性記憶素子を用いることができる。
【００３１】
［全体動作の説明：図１］
本発明の不揮発性半導体記憶装置は、書込電圧Ｖｐ−１〜Ｖｐ−ｎをメモリビット１４−１〜１４−ｎのそれぞれに印加する。
続いて、メモリビット読み出し回路１２により、メモリビット１４−１〜１４−ｎのしきい値電圧Ｖ１−１〜Ｖ１−ｎを読み出す。
そして、時間が経過した後に、再びメモリビット読み出し回路１２により、メモリビット１４−１〜１４−ｎのしきい値電圧Ｖ２−１〜Ｖ２−ｎを読み出す。
【００３２】
しきい値電圧Ｖ１−１〜Ｖ１−ｎおよびＶ２−１〜Ｖ２−ｎの値は判断手段１３へと送られる。判断手段１３では、後述する方法によって、メモリビット１４−１〜１４−ｎで共通の値である熱平衡状態しきい値電圧Ｖ０の値を求める。このＶ０は、メモリビット１４−１〜１４−ｎと同一構造の記憶素子である不揮発性記憶素子４０−１〜４０−ｍの熱平衡状態しきい値電圧でもある。
【００３３】
熱平衡状態しきい値電圧Ｖ０の値は制御手段２０へと送られる。制御手段２０では、読み出し回路３０のセンスレベルを熱平衡状態しきい値電圧Ｖ０と一致させるために負荷Ｐチャネルトランジスタ３３のゲートに印加する電圧Ｖｐｇの値を決定する。
さらに、制御手段２０からレギュレータ回路３２へ、決定した電圧Ｖｐｇの値に応じた信号Ｓ１０を送る。
【００３４】
レギュレータ回路３２は、制御手段２０からの信号Ｓ１０を受け、可変抵抗３１の抵抗値を調整することで電圧Ｖｐｇを発生させ、負荷Ｐチャネルトランジスタ３３のゲートに印加する。
【００３５】
電圧Ｖｐｇを負荷Ｐチャネルトランジスタ３３のゲートに印加することで、読み出し回路３０のセンスレベルは、不揮発性記憶素子４０−１〜４０−ｍの熱平衡状態しきい値電圧Ｖ０と一致する。
【００３６】
このような構成とすることによって、不揮発性記憶素子４０−１〜４０−ｍの書込後のしきい値電圧Ｖｔｗおよび消去後のしきい値電圧Ｖｔｅと読み出し回路３０のセンスレベルとの読み出しマージンを最大限にとることができる。
また、不揮発性記憶素子４０−１〜４０−ｍのしきい値電圧の値が、時間が経過することにより熱平衡状態しきい値電圧Ｖ０に収束する過程においても、完全に一致する直前まで、Ｖｔｅ＜センスレベル＜Ｖｔｗの関係が成り立ち、書込および消去の判別が可能であることから、情報を保持する時間を長くすることが可能である。
【００３７】
［判断手段の動作説明：図２］
次に、判断手段１３での、メモリビット１４−１〜１４−ｎに書込電圧Ｖｐ−１〜Ｖｐ−ｎを印加した直後のしきい値電圧Ｖ１−１〜Ｖ１−ｎと、時間が経過した後のしきい値電圧Ｖ２−１〜Ｖ２−ｎとの情報から熱平衡状態しきい値電圧Ｖ０の値を求めるための原理を説明する。
【００３８】
図２は、本発明のメモリビットのしきい値電圧の値の、時間の経過に対する変化を示す説明図であって、時間の経過とともに、しきい値電圧が変化する様子を模式的に示すものである。縦軸はしきい値電圧の値を表し、横軸はメモリビットに情報が書き込まれてからの時間の経過を表す。
ここで、図１における不揮発性記憶素子４０−１〜４０−ｍとメモリビット１４−１〜１４−ｎは、同一構造の記憶素子であるので、時間の経過に対するしきい値電圧の値の変化は同様である。
【００３９】
図１における可変電圧発生回路１１により発生した書込電圧Ｖｐ−１〜Ｖｐ−ｎを、メモリビット１４−１〜１４−ｎにそれぞれ印加することで、メモリビット１４−１〜１４−ｎのしきい値電圧の値は、Ｖ１−１〜Ｖ１−ｎとなる。
その後の時間の経過により、メモリビット１４−１〜１４−ｎのしきい値電圧の値はＶ２−１〜Ｖ２−ｎへと変化する。Ｖ１−１〜Ｖ１−ｎからＶ２−１〜Ｖ２−ｎへは必ず、熱平衡状態しきい値電圧Ｖ０に近づく方向に値が変化する。
【００４０】
よって、Ｖ１−ａとＶ１−（ａ＋１）との間にＶ０がある場合、Ｖ２−１〜Ｖ２−ａは、Ｖ１−１〜Ｖ１−ａに対してしきい値電圧の値がマイナスの方向に変化し、Ｖ２−（ａ＋１）〜Ｖ２−ｎは、Ｖ１−（ａ＋１）〜Ｖ１−ｎに対してしきい値電圧の値がプラスの方向に変化する。
ここで、ａは１以上ｎ未満の任意の整数である。
【００４１】
以上の原理により、熱平衡状態しきい値電圧Ｖ０は、Ｖ２−ａとＶ２−（ａ＋１）の間の値であることが分かる。
さらに、書込電圧Ｖｐ−１〜Ｖｐ−ｎの値を細かく設定することで、より高い精度でＶ０の値を求めることができる。
また、メモリビット１４−１〜１４−ｎを高温で加熱してもよい。その場合、加熱をしない場合と比較して、同じ経過時間に対するしきい値電圧の値の変化する量が増えるため、Ｖ２−ａとＶ２−（ａ＋１）の値の差が小さくなり、より高い精度でＶ０の値を求めることができる。
【００４２】
以上は、Ｖ０がＶ１−１とＶ１−ｎとの間にある場合である。Ｖ２−１〜Ｖ２−ｎが全てＶ１−１〜Ｖ１−ｎに対してしきい値電圧の値がマイナス方向に変化する場合は、Ｖ０は、Ｖ２−ｎよりもマイナス側の値であるので、書込電圧Ｖｐ−１〜Ｖｐ−ｎの値を小さくして再度同じ測定を行う。
【００４３】
また、Ｖ２−１〜Ｖ２−ｎが全てＶ１−１〜Ｖ１−ｎに対してしきい値電圧の値がプラス方向に変化する場合は、Ｖ０は、Ｖ２−１よりもプラス側の値であるので、書込電圧Ｖｐ−１〜Ｖｐ−ｎの値を大きくして再度同じ測定を行う。
【００４４】
以上の説明では、メモリビット１４−１〜１４−ｎが複数である場合について説明したが、メモリビットが１つの場合でもよい。例えば、メモリビットが１４−１だけであったとすると、メモリビット１４−１に印加する書込電圧の値をＶｐ−１とした測定からＶｐ−ｎとした測定まで、計ｎ回の測定を行うことで、同様にＶ０の値を特定することが可能である。
【００４５】
また、不揮発性記憶素子４０−１〜４０−ｍとメモリビット１４−１〜１４−ｎは、同一構造の記憶素子であるので、図２に示した時間の経過に対するしきい値電圧の値の変化は同様であり、Ｖ０の値も共通である。よって、不揮発性記憶素子４０−１〜４０−ｍの中の一部をメモリビット１４−１〜１４−ｎの代わりに使用することができる。例えば、不揮発性記憶素子４０−１〜４０−ｎをメモリビット１４−１〜１４−ｎの代わりに使用する。このような構成とすることで、同様にＶ０の値を特定することが可能であり、不揮発性半導体記憶装置のスペース効率の向上にもなる。
【００４６】
以上の説明のように、本発明により、記憶素子が情報を保持する時間を長くすることが可能である。
【産業上の利用可能性】
【００４７】
本発明の不揮発性半導体記憶装置は、記憶素子の膜構造や寸法、材質等、記憶素子の構成要素そのものを変更することなく、情報を保持する時間を長くすることが可能であるため、記憶素子が使用されている半導体装置に対して、置き換えが可能である。特に、長時間にわたり情報を記憶する必要があるコンピュータ装置用や電子機器用として好適である。
【図面の簡単な説明】
【００４８】
【図１】本発明の不揮発性半導体記憶装置の読み出し装置の構成図である。
【図２】本発明のメモリビットのしきい値電圧の値が時間の経過とともに変化する様子を模式的に示す図である。
【図３】従来例の不揮発性半導体記憶装置の読み出し装置の構成図である。
【符号の説明】
【００４９】
１  メモリトランジスタ
２  読出し回路
３  プルアップ負荷回路
４  基準電圧発生回路
５  電圧比較回路
１０  測定回路
１１  可変電圧発生回路
１２  メモリビット読み出し回路
１３  判断手段
１４−１〜１４−ｎ  メモリビット
２０  制御手段
３０  読み出し回路
３１  可変抵抗
３２  レギュレータ回路
３３  負荷Ｐチャネルトランジスタ
３４  コンパレータ
４０−１〜４０−ｍ  不揮発性記憶素子
【図１】
2006268956.tif 000003
【図２】
2006268956.tif 000004
【図３】
2006268956.tif 000005