(57)【要約】      （修正有）【課題】複合型の半導体装置において、第１スイッチング構造のための第１ドーパント領域と、第２スイッチング構造のための第２ドーパント領域を、半導体装置の特性を損なわないで、一枚のマスクを用いて形成する。【解決手段】ｎ−ＭＯＳ用ボディ領域４２を利用する横型のｎ−ＭＯＳＦＥＴと、ｐ−ＭＯＳ用オフセットドレイン領域４４を利用する横型のｐ−ＭＯＳＦＥＴを有する半導体装置の製造方法であり、半導体層２６の表面に、ｎ−ＭＯＳ用ボディ領域４２とｐ−ＭＯＳ用オフセットドレイン領域４４の両者に対応する開口８２ａ、８２ｂを有するマスク８２越しに、第１条件でドーピングする第１ドーピング工程と、前記半導体層２６の表面に、前記マスク８２越しに、第２条件でドーピングする第２ドーピング工程とを備えている。【選択図】図４
2006210532.tif 000002
【特許請求の範囲】
【請求項１】
第１ドーパント領域を利用する第１スイッチング構造と第２ドーパント領域を利用する第２スイッチング構造を有する半導体装置の製造方法であり、
半導体層の表面に、第１ドーパント領域と第２ドーパント領域の両者に対応する開口を有するマスク越しに、第１条件でドーピングする第１ドーピング工程と、
前記半導体層の表面に、前記マスク越しに、第２条件でドーピングする第２ドーピング工程と、
を備えている製造方法。
【請求項２】
第１ドーピング工程で導入するドーパントと第２ドーピング工程で導入するドーパントが同一種類であることを特徴とする請求項１の製造方法。
【請求項３】
第１ドーピング工程では低いエネルギーでイオン注入し、第２ドーピング工程では高いエネルギーでイオン注入することを特徴とする請求項１又は２の製造方法。
【請求項４】
ボディ領域を利用する横型の第１ＭＯＳＦＥＴと、オフセットドレイン領域を利用する横型で反対導電型の第２ＭＯＳＦＥＴを有する半導体装置の製造方法であり、
半導体層の表面に、ボディ領域とオフセットドレイン領域の両者に対応する開口を有するマスク越しに、第１条件でドーピングする第１ドーピング工程と、
前記半導体層の表面に、前記マスク越しに、第２条件でドーピングする第２ドーピング工程と、
を備えている製造方法。
【請求項５】
前記第１条件は、ボディ領域の浅部にドーパントを導入する条件が選択されており、前記第２条件は、オフセットドレイン領域の深部にドーパントを導入する条件が選択されていることを特徴とする請求項４の製造方法。
【請求項６】
オフセットドレイン領域を形成する半導体層の表面の一部に、フィールド酸化膜を形成する工程をさらに備えていることを特徴とする請求項４又は５の製造方法。
【請求項７】
第１ドーピング工程と第２ドーピング工程を時期をずらして実施することを特徴とする請求項１から６のいずれかの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一の半導体層に複数種類のスイッチング構造が形成されている、いわゆる複合型の半導体装置を製造する方法に関する。特に、少なくとも、第１ドーパント領域を利用する第１スイッチング構造と第２ドーパント領域を利用する第２スイッチング構造を有する複合型の半導体装置を製造する方法に関する。本発明は、第３、第４のスイッチング構造を有する半導体装置を製造するのにも有用である。
本明細書でいうドーパント領域は、半導体にｐ型又はｎ型の不純物原子を添加した領域をいう。また、異なる種類のスイッチング構造には、構造要素自体が異なるスイッチング構造、構造要素の形状が異なるスイッチング構造、あるいは導電型が異なるスイッチング構造等が含まれる。
【背景技術】
【０００２】
複合型の半導体装置の開発が進められている。スイッチング構造は、半導体にｐ型またはｎ型の不純物原子を添加したドーパント領域を利用して構成されている。したがって、種類が異なる第１スイッチング構造と第２スイッチング構造を有する複合型の半導体装置は、第１スイッチング構造のための第１ドーパント領域と第２スイッチング構造のための第２ドーパント領域を備えている。複合型の半導体装置を製造するためには、第１ドーパント領域と第２ドーパント領域を形成する必要がある。
従来技術では、第１ドーパント領域に対応する開口を有するマスク越しにドーピングして第１ドーパント領域を形成し、第２ドーパント領域に対応する開口を有するマスク越しにドーピングして第２ドーパント領域を形成していた。この技術によると、２枚以上のマスクが必要とされ、製造工程数が多く、歩留まりも低下する。２枚以上のマスクを使い分ける従来の技術によると、製造に要する時間が長時間化し、製造コストが増大する。
この課題を解決するために、特許文献１は、１枚の共通マスクを利用して第１ドーパント領域と第２ドーパント領域を同時に形成する技術を提案している。特許文献１は、１枚の共通マスクを利用して、横型のＭＯＳＦＥＴのｎ型ドレイン領域（第１ドーパント領域の一例）と、ＣＭＯＳのｎ型ウェル領域（第２ドーパント領域の一例）を、同時に形成する技術を提案している。特許文献１の技術では、半導体層の表面に、ｎ型ドレイン領域とｎ型ウェル領域の両者に対応する開口を有するマスク越しに、ｎ型のドーパントを導入することによって、ｎ型ドレイン領域とｎ型ウェル領域を同時に形成する。
特許文献２等にも、関連する技術が提案されている。
【特許文献１】特開平７−３０７４０１号公報
【特許文献２】特開平８−１０７１５１号公報
【特許文献３】特開２０００−１８３１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術を利用すると、第１ドーパント領域と第２ドーパント領域を同時に形成することができる。しかしながら同時に形成するために、第１ドーパント領域と第２ドーパント領域のドーパント濃度を変えることができない。しかしながら、第１スイッチング構造のための第１ドーパント領域と、第２スイッチング構造のための第２ドーパント領域では、必要とされるドーパント濃度が異なることが多い。特許文献１の技術では、第１ドーパント領域に必要とされる条件に合わせてドーピングすると第２ドーパント領域では好ましいドーパント濃度が得られず、第２ドーパント領域に必要とされる条件に合わせてドーピングすると第１ドーパント領域では好ましいドーパント濃度が得られない。特許文献１の技術では、第１ドーパント領域と第２ドーパント領域を同時に形成するために、第１領域に必要とされるドーピング条件と第２領域に必要とされるドーピング条件が異なることに対応できない。特許文献１の技術では、第１ドーパント領域を最適化することによって第２ドーパント領域が最適条件から外れるのを甘受するか、第２ドーパント領域を最適化することによって第１ドーパント領域が最適条件から外れるのを甘受するか、あるいは両者ともほぼ適当ではあるが最適ではないドーピング条件を選択することによって妥協することが必要とされる。
本発明は、上記の課題を解決するために開発されたものであり、第１ドーパント領域については第１領域に最適にドーピングし、第２ドーパント領域については第２領域に最適にドーピングし、しかも第１領域と第２領域を同時にドーピングすることができる技術を提供する。
【課題を解決するための手段】
【０００４】
前記したように、第１スイッチング構造のための第１ドーパント領域と、第２スイッチング構造のための第２ドーパント領域では、必要とされるドーパント濃度が異なることが多い。この事象をよく研究すると、半導体層の同じ深さにおいて、第１領域と第２領域でドーピング濃度を異ならせたいという要求が存在することはまれであり、第１領域で重要なドーピング濃度の深さと第２領域で重要なドーピング濃度の深さが異なることが多い。例えば、第１領域では浅部のドーパント濃度を所望の濃度に調整することが重要であり、深部のドーパント濃度が重要でないのに対し、第２領域では深部のドーパント濃度を所望の濃度に調整することが重要であり、浅部のドーパント濃度が重要でないことが多い。
第１領域で重要なドーパント濃度の深さと第２領域で重要なドーパント濃度の深さが異なる場合、１枚の共通マスクを利用して第１領域と第２領域を同時に形成しながら、第１領域では第１領域で重要な深さのドーパント濃度を必要な濃度に調整し、第２領域では第２領域で重要な深さのドーパント濃度を必要な濃度に調整することが可能となる。本発明は、これに成功したものであり、１枚の共通マスクを利用しながらも、ドーピング条件を異にする複数のドーピング工程を実施することによって、第１領域では第１領域で重要な深さのドーピング濃度を必要な濃度に調整し、第２領域では第２領域で重要な深さのドーピング濃度を必要な濃度に調整することに成功した。
【０００５】
本発明の一つの製造方法は、第１ドーパント領域を利用する第１スイッチング構造と第２ドーパント領域を利用する第２スイッチング構造を有する半導体装置の製造に利用することができる。この製造方法は、半導体層の表面に、第１ドーパント領域と第２ドーパント領域の両者に対応する開口を有するマスク越しに、第１条件でドーピングする第１ドーピング工程を備えている。さらに、前記半導体層の表面に、前記マスク越しに、第２条件でドーピングする第２ドーピング工程を備えている。
第１ドーピング工程と第２ドーピング工程の実施の順序に制限はなく、必要に応じて同時に実施してもよい。第１ドーピング工程と第２ドーピング工程の間で、ドーピング条件が不連続的に変化してもよいが、ドーピング条件が連続的に変化してもよい。
ドーピング工程には、イオン注入法、レーザドーピング法、あるいはプラズマドーピング法等を利用することができ、またこれらを組み合わせて利用することもできる。
ドーピング条件には、（１）ドーピングする際の導入エネルギー（ｅＶ）、（２）ドーピングする際に用いるドーパントの種類、（３）ドーピングする際の導入角度、（４）ドーピングする際の雰囲気温度、（５）ドーピング手法の変更等を挙げることができる。ドーピング条件を変更するという場合、上記のいずれかの条件を変更する場合、あるいは上記の各条件の組み合わせを変更する場合等を含む。
上記の製造方法では、第１ドーピング工程のドーピング条件と第２ドーピング工程のドーピング条件を変更してドーピングを実施する。これにより、第１ドーピング工程と第２ドーピング工程で、ドーピングされるドーパントの中心深さを変えることができる。例えば、第１ドーピング工程では第１ドーパント領域の特性にとって重要な深さのドーパント濃度が所望の濃度となるドーピング条件を選択し、第２ドーピング工程では第２ドーパント領域の特性にとって重要な深さのドーパント濃度が所望の濃度となるドーピング条件を選択すれば、第１ドーパント領域と２ドーパント領域の双方において重要な深さのドーパント濃度を所望の濃度に調整することが可能となる。これによって、第１スイッチング構造と第２スイッチング構造の双方において、所望の特性を得ることができる。なお、必要に応じて、半導体層の表面に平行な面内のドーパント濃度を調整してもよい。
【０００６】
第１ドーピング工程で導入するドーパントと第２ドーピング工程で導入するドーパントが同一種類であることが好ましい。
ドーピング工程に用いるドーパントを同一種類にすると、ドーピング装置の運転条件を変更することによって第１ドーピング工程と第２ドーピング工程を実施することができ、製造工程が簡単化される。
【０００７】
第１ドーピング工程では低いエネルギーでイオンを注入し、第２ドーピング工程では高いエネルギーでイオンを注入することが好ましい。
ドーピング工程にイオン注入装置を利用すると、注入エネルギーを変更することによって、ドーパントの注入深さを変更することができる。比較的簡単に、第１ドーパント領域では第１ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整し、第２ドーパント領域では第２ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整することが可能となる。
【０００８】
本発明の製造方法は、特に、ボディ領域を利用する横型の第１ＭＯＳＦＥＴと、オフセットドレイン領域を利用する横型で反対導電型の第２ＭＯＳＦＥＴを有する複合型半導体装置の製造に適している。
この製造方法は、半導体層の表面に、ボディ領域とオフセットドレイン領域の両者に対応する開口を有するマスク越しに、第１条件でドーピングする第１ドーピング工程を備えている。さらに、前記半導体層の表面に、前記マスク越しに、第２条件でドーピングする第２ドーピング工程を備えている。
第１ドーピング工程と第２ドーピング工程の実施の順序に制限はなく、必要に応じて同時に実施してもよい。第１ドーピング工程と第２ドーピング工程の間で、ドーピング条件が不連続的に変化してもよいが、ドーピング条件が連続的に変化してもよい。
ドーピング工程には、イオン注入法、レーザドーピング法、あるいはプラズマドーピング法等を利用することができ、またこれらを組み合わせて利用することもできる。
ドーピング条件には、（１）ドーピングする際の導入エネルギー（ｅＶ）、（２）ドーピングする際に用いるドーパントの種類、（３）ドーピングする際の導入角度、（４）ドーピングする際の雰囲気温度、（５）ドーピング手法の変更等を挙げることができる。ドーピング条件を変更するという場合、上記のいずれかの条件を変更する場合、あるいは上記の各条件の組み合わせを変更する場合等を含む。
この製造方法によると、１枚の共通マスクを利用することによって、ボディ領域ではボディ領域で重要な深さのドーピング濃度をボディ領域に必要な濃度に調整し、オフセットドレイン領域ではオフセットドレイン領域で重要な深さのドーピング濃度をオフセットドレイン領域に必要な濃度に調整することができる。
【０００９】
第１条件は、ボディ領域の浅部にドーパントを導入する条件が選択されているのが好ましい。第２条件は、オフセットドレイン領域の深部にドーパントを導入する条件が選択されているのが好ましい。ここで、「浅部」と「深部」という用語は、半導体層内における相対的な位置関係を指しており、表面に近い側を「浅部」といい、表面から遠い側を「深部」という。巨視的には、両者とも半導体層内の表面近傍に存在することがある。
ボディ領域の浅部のドーパント濃度は、ゲート電圧の閾値と密接な関係がある。一方、オフセットドレイン領域の深部のドーパント濃度は、オン抵抗と密接な関係がある。したがって、ゲート電圧の閾値を所望の値とするドーパント濃度がボディ領域の浅部に導入される条件で第１ドーピング工程を実施することによって、ゲート電圧の閾値を所望の値に調整することができる。一方、オン抵抗を所望の値とするドーパント濃度がオフセットドレインの深部に導入される条件で第２ドーピング工程を実施することによって、オン抵抗を所望の値に調整することができる。
なお、ボディ領域の浅部にドーパントを導入する条件が選択されていれば、オフセットドレイン領域の浅部にもドーパントが導入される。しかしながら、後者は技術的に重要でないことから、浅部にドーパントを導入する条件のことをボディ領域の浅部にドーパントを導入する条件という。同様に、オフセットドレイン領域の深部にドーパントを導入する条件が選択されていれば、ボディ領域の深部にもドーパントが導入される。しかしながら、後者は技術的に重要でないことから、深部にドーパントを導入する条件のことをオフセットドレイン領域の浅部にドーパントを導入する条件という。
【００１０】
オフセットドレイン領域を形成する半導体層の表面の一部に、フィールド酸化膜を形成する工程をさらに備えていてもよい。半導体層の表面にフィールド酸化膜を形成することによって、オフセットドレイン領域内を流れる電流はオフセットドレイン領域の深部を流れるようになる。したがって、オフセットドレイン領域の深部のドーパント濃度が、第２スイッチング構造のオン抵抗の特性にとってより重要となってくる。本発明の製造方法によると、半導体層の深さ方向のドーパント濃度分布を多様に調整することができる。オフセットドレイン領域の深部のドーパント濃度を好適化することができる。したがって、本発明の製造方法は、半導体層の表面にフィールド酸化膜を形成することによって、オフセットドレイン領域の深部を電流が流れる形式の半導体装置に対して特に有用である。
【００１１】
第１ドーピング工程と第２ドーピング工程を時期をずらして実施してもよい。第１ドーピング工程を実施した後に第２ドーピング工程を実施してもよいし、第２ドーピング工程を実施した後に第１ドーピング工程を実施してもよい。
【発明の効果】
【００１２】
本発明によると、１枚のマスクを用いて、第１スイッチング構造の第１ドーパント領域と第２スイッチング構造の第２ドーパント領域を同時に形成する際に、第１ドーパント領域では第１ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整することができ、第２ドーパント領域では第２ドーパント領域で重要な深さのドーピング濃度を必要な濃度に調整することができる。
半導体装置を特性を損なわないで、半導体装置の製造過程を簡単化することができる。
【発明を実施するための最良の形態】
【００１３】
実施例の主要な特徴を列記する。
（第１形態）  ドーピング工程では、高加速電圧を利用するイオン注入装置を用いる。
（第２形態）  半導体の深さ方向のドーパント濃度分布を観測したときに、中間深さにピークが観測される条件で、イオン注入する。
（第３形態）  イオン注入条件が、不連続的に変更される。
【実施例】
【００１４】
図１〜図７を参照して、本実施例の半導体装置の製造方法を説明する。本実施例では、図７に示すｐ型のボディ領域４２（第１ドーパント領域の一例：以下、ｎ−ＭＯＳ用ボディ領域という）を利用する横型のｎ−ＭＯＳＦＥＴ（第１スイッチング構造の一例）と、ｐ型のオフセットドレイン領域４４（第２ドーパント領域の一例：以下、ｐ−ＭＯＳ用オフセットドレイン領域という）を利用する横型のｐ−ＭＯＳＦＥＴ（第２スイッチング構造の一例）が同一の半導体層に形成されている複合型の半導体装置を製造する。図７では図示しない半導体層の他の領域に、例えばＣＭＯＳ、ダイオード、あるいはＩＧＢＴ等の他のスイッチング構造が形成されていてもよい。また、図示しない半導体層の他の領域に、抵抗構造や容量構造等が形成されることもある。本実施例では、本実施例の製造方法が活用されるｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴの領域の要部断面図のみを示し、その製造方法を説明する。本製造方法の特徴は、ｎ−ＭＯＳＦＥＴの構成要素であるｎ−ＭＯＳ用ボディ領域４２とｐ−ＭＯＳＦＥＴの構成要素であるｐ−ＭＯＳ用オフセットドレイン領域４４を、１枚のマスクを用いて同時に形成する点に特徴を有する。さらに、ｐ−ＭＯＳＦＥＴの構成要素であるｐ−ＭＯＳ用ボディ領域５４と、ｎ−ＭＯＳＦＥＴの構成要素であるｎ−ＭＯＳ用オフセットドレイン領域５２を、他の１枚のマスクを用いて形成する点に特徴を有する。
【００１５】
まず、図１に示すように、半導体層２６を用意する。半導体層２６は、シリコン単結晶からなるｐ型の半導体基板２２と、その半導体基板２２の表面上を被覆しているシリコン単結晶からなるｎ型のエピタキシャル層２４を備えている。エピタキシャル層２４は、半導体基板２２の表面上に、例えばｎ型のシリコン単結晶をエピタキシャル成長して得ることができる。
次に、図２に示すように、例えばボロンドープ酸化膜（ＢＳＧ）を用いる固相拡散技術を利用して、エピタキシャル層２４内にｐ＋型のシンカー領域３２を選択的に形成する。このシンカー領域３２は、エピタキシャル層２４を貫通して半導体基板２２に達している。シンカー領域３２は、半導体層２６を平面視したときに、エピタキシャル層２４を複数の領域に区画するように一巡して形成されている。エピタキシャル層２４は、このシンカー領域３２によって、複数の島状領域に区画されている。図２に示すように、図示２７が１つの島状領域の断面であり、この島状領域２７内にｎ−ＭＯＳＦＥＴが形成される。なお、このｎ−ＭＯＳＦＥＴが形成される図示左側の島状領域２７を、左側島状領域２７という。一方、図示２８の島状領域にｐ−ＭＯＳＦＥＴが形成される。この図示右側の島状領域２８を右側島状領域２８という。左側島状領域２７と右側島状領域２８はいずれも、ｐ型のシンカー領域３２とｐ型の半導体基板２２によって囲繞されたｎ型の半導体領域である。ｎ型の左側島状領域２７とｎ型の右側島状領域２８はいずれも、ｐｎ接合によって周囲の半導体領域に対して絶縁分離されている。
【００１６】
次に、図３に示すように、ＬＯＣＯＳ法を利用して、エピタキシャル層２４の表面にフィールド酸化膜３４、３６、３８を選択的に形成する。ＬＯＣＯＳ法は次の各工程を備えている。まず、エピタキシャル層２４の表面に酸化膜と窒化膜を順に形成した後に、フォトリソグラフィー技術とエッチング技術を利用して、フィールド酸化膜３４、３６、３８を形成したい領域に対応する酸化膜と窒化膜を除去し、エピタキシャル層２４の表面を露出させる。次に、酸素雰囲気下で、例えば１１００℃の熱処理を行う。これにより、前記露出領域が選択的に酸化され、約５００nmの層厚を有するフィールド酸化膜３４、３６、３８が形成される。このフィールド酸化膜３４、３６、３８の一部は、エピタキシャル層２４内に侵入する状態で形成される。ここで、左側島状領域２７に形成されているフィールド酸化膜３６を左側フィールド酸化膜３６といい、右側島状領域２８に形成されているフィールド酸化膜３８を右側フィールド酸化膜３８という。
【００１７】
次に、図４を参照して、ｎ−ＭＯＳＦＥＴの構成要素であるｎ−ＭＯＳ用ボディ領域４２と、ｐ−ＭＯＳＦＥＴの構成要素であるｐ−ＭＯＳ用オフセットドレイン領域４４を、１枚のマスク８２を用いて同時に形成する工程を説明する。
まず、エピタキシャル層２４の表面に、約２０nmの厚みの犠牲酸化膜を一様に形成する（図４では薄すぎるために図示されない）。犠牲酸化膜を一様に形成した後に、図４（ａ）に示すように、ｎ−ＭＯＳＦＥＴの構成要素であるｎ−ＭＯＳ用ボディ領域４２に対応する開口８２ａと、ｐ−ＭＯＳＦＥＴの構成要素であるｐ−ＭＯＳ用オフセットドレイン領域４４に対応する開口８２ｂを有するマスク８２を、エピタキシャル層２４の表面（詳しくは犠牲酸化膜の表面）に形成する。このマスク８２は、例えばレジストの材料が用いられている。開口８２ａ、８２ｂは、フォトリソグラフィー技術とエッチング技術を利用して、所望の位置関係に形成することができる。
【００１８】
次に、図４（ａ）に示すように、エピタキシャル層２４の表面にマスク８２越しにイオン化したボロンを注入する。イオン化したボロンは、開口８２ａ、８２ｂを通してエピタキシャル層２４の表面から導入される。このイオン注入工程では、高加速電圧が利用できるイオン注入装置を用いる。
本実施例では、注入エネルギーが大きな注入条件から小さな注入条件に切換えながら、４回注入工程を繰返す。
最初に、最も高い注入エネルギー（約４００ｋｅＶ）で注入する。高いエネルギーで注入すると、ボロンはエピタキシャル層２４の浅部を通過し、もっぱら深い部分に注入される。エピタキシャル層２４の深さ方向のボロン濃度分布を観測したときに、深部（図４（ａ）の４２ａと４４ａを参照）に最も濃い濃度が観測される。深部に最も濃い濃度が観測されるような条件で注入することを、通常リトログレード法、あるいは逆傾斜イオン打ち込み法という。
次に、若干低い注入エネルギー（約２８０ｋｅＶ）で注入する。２回目の注入では、図４（ｂ）の４２ｂと４４ｂに最も濃いボロン濃度が得られるように注入する。
次に、さらに低い注入エネルギー（約１３０ｋｅＶ）で注入する。３回目の注入では、図４（ｃ）の４２ｃと４４ｃに最も濃いボロン濃度が得られるように注入する。
最後に、最も低い注入エネルギー（約３０ｋｅＶ）で注入する。４回目の注入では、図４（ｄ）の４２ｄと４４ｄに示すように、浅部に最も濃いボロン濃度が得られるように注入する。
本実施例では、エピタキシャル層２４の表面に、マスク８２越しに、注入エネルギーを変えながら、合計４回のイオン注入工程を実施する。なお、本実施例のイオン注入では、高加速電圧イオン注入装置を利用しているので、イオン注入量を高濃度にすることができる。したがって、注入したイオンを拡散させるために必要な熱処理工程が低温及び／又は短時間で終了させることができる。このため、注入したイオンを拡散させるための専用の熱処理工程を省略し、他の熱処理工程と兼用させることができる。
マスク８２越しにイオン注入工程を実施することによって、図４（ｅ）に示すように、エピタキシャル層２４内に、ｎ−ＭＯＳ用ボディ領域４２とｐ−ＭＯＳ用オフセットドレイン領域４４の両者を形成することができる。なお、ドーパント領域を広く形成したい場合には、必要に応じて熱処理工程を実施してもよい。
【００１９】
図８に、図４（ｅ）に示されるVIII−VIII線に対応したドーパント濃度分布、即ちｎ−ＭＯＳ用ボディ領域４２の深さ方向のドーパント濃度分布を示す。なお、ｐ−ＭＯＳ用オフセットドレイン領域４４の深さ方向のドーパント濃度分布もｎ−ＭＯＳ用ボディ領域４２と同様に形成されている。図８の破線に示すように、複数回のイオン注入を実施することによって、ｎ−ＭＯＳ用ボディ領域４２とｐ−ＭＯＳ用オフセットドレイン領域４４のドーパント濃度分布は、深さ方向に対して調整されている。複数回のイオン注入を実施することによって、１回のイオン注入工程では得ることができないドーパント濃度分布を得ることができる。ｎ−ＭＯＳ用ボディ領域４２のうちの浅部のドーパント濃度は、ゲート電圧の閾値と密接な関係にある。このため、ｎ−ＭＯＳ用ボディ領域４２のうちの浅部のドーパント濃度は、所望の値に調整する必要がある。一方、ｐ−ＭＯＳ用オフセットドレイン領域４４のうちの深部のドーパント濃度は、ｐ−ＭＯＳＦＥＴのオン抵抗と密接な関係にある。このため、ｐ−ＭＯＳ用オフセットドレイン領域４４のうちの深部のドーパント濃度は、所望の値に調整する必要がある。特に、本実施例の場合、ｐ−ＭＯＳ用オフセットドレイン領域４４の表面に右側フィールド酸化膜３８が形成されているので、ｐ−ＭＯＳ用オフセットドレイン領域４４を流れる電流は、右側フィールド酸化膜３８の存在によって浅部側の流れが規制され、ｐ−ＭＯＳ用オフセットドレイン領域４４のうちの深部を流れるようになる。したがって、ｐ−ＭＯＳ用オフセットドレイン領域４４のうちの深部のドーパント濃度は、ｐ−ＭＯＳＦＥＴのオン抵抗にとってより重要となっている。本実施例では、１回目と２回目のイオン注入工程によって、オン抵抗に好適なイオン注入量のピークをエピタキシャル層２４の深部に形成している。したがって、ｐ−ＭＯＳ用オフセットドレイン領域４４のうちの深部のドーパント濃度を高くすることができ、低オン抵抗なｐ−ＭＯＳＦＥＴを得ることができる。本実施例ではまた、３回目と４回目のイオン注入によって、ゲート電圧の閾値の最適化、ショートチャネル効果又はスナップバック現象の抑制に好適なイオン注入量のピークをエピタキシャル層２４の浅部に形成している。したがって、ｎ−ＭＯＳ用ボディ領域４２のうちの浅部のドーパント濃度が好適化されており、必要な閾値で動作するｎ−ＭＯＳＦＥＴを得ることができる。このように、注入エネルギーを変更した複数回のイオン注入を実施することによって、エピタキシャル層２４の深さ方向に対して、所望のドーパント濃度を得ることできる。ｎ−ＭＯＳ用ボディ領域４２の特性にとって重要な深さのドーパント濃度を所望の濃度に調整することができるとともに、ｐ−ＭＯＳ用オフセットドレイン領域４４の特性にとって重要な深さのドーパント濃度を所望の濃度に調整することができる。
【００２０】
次に、図５を参照して、ｐ−ＭＯＳＦＥＴ構造を構成するボディ領域５４と、ｎ−ＭＯＳＦＥＴ構造を構成するオフセットドレイン領域５２を形成する工程を説明する。この工程もまた、図４を用いて説明した技術思想を利用している。
まず、図５（ａ）に示すように、ｎ−ＭＯＳＦＥＴを構成するｎ−ＭＯＳ用オフセットドレイン領域５２に対応する開口８４ａと、ｐ−ＭＯＳＦＥＴを構成するｐ−ＭＯＳ用ボディ領域５４に対応する開口８４ｂを有するマスク８４を、エピタキシャル層２４の表面（詳しくは犠牲酸化膜の表面）に形成する。次にエピタキシャル層２４の表面に、マスク８４越しに、イオン化したリンを注入する。イオン化したリンは、開口８４ａ、８４ｂを通してエピタキシャル層２４の表面から導入される。本実施例では、注入エネルギーが大きな注入条件から小さな注入条件に切換えながら、４回注入工程を繰返す。
最初に、最も高い注入エネルギー（約１ＭｅＶ）で注入する。高いエネルギーで注入すると、リンはエピタキシャル層２４の浅部を通過し、もっぱら深い部分に注入される。エピタキシャル層２４の深さ方向のリン濃度分布を観測したときに、深部（図５（ａ）の５２ａと５４ａを参照）に最も濃い濃度が観測される。
次に、若干低い注入エネルギー（約７００ｋｅＶ）で注入する。２回目の注入では、図５（ｂ）の５２ｂと５４ｂに最も濃いリン濃度が得られるように注入する。
次に、さらに低い注入エネルギー（約４００ｋｅＶ）で注入する。３回目の注入では、図５（ｃ）の５２ｃと５４ｃに最も濃いリン濃度が得られるように注入する。
最後に、最も低い注入エネルギー（約１５０ｋｅＶ）で注入する。４回目の注入では、図５（ｄ）の５２ｄと５４ｄに示すように、浅部に最も濃いリン濃度が得られるように注入する。注入エネルギーを変更した合計４回のイオン注入を実施することによって、ｎ−ＭＯＳ用オフセットドレイン領域５２とｐ−ＭＯＳ用ボディ領域５４のドーパント濃度分布を、深さ方向に対して調整することができる。
１回目と２回目のイオン注入によって、エピタキシャル層２４の深部のイオン注入量を、所望のオン抵抗を実現する注入量に調整することができる。３回目と４回目のイオン注入によって、エピタキシャル層２４の浅部のイオン注入量を、所望のゲート電圧の閾値、ショートチャネル効果又はスナップバック現象の抑制を実現する注入量に調整することができる。注入エネルギーを変更しながら複数回イオン注入することによって、ｐ−ＭＯＳ用ボディ領域５４の浅部のドーパント濃度を所望のゲート電圧を実現する濃度とすることができ、ｎ−ＭＯＳ用オフセットドレイン領域５２の深部のドーパント濃度を所望のオン抵抗を実現する濃度とすることができる。
【００２１】
図５（ｅ）の工程まで進んだ後に、エピタキシャル層２４の表面を被覆している犠牲酸化膜をウェットエッチングによって除去する。このウェットエッチングによって、エピタキシャル層２４の表面の欠陥が取り除かれる。次に、エピタキシャル層２４の表面に、後にゲート酸化膜となる酸化膜を形成する。酸化膜の厚みは、例えば１５nmである。その酸化膜の表面にＣＶＤ法によって多結晶シリコン膜を形成する。次に、この多結晶シリコン膜にリンを高濃度に導入して低抵抗化する。次に、フォトリソグラフィー技術とエッチング技術を利用することによって、図６に示すように、酸化膜と多結晶シリコン膜を所定の位置にパターニングする。左側島状領域２７では、ｎ−ＭＯＳ用ボディ領域４２の中心側とｎ−ＭＯＳ用オフセットドレイン領域５２の周縁側が露出した状態となるように、酸化膜６２と多結晶シリコン膜６４をパターニングする。酸化膜６２と多結晶シリコン膜６４の一部は、左側フィールド酸化膜３６の表面に延設している。これはフィールドプレート等と呼ばれ、この構造はｎ−ＭＯＳ用オフセットドレイン領域５２内の電界集中の緩和を助ける。右側島状領域２８では、ｐ−ＭＯＳ用オフセットドレイン領域４４の中心側とｐ−ＭＯＳ用ボディ領域５４の周縁側が露出した状態となるように、酸化膜６６と多結晶シリコン膜６８をパターニングする。右側島状領域２８も同様に、フィールドプレート構造が形成されている。
【００２２】
次に、図７に示すように、フォトリソグラフィー技術とエッチング技術を利用して、露出している半導体層２６の表面に対してイオン注入を選択的に実施する。これにより、左側島状領域２７では、ｎ−ＭＯＳ用ボディ領域４２の中心側にｎ−ＭＯＳ用ボディコンタクト領域７３とｎ−ＭＯＳ用ソース領域７２が形成され、ｎ−ＭＯＳ用オフセットドレイン領域５２の周縁側にｎ−ＭＯＳ用ドレイン領域７１が形成される。さらに、右側島状領域２８では、ｐ−ＭＯＳ用オフセットドレイン領域４４の中心側にｐ−ＭＯＳ用ドレイン領域７５が形成され、ｐ−ＭＯＳ用ボディ領域５４の周縁側にｐ−ＭＯＳ用ボディコンタクト領域７７とｐ−ＭＯＳ用ソース領域７６が形成される。これらの工程を経て、ｎ−ＭＯＳＦＥＴ構造とｐ−ＭＯＳＦＥＴ構造が同一の半導体層２６に形成されている複合型の半導体装置を得ることができる。
【００２３】
上記の製造方法は次の変形例とすることができる。
上記例では、イオン注入工程の注入エネルギーが不連続的に変更する場合を例示しているが、注入エネルギーを連続的に小さくしてもよい。この場合も、所定の深さにおいて、必要とされるドーパント濃度のドーパント領域を形成することができる。あるいは複数台のイオン注入装置を利用して、それぞれを異なる注入エネルギーに選択することによって、イオン注入工程を同時に実施することもできる。この場合も、所定の深さにおいて、必要とされるドーパント濃度のドーパント領域を形成することができる。
【００２４】
上記の製造方法では、ｎ−ＭＯＳＦＥＴ構造を構成するボディ領域とｐ−ＭＯＳＦＥＴ構造を構成するオフセットドレイン領域の組合せと、ｐ−ＭＯＳＦＥＴ構造を構成するボディ領域とｎ−ＭＯＳＦＥＴ構造を構成するオフセットドレイン領域の組合せを、１枚のマスクと複数回のイオン注入によって形成する方法を例示した。この方法は、例えば次のドーパント領域の組合せ等に対しても適用することができる。
（１）一方のスイッチング構造のｎ型（あるいはｐ型）ウェル領域と、他方のスイッチング構造のｎ型（あるいはｐ型）ボディ領域の組合せ。
（２）一方のスイッチング構造のｎ型（あるいはｐ型）ウェル領域と、他方のスイッチング構造のｎ型（あるいはｐ型）オフセットドレイン領域の組合せ。
（３）一方のＮＰＮ型トランジスタ構造のベース領域と、他方のスイッチング構造のｐ型ボディ領域の組合せ。
（４）一方のＮＰＮ型トランジスタ構造のベース領域と、他方のスイッチング構造のｐ型オフセットドレイン領域の組合せ。
【００２５】
また、上記の製造方法では、ドーピングする際の導入エネルギーを変更することによって深さ方向のドーパント濃度を調整する方法を例示した。ドーパント濃度を調整する他の手法として、以下の手法を利用することができる。
（１）ドーピングする際に用いるドーパントの種類を変更してもよい。それぞれのドーパントの導入特性等の違いを利用することによって、半導体層の深さ方向のドーパント濃度を調整することができる。また、導電型が異なるドーパントを組み合わせることによって、ドーパント濃度を調整してもよい。
（２）ドーピングする際の導入角度を変更してもよい。即ち、斜めドーピング技術を利用してもよい。半導体層の深さ方向及び／又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。斜めドーピングの導入角度とマスクの厚みを調整することによって、半導体層の表面にドーパントが到達できない遮蔽領域を形成することができる。これにより、半導体層の表面と平行な面内のドーパント濃度を調整することができる。
（３）ドーピングする際の雰囲気温度を変更してもよい。雰囲気温度を変更することによって、導入されるドーパント量や半導体層に生じる格子欠陥の密度量等を変更することができる。この現象を利用して、半導体層の深さ方向及び／又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。
（４）レーザー等の物理現象を利用する手法を併用してもよい。例えば、ドーパントを導入する際にレーザー等を同時に照射してもよい。この場合、レーザー照射の有無、あるいはレーザー照射の出力等を変更することによって、導入されるドーパント量や半導体層に生じる格子欠陥の密度量等を変更することができる。半導体層の深さ方向及び／又は半導体層の表面と平行な面内のドーパント濃度を調整することができる。
【００２６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２７】
【図１】複合型の半導体装置の製造方法の工程を示す（１）。
【図２】複合型の半導体装置の製造方法の工程を示す（２）。
【図３】複合型の半導体装置の製造方法の工程を示す（３）。
【図４】複合型の半導体装置の製造方法の工程を示す（４）。
【図５】複合型の半導体装置の製造方法の工程を示す（５）。
【図６】複合型の半導体装置の製造方法の工程を示す（６）。
【図７】複合型の半導体装置の製造方法の工程を示す（７）。
【図８】ｎ−ＭＯＳ用ボディ領域の深さ方向のドーパント濃度分布を示す。
【符号の説明】
【００２８】
２２：半導体基板
２４：エピタキシャル層
２６：半導体層
２７：左側島状領域
２８：右側島状領域
３２：リンカー領域
３４、３６、３８：フィールド酸化膜
４２：ｎ−ＭＯＳ用ボディ領域
４４：ｐ−ＭＯＳ用オフセットドレイン領域
５２：ｎ−ＭＯＳ用オフセットドレイン領域
５４：ｐ−ＭＯＳ用ボディ領域
７１：ｎ−ＭＯＳ用ドレイン領域
７２：ｎ−ＭＯＳ用ソース領域
７３：ｎ−ＭＯＳ用ボディコンタクト領域
７５：ｐ−ＭＯＳ用ドレイン領域
７６：ｐ−ＭＯＳ用ソース領域
７７：ｐ−ＭＯＳ用ボディコンタクト領域
８２、８４：マスク
８２ａ、８２ｂ、８４ａ、８４ｂ：開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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