(57)【要約】【課題】  本発明は、ＣＰＵ機能を介さずに識別情報を外部に出力することのできる半導体装置を提供することを課題とする。【解決手段】  半導体装置２は、ＩＤ情報を生成するＩＤ保持領域４と送信データの通信を制御するためのＵＡＲＴ回路６とを有する。送信データを送出する動作モードを設定するための動作モード信号が動作モード端子８に入力されると、ＵＡＲＴ回路６は、動作モード信号に基づいて、ＩＤ保持領域４から供給されたＩＤ情報を半導体装置２の外部出力端子１０に出力する。【選択図】  図２
2006120802.tif 000002
【特許請求の範囲】
【請求項１】
送信データの通信を制御するための通信マクロ回路を有する半導体装置であって、
半導体装置のＩＤ情報を生成し、生成したＩＤ情報を該通信マクロ回路に供給するるＩＤ生成回路と、
送信データを送出する動作モードを設定するための動作モード信号が入力される動作モード端子と
を有し、
前記通信マクロ回路は、該動作モード信号に基づいて、ＩＤ生成回路から供給されたＩＤ情報を半導体装置の外部出力端子に出力することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記動作モード信号に基づいて、通常の送信データと前記ＩＤ情報とのいずれか一方を選択して送信用シフタに供給する送信データセレクタを更に有することを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置であって、
前記動作モード信号に基づいて、通常の送信制御信号と送信開始信号とのいずれか一方を選択して送信用シフタに供給する送信信号セレクタを更に有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のうちいずれか一項記載の半導体装置であって、
前記動作モード信号に基づいて、前記通信マクロ回路が送出するデータのフォーマットを規定する制御信号を選択する制御信号セレクタを更に有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のうちいずれか一項記載の半導体装置であって、
前記通信マクロ回路はシリアル送受信回路であり、前記ＩＤ情報生成回路はヒューズ回路であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にウェハ状態で複数個一括して製造され、各々がウェハ上での位置を認識するための識別情報を内部に有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路は、集積回路のパターンが描かれたマスクを使用して、半導体基板（以下、ウェハと称する）上にパターンを焼き付けて製造される。通常、マスク上には複数個の半導体集積回路のパターンが描かれ、マスクによって作られたウェハ上の各半導体チップは個片化され、パッケージ封入されて、一つの半導体装置として提供される。
【０００３】
このように製造された半導体装置のパッケージには、一般的にロット番号が印刷されており、個々の半導体装置の製造ロットを認識できるようになっているが、ロット番号から認識できる情報は限られており、例えばウェハ番号やウェハ内での位置に関する情報は含まれていない。
【０００４】
個々の半導体装置のウェハ番号やウェハ内での位置に関する情報が認識できれば、半導体装置が製造された後に、試験や評価で不良が発見された場合、その不良の原因がどの製造工程で生じたものかを判断することができる。例えば、半導体チップ製造上の拡散工程で起きた不良であるか否かを、半導体チップのウェハ上での位置を示す位置情報から判断することが出来る。すなわち、不良の分布に規則性がある場合は、拡散時の露光ムラや多面付けレチクルの傷などが不良の原因であると推測することができる。
【０００５】
半導体チップのウェハ上での位置情報を個片化された後の半導体チップから得る手段として、半導体チップに識別情報を埋め込み、識別回路により内部アドレス信号と識別情報とを比較して得られた比較結果を外部に出力する技術が提案されている（例えば、特許文献１参照。）。識別情報を半導体チップ内に埋め込む手段としては、例えば、半導体チップ内にヒューズ回路を設けておき、ヒューズ回路中のヒューズの切断（ヒューズ情報）に基づいて識別情報を設定する。
【０００６】
一方、半導体チップ内部の識別情報を外部に出力する技術として、半導体チップ内のＣＰＵを用いる方法が提案されている（例えば、特許文献２参照。）
【特許文献１】特開２００２−１９７８９７号公報
【特許文献２】国際公開第ＷＯ０１／０９３２７５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示された技術では、半導体チップ内のヒューズ情報と半導体チップ内部に格納されたアドレス信号とを比較して比較結果を識別情報として外部に出力する。この場合、アドレス信号を格納するメモリ・セル群を半導体チップ内に設け、且つアドレス信号とヒューズ情報とを比較する比較回路を半導体チップ内に設ける必要がある。また、ヒューズ情報自体は位置情報としてそのまま半導体チップの外部へ出力することはできないという問題がある。
【０００８】
特許文献２には、半導体チップ内の識別情報を、半導体チップ内のＣＰＵを用いて外部に出力する技術が開示されているが、半導体チップ内にＣＰＵが形成されていなければならず、たとえばＣＰＵ機能を有しないメモリチップなどでは識別情報を外部に出力することができないという問題がある。
【０００９】
本発明は上述の問題点に鑑みなされたものであり、ＣＰＵ機能を介さずに識別情報を外部に出力することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために、本発明によれば、送信データの通信を制御するための通信マクロ回路を有する半導体装置であって、半導体装置のＩＤ情報を生成し、生成したＩＤ情報を該通信マクロ回路に供給するＩＤ生成回路と、送信データを送出する動作モードを設定するための動作モード信号が入力される動作モード端子とを有し、前記通信マクロ回路は、該動作モード信号に基づいて、ＩＤ生成回路から供給されたＩＤ情報を半導体装置の外部出力端子に出力することを特徴とする半導体装置が提供される。
【００１１】
本発明による半導体装置は、前記動作モード信号に基づいて、通常の送信データと前記ＩＤ情報とのいずれか一方を選択して送信用シフタに供給する送信データセレクタを更に有することが好ましい。また、前記動作モード信号に基づいて、通常の送信制御信号と送信開始信号とのいずれか一方を選択して送信用シフタに供給する送信信号セレクタを更に有することが好ましい。さらに、前記動作モード信号に基づいて、前記通信マクロ回路が送出するデータのフォーマットを規定する制御信号を選択する制御信号セレクタを更に有することとしてもよい。
【００１２】
本発明の好適な実施例において、前記通信マクロ回路はシリアル送受信回路であり、前記ＩＤ情報生成回路はヒューズ回路である。
【発明の効果】
【００１３】
上述の発明によれば、半導体チップに通常設けられているマクロ通信回路を用い、簡単な回路及び端子を追加するだけで、半導体チップ内の識別情報を半導体チップの外部に直接出力することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の一実施例による半導体装置について図面を参照しながら説明する。
【００１５】
本発明の一実施例による半導体装置は、信号を外部に送信するための通信マクロ回路を有するものとする。通信マクロ回路は多くの半導体チップに標準的に装備されている信号出力用の回路であり、例えば、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｉｚｅｄ  Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ），Ｉ２Ｃ，ＣＡＮ，ＩＥＥＥ等がある。本実施例ではＵＡＲＴを用いることとする。
【００１６】
また、本実施例による半導体装置は、半導体チップ内にＩＤ保持領域４を有し、例えば１６ビットで記載されたＩＤ情報を半導体チップ内部で生成することができる。ＩＤ保持領域４は、ＩＤ情報を示すデジタル信号を生成できるものではあればどのような構成の回路でもかまわないが、本実施例では、ヒューズ回路で１６ビット信号を生成することとする。１６ビットヒューズ回路は、並列に配置された１６個のヒューズの各々を必要なものだけ切断することにより１６ビットのデジタル信号を出力する回路であり。例えば、切断したヒューズには電流が流れないため「０」信号となり、切断しないヒューズには電流が流れて「１」信号となる。ヒューズの切断は、例えばレーザトリミングにより行なうことができるが、これに限ることはなく既知の様々な方法を用いることができる。
【００１７】
ＩＤ情報を生成する回路を１６ビット信号回路とすることにより、６５５３６通りの信号を生成することができ、個々の半導体装置（半導体チップ）の様々な情報を生成することができる。
【００１８】
図１は本実施例による半導体装置におけるＩＤ保持領域とマクロ通信回路とを示すブロック図である。半導体装置２の内部にはＩＤ保持領域４が設けられ、ＩＤ保持領域４にはＩＤ生成回路が形成されており、ＩＤ保持領域４で生成された１６ビットデジタル信号はマクロ通信回路であるＵＡＲＴ回路６に供給される。
【００１９】
ＵＡＲＴ回路６は、通常は半導体装置から出力する各種信号を送出するために作動しているが、ＩＤ情報を出力するモードを指定するモード選択信号がモード端子８に入力されると、ＵＡＲＴ回路６はＩＤ保持領域４から供給されるＩＤ情報を出力する状態に設定される。これにより、ＵＡＲＴ回路６は、１６ビット信号であるＩＤ情報を動作クロックに基づいてデータ出力端子（ＳＯＴ）１０から出力する。データ出力端子（ＳＯＴ）１０は通常は各種送信データを出力する端子であり、本実施例では特にＩＤ情報出力用の端子を半導体装置に設けることなく、従来設けられているデータ出力端子（ＳＯＴ）１０を用いてＩＤ情報を外部に出力することができる。
【００２０】
図２はＵＡＲＴ回路６の一部を詳細に示すブロック回路図である。
【００２１】
ＵＡＲＴ回路６は通信マクロ回路であり、通信制御回路として受信制御回路１２、送信制御回路１４、受信用レジスタ回路１６、送信用レジスタ回路１８、クロック選択回路２０を有している。受信用レジスタ回路１６及び送信用レジスタ回路１８はレジスタ用バスＲ−ＢＵＳに接続され、各種レジスタからデータを受け取る。クロック選択回路２０は、ＵＡＲＴ回路の動作用クロック（Ｕ−ＴＩＭＥＲ）と外部クロック（ＳＣＫ）とを選択的に各部に供給する。
【００２２】
図２に示すＵＡＲＴ回路６のうち、本実施例に係る部分は送信用レジスタ回路１８及びその周辺部分であり、それ以外の部分に関しては説明を省略する。
【００２３】
送信用レジスタ回路１８は、出力データレジスタ（ＳＯＤＲ）２２と、送信用シフタ２４とを有し、通常はバス（Ｒ−ＢＵＳ）を介して供給される送信データをデータ出力端子（ＳＯＴ）１０に出力する。出力データレジスタ（ＳＯＤＲ）２２と送信用シフタ２４との間には、データ選択セレクタ２６と送信信号セレクタ２８とが配置される。
【００２４】
データ選択セレクタ２６は、出力データレジスタＳＯＤＲ２２からのデータと、ＩＤ保持領域４からのＩＤ情報とを選択的に送信用シフタ２４に供給する。データ選択セレクタ２６には、動作モード端子８からモード選択信号が供給され、これに基づいて、出力データレジスタＳＯＤＲ２２からのデータとＩＤ情報とのいずれかが選択される。
【００２５】
送信信号セレクタ２８は、送信制御回路１４からの送信制御信号と送信開始信号とを選択して、データ選択セレクタ２６から送信用シフタ２４に供給されるデータに付加する。送信制御信号は送信制御回路１４が送信用シフタ２４を制御するための信号であり、送信制御回路１４が送信を許可した場合にのみ送信用シフタ２４は送信動作に移行する。一方、送信開始信号は、無条件に送信を許可する信号であり、送信開始信号が選択されて送信用シフタ２４に送信開始信号が供給されると、送信用シフタ２４に格納されたデータはデータ出力端子ＳＯＴ１０に出力される。
【００２６】
ここで、データ選択セレクタ２６に供給されるモード選択信号は、送信信号セレクタ２８にも供給される。送信制御セレクタ２８は、モード選択信号が供給された時には、送信開始信号を選択するように構成されている。したがって、動作モード端子８にモード選択信号が供給された時には、送信開始信号が常に送信用シフタ２４に供給され、ＩＤ情報が送信用シフタ２４からデータ出力端子（ＳＯＴ）１０を介して外部に出力される。
【００２７】
ここで、上述の構成においてデータ出力端子（ＳＯＴ）１０から出力されるＩＤ情報信号は通信制御回路を通さずにＩＤ情報領域４から直接外部に出力されるため、送信データのフォーマットを制御信号で規定する必要がある。本実施例では、非同期ノーマルモード、転送長８ビット、パリティ無し、１ストップビットにデータフォーマットを設定する制御信号に基づいて、ＩＤ情報信号が半導体装置から出力されるように構成される。すなわち、制御信号セレクタ３０を制御信号ラインに設けて、動作モード信号を制御信号セレクタ３０に供給することで、制御信号セレクタ３０は非同期ノーマルモード、転送長８ビット、パリティ無し、１ストップビットにデータフォーマットを設定する制御信号を選択する。
【００２８】
これにより、動作モード信号が動作モード端子８に入力されると、ＩＤ情報が送信用シフタ２４から出力されると共に、制御信号としてＩＤ情報の制御信号が選択される。そこで、外部でＩＤ情報信号を受け取る装置を、予め非同期ノーマルモード、８ビット、パリティ無し、１ストップビットのデータフォーマットで受信するように構成しておけば、ＩＤ情報を問題なく受信することができる。なお、ＩＤ情報のデータフォーマットは上述の非同期ノーマルモード、転送長８ビット、パリティ無し、１ストップビットに限ることなく、予め設定しておけば、他の様々なデータフォーマットを用いることもできる。
【００２９】
以上のように、本実施例によれば、ウェハ上の位置情報等を有するＩＤ情報を生成するＩＤ情報領域（ＩＤ情報生成回路）を半導体チップ内に設け、予めＩＤ情報を半導体チップ内に埋め込んでおき、ＩＤ情報をコンピュータ等の外部装置で読み取ることにより、個々の半導体装置（半導体チップ）が、どのウェハのどの位置にあったかを後から知ることができる。したがって、半導体装置を個片化した後に個々の半導体装置に不良が発見されたような場合でも、その半導体装置が作られたウェハやウェハ上の位置を認識することができ、不良の原因や他の半導体装置との関連性について調査することができる。
【００３０】
本実施例では、ＩＤ情報を１６ビットで表すこととしたが、ビット数は１６に限ることはない。例えば、一つのウェハに形成する半導体チップが２５６個以下である場合には、ウェハ上の位置情報は２５６通り以下であるため、ＩＤ情報は８ビットでも十分に個々の半導体チップの位置を表すことができる。また、ＩＤ情報で表す情報は、ウェハ上の位置だけに限らず、ロット番号や製造年月日等の様々な情報を含むこととしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例による半導体装置におけるＩＤ保持領域と通信マクロ回路を示す図である。
【図２】図１に示す通信マクロ回路の一部を示す回路ブロック図である。
【符号の説明】
【００３２】
２  半導体装置
４  ＩＤ保持領域
６  ＵＡＲＴ回路
８  動作モード端子
１０  データ出力端子
１２  受信制御回路
１４  送信制御回路
１６  受信用シフタ回路
１８  送信用シフタ回路
２０  クロック選択回路
２２  出力データレジスタ
２４  送信用シフタ
２６  送信データセレクタ
２８  送信信号セレクタ
３０  制御信号セレクタ
【図１】
2006120802.tif 000003
【図２】
2006120802.tif 000004