(57)【要約】【課題】  後続のサブフィールドにおけるセル放電の信頼性を高めることである。【構成】  連続する複数サブフィールドの１つのサブフィールド(SF1)のリセット期間に複数セルの電荷を形成するリセットと、電荷を調整するリセットを行うよう第１、第２および第３の複数の電極(Y,X,A)の電位を制御し、その他のサブフィールド(SF2~SF8)のリセット期間にセルの電荷を調整するためのリセットを行うようその第１、第２および第３の複数の電極の電位を制御する。電荷の調整をおこなうリセットは、第１の電極とその第３の電極の少なくとも一方と前記第２の電極との電位差が、直前のサブフィールドのリセットの電位差よりも大きくする、ＰＤＰの駆動方法。【選択図】  図４
2006023397.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列された複数の第１電極と、前記第１電極と対になるように配列された複数の第２電極と、前記第１の方向と交差する第２の方向に配列された複数の第３電極を有し、前記第１電極、前記第２電極および前記第３電極の各交差部に複数のセルを形成してなるＰＤＰを用いて、１フィールドを複数のサブフィールドに分割して１画像を表示する駆動方法であって、
所定のサブフィールドにおける前記複数のセルの電荷を調整するリセットは、前記第１の電極と前記第３の電極の少なくとも一方と前記第２の電極との電位差が、直前のサブフィールドの前記リセットの電位差より大きくなるような電圧波形を各電極に印加することを特徴とする駆動方法。
【請求項２】
前記リセットは、前記第１の電極にランプ波状の電位を印加することを特徴とする請求項１に記載の駆動方法。
【請求項３】
前記サブフィールドの少なくとも１つは、前記各セルの電荷を調整するための放電を発生させる前に、前記複数のセルに電荷を形成するための放電を発生させることを特徴とする請求項１に記載の駆動方法。
【請求項４】
第１の方向に配列された複数の第１電極と、前記第１電極と対になるように配列された複数の第２電極と、前記第１の方向と交差する第２の方向に配列された複数の第３電極を有し、前記第１電極、前記第２電極および前記第３電極の各交差部に複数のセルを形成してなるＰＤＰを用いて、１フィールドを複数のサブフィールドに分割して１画像を表示する駆動方法であって、
所定のサブフィールドにおける前記複数のセルの電荷を調整するリセットは、前記第１の電極と前記第３の電極の少なくとも一方と前記第２の電極との電位差が、直前のサブフィールドの前記リセットの電位差より大きくなるような電圧波形を各電極に印加し、
複数の前記フィールドに含まれる所定のサブフィールドのリセットは、前記各セルの電荷を調整するための放電を発生させる前に、電荷を形成するための放電を発生させることを特徴とする駆動方法。
【請求項５】
前記リセットは、前記第１の電極にランプ波状の電位を印加することを特徴とする請求項４に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）の駆動に関し、特にサブフィールド期間におけるリセット用の電圧の印加に関する。
【背景技術】
【０００２】
ＰＤＰは、走査および表示放電用の複数のスキャン電極と、そのスキャン電極間に配置された表示放電用の複数のサステイン電極と、これらスキャン電極およびサステイン電極と直交し表示データを供給するための複数のアドレス電極とを具え、これらの電極の交差領域に表示セルが形成されている。各電極は誘電体で覆われており、誘電体上に形成される壁電荷の量によってセルにおける放電が制御される。１表示画面の表示時間に対応する１フレームは、インターレース型走査においては偶数および奇数フィールドからなる２つのフィールドから構成され、１つのフィールドは約８〜１５個のサブフィールドより構成される。プログレッシブ型走査においては、１フレームが１フィールドで構成され、サブフィールドはサブフレームと称することもできる。各サブフィールドは、リセット期間、アドレス期間および異なる長さのサステイン（維持）期間を含んでいる。リセット期間は前のサブフィールドによって変化したセルの壁電荷状態をリセットする期間である。アドレス期間では、スキャン電極に順次スキャン・パルスを印加しながら、サブフィールド・データに従ってアドレス電極に選択的に電圧が印加され、それによってセルの壁電荷状態が変化し、セルの点灯および非点灯が選択される。サステイン期間では、アドレス期間で選択されたセルが表示放電される。
【０００３】
瀬戸口、他によって２００２年４月１９日付けで公開された特開２００２−１１６７３０号公報（Ａ）には、プラズマディスプレイの駆動方法に関して、フィールド中の各サブフィールドにおいて、アドレス期間に第１と第２の電極間に印加されるアドレス電圧差を、リセット期間に第１と第２の電極の間に印加されるリセット電圧差より大きくすることが記載されている。
【特許文献１】特開２００２−１１６７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、実際には、隣接するセルの影響に受けて発生する壁電荷や、セルの構造的な差異によって、セルごとに実効電圧のばらつきが生じることがあった。特許文献１ではこのようなセルごとの実効電圧のばらつきを考慮していないため、特許文献１で示されるような、アドレス電圧差をリセット電圧差よりも大きくする仕組みを用いても、セルの実効電圧のばらつき度合いによっては放電ミスが起こる可能性があった。
【０００５】
セル内の壁電荷による電圧（壁電圧）を初期化するまたは均一にするために、典型的には、スキャン電極とサステイン電極の間に高いリセット・パルス電圧を印加したり、高いランプ波（鈍波）電圧の印加の後で低いランプ波電圧を印加したりする。既知のＶｔ閉曲線は、ＰＤＰのセルにおけるサステイン電極Ｘとスキャン電極Ｙの電位差と、壁電圧の合計であるＸＹ間のセル電圧ＶｃXYと、アドレス電極Ａとスキャン電極Ｙの電位差と、壁電圧の合計であるＡＹ間のセル電圧ＶｃAYとの関係におけるセルにおける放電の閾値を表す。Ｖｔ閉曲線は、日本国特開２００３−２４８４５５号公報（Ａ）に詳しく記載されている。ここで、この文献を参照により組み込む。
【特許文献２】特開２００３−２４８４５５号公報
【０００６】
Ｖｔ閉曲線の内側の座標にセルの壁電圧と外部印加電圧の合計値であるセル電圧が変化したときはそのセルでは放電すなわち発光は生じず、Ｖｔ閉曲線の外側の座標にセル電圧が移動したときはそのセルに放電が生じる。電極間にランプ波形を印加した場合にはセルの壁電圧はＶｔ閉曲線上に移動し、電極間にパルス波形を印加した場合にはセルの壁電圧は原点に向かって移動する。各サブフィールドにおいてランプ波リセット電圧の印加の後の壁電圧、およびアドレス電圧の印加の時の壁電圧は、理想的には、サブフィールド毎に変化することなく、第１象限のＶｔ閉曲線上のコーナーに位置する。しかし、実際には、非点灯セルのリセット後の壁電圧は、フィールド中の最後の数個のサブフィールド、特に第８のサブフィールドでは、周囲の点灯セルの影響で壁電圧状態が変化し、各サブフィールド毎にＶｔ閉曲線の内側に移動することがある。従って、最後の数個のサブフィールド、特に第８のサブフィールドではアドレス時に電極が放電し損ない、従ってサステイン期間にセルが発光し損なうことがある。
【０００７】
通常のＰＤＰでは、例えばアドレス・パルスの幅を長くすることによって、アドレス・パルスを印加したときに放電しやすくなるようにしているが、それでは不充分である。また、この場合、アドレス期間が長くなるので、サステイン期間に割り当てられる時間が減少し、ＰＤＰのピーク輝度が低くなる。
【０００８】
発明者は、サブフィールド毎のリセット期間において表示電極間に印加される電位差をサブフィールド毎に徐々に大きくすることによって、セルの表示電極における壁電圧がＶｔ閉曲線の内側に入るのを防止できると認識した。
【０００９】
本発明の目的は、ＰＤＰにおける表示品質を高くすることである。
【００１０】
本発明の別の目的は、フィールドにおける後続のサブフィールドのアドレス期間およびサステイン期間におけるセル放電の信頼性を高めることである。
【課題を解決するための手段】
【００１１】
本発明の特徴によれば、駆動方法は、第１の方向に配列された複数の第１電極と、その第１電極と対になるように配列された複数の第２電極と、その第１の方向と交差する第２の方向に配列された複数の第３電極を有し、その第１電極、その第２電極およびその第３電極の各交差部に複数のセルを形成してなるＰＤＰを用い、１フィールドを複数のサブフィールドに分割して１画像を表示するものであって、所定のサブフィールドにおけるその複数のセルの電荷を調整するリセットは、その第１の電極とその第３の電極の少なくとも一方とその第２の電極との電位差が、直前のサブフィールドのそのリセットの電位差より大きくなるような電圧波形を各電極に印加する。
【００１２】
本発明の別の特徴によれば、駆動方法は、複数のそのフィールドに含まれる所定のサブフィールドのリセットは、その各セルの電荷を調整するための放電を発生させる前に、電荷を形成するための放電を発生させるものである。
【発明の効果】
【００１３】
本発明によれば、後続のサブフィールドのアドレス期間およびサステイン期間におけるセル放電の信頼性を高めることができ、ＰＤＰにおける表示品質を高くすることができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を、図面を参照して説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１５】
図１は、本発明の実施形態において用いられる表示装置２０の構成を示している。表示装置２０は、ｎ×ｍ個のセルのアレイからなる表示面を有する３極面放電型のＰＤＰ１０と、セルを選択的に発光させるための破線内のドライブユニット５０とを具えており、例えばテレビジョン受像機、コンピュータ・システムのモニタ等に利用される。
【００１６】
ＰＤＰ１０では、表示放電を生じさせるための電極対を構成する表示電極Ｘ１、Ｙ１、Ｘ２、Ｙ２、．．．Ｘｎ、Ｙｎが平行に配置され、これら表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎと交差するようにアドレス電極Ａ１〜Ａｍが配列されている。表示電極Ｘ１〜Ｘｎはサステイン（維持）電極を表し、表示電極Ｙ１〜Ｙｎはスキャン（走査）電極を表す。表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎは、典型的には画面の行方向または水平方向に延び、アドレス電極Ａ１〜Ａｍは列方向または垂直方向に延びている。
【００１７】
ドライブユニット５０は、信号処理回路５１、ドライバ制御回路５２、電源回路５３、Ｘ電極ドライバ回路またはＸドライバ回路６０、Ｙ電極ドライバ回路またはＹドライバ回路６４、および表示データに応じてアドレス電極の中の選択された電極の電位を制御するアドレス電極ドライバ回路またはＡドライバ回路６８を含んでおり、場合によってＲＯＭを含み得る集積回路の形態で実装される。ドライブユニット５０には、ＴＶチューナまたはコンピュータのような外部装置からＲ，ＧおよびＢの３原色の発光強度を示すフィールドデータＤｆが各種の同期信号とともに入力される。フィールドデータＤｆは信号処理回路５１の中のフィールドメモリに一時的に記憶される。信号処理回路５１は、フィールドデータＤｆを階調表示のためのサブフィールド・データＤｓｆに変換してドライ制御回路５２を介してＡドライバ回路６８に供給する。サブフィールド・データＤｓｆは、１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフィールドＳＦにおける各セルの発光の有無を表す。
【００１８】
Ｘドライバ回路６０は、ＰＤＰ表示面を構成する複数のセルの壁電圧を均等にするために表示電極Ｘに初期化のための電圧を印加するリセット回路６１と、アドレス期間にサステイン電極に所定の電圧を印加するためのスキャン補助回路６２と、セルに表示放電を生じさせるために表示電極Ｘにサステイン・パルスを印加するサステイン回路６３とを含んでいる。リセット期間およびアドレス期間の電圧波形によっては、リセット回路６１およびスキャン補助回路６２を設けずに、サステイン回路６３にそれらの回路の機能を組み込んでもよい。Ｙドライバ回路６４は、表示電極Ｙに初期化のための電圧を印加するリセット回路６５と、アドレッシングにおいて表示電極Ｙにスキャン・パルスを印加するスキャン回路６６と、セルに表示放電を生じさせるために表示電極Ｙにサステイン・パルスを印加するサステイン回路６７と、を含んでいる。Ａドライバ回路６８は、初期化期間においてアドレス電極に平坦な所定の電圧を印加するリセット回路６９と、サブフィールド・データＤｓｆによって指定されたアドレス電極Ａにアドレス・パルスを印加するアドレス回路７０とを含んでいる。リセット期間の電圧波形によっては、リセット回路６９を設けずに、アドレス回路７０にリセット回路６９の機能を組み込んでもよい。
【００１９】
ドライバ制御回路５２は、パルスの印加およびサブフィールド・データＤｓｆの転送を制御する。電源回路５３はユニット内の所要部分に駆動電力を供給する。
【００２０】
図２は、本発明の実施形態に用いられるＰＤＰ１０のストレートセル構造におけるセルの配置を示している。ＰＤＰ１０は、前面側のガラス基板の内面に、ｎ行ｍ列の表示面の各行のセルに１対ずつ表示電極（Ｘ１，Ｙ１）〜（Ｘｎ，Ｙｎ）が配置されている。表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎは、面放電ギャップを形成する透明導電膜４１とその端縁部に重ねられた金属膜のバス電極４２および４３とからなり、その上に誘電体層および保護膜が被覆されている。背面側のガラス基板の内面にｍ列のアドレス電極Ａ１〜Ａｍがそれぞれ配列されており、これらアドレス電極Ａ１〜Ａｍは誘電体層で被覆されている。誘電体層の上に放電空間を列毎に区画するリブまたは隔壁２８が設けられている。図２でのリブ２８のパターンはストライプ状であるが、例えば、ボックス型（格子型）のパターンであってもよい。誘電体層の表面およびリブ２８の側面を被覆するカラー表示用の蛍光体層は、放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。色配列は各列のセルを同色とするＲ，ＧおよびＢの繰り返しパターンである。
【００２１】
１つのピクチャ（画面）は典型的には約１６．７ｍｓの１フレーム期間で構成されており、インターレース型走査では１フレームが２つのフィールドで構成され、プログレッシブ型走査では１フレームが１つのフィールドで構成されている。ＰＤＰ１０による表示では、２値の発光制御によってカラー再現を行うために、典型的にはそのような１フィールド期間約１６．７ｍｓの入力画像の時系列の１つのフィールドＦを所定数ｑ個（例えばｑ＝８）のサブフィールドＳＦに分割する。典型的には、各フィールドＦをｑ個のサブフィールドＳＦの集合に置き換える。しばしば、これらサブフィールドＳＦに順に２0，２1，２2，．．．２q-1の重みを付けて各サブフィールドＳＦの表示放電の回数を設定する。但し、サブフィールドＳＦに設定する重み付けは、上記のような２の乗数に対応した重み付けに限定されるものではない。サブフィールド単位の発光／非発光の組合せでＲ，ＧおよびＢの各色毎にＮ（＝１＋２1＋２2＋．．．＋２q-1 ）段階の輝度設定を行うことができる。このようなフィールド構成に合わせてフィールド転送周期であるフィールド期間Ｔｆをｑ個のサブフィールド期間Ｔｓｆに分割し、各サブフィールドＳＦに１つのサブフィールド期間Ｔｓｆを割り当てる。さらに、サブフィールド期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および発光のための表示またはサステイン期間ＴＳに分ける。典型的には、リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳにおけるパルス数は重みが大きいほど多く、表示期間ＴＳの長さは重みが大きいほど長い。この場合、サブフィールド期間Ｔｓｆの長さも、該当するサブフィールドＳＦの重みが大きいほど長い。但し、リセット期間ＴＲおよびアドレス期間ＴＡの長さは、それに限定されることなく、サブフィールド毎に異なっていてもよい。表示期間ＴＳの長さは、それに限定されることなく、重みが大きいほど長くなくてもよい。
【００２２】
図３は、一例としての８個のサブフィールドを含む１フィールドの構成を示している。第１のサブフィールドＳＦ１は、大規模リセットを行うリセット期間７１Ｒと、アドレス期間７１Ａと、サステイン期間７１Ｓとを含んでいる。第２乃至第８のサブフィールドＳＦ２〜ＳＦ８は、小規模リセットを行うリセット期間７２Ｒ〜７８Ｒと、アドレス期間７２Ａ〜７８Ａと、サステイン期間７２Ｓ〜７８Ｓとをそれぞれ含んでいる。
【００２３】
本実施形態において大規模リセットと呼ぶものは、リセット期間７１Ｒの７１ＲＭまでの期間で示されるような電荷形成のためのリセット放電を行うリセットと、７１ＲＭから７１ＲＥまでの期間で示される電荷調整のためのリセットとの組み合わせを意味する。また、本実施形態において小規模リセットと呼ぶものは、電荷調整のためのリセットのみを意味し、７１ＲＭから７１ＲＥまでの期間や、第２サブフィールド以降のサブフィールドのリセット期間７２Ｒおよび７３Ｒなどに相当する。
【００２４】
図４は、本発明の第１の実施形態による、サブフィールドＳＦ１〜ＳＦ８のリセット期間７１Ｒ〜７８Ｒおよびアドレス期間７１Ａ〜７８Ａにおける表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎおよびアドレス電極Ａ１〜Ａｍの駆動電圧ＶY1〜ＶYn、ＶX1〜ＶXnおよびＶA1〜ＶAmのシーケンスを示している。
【００２５】
なお、電荷を形成するリセット期間（ＳＦ１の場合は、最初から７１ＲＭまで）と、電荷を調整するリセット期間（ＳＦ１の場合は、７１ＲＭから７１ＲＥまで）を、すべてのサブフィールドが有すると、背景発光（０入力時の輝度）が高くなるという問題が生じるので、本実施形態例では、フィールドの最初のサブフィールドのみが、電荷を形成するリセット期間と、電荷を調整するリセット期間とを有し、他のサブフィールドは電荷を調整するためのリセット期間のみを有する構成としている。
【００２６】
図７は、Ｖｔ閉曲線８０と第１の実施形態によるセル電圧の変化とを示している。図７には、横軸の表示電極Ｘの電圧と表示電極Ｙの電圧の間の電圧ＶｃXYと、縦軸のアドレス電極Ａの電圧と表示電極Ｙの電圧の間の電圧ＶｃAYとの関係における放電の閾値を表すＶｔ閉曲線８０が示されている。
【００２７】
この実施形態では、図４に示されているように、第１のサブフィールドＳＦ１では通常の形態で、大規模リセット期間７１Ｒにおいて、リセット回路６１によって表示電極Ｘ１〜Ｘｎに正のパルス・リセット電圧Ｖｒｘ０（例えば、１６０Ｖ）が印加され、その間リセット回路６５によって表示電極Ｙ１〜Ｙｎは共通導体電位または接地電位ＧＮＤ（例えば、０Ｖ）に維持される。それに続いて、リセット回路６５によって表示電極Ｙ１〜Ｙｎに最大値電圧Ｖｒｙｘ（例えば、４００Ｖ）の高い正方向の第１のランプ波リセット電圧Ｖｒｙ０が印加され、その間リセット回路６１によって表示電極Ｘ１〜Ｘｎは接地電位ＧＮＤに維持される。それに続いて、リセット回路６５によって表示電極Ｙ１〜Ｙｎに最小値Ｖｒｙｎ（例えば、−１００Ｖ）の負の第２のランプ波電圧Ｖｒｙ１が印加され、その間リセット回路６１によって表示電極Ｘ１〜Ｘｎに正の電位Ｖｒｘ１（例えば、５０Ｖ）が印加される。リセット期間７１Ｒにおいて、アドレス電極Ａ１〜Ａｍはリセット回路６９によって接地電位ＧＮＤ（０Ｖ）に維持される。
【００２８】
アドレス期間７１Ａにおいて、通常の形態で、スキャン回路６５によって、表示電極Ｙ１〜Ｙｎにはスキャン・パルス電圧Ｖａｙ１（例えば、−１１０Ｖ）が順次印加され、非スキャン時には所定の電位（例えば、−４０Ｖ）が印加され、一方、アドレス回路７０によってアドレス電極Ａ１〜Ａｍにはサブフィールド・データＤｓｆに従ってアドレス電圧Ｖａａ１（例えば、７０Ｖ）が順次印加される。その間、スキャン補助回路６２によって表示電極Ｘ１〜Ｘｎは電位Ｖａｘ１（例えば、６０Ｖ）に維持される。
【００２９】
サステイン期間７１Ｓにおいて、通常の形態で、サステイン回路６３および６７によって、表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎにサステイン・パルス電圧ＶｓｘおよびＶｓｙ（例えば、１６０Ｖ）が交互に印加される。その間、Ａドライバ６８によってアドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００３０】
第２のサブフィールドＳＦ２の小規模リセット期間７２Ｒにおいて、Ｙドライバ回路６４のリセット回路６５によって、リセット期間７１Ｒの第２のランプ波リセット電圧Ｖｒｙ１と同じ負方向のランプ波リセット電圧Ｖｒｙ１が表示電極Ｙ１〜Ｙｎに印加され、Ｘドライバ回路６０のリセット回路６１によって、サブフィールドＳＦ１のアドレス期間７１Ｒにおける電圧Ｖｒｘ１より所定の電圧ΔＶｘ（例えば、１０Ｖ）だけ高い正方向の所定の電圧Ｖｒｘ２が表示電極Ｘ１〜Ｘｎに印加される。その間、リセット回路６９によって、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００３１】
アドレス期間７２Ａにおいて、通常の形態で、スキャン回路６６によって、表示電極Ｙ１〜Ｙｎにはスキャン・パルス電圧Ｖａｙ１および非スキャン電位が順次印加される一方、アドレス回路７０によって、アドレス電極Ａ１〜Ａｍにはサブフィールド・データＤｓｆに従ってアドレス電圧Ｖａａ１が順次印加される。その間、スキャン補助回路６２によって、表示電極Ｘ１〜Ｘｎはアドレス期間７１Ａにおける電位Ｖａｘ１より所定の電圧ΔＶｘだけ高い正方向の所定の電位Ｖａｘ２に維持される。リセット期間終了時の電位がスキャン・パルスの基準電位となるので、アドレス期間にも所定の電圧ΔＶｘだけ変化させる必要がある。
【００３２】
サステイン期間７２Ｓにおいて、サステイン期間７１Ｓと同様に、通常の形態で、Ｘ電極とＹ電極にサステイン・パルス電圧ＶｓｘおよびＶｓｙが交互に印加され、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００３３】
同様に、第３乃至第８のサブフィールドＳＦ３〜ＳＦ８のリセット期間７３Ｒ〜７８Ｒおよびアドレス期間７３Ａ〜７８Ａの各々において、Ｘドライバ回路６０のリセット回路６１によって、前のサブフィールドのリセット期間およびアドレス期間における電圧より所定の電圧ΔＶｘだけ高い正方向の所定の電位が表示電極Ｘ１〜Ｘｎに印加される。このようにして、リセット期間７８Ｒおよびアドレス期間７８Ａにおいて、前のサブフィールドにおける電圧より所定の電圧ΔＶｘだけ高い正方向の所定の電位Ｖｒｘ８およびＶａｘ８が表示電極Ｘ１〜Ｘｎに印加される。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８において、表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに印加するその他の電圧はサブフィールドＳＦ２のものと同様であり、再び説明することはしない。
【００３４】
図７を参照すると、第１のサブフィールドＳＦ１の大規模リセット期間７１Ｒにおける第１および第２のランプ波リセット電圧Ｖｒｙ０およびＶｒｙ１の印加によって、表示電極Ｙ１〜Ｙｎのランプ波パルス電位Ｖｒｙ１が負の最低電位Ｖｒｙｎになった瞬間７１ＲＥにおいて、全てのセルのセル電圧（ＶｃXY，ＶｃAY）はＶｔ閉曲線８０上の第１象限のコーナー座標９１に位置する。アドレス期間７１Ａにおいて選択されたセルのセル電圧（ＶｃXY，ＶｃAY）はＶｔ閉曲線８０の外側の座標１０１に移動して、安定したアドレス放電が発生する。
【００３５】
その後、第１のサブフィールドＳＦ１のサステイン期間７１Ｓの終了後の時点７１ＳＥにおける全電極に０Ｖが印加されたときの非点灯セルのセル電圧（ＶｃXY，ＶｃAY）は、理想的にはＶｔ閉曲線８０の内側の座標８１に位置するが、実際にはサステイン期間７１Ｓにおいて周囲の点灯セルの影響を受けて、周囲の状況に応じて約１〜２０Ｖ程度原点方向に近いエリア８２の範囲にばらついて位置する。
【００３６】
第２のサブフィールドＳＦ２のリセット期間７２Ｒにおいて、表示電極Ｘ１〜Ｘｎと表示電極Ｙ１〜Ｙｎの間に、リセット期間７１Ｒの終了後の時点７１ＲＥにおける電位差（Ｖｒｘ１−Ｖｒｙｎ）より大きい最大電位差を有する電位差（Ｖｒｘ２−Ｖｒｙ１）を印加する。即ち表示電極Ｘ１〜Ｘｎに、電位Ｖｒｘ１より△Ｖｘ分だけ高い電位Ｖｒｘ２を印加することによって、前フィールドのサステイン期間において点灯しなかったセルのセル電圧（ＶｃXY，ＶｃAY）が、矢印に沿ってエリア８２内の位置からＶｔ閉曲線８０上に到達すると、微小な放電を繰り返しながらＶｔ閉曲線８０上を移動してコーナー座標９１に確実に移動する。それによってセル電圧のばらつきが吸収される。従って、全てのセルのセル電圧（ＶｃXY，ＶｃAY）がコーナー座標９１に移動する。後続のアドレス期間７２Ａにおいて選択されたセルのセル電圧は座標１０１に移動して、安定したアドレス放電が発生する。それによって、サステイン期間においてセルの点灯が良好に行われる。選択されなかったセルのセル電圧は、次のサステイン期間７２Ｓの終了後に所定の座標８１付近に移動し、このときのセル電圧はエリア８２の範囲に収まる。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８についても同様である。
【００３７】
サブフィールドＳＦ１〜ＳＦ８のサステイン期間７１Ｓ〜７８Ｓの終了時点７１ＲＥ〜７８ＲＥ（全電極０Ｖ時）における点灯したセルのセル電圧（ＶｃXY，ＶｃAY）は、Ｖｔ閉曲線８０の内側の座標８４に位置し、サブフィールドＳＦ２〜ＳＦ８のリセット期間７２Ｒ〜７８Ｒにおいては、本発明を適用するかしないかに関係なく、コーナー座標９１に達する。一方、本発明によれば、点灯セルおよび非点灯セルの全てを、サステイン期間７１Ｓ〜７８Ｓの終了時点７１ＳＥ〜７８ＳＥにおけるそのセル電圧のばらつきに関係なく、リセット期間７２Ｒ〜７８Ｒにおいてセル電圧を確実にＶｔ閉曲線８０のコーナー座標９１に移動させる。
【００３８】
一方、本発明を用いない通常のＰＤＰ駆動回路では、ＳＦ２〜ＳＦ８のリセット期間においてＳＦ１のリセット期間の第２のランプ波リセット電圧の印加時と同じ電位が表示電極Ｙ１〜ＹｎおよびＸ１〜Ｘｎおよびアドレス電極Ａ１〜Ａｍに印加され、エリア８２内のばらついた位置にあるセル電圧はコーナー座標９１に達しないことがある。この場合、アドレス期間７２Ａ〜７８Ａにおいて選択されたセルは、座標１０１付近のばらついた座標位置でアドレス放電を生じさせ、非選択セルのセル電圧のばらつきは後続のサブフィールドに持ち越される。或るセルについて非選択状態が複数のサブフィールドにわたって連続するとき、その後のサブフィールドにおいてばらつきが累積され、サステイン期間の終了時、特に第７のサブフィールドＳＦ７におけるサステイン期間７７Ｓの終了時では、セル電圧のばらつきがエリア８３のような７〜１４０Ｖの範囲にまで広がる。後続の第８のサブフィールドＳＦ８のリセット期間７８Ｒの終了時点７８ＲＥにおけるセル電圧はエリア９３に示した範囲にある。この場合、アドレス時の選択セルのセル電圧はエリア１０３に示した範囲にばらつく傾向がある。このとき、Ｖｔ閉曲線８０の内側にセル電圧が位置するセルでは放電が発生せず、従ってサステイン期間７８Ｓにおいてセルが点灯しない。
【００３９】
図５は、本発明の第２の実施形態による、サブフィールドＳＦ１〜ＳＦ８のリセット期間７１Ｒ〜７８Ｒおよびアドレス期間７１Ａ〜７８Ａにおける表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎおよびアドレス電極Ａ１〜Ａｎの駆動電圧ＶY1〜ＶYn、ＶX1〜ＶXnおよびＶA1〜ＶAmのシーケンスを示している。
【００４０】
図８は、Ｖｔ閉曲線８０と第２の実施形態によるセル電圧の変化とを示している。
【００４１】
この実施形態では、図５に示されているように、第１のサブフィールドＳＦ１における駆動電圧ＶY1〜ＶYn、ＶX1〜ＶXnおよびＶA1〜ＶAmは図４のものと同様である。
【００４２】
第２のサブフィールドＳＦ２の小規模リセット期間７２Ｒにおいて、Ｙドライバ回路６４のリセット回路６５によって、リセット期間７１Ｒの第２のランプ波リセット電圧Ｖｒｙ１よりΔＶｙ（例えば、−１０Ｖ）だけ低い負方向のランプ波リセット電圧Ｖｒｙ２が表示電極Ｙ１〜Ｙｎに印加され、Ｘドライバ回路６０のリセット回路６１によって、表示電極Ｘ１〜ＸｎにサブフィールドＳＦ１のアドレス期間７１Ｒにおける電圧Ｖｒｘ１と同じ正方向の所定の電圧Ｖｒｘ１が印加される。その間、リセット回路６９によって、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００４３】
アドレス期間７２Ａにおいて、スキャン回路６６によって表示電極Ｙ１〜Ｙｎにはアドレス期間７１Ａのスキャン・パルス電圧Ｖａｙ１および非スキャン電位よりΔＶｙだけ低い負方向のスキャン・パルス電圧Ｖａｙ２および非スキャン電位が順次印加される一方、通常の形態で、アドレス回路７０によってアドレス電極Ａ１〜Ａｍにはサブフィールド・データＤｓｆに従ってアドレス電圧Ｖａａ１が順次印加される。その間、スキャン補助回路６２によって、表示電極Ｘ１〜Ｘｎはアドレス期間７１Ａと同じ電位Ｖａｘ１に維持される。
【００４４】
サステイン期間７２Ｓにおいて、サステイン期間７１Ｓと同様に、通常の形態で、Ｘ電極とＹ電極にサステインパルス電圧ＶｓｘおよびＶｓｙが交互に印加され、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００４５】
同様に、第３乃至第８のサブフィールドＳＦ３〜ＳＦ８のリセット期間７３Ｒ〜７８Ｒおよびアドレス期間７３Ａ〜７８Ａの各々において、Ｙドライバ回路６４のリセット回路６５およびスキャン回路６６によって、前のサブフィールドのリセット期間およびアドレス期間における電圧より所定の電圧ΔＶｙだけ低い負方向の所定の電圧が表示電極Ｙ１〜Ｙｎに印加される。このようにして、リセット期間７８Ｒおよびアドレス期間７８Ａにおいて、前のサブフィールドにおける電圧より所定の電圧ΔＶｙだけ低い負方向の所定のランプ波リセット電圧Ｖｒｙ８およびスキャン・パルス電圧Ｖａｙ８が表示電極Ｙ１〜Ｙｎに印加される。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８において、表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに与えるその他の電圧はサブフィールドＳＦ２のものと同様であり、再び説明することはしない。
【００４６】
図８を参照すると、第２のサブフィールドＳＦ２のリセット期間７２Ｒにおいて、表示電極Ｘ１〜Ｘｎと表示電極Ｙ１〜Ｙｎの間と、アドレス電極Ａ１〜Ａｍと表示電極Ｙ１〜Ｙｎの間に、リセット期間７１Ｒの終了後の時点７１ＲＥにおける電位差（Ｖｒｘ１−Ｖｒｙｎ）および（０−Ｖｒｙｎ）より大きい最大電位差を有する電位差（Ｖｒｘ１−Ｖｒｙ２）および（０−Ｖｒｙ２）をそれぞれ印加し、即ち表示電極Ｙ１〜Ｙｎに電位Ｖｒｙ２を印加することによって、前フィールドのサステイン期間において点灯しなかったセルのセル電圧（ＶｃXY，ＶｃAY）が矢印に沿ってエリア８２内の位置からＶｔ閉曲線８０のコーナー座標９１を目指して確実に移動し、それによってセル電圧のばらつきが吸収される。実際には、Ｖｔ閉曲線を僅かに超え、微小放電が発生することによってコーナー座標９１に移動する。従って、全てのセルのセル電圧（ＶｃXY，ＶｃAY）がコーナー座標９１に移動する。後続のアドレス期間７２Ａにおいて選択されたセルのセル電圧は座標１０１に移動して、安定したアドレス放電が発生する。それによって、サステイン期間においてセルの点灯が良好に行われる。選択されなかったセルのセル電圧は、次のサステイン期間７２Ｓの終了後に所定の座標８１付近に移動し、このときのセル電圧はエリア８２の範囲に収まる。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８についても同様である。
【００４７】
図６は、本発明の第３の実施形態による、サブフィールドＳＦ１〜ＳＦ８のリセット期間７１Ｒ〜７８Ｒおよびアドレス期間７１Ａ〜７８Ａにおける表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎおよびアドレス電極Ａ１〜Ａｎの駆動電圧ＶY1〜ＶYn、ＶX1〜ＶXnおよびＶA1〜ＶAmのシーケンスを示している。
【００４８】
図９は、Ｖｔ閉曲線８０と第３の実施形態によるセル電圧の変化とを示している。
【００４９】
この実施形態では、図６に示されているように、第１のサブフィールドＳＦ１における駆動電圧ＶY1〜ＶYn、ＶX1〜ＶXnおよびＶA1〜ＶAmは図４のものと同様である。
【００５０】
第２のサブフィールドＳＦ２の小規模リセット期間７２Ｒにおいて、通常の形態で、Ｙドライバ回路６４のリセット回路６５によって、リセット期間７１Ｒの第２のランプ波リセット電圧Ｖｒｙ１と同じ負方向のランプ波リセット電圧Ｖｒｙ１が表示電極Ｙ１〜Ｙｎに印加され、Ｘドライバ回路６０のリセット回路６１によって、表示電極Ｘ１〜ＸｎにサブフィールドＳＦ１のアドレス期間７１Ｒにおける電圧Ｖｒｘ１と同じ所定の正方向の所定の電圧Ｖｒｘ１が印加される。その間、リセット回路６９によって、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤの電位Ｖｒａ１より所定の電圧ΔＶａだけ高い正方向の電位Ｖｒａ２に維持される。
【００５１】
アドレス期間７２Ａにおいて、スキャン回路６６によって、表示電極Ｙ１〜Ｙｎにはスキャン・パルス電圧Ｖａｙ１が順次印加される一方、アドレス回路７０によって、アドレス電極Ａ１〜Ａｍにはサブフィールド・データＤｓｆに従ってアドレス期間７１Ａにおけるアドレス電圧Ｖａａ１より所定の電圧ΔＶａ（例えば、１０Ｖ）だけ高い正方向のアドレス電圧Ｖａａ２が順次印加され、非選択セルのアドレス電極は電位Ｖｒａ２に維持される。その間、スキャン補助回路６２によって、表示電極Ｘ１〜Ｘｎはアドレス期間７１Ａと同じ電位Ｖａｘ１に維持される。
【００５２】
サステイン期間７２Ｓにおいて、サステイン期間７１Ｓと同様に、通常の形態で、Ｘ電極とＹ電極にサステイン・パルス電圧ＶｓｘおよびＶｓｙが交互に印加され、アドレス電極Ａ１〜Ａｍは接地電位ＧＮＤに維持される。
【００５３】
同様に、第３乃至第８のサブフィールドＳＦ３〜ＳＦ８のリセット期間７３Ｒ〜７８Ｒおよびアドレス期間７３Ａ〜７８Ａの各々において、Ａドライバ回路６８のリセット回路６９およびアドレス回路７０によって、前のサブフィールドのリセット期間およびアドレス期間におけるアドレス電圧より所定の電圧ΔＶａだけ高い正方向の所定の電圧がアドレス電極Ａ１〜Ａｎに印加される。このようにして、リセット期間７８Ｒおよびアドレス期間７８Ａにおいて、前のサブフィールドにおける電圧より所定の電圧ΔＶａだけ高い正方向の所定の電位Ｖｒａ８およびアドレス・パルス電圧Ｖａａ８がアドレス電極Ａ１〜Ａｎに印加される。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８において、表示電極Ｘ１〜ＸｎおよびＹ１〜Ｙｎに与えるその他の電圧はサブフィールドＳＦ２のものと同様であり、再び説明することはしない。
【００５４】
図９を参照すると、第２のサブフィールドＳＦ２のリセット期間７２Ｒにおいて、アドレス電極Ａ１〜Ａｍと表示電極Ｙ１〜Ｙｎの間に、リセット期間７１Ｒの終了後の時点７１ＲＥにおける電位差（０−Ｖｒｙｎ）より大きい最大電位差を有する電位差（Ｖｒａ２−Ｖｒｙ１）を印加し、即ちアドレス電極Ａ１〜Ａｍに電位Ｖｒａ２を印加することによって、前フィールドのサステイン期間において点灯しなかったセルのセル電圧（ＶｃXY，ＶｃAY）が矢印に沿ってエリア８２内の位置からＶｔ閉曲線８０上に到達すると、微小な放電を繰り返しながらＶｔ閉曲線８０上を移動してコーナー座標９１に確実に移動し、それによってセル電圧のばらつきが吸収される。従って、全てのセルのセル電圧（ＶｃXY，ＶｃAY）がコーナー座標９１に移動する。後続のアドレス期間７２Ａにおいて選択されたセルのセル電圧は座標１０１に移動して、安定したアドレス放電が発生する。それによって、サステイン期間においてセルの点灯が良好に行われる。選択されなかったセルのセル電圧は、次のサステイン期間７２Ｓの終了後に所定の座標８１付近に移動し、このときのセル電圧はエリア８２の範囲に収まる。第３乃至第８のサブフィールドＳＦ３〜ＳＦ８についても同様である。
【００５５】
図１０Ａおよび１０Ｂは、第２の実施形態の変形である第４の実施形態による、それぞれ第１フィールドＦ１とそれに続く第２フィールドＦ２のサブフィールドＳＦ１〜ＳＦ８のリセット期間７１Ｒ〜７８Ｒおよび１７１Ｒ〜１７８Ｒおよびアドレス期間７１Ａ〜７８Ａおよび１７１Ａ〜１７８ＡにおけるＰＤＰ駆動電圧のシーケンスを示している。この実施形態では、第２のフィールドＦ２の第１のサブフィールドＳＦ１では、大規模リセットを行わずに小規模リセットのみを行う。第１のフィールドＦ１または奇数番目のフィールドでは図１０ＡのＰＤＰ駆動電圧のシーケンスを用い、第１のフィールドに続く第２のフィールドＦ２または偶数番目のフィールドでは図１０ＢのＰＤＰ駆動電圧のシーケンスを用いる。図１０Ａおよび１０Ｂにおけるリセット期間７１Ｒ〜７８Ｒおよび１７１Ｒ〜１７８Ｒ、およびアドレス期間７１Ａ〜７８Ａおよび１７１Ａ〜１７８Ａにおいて、連続する２つのサブフィールド毎に表示電極Ｙ１〜Ｙｎに印加する負方向のランプ波電圧およびスキャン電圧および非スキャン電圧を負方向にΔＶｙ（例えば、１０Ｖ）ずつ低下させる。その他の構成は、図５と同様である。このように大規模リセット期間の数を少なくすることによってサステイン期間の長さを長くすることができ、それによって表示品質を高くすることができる。
【００５６】
同様に、第１の実施形態を変形して、第２のフィールドＦ２の第１のサブフィールドＳＦ１では、大規模リセットを行わずに小規模リセットのみを行ってもよい。この場合、連続する２つのフィールドＦ１およびＦ２における１６個のサブフィールドにおけるリセット期間およびアドレス期間において、２つのサブフィールド毎に表示電極Ｘ１〜Ｘｎに印加する正方向の電圧（Ｖｒｘ２〜Ｖｒｘ８、Ｖａｘ２〜Ｖａｘ８）を正方向にΔＶｘ（例えば、１０Ｖ）ずつ上昇させる。その他の構成は、図５と同様である。
【００５７】
同様に、第３の実施形態を変形して、第２のフィールドＦ２の第１のサブフィールドＳＦ１では、大規模リセットを行わずに小規模リセットのみを行ってもよい。この場合、連続する２つのフィールドＦ１およびＦ２における１６個のサブフィールドにおけるリセット期間およびアドレス期間において、２つのサブフィールド毎にアドレス電極Ａ１〜Ａｍに印加する正方向の電圧およびアドレス電圧（Ｖｒａ２〜Ｖｒａ８、Ｖａａ２〜Ｖａａ８）を正方向にΔＶａ（例えば、１０Ｖ）ずつ上昇させる。その他の構成は、図５と同様である。
【００５８】
図１１は、第１の実施形態の変形である第５の実施形態による、サブフィールドＳＦ１〜ＳＦ８のリセット期間７１Ｒ〜７８Ｒおよびアドレス期間７１Ａ〜７８ＡにおけるＰＤＰ駆動電圧のシーケンスを示している。上述のように、小規模リセット期間７２Ｒ〜７８Ｒおよびアドレス期間７２Ａ〜７８Ａにおいて、サブフィールド毎に表示電極Ｘ１〜Ｘｎに印加する正方向の平坦な電圧（Ｖａｘ２〜Ｖａｘ８）を正方向にΔＶX（例えば、１０Ｖ）ずつ高くする。この場合、点灯セルについて、サステイン期間７１Ｓ〜７８Ｓにおける表示電極Ｙ１〜Ｙｎに印加される最初のサステイン電圧Ｖｓｙによる放電電圧がサブフィールド毎にΔＶXずつ正方向に上昇する。一方、この実施形態ではそれを補償するために、サステイン期間７２Ｓ〜７８Ｓにおいて、表示電極Ｙ１〜Ｙｎに印加する最初のサステイン電圧Ｖｓｙ２〜Ｖｓｙ８を、サブフィールド毎にΔＶｘ（例えば、１０Ｖ）ずつ低下させる。それによって、リセット期間、アドレス期間およびサステイン期間の全ての期間の放電が安定する。
【００５９】
上述の実施形態では、第１サブフィールドＳＦ１の大規模リセット期間７１Ｒにおいて他のサブフィールドＳＦ２〜ＳＦ８より大きい正方向のランプ波リセット電圧を印加しているが、ランプ波リセット電圧を用いずに、正方向の高いパルス状のセット電圧を用いてもよい。大規模リセットは、３個以上の複数のフィールド毎の１つのサブフィールドＳＦ１で行ってもよい。また、１つのフィールドを構成する複数のサブフィールドＳＦ１〜ＳＦ８の中の最後の数個のサブフィールド、少なくとも最後の１つのサブフィールドの小規模リセットにおいて、表示電極Ｘ１〜Ｘｎに印加する電位、表示電極Ｙ１〜Ｙｎに印加する負方向のランプ波の高さ、またはアドレス電極Ａ１〜Ａｍに印加する電位を、前のサブフィールドより所定の電圧ΔＶｘ、−ΔＶｙまたはΔＶａだけ加えてもよい。
【００６０】
代替構成として、第１、第２および第３の実施形態の２つまたは３つを組み合わせて、サブフィールドＳＦ２〜ＳＦ８のリセット期間およびアドレス期間における表示電極Ｘ１〜Ｘｎ、表示電極Ｙ１〜Ｙｎおよび／またはアドレス電極Ａ１〜Ａｍに印加する電圧を段階的に変化させてもよい。
【００６１】
以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の実施形態において用いられる表示装置の構成を示している。
【図２】図２は、本発明の第１の実施形態による、ＰＤＰのストレートセル構造におけるセルの配置を示している。
【図３】図３は、一例としての８個のサブフィールドを含む１フィールドの構成を示している。
【図４】図４は、本発明の第１の実施形態による、サブフィールドのリセット期間およびアドレス期間におけるＰＤＰ駆動電圧のシーケンスを示している。を示している。
【図５】図５は、本発明の第２の実施形態による、サブフィールドのリセット期間およびアドレス期間におけるＰＤＰ駆動電圧のシーケンスを示している。
【図６】図６は、本発明の第３の実施形態による、サブフィールドのリセット期間およびアドレス期間におけるＰＤＰ駆動電圧のシーケンスを示している。
【図７】図７は、Ｖｔ閉曲線と第１の実施形態によるセル電圧の変化とを示している。
【図８】図８は、Ｖｔ閉曲線と第２の実施形態によるセル電圧の変化とを示している。
【図９】図９は、Ｖｔ閉曲線と第３の実施形態によるセル電圧の変化とを示している
【図１０Ａ】図１０Ａおよび１０Ｂは、第４の実施形態による、連続する２つのサブフィールドのリセット期間およびアドレス期間におけるＰＤＰ駆動電圧のシーケンスを示している。
【図１０Ｂ】 
【図１１】図１１は、本発明の第５の実施形態による、サブフィールドのリセット期間およびアドレス期間におけるＰＤＰ駆動電圧のシーケンスを示している。
【符号の説明】
【００６３】
２０  表示装置
１０  ＰＤＰ
５０  ドライブユニット
５１  信号処理回路
５２  制御回路
５３  電源回路
６０  Ｘドライバ回路
６４  Ｙドライバ回路
６８  Ａドライバ回路
【図１】
2006023397.tif 000003
【図２】
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【図３】
2006023397.tif 000005
【図４】
2006023397.tif 000006
【図５】
2006023397.tif 000007
【図６】
2006023397.tif 000008
【図７】
2006023397.tif 000009
【図８】
2006023397.tif 000010
【図９】
2006023397.tif 000011
【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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