(57)【要約】【課題】アイドルトーンの発生を抑制する。【解決手段】複数ビットの第１デジタル信号を受信し、前記第１デジタル信号のビット毎に対応づけられたＤ／Ａ変換素子のアナログ値を、前記第１デジタル信号の各ビットが示す所定ビット値に応じて選択して合成することでアナログ信号を生成するＤ／Ａ変換器と接続され、前記Ｄ／Ａ変換素子をマッチングするためのＤＥＭ処理を行うＤＥＭ処理装置において、前記第１デジタル信号の各ビットにランダム性を有した選択優先度を割り当てておき、選択すべき前記アナログ値の数に応じた値を有するＤ／Ａ変換対象の第２デジタル信号を受信した場合、前記第２デジタル信号の値の分、前記第１デジタル信号のビットを前記選択優先度の高いものから順に選択し、前記選択したビットの値を前記所定ビット値とした前記第１デジタル信号を生成して前記Ｄ／Ａ変換器へと送信する。【選択図】  図１
2006050202.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットの第１デジタル信号を受信し、前記第１デジタル信号のビット毎に対応づけられたＤ／Ａ変換素子のアナログ値を、前記第１デジタル信号の各ビットが示す所定ビット値に応じて選択して合成することでアナログ信号を生成するＤ／Ａ変換器と接続され、前記Ｄ／Ａ変換素子をマッチングするためのＤＥＭ（Dynamic Element Matching）処理を行うＤＥＭ処理装置において、
前記第１デジタル信号の各ビットにランダム性を有した選択優先度を割り当てておき、
選択すべき前記アナログ値の数に応じた値を有するＤ／Ａ変換対象の第２デジタル信号を受信した場合、
前記第２デジタル信号の値の分、前記第１デジタル信号のビットを前記選択優先度の高いものから順に選択し、
前記選択したビットの値を前記所定ビット値とした前記第１デジタル信号を生成して前記Ｄ／Ａ変換器へと送信すること、
を特徴とするＤＥＭ処理装置。
【請求項２】
前記第１デジタル信号の各ビットにおける過去の前記所定ビット値が選択された選択回数に基づいて、前記選択回数の少ない前記第１デジタル信号のビットから順に、高い前記選択優先度を割り当てるとともに、
前記選択回数の同一となる前記第１デジタル信号のビット群においては、前記ビット群のうち乱数で指定されたビットから所定順に、高い前記選択優先度を割り当てること、
を特徴とする請求項１に記載のＤＥＭ処理装置。
【請求項３】
前記乱数を発生する乱数発生部と、
前サイクルにおける前記第１デジタル信号に基づいて、現サイクルにおける前記選択優先度を設定するための第３デジタル信号を生成するベクトル演算部と、
前サイクルで前記ベクトル演算部において生成された前記第３デジタル信号と、現サイクルで前記乱数発生部において発生された乱数と、に基づいて、現サイクルにおける前記選択優先度の割り当てを決定し、
現サイクルで受信する前記第２デジタル信号と、前記決定された現サイクルにおける選択優先度の割り当てと、に基づいて、現サイクルにおける前記第１デジタル信号を生成するベクトル量子化部と、
を有することを特徴とする請求項２に記載のＤＥＭ処理装置。
【請求項４】
複数ビットの第１デジタル信号を受信し、前記第１デジタル信号のビット毎に対応づけられたＤ／Ａ変換素子のアナログ値を、前記第１デジタル信号の各ビットが示す所定ビット値に応じて選択して合成することでアナログ信号を生成するＤ／Ａ変換器と、
前記第１デジタル信号の各ビットにランダム性を有した選択優先度を割り当てておき、選択すべき前記アナログ値の数に応じた値を有するＤ／Ａ変換対象の第２デジタル信号を受信した場合、前記第２デジタル信号の値の分、前記第１デジタル信号のビットを前記選択優先度の高いものから順に選択し、前記選択したビットの値を前記所定ビット値とした前記第１デジタル信号を生成して前記Ｄ／Ａ変換器へと送信するＤＥＭ（Dynamic Element Matching）処理装置と、
を有することを特徴とするＤ／Ａ変換装置。
【請求項５】
前記ＤＥＭ処理装置は、
前記第１デジタル信号の各ビットにおける過去の前記所定ビット値が選択された選択回数に基づいて、前記選択回数の少ない前記第１デジタル信号のビットから順に、高い前記選択優先度を割り当てるとともに、
前記選択回数の同一となる前記第１デジタル信号のビット群においては、前記ビット群のうち乱数で指定されたビットから所定順に、高い前記選択優先度を割り当てること、
を特徴とする請求項４に記載のＤ／Ａ変換装置。
【請求項６】
前記ＤＥＭ処理装置は、
前記乱数を発生する乱数発生部と、
前サイクルにおける前記第１デジタル信号に基づいて、現サイクルにおける前記選択優先度を設定するための第３デジタル信号を生成するベクトル演算部と、
前サイクルで前記ベクトル演算部において生成された前記第３デジタル信号と、現サイクルで前記乱数発生部において発生された乱数と、に基づいて、現サイクルにおける前記選択優先度の割り当てを決定し、
現サイクルで受信する前記第２デジタル信号と、前記決定された現サイクルにおける選択優先度の割り当てと、に基づいて、現サイクルにおける前記第１デジタル信号を生成するベクトル量子化部と、
を有することを特徴とする請求項５に記載のＤ／Ａ変換装置。
【請求項７】
複数ビットの第１デジタル信号を受信し、前記第１デジタル信号のビット毎に対応づけられたＤ／Ａ変換素子のアナログ値を、前記第１デジタル信号の各ビットが示す所定ビット値に応じて選択して合成することでアナログ信号を生成するＤ／Ａ変換器における前記Ｄ／Ａ変換素子に対して、マッチングするためのＤＥＭ（Dynamic Element Matching）処理を行う方法であって、
前記第１デジタル信号の各ビットにランダム性を有した選択優先度を割り当てておき、
選択すべき前記アナログ値の数に応じた値を有するＤ／Ａ変換対象の第２デジタル信号を受信するステップと、
前記第２デジタル信号の値の分、前記第１デジタル信号のビットを前記選択優先度の高いものから順に選択するステップと、
前記選択したビットの値を前記所定ビット値とした前記第１デジタル信号を生成するステップと、
前記生成した第１デジタル信号を前記Ｄ／Ａ変換器へと送信するステップと、
を有することを特徴とするＤＥＭ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＥＭ処理装置、Ｄ／Ａ変換装置、ＤＥＭ処理方法に関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号へと変換するＤ／Ａ変換器としては、例えば、スイッチド・キャパシタ型Ｄ／Ａ変換器や、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器等が提案されている。
【０００３】
スイッチド・キャパシタ型Ｄ／Ａ変換器は、例えば、図６に示すように、帰還容量素子Ｃｆを設けた増幅器ＡＭＰと、Ｎビットのデジタル信号のビットＤ（１〜Ｎ）毎に対応づけられた同一容量値の容量素子Ｃ（１〜Ｎ）と、容量素子Ｃ（１〜Ｎ）の一方の端子に正の基準電圧Ｖｒｅｆ又は負の基準電圧−Ｖｒｅｆのいずれか一方を供給するためのスイッチＳＷＡと、容量素子Ｃ（１〜Ｎ）の他方の端子と増幅器ＡＭＰの反転入力端子との間に接続したスイッチＳＷＢ及びＳＷＣと、増幅器ＡＭＰの出力端子と容量素子Ｃ（１〜Ｎ）の一方の端子との間に接続したスイッチＳＷＤと、によって構成される。
【０００４】
なお、スイッチＳＷＡは、対応するデジタル信号の各ビットＤ（１〜Ｎ）の値とクロック信号ＣＫ１の論理積でオン／オフし、スイッチＳＷＢはクロック信号ＣＫ１でオン／オフし、スイッチＳＷＣ及びＳＷＤは、クロック信号ＣＫ１の位相を反転させたクロック信号ＣＫ２によってオン／オフする。
【０００５】
すなわち、スイッチド・キャパシタ型Ｄ／Ａ変換器は、前述した構成により、クロック信号ＣＫ１及びＣＫ２と、デジタル信号の各ビットＤ（１〜Ｎ）の状態に基づいて、各容量素子Ｃ（１〜Ｎ）の間で電荷の分配が発生することとなる。そして、電荷保存則によって、各容量素子Ｃ（１〜Ｎ）が保持する電荷量の総和に応じたアナログ信号が、増幅器ＡＭＰから出力されるのである。
【０００６】
Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器は、例えば、図７に示すように、帰還抵抗Ｒｆを設けた増幅器ＡＭＰと、基準電圧Ｖｒｅｆと接地電圧ＧＮＤとの間に設けた抵抗素子Ｒ及び２Ｒを組み合わせたＲ−２Ｒラダー抵抗器と、Ｎビットのデジタル信号のビットＤ（１〜Ｎ）毎に対応づけられた抵抗素子２Ｒの一方の端子を接地電圧ＧＮＤ又は増幅器ＡＭＰの反転入力端子のいずれか一方に接続するためのスイッチＳＷ（１〜Ｎ）と、によって構成される。なお、スイッチＳＷ（１〜Ｎ）は、対応するデジタル信号の各ビットＤ（１〜Ｎ）でオン／オフする。
【０００７】
すなわち、Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器は、前述した構成により、デジタル信号の各ビットＤ（１〜Ｎ）の状態に基づいて選択された各抵抗素子２Ｒの一方の端子の電圧値の総和が増幅器ＡＭＰの反転入力端子に供給される。その結果、各抵抗素子２Ｒの一方の端子の電圧値の総和に応じたアナログ信号が、増幅器ＡＭＰから出力されるのである。
【０００８】
Ｄ／Ａ変換器は、前述したように、スイッチド・キャパシタ型Ｄ／Ａ変換器における同一容量値の容量素子Ｃ（１〜Ｎ）や、Ｒ−２Ｒラダー抵抗型における同一抵抗値の抵抗素子２Ｒ等といった、デジタル信号のビット毎に対応づけられた同一特性値（容量値、抵抗値など）の『Ｄ／Ａ変換素子』を有している。そして、それぞれのＤ／Ａ変換素子に重み付けされた『アナログ値（電荷量、電圧値等）』が、デジタル信号の各ビットが示す所定ビット値（例えば、“１”）に基づいて選択・合成されることで、Ｄ／Ａ変換が行われるのである。
【０００９】
しかしながら、Ｄ／Ａ変換素子は、製造工程時での製造ばらつきや環境条件等によって、特性値（容量値や抵抗値等）がばらつくという、所謂エレメント・ミスマッチが生じてしまい、Ｄ／Ａ変換精度の悪化を招く要因となっている。このため、Ｄ／Ａ変換素子のエレメント・ミスマッチを解消すべく、ＤＥＭ（Dynamic Element Matching）技術が提案されている（例えば、非特許文献１参照）。また、最も一般的なＤＥＭアルゴリズムとしては、ローテーション方式が提案されている。ここで、ローテーション方式のＤＥＭアルゴリズムの概要として、例えば、特許文献１に開示された内容を、図８、図９をもとに説明する。
【００１０】
図８に示すシステムの例は、所謂Ｄ／Ａ変換装置であり、Ｄ／Ａ変換対象となるデジタル信号に対して、マルチビットΔΣ変調器２００、ＤＥＭ回路２１０及びＤ／Ａ変換器２２０を介してアナログ信号へと変換するものである。ここで、ＤＥＭ回路２１０は、ΔΣ変調出力の値をサーモメータコードに変換し、そのサーモメータコードに対してローテーション方式のＤＥＭ処理を行う。なお、サーモメータコードとは、ビット“１”の個数で値を表したコードのことである。例えば、ΔΣ変調出力の値が“３”の場合、８ビット表記の場合のサーモメータコードは、“１１１０００００（左詰めで“１”を３個）”となり、ＤＥＭ処理を施さない場合、“１”のビットに対応したＤ／Ａ変換素子のアナログ値が選択されることとなる。
【００１１】
図９は、ローテーション方式のＤＥＭ処理の具体例を説明する図である。なお、図９に示す例では、ＤＥＭ回路２１０が、マルチビットΔΣ変調器２００からΔΣ変調出力“４”、“５”、“３”をサイクル毎に順次受信した場合であり、さらに、サーモメータコードは８ビット表記の場合とする。
【００１２】
ここで、ローテーション方式のＤＥＭ処理とは、Ｄ／Ａ変換対象のデジタル信号の各ビット値を、ある定められたローテーション量で右回りにローテーションするものである。なお、ローテーション量とは、先のＤＥＭ処理が施されたデジタル信号の所定ビット値“１”の総和をサーモメータコードのビット数で割り算した余りとして規定することができる。
【００１３】
まず、サイクル１で受信したΔΣ変調出力“４”は、サーモメータコード “１１１１００００”に変換される。ここで、先（サイクル０）のＤＥＭ処理が施されたデジタル信号の所定ビット値“１”の総和を“０”とした場合、サーモメータコードは、ローテーションされずに、そのままの状態でＤ／Ａ変換器２２０へと送信される。
【００１４】
つぎに、サイクル２で受信したΔΣ変調出力“５”は、サーモメータコード“１１１１１０００”に変換される。ここで、先（サイクル０、１）のＤＥＭ処理が施されたデジタル信号のビット“１”の総和は“４”のため、サーモメータコードは、２ビット分だけ右周りにローテーションさせた“１０００１１１１”としてＤ／Ａ変換器２２０へと送信される。
【００１５】
そして、サイクル３で受信したΔΣ変調出力“３”もまた同様に、サーモメータコード“１１１００００”に変換されて、先（サイクル０、１、２）までのＤＥＭ処理が施されたデジタル信号のビット“１”の総和が“９”であるので、サーモメータコードは、９ビット分だけ右周りにローテーションさせた“０１１１００００”としてＤ／Ａ変換器２２０へと送信される。
【００１６】
このように、ローテーション方式のＤＥＭ処理によれば、Ｄ／Ａ変換器２２０において、各Ｄ／Ａ変換素子のアナログ値が選択される回数を均一化して、Ｄ／Ａ変換素子をマッチングすることができるのである。
【特許文献１】特開２０００−７８０１５号公報
【非特許文献１】Shreier and B Zhang "Noise Shaped Multibit D/A Converter Employing Unit Elements" Electronics Letters vol.31 no.20 pp.1712-1713 September 1995.
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、図９に示した例において、ＤＥＭ回路２１０が、マルチビットΔΣ変調器２００からサイクル毎にΔΣ変調出力“４”をサイクル毎に連続して受信した場合、ローテーション量はサイクル毎に“４”で一定となる。よって、サーモメータコードは、“１１１１００００”、“００００１１１１”、“１１１１００００”、“００００１１１１”、と周期性を有して変化する。  
すなわち、前述した例のように、無信号や直流信号等といった連続して同様な値を示すデジタル信号に対して、図９に示したようなローテーション方式のＤＥＭ処理を施した場合には、サーモメータコードに周期性が必ず生じることとなる。  
そして、サーモメータコードの周期性に応じた周波数が、可聴帯域内に含まれる場合には、図１０に示すような「アイドルトーン」と呼ばれるノイズが生じることとなる。このアイドルトーンは、例えば、オーディオ用Ｄ／Ａ変換装置の用途において、人間の耳に不自然な音として聞こえてしまい、音質を低下させる一要因となっていた。
【課題を解決するための手段】
【００１８】
前述した課題を解決する主たる本発明は、複数ビットの第１デジタル信号を受信し、前記第１デジタル信号のビット毎に対応づけられたＤ／Ａ変換素子のアナログ値を、前記第１デジタル信号の各ビットが示す所定ビット値に応じて選択して合成することでアナログ信号を生成するＤ／Ａ変換器と接続され、前記Ｄ／Ａ変換素子をマッチングするためのＤＥＭ（Dynamic Element Matching）処理を行うＤＥＭ処理装置において、前記第１デジタル信号の各ビットにランダム性を有した選択優先度を割り当てておき、選択すべき前記アナログ値の数に応じた値を有するＤ／Ａ変換対象の第２デジタル信号を受信した場合、前記第２デジタル信号の値の分、前記第１デジタル信号のビットを前記選択優先度の高いものから順に選択し、前記選択したビットの値を前記所定ビット値とした前記第１デジタル信号を生成して、前記Ｄ／Ａ変換器へと送信すること、とする。
【発明の効果】
【００１９】
本発明によれば、アイドルトーンの発生を抑制可能なＤＥＭ処理装置、Ｄ／Ａ変換装置、ＤＥＭ処理方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
＜Ｄ／Ａ変換装置＞
図１は、本願請求項に記載の『Ｄ／Ａ変換装置』の一実施形態に係るマルチビット型のΔΣ変調器を用いたオーディオ機器向けのＤ／Ａ変換装置１００の構成を示す図である。
【００２１】
Ｄ／Ａ変換装置１００は、インターポレーションフィルタ１０と、マルチビットΔΣ変調部２０と、ＤＥＭ処理部３０と、Ｄ／Ａ変換器４０と、ＬＰＦ５０と、によって構成される。
【００２２】
インターポレーションフィルタ１０は、所定分解能（例えば、２４ビット）で所定サンプリング周波数ｆｓ（例えば、４８ｋＨｚ）のデジタル信号ＤＩＮを受信し、そのデジタル信号ＤＩＮを所定演算（例えば、線形補完等）によって補間する。さらに、インターポレーションフィルタ１０は、サンプリング周波数ｆｓよりも高い周波数（例えば、１２８倍）によるオーバーサンプリングによって、デジタル信号ＤＩＮを同一分解能（例えば、２４ビット）のデジタル信号ｕへと変換する。
【００２３】
マルチビットΔΣ変調部２０は、インターポレーションフィルタ１０からデジタル信号ｕを受信し、そのデジタル信号ｕに対してマルチビット出力のΔΣ変調を施してビット数（例えば、５ビット）を低減させたデジタル信号ｖ（本願請求項に記載の『第２デジタル信号』）へと変換する。なお、図１に示すΔΣ変調では、デジタル信号ｕを、５ビットで表現される“０〜３１”までのレベル強度のうち、一のレベル強度（スカラー量）を示すデジタル信号ｖへと変換する場合である。また、マルチビットΔΣ変調部２０は、前述したようにデジタル信号ｕをデジタル信号ｖへと変換した結果、デジタル信号ｕに含まれる量子化ノイズを、必要帯域外の高周波数域へとノイズ・シェーピングすることができるのである。
【００２４】
ＤＥＭ処理部３０は、最終的に生成されるデジタル信号ｓｖ（本願請求項に記載の『第１デジタル信号』）の各ビットにランダム性を有した『選択優先度』を割り当てておく。そして、ＤＥＭ処理部３０は、マルチビットΔΣ変調部２０からスカラー量のデジタル信号ｖを受信した場合、デジタル信号ｖが示すレベル強度に応じて選択すべきＤ／Ａ変換素子のアナログ値の数分、デジタル信号ｓｖのビットを選択優先度の高いものから順に選択し、その選択したビットの値を所定ビット値（例えば、“１”）としたベクトル量のデジタル信号ｓｖを生成してＤ／Ａ変換器４０へと送信するのである。
【００２５】
Ｄ／Ａ変換器４０は、ＤＥＭ処理部３０から受信したデジタル信号ｓｖのビット毎に対応づけられたＤ／Ａ変換素子（例えば、容量素子、抵抗等）を有している。そして、各Ｄ／Ａ変換素子に重み付けされたアナログ値（例えば、電荷量、電圧値等）が、デジタル信号ｓｖの各ビット値に基づいて選択して合成されることでアナログ信号ｗを生成する。なお、Ｄ／Ａ変換器４０は、例えば、図６に示したスイッチド・キャパシタ型Ｄ／Ａ変換器や、図７に示したＲ−２Ｒラダー抵抗型Ｄ／Ａ変換器等といった、各種Ｄ／Ａ変換器を採用することができる。
【００２６】
ＬＰＦ（Low Pass Filter）５０は、Ｄ／Ａ変換器４０から入力されるアナログ信号ｗに対して、低域通過フィルタ処理を施して高周波成分を除去したアナログ信号ＡＯＵＴを出力する。
【００２７】
＜ＤＥＭ処理部＞
＝＝＝  構成  ＝＝＝
本願請求項に記載の『ＤＥＭ処理装置』の一実施形態に係るＤＥＭ処理部３０の構成について、図２をもとに説明する。  
ＤＥＭ処理部３０は、『乱数発生部３１』と、『ベクトル演算部３２』と、『ベクトル量子化部３３』と、によって構成される。なお、ＤＥＭ処理部３０の各機能は、ハードウェア若しくはソフトウェアとして実施されるものである。
【００２８】
乱数発生部３１は、平均採中法、線形合同法、Ｍ系列乱数、指数乱数列等といった周知な乱数発生アルゴリズムに基づいて乱数Ｒ（ｔ）を発生するものである。なお、乱数Ｒ（ｔ）は、サイクル毎に可変とさせるランダム性を有した選択優先度を設定するための一パラメータとして用いられるものである。
【００２９】
ベクトル演算部３２は、ベクトル量子化部３３から出力されるベクトル量のデジタル信号ｓｖ（ｔ）に対して、所定のフィルタ処理（例えば、ｎ次のノイズ・シェーピング処理）を施した結果であるベクトル量ｓｙ（ｔ）を生成してベクトル量子化部３３へと出力するものである。なお、ベクトル量ｓｙ（ｔ）は、乱数Ｒ（ｔ）と併せて、サイクル毎に可変とさせるランダム性を有した選択優先度を設定するための一パラメータとして用いられるものである。
【００３０】
なお、ベクトル演算部３２は、デジタル信号ｓｖ（ｔ）から先のベクトル演算部３２出力ｓｙ（ｔ−１）を減算して偏差ｓｅ（ｔ）を生成する加算部３２０と、偏差ｓｅ（ｔ）に対してベクトル関数「Ｈ（ｚ）−１」によって定められる所定のフィルタ処理を施した結果であるベクトル量ｓｙ’（ｔ）を生成するベクトル関数部３２１と、ベクトル関数部３２１出力ｓｙ’（ｔ）の各要素のうちで最小値を検出するとともにその最小値の逆極性となる値を全要素としたベクトル量ｓｕ（ｔ）を生成する最小値検出部３２２と、ベクトル関数部３２１出力ｓｙ’（ｔ）と最小値検出部３２２出力ｓｕ（ｔ）を加算してベクトル量ｓｙ（ｔ）を生成する加算部３２３と、によって構成される。
【００３１】
ベクトル量子化部３３は、先のベクトル演算部３２出力ｓｙ（ｔ−１）、及び、乱数発生部３１において発生させた乱数Ｒ（ｔ）に基づいて可変とさせた選択優先度に基づいて、マルチビットΔΣ変調部２０から入力された所定のレベル強度（スカラー量）を有するデジタル信号ｖ（ｔ）を、デジタル信号ｖ（ｔ）とレベル強度を同じくするベクトル量のデジタル信号ｓｖ（ｔ）へと符号化を行いＤ／Ａ変換器４０へと出力するものである。
【００３２】
ここで、前述したＤＥＭ処理部３０の処理内容は、つぎの数式１で表すことができる。  
【数１】
2006050202.tif 000003
【００３３】
また、Ｄ／Ａ変換器４０におけるＤ／Ａ変換素子のミスマッチの度合いをｍ行×１列のベクトルｅｄで表す場合（ただし、ｅｄの全要素の総和を“０”とする。）、Ｄ／Ａ変換器４０出力の誤差は、つぎの数式２で表すことができる。  
【数２】
2006050202.tif 000004
【００３４】
数式２に基づいて、Ｄ／Ａ変換素子のミスマッチに起因したＤ／Ａ変換器４０出力の誤差は、ベクトル関数Ｈ（ｚ）によって任意に変調可能であることを知見できる。すなわち、適宜なベクトル関数Ｈ（ｚ）を選択しさえすれば、Ｄ／Ａ変換素子のミスマッチに起因したＤ／Ａ変換器４０出力の誤差を高帯域へと移行させる、所謂ノイズ・シェーピングの効果を得ることができるのである。
【００３５】
＝＝＝  ＤＥＭ処理の流れ  ＝＝＝
本発明の一実施形態に係るＤＥＭ処理の流れを、図３のフローチャートをもとに説明する。なお、特に断らない限り、以下の動作の主体は、ＤＥＭ処理部３０とする。  
まず、ベクトル量子化部３３が、時刻ｔにおいて、マルチビットΔΣ変調部２０から所定のレベル強度を有したスカラー量のデジタル信号ｖ（ｔ）を受信した場合とする（Ｓ３００）。このとき、乱数発生部３１において、所定の乱数発生アルゴリズムに基づいて乱数Ｒ（ｔ）が発生される（Ｓ３０１）。  
ベクトル量子化部３３は、ベクトル演算部３２の先の出力ｓｙ（ｔ−１）と、乱数発生部３１において発生された乱数Ｒ（ｔ）と、に基づいて、最終的に生成されるベクトル量のデジタル信号ｓｖ（ｔ）の各要素のうちいずれの要素を“１”とするかを設定するための選択優先度を決定する（Ｓ３０２）。なお、この選択優先度を決定する上で、つぎの２つの条件が加味されることとする。  
（条件１）  ベクトル演算部３２の先の出力ｓｙ（ｔ−１）の各要素のうちで値の低いものから選択優先度を高くする。  
（条件２）  ベクトル演算部３２の先の出力ｓｙ（ｔ−１）の各要素のうちで同じ値の要素群については、乱数Ｒ（ｔ）によって指定された要素から所定の順番（例えば、右回り）に選択優先度を割り当てる。  
ベクトル量子化部３３は、決定された選択優先度に基づいて、選択優先度の高いものから順番に、デジタル信号ｖ（ｔ）のレベル強度に応じた数分だけ要素の値を“１”とし、その他の要素の値を“０”とした、デジタル信号ｓｖ（ｔ）を生成する（Ｓ３０３）。
【００３６】
つぎに、ベクトル演算部３２では、時刻ｔ＋１の選択優先度を決定する際に参照されるｓｙ（ｔ）を生成すべく、つぎのような処理が行われる。  
まず、加算部３２０では、ベクトル量子化部３３において生成されたデジタル信号ｓｖ（ｔ）からベクトル演算部３２の先の出力ｓｙ（ｔ−１）が減算されて、偏差ｓｅ（ｔ）が生成される（Ｓ３０４）。ベクトル関数部３２１では、加算部３２０で生成された偏差ｓｅ（ｔ）に対して所定のベクトル関数「Ｈ（ｚ）−１」による演算処理が施されてｓｙ’（ｔ）が生成される（Ｓ３０５）。最小値検出部３２２では、ベクトル関数部３２１の出力ｓｙ’（ｔ）の全要素のうち最小値ｍｉｎ（ｔ）が検出される。  
ここで、ベクトル演算部３２は、最小値検出部３２２において検出された最小値ｍｉｎ（ｔ）が負の値であるか否かを判定する（Ｓ３０６）。そして、最小値ｍｉｎ（ｔ）が負の値であった場合には（Ｓ３０６：ＹＥＳ）、ベクトル演算部３２は、ベクトル関数部３２１の出力ｓｙ’（ｔ）の全要素から最小値ｍｉｎ（ｔ）を減算してｓｙ（ｔ）を生成することとなる。一方、最小値ｍｉｎ（ｔ）が負の値でなかった場合には（Ｓ３０６：ＮＯ）、ベクトル演算部３２は、ベクトル関数部３２１の出力ｓｙ’（ｔ）をそのままｓｙ（ｔ）とする。
【００３７】
＝＝＝  ＤＥＭ処理の具体例  ＝＝＝
図４は、本発明の一実施形態に係るＤＥＭ処理の具体例を説明する図である。なお、図４に示す例では、ＤＥＭ処理部３０が、マルチビットΔΣ変調部２０からΔΣ変調出力“４”、“５”、“４”をサイクル毎に順次受信した場合であり、また、乱数発生部３１が、乱数Ｒ“３”、“５”、“２”を、サイクル毎に順次発生した場合とする。さらに、ＤＥＭ処理部３０からＤ／Ａ変換器４０へと送信されるデジタル信号ｓｖのビット数は、８ビットの場合とする。さらに、ベクトル関数部３２１において設定されるベクトル関数は、「ｚ＾（−１）−１」で表される一次のノイズ・シェーピング関数（Ｈ（ｚ）＝ｚ＾（−１））とする。さらに、以下の説明では、図中に示すサイクル０、１、２、３が、時刻ｔ−１、ｔ、ｔ＋１、ｔ＋２へとそれぞれ対応づけられているものとする。
【００３８】
＜＜サイクル１＞＞
まず、サイクル１において、ΔΣ変調出力は“４”、先のサイクル０のベクトル演算部３２出力であるｓｙ（ｔ−１）は “００００００００”、乱数発生部３１において発生した乱数Ｒ（ｔ）は“３”である。  
ここで、ベクトル演算部３２出力ｓｙ（ｔ−１）は“００００００００”であるため、いずれの要素を選択してもノイズ・シェーピングの効果の優劣が無い状態にあるが、乱数Ｒ（ｔ）が“３”であるため、ベクトル演算部３２出力ｓｙ（ｔ−１）の各要素に対して、 “３”ビット目のつぎの“４”ビット目の要素から所定方向（例えば、右回り）へと順番に、選択優先度“６７８１２３４５”を割り当てる。なお、選択優先度は“８７６５４３２１”の順番で高くなるように設定してある。
【００３９】
そこで、サイクル１においてΔΣ変調出力は“４”であるため、ベクトル量子化３３出力ｓｖ（ｔ）は、選択優先度の最も高い“４”ビット目の要素から合計“４”の要素の値を“１”とし、その他の要素の値を“０”とした“０００１１１１０”となる。すなわち、サイクル１におけるＤ／Ａ変換器４０では、ベクトル量子化３３出力ｓｖ（ｔ）である“０００１１１１０”によって、“４”ビット目から“７”ビット目までの要素に対応したＤ／Ａ変換素子のアナログ値が選択されることとなる。
【００４０】
また、サイクル１では、つぎのサイクル２における選択優先度を決定する上で参照されるベクトル演算部３２出力ｓｙ（ｔ）を生成すべく、偏差ｓｅ（ｔ）、ベクトル関数部３２１出力ｓｙ’（ｔ）、最小値検出部３２２出力ｓｕ（ｔ）が、つぎのように順次生成される。
【００４１】
まず、加算部３２０では、ベクトル量子化３３出力ｓｖ（ｔ）からベクトル演算部３２出力ｓｙ（ｔ−１）が減算された結果、偏差ｓｅ（ｔ）が生成される。なお、偏差ｓｅ（ｔ）は、「“０００１１１１０”＝“０００１１１１０”−“００００００００”」である。  
つぎに、ベクトル関数部３２１では、偏差ｓｅ（ｔ）に対してベクトル関数「ｚ＾（−１）−１」の演算を施した結果、ｓｙ’（ｔ）が生成される。なお、ベクトル関数部３２１出力ｓｙ’（ｔ）は、偏差ｓｅ（ｔ）の極性を反転させた“０００−１−１−１−１０”となる。  
つぎに、最小値検出部３２２では、ベクトル関数部３２１出力ｓｙ’（ｔ）の全要素のうち最小値ｍｉｎ（ｔ）が検出される。なお、最小値ｍｉｎ（ｔ）は“−１”であるため、最小値検出部３２２出力ｓｕ（ｔ）は、最小値ｍｉｎ（ｔ）の極性を反転させた要素で構成される“１１１１１１１１”となる。  
そして、加算部３２３では、ベクトル関数部３２１出力ｓｙ’（ｔ）と最小値検出部３２２出力ｓｕ（ｔ）が加算されて、ベクトル演算部３２出力ｓｙ（ｔ）が生成されるのである。なお、ベクトル演算部３２出力ｓｙ（ｔ）は、「“１１１００００１”＝“０００−１−１−１−１０”＋“１１１１１１１１”」となる。
【００４２】
＜＜サイクル２＞＞
つぎに、サイクル２において、ΔΣ変調出力は“５”、先のサイクル１のベクトル演算部３２出力であるｓｙ（ｔ）は “１１１００００１”、乱数発生部３１において発生した乱数Ｒ（ｔ＋１）は“５”である。
【００４３】
ここで、ベクトル演算部３２出力ｓｙ（ｔ）は“１１１００００１”であるため、前のサイクル０、１において、“８”ビット目から“３”ビット目までの要素に対応したＤ／Ａ変換素子のアナログ値が、“４”ビット目から“７”ビット目までの要素に対応したＤ／Ａ変換素子のアナログ値と比較して、選択された回数が少ないことが確認できる。
【００４４】
すなわち、サイクル２において、“８”ビット目から“３”ビット目までの要素に対応したＤ／Ａ変換素子のアナログ値を優先的に選択すれば、ノイズ・シェーピングの効果が効率よく得られることが分かる。よって、ベクトル演算部３２出力ｓｙ（ｔ）の“８”ビット目から“３”ビット目までの同一な“１”の値を有する各要素に対して順番に、選択優先度“２３４＊＊＊＊１”を割り当てる。なお、このとき、乱数Ｒに基づいて選択優先度を定めるようにしてもよい。
【００４５】
また、ベクトル演算部３２出力ｓｙ（ｔ）の“４”ビット目から“７”ビット目までの同一な“０”の値を有する各要素に対しては、乱数Ｒ（ｔ＋１）で指定された要素から所定方向（例えば、右回り）へと順番に、選択優先度を割り当てることとする。なお、乱数Ｒ（ｔ＋１）は“５”であるため、“５”ビット目のつぎの“６”ビット目から順番に、選択優先度“＊＊＊７８５６＊”が割り当てられる。すなわち、サイクル２において決定された選択優先度は、“２３４７８５６１”となる。
【００４６】
そこで、サイクル１においてΔΣ変調出力は“５”であるため、ベクトル量子化３３出力ｓｖ（ｔ＋１）は、選択優先度の最も高い要素から順番に合計“５”の要素の値を“１”とし、その他の要素の値を“０”とした“１１１００１０１”となる。すなわち、サイクル２におけるＤ／Ａ変換器４０では、ベクトル量子化３３出力ｓｖ（ｔ＋１）である“１１１００１０１”によって、８ビット目から３ビット目まで及び６ビット目の要素に対応したＤ／Ａ変換素子のアナログ値が選択されることとなる。
【００４７】
また、サイクル２では、つぎのサイクル３における選択優先度を決定する上で参照されるベクトル演算部３２出力ｓｙ（ｔ＋１）を生成すべく、サイクル１の場合と同様に、偏差ｓｅ（ｔ＋１）、ベクトル関数部３２１出力ｓｙ’（ｔ＋１）、最小値検出部３２２出力ｓｕ（ｔ＋１）が、つぎのように順次生成される。  
まず、加算部３２０では、ベクトル量子化３３出力ｓｖ（ｔ＋１）からベクトル演算部３２出力ｓｙ（ｔ）が減算された結果、偏差ｓｅ（ｔ＋１）が生成される。なお、偏差ｓｅ（ｔ）は、「“０００００１００”＝“１１１００１０１”−“１１１００００１”」である。  
つぎに、ベクトル関数部３２１では、偏差ｓｅ（ｔ＋１）に対してベクトル関数「ｚ＾（−１）−１」の演算を施した結果、ｓｙ’（ｔ＋１）が生成される。なお、ベクトル関数部３２１出力ｓｙ’（ｔ＋１）は、偏差ｓｅ（ｔ＋１）の極性を反転させた“０００００−１００”となる。  
つぎに、最小値検出部３２２では、ベクトル関数部３２１出力ｓｙ’（ｔ＋１）の全要素のうち最小値ｍｉｎ（ｔ＋１）が検出される。なお、最小値ｍｉｎ（ｔ＋１）は“−１”であるため、最小値検出部３２２出力ｓｕ（ｔ＋１）は、最小値ｍｉｎ（ｔ＋１）の極性を反転させた要素で構成される“１１１１１１１１”となる。  
そして、加算部３２３では、ベクトル関数部３２１出力ｓｙ’（ｔ＋１）と最小値検出部３２２出力ｓｕ（ｔ＋１）が加算されて、ベクトル演算部３２出力ｓｙ（ｔ）が生成されるのである。なお、ベクトル演算部３２出力ｓｙ（ｔ＋１）は、「“１１１１１０１１”＝“００００００−１０”＋“１１１１１１１１”」となる。
【００４８】
＜＜サイクル３＞＞
つぎに、サイクル３において、ΔΣ変調出力は“４”、先のサイクル２のベクトル演算部３２出力であるｓｙ（ｔ＋１）は “１１１１１０１１”、乱数発生部３１において発生した乱数Ｒ（ｔ＋２）は“２”である。  
ここで、ベクトル演算部３２出力ｓｙ（ｔ＋１）は“１１１１１０１１”であるため、前のサイクル０、１、２において、“６”ビット目の要素に対応したＤ／Ａ変換素子のアナログ値が、その他のビットの要素に対応したＤ／Ａ変換素子のアナログ値と比較して、選択された回数が少ないことが確認できる。
【００４９】
すなわち、サイクル３において、“６”ビット目以外の要素に対応したＤ／Ａ変換素子のアナログ値を優先的に選択すれば、ノイズ・シェーピングの効果が効率よく得られることが分かる。なお、ベクトル演算部３２出力ｓｙ（ｔ＋１）の６ビット目以外の要素は同一な“１”の値を示すため、いずれの要素を選択してもノイズ・シェーピングの効果の優劣が無い状態にある。このため、乱数Ｒ（ｔ）に基づいて、ベクトル演算部３２出力ｓｙ（ｔ＋１）の６ビット目以外の要素における選択優先度を決定する。
【００５０】
すなわち、乱数Ｒ（ｔ）が“２”であるため、ベクトル演算部３２出力ｓｙ（ｔ＋１）の６ビット目以外の各要素に対して、“２”ビット目のつぎの“３”ビット目の要素から所定方向（例えば、右回り）へと順番に、選択優先度“６７１２３＊４５”を割り当てる。また、ベクトル演算部３２出力ｓｙ（ｔ＋１）の６ビット目に対して、最も低い選択優先度“８”を割り当てる。よって、サイクル３において決定された選択優先度は、“６７１２３８４５”となる。
【００５１】
ここで、サイクル３においてΔΣ変調出力は“４”であるため、ベクトル量子化３３出力ｓｖ（ｔ＋２）は、選択優先度の最も高い要素から順番に合計“４”の要素の値を“１”とし、その他の要素の値を“０”とした“００１１１０１０”となる。すなわち、サイクル２におけるＤ／Ａ変換器４０では、ベクトル量子化３３出力ｓｖ（ｔ＋２）である“００１１１０１０”によって、３ビット目から５ビット目まで及び７ビット目の要素に対応したＤ／Ａ変換素子のアナログ値が選択されることとなる。
【００５２】
＜効果の実例＞
前述した実施形態において、ＤＥＭ処理部３０は、マルチビットΔΣ変調部２０から無信号や直流信号等といった連続して同様なレベル強度を示すデジタル信号ｖを受信した場合にあっても、デジタル信号ｓｖの各ビットに割り当てられたランダム性を有した選択優先度に基づいて、デジタル信号ｖのレベル強度に応じて生成されるデジタル信号ｓｖのビット内容が周期性を持つような機会を、総じて無くすことができる。すなわち、従来のローテーション方式のＤＥＭ処理において課題であったアイドルトーンの発生を抑制することができるのである。なお、本発明に係るＤＥＭ処理を実施した場合のＤ／Ａ変換器４０の出力は、例えば、図５に示すようなアイドルトーンを含まない周波数特性を有することとなる。
【００５３】
また、前述した実施形態において、デジタル信号ｓｖの全ビットに対して選択優先度を完全にランダムに割り当てるのではなく、デジタル信号ｓｖの一部のビットに対してのみ選択優先度をランダムに割り当てることで、アイドルトーンの発生は十分に抑えることができる。そこで、デジタル信号ｓｖの各ビットにおける所定ビット値（所望のＤ／Ａ変換素子のアナログ値を選択するためのビット値）の過去の選択状況に応じて、所定ビット値の過去の選択回数が少ないデジタル信号ｓｖのビットから順に、高い選択優先度を割り当てていき、所定ビット値の過去の選択回数が同じデジタル信号ｓｖのビット群については、乱数Ｒで指定されたデジタル信号ｓｖのビットから所定順に、高い選択優先度を割り当てることとする。このことによって、ＤＥＭ処理におけるノイズ・シェーピングの効果を確保しつつ、アイドルトーンの発生を抑制することができるのである。さらに、デジタル信号ｓｖの全ビットに対して選択優先度を完全にランダムに割り当てる方式と比較して、複雑且つ大規模な回路とならずに済む。
【００５４】
また、前述した実施形態において、ＤＥＭ処理部３０を搭載した例えばオーディオ機器向けのＤ／Ａ変換装置１００は、アイドルトーンの発生が抑制された優れた音質を提供することができる。
【００５５】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態にかかるＤ／Ａ変換装置の構成を示す図である。
【図２】本発明の一実施形態にかかるＤＥＭ処理部の構成を示す図である。
【図３】本発明の一実施形態にかかるＤＥＭ処理部の動作を説明するフローチャートである。
【図４】本発明の一実施形態にかかるＤＥＭ処理部の動作の具体例を説明する図である。
【図５】本発明の一実施形態にかかるＤＡＣ出力の周波数特性を示す図である。
【図６】スイッチド・キャパシタ型Ｄ／Ａ変換器の構成を示す図である。
【図７】Ｒ−２Ｒラダー抵抗型Ｄ／Ａ変換器の構成を示す図である。
【図８】従来のＤ／Ａ変換装置の構成を示す図である。
【図９】従来のＤＥＭ処理の具体例を説明する図である。
【図１０】従来のＤＡＣ出力の周波数特性を示す図である。
【符号の説明】
【００５７】
１０    インターポレーションフィルタ
２０    マルチビットΔΣ変調部
３０    ＤＥＭ処理部
３１    乱数発生部
３２    ベクトル演算部
３３    ベクトル量子化部
４０    Ｄ／Ａ変換器
５０    ＬＰＦ
１００  Ｄ／Ａ変換装置
２００  マルチビットΔΣ変調器
２１０  ＤＥＭ回路
２２０  Ｄ／Ａ変換器
３２０  加算部
３２１  ベクトル関数部
３２２  最小値検出部
３２３  加算部
【図１】
2006050202.tif 000005
【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図４】
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【図９】
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【図１０】
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