(57)【要約】      （修正有）【課題】層間絶縁膜を還元性雰囲気中で形成する際に供給される還元剤としての水素が、酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造を提供することを目的とする。【解決手段】電気的導電性及び水素透過性を有する上部電極２６−１、２６−２が金属酸化物強誘電体２５−１、２５−２に隣接し、更に、該上部電極２６−１、２６−２に接触する接触部分を含むと共に電気的導電性及び水素非透過性を有するローカル配線層１６２が設けられる。この構造によれば、該配線層１６２を形成した後に、コンタクトプラグ３２を含む層間絶縁膜２８を還元性雰囲気中で形成するので、水素が該配線層１６２及び該上部電極２６−１、２６−２を介して該金属酸化物強誘電体２５−１、２５−２中に拡散するのを防止或いは抑制することができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１の酸化物誘電体を含む第１の誘電体層と、
電気的導電性を有すると共に、前記第１の誘電体層に接する第１の導電体と、
前記第１の導電体に接触し且つ前記第１の導電体により前記第１の誘電体層から隔てられると共に水素非透過性を有する第１の接触部分を含み、電気的導電性を有する第１の配線層と、
を含む構造体。
【請求項２】
前記第１の配線層の全体が、水素非透過性を有することを特徴とする請求項１に記載の構造体。
【請求項３】
前記第１の接触部分により前記第１の導電体から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項１又は２に記載の構造体。
【請求項４】
電気的絶縁性及び水素非透過性を有すると共に、前記第１の配線層のうち少なくとも前記第１の接触部分を覆う第１の水素バリア層を、
更に含むことを特徴とする請求項１又は２に記載の構造体。
【請求項５】
前記第１の水素バリア層により前記第１の接触部分から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項４に記載の構造体。
【請求項６】
前記第１の配線層より高い導電率を有すると共に水素透過性を有し、且つ前記第１の配線層上に積層された第２の配線層を、
更に含むことを特徴とする請求項１又は２に記載の構造体。
【請求項７】
前記第２の配線層により前記第１の接触部分から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項６に記載の構造体。
【請求項８】
前記第１の配線層は、水素非透過性を有すると共に前記第１の接触部分から連続して延在し且つ前記第１の誘電体層及び前記第１の導電体から離間した第１の非接触部分を、
更に含むことを特徴とする請求項１乃至７のいずれかに記載の構造体。
【請求項９】
電気的絶縁性及び水素非透過性を有する第２の水素バリア層であって、前記第１の誘電体層と前記第１の非接触部分との間に介在して、前記第１の誘電体層及び前記第１の導電体を前記第１の非接触部分から分離する第２の水素バリア層と、
電気的絶縁性及び水素透過性を有すると共に、前記第１の非接触部分と前記第２の水素バリア層との間に介在する第２の絶縁膜とを、
更に含むことを特徴とする請求項８に記載の構造体。
【請求項１０】
前記第１の誘電体層から離間した第２の酸化物誘電体と、
電気的導電性を有すると共に、前記第１の誘電体層及び前記第１の導電体から離間し、且つ、前記第２の酸化物誘電体に接する第２の導電体と、
を更に含み、
前記第１の配線層は、前記第１の非接触部分を介して前記第１の接触部分に接続される第２の接触部分であって、前記第２の導電体に接触し且つ前記第２の導電体により前記第２の酸化物誘電体から隔てられると共に水素非透過性を有する第２の接触部分を含み、
前記第１の非接触部分は、前記第２の酸化物誘電体及び前記第２の導電体から離間することを特徴とする請求項８又は９に記載の構造体。
【請求項１１】
前記第１の配線層は、第１のローカル配線層からなり、
前記構造体は、
第１のグローバル配線層と、
前記第１のグローバル配線層と前記第１の配線層とを電気的に結合する第１のスイッチング素子とを、
更に含むことを特徴とする請求項１乃至１０のいずれかに記載の構造体。
【請求項１２】
第１のローカルエリア内に位置する第１の酸化物誘電体と、
電気的導電性及び水素透過性を有すると共に、前記第１のローカルエリア内に位置し、且つ、前記第１の酸化物誘電体に接する第１の水素透過性導電体と、
前記第１のローカルエリア内に位置すると共に、前記第１の酸化物誘電体から離間した第２の酸化物誘電体と、
電気的導電性及び水素透過性を有すると共に、前記第１のローカルエリア内に位置する第２の水素透過性導電体であって、前記第１の酸化物誘電体及び前記第１の水素透過性導電体から離間すると共に、前記第２の酸化物誘電体に接する第２の水素透過性導電体と、
電気的導電性及び水素非透過性を有すると共に前記第１のローカルエリア内に限って延在する第１のローカル配線層であって、前記第１の水素透過性導電体に接触すると共に前記第１の水素透過性導電体により前記第１の酸化物誘電体から隔てられた第１の接触部分と、前記第２の水素透過性導電体に接触すると共に前記第２の水素透過性導電体により前記第２の酸化物誘電体から隔てられた第２の接触部分と、前記第１の接触部分と前記第２の接触部分とを接続すると共に前記第１の酸化物誘電体及び前記第１の水素透過性導電体から離間し且つ前記第２の酸化物誘電体及び前記第２の水素透過性導電体から離間する第１の非接触部分と、を含む第１のローカル配線層と、
を含む構造体。
【請求項１３】
前記第１のローカル配線層により前記第１の水素透過性導電体及び前記第２の水素透過性導電体から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項１２に記載の構造体。
【請求項１４】
電気的絶縁性及び水素非透過性を有すると共に、前記第１の配線層のうち少なくとも前記第１の接触部分及び前記第２の接触部分を覆う第１の水素バリア層を、
更に含むことを特徴とする請求項１２又は１３に記載の構造体。
【請求項１５】
前記第１の水素バリア層により前記第１の接触部分及び前記第２の接触部分から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項１４に記載の構造体。
【請求項１６】
前記第１の配線層より高い導電率を有すると共に水素透過性を有し、且つ前記第１の配線層上に積層された第２の配線層を、
更に含むことを特徴とする請求項１２又は１３に記載の構造体。
【請求項１７】
前記第２の配線層により前記第１の配線層から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項１６に記載の構造体。
【請求項１８】
電気的絶縁性及び水素非透過性を有する第２の水素バリア層であって、前記第１の酸化物誘電体及び前記第２の酸化物誘電体と前記第１の非接触部分との間に介在して、前記第１の酸化物誘電体及び前記第１の水素透過性導電体を前記第１の非接触部分から分離すると共に、前記第２の酸化物誘電体及び前記第２の水素透過性導電体を前記第２の非接触部分から分離する第２の水素バリア層と、
電気的絶縁性及び水素透過性を有すると共に、前記第１の非接触部分と前記第２の水素バリア層との間に介在する第２の絶縁膜とを、
更に含むことを特徴とする請求項１２乃至１７のいずれかに記載の構造体。
【請求項１９】
前記第１の配線層は、第１のローカル配線層からなり、
前記構造体は、
第１のグローバル配線層と、
前記第１のグローバル配線層と前記第１の配線層とを電気的に結合する第１のスイッチング素子とを、
更に含むことを特徴とする請求項１２乃至１８のいずれかに記載の構造体。
【請求項２０】
第１のローカルエリア内に位置すると共に、第１の下部電極と、第１の上部電極と、前記第１の下部電極と前記第１の上部電極との間に介在された第１の酸化物誘電体膜とからなる第１のメモリキャパシタと、
前記第１のメモリキャパシタから離間し、且つ、前記第１のローカルエリア内に位置すると共に、第２の下部電極と、第２の上部電極と、前記第２の下部電極と前記第２の上部電極との間に介在された第２の酸化物誘電体膜とからなる第２のメモリキャパシタと、
電気的導電性及び水素非透過性を有すると共に前記第１のローカルエリア内に限って延在する第１のローカル配線層であって、前記第１の上部電極に接触すると共に前記第１の上部電極により前記第１の酸化物誘電体膜から隔てられた第１の接触部分と、前記第２の上部電極に接触すると共に前記第２の上部電極により前記第２の酸化物誘電体膜から隔てられた第２の接触部分と、前記第１の接触部分と前記第２の接触部分とを接続すると共に前記第１のメモリキャパシタ及び前記第２のメモリキャパシタから離間する第１の非接触部分と、を含む第１のローカル配線層と、
を含むメモリセル構造。
【請求項２１】
前記第１のローカル配線層により前記第１の水素透過性導電体及び前記第２の水素透過性導電体から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項２０に記載のメモリセル構造。
【請求項２２】
電気的絶縁性及び水素非透過性を有すると共に、前記第１の配線層のうち少なくとも前記第１の接触部分及び前記第２の接触部分を覆う第１の水素バリア層を、
更に含むことを特徴とする請求項２０又は２１に記載のメモリセル構造。
【請求項２３】
前記第１の水素バリア層により前記第１の接触部分及び前記第２の接触部分から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項２２に記載のメモリセル構造。
【請求項２４】
前記第１の配線層より高い導電率を有すると共に水素透過性を有し、且つ前記第１の配線層上に積層された第２の配線層を、
更に含むことを特徴とする請求項２０又は２１に記載のメモリセル構造。
【請求項２５】
前記第２の配線層により前記第１の配線層から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項２４に記載のメモリセル構造。
【請求項２６】
電気的絶縁性及び水素非透過性を有する第２の水素バリア層であって、前記第１の酸化物誘電体及び前記第２の酸化物誘電体と前記第１の非接触部分との間に介在して、前記第１の酸化物誘電体及び前記第１の水素透過性導電体を前記第１の非接触部分から分離すると共に、前記第２の酸化物誘電体及び前記第２の水素透過性導電体を前記第２の非接触部分から分離する第２の水素バリア層と、
電気的絶縁性及び水素透過性を有すると共に、前記第１の非接触部分と前記第２の水素バリア層との間に介在する第２の絶縁膜とを、
更に含むことを特徴とする請求項２０乃至２５のいずれかに記載のメモリセル構造。
【請求項２７】
第１のワードラインに電気的に結合された第１のゲート電極を有すると共に、第１の非反転ビットラインと前記第１の下部電極との間を電気的に結合する第１のスイッチングトランジスタと、
前記第１のワードラインに電気的に結合された第２のゲート電極を有すると共に、第１の反転ビットラインと前記第２の下部電極との間を電気的に結合する第２のスイッチングトランジスタと、
前記第１のワードラインに電気的に結合された第３のゲート電極を有すると共に、前記第１のローカル配線層と前記第１のグローバル配線層との間を電気的に結合する第３のスイッチングトランジスタと、
を更に含む請求項２０乃至２６のいずれかに記載のメモリセル構造。
【請求項２８】
第１のワードラインと、
第１の非反転ビットラインと、
第１の反転ビットラインと、
第１のグローバル配線層と、
第１の蓄積電極と、第１の対向電極と、前記第１の蓄積電極と前記第１の対向電極との間に介在された第１の酸化物誘電体膜とからなる第１のメモリキャパシタと、
第２の蓄積電極と、第２の対向電極と、前記第２の蓄積電極と前記第２の対向電極との間に介在された第２の酸化物誘電体膜とからなる第２のメモリキャパシタと、
電気的導電性及び水素非透過性を有する第１のローカル配線層であって、前記第１の対向電極に接触すると共に前記第１の対向電極により前記第１の酸化物誘電体膜から隔てられた第１の接触部分と、前記第２の対向電極に接触すると共に前記第２の対向電極により前記第２の酸化物誘電体膜から隔てられた第２の接触部分と、前記第１の接触部分と前記第２の接触部分とを接続すると共に前記第１のメモリキャパシタ及び前記第２のメモリキャパシタから離間する第１の非接触部分と、を含む第１のローカル配線層と、
前記第１のワードラインに電気的に結合された第１のゲート電極を有すると共に、前記第１の非反転ビットラインと前記第１の蓄積電極との間を電気的に結合する第１のスイッチングトランジスタと、
前記第１のワードラインに電気的に結合された第２のゲート電極を有すると共に、前記第１の反転ビットラインと前記第２の蓄積電極との間を電気的に結合する第２のスイッチングトランジスタと、
前記第１のワードラインに電気的に結合された第３のゲート電極を有すると共に、前記第１のローカル配線層と前記第１のグローバル配線層との間を電気的に結合する第３のスイッチングトランジスタと、
を含む半導体記憶装置。
【請求項２９】
前記第１のローカル配線層により前記第１の水素透過性導電体及び前記第２の水素透過性導電体から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項２８に記載の半導体記憶装置。
【請求項３０】
電気的絶縁性及び水素非透過性を有すると共に、前記第１の配線層のうち少なくとも前記第１の接触部分及び前記第２の接触部分を覆う第１の水素バリア層を、
更に含むことを特徴とする請求項２８又は２９に記載の半導体記憶装置。
【請求項３１】
前記第１の水素バリア層により前記第１の接触部分及び前記第２の接触部分から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項３０に記載の半導体記憶装置。
【請求項３２】
前記第１の配線層より高い導電率を有すると共に水素透過性を有し、且つ前記第１の配線層上に積層された第２の配線層を、
更に含むことを特徴とする請求項２８又は２９に記載の半導体記憶装置。
【請求項３３】
前記第２の配線層により前記第１の配線層から隔てられた第１の絶縁膜を、
更に含むことを特徴とする請求項３２に記載の半導体記憶装置。
【請求項３４】
電気的絶縁性及び水素非透過性を有する第２の水素バリア層であって、前記第１の接触部分を囲むと共に前記第１のメモリキャパシタの側面及び上面を覆い、且つ、前記第２の接触部分を囲むと共に前記第２のメモリキャパシタの側面及び上面を覆う第２の水素バリア層と、
電気的絶縁性及び水素透過性を有すると共に、前記第１の非接触部分と前記第２の水素バリア層との間に介在する第２の絶縁膜とを、
更に含むことを特徴とする請求項２８乃至３３のいずれかに記載の半導体記憶装置。
【請求項３５】
第１の酸化物誘電体と、
前記第１の酸化物誘電体に接すると共に電気的導電性を有する第１の導電体と、
前記第１の導電体を覆うと共に水素非透過性及び電気的導電性を有する第１の電気的導電性層状部分と、前記第１の電気的導電性層状部分から連続的に延在し且つ第１の酸化物誘電体と前記第１の導電体とを覆う共に水素非透過性及び電気的絶縁性を有する第１の電気的絶縁性層状部分とを含む水素バリア層構造と、
を含む構造体。
【請求項３６】
第１の酸化物誘電体を含む第１の誘電体層と、電気的導電性及び水素透過性を有すると共に前記第１の誘電体層に接する第１の水素透過性導電体とを含む第１の層構造を形成する工程と、
電気的導電性及び水素非透過性を有する第１の配線層であって、前記第１の水素透過性導電体に接触すると共に前記第１の水素透過性導電体により前記第１の誘電体層から隔てられた第１の接触部分を含む第１の配線層を、非還元性雰囲気中で形成する工程と、
前記第１の配線層により前記第１の接触部分から隔てられた第２の層構造を、還元性雰囲気中で形成する工程と、
を含む構造体の形成方法。
【請求項３７】
前記第２の層構造を形成する工程は、ＣＶＤ工程からなることを特徴とする請求項３６に記載の構造体の形成方法。
【請求項３８】
前記第１の層構造を形成する工程の後且つ前記第１の配線層を形成する工程前に、
電気的絶縁性及び水素非透過性を有すると共に、前記第１の接触部分の周囲であって前記第１の層構造の上面と、前記第１の層構造の側面とを覆う第２の水素バリア層を形成する工程を、
更に含むことを特徴とする請求項３６又は３７に記載の構造体の形成方法。
【請求項３９】
前記第２の水素バリア層を形成する工程の後且つ前記第１の配線層を形成する工程前に、
前記第２の水素バリア層上に第２の絶縁膜を形成する工程を、
更に含むことを特徴とする請求項３８に記載の構造体の形成方法。
【請求項４０】
前記第１の配線層を形成する工程は、前記第１の接触部分の形成と同時に、前記第１の接触部分から連続して延在し且つ前記第２の絶縁膜上に延在し、且つ前記第１の誘電体層及び前記第１の水素透過性導電体から離間した第１の非接触部分を形成する工程からなることを特徴とする請求項３９に記載の構造体の形成方法。
【請求項４１】
第１のローカルエリア内に、第１の酸化物誘電体と、前記第１の酸化物誘電体から離間した第２の酸化物誘電体とを形成する工程と、
前記第１のローカルエリア内に、電気的導電性及び水素透過性を有すると共に前記第１の酸化物誘電体に接する第１の水素透過性導電体と、電気的導電性及び水素透過性を有する第２の水素透過性導電体であって、前記第１の酸化物誘電体及び前記第１の水素透過性導電体から離間すると共に、前記第２の酸化物誘電体に接する第２の水素透過性導電体とを形成する工程と、
前記第１のローカルエリア内に、電気的導電性及び水素非透過性を有する第１のローカル配線層であって、前記第１の水素透過性導電体に接触すると共に前記第１の水素透過性導電体により前記第１の酸化物誘電体から隔てられた第１の接触部分と、前記第２の水素透過性導電体に接触すると共に前記第２の水素透過性導電体により前記第２の酸化物誘電体から隔てられた第２の接触部分と、前記第１の接触部分と前記第２の接触部分とを接続すると共に前記第１の酸化物誘電体及び前記第１の水素透過性導電体から離間すると共に前記第２の酸化物誘電体及び前記第２の水素透過性導電体から離間する第１の非接触部分と、を含む第１のローカル配線層を、非還元性雰囲気中で形成する工程と、
前記第１のローカル配線層により前記第１の接触部分から隔てられた第１の層構造を還元性雰囲気中で形成する工程と、
を含む構造体の形成方法。
【請求項４２】
第１のローカルエリア内に、第１の下部電極と、第１の上部電極と、前記第１の下部電極と前記第１の上部電極との間に介在された第１の酸化物誘電体膜とからなる第１のメモリキャパシタと、前記第１のメモリキャパシタから離間し、且つ、第２の下部電極と、第２の上部電極と、前記第２の下部電極と前記第２の上部電極との間に介在された第２の酸化物誘電体膜とからなる第２のメモリキャパシタとを形成する工程と、
前記第１のローカルエリア内に、電気的導電性及び水素非透過性を有する第１のローカル配線層であって、前記第１の上部電極に接触すると共に前記第１の上部電極により前記第１の酸化物誘電体膜から隔てられた第１の接触部分と、前記第２の上部電極に接触すると共に前記第２の上部電極により前記第２の酸化物誘電体膜から隔てられた第２の接触部分と、前記第１の接触部分と前記第２の接触部分とを接続すると共に前記第１のメモリキャパシタ及び前記第２のメモリキャパシタから離間する第１の非接触部分と、を含む第１のローカル配線層、非還元性雰囲気中で形成する工程と、
前記第１のローカル配線層により前記第１の接触部分から隔てられた第１の層構造を還元性雰囲気中で形成する工程と、
を含むメモリセル構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物誘電体を含む半導体装置及びその製造方法に関し、特に、金属酸化物誘電体膜を含むメモリセル間の電気的相互接続を提供するローカル配線の周囲の構造及びその製造方法、並びに、該構造を含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置中に使用される配線は、グローバル配線と、ローカル配線とに分類することができる。グローバル配線は、長距離間の電気的接続を提供するものである。よって、グローバル配線は、一般的には、その配線遅延を低減するため、低抵抗率を有する導電性材料から構成される。一方、ローカル配線は、前述のグローバル配線に比べ、短距離間の電気的接続を提供するものである。よって、ローカル配線は、一般に、配線遅延の低減に対する要求の程度もグローバル配線のそれに比べ低い。このため、ローカル配線は、グローバル配線に比べ高い抵抗率を有する導電性材料から構成され得る。
【０００３】
前述の既知事項を、半導体記憶装置を例に取り説明する。半導体記憶装置は、多くのメモリセルの２次元マトリックス配列を含む。そして、各メモリセルは、少なくとも１つのキャパシタと少なくとも１つのスイッチングトランジスタとを含む。よって、半導体記憶装置のメモリセルアレイは、多くのキャパシタを有する。メモリセルの数の増大は、記憶容量の増大につながるので好ましい。しかし、メモリセルの数の増大は、配線遅延に係る問題を引き起こす傾向にある。
【０００４】
ある１つの配線に接続される容量が増大することで、配線遅延量が増大する傾向にある。取り分け、ある１つのグローバル配線に非常に多くのキャパシタが接続され、該グローバル配線に接続されるトータル容量が大きい場合、該グローバル配線は、大きな配線遅延を有する傾向にある。従って、一般的には、メモリセルのローカル領域内の複数のキャパシタ間の電気的接続を提供するローカル配線を設ける。そして、該ローカル配線を、スイッチングトランジスタを介してグローバル配線に接続させることで、グローバル配線に接続される容量を減少させる。この構成は、半導体記憶装置が高速動作特性を有することを可能にする。
【０００５】
ローカル配線は、グローバル配線と比較して、その距離が短いため、ローカル配線を構成する導電性物質の抵抗率の低減要求が、グローバル配線のそれと比較して、低い。例えば、グローバル配線がアルミニウム（Ａｌ）で構成され得るのに対し、ローカル配線は、アルミニウムより抵抗率の高い導電性物質、即ち、窒化チタン（ＴｉＮ）で構成され得る。特許文献１は、窒化チタン（ＴｉＮ）で構成されたローカル配線を開示する。
【特許文献１】特開平１１−５４７１６号公報（段落番号００３５、第１３図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、前述のメモリセルアレイの集積度の増加の要求が、次第に高まってきている。該メモリセルアレイの集積度を高めるためには、各メモリセルを微細化すると共にキャパシタの高い静電容量を確保する技術が要求される。該要求に対応して、キャパシタを構成するキャパシタ誘電体として、金属酸化物強誘電体又は金属酸化物高誘電体を用いることが知られている。
【０００７】
一方、金属酸化物強誘電体又は金属酸化物高誘電体の還元は、これらの強誘電特性又は高誘電特性を劣化させることが知られている。具体的には、水素が金属酸化物強誘電体又は金属酸化物高誘電体と還元反応することで、強誘電特性又は高誘電特性が劣化する。金属酸化物強誘電体又は金属酸化物高誘電体からなるキャパシタ誘電体を有するキャパシタの上部電極は、コンタクトホールを介して、配線層に接触する。一般に、該配線層の形成後、キャパシタの上方に層間絶縁膜や、該層間絶縁膜のコンタクトホール中に導電性コンタクトプラグをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖｅｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。このＣＶＤ法による工程において、還元剤として機能する水素が発生する。即ち、キャパシタの上部電極に接触する配線層の形成後に行われたＣＶＤ工程等の製造工程において、還元剤として機能する水素が発生する。
【０００８】
しかし、前述の上部電極に接触する配線層は、一般に、窒化チタン（ＴｉＮ）やアルミニウム（Ａｌ）等の、水素透過性導電性物質で構成される。また、前述の上部電極も水素透過性導電性物質で構成される。よって、水素が、コンタクトホール中の該配線層及び該上部電極を介し、キャパシタ誘電体中に侵入し、キャパシタ誘電体を構成する金属酸化物強誘電体又は金属酸化物高誘電体と、該侵入した水素とが還元反応を起こし、該キャパシタ誘電体の強誘電特性又は高誘電特性が劣化する可能性がある。この劣化により、キャパシタの高い静電容量を確保することが困難になる。結果、各メモリセルを微細化が困難となり、更に、該メモリセルアレイの集積度を高めることが困難となるという問題があった。
【０００９】
そこで、本発明の目的は、前述した問題のない半導体記憶装置を提供することである。
【００１０】
更に、本発明の目的は、前述した問題のない半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、第１の酸化物誘電体を含む第１の誘電体層と、電気的導電性を有すると共に前記第１の誘電体層に接する第１の導電体と、前記第１の導電体に接触し且つ前記第１の導電体により前記第１の誘電体層から隔てられると共に水素非透過性を有する第１の接触部分を含み、電気的導電性を有する第１の配線層と、を含む構造体を提供する。
【００１２】
更に、本発明は、第１の酸化物誘電体を含む第１の誘電体層と、電気的導電性及び水素透過性を有すると共に前記第１の誘電体層に隣接する第１の水素透過性導電体とを含む第１の層構造を形成する工程と、電気的導電性及び水素非透過性を有する第１の配線層であって、前記第１の水素透過性導電体に接触すると共に前記第１の水素透過性導電体により前記第１の誘電体層から隔てられた第１の接触部分を含む第１の配線層を、非還元性雰囲気中で形成する工程と、前記第１の配線層により前記第１の接触部分から隔てられた第２の層構造を、還元性雰囲気中で形成する工程と、を含む構造体の形成方法を提供する。
【発明の効果】
【００１３】
本発明によれば、酸化物誘電体を形成した後、ある層構造を還元性雰囲気中で形成する際に供給される還元剤としての水素が、該酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造が提供される。電気的導電性及び水素透過性を有する導電体が該酸化物誘電体に隣接して存在し、更に、該酸化物誘電体に接触する接触部分を含むと共に電気的導電性及び水素非透過性を有する配線層が設けられる。この構造によれば、水素が該配線層を介して該酸化物誘電体中に拡散されることはない。即ち、電気的導電性及び水素非透過性を有し水素バリア層として機能する該配線層を形成した後に、ある層構造を還元性雰囲気で形成する。該配線層が水素非透過性即ち水素バリア性を有するので、水素が該配線層及び該導電体を介して該酸化物誘電体中に拡散するのを防止或いは抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態につき、図面を参照して詳細に説明する。ここでは、ＦｅＲＡＭのメモリセル中の金属酸化物強誘電体キャパシタに本発明を適用する。
【００１５】
本願において、用語「ローカル配線（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）」とは、ある１つの特定のローカルエリア内に限定して延在すると共に、該特定のローカルエリア内に設けられた複数の素子の間の電気的相互接続を提供する配線を意味する。用語「グローバル配線（Ｇｌｏｂａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）とは、該特定のローカルエリア内に限定されず該特定のローカルエリア外に亘り延在すると共に、該特定のローカルエリア外に設けられた複数の素子であって、該特定のローカルエリアと異なる１つのローカルエリア内に局在していない該複数の素子の間の電気的相互接続、或いは、該特定のローカルエリア内に設けられた素子と該特定のローカルエリア外に設けられた素子との間の電気的相互接続を提供する配線を意味する。
【００１６】
（１）第１実施形態
本実施形態によれば、強誘電体キャパシタを有するＦｅＲＡＭセルの２次元マトリックスアレイと、該アレイに隣接する論理回路とを含む半導体記憶装置を提供する。
【００１７】
（半導体記憶装置の構造）
図１は、本発明に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイの構成の一部を示す部分等価回路図である。本実施形態に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイは、複数のビットライン対と、複数のワードラインと、該複数のビットラインと該複数のワードラインとの複数の交差点に設けられたＦｅＲＡＭセルとを含む。このＦｅＲＡＭセルは、１つのスイッチングトランジスタと、１つのメモリキャパシタとから構成される。
【００１８】
各メモリキャパシタは、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。スイッチングトランジスタは、電界効果型トランジスタ、典型的には、ＭＯＳトランジスタで構成することができる。電界効果型トランジスタの制御電極、即ち、ゲート電極は、ワードラインに接続され、該ワードラインを介して伝送された制御信号を受ける。前述のメモリキャパシタの蓄積電極は、スイッチングトランジスタを介してビットラインに接続され、該ビットラインを介して伝送されたデータを受け、記憶する。
【００１９】
ビットラインの１対は、データを伝送するビットラインと、該データの反転データを伝送する反転ビットラインとから構成される。ある１つのＦｅＲＡＭセルが、ある１つのビットラインに接続されて、該ビットラインにより伝送されるデータを記憶する。別の１つのＦｅＲＡＭセルが、該ＦｅＲＡＭセルに隣接して配置され、且つ該ビットラインと対を成す反転ビットラインに接続されて、該反転ビットラインにより伝送される反転データを記憶する。即ち、互いに隣接し対を成す２つのビットラインにそれぞれ接続される２つのＦｅＲＡＭセルは、互いに隣接し対を成す。該対を成すＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのそれぞれのゲート電極は、ある１つの共通のワードラインに接続され、該共通のワードラインにより伝送された共通の制御信号を受ける。
【００２０】
本実施形態において、１つのローカル配線は、互いに隣接し対を成す２つのビットラインにそれぞれ接続されると共に互いに隣接して配置される１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの対向電極間の電気的相互接続を提供する。即ち、１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの対向電極は、１つのローカル配線を介して互いに電気的に接続される。該ローカル配線は、更に、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタとは別の１つのスイッチングトランジスタを介しグローバル配線に接続される。該グローバル配線は、プレートラインで構成される。グローバル配線としての該プレートラインと前述のローカル配線との間の該スイッチングトランジスタは、ゲート電極を有し、該ゲート電極は、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのゲート電極が接続される前述の共通のワードラインに接続され、該共通のワードラインにより伝送された共通の制御信号を受ける。即ち、１つの共通のワードラインに、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのゲート電極と、グローバル配線としてのプレートラインとローカル配線との間に配置されるスイッチングトランジスタのゲート電極とが接続されることで、該３つのスイッチングトランジスタは、共通の制御信号により制御される。
【００２１】
従って、１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタと、ローカル配線とプレートラインとの間に配置されるスイッチングトランジスタとが、共通の制御信号により導通状態となる。従って、非反転信号からなるデータ及び反転信号からなる反転データが、１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタの対向電極は、グローバル配線としてのプレートラインと電気的に接続され、該プレートラインは、該メモリキャパシタが提供する容量を持つ。しかし、このグローバル配線としてのプレートラインには、メモリキャパシタへのデータの書き込み時及びメモリキャパシタからのデータの読み出し時を除いて、メモリキャパシタが電気的に接続されない。よって、プレートラインからなるグローバル配線は、顕著な配線遅延の問題を本質的に有しない。一方、各ローカル配線には、２つのメモリキャパシタが常時電気的に接続されている。しかし、各ローカル配線の配線距離は、グローバル配線のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【００２２】
図１は、隣接する８つのＦｅＲＡＭセル、即ち第１乃至第８のＦｅＲＡＭセルＣＥＬＬ０１１、ＣＥＬＬ０１２、ＣＥＬＬ０２１、ＣＥＬＬ０２２、ＣＥＬＬ１１１、ＣＥＬＬ１１２、ＣＥＬＬ１２１、ＣＥＬＬ１２２の構造を示す。
【００２３】
第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２とは、１対のビットラインＢＬ０と反転ビットライン／ＢＬ０とにそれぞれ接続されると共に、ワードラインＷＬ０に共通に接続される。更に、第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２とは、第１のローカル配線ＬＯＣＡＬ１に共通に接続される。該第１のローカル配線ＬＯＣＡＬ１は、スイッチングトランジスタＴｒ０１３を介して、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。該スイッチングトランジスタＴｒ０１３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続される。
【００２４】
第１のＦｅＲＡＭセルＣＥＬＬ０１１は、スイッチングトランジスタＴｒ０１１とメモリキャパシタＣ０１１との１対から構成される。該スイッチングトランジスタＴｒ０１１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ０１１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０１１を介してビットラインＢＬ０に接続され、該ビットラインＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０１１の対向電極は、第１のローカル配線ＬＯＣＡＬ１を介してメモリキャパシタＣ０１２の対向電極と接続されると共に、第１のローカル配線ＬＯＣＡＬ１及びスイッチングトランジスタＴｒ０１３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【００２５】
第２のＦｅＲＡＭセルＣＥＬＬ０１２は、スイッチングトランジスタＴｒ０１２とメモリキャパシタＣ０１２との１対から構成される。該スイッチングトランジスタＴｒ０１２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ０１２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０１２を介して反転ビットライン／ＢＬ０に接続され、該反転ビットライン／ＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０１２の対向電極は、第１のローカル配線ＬＯＣＡＬ１を介してメモリキャパシタＣ０１１の対向電極と接続されると共に、第１のローカル配線ＬＯＣＡＬ１及びスイッチングトランジスタＴｒ０１３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【００２６】
ビットラインＢＬ０のデータ及び反転ビットライン／ＢＬ０の反転データが、１対のメモリキャパシタＣ０１１、Ｃ０１２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ０１１、Ｃ０１２の対向電極は、第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０と電気的に接続され、該プレートラインＰＬ０は、該メモリキャパシタＣ０１１、Ｃ０１２が提供する容量を持つ。しかし、この第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０には、該メモリキャパシタＣ０１１、Ｃ０１２へのデータの書き込み時及び該メモリキャパシタＣ０１１、Ｃ０１２からのデータの読み出し時を除いて、該メモリキャパシタＣ０１１、Ｃ０１２が電気的に接続されない。よって、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１は、顕著な配線遅延の問題を本質的に有しない。一方、第１のローカル配線ＬＯＣＡＬ１には、２つのメモリキャパシタＣ０１１、Ｃ０１２が常時電気的に接続されている。しかし、第１のローカル配線ＬＯＣＡＬ１の配線距離は、第１のグローバル配線ＧＬＯＢＡＬ１のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【００２７】
第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２とは、１対のビットラインＢＬ０と反転ビットライン／ＢＬ０とにそれぞれ接続されると共に、ワードラインＷＬ１に共通に接続される。更に、第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２とは、第２のローカル配線ＬＯＣＡＬ２に共通に接続される。該第２のローカル配線ＬＯＣＡＬ２は、スイッチングトランジスタＴｒ０２３を介して、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。該スイッチングトランジスタＴｒ０２３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続される。
【００２８】
第３のＦｅＲＡＭセルＣＥＬＬ０２１は、スイッチングトランジスタＴｒ０２１とメモリキャパシタＣ０２１との１対から構成される。該スイッチングトランジスタＴｒ０２１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ０２１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０２１を介してビットラインＢＬ０に接続され、該ビットラインＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０２１の対向電極は、第２のローカル配線ＬＯＣＡＬ２を介してメモリキャパシタＣ０２２の対向電極と接続されると共に、第２のローカル配線ＬＯＣＡＬ２及びスイッチングトランジスタＴｒ０２３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【００２９】
第４のＦｅＲＡＭセルＣＥＬＬ０２２は、スイッチングトランジスタＴｒ０２２とメモリキャパシタＣ０２２との１対から構成される。該スイッチングトランジスタＴｒ０２２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ０２２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０２２を介して反転ビットライン／ＢＬ０に接続され、該反転ビットライン／ＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０２２の対向電極は、第２のローカル配線ＬＯＣＡＬ２を介してメモリキャパシタＣ０２１の対向電極と接続されると共に、第２のローカル配線ＬＯＣＡＬ２及びスイッチングトランジスタＴｒ０２３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【００３０】
ビットラインＢＬ０のデータ及び反転ビットライン／ＢＬ０の反転データが、１対のメモリキャパシタＣ０２１、Ｃ０２２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ０２１、Ｃ０２２の対向電極は、第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０と電気的に接続され、該プレートラインＰＬ０は、該メモリキャパシタＣ０２１、Ｃ０２２が提供する容量を持つ。しかし、この第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０には、該メモリキャパシタＣ０２１、Ｃ０２２へのデータの書き込み時及び該メモリキャパシタＣ０２１、Ｃ０２２からのデータの読み出し時を除いて、該メモリキャパシタＣ０２１、Ｃ０２２が電気的に接続されない。よって、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１は、顕著な配線遅延の問題を本質的に有しない。一方、第２のローカル配線ＬＯＣＡＬ２には、２つのメモリキャパシタＣ０２１、Ｃ０２２が常時電気的に接続されている。しかし、第２のローカル配線ＬＯＣＡＬ２の配線距離は、第１のグローバル配線ＧＬＯＢＡＬ１のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【００３１】
第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２とは、１対のビットラインＢＬ１と反転ビットライン／ＢＬ１とにそれぞれ接続されると共に、ワードラインＷＬ０に共通に接続される。更に、第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２とは、第３のローカル配線ＬＯＣＡＬ３に共通に接続される。該第３のローカル配線ＬＯＣＡＬ３は、スイッチングトランジスタＴｒ１１３を介して、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。該スイッチングトランジスタＴｒ１１３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続される。
【００３２】
第５のＦｅＲＡＭセルＣＥＬＬ１１１は、スイッチングトランジスタＴｒ１１１とメモリキャパシタＣ１１１との１対から構成される。該スイッチングトランジスタＴｒ１１１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ１１１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１１１を介してビットラインＢＬ１に接続され、該ビットラインＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１１１の対向電極は、第３のローカル配線ＬＯＣＡＬ３を介してメモリキャパシタＣ１１２の対向電極と接続されると共に、第３のローカル配線ＬＯＣＡＬ３及びスイッチングトランジスタＴｒ１１３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【００３３】
第６のＦｅＲＡＭセルＣＥＬＬ１１２は、スイッチングトランジスタＴｒ１１２とメモリキャパシタＣ１１２との１対から構成される。該スイッチングトランジスタＴｒ１１２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ１１２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１１２を介して反転ビットライン／ＢＬ１に接続され、該反転ビットライン／ＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１１２の対向電極は、第３のローカル配線ＬＯＣＡＬ３を介してメモリキャパシタＣ１１１の対向電極と接続されると共に、第３のローカル配線ＬＯＣＡＬ３及びスイッチングトランジスタＴｒ１１３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【００３４】
ビットラインＢＬ１のデータ及び反転ビットライン／ＢＬ１の反転データが、１対のメモリキャパシタＣ１１１、Ｃ１１２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ１１１、Ｃ１１２の対向電極は、第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１と電気的に接続され、該プレートラインＰＬ１は、該メモリキャパシタＣ１１１、Ｃ１１２が提供する容量を持つ。しかし、この第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１には、該メモリキャパシタＣ１１１、Ｃ１１２へのデータの書き込み時及び該メモリキャパシタＣ１１１、Ｃ１１２からのデータの読み出し時を除いて、該メモリキャパシタＣ１１１、Ｃ１１２が電気的に接続されない。よって、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２は、顕著な配線遅延の問題を本質的に有しない。一方、第３のローカル配線ＬＯＣＡＬ３には、２つのメモリキャパシタＣ１１１、Ｃ１１２が常時電気的に接続されている。しかし、第３のローカル配線ＬＯＣＡＬ３の配線距離は、第２のグローバル配線ＧＬＯＢＡＬ２のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【００３５】
第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２とは、１対のビットラインＢＬ１と反転ビットライン／ＢＬ１とにそれぞれ接続されると共に、ワードラインＷＬ１に共通に接続される。更に、第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２とは、第４のローカル配線ＬＯＣＡＬ４に共通に接続される。該第４のローカル配線ＬＯＣＡＬ４は、スイッチングトランジスタＴｒ１２３を介して、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。該スイッチングトランジスタＴｒ１２３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続される。
【００３６】
第７のＦｅＲＡＭセルＣＥＬＬ１２１は、スイッチングトランジスタＴｒ１２１とメモリキャパシタＣ１２１との１対から構成される。該スイッチングトランジスタＴｒ１２１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ１２１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１２１を介してビットラインＢＬ１に接続され、該ビットラインＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１２１の対向電極は、第４のローカル配線ＬＯＣＡＬ４を介してメモリキャパシタＣ１２２の対向電極と接続されると共に、第４のローカル配線ＬＯＣＡＬ４及びスイッチングトランジスタＴｒ１２３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【００３７】
第８のＦｅＲＡＭセルＣＥＬＬ１２２は、スイッチングトランジスタＴｒ１２２とメモリキャパシタＣ１２２との１対から構成される。該スイッチングトランジスタＴｒ１２２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ１２２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１２２を介して反転ビットライン／ＢＬ１に接続され、該反転ビットライン／ＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１２２の対向電極は、第４のローカル配線ＬＯＣＡＬ４を介してメモリキャパシタＣ１２１の対向電極と接続されると共に、第４のローカル配線ＬＯＣＡＬ４及びスイッチングトランジスタＴｒ１２３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【００３８】
ビットラインＢＬ１のデータ及び反転ビットライン／ＢＬ１の反転データが、１対のメモリキャパシタＣ１２１、Ｃ１２２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ１２１、Ｃ１２２の対向電極は、第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１と電気的に接続され、該プレートラインＰＬ１は、該メモリキャパシタＣ１２１、Ｃ１２２が提供する容量を持つ。しかし、この第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１には、該メモリキャパシタＣ１２１、Ｃ１２２へのデータの書き込み時及び該メモリキャパシタＣ１２１、Ｃ１２２からのデータの読み出し時を除いて、該メモリキャパシタＣ１２１、Ｃ１２２が電気的に接続されない。よって、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２は、顕著な配線遅延の問題を本質的に有しない。一方、第４のローカル配線ＬＯＣＡＬ４には、２つのメモリキャパシタＣ１２１、Ｃ１２２が常時電気的に接続されている。しかし、第４のローカル配線ＬＯＣＡＬ４の配線距離は、第２のグローバル配線ＧＬＯＢＡＬ２のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【００３９】
本実施形態に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイの構成の一部を、図１に示す部分等価回路図を参照して説明した。以下、ＦｅＲＡＭセルに含まれる強誘電体キャパシタの金属酸化物誘電体を水素による還元から保護する保護構造につき、図面を参照して詳細に説明する。
【００４０】
図２は、本実施形態に係る半導体記憶装置に含まれる強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、該半導体記憶装置に含まれる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す部分縦断面図である。
【００４１】
本実施形態に係る半導体記憶装置は、前述したように、ＦｅＲＡＭセルの２次元マトリックスアレイと、該アレイに隣接する論理回路とを含む。該ＦｅＲＡＭセルの２次元マトリックスアレイは、図１を参照して前述した複数対のＦｅＲＡＭセルを含む。図２は、１対のＦｅＲＡＭセルと、該１対のＦｅＲＡＭセルに隣接して設けられる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す。
【００４２】
半導体記憶装置は、Ｐ型単結晶半導体基板上に設けられる。当該Ｐ型単結晶半導体基板は、第１の素子領域１１００と、第２の素子領域１２００と、第３の素子領域１３００とを含む。第１の素子領域１１００は、ＰチャネルＭＯＳトランジスタ１１０を含む。第２の素子領域１２００は、ＮチャネルＭＯＳトランジスタ１２０を含む。第３の素子領域１３００は、前述の１対のＦｅＲＡＭセル１００を含む。図２に示される１対のＦｅＲＡＭセル１００は、図１に示す第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２との１対、第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２との１対、第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２との１対、又は、第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２との１対に相当する。いずれの対も、その構造は同一である。図２には、ＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方、並びに、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのソース／ドレイン領域の一方が示されている。
【００４３】
図３は、図２に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。以下、図２及び図３を参照して、本発明の第１の実施形態に係る半導体装置の構造の一部につき詳細に説明する。
【００４４】
Ｐ型単結晶半導体基板１の主面は、フィールド酸化膜２からなる素子分離領域と、該フィールド酸化膜２により画定される活性領域とを含む。更に、前述したように、Ｐ型単結晶半導体基板１は、第１の素子領域１１００と、第２の素子領域１２００と、第３の素子領域１３００とを含む。第１の素子領域１１００には、Ｎウェル３が設けられ、該Ｎウェル３には、ＰチャネルＭＯＳトランジスタ１１０が設けられる。第２の素子領域１２００には、Ｐウェル４が設けられ、該Ｐウェル４には、ＮチャネルＭＯＳトランジスタ１２０が設けられる。第３の素子領域１３００には、Ｐウェル５が設けられ、該Ｐウェル５には、１対のＦｅＲＡＭセル１００が設けられる。Ｐウェル４は、Ｎウェル３から離間し、Ｐウェル５は、Ｐウェル４から離間する。Ｐウェル４は、Ｎウェル３とＰウェル５との間に配置される。
【００４５】
ＰチャネルＭＯＳトランジスタ１１０は、Ｐ＋高濃度不純物拡散領域１４−１、１４−２と、Ｐ−低濃度不純物拡散領域８−１、８−２と、第１のゲート絶縁膜６−１と、第１のゲート電極７−１と、第１のサイドウォール絶縁膜１１とを含む。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、ソース／ドレイン領域を構成する。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、Ｎウェル３中に互いに離間して設けられる。Ｐ−低濃度不純物拡散領域８−１、８−２は、Ｐ＋高濃度不純物拡散領域１４−１、１４−２の内側に隣接すると共に、Ｎウェル３中にチャネル領域を介して互いに離間して設けられる。第１のゲート絶縁膜６−１は、Ｐ−低濃度不純物拡散領域８−１、８−２の間で画定されるＮウェル３中のチャネル領域上に設けられる。第１のゲート電極７−１は、第１のゲート絶縁膜６−１上に設けられる。第１のサイドウォール絶縁膜１１は、第１のゲート電極７−１の側壁に設けられる。Ｐ−低濃度不純物拡散領域８−１、８−２は、第１の水平方向において、第１のサイドウォール絶縁膜１１とオーバーラップする。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、第１のサイドウォール絶縁膜１１直下のＰ−低濃度不純物拡散領域８−１、８−２により、第１のゲート電極７−１からオフセットされることで、第１のゲート電極７−１の底部の角での電界を緩和する。
【００４６】
尚、本願において、「第１の水平方向」とは、Ｐ型単結晶半導体基板１の主面に平行な方向であって、１対のＦｅＲＡＭセル１００の２つのキャパシタが互いに離間する方向を意味する。
【００４７】
ＮチャネルＭＯＳトランジスタ１２０は、Ｎ＋高濃度不純物拡散領域１３−１、１３−２と、Ｎ−低濃度不純物拡散領域９−１、９−２と、第２のゲート絶縁膜６−２と、第２のゲート電極７−２と、第２のサイドウォール絶縁膜１２とを含む。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、ソース／ドレイン領域を構成する。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、Ｐウェル４中に互いに離間して設けられる。Ｎ−低濃度不純物拡散領域９−１、９−２は、Ｎ＋高濃度不純物拡散領域１３−１、１３−２の内側に隣接すると共に、Ｐウェル４中にチャネル領域を介して互いに離間して設けられる。第２のゲート絶縁膜６−２は、Ｎ−低濃度不純物拡散領域９−１、９−２の間で画定されるＰウェル４中のチャネル領域上に設けられる。第２のゲート電極７−２は、第２のゲート絶縁膜６−２上に設けられる。第２のサイドウォール絶縁膜１２は、第２のゲート電極７−２の側壁に設けられる。Ｎ−低濃度不純物拡散領域９−１、９−２は、第１の水平方向において、第２のサイドウォール絶縁膜１２とオーバーラップする。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、第２のサイドウォール絶縁膜１２直下のＮ−低濃度不純物拡散領域９−１、９−２により、第２のゲート電極７−２からオフセットされることで、第２のゲート電極７−２の底部の角での電界を緩和する。
【００４８】
１対のＦｅＲＡＭセル１００は、Ｐウェル５に設けられる。１対のＦｅＲＡＭセル１００は、第１及び第２のＦｅＲＡＭセルからなり、第１のＦｅＲＡＭセルは、スイッチングトランジスタと、第１のキャパシタ１３０との１対からなる。第２のＦｅＲＡＭセルは、別のスイッチングトランジスタと、第２のキャパシタ１４０との１対からなる。第１及び第２のＦｅＲＡＭセルは、スタック型メモリセルである。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ対応するスイッチングトランジスタの上方に設けられる。
【００４９】
第１のＦｅＲＡＭセルのスイッチングトランジスタ及び第２のＦｅＲＡＭセルのスイッチングトランジスタが、Ｐウェル５内に互いに離間して設けられる。更に、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタが、Ｐウェル５内に設けられる。グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタは、前述の第１のＦｅＲＡＭセルのスイッチングトランジスタ及び第２のＦｅＲＡＭセルのスイッチングトランジスタの間に配置されると共に、該両スイッチングトランジスタからフィールド酸化膜２を介して分離する。Ｎ＋高濃度不純物拡散領域１３−３は、Ｐウェル５中に設けられ、第１のＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方を構成する。Ｎ＋高濃度不純物拡散領域１０−４は、前述のＮ＋高濃度不純物拡散領域１３−３からフィールド酸化膜２を介して分離されて、Ｐウェル５中に設けられる。該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのソース／ドレイン領域の一方を構成する。Ｎ＋高濃度不純物拡散領域１３−５は、前述のＮ＋高濃度不純物拡散領域１３−４からフィールド酸化膜２を介して分離され、Ｐウェル５中に設けられる。該Ｎ＋高濃度不純物拡散領域１３−５は、第２のＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方を構成する。
【００５０】
第１の層間絶縁膜１５が、Ｐ型単結晶半導体基板１上、フィールド酸化膜２上、ＰチャネルＭＯＳトランジスタ１１０上及びＮチャネルＭＯＳトランジスタ１２０上、並びに、第１及び第２のＦｅＲＡＭセルのスイッチングトランジスタ上、及び、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタ上に亘り延在する。
【００５１】
更に、第１の導電性コンタクトプラグ１６が第１の層間絶縁膜１５中に設けられる。第１の導電性コンタクトプラグ１６は、第１の層間絶縁膜１５を貫通し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に接触する。第２の導電性コンタクトプラグ１７が第１の層間絶縁膜１５中に設けられる。第２の導電性コンタクトプラグ１７は、第１の層間絶縁膜１５を貫通し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に接触する。第３の導電性コンタクトプラグ１８が第１の層間絶縁膜１５中に設けられる。第３の導電性コンタクトプラグ１８は、第１の層間絶縁膜１５を貫通し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に接触する。第４の導電性コンタクトプラグ１９が第１の層間絶縁膜１５中に設けられる。第４の導電性コンタクトプラグ１９は、第１の層間絶縁膜１５を貫通し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に接触する。第５の導電性コンタクトプラグ２０が第１の層間絶縁膜１５中に設けられる。第５の導電性コンタクトプラグ２０は、第１の層間絶縁膜１５を貫通し、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−４に接触する。
【００５２】
第２の層間絶縁膜２１が、第１の層間絶縁膜１５上に延在する。第６の導電性コンタクトプラグ２２が第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体中に設けられる。第６の導電性コンタクトプラグ２２は、第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体を貫通し、第１のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−３に接触する。第７の導電性コンタクトプラグ２３が第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体中に設けられる。第７の導電性コンタクトプラグ２３は、第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体を貫通し、第２のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−５に接触する。
【００５３】
第１のＦｅＲＡＭセルは、スイッチングトランジスタの上方に設けられた第１のキャパシタ１３０を含む。第２のＦｅＲＡＭセルは、スイッチングトランジスタの上方に設けられた第２のキャパシタ１４０を含む。第１のキャパシタ１３０及び第２のキャパシタ１４０は、図１を参照して前述したメモリキャパシタとして機能する。
【００５４】
第１のキャパシタ１３０は、第１の下部電極２４−１と、第１の上部電極２６−１と、該第１の下部電極２４−１と該第１の上部電極２６−１との間に設けられた第１の金属酸化物強誘電体膜２５−１とからなる。第１の下部電極２４−１及び第１の上部電極２６−１は、それぞれ、図１を参照して前述した蓄積電極及び対向電極として機能する。蓄積電極としての第１の下部電極２４−１は、第２の層間絶縁膜２１上及び第６の導電性コンタクトプラグ２２上に設けられる。ここで、第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２と上部に接触する。第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介して第１のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該スイッチングトランジスタは、図１を参照して前述したビットラインに接続される。該スイッチングトランジスタは、更に、図示しないゲート電極を有し、該ゲート電極は、図１を参照して前述したワードラインに接続される。
【００５５】
第２のキャパシタ１４０は、第２の下部電極２４−２と、第２の上部電極２６−２と、該第２の下部電極２４−２と該第２の上部電極２６−２との間に設けられた第２の金属酸化物強誘電体膜２５−２とからなる。第２の下部電極２４−２及び第２の上部電極２６−２は、それぞれ、図１を参照して前述した蓄積電極及び対向電極として機能する。蓄積電極としての第２の下部電極２４−２は、第２の層間絶縁膜２１上及び第７の導電性コンタクトプラグ２３上に設けられる。ここで、第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３と上部に接触する。第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介して第２のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該スイッチングトランジスタは、図１を参照して前述したビットラインに接続される。該スイッチングトランジスタは、更に、図示しないゲート電極を有し、該ゲート電極は、図１を参照して前述したワードラインに接続される。
【００５６】
第１の絶縁性水素バリア層１５０が設けられる。該第１の絶縁性水素バリア層１５０は、電気的絶縁性を有すると共に、水素非透過性を有する。該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの側壁及び上部、並びに、第２の層間絶縁膜２１上であって第１のキャパシタ１３０及び第２のキャパシタ１４０の周囲及びそれらの間に亘り延在することで、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う。ここで、該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０の側壁及び上部、並びに、第２のキャパシタ１４０の側壁及び上部に接触する。
【００５７】
更に、第３の層間絶縁膜２７が設けられる。該第３の層間絶縁膜２７は、第１の絶縁性水素バリア層１５０上及び第２の層間絶縁膜２１上に亘り延在する。２つのコンタクトホールが設けられる、該２つのコンタクトホールは、第１のキャパシタ１３０の対向電極として機能する第１の上部電極２６−１の上面の一部上、並びに、第２のキャパシタ１４０の対向電極として機能する第２の上部電極２６−２の上面の一部上にそれぞれ位置する。該２つのコンタクトホールは、第３の層間絶縁膜２７と第１の絶縁性水素バリア層１５０との積層体を貫通し、該第１の上部電極２６−１の上面の一部と、該第２の上部電極２６−２の上面の一部とに達する。更なる１つのコンタクトホールが設けられる。該更なる１つのコンタクトホールは、第１のキャパシタ１３０及び第２のキャパシタ１４０の間に位置すると共に、前述の第５の導電性コンタクトプラグ２０上に位置する。該更なる１つのコンタクトホールは、第３の層間絶縁膜２７と第１の絶縁性水素バリア層１５０と第２の層間絶縁膜２１との積層体を貫通し、第１の層間絶縁膜１５の上部領域中に達する。該更なる１つのコンタクトホールは、従って、第１の層間絶縁膜１５の上面より低いレベルの底部を有する。
【００５８】
第１の水素非透過性ローカル配線層１６２が設けられる。該第１の水素非透過性ローカル配線層１６２は、電気的導電性を有すると共に、水素非透過性即ち水素バリア性を有する。該第１の水素非透過性ローカル配線層１６２は、第３の素子領域１３００内であって、第３の層間絶縁膜２７上及び前述の３つのコンタクトホール中に亘り延在する。具体的には、第１の水素非透過性ローカル配線層１６２は、図２及び図３に示すように、第１のキャパシタ１３０の上方及び第２のキャパシタ１４０の上方に延在し、更に、第１のキャパシタ１３０と第２のキャパシタ１４０との間に延在すると共に、前述の３つのコンタクトホール内にも延在する。第１の水素非透過性ローカル配線層１６２は、前述のコンタクトホールを介して、第１のキャパシタ１３０の対向電極として機能する該第１の上部電極２６−１と電気的に接触する。更に、第１の水素非透過性ローカル配線層１６２は、前述のコンタクトホールを介して、第２のキャパシタ１４０の対向電極として機能する該第２の上部電極２６−２と電気的に接触する。更に、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の間に位置すると共に、前述の第５の導電性コンタクトプラグ２０上に位置する前述のコンタクトホールを介して、該第５の導電性コンタクトプラグ２０と電気的に接触する。
【００５９】
前述したように、該第５の導電性コンタクトプラグ２０は、Ｎ＋高濃度不純物拡散領域１３−４に接触する。そして、該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間に設けられたスイッチングトランジスタのソース／ドレイン領域の一方を構成する。よって、第１の水素非透過性ローカル配線層１６２は、該第５の導電性コンタクトプラグ２０及び該スイッチングトランジスタを介してグローバル配線としてのプレートラインに電気的に接続される。即ち、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１からなる対向電極と、第２のキャパシタ１４０の第２の上部電極２６−２からなる対向電極との間の電気的接続を提供すると共に、両対向電極と該スイッチングトランジスタとの間の電気的接続を提供する。従って、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの対向電極は、第１の水素非透過性ローカル配線層１６２及び該スイッチングトランジスタを介して、プレートラインからなるグローバル配線に電気的に接続される。
【００６０】
図１を参照して前述したように、第１の水素非透過性ローカル配線層１６２と、プレートラインからなるグローバル配線との間に設けられた該スイッチングトランジスタのゲート電極は、第１のキャパシタ１３０と第２のキャパシタ１４０とにそれぞれ接続されたスイッチングトランジスタのゲート電極が接続された共通のワードラインに接続される。よって、該３つのスイッチングトランジスタは、共通の制御信号により制御される。よって、第１のキャパシタ１３０の蓄積電極である第１の下部電極２４−１及び第２のキャパシタ１４０の蓄積電極である第２の下部電極２４−２へ書き込まれる時或いは該電極から読み出される時に、該第１のキャパシタ１３０の対向電極である第１の上部電極２６−１及び該第２のキャパシタ１４０の対向電極である第２の上部電極２６−２は、プレートラインからなるグローバル配線に電気的に接続され、それ以外の時は電気的に分離される。即ち、メモリキャパシタへのデータの書き込み時及びメモリキャパシタからのデータの読み出し時を除いて、メモリキャパシタは、プレートラインからなるグローバル配線に電気的に接続されない。よって、プレートラインからなるグローバル配線は、顕著な配線遅延の可能性を有しない。一方、第１の水素非透過性ローカル配線層１６２には、第１のキャパシタ１３０及び第２のキャパシタ１４０が常時電気的に接続されている。しかし、第１の水素非透過性ローカル配線層１６２の配線は、１対のＦｅＲＡＭセル１００が設けられる第３の素子領域１３００に限定して延在するため、該第１の水素非透過性ローカル配線層１６２の配線距離は、グローバル配線に比べ非常に短い。従って、プレートラインからなるグローバル配線は、顕著な配線遅延の可能性を本質的に有しない。該第１の水素非透過性ローカル配線層１６２は、第２の水素バリア層として機能する。
【００６１】
第４の層間絶縁膜２８が設けられる。該第４の層間絶縁膜２８は、第１の素子領域１１００及び第２の素子領域１２００においては、第３の層間絶縁膜２７上に延在し、第３の素子領域１３００においては、第１の水素非透過性ローカル配線層１６２上に延在する。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０の各々の側面及び上面は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより完全に覆われる。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第４の層間絶縁膜２８から完全に分離される。更に、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第３の層間絶縁膜２７から完全に分離される。
【００６２】
第１の素子領域１１００において、第８の導電性コンタクトプラグ２９及び第９の導電性コンタクトプラグ３０が設けられる。第８の導電性コンタクトプラグ２９は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第１の導電性コンタクトプラグ１６の頂部と接触する。第８の導電性コンタクトプラグ２９は、前述の第１の導電性コンタクトプラグ１６を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第９の導電性コンタクトプラグ３０は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第２の導電性コンタクトプラグ１７の頂部と接触する。第９の導電性コンタクトプラグ３０は、前述の第２の導電性コンタクトプラグ１７を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。
【００６３】
第２の素子領域１２００において、第１０の導電性コンタクトプラグ３１及び第１１の導電性コンタクトプラグ３２が設けられる。第１０の導電性コンタクトプラグ３１は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第３の導電性コンタクトプラグ１８の頂部と接触する。第１０の導電性コンタクトプラグ３１は、前述の第３の導電性コンタクトプラグ１８を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第１１の導電性コンタクトプラグ３２は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第４の導電性コンタクトプラグ１９の頂部と接触する。第１１の導電性コンタクトプラグ３２は、前述の第４の導電性コンタクトプラグ１９を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。
【００６４】
第１の素子領域１１００において、第１の金属配線層３３及び第２の金属配線層３４が第４の層間絶縁膜２８上に設けられる。第１の金属配線層３３は、第８の導電性コンタクトプラグ２９の頂部と接触する。第１の金属配線層３３は、該第８の導電性コンタクトプラグ２９及び前述の第１の導電性コンタクトプラグ１６を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第２の金属配線層３４は、第９の導電性コンタクトプラグ３０の頂部と接触する。第２の金属配線層３４は、階第９の導電性コンタクトプラグ３０及び前述の第２の導電性コンタクトプラグ１７を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。
【００６５】
第２の素子領域１２００において、第３の金属配線層３５及び第４の金属配線層３６が第４の層間絶縁膜２８上に設けられる。第３の金属配線層３５は、第１０の導電性コンタクトプラグ３１の頂部と接触する。第３の金属配線層３５は、該第１０の導電性コンタクトプラグ３１及び前述の第３の導電性コンタクトプラグ１８を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第４の金属配線層３６は、第１１の導電性コンタクトプラグ３２の頂部と接触する。第４の金属配線層３６は、該第１１の導電性コンタクトプラグ３２及び前述の第４の導電性コンタクトプラグ１９を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。
【００６６】
尚、第１レベルの配線層第１の金属配線層３３、第２の金属配線層３４、第３の金属配線層３５及び第４の金属配線層３６を第１レベルの配線層として含む多層配線構造を有してもよい。
【００６７】
（ＦｅＲＡＭセル構造）
前述したように、本実施形態に係る半導体記憶装置は、１対のＦｅＲＡＭセル１００を含む。該１対のＦｅＲＡＭセル１００は、第１のＦｅＲＡＭセルと第２のＦｅＲＡＭセルとからなる。第１のＦｅＲＡＭセルは、スイッチングトランジスタと、第１のキャパシタ１３０とからなる。第２のＦｅＲＡＭセルは、スイッチングトランジスタと、第２のキャパシタ１４０とからなる。
【００６８】
第１のキャパシタ１３０は、第１の下部電極２４−１と、第１の上部電極２６−１と、該両電極間に介在された第１の金属酸化物強誘電体膜２５−１とから構成される。該第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介し、該スイッチングトランジスタのソース／ドレイン領域の一方を構成するＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該第１の下部電極２４−１は、ビットラインのデータを蓄積する蓄積電極として機能する。
【００６９】
第２のキャパシタ１４０は、第２の下部電極２４−２と、第２の上部電極２６−２と、該両電極間に介在された第２の金属酸化物強誘電体膜２５−２とから構成される。該第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介し、該スイッチングトランジスタのソース／ドレイン領域の一方を構成するＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該第２の下部電極２４−２は、ビットラインのデータを蓄積する蓄積電極として機能する。
【００７０】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の下部電極２４−１及び第２の下部電極２４−２を有する。これら第１の下部電極２４−１及び第２の下部電極２４−２は、Ｐｔ或いはＩｒ系材料、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含むことが好ましい。これら第１の下部電極２４−１及び第２の下部電極２４−２は、単層構造或いは多層構造で構成することができる。該単層構造は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含む単層で構成し得る。該多層構造は、例えば、最下層であるＴｉＡｌＮからなる第１の層と、該第１の層上に設けられるＩｒからなる第２の層と、該第２の層上に設けられるＩｒＯ２からなる第３の層と、該第３の層上に設けられるＰｔからなる第４の層とで構成することが可能である。ここで、最下層であるＴｉＡｌＮからなる第１の層は、水素バリア性を有する水素バリア膜として機能する。
【００７１】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の上部電極２６−１及び第２の上部電極２６−２を有する。これら第１の上部電極２６−１及び第２の上部電極２６−２は、Ｐｔ或いはＩｒ系材料、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含むことが好ましい。
【００７２】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２を有する。これら第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２として使用可能な物質の典型例は、既知の各種の金属酸化物強誘電体のいずれかで構成することが可能である。典型例として、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９やこの物質の組成を変えたもの及びＮｂに代表される添加物で置換した一連の化合物群（以下ＳＢＴと称する）や、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３やこの物質の組成を変えたもの及びＬａやＣａに代表される添加物で置換した一連の化合物群（以下ＰＺＴと称する）を挙げることができる。また、検討段階の材料としては、チタン酸ビスマスにランタンを添加したものや、前述の強誘電体材料に他の誘電体材料を固溶したものを、その他の例として挙げることができる。いずれの物質も酸化物誘電体結晶として強誘電体特性を示すという点で共通している。本実施の形態では、ＳＢＴをスピンコートし、その後、焼成により結晶化を行うことで、金属酸化物強誘電体膜を形成する。
【００７３】
第１のキャパシタ１３０の第１の上部電極２６−１は、電気的導電性及び水素透過性を有する。第１のキャパシタ１３０の第１の上部電極２６−１は、コンタクトホール中の第１の水素非透過性ローカル配線層１６２の第１の接触部分と接触する。第２のキャパシタ１４０の第１の上部電極２６−４は、電気的導電性及び水素透過性を有する。第２のキャパシタ１４０の第１の上部電極２６−４は、コンタクトホール内の第１の水素非透過性ローカル配線層１６２の第２の接触部分と接触する。よって、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１と、第２のキャパシタ１４０の第１の上部電極２６−４との間の電気的相互接続を提供する。
【００７４】
前述の第１の水素非透過性ローカル配線層１６２は、電気的導電性及び水素透過性を有する物質で構成される。前述の第１の水素非透過性ローカル配線層１６２の構成物質の典型例として、ＴｉＡｌＮを挙げることができるが、必ずしもこれに限定する必要はない。
【００７５】
前述の第１の絶縁性水素バリア膜１５０は、電気的絶縁性を有すると共に、水素非透過性を有する物質で構成することができる。典型的には、アルミナ（Ａｌ２Ｏ３）、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、ＴａＯｘ（ｘ＞０）を使用できるが、必ずしもこれらに限定されるものではない。本実施形態では、第１の絶縁性水素バリア膜１５０は、Ａｌ２Ｏ３で構成するものとする。前述の第１の絶縁性水素バリア膜１５０及び第２の絶縁性水素バリア層１７２は、例えば、アルミナ（Ａｌ２Ｏ３）をＣＶＤ法で形成することがきる。
【００７６】
前述の第１乃至第１１の導電性プラグ１６、１７、１８、１９、２０、２２、２３、２９、３０、３１、３２は、各種の導電性材料で構成する。典型的には、タングステンやポリシリコンを使用することができる。これら、第１乃至第１１の導電性プラグ１６、１７、１８、１９、２０、２２、２３、２９、３０、３１、３２は、ＣＶＤ法で形成することができる。また、第３の層間絶縁膜２７及び第４の層間絶縁膜２８は、ＣＶＤ法で形成することができる。
【００７７】
（水素バリア構造）
本実施形態によれば、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の形成後に、ＣＶＤ法で形成される。また、第４の層間絶縁膜２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１の水素非透過性ローカル配線層１６２の形成後に、ＣＶＤ法で形成される。このＣＶＤプロセスは、還元性雰囲気中で行われる。このため、該ＣＶＤプロセスで供給された還元剤として機能する水素の拡散により、第１のキャパシタ１３０及び第２のキャパシタ１４０にそれぞれ含まれる第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されるのを防止する必要がある。この水素の拡散経路、即ち、水素の侵入経路は、第１のキャパシタ１３０及び第２のキャパシタ１４０と外部領域との境界のみでなく、電気的絶縁性及び水素透過性を有する前述の第３の層間絶縁膜２７も含む。水素が、該第４の層間絶縁膜２８或いは第３の層間絶縁膜２７からなる該拡散経路を介し、その後、第１の上部電極２６−１及び第２の上部電極２６−２を介して、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中に拡散するのを防止する必要がある。
【００７８】
ここで、第１の水素非透過性ローカル配線層１６２は、第３の素子領域１３００の領域内に限定して延在し、且つ、前述したように、対を成す第１のＦｅＲＡＭセルと第２のＦｅＲＡＭセルとのそれぞれに含まれる第１のキャパシタ１３０及び第２のキャパシタ１４０の第１の上部電極２６−１及び第２の上部電極２６−２間の相互接続を提供する専用の配線である。この専用配線は、一般のグローバル配線と異なり、特定の領域に限定した電気的相互接続を提供する。特定の領域に限定して延在する専用配線が、水素の拡散バリア層を兼任することで、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中に水素が侵入するのを防止する。
【００７９】
即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う第１の絶縁性水素バリア層１５０だけでなく、第１の水素非透過性ローカル配線層１６２を設けることで、第３の層間絶縁膜２７を介する水素拡散経路を断つことに意義がある。前述の第１の絶縁性水素バリア層１５０及び第１の水素非透過性ローカル配線層１６２の組み合わせは、還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ拡散されるのを確実に防止する。水素非透過性、即ち、水素バリア性を有する第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの上部であって、第１の水素非透過性ローカル配線層１６２との接触部分を除く部分、及びそれらの側部に接するよう延在する。一方、第１のキャパシタ１３０及び第２のキャパシタ１４０の外側及び上方に、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２を、還元性雰囲気で行われるＣＶＤ法で形成する際に、還元剤として機能する水素が供給される。水素バリア性を有する第１の絶縁性水素バリア層１５０の存在は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの上部であって、第１の水素非透過性ローカル配線層１６２との接触部分を除く部分、及び第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの側部を介して第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ、該水素が拡散されるのを確実に防止する。
【００８０】
しかし、第３の層間絶縁膜２７は、前述したように、水素透過性を有するので、第１の上部電極２６−１及び第２の上部電極２６−２とローカル配線層との接触部分を介して、第１の上部電極２６−１及び第２の上部電極２６−２中へ水素が拡散することを防止する必要がある。このため、本実施形態においては、第１の絶縁性水素バリア層１５０を設けるだけでなく、水素非透過性を有する第１の水素非透過性ローカル配線層１６２を設ける。
【００８１】
第１のキャパシタ１３０及び第２のキャパシタ１４０の各々の側面及び上面は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより完全に覆われる。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第４の層間絶縁膜２８から完全に分離される。更に、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第３の層間絶縁膜２７から完全に分離される。従って、第３の層間絶縁膜２７又は第４の層間絶縁膜２８から第１の上部電極２６−１及び第２の上部電極２６−２中へ水素が拡散することを確実に防止する。
【００８２】
一方、第１の下部電極２４−１及び第２の下部電極２４−２は、前述したように、多層構造で構成することが可能であり、該多層構造は、最下層であるＴｉＡｌＮからなる第１の層を含む。このＴｉＡｌＮは、電気的導電性を有すると共に、水素非透過性、即ち、水素バリア性を有する。よって、第１の下部電極２４−１及び第２の下部電極２４−２が、電気的導電性を有すると共に、水素非透過性、即ち、水素バリア性を有する膜を含む場合、  第１のキャパシタ１３０及び第２のキャパシタ１４０の下部から第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ水素が拡散されるのを確実に防止する。
【００８３】
従って、水素バリア性を有する第１の絶縁性水素バリア層１５０及び第１の水素非透過性ローカル配線層１６２の存在は、前述のＣＶＤプロセスにおいて供給される還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中に拡散されるのを、確実に防止する。このことにより、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されて、これら膜の強誘電特性が劣化するのを確実に防止することができる。
【００８４】
本実施形態においては、前述したように、前述の第１の絶縁性水素バリア層１５０は、コンタクトホールを介する該水素の拡散を許容するにもかかわらず、該第１の水素非透過性ローカル配線層１６２は、該第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止する。
【００８５】
（変更例）
前述したように、第１の水素非透過性ローカル配線層１６２は、該第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止するために設けられる。よって、必ずしも、該第１の水素非透過性ローカル配線層１６２は、その全体が水素非透過性を有している必要はない。しかし、該第１の水素非透過性ローカル配線層１６２のうち、該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分は、必ず水素非透過性を有する必要がある。即ち、前述したように、該第１の水素非透過性ローカル配線層１６２の全体を、電気的導電性及び水素非透過性を有する物質で構成することが可能である。また、該第１の水素非透過性ローカル配線層１６２のうち該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を、電気的導電性及び水素非透過性を有する物質で構成し、該接触部分以外の残りの非接触部分を、電気的導電性及び水素透過性を有する物質で構成することが可能である。即ち、第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止することが可能であれば、第１の水素非透過性ローカル配線層１６２の非接触部分は、必ずしも水素非透過性を有する必要がない。
【００８６】
本発明は、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜を構成する誘電体が、水素により還元され、その特性が劣化するのを防止或いは抑制するための、水素バリア構造を提供する。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、金属酸化物強誘電体に限る必要はなく、酸化物強誘電体及び酸化物高誘電体のいずれでもよい。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、酸化物誘電体であれば、本発明に係る水素バリア構造を適用する意義がある。
【００８７】
（半導体記憶装置の製造方法）
図４乃至図４２は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す部分縦断面図である。
【００８８】
図４に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１の素子分離領域に、フィールド酸化膜２を形成し、活性領域をフィールド酸化膜２により画定する。活性領域は、半導体記憶装置を形成するための領域である。
【００８９】
図５に示すように、既知のリソグラフィー技術により、Ｐ型単結晶シリコン基板１上及びフィールド酸化膜２上に、レジストパターン８１を形成する。このレジストパターン８１は、第１の素子領域１１００に開口部を有する。該レジストパターン８１をマスクとして使用して、加速エネルギー１０００ｋｅＶ及びドーズ量５．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物であるリン（Ｐ）を、Ｐ型単結晶シリコン基板１中に選択的に注入することで、第１の素子領域１１００にＮウェル３を選択的に形成する。
【００９０】
図６に示すように、レジストパターン８１を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶シリコン基板１上及びフィールド酸化膜２上に、レジストパターン８２を形成する。該レジストパターン８２は、第２の素子領域１２００及び第３の素子領域１３００にそれぞれ開口部を有する。該レジストパターン８２をマスクとして使用して、加速エネルギー６００ｋｅＶ及びドーズ量５．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物であるボロン（Ｂ）を、Ｐ型単結晶シリコン基板１中に選択的に注入することで、第２の素子領域１２００及び第３の素子領域１３００にそれぞれＰウェル４及びＰウェル５を選択的に形成する。
【００９１】
図７に示すように、レジストパターン８２を既知の方法により除去する。その後、既知の選択酸化法により、膜厚６０Åの第１のゲート絶縁膜６−１を、Ｎウェル３及びＰウェル４のそれぞれの表面に形成する。その後、既知の選択酸化法により、膜厚５５Åの第２のゲート絶縁膜６−２を、Ｐウェル５の表面に形成する。
【００９２】
図８に示すように、膜厚１２００Åの不純物がドープされたポリシリコン膜を、ＣＶＤ法で第１のゲート絶縁膜６−１及び第２のゲート絶縁膜６−２上、並びに、フィールド酸化膜２上に形成する。結果、第１のゲート絶縁膜６−１とポリシリコン膜との積層体と、第２のゲート絶縁膜６−２とポリシリコン膜との積層体とが形成される。その後、既知の方法により、該積層体をパターニングして、Ｎウェル３上に、第１の第１のゲート絶縁膜６−１と第１のゲート電極７−１とからなる第１のゲート構造を選択的に形成すると共に、Ｐウェル４上に、第２のゲート絶縁膜６−２と第２のゲート電極７−２とからなる第２のゲート構造を選択的に形成する。更に、Ｐウェル５上にもゲート絶縁膜とゲート電極との組が複数形成されるが、図８の縦断面位置には、それらは存在しないので、同図にはそれらは示されていない。
【００９３】
図９に示すように、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第１のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８３を形成する。該レジストパターン８３は、第１の素子領域１１００に開口部を有する。該レジストパターン８３と、フィールド酸化膜２と、第１のゲート電極７−１とをマスクとして使用して、加速エネルギー１５ｋｅＶ及びドーズ量３．０×１０１３ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物である二弗化ボロン（ＢＦ２＋）を、Ｎウェル３中に選択的に注入することで、Ｎウェル３中にＰ−低濃度不純物拡散領域８−１、８−２を選択的に形成する。該Ｐ−低濃度不純物拡散領域８−１、８−２は、第１のゲート電極７−１に自己整合する。
【００９４】
図１０に示すように、レジストパターン８３を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第２のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８４を形成する。該レジストパターン８４は、第２の素子領域１２００及び第３の素子領域１３００に亘り開口部を有する。該レジストパターン８４と、フィールド酸化膜２と、第２のゲート電極７−２とをマスクとして使用して、加速エネルギー３０ｋｅＶ及びドーズ量４．０×１０１３ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐウェル４中及びＰウェル５中に選択的に注入することで、Ｐウェル４中に、Ｎ−低濃度不純物拡散領域９−１、９−２を選択的に形成すると共に、Ｐウェル５中に、Ｎ−低濃度不純物拡散領域１０−１、Ｎ−低濃度不純物拡散領域１０−２及びＮ−低濃度不純物拡散領域１０−３を選択的に形成する。Ｎ−低濃度不純物拡散領域９−１及びＮ−低濃度不純物拡散領域９−２は、第２のゲート電極７−２に自己整合する。
【００９５】
図１１に示すように、レジストパターン８４を既知の方法により除去する。
【００９６】
図１２に示すように、既知の方法により、前述の第１のゲート構造体の側壁及び前述の第２のゲート構造体の側壁に、それぞれ、第１のサイドウォール絶縁膜１１及び第２のサイドウォール絶縁膜１２を形成することで、第１のゲート絶縁膜６−１と第１のゲート電極７−１と第１のサイドウォール絶縁膜１１とからなる第３のゲート構造体をＮウェル３上に形成し、第２のゲート絶縁膜６−２と第２のゲート電極７−２と第２のサイドウォール絶縁膜１２とからなる第４のゲート構造体をＰウェル４上に形成する。
【００９７】
図１３に示すように、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第３のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８５を形成する。該レジストパターン８５は、第２の素子領域１２００と第３の素子領域１３００とにそれぞれ開口部を有する。該レジストパターン８５と、フィールド酸化膜２と、前述の第２のゲート絶縁膜６−２、第２のゲート電極７−２及び第２のサイドウォール絶縁膜１２からなる第４のゲート構造体とをマスクとして使用して、加速エネルギー５０ｋｅＶ及びドーズ量３．０×１０１５ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐウェル４中及びＰウェル５中に選択的に注入することで、Ｐウェル４中に、Ｎ＋高濃度不純物拡散領域１３−１及びＮ＋高濃度不純物拡散領域１３−２を選択的に形成すると共に、Ｐウェル５中に、Ｎ＋高濃度不純物拡散領域１３−３、Ｎ＋高濃度不純物拡散領域１３−４及びＮ＋高濃度不純物拡散領域１３−５を選択的に形成する。Ｎ＋高濃度不純物拡散領域１３−１及びＮ＋高濃度不純物拡散領域１３−２は、第４のゲート構造体に自己整合する。
【００９８】
図１４に示すように、レジストパターン８５を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第４のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８６を形成する。該レジストパターン８６は、第１の素子領域１２００に開口部を有する。該レジストパターン８６と、フィールド酸化膜２と、前述の第１のゲート絶縁膜６−１及び第１のゲート電極７−１からなる第１のゲート構造体とをマスクとして使用して、加速エネルギー４０ｋｅＶ及びドーズ量４．０×１０１５ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物である二弗化ボロン（ＢＦ２＋）を、Ｎウェル３中に選択的に注入することで、Ｎウェル３中に、Ｐ＋高濃度不純物拡散領域１４−１及びＰ＋高濃度不純物拡散領域１４−２を選択的に形成する。Ｐ＋高濃度不純物拡散領域１４−１及びＰ＋高濃度不純物拡散領域１４−２は、第３のゲート構造体に自己整合する。その後、窒素（Ｎ２）雰囲気中において１０５０℃の温度で１０秒間の急速加熱法（ＲＴＡ）を行い、Ｎウェル３中のＰ−低濃度不純物拡散領域８−１、８−２及びＰ＋高濃度不純物拡散領域１４−１、１４−２のＰ型不純物、Ｐウェル４中のＮ−低濃度不純物拡散領域９−１、９−２及びＮ＋高濃度不純物拡散領域１３−１、１３−２のＮ型不純物、Ｐウェル５中のＮ＋高濃度不純物拡散領域１３−３、１３−４、１３−５のＮ型不純物を活性化する。
【００９９】
図１５に示すように、レジストパターン８６を既知の方法により除去する。その後、Ｐ型単結晶半導体基板１の上方、即ち、フィールド酸化膜２上、第３及び第４のゲート構造体上、Ｎ＋高濃度不純物拡散領域１３−１、１３−２、１３−３、１３−４、１３−５、及びＰ＋高濃度不純物拡散領域１４−１、１４−２上に亘り、第１の層間絶縁膜１５をＣＶＤ法で形成する。該第１の層間絶縁膜１５の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する。該第１の層間絶縁膜１５は、既知の各種層間絶縁膜材料で構成することができるが、典型的には、ノンドープドシリケートガラス（ＮＳＧ）で構成し得る。
【０１００】
図１６に示すように、既知のリソグラフィー技術により、第１の層間絶縁膜１５上に、レジストパターンを形成する。該レジストパターンは、Ｐ＋高濃度不純物拡散領域１４−１、１４−２の上方位置、Ｎ＋高濃度不純物拡散領域１３−１、１３−２、１３−４の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第１の層間絶縁膜１５をエッチングすることで、第１の層間絶縁膜１５を選択的に除去し、第１の層間絶縁膜１５中に、第１のコンタクトホール５１、第２のコンタクトホール５２、第３のコンタクトホール５３、第４のコンタクトホール５４及び第５のコンタクトホール５５を形成する。第１のコンタクトホール５１は、Ｐ＋高濃度不純物拡散領域１４−１の表面に達する。第２のコンタクトホール５２は、Ｐ＋高濃度不純物拡散領域１４−２の表面に達する。第３のコンタクトホール５３は、Ｎ＋高濃度不純物拡散領域１３−１の表面に達する。第４のコンタクトホール５４は、Ｎ＋高濃度不純物拡散領域１３−２の表面に達する。第５のコンタクトホール５５は、Ｎ＋高濃度不純物拡散領域１３−４の表面に達する。
【０１０１】
図１７に示すように、該レジストパターンを既知の方法により除去する。その後、第１乃至第５のコンタクトホール５１、５２、５３、５４、５５内、及び第１の層間絶縁膜１５上に第１の導電性膜７３を形成する。該第１乃至第５のコンタクトホール５１、５２、５３、５４、５５は、第１の導電性膜７３で完全に埋め込まれる。第１の導電性膜７３は、既知の層構造及び材料で構成し得る。例えば、第１の導電性膜７３は、ＣＶＤ法で形成された膜厚１５０Åのチタン層と、該チタン層上にＣＶＤ法で形成された膜厚２００Åの窒化チタン層と、該窒化チタン層上にＣＶＤ法で形成された膜厚４０００Åのタングステン層との積層体で構成してもよい。
【０１０２】
図１８に示すように、第１の導電性膜７３をＣＭＰでエッチバックすることで、第１の導電性膜７３であって第１の層間絶縁膜１５の表面上に延在する部分を除去する一方で、第１の導電性膜７３であって第１乃至第５のコンタクトホール５１、５２，５３，５４，５５中の部分を残すことで、当該第１乃至第５のコンタクトホール５１、５２，５３，５４，５５中に第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０をそれぞれ形成する。該第１の導電性コンタクトプラグ１６は、Ｐ＋高濃度不純物拡散領域１４−１との電気的コンタクトをとる。該第２の導電性コンタクトプラグ１７は、Ｐ＋高濃度不純物拡散領域１４−２との電気的コンタクトをとる。該第３の導電性コンタクトプラグ１８は、Ｎ＋高濃度不純物拡散領域１３−１との電気的コンタクトをとる。該第４の導電性コンタクトプラグ１９は、Ｎ＋高濃度不純物拡散領域１３−２との電気的コンタクトをとる。該第５の導電性コンタクトプラグ２０は、Ｎ＋高濃度不純物拡散領域１３−４との電気的コンタクトをとる。第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０の上面と第１の層間絶縁膜１５の上面とで、１つの平坦化された面を形成する。
【０１０３】
図１９に示すように、第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０上と、第１の層間絶縁膜１５上とに亘り、第２の層間絶縁膜２１をプラズマＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖｅｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。該第２の層間絶縁膜２１は、多層構造で構成してもよいし、単層構造で構成してもよい。該多層構造は、プラズマＣＶＤで形成した膜厚１５００ÅのＴＥＯＳ―ＮＳＧ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ  Ｎｏｎ―Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜と、該ＴＥＯＳ―ＮＳＧ膜上にプラズマＣＶＤで形成した膜厚１０００Åのシリコン窒化膜と、該シリコン窒化膜上に低圧ＣＶＤで形成した膜厚１５００ÅのＯ３―ＴＥＯＳ―ＮＳＧ膜と、該Ｏ３―ＴＥＯＳ―ＮＳＧ膜上に高圧ＣＶＤで形成した膜厚１５００ÅのＯ３―ＴＥＯＳ―ＮＳＧ膜とで構成してもよい。前述の単層構造は、プラズマＣＶＤで形成した膜厚４０００ÅのＴＥＯＳ―ＮＳＧ膜で形成してもよい。その後、該ＮＳＧ膜を、７００℃窒素雰囲気中で３０分アニールしてもよい。
【０１０４】
図２０に示すように、既知のリソグラフィー技術により、第２の層間絶縁膜２１上に、レジストパターンを形成する。該レジストパターンは、Ｎ＋高濃度不純物拡散領域１３−３、１３−５の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第２の層間絶縁膜２１及び第１の層間絶縁膜１５をエッチングすることで、第２の層間絶縁膜２１及び第１の層間絶縁膜１５を選択的に除去し、第２の層間絶縁膜２１及び第１の層間絶縁膜１５中に、第６のコンタクトホール５６及び第７のコンタクトホール５７を形成する。第６のコンタクトホール５６は、Ｎ＋高濃度不純物拡散領域１３−３の表面に達する。第７のコンタクトホール５７は、Ｎ＋高濃度不純物拡散領域１３−５の表面に達する。
【０１０５】
図２１に示すように、該レジストパターンを既知の方法により除去する。その後、第６及び第７のコンタクトホール５６、５７内、及び第２の層間絶縁膜２１上に第２の導電性膜７４を形成する。該第６及び第７のコンタクトホール５６、５７は、第２の導電性膜７４で完全に埋め込まれる。第２の導電性膜７４は、既知の層構造及び材料で構成し得る。例えば、第２の導電性膜７４は、ＣＶＤ法で形成された膜厚１５０Åのチタン層と、該チタン層上にＣＶＤ法で形成された膜厚２００Åの窒化チタン層と、該窒化チタン層上にＣＶＤ法で形成された膜厚６０００Åのタングステン層との積層体で構成してもよい。
【０１０６】
図２２に示すように、第２の導電性膜７４をＣＭＰでエッチバックすることで、第２の導電性膜７４であって第２の層間絶縁膜２１の表面上に延在する部分を除去する一方で、第２の導電性膜７４であって第６及び第７のコンタクトホール５６、５７中の部分を残すことで、該第６及び第７のコンタクトホール５６、５７中に、第６及び第７の導電性コンタクトプラグ２２、２３をそれぞれ形成する。該第６の導電性コンタクトプラグ２２は、Ｎ＋高濃度不純物拡散領域１３−３との電気的コンタクトをとる。該第７の導電性コンタクトプラグ２３は、Ｎ＋高濃度不純物拡散領域１３−５との電気的コンタクトをとる。第６及び第７の導電性コンタクトプラグ２２、２３の上面と第２の層間絶縁膜２１の上面とで、１つの平坦化された面を形成する。
【０１０７】
図２３に示すように、第６及び第７の導電性コンタクトプラグ２２、２３上と、第２の層間絶縁膜２１上とに亘り、第３の導電性膜７５をスパッタリング法で形成する。該スパッタリング法に代え、ＣＶＤ法を使用してもよい。該第３の導電性膜７５は、既知のキャパシタの下部電極用導電性層構造体で構成することができる。具体的には、多層構造で構成してもよいし、単層構造で構成してもよい。該多層構造は、スパッタリング法で形成した厚さ５００ÅのＴｉＡＮ層と、該ＴｉＡＮ層上にスパッタリング法で形成した厚さ１０００ÅのＩｒ層と、該Ｉｒ層上にスパッタリング法で形成した厚さ１０００ÅのＩｒＯ２層と、該ＩｒＯ２層上にスパッタリング法で形成した厚さ５００ÅのＰｔ層とで構成することができる。ここで、ＴｉＡＮ層は、導電性酸化バリア層を構成する。ＩｒＯ２層は、Ｉｒ層のＩｒとＰｔ層のＰｔとが反応するのを防止するために、該両層の間に介在させる。前述の単層構造は、スパッタリング法で形成したＰｔ層で構成することができる。
【０１０８】
図２４に示すように、前述の第３の導電性膜７５上に、第１の誘電体膜７６を形成する。該第１の誘電体膜７６は、スピンコーティング法で誘電体膜を形成した後、７００℃乃至７５０℃の範囲の温度でアニールして形成してもよい。スピンコーティング法に代え、
ＣＶＤ法を使用することもできる。第１の誘電体膜７６は、金属酸化物強誘電体膜で構成するのが好ましい。より具体的には、第１の誘電体膜７６を、膜厚１２００ÅのＳＢＴで構成することが好ましい。しかし、第１の誘電体膜７６は、強誘電体に代え、高誘電体で構成してもよい。
【０１０９】
図２５に示すように、前述の第１の誘電体膜７６上に、第４の導電性膜７７をスパッタリング法で形成する。該スパッタリング法に代え、ＣＶＤ法を使用してもよい。該第４の導電性膜７７は、既知のキャパシタの上部電極用導電性層構造体で構成することができる。典型的には、該第４の導電性膜７７は、膜厚１５００ÅのＰｔ膜で構成することが好ましい。第３の導電性膜７５と、第１の誘電体膜７６と、第４の導電性膜７７との積層構造体は、応力を有する。特に、金属酸化物強誘電体膜上に形成されたＰｔ膜は、比較的大きな応力を有しているので、熱処理により応力を緩和することが好ましい。よって、７００℃の温度で、酸素雰囲気中において、アニールを１分行うことにより、応力緩和することができる。
【０１１０】
図２６に示すように、ハードマスクとなる層を第４の導電性膜７７上に形成する。具体的には、膜厚１０００ÅのＴｉＮ膜を第４の導電性膜７７上に形成する。更に、該ＴｉＮ膜上にプラズマＣＶＤで膜厚４０００ÅのＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜を形成する。更に、該ＴＥＯＳ膜上に膜厚１０００ÅのＴｉＮ膜を形成することで、３層構造を形成する。この３層構造でハードマスクとなる層を形成する。更に、３層構造上に、既知のリソグラフィー技術により、レジストパターンを形成する。該レジストパターンをマスクとして使用して、該３層構造をエッチングして、ハードマスクを形成する。その後、レジストパターンを既知の方法により除去する。その後、形成したハードマスクを使用して、第３の導電性膜７５と第１の誘電体膜７６と第４の導電性膜７７とからなる積層構造体を、選択的にエッチングすることで、第１のキャパシタ１３０と第２のキャパシタ１４０とを形成する。
【０１１１】
該第１のキャパシタ１３０は、第１の下部電極２４−１と、該第１の下部電極２４−１上の第１の金属酸化物強誘電体膜２５−１と、該第１の金属酸化物強誘電体膜２５−１上の第１の上部電極２６−１とからなる。該第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介してＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該第１の下部電極２４−１は、蓄積電極として機能する。該第１の金属酸化物強誘電体膜２５−１は、容量絶縁膜として機能する。該第１の上部電極２６−１は、対向電極として機能する。
【０１１２】
該第２のキャパシタ１４０は、第１の下部電極２４−２と、該第１の下部電極２４−２上の第２の金属酸化物強誘電体膜２５−２と、該第２の金属酸化物強誘電体膜２５−２上の第２の上部電極２６−２とからなる。該第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介してＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該第２の下部電極２４−２は、蓄積電極として機能する。該第２の金属酸化物強誘電体膜２５−２は、容量絶縁膜として機能する。該第２の上部電極２６−２は、対向電極として機能する。その後、使用済みハードマスクを既知の方法で除去する。
【０１１３】
図２８及び図２９に示すように、第２の層間絶縁膜２１上と、並びに、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの表面とに、電気的絶縁性及び水素非透過性を有する絶縁性水素バリア膜をＣＶＤで形成する。該絶縁性水素バリア膜は、例えば、アルミナ（Ａｌ２Ｏ３）或いはＳＴＯ（ＳｒＴｉＯ3）膜で構成することが好ましい。例えば、該絶縁性水素バリア膜は、膜厚５００Åのアルミナ（Ａｌ２Ｏ３）で構成することができる。更に、該絶縁性水素バリア膜上に、プラズマＣＶＤで膜厚５００ÅのＴＥＯＳ膜を形成する。更に、該ＴＥＯＳ膜上に、既知のリソグラフィー技術により、レジストパターンを形成する。該レジストパターンをマスクとして使用して、該ＴＥＯＳ膜をエッチングして、ハードマスクを形成する。その後、レジストパターンを既知の方法により除去する。その後、形成したハードマスクを使用して、アルミナ膜を、選択的にエッチングすることで、第１の絶縁性水素バリア層１５０を形成する。該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの表面を覆うと共に、第２の層間絶縁膜２１であって、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの外周近傍部分を覆う。その後、使用済みハードマスクを既知の方法で除去する。
【０１１４】
図３０に示すように、第１の絶縁性水素バリア層１５０上と、第２の層間絶縁膜２１上とに、第３の層間絶縁膜２７を形成する。該第３の層間絶縁膜２７は、プラズマＣＶＤで形成した膜厚２５００ÅのＴＥＯＳ膜で構成することが可能である。
【０１１５】
図３１及び図３２に示すように、既知のリソグラフィー技術により、第３の層間絶縁膜２７上に、レジストパターンを形成する。該レジストパターンは、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、並びに、第５の導電性コンタクトプラグ２０の上方にそれぞれ開口部を有する。該レジストパターンをマスクとして使用して、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方の第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を選択的にエッチングすると共に、第５の導電性コンタクトプラグ２０の上方の第３の層間絶縁膜２７、第１の絶縁性水素バリア層１５０及び第２の層間絶縁膜２１を選択的にエッチングし、更に、第５の導電性コンタクトプラグ２０の上部とその周りの第１の層間絶縁膜１５を選択的にエッチングすることで、第１の上部電極２６−１の上方に、第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を貫通する第８のコンタクトホール５８を形成すると共に、第２の上部電極２６−２の上方に、第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を貫通する第９のコンタクトホール５９を形成し、更に、第５の導電性コンタクトプラグ２０の上方に、第３の層間絶縁膜２７、第１の絶縁性水素バリア層１５０及び第２の層間絶縁膜２１を貫通すると共に第５の導電性コンタクトプラグ２０の上部とその周りの第１の層間絶縁膜１５に達する第１０のコンタクトホール６０を形成する。結果、第１の上部電極２６−１の上面の一部分は、第８のコンタクトホール５８を介して露出する。第２の上部電極２６−２の上面の一部分は、第９のコンタクトホール５９を介して露出する。更に、第５の導電性コンタクトプラグ２０の上部は、第１０のコンタクトホール６０を介して露出する。その後、該レジストパターンを既知の方法により除去する。
【０１１６】
図３３及び図３４に示すように、第３の層間絶縁膜２７上、並びに、第８のコンタクトホール５８内、第９のコンタクトホール５９内及び第１０のコンタクトホール６０内に亘り、水素非透過性及び導電性を有する層を形成する。該層は、ローカル配線用の層であるので、該層は、しばしば、グローバル配線用の層より電気的導電性が低い。換言すると、抵抗率が高い物質で構成することがある。該層を、例えば、膜厚２０００ÅのＴｉＡｌＮ層で構成することが可能である。該層を還元性雰囲気で形成した場合、該還元性雰囲気により供給された水素が、前述の第８のコンタクトホール５８及び第９のコンタクトホール５９を介して、第１の上部電極２６−１の上方及び第２の上部電極２６−２中に拡散する。ＣＶＤ法は、還元性雰囲気中で行われる。よって、該層をＣＶＤ法で形成した場合、還元性雰囲気により供給された水素が、前述の第８のコンタクトホール５８及び第９のコンタクトホール５９を介して、第１の上部電極２６−１の上方及び第２の上部電極２６−２中に拡散する。よって、還元性雰囲気を使用しない方法、例えば、スパッタリング法で該層を形成する。
【０１１７】
既知のリソグラフィー技術により、ローカル配線用のＴｉＡｌＮ層上に、レジストパターンを形成する。該レジストパターンは、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、並びに、第１の上部電極２６−１と第２の上部電極２６−２との間の領域に亘り開口部を有する。該レジストパターンをマスクとして使用して、ローカル配線用のＴｉＡｌＮ層を選択的にエッチングして、第１の水素非透過性ローカル配線層１６２を形成する。該第１の水素非透過性ローカル配線層１６２は、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、及び、第１の上部電極２６−１と第２の上部電極２６−２との間の領域に亘り延在すると共に、第８のコンタクトホール５８内、第９のコンタクトホール５９内及び第１０のコンタクトホール６０内に延在する。第８のコンタクトホール５８内で、該第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１に接触する。第９のコンタクトホール５９内で、該第１の水素非透過性ローカル配線層１６２は、第２のキャパシタ１４０の第２の上部電極２６−２に接触する。第１０のコンタクトホール６０内で、該第１の水素非透過性ローカル配線層１６２は、第５の導電性コンタクトプラグ２０に接触する。更に、第１の水素非透過性ローカル配線層１６２は、第５の導電性コンタクトプラグ２０を介して、Ｎ＋高濃度不純物拡散領域１３−４に電気的に接続される。
【０１１８】
前述したように、該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間に設けられたスイッチングトランジスタのソース／ドレイン領域の一方を構成する。よって、第１の水素非透過性ローカル配線層１６２は、該第５の導電性コンタクトプラグ２０を介して該スイッチングトランジスタに電気的に接続される。即ち、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１からなる対向電極と、第２のキャパシタ１４０の第２の上部電極２６−２からなる対向電極との間の電気的接続を提供すると共に、両対向電極と該スイッチングトランジスタとの間の電気的接続を提供する。従って、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの対向電極は、第１の水素非透過性ローカル配線層１６２を介して、該スイッチングトランジスタに電気的に接続される。
【０１１９】
図３５に示すように、第１の水素非透過性ローカル配線層１６２上、及び、第３の層間絶縁膜２７上に亘り、第４の層間絶縁膜２８を形成する。該第４の層間絶縁膜２８は、既知の層間絶縁膜で構成し得る。例えば、該第４の層間絶縁膜２８は、プラズマＣＶＤ及びその後のＣＭＰで形成したＴＥＯＳ膜で構成し得る。
【０１２０】
図３６に示すように、既知のリソグラフィー技術により、第４の層間絶縁膜２８上に、レジストパターンを形成する。該レジストパターンは、第１の導電性コンタクトプラグ１６の上方位置、第２の導電性コンタクトプラグ１７の上方位置、第３の導電性コンタクトプラグ１７の上方位置、第３の導電性コンタクトプラグ１８の上方位置、及び、第４の導電性コンタクトプラグ１９の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を選択的にエッチングすることで、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を除去し、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１中に、第１１のコンタクトホール６１、第１２のコンタクトホール６２、第１３のコンタクトホール６３及び第１４のコンタクトホール６４を形成する。第１１のコンタクトホール６１は、第１の導電性コンタクトプラグ１６の頂部に達する。第１２のコンタクトホール６２は、第２の導電性コンタクトプラグ１７の頂部に達する。第１３のコンタクトホール６３は、第３の導電性コンタクトプラグ１８の頂部に達する。第１４のコンタクトホール６４は、第４の導電性コンタクトプラグ１９の頂部に達する。
【０１２１】
図３７に示すように、第１１乃至第１４のコンタクトホール６１、６２、６３、６４内、及び第４の層間絶縁膜２８上に第５の導電性膜７８を形成する。該第１１乃至第１４のコンタクトホール６１、６２、６３、６４は、第５の導電性膜７８で完全に埋め込まれる。第５の導電性膜７８は、既知の層構造及び材料で構成し得る。例えば、第５の導電性膜７８は、ＣＶＤ法で形成されたタングステン層で構成してもよい。
【０１２２】
図３８に示すように、第５の導電性膜７８をＣＭＰでエッチバックすることで、第５の導電性膜７８であって第４の層間絶縁膜２８の表面上に延在する部分を除去する一方で、第５の導電性膜７８であって第１１乃至第１４のコンタクトホール６１、６２、６３、６４中の部分を残すことで、該第１１乃至第１４のコンタクトホール６１、６２、６３、６４中に第８乃至第１１の導電性コンタクトプラグ２９、３０、３１、３２をそれぞれ形成する。該第８の導電性コンタクトプラグ２９は、第１の導電性コンタクトプラグ１６を介してＰ＋高濃度不純物拡散領域１４−１と電気的に接続される。該第９の導電性コンタクトプラグ３０は、第２の導電性コンタクトプラグ１７を介してＰ＋高濃度不純物拡散領域１４−２と電気的に接続される。該第１０の導電性コンタクトプラグ３１は、第３の導電性コンタクトプラグ１８を介してＮ＋高濃度不純物拡散領域１３−１と電気的に接続される。該第１１の導電性コンタクトプラグ３２は、第４の導電性コンタクトプラグ１９を介してＮ＋高濃度不純物拡散領域１３−２と電気的に接続される。第８乃至第１１の導電性コンタクトプラグ２９、３０、３１、３２の上面と第４の層間絶縁膜２８の上面とで、１つの平坦化された面を形成する。
【０１２３】
図３９に示すように、既知の方法により、第４の層間絶縁膜２８上に、第１レベル配線層としての第１、第２、第３及び第４の金属配線層３３、３４、３５、３６を形成する。第１の金属配線層３３は、第４の層間絶縁膜２８上を延在すると共に、第８の導電性コンタクトプラグ２９に接触する。第２の金属配線層３４は、第４の層間絶縁膜２８上を延在すると共に、第９の導電性コンタクトプラグ３０に接触する。第３の金属配線層３５は、第４の層間絶縁膜２８上を延在すると共に、第１０の導電性コンタクトプラグ３１に接触する。第４の金属配線層３６は、第４の層間絶縁膜２８上を延在すると共に、第１１の導電性コンタクトプラグ３２に接触する。第１の金属配線層３３は、第８の導電性コンタクトプラグ２９及び第１の導電性コンタクトプラグ１６を介してＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第２の金属配線層３４は、第９の導電性コンタクトプラグ３０及び第２の導電性コンタクトプラグ１７を介してＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。第３の金属配線層３５は、第１０の導電性コンタクトプラグ３１及び第３の導電性コンタクトプラグ１８を介してＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第４の金属配線層３６は、第１１の導電性コンタクトプラグ３２及び第４の導電性コンタクトプラグ１９を介してＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。その後、既知の方法で多層配線構造を形成する。最後に、パッシベーション膜を形成して半導体記憶装置を完成させる。
【０１２４】
（効果）
図１及び図４０に示すように、前述した本実施形態に係る半導体記憶装置に含まれる１対のＦｅＲＡＭセル１００は、第１及び第２のキャパシタ１３０、１４０にそれぞれ含まれる第１及び第２の金属酸化物強誘電体膜２５−１、２５−２を、還元性雰囲気により供給された水素の拡散に曝されるのを防止或いは抑制するための、水素バリア構造を有する。
【０１２５】
前述したように、本実施形態によれば、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の形成後に、ＣＶＤ法で形成される。また、第４の層間絶縁膜２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１の水素非透過性ローカル配線層１６２の形成後に、ＣＶＤ法で形成される。このＣＶＤプロセスは、還元性雰囲気中で行われる。このため、該ＣＶＤプロセスで供給された還元剤として機能する水素の拡散により、第１のキャパシタ１３０及び第２のキャパシタ１４０にそれぞれ含まれる第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されるのを防止する必要がある。第１の上部電極２６−１及び第２の上部電極２６−２は、電気的導電性を有すると共に水素透過性を有する物質、例えば、Ｐｔで構成されるため、水素が一端第１の上部電極２６−１中及び第２の上部電極２６−２中に拡散されると、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２まで拡散される可能性がある。よって、第１の上部電極２６−１中及び第２の上部電極２６−２中に水素が拡散するのを防止する必要がある。更に、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２のそれぞれの側面を介して、第１の金属酸化物強誘電体膜２５−１中及び第２の金属酸化物強誘電体膜２５−２中に水素が直接侵入するのを防止する必要がある。更に、第１の下部電極２４−１及び第２の下部電極２４−２は、それぞれ多層構造を有し、該多層構造の最下層が電気的導電性及び水素非透過性を有することが好ましい。しかし、該多層構造の最下層以外の他の層の側面から、該他の層を介して第１の金属酸化物強誘電体膜２５−１中及び第２の金属酸化物強誘電体膜２５−２中に水素が直接侵入するのを防止する必要がある。前述の第１の絶縁性水素バリア層１５０は、これら複数の水素の拡散経路を遮断する。
【０１２６】
しかしながら、電気的絶縁性及び水素透過性を有する第３の層間絶縁膜２７は、水素の拡散経路を提供する。
【０１２７】
そこで、本実施の形態によれば、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う第１の絶縁性水素バリア層１５０だけでなく、第１の水素非透過性ローカル配線層１６２を設け、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中への水素拡散経路を断つことに意義がある。前述の第１の絶縁性水素バリア層１５０及び第１の水素非透過性ローカル配線層１６２の組み合わせは、還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ拡散されるのを確実に防止する。
【０１２８】
第１の絶縁性水素バリア層１５０と、第１の水素非透過性ローカル配線層１６２との組み合わせは、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２への水素の拡散経路を完全に遮断し、水素が第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ拡散するのを防止するので、該組み合わせは、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が水素による還元反応により、その強誘電特性が劣化するのを防止することができる。
【０１２９】
（変更例）
前述したように、第１の水素非透過性ローカル配線層１６２は、該第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止するために設けられる。よって、必ずしも、該第１の水素非透過性ローカル配線層１６２は、その全体が水素非透過性を有している必要はない。しかし、該第１の水素非透過性ローカル配線層１６２のうち、該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分は、必ず水素非透過性を有する必要がある。即ち、前述したように、該第１の水素非透過性ローカル配線層１６２の全体を、電気的導電性及び水素非透過性を有する物質で構成することが可能である。また、該第１の水素非透過性ローカル配線層１６２のうち該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を、電気的導電性及び水素非透過性を有する物質で構成し、該接触部分以外の残りの非接触部分を、電気的導電性及び水素透過性を有する物質で構成することが可能である。即ち、第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止することが可能であれば、第１の水素非透過性ローカル配線層１６２の非接触部分は、必ずしも水素非透過性を有する必要がない。
【０１３０】
本発明は、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜を構成する誘電体が、水素により還元され、その特性が劣化するのを防止或いは抑制するための、水素バリア構造を提供する。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、金属酸化物強誘電体に限る必要はなく、酸化物強誘電体及び酸化物高誘電体のいずれでもよい。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、酸化物誘電体であれば、本発明に係る水素バリア構造を適用する意義がある。
【０１３１】
図４１に示すように、前述の第１の水素非透過性ローカル配線層１６２は、典型的には、電気的導電性を有すると共に水素非透過性を有する物質からなる単層構造である。しかし、電気的導電性を有すると共に水素非透過性を有する物質であるＴｉＡｌＮは、配線層に使用される導電性物質より、導電率が低い。即ち、抵抗率が高い。ローカル配線は、その距離がグローバル配線に比べて短いので、ローカル配線の導電性物質の抵抗率がグローバル配線に比べて高いことは、顕著な配線遅延の問題を引き起こす可能性は低い。しかし、ローカル配線層の抵抗の低減が求められる場合、図４２、図４３及び図４４に示すように、第１のローカル配線層構造体１６０を、前述の第１の水素非透過性ローカル配線層１６２と、該第１の水素非透過性ローカル配線層１６２上に積層した第１の水素透過性ローカル配線層１６４とで構成してもよい。該第１の水素透過性ローカル配線層１６４は、該第１の水素非透過性ローカル配線層１６２より抵抗率が低い即ち導電率が高い物質で構成することで、電流はより抵抗率の低い該第１の水素透過性ローカル配線層１６４を主として流れることで、第１のローカル配線層構造体１６０の実効抵抗率を下げることができる。一方、前述の第１の水素非透過性ローカル配線層１６２は、主として、水素バリア膜として働く。
【０１３２】
（２）第２実施形態
前述したように、該第１の水素非透過性ローカル配線層１６２は、非還元性雰囲気を使用する形成方法で形成される。具体的には、スパッタリング方が用いられる。このため、コンタクトホールのアスペクト比が大きい場合、図４５に示すように、該コンタクトホール内の前述の第１の水素非透過性ローカル配線層１６２は、オーバーハング形状になる。このため、該コンタクトホールの底部に延在する該第１の水素非透過性ローカル配線層１６２の前述の接触部分の膜厚は不均一となる。具体的には、該接触部分は、該コンタクトホールの底部の中心領域で、その膜厚が厚く、該コンタクトホールの底部の周辺領域に近づくにつれ該膜厚が減少する。このため、該コンタクトホールの底部の周辺領域では、該接触部分は、水素拡散バリアとして機能するのに十分な膜厚が得られない場合がある。このような場合、図４６に示すように、該コンタクトホールの底部の周辺領域でも、該接触部分が、水素拡散バリアとして機能するのに十分な膜厚を確保するために、第１の水素非透過性ローカル配線層１６２上に第２の絶縁性水素バリア層１７２を積層することが有効である。
【０１３３】
本実施形態は、前述の第１実施形態とは、第１の水素非透過性ローカル配線層１６２上に第２の絶縁性水素バリア層１７２を積層する点で異なるが、それ以外は、実質的に同じである。即ち、本実施形態によれば、強誘電体キャパシタを有するＦｅＲＡＭセルの２次元マトリックスアレイと、該アレイに隣接する論理回路とを含む半導体記憶装置を提供する。
【０１３４】
（半導体記憶装置の構造）
図１は、本発明に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイの構成の一部を示す部分等価回路図である。本実施形態に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイは、複数のビットライン対と、複数のワードラインと、該複数のビットラインと該複数のワードラインとの複数の交差点に設けられたＦｅＲＡＭセルとを含む。このＦｅＲＡＭセルは、１つのスイッチングトランジスタと、１つのメモリキャパシタとから構成される。
【０１３５】
各メモリキャパシタは、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。スイッチングトランジスタは、電界効果型トランジスタ、典型的には、ＭＯＳトランジスタで構成することができる。電界効果型トランジスタの制御電極、即ち、ゲート電極は、ワードラインに接続され、該ワードラインを介して伝送された制御信号を受ける。前述のメモリキャパシタの蓄積電極は、スイッチングトランジスタを介してビットラインに接続され、該ビットラインを介して伝送されたデータを受け、記憶する。
【０１３６】
ビットラインの１対は、データを伝送するビットラインと、該データの反転データを伝送する反転ビットラインとから構成される。ある１つのＦｅＲＡＭセルが、ある１つのビットラインに接続されて、該ビットラインにより伝送されるデータを記憶する。別の１つのＦｅＲＡＭセルが、該ＦｅＲＡＭセルに隣接して配置され、且つ該ビットラインと対を成す反転ビットラインに接続されて、該反転ビットラインにより伝送される反転データを記憶する。即ち、互いに隣接し対を成す２つのビットラインにそれぞれ接続される２つのＦｅＲＡＭセルは、互いに隣接し対を成す。該対を成すＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのそれぞれのゲート電極は、ある１つの共通のワードラインに接続され、該共通のワードラインにより伝送された共通の制御信号を受ける。
【０１３７】
本実施形態において、１つのローカル配線は、互いに隣接し対を成す２つのビットラインにそれぞれ接続されると共に互いに隣接して配置される１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの対向電極間の電気的相互接続を提供する。即ち、１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの対向電極は、１つのローカル配線を介して互いに電気的に接続される。該ローカル配線は、更に、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタとは別の１つのスイッチングトランジスタを介しグローバル配線に接続される。該グローバル配線は、プレートラインで構成される。グローバル配線としての該プレートラインと前述のローカル配線との間の該スイッチングトランジスタは、ゲート電極を有し、該ゲート電極は、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのゲート電極が接続される前述の共通のワードラインに接続され、該共通のワードラインにより伝送された共通の制御信号を受ける。即ち、１つの共通のワードラインに、前述の１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタのゲート電極と、グローバル配線としてのプレートラインとローカル配線との間に配置されるスイッチングトランジスタのゲート電極とが接続されることで、該３つのスイッチングトランジスタは、共通の制御信号により制御される。
【０１３８】
従って、１対のＦｅＲＡＭセルにそれぞれ含まれるスイッチングトランジスタと、ローカル配線とプレートラインとの間に配置されるスイッチングトランジスタとが、共通の制御信号により導通状態となる。従って、非反転信号からなるデータ及び反転信号からなる反転データが、１対のＦｅＲＡＭセルにそれぞれ含まれるメモリキャパシタの蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタの対向電極は、グローバル配線としてのプレートラインと電気的に接続され、該プレートラインは、該メモリキャパシタが提供する容量を持つ。しかし、このグローバル配線としてのプレートラインには、メモリキャパシタへのデータの書き込み時及びメモリキャパシタからのデータの読み出し時を除いて、メモリキャパシタが電気的に接続されない。よって、プレートラインからなるグローバル配線は、顕著な配線遅延の問題を本質的に有しない。一方、各ローカル配線には、２つのメモリキャパシタが常時電気的に接続されている。しかし、各ローカル配線の配線距離は、グローバル配線のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【０１３９】
図１は、隣接する８つのＦｅＲＡＭセル、即ち第１乃至第８のＦｅＲＡＭセルＣＥＬＬ０１１、ＣＥＬＬ０１２、ＣＥＬＬ０２１、ＣＥＬＬ０２２、ＣＥＬＬ１１１、ＣＥＬＬ１１２、ＣＥＬＬ１２１、ＣＥＬＬ１２２の構造を示す。
【０１４０】
第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２とは、１対のビットラインＢＬ０と反転ビットライン／ＢＬ０とにそれぞれ接続されると共に、ワードラインＷＬ０に共通に接続される。更に、第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２とは、第１のローカル配線ＬＯＣＡＬ１に共通に接続される。該第１のローカル配線ＬＯＣＡＬ１は、スイッチングトランジスタＴｒ０１３を介して、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。該スイッチングトランジスタＴｒ０１３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続される。
【０１４１】
第１のＦｅＲＡＭセルＣＥＬＬ０１１は、スイッチングトランジスタＴｒ０１１とメモリキャパシタＣ０１１との１対から構成される。該スイッチングトランジスタＴｒ０１１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ０１１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０１１を介してビットラインＢＬ０に接続され、該ビットラインＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０１１の対向電極は、第１のローカル配線ＬＯＣＡＬ１を介してメモリキャパシタＣ０１２の対向電極と接続されると共に、第１のローカル配線ＬＯＣＡＬ１及びスイッチングトランジスタＴｒ０１３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【０１４２】
第２のＦｅＲＡＭセルＣＥＬＬ０１２は、スイッチングトランジスタＴｒ０１２とメモリキャパシタＣ０１２との１対から構成される。該スイッチングトランジスタＴｒ０１２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ０１２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０１２を介して反転ビットライン／ＢＬ０に接続され、該反転ビットライン／ＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０１２の対向電極は、第１のローカル配線ＬＯＣＡＬ１を介してメモリキャパシタＣ０１１の対向電極と接続されると共に、第１のローカル配線ＬＯＣＡＬ１及びスイッチングトランジスタＴｒ０１３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【０１４３】
ビットラインＢＬ０のデータ及び反転ビットライン／ＢＬ０の反転データが、１対のメモリキャパシタＣ０１１、Ｃ０１２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ０１１、Ｃ０１２の対向電極は、第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０と電気的に接続され、該プレートラインＰＬ０は、該メモリキャパシタＣ０１１、Ｃ０１２が提供する容量を持つ。しかし、この第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０には、該メモリキャパシタＣ０１１、Ｃ０１２へのデータの書き込み時及び該メモリキャパシタＣ０１１、Ｃ０１２からのデータの読み出し時を除いて、該メモリキャパシタＣ０１１、Ｃ０１２が電気的に接続されない。よって、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１は、顕著な配線遅延の問題を本質的に有しない。一方、第１のローカル配線ＬＯＣＡＬ１には、２つのメモリキャパシタＣ０１１、Ｃ０１２が常時電気的に接続されている。しかし、第１のローカル配線ＬＯＣＡＬ１の配線距離は、第１のグローバル配線ＧＬＯＢＡＬ１のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【０１４４】
第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２とは、１対のビットラインＢＬ０と反転ビットライン／ＢＬ０とにそれぞれ接続されると共に、ワードラインＷＬ１に共通に接続される。更に、第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２とは、第２のローカル配線ＬＯＣＡＬ２に共通に接続される。該第２のローカル配線ＬＯＣＡＬ２は、スイッチングトランジスタＴｒ０２３を介して、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。該スイッチングトランジスタＴｒ０２３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続される。
【０１４５】
第３のＦｅＲＡＭセルＣＥＬＬ０２１は、スイッチングトランジスタＴｒ０２１とメモリキャパシタＣ０２１との１対から構成される。該スイッチングトランジスタＴｒ０２１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ０２１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０２１を介してビットラインＢＬ０に接続され、該ビットラインＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０２１の対向電極は、第２のローカル配線ＬＯＣＡＬ２を介してメモリキャパシタＣ０２２の対向電極と接続されると共に、第２のローカル配線ＬＯＣＡＬ２及びスイッチングトランジスタＴｒ０２３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【０１４６】
第４のＦｅＲＡＭセルＣＥＬＬ０２２は、スイッチングトランジスタＴｒ０２２とメモリキャパシタＣ０２２との１対から構成される。該スイッチングトランジスタＴｒ０２２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ０２２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ０２２を介して反転ビットライン／ＢＬ０に接続され、該反転ビットライン／ＢＬ０を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ０２２の対向電極は、第２のローカル配線ＬＯＣＡＬ２を介してメモリキャパシタＣ０２１の対向電極と接続されると共に、第２のローカル配線ＬＯＣＡＬ２及びスイッチングトランジスタＴｒ０２３を介してプレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１に接続される。
【０１４７】
ビットラインＢＬ０のデータ及び反転ビットライン／ＢＬ０の反転データが、１対のメモリキャパシタＣ０２１、Ｃ０２２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ０２１、Ｃ０２２の対向電極は、第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０と電気的に接続され、該プレートラインＰＬ０は、該メモリキャパシタＣ０２１、Ｃ０２２が提供する容量を持つ。しかし、この第１のグローバル配線ＧＬＯＢＡＬ１としてのプレートラインＰＬ０には、該メモリキャパシタＣ０２１、Ｃ０２２へのデータの書き込み時及び該メモリキャパシタＣ０２１、Ｃ０２２からのデータの読み出し時を除いて、該メモリキャパシタＣ０２１、Ｃ０２２が電気的に接続されない。よって、プレートラインＰＬ０からなる第１のグローバル配線ＧＬＯＢＡＬ１は、顕著な配線遅延の問題を本質的に有しない。一方、第２のローカル配線ＬＯＣＡＬ２には、２つのメモリキャパシタＣ０２１、Ｃ０２２が常時電気的に接続されている。しかし、第２のローカル配線ＬＯＣＡＬ２の配線距離は、第１のグローバル配線ＧＬＯＢＡＬ１のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【０１４８】
第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２とは、１対のビットラインＢＬ１と反転ビットライン／ＢＬ１とにそれぞれ接続されると共に、ワードラインＷＬ０に共通に接続される。更に、第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２とは、第３のローカル配線ＬＯＣＡＬ３に共通に接続される。該第３のローカル配線ＬＯＣＡＬ３は、スイッチングトランジスタＴｒ１１３を介して、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。該スイッチングトランジスタＴｒ１１３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続される。
【０１４９】
第５のＦｅＲＡＭセルＣＥＬＬ１１１は、スイッチングトランジスタＴｒ１１１とメモリキャパシタＣ１１１との１対から構成される。該スイッチングトランジスタＴｒ１１１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ１１１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１１１を介してビットラインＢＬ１に接続され、該ビットラインＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１１１の対向電極は、第３のローカル配線ＬＯＣＡＬ３を介してメモリキャパシタＣ１１２の対向電極と接続されると共に、第３のローカル配線ＬＯＣＡＬ３及びスイッチングトランジスタＴｒ１１３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【０１５０】
第６のＦｅＲＡＭセルＣＥＬＬ１１２は、スイッチングトランジスタＴｒ１１２とメモリキャパシタＣ１１２との１対から構成される。該スイッチングトランジスタＴｒ１１２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ０に接続され、該ワードラインＷＬ０を介して伝送された制御信号を受ける。該メモリキャパシタＣ１１２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１１２を介して反転ビットライン／ＢＬ１に接続され、該反転ビットライン／ＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１１２の対向電極は、第３のローカル配線ＬＯＣＡＬ３を介してメモリキャパシタＣ１１１の対向電極と接続されると共に、第３のローカル配線ＬＯＣＡＬ３及びスイッチングトランジスタＴｒ１１３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【０１５１】
ビットラインＢＬ１のデータ及び反転ビットライン／ＢＬ１の反転データが、１対のメモリキャパシタＣ１１１、Ｃ１１２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ１１１、Ｃ１１２の対向電極は、第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１と電気的に接続され、該プレートラインＰＬ１は、該メモリキャパシタＣ１１１、Ｃ１１２が提供する容量を持つ。しかし、この第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１には、該メモリキャパシタＣ１１１、Ｃ１１２へのデータの書き込み時及び該メモリキャパシタＣ１１１、Ｃ１１２からのデータの読み出し時を除いて、該メモリキャパシタＣ１１１、Ｃ１１２が電気的に接続されない。よって、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２は、顕著な配線遅延の問題を本質的に有しない。一方、第３のローカル配線ＬＯＣＡＬ３には、２つのメモリキャパシタＣ１１１、Ｃ１１２が常時電気的に接続されている。しかし、第３のローカル配線ＬＯＣＡＬ３の配線距離は、第２のグローバル配線ＧＬＯＢＡＬ２のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【０１５２】
第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２とは、１対のビットラインＢＬ１と反転ビットライン／ＢＬ１とにそれぞれ接続されると共に、ワードラインＷＬ１に共通に接続される。更に、第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２とは、第４のローカル配線ＬＯＣＡＬ４に共通に接続される。該第４のローカル配線ＬＯＣＡＬ４は、スイッチングトランジスタＴｒ１２３を介して、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。該スイッチングトランジスタＴｒ１２３は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続される。
【０１５３】
第７のＦｅＲＡＭセルＣＥＬＬ１２１は、スイッチングトランジスタＴｒ１２１とメモリキャパシタＣ１２１との１対から構成される。該スイッチングトランジスタＴｒ１２１は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ１２１は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１２１を介してビットラインＢＬ１に接続され、該ビットラインＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１２１の対向電極は、第４のローカル配線ＬＯＣＡＬ４を介してメモリキャパシタＣ１２２の対向電極と接続されると共に、第４のローカル配線ＬＯＣＡＬ４及びスイッチングトランジスタＴｒ１２３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【０１５４】
第８のＦｅＲＡＭセルＣＥＬＬ１２２は、スイッチングトランジスタＴｒ１２２とメモリキャパシタＣ１２２との１対から構成される。該スイッチングトランジスタＴｒ１２２は、ゲート電極を有し、該ゲート電極は、ワードラインＷＬ１に接続され、該ワードラインＷＬ１を介して伝送された制御信号を受ける。該メモリキャパシタＣ１２２は、蓄積電極と、対向電極と、該蓄積電極と該対向電極との間に介在するキャパシタ誘電体膜とからなる。該蓄積電極は、スイッチングトランジスタＴｒ１２２を介して反転ビットライン／ＢＬ１に接続され、該反転ビットライン／ＢＬ１を介して伝送されたデータを受け、記憶する。メモリキャパシタＣ１２２の対向電極は、第４のローカル配線ＬＯＣＡＬ４を介してメモリキャパシタＣ１２１の対向電極と接続されると共に、第４のローカル配線ＬＯＣＡＬ４及びスイッチングトランジスタＴｒ１２３を介してプレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２に接続される。
【０１５５】
ビットラインＢＬ１のデータ及び反転ビットライン／ＢＬ１の反転データが、１対のメモリキャパシタＣ１２１、Ｃ１２２の蓄積電極へ書き込まれる時或いは該蓄積電極から読み出される時に、該メモリキャパシタＣ１２１、Ｃ１２２の対向電極は、第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１と電気的に接続され、該プレートラインＰＬ１は、該メモリキャパシタＣ１２１、Ｃ１２２が提供する容量を持つ。しかし、この第２のグローバル配線ＧＬＯＢＡＬ２としてのプレートラインＰＬ１には、該メモリキャパシタＣ１２１、Ｃ１２２へのデータの書き込み時及び該メモリキャパシタＣ１２１、Ｃ１２２からのデータの読み出し時を除いて、該メモリキャパシタＣ１２１、Ｃ１２２が電気的に接続されない。よって、プレートラインＰＬ１からなる第２のグローバル配線ＧＬＯＢＡＬ２は、顕著な配線遅延の問題を本質的に有しない。一方、第４のローカル配線ＬＯＣＡＬ４には、２つのメモリキャパシタＣ１２１、Ｃ１２２が常時電気的に接続されている。しかし、第４のローカル配線ＬＯＣＡＬ４の配線距離は、第２のグローバル配線ＧＬＯＢＡＬ２のそれに比べ非常に短いので、顕著な配線遅延の問題を本質的に有しない。
【０１５６】
本実施形態に係る半導体記憶装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイの構成の一部を、図１に示す部分等価回路図を参照して説明した。以下、ＦｅＲＡＭセルに含まれる強誘電体キャパシタの金属酸化物誘電体を水素による還元から保護する保護構造につき、図面を参照して詳細に説明する。
【０１５７】
図４７は、本実施形態に係る半導体記憶装置に含まれる強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、該半導体記憶装置に含まれる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す部分縦断面図である。
【０１５８】
本実施形態に係る半導体記憶装置は、前述したように、ＦｅＲＡＭセルの２次元マトリックスアレイと、該アレイに隣接する論理回路とを含む。該ＦｅＲＡＭセルの２次元マトリックスアレイは、図１を参照して前述した複数対のＦｅＲＡＭセルを含む。図４７は、１対のＦｅＲＡＭセルと、該１対のＦｅＲＡＭセルに隣接して設けられる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す。
【０１５９】
半導体記憶装置は、Ｐ型単結晶半導体基板上に設けられる。該Ｐ型単結晶半導体基板は、第１の素子領域１１００と、第２の素子領域１２００と、第３の素子領域１３００とを含む。第１の素子領域１１００は、ＰチャネルＭＯＳトランジスタ１１０を含む。第２の素子領域１２００は、ＮチャネルＭＯＳトランジスタ１２０を含む。第３の素子領域１３００は、前述の１対のＦｅＲＡＭセル１００を含む。図４７に示される１対のＦｅＲＡＭセル１００は、図１に示す第１のＦｅＲＡＭセルＣＥＬＬ０１１と第２のＦｅＲＡＭセルＣＥＬＬ０１２との１対、第３のＦｅＲＡＭセルＣＥＬＬ０２１と第４のＦｅＲＡＭセルＣＥＬＬ０２２との１対、第５のＦｅＲＡＭセルＣＥＬＬ１１１と第６のＦｅＲＡＭセルＣＥＬＬ１１２との１対、又は、第７のＦｅＲＡＭセルＣＥＬＬ１２１と第８のＦｅＲＡＭセルＣＥＬＬ１２２との１対に相当する。いずれの対も、その構造は同一である。図４７には、ＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方、並びに、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのソース／ドレイン領域の一方が示されている。
【０１６０】
図４８は、図４７に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。以下、図４７及び図４８を参照して、本発明の第２の実施形態に係る半導体装置の構造の一部につき詳細に説明する。
【０１６１】
Ｐ型単結晶半導体基板１の主面は、フィールド酸化膜２からなる素子分離領域と、該フィールド酸化膜２により画定される活性領域とを含む。更に、前述したように、Ｐ型単結晶半導体基板１は、第１の素子領域１１００と、第２の素子領域１２００と、第３の素子領域１３００とを含む。第１の素子領域１１００には、Ｎウェル３が設けられ、該Ｎウェル３には、ＰチャネルＭＯＳトランジスタ１１０が設けられる。第２の素子領域１２００には、Ｐウェル４が設けられ、該Ｐウェル４には、ＮチャネルＭＯＳトランジスタ１２０が設けられる。第３の素子領域１３００には、Ｐウェル５が設けられ、該Ｐウェル５には、１対のＦｅＲＡＭセル１００が設けられる。Ｐウェル４は、Ｎウェル３から離間し、Ｐウェル５は、Ｐウェル４から離間する。Ｐウェル４は、Ｎウェル３とＰウェル５との間に配置される。
【０１６２】
ＰチャネルＭＯＳトランジスタ１１０は、Ｐ＋高濃度不純物拡散領域１４−１、１４−２と、Ｐ−低濃度不純物拡散領域８−１、８−２と、第１のゲート絶縁膜６−１と、第１のゲート電極７−１と、第１のサイドウォール絶縁膜１１とを含む。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、ソース／ドレイン領域を構成する。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、Ｎウェル３中に互いに離間して設けられる。Ｐ−低濃度不純物拡散領域８−１、８−２は、Ｐ＋高濃度不純物拡散領域１４−１、１４−２の内側に隣接すると共に、Ｎウェル３中にチャネル領域を介して互いに離間して設けられる。第１のゲート絶縁膜６−１は、Ｐ−低濃度不純物拡散領域８−１、８−２の間で画定されるＮウェル３中のチャネル領域上に設けられる。第１のゲート電極７−１は、第１のゲート絶縁膜６−１上に設けられる。第１のサイドウォール絶縁膜１１は、第１のゲート電極７−１の側壁に設けられる。Ｐ−低濃度不純物拡散領域８−１、８−２は、第１の水平方向において、第１のサイドウォール絶縁膜１１とオーバーラップする。Ｐ＋高濃度不純物拡散領域１４−１、１４−２は、第１のサイドウォール絶縁膜１１直下のＰ−低濃度不純物拡散領域８−１、８−２により、第１のゲート電極７−１からオフセットされることで、第１のゲート電極７−１の底部の角での電界を緩和する。
【０１６３】
尚、本願において、「第１の水平方向」とは、Ｐ型単結晶半導体基板１の主面に平行な方向であって、１対のＦｅＲＡＭセル１００の２つのキャパシタが互いに離間する方向を意味する。
【０１６４】
ＮチャネルＭＯＳトランジスタ１２０は、Ｎ＋高濃度不純物拡散領域１３−１、１３−２と、Ｎ−低濃度不純物拡散領域９−１、９−２と、第２のゲート絶縁膜６−２と、第２のゲート電極７−２と、第２のサイドウォール絶縁膜１２とを含む。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、ソース／ドレイン領域を構成する。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、Ｐウェル４中に互いに離間して設けられる。Ｎ−低濃度不純物拡散領域９−１、９−２は、Ｎ＋高濃度不純物拡散領域１３−１、１３−２の内側に隣接すると共に、Ｐウェル４中にチャネル領域を介して互いに離間して設けられる。第２のゲート絶縁膜６−２は、Ｎ−低濃度不純物拡散領域９−１、９−２の間で画定されるＰウェル４中のチャネル領域上に設けられる。第２のゲート電極７−２は、第２のゲート絶縁膜６−２上に設けられる。第２のサイドウォール絶縁膜１２は、第２のゲート電極７−２の側壁に設けられる。Ｎ−低濃度不純物拡散領域９−１、９−２は、第１の水平方向において、第２のサイドウォール絶縁膜１２とオーバーラップする。Ｎ＋高濃度不純物拡散領域１３−１、１３−２は、第２のサイドウォール絶縁膜１２直下のＮ−低濃度不純物拡散領域９−１、９−２により、第２のゲート電極７−２からオフセットされることで、第２のゲート電極７−２の底部の角での電界を緩和する。
【０１６５】
１対のＦｅＲＡＭセル１００は、Ｐウェル５に設けられる。１対のＦｅＲＡＭセル１００は、第１及び第２のＦｅＲＡＭセルからなり、第１のＦｅＲＡＭセルは、スイッチングトランジスタと、第１のキャパシタ１３０との１対からなる。第２のＦｅＲＡＭセルは、別のスイッチングトランジスタと、第２のキャパシタ１４０との１対からなる。第１及び第２のＦｅＲＡＭセルは、スタック型メモリセルである。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ対応するスイッチングトランジスタの上方に設けられる。
【０１６６】
第１のＦｅＲＡＭセルのスイッチングトランジスタ及び第２のＦｅＲＡＭセルのスイッチングトランジスタが、Ｐウェル５内に互いに離間して設けられる。更に、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタが、Ｐウェル５内に設けられる。グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタは、前述の第１のＦｅＲＡＭセルのスイッチングトランジスタ及び第２のＦｅＲＡＭセルのスイッチングトランジスタの間に配置されると共に、該両スイッチングトランジスタからフィールド酸化膜２を介して分離する。Ｎ＋高濃度不純物拡散領域１３−３は、Ｐウェル５中に設けられ、第１のＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方を構成する。Ｎ＋高濃度不純物拡散領域１０−４は、前述のＮ＋高濃度不純物拡散領域１３−３からフィールド酸化膜２を介して分離されて、Ｐウェル５中に設けられる。該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのソース／ドレイン領域の一方を構成する。Ｎ＋高濃度不純物拡散領域１３−５は、前述のＮ＋高濃度不純物拡散領域１３−４からフィールド酸化膜２を介して分離され、Ｐウェル５中に設けられる。該Ｎ＋高濃度不純物拡散領域１３−５は、第２のＦｅＲＡＭセルのスイッチングトランジスタのソース／ドレイン領域の一方を構成する。
【０１６７】
第１の層間絶縁膜１５が、Ｐ型単結晶半導体基板１上、フィールド酸化膜２上、ＰチャネルＭＯＳトランジスタ１１０上及びＮチャネルＭＯＳトランジスタ１２０上、並びに、第１及び第２のＦｅＲＡＭセルのスイッチングトランジスタ上、及び、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタ上に亘り延在する。
【０１６８】
更に、第１の導電性コンタクトプラグ１６が第１の層間絶縁膜１５中に設けられる。第１の導電性コンタクトプラグ１６は、第１の層間絶縁膜１５を貫通し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に接触する。第２の導電性コンタクトプラグ１７が第１の層間絶縁膜１５中に設けられる。第２の導電性コンタクトプラグ１７は、第１の層間絶縁膜１５を貫通し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に接触する。第３の導電性コンタクトプラグ１８が第１の層間絶縁膜１５中に設けられる。第３の導電性コンタクトプラグ１８は、第１の層間絶縁膜１５を貫通し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に接触する。第４の導電性コンタクトプラグ１９が第１の層間絶縁膜１５中に設けられる。第４の導電性コンタクトプラグ１９は、第１の層間絶縁膜１５を貫通し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に接触する。第５の導電性コンタクトプラグ２０が第１の層間絶縁膜１５中に設けられる。第５の導電性コンタクトプラグ２０は、第１の層間絶縁膜１５を貫通し、グローバル配線としてのプレートラインとローカル配線との間のスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−４に接触する。
【０１６９】
第２の層間絶縁膜２１が、第１の層間絶縁膜１５上に延在する。第６の導電性コンタクトプラグ２２が第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体中に設けられる。第６の導電性コンタクトプラグ２２は、第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体を貫通し、第１のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−３に接触する。第７の導電性コンタクトプラグ２３が第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体中に設けられる。第７の導電性コンタクトプラグ２３は、第１の層間絶縁膜１５と第２の層間絶縁膜２１との積層体を貫通し、第２のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−５に接触する。
【０１７０】
第１のＦｅＲＡＭセルは、スイッチングトランジスタの上方に設けられた第１のキャパシタ１３０を含む。第２のＦｅＲＡＭセルは、スイッチングトランジスタの上方に設けられた第２のキャパシタ１４０を含む。第１のキャパシタ１３０及び第２のキャパシタ１４０は、図１を参照して前述したメモリキャパシタとして機能する。
【０１７１】
第１のキャパシタ１３０は、第１の下部電極２４−１と、第１の上部電極２６−１と、該第１の下部電極２４−１と該第１の上部電極２６−１との間に設けられた第１の金属酸化物強誘電体膜２５−１とからなる。第１の下部電極２４−１及び第１の上部電極２６−１は、それぞれ、図１を参照して前述した蓄積電極及び対向電極として機能する。蓄積電極としての第１の下部電極２４−１は、第２の層間絶縁膜２１上及び第６の導電性コンタクトプラグ２２上に設けられる。ここで、第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２と上部に接触する。第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介して第１のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該スイッチングトランジスタは、図１を参照して前述したビットラインに接続される。該スイッチングトランジスタは、更に、図示しないゲート電極を有し、該ゲート電極は、図１を参照して前述したワードラインに接続される。
【０１７２】
第２のキャパシタ１４０は、第２の下部電極２４−２と、第２の上部電極２６−２と、該第２の下部電極２４−２と該第２の上部電極２６−２との間に設けられた第２の金属酸化物強誘電体膜２５−２とからなる。第２の下部電極２４−２及び第２の上部電極２６−２は、それぞれ、図１を参照して前述した蓄積電極及び対向電極として機能する。蓄積電極としての第２の下部電極２４−２は、第２の層間絶縁膜２１上及び第７の導電性コンタクトプラグ２３上に設けられる。ここで、第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３と上部に接触する。第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介して第２のＦｅＲＡＭセルのスイッチングトランジスタのＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該スイッチングトランジスタは、図１を参照して前述したビットラインに接続される。該スイッチングトランジスタは、更に、図示しないゲート電極を有し、該ゲート電極は、図１を参照して前述したワードラインに接続される。
【０１７３】
第１の絶縁性水素バリア層１５０が設けられる。該第１の絶縁性水素バリア層１５０は、電気的絶縁性を有すると共に、水素非透過性を有する。該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの側壁及び上部、並びに、第２の層間絶縁膜２１上であって第１のキャパシタ１３０及び第２のキャパシタ１４０の周囲及びそれらの間に亘り延在することで、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う。ここで、該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０の側壁及び上部、並びに、第２のキャパシタ１４０の側壁及び上部に接触する。
【０１７４】
更に、第３の層間絶縁膜２７が設けられる。該第３の層間絶縁膜２７は、第１の絶縁性水素バリア層１５０上及び第２の層間絶縁膜２１上に亘り延在する。２つのコンタクトホールが設けられる、該２つのコンタクトホールは、第１のキャパシタ１３０の対向電極として機能する第１の上部電極２６−１の上面の一部上、並びに、第２のキャパシタ１４０の対向電極として機能する第２の上部電極２６−２の上面の一部上にそれぞれ位置する。該２つのコンタクトホールは、第３の層間絶縁膜２７と第１の絶縁性水素バリア層１５０との積層体を貫通し、該第１の上部電極２６−１の上面の一部と、該第２の上部電極２６−２の上面の一部とに達する。更なる１つのコンタクトホールが設けられる。該更なる１つのコンタクトホールは、第１のキャパシタ１３０及び第２のキャパシタ１４０の間に位置すると共に、前述の第５の導電性コンタクトプラグ２０上に位置する。該更なる１つのコンタクトホールは、第３の層間絶縁膜２７と第１の絶縁性水素バリア層１５０と第２の層間絶縁膜２１との積層体を貫通し、第１の層間絶縁膜１５の上部領域中に達する。該更なる１つのコンタクトホールは、従って、第１の層間絶縁膜１５の上面より低いレベルの底部を有する。
【０１７５】
第１の水素非透過性ローカル配線層１６２が設けられる。該第１の水素非透過性ローカル配線層１６２は、電気的導電性を有すると共に、水素非透過性を有する。該第１の水素非透過性ローカル配線層１６２は、第３の素子領域１３００内であって、第３の層間絶縁膜２７上及び前述の３つのコンタクトホール中に亘り延在する。具体的には、第１の水素非透過性ローカル配線層１６２は、図４７及び図４８に示すように、第１のキャパシタ１３０の上方及び第２のキャパシタ１４０の上方に延在し、更に、第１のキャパシタ１３０と第２のキャパシタ１４０との間に延在すると共に、前述の３つのコンタクトホール内にも延在する。第１の水素非透過性ローカル配線層１６２は、前述のコンタクトホールを介して、第１のキャパシタ１３０の対向電極として機能する該第１の上部電極２６−１と電気的に接触する。更に、第１の水素非透過性ローカル配線層１６２は、前述のコンタクトホールを介して、第２のキャパシタ１４０の対向電極として機能する該第２の上部電極２６−２と電気的に接触する。更に、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の間に位置すると共に、前述の第５の導電性コンタクトプラグ２０上に位置する前述のコンタクトホールを介して、該第５の導電性コンタクトプラグ２０と電気的に接触する。
【０１７６】
前述したように、該第５の導電性コンタクトプラグ２０は、Ｎ＋高濃度不純物拡散領域１３−４に接触する。そして、該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間に設けられたスイッチングトランジスタのソース／ドレイン領域の一方を構成する。よって、第１の水素非透過性ローカル配線層１６２は、該第５の導電性コンタクトプラグ２０及び該スイッチングトランジスタを介してグローバル配線としてのプレートラインに電気的に接続される。即ち、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１からなる対向電極と、第２のキャパシタ１４０の第２の上部電極２６−２からなる対向電極との間の電気的接続を提供すると共に、両対向電極と該スイッチングトランジスタとの間の電気的接続を提供する。従って、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの対向電極は、第１の水素非透過性ローカル配線層１６２及び該スイッチングトランジスタを介して、プレートラインからなるグローバル配線に電気的に接続される。
【０１７７】
図１を参照して前述したように、第１の水素非透過性ローカル配線層１６２と、プレートラインからなるグローバル配線との間に設けられた該スイッチングトランジスタのゲート電極は、第１のキャパシタ１３０と第２のキャパシタ１４０とにそれぞれ接続されたスイッチングトランジスタのゲート電極が接続された共通のワードラインに接続される。よって、該３つのスイッチングトランジスタは、共通の制御信号により制御される。よって、第１のキャパシタ１３０の蓄積電極である第１の下部電極２４−１及び第２のキャパシタ１４０の蓄積電極である第２の下部電極２４−２へ書き込まれる時或いは該電極から読み出される時に、該第１のキャパシタ１３０の対向電極である第１の上部電極２６−１及び該第２のキャパシタ１４０の対向電極である第２の上部電極２６−２は、プレートラインからなるグローバル配線に電気的に接続され、それ以外の時は電気的に分離される。即ち、プレートラインからなるグローバル配線は、メモリキャパシタへのデータの書き込み時及びメモリキャパシタからのデータの読み出し時を除いて、メモリキャパシタが電気的に接続されない。よって、プレートラインからなるグローバル配線は、顕著な配線遅延の問題を本質的に有しない。一方、第１の水素非透過性ローカル配線層１６２には、第１のキャパシタ１３０及び第２のキャパシタ１４０が常時電気的に接続されている。しかし、第１の水素非透過性ローカル配線層１６２の配線距離は、１対のＦｅＲＡＭセル１００が設けられる第３の素子領域１３００に限定されるため、グローバル配線のそれに比べ非常に短い。従って、プレートラインからなるグローバル配線は、顕著な配線遅延の問題を本質的に有しない。
【０１７８】
該第２の絶縁性水素バリア層１７２は、電気的絶縁性を有すると共に、水素非透過性を有する。該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２上及び第３の層間絶縁膜２７上であって、第３の素子領域１３００の全体に亘り延在することで、該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２の全体を完全に覆う。即ち、第１の水素非透過性ローカル配線層１６２の全体は、第２の絶縁性水素バリア層１７２で覆われる。更に、第１の水素非透過性ローカル配線層１６２により覆われていない第３の層間絶縁膜２７の部分であって、且つ、第１の絶縁性水素バリア層１５０に隣接している第３の層間絶縁膜２７の部分は、第２の絶縁性水素バリア層１７２で覆われる。
【０１７９】
第４の層間絶縁膜２８が設けられる。該第４の層間絶縁膜２８は、第１の素子領域１１００及び第２の素子領域１２００においては、第３の層間絶縁膜２７上に延在し、第３の素子領域１３００においては、第２の絶縁性水素バリア層１７２上に延在する。第１の水素非透過性ローカル配線層１６２の全体は、第２の絶縁性水素バリア層１７２により第４の層間絶縁膜２８から完全に分離される。更に、第１の水素非透過性ローカル配線層１６２により覆われていない第３の層間絶縁膜２７の部分であって、且つ、第１の絶縁性水素バリア層１５０に隣接している第３の層間絶縁膜２７の部分は、第２の絶縁性水素バリア層１７２により第４の層間絶縁膜２８から完全に分離される。
【０１８０】
第１の素子領域１１００において、第８の導電性コンタクトプラグ２９及び第９の導電性コンタクトプラグ３０が設けられる。第８の導電性コンタクトプラグ２９は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第１の導電性コンタクトプラグ１６の頂部と接触する。第８の導電性コンタクトプラグ２９は、前述の第１の導電性コンタクトプラグ１６を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第９の導電性コンタクトプラグ３０は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第２の導電性コンタクトプラグ１７の頂部と接触する。第９の導電性コンタクトプラグ３０は、前述の第２の導電性コンタクトプラグ１７を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。
【０１８１】
第２の素子領域１２００において、第１０の導電性コンタクトプラグ３１及び第１１の導電性コンタクトプラグ３２が設けられる。第１０の導電性コンタクトプラグ３１は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第３の導電性コンタクトプラグ１８の頂部と接触する。第１０の導電性コンタクトプラグ３１は、前述の第３の導電性コンタクトプラグ１８を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第１１の導電性コンタクトプラグ３２は、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を貫通して、前述の第４の導電性コンタクトプラグ１９の頂部と接触する。第１１の導電性コンタクトプラグ３２は、前述の第４の導電性コンタクトプラグ１９を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。
【０１８２】
第１の素子領域１１００において、第１の金属配線層３３及び第２の金属配線層３４が第４の層間絶縁膜２８上に設けられる。第１の金属配線層３３は、第８の導電性コンタクトプラグ２９の頂部と接触する。第１の金属配線層３３は、該第８の導電性コンタクトプラグ２９及び前述の第１の導電性コンタクトプラグ１６を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第２の金属配線層３４は、第９の導電性コンタクトプラグ３０の頂部と接触する。第２の金属配線層３４は、階第９の導電性コンタクトプラグ３０及び前述の第２の導電性コンタクトプラグ１７を介し、ＰチャネルＭＯＳトランジスタ１１０のＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。
【０１８３】
第２の素子領域１２００において、第３の金属配線層３５及び第４の金属配線層３６が第４の層間絶縁膜２８上に設けられる。第３の金属配線層３５は、第１０の導電性コンタクトプラグ３１の頂部と接触する。第３の金属配線層３５は、該第１０の導電性コンタクトプラグ３１及び前述の第３の導電性コンタクトプラグ１８を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第４の金属配線層３６は、第１１の導電性コンタクトプラグ３２の頂部と接触する。第４の金属配線層３６は、該第１１の導電性コンタクトプラグ３２及び前述の第４の導電性コンタクトプラグ１９を介し、ＮチャネルＭＯＳトランジスタ１２０のＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。
【０１８４】
尚、第１レベルの配線層第１の金属配線層３３、第２の金属配線層３４、第３の金属配線層３５及び第４の金属配線層３６を第１レベルの配線層として含む多層配線構造を有してもよい。
【０１８５】
（ＦｅＲＡＭセル構造）
前述したように、本実施形態に係る半導体記憶装置は、１対のＦｅＲＡＭセル１００を含む。該１対のＦｅＲＡＭセル１００は、第１のＦｅＲＡＭセルと第２のＦｅＲＡＭセルとからなる。第１のＦｅＲＡＭセルは、スイッチングトランジスタと、第１のキャパシタ１３０とからなる。第２のＦｅＲＡＭセルは、スイッチングトランジスタと、第２のキャパシタ１４０とからなる。
【０１８６】
第１のキャパシタ１３０は、第１の下部電極２４−１と、第１の上部電極２６−１と、該両電極間に介在された第１の金属酸化物強誘電体膜２５−１とから構成される。該第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介し、該スイッチングトランジスタのソース／ドレイン領域の一方を構成するＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該第１の下部電極２４−１は、ビットラインのデータを蓄積する蓄積電極として機能する。
【０１８７】
第２のキャパシタ１４０は、第２の下部電極２４−２と、第２の上部電極２６−２と、該両電極間に介在された第２の金属酸化物強誘電体膜２５−２とから構成される。該第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介し、該スイッチングトランジスタのソース／ドレイン領域の一方を構成するＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該第２の下部電極２４−２は、ビットラインのデータを蓄積する蓄積電極として機能する。
【０１８８】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の下部電極２４−１及び第２の下部電極２４−２を有する。これら第１の下部電極２４−１及び第２の下部電極２４−２は、Ｐｔ或いはＩｒ系材料、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含むことが好ましい。これら第１の下部電極２４−１及び第２の下部電極２４−２は、単層構造或いは多層構造で構成することができる。該単層構造は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含む単層で構成し得る。該多層構造は、例えば、最下層であるＴｉＡｌＮからなる第１の層と、該第１の層上に設けられるＩｒからなる第２の層と、該第２の層上に設けられるＩｒＯ２からなる第３の層と、該第３の層上に設けられるＰｔからなる第４の層とで構成することが可能である。ここで、最下層であるＴｉＡｌＮからなる第１の層は、水素バリア性を有する水素バリア膜として機能する。
【０１８９】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の上部電極２６−１及び第２の上部電極２６−２を有する。これら第１の上部電極２６−１及び第２の上部電極２６−２は、Ｐｔ或いはＩｒ系材料、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２のうち少なくとも１つを含むことが好ましい。
【０１９０】
第１のキャパシタ１３０及び第２のキャパシタ１４０は、それぞれ第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２を有する。これら第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２として使用可能な物質の典型例は、既知の各種の金属酸化物強誘電体のいずれかで構成することが可能である。典型例として、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９やこの物質の組成を変えたもの及びＮｂに代表される添加物で置換した一連の化合物群（以下ＳＢＴと称する）や、Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３やこの物質の組成を変えたもの及びＬａやＣａに代表される添加物で置換した一連の化合物群（以下ＰＺＴと称する）を挙げることができる。また、検討段階の材料としては、チタン酸ビスマスにランタンを添加したものや、前述の強誘電体材料に他の誘電体材料を固溶したものを、その他の例として挙げることができる。いずれの物質も酸化物誘電体結晶として強誘電体特性を示すという点で共通している。本実施の形態では、ＳＢＴをスピンコートし、その後、焼成により結晶化を行うことで、金属酸化物強誘電体膜を形成する。
【０１９１】
第１のキャパシタ１３０の第１の上部電極２６−１は、電気的導電性及び水素透過性を有する。第１のキャパシタ１３０の第１の上部電極２６−１は、コンタクトホールを介して、第１の水素非透過性ローカル配線層１６２と接触する。第２のキャパシタ１４０の第１の上部電極２６−４は、電気的導電性及び水素透過性を有する。第２のキャパシタ１４０の第１の上部電極２６−４は、コンタクトホールを介して、第１の水素非透過性ローカル配線層１６２と接触する。よって、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１と、第２のキャパシタ１４０の第１の上部電極２６−４との間の電気的相互接続を提供する。
【０１９２】
前述の第１の水素非透過性ローカル配線層１６２は、電気的導電性及び水素非透過性を有する物質で構成される。前述の第１の水素非透過性ローカル配線層１６２の構成物質の典型例として、ＴｉＡｌＮを挙げることができるが、必ずしもこれに限定する必要はない。
【０１９３】
前述の第１の絶縁性水素バリア膜１５０及び第２の絶縁性水素バリア層１７２は、電気的絶縁性を有すると共に、水素非透過性を有する物質で構成することができる。典型的には、アルミナ（Ａｌ２Ｏ３）、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、ＴａＯｘ（ｘ＞０）を使用できるが、必ずしもこれらに限定されるものではない。本実施形態では、第１の絶縁性水素バリア膜１５０及び第２の絶縁性水素バリア層１７２は、Ａｌ２Ｏ３で構成するものとする。前述の第１の絶縁性水素バリア膜１５０及び第２の絶縁性水素バリア層１７２は、例えば、アルミナ（Ａｌ２Ｏ３）をＣＶＤ法で形成することがきる。
【０１９４】
前述の第１乃至第１１の導電性プラグ１６、１７、１８、１９、２０、２２、２３、２９、３０、３１、３２は、各種の導電性材料で構成する。典型的には、タングステン（Ｗ）やポリシリコンを使用することができる。これら、第１乃至第１１の導電性プラグ１６、１７、１８、１９、２０、２２、２３、２９、３０、３１、３２は、ＣＶＤ法で形成することができる。また、第３の層間絶縁膜２７及び第４の層間絶縁膜２８は、ＣＶＤ法で形成することができる。
【０１９５】
（水素バリア構造）
本実施形態によれば、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の形成後に、ＣＶＤ法で形成される。また、第４の層間絶縁膜２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２の形成後に、ＣＶＤ法で形成される。このＣＶＤプロセスは、還元性雰囲気中で行われる。このため、該ＣＶＤプロセスで供給された還元剤として機能する水素の拡散により、第１のキャパシタ１３０及び第２のキャパシタ１４０にそれぞれ含まれる第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されるのを防止する必要がある。この水素の拡散経路、即ち、水素の侵入経路は、第１のキャパシタ１３０及び第２のキャパシタ１４０と外部領域との境界のみでなく、電気的絶縁性及び水素透過性を有する前述の第３の層間絶縁膜２７も含む。水素が、該第４の層間絶縁膜２８或いは第３の層間絶縁膜２７からなる該拡散経路を介し、その後、第１の上部電極２６−１及び第２の上部電極２６−２を介して、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中に拡散するのを防止する必要がある。
【０１９６】
ここで、第１の水素非透過性ローカル配線層１６２は、第３の素子領域１３００の領域内に限定して延在し、且つ、前述したように、対を成す第１のＦｅＲＡＭセルと第２のＦｅＲＡＭセルとのそれぞれに含まれる第１のキャパシタ１３０及び第２のキャパシタ１４０の第１の上部電極２６−１及び第２の上部電極２６−２間の相互接続を提供する専用の配線である。この専用配線は、一般のグローバル配線と異なり、特定の領域に限定した電気的相互接続を提供する。特定の領域に限定して延在する専用配線が、水素の拡散経路となるのを防止する必要がある。
【０１９７】
即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う第１の絶縁性水素バリア層１５０だけでなく、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２を設け設けることで、第３の層間絶縁膜２７を介する水素拡散経路を断つことに意義がある。前述の第１の絶縁性水素バリア層１５０、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２の組み合わせは、還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ拡散されるのを確実に防止する。水素非透過性、即ち、水素バリア性を有する第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの上部であって、第１の水素非透過性ローカル配線層１６２との接触部分を除く部分、及びそれらの側部に接するよう延在する。一方、第１のキャパシタ１３０及び第２のキャパシタ１４０の外側及び上方に、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２を、還元性雰囲気で行われるＣＶＤ法で形成する際に、還元剤として機能する水素が供給される。水素バリア性を有する第１の絶縁性水素バリア層１５０の存在は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの上部であって、第１の水素非透過性ローカル配線層１６２との接触部分を除く部分、及びそれらの側部を介して第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ、該水素が拡散されるのを確実に防止する。
【０１９８】
しかし、第３の層間絶縁膜２７は、前述したように、水素透過性を有するので、第１の上部電極２６−１及び第２の上部電極２６−２と第１の水素非透過性ローカル配線層１６２との接触部分を介して、第１の上部電極２６−１及び第２の上部電極２６−２中へ水素が拡散することを防止する必要がある。このため、本実施形態においては、第１の絶縁性水素バリア層１５０のみでなく、水素非透過性を有する第１の水素非透過性ローカル配線層１６２を設ける。
【０１９９】
第１のキャパシタ１３０及び第２のキャパシタ１４０の各々の側面及び上面は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより完全に覆われる。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第４の層間絶縁膜２８から完全に分離される。更に、第１のキャパシタ１３０及び第２のキャパシタ１４０は、第１の絶縁性水素バリア層１５０と第１の水素非透過性ローカル配線層１６２とにより、水素拡散経路となる第３の層間絶縁膜２７から完全に分離される。従って、第３の層間絶縁膜２７又は第４の層間絶縁膜２８から第１の上部電極２６−１及び第２の上部電極２６−２中へ水素が拡散することを確実に防止する。
【０２００】
更に、該第１の水素非透過性ローカル配線層１６２は、非還元性雰囲気を使用する形成方法で形成される。具体的には、スパッタリング方が用いられる。このため、コンタクトホールのアスペクト比が大きい場合、図４５に示すように、該コンタクトホール内の前述の第１の水素非透過性ローカル配線層１６２は、オーバーハング形状になる。このため、該コンタクトホールの底部に延在する該第１の水素非透過性ローカル配線層１６２の前述の接触部分の膜厚は不均一となる。具体的には、該接触部分は、該コンタクトホールの底部の中心領域で、その膜厚が厚く、該コンタクトホールの底部の周辺領域に近づくにつれ該膜厚が減少する。このため、該コンタクトホールの底部の周辺領域では、該接触部分は、水素拡散バリアとして機能するのに十分な膜厚が得られない場合がある。よって、本実施の形態においては、図４６に示すように、該コンタクトホールの底部の周辺領域でも、該接触部分が、水素拡散バリアとして機能するのに十分な膜厚を確保するために、第１の水素非透過性ローカル配線層１６２上に第２の絶縁性水素バリア層１７２を積層することが有効である。
【０２０１】
一方、第１の下部電極２４−１及び第２の下部電極２４−２は、前述したように、多層構造で構成することが可能であり、該多層構造は、最下層であるＴｉＡｌＮからなる第１の層を含む。このＴｉＡｌＮは、電気的導電性を有すると共に、水素非透過性、即ち、水素バリア性を有する。よって、第１の下部電極２４−１及び第２の下部電極２４−２が、電気的導電性を有すると共に、水素非透過性、即ち、水素バリア性を有する膜を含む場合、  第１のキャパシタ１３０及び第２のキャパシタ１４０の下部から第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ水素が拡散されるのを確実に防止する。
【０２０２】
従って、水素バリア性を有する第１の絶縁性水素バリア層１５０、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２の存在は、前述のＣＶＤプロセスにおいて供給される還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中に拡散されるのを、確実に防止する。このことにより、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されて、これら膜の強誘電特性が劣化するのを確実に防止することができる。
【０２０３】
本実施形態においては、前述したように、該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２の全体を完全に覆うと共に、第１の水素非透過性ローカル配線層１６２により覆われていない第３の層間絶縁膜２７の部分であって、且つ、第１の絶縁性水素バリア層１５０に隣接している第３の層間絶縁膜２７の部分を覆う。よって、前述の第１の絶縁性水素バリア層１５０は、該水素の拡散を許容するにもかかわらず、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止する。
【０２０４】
（変更例）
前述したように、第１の水素非透過性ローカル配線層１６２は、該第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止するために設けられる。よって、必ずしも、該第１の水素非透過性ローカル配線層１６２は、その全体が水素非透過性を有している必要はない。しかし、該第１の水素非透過性ローカル配線層１６２のうち、該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分は、必ず水素非透過性を有する必要がある。即ち、前述したように、該第１の水素非透過性ローカル配線層１６２の全体を、電気的導電性及び水素非透過性を有する物質で構成することが可能である。また、該第１の水素非透過性ローカル配線層１６２のうち該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を、電気的導電性及び水素非透過性を有する物質で構成し、該接触部分以外の残りの非接触部分を、電気的導電性及び水素透過性を有する物質で構成することが可能である。即ち、第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止することが可能であれば、第１の水素非透過性ローカル配線層１６２の非接触部分は、必ずしも水素非透過性を有する必要がない。
【０２０５】
本発明は、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜を構成する誘電体が、水素により還元され、その特性が劣化するのを防止或いは抑制するための、水素バリア構造を提供する。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、金属酸化物強誘電体に限る必要はなく、酸化物強誘電体及び酸化物高誘電体のいずれでもよい。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、酸化物誘電体であれば、本発明に係る水素バリア構造を適用する意義がある。
【０２０６】
（半導体記憶装置の製造方法）
図４９乃至図６５は、本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す部分縦断面図である。但し、キャパシタを形成するまでの工程は、前述の第１の実施の形態と全く同一なので、図４乃至図２５を再度参照して説明する。
【０２０７】
図４に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１の素子分離領域に、フィールド酸化膜２を形成し、活性領域をフィールド酸化膜２により画定する。活性領域は、半導体記憶装置を形成するための領域である。
【０２０８】
図５に示すように、既知のリソグラフィー技術により、Ｐ型単結晶シリコン基板１上及びフィールド酸化膜２上に、レジストパターン８１を形成する。このレジストパターン８１は、第１の素子領域１１００に開口部を有する。該レジストパターン８１をマスクとして使用して、加速エネルギー１０００ｋｅＶ及びドーズ量５．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物であるリン（Ｐ）を、Ｐ型単結晶シリコン基板１中に選択的に注入することで、第１の素子領域１１００にＮウェル３を選択的に形成する。
【０２０９】
図６に示すように、レジストパターン８１を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶シリコン基板１上及びフィールド酸化膜２上に、レジストパターン８２を形成する。該レジストパターン８２は、第２の素子領域１２００及び第３の素子領域１３００にそれぞれ開口部を有する。該レジストパターン８２をマスクとして使用して、加速エネルギー６００ｋｅＶ及びドーズ量５．０×１０１２ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物であるボロン（Ｂ）を、Ｐ型単結晶シリコン基板１中に選択的に注入することで、第２の素子領域１２００及び第３の素子領域１３００にそれぞれＰウェル４及びＰウェル５を選択的に形成する。
【０２１０】
図７に示すように、レジストパターン８２を既知の方法により除去する。その後、既知の選択酸化法により、膜厚６０Åの第１のゲート絶縁膜６−１を、Ｎウェル３及びＰウェル４のそれぞれの表面に形成する。その後、既知の選択酸化法により、膜厚５５Åの第２のゲート絶縁膜６−２を、Ｐウェル５の表面に形成する。
【０２１１】
図８に示すように、膜厚１２００Åの不純物がドープされたポリシリコン膜を、ＣＶＤ法で第１のゲート絶縁膜６−１及び第２のゲート絶縁膜６−２上、並びに、フィールド酸化膜２上に形成する。結果、第１のゲート絶縁膜６−１とポリシリコン膜との積層体と、第２のゲート絶縁膜６−２とポリシリコン膜との積層体とが形成される。その後、既知の方法により、該積層体をパターニングして、Ｎウェル３上に、第１の第１のゲート絶縁膜６−１と第１のゲート電極７−１とからなる第１のゲート構造を選択的に形成すると共に、Ｐウェル４上に、第２のゲート絶縁膜６−２と第２のゲート電極７−２とからなる第２のゲート構造を選択的に形成する。更に、Ｐウェル５上にもゲート絶縁膜とゲート電極との組が複数形成されるが、図８の縦断面位置には、それらは存在しないので、同図にはそれらは示されていない。
【０２１２】
図９に示すように、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第１のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８３を形成する。該レジストパターン８３は、第１の素子領域１１００に開口部を有する。該レジストパターン８３と、フィールド酸化膜２と、第１のゲート電極７−１とをマスクとして使用して、加速エネルギー１５ｋｅＶ及びドーズ量３．０×１０１３ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物である二弗化ボロン（ＢＦ２＋）を、Ｎウェル３中に選択的に注入することで、Ｎウェル３中にＰ−低濃度不純物拡散領域８−１、８−２を選択的に形成する。該Ｐ−低濃度不純物拡散領域８−１、８−２は、第１のゲート電極７−１に自己整合する。
【０２１３】
図１０に示すように、レジストパターン８３を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第２のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８４を形成する。該レジストパターン８４は、第２の素子領域１２００及び第３の素子領域１３００に亘り開口部を有する。該レジストパターン８４と、フィールド酸化膜２と、第２のゲート電極７−２とをマスクとして使用して、加速エネルギー３０ｋｅＶ及びドーズ量４．０×１０１３ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐウェル４中及びＰウェル５中に選択的に注入することで、Ｐウェル４中に、Ｎ−低濃度不純物拡散領域９−１、９−２を選択的に形成すると共に、Ｐウェル５中に、Ｎ−低濃度不純物拡散領域１０−１、Ｎ−低濃度不純物拡散領域１０−２及びＮ−低濃度不純物拡散領域１０−３を選択的に形成する。Ｎ−低濃度不純物拡散領域９−１及びＮ−低濃度不純物拡散領域９−２は、第２のゲート電極７−２に自己整合する。
【０２１４】
図１１に示すように、レジストパターン８４を既知の方法により除去する。
【０２１５】
図１２に示すように、既知の方法により、前述の第１のゲート構造体の側壁及び前述の第２のゲート構造体の側壁に、それぞれ、第１のサイドウォール絶縁膜１１及び第２のサイドウォール絶縁膜１２を形成することで、第１のゲート絶縁膜６−１と第１のゲート電極７−１と第１のサイドウォール絶縁膜１１とからなる第３のゲート構造体をＮウェル３上に形成し、第２のゲート絶縁膜６−２と第２のゲート電極７−２と第２のサイドウォール絶縁膜１２とからなる第４のゲート構造体をＰウェル４上に形成する。
【０２１６】
図１３に示すように、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第３のゲート構造体上及びフィールド酸化膜２上に、レジストパターン８５を形成する。該レジストパターン８５は、第２の素子領域１２００と第３の素子領域１３００とにそれぞれ開口部を有する。該レジストパターン８５と、フィールド酸化膜２と、前述の第２のゲート絶縁膜６−２、第２のゲート電極７−２及び第２のサイドウォール絶縁膜１２からなる第４のゲート構造体とをマスクとして使用して、加速エネルギー５０ｋｅＶ及びドーズ量３．０×１０１５ｃｍ−２の条件下で、垂直方向に、Ｎ型不純物である砒素（Ａｓ＋）を、Ｐウェル４中及びＰウェル５中に選択的に注入することで、Ｐウェル４中に、Ｎ＋高濃度不純物拡散領域１３−１及びＮ＋高濃度不純物拡散領域１３−２を選択的に形成すると共に、Ｐウェル５中に、Ｎ＋高濃度不純物拡散領域１３−３、Ｎ＋高濃度不純物拡散領域１３−４及びＮ＋高濃度不純物拡散領域１３−５を選択的に形成する。Ｎ＋高濃度不純物拡散領域１３−１及びＮ＋高濃度不純物拡散領域１３−２は、第４のゲート構造体に自己整合する。
【０２１７】
図１４に示すように、レジストパターン８５を既知の方法により除去する。その後、既知のリソグラフィー技術により、Ｐ型単結晶半導体基板１上、第４のゲート構造体上、及びフィールド酸化膜２上に、レジストパターン８６を形成する。該レジストパターン８６は、第１の素子領域１２００に開口部を有する。該レジストパターン８６と、フィールド酸化膜２と、前述の第１のゲート絶縁膜６−１及び第１のゲート電極７−１からなる第１のゲート構造体とをマスクとして使用して、加速エネルギー４０ｋｅＶ及びドーズ量４．０×１０１５ｃｍ−２の条件下で、垂直方向に、Ｐ型不純物である二弗化ボロン（ＢＦ２＋）を、Ｎウェル３中に選択的に注入することで、Ｎウェル３中に、Ｐ＋高濃度不純物拡散領域１４−１及びＰ＋高濃度不純物拡散領域１４−２を選択的に形成する。Ｐ＋高濃度不純物拡散領域１４−１及びＰ＋高濃度不純物拡散領域１４−２は、第３のゲート構造体に自己整合する。その後、窒素（Ｎ２）雰囲気中において１０５０℃の温度で１０秒間の急速加熱法（ＲＴＡ）を行い、Ｎウェル３中のＰ−低濃度不純物拡散領域８−１、８−２及びＰ＋高濃度不純物拡散領域１４−１、１４−２のＰ型不純物、Ｐウェル４中のＮ−低濃度不純物拡散領域９−１、９−２及びＮ＋高濃度不純物拡散領域１３−１、１３−２のＮ型不純物、Ｐウェル５中のＮ＋高濃度不純物拡散領域１３−３、１３−４、１３−５のＮ型不純物を活性化する。
【０２１８】
図１５に示すように、レジストパターン８６を既知の方法により除去する。その後、Ｐ型単結晶半導体基板１の上方、即ち、フィールド酸化膜２上、第３及び第４のゲート構造体上、Ｎ＋高濃度不純物拡散領域１３−１、１３−２、１３−３、１３−４、１３−５、及びＰ＋高濃度不純物拡散領域１４−１、１４−２上に亘り、第１の層間絶縁膜１５をＣＶＤ法で形成する。該第１の層間絶縁膜１５の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する。該第１の層間絶縁膜１５は、既知の各種層間絶縁膜材料で構成することができるが、典型的には、ノンドープドシリケートガラス（ＮＳＧ）で構成し得る。
【０２１９】
図１６に示すように、既知のリソグラフィー技術により、第１の層間絶縁膜１５上に、レジストパターンを形成する。該レジストパターンは、Ｐ＋高濃度不純物拡散領域１４−１、１４−２の上方位置、Ｎ＋高濃度不純物拡散領域１３−１、１３−２、１３−４の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第１の層間絶縁膜１５をエッチングすることで、第１の層間絶縁膜１５を選択的に除去し、第１の層間絶縁膜１５中に、第１のコンタクトホール５１、第２のコンタクトホール５２、第３のコンタクトホール５３、第４のコンタクトホール５４及び第５のコンタクトホール５５を形成する。第１のコンタクトホール５１は、Ｐ＋高濃度不純物拡散領域１４−１の表面に達する。第２のコンタクトホール５２は、Ｐ＋高濃度不純物拡散領域１４−２の表面に達する。第３のコンタクトホール５３は、Ｎ＋高濃度不純物拡散領域１３−１の表面に達する。第４のコンタクトホール５４は、Ｎ＋高濃度不純物拡散領域１３−２の表面に達する。第５のコンタクトホール５５は、Ｎ＋高濃度不純物拡散領域１３−４の表面に達する。
【０２２０】
図１７に示すように、該レジストパターンを既知の方法により除去する。その後、第１乃至第５のコンタクトホール５１、５２、５３、５４、５５内、及び第１の層間絶縁膜１５上に第１の導電性膜７３を形成する。該第１乃至第５のコンタクトホール５１、５２、５３、５４、５５は、第１の導電性膜７３で完全に埋め込まれる。第１の導電性膜７３は、既知の層構造及び材料で構成し得る。例えば、第１の導電性膜７３は、ＣＶＤ法で形成された膜厚１５０Åのチタン層と、該チタン層上にＣＶＤ法で形成された膜厚２００Åの窒化チタン層と、該窒化チタン層上にＣＶＤ法で形成された膜厚４０００Åのタングステン層との積層体で構成してもよい。
【０２２１】
図１８に示すように、第１の導電性膜７３をＣＭＰでエッチバックすることで、第１の導電性膜７３であって第１の層間絶縁膜１５の表面上に延在する部分を除去する一方で、第１の導電性膜７３であって第１乃至第５のコンタクトホール５１、５２，５３，５４，５５中の部分を残すことで、該第１乃至第５のコンタクトホール５１、５２，５３，５４，５５中に第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０をそれぞれ形成する。該第１の導電性コンタクトプラグ１６は、Ｐ＋高濃度不純物拡散領域１４−１との電気的コンタクトをとる。該第２の導電性コンタクトプラグ１７は、Ｐ＋高濃度不純物拡散領域１４−２との電気的コンタクトをとる。該第３の導電性コンタクトプラグ１８は、Ｎ＋高濃度不純物拡散領域１３−１との電気的コンタクトをとる。該第４の導電性コンタクトプラグ１９は、Ｎ＋高濃度不純物拡散領域１３−２との電気的コンタクトをとる。該第５の導電性コンタクトプラグ２０は、Ｎ＋高濃度不純物拡散領域１３−４との電気的コンタクトをとる。第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０の上面と第１の層間絶縁膜１５の上面とで、１つの平坦化された面を形成する。
【０２２２】
図１９に示すように、第１乃至第５の導電性コンタクトプラグ１６、１７、１８、１９、２０上と、第１の層間絶縁膜１５上とに亘り、第２の層間絶縁膜２１をプラズマＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖｅｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成する。該第２の層間絶縁膜２１は、多層構造で構成してもよいし、単層構造で構成してもよい。該多層構造は、プラズマＣＶＤで形成した膜厚１５００ÅのＴＥＯＳ―ＮＳＧ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ  Ｎｏｎ―Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜と、該ＴＥＯＳ―ＮＳＧ膜上にプラズマＣＶＤで形成した膜厚１０００Åのシリコン窒化膜と、該シリコン窒化膜上に低圧ＣＶＤで形成した膜厚１５００ÅのＯ３―ＴＥＯＳ―ＮＳＧ膜と、該Ｏ３―ＴＥＯＳ―ＮＳＧ膜上に高圧ＣＶＤで形成した膜厚１５００ÅのＯ３―ＴＥＯＳ―ＮＳＧ膜とで構成してもよい。前述の単層構造は、プラズマＣＶＤで形成した膜厚４０００ÅのＴＥＯＳ―ＮＳＧ膜で形成してもよい。その後、該ＮＳＧ膜を、７００℃窒素雰囲気中で３０分アニールしてもよい。
【０２２３】
図２０に示すように、既知のリソグラフィー技術により、第２の層間絶縁膜２１上に、レジストパターンを形成する。該レジストパターンは、Ｎ＋高濃度不純物拡散領域１３−３、１３−５の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第２の層間絶縁膜２１及び第１の層間絶縁膜１５をエッチングすることで、第２の層間絶縁膜２１及び第１の層間絶縁膜１５を選択的に除去し、第２の層間絶縁膜２１及び第１の層間絶縁膜１５中に、第６のコンタクトホール５６及び第７のコンタクトホール５７を形成する。第６のコンタクトホール５６は、Ｎ＋高濃度不純物拡散領域１３−３の表面に達する。第７のコンタクトホール５７は、Ｎ＋高濃度不純物拡散領域１３−５の表面に達する。
【０２２４】
図２１に示すように、該レジストパターンを既知の方法により除去する。その後、第６及び第７のコンタクトホール５６、５７内、及び第２の層間絶縁膜２１上に第２の導電性膜７４を形成する。該第６及び第７のコンタクトホール５６、５７は、第２の導電性膜７４で完全に埋め込まれる。第２の導電性膜７４は、既知の層構造及び材料で構成し得る。例えば、第２の導電性膜７４は、ＣＶＤ法で形成された膜厚１５０Åのチタン層と、該チタン層上にＣＶＤ法で形成された膜厚２００Åの窒化チタン層と、該窒化チタン層上にＣＶＤ法で形成された膜厚６０００Åのタングステン層との積層体で構成してもよい。
【０２２５】
図２２に示すように、第２の導電性膜７４をＣＭＰでエッチバックすることで、第２の導電性膜７４であって第２の層間絶縁膜２１の表面上に延在する部分を除去する一方で、第２の導電性膜７４であって第６及び第７のコンタクトホール５６、５７中の部分を残すことで、該第６及び第７のコンタクトホール５６、５７中に、第６及び第７の導電性コンタクトプラグ２２、２３をそれぞれ形成する。該第６の導電性コンタクトプラグ２２は、Ｎ＋高濃度不純物拡散領域１３−３との電気的コンタクトをとる。該第７の導電性コンタクトプラグ２３は、Ｎ＋高濃度不純物拡散領域１３−５との電気的コンタクトをとる。第６及び第７の導電性コンタクトプラグ２２、２３の上面と第２の層間絶縁膜２１の上面とで、１つの平坦化された面を形成する。
【０２２６】
図２３に示すように、第６及び第７の導電性コンタクトプラグ２２、２３上と、第２の層間絶縁膜２１上とに亘り、第３の導電性膜７５をスパッタリング法で形成する。該スパッタリング法に代え、ＣＶＤ法を使用してもよい。該第３の導電性膜７５は、既知のキャパシタの下部電極用導電性層構造体で構成することができる。具体的には、多層構造で構成してもよいし、単層構造で構成してもよい。該多層構造は、スパッタリング法で形成した厚さ５００ÅのＴｉＡＮ層と、該ＴｉＡＮ層上にスパッタリング法で形成した厚さ１０００ÅのＩｒ層と、該Ｉｒ層上にスパッタリング法で形成した厚さ１０００ÅのＩｒＯ２層と、該ＩｒＯ２層上にスパッタリング法で形成した厚さ５００ÅのＰｔ層とで構成することができる。ここで、ＴｉＡＮ層は、導電性酸化バリア層を構成する。ＩｒＯ２層は、Ｉｒ層のＩｒとＰｔ層のＰｔとが反応するのを防止するために、該両層の間に介在させる。前述の単層構造は、スパッタリング法で形成したＰｔ層で構成することができる。
【０２２７】
図２４に示すように、前述の第３の導電性膜７５上に、第１の誘電体膜７６を形成する。該第１の誘電体膜７６は、スピンコーティング法で誘電体膜を形成した後、７００℃乃至７５０℃の範囲の温度でアニールして形成してもよい。スピンコーティング法に代え、
ＣＶＤ法を使用することもできる。第１の誘電体膜７６は、金属酸化物強誘電体膜で構成するのが好ましい。より具体的には、第１の誘電体膜７６を、膜厚１２００ÅのＳＢＴで構成することが好ましい。しかし、第１の誘電体膜７６は、強誘電体に代え、高誘電体で構成してもよい。
【０２２８】
図２５に示すように、前述の第１の誘電体膜７６上に、第４の導電性膜７７をスパッタリング法で形成する。該スパッタリング法に代え、ＣＶＤ法を使用してもよい。該第４の導電性膜７７は、既知のキャパシタの上部電極用導電性層構造体で構成することができる。典型的には、該第４の導電性膜７７は、膜厚１５００ÅのＰｔ膜で構成することが好ましい。第３の導電性膜７５と、第１の誘電体膜７６と、第４の導電性膜７７との積層構造体は、応力を有する。特に、金属酸化物強誘電体膜上に形成されたＰｔ膜は、比較的大きな応力を有しているので、熱処理により応力を緩和することが好ましい。よって、７００℃の温度で、酸素雰囲気中において、アニールを１分行うことにより、応力緩和することができる。
【０２２９】
以上の工程は、前述の第１の実施形態のそれらと同じであるので、前述の第１の実施形態の図を再度参照したが、以後の工程は、部分的に異なるので、本実施形態の図を参照して以下説明する。
【０２３０】
図４９及び図５０に示すように、ハードマスクとなる層を第４の導電性膜７７上に形成する。具体的には膜厚１０００ÅのＴｉＮ膜を第４の導電性膜７７上に形成する。更に、該ＴｉＮ膜上にプラズマＣＶＤで膜厚４０００ÅのＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜を形成する。更に、該ＴＥＯＳ膜上に膜厚１０００ÅのＴｉＮ膜を形成することで、３層構造を形成する。この３層構造でハードマスクとなる層を形成する。更に、３層構造上に、既知のリソグラフィー技術により、レジストパターンを形成する。該レジストパターンをマスクとして使用して、該３層構造をエッチングして、ハードマスクを形成する。その後、レジストパターンを既知の方法により除去する。その後、形成したハードマスクを使用して、第３の導電性膜７５と第１の誘電体膜７６と第４の導電性膜７７とからなる積層構造体を、選択的にエッチングすることで、第１のキャパシタ１３０と第２のキャパシタ１４０とを形成する。
【０２３１】
該第１のキャパシタ１３０は、第１の下部電極２４−１と、該第１の下部電極２４−１上の第１の金属酸化物強誘電体膜２５−１と、該第１の金属酸化物強誘電体膜２５−１上の第１の上部電極２６−１とからなる。該第１の下部電極２４−１は、第６の導電性コンタクトプラグ２２を介してＮ＋高濃度不純物拡散領域１３−３に電気的に接続される。該第１の下部電極２４−１は、蓄積電極として機能する。該第１の金属酸化物強誘電体膜２５−１は、容量絶縁膜として機能する。該第１の上部電極２６−１は、対向電極として機能する。
【０２３２】
該第２のキャパシタ１４０は、第１の下部電極２４−２と、該第１の下部電極２４−２上の第２の金属酸化物強誘電体膜２５−２と、該第２の金属酸化物強誘電体膜２５−２上の第２の上部電極２６−２とからなる。該第２の下部電極２４−２は、第７の導電性コンタクトプラグ２３を介してＮ＋高濃度不純物拡散領域１３−５に電気的に接続される。該第２の下部電極２４−２は、蓄積電極として機能する。該第２の金属酸化物強誘電体膜２５−２は、容量絶縁膜として機能する。該第２の上部電極２６−２は、対向電極として機能する。その後、使用済みハードマスクを既知の方法で除去する。
【０２３３】
図５１及び図５２に示すように、第２の層間絶縁膜２１上と、並びに、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの表面とに、電気的絶縁性及び水素非透過性を有する絶縁性水素バリア膜をＣＶＤで形成する。該絶縁性水素バリア膜は、例えば、アルミナ（Ａｌ２Ｏ３）或いはＳＴＯ（ＳｒＴｉＯ3）膜で構成することが好ましい。例えば、該絶縁性水素バリア膜は、膜厚５００Åのアルミナ（Ａｌ２Ｏ３）で構成することができる。更に、該絶縁性水素バリア膜上に、プラズマＣＶＤで膜厚５００ÅのＴＥＯＳ膜を形成する。更に、該ＴＥＯＳ膜上に、既知のリソグラフィー技術により、レジストパターンを形成する。該レジストパターンをマスクとして使用して、該ＴＥＯＳ膜をエッチングして、ハードマスクを形成する。その後、レジストパターンを既知の方法により除去する。その後、形成したハードマスクを使用して、アルミナ膜を、選択的にエッチングすることで、第１の絶縁性水素バリア層１５０を形成する。該第１の絶縁性水素バリア層１５０は、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの表面を覆うと共に、第２の層間絶縁膜２１であって、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの外周近傍部分を覆う。その後、使用済みハードマスクを既知の方法で除去する。
【０２３４】
図５３に示すように、第１の絶縁性水素バリア層１５０上と、第２の層間絶縁膜２１上とに、第３の層間絶縁膜２７を形成する。該第３の層間絶縁膜２７は、プラズマＣＶＤで形成した膜厚２５００ÅのＴＥＯＳ膜で構成することが可能である。
【０２３５】
図５４及び図５５に示すように、既知のリソグラフィー技術により、第３の層間絶縁膜２７上に、レジストパターンを形成する。該レジストパターンは、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、並びに、第５の導電性コンタクトプラグ２０の上方にそれぞれ開口部を有する。該レジストパターンをマスクとして使用して、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方の第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を選択的にエッチングすると共に、第５の導電性コンタクトプラグ２０の上方の第３の層間絶縁膜２７、第１の絶縁性水素バリア層１５０及び第２の層間絶縁膜２１を選択的にエッチングし、更に、第５の導電性コンタクトプラグ２０の上部とその周りの第１の層間絶縁膜１５を選択的にエッチングすることで、第１の上部電極２６−１の上方に、第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を貫通する第８のコンタクトホール５８を形成すると共に、第２の上部電極２６−２の上方に、第３の層間絶縁膜２７及び第１の絶縁性水素バリア層１５０を貫通する第９のコンタクトホール５９を形成し、更に、第５の導電性コンタクトプラグ２０の上方に、第３の層間絶縁膜２７、第１の絶縁性水素バリア層１５０及び第２の層間絶縁膜２１を貫通すると共に第５の導電性コンタクトプラグ２０の上部とその周りの第１の層間絶縁膜１５に達する第１０のコンタクトホール６０を形成する。結果、第１の上部電極２６−１の上面の一部分は、第８のコンタクトホール５８を介して露出する。第２の上部電極２６−２の上面の一部分は、第９のコンタクトホール５９を介して露出する。更に、第５の導電性コンタクトプラグ２０の上部は、第１０のコンタクトホール６０を介して露出する。その後、該レジストパターンを既知の方法により除去する。
【０２３６】
図５６及び図５７に示すように、第３の層間絶縁膜２７上、並びに、第８のコンタクトホール５８内、第９のコンタクトホール５９内及び第１０のコンタクトホール６０内に亘り、水素非透過性及び導電性を有する層を形成する。該層は、ローカル配線用の層であるので、該層は、しばしば、グローバル配線用の層より電気的導電性が低い。換言すると、抵抗率が高い物質で構成することがある。該層を、例えば、膜厚２０００ÅのＴｉＡｌＮ層で構成することが可能である。該層を還元性雰囲気で形成した場合、該還元性雰囲気により供給された水素が、前述の第８のコンタクトホール５８及び第９のコンタクトホール５９を介して、第１の上部電極２６−１の上方及び第２の上部電極２６−２中に拡散する。ＣＶＤ法は、還元性雰囲気中で行われる。よって、該層をＣＶＤ法で形成した場合、還元性雰囲気により供給された水素が、前述の第８のコンタクトホール５８及び第９のコンタクトホール５９を介して、第１の上部電極２６−１の上方及び第２の上部電極２６−２中に拡散する。よって、還元性雰囲気を使用しない方法、例えば、スパッタリング法で該層を形成する。
【０２３７】
既知のリソグラフィー技術により、ローカル配線用のＴｉＡｌＮ層上に、レジストパターンを形成する。該レジストパターンは、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、並びに、第１の上部電極２６−１と第２の上部電極２６−２との間の領域に亘り開口部を有する。該レジストパターンをマスクとして使用して、ローカル配線用のＴｉＡｌＮ層を選択的にエッチングして、第１の水素非透過性ローカル配線層１６２を形成する。該第１の水素非透過性ローカル配線層１６２は、第１の上部電極２６−１の上方及び第２の上部電極２６−２の上方、及び、第１の上部電極２６−１と第２の上部電極２６−２との間の領域に亘り延在すると共に、第８のコンタクトホール５８内、第９のコンタクトホール５９内及び第１０のコンタクトホール６０内に延在する。第８のコンタクトホール５８内で、該第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１に接触する。第９のコンタクトホール５９内で、該第１の水素非透過性ローカル配線層１６２は、第２のキャパシタ１４０の第２の上部電極２６−２に接触する。第１０のコンタクトホール６０内で、該第１の水素非透過性ローカル配線層１６２は、第５の導電性コンタクトプラグ２０に接触する。更に、第１の水素非透過性ローカル配線層１６２は、第５の導電性コンタクトプラグ２０を介して、Ｎ＋高濃度不純物拡散領域１３−４に電気的に接続される。
【０２３８】
前述したように、該Ｎ＋高濃度不純物拡散領域１３−４は、グローバル配線としてのプレートラインとローカル配線との間に設けられたスイッチングトランジスタのソース／ドレイン領域の一方を構成する。よって、第１の水素非透過性ローカル配線層１６２は、該第５の導電性コンタクトプラグ２０を介して該スイッチングトランジスタに電気的に接続される。即ち、第１の水素非透過性ローカル配線層１６２は、第１のキャパシタ１３０の第１の上部電極２６−１からなる対向電極と、第２のキャパシタ１４０の第２の上部電極２６−２からなる対向電極との間の電気的接続を提供すると共に、両対向電極と該スイッチングトランジスタとの間の電気的接続を提供する。従って、第１のキャパシタ１３０及び第２のキャパシタ１４０のそれぞれの対向電極は、第１の水素非透過性ローカル配線層１６２を介して、該スイッチングトランジスタに電気的に接続される。
【０２３９】
図５８及び図５９に示すように、第１の水素非透過性ローカル配線層１６２上と、第３の層間絶縁膜２７上とに、電気的絶縁性及び水素非透過性を有する絶縁性水素バリア膜をＣＶＤで形成する。該絶縁性水素バリア膜は、例えば、アルミナ（Ａｌ２Ｏ３）或いはＳＴＯ（ＳｒＴｉＯ3）膜で構成することが好ましい。例えば、該絶縁性水素バリア膜は、膜厚５００Åのアルミナ（Ａｌ２Ｏ３）で構成することができる。更に、該絶縁性水素バリア膜上に、プラズマＣＶＤで膜厚５００ÅのＴＥＯＳ膜を形成する。更に、該ＴＥＯＳ膜上に、既知のリソグラフィー技術により、レジストパターンを形成する。該レジストパターンをマスクとして使用して、該ＴＥＯＳ膜をエッチングして、ハードマスクを形成する。その後、レジストパターンを既知の方法により除去する。その後、形成したハードマスクを使用して、アルミナ膜を、選択的にエッチングすることで、第２の絶縁性水素バリア層１７２を形成する。該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２の全部分の表面を覆うと共に、第３の層間絶縁膜２７であって、第１の水素非透過性ローカル配線層１６２の外側近傍部分を覆う。従って、該第２の絶縁性水素バリア層１７２は、第３の素子領域１３００内に限定して、第１の水素非透過性ローカル配線層１６２上、及び、第３の層間絶縁膜２７であって、第１の水素非透過性ローカル配線層１６２の外側近傍部分上に延在する。その後、使用済みハードマスクを既知の方法で除去する。
【０２４０】
前述したように、該第２の絶縁性水素バリア層１７２は、電気的絶縁性を有すると共に、水素非透過性を有する。該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２上及び第３の層間絶縁膜２７上であって、第３の素子領域１３００の全体に亘り延在することで、該第２の絶縁性水素バリア層１７２は、第１の水素非透過性ローカル配線層１６２の全体を完全に覆う。即ち、第１の水素非透過性ローカル配線層１６２の全体は、第２の絶縁性水素バリア層１７２で覆われる。更に、第１の水素非透過性ローカル配線層１６２により覆われていない第３の層間絶縁膜２７の部分であって、且つ、第１の絶縁性水素バリア層１５０に隣接している第３の層間絶縁膜２７の部分は、第２の絶縁性水素バリア層１７２で覆われる。
【０２４１】
図６０に示すように、第２の絶縁性水素バリア層１７２上、及び、第３の層間絶縁膜２７上に亘り、第４の層間絶縁膜２８を形成する。該第４の層間絶縁膜２８は、既知の層間絶縁膜で構成し得る。例えば、該第４の層間絶縁膜２８は、プラズマＣＶＤ及びその後のＣＭＰで形成したＴＥＯＳ膜で構成し得る。
【０２４２】
図６１に示すように、既知のリソグラフィー技術により、第４の層間絶縁膜２８上に、レジストパターンを形成する。該レジストパターンは、第１の導電性コンタクトプラグ１６の上方位置、第２の導電性コンタクトプラグ１７の上方位置、第３の導電性コンタクトプラグ１７の上方位置、第３の導電性コンタクトプラグ１８の上方位置、及び、第４の導電性コンタクトプラグ１９の上方位置に開口部を有する。該レジストパターンをマスクとして使用して、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を選択的にエッチングすることで、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１を除去し、第４の層間絶縁膜２８、第３の層間絶縁膜２７及び第２の層間絶縁膜２１中に、第１１のコンタクトホール６１、第１２のコンタクトホール６２、第１３のコンタクトホール６３及び第１４のコンタクトホール６４を形成する。第１１のコンタクトホール６１は、第１の導電性コンタクトプラグ１６の頂部に達する。第１２のコンタクトホール６２は、第２の導電性コンタクトプラグ１７の頂部に達する。第１３のコンタクトホール６３は、第３の導電性コンタクトプラグ１８の頂部に達する。第１４のコンタクトホール６４は、第４の導電性コンタクトプラグ１９の頂部に達する。
【０２４３】
図６２に示すように、第１１乃至第１４のコンタクトホール６１、６２、６３、６４内、及び第４の層間絶縁膜２８上に第５の導電性膜７８を形成する。該第１１乃至第１４のコンタクトホール６１、６２、６３、６４は、第５の導電性膜７８で完全に埋め込まれる。第５の導電性膜７８は、既知の層構造及び材料で構成し得る。例えば、第５の導電性膜７８は、ＣＶＤ法で形成されたタングステン層で構成してもよい。
【０２４４】
図６３に示すように、第５の導電性膜７８をＣＭＰでエッチバックすることで、第５の導電性膜７８であって第４の層間絶縁膜２８の表面上に延在する部分を除去する一方で、第５の導電性膜７８であって第１１乃至第１４のコンタクトホール６１、６２、６３、６４中の部分を残すことで、該第１１乃至第１４のコンタクトホール６１、６２、６３、６４中に第８乃至第１１の導電性コンタクトプラグ２９、３０、３１、３２をそれぞれ形成する。該第８の導電性コンタクトプラグ２９は、第１の導電性コンタクトプラグ１６を介してＰ＋高濃度不純物拡散領域１４−１と電気的に接続される。該第９の導電性コンタクトプラグ３０は、第２の導電性コンタクトプラグ１７を介してＰ＋高濃度不純物拡散領域１４−２と電気的に接続される。該第１０の導電性コンタクトプラグ３１は、第３の導電性コンタクトプラグ１８を介してＮ＋高濃度不純物拡散領域１３−１と電気的に接続される。該第１１の導電性コンタクトプラグ３２は、第４の導電性コンタクトプラグ１９を介してＮ＋高濃度不純物拡散領域１３−２と電気的に接続される。第８乃至第１１の導電性コンタクトプラグ２９、３０、３１、３２の上面と第４の層間絶縁膜２８の上面とで、１つの平坦化された面を形成する。
【０２４５】
図６４に示すように、既知の方法により、第４の層間絶縁膜２８上に、第１レベル配線層としての第１、第２、第３及び第４の金属配線層３３、３４、３５、３６を形成する。第１の金属配線層３３は、第４の層間絶縁膜２８上を延在すると共に、第８の導電性コンタクトプラグ２９に接触する。第２の金属配線層３４は、第４の層間絶縁膜２８上を延在すると共に、第９の導電性コンタクトプラグ３０に接触する。第３の金属配線層３５は、第４の層間絶縁膜２８上を延在すると共に、第１０の導電性コンタクトプラグ３１に接触する。第４の金属配線層３６は、第４の層間絶縁膜２８上を延在すると共に、第１１の導電性コンタクトプラグ３２に接触する。第１の金属配線層３３は、第８の導電性コンタクトプラグ２９及び第１の導電性コンタクトプラグ１６を介してＰ＋高濃度不純物拡散領域１４−１に電気的に接続される。第２の金属配線層３４は、第９の導電性コンタクトプラグ３０及び第２の導電性コンタクトプラグ１７を介してＰ＋高濃度不純物拡散領域１４−２に電気的に接続される。第３の金属配線層３５は、第１０の導電性コンタクトプラグ３１及び第３の導電性コンタクトプラグ１８を介してＮ＋高濃度不純物拡散領域１３−１に電気的に接続される。第４の金属配線層３６は、第１１の導電性コンタクトプラグ３２及び第４の導電性コンタクトプラグ１９を介してＮ＋高濃度不純物拡散領域１３−２に電気的に接続される。その後、既知の方法で多層配線構造を形成する。最後に、パッシベーション膜を形成して半導体記憶装置を完成させる。
【０２４６】
（効果）
図１及び図６５に示すように、前述した本実施形態に係る半導体記憶装置に含まれる１対のＦｅＲＡＭセル１００は、第１及び第２のキャパシタ１３０、１４０にそれぞれ含まれる第１及び第２の金属酸化物強誘電体膜２５−１、２５−２を、還元性雰囲気により供給された水素の拡散に曝されるのを防止或いは抑制するための、水素バリア構造を有する。
【０２４７】
前述したように、本実施形態によれば、第３及び第４の層間絶縁膜２７、２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１のキャパシタ１３０及び第２のキャパシタ１４０の形成後に、ＣＶＤ法で形成される。また、第４の層間絶縁膜２８、並びに、第８乃至第１１の導電性プラグ２９、３０、３１、３２は、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２の形成後に、ＣＶＤ法で形成される。このＣＶＤプロセスは、還元性雰囲気中で行われる。このため、該ＣＶＤプロセスで供給された還元剤として機能する水素の拡散により、第１のキャパシタ１３０及び第２のキャパシタ１４０にそれぞれ含まれる第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が還元されるのを防止する必要がある。第１の上部電極２６−１及び第２の上部電極２６−２は、電気的導電性を有すると共に水素透過性を有する物質、例えば、Ｐｔで構成されるため、水素が一端第１の上部電極２６−１中及び第２の上部電極２６−２中に拡散されると、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２まで拡散される可能性がある。よって、第１の上部電極２６−１中及び第２の上部電極２６−２中に水素が拡散するのを防止する必要がある。更に、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２のそれぞれの側面を介して、第１の金属酸化物強誘電体膜２５−１中及び第２の金属酸化物強誘電体膜２５−２中に水素が直接侵入するのを防止する必要がある。更に、第１の下部電極２４−１及び第２の下部電極２４−２は、それぞれ多層構造を有し、該多層構造の最下層が電気的導電性及び水素非透過性を有することが好ましい。しかし、該多層構造の最下層以外の他の層の側面から、該他の層を介して第１の金属酸化物強誘電体膜２５−１中及び第２の金属酸化物強誘電体膜２５−２中に水素が直接侵入するのを防止する必要がある。前述の第１の絶縁性水素バリア層１５０は、これら複数の水素の拡散経路を遮断する。
【０２４８】
しかしながら、電気的絶縁性及び水素透過性を有する前述の第３の層間絶縁膜２７は、水素の拡散経路を提供する。
【０２４９】
そこで、本実施の形態によれば、第１のキャパシタ１３０及び第２のキャパシタ１４０を覆う第１の絶縁性水素バリア層１５０だけでなく、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２を設け、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中への水素拡散経路を断つことに意義がある。前述の第１の絶縁性水素バリア層１５０、第１の水素非透過性ローカル配線層１６２及び第２の絶縁性水素バリア層１７２の組み合わせは、還元剤として機能する水素が、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２中へ拡散されるのを確実に防止するので、該組み合わせは、第１の金属酸化物強誘電体膜２５−１及び第２の金属酸化物強誘電体膜２５−２が水素による還元反応により、その強誘電特性が劣化するのを防止することができる。
【０２５０】
（変更例）
前述したように、第１の水素非透過性ローカル配線層１６２は、該第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止するために設けられる。よって、必ずしも、該第１の水素非透過性ローカル配線層１６２は、その全体が水素非透過性を有している必要はない。しかし該第１の水素非透過性ローカル配線層１６２のうち、該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分は、必ず水素非透過性を有する必要がある。即ち、前述したように、該第１の水素非透過性ローカル配線層１６２の全体を、電気的導電性及び水素非透過性を有する物質で構成することが可能である。また、該第１の水素非透過性ローカル配線層１６２のうち該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を、電気的導電性及び水素非透過性を有する物質で構成し、該接触部分以外の残りの非接触部分を、電気的導電性及び水素透過性を有する物質で構成することが可能である。即ち、第１の水素非透過性ローカル配線層１６２と該第１の上部電極２６−１及び第２の上部電極２６−２との接触部分を介する水素の拡散を防止することが可能であれば、第１の水素非透過性ローカル配線層１６２の非接触部分は、必ずしも水素非透過性を有する必要がない。
【０２５１】
本発明は、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜を構成する誘電体が、水素により還元され、その特性が劣化するのを防止或いは抑制するための、水素バリア構造を提供する。よって、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、金属酸化物強誘電体に限る必要はなく、酸化物強誘電体及び酸化物高誘電体のいずれでもよい。即ち、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜は、酸化物誘電体であれば、本発明に係る水素バリア構造を適用する意義がある。
【０２５２】
また、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜を構成する誘電体が、酸化物誘電体を含むか、或いは、容量絶縁膜の一部が酸化物誘電体で構成されていれば、本発明を適用する意義がある。例えば、第１のキャパシタ１３０及び第２のキャパシタ１４０の容量絶縁膜が多層構造からなり、そのうちの１つの層が酸化物誘電体層であってもよい。
【０２５３】
本実施形態では、上記水素バリア構造を、ＦｅＲＡＭセルのスタック型キャパシタに適用した。しかし、他のキャパシタ、例えば、プレナー型キャパシタにも有効に適用することができる。更に、上記水素バリア構造は、キャパシタ以外の誘電体メモリ素子であって、還元反応から保護することが求められる酸化物誘電体を含む誘電体メモリ素子、例えば、トランジスタ型誘電体メモリ素子にも適用することができる。トランジスタ型誘電体メモリ素子は、酸化物誘電体からなるゲート絶縁膜を有することが可能である。そして、該ゲート絶縁膜上に電気的導電性及び水素非透過性を有するゲート配線を設けることが可能である。
【図面の簡単な説明】
【０２５４】
【図１】本発明に係る半導体装置に含まれるＦｅＲＡＭセルの２次元マトリックスアレイの構成の一部を示す部分等価回路図である。
【図２】本発明の第１の実施形態に係る半導体装置に含まれるＦｅＲＡＭ中の強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、該半導体装置に含まれる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す部分縦断面図である。
【図３】図２に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図４】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図７】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図８】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図９】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１０】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１１】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１２】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１３】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１４】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１５】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１６】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１７】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１８】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図１９】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２０】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２１】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２２】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２３】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２４】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２５】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２６】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２７】図２６に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図２８】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図２９】図２８に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図３０】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３１】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３２】図３１に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図３３】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３４】図３３に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図３５】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３６】図３５に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図３７】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３８】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図３９】半発明の第１の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図４０】図３９に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図４１】半発明の第１の実施形態に係る強誘電体キャパシタと、第１の水素非透過性ローカル配線層の接触部分とを示す部分縦断面図である。
【図４２】半発明の第１の実施形態の変更例に係る強誘電体キャパシタと、第１の水素非透過性ローカル配線層と第１の水素透過性ローカル配線層とからなる第１のローカル配線多層構造の接触部分とを示す部分縦断面図である。
【図４３】半発明の第１の実施形態の変更例に係る半導体装置に含まれるＦｅＲＡＭ中の強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、該半導体装置に含まれる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す部分縦断面図である。
【図４４】図４３に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図４５】半発明の第１の実施形態に係る強誘電体キャパシタと、アスペクト比の大きいコンタクトホール内の第１の水素非透過性ローカル配線層のオーバーハング形状の接触部分とを示す部分縦断面図である。
【図４６】半発明の第２の実施形態に係る強誘電体キャパシタと、第１の水素非透過性ローカル配線層と第２の絶縁性水素バリア層との積層体の接触部分とを示す部分縦断面図である。
【図４７】本発明の第２の実施形態に係る半導体装置に含まれるＦｅＲＡＭ中の強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、該半導体装置に含まれる論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを示す部分縦断面図である。
【図４８】図４７に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図４９】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５０】図４９に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図５１】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５２】図５１に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図５３】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５４】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５５】図５４に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図５６】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５７】図５６に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図５８】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図５９】図５８に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【図６０】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６１】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６２】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６３】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６４】半発明の第２の実施形態に係る強誘電体キャパシタを有する１対のＦｅＲＡＭセルと、論理回路中のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む半導体記憶装置の一連の製造工程の一つを示す部分縦断面図である。
【図６５】図６４に示す１対のＦｅＲＡＭセルの部分拡大縦断面図である。
【符号の説明】
【０２５５】
１  Ｐ型単結晶半導体基板
２  フィールド酸化膜
３  Ｎウェル
４  Ｐウェル
５  Ｐウェル
６―１  第１のゲート絶縁膜
６―２  第２のゲート絶縁膜
７―１  第１のゲート電極
７―２  第２のゲート電極
８−１  Ｐ−低濃度不純物拡散領域
８−２  Ｐ−低濃度不純物拡散領域
９−１  Ｎ−低濃度不純物拡散領域
９−２  Ｎ−低濃度不純物拡散領域
１０−１  Ｎ−低濃度不純物拡散領域
１０−２  Ｎ−低濃度不純物拡散領域
１０−３  Ｎ−低濃度不純物拡散領域
１１  第１のサイドウォール絶縁膜
１２  第２のサイドウォール絶縁膜
１３−１  Ｎ＋高濃度不純物拡散領域
１３−２  Ｎ＋高濃度不純物拡散領域
１３−３  Ｎ＋高濃度不純物拡散領域
１３−４  Ｎ＋高濃度不純物拡散領域
１３−５  Ｎ＋高濃度不純物拡散領域
１４−１  Ｐ＋高濃度不純物拡散領域
１４−２  Ｐ＋高濃度不純物拡散領域
１５  第１の層間絶縁膜
１６  第１の導電性コンタクトプラグ
１７  第２の導電性コンタクトプラグ
１８  第３の導電性コンタクトプラグ
１９  第４の導電性コンタクトプラグ
２０  第５の導電性コンタクトプラグ
２１  第２の層間絶縁膜
２２  第６の導電性コンタクトプラグ
２３  第７の導電性コンタクトプラグ
２４―１  第１の下部電極
２４―２  第２の下部電極
２５―１  第１の金属酸化物強誘電体膜
２５―２  第２の金属酸化物強誘電体膜
２６―１  第１の上部電極
２６―２  第２の上部電極
２７  第３の層間絶縁膜
２８  第４の層間絶縁膜
２９  第８の導電性コンタクトプラグ
３０  第９の導電性コンタクトプラグ
３１  第１０の導電性コンタクトプラグ
３２  第１１の導電性コンタクトプラグ
３３  第１の金属配線層
３４  第２の金属配線層
３５  第３の金属配線層
３６  第４の金属配線層
５１  第１のコンタクトホール
５２  第２のコンタクトホール
５３  第３のコンタクトホール
５４  第４のコンタクトホール
５５  第５のコンタクトホール
５６  第６のコンタクトホール
５７  第７のコンタクトホール
５８  第８のコンタクトホール
５９  第９のコンタクトホール
６０  第１０のコンタクトホール
６１  第１１のコンタクトホール
６２  第１２のコンタクトホール
６３  第１３のコンタクトホール
６４  第１４のコンタクトホール
７１  第１の絶縁膜
７２  第２の絶縁膜
７３  第１の導電性膜
７４  第２の導電性膜
７５  第３の導電性膜
７６  第１の誘電体膜
７７  第４の導電性膜
７８  第５の導電性膜
８１  レジストパターン
８２  レジストパターン
８３  レジストパターン
８４  レジストパターン
８５  レジストパターン
８６  レジストパターン
１００  １対のＦｅＲＡＭセル
１１０  ＰチャネルＭＯＳトランジスタ
１２０  ＮチャネルＭＯＳトランジスタ
１３０  第１のキャパシタ
１４０  第２のキャパシタ
１５０  第１の絶縁性水素バリア層
１６０  第１のローカル配線層構造体
１６２  第１の水素非透過性ローカル配線層
１６４  第１の水素透過性ローカル配線層
１７２  第２の絶縁性水素バリア層
１１００  第１の素子領域
１２００  第２の素子領域
１３００  第３の素子領域
ＢＬ０  ビットライン
／ＢＬ０  反転ビットライン
ＢＬ１  ビットライン
／ＢＬ１  反転ビットライン
ＷＬ０  ワードライン
ＷＬ１  ワードライン
Ｔｒ０１１  スイッチングトランジスタ
Ｔｒ０１２  スイッチングトランジスタ
Ｔｒ０１３  スイッチングトランジスタ
Ｔｒ０２１  スイッチングトランジスタ
Ｔｒ０２２  スイッチングトランジスタ
Ｔｒ０２３  スイッチングトランジスタ
Ｃ０１１  メモリキャパシタ
Ｃ０１２  メモリキャパシタ
Ｃ０２１  メモリキャパシタ
Ｃ０２２  メモリキャパシタ
Ｃ１１１  メモリキャパシタ
Ｃ１１２  メモリキャパシタ
Ｃ１２１  メモリキャパシタ
Ｃ１２２  メモリキャパシタ
ＣＥＬＬ０１１  第１のＦｅＲＡＭセル
ＣＥＬＬ０１２  第２のＦｅＲＡＭセル
ＣＥＬＬ０２１  第３のＦｅＲＡＭセル
ＣＥＬＬ０２２  第４のＦｅＲＡＭセル
ＣＥＬＬ１１１  第５のＦｅＲＡＭセル
ＣＥＬＬ１１２  第６のＦｅＲＡＭセル
ＣＥＬＬ１２１  第７のＦｅＲＡＭセル
ＣＥＬＬ１２２  第８のＦｅＲＡＭセル
１０００  ＦｅＲＡＭセルアレイ
ＬＯＣＡＬ１  第１のローカル配線
ＬＯＣＡＬ２  第２のローカル配線
ＬＯＣＡＬ３  第３のローカル配線
ＬＯＣＡＬ４  第４のローカル配線
ＰＬ０  プレートライン
ＰＬ１  プレートライン
ＧＬＯＢＡＬ１  第１のグローバル配線
ＧＬＯＢＡＬ２  第２のグローバル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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