(57)【要約】【課題】接続試験を容易化できる半導体装置を提供することを目的としている。【解決手段】半導体装置は、コマンドの入力に応答して動作し、選択信号ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘを出力する選択制御回路１３と、第１及び第２の端子ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘ、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘを有し、前記選択制御回路から出力される選択信号で制御され、前記選択信号が第１のレベルの時に前記第１及び第２の端子間を直結し、前記選択信号が第２のレベルの時に前記第１及び第２の端子間を電気的に分離する切替回路１４−１，…，１４−ｘとを備えている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
コマンドの入力に応答して動作し、選択信号を出力する選択制御回路と、
第１及び第２の端子を有し、前記選択制御回路から出力される選択信号で制御され、前記選択信号が第１のレベルの時に前記第１及び第２の端子間を直結し、前記選択信号が第２のレベルの時に前記第１及び第２の端子間を電気的に分離する切替回路と
を具備することを特徴とする半導体装置。
【請求項２】
複数の半導体チップと、
前記複数の半導体チップを封止するパッケージと、
前記複数の半導体チップの少なくとも１つに設けられ、コマンドの入力に応答して動作し、選択信号を出力する選択制御回路と、
前記複数の半導体チップの少なくとも１つに設けられ、第１及び第２の端子を有し、前記選択制御回路から出力される選択信号で制御され、前記選択信号が第１のレベルの時に前記第１及び第２の端子間を直結し、前記選択信号が第２のレベルの時に前記第１及び第２の端子間を電気的に分離する切替回路と
を具備することを特徴とする半導体装置。
【請求項３】
前記複数の半導体チップは共通端子を有し、前記共通端子に前記切替回路の前記第１または第２の端子が接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記切替回路は、電流通路の一端が第１の電位供給源に接続され、ゲートが前記第１の端子に接続される第１導電型の第１ＭＯＳトランジスタと、電流通路の一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続される第１導電型の第２ＭＯＳトランジスタと、入力端に前記選択制御回路から出力される選択信号が供給され、出力端が前記第２ＭＯＳトランジスタのゲートに接続される第１インバータと、電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、ゲートに前記選択制御回路から出力される選択信号が供給される第２導電型の第３ＭＯＳトランジスタと、電流通路の一端が前記第３ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が第２の電位供給源に接続され、ゲートが前記第１の端子に接続される第２導電型の第４ＭＯＳトランジスタと、入力端が前記第２及び第３ＭＯＳトランジスタの電流通路の接続点に接続され、出力端が前記第２の端子に接続される第２インバータとを備えることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体装置。
【請求項５】
前記第１の端子及び前記第２の端子はそれぞれ、外部端子に電気的に接続されることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、接続試験機能を備えた半導体装置に関し、例えばマルチチップパッケージにおける外部端子と半導体チップ内の配線や信号の取り出し箇所（ボンディングパッド）との間のボンディングワイヤの接続チェック、あるいは外部端子と試験測定機器または応用機器間の接触や接続のチェック（これらを総じて接続試験と称する）を容易化するためのものである。
【背景技術】
【０００２】
従来、半導体装置の接続試験は、電流が測定できる環境下では半導体チップの各ボンディングパッドに対応して設けられている保護用ダイオード素子の順方向電流を測定することで行っている（電流モニタ方式）。
【０００３】
しかし、複数の半導体チップを１つのパッケージ内に封止したマルチチップパッケージ（ＭＣＰ）においては、パッケージの内部で複数のチップに共通配線される端子が存在するため、上記電流モニタ方式では共通配線の一部に接続不良が存在する、いわゆる片落ちと呼ばれる接続不良が発見できない。また、ＮＯＲ型フラッシュメモリを例に取ると、コマンドの入力に必要な端子がアドレス端子Ａ０−Ａ１０等の１５端子に限定されるため、その他の残りの端子の接続試験が不可能である。更に、隣接する端子間の電気的ショート等の不具合に対しては、端子間のリーク電流測定しかチェック方法がない等の種々の問題がある。
【０００４】
このような問題を解決するために、例えば特許文献１には任意の入力データの演算結果を出力するファンクションを用いて全端子の接続試験を行う技術が開示されている。しかし、この特許文献１に記載されている技術では変換回路や演算回路が必要になるため、チップサイズに少なからず影響を与える。しかも、接続試験の良否判定を行う際には、入力値に対する演算結果をホスト側でも同様に計算処理しなければならない。
【特許文献１】特開２００１−１３５０９８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、接続試験を容易化できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様によると、コマンドの入力に応答して動作し、選択信号を出力する選択制御回路と、第１及び第２の端子を有し、前記選択制御回路から出力される選択信号で制御され、前記選択信号が第１のレベルの時に前記第１及び第２の端子間を直結し、前記選択信号が第２のレベルの時に前記第１及び第２の端子間を電気的に分離する切替回路とを具備する半導体装置が提供される。
【０００７】
また、この発明の一態様によると、複数の半導体チップと、前記複数の半導体チップを封止するパッケージと、前記複数の半導体チップの少なくとも１つに設けられ、コマンドの入力に応答して動作し、選択信号を出力する選択制御回路と、前記複数の半導体チップの少なくとも１つに設けられ、第１及び第２の端子を有し、前記選択制御回路から出力される選択信号で制御され、前記選択信号が第１のレベルの時に前記第１及び第２の端子間を直結し、前記選択信号が第２のレベルの時に前記第１及び第２の端子間を電気的に分離する切替回路とを具備する半導体装置が提供される。
【発明の効果】
【０００８】
この発明によれば、接続試験を容易化できる半導体装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態について図面を参照して説明する。  
図１は、この発明の実施形態に係る半導体装置について説明するためのもので、半導体記憶装置を例にとって、発明に関係する要部を抽出して概略構成を示すブロック図である。半導体チップ１１中には、メモリ部１２のプレーン１２−１，１２−２，１２−３，…，１２−ｘと選択制御回路１３が設けられている。各プレーン１２−１，１２−２，１２−３，…，１２−ｘの入力端子（入力パッド）ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘと出力端子（出力パッド）ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘ間には、それぞれ切替回路１４−１，…，１４−ｘが設けられている。上記入力端子と出力端子の組み合わせは、本例では１対１になっている。
【００１０】
上記選択制御回路１３は、コマンドの入力に応答して動作が制御され、選択信号ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘを出力する。選択信号ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘは、コマンドの種類に応じた単独あるいは複数の任意の信号であり、上記半導体チップ１１中の各切替回路１４−１，…，１４−ｘに選択的に供給される。これら切替回路１４−１，…，１４−ｘはそれぞれ、選択信号ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘが“Ｈ”レベル（または“Ｌ”レベル）の時に上記入力端子ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘと上記出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘ間をそれぞれ実質的に直結し、選択信号ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘが“Ｌ”レベル（または“Ｈ”レベル）の時に上記入力端子ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘと上記出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘ間をそれぞれ電気的に分離するものである。
【００１１】
上記各切替回路１４−１，…，１４−ｘで直結する入力端子と出力端子の組み合わせは、１：１だけでなく自由に組み合わせることができる。例えば、入力端子ＩＮ２と出力端子ＯＵＴ１、入力端子ＩＮ１と出力端子ＯＵＴ２のように、同一端子が異なるペアになる場合も許容できる。
【００１２】
各々の切替回路１４−１，…，１４−ｘ（１４）は、例えば図２に示すようにＰチャネル型ＭＯＳトランジスタＱ１，Ｑ２、Ｎチャネル型ＭＯＳトランジスタＱ３，Ｑ４及びインバータ２１，２２を含んで構成されている。上記ＭＯＳトランジスタＱ１〜Ｑ４の電流通路は、電源Ｖｃｃ，Ｖｓｓ間に直列接続される。上記ＭＯＳトランジスタＱ１，Ｑ４のゲートは入力端子ＩＮに接続される。上記ＭＯＳトランジスタＱ２のゲートには、上記インバータ２１の出力端が接続される。このインバータ２１の入力端及び上記ＭＯＳトランジスタＱ３のゲートには、上記選択制御回路１１から選択信号ＳＳが供給される。また、上記インバータ２２の入力端は上記ＭＯＳトランジスタＱ２，Ｑ３の電流通路の接続点に接続され、出力端は出力端子ＯＵＴに接続されている。
【００１３】
上記のような構成において、選択信号ＳＳが“Ｈ”レベルの時にはＭＯＳトランジスタＱ２，Ｑ３がオンする。これによって、ＭＯＳトランジスタＱ１，Ｑ４がインバータ動作し、入力端子ＩＮが“Ｈ”レベルの時に出力端子ＯＵＴが“Ｈ”レベル、入力端子ＩＮが“Ｌ”レベルの時に出力端子ＯＵＴが“Ｌ”レベルという入出力関係が成立する。すなわち、入力端子ＩＮと出力端子ＯＵＴ間を直結したのと等価になる。
【００１４】
一方、選択信号ＳＳが“Ｌ”レベルの時にはＭＯＳトランジスタＱ２，Ｑ３がオフするので、入力端子ＩＮと出力端子ＯＵＴは電気的に分離され、半導体チップ内の他の回路の動作には何ら影響を与えない。半導体チップの通常動作時にはこの状態になる。
【００１５】
図２では、切替回路１４の入力端子ＩＮと出力端子ＯＵＴをボンディングワイヤ２５，２６により外部端子２３と２４に１対１に接続している例を示しているが、各入力端子ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘと各出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘを選択的に接続しても良く、複数を共通接続しても良い。
【００１６】
次に、上記のような構成の半導体装置において、図３乃至図５のタイミングチャート、及び図６乃至図８の入力端子（入力バッファ）−出力端子（出力バッファ）の組み合わせ例を参照しつつ接続試験について説明する。
【００１７】
図３に示すように、チップイネーブル信号／ＣＥとライトイネーブル信号／ＷＥが“Ｌ”レベルの状態で、コマンドを入力して選択制御回路１３から選択信号ＳＳを発生させる（この時、アウトプットイネーブル信号／ＯＥは“Ｈ”レベル）。この選択信号ＳＳにより切替回路１４の状態を制御し、選択した切替回路の入力端子ＩＮと出力端子ＯＵＴを実質的に直結状態にし、非選択の切替回路の入力端子ＩＮと出力端子ＯＵＴは電気的に分離する。この状態で、入出力端子ＤＱ（ＯＵＴｘ）から期待値ＣＭＤ１を入力する。
【００１８】
そして、チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥが“Ｌ”レベルの状態（この時、ライトイネーブル信号／ＷＥは“Ｈ”レベル）では、切替回路の状態に応じて上記アドレス端子ＡＤＤ（ＩＮｘ）と入出力端子ＤＱ（ＯＵＴｘ）とが固定される。
【００１９】
上記入出力端子ＤＱ（ＯＵＴｘ）から出力されるデータＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３は、アドレス端子ＡＤＤから入力される信号ＩＮｘの内容と、図６に例示するような入力端子（入力バッファ）と出力端子（出力バッファ）のペアの組み合わせにより決まる。本例の場合には、入力期待値は、データＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３の組み合わせ通り分の期待値ＣＭＤ１，ＣＭＤ２，ＣＭＤ３が必要になる。
【００２０】
すなわち、期待値ＣＭＤ１を入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であればアドレス端子Ａ１７〜Ａ２４から上記期待値ＣＭＤ１と同じデータＤＡＴＡ１が出力される。期待値ＣＭＤ２を入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であればアドレス端子Ａ９〜Ａ１６から上記期待値ＣＭＤ２と同じデータＤＡＴＡ２が出力される。期待値ＣＭＤ３を入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であればアドレス端子Ａ１〜Ａ８から上記期待値ＣＭＤ３と同じデータＤＡＴＡ３が出力される。このように、コマンドによって３通りの組み合わせを切り替えることにより、入出力端子ＤＱ０〜ＤＱ７とアドレス端子Ａ１〜Ａ２４の接続のチェックができる。
【００２１】
なお、コマンド入力には１サイクルを割り当てても良いし、複数サイクルを割り当てても良い。また、上記期待値の内容は任意で良く、アドレス端子に限らず他の入力端子を用いることもできる。期待値を入力する端子と結果を出力する端子の組み合わせは任意である。
【００２２】
また、図４に示すように、チップイネーブル信号／ＣＥとライトイネーブル信号／ＷＥが“Ｌ”レベルの状態で、コマンドを入力して選択制御回路１３から選択信号ＳＳを発生させる（この時、アウトプットイネーブル信号／ＯＥとリセット信号／ＲＥＳＥＴはともに“Ｈ”レベル）。この選択信号ＳＳにより切替回路１４の状態を制御し、選択した切替回路の入力端子ＩＮと出力端子ＯＵＴを実質的に直結状態にし、非選択の切替回路の入力端子ＩＮと出力端子ＯＵＴは電気的に分離する。この状態で、入出力端子ＤＱ（ＯＵＴｘ）から期待値ＣＭＤを入力する。
【００２３】
そして、チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥがともに“Ｌ”レベルの状態（この時、ライトイネーブル信号／ＷＥは“Ｈ”レベル）では、切替回路の状態に応じて上記アドレス端子ＡＤＤ（ＩＮｘ）と入出力端子ＤＱ（ＯＵＴｘ）とが固定される。また、上記入出力端子ＤＱ（ＯＵＴｘ）から出力されるデータＤＡＴＡ１，ＤＡＴＡ２は、アドレス端子ＡＤＤから入力される信号ＩＮｘの内容と、図７に例示するような入力端子（入力バッファ）と出力端子（出力バッファ）のペアの組み合わせにより決まる。本例では、入力端子（ＡＤＤ／ＣＴＲＬ）３２本を、出力端子（ＤＱｘ）１６本と組み合わせており、２グループに分けてリセット信号／ＲＥＳＥＴ等の制御入力端子の“Ｌ”レベル／“Ｈ”レベルで組み合わせを切り替えている。よって、入力期待値ＣＭＤは、一種類で十分である（組み合わせはリセット信号／ＲＥＳＥＴで切り替える）。
【００２４】
すなわち、リセット信号／ＲＥＳＥＴが“Ｌ”レベルでは、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ１５から入力すると、接続が正常であればアドレス端子Ａ９〜Ａ２４から上記期待値ＣＭＤと同じデータＤＡＴＡ１が出力される。これに対し、リセット信号／ＲＥＳＥＴが“Ｈ”レベルでは、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ１５から入力すると、接続が正常であれば端子ＣＬＫ，ＡＣＣ，／ＷＰ，／ＢＹＴＥ，／ＷＥ，／ＯＥ，／ＣＥ，Ａ８〜Ａ０から上記期待値ＣＭＤと同じデータＤＡＴＡ２が出力される。このように、複数のグループに分けた組み合わせを、リセット信号／ＲＥＳＥＴ（他の制御入力端子に供給される信号でも良い）のレベルに応じて切り替えることができる。
【００２５】
更に、図５に示すように、チップイネーブル信号／ＣＥとライトイネーブル信号／ＷＥが“Ｌ”レベルの状態で、コマンドを入力して選択制御回路１３から選択信号ＳＳを発生させる（この時、アウトプットイネーブル信号／ＯＥは“Ｈ”レベル）。この選択信号ＳＳにより切替回路１４の状態を制御し、選択した切替回路の入力端子ＩＮと出力端子ＯＵＴを実質的に直結状態にし、非選択の切替回路の入力端子ＩＮと出力端子ＯＵＴは電気的に分離する。この状態で、入出力端子ＤＱ（ＯＵＴｘ）から期待値ＣＭＤを入力する。
【００２６】
そして、チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥが“Ｌ”レベルの状態（この時、ライトイネーブル信号／ＷＥは“Ｈ”レベル）では、切替回路の状態に応じて上記アドレス端子ＡＤＤ（ＩＮｘ）と入出力端子ＤＱ（ＯＵＴｘ）とが固定される。また、上記入出力端子ＤＱ（ＯＵＴｘ）から出力されるデータＤＡＴＡ１，ＤＡＴＡ２は、アドレス端子ＡＤＤから入力される信号ＩＮｘの内容と、図８に例示するような入力端子（入力バッファ）と出力端子（出力バッファ）のペアの組み合わせにより決まる。本例では、入力（出力）端子３２本を、出力端子８本と組み合わせており、４グループに分けてアドレス端子Ａ０／Ａ１の“Ｌ”レベル／“Ｈ”レベルの状態（“Ｌ／Ｌ”、“Ｈ／Ｌ”、“Ｌ／Ｈ”、“Ｈ／Ｈ”）に応じて組み合わせを切り替えている。よって、入力期待値ＣＭＤは、一種類で十分である（組み合わせはアドレス信号Ａ１／Ａ０で切り替える）。
【００２７】
すなわち、アドレス端子Ａ０／Ａ１が“Ｌ／Ｌ”では、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であればアドレス端子Ａ１７〜Ａ２４から上記期待値ＣＭＤと同じデータＤＡＴＡ１が出力される。アドレス端子Ａ０／Ａ１が“Ｈ／Ｌ”では、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であればアドレス端子Ａ９〜Ａ１６から上記期待値ＣＭＤと同じデータＤＡＴＡ２が出力される。アドレス端子Ａ０／Ａ１が“Ｌ／Ｈ”では、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であれば端子Ｒ／Ｂ，Ａ２〜Ａ８から上記期待値ＣＭＤと同じデータＤＡＴＡ３が出力される。アドレス端子Ａ０／Ａ１が“Ｈ／Ｈ”では、期待値ＣＭＤを入出力端子ＤＱ０〜ＤＱ７から入力すると、接続が正常であれば入出力端子ＤＱ８〜ＤＱ１５から上記期待値ＣＭＤと同じデータＤＡＴＡ４が出力される。
【００２８】
このように、種々の端子のペアを組むことができ、全端子を網羅して全端子に対する接続試験が可能である。
【００２９】
なお、入力端子と出力端子の１対１だけのチェックでは、接続の有無の確認しかできないが、入力／出力データの組み合わせをチェックすることにより、端子間のショート等の異常も検出が可能となる。入力データは任意に入力することができるので、アドレス端子Ａｘと入出力端子ＤＱｘの８ペアの組み合わせの場合において、図９及び図１０に示すように入力データを順番に８回入力して、その際の出力データをチェックすることにより、端子間のショートによる不良箇所が検出できる。
【００３０】
また、アドレス端子Ａ１とＡ２間で（もしくは入出力端子ＤＱ１とＤＱ２間で）ショートがある場合には、入力値２と入力値３で入力と異なる出力データとなる。
【００３１】
このように、入力データと出力データの関係をチェックすることにより、ショートを検出するだけでなく、ショート箇所も特定できる。
【００３２】
従って、上記のような構成によれば、任意の端子に対して、任意の組み合わせの並列データを与え、出力端子から並列データをそのまま出力できるので良否判定が容易である。入力データは自由に設定することができるので、ホスト側での試験自由度が高い。また、試験サイクル数は、（入力端子数÷出力端子数）回に最小化が可能であり、試験時間が短くて済む。更に、接続試験専用の演算回路が不要であり、切替回路（スイッチ）のみで形成できるため、チップ面積に与える影響が小さい。また、専用の試験端子を設ける必要もなく、予め備えている端子のみで接続試験を実行できる。更に、入力データの組み合わせを変えて繰り返し試験すれば、接触不良箇所を特定することも可能となり、不良解析の目的にも流用できる。
【００３３】
上述したように、この発明の実施形態によれば、半導体記憶装置の全端子、もしくは任意の端子に対して、半導体記憶装置と、これを実装した回路基板、もしくは、これを一時的に接触させる試験装置との接続試験が可能となる。
【００３４】
また、社内及び／または社外にて、ソケット使用や半田実装状態での任意の端子、もしくは任意の組み合わせの端子に対して、接続試験を容易に行うことができる。
【００３５】
更に、入力データの組み合わせを変えて繰り返し試験すれば、接触不良箇所を特定することも可能となり、不良解析目的にも流用できる。この結果、出荷テストの不良分類の簡素化や歩留向上が図れ、時短・合理化も期待できる。
【００３６】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施形態に係る半導体装置について説明するためのもので、半導体記憶装置を例にとって、発明に関係する要部を抽出して概略構成を示すブロック図。
【図２】図１に示す半導体装置における切替回路の構成例を示す回路図。
【図３】図２に示した回路の第１の動作例を説明するためのタイミングチャート。
【図４】図２に示した回路の第２の動作例を説明するためのタイミングチャート。
【図５】図２に示した回路の第３の動作例を説明するためのタイミングチャート。
【図６】図３に示した第１の動作例における入力端子−出力端子の組み合わせの制御例を示す図。
【図７】図４に示した第２の動作例における入力端子−出力端子の組み合わせの制御例を示す図。
【図８】図５に示した第３の動作例における入力端子−出力端子の組み合わせの制御例を示す図。
【図９】正常時における入力データと出力データとの関係を示す図。
【図１０】異常時における入力データと出力データとの関係を示す図。
【符号の説明】
【００３８】
１１…半導体チップ（半導体記憶装置）、１２…メモリ部、１２−１，１２−２，１２−３，…，１２−ｘ…プレーン、１３…選択制御回路、１４，１４−１，…，１４−ｘ…切替回路、２１，２２…インバータ、２３，２４…外部端子、２５，２６…ボンディングワイヤ、ＩＮ１，ＩＮ２，ＩＮ３，…，ＩＮｘ…入力端子（入力パッド）、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｘ…出力端子（出力パッド）、ＳＳ１，ＳＳ２，ＳＳ３，…，ＳＳｘ…選択信号、Ｑ１，Ｑ２…Ｐチャネル型ＭＯＳトランジスタ、Ｑ３，Ｑ４…Ｎチャネル型ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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