(57)【要約】【課題】  製造工程の簡略化を図りつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させる。【解決手段】  酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１の半導体基板１上にゲート絶縁膜７を形成した後、低耐圧トランジスタ形成領域Ｒ２の酸化防止膜６を除去し、さらに酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１のゲート絶縁膜７を厚膜化するとともに、低耐圧トランジスタ形成領域Ｒ２の半導体基板１上にゲート絶縁膜８を形成し、酸化防止膜６を介して配置された上部電極９ｃを下部電極４上の一部の領域に形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の選択酸化にて形成された熱酸化膜と、
前記熱酸化膜をゲート絶縁膜として有する電界効果型トランジスタと、
前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板の選択酸化にて形成された第１熱酸化膜と、
前記第１熱酸化膜をゲート絶縁膜として有する高耐圧トランジスタと、
前記半導体基板の熱酸化にて形成された第２熱酸化膜と、
前記第２熱酸化膜をゲート絶縁膜として有する低耐圧トランジスタと、
前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする半導体装置。
【請求項４】
半導体基板上の一部の領域に形成された絶縁膜と、
前記絶縁膜上に形成された下層多結晶シリコン層と、
前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、
前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、
前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、
前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の一部の領域に絶縁膜を形成する工程と、
前記絶縁膜上に下層多結晶シリコン層を形成する工程と、
前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記半導体基板の表面の選択酸化を行うことにより、前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、
前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、
前記第１および第２ゲート電極をそれぞれ挟み込むように配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとが混在する半導体装置に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、高耐圧トランジスタが形成される半導体基板上に、上部電極および下部電極が多結晶シリコンにてそれぞれ構成された容量素子を混載させる方法がある。ここで、高耐圧トランジスタのゲート絶縁膜を半導体基板の熱酸化にて形成する時に、容量素子の下部電極を構成する多結晶シリコンが熱酸化にて消失することを防止するため、容量素子の下部電極を構成する多結晶シリコンをシリコン窒化膜で覆ってから、半導体基板を選択酸化することが行われている。
【０００３】
また、例えば、特許文献１には、スプリットゲート型メモリトランジスタと容量素子と他の容量素子とを同一チップに混載する時に、容量素子と他の容量素子の容量値をそれぞれ所望の値に調整できるようにするために、容量素子の誘電体膜を熱酸化膜、シリコン窒化膜および熱酸化膜にて構成し、他の容量素子の誘電体膜をＣＶＤシリコン酸化膜、熱酸化膜、シリコン窒化膜および熱酸化膜にて構成する方法が開示されている。
【特許文献１】特開２０００−３５３７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体装置では、高耐圧トランジスタと混載される容量素子の誘電体膜として用いられるシリコン窒化膜が、高耐圧トランジスタのゲート絶縁膜を選択酸化にて形成するために用いられるシリコン窒化膜とが別々に形成されるため、製造工程が長くなるという問題があった。
また、特許文献１には、高耐圧トランジスタのゲート絶縁膜を半導体基板の選択酸化にて形成する時に、その選択酸化に用いられるシリコン窒化膜を、高耐圧トランジスタと混載される容量素子の誘電体膜として用いる方法は開示されていない。
【０００５】
そこで、本発明の目的は、製造工程の簡略化を図りつつ、多結晶シリコンを用いて構成された容量素子と高耐圧トランジスタとを同一基板上に混在させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板の選択酸化にて形成された熱酸化膜と、前記熱酸化膜をゲート絶縁膜として有する電界効果型トランジスタと、前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする。
これにより、容量素子の電極が酸化されることを防止しつつ、電界効果型トランジスタのゲート絶縁膜を厚膜化することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなる。このため、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、半導体基板の選択酸化にて形成された第１熱酸化膜と、前記第１熱酸化膜をゲート絶縁膜として有する高耐圧トランジスタと、前記半導体基板の熱酸化にて形成された第２熱酸化膜と、前記第２熱酸化膜をゲート絶縁膜として有する低耐圧トランジスタと、前記半導体基板上に配置され、前記選択酸化に用いられる酸化防止膜を誘電体膜として有する容量素子とを備えることを特徴とする。
【０００８】
これにより、容量素子の電極が酸化されることを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなる。このため、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟み込むようにして前記半導体基板に形成されたソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする。
【００１０】
これにより、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が消失することを防止しつつ、ゲート絶縁膜を厚膜化することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができる。このため、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板上の一部の領域に形成された絶縁膜と、前記絶縁膜上に形成された下層多結晶シリコン層と、前記半導体基板の選択酸化にて形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極を挟み込むようにして前記半導体基板に形成された第１ソース／ドレイン層と、前記半導体基板の熱酸化にて形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート電極を挟み込むようにして前記半導体基板に形成された第２ソース／ドレイン層と、前記下層多結晶シリコン層上に配置され、前記選択酸化に用いられた酸化防止膜と、前記酸化防止膜を介して前記下層多結晶シリコン層上に形成された上層多結晶シリコン層とを備えることを特徴とする。
【００１２】
これにより、容量素子の電極として多結晶シリコン層が用いられる場合においても、容量素子の電極が消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜を同一基板上に形成することが可能となるとともに、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができる。このため、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の選択酸化を行うことにより、前記半導体基板上にゲート絶縁膜を形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記ゲート絶縁膜上に配置されたゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１４】
これにより、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができ、製造工程の簡略化を図りつつ、高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に絶縁膜を形成する工程と、前記絶縁膜上に下層多結晶シリコン層を形成する工程と、前記下層多結晶シリコン層を覆う酸化防止膜を前記半導体基板上に成膜する工程と、前記半導体基板上の一部の領域から前記酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記半導体基板の表面の選択酸化を行うことにより、前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記半導体基板上の一部の領域から前記酸化防止膜の一部を除去する工程と、前記酸化防止膜が除去された前記半導体基板の表面の熱酸化を行うことにより、前記半導体基板上に第２ゲート絶縁膜を形成する工程と、前記酸化防止膜を介して配置された上層多結晶シリコン層を前記下層多結晶シリコン層上に形成するとともに、前記第１および第２ゲート絶縁膜上にそれぞれ配置された第１および第２ゲート電極を形成する工程と、前記第１および第２ゲート電極をそれぞれ挟み込むように配置された第１および第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１５】
これにより、ゲート絶縁膜を選択酸化にて形成するための酸化防止膜と容量素子の誘電体膜とを兼用することができ、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一基板上に混載することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１には、高耐圧トランジスタ形成領域Ｒ１、低耐圧トランジスタ形成領域Ｒ２および容量素子形成領域Ｒ３が設けられている。そして、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などの方法を用いることにより、高耐圧トランジスタ形成領域Ｒ１および低耐圧トランジスタ形成領域Ｒ２を素子分離するとともに、容量素子形成領域Ｒ３に対応した素子分離絶縁膜２を半導体基板１に形成する。なお、素子分離絶縁膜２を半導体基板１に形成する方法としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いるようにしてもよい。そして、半導体基板１の表面の熱酸化を行うことにより、半導体基板１上に犠牲酸化膜３を形成する。
【００１７】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、多結晶シリコン膜を半導体基板１上の全面に形成する。なお、多結晶シリコン膜の膜厚は、例えば、１７００Å程度とすることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、容量素子形成領域Ｒ３の素子分離絶縁膜２上に下部電極４を形成する。そして、下部電極４の表面の熱酸化を行うことにより、下部電極４の表面に酸化膜５を形成する。なお、酸化膜５の膜厚は、例えば、１２０Å程度とすることができる。
【００１８】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法を用いることにより、酸化防止膜６を半導体基板１上の全面に形成する。なお、酸化防止膜６としては、例えば、シリコン窒化膜を用いることができる。また、酸化防止膜６の膜厚は、例えば、１５０Å程度とすることができる。
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜６をパターニングすることにより、低耐圧トランジスタ形成領域Ｒ２および容量素子形成領域Ｒ３を酸化防止膜６にて覆ったまま、高耐圧トランジスタ形成領域Ｒ１の酸化防止膜６を除去する。
【００１９】
次に、図１（ｅ）に示すように、ウェットエッチングなどの方法により高耐圧トランジスタ形成領域Ｒ１の犠牲酸化膜３を除去した後、酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１の半導体基板１上にゲート絶縁膜７を形成する。なお、ゲート絶縁膜７の膜厚は、例えば、９７Å程度とすることができる。ここで、低耐圧トランジスタ形成領域Ｒ２および容量素子形成領域Ｒ３を酸化防止膜６にて覆ったまま熱酸化を行うことにより、低耐圧トランジスタ形成領域Ｒ２の半導体基板１および容量素子形成領域Ｒ３の下部電極４が熱酸化されることを防止することができる。
【００２０】
次に、図１（ｆ）に示すように、フォトリソグラフィー技術を用いることにより、高耐圧トランジスタ形成領域Ｒ１および容量素子形成領域Ｒ３を覆うとともに、低耐圧トランジスタ形成領域Ｒ２が露出されたフォトレジストＦを形成する。
次に、図２（ａ）に示すように、フォトレジストＦをマスクとして、酸化防止膜６および犠牲酸化膜３をエッチングすることにより、容量素子形成領域Ｒ３を酸化防止膜６にて覆ったまま、低耐圧トランジスタ形成領域Ｒ２の酸化防止膜６および犠牲酸化膜３を除去する。
【００２１】
次に、図２（ｂ）に示すように、半導体基板１上のフォトレジストＦを除去する。そして、酸化防止膜６をマスクとして半導体基板１の表面の熱酸化を行うことにより、高耐圧トランジスタ形成領域Ｒ１のゲート絶縁膜７を厚膜化するとともに、低耐圧トランジスタ形成領域Ｒ２の半導体基板１上にゲート絶縁膜８を形成する。なお、ゲート絶縁膜８の膜厚は、例えば、９７Å程度とすることができる。ここで、容量素子形成領域Ｒ３を酸化防止膜６にて覆ったまま熱酸化を行うことにより、容量素子形成領域Ｒ３の下部電極４が熱酸化されることを防止することができる。
【００２２】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法を用いることにより、多結晶シリコン膜を半導体基板１上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、高耐圧トランジスタ形成領域Ｒ１および低耐圧トランジスタ形成領域Ｒ２にゲート電極９ａ、９ｂを形成するとともに、酸化防止膜６を介して配置された上部電極９ｃを下部電極４上の一部の領域に形成する。
【００２３】
次に、図２（ｄ）に示すように、ゲート電極９ａ、９ｂをマスクとして不純物のイオン注入を半導体基板１に行うことにより、ゲート電極９ａを挟み込むように配置されたソース／ドレイン層１０ａ、１１ａを高耐圧トランジスタ形成領域Ｒ１に形成するとともに、ゲート電極９ｂを挟み込むように配置されたソース／ドレイン層１０ｂ、１１ｂを低耐圧トランジスタ形成領域Ｒ２に形成する。
【００２４】
次に、図２（ｅ）に示すように、ＣＶＤなどの方法を用いることにより、層間絶縁膜１２を半導体基板１上の全面に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜１２をパターニングすることにより、ソース／ドレイン層１０ａ、１１ａ、１０ｂ、１１ｂ、上部電極９ｃおよび下部電極４の表面をそれぞれ露出させる開口部１２ａ〜１２ｆを層間絶縁膜１２に形成する。そして、開口部１２ａ〜１２ｆを介してソース／ドレイン層１０ａ、１１ａ、１０ｂ、１１ｂ、上部電極９ｃおよび下部電極４にそれぞれ接続された配線層１３ａ〜１３ｆを層間絶縁膜１２上に形成する。
【００２５】
これにより、下部電極４および上部電極９ｃとして多結晶シリコン膜を用いた場合においても、下部電極４が熱酸化にて消失することを防止しつつ、膜厚が互いに異なるゲート絶縁膜７、８を同一半導体基板１上に形成することが可能となるとともに、ゲート絶縁膜７を選択酸化にて形成するための酸化防止膜６を容量素子の誘電体膜と兼用することができる。このため、ゲート絶縁膜７を選択酸化にて形成するための酸化防止膜６とは別個に容量素子の誘電体膜を形成する必要がなくなり、製造工程の簡略化を図りつつ、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板１上に混載することが可能となる。
【００２６】
なお、上述した実施形態では、低耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法について説明したが、高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法に適用してもよいし、低耐圧トランジスタ、中耐圧トランジスタおよび高耐圧トランジスタと容量素子とを同一半導体基板１上に混載する方法に適用してもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００２８】
１  半導体基板、２  素子分離絶縁膜、３  犠牲酸化膜、４  下部電極、５  酸化膜、６  酸化防止膜、７、８  ゲート絶縁膜、９ａ、９ｂ  ゲート電極、９ｃ  上部電極、１０ａ、１０ｂ  ソース層、１１ａ、１１ｂ  ドレイン層、１２  層間絶縁膜、１２ａ〜１２ｆ  開口部、１３ａ〜１３ｆ  配線層、Ｆ  フォトレジスト、Ｒ１  高耐圧トランジスタ形成領域、Ｒ２  低耐圧トランジスタ形成領域、Ｒ３  容量素子形成領域
【図１】
2006310578.tif 000003
【図２】
2006310578.tif 000004