(57)【要約】  【課題】  トリプルウェル構造を持つ半導体装置においてＰウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させる。  【解決手段】  Ｐ型半導体基板１００の表面からその内部に亘って複数のＮウェル領域１０１と複数のＰウェル領域１０２とが基板主面方向に交互に並ぶように形成されている。Ｐ型半導体基板１００におけるＮウェル領域１０１及びＰウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が形成されている。Ｄｅｅｐ−Ｎウェル領域１０３によってＮウェル領域１０１同士が電気的に接続されている。Ｐウェル領域１０２の少なくとも一部分は、Ｐ型半導体基板１００におけるＤｅｅｐ−Ｎウェル領域１０３が形成されていない領域と接続している。【選択図】      図１
2006120852.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面からその内部に向けて形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域を挟むように前記半導体基板の表面からその内部に向けて形成された第２導電型の一対の第２ウェル領域と、
前記半導体基板における前記第１ウェル領域及び前記一対の第２ウェル領域の下側に形成された第２導電型の第３ウェル領域とを備え、
前記第３ウェル領域は前記一対の第２ウェル領域を電気的に接続しており、
前記第１ウェル領域の少なくとも一部分は前記半導体基板における前記第３ウェル領域が形成されていない領域と接続していることを特徴とする半導体装置。
【請求項２】
前記第３ウェル領域は前記第１ウェル領域及び前記一対の第２ウェル領域のそれぞれと交差することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３ウェル領域は前記第１ウェル領域及び前記一対の第２ウェル領域のそれぞれと交差すると共に前記第３ウェル領域は前記一対の第２ウェル領域のうちの少なくとも一方の下側領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１ウェル領域、前記一対の第２ウェル領域及び前記第３ウェル領域はＳＲＡＭのメモリセル部を構成していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
請求項２に記載の半導体装置の製造方法であって、
前記半導体基板上に、前記一対の第２ウェル領域と交差する注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第２導電型の不純物を、前記半導体基板の表面濃度又は前記第１ウェル領域の表面濃度が変化しないようにイオン注入することにより前記第３ウェル領域を形成する工程と、
前記半導体基板上に、前記第３ウェル領域と交差するストライプ形状を有する注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより前記一対の第２ウェル領域を、前記一対の第２ウェル領域が前記第３ウェル領域を介して電気的に接続され且つ前記一対の第２ウェル領域の不純物濃度のピーク値が前記第３ウェル領域の不純物濃度のピーク値と同等になるように形成する工程と、
前記半導体基板上に、前記一対の第２ウェル領域に挟まれたストライプ形状に注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより前記第１ウェル領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法であって、
前記半導体基板上に、前記一対の第２ウェル領域と交差する第１領域と前記一対の第２ウェル領域のうちの少なくとも一方と重なる第２領域とを持つ注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第２導電型の不純物を、前記半導体基板の表面濃度又は前記第１ウェル領域の表面濃度が変化しないようにイオン注入することにより前記第３ウェル領域を形成する工程と、
前記半導体基板上に、前記第３ウェル領域の前記第１領域と交差する第１のストライプ形状と前記第３ウェル領域の前記第２領域と重なる第２のストライプ形状とを有する注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより前記一対の第２ウェル領域を、前記一対の第２ウェル領域が前記第３ウェル領域を介して電気的に接続され且つ前記一対の第２ウェル領域の不純物濃度のピーク値が前記第３ウェル領域の不純物濃度のピーク値と同等になるように形成する工程と、
前記半導体基板上に、前記一対の第２ウェル領域に挟まれたストライプ形状に注入窓口が開口されたレジスト膜を形成した後、当該レジスト膜をマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより前記第１ウェル領域を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリプルウェル構造のＭＩＳ型トランジスタを備えた半導体装置及びその製造方法に関し、特にラッチアップ耐圧の向上を目的としたものである。
【背景技術】
【０００２】
近年、半導体製造技術の進歩により半導体装置の微細化が進んでおり、トランジスタの配置ピッチも急速に短くなっている。それに伴いウェル抵抗の増加が顕著になり、その結果、ラッチアップ耐圧の劣化が問題となってきている。具体的には、ウェル形成のための不純物のイオン注入においては７°程度の注入角（チルト角）が用いられるため、注入マスク（レジスト）近傍のウェルにおいては該マスクが障壁となって不純物の注入量が減り、それによって不純物濃度が低下してしまう。ここで、この濃度低下の影響はウェル幅が広い場合には小さいが、微細化によりウェル幅が狭くなると、マスクが障壁となって不純物濃度が低下してしまう領域の割合が相対的に大きくなり、その結果、ウェル全体としても不純物濃度の低下が顕著になってウェル抵抗が増加するので、ラッチアップ耐圧が劣化する。
【０００３】
そこで、ＤＲＡＭ（dynamic random access memory）等のメモリ類では、Ｐウェル領域及びＮウェル領域を有するＰ型半導体基板に対して当該Ｐウェル領域及びＮウェル領域よりも深い位置に不純物濃度のピークを持つＮ型領域を設けた構造、いわゆるトリプルウェル構造を採用することによって、Ｎウェル領域の抵抗を減少させてラッチアップ耐圧を向上させる対策が講じられている（例えば特許文献１参照）。
【０００４】
図１７は従来のメモリセル部のレイアウトの一例を示す平面図であり、図１８は図１７におけるＧ−Ｇ’線の断面図であり、図１９は図１７におけるＺ−Ｚ’線の断面図である。
【０００５】
図１７〜図１９に示すように、Ｐ型半導体基板１０の表面からその内部に亘って、複数のＮウェル領域１１と複数のＰウェル領域１２とが交互に並ぶように形成されている。図１７においては、図示を省略しているが、Ｐ型半導体基板１０の表面部における各Ｎウェル領域１１と各Ｐウェル領域１２との間にはＳＴＩ（shallow trench isolation）構造を持つ素子分離１４が設けられている。また、Ｐ型半導体基板１０におけるＮウェル領域１１及びＰウェル領域１２（つまりツインウェル構造）の下側にＤｅｅｐ−Ｎウェル領域１３が形成されている。ここで、Ｄｅｅｐ−Ｎウェル領域１３は、ツインウェル構造の表面濃度に影響を及ぼさない深さにおいてツインウェル構造の下側領域全体に形成されている。これにより、Ｄｅｅｐ−Ｎウェル領域１３によって各Ｎウェル領域１１同士が電気的に接続される。
【０００６】
また、図１７〜図１９に示すように、各Ｐウェル領域１２の上にはＮ型ＭＩＳ（metal-insulator semiconductor ）トランジスタ（例えばＮＭＯＳ（n-channel metal oxide semiconductor ）トランジスタ）１５が形成されていると共に、各Ｎウェル領域１１の上にはＰ型ＭＩＳトランジスタ（例えばＰＭＯＳ（p-channel metal oxide semiconductor ）トランジスタ）１６が形成されている。具体的には、Ｎ型ＭＩＳトランジス１５は、Ｐウェル領域１２上に形成されたゲート酸化膜１７、ゲート酸化膜１７上に形成されたゲート電極１８、ゲート電極１８の側面に形成された絶縁性サイドウォール１９、及びＰウェル領域１２の表面部に形成されたＮ型ソース・ドレイン領域２０から構成される。また、Ｐ型ＭＩＳトランジスタ１６は、Ｎウェル領域１１上に形成されたゲート酸化膜２１、ゲート酸化膜２１上に形成されたゲート電極２２、ゲート電極２２の側面に形成された絶縁性サイドウォール２３、及びＮウェル領域１１の表面部に形成されたＰ型ソース・ドレイン領域２４から構成される。
【０００７】
また、ＳＲＡＭ（static random access memory ）におけるラッチアップ対策として、特許文献２に開示された発明では、トリプルウェル構造を用いずに、ＳＲＡＭメモリセルにＮウェル−ソース構造を用い且つ基板表面をシリサイド化する方法によってＰ領域とＮ領域とを電気的に接続し、それによってコンタクト領域を削減してレイアウトサイズの縮小を図っている。
【特許文献１】特開平９−５５４８３号公報
【特許文献２】特開平１０−５６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＭＩＳ型トランジスタからなるＳＲＡＭのような半導体装置のメモリセルに従来のトリプルウェル構造を設けた場合、Ｎウェル抵抗の増加という問題は解決できるものの、Ｐウェルの下側領域全体にＤｅｅｐ−Ｎウェルが形成されているため、ＰウェルがＰ型基板から分離されて孤立してしまうので、Ｐウェルの抵抗が増加するという問題が生じる。また、Ｐウェルに基板電位を取るためには、Ｐウェル表面に基板電位を取るためのコンタクト領域を設けることが必要となるので、メモリセルの面積を縮小させることができないという問題が生じる。
【０００９】
前記に鑑み、本発明は、トリプルウェル構造を持つ半導体装置においてＰウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本願発明者らは、Ｐ型基板とＰウェルとが直接接触する領域が残るようにトリプルウェル構造を形成するという技術的思想を着想した。
【００１１】
具体的には、本発明に係る半導体装置は、第１導電型の半導体基板と、半導体基板の表面からその内部に向けて形成された第１導電型の第１ウェル領域と、第１ウェル領域を挟むように半導体基板の表面からその内部に向けて形成された第２導電型の一対の第２ウェル領域と、半導体基板における第１ウェル領域及び一対の第２ウェル領域の下側に形成された第２導電型の第３ウェル領域とを備え、第３ウェル領域は一対の第２ウェル領域を電気的に接続しており、第１ウェル領域の少なくとも一部分は半導体基板における第３ウェル領域が形成されていない領域と接続している。
【００１２】
本発明の半導体装置によると、第２導電型の第２ウェル領域（例えばＮウェル領域）同士が、より深い位置に形成された第２導電型の第３ウェル領域（例えばＤｅｅｐ−Ｎウェル領域）によって電気的に接続されているため、Ｎウェル抵抗を減少させることができる。従って、例えば特定のＮウェル領域にサージ電流が流入したとしても、当該Ｎウェル領域又はそこに形成された素子にサージ電流が集中してしまうことを防止できるので、ラッチアップ耐圧を向上させることができる。
【００１３】
また、本発明の半導体装置によると、トリプルウェル構造において第１導電型の第１ウェル領域（例えばＰウェル領域）の少なくとも一部分が第１導電型の半導体基板（例えばＰ型基板。より具体的には当該Ｐ型基板におけるＤｅｅｐ−Ｎウェル領域が形成されていない領域）とコンタクトを介さずに電気的に接続している。このため、Ｐウェル抵抗の増加を抑えることができる。また、Ｐウェル表面に基板電位を取るためのコンタクト領域を設ける必要がないので、当該コンタクト領域を削減できる分、チップ面積の縮小を図ることができる。
【００１４】
尚、本願において、「半導体基板」は、シリコン等の半導体よりなる基板であってもよいし、又はシリコン領域等の半導体領域が設けられた基板（絶縁性基板を含む）であってもよい。
【発明の効果】
【００１５】
本発明によると、ＰウェルとＰ型基板とが電気的に接続された領域が残るように、Ｎウェル同士を電気的に接続するＤｅｅｐ−Ｎウェルを設けるため、Ｐウェル抵抗の増加を抑えながら、Ｎウェル抵抗を減少させてラッチアップ耐圧を向上させることができる。
【００１６】
また、本発明によると、ＰウェルとＰ型基板とが接続されているため、Ｐウェル表面における基板電位を取るためのコンタクト領域を削減してチップ面積を縮小させることができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、ＭＩＳ型トランジスタから構成されたＳＲＡＭのメモリセル部を例として、図面を参照しながら説明する。
【００１８】
図１は本実施形態に係るＳＲＡＭのメモリセル部のレイアウトの一例を示す平面図であり、図２は図１におけるＡ−Ａ’線の断面図であり、図３は図１におけるＢ−Ｂ’線の断面図であり、図４は図１におけるＸ−Ｘ’線の断面図である。尚、図１においては、各ウェル領域上に形成されているトランジスタ構造の図示を省略している。
【００１９】
図１〜図４に示すように、Ｐ型半導体基板１００の表面からその内部に亘って複数のＮウェル領域１０１と複数のＰウェル領域１０２とが基板主面方向に交互に並ぶように形成されている。図１においては、図示を省略しているが、Ｐ型半導体基板１００の表面部における各Ｎウェル領域１０１と各Ｐウェル領域１０２との間にはＳＴＩ構造を持つ素子分離１０４が設けられている。また、Ｐ型半導体基板１００におけるＮウェル領域１０１及びＰウェル領域１０２（つまりツインウェル構造）の下側に複数のＤｅｅｐ−Ｎウェル領域１０３が形成されている。ここで、各Ｄｅｅｐ−Ｎウェル領域１０３は、ツインウェル構造の表面濃度に影響を及ぼさない深さにおいて各Ｎウェル領域１０１及び各Ｐウェル領域１０２と直交するように形成されている。これにより、各Ｄｅｅｐ−Ｎウェル領域１０３によって各Ｎウェル領域１０１同士が電気的に接続される。
【００２０】
尚、各Ｄｅｅｐ−Ｎウェル領域１０３と各Ｎウェル領域１０１との電気的な接続は、各Ｄｅｅｐ−Ｎウェル領域１０３及び各Ｎウェル領域１０１のそれぞれの不純物濃度のピーク値を同程度に設定することによって達成される。具体的には、Ｄｅｅｐ−Ｎウェル領域１０３を形成するためのイオン注入を、Ｄｅｅｐ−Ｎウェル領域１０３の不純物濃度のピークがＮウェル領域１０１の注入プロファイルにおけるピーク深さよりも少し深い位置に形成されるように実施することにより、Ｎウェル領域１０１とＤｅｅｐ−Ｎウェル領域１０３とを電気的に接続する。
【００２１】
また、図１〜図４に示すように、各Ｐウェル領域１０２の上にはＮ型ＭＩＳトランジスタ（例えばＮＭＯＳトランジスタ）１０５が形成されていると共に、各Ｎウェル領域１０１の上にはＰ型ＭＩＳトランジスタ（例えばＰＭＯＳトランジスタ）１０６が形成されている。具体的には、Ｎ型ＭＩＳトランジス１０５は、Ｐウェル領域１０２上に形成されたゲート酸化膜１０７、ゲート酸化膜１０７上に形成されたゲート電極１０８、ゲート電極１０８の側面に形成された絶縁性サイドウォール１０９、及びＰウェル領域１０２の表面部に形成されたＮ型ソース・ドレイン領域１１０から構成される。また、Ｐ型ＭＩＳトランジスタ１０６は、Ｎウェル領域１０１上に形成されたゲート酸化膜１１１、ゲート酸化膜１１１上に形成されたゲート電極１１２、ゲート電極１１２の側面に形成された絶縁性サイドウォール１１３、及びＮウェル領域１０１の表面部に形成されたＰ型ソース・ドレイン領域１１４から構成される。
【００２２】
ここで、本実施形態の特徴は、従来のトリプルウェル構造と異なり、つまり、Ｄｅｅｐ−Ｎウェル領域１０３が、Ｎウェル領域１０１とＰウェル領域１０２とからなるツインウェル構造の下側領域全体に設けられているのではなく、当該ツインウェル構造におけるＮウェル領域１０１及びＰウェル領域１０２のそれぞれが延びる方向に対して垂直な方向に沿って、複数のストライプ状のＤｅｅｐ−Ｎウェル領域１０３が設けられていることである。これにより、Ｄｅｅｐ−Ｎウェル領域１０３が形成されたトリプルウェル構造を持つ領域（図２に示す領域）と、Ｄｅｅｐ−Ｎウェル領域１０３を持たないツインウェル構造を持つ領域（図３に示す領域）とが形成される。また、従来から用いられているツインウェル構造を有する図３に示す領域において各Ｐウェル領域１０２が部分的にＰ型半導体基板１００（正確にはＰ型半導体基板１００におけるＤｅｅｐ−Ｎウェル領域１０３が形成されていない領域）と電気的に接続される。すなわち、各Ｐウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が設けられていない領域が残るため、各Ｐウェル領域１０２とＰ型半導体基板１００との接続が保たれるので、各Ｐウェル領域１０２に基板電位を取るためのコンタクト領域を設けることなく、各Ｐウェル領域１０２とＰ型半導体基板１００とを電気的に接続することができる。
【００２３】
以上に説明したように、各Ｐウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が設けられていない領域を残すことが本実施形態の重要な特徴であり、該特徴によってＰウェル抵抗の増加を抑えながら、トリプルウェル構造による本来の効果、つまりＮウェル抵抗を減少させてラッチアップ耐圧を向上させるという効果が得られる。また、各Ｐウェル領域１０２において基板電位を共有できるため、Ｐウェル領域１０２表面における基板電位を取るためのコンタクト領域を削減できるので、メモリセルの配置面積を抑制できるという効果も得られる。
【００２４】
図５は、本実施形態に係るＳＲＡＭのメモリセル部に流入したサージ電流の経路の一例を示している。尚、図５において、図１に示す構成要素と同一の構成要素には同一の符号を付して説明を省略する。図５に示すように、ＳＲＡＭの入出力部（図示省略）から流入したサージ電流の大部分は、あるＮウェル領域１０１から、当該Ｎウェル領域１０１と電気的に接続されている低抵抗のＤｅｅｐ−Ｎウェル領域１０３に流れ込み、その後、Ｄｅｅｐ−Ｎウェル領域１０３から、複数のＰウェル領域１０２と交互に配置されている複数のＮウェル領域１０１に分散されていく。このようにサージ電流の通路を設けることによって、サージ電流の流入箇所であるＮウェル領域１０１及びそこに形成された素子にサージ電流が集中してしまうことを防止して、ラッチアップ耐圧を向上させることができる。
【００２５】
以下、図１〜図４に示す本実施形態のトリプルウェル構造を備えた半導体装置の製造方法について説明する。
【００２６】
図６（ａ）〜（ｆ）は、本実施形態のトリプルウェル構造を備えた半導体装置の製造方法の各工程を示す断面図であり、図６（ａ）、（ｃ）、（ｅ）は図１におけるＡ−Ａ’線の一部分の断面構造が形成されていく様子を示しており、図６（ｂ）、（ｄ）、（ｆ）は図１におけるＸ−Ｘ’線の一部分の断面構造が形成されていく様子を示している。
【００２７】
まず、図６（ａ）及び（ｂ）に示すように、ＳＴＩ構造を持つ素子分離１０４が設けられたＰ型半導体基板１００上に、Ｄｅｅｐ−Ｎウェル領域１０３の形成領域が注入窓口として選択的に開口されたレジスト膜１２１を形成する。ここで、レジスト膜１２１の注入窓口は、後の工程で形成される各Ｎウェル領域１０１と交差する。その後、当該レジスト膜１２１をマスクとしてＰ型半導体基板１００にＮ型不純物を注入角（基板主面の法線に対する傾斜角）０°で注入することにより、Ｄｅｅｐ−Ｎウェル領域１０３を形成する。このとき、次工程で形成するＮウェル領域１０１とＤｅｅｐ−Ｎウェル領域１０３とを電気的に接続するために、Ｄｅｅｐ−Ｎウェル領域１０３における不純物濃度のピーク値をＮウェル領域１０１と同程度に設定する必要がる。具体的には、本実施形態では、Ｎ型不純物としてリンを、１×１０13ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板１００の表面から１μｍ付近の深さに濃度ピークが形成されるように注入エネルギー１ＭｅＶでＰ型半導体基板１００に注入する。これにより、Ｐ型半導体基板１００の内部に、後の工程で形成される各Ｎウェル領域１０１を電気的に接続するＤｅｅｐ−Ｎウェル領域１０３が形成される。尚、Ｄｅｅｐ−Ｎウェル領域１０３を形成するためのイオン注入は、Ｐ型半導体基板１００の表面の不純物濃度又は次工程で形成されるＮウェル領域１０１の表面の不純物濃度が変化しないように実施される。
【００２８】
図７は、Ｄｅｅｐ−Ｎウェル領域１０３を形成するためにＮ型不純物（リン）を注入した直後のプロファイル（図６（ａ）のＣ−Ｃ’線の断面における不純物プロファイル）の一例を示している。
【００２９】
次に、図６（ｃ）及び（ｄ）に示すように、Ｄｅｅｐ−Ｎウェル領域１０３が形成されたＰ型半導体基板１００上に、Ｄｅｅｐ−Ｎウェル領域１０３と交差するストライプ形状を有するＮウェル領域１０１の形成領域が注入窓口として選択的に開口されたレジスト膜１２２を形成する。その後、当該レジスト膜１２２をマスクとしてＰ型半導体基板１００にＮ型不純物を注入角７°で注入することにより、複数のＮウェル領域１０１を形成する。このとき、各Ｎウェル領域１０１がＤｅｅｐ−Ｎウェル領域１０３を介して電気的に接続されるように、各Ｎウェル領域１０１の不純物濃度のピーク値がＤｅｅｐ−Ｎウェル領域１０３の不純物濃度のピーク値と同等になるようにＮ型不純物のイオン注入を行なう。具体的には、本実施形態では、Ｎ型不純物としてリンを、１×１０13ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板１００の表面から０．６６μｍ付近の深さに濃度ピークが形成されるように注入エネルギー６００ｋｅＶでＰ型半導体基板１００に注入する。
【００３０】
図８は、Ｎウェル領域１０１を形成するためにＮ型不純物（リン）を注入した直後のプロファイル（図６（ｃ）のＣ−Ｃ’線の断面における不純物プロファイル）の一例を示している。尚、図８において、参考までに、図７の不純物プロファイルを合わせて示していると共に、Ｎウェル注入後に実施されるチャネルストップ注入によるプロファイルも合わせて示している。チャネルストップ注入においては、例えば、Ｐ型不純物としてボロンを、７°の注入角度、５×１０12ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板１００の表面から０．３２μｍ付近の深さに濃度ピークが形成されるように注入エネルギー１００ｋｅＶでＰ型半導体基板１００に注入する。
【００３１】
次に、図６（ｅ）及び（ｆ）に示すように、Ｄｅｅｐ−Ｎウェル領域１０３及びＮウェル領域１０１が形成されたＰ型半導体基板１００上に、Ｎウェル注入時にレジスト膜１２２が被覆していた領域が注入窓口として選択的に開口されたレジスト膜１２３を形成する。すなわち、レジスト膜１２３の注入窓口は、各Ｎウェル領域１０１に挟まれたストライプ形状を有する。その後、当該レジスト膜１２３をマスクとしてＰ型半導体基板１００にＰ型不純物としてボロンを、７°の注入角度、５×１０12ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板１００の表面から０．６２μｍ付近の深さに濃度ピークが形成されるように注入エネルギー２５０ｋｅＶでＰ型半導体基板１００に注入する。これにより、複数のＰウェル領域１０２が形成される。
【００３２】
その後、図示は省略しているが、各Ｎウェル領域１０１及び各Ｐウェル領域１０２のそれぞれの上において通常のＭＩＳ型トランジスタ製造プロセスと同様のプロセスを実施することにより、図２及び図３に示すＮ型ＭＩＳトランジス１０５及びＰ型ＭＩＳトランジスタ１０６を形成する。これにより、本実施形態に係るＳＲＡＭのメモリセル部が完成する。
【００３３】
尚、第１の実施形態において、図６（ａ）及び（ｂ）に示す工程、図６（ｃ）及び（ｄ）に示す工程、並びに図６（ｅ）及び（ｆ）に示す工程の実施順は特に限定されるものではない。
【００３４】
また、第１の実施形態において、Ｄｅｅｐ−Ｎウェル領域１０３の形状（平面形状）は、当該Ｄｅｅｐ−Ｎウェル領域１０３により各Ｎウェル領域１０１が電気的に接続され且つ各Ｐウェル領域１０２の少なくとも一部分とＰ型半導体基板１００（正確にはＰ型半導体基板１００におけるＤｅｅｐ−Ｎウェル領域１０３が形成されていない領域）とが接続される限りにおいて特に限定されるものではない。Ｄｅｅｐ−Ｎウェル領域１０３の平面形状は、注入マスクのパターンを変更することによって任意に設定することができる。具体的には、例えば図９（図１の平面構成のバリエーション）に示すように、複数のＤｅｅｐ−Ｎウェル領域１０３が、各Ｎウェル領域１０１及び各Ｐウェル領域１０２の並びに対して垂直以外の方向に延びるように設けられていてもよい。また、図示は省略しているが、複数のＤｅｅｐ−Ｎウェル領域１０３が互いに交差するように設けられていてもよい。
【００３５】
また、第１の実施形態において、各Ｐウェル領域１０２とＤｅｅｐ−Ｎウェル領域１０３との接合深さの形成位置も特に限定されるものではない。具体的には、例えば図１０（図２の断面構成のバリエーション）及び図１１（図３の断面構成のバリエーション）に示すように、当該接合深さが、各Ｎウェル領域１０１とＤｅｅｐ−Ｎウェル領域１０３との境界よりも下側に形成されていてもよいし、又は図示は省略しているが、その逆であってもよい。
【００３６】
また、第１の実施形態において、Ｐ型半導体基板１００に設けられたＮウェル領域１０１及びＰウェル領域１０２の下側にＤｅｅｐ−Ｎウェル領域１０３が設けられたトリプルウェル構造を対象とした。しかし、これにかえて、Ｎ型半導体基板に設けられたＮウェル領域及びＰウェル領域の下側にＤｅｅｐ−Ｐウェル領域が設けられたトリプルウェル構造を対象としてもよい。
【００３７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、ＭＩＳ型トランジスタから構成されたＳＲＡＭのメモリセル部を例として、図面を参照しながら説明する。
【００３８】
図１２は本実施形態に係るＳＲＡＭのメモリセル部のレイアウトの一例を示す平面図であり、図１３は図１２におけるＥ−Ｅ’線の断面図であり、図１４は図１２におけるＦ−Ｆ’線の断面図であり、図１５は図１２におけるＹ−Ｙ’線の断面図である。尚、図１２においては、各ウェル領域上に形成されているトランジスタ構造の図示を省略している。
【００３９】
図１２〜図１５に示すように、Ｐ型半導体基板２００の表面からその内部に亘って複数のＮウェル領域２０１と複数のＰウェル領域２０２とが基板主面方向に交互に並ぶように形成されている。図１２においては、図示を省略しているが、Ｐ型半導体基板２００の表面部における各Ｎウェル領域２０１と各Ｐウェル領域２０２との間にはＳＴＩ構造を持つ素子分離２０４が設けられている。また、Ｐ型半導体基板２００におけるＮウェル領域２０１及びＰウェル領域２０２（つまりツインウェル構造）の下側に、格子状の平面形状を有するＤｅｅｐ−Ｎウェル領域２０３が形成されている。ここで、Ｄｅｅｐ−Ｎウェル領域２０３は、ツインウェル構造の表面濃度に影響を及ぼさない深さに形成されていると共に、各Ｎウェル領域２０１及び各Ｐウェル領域２０２と直交する複数の第１領域と、各Ｎウェル領域２０１と重なる複数の第２領域とを有する。すなわち、Ｄｅｅｐ−Ｎウェル領域２０３の複数の第２領域は、各Ｎウェル領域２０１の直下に互いに平行に形成されている。これにより、各Ｄｅｅｐ−Ｎウェル領域２０３によって各Ｎウェル領域２０１同士が電気的に接続される。
【００４０】
尚、Ｄｅｅｐ−Ｎウェル領域２０３と各Ｎウェル領域２０１との電気的な接続は、Ｄｅｅｐ−Ｎウェル領域２０３及び各Ｎウェル領域２０１のそれぞれの不純物濃度のピーク値を同程度に設定することによって達成される。具体的には、Ｄｅｅｐ−Ｎウェル領域２０３を形成するためのイオン注入を、Ｄｅｅｐ−Ｎウェル領域２０３の不純物濃度のピークがＮウェル領域２０１の注入プロファイルにおけるピーク深さよりも少し深い位置に形成されるように実施することにより、Ｎウェル領域２０１とＤｅｅｐ−Ｎウェル領域２０３とを電気的に接続する。
【００４１】
また、図１２〜図１５に示すように、各Ｐウェル領域２０２の上にはＮ型ＭＩＳトランジスタ（例えばＮＭＯＳトランジスタ）２０５が形成されていると共に、各Ｎウェル領域２０１の上にはＰ型ＭＩＳトランジスタ（例えばＰＭＯＳトランジスタ）２０６が形成されている。具体的には、Ｎ型ＭＩＳトランジス２０５は、Ｐウェル領域２０２上に形成されたゲート酸化膜２０７、ゲート酸化膜２０７上に形成されたゲート電極２０８、ゲート電極２０８の側面に形成された絶縁性サイドウォール２０９、及びＰウェル領域２０２の表面部に形成されたＮ型ソース・ドレイン領域２１０から構成される。また、Ｐ型ＭＩＳトランジスタ２０６は、Ｎウェル領域２０１上に形成されたゲート酸化膜２１１、ゲート酸化膜２１１上に形成されたゲート電極２１２、ゲート電極２１２の側面に形成された絶縁性サイドウォール２１３、及びＮウェル領域２０１の表面部に形成されたＰ型ソース・ドレイン領域２１４から構成される。
【００４２】
ここで、第１の実施形態と同様に、本実施形態の特徴は、従来のトリプルウェル構造と異なり、つまり、Ｄｅｅｐ−Ｎウェル領域２０３が、Ｎウェル領域２０１とＰウェル領域２０２とからなるツインウェル構造の下側領域全体に設けられているのではなく、当該ツインウェル構造におけるＮウェル領域２０１及びＰウェル領域２０２のそれぞれが延びる方向に対して垂直な方向に沿ってＤｅｅｐ−Ｎウェル領域２０３の第１領域が設けられていると共に各Ｎウェル領域２０１と重なるようにＤｅｅｐ−Ｎウェル領域２０３の第２領域が設けられていることである。また、図１４に示す領域において各Ｐウェル領域２０２が部分的にＰ型半導体基板２００（正確にはＰ型半導体基板２００におけるＤｅｅｐ−Ｎウェル領域２０３が形成されていない領域）と電気的に接続される。すなわち、各Ｐウェル領域２０２の下側にＤｅｅｐ−Ｎウェル領域２０３が設けられていない領域が残るため、各Ｐウェル領域２０２とＰ型半導体基板２００との接続が保たれるので、各Ｐウェル領域２０２に基板電位を取るためのコンタクト領域を設けることなく、各Ｐウェル領域２０２とＰ型半導体基板２００とを電気的に接続することができる。
【００４３】
以上に説明したように、各Ｐウェル領域２０２の下側にＤｅｅｐ−Ｎウェル領域２０３が設けられていない領域を残すことが本実施形態の重要な特徴であり、該特徴によってＰウェル抵抗の増加を抑えながら、トリプルウェル構造による本来の効果、つまりＮウェル抵抗を減少させてラッチアップ耐圧を向上させるという効果が得られる。また、各Ｐウェル領域２０２において基板電位を共有できるため、Ｐウェル領域２０２表面における基板電位を取るためのコンタクト領域を削減できるので、メモリセルの配置面積を抑制できるという効果も得られる。
【００４４】
さらに、本実施形態においては、Ｄｅｅｐ−Ｎウェル領域２０３（正確にはその第２領域）を各Ｎウェル領域２０１の直下にも形成しているため、第１の実施形態と比べてＮウェル抵抗がさらに減少する。その結果、ＳＲＡＭの入出力部（図示省略）から流入したサージ電流が、第１の実施形態におけるサージ電流の経路（図５参照）に加えて、各Ｎウェル領域２０１の延びる方向にも分散しやすくなる。すなわち、より効率良くサージ電流を分散させることができるため、サージ電流の流入箇所であるＮウェル領域２０１及びそこに形成された素子にサージ電流が集中してしまうことを防止できるので、より効果的にラッチアップ耐圧の向上が図れる。
【００４５】
以下、図１２〜図１５に示す本実施形態のトリプルウェル構造を備えた半導体装置の製造方法について説明する。
【００４６】
図１６（ａ）〜（ｆ）は、本実施形態のトリプルウェル構造を備えた半導体装置の製造方法の各工程を示す断面図であり、図１６（ａ）、（ｃ）、（ｅ）は図１２におけるＥ−Ｅ’線の一部分の断面構造が形成されていく様子を示しており、図１６（ｂ）、（ｄ）、（ｆ）は図１２におけるＹ−Ｙ’線の一部分の断面構造が形成されていく様子を示している。
【００４７】
まず、図１６（ａ）及び（ｂ）に示すように、ＳＴＩ構造を持つ素子分離２０４が設けられたＰ型半導体基板２００上に、格子状の平面形状を有するＤｅｅｐ−Ｎウェル領域２０３の形成領域が注入窓口として選択的に開口されたレジスト膜２２１を形成する。すなわち、第１の実施形態では、各Ｎウェル領域１０１と交差する複数のストライプ形状に注入窓口が選択的に開口されたレジスト膜２２１を形成した。しかし、本実施形態では、各Ｎウェル領域２０１と交差する複数のストライプ形状の第１領域に加えて、各Ｎウェル領域２０１と重なる複数のストライプ形状の第２領域とを持つ注入窓口が選択的に開口されたレジスト膜２２１を形成する。その後、当該レジスト膜２２１をマスクとしてＰ型半導体基板２００にＮ型不純物を注入角０°で注入することにより、Ｄｅｅｐ−Ｎウェル領域２０３を形成する。このとき、次工程で形成するＮウェル領域２０１とＤｅｅｐ−Ｎウェル領域２０３とを電気的に接続するために、Ｄｅｅｐ−Ｎウェル領域２０３における不純物濃度のピーク値をＮウェル領域２０１と同程度に設定する必要がる。具体的には、第１の実施形態と同様に、本実施形態では、Ｎ型不純物としてリンを、１×１０13ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板２００の表面から１μｍ付近の深さに濃度ピークが形成されるように注入エネルギー１ＭｅＶでＰ型半導体基板２００に注入する。これにより、Ｐ型半導体基板２００の内部に、後の工程で形成される各Ｎウェル領域２０１を電気的に接続するＤｅｅｐ−Ｎウェル領域２０３が形成される。尚、Ｄｅｅｐ−Ｎウェル領域２０３を形成するためのイオン注入は、Ｐ型半導体基板２００の表面の不純物濃度又は次工程で形成されるＮウェル領域２０１の表面の不純物濃度が変化しないように実施される。
【００４８】
次に、図１６（ｃ）及び（ｄ）に示すように、Ｄｅｅｐ−Ｎウェル領域２０３が形成されたＰ型半導体基板２００上に、格子状の平面形状を有するＤｅｅｐ−Ｎウェル領域２０３の第１領域と交差する第１のストライプ形状と当該Ｄｅｅｐ−Ｎウェル領域２０３の第２領域と重なる第２のストライプ形状とを有する注入窓口が開口されたレジスト膜２２２を形成する。その後、当該レジスト膜２２２をマスクとしてＰ型半導体基板２００にＮ型不純物を注入角７°で注入することにより、複数のＮウェル領域２０１を形成する。このとき、各Ｎウェル領域２０１がＤｅｅｐ−Ｎウェル領域２０３を介して電気的に接続されるように、各Ｎウェル領域２０１の不純物濃度のピーク値がＤｅｅｐ−Ｎウェル領域２０３の不純物濃度のピーク値と同等になるようにＮ型不純物のイオン注入を行なう。具体的には、本実施形態では、Ｎ型不純物としてリンを、１×１０13ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板２００の表面から０．６６μｍ付近の深さに濃度ピークが形成されるように注入エネルギー６００ｋｅＶでＰ型半導体基板２００に注入する。
【００４９】
尚、本実施形態においても、Ｎウェル注入後にチャネルストップ注入を実施してもよい。当該チャネルストップ注入においては、例えば、Ｐ型不純物としてボロンを、７°の注入角度、５×１０12ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板２００の表面から０．３２μｍ付近の深さに濃度ピークが形成されるように注入エネルギー１００ｋｅＶでＰ型半導体基板２００に注入する。
【００５０】
次に、図１６（ｅ）及び（ｆ）に示すように、Ｄｅｅｐ−Ｎウェル領域２０３及びＮウェル領域２０１が形成されたＰ型半導体基板２００上に、Ｎウェル注入時にレジスト膜２２２が被覆していた領域が注入窓口として選択的に開口されたレジスト膜２２３を形成する。すなわち、レジスト膜２２３の注入窓口は、各Ｎウェル領域２０１に挟まれたストライプ形状を有する。その後、当該レジスト膜２２３をマスクとしてＰ型半導体基板２００にＰ型不純物としてボロンを、７°の注入角度、５×１０12ｉｏｎｓ／ｃｍ2 のドーズ量で、Ｐ型半導体基板２００の表面から０．６２μｍ付近の深さに濃度ピークが形成されるように注入エネルギー２５０ｋｅＶでＰ型半導体基板２００に注入する。これにより、複数のＰウェル領域２０２が形成される。
【００５１】
その後、図示は省略しているが、各Ｎウェル領域２０１及び各Ｐウェル領域２０２のそれぞれの上において通常のＭＩＳ型トランジスタ製造プロセスと同様のプロセスを実施することにより、図１３及び図１４に示すＮ型ＭＩＳトランジス２０５及びＰ型ＭＩＳトランジスタ２０６を形成する。これにより、本実施形態に係るＳＲＡＭのメモリセル部が完成する。
【００５２】
尚、第２の実施形態において、図１６（ａ）及び（ｂ）に示す工程、図１６（ｃ）及び（ｄ）に示す工程、並びに図１６（ｅ）及び（ｆ）に示す工程の実施順は特に限定されるものではない。
【００５３】
また、第２の実施形態において、Ｄｅｅｐ−Ｎウェル領域２０３の形状（平面形状）は、当該Ｄｅｅｐ−Ｎウェル領域２０３によって各Ｎウェル領域２０１が電気的に接続されると共に当該Ｄｅｅｐ−Ｎウェル領域２０３が少なくとも１つのＮウェル領域２０１と重なり且つ各Ｐウェル領域２０２の少なくとも一部分とＰ型半導体基板２００（正確にはＰ型半導体基板２００におけるＤｅｅｐ−Ｎウェル領域２０３が形成されていない領域）とが接続される限りにおいて特に限定されるものではない。Ｄｅｅｐ−Ｎウェル領域２０３の平面形状は、注入マスクのパターンを変更することによって任意に設定することができる。具体的には、例えばＤｅｅｐ−Ｎウェル領域２０３の各第１領域が、各Ｎウェル領域２０１及び各Ｐウェル領域２０２の並びに対して垂直以外の方向に延びるように設けられていてもよい。また、Ｄｅｅｐ−Ｎウェル領域２０３の各第１領域が互いに交差するように設けられていてもよい。また、Ｄｅｅｐ−Ｎウェル領域２０３の第２領域と重ならないＮウェル領域２０１があってもよい。
【００５４】
また、第２の実施形態において、各Ｐウェル領域２０２とＤｅｅｐ−Ｎウェル領域２０３との接合深さの形成位置も特に限定されるものではない。具体的には、当該接合深さが、各Ｎウェル領域２０１とＤｅｅｐ−Ｎウェル領域２０３との境界よりも下側に形成されていてもよいし、又はその逆であってもよい。
【００５５】
また、第２の実施形態において、Ｐ型半導体基板２００に設けられたＮウェル領域２０１及びＰウェル領域２０２の下側にＤｅｅｐ−Ｎウェル領域２０３が設けられたトリプルウェル構造を対象とした。しかし、これにかえて、Ｎ型半導体基板に設けられたＮウェル領域及びＰウェル領域の下側にＤｅｅｐ−Ｐウェル領域が設けられたトリプルウェル構造を対象としてもよい。
【産業上の利用可能性】
【００５６】
以上に説明したように、本発明は、トリプルウェル構造のＭＩＳ型トランジスタを備えた半導体装置及びその製造方法に関し、特にＳＲＡＭ等の微細なメモリセルに適用した場合、Ｐウェル抵抗の増加を抑えながらＮウェル抵抗を減少させてラッチアップ耐圧を向上させることができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】図１におけるＡ−Ａ’線の断面図である。
【図３】図１におけるＢ−Ｂ’線の断面図である。
【図４】図１におけるＸ−Ｘ’線の断面図である。
【図５】本発明の第１の実施形態に係る半導体装置に流入したサージ電流の経路の一例を示す図である。
【図６】（ａ）〜（ｆ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法におけるＤｅｅｐ−Ｎウェル領域を形成するためにリンを注入した直後のプロファイルの一例を示す図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法におけるＮウェル領域を形成するためにリンを注入した直後のプロファイルの一例を示す図である。
【図９】本発明の第１の実施形態に係る半導体装置の平面構成のバリエーションを示す図である。
【図１０】本発明の第１の実施形態に係る半導体装置の断面構成のバリエーションを示す図である。
【図１１】本発明の第１の実施形態に係る半導体装置の断面構成のバリエーションを示す図である。
【図１２】本発明の第２の実施形態に係る半導体装置の平面図である。
【図１３】図１２におけるＥ−Ｅ’線の断面図である。
【図１４】図１２におけるＦ−Ｆ’線の断面図である。
【図１５】図１２におけるＹ−Ｙ’線の断面図である。
【図１６】（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】従来のメモリセル部のレイアウトの一例を示す平面図である。
【図１８】図１７におけるＧ−Ｇ’線の断面図である。
【図１９】図１７におけるＺ−Ｚ’線の断面図である。
【符号の説明】
【００５８】
１００    Ｐ型半導体基板
１０１    Ｎウェル領域
１０２    Ｐウェル領域
１０３    Ｄｅｅｐ−Ｎウェル領域
１０４    素子分離
１０５    Ｎ型ＭＩＳトランジス
１０６    Ｐ型ＭＩＳトランジスタ
１０７    ゲート酸化膜
１０８    ゲート電極
１０９    絶縁性サイドウォール
１１０    Ｎ型ソース・ドレイン領域
１１１    ゲート酸化膜
１１２    ゲート電極
１１３    絶縁性サイドウォール
１１４    Ｎ型ソース・ドレイン領域
１２１、１２２、１２３    レジスト膜
２００    Ｐ型半導体基板
２０１    Ｎウェル領域
２０２    Ｐウェル領域
２０３    Ｄｅｅｐ−Ｎウェル領域
２０４    素子分離
２０５    Ｎ型ＭＩＳトランジス
２０６    Ｐ型ＭＩＳトランジスタ
２０７    ゲート酸化膜
２０８    ゲート電極
２０９    絶縁性サイドウォール
２１０    Ｎ型ソース・ドレイン領域
２１１    ゲート酸化膜
２１２    ゲート電極
２１３    絶縁性サイドウォール
２１４    Ｎ型ソース・ドレイン領域
２２１、２２２、２２３    レジスト膜
【図１】
2006120852.tif 000003
【図２】
2006120852.tif 000004
【図３】
2006120852.tif 000005
【図４】
2006120852.tif 000006
【図５】
2006120852.tif 000007
【図６】
2006120852.tif 000008
【図７】
2006120852.tif 000009
【図８】
2006120852.tif 000010
【図９】
2006120852.tif 000011
【図１０】
2006120852.tif 000012
【図１１】
2006120852.tif 000013
【図１２】
2006120852.tif 000014
【図１３】
2006120852.tif 000015
【図１４】
2006120852.tif 000016
【図１５】
2006120852.tif 000017
【図１６】
2006120852.tif 000018
【図１７】
2006120852.tif 000019
【図１８】
2006120852.tif 000020
【図１９】
2006120852.tif 000021