(57)【要約】【課題】  コネクタを用いてデバイス基板とＣＰＵ基板を接続する場合でも、コネクタのピン数を少なくして、そのコネクタに接続するパターン配線数を少なくすることができるバス制御装置を得ることを目的とする。【解決手段】  ＣＰＵ１１と被制御デバイス１２を第１のバス２１及び第２のバス２２を介して接続するとともに、ＣＰＵ１１と第２の被制御デバイス１３を第２のバス２２を介して接続し、一端が第１のバス２１と接続されて、他端が第２のバス２２と接続されている第３のバス２３にスイッチ２５を挿入して、第２のバス２２にスイッチ２６を挿入する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一端が制御デバイスと接続され、他端が第１の被制御デバイスと接続された第１のバスと、一端が上記制御デバイスと接続され、他端が上記第１の被制御デバイス及び第２の被制御デバイスと接続された第２のバスと、一端が上記第１のバスと接続され、他端が上記第２のバスと接続された第３のバスと、上記第３のバスに挿入され、上記制御デバイスの指示の下で開閉する第１のバス開閉手段と、上記第２のバスに挿入され、上記制御デバイスの指示の下で開閉する第２のバス開閉手段とを備えたバス制御装置。
【請求項２】
制御デバイスは、第１のバス開閉手段を閉じるときは第２のバス開閉手段を開き、上記第２のバス開閉手段を閉じるときは上記第１のバス開閉手段を開くことを特徴とする請求項１記載のバス制御装置。
【請求項３】
第１のバスと第３のバスの間にデータを一時的に格納するデータ格納手段を設けたことを特徴とする請求項１または請求項２記載のバス制御装置。
【請求項４】
複数の第１の被制御デバイスが第１のバス及び第２のバスに並列に接続されていることを特徴とする請求項１から請求項３のうちのいずれか１項記載のバス制御装置。
【請求項５】
複数の第２の被制御デバイスが第２のバスに並列に接続されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載のバス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＰＵなどの制御デバイスと複数の被制御デバイスをバス接続するバス制御装置に関するものである。
【背景技術】
【０００２】
従来のバス制御装置は、例えば、３２ビットのデータを送受信する第１の被制御デバイスと、１６ビットのデータを送受信する第２の被制御デバイスとが実装されているデバイス基板と、ＣＰＵが実装されているＣＰＵ基板とを接続する場合、ピン数が４８本（＝３２＋１６）のコネクタを用いて、デバイス基板とＣＰＵ基板を接続する。
即ち、ＣＰＵと第１の被制御デバイスを３２ビット幅の第１のバス（または、１６ビット幅の第１のバス×２）を介して接続し、ＣＰＵと第２の被制御デバイスを１６ビット幅の第２のバスを介して接続するため、３２ビット幅の第１のバスと１６ビット幅の第２のバスとを収容することが可能なコネクタ（ピン数が４８本のコネクタ）を用いて、デバイス基板とＣＰＵ基板を接続する（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平９−６４９４号公報（第３頁から第７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のバス制御装置は以上のように構成されているので、デバイス基板とＣＰＵ基板を接続する場合、コネクタを用いて接続される。しかし、３２ビット幅の第１のバスのほかに、１６ビット幅の第２のバスを収容することが可能なコネクタを用いる必要があるため、コネクタのピン数が増大して、そのコネクタに接続するパターン配線数が増大するなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、コネクタを用いてデバイス基板とＣＰＵ基板を接続する場合でも、コネクタのピン数を少なくして、そのコネクタに接続するパターン配線数を少なくすることができるバス制御装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るバス制御装置は、制御デバイスと第１の被制御デバイスを第１のバス及び第２のバスを介して接続するとともに、その制御デバイスと第２の被制御デバイスを第２のバスを介して接続し、一端が第１のバスと接続されて、他端が第２のバスと接続されている第３のバスに第１のバス開閉手段を挿入して、第２のバスに第２のバス開閉手段を挿入するようにしたものである。
【発明の効果】
【０００７】
この発明によれば、制御デバイスと第１の被制御デバイスを第１のバス及び第２のバスを介して接続するとともに、その制御デバイスと第２の被制御デバイスを第２のバスを介して接続し、一端が第１のバスと接続されて、他端が第２のバスと接続されている第３のバスに第１のバス開閉手段を挿入して、第２のバスに第２のバス開閉手段を挿入するように構成したので、コネクタを用いてデバイス基板とＣＰＵ基板を接続する場合でも、コネクタのピン数を少なくして、そのコネクタに接続するパターン配線数を少なくすることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１によるバス制御装置を示す構成図であり、図において、ＣＰＵ基板１はＣＰＵ１１を実装しており、デバイス基板２は被制御デバイス１２と被制御デバイス１３を実装している。
コネクタ３はＣＰＵ基板１とデバイス基板２を接続し、第１のバス２１と第２のバス２２を収容している。図１の例では、第１のバス２１と第２のバス２２のビット幅が１６ビットであるので、コネクタ３のピン数は３２本である。
【０００９】
制御デバイスであるＣＰＵ１１は被制御デバイス１２，１３を制御（例えば、被制御デバイス１２，１３に対するデータの読み書き制御）するとともに、スイッチ２５，２６の開閉制御を実施する。
第１の被制御デバイスである被制御デバイス１２は第１のバス２１と第２のバス２２に接続され、レジスタ１２ａを内蔵している。なお、被制御デバイス１２は３２ビットデータ幅の比較的高速動作のデバイスである。
第２の被制御デバイスである被制御デバイス１３は第２のバス２２に接続され、メモリ１３ａを内蔵している。なお、被制御デバイス１３は１６ビットデータ幅の比較的低速動作のデバイスである。
【００１０】
第１のバス２１は一端がＣＰＵ１１と接続される一方、他端が被制御デバイス１２と接続され、１６ビット幅のバスである。
第２のバス２２は一端がＣＰＵ１１と接続される一方、他端が被制御デバイス１２及び被制御デバイス１３と接続され、１６ビット幅のバスである。
第３のバス２３は一端が第１のバス２１と接続される一方、他端が第２のバス２２と接続され、１６ビット幅のバスである。
【００１１】
ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ  Ｆｉｒｓｔ−ｏｕｔメモリ）２４は第１のバス２１と第３のバス２３の間に挿入され、最初に入力されたデータから順番に出力するバッファである。なお、ＦＩＦＯはデータ格納手段を構成している。
スイッチ２５は第３のバス２３に挿入され、ＣＰＵ１１の指示の下で開閉する。なお、スイッチ２５は第１のバス開閉手段を構成している。
スイッチ２６は第２のバス２２に挿入され、ＣＰＵ１１の指示の下で開閉する。なお、スイッチ２６は第２のバス開閉手段を構成している。
図２はこの発明の実施の形態１によるバス制御装置のスイッチ及びバスの状態を示す説明図である。
【００１２】
次に動作について説明する。
ＣＰＵ１１が被制御デバイス１２を制御する場合、即ち、ＣＰＵ１１がデータを被制御デバイス１２のレジスタ１２ａに書き込む場合、あるいは、ＣＰＵ１１が被制御デバイス１２のレジスタ１２ａからデータを読み込む場合、図２に示すように、スイッチ２５のオフ状態を維持したまま、スイッチ２６をオン状態にする。
これにより、ＣＰＵ１１と被制御デバイス１２のレジスタ１２ａが、第１のバス２１と第２のバス２２を介して接続される。
【００１３】
ＣＰＵ１１は、データを被制御デバイス１２のレジスタ１２ａに書き込む場合、例えば、３２ビットデータの上位１６ビットを第１のバス２１に出力し、下位１６ビットを第２のバス２２に出力する。
これにより、３２ビットデータが被制御デバイス１２のレジスタ１２ａに書き込まれることになる。
一方、被制御デバイス１２のレジスタ１２ａからデータを読み込む場合、レジスタ１２ａに格納されている３２ビットデータの上位１６ビットを第１のバス２１を通じて読み込み、３２ビットデータの下位１６ビットを第２のバス２２を通じて読み込むようにする。
ＣＰＵ１１は、被制御デバイス１２に対する制御が完了すると、図２に示すように、スイッチ２５のオフ状態を維持したまま、スイッチ２６をオフ状態にする。
【００１４】
次に、ＣＰＵ１１が被制御デバイス１３を制御する場合、即ち、ＣＰＵ１１がデータを被制御デバイス１３のメモリ１３ａに書き込む場合、１６ビットデータを第１のバス２１を介してＦＩＦＯ２４に転送する。
ＣＰＵ１１は、１６ビットデータの転送が完了すると、図２に示すように、スイッチ２６のオフ状態を維持したまま、スイッチ２５をオン状態にする。
これにより、ＦＩＦＯ２４と被制御デバイス１３のメモリ１３ａが、第３のバス２３及び第２のバス２２を介して接続される。
【００１５】
ＦＩＦＯ２４は、ＣＰＵ１１がスイッチ２５をオン状態にすると、ＣＰＵ１１から転送されて保持している１６ビットデータを第３のバス２３に出力する。
これにより、１６ビットデータが被制御デバイス１３のメモリ１３ａに書き込まれることになる。
ここで、ＣＰＵ１１がデータをＦＩＦＯ２４に転送してから、そのデータを被制御デバイス１３のメモリ１３ａに書き込むのは、ＣＰＵ１１から第１のバス２１に出力されるデータの速度が、被制御デバイス１３が第２のバス２２から入力することが可能なデータの速度より早いので、第３のバス２３及び第２のバス２２を転送されるデータの速度を、被制御デバイス１３が第２のバス２２から入力することが可能なデータの速度まで落とすためである。
【００１６】
以上で明らかなように、この実施の形態１によれば、ＣＰＵ１１と被制御デバイス１２を第１のバス２１及び第２のバス２２を介して接続するとともに、ＣＰＵ１１と第２の被制御デバイス１３を第２のバス２２を介して接続し、一端が第１のバス２１と接続されて、他端が第２のバス２２と接続されている第３のバス２３にスイッチ２５を挿入して、第２のバス２２にスイッチ２６を挿入するように構成したので、コネクタ３を用いてデバイス基板２とＣＰＵ基板１を接続する場合でも、コネクタ３のピン数を少なくして、そのコネクタ３に接続するパターン配線数を少なくすることができる効果を奏する。
【００１７】
また、この実施の形態１によれば、第１のバス２１と第３のバス２３の間にデータを一時的に格納するＦＩＦＯ２４を挿入するように構成したので、相互に動作速度が異なる被制御デバイス１２，１３をデバイス基板２に実装する場合でも、第２のバス２２を共通バスとして被制御デバイス１２，１３に接続することができるようになり、パターン配線数を少なくすることができる効果を奏する。
【００１８】
なお、この実施の形態１では、第１のバス２１、第２のバス２２及び第３のバス２３のビット幅が１６ビットであるものについて示したが、これに限るものではなく、例えば、８ビットや３２ビットでもよい。
また、この実施の形態１では、第１のバス２１と第３のバス２３の間にＦＩＦＯ２４を挿入するものについて示したが、データを一時的に格納する機能があれば、ＦＩＦＯ２４に限るものではなく、例えば、バッファやメモリなどでもよい。
【００１９】
この実施の形態１では、ＣＰＵ１１がスイッチ２５，２６の開閉を制御するものについて示したが、これに限るものではなく、例えば、ＣＰＵ１１のアドレス線と接続されているアドレスデコーダがＣＰＵ１１からアドレス信号を入力し、そのアドレス信号に基づいてスイッチ２５，２６の開閉を制御するようにしてもよい。
また、この実施の形態１では、第３のバス２３にスイッチ２５を挿入するとともに、第２のバス２２にスイッチ２６を挿入するものについて示したが、スイッチ２５，２６の代わりに、例えば、出力イネーブル付きの双方向のバッファを挿入するようにしてもよい。
【００２０】
実施の形態２．
図３はこの発明の実施の形態２によるバス制御装置を示す構成図である。
上記実施の形態１，２では、被制御デバイス１２が第１のバス２１と第２のバス２２に接続されているものについて示したが、図３に示すように、２以上の被制御デバイス１２が並列に第１のバス２１と第２のバス２２に接続されていてもよく、上記実施の形態１と同様の効果を奏することができる。
【００２１】
実施の形態３．
図４はこの発明の実施の形態３によるバス制御装置を示す構成図である。
上記実施の形態１では、被制御デバイス１３が第２のバス２２に接続されているものについて示したが、図４に示すように、２以上の被制御デバイス１３が並列に第２のバス２２に接続されていてもよく、上記実施の形態１と同様の効果を奏することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の実施の形態１によるバス制御装置を示す構成図である。
【図２】この発明の実施の形態１によるバス制御装置のスイッチ及びバスの状態を示す説明図である。
【図３】この発明の実施の形態２によるバス制御装置を示す構成図である。
【図４】この発明の実施の形態３によるバス制御装置を示す構成図である。
【符号の説明】
【００２３】
１  ＣＰＵ基板、２  デバイス基板、３  コネクタ、１１  ＣＰＵ（制御デバイス）、１２  被制御デバイス（第１の被制御デバイス）、１２ａ  レジスタ、１３  被制御デバイス（第２の被制御デバイス）、１３ａ  メモリ、２１  第１のバス、２２  第２のバス、２３  第３のバス、２４  ＦＩＦＯ（データ格納手段）、２５  スイッチ（第１のバス開閉手段）、２６  スイッチ（第２のバス開閉手段）。
【図１】
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【図２】
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【図３】
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【図４】
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