(57)【要約】【課題】ＤＱゲートに確実にビット線選択信号ＣＳＬのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号ＣＳＬのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供する。【解決手段】ビット線対ＢＬ、／ＢＬとデータ線対ＤＱ、／ＤＱとの間に配置されたＤＱゲートは、ビット線選択信号ＬＣＳＬによってビット線対とデータ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する。ＣＳＬ制御回路１３Ａは、ＤＱゲートに供給されるビット線選択信号ＬＣＳＬを制御する。ＣＳＬ制御回路１３ＡとＤＱゲートとの間に配置されたリドライバＲＤは、ＣＳＬ制御回路１３Ａから供給されたビット線選択信号ＧＣＳＬを駆動して、信号ＬＣＳＬをＤＱゲートへ出力する。センスアンプ、データ線対、ＤＱゲートによりセンスアンプバンク１２が構成され、リドライバＲＤはセンスアンプバンク１２内に配置されている。【選択図】      図２
2006216693.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、
前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、
前記複数のビット線対との間でデータの授受を行う複数のデータ線対と、
前記ビット線対と前記データ線対との間に配置され、ビット線選択信号によって前記ビット線対と前記データ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する複数の選択回路と、
前記センスアンプ回路、前記データ線対、前記選択回路のそれぞれが複数含まれるセンスアンプバンクと、
前記選択回路に供給される前記ビット線選択信号を制御する制御回路と、
前記制御回路に接続され、前記制御回路から前記ビット線選択信号が供給されるグローバルビット線選択信号線と、
前記グローバルビット線選択信号線に入力部が接続され、前記グローバルビット線選択信号線に供給された前記ビット線選択信号を駆動して出力する駆動回路と、
前記駆動回路の出力部に接続され、前記駆動回路が駆動した前記ビット線選択信号を前記選択回路に供給するローカルビット線選択信号線とを具備し、
前記センスアンプバンク内に複数の前記駆動回路が配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプバンクは前記センスアンプ回路が繰り返し配置されたセンスアンプ領域を有し、
前記駆動回路は、前記センスアンプバンク内の前記センスアンプ領域に隣接する領域に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプ回路はＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタを有し、前記ＮチャネルＭＯＳトランジスタのＰウェル電位または前記ＰチャネルＭＯＳトランジスタのＮウェル電位は前記駆動回路が配置された領域に設けられたＰウェルコンタクト用アクティブ領域またはＮウェルコンタクト用アクティブ領域を介して供給されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記駆動回路は前記センスアンプ回路を構成するトランジスタと異なる種類のトランジスタで構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、
前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、
前記センスアンプ回路に第１電圧を供給する共通ソース線と、
前記共通ソース線を駆動するセンスアンプドライバとを具備し、
前記複数のセンスアンプ回路の各々は、クロスカップル接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタから構成され、
前記センスアンプドライバのゲートは前記ビット線対の延伸方向に直行するように配置され、
前記センスアンプドライバの前記共通ソース線との接続部は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタが配置されている領域から遠い側に配置され、前記領域に近い側に前記センスアンプドライバの電源配線との接続部が配置されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ビット線選択信号ＣＳＬにより選択されるカラムを備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の高性能化、すなわち高速動作及び消費パワーの抑制等が推進されつつある。図１６は、従来の半導体記憶装置におけるセンスアンプの構成を示す回路図の一例である。ワード線の“Ｈ”レベル電位を電圧ＶPP、ビット線の“Ｈ”レベル電位を電圧ＶＢＬＨ、ビット線の“Ｌ”レベル電位を電圧ＶＢＬＬ、ビット線のプリチャージ電位を電圧ＶＢＬＥＱ、周辺ロジック電源電位をＶDD、接地電位をＶSSとする。
【０００３】
前記半導体記憶装置の動作を、図１７に示すタイミング図を用いて説明する。まず、ビット線ＢＬ、／ＢＬを電圧ＶＢＬＥＱにプリチャージしているトランジスタのゲート信号であるビット線プリチャージ信号ＢＬＰを、“Ｈ”レベル（例えば、電圧ＶPP）から“Ｌ”レベル（例えば、接地電位ＶSS）にすることで、ビット線ＢＬ、／ＢＬのプリチャージが解除される。そして、ワード線ＷＬが“Ｌ”レベル（例えば、接地電位ＶSS）から“Ｈ”レベル（例えば、電圧ＶPP）となり、メモリセルに記憶されたデータがビット線に表れる。
【０００４】
ある時間をおいた後、ＮＳＡドライバ活性化信号ＳＥＮを“Ｌ”レベル（例えば、接地電位ＶSS）から“Ｈ”レベル（例えば、電圧ＶＢＬＨ）へ、ＰＳＡドライバ活性化信号ＳＥＰを“Ｈ”レベル（例えば、電圧ＶＢＬＨ）から“Ｌ”レベル（例えば、接地電位ＶSS）にすることにより、ビット線に表れたデータが増幅され、“Ｈ”側のビット線は電圧ＶＢＬＨに、“Ｌ”側のビット線は電圧ＶＢＬＬ（通常は、接地電位ＶSS）となる。そして、ビット線選択信号ＣＳＬを“Ｌ”レベル（例えば、接地電位ＶSS）から“Ｈ”レベル（例えば、電源電位ＶDD）にし、ビット線ＢＬ、／ＢＬのデータをデータ線ＤＱ、／ＤＱに転送することで読み出しを行い、逆にデータ線のデータをビット線に転送することで書き込みを行う。なお、図１７は書き込みの場合を示している。
【０００５】
ところで、デバイスの高性能化（高速動作、消費パワーの抑制）の要請から、スケーリング則に基づく微細化が進み、チップ内のトランジスタに印加される電源電圧も世代ごとに低下している。しかしながら、今後さらに微細化が進むと、この電源電圧の低下が、半導体記憶装置の設計上の大きな問題となってくると考えられる。
【０００６】
電源電圧の低下に伴いトランジスタのしきい値も低下しなければならないが、例えばＳＲＡＭ（static random access memory）ではしきい値の低下によるセルリークの増加が問題となるであろう。また、ＤＲＡＭ（dynamic random access memory）では、微細化が進むにつれセル容量の確保やセルのリーク電流を抑えることが困難になってきている。そこで電源電位（ハイレベルビット線電圧ＶＢＬＨ）が低下すると、セルに蓄えられる電荷量が減り、データ保持性能を悪化させてしまう。このような問題に対処する為、今後メモリセル部の電源電圧を周辺ロジック部の電源電圧よりも高くする必要が生じてくるものと考えられる。しかし、この場合図１８に示すように、データ線対ＤＱ，／ＤＱから外部の回路（ＤＱバッファを含む）では消費電力を抑えるために周辺ロジック部と同じ電圧ＶDDで動作するのに対し、センスアンプ回路では電圧ＶDDよりも高い電圧である電圧ＶＢＬＨ等で動作しなければならない。
【０００７】
電源電圧が高いメモリセル部で、周辺ロジック部と異なる種類のトランジスタを使用する場合（例えば、低電圧で使用する周辺ロジック部のトランジスタは高速化の目的から、ゲート長が短い、ゲート酸化膜が薄い等の特徴がある）、信頼性の観点から、データ線対ＤＱ，／ＤＱから外部の回路にはセンスアンプ回路に使用する電圧ＶＢＬＨがかからないようにする必要がある。この対策として最も簡単な方法は、ビット線選択信号ＣＳＬを電源電位ＶDDで駆動することであるが、書き込み時にセンスアンプ回路に保持されているデータと逆のデータをメモリセルに書き込む場合、つまりビット線対ＢＬ、／ＢＬのデータを反転させる必要がある場合、センスアンプ回路に電圧ＶＢＬＨで保持されているデータを電圧ＶＢＬＨよりも低い電圧である電源電位ＶDDで駆動するＤＱゲートで反転させなければならないため、ＤＱゲートを構成するトランジスタのサイズを大きくする必要がある。
【０００８】
図１９は、センスアンプ回路に使用する電圧よりも低い電圧でビット線選択信号ＣＳＬを駆動した場合の書き込み速度を示すシミュレーション結果である。横軸はＤＱゲートのトランジスタサイズ（ゲート幅）、縦軸はデータを書き込むのに必要なビット線選択信号ＣＳＬのパルス幅の最小値である。ＤＱゲートのサイズが３μｍ未満の範囲でプロットがなくなっているが、これはビット線選択信号ＣＳＬのパルス幅をいくら広げても書き込みできないことを表している。前世代でのＤＱゲートのトランジスタサイズは２μｍ程度であったが、それでは書き込みは不可能であり、最低でも３μｍ以上が必要である。安定した書き込み速度を実現するには、４μｍから５μｍ程度のトランジスタサイズが必要であろう。
【０００９】
メモリ回路とロジック回路とを混載した混載メモリ等、多ビットで同時に読み出し・書き込みを行なう構成のメモリでは、通常１系統のビット線選択信号ＣＳＬに多くのカラムが接続される。１系統のビット線選択信号ＣＳＬに多くのカラムが接続されると、当然その配線容量が大きくなる為、ビット線選択信号ＣＳＬの立ち上がり・立ち下がり速度の低下により、信号ＣＳＬのパルスが潰れてしまうことや、信号ＣＳＬのドライバに近いところと遠いところの間に発生するスキュー等が高速動作を妨げる要因として懸念される。さらに、上述のようにＤＱゲートを構成するトランジスタサイズを大きくする必要がある場合には、それらがさらに悪化する方向となり、高速動作は極めて困難なものとなる。
【００１０】
また、本発明に関する従来技術として、以下のような構成を持つ半導体記憶装置が提案されている。カラム選択線ＣＳＬの一端部にドライバを含む主カラム選択部が接続され、他端部にドライバの出力信号を受けてカラム選択線ＣＳＬを駆動するラッチ回路が接続されている(特許文献１参照)。
【特許文献１】特開２０００−１２３５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこでこの発明は、前記事情に鑑みてなされたものであり、ＤＱゲートに確実にビット線選択信号ＣＳＬのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号ＣＳＬのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記目的を達成するために、この発明の一実施形態の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、前記複数のビット線対との間でデータの授受を行う複数のデータ線対と、前記ビット線対と前記データ線対との間に配置され、ビット線選択信号によって前記ビット線対と前記データ線対との間を接続状態あるいは遮断状態のいずれかの状態に設定する複数の選択回路と、前記センスアンプ回路、前記データ線対、前記選択回路のそれぞれが複数含まれるセンスアンプバンクと、前記選択回路に供給される前記ビット線選択信号を制御する制御回路と、前記制御回路に接続され、前記制御回路から前記ビット線選択信号が供給されるグローバルビット線選択信号線と、前記グローバルビット線選択信号線に入力部が接続され、前記グローバルビット線選択信号線に供給された前記ビット線選択信号を駆動して出力する駆動回路と、前記駆動回路の出力部に接続され、前記駆動回路が駆動した前記ビット線選択信号を前記選択回路に供給するローカルビット線選択信号線とを具備し、前記センスアンプバンク内に複数の前記駆動回路が配置されていることを特徴とする。
【００１３】
この発明の他の実施形態の半導体記憶装置は、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリセルとの間でデータの授受を行う複数のビット線対と、前記複数のビット線対にそれぞれ接続され、前記ビット線対に転送されたデータの増幅を行う複数のセンスアンプ回路と、前記センスアンプ回路に第１電圧を供給する共通ソース線と、前記共通ソース線を駆動するセンスアンプドライバとを具備し、
前記複数のセンスアンプ回路の各々は、クロスカップル接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタから構成され、前記センスアンプドライバのゲートは前記ビット線対の延伸方向に直行するように配置され、前記センスアンプドライバとの前記共通ソース線との接続部は、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタが配置されている領域から遠い側に配置され、前記領域に近い側に前記センスアンプドライバとの電源配線との接続部が配置されていることを特徴とする。
【発明の効果】
【００１４】
この発明によれば、ＤＱゲートに確実にビット線選択信号ＣＳＬのパルス信号を供給し、さらにセンスアンプバンク内でのビット線選択信号ＣＳＬのスキューを抑え、高速な読み出し及び書き込み動作が可能な半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
まず、本発明の第１の実施形態の半導体記憶装置について説明する。
【００１７】
この第１の実施形態では、センスアンプ制御回路において駆動されたビット線選択信号ＣＳＬを再度駆動（リドライブ）するためのリドライバを、センスアンプバンク内に複数設けている。
【００１８】
図１は、第１の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
【００１９】
この半導体記憶装置は、図１に示すように、メモリセルアレイ１１、センスアンプバンク１２、センスアンプ制御回路１３、及びロウデコーダ１４を備えている。メモリセルアレイ１１は、行列状に配置された複数のメモリセルを有している。メモリセルアレイ１１の列方向には、メモリセルアレイ１１に隣接してセンスアンプバンク１２が配置されており、メモリセルアレイ１１の行方向にはメモリセルアレイ１１に隣接してロウデコーダ１４が配置されている。ロウデコーダ１４は、アドレス信号に基づいてメモリセルに接続されたワード線を選択し駆動する。さらに、センスアンプバンク１２の行方向には、センスアンプバンク１２に隣接してセンスアンプ制御回路１３が配置されている。
【００２０】
図２は、図１に示したセンスアンプバンク１２及びセンスアンプ制御回路１３の主な構成を示している。センスアンプバンク１２は、センスアンプＳＡ、及びリドライバＲＤを備えている。センスアンプＳＡは、図１６中に示したセンスアンプ回路１０１、ＤＱゲート１０２、及びデータ線対ＤＱｎ，／ＤＱｎ（ｎ＝０，１，２，…，ｎ）を含む。センスアンプ回路１０１は、クロスカップル接続された２つのＮチャネルＭＯＳトランジスタ（ＮＳＡ）及び２つのＰチャネルＭＯＳトランジスタ（ＰＳＡ）から構成されている。ＤＱゲートは、ビット線対ＢＬｎ，／ＢＬｎとデータ線対ＤＱｎ，／ＤＱｎとの間に接続されたＮチャネルＭＯＳトランジスタからなる。これらＮチャネルＭＯＳトランジスタのゲートにはビット線選択信号ＣＳＬｎが供給されており、ＮチャネルＭＯＳトランジスタはビット線選択信号ＣＳＬｎに応じてビット線対ＢＬｎ，／ＢＬｎとデータ線対ＤＱｎ，／ＤＱｎとの間を接続状態あるいは遮断状態に設定する。さらに、リドライバＲＤは、例えば２つのインバータＩ１、Ｉ２から構成されており、センスアンプＳＡに近接した位置でビット線選択信号を駆動する。
【００２１】
センスアンプ制御回路１３は、ビット線選択信号を制御するビット線選択信号制御回路（以下、ＣＳＬ制御回路と記す）１３Ａを含む。ＣＳＬ制御回路１３Ａにはグローバルビット線選択信号線（以下、ＧＣＳＬ線と記す）が接続され、このＧＣＳＬ線にはＣＳＬ制御回路１３Ａからグローバルビット線選択信号ＧＣＳＬ（以下、信号ＧＣＳＬと記す）が出力される。ＧＣＳＬ線は、複数のリドライバＲＤの入力部にそれぞれ接続されており、リドライバＲＤの出力部はそれぞれ複数のセンスアンプＳＡに接続されている。すなわち、ＧＣＳＬ線には数カラム毎に設けられたリドライバＲＤが並列に接続されており、リドライバＲＤの各々にはローカルビット線選択信号線（以下、ＬＣＳＬ線と記す）が接続されている。さらに、ＬＣＳＬ線は、複数のセンスアンプＳＡ内のＤＱゲートに接続されている。
【００２２】
ＣＳＬ制御回路１３Ａにより駆動され、ＧＣＳＬ線に供給された信号ＧＣＳＬは、リドライバＲＤにより再度駆動されて、ローカルビット線選択信号（以下、信号ＬＣＳＬと記す）としてＬＣＳＬ線に出力される。ＬＣＳＬ線に出力された信号ＬＣＳＬは、ＬＣＳＬ線に接続されたセンスアンプＳＡ内のＤＱゲートに供給される。これにより、ＣＳＬ制御回路１３Ａから供給され、リドライバＲＤにより駆動された信号ＬＣＳＬによって、センスアンプバンク１２内の複数のセンスアンプＳＡ内のＤＱゲートが活性化される。
【００２３】
図３は、センスアンプバンク１２内に複数系統(例えば、４系統）のビット線選択信号線が配置された場合を示したものである。例えば、１つのセンスアンプバンクが５１２カラムで構成されていて、ビット線選択信号ＣＳＬが４系統である場合、１系統のビット線選択信号ＣＳＬに接続されるカラム数は１２８カラムということになる。４系統あるグローバルビット線選択信号線（ＧＣＳＬ０線〜ＧＣＳＬ３線）のそれぞれに対して、複数のリドライバが接続されている。各リドライバの出力部にはローカルビット線選択信号線（ＬＣＳＬ０線〜ＬＣＳＬ３線）が接続され、ＬＣＳＬ０線〜ＬＣＳＬ３線はセンスアンプＳＡ内のＤＱゲートにそれぞれ接続されている。
【００２４】
詳述すると、ＣＳＬ制御回路１３Ａには、４系統のＧＣＳＬ０線〜ＧＣＳＬ３線が接続されている。ＧＣＳＬ０線はリドライバＲＤ０１、ＲＤ０２に接続され、リドライバＲＤ０１にはＬＣＳＬ０線が接続されている。さらに、ＬＣＳＬ０線には複数のセンスアンプＳＡが接続されている。図示しないが、リドライバＲＤ０２にもＬＣＳＬ線が接続され、ＬＣＳＬ線には複数のセンスアンプが接続されている。また、ＧＣＳＬ１線はリドライバＲＤ１１、ＲＤ１２に接続され、リドライバＲＤ１１にはＬＣＳＬ１線が接続されている。さらに、ＬＣＳＬ１線には複数のセンスアンプＳＡが接続されている。図示しないが、リドライバＲＤ１２にもＬＣＳＬ線が接続され、ＬＣＳＬ線には複数のセンスアンプが接続されている。また、ＧＣＳＬ２線はリドライバＲＤ２１、ＲＤ２２に接続され、リドライバＲＤ２１にはＬＣＳＬ２線が接続されている。さらに、ＬＣＳＬ２線には複数のセンスアンプＳＡが接続されている。図示しないが、リドライバＲＤ２２にもＬＣＳＬ線が接続され、ＬＣＳＬ線には複数のセンスアンプが接続されている。さらに、ＧＣＳＬ３線はリドライバＲＤ３１、ＲＤ３２に接続され、リドライバＲＤ３１にはＬＣＳＬ３線が接続されている。さらに、ＬＣＳＬ３線には複数のセンスアンプＳＡが接続されている。図示しないが、リドライバＲＤ３２にもＬＣＳＬ線が接続され、ＬＣＳＬ線には複数のセンスアンプが接続されている。
【００２５】
図３では、連続して配置されたセンスアンプＳＡには、ＬＣＳＬ０線〜ＬＣＳＬ３線が順番に接続されているが、もちろん同一系統のＬＣＳＬ線に接続されるセンスアンプが連続して配置されていても構わない。
【００２６】
前記構成を有する第１の実施形態では、図４に示す従来例のように、ＣＳＬ制御回路１３Ａから出力されたビット線選択信号線ＣＳＬにセンスアンプバンク内の全てのセンスアンプＳＡ内のＤＱゲートが直接接続されている場合に比べ、ＧＣＳＬ線の配線容量が小さくなるため、ＧＣＳＬ線に供給されるビット線選択信号ＧＣＳＬの立ち上がり、立ち下がり速度の低下によって信号ＧＣＳＬのパルス信号が潰れてしまうことを防ぐことができる。さらに、信号ＧＣＳＬをリドライブして生成される、ＬＣＳＬ線に供給されるビット線選択信号ＬＣＳＬも安定したパルス信号となる。また、ＣＳＬ制御回路に近いところと遠いところの間に発生するビット線選択信号のスキューも小さくすることができるため、高速動作に適する構成となっている。従来例で述べたように、ＤＱゲートのサイズを大きくする必要がある場合、特にその効果は大きい。
【００２７】
［第２の実施形態］
次に、本発明の第２の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００２８】
第２の実施形態では、ビット線選択信号ＣＳＬをリドライブするためのリドライバを、ワード線ステッチ領域に隣接したセンスアンプバンク内にできる空き領域に形成している。
【００２９】
図５（ａ）は、第２の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
【００３０】
この半導体記憶装置は、図５（ａ）に示すように、メモリセルアレイ１１、センスアンプバンク１２、及びワード線ステッチ領域１５を含む。メモリセルアレイ１１は、行列状に配置された複数のメモリセルを有している。メモリセルアレイ１１の列方向には、メモリセルアレイ１１に隣接してセンスアンプバンク１２が配置されている。センスアンプバンク１２は、メモリセルアレイ１１毎に設けられたセンスアンプ領域１２Ａを複数有しており、センスアンプ領域１２Ａは複数のセンスアンプから構成されている。メモリセルアレイ１１の行方向のメモリセルアレイ１１間には、ワード線ステッチ領域１５が配置されている。
【００３１】
このような構成の半導体記憶装置において、センスアンプバンク１２内のセンスアンプ領域１２Ａ間に、空き領域１２Ｂが存在する場合、この空き領域１２Ｂにリドライバを配置する。すなわち、ワード線ステッチ領域１５に隣接するセンスアンプバンク１２内の領域に空き領域１２Ｂがある場合、第２の実施形態ではこの空き領域１２Ｂにリドライバを配置している。これにより、リドライバの配置によるセンスアンプバンク１２の面積増加を防ぐことができる。
【００３２】
図５（ｂ）は、図５（ａ）中におけるＡ部の断面を示しており、ワード線ステッチ領域１５のワード線方向に沿った断面図である。ワード線（ＧＣ配線）ＷＬの上方には、低抵抗メタル配線Ｍ２が設けられている。ワード線ＷＬと低抵抗メタル配線Ｍ２との間には、コンタクト材ＣＳ、メタル配線Ｍ１、コンタクト材ＶＩＡが形成され、ワード線ＷＬと低抵抗メタル配線Ｍ２間は電気的に接続されている。このように、各ワード線ＷＬと、ワード線ＷＬに対応する低抵抗メタル配線Ｍ２とは、ワード線ステッチ領域１５において接続されている。つまり、ワード線ステッチ領域１５とは、ワード線ＷＬと、ワード線ＷＬに平行して配置された低抵抗メタル配線Ｍ２とを接続（ステッチ）する領域である。このような構成により、ワード線ＷＬの信号遅延を低減することができる。
【００３３】
また、図６は、階層ワード線(Segmentedワード線)方式を用いた半導体記憶装置の構成を示す概略図である。
【００３４】
この半導体記憶装置は、図６に示すように、メモリセルアレイ１１、センスアンプバンク１２、及びサブワード線ドライバ領域１６を含む。メモリセルアレイ１１の列方向には、メモリセルアレイ１１に隣接してセンスアンプバンク１２が配置されている。センスアンプバンク１２は、メモリセルアレイ１１毎に設けられたセンスアンプ領域１２Ａを複数有しており、センスアンプ領域１２Ａは複数のセンスアンプから構成されている。メモリセルアレイ１１の行方向には、メモリセルアレイ１１に隣接してサブワード線ドライバ領域１６が配置されている。そして、センスアンプバンク１２とサブワード線ドライバ領域１６とが交差する領域には空き領域１２Ｃが存在している。
【００３５】
メモリセルアレイ１１には、複数のメインワード線ＭＷＬが配置されている。各メインワード線ＭＷＬには、メインワード線ＭＷＬを駆動するメインワード線ドライバＭＷＤが接続されている。各メインワード線ＭＷＬは、サブワード線ドライバＳＷＤを介して、例えば４つのサブワード線ＳＷＬに接続されている。サブワード線ドライバＳＷＤにはアドレス信号が供給されており、サブワード線ドライバＳＷＤはアドレス信号に基づいてサブワード線ＳＷＬを駆動する。なお、サブワード線ドライバＳＷＤは、サブワード線ドライバ領域１６に配置されている。サブワード線ドライバ領域１６は、所定カラム数毎に設けられている。
【００３６】
図６に示したようなレイアウトを有する場合、サブワード線ドライバ１６を配置したことにより、センスアンプバンク１２内のセンスアンプ領域１２Ａ間に空き領域１２Ｃが存在する。そこで、図６に示した半導体記憶装置では空き領域１２Ｃにリドライバを配置することにより、リドライバの配置によるセンスアンプバンク１２の面積増加を防ぐことができる。なお、第２の実施形態において、リドライバを配置することによるその他の効果は前記第１の実施形態と同様である。
【００３７】
［第３の実施形態］
次に、本発明の第３の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００３８】
この第３の実施形態では、ビット線選択信号ＣＳＬをリドライブするためのリドライバを、センスアンプが繰り返し配置されたセンスアンプ領域に隣接する領域に配置している。
【００３９】
図７は、本発明の第３の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
【００４０】
この半導体記憶装置は、図７に示すように、メモリセルアレイ１１、センスアンプバンク１２、ワード線ステッチ領域１５、及びリドライバ領域１７を含む。メモリセルアレイ１１の列方向には、メモリセルアレイ１１に隣接してセンスアンプバンク１２が配置されている。センスアンプバンク１２は、メモリセルアレイ１１毎に設けられたセンスアンプ領域１２Ａを複数有しており、センスアンプ領域１２Ａは複数のセンスアンプから構成されている。メモリセルアレイ１１の行方向のメモリセルアレイ１１間には、ワード線ステッチ領域１５が配置されている。さらに、センスアンプ領域１２Ａに隣接して、複数のリドライバが配置されたリドライバ領域１７が形成されている。リドライバ領域１７は、センスアンプ領域１２Ａを挟んでメモリセルアレイ１１と対向する領域に配置されている。
【００４１】
ここで、例えばビット線選択信号ＣＳＬが１系統である場合、第２の実施形態のようにワード線ステッチ領域１５に隣接する領域１２Ｂにリドライバを設けると、センスアンプバンク内にある全てのセンスアンプをワード線ステッチ領域毎に分類し、分類されたセンスアンプ群毎に、ワード線ステッチ領域毎に配置されたリドライバから出力されるＬＣＳＬ線に接続することとなる。すると、ＬＣＳＬ線に接続されるセンスアンプの数が多く、ＬＣＳＬ線の配線容量は非常に大きくなってしまう。従って、リドライバのサイズをある程度大きくする必要があるが、ワード線ステッチ領域１５に隣接する領域１２Ｂにそれほど大きなスペースがない場合、十分なサイズのリドライバを配置することができず、その結果、ＬＣＳＬ線に供給されるビット線選択信号ＬＣＳＬの立ち上がり、立ち下がり速度が低下してしまう。仮に、ビット線選択信号ＣＳＬが４系統である場合、各ＬＣＳＬ線に接続されるセンスアンプの数は１系統の場合の１／４となる。しかし、それでも各ＬＣＳＬ線の配線容量が十分に小さくなるとは限らないし、ワード線ステッチ領域に４系統分のリドライバを配置する必要があり、十分なサイズのリドライバを配置できない状況はあまり変わらない。
【００４２】
そこで、第３の実施形態では、センスアンプが繰り返し配置されたセンスアンプ領域１２Ａに隣接する領域にリドライバを配置している。これにより、十分なサイズのリドライバを形成できるとともに、配置するリドライバの数の自由度も増すので、柔軟なセンスアンプ設計が可能となる。新たにリドライバを配置する領域を設けることによる面積の増分が許容範囲内であれば、高速動作を実現する為には非常に有効な手段だと言える。なお、第３の実施形態において、リドライバを配置することによるその他の効果は前記第１の実施形態と同様である。
【００４３】
［第４の実施形態］
次に、本発明の第４の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４４】
この第４の実施形態では、センスアンプが繰り返し配置されたセンスアンプ領域にはセンスアンプを構成するトランジスタにウェル電位を供給するためのウェルコンタクト用アクティブ領域を設けず、このウェルコンタクト用アクティブ領域はリドライバが複数の配置されたリドライバ領域に設けている。すなわち、センスアンプを構成するトランジスタのウェル電位は、リドライバが複数配置されたリドライバ領域に配置されたウェルコンタクト用アクティブ領域を介して供給されている。
【００４５】
複数のセンスアンプが繰り返し配置されたセンスアンプ領域にウェルコンタクト用アクティブ領域を設けるには、そのための領域が必要となる。一方、センスアンプ領域に隣接した領域に設けられたリドライバ領域には空き領域があるため、その空き領域にウェルコンタクト用アクティブ領域を設ける。そして、センスアンプのウェル電位はリドライバ領域に設けられたウェルコンタクト用アクティブ領域を介して供給する。これにより、センスアンプ領域においてはウェルコンタクト用アクティブ領域の面積が減少し、センスアンプ領域を含むセンスアンプバンクの面積を最小限に抑えることができる。
【００４６】
図８は、第４の実施形態の半導体記憶装置におけるセンスアンプ領域１２Ａとリドライバ領域１７のレイアウト図である。図８では、センスアンプ領域１２Ａを構成するＮチャネルＭＯＳトランジスタのＰウェル電位を、リドライバ領域１７内のＰウェル領域１７Ａに配置したＰウェルコンタクト用アクティブ領域１７Ｂを介して供給する例を示している。また、リドライバ領域に隣接しているのがＰチャネルＭＯＳトランジスタであれば、ＰチャネルＭＯＳトランジスタのＮウェル電位を、リドライバ領域に配置したＮウェルコンタクト用アクティブ領域を介して供給すればよい。これにより、センスアンプ領域にウェルコンタクト用アクティブ領域を形成する必要がないため、センスアンプ領域を含むセンスアンプバンクの面積を最小限に抑えることができる。
【００４７】
図８は、リドライバを、センスアンプが繰り返し配置されたセンスアンプ領域１２Ａに隣接するリドライバ領域１７に配置した場合を示しているが、例えば、第２の実施形態で説明したように、リドライバがワード線ステッチ領域１５に隣接するセンスアンプバンク１２内の空き領域１２Ｂに形成された場合や、階層ワード線方式の場合であれば、サブワード線ドライバ領域１６に隣接するセンスアンプバンク内の空き領域１２Ｃに形成されている場合でも、同様にこれらリドライバが配置された領域１２Ｂ、１２Ｃにウェルコンタクト用アクティブ領域を配置すればセンスアンプバンクの面積を最小限に抑えることができる。なお、第４の実施形態において、リドライバを配置することによるその他の効果は前記第１の実施形態と同様である。
【００４８】
［第５の実施形態］
次に、本発明の第５の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４９】
この第５の実施形態では、複数のリドライバの出力部に接続された各ＬＣＳＬ線をセンスアンプバンク内で接続している。
【００５０】
図９は、第５の実施形態の半導体記憶装置におけるセンスアンプバンク１８の主な構成を示す図である。ＣＳＬ制御回路１３ＡにはＧＣＳＬ線が接続され、このＧＣＳＬ線にはＣＳＬ制御回路１３Ａからビット線選択信号ＧＣＳＬが出力される。ＧＣＳＬ線は、複数のリドライバＲＤの入力部にそれぞれ接続されており、リドライバＲＤの出力部はＬＣＳＬ線に接続されている。そして、ＬＣＳＬ線には、複数のセンスアンプＳＡが接続されている。すなわち、ＧＣＳＬ線には数カラム毎に設けられたリドライバＲＤが並列に接続されており、リドライバＲＤの各々は同一のＬＣＳＬ線が接続されている。さらに、このＬＣＳＬ線は、複数のセンスアンプＳＡ内のＤＱゲートに接続されている。
【００５１】
このような構成を有するセンスアンプバンク１８では、図９に示すように、例えばある１つのリドライバＲＤの出力部がＬＣＳＬ線と切断されていても、ＬＣＳＬ線には他のリドライバも接続されているため、ＬＣＳＬ線が全く動作しなくなることはない。
【００５２】
［第５の実施形態の変形例］
一方、第５の実施形態では、例えば、図１０に示すように、ＬＣＳＬ線のどこかに大きなリーク等の不良があった場合、接続されているカラムの全てがその影響を受けてしまう可能性がある。また、仮に信号ＧＣＳＬよりも、信号ＬＣＳＬの動作の方が速くなってしまった場合、信号ＬＣＳＬの動作の方が速くなってしまったリドライバ部では入力よりも出力の方が速く動作することとなり、トランジスタリークが発生する。図１１は信号ＧＣＳＬの立ち上がりよりも信号ＬＣＳＬの立ち上がりの方が早くなってしまった場合に発生するトランジスタリークを示した図である。従って、この変形例では図１２に示したように、数カラム毎に配置した各リドライバから出力されるＬＣＳＬ線同士を接続しないことにより、上述した問題を回避している。
【００５３】
また、図１３は、半導体記憶装置におけるノーマルカラムブロックとリダンダンシカラムブロックを示す図である。ノーマルカラムブロックは複数のノーマルカラムを含み、リダンダンシカラムブロックは複数のリダンダンシカラムを含む。リダンダンシカラムは、ノーマルカラムが不良な場合にその不良ノーマルカラムと置き換えて使用される。図１３に示すように、ノーマルカラムブロックにおいては、ＬＣＳＬ線に複数のセンスアンプＳＡが接続され、センスアンプＳＡにはビット線対ＢＬ、／ＢＬが接続されている。また、リダンダンシカラムブロックにおいても、ＬＣＳＬ線に複数のセンスアンプＳＡが接続され、センスアンプＳＡにはビット線対ＢＬ、／ＢＬが接続されている。
【００５４】
ここで、ノーマルカラムにおいてＬＣＳＬ線に接続されたセンスアンプ（カラム）がリダンダンシカラムの置き換え単位に包含されるように構成すれば、すなわち同一のＬＣＳＬ線に接続された複数のセンスアンプ（ＤＱゲートを含む）が、リダンダンシカラムの同一の置き換え単位内に配置されていれば、ＬＣＳＬ線に起因する不良が発生しても、リダンダンシカラムによって救済することができる。図１３はノーマルカラムのＬＣＳＬ線に接続されたカラム数と、リダンダンシカラムの置き換え単位が有するＬＣＳＬ線に接続されたカラム数とが一致している場合を示している。
【００５５】
［第６の実施形態］
次に、本発明の第６の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００５６】
図１４は、第６の実施形態の半導体記憶装置におけるセンスアンプ領域、及びリドライバ領域のレイアウトを示す図である。
【００５７】
リドライバが配置されたリドライバ領域１９には、第２メタル配線（Ｍ２）によりグローバルビット線選択信号線（ＧＣＳＬ線）が配置されている。この第６の実施形態では、４系統のＧＣＳＬ線が第２メタル配線で配置されており、リドライバの電源線を第２メタル配線で配置することが困難な状況となっている。従って、第６の実施形態では、リドライバの接地電源（＝ＶＢＬＬに等しい）を、センスアンプ領域１２Ａにおける電圧ＶＢＬＬが供給されたＶＢＬＬ配線と第１メタル配線（Ｍ１）とを接続することにより供給している。
【００５８】
さらに、図１４に示したレイアウトには以下のような特徴がある。
【００５９】
ＮＳＡドライバが配置されている領域の上方には、そのゲート方向に信号ＳＥＮが第２メタル配線で配置されている。ＮＳＡドライバは、センスアンプ回路を構成するＮチャネルＭＯＳトランジスタ（ＮＳＡ）を駆動するトランジスタである。ＮＳＡドライバのドレインは、共通ソース線ノードに接続されている。ＮＳＡドライバのゲートには、センスアンプ活性信号ＳＥＮが供給されている。ＮＳＡドライバのソースには、ローレベルビット線電圧ＶＢＬＬが供給されている。ＮＳＡドライバは、ＮＳＡ共通ソース線を介して電圧ＶＢＬＬをＮＳＡに供給することよりＮＳＡを駆動する。電源ＶＢＬＬ配線は、安定したセンス動作を実現するため、太い第２メタル配線によって、センスアンプ回路を構成するＮチャネルＭＯＳトランジスタ（ＮＳＡ）、ＤＱゲートが配置されている領域の上方に配置されている。そして、ＮＳＡドライバの共通ソース線ノードをＮＳＡ、ＤＱゲートから遠い側（下側）に配置し、ＶＢＬＬ配線ノードをＮＳＡ、ＤＱゲートに近い側（上側）に配置することで、第１メタル配線からなるＶＢＬＬ配線と第２メタル配線との接続を容易にしている。
【００６０】
［第７の実施形態］
次に、本発明の第７の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００６１】
例えば、数個のノーマルカラム毎に１つのリダンダンシカラムが配置されている場合、リダンダンシカラムを含むカラム群にビット線選択信号を供給するリドライバのサイズをどうするかという問題が生じる。
【００６２】
図１５は、第７の実施形態の半導体記憶装置におけるセンスアンプバンク１９の主な構成を示す図である。ＣＳＬ制御回路１３ＡにはＧＣＳＬ線が接続され、このＧＣＳＬ線にはＣＳＬ制御回路１３Ａからビット線選択信号ＧＣＳＬが出力される。ＧＣＳＬ線は、リドライバＲＤＡ、ＲＤＢの入力部にそれぞれ接続されている。リドライバＲＤＡの出力部はＬＣＳＬＡ線に接続されており、リドライバＲＤＢの出力部はＬＣＳＬＢ線に接続されている。ＬＣＳＬＡ線には、複数のノーマルセンスアンプＳＡが接続されている。さらに、ＬＣＳＬＢ線には、複数のノーマルセンスアンプＳＡとリダンダンシセンスアンプＳＡが接続されている。
【００６３】
図１５に示すように、ノーマルカラムのみが含まれる領域に対応するＬＣＳＬＡ線には、例えば８つのセンスアンプＳＡが接続されている。リダンダンシカラムが含まれる領域に対応するＬＣＳＬＢ線には、リダンダンシカラムのセンスアンプを含む９つのセンスアンプＳＡが接続されている。この場合、リドライバＲＤＡとリドライバＲＤＢのサイズ（トランジスタのゲート幅）を同じサイズにしてしまうと、ＬＣＳＬＡ線に供給される信号ＬＣＳＬＡに比べて、ＬＣＳＬＢ線に供給される信号ＬＣＳＬＢの立ち上がり及び立ち下がり速度が遅くなってしまう可能性がある。
【００６４】
従って、第７の実施形態においては、リドライバに接続されるセンスアンプ数に応じてリドライバのサイズを決定する。図１５に示したセンスアンプバンク１９では、リドライバＲＤＢのサイズはリドライバＲＤＡのサイズの９／８倍程度にする。これにより、信号ＬＣＳＬＡと信号ＬＣＳＬＢの立ち上がり及び立ち下がり速度をほぼ同一にすることができる。なお、第７の実施形態において、リドライバを配置することによるその他の効果は前記第１の実施形態と同様である。
【００６５】
［第８の実施形態］
次に、本発明の第８の実施形態の半導体記憶装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００６６】
半導体記憶装置において使用する電圧によってトランジスタの種類が異なる場合を以下に述べる。例えば、低電圧で使用するトランジスタは高速化の目的から、ゲート酸化膜が薄い、ゲート長が短い等の特徴がある。
【００６７】
図１６に示したセンスアンプでは、ワード線の“Ｈ”レベル電位である電圧ＶPPで駆動されるビット線プリチャージトランジスタは酸化膜の厚いトランジスタ（厚膜トランジスタ）で構成され、それ以外のビット線の“Ｈ”レベル電位である電圧ＶＢＬＨで駆動されるトランジスタについては、厚膜トランジスタよりも酸化膜の薄いトランジスタ（中膜トランジスタ）で構成される。周辺ロジック部の電源電圧がハイレベルビット線電位ＶＢＬＨよりも低い場合、周辺ロジック部はさらに酸化膜の薄いトランジスタ（薄膜トランジスタ）で構成される。
【００６８】
前述のように、ビット線選択信号ＣＳＬを周辺ロジック部と同じ電源電位ＶDDで駆動する場合は、リドライバに薄膜トランジスタを使用することもできる。異なる酸化膜厚のトランジスタが半導体記憶装置に混在する場合、それらのトランジスタ間には異なる膜厚の酸化膜をつくり分けるための広いスペースが必要となる。このため、薄膜トランジスタの存在しないセンスアンプ内に薄膜トランジスタで構成されたリドライバを設けると、広いスペースが必要となることから面積が大きくなることが懸念される。
【００６９】
しかしながら、ある一定の駆動能力を実現する為に必要なトランジスタサイズを考えると、薄膜トランジスタであれば、酸化膜の厚いトランジスタよりも小さいサイズで前記一定の駆動能力を実現できるので、トランジスタ自体が占める面積としては小さくなる。よって、その面積低減効果が異なる酸化膜厚のトランジスタをつくりわけるために必要な広いスペースによる面積増分効果よりも大きければ、薄膜トランジスタを使用することにより、リドライバの配置による面積増分を最小限に抑えることができる。また、例えば酸化膜厚が同じであっても、センスアンプを構成するトランジスタに比べてしきい値が低く電流駆動能力が高いトランジスタをリドライバに使用すれば、面積の増分を最小限に抑えることができる。なお、第８の実施形態において、リドライバを配置することによるその他の効果は前記第１の実施形態と同様である。
【００７０】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
【図２】前記第１の実施形態の半導体記憶装置におけるセンスアンプバンク及びセンスアンプ制御回路の主な構成を示す図である。
【図３】前記第１の実施形態の半導体記憶装置においてセンスアンプバンク内に複数系統(４系統）のビット線選択信号線が配置された場合を示す図である。
【図４】従来のセンスアンプバンク及びセンスアンプ制御回路の構成例を示すブロック図である。
【図５】（ａ）は本発明の第２の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図であり、（ｂ）は（ａ）中におけるワード線ステッチ領域のワード線方向に沿った断面図である。
【図６】本発明の第２の実施形態の変形例の階層ワード線方式を用いた半導体記憶装置の構成を示す概略図である。
【図７】本発明の第３の実施形態の半導体記憶装置の主要部レイアウトを示すブロック図である。
【図８】本発明の第４の実施形態の半導体記憶装置におけるセンスアンプ領域とリドライバ領域のレイアウト図である。
【図９】本発明の第５の実施形態の半導体記憶装置におけるセンスアンプバンクの主な構成を示す図である。
【図１０】前記第５の実施形態の半導体記憶装置のセンスアンプバンクにおける不良個所の発生例を示す図である。
【図１１】前記第５の実施形態のセンスアンプバンクのリドライバにおけるトランジスタリークの発生例を示す図である。
【図１２】本発明の第５の実施形態の変形例の半導体記憶装置におけるセンスアンプバンクの主な構成を示す図である。
【図１３】前記第５の実施形態の半導体記憶装置におけるノーマルカラムブロックとリダンダンシカラムブロックを示す図である。
【図１４】本発明の第６の実施形態の半導体記憶装置におけるセンスアンプ領域及びリドライバ領域のレイアウトを示す図である。
【図１５】本発明の第７の実施形態の半導体記憶装置におけるセンスアンプバンクの主な構成を示す図である。
【図１６】従来の半導体記憶装置におけるセンスアンプの構成を示す回路図の一例である。
【図１７】前記半導体記憶装置における動作を示すタイミングチャートである。
【図１８】前記半導体記憶装置においてデータ線対から外部の回路は電源電圧ＶDDで動作させ、センスアンプは電圧ＶDDよりも高い電圧ＶＢＬＨで動作させた回路図である。
【図１９】前記半導体記憶装置においてセンスアンプに使用する電圧よりも低い電圧でビット線選択信号ＣＳＬを駆動した場合の書き込み速度を示す図である。
【符号の説明】
【００７２】
１１…メモリセルアレイ、１２…センスアンプバンク、１２Ａ…センスアンプ領域、１２Ｂ，１２Ｃ…空き領域、１３…センスアンプ制御回路、１３Ａ…ビット線選択信号制御回路（ＣＳＬ制御回路）、１４…ロウデコーダ、１５…ワード線ステッチ領域、１６…サブワード線ドライバ領域、１７…リドライバ領域、１７Ａ…Ｐウェル領域、１７Ｂ…Ｐウェルコンタクト用アクティブ領域、１８，１９…センスアンプバンク、ＣＳＬ…ビット線選択信号、Ｉ１，Ｉ２…インバータ、ＭＷＬ…メインワード線、ＭＷＤ…メインワード線ドライバ、ＲＤ，ＲＤ０１，ＲＤ０２，ＲＤ１１，ＲＤ１２，ＲＤ２１、ＲＤ２２，ＲＤ３１、ＲＤ３２…リドライバ、ＳＡ…センスアンプ、ＳＷＤ…サブワード線ドライバ、ＳＷＬ…サブワード線。
【図１】
2006216693.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2006216693.tif 000015
【図１４】
2006216693.tif 000016
【図１５】
2006216693.tif 000017
【図１６】
2006216693.tif 000018
【図１７】
2006216693.tif 000019
【図１８】
2006216693.tif 000020
【図１９】
2006216693.tif 000021