(57)【要約】【課題】  メモリセルの電気的特性を精度よく測定できる半導体記憶装置を提供する。【解決手段】  各メモリセルＭＣのデータ記憶回路ＤＳＣは、第１電源線ＶＤＤＡおよび第２電源線ＶＳＳＡに接続される。各メモリセルの転送トランジスタＴＴ０、ＴＴ１は、複数のワード線ＷＬのうち対応するワード線の活性化に応答して、データ記憶回路の記憶ノードを複数のビット線ＢＬ、／ＢＬのうち対応するビット線に接続する。複数のスイッチＳＷは、複数のビット線と、第１電源線とは分離して設けられる第３電源線ＶＤＤＢとの間にそれぞれ設けられる。制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。【選択図】    図１
2006216174.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
入力アドレスに応じていずれかが活性化する複数のワード線と、
高電圧レベルおよび低電圧レベルの一方および他方にそれぞれ対応する第１および第２電源線と、
前記第１電源線と同一の電圧レベルに対応し、前記第１電源線とは分離して設けられる第３電源線と、
前記第１および第２電源線に接続されるデータ記憶回路と、対応するワード線の活性化に応答して前記データ記憶回路の記憶ノードを対応するビット線に接続する転送トランジスタとをそれぞれ有する複数のメモリセルと、
前記複数のビット線と前記第３電源線との間にそれぞれ設けられる複数のスイッチと、
テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のデータ記憶回路および転送トランジスタとを介して前記第２および第３電源線間に電流を流すために、入力アドレスに応じて前記複数のスイッチの少なくともいずれかをオンさせる制御回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第１および第２電源線は、半導体記憶装置内の前記複数のメモリセルを除く回路に接続される電源線とは分離してそれぞれ設けられることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第１および第３電源線は、高電圧レベルに対応し、
前記第２電源線は、低電圧レベルに対応し、
前記制御回路は、通常モード時に、半導体記憶装置の非アクセス中、前記複数のビット線をプリチャージするために、前記複数のスイッチのすべてをオンさせることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記第１および第３電源線は、低電圧レベルに対応し、
前記第２電源線は、高電圧レベルに対応し、
前記制御回路は、通常モード時に、半導体記憶装置のライトアクセス中、入力アドレスが示すメモリセルに対応するビット線をライトデータに対応する電圧レベルに設定するために、入力アドレスおよびライトデータに応じて前記複数のスイッチの少なくともいずれかをオンさせることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
高電圧レベルに対応し、前記第１〜第３電源線のいずれとも分離して設けられる第４電源線と、
前記複数のワード線に対応してそれぞれ設けられ、対応するワード線の活性化時に、前記第４電源線を対応するワード線に接続する複数のワード線駆動回路とを備えていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置のテスト技術に関する。
【背景技術】
【０００２】
半導体記憶装置の製造工程では、半導体記憶装置の正常性や信頼性を確認するためにテストが実施される。半導体記憶装置のテストによりビット不良が発見された場合、半導体記憶装置内の各メモリセルの電気的特性を測定することは、ビット不良の原因を特定するための手段として非常に有用である。このため、半導体記憶装置内の各メモリセルの電気的特性を測定するための技術が開発されている。
【０００３】
例えば、特許文献１に開示された技術では、テストモード時に、ビット線と電源線との間に接続されたプルアップトランジスタをオフさせるとともに、電気的特性の測定対象となるメモリセルに対応するビット線とライトバスとの間に接続された列選択トランジスタをオンさせる。この際、測定対象のメモリセルに対応するワード線を活性化させる。さらに、ライトバスと外部データバスとの間に接続されたドライバ（インバータ構成）へのデータ入力信号を低論理レベルに設定し、ドライバ内のｐチャネルトランジスタをオンさせる。このような状態で、ドライバ内のｐチャネルトランジスタのソースに接続されるテストパッドを介して、メモリセルの電気的特性を測定する。
【特許文献１】特開平９−１２８９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された技術では、ドライバ内のｐチャネルトランジスタの電圧供給線から接地線までの電流経路に、列選択トランジスタが含まれるため、メモリセルの電気的特性の測定精度が低下してしまう。また、メモリセルに接続される電源線とドライバ内のｐチャネルトランジスタの電圧供給線とがテストパッドに共通して接続される場合、メモリセルの電気的特性を正しく測定できない。
【０００５】
本発明の目的は、メモリセルの電気的特性を精度よく測定できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の一形態では、各メモリセルのデータ記憶回路は、高電圧レベルおよび低電圧レベルにそれぞれ対応する第１および第２電源線に接続される。各メモリセルの転送トランジスタは、複数のワード線のうち対応するワード線の活性化に応答して、データ記憶回路の記憶ノードを複数のビット線のうち対応するビット線に接続する。複数のワード線は、入力アドレスに応じていずれかが活性化する。複数のスイッチは、複数のビット線と第３電源線との間にそれぞれ設けられる。第３電源線は、第１電源線と同一の電圧レベルに対応し、第１電源線とは分離して設けられる。制御回路は、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のデータ記憶回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。
【０００７】
このため、例えば、半導体記憶装置のテストによりビット不良が発見された場合、テストモードにおいて、ビット不良のメモリセルを示すアドレス（不良アドレス）を入力すると、そのメモリセルに対応するワード線が活性化され、転送トランジスタがオンすることで、そのメモリセル内のデータ記憶回路の記憶ノードが対応するビット線に接続される。また、不良アドレスを入力すると、ビット不良のメモリセルに対応するビット線に接続されるスイッチがオンする。これにより、ビット不良のメモリセルに対応するビット線とそのメモリセル内のデータ記憶回路および転送スイッチとを介した第２および第３電源線間の電流経路が形成される。第２および第３電源線のうち高電圧レベルに対応する方に供給する電圧を変化させることにより、ビット不良のメモリセル内のデータ記憶回路（データ記憶回路を構成するトランジスタ）の電気的特性を細かく精度よく測定できる。
【０００８】
本発明の半導体記憶装置の前記一形態における好ましい例では、第１および第２電源線は、半導体記憶装置内の複数のメモリセルを除く回路に接続される電源線とは分離してそれぞれ設けられる。このため、メモリセルの電気的特性の測定時に、複数のメモリセルを除く回路の動作が測定結果に与える影響を排除できる。従って、メモリセルの電気的特性の測定精度を向上できる。
【０００９】
本発明の半導体記憶装置の前記一形態における好ましい例では、第１および第３電源線は、高電圧レベルに対応する。第２電源線は、低電圧レベルに対応する。制御回路は、通常モード時に、半導体記憶装置の非アクセス中、複数のビット線をプリチャージするために、複数のスイッチのすべてをオンさせる。従って、各スイッチは、通常モード時にはプリチャージ回路として機能する。スイッチとプリチャージ回路とを同一の回路で構成し、半導体記憶装置の動作モードに応じてその機能を変更させることで、半導体記憶装置の回路規模を増大させることなく、簡易な回路構成でメモリセルの電気的特性を精度よく測定できる。
【００１０】
本発明の半導体記憶装置の前記一形態における好ましい例では、第１および第３電源線は、低電圧レベルに対応する。第２電源線は、高電圧レベルに対応する。制御回路は、通常モード時に、半導体記憶装置のライトアクセス中、入力アドレスが示すメモリセルに対応するビット線をライトデータに対応する電圧レベルに設定するために、入力アドレスおよびライトデータに応じて複数のスイッチの少なくともいずれかをオンさせる。従って、各スイッチは、通常モード時にはライトアンプとして機能する。スイッチとライトアンプとを同一の回路で構成し、半導体記憶装置の動作モードに応じてその機能を変更させることで、半導体記憶装置の回路規模を増大させることなく、簡易な回路構成でメモリセルの電気的特性を精度よく測定できる。
【００１１】
本発明の半導体記憶装置の前記一形態における好ましい例では、第４電源線は、高電圧レベルに対応し、第１〜第３電源線のいずれとも分離して設けられる。複数のワード線駆動回路は、複数のワード線に対応してそれぞれ設けられる。各ワード線駆動回路は、対応するワード線の活性化時に、第４電源線を対応するワード線に接続する。このため、第４電源線の電圧を変化させても、ワード線駆動回路を除く回路に供給される電源電圧は変化しない。この結果、メモリセルの電気的特性の測定時に、第４電源線の電圧を上昇させワード線駆動回路の駆動能力を向上させることで、メモリセル内の転送トランジスタのオン抵抗を下げることができる。従って、メモリセル内のデータ記憶回路の電気的特性をより精度よく測定できる。
【発明の効果】
【００１２】
本発明の半導体記憶装置では、半導体記憶装置のテストにおいてビット不良が発見された場合に、ビット不良のメモリセル内のデータ記憶回路（データ記憶回路を構成するトランジスタ）の電気的特性を細かく精度よく測定できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を用いて本発明の実施形態を説明する。図中、太線で示す信号は、複数本で構成される信号である。”／”を付した信号は、負論理の信号である。二重丸で示す外部端子と外部端子を介して入力または出力される信号およびその信号線とには、同一の符号を付している。
図１は、本発明の半導体記憶装置の基本原理を示している。半導体記憶装置ＳＭＤは、複数のビット線ＢＬ、／ＢＬ、複数のワード線ＷＬ、高電圧レベルに対応する第１電源線ＶＤＤＡ、低電圧レベルに対応する第２電源線ＶＳＳＡ、高電圧レベルに対応する第３電源線ＶＤＤＢ、複数のメモリセルＭＣ、複数のスイッチＳＷ、制御回路ＣＴＬを備えて構成される。第３電源線ＶＤＤＢは、第１電源線ＶＤＤＡとは独立して設けられる。各メモリセルＭＣは、データ記憶回路ＤＳＣ、転送トランジスタＴＴ０、ＴＴ１を備えて構成される。データ記憶回路ＤＳＣは、第１電源線ＶＤＤＡおよび第２電源線ＶＳＳＡに接続される。転送トランジスタＴＴ０、ＴＴ１は、対応するワード線ＷＬの活性化に応答して、データ記憶回路ＤＳＣの記憶ノードを対応するビット線ＢＬ、／ＢＬにそれぞれ接続する。制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルＭＣに対応するビット線ＢＬ（またはビット線／ＢＬ）と、そのメモリセルＭＣ内のデータ記憶回路ＤＳＣおよび転送トランジスタＴＴ０（または転送トランジスタＴＴ１）とを介して第３電源線ＶＤＤＢから第２電源線ＶＳＳＡへ電流を流すために、入力アドレスに応じて複数のスイッチＳＷの少なくともいずれかをオンさせる。
【００１４】
図２は、本発明の半導体記憶装置の第１実施形態を示している。半導体メモリチップＳＭＣ（半導体記憶装置）は、例えばＳＲＡＭ（Static Random Access Memory）チップであり、メモリセルアレイＭＣＡ、ワードデコーダＷＤＥＣ、制御回路ＣＴＬ１およびリード／ライト回路ＲＷＣ１を有している。メモリセルアレイＭＣＡは、複数のビット線ＢＬ、／ＢＬと複数のワード線ＷＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを有している。
【００１５】
複数のメモリセルＭＣは、例えば８ビットのデータ入出力端子ＤＱ０〜ＤＱ７に対応して８個のブロックＢＬＫ０〜ＢＬＫ７に分けられ、さらに各ブロック内でコラムＣＯＬＡ、ＣＯＬＢに分けられている。メモリセルＭＣの詳細については、図３で説明する。ワードデコーダＷＤＥＣは、制御回路ＣＴＬ１からの行アドレス信号ＹＡＤをデコードし、複数のワード線ＷＬのいずれかを活性化させる。
【００１６】
制御回路ＣＴＬ１は、クロック信号ＣＫ、アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、テストモード信号ＴＭ、テストモード用アドレス信号ＴＡＤおよびデータ信号ＤＱ０〜ＤＱ７を、クロック入力端子ＣＫ、アドレス入力端子ＡＤ、チップイネーブル端子／ＣＥ、ライトイネーブル端子／ＷＥ、テストモード端子ＴＭ、テスト用アドレス入力端子ＴＡＤおよびデータ入出力端子ＤＱ０〜ＤＱ７（各端子はパッド）を介してそれぞれ受信する。
【００１７】
アドレス信号ＡＤは、アクセス対象の８個（ブロック毎に１個）のメモリセルＭＣを選択するために入力される。例えば、アドレス信号ＡＤは、最下位ビットでメモリセルアレイＭＣＡにおける列アドレス（コラムＣＯＬＡ、ＣＯＬＢのいずれかを指定）を示し、それ以外のビットでメモリセルアレイＭＣＡにおける行アドレス（複数のワード線ＷＬのいずれかを指定）を示す。なお、各ブロック内のコラム数が多い場合（例えば１６個）には、列アドレスは複数ビットで構成される。
【００１８】
チップイネーブル信号／ＣＥは、半導体メモリチップＳＭＣのアクセス時に、低レベルに活性化される。ライトイネーブル信号／ＷＥは、半導体メモリチップＳＭＣのライトアクセス時に低レベルに活性化され、半導体メモリチップＳＭＣのリードアクセス時に高レベルに非活性化される。テストモード信号ＴＭは、半導体メモリチップＳＭＣの動作モードを通常モードからテストモード（メモリセルＭＣ内トランジスタの電気的特性を測定するためのモード）へ移行させる時に、高レベルに活性化される。テスト用アドレス信号ＴＡＤは、半導体メモリチップＳＭＣのテストモード時に、アドレス信号ＡＤとの組合せにより、測定対象の１個のメモリセルＭＣを選択するために入力される。例えば、テスト用アドレス信号ＴＡＤ（４ビット）の上位３ビットは、測定対象のメモリセルＭＣが属するブロック（ブロックＢＬＫ０〜ＢＬＫ７のいずれか）を示し、テスト用アドレス信号ＴＡＤの最下位ビットは、特性測定時に使用するビット線（ビット線ＢＬ、／ＢＬのいずれか）を示す。
【００１９】
制御回路ＣＴＬ１は、例えばクロック信号ＣＫの立ち上がりエッジに同期して、アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、テストモード信号ＴＭ、テスト用アドレス信号ＴＡＤおよびデータ信号ＤＱ０〜ＤＱ７をそれぞれラッチし、ラッチした信号に基づいて、ワードデコーダＷＤＥＣへの行アドレス信号ＹＡＤ、リード／ライト回路ＲＷＣ１への制御信号（プリチャージイネーブル信号、コラム選択信号、ライトアンプイネーブル信号、センスアンプイネーブル信号およびアウトプットイネーブル信号を含む）をそれぞれ生成する。制御回路ＣＴＬ１の詳細については、図４で説明する。
【００２０】
リード／ライト回路ＲＷＣ１は、プリチャージ回路、コラムスイッチ、ライトアンプ、センスアンプおよびデータ出力回路を備えて構成され、これらの回路を制御回路ＣＴＬ１からの制御信号に応じて動作させることで、メモリセルアレイＭＣＡに対するデータ読み出し動作あるいはデータ書き込み動作を実施する。リード／ライト回路ＲＷＣ１の詳細については、図５で説明する。
【００２１】
図３は、第１実施形態におけるメモリセルＭＣの詳細を示している。各メモリセルＭＣは、ｐＭＯＳトランジスタＱ０、Ｑ１、ｎＭＯＳトランジスタＱ２〜Ｑ５を有している。トランジスタＱ０、Ｑ１のソースは、共にメモリセル用電源線ＶＤＤＡ（第１電源線）に接続されている。トランジスタＱ２、Ｑ３のソースは、共にメモリセル用接地線ＶＳＳＡ（第２電源線）に接続されている。トランジスタＱ０、Ｑ２のドレインおよびトランジスタＱ１、Ｑ３のゲートは、相互に接続されている。トランジスタＱ１、Ｑ３のドレインおよびトランジスタＱ０、Ｑ２のゲートは、相互に接続されている。すなわち、トランジスタＱ０〜Ｑ３は、ラッチ回路（データ記憶回路）として機能する。
【００２２】
トランジスタＱ４は、トランジスタＱ０、Ｑ２の接続ノードＮ０（ラッチ回路の記憶ノード）と、対応するビット線ＢＬとの間に接続されている。トランジスタＱ５は、トランジスタＱ１、Ｑ３の接続ノードＮ１（ラッチ回路の記憶ノード）と、対応するビット線／ＢＬとの間に接続されている。トランジスタＱ４、Ｑ５のゲートは、共に対応するワード線ＷＬに接続されている。すなわち、トランジスタＱ４、Ｑ５は、転送トランジスタとして機能する。
【００２３】
図４は、第１実施形態における制御回路ＣＴＬ１の詳細を示している。制御回路ＣＴＬ１は、制御信号生成回路ＣＳＧ０、ＣＳＧ１、メモリセルアレイＭＣＡのブロックＢＬＫｉ（ｉは０〜７の整数）に対応するＡＮＤゲートＡＧｉＡＰ、ＡＧｉＡＮ、ＡＧｉＢＰ、ＡＧｉＢＮを有している。制御信号生成回路ＣＳＧ０は、クロック信号ＣＫの立ち上がりエッジに同期して、アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ０〜ＤＱ７およびテストモード信号ＴＭをそれぞれラッチし、ラッチした信号に基づいて、行アドレス信号ＹＡＤ、列アドレス信号ＸＡＤ、コラム選択信号ＣＡ、／ＣＡ、ＣＢ、／ＣＢ、ライトアンプイネーブル信号ＷｉＡＰ、ＷｉＡＮ、ＷｉＢＰ、ＷｉＢＮ、センスアンプイネーブル信号ＳＥ、アウトプットイネーブル信号ＯＥおよびプリチャージイネーブル信号／ＰＥをそれぞれ生成する。
【００２４】
具体的には、制御信号生成回路ＣＳＧ０は、ラッチしたチップイネーブル信号／ＣＥの活性化中またはラッチしたテストモード信号ＴＭの活性化中に、ラッチしたアドレス信号ＡＤの最下位ビットを除くビットを行アドレス信号ＹＡＤとして出力するとともに、ラッチしたアドレス信号ＡＤの最下位ビットを列アドレス信号ＸＡＤとして出力する。制御信号生成回路ＣＳＧ０は、ラッチしたテストモード信号ＴＭの非活性化中かつラッチしたライトイネーブル信号／ＷＥの非活性化中かつラッチしたチップイネーブル信号／ＣＥの活性化中に、ラッチしたアドレス信号ＡＤ（最下位ビット）に応じて、コラム選択信号ＣＡ、／ＣＡまたはコラム選択信号ＣＢ、／ＣＢのいずれかの信号対を活性化させる。
【００２５】
制御信号生成回路ＣＳＧ０は、ラッチしたテストモード信号ＴＭの非活性化中かつラッチしたライトイネーブル信号／ＷＥの活性化中かつラッチしたチップイネーブル信号／ＣＥの活性化中に、ラッチしたアドレス信号ＡＤ（最下位ビット）およびデータ信号ＤＱｉに応じて、ライトアンプイネーブル信号ＷｉＡＰ、ＷｉＡＮ、ＷｉＢＰ、ＷｉＢＮのいずれかを活性化させる。例えば、制御信号生成回路ＣＳＧ０は、ラッチしたアドレス信号ＡＤ（最下位ビット）がコラムＣＯＬＡを示す場合、ラッチしたデータ信号ＤＱｉが”０”であるときにライトアンプイネーブル信号ＷｉＡＰを活性化させ、ラッチしたデータ信号ＤＱｉが”１”であるときにライトアンプイネーブル信号ＷｉＡＮを活性化させる。制御信号生成回路ＣＳＧ０は、ラッチしたアドレス信号ＡＤ（最下位ビット）がコラムＣＯＬＢを示す場合、ラッチしたデータ信号ＤＱｉが”０”であるときにライトアンプイネーブル信号ＷｉＢＰを活性化させ、ラッチしたデータ信号ＤＱｉが”１”であるときにライトアンプイネーブル信号ＷｉＢＮを活性化させる。
【００２６】
制御信号生成回路ＣＳＧ０は、ラッチしたテストモード信号ＴＭの非活性化中かつラッチしたライトイネーブル信号／ＷＥの非活性化中かつラッチしたチップイネーブル信号／ＣＥの活性化中に、センスアンプイネーブル信号ＳＥおよびアウトプットイネーブル信号ＯＥをそれぞれ活性化させる。制御信号生成回路ＣＳＧ０は、ラッチしたテストモード信号ＴＭの非活性化中かつラッチしたチップイネーブル信号／ＣＥの非活性化中に、プリチャージイネーブル信号／ＰＥを活性化させる。
【００２７】
制御信号生成回路ＣＳＧ１は、クロック信号ＣＫの立ち上がりエッジに同期して、テストモード信号ＴＭおよびテストモード用アドレス信号ＴＡＤをそれぞれラッチし、ラッチした信号と制御信号生成回路ＣＳＧ０からの列アドレス信号ＸＡＤに基づいて、プリチャージイネーブル信号／ＰｉＡＰＴ、／ＰｉＡＮＴ、／ＰｉＢＰＴ、／ＰｉＢＮＴをそれぞれ生成する。具体的には、制御信号生成回路ＣＳＧ１は、ラッチしたテストモード信号ＴＭの活性化中に、ラッチしたテストモード用アドレス信号ＴＡＤの上位３ビットがブロックＢＬＫｉを示し、かつ最下位ビットがビット線ＢＬを示す場合、列アドレス信号ＸＡＤがコラムＣＯＬＡを示すときにプリチャージイネーブル信号／ＰｉＡＰＴを活性化させ、列アドレス信号ＸＡＤがコラムＣＯＬＢを示すときにプリチャージイネーブル信号／ＰｉＢＰＴを活性化させる。制御信号生成回路ＣＳＧ１は、ラッチしたテストモード信号ＴＭの活性化中に、ラッチしたテストモード用アドレス信号ＴＡＤの上位３ビットがブロックＢＬＫｉを示し、かつ最下位ビットがビット線／ＢＬを示す場合、列アドレス信号ＸＡＤがコラムＣＯＬＡを示すときにプリチャージイネーブル信号／ＰｉＡＮＴを活性化させ、列アドレス信号ＸＡＤがコラムＣＯＬＢを示すときにプリチャージイネーブル信号／ＰｉＢＮＴを活性化させる。
【００２８】
ＡＮＤゲートＡＧｉＡＰ（ＡＧｉＡＮ、ＡＧｉＢＰ、ＡＧｉＢＮ）は、制御信号生成回路ＣＳＧ１からのプリチャージイネーブル信号／ＰｉＡＰＴ（／ＰｉＡＮＴ、／ＰｉＢＰＴ、／ＰｉＢＮＴ）または制御信号生成回路ＣＳＧ０からのプリチャージ信号／ＰＥのいずれかが低レベルであるときに、プリチャージイネーブル信号／ＰｉＡＰ（／ＰｉＡＮ、／ＰｉＢＰ、／ＰｉＢＮ）を活性化させる。
【００２９】
図５は、第１実施形態におけるリード／ライト回路ＲＷＣ１の詳細を示している。リード／ライト回路ＲＷＣ１は、プリチャージ回路として機能する複数のｐＭＯＳトランジスタＰＴ（スイッチ）、ライトアンプとして機能する複数のｎＭＯＳトランジスタＷＴ、複数のコラムスイッチＣＳＷ、複数のセンスアンプＳＡ、複数のデータ出力回路ＤＯＣを有している。
【００３０】
複数のトランジスタＰＴは、複数のビット線ＢＬ、／ＢＬに対応してそれぞれ設けられている。各トランジスタＰＴは、対応するビット線ＢＬ（またはビット線／ＢＬ）とプリチャージ回路用電源線ＶＤＤＢ（第３電源線）との間に接続されている。ブロックＢＬＫｉのコラムＣＯＬＡのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＰＴのゲートは、制御回路ＣＴＬ１からのプリチャージイネーブル信号／ＰｉＡＰ（／ＰｉＡＮ）を受けている。ブロックＢＬＫｉのコラムＣＯＬＢのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＰＴのゲートは、制御回路ＣＴＬ１からのプリチャージイネーブル信号／ＰｉＢＰ（／ＰｉＢＮ）を受けている。
【００３１】
複数のトランジスタＷＴは、複数のビット線ＢＬ、／ＢＬに対応してそれぞれ設けられている。各トランジスタＷＴは、対応するビット線ＢＬ（またはビット線／ＢＬ）と汎用接地線ＶＳＳとの間に接続されている。ブロックＢＬＫｉのコラムＣＯＬＡのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＷＴのゲートは、制御回路ＣＴＬ１からのライトアンプイネーブル信号ＷｉＡＰ（ＷｉＡＮ）を受けている。ブロックＢＬＫｉのコラムＣＯＬＢのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＷＴのゲートは、制御回路ＣＴＬ１からのライトアンプイネーブル信号ＷｉＢＰ（ＷｉＢＮ）を受けている。
【００３２】
複数のコラムスイッチＣＳＷは、複数のビット線ＢＬ、／ＢＬに対応してそれぞれ設けられている。ブロックＢＬＫｉのコラムＣＯＬＡのビット線ＢＬ（／ＢＬ）に接続されるコラムスイッチＣＳＷは、制御回路ＣＴＬ１からのコラム選択信号ＣＡ、／ＣＡの活性化に応答してオンし、そのビット線ＢＬ（／ＢＬ）とリードデータバスＲＤＢｉ（／ＲＤＢｉ）とを接続する。ブロックＢＬＫｉのコラムＣＯＬＢのビット線ＢＬ（／ＢＬ）に接続されるコラムスイッチＣＳＷは、制御回路ＣＴＬ１からのコラム選択信号ＣＢ、／ＣＢの活性化に応答してオンし、そのビット線ＢＬ（／ＢＬ）とリードデータバスＲＤＢｉ（／ＲＤＢｉ）とを接続する。
【００３３】
複数のセンスアンプＳＡは、メモリセルアレイＭＣＡのブロックＢＬＫ０〜ＢＬＫ７に対応してそれぞれ設けられている。ブロックＢＬＫｉに対応するセンスアンプＳＡは、センスアンプイネーブル信号ＳＥの活性化に応答して、リードデータバスＲＤＢｉ、／ＲＤＢｉ間の電圧差を増幅してリードデータとして出力する。複数のデータ出力回路ＤＯＣは、メモセルアレイＭＣＡのブロックＢＬＫ０〜ＢＬＫ７に対応してそれぞれ設けられている。ブロックＢＬＫｉに対応するデータ出力回路ＤＯＣは、ブロックＢＬＫｉに対応するセンスアンプＳＡからのリードデータをラッチし、制御回路ＣＴＬ１からのアウトプットイネーブル信号ＯＥの活性化に応答して、ラッチしたリードデータをデータ信号ＤＱｉとして出力する。
【００３４】
図６は、第１実施形態におけるワードデコーダＷＤＥＣの詳細を示している。ワードデコーダＷＤＥＣは、デコード回路ＤＣ、複数のワード線ＷＬに対応してそれぞれ設けられる複数のワードドライバＷＤ（ワード線駆動回路）を有している。デコード回路ＤＣは、制御回路ＣＴＬ１からの行アドレス信号ＹＡＤが示すワード線ＷＬに対応する駆動信号／ＤＳを活性化させる。各ワードドライバＷＤは、ワードドライバ用電源線ＶＤＤＣ（第４電源線）および汎用接地線ＶＳＳに接続されるインバータで構成され、対応する駆動信号／ＤＳに応じて、対応するワード線ＷＬを活性化させる。
【００３５】
なお、図３、図５および図６で示した汎用電源線ＶＤＤ、メモリセル用電源線ＶＤＤＡ、プリチャージ回路用電源線ＶＤＤＢおよびワードドライバ用電源線ＶＤＤＣは、半導体メモリチップＳＭＣ内で互いに分離して敷設されている。同様に、汎用接地線ＶＳＳおよびメモリセル用接地線ＶＳＳＡは、半導体メモリチップＳＭＣ内で互いに分離して敷設されている。また、制御回路ＣＴＬ１内の制御信号生成回路ＣＳＧ０、ＣＳＧ１およびＡＮＤゲートＡＧｉＡＰ、ＡＧｉＡＮ、ＡＧｉＢＰ、ＡＧｉＢＮ、リード／ライト回路ＲＷＣ１内のセンスアンプＳＡおよびデータ出力回路ＤＯＣ、ワードデコーダＷＤＥＣ内のデコード回路ＤＣは、汎用電源線ＶＤＤおよび汎用接地線ＶＳＳに接続されている。
【００３６】
図７は、第１実施形態におけるパッケージングの概要を示している。半導体メモリチップＳＭＣは、汎用電源線ＶＤＤ、メモリセル用電源線ＶＤＤＡ、プリチャージ回路用電源線ＶＤＤＢ、ワードドライバ用電源線ＶＤＤＣ、汎用接地線ＶＳＳ、メモリセル用接地線ＶＳＳＡにそれぞれ接続される電源端子ＶＤＤ、ＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣ、接地端子ＶＳＳ、ＶＳＳＡ（各端子はパッド）を有している。半導体メモリチップＳＭＣをパッケージングする際には、例えば、電源端子ＶＤＤ、ＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣは、電源電圧供給用のパッケージピンに共通してワイヤボンディングされる。同様に、接地端子ＶＳＳ、ＶＳＳＡは、接地電圧供給用のパッケージピンに共通してワイヤボンディングされる。
【００３７】
図８は、第１実施形態におけるトランジスタ特性測定の概要を示している。この例では、前述のような構成の半導体メモリチップＳＭＣにおいて、プローブテストでの機能テストにより、ブロックＢＬＫ０のコラムＣＯＬＡのメモリセルＭＣにビット不良が発見された場合のトランジスタ特性測定を示している。トランジスタ特性測定は、ＬＳＩテスタ等の測定装置のプローブを半導体メモリチップＳＭＣのパッドにそれぞれ接続することで実施される（プローブテスト）。この際、電源電圧供給用のパッドＶＤＤ、ＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣおよび接地電圧供給用のパッドＶＳＳ、ＶＳＳＡには、互いに独立して電圧が供給されるプローブに接続される。
【００３８】
まず、測定装置により、テストモード信号ＴＭを低レベルに設定した状態（通常モード）でビット不良のメモリセルＭＣを含む８個のメモリセルＭＣを示すアドレス信号ＡＤ（最下位ビットはコラムＣＯＬＡを指定）およびデータ”０”を示すデータ信号ＤＱ０を入力するとともに、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥを共に活性化させる。これにより、制御回路ＣＴＬ１内のプリチャージイネーブル信号／ＰＥが非活性化し、プリチャージイネーブル信号／Ｐ０ＡＰ、／Ｐ０ＡＮも非活性化する。従って、ブロックＢＬＫ０のコラムＣＯＬＡのビット線ＢＬ、／ＢＬに接続されるトランジスタＰＴは共にオフする。また、ビット不良のメモリセルＭＣに接続されるワード線ＷＬが活性化し、ライトアンプイネーブル信号Ｗ０ＡＰが活性化する。なお、ライトアンプイネーブル信号Ｗ０ＡＮは活性化しない。ビット不良のメモリセルＭＣ内のトランジスタＱ４がオンし、かつブロックＢＬＫ０のコラムＣＯＬＡのビット線ＢＬが汎用接地線ＶＳＳに接続されるため、ビット不良のメモリセルＭＣにデータ”０”が書き込まれる。すなわち、ラッチ回路として機能するトランジスタＱ０〜Ｑ３のうちトランジスタＱ１、Ｑ２がオンする。
【００３９】
次に、測定装置により、テストモード信号ＴＭを高レベルに変化させる。これにより、半導体メモリチップＳＭＣの動作モードは通常モードからテストモードに移行する。そして、測定装置により、上位３ビットがブロックＢＬＫ０を示し、かつ最下位ビットがビット線ＢＬを示すテストモード用アドレス信号ＴＡＤを入力する。これにより、制御回路ＣＴＬ１内のプリチャージイネーブル信号／Ｐ０ＡＰＴが活性化し、プリチャージイネーブル信号／Ｐ０ＡＰも活性化する。従って、複数のトランジスタＰＴのうち、ブロックＢＬＫ０のコラムＣＯＬＡのビット線ＢＬに接続されるトランジスタＰＴのみがオンする。これと同時に、測定装置により、ビット不良のメモリセルＭＣを含む８個のメモリセルＭＣを示すアドレス信号ＡＤ（最下位ビットはコラムＣＯＬＡを指定）を入力する。これにより、ビット不良のメモリセルＭＣに接続されるワード線ＷＬが活性化し、ビット不良のメモリセルＭＣ内のトランジスタＱ４がオンする。このメモリセルＭＣ内のトランジスタＱ２はオンしているため、ブロックＢＬＫ０のコラムＣＯＬＡについてのトランジスタＰＴ、ビット線ＢＬ、メモリセルＭＣ内のトランジスタＱ４、Ｑ２を介したプリチャージ用電源線ＶＤＤＢからメモリセル用接地線ＶＳＳＡへの電流経路が形成される。
【００４０】
このような状態において、パッドＶＤＤＢに所望の供給電圧（中間電位でもよい）を測定装置から適宜入力して電流を測定することで、ビット不良のメモリセルＭＣにおけるトランジスタＱ２の電気的特性を精度よく測定できる。また、測定装置により、パッドＶＤＤＣへの供給電圧を制御することで、図６に示したワードドライバＷＤの駆動能力を変更できる。このため、トランジスタＱ２の特性測定時に、パッドＶＤＤＣへの供給電圧を高めに設定することでトランジスタＱ４のオン抵抗を下げることができる。従って、ビット不良のメモリセルＭＣにおけるトランジスタＱ２の電気的特性をより精度よく測定できる。
【００４１】
図９は、第１実施形態におけるテストフローの一例を示している。半導体メモリチップＳＭＣのプローブテストは、例えば、以下のステップＳ１０１〜Ｓ１０９で構成される。
（ステップＳ１０１）テスト対象のメモリセルＭＣ（８個）を示すアドレス信号ＡＤを入力する。なお、テストモード信号ＴＭは低レベルに固定されており、半導体メモリチップＳＭＣの動作モードは通常モードである。この後、テストはステップＳ１０２に移行する。
（ステップＳ１０２）チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ０〜ＤＱ７を制御して、テスト対象のメモリセルＭＣの機能テストを実施する。この後、テストはステップＳ１０３に移行する。
（ステップＳ１０３）ステップ１０２での機能テストによりビット不良が発見されたか否かを判定する。ステップ１０２での機能テストによりビット不良が発見された場合、テストはステップＳ１０４に移行する。ステップ１０２での機能テストによりビット不良が発見されなかった場合、テストはステップＳ１０５に移行する。
（ステップＳ１０４）ステップＳ１０１で入力されたアドレス信号ＡＤが示すアドレスを不良アドレスとして記録するとともに、不良ビットを記録する。この後、テストはステップＳ１０５に移行する。
（ステップＳ１０５）半導体メモリチップＳＭＣの全アドレスについて機能テストが完了したか否かを判定する。全アドレスについて機能テストが完了した場合、テストはステップＳ１０６に移行する。全アドレスについて機能テストが完了していない場合、テストはステップＳ１０１に移行する。すなわち、全アドレスについて機能テストが完了するまで、ステップＳ１０１〜Ｓ１０４がビット不良の有無に応じて繰り返し実施される。
（ステップＳ１０６）ステップＳ１０４で記録された不良アドレスを示すアドレス信号ＡＤを入力するとともに、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ０〜ＤＱ７を制御して、その不良アドレスのメモリセルＭＣに所望のデータ（例えば”０”）を書き込む。この後、テストはステップＳ１０７に移行する。
（ステップＳ１０７）テストモード信号ＴＭを高レベルに遷移させることで、半導体メモリチップＳＭＣの動作モードを通常モードからテストモードに移行させる。この後、テストはステップＳ１０８に移行する。
（ステップＳ１０８）ステップＳ１０４で記録された不良ビットのメモリセルＭＣが属するブロックを上位３ビットで示し、かつビット線ＢＬ（またはビット線／ＢＬ）を最下位ビットで示すテストモード用アドレス信号ＴＡＤを入力する。そして、パッドＶＤＤＢを介して、不良ビットのメモリセルＭＣにおけるトランジスタＱ２（またはトランジスタＱ３）の電気的特性をモニタ（測定・評価）する。この後、テストはステップＳ１０９に移行する。
（ステップＳ１０９）ステップＳ１０４で記録された全ての不良ビットについて特性評価が完了したか否かを判定する。全ての不良ビットについて特性評価が完了した場合、半導体メモリチップＳＭＣのテストは完了する。全ての不良ビットについて特性評価が完了していない場合、テストはステップＳ１０６に移行する。すなわち、全ての不良ビットについて特性評価が完了するまで、ステップＳ１０６〜Ｓ１０８が繰り返し実施される。
【００４２】
図１０は、第１実施形態におけるテストフローの別の例を示している。半導体メモリチップＳＭＣのプローブテストは、例えば、以下のステップＳ２０１〜Ｓ２０８で構成されてもよい。この例では、機能テストによるビット不良の発見毎に、ビット不良のメモリセルＭＣのトランジスタ特性が測定される。
（ステップＳ２０１）テスト対象のメモリセルＭＣ（８個）を示すアドレス信号ＡＤを入力する。なお、テストモード信号ＴＭは低レベルに固定されており、半導体メモリチップＳＭＣの動作モードは通常モードである。この後、テストはステップＳ２０２に移行する。
（ステップＳ２０２）チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ０〜ＤＱ７を制御して、テスト対象のメモリセルＭＣの機能テストを実施する。この後、テストはステップＳ２０３に移行する。
（ステップＳ２０３）ステップ２０２での機能テストによりビット不良が発見されたか否かを判定する。ステップ２０２での機能テストによりビット不良が発見された場合、テストはステップＳ２０４に移行する。ステップ２０２での機能テストによりビット不良が発見されなかった場合、テストはステップＳ２０８に移行する。
（ステップＳ２０４）チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、データ信号ＤＱ０〜ＤＱ７を制御して、ステップＳ２０１で入力されたアドレス信号ＡＤが示すアドレス（すなわち不良アドレス）のメモリセルＭＣに所望のデータ（例えば”０”）を書き込む。この後、テストはステップＳ２０５に移行する。
（ステップＳ２０５）テストモード信号ＴＭを高レベルに遷移させることで、半導体メモリチップＳＭＣの動作モードを通常モードからテストモードに移行させる。この後、テストはステップＳ２０６に移行する。
（ステップＳ２０６）ステップＳ２０２での機能テストにより発見されたビット不良のメモリセルＭＣが属するブロックを上位３ビットで示し、かつビット線ＢＬ（またはビット線／ＢＬ）を最下位ビットで示すテストモード用アドレス信号ＴＡＤを入力する。そして、パッドＶＤＤＢを介して、不良ビットのメモリセルＭＣ内のトランジスタＱ２（またはトランジスタＱ３）の電気的特性をモニタ（測定・評価）する。この後、テストはステップＳ２０７に移行する。
（ステップＳ２０７）テストモード信号ＴＭを低レベルに遷移させることで、半導体メモリチップＳＭＣの動作モードをテストモードから通常モードに移行させる。この後、テストはステップＳ２０８に移行する。
（ステップＳ２０８）半導体メモリチップＳＭＣの全アドレスについて機能テストが完了したか否かを判定する。全アドレスについて機能テストが完了した場合、半導体メモリチップＳＭＣのテストは完了する。全アドレスについて機能テストが完了していない場合、テストはステップＳ２０１に移行する。すなわち、全アドレスについて機能テストが完了するまで、ステップＳ２０１〜Ｓ２０７がビット不良の有無に応じて繰り返し実施される。
【００４３】
以上、第１実施形態では、半導体メモリチップＳＭＣのプローブテストにおいてビット不良が発見された場合に、ビット不良のメモリセルＭＣにおけるラッチ回路（ラッチ回路を構成するトランジスタＱ２、Ｑ３）の電気的特性を細かく精度よく測定できる。また、メモリセル用電源線ＶＤＤＡおよびメモリセル用接地線ＶＳＳＡは、半導体メモリチップＳＭＣ内の複数のメモリセルＭＣを除く回路に接続される電源線とは分離してそれぞれ設けられている。このため、トランジスタ特性の測定時に、複数のメモリセルＭＣを除く回路の動作が測定結果に与える影響を排除できる。従って、メモリセルＭＣ（トランジスタＱ２、Ｑ３）の電気的特性の測定精度を向上できる。
【００４４】
さらに、半導体メモリチップＳＭＣの動作モードに応じてトランジスタＰＴの機能を変更させることで、半導体メモリチップＳＭＣの回路規模を増大させることなく、簡易な回路構成でメモリセルＭＣ（トランジスタＱ２、Ｑ３）の電気的特性を精度よく測定できる。また、ワードドライバＷＤの駆動能力を変更できるため、メモリセルＭＣ（トランジスタＱ２、Ｑ３）の電気的特性の測定時に、メモリセルＭＣ内のトランジスタＱ４のオン抵抗を下げることができ、トランジスタ特性の測定精度を向上できる。
【００４５】
図１１および図１２は、本発明の半導体記憶装置の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第２実施形態の半導体メモリチップは、第１実施形態の制御回路ＣＴＬ１およびリード／ライト回路ＲＷＣ１に代えて、制御回路ＣＴＬ２およびリード／ライト回路ＲＷＣ２を有することを除いて、第１実施形態の半導体メモリチップＳＭＣと同一である。
【００４６】
図１１は、第２実施形態における制御回路ＣＴＬ２の詳細を示している。制御回路ＣＴＬ２は、制御信号生成回路ＣＳＧ０、ＣＳＧ２、メモリセルアレイＭＣＡのブロックＢＬＫｉ（ｉは０〜７の整数）に対応するＯＲゲートＯＧｉＡＰ、ＯＧｉＡＮ、ＯＧｉＢＰ、ＯＧｉＢＮを有している。制御信号生成回路ＣＳＧ２は、クロック信号ＣＫの立ち上がりエッジに同期して、テストモード信号ＴＭおよびテストモード用アドレス信号ＴＡＤをそれぞれラッチし、ラッチした信号と制御信号生成回路ＣＳＧ０からの列アドレス信号ＸＡＤに基づいて、ライトアンプイネーブル信号ＷｉＡＰＴ、ＷｉＡＮＴ、ＷｉＢＰＴ、ＷｉＢＮＴをそれぞれ生成する。具体的には、制御信号生成回路ＣＳＧ２は、ラッチしたテストモード信号ＴＭの活性化中に、ラッチしたテストモード用アドレス信号ＴＡＤの上位３ビットがブロックＢＬＫｉを示し、かつ最下位ビットがビット線ＢＬを示す場合、列アドレス信号ＸＡＤがコラムＣＯＬＡを示すときにライトアンプイネーブル信号ＷｉＡＰＴを活性化させ、列アドレス信号ＸＡＤがコラムＣＯＬＢを示すときにライトアンプイネーブル信号ＷｉＢＰＴを活性化させる。制御信号生成回路ＣＳＧ２は、ラッチしたテストモード信号ＴＭの活性化中に、ラッチしたテストモード用アドレス信号ＴＡＤの上位３ビットがブロックＢＬＫｉを示し、かつ最下位ビットがビット線／ＢＬを示す場合、列アドレス信号ＸＡＤがコラムＣＯＬＡを示すときにライトアンプイネーブル信号ＷｉＡＮＴを活性化させ、列アドレス信号ＸＡＤがコラムＣＯＬＢを示すときにライトアンプイネーブル信号ＷｉＢＮＴを活性化させる。
【００４７】
ＯＲゲートＯＧｉＡＰ（ＯＧｉＡＮ、ＯＧｉＢＰ、ＯＧｉＢＮ）は、制御信号生成回路ＣＳＧ２からのライトアンプイネーブル信号ＷｉＡＰＴ（ＷｉＡＮＴ、ＷｉＢＰＴ、ＷｉＢＮＴ）または制御信号生成回路ＣＳＧ０からのライトアンプイネーブル信号ＷｉＡＰ（ＷｉＡＮ、ＷｉＢＰ、ＷｉＢＮ）のいずれかが高レベルであるときに、ライトアンプイネーブル信号ＷｉＡＰａ（ＷｉＡＮａ、ＷｉＢＰａ、ＷｉＢＮａ）を活性化させる。
【００４８】
図１２は、第２実施形態におけるリード／ライト回路ＲＷＣ２の詳細を示している。リード／ライト回路ＲＷＣ２は、各ｐＭＯＳトランジスタＰＴ（プリチャージ回路）が接続される電源線およびゲートで受ける信号と、各ｎＭＯＳトランジスタＷＴ（ライトアンプ）が接続される接地線およびゲートで受ける信号とが異なることを除いて、第１実施形態のリード／ライト回路ＲＷＣ１と同一である。
【００４９】
各トランジスタＰＴは、対応するビット線ＢＬ（またはビット線／ＢＬ）と汎用電源線ＶＤＤとの間に接続されている。各トランジスタＰＴのゲートは、制御回路ＣＴＬ２からのプリチャージイネーブル信号／ＰＥを受けている。各トランジスタＷＴは、対応するビット線ＢＬ（またはビット線／ＢＬ）とライトアンプ用接地線ＶＳＳＢ（第３電源線）との間に接続されている。なお、第２実施形態では、第１実施形態とは反対に、メモリセル用接地線ＶＳＳＡが第１電源線として機能し、メモリセル用電源線ＶＤＤＡが第２電源線として機能する。ブロックＢＬＫｉのコラムＣＯＬＡのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＷＴのゲートは、制御回路ＣＴＬ２からのライトアンプイネーブル信号ＷｉＡＰａ（ＷｉＡＮａ）を受けている。ブロックＢＬＫｉのコラムＣＯＬＢのビット線ＢＬ（／ＢＬ）に接続されるトランジスタＷＴのゲートは、制御回路ＣＴＬ２からのライトアンプイネーブル信号ＷｉＢＰａ（ＷｉＢＮａ）を受けている。
【００５０】
なお、汎用接地線ＶＳＳ、メモリセル用接地線ＶＳＳＡおよびライトアンプ用接地線ＶＳＳＢは、半導体メモリチップ内で互いに分離して敷設されている。また、第２実施形態の半導体メモリチップは、ライトアンプ用接地線ＶＳＳＢに接続される接地端子ＶＳＳＢ（パッド）を有している。第２実施形態の半導体メモリチップをパッケージングする際には、例えば、接地端子ＶＳＳ、ＶＳＳＡ、ＶＤＤＢは、接地電圧供給用のパッケージピンに共通してワイヤボンディングされる。
【００５１】
図１３は、第２実施形態におけるトランジスタ特性測定の概要を示している。この例では、第１実施形態（図８）と同様に、前述のような構成の半導体メモリチップにおいて、プローブテストでの機能テストにより、ブロックＢＬＫ０のコラムＣＯＬＡのメモリセルＭＣにビット不良が発見された場合のトランジスタ特性測定を示している。トランジスタ特性測定は、ＬＳＩテスタ等の測定装置を用いて第１実施形態と同様に実施される。
【００５２】
まず、第１実施形態（図８）で説明した手順と同様の手順により、ビット不良のメモリセルＭＣにデータ”１”が書き込まれる。すなわち、ラッチ回路として機能するトランジスタＱ０〜Ｑ３のうちトランジスタＱ０、Ｑ３がオンする。
次に、測定装置により、テストモード信号ＴＭを高レベルに変化させる。これにより、半導体メモリチップＳＭＣの動作モードは通常モードからテストモードに移行する。そして、測定装置により、上位３ビットがブロックＢＬＫ０を示し、かつ最下位ビットがビット線ＢＬを示すテストモード用アドレス信号ＴＡＤを入力する。これにより、制御回路ＣＴＬ２内のライトアンプイネーブル信号Ｗ０ＡＰＴが活性化し、ライトアンプイネーブル信号Ｗ０ＡＰも活性化する。従って、複数のトランジスタＷＴのうち、ブロックＢＬＫ０のコラムＣＯＬＡのビット線ＢＬに接続されるトランジスタＷＴのみがオンする。これと同時に、測定装置により、ビット不良のメモリセルＭＣを含む８個のメモリセルＭＣを示すアドレス信号ＡＤ（最下位ビットはコラムＣＯＬＡを指定）を入力する。これにより、ビット不良のメモリセルＭＣに接続されるワード線ＷＬが活性化し、ビット不良のメモリセルＭＣ内のトランジスタＱ４がオンする。このメモリセルＭＣ内のトランジスタＱ０はオンしているため、ブロックＢＬＫ０のコラムＣＯＬＡについてのメモリセルＭＣ内のトランジスタＱ０、Ｑ４、ビット線ＢＬ、トランジスタＷＴを介したメモリセル用電源線ＶＤＤＡからライトアンプ用接地線ＶＳＳＢへの電流経路が形成される。
【００５３】
このような状態において、パッドＶＤＤＡに所望の供給電圧（中間電位でもよい）を測定装置から適宜入力して電流を測定することで、ビット不良のメモリセルＭＣにおけるトランジスタＱ０の電気的特性を精度よく測定できる。以上、第２実施形態でも、第１実施形態と同様の効果が得られる。
なお、第１および第２実施形態では、トランジスタＰＴ（プリチャージ回路）またはトランジスタＷＴ（ライトアンプ）のいずれかのみをテストモード時にオンさせる例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、図１４に示すように、第１実施形態のリード／ライト回路ＲＷＣ１（図５）における複数のトランジスタＰＴをプリチャージ回路ＰＣとしてビット線ＢＬ、／ＢＬの一端側（図の上側）に配置するとともに、第２実施形態のリード／ライト回路ＲＷＣ２（図１２）から複数のトランジスタＰＴを取り除いて構成されたリード／ライト回路ＲＷＣ３をビット線ＢＬ、／ＢＬの他端側（図の下側）に配置する。また、第１実施形態の制御回路ＣＴＬ１（図４）に、第２実施形態の制御回路ＣＴＬ２（図１１）内の制御信号生成回路ＣＳＧ２およびＯＲゲートＯＧｉＡＰ、ＯＧｉＡＮ、ＯＧｉＢＰ、ＯＧｉＢＮを加えて制御回路を構成する。なお、制御信号生成回路ＣＳＧ１、ＣＳＧ２に入力されるテストモード信号は、個別に設けられたテストモード端子からそれぞれ供給される。また、制御回路生成回路ＣＳＧ０に入力されるテストモード信号は、制御信号生成回路ＣＳＧ１、ＣＳＧ２に入力されるテストモード信号の論理和信号である。さらに、制御信号生成回路ＣＳＧ１、ＣＳＧ２に入力されるテストモード信号の論理積信号の活性化中に、ワードデコーダＷＤＥＣへの行アドレス信号ＹＡＤはマスクされる。
【００５４】
このような構成により、制御信号生成回路ＣＳＧ１、ＣＳＧ２にそれぞれ入力されるテストモード信号の双方を活性化させることで、ビット不良のメモリセルＭＣに対応するビット線ＢＬ（またはビット線／ＢＬ）に接続されるトランジスタＰＴおよびトランジスタＷＴを同時にオンさせることができる。このとき、ワードデコーダＷＤＥＣへの行アドレス信号ＹＡＤはマスクされるため、複数のワード線ＷＬのいずれも活性化されない。このため、同時にオンしているトランジスタＰＴ、ＷＴが接続されるビット線ＢＬ（またはビット線／ＢＬ）からメモリセルＭＣ側へのリーク電流を測定することができる。このリーク電流の測定結果を用いてトランジスタ特性の測定結果を補正することで、トランジスタ特性をより精度よく評価できる。
【００５５】
第１および第２実施形態では、テストモード時にオンするトランジスタＰＴまたはトランジスタＷＴが、ビット不良のメモリセルＭＣに対応するビット線ＢＬ、／ＢＬに接続される２個のトランジスタのいずれかである例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、テストモード時にオンするトランジスタＰＴまたはトランジスタＷＴは、ビット不良のメモリセルＭＣに対応するビット線ＢＬ、／ＢＬに接続される２個のトランジスタの双方であってもよい。この場合、トランジスタＰＴまたはトランジスタＷＴへの制御信号を簡素化できるため、制御回路を容易に構成できる。
【００５６】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体記憶装置の原理ブロック図である。
【図２】本発明の半導体記憶装置の第１実施形態を示すブロック図である。
【図３】第１実施形態におけるメモリセルの詳細を示す回路図である。
【図４】第１実施形態における制御回路の詳細を示すブロック図である。
【図５】第１実施形態におけるリード／ライト回路の詳細を示すブロック図である。
【図６】第１実施形態におけるワードデコーダの詳細を示すブロック図である。
【図７】第１実施形態におけるパッケージングの概要を示す説明図である。
【図８】第１実施形態におけるトランジスタ特性測定の概要を示す説明図である。
【図９】第１実施形態におけるテストフローの一例を示すフローチャートである。
【図１０】第１実施形態におけるテストフローの別の例を示すフローチャートである。
【図１１】第２実施形態における制御回路の詳細を示すブロック図である。
【図１２】第２実施形態におけるリード／ライト回路の詳細を示すブロック図である。
【図１３】第２実施形態におけるトランジスタ特性測定の概要を示す説明図である。
【図１４】第１および第２実施形態の変形例を示すブロック図である。
【符号の説明】
【００５８】
ＡＤ  アドレス信号
ＡＧ０ＡＰ〜ＡＧ７ＡＰ、ＡＧ０ＡＮ〜ＡＧ７ＡＮ  ＡＮＤゲート
ＡＧ０ＢＰ〜ＡＧ７ＢＰ、ＡＧ０ＢＮ〜ＡＧ７ＢＮ  ＡＮＤゲート
ＢＬ、／ＢＬ  ビット線
ＢＬＫ０〜ＢＬＫ７  ブロック
ＣＡ、／ＣＡ、ＣＢ、／ＣＢ  コラム選択信号
ＣＫ  クロック信号
ＣＯＬＡ、ＣＯＬＢ  コラム
ＣＳＧ０〜ＣＳＧ２  制御信号生成回路
ＣＳＷ  コラムスイッチ
ＣＴＬ、ＣＴＬ１、ＣＴＬ２  制御回路
ＤＣ  デコード回路
ＤＯＣ  データ出力回路
ＤＱ０〜ＤＱ７  データ信号
ＤＳＣ  データ記憶回路
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
Ｎ０、Ｎ１  接続ノード
ＯＥ  アウトプットイネーブル信号
ＯＧ０ＡＰ〜ＯＧ７ＡＰ、ＯＧ０ＡＮ〜ＯＧ７ＡＮ  ＯＲゲート
ＯＧ０ＢＰ〜ＯＧ７ＢＰ、ＯＧ０ＢＮ〜ＯＧ７ＢＮ  ＯＲゲート
ＰＣ  プリチャージ回路
Ｑ０、Ｑ１、ＰＴ  ｐＭＯＳトランジスタ
Ｑ２〜Ｑ５、ＷＴ  ｎＭＯＳトランジスタ
ＲＤＢ０〜ＲＤＢ７、／ＲＤＢ０〜／ＲＤＢ７  リードデータバス
ＲＷＣ１〜ＲＷＣ３  リード／ライト回路
ＳＡ  センスアンプ
ＳＥ  センスアンプイネーブル信号
ＳＭＣ  半導体メモリチップ
ＳＭＤ  半導体記憶装置
ＳＷ  スイッチ
ＴＡＤ  テストモード用アドレス信号
ＴＭ  テストモード信号
ＴＴ０、ＴＴ１  転送トランジスタ
ＶＤＤ  汎用電源線
ＶＤＤＡ  第１電源線、メモリセル用電源線
ＶＤＤＢ  第３電源線、プリチャージ回路用電源線
ＶＤＤＣ  ワードドライバ用電源線
ＶＳＳ  汎用接地線
ＶＳＳＡ  第２電源線、メモリセル用接地線
ＶＳＳＢ  ライトアンプ用接地線
Ｗ０ＡＰ〜Ｗ７ＡＰ、Ｗ０ＡＮ〜Ｗ７ＡＮ  ライトアンプイネーブル信号
Ｗ０ＡＰａ〜Ｗ７ＡＰａ、Ｗ０ＡＮａ〜Ｗ７ＡＮａ  ライトアンプイネーブル信号
Ｗ０ＢＰ〜Ｗ７ＢＰ、Ｗ０ＢＮ〜Ｗ７ＢＮ  ライトアンプイネーブル信号
Ｗ０ＢＰａ〜Ｗ７ＢＰａ、Ｗ０ＢＮａ〜Ｗ７ＢＮａ  ライトアンプイネーブル信号
ＷＤ  ワードドライバ
ＷＤＥＣ  ワードデコーダ
ＷＬ  ワード線
ＸＡＤ  列アドレス信号
ＹＡＤ  行アドレス信号
／ＣＥ  チップイネーブル信号
／ＤＳ  駆動信号
／Ｐ０ＡＰ〜／Ｐ７ＡＰ、／Ｐ０ＡＮ〜／Ｐ７ＡＮ  プリチャージイネーブル信号
／Ｐ０ＢＰ〜／Ｐ７ＢＰ、／Ｐ０ＢＮ〜／Ｐ７ＢＮ  プリチャージイネーブル信号
／ＰＥ  プリチャージイネーブル信号
／ＷＥ  ライトイネーブル信号
【図１】
2006216174.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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