(57)【要約】【課題】  微細化するＣＭＯＳ半導体集積回路におけるラッチアップ耐性を向上させる。【解決手段】  半導体基板１上にパターン化されたマスク層１１を形成する工程と、マスク層１１をマスクとし、半導体基板１の表面に対する垂線に対して所定の角度をもって入射する不純物イオン１２を半導体基板１に注入してＣＭＯＳ回路を構成するウエル２を形成する工程とを含み、不純物イオン注入は、半導体基板１に対して異なる方向から複数回行われる。これにより、レジストなどのマスク層１１による注入イオン１２の入射阻害に基づくシャドーイングを抑制することができ、ウエル端部に生じる不純物濃度不足による高抵抗層の発生をなくし、ラッチアップ耐性を改善することができる。また、その構成から明らかなように新たな工程を追加しないので製造コストを上昇させることがない。【選択図】  図１
2006120752.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記不純物イオン注入は、前記半導体基板に対して異なる方向から複数回行われることを特徴とするＣＭＯＳ半導体装置の製造方法。
【請求項２】
半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記不純物イオン注入は、前記半導体基板を連続回転させて行われることを特徴とするＣＭＯＳ半導体装置の製造方法。
【請求項３】
前記不純物イオン注入の方向は、前記半導体基板の中心に関して対称となるように行われる請求項１または２記載のＣＭＯＳ半導体装置の製造方法。
【請求項４】
前記不純物イオン注入は、注入回数をｎとして３６０°／ｎずつ等しい角度で前記半導体基板を回転させるごとに行う請求項３記載のＣＭＯＳ半導体装置の製造方法。
【請求項５】
半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対して垂直に不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含むＣＭＯＳ半導体装置の製造方法。
【請求項６】
半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記マスク層は、その厚さを前記ＣＭＯＳ回路が所定のラッチアップ耐性を持つように所定寸法以下に設定して形成することを特徴とするＣＭＯＳ半導体装置の製造方法。
【請求項７】
前記半導体基板の表面には絶縁膜からなる素子分離が形成され、前記不純物イオン注入は、不純物イオンが前記素子分離を貫通しその下の半導体基板に達するようなエネルギーで行う請求項１，２，３，４，５または６記載のＣＭＯＳ半導体装置の製造方法。
【請求項８】
前記ＣＭＯＳ回路はメモリー装置を含む請求項１，２，３，４，５，６または７記載のＣＭＯＳ半導体装置の製造方法。
【請求項９】
前記メモリー装置はＳＲＡＭである請求項８記載のＣＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ半導体集積回路のラッチアップ耐性を高めることのできる、ＣＭＯＳ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ構成を用いる半導体集積回路は、低消費電力でありまた動作電源電圧のマージンが広く動作温度及び雑音余裕度が大きいために現在では半導体集積回路に至るまで主要構成として広く使用されている。また素子パターンの微細化、高集積化が容易なために各種のメモリやゲートアレイもＣＭＯＳで構成されている。
【０００３】
図４は、ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ）とＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ）とで構成されるＣＭＯＳインバータの断面構造を示したものである。図４において、Ｎ型半導体基板１にはＰウエル２が形成され、半導体基板１上にゲート絶縁膜を介してゲート電極７，８が設けられる。また、半導体基板１にはＮＭＯＳのソース・ドレイン３、ＰＭＯＳのソース・ドレイン４、および半導体基板１に溝を形成しＳｉＯ2などの絶縁膜を埋め込んだ素子分離９が形成される。さらに５はＰウエル電位を取るためのＰ型高濃度拡散層、６は半導体基板電位を固定するためのＮ型高濃度拡散層である。インバータにおいて、ＶINはゲート電極７，８が短絡された入力端子であり、ＶOUTはＰＭＯＳ、ＮＭＯＳのソース・ドレインが接続された出力端子、ＶDDは電源端子、ＧＮＤは接地端子である。
【０００４】
以上のような構成のＣＭＯＳデバイスにおける問題点の一つとしてラッチアップ現象があげられ、ＣＭＯＳ半導体集積回路の場合、構造上避けられない現象である。図４に示したＣＭＯＳ構造では、点線で描かれているとおり、ＮＭＯＳのソース・ドレイン３、Ｐウエル２、Ｎ型半導体基板１で寄生ＮＰＮバイポーラトランジスタＴＲ１、ＰＭＯＳのソース・ドレイン４、Ｎ型半導体基板１、Ｐウエル２で寄生ＰＮＰバイポーラトランジスタＴＲ２ができ、この２個のトランジスタでＰＮＰＮ構造の寄生サイリスタを構成する。何らかの原因で寄生バイポーラトランジスタＴＲ１，ＴＲ２とＰウエル２と半導体基板１の抵抗Ｒ１，Ｒ２による寄生作用が大きくなると、ＴＲ１あるいはＴＲ２のベース・エミッタ間が順バイアスされて寄生サイリスタがターンオンしＣＭＯＳ回路の電源と接地の間に過大な電流が流れ続けることになる。寄生サイリスタは一度ＯＮになると、電源電圧を下げない限りＯＦＦにはならず、集積回路が誤動作を起こし、ある場合には半導体基板の一部や集積回路を構成するアルミニウム配線などが溶け出し、やがて素子の破壊に至る。こうしたラッチアップが起こる原因となるものとしてＶIN，ＶOUTなどからの外来雑音電流、基板リーク電流、ＭＯＳトランジスタ動作時のホットキャリヤによる基板電流などが考えられる。
【０００５】
最近のＣＭＯＳ集積回路はその寸法がますます微細化される方向にあり、上記のような寄生素子の影響を受けやすくなっており、回路設計においては考慮しなければならない問題である。構造の微細化が進むと例えば図４のＮＰＮ寄生バイポーラトランジスタＴＲ１のベース幅に相当するＰウエル領域が狭くなり、寄生トランジスタの作用が増加する。ＣＭＯＳ半導体集積回路でラッチアップが特に問題となり始めるのは、少なくとも０．２５μｍプロセス以下のプロセスで製造される微細ＣＭＯＳであると考えられる。この世代におけるウエル深さ（基板との接合位置）はおおよそ１〜２μｍであり、ウエル注入後の活性化熱処理は、０．１５μｍプロセス以上の世代においては、８５０℃程度の温度で、拡散炉を用いて１時間程度行うのが一般的であったが、最近の０．１３μｍ以下の微細トランジスタにおいては、ＭＯＳトランジスタの浅いＰＮ接合を維持するためにＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）による数十秒程度の短時間の活性化熱処理が行われている。
【０００６】
このようなラッチアップを防ぐ基本的な対策として従来から提案されている技術の第１は、ＰＭＯＳとＮＭＯＳの距離を離すことであり、寄生サイリスタを形成するＰＮＰ、ＮＰＮトランジスタ間の電気的経路をレイアウト上の工夫により遮断する。第２は、各ＭＯＳトランジスタを絶縁物で分離して、寄生サイリスタの形成を防止する方法である。しかしながらこれらの方法では、ＣＭＯＳ半導体集積回路の微細化には非常に不利である。また第３の技術としてはトランジスタ形成領域のウエルの下部に高濃度の不純物領域を設けると、ラッチアップ耐性向上に有効であることが知られているが、副作用としてサージ耐圧が劣化するという問題がある。その他の例としては、例えば特許文献１がある。これによると、素子分離領域であるフィールド絶縁物下に形成されたウエル部分、すなわちウエルエッジ部に不純物イオン注入し、不純物の濃度を濃くすることによって寄生トランジスタのゲインを下げ、ラッチアップ耐性を向上することができる。
【特許文献１】特開平１０−３２１８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、現実の微細ＣＭＯＳ集積回路の製造工程においてレトログレードウエル構造のようなウエル下部の不純物濃度を高くするような対策をとっているにもかかわらずなお、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などメモリーデバイスを搭載した半導体集積回路などではラッチアップ耐性が低い場合が見受けられ、従来考えられていない別の要因でラッチアップが解決されていないことが明らかになった。また、特許文献１の方法では特別なイオン注入マスク、ウエル注入に加えて追加イオン注入が必要であり、微細化の進むＣＭＯＳ半導体集積回路の製造には不適切な方法であるという問題があった。
【０００８】
ＣＭＯＳ半導体装置におけるラッチアップの原因として、半導体基板に対して斜めに入射する注入イオンの一部が厚いレジストなどのようなマスク層のシャドーイングによって阻止され、半導体基板の不純物が注入されない領域である「マスク層の影」領域がウエル領域の端部に形成されるが、この領域は後工程で熱処理し、不純物を拡散したとしてもその濃度が薄く抵抗が高いためであることが本発明者らの解析の結果明らかとなった。
【０００９】
シャドーイングについてさらに説明する。図５は面積の小さいウエル領域にイオン注入しウエルを形成する時の断面図を示すもので縦方向および横方向の寸法は１：１である。１は半導体基板、２はウエル、９は溝型素子分離である。最近の微細ＣＭＯＳ用ウエルは高加速エネルギーを用い、ＳｉＯ2などからなる深さ数百ｎｍの溝型素子分離領域９を通して不純物注入が行われるため、マスクとして用いるレジスト膜も平均約３μｍ〜４μｍ程度の厚さＨのものが使用される。ウエル注入のマスクとなるレジスト膜１１の開口幅Ｄあるいはウエル領域の寸法を約１μｍとすると図５の示すようにレジスト膜１１の開口断面は非常にアスペクト比が大きくなる（３以上）が、この状態で傾き７°でイオン注入すると、レジスト膜１１のシャドーイングにより注入イオン１２の一部が阻止されレジスト膜１１の影となった部分には不純物イオンがほとんど注入されない非注入領域１３が生ずる。この後、半導体集積回路が完成するまでに種々の高温熱処理が行われ注入不純物が活性化されるが、微細ＣＭＯＳでは先にも述べたように温度８５０℃〜１０５０℃、ソース・ドレイン活性熱処理も含めて合計１分程度しか熱処理されないので不純物は横方向に広がらず領域１３でウエル抵抗が上昇するのである。
【００１０】
図５はレジスト膜１１の開口の一辺が、注入イオン１２経路を含み半導体基板に垂直な面（以下注入イオン面という）に垂直に配置された場合であるが、一般にはレジスト膜開口の辺は図６に示すようにある角度（ツイスト角）φを持って配置される。この場合レジスト１１の膜厚をＨ、注入イオンのチルト角をθとすると、レジスト膜１１によるイオンの、開口の辺と垂直方向の影幅ｄ１，ｄ２は、
ｄ１＝Ｈ×ｔａｎθ×ｃｏｓφ
ｄ２＝Ｈ×ｔａｎθ×ｓｉｎφ
で計算される。図６の配置を上から見た図の例が図７であり、開口が方形をしたレジスト膜１１のパターンの場合を示している。図７に示す場合はツイスト角が４５°でないときは上式からレジスト膜１１による注入イオン２１の影領域２２の幅は辺によって異なることになる。レジスト膜１１のウエルパターンなどはその一辺が半導体基板（シリコン基板）のオリエンテーションフラット方向（例えば［０１１］方向）、またはノッチが存在する場合は半導体基板端部に形成されたノッチと基板中心を結ぶ線に垂直な方向に形成されるのが普通である。ここではこの場合のツイスト角を０°とする。
【００１１】
例えば、膜厚Ｈが２．８μｍのフォトレジストを用い、チルト角θが７°、ツイスト角φが２４°の１方向注入を行った場合、最大０．３１μｍのフォトレジスト影が発生する。最小ウエル注入幅Ｗが０．８２μｍのＳＲＡＭセルの場合、そのおよそ３１．５％の注入ドーズ量が損失し、結果的にウエル領域の濃度が低くなる。
【００１２】
したがって、この発明の目的は、特にますます微細化するＣＭＯＳ半導体集積回路におけるラッチアップ耐性を向上させると共に、工程を追加することがなく、コスト上昇を抑制できるＣＭＯＳ半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記目的を達成するためにこの発明の請求項１記載のＣＭＯＳ半導体装置の製造方法は、半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記不純物イオン注入は、前記半導体基板に対して異なる方向から複数回行われる。
【００１４】
請求項２記載のＣＭＯＳ半導体装置の製造方法は、半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記不純物イオン注入は、前記半導体基板を連続回転させて行われる。
【００１５】
請求項３記載のＣＭＯＳ半導体装置の製造方法は、請求項１または２記載のＣＭＯＳ半導体装置の製造方法において、前記不純物イオン注入の方向は、前記半導体基板の中心に関して対称となるように行われる。
【００１６】
請求項４記載のＣＭＯＳ半導体装置の製造方法は、請求項３記載のＣＭＯＳ半導体装置の製造方法において、前記不純物イオン注入は、注入回数をｎとして３６０°／ｎずつ等しい角度で前記半導体基板を回転させるごとに行う。
【００１７】
請求項５記載のＣＭＯＳ半導体装置の製造方法は、半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対して垂直に不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含む。
【００１８】
請求項６記載のＣＭＯＳ半導体装置の製造方法は、半導体基板上にパターン化されたマスク層を形成する工程と、前記マスク層をマスクとし、前記半導体基板の表面に対する垂線に対して所定の角度をもって入射する不純物イオンを前記半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成する工程とを含み、前記マスク層は、その厚さを前記ＣＭＯＳ回路が所定のラッチアップ耐性を持つように所定寸法以下に設定して形成する。
【００１９】
請求項７記載のＣＭＯＳ半導体装置の製造方法は、請求項１〜６の何れかに記載のＣＭＯＳ半導体装置の製造方法において、前記半導体基板の表面には絶縁膜からなる素子分離が形成され、前記不純物イオン注入は、不純物イオンが前記素子分離を貫通しその下の半導体基板に達するようなエネルギーで行う。
【００２０】
請求項８記載のＣＭＯＳ半導体装置の製造方法は、請求項１〜７の何れかに記載のＣＭＯＳ半導体装置の製造方法において、前記ＣＭＯＳ回路はメモリー装置を含む。
【００２１】
請求項９記載のＣＭＯＳ半導体装置の製造方法は、請求項８記載のＣＭＯＳ半導体装置の製造方法において、前記メモリー装置はＳＲＡＭである。
【発明の効果】
【００２２】
この発明の請求項１記載のＣＭＯＳ半導体装置の製造方法によれば、不純物イオン注入は、半導体基板に対して異なる方向から複数回行われるので、レジストなどのマスク層による注入イオンの入射阻害に基づくシャドーイングを抑制することができ、従来例で示した「マスク層の影」ができないように不純物を導入することができる。したがって微細化が進むＣＭＯＳ半導体集積回路において、ウエル端部に生じる不純物濃度不足による高抵抗層の発生をなくし、ラッチアップ耐性を改善することができる。また、その構成から明らかなように新たな工程を追加しないので製造コストを上昇させることがない。
【００２３】
この発明の請求項２記載のＣＭＯＳ半導体装置の製造方法によれば、不純物イオン注入は、半導体基板を連続回転させて行われるので、請求項１と同様の効果が得られる。
【００２４】
請求項３では、請求項１または２記載のＣＭＯＳ半導体装置の製造方法において、不純物イオン注入の方向は、半導体基板の中心に関して対称となるように行われることが好ましい。
【００２５】
請求項４では、請求項３記載のＣＭＯＳ半導体装置の製造方法において、不純物イオン注入は、注入回数をｎとして３６０°／ｎずつ等しい角度で半導体基板を回転させるごとに行うことが好ましい。
【００２６】
この発明の請求項５記載のＣＭＯＳ半導体装置の製造方法によれば、マスク層をマスクとし、半導体基板の表面に対して垂直に不純物イオンを半導体基板に注入してＣＭＯＳ回路を構成するウエルを形成するので、マスク層のパターン通りの領域に注入することができることで、請求項１と同様の効果が得られる。この方法は、注入イオンの半導体基板内部でのチャンネリングを問題にしない場合に有効である。
【００２７】
この発明の請求項６記載のＣＭＯＳ半導体装置の製造方法によれば、マスク層は、その厚さをＣＭＯＳ回路が所定のラッチアップ耐性を持つように所定寸法以下に設定して形成するので、マスク層の膜厚を減少させることによって、マスク層による入射イオンの影幅を減少させ、ウエル周辺部における不純物濃度の低下を回避できる。これにより、請求項１と同様の効果が得られる。
【００２８】
請求項７では、請求項１〜６の何れかに記載のＣＭＯＳ半導体装置の製造方法において、半導体基板の表面には絶縁膜からなる素子分離が形成され、不純物イオン注入は、不純物イオンが素子分離を貫通しその下の半導体基板に達するようなエネルギーで行うことが好ましい。
【００２９】
請求項８では、請求項１〜７の何れかに記載のＣＭＯＳ半導体装置の製造方法において、ＣＭＯＳ回路はメモリー装置を含むことが好ましい。
【００３０】
請求項９では、請求項８記載のＣＭＯＳ半導体装置の製造方法において、メモリー装置はＳＲＡＭである場合に顕著な効果を発揮する。
【発明を実施するための最良の形態】
【００３１】
本発明者はＳＲＡＭを搭載した微細ＣＭＯＳ集積回路においてラッチアップが発生する原因を解析した。その結果、ラッチアップ現象は、ＣＭＯＳ構成のＳＲＡＭメモリーセルアレイの回路ブロック周辺で多く発生していることを見いだした。特にメモリセル、およびその周辺部のウエルの面積あるいは寸法が小さい領域で発生している。このことからラッチアップの原因として、通常半導体基板表面に立てた垂線に対して一定の角度（以下チルト角という）７°でウエル注入する斜め注入イオンがマスクとなるレジスト膜にシャドーイングされ、面積の小さいウエル領域には所定の注入量に十分注入されていないため、ウエルの寄生抵抗が上昇したことが予想された。上記チルト角を有するイオン注入は半導体基板中でのイオンチャンネリングを防止するために普通行われるものである。本発明はこのような解析結果に基づいてなされたものである。
【００３２】
以下、本発明の第１の実施形態を図１および図２に基づいて説明する。図１は、本発明による第１の実施形態に基づくウエル注入の方法の概念を示す工程断面図である。なお、従来例と同一部分には同一符号を付して説明を省略する。
【００３３】
図１において、２はＳＲＡＭ回路におけるような面積あるいは寸法の小さいウエルである。本実施の形態においては、注入イオン１２のチルト角θが有限（例：７°）とし、方形の開口幅Ｄ（例：０．８μｍ）で厚さＨ＝３μｍ〜４μｍ（例：２．８μｍ）のレジスト膜１１をマスクとし、素子分離９を貫通してその下の半導体基板１の領域に到達するように高エネルギーでリンやボロンなど注入するのであるが、その場合、ウエルレジストパターンに対して複数方向から複数回注入するのである。特に中心対称になるような方向から各注入ごとに実質的に等しい注入量で行うことが望ましい。この注入はイオンビームを回転させてもできるが、チルト角を有するイオンビームを固定し半導体基板を、ウエルレジストパターンに対して中心対称になるよう複数回回転させて行うのが望ましい。図１の例ではある一つの断面を示しているが、断面で見ると、互いに１８０°回転した方向から注入していることになる。
【００３４】
基本的には、このようなイオン注入をウエル形成の時に行うと、有限のチルト角を有し一方向からのみ行ったときはレジスト膜１１によるシャドーイングでウエル２の端部に不純物量の少ない領域が生じてしまうのに対し、反対方向からの注入イオンが加わるのでレジスト膜１１によるシャドーイングを完全に除去することができる。従ってウエル２の領域に注入不純物の少ない領域が生じずウエル抵抗を低減することができ、これによってラッチアップを回避することが可能となる。イオン注入後は活性化熱処理を含めてゲート絶縁膜形成、ソース・ドレイン熱処理などの高温処理がウエル領域に自動的に施されるために不純物は均一に拡散し、最終的なウエルの不純物濃度分布はさらに対称性を増す。
【００３５】
図１は本発明によるイオン注入方法の概念を示すものであるが、具体的な注入方法をさらに説明する。図２は、本発明の第１の実施形態によるウエル注入を実施するときの半導体基板の回転方法を示す図である。この場合、半導体基板を４回回転させ有限のチルト角θを持って基板に対して中心対称（レジスト膜のウエルパターンに対して中心対称）となるようにイオン注入するときの基板の回転のさせ方を示している。円形は基板、その端部の三角形はノッチ、太い矢印はイオンビームの基板への入射方向を表す。面方位（１００）の半導体基板を使用した場合、Ｘ軸方向の結晶軸方向は［０１１］となり、Ｘ軸、Ｙ軸と平行な辺を有するレジスト膜のウエル開口が形成されているとする。また、基板の回転角はＸ軸にそって負の方向にイオンビームが向いているときに０°とする。
【００３６】
このような状態で図２（ａ）に示す注入方法では、まず０°でイオン注入し、次に基板を９０°右回転させて注入し、以下９０°ステップずつ右回転させながら４回注入する。このようにして基板に対して中心対称にイオン注入することができるのでウエル開口領域のすべての端部でレジスト膜によるシャドーイングが生じない。図２は４５°から始めて９０°ステップで回転し４回注入する場合であり、図２（ｃ）は２７°から始めて９０°ステップで回転し４回注入する場合である。（ａ）〜（ｃ）の基板回転は最初にどのような角度から開始してもよくその後等しい角度（＝３６０°／４）で回転させ４回注入するものである。ｎ回注入するときは３６０°／ｎの角度となる。また、図２（ｄ）のように６３°、１１７°、２４３°、２９７°というように不規則な角度で注入するが中心対称の回転になっている場合もシャドーイングの影響を除去でき、またウエル内抵抗分布の非対称性も改善できることは言うまでもない。（ｃ）（ｄ）の場合は基板入射イオンのチャンネリングばらつきによる影響も軽減できる。
【００３７】
図２に４種類の例を示したが基板に対して中心対称にイオン注入するのであればこれ以外の回転角度、４回以上の半導体基板回転回数もシャドーイングを防止し、ＣＭＯＳデバイスのラッチアップ耐性を向上するために可能であり、場合によっては複数回の基板回転の代わりに連続回転も可能である。これらによりラッチアップ以外の電気特性のばらつきも低減できる。
【００３８】
ＣＭＯＳのラッチアップを防止するウエルに対するイオン注入は他の方法も使用することができる。
【００３９】
図３は本発明の第２の実施形態に基づくウエル注入の方法の概念を示す工程断面図である。図３に示すように、半導体基板１表面に対して垂直な方向、すなわちチルト角０°でウエル２を形成するイオン注入を行う。このような方法は注入イオンの半導体基板１内部でのチャンネリングを問題にしない場合は非常に有効であって、レジスト膜１１によるシャドーイングは生じないので注入ドーズ損失はなく、レジスト膜１１のウエルパターン開口幅Ｄに忠実に、あるいはパターン通りの領域に注入することができ、また上記の実施の形態と比較して１回の注入をすれば足りる。なお、２回以上の複数回に分けて半導体基板を回転させながら行ってもよいことはもちろんであり、このようにすると注入設備に起因する角度誤差（例えば、設定角度０°が実質０°で無くきわめて小さい有限の角度を有する場合など）を打ち消すことができる。
【００４０】
本発明の第３の実施の形態について説明する。
【００４１】
本発明の第３の実施形態によるウエル形成方法は、ウエルを形成する注入イオンに所定のチルト角があるとき、半導体基板への入射イオンの障害となるレジスト膜の厚さＨを減少させるように調節することが特徴である。上記図６に示したレジスト膜による入射イオンの影幅ｄ１，ｄ２の式からわかるように、影幅はフォトレジスト膜厚Ｈに比例するのでレジスト膜厚Ｈを薄くすることで影の長さを短くすることができる。これを用いてＣＭＯＳ集積回路において所定のラッチアップ耐性が得られる程度にレジスト膜厚を薄く設定した後にウエルイオン注入するのである。その場合、注入イオンがレジスト膜を通過してウエルを形成しない半導体基板領域にも不純物が導入され、トランジスタなど素子特性のばらつきに寄与しない膜厚を設定する必要がある。
【００４２】
例えば、従来はレジスト膜厚を３μｍ〜４μｍ程度に設定していたが、Ｎ型ウエルをＰ+：６５０ｋｅＶで注入する場合、レジスト膜厚は、およそ１．３μｍ〜２．３μｍの間で設定するとよい。この場合注入イオンの飛程はレジスト膜の表面から深さ約１．１５μｍの位置にあり、レジスト膜を通過して半導体基板に侵入したリンの表面での濃度は最大ピーク濃度の１／２となる。また、Ｐ型ウエルをＢ+：２８０ｋｅＶで注入する場合のフォトレジスト膜厚もおよそ１．３μｍ〜２．３μｍの間で設定するとよい。この場合注入イオンの飛程はレジスト表面から深さ約１．１μｍの位置にあり、レジストを通過して半導体基板に侵入したボロンの表面での濃度はピーク濃度の約１／１０となる。基板に導入された不純物濃度がピーク濃度の最大１／２程度であれば素子特性にあまり影響を及ぼさない。このようにしてイオン注入マスクとなるレジスト膜厚を減少させることによってイオンの影幅を減少させウエル周辺部における不純物濃度の低下を回避でき、ウエル抵抗を低減させてラッチアップ耐性を向上させることができる。第１の実施形態と本実施形態を組み合わせてもよいことは言うまでもない。
【００４３】
最近の微細ＣＭＯＳ半導体集積回路では一般的にウエル領域の寸法もマスクとしてのレジスト膜厚よりも小さいことがしばしばあり、このようなウエル注入幅が狭い場合には従来の注入法を用いると、ウエル寸法と比較して入射イオンに対するレジスト影幅が占有する率が非常に大きくなる。これはレジスト影による注入ドーズ損失が全体のドーズ量に対して大きい割合を占めるので、レジスト影によるウエル抵抗上昇が顕著に現れるが、このような場合に本発明は特に有効である。ＳＲＡＭメモリセルはＣＭＯＳインバータ２個を含み、その入出力端子を互いに接続した構造からなっており、またその周辺部の駆動回路も微細なウエルから形成されている。したがって具体的には、最小ウエル注入幅が１μｍ以下であるような微細ＳＲＡＭセルなどを形成する場合に本発明の効果が顕著である。本発明は、すでに述べたようにレジスト膜に形成されたウエル注入パターン開口のアスペクト比が３以上になる時に特に効果を発揮する。
【産業上の利用可能性】
【００４４】
本発明に係るＣＭＯＳ半導体装置の製造方法は、微細化が進むＣＭＯＳ半導体集積回路において、ラッチアップ耐性を向上させたウエルを形成するに有益な方法である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に基づくウエル注入の方法の概念を示す工程断面図である。
【図２】本発明の第１の実施形態によるウエル注入を実施するときの半導体基板回転方法を示す図である。
【図３】本発明の第２の実施形態に基づくウエル注入の方法の概念を示す工程断面図である。
【図４】ＣＭＯＳインバータの断面構造図である。
【図５】従来のウエル注入方法とその問題点を示す工程断面図である。
【図６】チルト角およびツイスト角があるときのレジスト膜による影幅を説明する図である。
【図７】チルト角およびツイスト角があるときのレジスト膜による影幅を説明する平面図である。
【符号の説明】
【００４６】
１  Ｎ型半導体基板
２  Ｐウエル
３  ＮＭＯＳのソース・ドレイン
４  ＰＭＯＳのソース・ドレイン
５  ウエル電位を固定するＰ型高濃度拡散層
６  基板電位を固定するＮ型高濃度拡散層
７，８  ゲート電極
９  素子分離
１１  レジスト膜
１２，２１  注入イオン
１３  非注入領域
２２  注入イオンの影領域
【図１】
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【図２】
2006120752.tif 000004
【図３】
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【図４】
2006120752.tif 000006
【図５】
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【図６】
2006120752.tif 000008
【図７】
2006120752.tif 000009