(57)【要約】【課題】  シリアル伝送路に乗るノイズによる不具合等を防止できるデータ転送制御装置及びこれを含む電子機器を提供すること。【解決手段】  データ転送制御装置は、シリアルバスを介して受信したパケットの解析を行うリンクコントローラ１００と、インターフェース信号を生成してインターフェースバスに出力するインターフェース回路１１０と、リセット信号ＲＳＴをインターフェース回路１１０に出力するリセット信号出力回路３１２を含む。リンクコントローラ１００は、受信したパケットを解析して、同期信号生成指示情報（同期信号コード）を、受信したパケットが含んでいるか否かを判断する。リセット信号出力回路３１２は、受信したパケットが同期信号生成指示情報を含んでいると判断された場合に、リセット信号ＲＳＴをインターフェース回路１１０に出力する。【選択図】        図９
2006268260.tif 000002
【特許請求の範囲】
【請求項１】
データ転送を制御するデータ転送制御装置であって、
シリアルバスを介して受信したパケットの解析を行うリンクコントローラと、
同期信号を含むインターフェース信号を生成して、インターフェースバスに出力するインターフェース回路と、
前記インターフェース回路のリセット信号を前記インターフェース回路に出力するリセット信号出力回路とを含み、
前記リンクコントローラは、
前記シリアルバスを介して受信したパケットを解析して、前記同期信号の生成を前記インターフェース回路に指示する同期信号生成指示情報を、受信したパケットが含んでいるか否かを判断し、
前記リセット信号出力回路は、
受信したパケットが前記同期信号生成指示情報を含んでいると判断された場合に、前記リセット信号を前記インターフェース回路に出力することを特徴とするデータ転送制御装置。
【請求項２】
請求項１において、
前記シリアルバスを介して受信したパケットが、前記同期信号生成指示情報である同期信号コードを設定するための同期信号コードフィールドを含み、
前記リンクコントローラは、
前記シリアルバスを介して受信したパケットの前記同期信号コードフィールドを解析して、前記同期信号コードフィールドに、同期信号の生成を指示する同期信号コードが設定されているか否かを判断し、
前記リセット信号出力回路は、
受信したパケットの前記同期信号コードフィールドに、同期信号の生成を指示する同期信号コードが設定されていると判断された場合に、前記リセット信号を前記インターフェース回路に出力することを特徴とするデータ転送制御装置。
【請求項３】
請求項２において、
前記リンクコントローラは、
表示期間では、データフィールドにデータが設定された表示期間用のパケットを前記シリアルバスを介して受信し、非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットを前記シリアルバスを介して受信することを特徴とするデータ転送制御装置。
【請求項４】
請求項３において、
前記リンクコントローラは、
データフィールドにデータが設定された前記表示期間用のパケットを受信した場合には、パケットに設定された前記同期信号コードを含むヘッダと、パケットに設定されたデータとを前記インターフェース回路に出力し、
データフィールドにデータが設定されていない前記非表示期間用のパケットを受信した場合には、パケットに設定された前記同期信号コードを含むヘッダを前記インターフェース回路に出力することを特徴とするデータ転送制御装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記インターフェース回路から出力されるインターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報が設定される内部レジスタとを含み、
前記インターフェース回路は、
前記内部レジスタに設定された前記タイミング情報に基づいて、前記タイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号を生成することを特徴とするデータ転送制御装置。
【請求項６】
請求項５において、
前記シリアルバスを介して受信したパケットに基づいて、前記内部レジスタに前記タイミング情報が設定されることを特徴とするデータ転送制御装置。
【請求項７】
請求項６において、
前記リンクコントローラは、
前記内部レジスタに前記タイミング情報が設定された後に、データフィールドにデータが設定されたパケットを前記シリアルバスを介して受信し、
前記インターフェース回路は、
前記内部レジスタに設定された前記タイミング情報に従ったタイミングで、パケットに設定されたデータの信号と前記同期信号とを含む前記インターフェース信号を出力することを特徴とするデータ転送制御装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記シリアルバスを介して受信したパケットが書き込まれ、Ｎビットの信号と１ビットの信号を出力するパケットバッファを含み、
前記パケットバッファは、
受信したパケットが前記同期信号生成指示情報を含んでいると判断された場合に、前記１ビットの信号としてリセット指示信号を出力し、
前記リセット信号出力回路は、
前記パケットバッファから前記リセット指示信号が出力された場合に、前記リセット信号を前記インターフェース回路に出力することを特徴とするデータ転送制御装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記インターフェース回路は、前記同期信号を生成するためのカウンタを含み、
前記リセット信号により前記カウンタがリセットされることを特徴とするデータ転送制御装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記インターフェース回路は、
ＲＧＢインターフェース用のインターフェース信号を出力することを特徴とするデータ転送制御装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記シリアルバスの差動信号線を用いて、ホスト側データ転送制御装置との間でパケットの送受信を行うトランシーバを含むことを特徴とするデータ転送制御装置。
【請求項１２】
請求項１乃至１１のいずれかに記載のデータ転送制御装置と、
前記インターフェースバスを介して前記データ転送制御装置に接続される表示ドライバとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送制御装置及び電子機器に関する。
【背景技術】
【０００２】
近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
【０００３】
一般的な携帯電話は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、メインＬＣＤ（Liquid Crystal Display）やサブＬＣＤやカメラが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の基板と、第２の機器部分に設けられる第２の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
【０００４】
このような接続部でのシリアル転送を実現する手法としては次のような手法が考えられる。即ち第１の機器部分に設けられたホストデバイス（ＣＰＵ、ベースバンドエンジン等）がＲＧＢインターフェース信号などのインターフェース信号をホスト側のデータ転送制御装置に出力する。するとホスト側のデータ転送制御装置はこのインターフェース信号をパケット化して、第２の機器部分に設けられたターゲット側のデータ転送制御装置に送信する。そしてターゲット側のデータ転送制御装置は、受信したパケットに基づいてインターフェース信号を再生して、第２の機器部分に設けられたＬＣＤに出力する。
【０００５】
しかしながら、このような手法でシリアル転送を実現した場合に、シリアル伝送路に何らかのノイズが乗ると、パケット受信に悪影響を及ぼす。特にホストデバイスがＲＧＢインターフェース用の同期信号（垂直同期信号、水平同期信号）を出力し、この同期信号をターゲット側にて再生する場合には、シリアル伝送路にノイズが乗ることで、表示位置ずれなどの問題が生じることが判明した。
【特許文献１】特開２００１−２２２２４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、シリアル伝送路に乗るノイズによる不具合等を防止できるデータ転送制御装置及びこれを含む電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、データ転送を制御するデータ転送制御装置であって、シリアルバスを介して受信したパケットの解析を行うリンクコントローラと、同期信号を含むインターフェース信号を生成して、インターフェースバスに出力するインターフェース回路と、前記インターフェース回路のリセット信号を前記インターフェース回路に出力するリセット信号出力回路とを含み、前記リンクコントローラは、前記シリアルバスを介して受信したパケットを解析して、前記同期信号の生成を前記インターフェース回路に指示する同期信号生成指示情報を、受信したパケットが含んでいるか否かを判断し、前記リセット信号出力回路は、受信したパケットが前記同期信号生成指示情報を含んでいると判断された場合に、前記リセット信号を前記インターフェース回路に出力するデータ転送制御装置に関係する。
【０００８】
本発明によれば、シリアルバスを介して受信したパケットが、同期信号生成指示情報を含んでいると判断されると、リセット信号がインターフェース回路に出力され、インターフェース回路の一部又は全部がリセット（初期化）される。このようにすれば、シリアル伝送路のノイズによる不具合等が発生した場合にも、その不具合が継続してしまう事態を防止できる。
【０００９】
また本発明では、前記シリアルバスを介して受信したパケットが、前記同期信号生成指示情報である同期信号コードを設定するための同期信号コードフィールドを含み、前記リンクコントローラは、前記シリアルバスを介して受信したパケットの前記同期信号コードフィールドを解析して、前記同期信号コードフィールドに、同期信号の生成を指示する同期信号コードが設定されているか否かを判断し、前記リセット信号出力回路は、受信したパケットの前記同期信号コードフィールドに、同期信号の生成を指示する同期信号コードが設定されていると判断された場合に、前記リセット信号を前記インターフェース回路に出力するようにしてもよい。
【００１０】
このように、同期信号コードフィールドに同期信号が設定されたパケットを用いれば、この同期信号コードに基づいて、インターフェース信号に含まれる同期信号を生成できるようになる。従って、同期信号を簡素な処理で再生することが可能になる。
【００１１】
また本発明では、前記リンクコントローラは、表示期間では、データフィールドにデータが設定された表示期間用のパケットを前記シリアルバスを介して受信し、非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットを前記シリアルバスを介して受信するようにしてもよい。
【００１２】
このようにすれば、非表示期間においては、データフィールドにデータが設定されていない少ないデータ量のパケットが、シリアルバスを介して転送されるようになり、データ転送を効率化できる。
【００１３】
また本発明では、前記リンクコントローラは、データフィールドにデータが設定された前記表示期間用のパケットを受信した場合には、パケットに設定された前記同期信号コードを含むヘッダと、パケットに設定されたデータとを前記インターフェース回路に出力し、データフィールドにデータが設定されていない前記非表示期間用のパケットを受信した場合には、パケットに設定された前記同期信号コードを含むヘッダを前記インターフェース回路に出力するようにしてもよい。
【００１４】
このようにすれば、リンクコントローラとインターフェース回路との間でのデータ転送も効率化できる。
【００１５】
また本発明では、前記インターフェース回路から出力されるインターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報が設定される内部レジスタとを含み、前記インターフェース回路は、前記内部レジスタに設定された前記タイミング情報に基づいて、前記タイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号を生成するようにしてもよい。
【００１６】
このようにすれば、シリアルバスを介してインターフェース信号に関する詳細な情報を逐次受信しなくても、適正なタイミングで信号レベルが変化するインターフェース信号をタイミング情報に基づき生成できるようになる。従ってインターフェース信号の効率的な生成が可能になる。
【００１７】
また本発明では、前記シリアルバスを介して受信したパケットに基づいて、前記内部レジスタに前記タイミング情報が設定されるようにしてもよい。
【００１８】
このようにすれば、インターフェース信号の信号レベルの変化を詳細に規定するタイミング情報を、シリアルバスを介して効率的に受信することが可能になる。
【００１９】
また本発明では、前記リンクコントローラは、前記内部レジスタに前記タイミング情報が設定された後に、データフィールドにデータが設定されたパケットを前記シリアルバスを介して受信し、前記インターフェース回路は、前記内部レジスタに設定された前記タイミング情報に従ったタイミングで、パケットに設定されたデータの信号と前記同期信号とを含む前記インターフェース信号を出力するようにしてもよい。
【００２０】
このようにすれば、データ転送に先立ってタイミング情報が転送され、その後に、データフィールドにデータが設定されたパケットが転送されるようになる。従って、データフィールドにデータが設定されたパケットを転送する際の転送データ量を減らすことができ、シリアルバスを介したデータ転送の効率化を図れる。
【００２１】
また本発明では、前記シリアルバスを介して受信したパケットが書き込まれ、Ｎビットの信号と１ビットの信号を出力するパケットバッファを含み、前記パケットバッファは、受信したパケットが前記同期信号生成指示情報を含んでいると判断された場合に、前記１ビットの信号としてリセット指示信号を出力し、前記リセット信号出力回路は、前記パケットバッファから前記リセット指示信号が出力された場合に、前記リセット信号を前記インターフェース回路に出力するようにしてもよい。
【００２２】
このようにすれば、回路の大規模化や処理の繁雑化を最小限に抑えながら、シリアル伝送路のノイズにより発生した不具合が継続してしまう事態を防止できる。
【００２３】
また本発明では、前記インターフェース回路は、前記同期信号を生成するためのカウンタを含み、前記リセット信号により前記カウンタがリセットされるようにしてもよい。
【００２４】
また本発明では、前記インターフェース回路は、ＲＧＢインターフェース用のインターフェース信号を出力するものであってもよい。
【００２５】
また本発明では、前記シリアルバスの差動信号線を用いて、ホスト側データ転送制御装置との間でパケットの送受信を行うトランシーバを含むようにしてもよい。
【００２６】
また本発明は、上記のいずれかに記載のデータ転送制御装置と、前記インターフェースバスを介して前記データ転送制御装置に接続される表示ドライバとを含む電子機器に関係する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
１．システム構成
図１に本実施形態のデータ転送制御装置（データ転送制御回路）及びそのシステム構成例を示す。本実施形態では図１のホスト側、ターゲット側のデータ転送制御装置１０、３０を用いることで、いわゆるシステムバス、インターフェースバス間のブリッジ機能を実現している。
【００２９】
なおデータ転送制御装置１０、３０は図１の構成に限定されず、図１の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図１とは異なる回路ブロックを追加してもよい。例えばホスト側データ転送制御装置１０においてトランシーバ２０の構成を省略したり、ターゲット側データ転送制御装置３０においてトランシーバ４０の構成を省略してもよい。またデータ転送制御装置３０と表示ドライバ６は２チップ（半導体チップ）で構成してもよいが、１チップで構成することができる。例えばデータ転送制御装置３０をＩＰ(Intellectual Property）コアとして用いる場合には、表示ドライバ６の半導体チップにデータ転送制御装置３０を内蔵することができる。ホストデバイス５（システムデバイス）とデータ転送制御装置１０についても同様に１チップで構成することができる。
【００３０】
ホスト（ＴＸ）側データ転送制御装置１０とターゲット（ＲＸ）側データ転送制御装置３０は、差動信号(differntial signals）のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線（differntial signal lines）を電流駆動又は電圧駆動することによりパケットの送受信を行う。
【００３１】
ホスト側データ転送制御装置１０は、ホストデバイス５（ＣＰＵ、ベースバンドエンジン、表示コントローラ等）との間のインターフェース処理を行うインターフェース回路９２を含む。このインターフェース回路９２はシステムバス（ホストバス）を介してホストデバイス５に接続される。システムバスは、ＲＧＢインターフェースバスとして用いたり、ＭＰＵ(Micro Processor Unit）インターフェースバスとして用いることができる。ＲＧＢインターフェースバスとして用いる場合には、システムバスは、水平同期信号、垂直同期信号、クロック信号、データ信号などの信号線を含むことができる。ＭＰＵインターフェースバスとして用いる場合には、システムバスは、データ信号、リード信号、ライト信号、アドレス０信号（コマンド／パラメータ識別信号）、チップセレクト信号などの信号線を含むことができる。
【００３２】
ホスト側データ転送制御装置１０は、リンク層の処理を行うリンクコントローラ９０（リンク層回路）を含む。このリンクコントローラ９０は、シリアルバス（ＬＶＤＳ）を介してターゲット側データ転送制御装置３０に転送されるパケット（リクエストパケット、ストリームパケット等）を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ２０に指示する。
【００３３】
ホスト側データ転送制御装置１０は、物理層の処理等を行うトランシーバ２０（ＰＨＹ）を含む。このトランシーバ２０は、リンクコントローラ９０により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置３０に送信する。なおトランシーバ２０はターゲット側データ転送制御装置３０からのパケットの受信も行う。この場合にはリンクコントローラ９０が、受信したパケットを解析して、リンク層（トランザクション層）の処理を行う。
【００３４】
ターゲット側データ転送制御装置３０は、物理層の処理等を行うトランシーバ４０（ＰＨＹ）を含む。このトランシーバ４０は、シリアルバスを介してホスト側データ転送制御装置１０からのパケットを受信する。なおトランシーバ４０はホスト側データ転送制御装置１０へのパケットの送信も行う。この場合にはリンクコントローラ１００が、送信するパケットを生成し、生成したパケットの送信を指示する。
【００３５】
ターゲット側データ転送制御装置３０はリンクコントローラ１００（リンク層回路）を含む。このリンクコントローラ１００は、ホスト側データ転送制御装置１０からのパケットの受信処理を行い、受信したパケットを解析するリンク層（トランザクション層）の処理を行う。
【００３６】
ターゲット側データ転送制御装置３０は、表示パネル７（ＬＣＤ等）を駆動する表示ドライバ６（表示ドライバ回路）との間のインターフェース処理を行うインターフェース回路１１０を含む。このインターフェース回路１１０は、各種のインターフェース信号を生成して、インターフェースバスに出力する。このインターフェース回路１１０は、ＲＧＢインターフェース回路、ＭＰＵインターフェース回路、或いはシリアルインターフェース回路（広義には第１〜第Ｎのインターフェース回路）などを含むことができる。なおインターフェース回路１１０が、カメラデバイスやサブＬＣＤとの間のインターフェース処理を行うようにしてもよい。
【００３７】
なお以下では説明の簡素化のために、ホスト側のデータ転送制御装置１０がターゲット側のデータ転送制御装置３０にリクエストパケットを送信する場合の本実施形態の構成及び動作を説明するが、ターゲット側のデータ転送制御装置３０がホスト側のデータ転送制御装置１０にリクエストパケットを送信する場合の構成及び動作も同様である。
【００３８】
２．同期信号コード（同期信号生成指示情報）に基づく同期信号の生成
本実施形態では、差動信号（シングルエンド伝送でもよい）のシリアルバスを介してホスト側からターゲット側に送信されるパケットに同期信号生成指示情報を含ませている。この同期信号生成指示情報は、同期信号の生成をターゲット側のインターフェース回路１１０に指示する情報である。具体的には、シリアルバスを介してターゲット側が受信するパケットが、同期信号コードフィールドを含む。そしてこの同期信号コードフィールドに設定された同期信号コード（広義には同期信号生成指示情報）に基づいて、ターゲット側のインターフェース回路１１０が同期信号を生成してインターフェースバスに出力する。
【００３９】
図２に同期信号コードの例を示す。「０」（ＶＳ＝０、ＨＳ＝０）の同期信号コードは、パケットが同期信号を含まないことを意味する。即ちホスト側において同期信号（垂直同期信号、水平同期信号）が検出されていないため、ターゲット側において同期信号を出力する必要が無いことを示している。「１」（ＶＳ＝１、ＨＳ＝０）の同期信号コードは、パケットが垂直同期信号を含むことを意味する。即ちホスト側において垂直同期信号が検出されたため、ターゲット側において垂直同期信号を出力する必要があることを示している。「２」（ＶＳ＝０、ＨＳ＝１）の同期信号コードは、パケットが水平同期信号を含むことを意味する。即ちホスト側において水平同期信号が検出されたため、ターゲット側において水平同期信号を出力する必要があることを示している。「３」（ＶＳ＝１、ＨＳ＝１）の同期信号コードは、パケットが垂直同期信号と水平同期信号の両方を含むことを意味する。
【００４０】
図３に、ホストデバイス５が出力するインターフェース信号の例を示す。図３において、ＶＳＹＮＣは垂直同期信号であり、ＨＳＹＮＣは垂直同期信号である。またＤ［１７：０］はデータ信号（ＲＧＢデータ信号、画素データ信号）である。
【００４１】
図４（Ａ）に示すように、ホスト側のインターフェース回路９２は、ホストデバイス５から、図３に示すような同期信号ＶＳＹＮＣ、ＨＳＹＮＣ、データ信号Ｄ［１７：０］を受ける。
【００４２】
ホストデバイス５からＶＳＹＮＣ、ＨＳＹＮＣを受けたホスト側のインターフェース回路９２は、ＶＳＹＮＣ、ＨＳＹＮＣの検出処理を行う。そしてホスト側のリンクコントローラ９０は、この検出結果に基づいて、ホストデバイス５から受けた同期信号ＶＳＹＮＣ、ＨＳＹＮＣに対応した同期信号コードを、図４（Ａ）に示すようにパケット（ヘッダ）の同期信号コードフィールドに設定する。例えばＶＳＹＮＣが検出された場合には、ＶＳＹＮＣが検出されたことを示す同期信号コード（ＶＳ＝１、ＨＳ＝０）をパケットに設定する。またＨＳＹＮＣが検出された場合には、ＨＳＹＮＣが検出されたことを示す同期信号コード（ＶＳ＝０、ＨＳ＝１）をパケットに設定する。またＶＳＹＮＣ、ＨＳＹＮＣの両方が検出された場合には、ＶＳＹＮＣ、ＨＳＹＮＣの両方が検出されたことを示す同期信号コード（ＶＳ＝１、ＨＳ＝１）をパケットに設定する。更に、データ信号Ｄ［１７：０］が存在する表示期間においては、パケットのデータフィールドにＤ［１７：０］に対応したデータを設定する。そしてこのようにして生成されたパケットを、差動信号のシリアルバスを介してターゲット側データ転送制御装置３０に送信する。
【００４３】
ターゲット側のリンクコントローラ１００は、ホスト側から受信したパケットを解析し、パケットに設定された同期信号コードを検出する。そしてターゲット側のインターフェース回路１１０は、パケットに設定された同期信号コードが検出されると、検出された同期信号コードに基づいて、同期信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを生成してインターフェースバスに出力する。なおＦＰＦＲＡＭＥ、ＦＰＬＩＮＥは、各々、垂直同期信号、水平同期信号に相当する。またインターフェース回路１１０は、パケットのデータフィールドに設定されたデータに対応したデータ信号ＦＰＤＡＴ［１７：０］を、インターフェースバスに出力する。
【００４４】
より具体的には図５のＡ１、Ａ２では、受信したパケットＰＫ１、ＰＫ２やＰＫ１２、ＰＫ１３に含まれる同期信号コードはＶＳ＝１、ＨＳ＝１になっている。従ってこの場合には図５のＡ３、Ａ４に示すように信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを共にアクティブにして出力する。またＡ５で受信したパケットＰＫ３〜ＰＫ１１に含まれる同期信号コードはＶＳ＝０、ＨＳ＝１になっている。従ってこの場合にはＡ６に示すように、信号ＦＰＬＩＮＥだけを、パケットを受信する毎にアクティブにして出力する。
【００４５】
なお本実施形態では図４（Ａ）に示すように表示期間においては、ホスト側のリンクコントローラ９０が、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定された表示期間用のパケットを生成する。一方、図４（Ｂ）に示すように非表示期間においては、ホスト側のリンクコントローラ９０が、同期信号コードフィールドに同期信号コードが設定され、データフィールドにデータが設定されていない非表示期間用のパケットを生成する。
【００４６】
そしてターゲット側は、図４（Ａ）の表示期間では、データフィールドにデータが設定された表示期間用のパケットをホスト側データ転送装置１０から受信する。そして表示期間用のパケットを受信したリンクコントローラ１００は、パケットに設定された同期信号コードを含むヘッダと、パケットに設定されたデータとをインターフェース回路１１０に出力する。
【００４７】
一方、ターゲット側は、図４（Ｂ）の非表示期間では、データフィールドにデータが設定されていない非表示期間用のパケットをホスト側データ転送装置１０から受信する。そして非表示期間用のパケットを受信したリンクコントローラ１００は、パケットに設定された同期信号コードを含むヘッダを、インターフェース回路１１０に出力する。
【００４８】
このようにすれば、非表示期間においては、データフィールドにデータが設定されていないパケットがシリアルバスを介してホスト側からターゲット側に転送されるようになる。そしてこのようなデータフィールドにデータが設定されていないパケットは、そのビット数（バイト数）が少ないため、非表示期間でのシリアルバスのデータ転送効率を向上できる。従って、非表示期間においても同期信号コードを含むパケットを転送する手法を採用した場合にも、データ転送効率の低下を最小限に抑えることができる。
【００４９】
３．タイミング情報に基づくインターフェース信号の生成
本実施形態では、ターゲット（ＲＸ）側のインターフェース回路１１０が、予め設定されたタイミング情報に基づいて、インターフェース信号（インターフェース制御信号、データ信号）を自動生成することができる。
【００５０】
具体的には、ターゲット側のデータ転送制御装置３０の内部レジスタ３５０には、インターフェース回路１１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などが記憶される。即ち、内部レジスタ３５０には、インターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報などが記憶される。この場合、ホスト側のデータ転送制御装置１０の内部レジスタ２５０に記憶される情報のうちターゲット側に必要な情報が、シリアルバスを介してターゲット側に転送されて、ターゲット側の内部レジスタ３５０に書き込まれる。即ちターゲット側の内部レジスタ３５０はホスト側の内部レジスタ２５０のサブセット（シャドウレジスタ）になっている。そしてインターフェース回路１１０は、ターゲット側の内部レジスタ３５０に設定されたタイミング情報に基づいて、このタイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号（インターフェース制御信号、データ信号）を生成して出力する。
【００５１】
更に具体的には、ホストデバイス５は、データ転送に先だって、初期設定としてインターフェース信号のタイミング情報をホスト側の内部レジスタ２５０に設定する。そしてホストデバイス５は、ホスト側の内部レジスタ２５０に含まれるレジスタ転送スタートレジスタを用いて、レジスタ転送のスタートを指示する。すると、ホスト側の内部レジスタ２５０に書き込まれたインターフェース信号のタイミング情報が、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０にパケット転送される。そして転送されたタイミング情報は、ターゲット側の内部レジスタ３５０に書き込まれる。
【００５２】
このような初期設定の後、ホストデバイス５は、ホスト側の内部レジスタ２５０のポートライトレジスタにデータ（コマンド、パラメータ）を書き込む。すると、シリアルバスを介してホスト側データ転送制御装置１０からターゲット側データ転送制御装置３０に対して、データフィールドにデータが設定されたパケットが送信される。すると、インターフェース回路１１０は、ターゲット側の内部レジスタ３５０に設定されたタイミング情報に従ったタイミングで、パケットに設定されたデータの信号を含むインターフェース信号をインターフェースバスに出力する。
【００５３】
例えば比較例として次のような手法も考えられる。即ちホストデバイス５からのインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］を、ホスト側データ転送制御装置１０が、高い周波数（例えばピクセルクロックの２倍の周波数）のサンプリングクロックでサンプリングし、サンプリング結果情報をターゲット側のデータ転送制御装置３０に送信する。そして、サンプリング結果情報をターゲット側データ転送制御装置３０が再生することで、ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］と同様のインターフェース信号を表示ドライバ６に出力する。
【００５４】
しかしながら、この比較例の手法によると、ホスト側データ転送制御装置１０でのサンプリングクロックの周波数が高くなるため、消費電力が大きくなってしまう。またシリアルバスを介して転送されるデータの量（トラフィック量）も多くなってしまう。
【００５５】
これに対して本実施形態では、データ転送に先立ってタイミング情報を予め転送しておき、このタイミング情報に基づいてインターフェース回路１１０がインターフェース信号を自動生成する。従って、ホストデバイス５からのインターフェース信号ＶＳＹＮＣ、ＨＳＹＮＣ、Ｄ［１７：０］を高い周波数のサンプリングクロックでサンプリングする必要が無くなるため、低消費電力化を図れる。また、ホスト側からターゲット側にインターフェース信号に関する詳細な情報を逐次転送しなくても、適正なタイミングで信号レベルが変化するインターフェース信号を生成できる。従って、シリアルバスを介して転送されるデータの量も少なくでき、効率的なデータ転送を実現できる。
【００５６】
図６（Ａ）（Ｂ）に、インターフェース回路１１０（ＲＧＢインターフェース回路）により生成されるＲＧＢインターフェース信号の信号波形例を示す。図６（Ａ）（Ｂ）において、ＦＰＦＲＡＭＥは垂直同期信号、ＦＰＬＩＮＥは水平同期信号、ＦＰＤＡＴ［１７：０］はＲＧＢデータ信号、ＦＰＤＲＤＹはデータレディ信号、ＦＰＳＨＩＦＴはクロック信号（ピクセルクロック）である。
【００５７】
図６（Ａ）に示すように、信号ＦＰＦＲＡＭＥがアクティブになり、信号ＦＰＬＩＮＥが所与の回数だけアクティブになると、非表示期間（フロントポーチ）から表示期間に切り替わり、１ライン（１走査ライン）目のデータ信号ＦＰＤＡＴ［１７：０］が出力される。そして全てのラインのデータ信号が出力されると、表示期間から非表示期間（バックポーチ）に切り替わる。
【００５８】
図６（Ｂ）は、１ライン分のデータ信号が転送される様子を拡大して示した信号波形図である。１ライン分のデータ信号ＦＰＤＡＴＡ［１７：０］の各ビットは、信号ＦＰＤＲＤＹがアクティブになった後、クロック信号ＦＰＳＨＩＦＴの例えば立ち上がりエッジに同期して出力される。
【００５９】
本実施形態では、図６（Ａ）におけるｔ１＝ＶＴ、ｔ２＝ＶＰＷ、ｔ３＝ＶＤＰＳ、ｔ４＝ＶＤＰが、タイミング情報としてターゲット側の内部レジスタ３５０に設定される。また図６（Ｂ）におけるｔ２＝ＨＴ、ｔ３＝ＨＰＷ、ｔ４＝ＨＤＰＳ、ｔ５＝ＨＤＰが、タイミング情報として内部レジスタ３５０に設定される。
【００６０】
ここで図７に示すように、ＨＴ（Horizontal Total）は水平同期期間の長さである。ＨＤＰ（Horizontal Display Period）は水平同期期間における表示期間の長さである。ＨＤＰＳ（Horizontal Display Period Start position）は水平同期期間における表示期間の開始ポジションである。ＨＰＷ（Horizontal Pulse Width）は水平同期信号のパルス幅である。ＶＴ（Vertical Total）は垂直同期期間の長さである。ＶＤＰ（Vertical Display Period）は垂直同期期間における表示期間の長さである。ＶＤＰＳ（Vertical Display Period Start position）は垂直同期期間における表示期間の開始ポジションである。ＶＰＷ（Vertical Pulse Width）は垂直同期信号のパルス幅である。
【００６１】
本実施形態ではこれらのタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）が、初期設定時に、ホストデバイス５によりホスト側の内部レジスタ２５０に書き込まれる。その後、これらのタイミング情報がシリアルバスを介してターゲット側に送信され、ターゲット側の内部レジスタ３５０に書き込まれる。このようなタイミング情報を用いれば、図６（Ａ）（Ｂ）に示すようなＲＧＢインターフェース信号の自動生成を容易に実現できる。ここでＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷの全てを、任意な値に設定可能なタイミング情報として内部レジスタ３５０に記憶しておく必要はなく、これらの一部を固定値にしてもよい。例えばＨＰＷやＶＰＷを固定値にして、タイミング情報として内部レジスタ３５０に記憶しないようにしてもよい。
【００６２】
例えば図５において、ＶＳ＝１、ＨＳ＝１のパケットＰＫ１を受信すると、Ｂ１に示すようにＦＰＦＲＡＭＥをアクティブ（ローレベル）にする。そして、所定期間（図６（Ｂ）のｔ１）の経過後に、Ｂ２に示すようにＦＰＬＩＮＥをアクティブ（ローレベル）にする。その後、タイミング情報ＨＰＷの期間（図６（Ｂ）のｔ３）が経過すると、Ｂ３に示すようにＦＰＬＩＮＥを非アクティブ（ハイレベル）にする。
【００６３】
次に、ＶＳ＝１、ＨＳ＝１のパケットＰＫ２を受信し、タイミング情報ＨＴの期間（図６（Ｂ）のｔ２）が経過すると、Ｂ４に示すようにＦＰＬＩＮＥをアクティブにする。その後、タイミング情報ＨＰＷの期間が経過すると、Ｂ５に示すようにＦＰＬＩＮＥを非アクティブにする。
【００６４】
次に、ＶＳ＝０、ＨＳ＝１のパケットＰＫ３を受信し、Ｂ１のタイミングからタイミング情報ＶＰＷの期間（図６（Ａ）のｔ２）が経過すると、Ｂ６に示すようにＦＰＦＲＡＭＥを非アクティブ（ハイレベル）にする。またＢ２のタイミングからタイミング情報ＶＤＰＳの期間（図６（Ａ）のｔ３）が経過すると、Ｂ７に示すようにＦＰＬＩＮＥをアクティブにする。次に、Ｂ７のタイミングからタイミング情報ＨＰＷの期間が経過すると、Ｂ８に示すようにＦＰＬＩＮＥを非アクティブにする。またＢ７のタイミングからタイミング情報ＨＤＰＳ（図６（Ｂ）のｔ４）の期間が経過すると、Ｂ９に示すように１ライン目のデータ信号ＦＰＤＡＴの出力を開始する。
【００６５】
このように本実施形態では、ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥ、ＦＰＤＡＴの信号レベルの正確な変化タイミングについては、内部レジスタ３５０に設定されるタイミング情報（ＨＴ、ＨＤＰ、ＨＤＰＳ、ＨＰＷ、ＶＴ、ＶＤＰ、ＶＤＰＳ、ＶＰＷ）に基づいて調整する。即ちホスト側データ転送制御装置１０から、どの同期信号が変化したかを知らせる情報（同期信号コード）だけを受信し、同期信号やデータ信号を変化させる実際のタイミングについては、データ転送に先立って送られてきたタイミング情報に基づいて微調整する。このようにすれば、ホスト側において、ホストデバイス５からのインターフェース信号を高い周波数のクロックでサンプリングする必要がなくなるため、低消費電力化を図れる。またシリアルバスを介してホスト側からターゲット側に転送されるデータの量を減らすことができるため、データ転送を効率化できる。
【００６６】
４．データ転送制御装置の構成例
以上のような手法を用いれば、例えば携帯電話において、電話番号ボタン等が設けられた第１の機器部分と、ＬＣＤ（表示ドライバ）が設けられた第２の機器部分との間での効率的なシリアル転送を実現できる。
【００６７】
ところが、シリアルバスのシリアル伝送路にノイズが乗ると、不具合が生じることが判明した。このノイズは、携帯電話に他の携帯端末機を近づけることなどで生じる。例えば図８（Ａ）は、他の携帯端末を近づけない場合のシリアル伝送路の信号波形例であり、図８（Ｂ）は、他の携帯端末を近づけた場合のシリアル伝送路の信号波形例である。
【００６８】
図８（Ｂ）のようにノイズが乗ると、データ転送制御装置の内部回路（レシーバ回路等）が誤動作し、パケットを正常に受信できない状態になってしまう。特に図４（Ａ）（Ｂ）のようにシリアルバスを介して転送されるパケットが含む同期信号コードに基づきターゲット側が同期信号を生成する手法では、ノイズによる誤動作は深刻な問題になる。即ち図８（Ｂ）のノイズにより、データ転送制御装置３０のレシーバ回路等が誤動作し、これにより、同期信号を生成するインターフェース回路１１０が有するカウンタの誤動作やハングアップを招く。そして表示位置ずれなどが生じ、表示パネルの表示に悪影響を及ぼし、最悪の場合は表示不可能になる。
【００６９】
このような問題を解決するために本実施形態では、特定の周期でインターフェース回路１１０（ＲＧＢインターフェース回路）をリセット（初期化）する手法を採用している。具体的には同期信号コード（広義には同期信号生成指示情報）を受信する毎に、インターフェース回路１１０をリセットする。
【００７０】
このような本実施形態の手法を実現するデータ転送制御装置の構成例を図９に示す。なお図９の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図９とは異なる他の回路ブロックを追加してもよい。またパケットバッファ３０１、リセット信号出力回路３１２等は、リンクコントローラ１００の内部に設けてもよいし、外部に設けてもよい。
【００７１】
図９において、物理層のアナログ回路を含むトランシーバ４０は、シリアルバスの差動信号線を介してホスト側のデータ転送制御装置１０から送信されたパケット（データ）を受信する。またシリアルバスの差動信号線を介してホスト側のデータ転送制御装置１０に対してパケットを送信する。
【００７２】
図１０（Ａ）（Ｂ）にシリアルバスを介して転送されるパケットのフォーマット例を示す。なお、各パケットのフィールドの構成や配置は図１０（Ａ）（Ｂ）の例に限定されず、種々の変形実施が可能である。
【００７３】
図１０（Ａ）のリクエストパケット（ライトリクエストパケット、リードリクエストパケット）は、データ（パラメータ）等のライトやリードを要求するためのパケットである。このリクエストパケットは、応答要求、パケットタイプ、ラベル、リトライ、アドレスサイズ、データレングス、アドレス／コマンド、ＣＰ（パケット分割）、Ａ＋（アドレス自動更新）、Ａ＋サイズ（更新回数）、ポート番号、データ／パラメータ、ＣＲＣ（Cyclic Redundancy Check）のフィールドを有する。なおリードリクエストパケットの場合はデータフィールドを有しない。
【００７４】
図１０（Ｂ）のストリームパケットは、データ（パラメータ）のストリーム転送を行うためのパケットである。このストリーム転送は、送信側と受信側とで等時性を保ちつつ、高速且つ連続した転送を実現するデータ転送である。このストリームパケットは、パケットタイプ、ラベル、データレングス、アドレス／コマンド、同期信号コード、ポート番号、データ／パラメータ、ＣＲＣのフィールドを有する。同期信号コードの詳細は図２に示した通りである。
【００７５】
パケットバッファ３０１（ＲＧＢ用エラスティックバッファ）は、シリアルバスを介して受信したパケットが書き込まれる受信用のパケットバッファである。即ちシリアルバスを介して受信したパケットは、トランシーバ４０からリンクコントローラ１００に入力され、パケットバッファ３０１に書き込まれる。このパケットバッファ３０１は例えばＲＡＭやＦＩＦＯ（First In First Out）により構成できる。なおパケットバッファ３０１をリングバッファ構造にしたりダブルバッファ構成にすることも可能である。
【００７６】
パケット解析回路３１０は、シリアルバスを介して受信したパケットの解析を行う。具体的には受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。そして応答要求フィールドを解析して、応答要求が必要か否かを判断したり、パケットタイプフィールドを解析して、受信したパケットのタイプ（ライトリクエストパケット、リードリクエストパケット、ストリームパケット等）を判断する。またアドレスサイズフィールドを解析して、アドレス／コマンドフィールドに設定されるアドレスのサイズを判断する。更に同期信号コードフィールドを解析して、受信したパケットが、同期信号（垂直同期信号）の生成をインターフェース回路１１０に指示する同期信号コード（同期信号生成指示情報）を含んでいるか否かを判断する。即ち図２の同期信号コードの値が０なのか、或いは１、２、３なのかを判断する。そして同期信号コードの値が０である場合には、同期信号の生成を指示する同期信号コードをパケットが含んでいないと判断する。一方、同期信号コードの値が例えば１、２又は３（或いは１又は３）である場合には、同期信号（垂直同期信号）の生成を指示する同期信号コードをパケットが含んでいると判断する。
【００７７】
リセット信号出力回路３１２（リセット信号出力バッファ、リセット信号出力手段）は、インターフェース回路１１０のリセット信号ＲＳＴをインターフェース回路１１０に出力する回路である。このリセット信号出力回路３１２は、リセット信号を出力するためのバッファ回路などにより構成できる。或いは、リセット信号のパルス信号を発生するためのパルス発生回路などを含んでもよい。
【００７８】
本実施形態では、リセット信号出力回路３１２は、受信したパケットが同期信号生成指示情報を含んでいると判断された場合に、リセット信号ＲＳＴをインターフェース回路１１０に出力する。より具体的には、受信したパケットの同期信号コードフィールドに、同期信号の生成を指示する同期信号コードが設定されていると判断された場合に、図５のＣ１に示すようなリセット信号ＲＳＴをインターフェース回路１１０に出力する。そしてリセット信号ＲＳＴが入力されると、インターフェース回路１１０がリセット（初期化）される。具体的にはインターフェース回路１１０が含むカウンタ（ピクセルカウンタ、水平カウンタ）等がリセットされる。
【００７９】
なお、受信したパケットが同期信号生成情報（同期信号コード）を含んでいるか否かは、例えばパケット解析回路３１０によるパケット解析処理により判断できる。
【００８０】
また同期信号の生成をインターフェース回路１１０に指示する同期信号生成情報は、図２のような同期信号コードに限定されない。例えばパケットのヘッダの同期信号コードフィールド以外のフィールドに設定された情報を、同期信号生成情報として利用して、同期信号の生成指示を判断してもよい。或いは、パケットのデータ／パラメータフィールドに設定されたデータ／パラメータ（リセットコード）に基づいて、同期信号の生成指示を判断してもよい。
【００８１】
またリセット信号ＲＳＴは、図５のＣ１に示すように垂直同期信号のコード（垂直同期信号生成指示情報）を含んだパケットを受信した場合（ＶＳ＝１）に出力することが望ましい。しかしながら、水平同期信号のコード（水平同期信号生成指示情報）を含んだパケットを受信した場合（ＶＨ＝１）にＲＳＴを出力するようにしてもよい。
【００８２】
またリセット信号ＲＳＴは１ビットの信号でもよいが、２ビット以上の信号であってもよい。例えばリセット信号出力回路３１２は、垂直同期信号のコードを含んだパケットを受信した場合にアクティブになる第１のリセット信号と、水平同期信号のコードを含んだパケットを受信した場合にアクティブになる第２のリセット信号を出力するようにしてもよい。或いはリセット信号ＲＳＴはＮビット（例えば８ビット）のリセットコードであってもよい。この場合にはインターフェース回路１１０がリセットコードをデコードすることで、リセットを行うか否かを判断することになる。
【００８３】
トランザクションコントローラ３３０は、データ転送のトランザクション層に関する処理を行う。具体的には、リクエストパケット、ストリームパケット、レスポンスパケット、アクノリッジパケット等のパケットの転送制御を行い、複数のパケットにより構成されるトランザクションを制御する。またトランザクションコントローラ３３０は、リンクコントローラ１００内の各回路ブロックの全体的な制御を行う。
【００８４】
インターフェース回路１１０が含むエラスティックバッファ１１１は、リンクコントローラ１００から入力されるデータ（ＲＧＢデータ）のＦＩＦＯとして機能するバッファである。インターフェース回路１１０が含む信号ジェネレータ１１２は、リンクコントローラ１００からのデータ（ＲＧＢデータ）や、インターフェース情報（タイミング情報）などに基づいて、インターフェース信号（例えばＲＧＢインターフェース信号）を生成する。そして生成されたインターフェース信号はインターフェースバスを介して表示ドライバ６に出力される。
【００８５】
シリアル伝送路のノイズにより後段のターゲット側の内部回路に不具合が発生した場合、その不具合は意識的に修正しない限り持続してしまう。特に図１０（Ｂ）のようなストリームパケットを用いたストリーム転送では、後段のターゲット側から前段のホスト側に対して、不具合発生が起こったことを伝達する手段が無い。即ちストリーム転送ではターゲット側からホスト側にアクノリッジパケットは返信されず、ホスト側はストリームパケットを間断無くターゲット側に送信する。従って、後段のターゲット側は、シリアル伝送路のノイズによる不具合の発生を意識的に且つ周期的にチェックする必要がある。
【００８６】
しかしながら、このような不具合発生を意識的にチェックしようとすると、回路の大規模化や処理の繁雑化などの問題を招く。
【００８７】
この点、本実施形態によれば、後段のターゲット側は不具合の発生を意識する必要はなく、リセット信号出力回路３１２からのリセット信号ＲＳＴによりインターフェース回路１１０が自動的に且つ周期的にリセットされる。即ち、同期信号の生成を指示する同期信号コード（垂直同期信号のコード）を受信する毎に、インターフェース回路１１０がリセットされる。従って本実施形態によれば、回路の大規模化や処理の繁雑化を最小限に抑えながら、シリアル伝送路のノイズにより発生した不具合が継続してしまう事態を防止できる。従って、シリアル伝送路に乗ったノイズにより、表示パネルの表示に表示位置ずれなどの一瞬の不具合が発生したとしても、その一瞬の不具合の後、正常な表示動作に自律的に復帰できるようになる。
【００８８】
５．第１の変形例
図１１に本実施形態の第１の変形例を示す。この第１の変形例では、図９の構成に比べて、パケットバッファ３０１の構成が異なっている。
【００８９】
図１１のパケットバッファ３０１は、８ビット（広義にはＮビット。Ｎは整数又は２のべき乗で表される整数）の信号（データ信号）と、１ビットの信号を出力する。即ち図９のパケットバッファ３０１は８ビット（Ｎビット）の信号（データ信号）だけを出力していたが、図１１のパケットバッファ３０１は、この８ビットの信号に付加して１ビットの信号を出力する。別の言い方をすれば、図９のパケットバッファ３０１は８ビット（Ｎビット）で構成されているが、図１１のパケットバッファ３０１は９ビット（Ｎ＋１ビット）で構成されている。
【００９０】
そして図１１のパケットバッファ３０１は、受信したパケットが、同期信号の生成を指示する同期信号コード（同期信号生成指示情報）を含んでいると判断された場合に、この１ビットの信号としてリセット指示信号ＲＤＳを出力する。そしてリセット信号出力回路３１２は、パケットバッファ３０１からリセット指示信号ＲＤＳが出力された場合に、リセット信号ＲＳＴをインターフェース回路１１０に出力する。即ち信号ＲＤＳをリセット信号ＲＳＴとしてインターフェース回路１１０に出力する。つまりこの場合にはリセット信号出力回路３１２はバッファ回路により構成され、信号ＲＤＳをバッファリングしてリセット信号ＲＳＴとして出力する。
【００９１】
ここで、信号ＲＤＳは例えばパケット解析回路３１０によりセットすることができる。即ちパケット解析回路３１０は、受信したパケットを解析して、同期信号コード（ＶＳ＝１）が検出されると、パケットバッファ３０１の９ビット目に信号ＲＤＳをセットする。具体的には例えばＲＤＳ＝１にセットする。これにより図５のＣ１に示すようなリセット信号ＲＳＴをインターフェース回路１１０に出力できるようになる。
【００９２】
図１１の第１の変形例によれば、パケットバッファ３０１のビット数を増やすだけで、リセット信号ＲＳＴをインターフェース回路１１０に出力できる。従ってこの第１の変形例によれば、回路の大規模化や処理の繁雑化を最小限に抑えながら、シリアル伝送路のノイズにより発生した不具合が継続してしまう事態を防止できるようになる。
【００９３】
なお図１１の第１の変形例とは異なり、パケットバッファ３０１の出力を８ビット（Ｎビット）構成にして、８ビットのリセットコードをリセット信号ＲＳＴとしてインターフェース回路１１０に出力するようにしてもよい。
【００９４】
６．第２の変形例
図１２に本実施形態の第２の変形例を示す。この第２の変形例では、図９の構成に付加して、パケットバッファ３０２、３０３、パケット生成回路３２０、転送回路３４０、内部レジスタ３５０が設けられている。なおパケットバッファ３０２、３０３、転送回路３４０、内部レジスタ３５０は、リンクコントローラ１００の内部に設けてもよいし、外部に設けてもよい。
【００９５】
図１２においてパケットバッファ３０１は、ＲＧＢインターフェース用（ＲＧＢデータ）の受信用パケットバッファとして用いられる。一方、パケットバッファ３０２は、ＭＰＵインターフェース用やシリアルインターフェース用などの受信用パケットバッファとして用いられる。またパケットバッファ３０３は、ＭＰＵインターフェース用やシリアルインターフェース用などの送信用パケットバッファとして用いられる。
【００９６】
そして、トランシーバ４０からマルチプレクサ３０４（デマルチプレクサ）を介して受けたパケットの情報のうちＲＧＢインターフェース信号の情報（ＲＧＢデータ、ヘッダ）は、ＦＩＦＯとして機能するパケットバッファ３０１（ＲＧＢ用エラスティックバッファ）に入力され、インターフェース回路１１０（ＲＧＢインターフェース回路）に転送される。またトランシーバ４０からマルチプレクサ３０４を介して受けたＭＰＵインターフェース信号やシリアルインターフェース信号などの情報は、パケットバッファ３０２に入力され、インターフェース回路１１０（ＭＰＵインターフェース回路、シリアルインターフェース回路）や内部レジスタ３５０に転送される。なおインターフェース回路１１０や内部レジスタ３５０から受けたパケットの情報は、パケットバッファ３０３に入力され、マルチプレクサ３０４を介してトランシーバ４０に転送される。
【００９７】
パケット生成回路３２０は、シリアルバスを介して送信するパケット（ヘッダ）の生成を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成されたパケットは送信用のパケットバッファ３０３に書き込まれ、マルチプレクサ３０４を介してトランシーバ４０に転送される。
【００９８】
転送回路３４０はリンクコントローラ１００内での情報の転送を制御する。具体的にはパケットバッファ３０２に書き込まれた情報を、インターフェース回路１１０に転送したり、内部レジスタ３５０に転送する。またインターフェース回路１１０からの情報や、内部レジスタ３５０からの情報を、パケットバッファ３０３に転送する。
【００９９】
内部レジスタ３５０は各種の制御レジスタやステータスレジスタを含む。また内部レジスタ３５０は、インターフェース回路１１０から出力されるインターフェース信号の信号形式（出力フォーマット）を規定するためのインターフェース情報などを記憶する。具体的には、インターフェース信号の信号レベルの変化タイミングを特定するためのタイミング情報を記憶する。
【０１００】
この第２の変形例では、データ転送に先立って、タイミング情報が内部レジスタ３５０に書き込まれる。即ちタイミング情報を含むパケットをホスト側が送信し、そのパケットをトランシーバ４０が受信する。そして受信したパケットはマルチプレクサ３０４を介してパケットバッファ３０２に書き込まれる。そしてパケットバッファ３０２に書き込まれたパケットに含まれるタイミング情報は、転送回路３０４により内部レジスタ３５０に転送され、内部レジスタ３５０に書き込まれる。そしてこの内部レジスタ３５０に書き込まれたタイミング情報に基づいて、インターフェース回路１１０がインターフェース信号を自動生成する。従って、ホスト側データ転送制御装置１０は、ホストデバイス５からのインターフェース信号を高い周波数のサンプリングクロックでサンプリングする必要が無くなるため、低消費電力化を図れる。また、ホスト側からターゲット側にインターフェース信号に関する詳細な情報を逐次転送しなくても、適正なタイミングで信号レベルが変化するインターフェース信号を生成できる。従って、シリアルバスを介して転送されるデータの量も少なくでき、効率的なデータ転送を実現できる。
【０１０１】
７．インターフェース回路の詳細な構成例
図１３にインターフェース回路１１０の詳細な構成例を示す。リンクコントローラ１００から出力されたＲＧＢインターフェース信号の情報（ＲＧＢデータ、ヘッダ）は、インターフェース回路１１０に入力される。そしてＲＧＢデータは、ＦＩＦＯとして機能するエラスティックバッファ１１１に一時的に格納される。また信号ジェネレータ１１２により、垂直同期信号、水平同期信号、レディ信号、クロック信号、データ信号などのＲＧＢインターフェース信号が生成されて、ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥ、ＦＰＤＲＤＹ、ＦＰＳＨＩＦＴ、ＦＰＤＡＴ［１７：０］として表示ドライバ６に出力される。
【０１０２】
図１３に示すように信号ジェネレータ１１２は、データフォーマッタ１１４、ピクセルカウンタ１１６、水平カウンタ１１８、タイミングジェネレータ１２０を含む。なおこれらの一部を省略する構成にしてもよい。
【０１０３】
データフォーマッタ１１４（タイミングジェネレータ）は、リンクコントローラ１００からエラスティックバッファ１１１を介してＲＧＢデータの情報を受け、内部レジスタ３５０からタイミング情報（ＨＤＰＳ、ＨＤＰ等）を受ける。そしてピクセルカウンタ１１６でのカウント値に基づいて、図６（Ｂ）に示すように、ピクセルクロック信号であるＦＰＳＨＩＦＴに同期したデータ信号ＦＰＤＡＴ［１７：０］を生成して出力する。なおピクセルカウンタ１１６は、ＲＧＢデータの各画素データをサンプリングするためのピクセルクロック信号をカウントするカウンタである。また水平カウンタ１１８（ラインカウンタ、Ｈカウンタ）は、水平同期信号をカウントするカウンタである。
【０１０４】
タイミングジェネレータ１２０は、リンクコントローラ１００から同期信号コードを含んだヘッダ情報を受け、内部レジスタ３５０からタイミング情報（ＶＴ、ＶＰＷ、ＶＤＰＳ、ＶＤＰ、ＨＴ、ＨＰＷ等）を受ける。そしてピクセルカウンタ１１６でのカウント値と水平カウンタ１１８でのカウント値に基づいて、図６（Ａ）（Ｂ）に示すようなタイミングの垂直同期信号ＦＰＦＲＡＭＥ、水平同期信号ＦＰＬＩＮＥ等を生成して出力する。即ちこれらのカウント値やタイミング情報に基づくデコード処理を行って、ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥ等を生成する。
【０１０５】
本実施形態では図１３に示すように、同期信号ＦＰＦＲＡＭＥ、ＦＰＬＩＮＥを生成するためのピクセルカウンタ１１６、水平カウンタ１１８が、リセット信号出力回路３１２からのリセット信号ＲＳＴによりリセットされる。またデータフォーマッタ１１４、タイミングジェネレータ１２０もリセット信号ＲＳＴによりリセットされる。なおピクセルカウンタ１１６、水平カウンタ１１８だけをＲＳＴによりリセットするようにしてもよい。
【０１０６】
例えばピクセルカウンタ１１６、水平カウンタ１１８は垂直同期信号の周期や水平同期信号の周期で巡回している。従って、同期信号コード（垂直同期信号コード）が検出された時にこれらのカウンタをリセットしても問題は生じない。
【０１０７】
そして、シリアル伝送路のノイズにより不具合が発生したとしても、同期信号コードが検出された時にピクセルカウンタ１１６、水平カウンタ１１８をリセットすれば、上記不具合が継続してしまう事態を防止できる。従って、シリアル伝送路に乗るノイズにより、表示パネルの表示に表示位置ずれなどの一瞬の不具合が発生したとしても、その一瞬の不具合の後、正常な表示動作に自律的に復帰できるようになる。
【０１０８】
８．差動信号によるデータ転送方式
次に図１４を用いて本実施形態のシリアル転送手法について説明する。図１４においてＤＴＯ＋、ＤＴＯ−はホスト側（データ転送制御装置１０）がターゲット側（データ転送制御装置３０）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側がターゲット側に供給するクロックである。ホスト側はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１４では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２は（広義にはクロック生成回路）はホスト側に設けられ、ターゲット側には設けられていない。
【０１０９】
ＤＴＩ＋、ＤＴＩ−はターゲット側がホスト側に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側がホスト側に供給するストローブ（広義にはクロック）である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。
【０１１０】
ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（Differential Signal Lines）を例えば電流駆動（又は電圧駆動）することにより送信される。なお、より高速な転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。
【０１１１】
ホスト側のトランシーバ２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲット側のトランシーバ４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。
【０１１２】
ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。
【０１１３】
ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。
【０１１４】
９．電子機器
図１５に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置５０２、５１２、５１４、５２０、５３０を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話などを実現できる。但し本実施形態の電子機器は携帯電話には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。
【０１１５】
図１５に示すようにベースバンドエンジン５００に設けられたホスト側のデータ転送制御装置５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側のデータ転送制御装置５１２との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側のデータ転送制御装置５１４と、カメラインターフェース回路５２２を含むデータ転送制御装置５２０や、ＬＣＤインターフェース回路５３２を含むデータ転送制御装置５３０との間でも、本実施形態で説明したシリアル転送が行われる。なおベースバンドエンジン５００とアプリケーションエンジン５１０を同一のハードウェア（ＣＰＵ等）で実現してもよい。
【０１１６】
図１５の構成によれば、従来の電子機器に比べて、ＥＭＩノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話である場合には、携帯電話の接続部分（ヒンジ部分）に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。
【０１１７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（デバイス、同期信号生成指示情報等）と共に記載された用語（表示ドライバ、同期信号コード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１１８】
またデータ転送制御装置や電子機器の構成や動作も本実施形態で説明した構成や動作に限定に限定されず、種々の変形実施が可能である。例えば同期信号生成指示情報の態様又はその検出手法や、リセット信号の出力手法も、本実施形態で説明したものに限定されない。
【図面の簡単な説明】
【０１１９】
【図１】本実施形態のデータ転送制御装置及びそのシステム構成例。
【図２】同期信号コードの説明図。
【図３】ホストデバイスが出力するＲＧＢインターフェース信号の説明図。
【図４】図４（Ａ）（Ｂ）はパケットに同期信号コードを含ませる手法の説明図。
【図５】同期信号コードを用いてターゲット側が同期信号を生成する手法の説明図。
【図６】図６（Ａ）（Ｂ）はＲＧＢインターフェース信号の信号波形例。
【図７】タイミング情報の説明図。
【図８】図８（Ａ）（Ｂ）はシリアル伝送路に乗るノイズの説明図。
【図９】本実施形態のデータ転送制御装置の構成例。
【図１０】図１０（Ａ）（Ｂ）はパケットのフォーマット例。
【図１１】本実施形態の第１の変形例。
【図１２】本実施形態の第２の変形例。
【図１３】インターフェース回路の詳細な構成例。
【図１４】本実施形態のシリアル転送の説明図。
【図１５】電子機器の構成例。
【符号の説明】
【０１２０】
５  ホストデバイス、６  表示ドライバ、７  表示パネル、
１０  データ転送制御装置（ホスト側）、２０  トランシーバ、
３０  データ転送制御装置（ターゲット側）、４０  トランシーバ、
９０、１００  リンクコントローラ、９２、１１０  インターフェース回路、
１１１  エラスティックバッファ、１１２  信号ジェネレータ、
１１４  データフォーマッタ、１１６  ピクセルカウンタ、１１８  水平カウンタ、
１２０  タイミングジェネレータ、２５０  内部レジスタ、
３０１、３０２、３０３  パケットバッファ、３０４  マルチプレクサ、
３１０  パケット解析回路、３１２  リセット信号出力回路、
３２０  パケット生成回路、３３０  トランザクションコントローラ、
３４０  転送回路、３５０  内部レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図８】
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