(57)【要約】【課題】装置全体の立ち上げ時間を短縮することができる情報処理装置を提供する。【解決手段】ＤＭＡ制御部１１が、プログラム転送に際して、初期化処理が必要なデータ記憶部２，４があると判断した場合、主制御部１によるデータ記憶部２，４の初期化処理を待たずに、初期化処理が必要なデータ記憶部２，４に対する初期化処理を実行する。これにより、従来においては主制御部１がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部２，４）アクセスのための初期化処理をハードウェアで実行することで、主制御部１の初期化期間を無駄にすることなく周辺デバイス（例えば、各データ記憶部２，４）へのアクセス開始可能時間を短縮することができ、結果として装置全体の立ち上げ時間を短縮することができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１のデータ記憶部に記憶されている主制御部が実行する制御プログラムを、ＤＭＡ（Direct Memory Access）制御部の制御によって、前記主制御部による処理を介さずに前記第１のデータ記憶部に比べて読み書きのアクセス速度がより高速な第２のデータ記憶部にＤＭＡ転送する情報処理装置において、
前記ＤＭＡ制御部は、プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、この初期化判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段とを備える、
ことを特徴とする情報処理装置。
【請求項２】
前記ＤＭＡ制御部は、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域における前記制御プログラムの展開が終わるまで、前記主制御部による前記制御プログラムの読み込みを待機させる読み込み待機手段を備える、
ことを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記ＤＭＡ制御部は、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断するアクセス要求中断手段を備える、
ことを特徴とする請求項１記載の情報処理装置。
【請求項４】
前記ＤＭＡ制御部は、前記第１のデータ記憶部から前記第２のデータ記憶部への前記制御プログラムの転送を監視する転送監視手段と、この転送監視手段により前記制御プログラムの転送が完了したと判断した場合、前記主制御部からのアクセス要求を受け付けるアクセス制限解除手段とを備える、
ことを特徴とする請求項１記載の情報処理装置。
【請求項５】
第１のデータ記憶部に記憶されている主制御部が実行する制御プログラムを、前記主制御部による処理を介さずに前記第１のデータ記憶部に比べて読み書きのアクセス速度がより高速な第２のデータ記憶部にＤＭＡ（Direct Memory Access）転送するデータ転送制御装置において、
プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、
この初期化判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段と、
を備えることを特徴とするデータ転送制御装置。
【請求項６】
前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域における前記制御プログラムの展開が終わるまで、前記主制御部による前記制御プログラムの読み込みを待機させる読み込み待機手段を備える、
ことを特徴とする請求項５記載のデータ転送制御装置。
【請求項７】
前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断するアクセス要求中断手段を備える、
ことを特徴とする請求項５記載のデータ転送制御装置。
【請求項８】
前記第１のデータ記憶部から前記第２のデータ記憶部への前記制御プログラムの転送を監視する転送監視手段と、
この転送監視手段により前記制御プログラムの転送が完了したと判断した場合、前記主制御部からのアクセス要求を受け付けるアクセス制限解除手段と、
を備えることを特徴とする請求項５記載のデータ転送制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣ（Personal Computer）やプリンタなどの情報処理装置またはデータ転送制御装置に関する。
【背景技術】
【０００２】
ＰＣ（Personal Computer）やプリンタなどの情報処理装置において、その情報処理装置を動作させるプログラム（制御プログラム）は、通常、ＲＯＭ（Read Only Memory）やＨＤＤ（Hard Disk Drive）に格納されている。また、近年においては、制御プログラムを修正可能にするために、書き換え可能な不揮発性メモリ（フラッシュＲＯＭなど）に記憶することが多い。このような不揮発性メモリに記憶されている制御プログラムは、情報処理装置の電源が投入されると主制御部であるＣＰＵ（Central Processing Unit）により順次呼び出されて実行される。
【０００３】
ところで、不揮発性メモリは電源を切断しても情報が保持される反面、アクセス時間がＲＡＭ（Random Access Memory）にくらべて遅いため、高性能なＣＰＵに対しては性能を発揮できないことが多い。
【０００４】
そこで、ＣＰＵの実効速度を上げる目的で、初期段階で不揮発性メモリに格納されている制御プログラムを、ＣＰＵの指示（プログラム処理）により一旦ＲＡＭ等のデバイスに複製・展開して、ＲＡＭ上に展開された制御プログラムを実行することにより、高速化を図ることが行われている。また、このようなコピー展開は不揮発性メモリのアクセス性能の影響を受けるため、これを回避するために、不揮発性メモリ上の制御プログラムを圧縮して記憶し、ＲＡＭ上に伸長して展開するようにしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００２−２６８９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上述したような情報処理装置によれば、装置の電源ＯＦＦあるいはそれに近い省エネ待機状態からのＣＰＵ立ち上げ時には、プログラム処理によるＣＰＵの周辺デバイスアクセスのための初期化処理を待つ必要があり、電源投入から情報処理装置の機能が使用可能になるまでの時間が長いという問題がある。このようなＣＰＵ初期化期間は、ＣＰＵの種類にもよるが数十ｍｓの時間が必要になる場合もある。
【０００７】
なお、装置の電源ＯＦＦの際に制御プログラムが格納されたメモリを含むＣＰＵ周辺回路のみの電源を切らずに待機させることで応答速度を上げることも考えられるが、一部の回路と電源ユニット、電源ユニットの電圧変換ロスなどで少量ながらも電力を消費し続けることになるので、情報処理装置の省電力化が提唱されている今日においては、最良の解決策とは言えない。
【０００８】
本発明は、上記に鑑みてなされたものであって、装置全体の立ち上げ時間を短縮することができる情報処理装置またはデータ転送制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明の情報処理装置は、第１のデータ記憶部に記憶されている主制御部が実行する制御プログラムを、ＤＭＡ（Direct Memory Access）制御部の制御によって、前記主制御部による処理を介さずに前記第１のデータ記憶部に比べて読み書きのアクセス速度がより高速な第２のデータ記憶部にＤＭＡ転送する情報処理装置において、前記ＤＭＡ制御部は、プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、この初期化判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段とを備える。
【００１０】
また、請求項２にかかる発明は、請求項１記載の情報処理装置において、前記ＤＭＡ制御部は、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域における前記制御プログラムの展開が終わるまで、前記主制御部による前記制御プログラムの読み込みを待機させる読み込み待機手段を備える。
【００１１】
また、請求項３にかかる発明は、請求項１記載の情報処理装置において、前記ＤＭＡ制御部は、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断するアクセス要求中断手段を備える。
【００１２】
また、請求項４にかかる発明は、請求項１記載の情報処理装置において、前記ＤＭＡ制御部は、前記アクセス制限解除手段とを備える。
【００１３】
また、請求項５にかかる発明のデータ転送制御装置は、第１のデータ記憶部に記憶されている主制御部が実行する制御プログラムを、前記主制御部による処理を介さずに前記第１のデータ記憶部に比べて読み書きのアクセス速度がより高速な第２のデータ記憶部にＤＭＡ（Direct Memory Access）転送するデータ転送制御装置において、プログラム転送に際して前記各データ記憶部に対して初期化処理が必要か否かを判断する初期化判断手段と、この初期化判断手段により初期化処理が必要な前記データ記憶部があると判断した場合、前記主制御部による前記データ記憶部の初期化処理を待たずに、初期化処理が必要な前記データ記憶部に対する初期化処理を実行する初期化実行手段と、を備える。
【００１４】
また、請求項６にかかる発明は、請求項５記載のデータ転送制御装置において、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域における前記制御プログラムの展開が終わるまで、前記主制御部による前記制御プログラムの読み込みを待機させる読み込み待機手段を備える。
【００１５】
また、請求項７にかかる発明は、請求項５記載のデータ転送制御装置において、前記第１のデータ記憶部から前記第２のデータ記憶部へ前記制御プログラムを転送中に、前記制御プログラムの展開が終わっていない領域への前記主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断するアクセス要求中断手段を備える。
【００１６】
また、請求項８にかかる発明は、請求項５記載のデータ転送制御装置において、前記第１のデータ記憶部から前記第２のデータ記憶部への前記制御プログラムの転送を監視する転送監視手段と、この転送監視手段により前記制御プログラムの転送が完了したと判断した場合、前記主制御部からのアクセス要求を受け付けるアクセス制限解除手段と、を備える。
【発明の効果】
【００１７】
請求項１にかかる発明によれば、ＤＭＡ制御部が、プログラム転送に際して、初期化処理が必要なデータ記憶部があると判断した場合、主制御部によるデータ記憶部の初期化処理を待たずに、初期化処理が必要なデータ記憶部に対する初期化処理を実行する。これにより、従来においては主制御部がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部）アクセスのための初期化処理をハードウェアで実行することで、主制御部の初期化期間を無駄にすることなく周辺デバイスへのアクセス開始可能時間を短縮することができ、結果として装置全体の立ち上げ時間を短縮することができる。
【００１８】
また、請求項２にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域への主制御部からのアクセス要求があった場合、当該領域における制御プログラムの展開が終わるまで、主制御部による制御プログラムの読み込みを待機させる。これにより、装置の電源ＯＮ時のように主制御部の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早く主制御部の初期化が終了する場合に、第２のデータ記憶部上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００１９】
また、請求項３にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域への主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断する。これにより、装置の電源ＯＮ時のように主制御部の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早く主制御部の初期化が終了する場合に、第２のデータ記憶部上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００２０】
また、請求項４にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部への制御プログラムの転送を監視し、制御プログラムの転送が完了したと判断した場合、主制御部からのアクセス要求を受け付ける、これにより、必要な量のみプログラム転送を実行し、主制御部から第２のデータ記憶部へ自由にアクセス開始できるまでの期間を最短にすることができ、装置の立ち上げ時間短縮を実現することができる。
【００２１】
また、請求項５にかかる発明によれば、ＤＭＡ制御部が、プログラム転送に際して、初期化処理が必要なデータ記憶部があると判断した場合、主制御部によるデータ記憶部の初期化処理を待たずに、初期化処理が必要なデータ記憶部に対する初期化処理を実行する。これにより、従来においては主制御部がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部）アクセスのための初期化処理をハードウェアで実行することで、主制御部の初期化期間を無駄にすることなく周辺デバイスへのアクセス開始可能時間を短縮することができ、結果としてデータ転送制御装置を搭載した情報処理装置全体の立ち上げ時間を短縮することができる。
【００２２】
また、請求項６にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域への主制御部からのアクセス要求があった場合、当該領域における制御プログラムの展開が終わるまで、主制御部による制御プログラムの読み込みを待機させる。これにより、装置の電源ＯＮ時のように主制御部の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早く主制御部の初期化が終了する場合に、第２のデータ記憶部上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００２３】
また、請求項７にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域への主制御部からのアクセス要求があった場合、当該領域へのアクセス要求を中断する。これにより、装置の電源ＯＮ時のように主制御部の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早く主制御部の初期化が終了する場合に、第２のデータ記憶部上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００２４】
また、請求項８にかかる発明によれば、第１のデータ記憶部から第２のデータ記憶部への制御プログラムの転送を監視し、制御プログラムの転送が完了したと判断した場合、主制御部からのアクセス要求を受け付ける、これにより、必要な量のみプログラム転送を実行し、主制御部から第２のデータ記憶部へ自由にアクセス開始できるまでの期間を最短にすることができ、データ転送制御装置を搭載した情報処理の立ち上げ時間短縮を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照して、この発明にかかる情報処理装置の最良な実施の形態を詳細に説明する。本実施の形態は、情報処理装置としてパーソナルコンピュータを適用した一例である。
【００２６】
［第１の実施の形態］
本発明の第１の実施の形態を図１ないし図４に基づいて説明する。
【００２７】
図１は、本発明の第１の実施の形態にかかる情報処理装置１００の構成を示すブロック図である。図１に示すように、情報処理装置１００は、この情報処理装置１００の動作制御を行う主制御部であるＣＰＵ（Central Processing Unit：中央処理装置）１を備えている。このＣＰＵ１には、ＣＰＵ１が実行する制御プログラムを記憶したＮＶＲＡＭ（Non-volatile RAM：不揮発性ＲＡＭ）２に対するアクセスを制御するＮＶＲＡＭアクセス制御部３と、ＣＰＵ１のワークエリア等を構成するためのＲＡＭ（Random Access Memory）４に対するアクセスを制御するＲＡＭアクセス制御部５とがアドレス／データバス６を介して接続されている。
【００２８】
このようなＣＰＵ１には、ＯＳ（Operating System）、ＯＳ上で走る種々のアプリケーションプログラム、ワークデータ、ファイルデータ、画情報データなどの種々のデータを記憶するＨＤＤ（Hard Disk Drive）７がＨＤＤアクセス制御部８を介して接続されている。
【００２９】
また、ＣＰＵ１には、ＨＯＳＴ Ｉ／Ｆ制御部９及び画像出力制御部１０が接続されている。ＨＯＳＴ Ｉ／Ｆ制御部９は、情報処理装置１００をＨＯＳＴ ＰＣ２００に接続し、ＨＯＳＴ ＰＣ２００との間での各種のデータの送受信を行う。画像出力制御部１０は、印刷装置３００を接続し、印刷装置３００へ印刷ジョブデータ等の送信や、印刷装置３００より印刷結果情報の受信等の動作を行う。
【００３０】
加えて、ＣＰＵ１には、ＤＭＡ（Direct Memory Access）制御部１１がアドレス／データバス６を介して接続されている。ＮＶＲＡＭ２とＲＡＭ４とは、ＤＭＡ制御部１１の制御によって、ＣＰＵ１を介さずにアドレス／データバス６を介して直接データをやりとりすることが可能になっている。ここで、ＤＭＡ制御部１１は、本発明におけるＤＭＡ制御部、データ転送制御装置である。
【００３１】
ここで、このような構成の情報処理装置１００における電源投入後のプログラムロードにかかる処理動作について図２を参照しつつ説明する。
【００３２】
情報処理装置１００に電源が投入されると、図２に示すように、ＣＰＵ１は、ＮＶＲＡＭアクセス制御部３を介してＮＶＲＡＭ２の予め定められたアドレスにアクセスし、ＮＶＲＡＭ２に格納されている制御プログラムをロードして実行する。ここで、初期に実行される制御プログラムの処理内容は、情報処理装置１００の状態や動作モードの読み込みと、ＲＡＭアクセス制御部５、ＨＤＤアクセス制御部８、ＨＯＳＴ Ｉ／Ｆ制御部９、画像出力制御部１０などの周辺デバイスアクセスのための初期化処理である。
【００３３】
一方、ＣＰＵ１の初期化処理の間において、図２に示すように、ＣＰＵ１からのＮＶＲＡＭ２に対するデータ読み込みとは別に、ＤＭＡ制御部１１の制御によって第１のデータ記憶部であるＮＶＲＡＭ２から読み書きのアクセス速度が高速な第２のデータ記憶部であるＲＡＭ４へと制御プログラムを転送する。制御プログラムの転送の開始は、ＣＰＵ１によるソフトウェアの処理命令を待つのではなく、ＤＭＡ制御部１１の動作が可能な状態になれば、予め定められた手順によりハードウェアで自動的に開始する。
【００３４】
ここで、ＮＶＲＡＭ２の種類によっては、初期化コマンドあるいは読み出しコマンドの発行が必要なものがある。そこで、本実施の形態においては、ＤＭＡ制御部１１が、予め定められた手順に従い初期化処理あるいはコマンド発行処理を実行することにより、読み出し開始準備を自動実行する。このようにして初期化が終了した後、ＮＶＲＡＭ２に格納された制御プログラムの読み出し処理を行い、制御プログラムの転送準備を進める。
【００３５】
図３は、ＮＶＲＡＭ２にかかる制御プログラムの転送処理の流れを示すフローチャートである。図３に示すように、ＤＭＡ制御部１１は、まずステップＳ１において、ＮＶＲＡＭ２が初期化処理を必要としているか否かを判定する。ＮＶＲＡＭ２が初期化処理を必要としていると判定した場合には（ステップＳ１のＹ：初期化判断手段）、予め定められた手順に従い初期化処理を実行する（ステップＳ２：初期化実行手段）。その後、ＮＶＲＡＭ２の初期化が終了したことを確認すると（ステップＳ３のＹ）、ＮＶＲＡＭ２からプログラムデータを読み出し（ステップＳ４）、ＲＡＭ４へと転送する（ステップＳ５）。そして、ＤＭＡ制御部１１は、全てのプログラムデータの転送終了を確認すると（ステップＳ６のＹ）、転送処理を終了する。なお、ＮＶＲＡＭ２が初期化処理を必要としていないと判定した場合には（ステップＳ１のＮ）、そのままＮＶＲＡＭ２からプログラムデータを読み出し（ステップＳ４）、ＲＡＭ４へと転送する（ステップＳ５）。
【００３６】
ところで、ＲＡＭ４の種類によってはアクセスタイミングなどの動作モード設定のため初期化コマンドが必要なものもある。このようなＲＡＭ４を使用する場合は、ＣＰＵ１によるＲＡＭ４の初期化処理を待たずに、ＤＭＡ制御部１１が予め定められたＲＡＭ４の初期化コマンドを発行して書き込み可能な状態にする。この間、ＮＶＲＡＭ２からは先行して読み出し処理を行い、ＲＡＭ４の初期化処理（書き込みアクセス準備）が終了し次第、データ転送可能な準備を実行する。
【００３７】
図４は、ＲＡＭ４にかかる制御プログラムの転送処理の流れを示すフローチャートである。図４に示すように、ＤＭＡ制御部１１は、まずステップＳ１１において、ＲＡＭ４が初期化処理を必要としているか否かを判定する。ＲＡＭ４が初期化処理を必要としていると判定した場合には（ステップＳ１１のＹ：初期化判断手段）、予め定められた手順に従い初期化処理を実行する（ステップＳ１２：初期化実行手段）。その後、ＲＡＭ４の初期化が終了したことを確認すると（ステップＳ１３のＹ）、ＮＶＲＡＭ２からプログラムデータを受信し（ステップＳ１４）、データを書き込む（ステップＳ１５）。そして、ＤＭＡ制御部１１は、全てのプログラムデータの書き込み終了を確認すると（ステップＳ１６のＹ）、転送処理を終了する。なお、ＲＡＭ４が初期化処理を必要としていないと判定した場合には（ステップＳ１１のＮ）、そのままＮＶＲＡＭ２からの読み出されたプログラムデータが転送されてきた場合にＲＡＭ４への書き込み処理を行い（ステップＳ１５）、ＣＰＵ１のプログラムデータ読み出しに備える。
【００３８】
このようにしてＮＶＲＡＭ２から読み書きのアクセス速度が高速なＲＡＭ４に対する制御プログラムの転送が終了した後、ＤＭＡ制御部１１は、割り込み信号発生などの手段でプログラムロード完了をＣＰＵ１に通知する。以後、ＣＰＵ１は、装置動作のためのプログラム読み出し先をＮＶＲＡＭ２からＲＡＭ４に切り替え処理を続行する。なお、ＲＡＭ４へのロード完了をＣＰＵ１に通知する手段は、割り込み処理でなくＣＰＵ１によるロード完了監視のようなポーリング処理でも問題ない。
【００３９】
また、ＮＶＲＡＭ２からＲＡＭ４へのプログラム転送時間短縮のため、ＲＡＭ４上で実行しない制御プログラムは転送せずに済むように、予め転送開始アドレスやデータ量などを指定し、無駄なデータ転送を省略することも可能である。この場合の開始アドレスや転送量、転送範囲は、決め打ちでＤＭＡ制御部１１に組み込む以外に、モード設定などの外部信号設定状態によって転送範囲を選択可能とする構成もとることができる。
【００４０】
このように本実施の形態によれば、ＤＭＡ制御部１１が、プログラム転送に際して、初期化処理が必要なデータ記憶部（ＮＶＲＡＭ２またはＲＡＭ４）があると判断した場合、ＣＰＵ１によるデータ記憶部（ＮＶＲＡＭ２またはＲＡＭ４）の初期化処理を待たずに、初期化処理が必要なデータ記憶部（ＮＶＲＡＭ２またはＲＡＭ４）に対する初期化処理を実行する。これにより、従来においてはＣＰＵ１がソフトウェアで行っていた周辺デバイス（例えば、各データ記憶部）アクセスのための初期化処理をハードウェアで実行することで、ＣＰＵ１の初期化期間を無駄にすることなく周辺デバイスへのアクセス開始可能時間を短縮することができ、結果として装置全体の立ち上げ時間を短縮することができる。
【００４１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を図５及び図６に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。本実施の形態は、ＲＡＭ４へプログラム転送を実行中、ＣＰＵ１の初期化が終了して制御プログラムの読み出し要求があった場合で、制御プログラムの展開が終わっていない領域へのアクセス要求があった場合に、ＤＭＡ制御部１１がＣＰＵ１の読み込み動作を待たせる機能を発揮するようにしたものである。
【００４２】
図５は、本発明の第２の実施の形態にかかるＤＭＡ制御部１１による読み込み制御処理の流れを示すフローチャートである。なお、本実施の形態のＤＭＡ制御部１１は、ＲＡＭ４上へのプログラムデータ書き込み時に、書き込みが終了したアドレス範囲を保持するものとする。
【００４３】
図５に示すように、ＤＭＡ制御部１１は、ＣＰＵ１の初期化が終了して制御プログラムの読み出しのためのＲＡＭ４へのアクセス要求があった場合（ステップＳ２１）、アクセス要求が転送済みのアドレス範囲か否かを判断する（ステップＳ２２）。転送済みのアドレス範囲内にＣＰＵ１からの読み出し要求があった場合には（ステップＳ２２のＹ）、読み込みを許可するが（ステップＳ２３）、転送済みのアドレス範囲外に読み出し要求があった場合には（ステップＳ２２のＮ）、ＣＰＵ１に対してデータを返さず、読み込みを待機させる（ステップＳ２４：読み込み待機手段）。その後、ＤＭＡ制御部１１により制御プログラムの転送が終了し、読み込み可能になった場合には（ステップＳ２５のＹ）、ＣＰＵ１にデータを返して、読み込みを許可する（ステップＳ２６）。
【００４４】
なお、上述した処理の場合、ＲＡＭ４へのプログラムデータの書き込みが終了するまでＣＰＵ１側はＲＡＭ４から読み出したプログラムデータが来るのを待たされてしまうため、図６に示すように、アクセス要求を中断し（ステップＳ２７：アクセス要求中断手段）、再度アクセス要求を出し直す処理も選択可能とする。
【００４５】
なお、本実施の形態においては、アクセス要求を出す側はＣＰＵ１としているが、これに限るものではなく、アクセス要求を出す側はＰＣＩなどの汎用バスの場合も同様の処理が可能である。
【００４６】
このように本実施の形態によれば、ＤＭＡ制御部１１は、ＮＶＲＡＭ２からＲＡＭ４へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域へのＣＰＵ１からのアクセス要求があった場合、当該領域における制御プログラムの展開が終わるまで、ＣＰＵ１による制御プログラムの読み込みを待機させる。これにより、装置の電源ＯＮ時のようにＣＰＵ１の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早くＣＰＵ１の初期化が終了する場合に、ＲＡＭ４上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００４７】
［第３の実施の形態］
次に、本発明の第２の実施の形態を図７に基づいて説明する。なお、前述した第１の実施の形態と同じ部分は同じ符号で示し説明も省略する。本実施の形態は、ＤＭＡ制御部１１が転送プログラムデータを監視して、最後のプログラムデータをＲＡＭ４上に展開後、ＲＡＭ４へのＣＰＵ１のアクセス制限を解除して、ＲＡＭ４上のどのアドレスでもＣＰＵ１から任意にアクセス可能とするようにしたものである。
【００４８】
図７は、本発明の第３の実施の形態にかかるＤＭＡ制御部１１によるアクセス制限解除処理の流れを示すフローチャートである。なお、本実施の形態においては、転送が必要な制御プログラムのデータの最後にプログラムデータの最後であることを示す特定のパターン（転送終了パターン）を予め付加しておくものとする。
【００４９】
図７に示すように、ＤＭＡ制御部１１は、ＲＡＭ４上へのプログラムデータ書き込み時に（ステップＳ３１）、書き込みが終了したアドレス（転送先アドレス）を保持し（ステップＳ３２）、転送データが転送終了パターンと一致するか否かを判断する（ステップＳ３３：転送監視手段）。そして、転送データが転送終了パターンと一致すると判断した場合には（ステップＳ３３のＹ）、制御プログラムのデータの最後のデータであると判断し、ＲＡＭ４上に展開した後、ＲＡＭ４へのＣＰＵ１のアクセス制限を解除して（ステップＳ３４：アクセス制限解除手段）、ＲＡＭ４上のどのアドレスでもＣＰＵ１から任意にアクセス可能とする。
【００５０】
このように本実施の形態によれば、ＤＭＡ制御部１１は、ＮＶＲＡＭ２からＲＡＭ４へ制御プログラムを転送中に、制御プログラムの展開が終わっていない領域へのＣＰＵ１からのアクセス要求があった場合、当該領域へのアクセス要求を中断する。これにより、装置の電源ＯＮ時のようにＣＰＵ１の初期化に時間がかかる場合だけでなく、省エネ待機状態からの復帰のように電源ＯＮ時よりも早くＣＰＵ１の初期化が終了する場合に、ＲＡＭ４上へ制御プログラムの書き込みが終了していない領域から誤って読み出しを行う処理を実行することを防止することができる。
【００５１】
なお、各実施の形態においては、情報処理装置１００における電源投入後の処理について説明したが、このような状況に限るものではなく、省エネルギーモードにおける待機状態からの復帰の際の処理に適用してもなんら問題はない。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態にかかる情報処理装置の構成を示すブロック図である。
【図２】電源投入後のプログラムロードにかかる処理動作を示す説明図である。
【図３】ＮＶＲＡＭにかかる制御プログラムの転送処理の流れを示すフローチャートである。
【図４】ＲＡＭにかかる制御プログラムの転送処理の流れを示すフローチャートである。
【図５】本発明の第２の実施の形態にかかるＤＭＡ制御部による読み込み制御処理の流れを示すフローチャートである。
【図６】ＤＭＡ制御部による読み込み制御処理の流れの変形例を示すフローチャートである。
【図７】本発明の第３の実施の形態にかかるＤＭＡ制御部によるアクセス制限解除処理の流れを示すフローチャートである。
【符号の説明】
【００５３】
１      主制御部
２      第１のデータ記憶部
４      第２のデータ記憶部
１１    ＤＭＡ制御部、データ転送制御装置
１００    情報処理装置
【図１】
2006260092.tif 000003
【図２】
2006260092.tif 000004
【図３】
2006260092.tif 000005
【図４】
2006260092.tif 000006
【図５】
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【図６】
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【図７】
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