(57)【要約】【課題】半導体チップの発生損失やスイッチング時間の増大を抑え、高耐圧大容量化を可能にする。【解決手段】電圧駆動型半導体チップ１，２，９，１０，１６，１７，２３，２４とこれに逆並列接続されるダイオードチップ３，４，１１，１２，１８，１９，２５，２６とを組として絶縁基板７，１５，２２，２９上に搭載したパワー半導体チップを、金属ベース板８上に搭載して構成される電力用半導体モジュールの、パワー半導体チップを複数個直列に接続し、複数個同時にスイッチングさせるとともに、各半導体チップの等価的な出力容量のばらつきをなくすために、絶縁基板の物理的特徴を変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧駆動型半導体チップとこれに逆並列接続されるダイオードチップとを組として絶縁基板上に搭載したパワー半導体チップを、金属ベース板上に搭載して構成される電力用半導体モジュールにおいて、
前記パワー半導体チップを複数個直列に接続し、複数個同時にスイッチングさせるとともに、前記絶縁基板の少なくとも１枚の厚さ、または面積、もしくは誘電率の少なくとも１つの物理的特徴を、他の絶縁基板に対して異ならせることを特徴とする電力用半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体モジュールの内部構造に関する。
【背景技術】
【０００２】
図１０に、電圧駆動型半導体素子としてＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）を使用した、一般的な電力用半導体モジュールの内部等価回路を示す。同図において、Ｑ１１，Ｑ１２はＩＧＢＴチップ、Ｄ１１，Ｄ１２はダイオードチップ、Ｇはゲート端子、Ｃはコレクタ端子、Ｅはエミッタ端子である。ここでは、電流容量を大きくするために、ＩＧＢＴチップとダイオードチップをそれぞれ並列に接続した例を示す。
【０００３】
図１１に、図１０のような回路を構成する電力用半導体モジュールの内部構造例を示す（このようなものは、例えば特許文献１に開示されている）。
図１１において、１，２はＩＧＢＴチップ、３，４はダイオードチップ、５はコレクタ導体、６はゲート導体、７は絶縁基板、８は金属ベース板である。図示のように、ＩＧＢＴチップのコレクタとダイオードチップのカソードを電気的に接着したコレクタ導体５と、金属ベース板８との間が絶縁基板７によって絶縁され、ＩＧＢＴチップのエミッタとダイオードチップのアノードが、ワイヤボンディングによって接続されている。
【０００４】
【特許文献１】特開平１０−１６３４１６号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の電力用半導体モジュールは図１１のような内部構造になっていることから、定格電圧はＩＧＢＴチップとダイオードチップの耐圧によって決定され、定格電流はＩＧＢＴチップとダイオードチップの並列数によって決定される。したがって、従来の電力用半導体モジュールの定格電圧を高くするためには、高耐圧なＩＧＢＴチップとダイオードチップを用いる必要があり、定格電流を増加させるためには、ＩＧＢＴチップとダイオードチップの並列数を増やすことが必要である。
【０００６】
以上のことから、電力用半導体モジュールの高耐圧大容量化を図る場合、半導体チップの発生損失やスイッチング時間が増大し、冷却装置の大型化や制御性能低下などの問題が発生する。
したがって、この発明の課題は、半導体チップの発生損失やスイッチング時間の増大を抑え、高耐圧大容量化を可能にすることにある。
【課題を解決するための手段】
【０００７】
このような課題を解決するため、請求項１の発明では、電圧駆動型半導体チップとこれに逆並列接続されるダイオードチップとを組として絶縁基板上に搭載したパワー半導体チップを、金属ベース板上に搭載して構成される電力用半導体モジュールにおいて、
前記パワー半導体チップを複数個直列に接続し、複数個同時にスイッチングさせるとともに、前記絶縁基板の少なくとも１枚の厚さ、または面積、もしくは誘電率の少なくとも１つの物理的特徴を、他の絶縁基板に対して異ならせることを特徴とする。
【発明の効果】
【０００８】
この発明によれば、低耐圧のパワー半導体チップを直列接続し、スイッチング時の各半導体チップ間の電圧アンバランスを抑制する内部構造でパッケージ化し、各パワー半導体チップを同時にスイッチングさせることで、発生損失やスイッチング時間を低減したので高耐圧大容量の半導体モジュールを実現することができる。また、この発明による電力用半導体モジュールを、特に高耐圧大容量の電力変換装置に適用することで、装置の小型化や制御性能の高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
図１はこの発明の実施の形態を示す構成図である。
これは、１２００Ｖ耐圧の半導体チップ（ＶＣＥ１＝ＶＣＥ２＝ＶＣＥ３＝ＶＣＥ４＝１２００Ｖ）を４直列２並列に接続し、４５００Ｖ耐圧に適う電力用半導体モジュールとした例である。すなわち、１，２，９，１０，１６，１７，２３，２４は１２００Ｖ耐圧のＩＧＢＴチップ、３，４，１１，１２，１８，１９，２５，２６は１２００Ｖ耐圧のダイオードチップ、５，１３，２０，２７はコレクタ導体、６，１４，２１，２８はゲート導体、７，１５，２２，２９は絶縁基板、８は金属ベース板である。ここで、絶縁基板１５，２２の厚さは、絶縁基板７，２９より厚いものを用いている。
【００１０】
図１に示すように、ＩＧＢＴチップのコレクタとダイオードチップのカソードを、電気的に接着したコレクタ導体が各絶縁基板上にマウントされ、ＩＧＢＴチップのエミッタとダイオードチップのアノードがワイヤボンディングによって接続される。これらの半導体チップを金属ベース板上に搭載し、ワイヤボンディングによって電気的に直列接続することで、図２に示す回路を構成する。
そして、図１の各ＩＧＢＴチップのゲート端子に、ゲート導体を介して同時タイミングのゲート信号を入力し、各半導体チップを同時にスイッチングさせることにより、電力用半導体モジュールの見かけ上の耐圧は４８００Ｖ（１２００Ｖ×４直列）となり、４５００Ｖ耐圧に充分適う電力用半導体モジュールを得ることができる。
【００１１】
図３に、直列接続した耐圧の低い（一般的に１２００Ｖ以下）半導体チップを適用したこの発明による電力用半導体モジュールと、高耐圧（一般的に３３００Ｖ以上）の半導体チップを適用した従来の電力用半導体モジュールとのターンオフ波形の比較例を示す。図３より、この発明による電力用半導体モジュールの方（実線参照）が、従来の電力用半導体モジュール（点線参照）と比較して、スイッチング時間とスイッチング損失を低減できることが分かる。これは、一般的に１２００Ｖ耐圧以下のＩＧＢＴチップまたはダイオードチップは、３３００Ｖ以上の高耐圧なチップと比較して、スイッチング時間が１／１０程度であり、また、複数個の半導体チップを直列接続しても、１／３程度の損失にすることができるためである。
【００１２】
図２に示す直列接続回路において、各半導体チップを同時スイッチングした場合、各半導体チップ間で電圧アンバランスが発生し、場合によっては素子破壊を招く可能性がある。図４に、各半導体チップ間で電圧アンバランスがある場合の、各半導体チップのターンオフ波形例を示す。この電圧アンバランスは図５に示すように、各半導体チップ１，９，１６，２３と金属ベース板８との間に存在する寄生キャパシタンスＣSが、金属ベース板８によって互いに接続されることによって、各半導体チップの等価的な出力容量がばらついてしまうために発生するものと考えられる。
【００１３】
そこで、この発明では、厚さがそれぞれ異なる絶縁基板を使用（図１において、絶縁基板１５，２２には絶縁基板７，２９よりも厚いものを使用）することで、各半導体チップの等価的な出力容量のばらつきをなくすもので、電圧アンバランスを抑制することが可能となる。図６に、この発明により電圧アンバランスが抑制された各半導体チップのターンオフ波形例を示す。
以上のことから、この発明では、発生損失やスイッチング時間を低減した高耐圧大容量の電力用半導体モジュールを実現でき、さらには電力用半導体モジュール内の各半導体チップ間の電圧アンバランスを抑制することができる。
【００１４】
図７にこの発明の第２の実施の形態を示す。
これは、各半導体チップの等価的な出力容量のばらつきをなくすために、絶縁基板の面積を互いに異ならせた例で、具体的には絶縁基板１５，２２には絶縁基板７，２９よりも面積の狭い（小さい）ものを使用した例である。その他は図１と同様なので、詳細は省略する。
【００１５】
図８にこの発明の第３の実施の形態を示す。
これは、各半導体チップの等価的な出力容量のばらつきをなくすために、絶縁基板の誘電率を互いに異ならせた例で、具体的には絶縁基板１５，２２には絶縁基板７，２９よりも誘電率の小さいものを使用した例である。その他は図１と同様なので、詳細は省略する。
【００１６】
図９この発明の第４の実施の形態を示す。
これは、各半導体チップの等価的な出力容量のばらつきをなくすために、上記の実施の形態を組合わせた例で、具体的には絶縁基板２９を標準として、絶縁基板７は面積、絶縁基板９は誘電率、絶縁基板２２は厚さを示す物理的特徴をそれぞれ異ならせたものである。その他は図１と同様なので、詳細は省略する。
この発明は、電圧駆動型半導体チップのみを直列接続した場合、またはダイオードチップのみを直列接続した場合にも適用可能なことは云うまでもない。
【図面の簡単な説明】
【００１７】
【図１】この発明の第１の実施の形態を示す構造図
【図２】図１の等価回路図
【図３】従来のモジュールとこの発明のモジュールとを用いた場合のターンオフ波形例図
【図４】半導体チップ間でアンバランスがある場合のターンオフ波形例図
【図５】寄生キャパシタの説明図
【図６】電圧アンバランスを抑制した場合のターンオフ波形例図
【図７】この発明の第２の実施の形態を示す構造図
【図８】この発明の第３の実施の形態を示す構造図
【図９】この発明の第４の実施の形態を示す構造図
【図１０】ＩＧＢＴを用いた電力モジュールの例を示す等価回路図
【図１１】ＩＧＢＴを用いた電力モジュールの例を示す構造図
【符号の説明】
【００１８】
１，２，９，１０，１６，１７，２３，２４…ＩＧＢＴチップ、３，４，１１，１２，１８，１９，２５，２６…ダイオードチップ、５，１３，２０，２７…コレクタ導体、６，１４，２１，２８…ゲート導体、７，１５，２２，２９…絶縁基板、８…金属ベース板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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