(57)【要約】      （修正有）【課題】回路規模の増大を抑えると共に十分な精度を確保しつつ基準電位を調整できる基準電位発生回路を提供する。【解決手段】基準電位発生回路は、互いに直列に接続されたｎ＋１個の抵抗素子からなる分圧用抵抗列１０と、互いに直列に接続された２m＋１個の抵抗素子からなる調整用抵抗列１０ａと、調整用抵抗列１０ａにおける抵抗素子間の２m個の接続点にそれぞれ接続された２m個のスイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）とを備え、第１の電位Ｖａを与えるべき第１の端子Ｔ１と、第２の電位Ｖｓｓを与えるべき第２の端子Ｔ２とを有している（Ｖａ＞Ｖｂ）。分圧用抵抗列１０はその一端が調整用抵抗列１０ａの一端に接続されると共にその他端が第２の端子Ｔ２に接続され、調整用抵抗列１０ａの他端は第１の端子Ｔ１に接続され、薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のソース端子は電源ラインＬｖｄｄに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられ、抵抗分圧により基準電位を生成する基準電位発生回路であって、
前記抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して設けられたスイッチング素子を備え、
前記少なくとも１つの接続点は、対応する前記スイッチング素子を介して電源ラインに接続され、
前記基準電位は、前記スイッチング素子のオン／オフによって調整されることを特徴とする基準電圧発生回路。
【請求項２】
互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられる基準電位発生回路であって、
前記抵抗列は、
基準電位を生成するための分圧用抵抗列と、
前記基準電位を調整するための調整用抵抗列とを含み、
前記調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応してスイッチング素子が設けられ、
前記少なくとも１つの接続点は、対応する前記スイッチング素子を介して電源ラインに接続され、
前記分圧用抵抗列の一端は、前記調整用抵抗列の一端に接続され、
前記分圧用抵抗列は、前記第１および第２の所定電位ならびに前記スイッチング素子のオン／オフに基づき前記基準電位を生成することを特徴とする基準電位発生回路。
【請求項３】
前記調整用抵抗列を構成する抵抗素子間の接続点と前記電源ラインとの間に、当該接続点に対応する前記スイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする、請求項２に記載の基準電位発生回路。
【請求項４】
前記第１の所定電位は前記第２の所定電位よりも高く、
前記電源ラインの電位は前記第１の所定電位よりも高いことを特徴とする、請求項２または請求項３に記載の基準電位発生回路。
【請求項５】
前記第１の所定電位は前記第２の所定電位よりも低く、
前記電源ラインの電位は前記第１の所定電位よりも低いことを特徴とする、請求項２または請求項３に記載の基準電位発生回路。
【請求項６】
互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられる基準電位発生回路であって、
前記抵抗列は、
基準電位を生成するための分圧用抵抗列と、
前記基準電位を調整するための第１および第２の調整用抵抗列とを含み、
前記第１の調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して第１のスイッチング素子が設けられ、
前記第２の調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して第２のスイッチング素子が設けられ、
前記分圧用抵抗列の一端は、前記第１の調整用抵抗列の一端に接続され、
前記分圧用抵抗列の他端は、前記第２の調整用抵抗列の一端に接続され、
前記第１の調整用抵抗列の他端は、前記第１の所定電位を与えられ、
前記第２の調整用抵抗列の他端は、前記第２の所定電位を与えられ、
前記第１の調整用抵抗列を構成する抵抗素子間の接続点は、対応する前記第１のスイッチング素子を介して第１の電源ラインに接続され、
前記第２の調整用抵抗列を構成する抵抗素子間の接続点は、対応する前記第２のスイッチング素子を介して第２の電源ラインに接続され、
前記分圧用抵抗列は、前記第１および第２の所定電位ならびに前記第１および第２のスイッチング素子のオン／オフに基づき前記基準電位を生成することを特徴とする基準電位発生回路。
【請求項７】
前記第１の調整用抵抗列を構成する抵抗素子間の接続点と前記第１の電源ラインとの間に、当該接続点に対応する前記第１のスイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする、請求項６に記載の基準電位発生回路。
【請求項８】
前記第２の調整用抵抗列を構成する抵抗素子間の接続点と前記第２の電源ラインとの間に、当該接続点に対応する前記第２のスイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする、請求項６に記載の基準電位発生回路。
【請求項９】
前記第２の所定電位は前記第２の電源ラインの電位よりも高く、
前記第１の所定電位は前記第２の所定電位よりも高く、
前記第１の電源ラインの電位は前記第１の所定電位よりも高いことを特徴とする、請求項６から請求項８までのいずれか１項に記載の基準電位発生回路。
【請求項１０】
前記第１の所定電位を生成する第１の電源と、
前記第２の所定電位を生成する第２の電源と
を更に備えることを特徴とする、請求項１から請求項９までのいずれか１項に記載の基準電位発生回路。
【請求項１１】
前記第１の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第１の所定電位を生成する定電圧回路と、
前記第２の所定電位を生成する第２の電源と
を更に備えることを特徴とする、請求項１から請求項９までのいずれか１項に記載の基準電位発生回路。
【請求項１２】
前記第１の所定電位を生成する第１の電源と、
前記第２の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第２の所定電位を生成する定電圧回路と
を更に備えることを特徴とする、請求項１から請求項９までのいずれか１項に記載の基準電位発生回路。
【請求項１３】
前記第１の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第１の所定電位を生成する第１の定電圧回路と、
前記第２の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第２の所定電位を生成する第２の定電圧回路と
を更に備えることを特徴とする、請求項１から請求項９までのいずれか１項に記載の基準電位発生回路。
【請求項１４】
請求項１から請求項１３までのいずれか１項に記載の基準電位発生回路を備えたことを特徴とする表示装置。
【請求項１５】
表示すべき画像を形成するための複数の画素形成部と、当該表示すべき画像を表すアナログ電圧信号である複数のデータ信号を当該複数の画素形成部に伝達するための複数のデータ信号線とを備えた表示装置のデータ信号線駆動回路であって、
請求項１から請求項１３までのいずれか１項に記載の基準電位発生回路により複数の階調電圧を生成する階調電圧発生回路を備え、当該複数の階調電圧に基づき前記複数のデータ信号を生成することを特徴とするデータ信号線駆動回路。
【請求項１６】
表示すべき画像を形成するための複数の画素形成部と、当該表示すべき画像を表すアナログ電圧信号であるビデオ信号を当該複数の画素形成部に伝達するための複数のデータ信号線と、前記ビデオ信号を前記複数のデータ信号線に順次に印加するデータ信号線駆動回路とを備えた表示装置において、前記表示すべき画像を表す信号として外部から入力されるデジタル映像信号に基づき前記ビデオ信号を生成するビデオ回路であって、
請求項１から請求項１３までのいずれか１項に記載の基準電位発生回路により複数の階調電圧を生成する階調電圧発生回路を備え、当該複数の階調電圧に基づき前記デジタル映像信号をアナログ電圧信号に変換することにより前記ビデオ信号を生成することを特徴とするビデオ回路。
【請求項１７】
低振幅のクロック信号から高振幅のクロック信号を生成するクロック信号生成回路であって、
請求項１から請求項１３までのいずれか１項に記載の基準電位発生回路と、
前記低振幅のクロック信号の電位を前記基準電位発生回路によって生成される基準電位と比較することにより前記高振幅のクロック信号を生成する比較器と
を備えることを特徴とするクロック信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに直列に接続された複数個の抵抗素子からなる分圧用抵抗列により基準電位を発生する基準電位発生回路に関し、更に詳しくは、発生すべき基準電位を調整するための回路を備えた基準電位発生回路に関する。
【背景技術】
【０００２】
従来より、互いに直列に接続された複数個の抵抗素子からなる分圧回路としての抵抗列（分圧抵抗列）により所望の基準電位を発生する基準電位発生回路が種々の装置で使用されている。この基準電位発生回路において発生すべき基準電位は、それが使用される装置に特有の事情等により調整を必要とする場合がある。
【０００３】
例えば、半導体集積回路において電源の立ち上がり時にのみリセット信号を生成するリセット回路を実現する際に、当該電源電圧と比較すべき基準電位を生成するために上記のような分圧抵抗列を備えた基準電位発生回路が使用される。この場合、半導体集積回路の製造プロセス上でのばらつき等に起因する素子のばらつきを補正するために、分圧抵抗列によって発生すべき基準電位を調整することが必要となる。これに対し、特開平５−３４６８２７号公報では、このような基準電位を調整するための電圧調整回路装置として、図２３に示すように、５つの直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と、これらに直列的もしくは並列的に接続されたスイッチング素子であるトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４とからなる電圧調整手段を含む装置（以下「第１の従来例」という）が開示されている。この装置では、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）１に記憶されている補正データが制御回路２によって読み出され、制御回路２から出力される補正データとしての信号がレジスタ３を経てトランジスタＴｒ１〜Ｔｒ４のゲートに印加される。これにより、トランジスタＴｒ１〜Ｔｒ４のオン／オフが制御されることで、分圧抵抗列の抵抗値が調整され、それに応じて、コンパレータ４で電源電圧Ｖと比較すべき基準電位（抵抗Ｒ４とＲ５との接続点の電位）も調整される。
【０００４】
また、特開平３−２４７１２０号公報には、基準電圧発生回路を逐次比較型Ａ／Ｄコンバータと抵抗分圧型Ｄ／Ａコンバータとで共用するために、図２４に示すように第１のスイッチング素子としてのＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ１１と、第２のスイッチング素子としてのＮチャネルＭＯＳトランジスタ１２と、抵抗値がＲの７個の抵抗素子３と、抵抗値がＲ／２の抵抗素子４および５とを備えて構成された基準電圧発生回路（以下「第２の従来例」という）が開示されている。この基準電位発生回路は、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２のゲートへの制御信号１３をハイレベルまたはローレベルとすることにより、各端子５２〜５９に得られる基準電圧出力を切り替えることで、逐次比較型Ａ／Ｄコンバータと抵抗分圧型Ｄ／Ａコンバータとの間で共用可能となる。
【特許文献１】特開平５−３４６８２７号公報
【特許文献２】特開平３−２４７１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記第１および第２の従来例からわかるように、従来の基準電位発生回路では、基準電圧を発生するための分圧抵抗列における抵抗素子の接続関係や調整用に導入される抵抗素子と分圧抵抗列との接続関係をＭＯＳトランジスタ等のスイッチング素子のオン／オフによって変更することにより当該基準電位が調整される。したがって、基準電位を調整するために使用されるスイッチング素子のオン抵抗（導通抵抗）の値を、当該基準電位を発生するための分圧抵抗列を構成する抵抗素子や調整用に導入される抵抗素子の抵抗値よりも十分に小さくする必要がある。
【０００６】
スイッチング素子としてＭＯＳトランジスタを使用した場合、そのオン抵抗を低減する方法として、チャネル幅の増大や、チャネル長の縮小、駆動電圧の上昇などが考えられる。ここで、チャネル長および駆動電圧は、当該ＭＯＳトランジスタの製造プロセスおよび当該基準電位発生回路が使用されるシステムの観点から一意に決定されるものである。したがって、当該ＭＯＳトランジスタのオン抵抗を低減するには、実際にはチャネル幅を増大させることになり、これは素子面積の増大を招く結果となる。
【０００７】
また、従来の基準電位発生回路において上記のようにスイッチング素子を使用して基準電位を調整する場合、基準電位を精度よく生成するためには、当該スイッチング素子のオン抵抗のばらつきをできるだけ小さくする必要がある。しかし、例えば液晶パネル等を構成する基板上に表示部と一体的に基準電位発生回路としての階調電圧発生回路等を薄膜トランジスタにより形成する場合には、調整用のスイッチング素子としての当該薄膜トランジスタのオン抵抗のばらつきにより、基準電位の生成において十分な精度を確保することができない。
【０００８】
そこで本発明は、回路規模の増大を抑えると共に十分な精度を確保しつつ基準電位を調整することができる基準電位発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられ、抵抗分圧により基準電位を生成する基準電位発生回路であって、
前記抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して設けられたスイッチング素子を備え、
前記少なくとも１つの接続点は、対応する前記スイッチング素子を介して電源ラインに接続され、
前記基準電位は、前記スイッチング素子のオン／オフによって調整されることを特徴とする。
【００１０】
第２の発明は、互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられる基準電位発生回路であって、
前記抵抗列は、
基準電位を生成するための分圧用抵抗列と、
前記基準電位を調整するための調整用抵抗列とを含み、
前記調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応してスイッチング素子が設けられ、
前記少なくとも１つの接続点は、対応する前記スイッチング素子を介して電源ラインに接続され、
前記分圧用抵抗列の一端は、前記調整用抵抗列の一端に接続され、
前記分圧用抵抗列は、前記第１および第２の所定電位ならびに前記スイッチング素子のオン／オフに基づき前記基準電位を生成することを特徴とする。
【００１１】
第３の発明は、第２の発明において、
前記調整用抵抗列を構成する抵抗素子間の接続点と前記電源ラインとの間に、当該接続点に対応する前記スイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする。
【００１２】
第４の発明は、第２または第３の発明において、
前記第１の所定電位は前記第２の所定電位よりも高く、
前記電源ラインの電位は前記第１の所定電位よりも高いことを特徴とする。
【００１３】
第５の発明は、第２または第３の発明において、
前記第１の所定電位は前記第２の所定電位よりも低く、
前記電源ラインの電位は前記第１の所定電位よりも低いことを特徴とする。
【００１４】
第６の発明は、互いに直列に接続された複数個の抵抗素子からなる抵抗列を有し、当該抵抗列の一端に第１の所定電位が与えられ他端に第２の所定電位が与えられる基準電位発生回路であって、
前記抵抗列は、
基準電位を生成するための分圧用抵抗列と、
前記基準電位を調整するための第１および第２の調整用抵抗列とを含み、
前記第１の調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して第１のスイッチング素子が設けられ、
前記第２の調整用抵抗列を構成する抵抗素子間の少なくとも１つの接続点に対応して第２のスイッチング素子が設けられ、
前記分圧用抵抗列の一端は、前記第１の調整用抵抗列の一端に接続され、
前記分圧用抵抗列の他端は、前記第２の調整用抵抗列の一端に接続され、
前記第１の調整用抵抗列の他端は、前記第１の所定電位を与えられ、
前記第２の調整用抵抗列の他端は、前記第２の所定電位を与えられ、
前記第１の調整用抵抗列を構成する抵抗素子間の接続点は、対応する前記第１のスイッチング素子を介して第１の電源ラインに接続され、
前記第２の調整用抵抗列を構成する抵抗素子間の接続点は、対応する前記第２のスイッチング素子を介して第２の電源ラインに接続され、
前記分圧用抵抗列は、前記第１および第２の所定電位ならびに前記第１および第２のスイッチング素子のオン／オフに基づき前記基準電位を生成することを特徴とする。
【００１５】
第７の発明は、第６の発明において、
前記第１の調整用抵抗列を構成する抵抗素子間の接続点と前記第１の電源ラインとの間に、当該接続点に対応する前記第１のスイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする。
【００１６】
第８の発明は、第６の発明において、
前記第２の調整用抵抗列を構成する抵抗素子間の接続点と前記第２の電源ラインとの間に、当該接続点に対応する前記第２のスイッチング素子と直列に接続されるように挿入された抵抗素子を更に備えることを特徴とする。
【００１７】
第９の発明は、第６から第８の発明のいずれかにおいて、
前記第２の所定電位は前記第２の電源ラインの電位よりも高く、
前記第１の所定電位は前記第２の所定電位よりも高く、
前記第１の電源ラインの電位は前記第１の所定電位よりも高いことを特徴とする。
【００１８】
第１０の発明は、第１から第９の発明のいずれかにおいて、
前記第１の所定電位を生成する第１の電源と、
前記第２の所定電位を生成する第２の電源とを更に備えることを特徴とする。
【００１９】
第１１の発明は、第１から第９の発明のいずれかにおいて、
前記第１の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第１の所定電位を生成する定電圧回路と、
前記第２の所定電位を生成する第２の電源とを更に備えることを特徴とする。
【００２０】
第１２の発明は、第１から第９の発明のいずれかにおいて、
前記第１の所定電位を生成する第１の電源と、
前記第２の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第２の所定電位を生成する定電圧回路とを更に備えることを特徴とする。
【００２１】
第１３の発明は、第１から第９の発明のいずれかにおいて、
前記第１の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第１の所定電位を生成する第１の定電圧回路と、
前記第２の所定電位に応じた降伏電圧を有するツェナーダイオードを含み、当該降伏電圧に基づき前記第２の所定電位を生成する第２の定電圧回路とを更に備えることを特徴とする。
【００２２】
第１４の発明は、表示装置であって、
第１から第１３の発明のいずれかの発明に係る基準電位発生回路を備えたことを特徴とする。
【００２３】
第１５の発明は、表示すべき画像を形成するための複数の画素形成部と、当該表示すべき画像を表すアナログ電圧信号である複数のデータ信号を当該複数の画素形成部に伝達するための複数のデータ信号線とを備えた表示装置のデータ信号線駆動回路であって、
第１から第１３の発明のいずれかの発明に係る基準電位発生回路により複数の階調電圧を生成する階調電圧発生回路を備え、当該複数の階調電圧に基づき前記複数のデータ信号を生成することを特徴とする。
【００２４】
第１６の発明は、表示すべき画像を形成するための複数の画素形成部と、当該表示すべき画像を表すアナログ電圧信号であるビデオ信号を当該複数の画素形成部に伝達するための複数のデータ信号線と、前記ビデオ信号を前記複数のデータ信号線に順次に印加するデータ信号線駆動回路とを備えた表示装置において、前記表示すべき画像を表す信号として外部から入力されるデジタル映像信号に基づき前記ビデオ信号を生成するビデオ回路であって、
第１から第１３の発明のいずれかの発明に係る基準電位発生回路により複数の階調電圧を生成する階調電圧発生回路を備え、当該複数の階調電圧に基づき前記デジタル映像信号をアナログ電圧信号に変換することにより前記ビデオ信号を生成することを特徴とする。
【００２５】
第１７の発明は、低振幅のクロック信号から高振幅のクロック信号を生成するクロック信号生成回路であって、
請求項１から請求項１３までのいずれか１項に記載の基準電位発生回路と、
前記低振幅のクロック信号の電位を前記基準電位発生回路によって生成される基準電位と比較することにより前記高振幅のクロック信号を生成する比較器とを備えることを特徴とする。
【発明の効果】
【００２６】
上記第１の発明によれば、抵抗列を構成する抵抗素子間の接続点のうちスイッチング素子を介して電源ラインに接続される接続点から当該抵抗列の一端または他端までの抵抗値に比べ、当該スイッチング素子のオン抵抗が十分に大きくなるように設定することができる。また、当該スイッチング素子のオン抵抗が十分に大きくなるように設定すれば、当該オン抵抗のばらつきによる基準電位への影響が小さくなる。したがって、基準電位の精度低下を抑えつつスイッチング素子のオン／オフの設定によって基準電位を調整することも可能となる。また、当該スイッチング素子のオン抵抗を十分に大きく設定できるので、基準電位発生回路の回路規模を小さくすることも可能となる。
【００２７】
上記第２の発明では、調整用抵抗列の一端が分圧用抵抗列に接続されると共に他端に第１の所定電位が与えられる。これにより、スイッチング素子のオン抵抗を調整用抵抗列の抵抗値よりも十分に大きく設定することで、調整用抵抗列における抵抗素子間の接続点のうちオンされるスイッチング素子を介して電源ラインに接続される接続点の電位を、第１の所定電位にほぼ等しくすることができる。このような設定によれば、基準電位は、主として、分圧用抵抗列および調整用抵抗列の抵抗値によって決まり、スイッチング素子のオン抵抗が直接的には関係しなくなるので、当該オン抵抗のばらつきによる基準電位への影響も小さくなる。したがって、回路規模の増大を抑えると共に十分な精度を確保しつつ基準電位を調整できる基準電位発生回路を提供することができる。
【００２８】
上記第３の発明によれば、調整用抵抗列を構成する抵抗素子間の接続点と電源ラインとの間に、当該接続点に対応するスイッチング素子と直列に接続されるように抵抗素子が挿入されるので、スイッチング素子のオン抵抗が十分に大きくない場合であっても、第２の発明と同様の効果を得ることができる。
【００２９】
上記第４の発明では、主として第１の所定電位と第２の所定電位との差に応じて基準電位が生成され、電源ラインに接続されたスイッチング素子のオン／オフによって基準電位が調整される。この電源ラインの電位は第１の所定電位よりも高く、これは、スイッチ素子として例えばＰチャネルトランジスタを使用した場合にスイッチング動作上有利に働くので、スイッチング素子のオン／オフにより基準電位の調整を良好に行うことができる。
【００３０】
上記第５の発明においても、主として第１の所定電位と第２の所定電位との差に応じて基準電位が生成され、電源ラインに接続されたスイッチング素子のオン／オフによって基準電位が調整される。この電源ラインの電位は第１の所定電位よりも低く、これは、スイッチ素子として例えばＮチャネルトランジスタを使用した場合にスイッチング動作上有利に働くので、スイッチング素子のオン／オフにより基準電位の調整を良好に行うことができる。
【００３１】
上記第６の発明によれば、第１および第２の調整用抵抗列とそれらに対応する第１および第２のスイッチング素子に関して上記第２の発明と同様の作用を奏し、回路規模の増大を抑えると共に十分な精度を確保しつつ基準電位を調整できる基準電位発生回路を提供することができる。しかも、第１および第２のスイッチング素子の双方のオン／オフを制御することで、より広い範囲で基準電位の調整が可能となる。
【００３２】
上記第７の発明によれば、第１の調整用抵抗列を構成する抵抗素子間の接続点と第１の電源ラインとの間に、当該接続点に対応するスイッチング素子と直列に接続されるように抵抗素子が挿入されるので、第１のスイッチング素子のオン抵抗が十分に大きくない場合であっても、第６の発明と同様の効果を得ることができる。
【００３３】
上記第８の発明によれば、第２の調整用抵抗列を構成する抵抗素子間の接続点と第２の電源ラインとの間に、当該接続点に対応するスイッチング素子と直列に接続されるように抵抗素子が挿入されるので、第２のスイッチング素子のオン抵抗が十分に大きくない場合であっても、第６の発明と同様の効果を得ることができる。
【００３４】
上記第９の発明によれば、主として第１の所定電位と第２の所定電位との差に応じて基準電位が生成され、第１および第２の電源ラインにそれぞれ接続された第１および第２のスイッチング素子のオン／オフによって基準電位が調整される。ここで、第１の電源ラインの電位は第１の所定電位よりも高く、第２の電源ラインの電位は第２の所定電位よりも低く、上記第４および第５の発明と同様、これらは、スイッチング動作上有利に働くので、スイッチング素子のオン／オフにより基準電位の調整を良好に行うことができる。
【００３５】
上記第１０の発明によれば、第１の電源により第１の所定電位が与えられ、第２の電源により第２の所定電位が与えられることで、第１から第９の発明と同様の効果を奏する。
【００３６】
第１１の発明によれば、ツェナーダイオードを使用した定電圧回路により第１の所定電位が与えられるので、電源の数を減らしつつ第１から第９の発明と同様の効果を得ることができる。
【００３７】
第１２の発明によれば、ツェナーダイオードを使用した第２の定電圧回路により第２の所定電位が与えられるので、電源の数を減らしつつ第１から第９の発明と同様の効果を得ることができる。
【００３８】
第１３の発明によれば、ツェナーダイオードを使用した第１および第２の定電圧回路により第１および第２の所定電位が与えられるので、更に電源の数を減らしつつ第１から第９の発明と同様の効果を得ることができる。
【００３９】
第１４の発明によれば、表示装置で必要とされる階調電圧の発生等のために使用される基準電位発生回路において、回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ基準電位を調整することできる。したがって、当該発明は、液晶パネル等を構成する基板上に表示部と一体的に階調電圧発生回路としての基準電位発生回路を薄膜トランジスタにより形成する場合に有効である。
【００４０】
第１５の発明によれば、表示装置のデータ信号線駆動回路で必要とされる階調電圧の発生のために使用される基準電位発生回路において、回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ基準電位を調整することできる。したがって、当該発明は、液晶パネル等を構成する基板上に表示部と一体的にデータ信号線駆動回路を薄膜トランジスタにより形成する場合に有効である。
【００４１】
第１６の発明によれば、表示装置のビデオ回路で必要とされる階調電圧の発生のために使用される基準電位発生回路において、回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ基準電位を調整することできる。したがって、当該発明は、液晶パネル等を構成する基板上に表示部と一体的にビデオ回路を薄膜トランジスタにより形成する場合に有効である。
【００４２】
第１７の発明によれば、レベルシフタとして動作する比較器を構成するトランジスタのばらつきに起因するオフセット電圧や低振幅のクロック信号のレベルのばらつき等に応じて、生成される基準電位を調整することができる。しかも、基準電位発生回路において回路規模の増大を抑えると共にスイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ、基準電位を調整することできる。
【発明を実施するための最良の形態】
【００４３】
以下、添付図面を参照しつつ本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１  構成および動作＞
図１は、本発明の第１の実施形態に係る基準電位発生回路の構成を示す回路図である。この基準電位発生回路は、後述のように、液晶パネル等を構成する基板上において例えば階調電圧を生成するためにスイッチング素子として薄膜トランジスタを用いて実現されるが、このような用途や実現方法に限定されるものではなく、例えばＩＣ(Integrated Circuit)チップ内でスイッチング素子としてＭＯＳトランジスタ等を用いて実現してもよい。
【００４４】
図１に示すように、この基準電位発生回路は、互いに直列に接続されたｎ＋１個の抵抗素子Ｒ（１），Ｒ（２），…，Ｒ（ｎ）、Ｒ（ｎ＋１）からなる分圧用抵抗列１０と、互いに直列に接続された２m＋１個の抵抗素子Ｒａ（１），Ｒａ（２），……，Ｒａ（２m），Ｒａ（２m＋１）からなる調整用抵抗列１０ａと、当該調整用抵抗列１０ａを構成する抵抗素子間の２m個の接続点にそれぞれ接続された２m個のスイッチング素子（以下「調整用スイッチング素子」という）としてのＰチャネル薄膜トランジスタＴＦＴ（１），ＴＦＴ（２），…，ＴＦＴ（２m）とを備えており、外部から所定電位を与えるべき端子として、第１の電位Ｖａを与えるべき第１の端子Ｔ１と、第２の電位Ｖｓｓを与えるべき第２の端子Ｔ２とを有し、発生すべき基準電位を調整するための制御信号を与えるべき端子として２m個の制御端子Ｔｃ（１），Ｔｃ（２），…，Ｔｃ（２m）を有している（ここで、ｍおよびｎは自然数である。以下においても同様。）。そして、分圧用抵抗列１０は、その一端が調整用抵抗列１０ａの一端に接続され、その他端が第２の端子Ｔ２に接続されている。調整用抵抗列１０ａの他端は、第１の端子Ｔ１に接続されている。また、調整用スイッチング素子群を構成する２m個のトランジスタＴＦＴ（１）〜ＴＦＴ（２m）は、それらのドレイン端子が調整用抵抗列１０ａにおける抵抗素子間の２m個の接続点にそれぞれ接続され、それらのソース端子が電源ラインＬｖｄｄに接続され、それらのゲート端子が上記制御端子Ｔｃ（１）〜Ｔｃ（２m）にそれぞれ接続されている。
【００４５】
上記のように構成された基準電位発生回路を動作させる際には、第１の端子Ｔ１に第１の電位Ｖａが所定電源から与えられ、第２の端子Ｔ２に第２の電位Ｖｓｓが所定電源から与えられまたは第２の端子Ｔ２が接地される（図２参照）。本実施形態では、第１の電位Ｖａは第２の電位Ｖｓｓよりも高く、調整用スイッチ素子群が接続される電源ラインＬｖｄｄの電位Ｖｄｄは、第１の電位Ｖａよりも高い（電源ラインＬｖｄｄの電位Ｖｄｄは、第１の電位Ｖａよりも低くてもよいが、調整用スイッチ素子群を構成するＰチャネルトランジスタの動作上は電位Ｖｄｄが第１の電位Ｖａよりも高いことが好ましい）。また、第１の端子Ｔ１に第１の電位Ｖａを与えるために、電源に代えて、図３に示すようにツェナーダイオードＤｚを利用して第１の電位Ｖａを生成する定電圧回路を用いてもよい。この定電圧回路は、アノードが接地されたツェナーダイオードＤｚと、一端が電源ラインＬｖｄｄに接続され他端がツェナーダイオードＤｚのカソードに接続された抵抗素子Ｒｃｖとからなり、ツェナーダイオードＤｚと抵抗素子Ｒｃｖとの接続点が上記基準電位発生回路における第１の端子Ｔ１に接続される。このような構成によれば、降伏電圧が第１の電位Ｖａに等しいツェナーダイオードを上記ツェナーダイオードＤｚとして使用することにより、別途電源を用意することなく、基準電位発生回路における第１の端子Ｔ１に第１の電位Ｖａを与えることができる。なお、１個のツェナーダイオードの降伏電圧が第１の端子Ｔ１に与えるべき第１の電位Ｖａよりも低い場合には、複数のツェナーダイオードを互いに直列に接続してそれらの降伏電圧の和が第１の電位Ｖａに等しくなるようにしてもよい（以下の他の実施形態や変形例においても同様）。
【００４６】
一方、２m個の制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにはローレベルの信号が与えられ、他の制御端子にはハイレベルの信号が与えられる。これにより、調整用スイッチング素子群のうちローレベルの信号が与えられた制御端子に（ゲート端子の）接続されたＰチャネルトランジスタのみがオン状態となり（以下、このオン状態となるトランジスタを「ＯＮトランジスタ」という）、調整用抵抗列１０ａにおける抵抗素子間の接続点のうちＯＮトランジスタの接続される接続点のみが当該ＯＮトランジスタを介して電源ラインＬｖｄｄに電気的に接続される。なお、調整用スイッチング素子群を構成するＰチャネルトランジスタの数およびそのオン／オフを制御するための信号を与えるべき制御端子の数は２m個であるので、ｍビットの選択信号を与えれば、調整用スイッチング素子群を構成するいずれか１つのＰチャネルトランジスタのみをオンさせることができる。具体的には、ｍビットの選択信号を入力とし、上記の制御端子Ｔｃ（１）〜Ｔｃ（２m）にそれぞれ与えるべき信号を制御信号として出力するデコーダを設ければよい。
【００４７】
本実施形態では上記のようにして、第１の端子Ｔ１に第１の電位Ｖａが、第２の端子Ｔ２に第２の電位Ｖｓｓがそれぞれ与えられ、上記のようなｍビットの選択信号によって制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにのみローレベルの信号が与えられ他の制御端子にはハイレベルの信号が与えられる。これにより、主として第１の電位Ｖａおよび第２の電位Ｖｓｓと分圧用抵抗列１０を構成する抵抗素子Ｒ（１）〜Ｒ（ｎ＋１）の抵抗値とに基づき、当該抵抗素子間の接続点の電位が決定され、これらの電位が基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）として出力される。図１に示すように、第１の端子Ｔ１と分圧用抵抗列１０との間には調整用抵抗列１０ａが接続され、かつ、その調整用抵抗列１０ａにおける抵抗素子Ｒａ（１）〜Ｒａ（２m＋１）間の接続点と電源ラインＬｖｄｄとの間には調整用スイッチング素子ＴＦＴ（１）〜ＴＦＴ（２m）が接続されているので、上記のようにして生成される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）は、調整用抵抗列１０ａにおける抵抗素子Ｒａ（１）〜Ｒａ（２m＋１）の抵抗値および調整用スイッチング素子群におけるＯＮトランジスタの位置（これは上記ｍビットの選択信号によって決まる）にも依存する。したがって、選択信号によって調整用スイッチング素子群におけるＯＮトランジスタを変更することで、分圧用抵抗列１０から出力される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００４８】
なお、図１に示した構成では、第１および第２の電位Ｖａ，Ｖｓｓを第１および第２の端子Ｔ１，Ｔ２にそれぞれ与えるための電源またはツェナーダイオードによる定電圧回路や、調整用スイッチング素子群に与えるべき制御信号を生成するデコーダ等は、基準電位発生回路に含まれていないが、これを基準電位発生回路に含める構成としてもよい（この点に関しては以下の他の実施形態および変形例についても同様である）。
【００４９】
図４は、本実施形態に係る基準電位発生回路においてＯＮトランジスタを変更したときの出力特性を示している。図４において、直線ＣＬ（１）は、分圧用抵抗列１０に最も遠いトランジスタＴＦＴ（１）がＯＮトランジスタである場合の各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ直線であり、直線ＣＬ（２m）は、分圧用抵抗列１０に最も近いトランジスタＴＦＴ（２m）がＯＮトランジスタである場合の各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ直線である。したがって、ｍビットの選択信号の設定によって調整用スイッチング素子群においてＯＮトランジスタを変更することにより、これら２つの直線ＣＬ（１）とＣＬ（２m）とによって挟まれた範囲で各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００５０】
＜１．２  シミュレーション＞
上記のように本実施形態では、調整用スイッチング群においてＯＮトランジスタを変更することにより、分圧用抵抗列１０から出力される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。本実施形態のようにスイッチング素子のオン／オフによって基準電位を調整する構成の場合、そのスイッチング素子のオン抵抗のばらつきが基準電位に影響するが、基準電位の精度を高めるためには、このオン抵抗のばらつきの影響を出来るだけ少なくするのが好ましい。そこで本願発明者は、調整用のスイッチング素子のオン抵抗のばらつきによる基準電位への影響（出力特性への影響）を調べるために、上記第１の実施形態に相当する基準電位発生回路と上記第１の実施形態に対応する従来の基準電位発生回路とについて計算機シミュレーションを行った。
【００５１】
図５（ａ）は、本シミュレーションの対象とされた回路構成のうち本実施形態に相当する回路構成（以下「第１の回路構成」という）を示している。この第１の回路構成は、分圧用抵抗列１０に相当する１個の５．６ｋΩの抵抗素子と、調整用抵抗列１０ａに相当する１８Ωの１０個の抵抗素子からなる抵抗列と、これらの抵抗素子間の９個の接続点と８Ｖの電源ラインとの間にそれぞれ接続された９個のスイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（９）とを備えており、調整用抵抗列１０ａに相当する１８Ωの１０個の抵抗素子からなる抵抗列と分圧用抵抗列に相当する５．６ｋΩの抵抗素子との接続点の電位が、基準電位として出力される。また、第１の電位として３．０Ｖが与えられ、第２の電位として０Ｖが与えられる（第２の端子Ｔ２に相当する端子が接地される）ものとし、調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（９）のオン抵抗Ｒｏｎ１は８ｋΩ±１０％（８ｋΩを中心としてばらつきが±１０％）であるものとする。
【００５２】
図５（ｂ）は、本シミュレーションの対象とされた回路構成のうち従来の基準電位発生回路に相当する回路構成（以下「第２の回路構成」という）を示している。この第２の回路構成は、分圧用抵抗列に相当する８ｋΩの抵抗素子および５．１５ｋΩの抵抗素子からなる抵抗列と、調整用抵抗列に相当する５０Ωの９個の抵抗素子からなる抵抗列と、これらの抵抗素子間の９個の接続点と８Ｖの電源ラインとの間にそれぞれ接続された９個のスイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（９）とを備えており、分圧用抵抗列を構成する８ｋΩの抵抗素子と５．１５ｋΩの抵抗素子との接続点の電位が基準電位として出力される。また、分圧用抵抗列は、その一端が調整用抵抗列の一端に接続され、その他端が接地されており、調整用抵抗列の他端には、第１の回路構成とは異なり、外部から電位が与えられない。調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（９）のオン抵抗Ｒｏｎ２は５００Ω±１０％であるものとする。
【００５３】
図６（ａ）（ｂ）は上記シミュレーションの結果を示す図である。このうち図６（ａ）は、調整用スイッチング素子群においてＯＮトランジスタを変えた場合の基準電位としての出力電圧の変化を示している。図６（ａ）において“○”は本実施形態に相当する第１の回路構成における出力電圧を示しており、“×”は従来例に相当する第２の回路構成における出力電圧を示している。また、実線はオン抵抗が本来の設定値（第１の回路構成では１８Ω、第２の回路構成では５０Ω）である場合においてＯＮトランジスタを変えたときの出力電圧（基準電位）を変化を、一点鎖線はオン抵抗が本来の設定値から１０％だけ小さい値である場合においてＯＮトランジスタを変えたときの出力電圧（基準電位）を変化を、点線はオン抵抗が本来の設定値から１０％だけ大きい値である場合においてＯＮトランジスタを変えたときの出力電圧（基準電位）を変化を、それぞれ示している。
【００５４】
このような図６（ａ）に示されたシミュレーション結果によれば、第１および第２の回路構成の双方において、ＯＮトランジスタの変更により出力電圧が２．９２Ｖ〜３．０１Ｖという約９０ｍＶの幅の範囲（以下「調整範囲」という）で調整される。そして、オン抵抗が１０％ばらついたときの当該ばらつきによる出力電圧の変動幅（以下「誤差幅」という）は、本実施形態に相当する第１の回路構成によれば、従来例に相当する第２の回路構成の場合よりも低減される。すなわち、オン抵抗が１０％ばらつくことによる出力電圧の誤差幅は、ＯＮトランジスタの変更に応じて図６（ｂ）に示すようになる。これは、オン抵抗が１０％ばらつくことによる出力電圧の誤差幅が、従来例に相当する第２の回路構成では、上記調整範囲に亘って約２０ｍＶであるのに対し、本実施形態に相当する第１の回路構成では、上記調整範囲において約３ｍＶ〜１９ｍＶとなることを示している。このように本シミュレーションによれば、本実施形態では調整用スイッチング素子のオン抵抗のばらつきによる出力電圧の誤差幅が低減されることがわかる。
【００５５】
また、調整用スイッチング素子を薄膜トランジスタで実現する場合、従来例に相当する第２の回路構成では、オン抵抗が５００Ωであってチャネル幅が数１００μｍ〜数１０００μｍとなるのに対し、本実施形態に相当する第１の回路構成では、オン抵抗が８ｋΩであってチャネル幅が数μｍ〜１０数μｍとなる。したがって、本実施形態は、実現のための回路面積の点においても従来例に比べ格段に有利である。なお、従来例に相当する第２の回路構成（図５（ｂ））において、調整用スイッチング素子としての薄膜トランジスタのオン抵抗を５００Ωから１００Ω〜２００Ω程度にまで小さくすると、オン抵抗のばらつき（１０％）による出力電圧の誤差幅が本実施形態に相当する第１の構成例の場合よりも小さくなる。しかし、この場合、第２の回路構成におけるスイッチング素子としての薄膜トランジスタのチャネル幅が数ｍｍ〜１０ｍｍ程度となって非実用的なものとなる。
【００５６】
＜１．３  効果＞
上記のように本実施形態では、図１に示すように、調整用抵抗列１０ａは、その一端が分圧用抵抗列１０に接続されると共に、その他端が第１の端子Ｔ１に接続され、その第１の端子Ｔ１には外部の電源またはツェナーダイオードによる定電圧回路等から第１の電位Ｖａが与えられる。これより、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗を調整用抵抗列１０ａの抵抗値よりも十分に大きく設定することで、調整用抵抗列１０ａにおける抵抗素子間の接続点のうち調整用スイッチ素子の１つであるＯＮトランジスタが接続される点（以下「ＯＮトランジスタ接続点」）の電位を第１の電位Ｖａにほぼ等しくすることができる（ただし、分圧用抵抗列１０の抵抗値が調整用抵抗列１０ａの抵抗値よりも十分に大きいことが前提となる）。例えば、上記シミュレーションの対象としての第１の回路構成では、図５（ａ）に示すように、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗は８ｋΩ±１０％であって調整用抵抗列１０ａ全体の抵抗値である１８Ω×１０＝１８０Ωよりも十分に大きい（この例では、分圧用抵抗列１００の抵抗値（５．６ｋΩ）も調整用抵抗列１０ａの抵抗値（１８０Ω）よりも十分に大きい）。このような設定によれば、ＯＮトランジスタ接続点と第２の電位Ｖｓｓが与えられるべき第２の端子Ｔ２との間の抵抗列、すなわちＯＮトランジスタＴＦＴ（ｊ）の接続点と分圧用抵抗列１０との間の調整用抵抗素子Ｒａ（ｊ＋１）〜Ｒａ（２m＋１）を分圧用抵抗列１０に加えた抵抗列によって、出力電圧としての基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）が決定される（ここで、ｊは２m以下の自然数）。したがって、選択信号によってスイッチング素子群におけるＯＮトランジスタを変更することで基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００５７】
上記構成より、調整用のスイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗は、従来の基準電位発生回路における調整用スイッチング素子のオン抵抗に比べて大きな値に設定される。したがって、上記シミュレーションの対象としての第１の回路構成と第２の回路構成との比較についての既述の説明からも明らかなように、本実施形態に係る基準電位発生回路は、従来の基準電位発生回路に比べ、実現に必要な回路面積を低減することができる。
【００５８】
また、本実施形態によれば、調整用抵抗列１０ａの一端に分圧用抵抗列１０が接続されると共に他端に第１の電位Ｖａが電源または定電圧回路等により与えられ、基準電位を生成するための抵抗列（分圧用抵抗列１０および調整用抵抗列１０ａ）に調整用スイッチング素子ＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗が直接的には含まれない構成となっている。このため、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗のばらつきによる基準電位への影響が低減される。その結果、上述のシミュレーション結果からも明らかなように、本実施形態によれば、オン抵抗のばらつきによる出力電圧の変動幅（誤差幅）が小さくなるので、調整用のスイッチング素子を有する従来の基準電位発生回路に比べ、高い精度で基準電位を生成することができる。
【００５９】
なお、本実施形態によれば、生成される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）は、主として分圧用抵抗列１０で第１の電位Ｖａと第２の電位Ｖｓｓとの電位差を分圧することにより決定されるので、調整用抵抗列１０ａおよび調整用スイッチング素子による比較的小さな基準電位の変更ではなく基準電位を大きく変更したい場合には、第１の電位Ｖａおよび第２の電位Ｖｓｓの一方または双方を変更すればよい。したがって、本実施形態によれば、従来に比べ、生成される基準電位の大きな変更も容易である。
【００６０】
＜１．４  変形例＞
以下、上記第１の実施形態の各種変形例について説明する。なお以下において、上記第１の実施形態と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。
【００６１】
図７は、上記第１の実施形態の第１の変形例の構成を示す回路図である。本変形例では、調整用スイッチング素子群を構成する薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）としてＰチャネル薄膜トランジスタに代えてＮチャネル薄膜トランジスタが使用され、それに応じて、制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにのみハイレベルの信号が与えられ他の制御端子にはローレベルの信号が与えられる。ハイレベルの与えられた制御端子に（ゲート端子が）接続されたＮチャネル薄膜トランジスタがＯＮトランジスタとなる。本変形例におけるその他の構成については上記第１の実施形態と同様である。このような本変形例によっても上記第１の実施形態と同様の効果が得られる。なお、調整用スイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）が接続される電源ラインＬｖｄｄの電位Ｖｄｄが第１の電位Ｖａよりも高い場合は、上記第１の実施形態のように調整用スイッチング素子としてＰチャネルトランジスタを使用するのがスイッチング素子としての動作上は好ましいが、当該電源ラインＬｖｄｄの電位Ｖｄｄが第１の電位Ｖａよりも低い場合には、調整用スイッチング素子としてＮチャネルトランジスタを使用するのが好ましい。
【００６２】
図８は、上記第１の実施形態の第２の変形例の構成を示す回路図である。本変形例は、調整用抵抗列１０ａにおける抵抗素子間の２m個の接続点と電源ラインＬｖｄｄとの間に、調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子Ｒｃ（１）〜Ｒｃ（２m）が挿入されている点で上記第１の実施形態と相違する。既述のように上記第１の実施形態では、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗は調整用抵抗列１０ａの抵抗値よりも十分に大きくなるように設定されるが、調整用スイッチング素子として実際に形成される薄膜トランジスタのオン抵抗が十分に大きくない場合には、本変形例のように各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子を挿入する構成とすればよい。これにより、薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗が十分に大きくない構成においても、上記第１の実施形態と同様の効果が得られる。
【００６３】
図９は、上記第１の実施形態の第３の変形例の構成を示す回路図である。本変形例は、図７に示した上記第１の変形例において、調整用抵抗列１０ａにおける抵抗素子間の２m個の接続点と電源ラインＬｖｄｄとの間に、調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子Ｒｃ（１）〜Ｒｃ（２m）が挿入された構成となっている。調整用スイッチング素子として実際に形成される薄膜トランジスタのオン抵抗が十分に大きくない場合に、本変形例のように抵抗素子を挿入することにより、薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗が十分に大きくない構成においても、上記第１の実施形態と同様の効果が得られる。
【００６４】
＜２．第２の実施形態＞
＜２．１  構成および動作＞
図１０は、本発明の第２の実施形態に係る基準電位発生回路の構成を示す回路図である。この基準電位発生回路も、液晶パネル等を構成する基板上において例えば階調電圧を生成するためにスイッチング素子として薄膜トランジスタを用いて実現されるが、このような用途や実現方法に限定されるものではなく、例えばＩＣチップ内でスイッチング素子としてＭＯＳトランジスタ等を用いて実現してもよい。本実施形態における構成のうち上記第１の実施形態と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。
【００６５】
図１０に示すように、この基準電位発生回路は、互いに直列に接続されたｎ＋１個の抵抗素子Ｒ（１），Ｒ（２），…，Ｒ（ｎ），Ｒ（ｎ＋１）からなる分圧用抵抗列１０と、互いに直列に接続された２m＋１個の抵抗素子Ｒｂ（１），Ｒｂ（２），……，Ｒｂ（２m），Ｒｂ（２m＋１）からなる調整用抵抗列１０ｂと、当該調整用抵抗列１０ｂを構成する抵抗素子間の２m個の接続点にそれぞれ接続された２m個の調整用スイッチング素子としてのＮチャネル薄膜トランジスタＴＦＴ（１），ＴＦＴ（２），…，ＴＦＴ（２m）とを備えており、外部から所定電位を与えるべき端子として、第１の電位Ｖｂを与えるべき第１の端子Ｔ１と、第２の電位Ｖｄｄを与えるべき第２の端子Ｔ２とを有し、発生すべき基準電位を調整するための制御信号を与えるべき端子として２m個の制御端子Ｔｄ（１），Ｔｄ（２），…，Ｔｄ（２m）を有している。そして、分圧用抵抗列１０は、その一端が調整用抵抗列１０ｂの一端に接続され、その他端が第２の端子Ｔ２に接続されている。調整用抵抗列１０ｂの他端は、第１の端子Ｔ１に接続されている。また、調整用スイッチング素子群を構成する２m個のトランジスタＴＦＴ（１）〜ＴＦＴ（２m）は、それらのドレイン端子が調整用抵抗列１０ｂにおける抵抗素子間の接続点にそれぞれ接続され、それらのソース端子が電源ライン（低圧側電源ラインまたは接地ライン）Ｌｖｓｓに接続され、それらのゲート端子が上記制御端子Ｔｄ（１）〜Ｔｄ（２m）にそれぞれ接続されている。
【００６６】
上記のように構成された基準電位発生回路を動作させる際には、第１の端子Ｔ１に第１の電位Ｖｂが所定電源から与えられ、第２の端子Ｔ２に第２の電位Ｖｄｄが所定電源から与えられる。本実施形態では、第１の電位Ｖｂは第２の電位Ｖｄｄよりも低く、調整用スイッチ素子群が接続される電源ラインＬｖｓｓの電位Ｖｓｓは、第１の電位Ｖｂよりも低い（電源ラインＬｖｓｓの電位Ｖｓｓは、第１の電位Ｖｂよりも高くてもよいが、調整用スイッチ素子群を構成するＮチャネルトランジスタの動作上は電位Ｖｓｓが第１の電位Ｖｂよりも低いことが好ましい）。また、第１の端子Ｔ１に第１の電位Ｖｂを与えるために、電源に代えて、図１１に示すようにツェナーダイオードＤｚ２を利用して第１の電位Ｖｂを生成する定電圧回路を用いてもよい。この定電圧回路は、アノードが接地されたツェナーダイオードＤｚ２と、一端が第２の電位Ｖｄｄの電源ライン（所定電源）に接続され他端がツェナーダイオードＤｚ２のカソードに接続された抵抗素子Ｒｃｖ２とからなり、ツェナーダイオードＤｚ２と抵抗素子Ｒｃｖ２との接続点が上記基準電位発生回路における第１の端子Ｔ１に接続される。このような構成によれば、降伏電圧が第１の電位Ｖｂに等しいツェナーダイオードを上記ツェナーダイオードＤｚ２として使用することにより、別途電源を用意することなく、基準電位発生回路における第１の端子Ｔ１に第１の電位Ｖｂを与えることができる。
【００６７】
一方、２m個の制御端子Ｔｄ（１）〜Ｔｄ（２m）のいずれか１つにはハイレベルの信号が与えられ、他の制御端子にはローレベルの信号が与えられる。これにより、調整用スイッチング素子群のうちハイレベルの信号が与えられた制御端子に（ゲート端子の）接続されたＮチャネルトランジスタのみがオン状態となり（以下、このオン状態となるトランジスタも「ＯＮトランジスタ」という）、調整用抵抗列１０ｂにおける抵抗素子間の接続点のうちＯＮトランジスタの接続される接続点のみが当該ＯＮトランジスタを介して電源ラインＬｖｓｓに電気的に接続される。なお、調整用スイッチング素子群を構成するＮチャネルトランジスタの数およびそのオン／オフを制御するための信号を与えるべき制御端子の数は２m個であるので、ｍビットの選択信号を与えれば、調整用スイッチング素子群を構成するいずれか１つのＮチャネルトランジスタのみをオンさせることができる。具体的には、ｍビットの選択信号を入力とし、上記の制御端子Ｔｄ（１）〜Ｔｄ（２m）にそれぞれ与えるべき信号を制御信号として出力するデコーダを設ければよい。
【００６８】
本実施形態では上記のようにして、第１の端子Ｔ１に第１の電位Ｖｂが、第２の端子Ｔ２に第２の電位Ｖｄｄが与えられ、上記のようなｍビットの選択信号によって制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにのみハイレベルの信号が与えられ他の制御端子にはローレベルの信号が与えられる。これにより、主として第１の電位Ｖｂおよび第２の電位Ｖｄｄと分圧用抵抗列１０を構成する抵抗素子Ｒ（１）〜Ｒ（ｎ＋１）の抵抗値とに基づき、当該抵抗素子間の接続点の電位が決定され、これらの電位が基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）として出力される。図１０に示すように、第１の端子Ｔ１と分圧用抵抗列１０との間には調整用抵抗列１０ｂが接続され、かつ、その調整用抵抗列１０ｂにおける抵抗素子Ｒｂ（１）〜Ｒｂ（２m＋１）間の接続点と電源ラインＬｖｓｓとの間には調整用スイッチング素子群が接続されている。このため、上記のようにして生成される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）は、調整用抵抗列１０ｂにおける抵抗素子Ｒｂ（１）〜Ｒｂ（２m＋１）の抵抗値および調整用スイッチング素子群におけるＯＮトランジスタの位置にも依存する。したがって、選択信号によって調整用スイッチング素子群におけるＯＮトランジスタを変更することで、分圧用抵抗列１０から出力される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００６９】
図１２は、本実施形態に係る基準電位発生回路においてＯＮトランジスタを変更したときの出力特性を示している。図１２において、直線ＣＬ（１）は、分圧用抵抗列１０に最も遠いトランジスタＴＦＴ（１）がＯＮトランジスタである場合の各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ直線であり、直線ＣＬ（２m）は、分圧用抵抗列１０に最も近いトランジスタＴＦＴ（２m）がＯＮトランジスタである場合の各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ直線である。したがって、ｍビットの選択信号の設定によってＯＮトランジスタを変更することにより、これら２つの直線ＣＬ（１）とＣＬ（２m）とによって挟まれた範囲で各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００７０】
＜２．２  効果＞
上記のように本実施形態では、図１０に示すように、調整用抵抗列１０ｂは、その一端が分圧用抵抗列１０に接続されると共に、その他端が第１の端子Ｔ１に接続されていて、その第１の端子Ｔ１には外部の電源またはツェナーダイオードによる定電圧回路等から第１の電位Ｖｂが与えられる。これにより、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗を調整用抵抗列１０ｂの抵抗値よりも十分に大きく設定することで、調整用抵抗列１０ｂにおける抵抗素子間の接続点のうちＯＮトランジスタが接続される点（以下「ＯＮトランジスタ接続点」という）の電位を第１の電位Ｖｂにほぼ等しくすることができる（ただし、分圧用抵抗列１０の抵抗値が調整用抵抗列１０ｂの抵抗値よりも十分に大きいことが前提となる）。このような設定によれば、ＯＮトランジスタ接続点と第２の電位Ｖｄｄが与えられるべき第２の端子Ｔ２との間の抵抗列、すなわちＯＮトランジスタＴＦＴ（ｊ）の接続点と分圧用抵抗列１０との間の調整用抵抗素子Ｒｂ（ｊ＋１）〜Ｒｂ（２m＋１）を分圧用抵抗列１０に加えた抵抗列により、出力電圧としての基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）が決定される（ここで、ｊは２m以下の自然数）。したがって、選択信号によってスイッチング素子群においてＯＮトランジスタを変更することで基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００７１】
上記構成より、調整用のスイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗は、上記第１の実施形態と同様、従来の基準電位発生回路における調整用スイッチング素子のオン抵抗に比べて大きな値に設定されるので、本実施形態に係る基準電位発生回路は、従来の基準電位発生回路に比べ、実現に必要な回路面積を低減することができる。また、上記第１の実施形態のように、基準電位を生成するための抵抗列（分圧用抵抗列１０および調整用抵抗列１０ｂ）に調整用スイッチング素子ＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗が直接的には含まれない構成となっているので、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗のばらつきによる基準電位への影響が小さくなる。その結果、本実施形態によれば、オン抵抗のばらつきによる出力電圧の変動幅（誤差幅）が小さくなるので、調整用のスイッチング素子を有する従来の基準電位発生回路に比べ、高い精度で基準電位を生成することができる。
【００７２】
なお、本実施形態によれば、生成される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）は、主として分圧用抵抗列１０で第１の電位Ｖｂと第２の電位Ｖｄｄとの電位差を分圧することにより決定されるので、調整用抵抗列１０ｂおよび調整用スイッチング素子による比較的小さな基準電位の変更ではなく基準電位を大きく変更したい場合には、第１の電位Ｖｂおよび第２の電位Ｖｄｄの一方または双方を変更すればよい。
【００７３】
＜２．３  変形例＞
上記第２の実施形態の各種変形例について説明する。なお以下において、上記第２の実施形態と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。
【００７４】
図１３は、上記第２の実施形態の第１の変形例の構成を示す回路図である。本変形例では、調整用スイッチング素子群を構成する薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）としてＮチャネル薄膜トランジスタに代えてＰチャネル薄膜トランジスタが使用され、それに応じて、制御端子Ｔｄ（１）〜Ｔｄ（２m）のいずれか１つにのみローレベルの信号が与えられ他の制御端子にはハイレベルの信号が与えられる。ローレベルの与えられた制御端子に（ゲート端子が）接続されたＰチャネル薄膜トランジスタがＯＮトランジスタとなる。本変形例におけるその他の構成については上記第２の実施形態と同様である。このような本変形例によっても上記第２の実施形態と同様の効果が得られる。なお、調整用スイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）が接続される電源ラインＬｖｓｓの電位Ｖｓｓが第１の電位Ｖｂよりも低い場合は、上記第２の実施形態のように調整用スイッチング素子としてＮチャネルトランジスタを使用するのがスイッチング素子としての動作上は好ましいが、当該電源ラインＬｖｓｓの電位Ｖｓｓが第１の電位Ｖｂよりも高い場合には、調整用スイッチング素子としてＰチャネルトランジスタを使用するのが好ましい。
【００７５】
図１４は、上記第２の実施形態の第２の変形例の構成を示す回路図である。本変形例では、調整用抵抗列１０ｂにおける抵抗素子間の２m個の接続点と電源ラインＬｖｓｓとの間に、調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子Ｒｄ（１）〜Ｒｄ（２m）が挿入されている。既述のように上記第２の実施形態では、調整用スイッチング素子としての各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗は調整用抵抗列１０ｂの抵抗値よりも十分に大きくなるように設定されるが、調整用スイッチング素子として実際に形成される薄膜トランジスタのオン抵抗が十分に大きくない場合には、本変形例のように各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子を挿入する構成とすればよい。これにより、薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）のオン抵抗が十分に大きくない構成においても、上記第２の実施形態と同様の効果が得られる。
【００７６】
図１５は、上記第２の実施形態の第３の変形例の構成を示す回路図である。本変形例は、図１３に示した上記第１の変形例において、調整用抵抗列１０ｂにおける抵抗素子間の２m個の接続点と電源ラインＬｖｓｓとの間に、調整用スイッチング素子群を構成する各薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m）と直列に抵抗素子Ｒｄ（１）〜Ｒｄ（２m）が挿入された構成となっている。調整用スイッチング素子として実際に形成される薄膜トランジスタのオン抵抗が十分に大きくない場合に、本変形例のように抵抗素子を挿入することにより、上記第２の実施形態と同様の効果を得ることができる。
【００７７】
＜３．第３の実施形態＞
＜３．１  構成および動作＞
図１６は、本発明の第３の実施形態に係る基準電位発生回路の構成を示す回路図である。この基準電位発生回路も、液晶パネル等を構成する基板上において例えば階調電圧を生成するためにスイッチング素子として薄膜トランジスタを用いて実現されるが、このような用途や実現方法に限定されるものではない。以下では、本実施形態における構成のうち上記第１または第２の実施形態と同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。
【００７８】
本実施形態に係る基準電位発生回路は、図１に示した第１の実施形態と図１０に示した第２の実施形態とを組み合わせた構成となっている。すなわち図１６に示すように、この基準電位発生回路は、互いに直列に接続されたｎ＋１個の抵抗素子Ｒ（１），Ｒ（２），…，Ｒ（ｎ），Ｒ（ｎ＋１）からなる分圧用抵抗列１０と、互いに直列に接続された２m＋１個の抵抗素子Ｒａ（１），Ｒａ（２），……，Ｒａ（２m），Ｒａ（２m＋１）からなる高圧側調整用抵抗列１０ａと、互いに直列に接続された２m＋１個の抵抗素子Ｒｂ（１），Ｒｂ（２），……，Ｒｂ（２m），Ｒｂ（２m＋１）からなる低圧側調整用抵抗列１０ｂと、高圧側調整用抵抗列１０ａを構成する抵抗素子間の２m個の接続点にそれぞれ接続された２m個の高圧側調整用スイッチング素子としてのＰチャネル薄膜トランジスタＴＦＴＨ（１），ＴＦＴＨ（２），…，ＴＦＴＨ（２m）と、低圧側調整用抵抗列１０ｂを構成する抵抗素子間の２m個の接続点にそれぞれ接続された２m個の低圧側調整用スイッチング素子としてのＮチャネル薄膜トランジスタＴＦＴＬ（１），ＴＦＴＬ（２），…，ＴＦＴＬ（２m）とを備えており、外部から所定電位を与えるべき端子として、第１の電位Ｖａを与えるべき第１の端子Ｔ１と、第２の電位Ｖｂを与えるべき第２の端子Ｔ２とを有し、発生すべき基準電位を調整するための制御信号を与えるべき端子として、２m個の高圧側制御端子Ｔｃ（１），Ｔｃ（２），…，Ｔｃ（２m）と、２m個の低圧側制御端子Ｔｄ（１），Ｔｄ（２），…，Ｔｄ（２m）とを有している。そして、分圧用抵抗列１０は、その一端が高圧側調整用抵抗列１０ａの一端に接続され、その他端が低圧側調整用抵抗列１０ｂの一端に接続されている。高圧側調整用抵抗列１０ａの他端は第１の端子Ｔ１に、低圧側調整用抵抗列１０ｂの他端は第２の端子Ｔ２に、それぞれ接続されている。また、高圧側調整用スイッチング素子群を構成する２m個のトランジスタＴＦＴＨ（１）〜ＴＦＴＨ（２m）は、それらのドレイン端子が高圧側調整用抵抗列１０ａにおける抵抗素子間の接続点にそれぞれ接続され、それらのソース端子が電源ラインＬｖｄｄに接続され、それらのゲート端子が高圧側制御端子Ｔｃ（１）〜Ｔｃ（２m）にそれぞれ接続されている。低圧側調整用スイッチング素子群を構成する２m個のトランジスタＴＦＴＬ（１）〜ＴＦＴＬ（２m）は、それらのドレイン端子が低圧側調整用抵抗列１０ｂにおける抵抗素子間の接続点にそれぞれ接続され、それらのソース端子が低圧側電源ライン（または接地ライン）Ｌｖｓｓに接続され、それらのゲート端子が低圧側制御端子Ｔｄ（１）〜Ｔｄ（２m）にそれぞれ接続されている。
【００７９】
上記のように構成された基準電位発生回路を動作させる際には、第１の端子Ｔ１に第１の電位Ｖａが所定電源から与えられ、第２の端子Ｔ２に第２の電位Ｖｂが所定電源から与えられる。本実施形態では、第１の電位Ｖａは第２の電位Ｖｂよりも高くかつ高圧側電源ラインＬｖｄｄの電位Ｖｄｄよりも低く、低圧側電源ラインＬｖｓｓの電位Ｖｓｓは、第２の電位Ｖｂよりも低い（高圧側電源ラインＬｖｄｄの電位Ｖｄｄは、第１の電位Ｖａよりも低くてもよいが、高圧側調整用スイッチ素子群を構成するＰチャネルトランジスタの動作上からは電位Ｖｄｄが第１の電位Ｖａよりも高いことが好ましい。また、低圧側電源ラインＬｖｓｓの電位Ｖｓｓは、第２の電位Ｖｂよりも高くてもよいが、低圧側調整用スイッチ素子群を構成するＮチャネルトランジスタの動作上は電位Ｖｓｓが第２の電位Ｖｂよりも低いことが好ましい。）。また、第１の端子Ｔ１に第１の電位Ｖａを与えるために、電源に代えて、図３に示すようにツェナーダイオードＤｚを利用して第１の電位Ｖａを生成する定電圧回路を用いてもよいし、第２の端子Ｔ２に第２の電位Ｖｂを与えるために、電源に代えて、図１１に示すようにツェナーダイオードＤｚを利用して第２の電位Ｖｂを生成する定電圧回路を用いてもよい。
【００８０】
一方、２m個の高圧側制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにはローレベルの信号が与えられ、他の高圧側制御端子にはハイレベルの信号が与えられる。これにより、高圧側調整用スイッチング素子群のうちローレベルの信号が与えられた制御端子に（ゲート端子の）接続されたＰチャネルトランジスタのみがオン状態となり（以下、このオン状態となるトランジスタを「高圧側ＯＮトランジスタ」という）、高圧側調整用抵抗列１０ａにおける抵抗素子間の接続点のうち高圧側ＯＮトランジスタの接続される接続点のみが当該ＯＮトランジスタを介して高圧側電源ラインＬｖｄｄに電気的に接続される。また、２m個の低圧側制御端子Ｔｄ（１）〜Ｔｄ（２m）のいずれか１つにはハイレベルの信号が与えられ、他の低圧側制御端子にはローレベルの信号が与えられる。これにより、低圧側調整用スイッチング素子群のうちハイレベルの信号が与えられた制御端子に（ゲート端子の）接続されたＮチャネルトランジスタのみがオン状態となり（以下、このオン状態となるトランジスタを「低圧側ＯＮトランジスタ」という）、低圧側調整用抵抗列１０ｂにおける抵抗素子間の接続点のうち低圧側ＯＮトランジスタの接続される接続点のみが当該ＯＮトランジスタを介して低圧側電源ラインＬｖｓｓに電気的に接続される。なお、高圧側調整用スイッチング素子群を構成するＰチャネルトランジスタの数および高圧側制御端子の数はいずれも２m個であるので、ｍビットの高圧側選択信号により、高圧側調整用スイッチング素子群において高圧側ＯＮトランジスタを指定することができる。同様に、ｍビットの低圧側選択信号により、低圧側調整用スイッチング素子群において低圧側ＯＮトランジスタを指定することができる。
【００８１】
本実施形態では上記のようにして、第１の端子Ｔ１に第１の電位Ｖａが、第２の端子Ｔ２に第２の電位Ｖｂが与えられ、ｍビットの高圧側選択信号によって高圧側制御端子Ｔｃ（１）〜Ｔｃ（２m）のいずれか１つにのみローレベルの信号が与えられ且つ他の制御端子にはハイレベルの信号が与えられるとともに、ｍビットの低圧側選択信号によって低圧側制御端子Ｔｄ（１）〜Ｔｄ（２m）のいずれか１つにのみハイレベルの信号が与えられ且つ他の制御端子にはローレベルの信号が与えられる。これにより、主として第１の電位Ｖａおよび第２の電位Ｖｂと分圧用抵抗列１０を構成する抵抗素子Ｒ（１）〜Ｒ（ｎ＋１）の抵抗値とに基づき、当該抵抗素子間の接続点の電位が決定され、これらの電位が基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）として出力される。そして、高圧側選択信号によって高圧側調整用スイッチング素子群における高圧側ＯＮトランジスタを変更すること、および／または、低圧側選択信号によって低圧側調整用スイッチング素子群における低圧側ＯＮトランジスタを変更することにより、分圧用抵抗列１０から出力される基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００８２】
図１７（ａ）〜（ｃ）は、本実施形態に係る基準電位発生回路において高圧側および低圧側ＯＮトランジスタを変更したときの出力特性を示している。図１７（ａ）は、高圧側および低圧側ＯＮトランジスタの一方を固定し他方を変更した場合における各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）の調整範囲を示している。すなわち、低圧側ＯＮトランジスタを低圧側調整用スイッチング素子群における中央のトランジスタＴＦＴＬ（２m-1）に固定した状態で、高圧側ＯＮトランジスタを変更することにより、細い点線で示す２つの直線ＣＬ（２m-1，１）とＣＬ（２m-1，２m）で挟まれた範囲において各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。また、高圧側ＯＮトランジスタを高圧側調整用スイッチング素子群における中央のトランジスタＴＦＴＨ（２m-1）に固定した状態で、低圧側ＯＮトランジスタを変更することにより、一点鎖線で示す２つの直線ＣＬ（１，２m-1）とＣＬ（２m，２m-1）で挟まれた範囲において各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。なお、太線の点線は、低圧側および高圧側ＯＮトランジスタがそれぞれ低圧側および高圧側調整用スイッチング素子群の中央のトランジスタＴＦＴＬ（２m-1），ＴＦＴＨ（２m-1）である場合に生成される各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ直線（出力特性曲線）を示している。
【００８３】
図１７（ｂ）は、高圧側および低圧側ＯＮトランジスタの双方を同方向に順に変更した場合における各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）の調整範囲を示している。生成される各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を示す点を結ぶ線（以下「出力特性曲線」という）は、低圧側および高圧側ＯＮトランジスタがそれぞれ低圧側および高圧側調整用スイッチング素子群の中央のトランジスタＴＦＴＬ（２m-1），ＴＦＴＨ（２m-1）である場合には、太い点線の直線ＣＬ（２m-1，２m-1）で示される。低圧側調整用スイッチング素子群において低圧側ＯＮトランジスタを中央のトランジスタＴＦＴＬ（２m-1）から分圧用抵抗列１０に最も遠いトランジスタＴＦＴＬ（１）へと順に変更すると共に、高圧側調整用スイッチング素子群において高圧側ＯＮトランジスタを中央のトランジスタＴＦＴＨ（２m-1）から分圧用抵抗列１０に最も遠いトランジスタＴＦＴＨ（１）へと順に変更すると、出力特性曲線は、太い点線の直線ＣＬ（２m-1，２m-1）から細い点線の直線ＣＬ（１，１）に向かって変化する。一方、低圧側調整用スイッチング素子群において低圧側ＯＮトランジスタを中央のトランジスタＴＦＴＬ（２m-1）から分圧用抵抗列１０に最も近いトランジスタＴＦＴＬ（２m）へと順に変更すると共に、高圧側調整用スイッチング素子群において高圧側ＯＮトランジスタを中央のトランジスタＴＦＴＨ（２m-1）から分圧用抵抗列１０に最も近いトランジスタＴＦＴＨ（２m）へと順に変更すると、出力特性曲線は、太い点線の直線ＣＬ（２m-1，２m-1）から細い１点鎖線の直線ＣＬ（２m，２m）に向かって変化していく。したがって、高圧側および低圧側ＯＮトランジスタの双方を同方向に順に変更することにより、２つの点線ＣＬ（１，１）とＣＬ（２m，２m）で挟まれた範囲において各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００８４】
図１７（ｃ）は、高圧側および低圧側ＯＮトランジスタの双方を逆方向に順に変更した場合における各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）の調整範囲を示している。図１７（ｃ）においても、低圧側および高圧側ＯＮトランジスタがそれぞれ低圧側および高圧側調整用スイッチング素子群の中央のトランジスタＴＦＴＬ（２m-1），ＴＦＴＨ（２m-1）である場合の出力特性曲線は、太い点線の直線ＣＬ（２m-1，２m-1）で示される。低圧側調整用スイッチング素子群において低圧側ＯＮトランジスタを中央のトランジスタＴＦＴＬ（２m-1）から分圧用抵抗列１０に最も遠いトランジスタＴＦＴＬ（１）へと順に変更すると共に、高圧側調整用スイッチング素子群において高圧側ＯＮトランジスタを中央のトランジスタＴＦＴＨ（２m-1）から分圧用抵抗列１０に最も近いトランジスタＴＦＴＨ（２m）へと順に変更すると、出力特性曲線は、太い点線の直線ＣＬ（２m-1，２m-1）から細い点線の直線ＣＬ（１，２m）に向かって変化する。一方、低圧側調整用スイッチング素子群において低圧側ＯＮトランジスタを中央のトランジスタＴＦＴＬ（２m-1）から分圧用抵抗列１０に最も近いトランジスタＴＦＴＬ（２m）へと順に変更すると共に、高圧側調整用スイッチング素子群において高圧側ＯＮトランジスタを中央のトランジスタＴＦＴＨ（２m-1）から分圧用抵抗列１０に最も遠いトランジスタＴＦＴＨ（１）へと順に変更すると、出力特性曲線は、太い点線の直線ＣＬ（２m-1，２m-1）から細い１点鎖線の直線ＣＬ（２m，１）に向かって変化していく。したがって、高圧側および低圧側ＯＮトランジスタの双方を逆方向に順に変更することにより、２つの点線ＣＬ（１，２m）とＣＬ（２m，１）で挟まれた範囲において各基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。
【００８５】
＜３．２  効果＞
上記のように本実施形態では、既述の第１の実施形態と第２の実施形態とを組み合わせた構成となっているので、低圧側選択信号によって低圧側ＯＮトランジスタを変更することによって基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができると共に、高圧側選択信号によって高圧側ＯＮトランジスタを変更することによって基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）を調整することができる。これにより、上述の図１７（ａ）〜（ｃ）からも明らかなように、より広い範囲で基準電位Ｖｒｅｆ（１）〜Ｖｒｅｆ（ｎ）の調整が可能となる。
【００８６】
また、本実施形態によれば、第１および第２の実施形態と同様、調整用スイッチング素子のオン抵抗が従来に比べ大きな値に設定されるので、実現に必要な回路面積を低減することができる。さらに、本実施形態によれば、第１および第２の実施形態と同様、調整用スイッチング素子のオン抵抗のばらつきによる出力電圧（基準電位）の変動幅（誤差幅）が小さくなるので、調整用のスイッチング素子を有する従来の基準電位発生回路に比べ、高い精度で基準電位を生成することができる。
【００８７】
＜３．３  変形例＞
上記第３の実施形態において、高圧側調整用スイッチング素子群に関する部分については第１の実施形態と同様の変形が可能であり、低圧側調整用スイッチング素子群に関する部分については第２の実施形態と同様の変形が可能である。したがって、本実施形態の変形例として、第１の実施形態の第１〜第３の変形例（図７〜図９）と第２の実施形態の第１〜第３の変形例（図１３〜図１５）との間での組み合わせによる各種の変形例が構成可能である。
【００８８】
例えば図１８は、第１の実施形態の第２の変形例（図８）と第２の実施形態の第２の変形例（図１４）との組み合わせによる上記第３の実施形態の変形例の構成を示す回路図である。調整用スイッチング素子として実際に形成される薄膜トランジスタのオン抵抗が十分に大きくない場合には、本変形例のように高圧側調整用スイッチング素子としての薄膜トランジスタＴＦＴＨ（１）〜ＴＦＴＨ（２m）および低圧側調整用スイッチング素子としての薄膜トランジスタＴＦＴＬ（１）〜ＴＦＴＬ（２m）のそれぞれに直列に抵抗素子Ｒｃ（１）〜Ｒｃ（２m），Ｒｄ（１）〜Ｒｄ（２m）を挿入する構成とすればよい。これにより、調整用スイッチング素子としての薄膜トランジスタＴＦＴ（１）〜ＴＦＴ（２m），ＴＦＴＬ（１）〜ＴＦＴＬ（２m）のオン抵抗が十分に大きくない構成においても、上記第３の実施形態と同様の効果が得られる。
【００８９】
＜４．基準電位発生回路の適用例＞
以下、上記各実施形態またはその変形例に係る基準電位発生回路（以下、「本発明の実施形態等に係る基準電位発生回路」という）の適用例について説明する。
【００９０】
＜４．１  第１の適用例＞
図１９は、本発明の実施形態等に係る基準電位発生回路を使用した第１の液晶表示装置を示すブロック図である。この第１の液晶表示装置は、デジタル駆動方式を採用しており、電源回路１１０と、タイミング発生器１２０と、ＬＣＤコントローラ１３０と、ドライバ回路１４０と、表示部としての画素アレイ１８０とを備えている。ＬＣＤコントローラ１３０は、当該液晶表示装置の外部から与えられる制御信号および映像信号に基づき、タイミング発生器１２０やドライバ回路１４０に与えるべき制御信号Ｃ１，Ｃ２およびドライバ回路１４０に与えるべきデジタル映像信号ＶＤを生成する。タイミング発生器１２０は、ＬＣＤコントローラ１３０からの制御信号Ｃ１に基づき、各部の動作タイミングを決定するための各種の制御信号Ｃ３，Ｃ４を生成する。電源回路１１０は、当該液晶表示装置の外部から与えられる電源に基づき、当該液晶表示装置の各部の動作に必要な電源電圧Ｅａ，Ｅｃ等を生成する。
【００９１】
画素アレイ１８０は、複数のデータ信号線と、当該複数のデータ信号線と交差する複数の走査信号線と、当該複数のデータ信号線と当該複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備えており、各画素形成部は、対応するデータ信号線にソース端子が接続されると共に対応する走査信号線にゲート端子が接続されるスイッチング素子としての薄膜トランジスタと、当該薄膜トランジスタのドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた共通電極と、上記複数の画素形成部に共通的に設けられ当該画素電極と当該共通電極とによって電圧の印加される液晶層とを有している。
【００９２】
ドライバ回路１４０は、画素アレイ１８０における上記複数の走査信号線を順次に選択するための走査信号ＳＣを上記複数の走査信号線に印加する走査信号線駆動回路としてのゲートドライバ１４２と、表示すべき画像を表す複数のデータ信号ＶＡを画素アレイ１８０における上記複数のデータ信号線にそれぞれ印加するデータ信号線駆動回路としてのソースドライバ１４４とを備えている。ソースドライバ１４４は、デジタルインタフェース回路１５２とビデオ回路１５４とを含んでいる。デジタルインタフェース回路１５２には、ＬＣＤコントローラ１３０から画素単位のシリアル信号として上記デジタル映像信号ＶＤが入力され、当該デジタルインタフェース回路１５２は、そのデジタル映像信号ＶＤにシリアル−パラレル変換を施して１水平期間毎に１ライン分の画像信号を出力する。ビデオ回路１５４は、１水平期間毎に出力される１ライン分の画像信号をアナログ電圧信号に変換することにより上記複数のデータ信号ＶＡを生成し、これらのデータ信号ＶＡを画素アレイ１８０における上記複数のデータ信号線に印加する。
【００９３】
このようにして画素アレイ１８０は、上記複数の走査信号線に走査信号ＳＣが印加されると共に上記複数のデータ信号線に上記複数のデータ信号ＶＡが印加されることにより、各画素形成において画素電極と共通電極とによって形成される画素容量に、表示すべき画像の画素値に相当する電圧が保持される。そして、各画素容量に保持された電圧が液晶層に印加されて当該液晶層の光透過率が制御されることにより画像が表示される。
【００９４】
図２０は、上記構成の液晶表示装置におけるビデオ回路１５４の構成を示すブロック図である。このビデオ回路１５４は、階調電圧発生回路１６２と、階調電圧選択回路１６４と、出力回路１６６とからなる。階調電圧発生回路１６２には、本発明の実施形態等に係る上述の基準電位発生回路が使用され、電源回路１１０からの電源電圧に基づき複数の基準電位が階調電圧として生成されると共に、ＬＣＤコントローラ１３０からの制御信号に基づき内部の調整用スイッチング素子のオン／オフが制御されることにより、階調電圧として出力される複数の基準電位が調整される。階調電圧選択回路１６４には、デジタルインタフェース回路１５２から１水平ライン分（すなわち画素アレイ１８０におけるデータ信号線の本数分）のデジタル映像信号ＶＤが入力され、当該階調電圧選択回路１６４は、各データ信号線に対応する当該デジタル映像信号（Ｒ（赤）、Ｇ（緑）、またはＢ（青）のデジタル映像信号）ＶＤに基づき、階調電圧発生回路１６２からの複数の階調電圧のうちいずれかの１つの階調電圧を選択する。このようにして各データ信号線につき選択された階調電圧は、出力回路１６６に入力され、出力回路１６６における電圧ホロア等によるバッファを介してデータ信号ＶＡとしてソースドライバ１４４から出力される。
【００９５】
上記のように本発明の実施形態等に係る基準電位発生回路を液晶表示装置におけるビデオ回路１５４内の階調電圧発生回路１６２として使用することにより、階調電圧発生回路１６２における回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ、生成すべき階調電圧を適切に調整することができる。したがって、このような用途での本発明の適用は、液晶パネル等を構成する基板上に表示部と一体的に階調電圧発生回路およびそれを含むドライバ回路を薄膜トランジスタにより形成する場合に特に有効である。
【００９６】
＜４．２  第２の適用例＞
図２１は、本発明の実施形態等に係る基準電位発生回路を使用した第２の液晶表示装置を示すブロック図である。この第２の液晶表示装置は、アナログ駆動方式を採用しており、電源回路１１０と、タイミング発生器１２０と、ＬＣＤコントローラ１３０と、ビデオ回路１６０と、ドライバ回路１７０と、表示部としての画素アレイ１８０とを備えている。この第２の液晶表示装置の構成のうち上記第１の液晶表示装置と同一または類似の部分には同一の参照符号を付して詳しい説明を省略する。
【００９７】
第２の液晶表示装置におけるＬＣＤコントローラ１３０は、当該液晶表示装置の外部から与えられる映像信号に基づき、表示すべき画像を表すデジタル映像信号ＶＤをビデオ回路１６０に供給する。ビデオ回路１６０は、そのデジタル映像信号ＶＤに基づき、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３つアナログ映像信号ＶＡを生成し、これらをドライバ回路１７０に供給する。
【００９８】
ドライバ回路１７０は、表示すべき画像を表すアナログ電圧信号ＶＡを画素アレイ１８０における複数のデータ信号線に順次に印加するデータ信号線駆動回路としてのソースドライバ１７４と、画素アレイ１８０における複数の走査信号線を順次に選択するための走査信号ＳＣを当該複数の走査信号線に印加する走査信号線駆動回路としてのゲートドライバ１７２とを備えている。ソースドライバ１７４は、ビデオ回路１６０からのアナログ映像信号ＶＡをサンプリングし、サンプリングされたアナログ映像信号ＶＡを画素アレイ１８０における上記複数のデータ信号線に順次に印加する。
【００９９】
このようにして画素アレイ１８０は、上記複数の走査信号線に走査信号ＳＣが印加されると共に上記複数のデータ信号線に上記アナログ映像信号ＶＡが順次に印加されることにより、各画素形成部において画素電極と共通電極とによって形成される画素容量に、表示すべき画像の画素値に相当する電圧が保持される。そして、各画素容量に保持された電圧が液晶層に印加されて当該液晶層の光透過率が制御されることにより画像が表示される。
【０１００】
上記のような第２の液晶表示装置におけるビデオ回路１６０は、各データ信号線についてのアナログ映像信号を生成するのではなく、ソースドライバ１７４に供給すべきＲ（赤）、Ｇ（緑）、Ｂ（青）の３つのデジタル映像信号ＶＤをアナログ映像信号ＶＡに変換する点で、上記第１の液晶表示装置におけるビデオ回路１５４と相違するが、基本的な構成は同様である。すなわち、第２の液晶表示装置におけるビデオ回路１６０も、図２０に示すように、階調電圧発生回路１６２と、階調電圧選択回路１６４と、出力回路１６６とからなり、入力されるデジタル映像信号の数や、出力されるアナログ映像信号の数の違いを除けば、その構成および動作は上記第１の液晶表示装置におけるビデオ回路１５４と同様である。
【０１０１】
上記のように本発明の実施形態等に係る基準電位発生回路を液晶表示装置におけるビデオ回路１６０内の階調電圧発生回路として使用することにより、階調電圧発生回路における回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保しつつ、生成すべき階調電圧を適切に調整することができる。したがって、このような用途での本発明の適用は、液晶パネルを構成する基板上に表示部と一体的に階調電圧発生回路およびそれを含むドライバ回路を薄膜トランジスタにより形成する場合に特に有効である。
【０１０２】
＜４．３  第３の適用例＞
図２２は、本発明の実施形態等に係る基準電位発生回路を使用したドライバ回路の要部の構成を示すブロック図である。本発明の実施形態等に係る基準電位発生回路は、液晶表示装置等のソースドライバやゲートドライバにおけるシフトレジスタのクロック信号の生成に使用可能である。すなわち図２２に示すように、本適用例に係るドライバ回路の要部は、レベルシフタとしての比較器１９４と、当該比較器１９４に入力すべき基準電位Ｖｒｅｆを生成するための基準電位生成回路１９２とを備えており、これら比較器１９４および基準電位生成回路１９２により、シフトレジスタ１９６を駆動するための高振幅クロック信号ＣＫｈを生成するクロック信号生成回路が構成される。比較器１９４は、その正端子に外部から低振幅クロック信号ＣＫｌが入力され、その負端子に基準電位生成回路１９２からの基準電位Ｖｒｅｆが入力される。これにより、比較器１９４は、低振幅クロック信号ＣＫｌの電位が上記基準電位Ｖｒｅｆ以下のときには、予め決められた高振幅信号におけるローレベルの電位を出力し、低振幅クロック信号ＣＫｌの電位が上記基準電位Ｖｒｅｆよりも高いときには、予め決められた高振幅信号におけるハイレベルの電位を出力する。このようにして比較器１９４は、低振幅クロック信号ＣＫｌを高振幅クロック信号ＣＫｈに変換するレベルシフタとして動作する。
【０１０３】
上記のように低振幅クロック信号ＣＫｌを高振幅クロック信号ＣＫｈに変換するための基準電位Ｖｒｅｆを生成する基準電位生成回路１９２として、本発明の実施形態等に係る基準電位発生回路を使用することができる。このとき、基準電位生成回路１９２では、ＬＣＤコントローラ等からの制御信号に基づき内部の調整用スイッチング素子のオン／オフが制御されることにより、レベルシフタを構成する薄膜トランジスタ個々のばらつきに起因する該回路におけるオフセット電圧や低振幅クロック信号ＣＬｌのレベルのばらつき等に応じて、生成される基準電位が調整される。このように本発明の実施形態等に係る基準電位発生回路を使用することにより、ドライバ回路内の基準電位生成回路１９２において、回路規模の増大を抑えると共に、スイッチング素子のオン抵抗のばらつきにかかわらず十分な精度を確保することができる。したがって、このような用途での本発明の適用は、液晶パネル等を構成する基板上に表示部と一体的に上記基準電位生成回路１９２を含むドライバ回路を薄膜トランジスタにより形成する場合に特に有効である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係る基準電位発生回路の構成を示す回路図である。
【図２】上記第１の実施形態において基準電位発生回路に与えるべき電源を示す回路図である。
【図３】上記第１の実施形態において基準電位発生回路に与えるべき電位を生成するための定電圧回路の構成を示す回路図である。
【図４】上記第１の実施形態における出力特性を示す特性図である。
【図５】上記第１の実施形態における出力特性を調べるためのシミュレーションの対象とされた回路構成を示す回路図である。
【図６】上記シミュレーションの結果を示す特性図である。
【図７】上記第１の実施形態の第１の変形例の構成を示す回路図である。
【図８】上記第１の実施形態の第２の変形例の構成を示す回路図である。
【図９】上記第１の実施形態の第３の変形例の構成を示す回路図である。
【図１０】本発明の第２の実施形態に係る基準電位発生回路の構成を示す回路図である。
【図１１】上記第２の実施形態において基準電位発生回路に与えるべき電位を生成するための定電圧回路の構成を示す回路図である。
【図１２】上記第２の実施形態における出力特性を示す特性図である。
【図１３】上記第２の実施形態の第１の変形例の構成を示す回路図である。
【図１４】上記第２の実施形態の第２の変形例の構成を示す回路図である。
【図１５】上記第２の実施形態の第３の変形例の構成を示す回路図である。
【図１６】本発明の第３の実施形態に係る基準電位発生回路の構成を示す回路図である。
【図１７】上記第３の実施形態における出力特性を示す特性図である。
【図１８】上記第３の実施形態の変形例の構成を示す回路図である。
【図１９】本発明の実施形態等に係る基準電位発生回路を使用した第１の液晶表示装置の構成を示すブロック図である。
【図２０】上記第１の液晶表示装置におけるビデオ回路の構成を示すブロック図である。
【図２１】本発明の実施形態等に係る基準電位発生回路を使用した第２の液晶表示装置の構成を示すブロック図である。
【図２２】本発明の実施形態等に係る基準電位発生回路を使用したドライバ回路の要部の構成を示すブロック図である。
【図２３】第１の従来例を示す回路図である。
【図２４】第２の従来例を示す回路図である。
【符号の説明】
【０１０５】
１０      …分圧用抵抗列
１０ａ    …（高圧側）調整用抵抗列
１０ｂ    …（低圧側）調整用抵抗列
１４０，１７０  …ドライバ回路
１４４，１７４  …ソースドライバ（データ線駆動回路）
１５４，１６０  …ビデオ回路
１６２          …階調電圧発生回路
１９２          …基準電位生成回路
Ｄｚ      …ツェナーダイオード
Ｅ１，Ｅ２…電源
Ｒ（ｉ）  …分圧用抵抗列における抵抗素子（ｉ＝１，２，…，ｎ，ｎ＋１）
Ｒａ（ｊ）…（高圧側）調整用抵抗列における抵抗素子（ｊ＝１，２，…，２m＋１）
Ｒｂ（ｊ）…（低圧側）調整用抵抗列における抵抗素子（ｊ＝１，２，…，２m＋１）
Ｔ１      …第１の端子
Ｔ２      …第２の端子
Ｔｃ（ｋ）…高圧側制御端子（ｋ＝１，２，…，２m）
Ｔｄ（ｋ）…低圧側制御端子（ｋ＝１，２，…，２m）
Ｌｖｄｄ  …高圧側電源ライン
Ｌｖｓｓ  …低圧側電源ライン
ＴＦＴ（ｋ）    …薄膜トランジスタ（調整用スイッチング素子）
（ｋ＝１，２，…，２m）
ＴＦＴＨ（ｋ）  …薄膜トランジスタ（高圧側調整用スイッチング素子）
（ｋ＝１，２，…，２m）
ＴＦＴＬ（ｋ）  …薄膜トランジスタ（低圧側調整用スイッチング素子）
（ｋ＝１，２，…，２m）
Ｖａ            …第１の電位
Ｖｂ            …第２の電位
Ｖｄｄ          …高圧側電源電位
Ｖｒｅｆ（ｉ）  …基準電位（ｉ＝１，２，…，ｎ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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