(57)【要約】【課題】  大型化を招くことなくマイグレーションに起因する回路素子パターン間の短絡を効果的に防止することが出来る積層セラミックモジュールを提供する。【解決手段】  本発明に係る積層セラミックモジュールにおいては、積層セラミック基板１を構成する１つのセラミック層11を挟んで両側に形成された２つの回路素子パターン４、41の内、一方の回路素子パターン41と同一の積層面上には、他方の回路素子パターン４と対向する位置に、前記一方の回路素子パターン41よりも面積の小さな導電性のダミーパターン５が形成され、該ダミーパターン５の端部が積層セラミック基板１の側面から露出し、若しくは、何れの回路素子パターンとも接続されていない予備のサイド電極に連結されている。【選択図】      図８
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【特許請求の範囲】
【請求項１】
複数のセラミック層(11)を積層して積層セラミック基板(１)が構成され、これらのセラミック層(11)の積層面には複数の回路素子パターン(４)(41)(42)が形成され、該回路素子パターンによって１或いは複数の電子回路が構成されると共に、該積層セラミック基板(１)の側面には、前記１或いは複数の電子回路を外部回路と接続するための複数のサイド電極(３)が設けられている積層セラミックモジュールにおいて、
少なくとも１つのセラミック層(11)を挟んで両側に形成された２つの回路素子パターン(４)(41)の内、何れか一方の回路素子パターン(41)と同一の積層面上には、他方の回路素子パターン(４)と対向する位置に、前記一方の回路素子パターン(41)よりも面積の小さな導電性のダミーパターン(５)が形成され、該ダミーパターン(５)の端部が前記積層セラミック基板(１)の側面から露出し、若しくは、何れの回路素子パターンとも接続されていない予備のサイド電極(３)に連結されていることを特徴とする積層セラミックモジュール。
【請求項２】
前記ダミーパターン(５)は、前記他方の回路素子パターン(４)と対向する電極部(62)と、該電極部(62)の端部から伸びて前記予備のサイド電極(３)に至る放電部(61)とを有している請求項１に記載の積層セラミックモジュール。
【請求項３】
前記ダミーパターン(５)は、前記他方の回路素子パターン(４)と対向する電極部(72)と、該電極部(72)の端部から伸びてその先端面(71a)が前記積層セラミック基板(１)の側面から露出する放電部(71)とを有している請求項１に記載の積層セラミックモジュール。
【請求項４】
前記積層セラミック基板(１)の表面には１或いは複数の電子部品(２)が搭載されている請求項１乃至請求項３の何れかに記載の積層セラミックモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の小型の電子機器に搭載すべき電子デバイスに関し、特に複数のセラミック層を積層してなる積層セラミックモジュールに関するものである。
【背景技術】
【０００２】
従来、複数のセラミック層を積層してなる積層セラミック基板の表面に複数の電子部品を搭載した複合型の電子デバイスが開発されている。
この様な複合型電子デバイスにおいては、複数のセラミック層の積層面に、電子回路素子を構成すべきＣパターンやＬパターン等の複数の回路素子パターンが形成され、これらの回路素子パターンと前記電子部品によって、所定の機能を発揮すべき１或いは複数の電子回路が構成されている。
【０００３】
複合型電子デバイスの製造工程においては、図９に示す如く、複数枚の低温焼成ガラスセラミック製のグリーンシート(12)を用意し、これらのグリーンシート(12)の積層面に銀ペーストの印刷によって必要な回路素子パターン(４)(41)を形成した後、これらのグリーンシート(12)を重ね合わせて圧接し、これによって得られた積層体に焼成を施すことによって、前記積層セラミック基板を得る。
【０００４】
しかしながら、従来の複合型電子デバイスにおいては、前記製造工程の焼成中に、図９の如く１枚のグリーンシート(12)を挟んで互いに対向する２つの回路素子パターン(４)(41)に電荷が蓄積し、両回路素子パターン(４)(41)の間の電位差が一定値を越えて増大すると、該回路素子パターンを形成する銀の原子が両回路素子パターン(４)(41)間で拡散し移動する現象、即ちマイグレーションＭが発生して、両回路素子パターン(４)(41)が互いに短絡する虞があり、この結果、製品としての複合型電子デバイスの信頼性が低下し、更には歩留まりが低下する問題があった。
【０００５】
そこで、マイグレーション発生の可能性がある２つの回路素子パターンの間に絶縁体パターンを介在させて、両回路素子パターン間の絶縁性を向上させることにより、マイグレーションの発生を抑制した複合電子部品が提案されている(特許文献１)。
【特許文献１】特開平１１−２６２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記複合電子部品においては、マイグレーションの発生を抑制すべき２つの回路素子パターンが形成されている２枚のグリーンシートの間に、絶縁体パターンが形成されたグリーンシートを介在させる必要があるため、所望の回路構成を実現するために必要なグリーンシートの枚数が増加し、この結果、積層セラミック基板の厚さが増大し、ひいては複合電子部品の大型化を招く問題があった。
【０００７】
本発明の目的は、大型化を招くことなくマイグレーションに起因する回路素子パターン間の短絡を効果的に防止することが出来る積層セラミックモジュールを提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る積層セラミックモジュールは、複数のセラミック層(11)を積層してなる積層セラミック基板(１)を具え、これらのセラミック層(11)の積層面には複数の回路素子パターン(４)(41)(42)が形成され、該回路素子パターンによって１或いは複数の電子回路が構成されると共に、該積層セラミック基板(１)の側面には、前記１或いは複数の電子回路を外部回路と接続するための複数のサイド電極(３)が設けられている。
そして、積層セラミック基板(１)を構成する少なくとも１つのセラミック層(11)を挟んで両側に形成された２つの回路素子パターン(４)(41)の内、何れか一方の回路素子パターン(41)と同一の積層面上には、他方の回路素子パターン(４)と対向する位置に、前記一方の回路素子パターン(41)よりも面積の小さな導電性のダミーパターン(５)が形成され、該ダミーパターン(５)の端部が前記積層セラミック基板(１)の側面から露出し、若しくは、何れの回路素子パターンとも接続されていない予備のサイド電極(３)に連結されている。
【０００９】
上記本発明の積層セラミックモジュールの製造工程においては、焼成に伴う電荷の蓄積によって、図８の如く前記２つの回路素子パターン(４)(41)の間に電位差が発生したとしても、これと同時に前記他方の回路素子パターン(４)とダミーパターン(５)との間にも電位差が発生する。ここで、前記一方の回路素子パターン(41)の面積よりもダミーパターン(５)の面積の方が小さいため、前記２つの回路素子パターン(４)(41)の間の電位差よりも、前記他方の回路素子パターン(４)とダミーパターン(５)の間の電位差のほうがが大きくなり、前記他方の回路素子パターン(４)とダミーパターン(５)との間に優先的にマイグレーションＭが発生することになる。
そして、前記他方の回路素子パターン(４)とダミーパターン(５)に蓄積した電荷は、焼成中に、積層セラミック基板(１)の側面から露出するダミーパターン(５)の端部から直接に外部へ放出され、或いは、何れの電子回路とも接続されていない予備のサイド電極(３)を経て外部へ放出される。
この結果、前記２つの回路素子パターン(４)(41)の間の電位差は小さくなり、マイグレーションの発生率が大幅に低減される。
【００１０】
尚、前記他方の回路素子パターン(４)とダミーパターン(５)とはマイグレーションの発生によって互いに短絡することになるが、ダミーパターン(５)は、他の何れの回路素子パターンとも接続されていないため、積層セラミックモジュールに形成されるべき電子回路の動作に影響はない。
又、ダミーパターン(５)は、前記一方の回路素子パターン(41)と同一の積層面上、即ち該回路素子パターン(41)が形成されているグリーンシート(12)の表面に形成されるので、ダミーパターン(５)の形成のために新たなグリーンシートを追加する必要はなく、然も、ダミーパターン(５)は該回路素子パターン(41)よりも小さな面積を有しているので、該回路素子パターン(41)が形成されているグリーンシート(12)の表面に存在する空きスペースを利用して形成することが出来る。
【００１１】
例えば前記ダミーパターン(５)の一構成例となる第１のダミーパターン(６)は、前記他方の回路素子パターン(４)と対向する電極部(62)と、該電極部(62)の端部から伸びて前記予備のサイド電極(３)に至る放電部(61)とを有している。
該第１のダミーパターン(６)を有する積層セラミックモジュールにおいては、第１のダミーパターン(６)の電極部(62)と前記他方の回路素子パターン(４)との間に優先的にマイグレーションが発生し、前記他方の回路素子パターン(４)と第１のダミーパターン(６)に蓄積した電荷は、焼成中に、第１のダミーパターン(６)の放電部(61)を経て前記予備のサイド電極(３)から外部へ放出される。
【００１２】
又、前記ダミーパターン(５)の他の構成例となる第２のダミーパターン(７)は、前記他方の回路素子パターン(４)と対向する電極部(72)と、該電極部(72)の端部から伸びてその先端面(71a)が前記基端の側面から露出する放電部(71)とを有している。
該第２のダミーパターン(７)を有する積層セラミックモジュールにおいては、第２のダミーパターン(７)の電極部(72)と前記他方の回路素子パターン(４)との間に優先的にマイグレーションが発生し、前記他方の回路素子パターン(４)と第２のダミーパターン(７)に蓄積した電荷は、焼成中に、第２のダミーパターン(７)の放電部(71)の先端面(71a)から外部へ放出される。
【００１３】
尚、本発明に係る積層セラミックモジュールは、最終的に積層セラミック基板(１)の表面に１或いは複数の電子部品(２)が搭載された電子デバイスを構成するもの、或いは１或いは複数の電子部品(２)が搭載される前段階の積層セラミック基板(１)を構成するものである。
【発明の効果】
【００１４】
本発明に係る積層セラミックモジュールによれば、ダミーパターンの形成によって回路動作に悪影響のない良性のマイグレーションを誘起せしめることで、回路動作に悪影響を及ぼす悪性のマイグレーションの発生を効果的に防止することが出来る。又、ダミーパターン形成のために新たなセラミック層(グリーンシート)を追加する必要がないので、モジュールの大型化を招くことはない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態につき、図面に沿って具体的に説明する。
全体構成
本発明に係る積層セラミック電子デバイスは、図１に示す如く、複数のセラミック層(11)を積層してなる積層セラミック基板(１)の表面に複数の電子部品(２)を搭載した複合型の電子デバイスであって、複数のセラミック層(11)の積層面には、図３に示す如く、電子回路素子を構成すべきＣパターン、Ｌパターン、線路パターン、グランドパターン等の複数の回路素子パターン(４)(41)(42)が形成され、これらの回路素子パターンと複数の電子部品(２)によって、所定の機能を発揮すべき１つの電子回路が構成されている。
【００１６】
ここで、互いに重なる２つのセラミック層(11a)(11b)の内、下方のセラミック層(11a)の表面には、グランドとなる第１の回路素子パターン(４)が形成され、該回路素子パターン(４)は、該セラミック層(11b)の端部に設けられたサイド電極部(31c)に接続されている。
上方のセラミック層(11b)の表面には、第１の回路素子パターン(４)と対向する位置に、線路となる第２の回路素子パターン(41)が形成され、該回路素子パターン(41)はビアホール(43)を経て他のセラミック層(11)の回路素子パターンに繋がっている。
【００１７】
第１のダミーパターン(６)
図３の如く上層のセラミック層(11b)の表面には、何れの回路素子パターンとも接続されていない予備のサイド電極を構成する第１のサイド電極部(31a)と連結して、第１のダミーパターン(６)が形成され、本発明に係るダミーパターン(５)の一例を構成している。
【００１８】
第２のダミーパターン(７)
又、前記第１のダミーパターン(６)と共に、或いは該ダミーパターン(６)に替えて、上方のセラミック層(11b)の表面には、第１の回路素子パターン(４)と接続されたサイド電極を構成する第２のサイド電極部(31b)に近接して、第２のダミーパターン(７)が形成されている。
【００１９】
第１のダミーパターン(６)は、図４及び図５に示す如く全体がＴ字状を呈し、第１の回路素子パターン(４)と重なって対向する帯状の電極部(62)と、該電極部(62)の端部から伸びてその先端部が前記予備のサイド電極(３)に連結された矩形の放電部(61)とを有している。
尚、サイド電極(３)の横幅ａは０.３ｍｍである。第１のダミーパターン(６)の電極部(62)の線幅ｂは０.１ｍｍ、放電部(61)の幅ｄは０.４ｍｍ、第１のダミーパターン(６)の長さｃは０.５５ｍｍであって、該ダミーパターン(６)の面積は、前記第２の回路素子パターン(41)の面積よりも十分に小さく形成されている。
【００２０】
一方、第２のダミーパターン(７)は、図６及び図７に示す如く全体がＵ字状を呈し、第１の回路素子パターン(４)と重なって対向する帯状の電極部(72)と、該電極部(72)の両端部から垂直方向へ平行に伸びてその先端面(71a)(71a)が基板側面から露出する一対の放電部(71)(71)とを有し、電極部(72)及び放電部(71)(71)は何れもサイド電極(３)から離間している。
ここで、第１の回路素子パターン(４)には凸部(4a)が形成され、該凸部(4a)がサイド電極(３)と連結されている。
尚、第２のダミーパターン(７)の電極部(72)の長さｅは０.７ｍｍ、放電部(71)の長さｆは０.４１ｍｍ、電極部(72)及び放電部(71)の線幅ｇは０.１ｍｍであって、該ダミーパターン(７)の面積は、前記第２の回路素子パターン(41)の面積よりも十分に小さく形成されている。
【００２１】
第１のダミーパターン(６)を有する積層セラミック電子デバイスにおいては、その製造工程における焼成中に、第１のダミーパターン(６)の電極部(62)と第１の回路素子パターン(４)との間に優先的にマイグレーションが発生し、第１の回路素子パターン(４)と第１のダミーパターン(６)に蓄積した電荷は、第１のダミーパターン(６)の放電部(61)を経て予備のサイド電極(３)の露出面から外部へ放出される。
【００２２】
一方、第２のダミーパターン(７)を有する積層セラミック電子デバイスにおいては、その製造工程における焼成中に、第２のダミーパターン(７)の電極部(72)と第１の回路素子パターン(４)との間に優先的にマイグレーションが発生し、第１の回路素子パターン(４)と第２のダミーパターン(７)に蓄積した電荷は、図２の如く積層セラミック基板(１)の側面に露出した第２のダミーパターン(７)の放電部(71)(71)の先端面(71a)(71a)から外部へ放出される。
従って、何れのダミーパターンを有する積層セラミック電子デバイスにおいても、第１の回路素子パターン(４)と第２の回路素子パターン(41)の間には、回路動作に悪影響を及ぼす悪性のマイグレーションは発生せず、この結果、本来の正常な回路動作が保障されるのである。
【００２３】
本発明の効果を実証するべく、第１のダミーパターン(６)を有する積層セラミック電子デバイス(第１実施例)と、第２のダミーパターン(７)を有する積層セラミック電子デバイス(第２実施例)と、ダミーパターンを有しない従来の積層セラミック電子デバイス(従来例)とを試作して、悪性マイグレーションの発生の有無を調べた。その結果を下記表１に示す。
尚、悪性マイグレーションの発生は、第１の回路素子パターン(４)と第２の回路素子パターン(41)の間の電気的短絡の有無によって判断したが、両回路素子パターン(４)(41)の対向位置での切断面における銀の溶出の有無によっても確認した。
【００２４】
【表１】
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【００２５】
この結果から明らかな様に、第１のダミーパターン(６)及び第２のダミーパターン(７)の何れのダミーパターンを有する積層セラミック電子デバイスにおいても、ダミーパターンを有しない従来の積層セラミック電子デバイスよりも悪性マイグレーションの発生確率が低くなっており、このことから本発明の効果が裏付けられる。
尚、第１のダミーパターン(６)を有する積層セラミック電子デバイス(第１実施例)の方が第２のダミーパターン(７)を有する積層セラミック電子デバイス(第２実施例)よりも悪性マイグレーションの発生確率が低くなっているのは、第１実施例における電荷放電面積(サイド電極の露出面積)が０.３ｍｍ２であり、第２実施例における電荷放電面積(ダミーパターンの端面の露出面積)の０.００２ｍｍ２よりも大きく、外部(高温大気中)への電荷の放電が容易であるためと考えられる。
【００２６】
上述の如く本発明に係る積層セラミック電子デバイスによれば、ダミーパターンの形成によって回路動作に悪影響のない良性のマイグレーションを誘起せしめることで、回路動作に悪影響を及ぼす悪性のマイグレーションの発生を効果的に防止することが出来る。又、ダミーパターン形成のために新たなセラミック層を追加する必要がないので、デバイスの大型化を招くことはない。
【００２７】
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、第１のダミーパターン(６)と第２のダミーパターン(７)は何れか一方を選択して設ける構成に限らず、両方を同一セラミック層上若しくは異なるセラミック層上に設ける構成を採用することも可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る積層セラミック電子デバイスの斜視図である。
【図２】該積層セラミック電子デバイスの側面の一部を拡大して示す図である。
【図３】該積層セラミック電子デバイスの分解斜視図である。
【図４】互いに対向する第１のダミーパターンと回路素子パターンを示す斜視図である。
【図５】第１のダミーパターンと回路素子パターンの平面図である。
【図６】互いに対向する第２のダミーパターンと回路素子パターンを示す斜視図である。
【図７】第２のダミーパターンと回路素子パターンの平面図である。
【図８】本発明の積層セラミック電子デバイスにおけるマイグレーションの発生を説明する拡大断面図である。
【図９】従来の積層セラミック電子デバイスにおけるマイグレーションの発生を説明する拡大断面図である。
【符号の説明】
【００２９】
(１)  積層セラミック基板
(11)  セラミック層
(12)  グリーンシート
(２)  電子部品
(３)  サイド電極
(31)  サイド電極部
(４)  回路素子パターン
(41)  回路素子パターン
(５)  ダミーパターン
(６)  第１のダミーパターン
(61)  放電部
(62)  電極部
(７)  第２のダミーパターン
(71)  放電部
(72)  電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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