(57)【要約】【課題】構造化特定用途向け集積回路の電源をプログラム可能に切る方法および装置を提供すること。【解決手段】本発明による構造化特定用途向け集積回路デバイスは、複数のベース半導体層と；複数のベースメタライゼーション層であって、複数のベース層は第１の位置において少なくとも１つのハード回路ブロックを形成し、第１の位置にある第１のメタライゼーションベース層の第１の部分はデバイス用の第１のグローバル電力バスラインとして構成され、第１の位置にある第２のメタライゼーションベース層の第２の部分は少なくとも１つのハード回路ブロック用の第１の局所電力バスラインとして構成され、第３のベース層の第３の部分は、少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、第１の部分と第２の部分の間の接続を制御するようにプログラム可能である、複数のベースメタライゼーション層を備える。【選択図】図１１Ｂ
2006310843.tif 000002
【特許請求の範囲】
【請求項１】
構造化特定用途向け集積回路デバイスであって、
複数のベース半導体層と、
複数のベースメタライゼーション層とを備え、
該複数のベース層は、第１の位置において少なくとも１つのハード回路ブロックを形成し、
該第１の位置にある第１の該メタライゼーションベース層の第１の部分は、該デバイス用の第１のグローバル電力バスラインとして構成され、
該第１の位置にある第２の該メタライゼーションベース層の第２の部分は、該少なくとも１つのハード回路ブロック用の第１の局所電力バスラインとして構成され、
第３の該ベース層の第３の部分は、該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第１の部分と該第２の部分との間の接続を制御するようにプログラム可能である、構造化特定用途向け集積回路デバイス。
【請求項２】
前記第１のベース層と、前記第２のベース層と、前記第３のベース層とが同一のメタライゼーションベース層であり、前記第３の部分は、前記第１の部分と前記第２の部分との間においてプログラマブル金属要素を含む、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項３】
前記第３のベース層が、前記第１のメタライゼーションベース層と前記第２のメタライゼーションベース層との間にある第１のベース半導体層であり、前記第３の部分は、前記第１の部分と前記第２の部分との間において少なくとも１つのプログラマブルビアを含む、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項４】
前記第３の部分が、前記第１の部分と前記第２の部分との間における電力降下を低減する、該第１の部分と該第２の部分の間にある複数のプログラマブルビアを含む、請求項３に記載の構造化特定用途向け集積回路デバイス。
【請求項５】
前記第３のベース層の第４の部分が、前記少なくとも１つのハード回路ブロックを構成することに対してプログラム可能である、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項６】
前記少なくとも１つのハード回路ブロックがハイブリッドロジック要素である、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項７】
前記少なくとも１つのハード回路ブロックがＩ／Ｏブロックである、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項８】
前記少なくとも１つのハード回路ブロックがメモリブロックである、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項９】
前記第１の位置にある第４の前記メタライゼーションベース層の第４の部分は、前記デバイス用の第２のグローバル電力バスラインとして構成され、該第１の位置にある第５の該メタライゼーションベース層の第５の部分は、前記少なくとも１つのハード回路ブロック用の第２の局所電力バスラインとして構成され、第６の前記ベース層の第６の部分は、該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第４の部分と該第５の部分の間の接続を制御するようにプログラム可能である、請求項１に記載の構造化特定用途向け集積回路デバイス。
【請求項１０】
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された請求項１に記載の構造化特定用途向け集積回路デバイスと
を備える、デジタル処理システム。
【請求項１１】
請求項１に記載の構造化特定用途向け集積回路デバイスが実装されたプリント基板。
【請求項１２】
前記プリント基板に実装され、前記構造化特定用途向け集積回路デバイスに結合されたメモリをさらに備える、請求項１１に記載のプリント基板。
【請求項１３】
前記プリント基板に実装され、前記構造化特定用途向け集積回路デバイスに結合された処理回路をさらに備える、請求項１２に記載のプリント基板。
【請求項１４】
漏れ電力を低減するための構造化特定用途向け集積回路デバイスを製造する方法であって、該方法は、
基板の上に複数のベース半導体層を形成することと、
該基板の上に複数のベースメタライゼーション層を形成することであって、該複数のベース層は第１の位置において少なくとも１つのハード回路ブロックを形成する、ことと、
該第１の位置にある第１の該メタライゼーションベース層の第１の部分を該デバイス用の第１のグローバル電力バスラインとして構成することと、
該第１の位置にある第２の該メタライゼーションベース層の第２の部分を該少なくとも１つのハード回路ブロック用の局所電力バスラインとして構成することと、
該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第１の部分と該第２の部分との間の接続を制御するようにプログラム可能として、第３の該ベース層の第３の部分を構成することと
を包含する、方法。
【請求項１５】
前記第１のベース層と、前記第２のベース層と、前記第３のベース層とが同一のメタライゼーションベース層であり、前記第３の部分は、前記第１の部分と前記第２の部分との間においてプログラマブル金属要素を含む、請求項１４に記載の方法。
【請求項１６】
前記第３のベース層が、前記第１のメタライゼーションベース層と前記第２のメタライゼーションベース層との間にある第１のベース半導体層であり、前記第３の部分は、前記第１の部分と前記第２の部分との間において少なくとも１つのプログラマブルビアを含む、請求項１４に記載の方法。
【請求項１７】
前記第３の部分が、前記第１の部分と前記第２の部分との間における電力降下を低減する、該第１の部分と該第２の部分の間にある複数のプログラマブルビアを含む、請求項１６に記載の方法。
【請求項１８】
前記第３のベース層の第４の部分が、前記少なくとも１つのハード回路ブロックを構成することに対してプログラム可能である、請求項１４に記載の方法。
【請求項１９】
前記少なくとも１つのハード回路ブロックがハイブリッドロジック要素である、請求項１４に記載の方法。
【請求項２０】
前記少なくとも１つのハード回路ブロックがＩ／Ｏブロックである、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、構造化特定用途向け集積回路（「ＡＳＩＣ」）に関し、より詳しくは、そのような構造化ＡＳＩＣの電源をプログラム可能に切る方法および装置に関する。
【背景技術】
【０００２】
いわゆる構造化ＡＳＩＣは、場合によっては、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）などのプログラマブルロジックデバイス（「ＰＬＤ」）の代替として用いられる。ＦＰＧＡは、ロジック回路の同一な多数のブロック、多数のレジスタ、複数の別のタイプの回路ブロック（例えば、Ｉ／Ｏブロック、ＲＡＭブロック、ＤＳＰブロック、およびＰＬＬ／ＤＬＬブロックなど）を含み得る一般的な構造を有する。これらの種々の回路は、種々のタスクのいずれかを実行するようにプログラム可能である。ＦＰＧＡはまた、一般的な相互接続構造を有する。この構造は、種々の異なった態様でデバイス上の別の回路を相互接続するようにプログラム可能である。そのようなＦＰＧＡのロジックブロックは、ロジック要素（「ＬＥ」）、ロジックモジュール（「ＬＭ」）、適合性ロジック要素（「ＡＬＥ」）、または適合性ロジックモジュール（「ＡＬＭ」）と呼ばれ得る。
【０００３】
ＦＰＧＡと等価な既知のタイプの構造化ＡＳＩＣは、比較的シンプルな回路ブロックの同一のインスタンスを多数含む一般的な構造（いわゆるハイブリッドロジック要素すなわち「ＨＬＥ」）を有する。構造化ＡＳＩＣは、一般的には、関連のＦＰＧＡの特定用途向けブロックと類似する別のブロック（例えば、Ｉ／Ｏブロック、ＲＡＭブロック、ＰＬＬ／ＤＬＬブロックなど）を含み得る。これらの構造化ＡＳＩＣの一般的な属性は、ＡＳＩＣを作成するために用いられる複数のマスクのうちの数個において、（少なくともある程度）具体化される。従って、これらのマスクは、この一般的な種の全ＡＳＩＣに対して同一であり得るか、実質的に同一であり得、そのマスクは、ＡＳＩＣに「構造」を提供する。別のマスク（全マスクセットの一部のマスクのみ）が、関連のプログラムされたＦＰＧＡの機能と等価な特定の機能を構造化ＡＳＩＣに提供するようにカスタマイズされる。例えば、これらのカスタマイズされたマスクは、関連のプログラムされたＦＰＧＡ内のＡＬＥによって実行されるものと等価な機能を実行するように、ＨＬＥ、またはＨＬＥの少集団もしくはＨＬＥのクラスタ（複合ＨＬＥ、すなわち「ＣＨＬＥ」）を構成し得る。同様に、カスタマイズされたマスクは、関連のプログラムされたＦＰＧＡ内のレジスタと等価な機能を実行するように、ＣＨＬＥを構成し得る。このカスタマイズされたマスクはまた、ＨＬＥ、ＣＨＬＥ、および／またはＡＳＩＣ上の別の回路ブロックの間の相互接続を提供し得る。これらの相互接続は、典型的には、関連のプログラムされたＦＰＧＡのプログラム可能な相互接続リソースによって提供されるものと等価な相互接続を含む。
【０００４】
従って、構造化ＡＳＩＣは、典型的には、固定半導体層と固定メタライゼーション層とを含んだ複数の固定層を有し、関連のプログラムされたＦＰＧＡの設計をインプリメントするように追加される１つ以上のプログラマブル層（金属またはビア、後に詳述）が提供されている。固定層の構造の間にＩ／Ｏポートがあり、そのポートは、特定のＦＰＧＡ設計において用いられてもよく、用いられなくてもよい。
【０００５】
この種の上記のように構造化されたＡＳＩＣを用いることには、複数の利点がある。例えば、ＡＳＩＣマスクの一部のみをカスタマイズする必要があるという点である。このことは、ＡＳＩＣのコストを下げ、ＡＳＩＣ設計／製造サイクルを高速化する傾向にある。ＡＳＩＣの設計フローのリスクも低減され、関連のプログラムされたＦＰＧＡと動作上同等に近いＡＳＩＣの製造が容易になる（動作上とは、例えば、ピン−ピン識別、タイミング識別または近接識別など）。このアプローチの別の利点は、関連のＦＰＧＡと比べて、ＡＳＩＣが内蔵する回路（また、通常動作用の回路）を少なくすることを可能にする傾向にあるということである。その理由は、必要数のＡＳＩＣ  ＨＬＥのみが各ＦＰＧＡ  ＡＬＥの機能の実行に充てられ、ほぼ全てのＦＰＧＡでは多数のＡＬＥが完全には活用されていないためである。
【０００６】
効率的かつ信頼性のある、ＦＰＧＡ設計から構造化ＡＳＩＣ設計への変換（およびその逆の変換）は、互いに等価なＦＰＧＡおよびＡＳＩＣの提供に重要である。例えば、ＦＰＧＡにおいて設計が試された後に、ユニットコストを下げるために、その設計をＡＳＩＣに移行することが望ましくあり得る。別の例では、実際にＡＳＩＣインプリメンテーションに向けた設計を試作するためにＦＰＧＡを用いることが望ましくあり得る。しかし、典型的な構造化ＡＳＩＣ設計では、一部のアクティブデバイスは、ルーティングまたは位置の制約のために、使用可能でない。現在では、デバイスを介した漏れ電力を低減するために、フィルタセルを用いてこの使用可能でない領域を満たし、不使用のデバイスの全入力を電源に結合させる。このアプローチは不使用のデバイスを介した漏れ電力の低減を助け得るが、依然として、定常状態のデバイスを介して流れる少量の電流が漏れ電流として存在する。ディープサブミクロン技術では、定常状態またはオフ状態の漏れ電流は、より大きくなり、全電力システムに重大な影響を及ぼす。
【０００７】
従って、漏れ電流を低減するために不使用のデバイスから電源を完全に切断することによって、構造化特定用途向け集積回路の電源をプログラム可能に切る方法および装置を提供することは望ましくあり得る。
【発明の開示】
【課題を解決するための手段】
【０００８】
（発明の概要）
本発明に基づいて、構造化特定用途向け集積回路の電源をプログラム可能に切る方法および装置が提供される。
【０００９】
本発明は、場合によっては少数の代替機能の間の一部のプログラム能力、またはその代替機能のうちの一部のプログラム能力を提供する構造化ＡＳＩＣの少なくとも１つの「プログラマブル」層を基にする。本発明によると、そのようなプログラマブル層は、ＡＳＩＣ設計の各ロジックモジュールをプログラムする電源を構成するために用いられる。その層はメタライゼーション層であり得る。そのメタライゼーション層では、プログラマブル接続（例えば、フューズ）を用いて、その層または半導体層（その半導体層では、プログラマブルビアを用いて、半導体層の一方の側のメタライゼーション層間を接続し得るか、その層間の接続の切断し得る）のセグメント間を接続するか、セグメント間の接続を切断する。本発明は、構造化ＡＳＩＣ上の不使用デバイスを介した漏れ電力を取り除き、各ロジックモジュールの電源を別々に切ることを可能にし、ディープサブミクロン技術において低電力ターゲットを維持しながらの高性能の設計を実現する。
【００１０】
本発明の一実施形態によると、複数のベース半導体層と、第１の位置において少なくとも１つのハード回路ブロックを形成する複数のベースメタライゼーション層とを含んだ構造化特定用途向け集積回路デバイスが提供される。第１の位置にある第１のメタライゼーションベース層の第１の部分は、ＡＳＩＣデバイス用の第１のグローバル電力バスラインとして構成される。第１の位置にある第２のメタライゼーションベース層の第２の部分は、少なくとも１つのハード回路ブロック用の第１の局所電力バスラインとして構成される。第３のベース層の第３の部分は、少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、第１のメタライゼーションベース層の第１の部分と、第２のメタライゼーションベース層の第２の部分との接続を制御するようにプログラム可能である。
【００１１】
本発明の上記利点および別の利点は、添付の図面とあわせて以下の詳細な説明を考慮することによってより明らかになる。図中では、同等の参照番号は、全図にわたって同等の部分を参照する。
【００１２】
上記目的を達成するために、本発明は、例えば、以下の手段を提供する。
【００１３】
（項目１）
構造化特定用途向け集積回路デバイスであって、
複数のベース半導体層と、
複数のベースメタライゼーション層とを備え、
該複数のベース層は、第１の位置において少なくとも１つのハード回路ブロックを形成し、
該第１の位置にある第１の該メタライゼーションベース層の第１の部分は、該デバイス用の第１のグローバル電力バスラインとして構成され、
該第１の位置にある第２の該メタライゼーションベース層の第２の部分は、該少なくとも１つのハード回路ブロック用の第１の局所電力バスラインとして構成され、
第３の該ベース層の第３の部分は、該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第１の部分と該第２の部分との間の接続を制御するようにプログラム可能である、構造化特定用途向け集積回路デバイス。
【００１４】
（項目２）
上記第１のベース層と、上記第２のベース層と、上記第３のベース層とが同一のメタライゼーションベース層であり、上記第３の部分は、上記第１の部分と上記第２の部分との間においてプログラマブル金属要素を含む、項目１に記載の構造化特定用途向け集積回路デバイス。
【００１５】
（項目３）
上記第３のベース層が、上記第１のメタライゼーションベース層と上記第２のメタライゼーションベース層との間にある第１のベース半導体層であり、上記第３の部分は、上記第１の部分と上記第２の部分との間において少なくとも１つのプログラマブルビアを含む、項目１に記載の構造化特定用途向け集積回路デバイス。
【００１６】
（項目４）
上記第３の部分が、上記第１の部分と上記第２の部分との間における電力降下を低減する、該第１の部分と該第２の部分の間にある複数のプログラマブルビアを含む、項目３に記載の構造化特定用途向け集積回路デバイス。
【００１７】
（項目５）
上記第３のベース層の第４の部分が、上記少なくとも１つのハード回路ブロックを構成することに対してプログラム可能である、項目１に記載の構造化特定用途向け集積回路デバイス。
【００１８】
（項目６）
上記少なくとも１つのハード回路ブロックがハイブリッドロジック要素である、項目１に記載の構造化特定用途向け集積回路デバイス。
【００１９】
（項目７）
上記少なくとも１つのハード回路ブロックがＩ／Ｏブロックである、項目１に記載の構造化特定用途向け集積回路デバイス。
【００２０】
（項目８）
上記少なくとも１つのハード回路ブロックがメモリブロックである、項目１に記載の構造化特定用途向け集積回路デバイス。
【００２１】
（項目９）
上記第１の位置にある第４の上記メタライゼーションベース層の第４の部分は、上記デバイス用の第２のグローバル電力バスラインとして構成され、該第１の位置にある第５の該メタライゼーションベース層の第５の部分は、上記少なくとも１つのハード回路ブロック用の第２の局所電力バスラインとして構成され、第６の上記ベース層の第６の部分は、該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第４の部分と該第５の部分の間の接続を制御するようにプログラム可能である、項目１に記載の構造化特定用途向け集積回路デバイス。
【００２２】
（項目１０）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された項目１に記載の構造化特定用途向け集積回路デバイスと
を備える、デジタル処理システム。
【００２３】
（項目１１）
項目１に記載の構造化特定用途向け集積回路デバイスが実装されたプリント基板。
【００２４】
（項目１２）
上記プリント基板に実装され、上記構造化特定用途向け集積回路デバイスに結合されたメモリをさらに備える、項目１１に記載のプリント基板。
【００２５】
（項目１３）
上記プリント基板に実装され、上記構造化特定用途向け集積回路デバイスに結合された処理回路をさらに備える、項目１２に記載のプリント基板。
【００２６】
（項目１４）
漏れ電力を低減するための構造化特定用途向け集積回路デバイスを製造する方法であって、該方法は、
基板の上に複数のベース半導体層を形成することと、
該基板の上に複数のベースメタライゼーション層を形成することであって、該複数のベース層は第１の位置において少なくとも１つのハード回路ブロックを形成する、ことと、
該第１の位置にある第１の該メタライゼーションベース層の第１の部分を該デバイス用の第１のグローバル電力バスラインとして構成することと、
該第１の位置にある第２の該メタライゼーションベース層の第２の部分を該少なくとも１つのハード回路ブロック用の局所電力バスラインとして構成することと、
該少なくとも１つのハード回路ブロックの電源をプログラム可能に切るために、該第１の部分と該第２の部分との間の接続を制御するようにプログラム可能として、第３の該ベース層の第３の部分を構成することと
を包含する、方法。
【００２７】
（項目１５）
上記第１のベース層と、上記第２のベース層と、上記第３のベース層とが同一のメタライゼーションベース層であり、上記第３の部分は、上記第１の部分と上記第２の部分との間においてプログラマブル金属要素を含む、項目１４に記載の方法。
【００２８】
（項目１６）
上記第３のベース層が、上記第１のメタライゼーションベース層と上記第２のメタライゼーションベース層との間にある第１のベース半導体層であり、上記第３の部分は、上記第１の部分と上記第２の部分との間において少なくとも１つのプログラマブルビアを含む、項目１４に記載の方法。
【００２９】
（項目１７）
上記第３の部分が、上記第１の部分と上記第２の部分との間における電力降下を低減する、該第１の部分と該第２の部分の間にある複数のプログラマブルビアを含む、項目１６に記載の方法。
【００３０】
（項目１８）
上記第３のベース層の第４の部分が、上記少なくとも１つのハード回路ブロックを構成することに対してプログラム可能である、項目１４に記載の方法。
【００３１】
（項目１９）
上記少なくとも１つのハード回路ブロックがハイブリッドロジック要素である、項目１４に記載の方法。
【００３２】
（項目２０）
上記少なくとも１つのハード回路ブロックがＩ／Ｏブロックである、項目１９に記載の方法。
【発明を実施するための最良の形態】
【００３３】
本明細書は、特定のタイプのＦＰＧＡから特定のタイプの構造化ＡＳＩＣまでのロジック設計の移行との関連で本発明を説明する。これらのタイプのＦＰＧＡおよび構造化ＡＳＩＣは、Ｃｈｕａらの米国特許出願第１０／８８４，４６０号（２００４年７月２日出願）やＳｃｈｌｅｉｃｈｅｒらの米国特許出願第１１／０５０，６０７号（２００５年２月３日出願）のような参考文献においてさらに詳細に説明されている。そして、本明細書では、それらの文献の全容を援用する。しかし、別の文献を参照する必要なしでの本発明の理解を容易にするために、以下の数段落および関連の図１〜９は、上記のＣｈｕａらの文献およびＳｃｈｌｅｉｃｈｅｒらの文献からわずかな変更のみを伴って、再現される。
【００３４】
ＦＰＧＡの組み込み用の説明用実例の基本ロジック回路ビルディングブロックまたはユニット１０を図１に示す。このＦＰＧＡビルディングブロック回路は、場合によっては、適合性ロジック要素（「ＡＬＥ」）または適合性ロジックモジュール（「ＡＬＭ」）とも呼ばれ、当業者に既知である。従って、本明細書では、この回路を若干略記する場合もある。ＡＬＥ  １０は、マルチプレクサ２２、２４、５２、５４、５６、６２、６４、６６、８２、８４、８６、９２、９４、９６、１０２、１１２、１２２、１２４、１２６、１３２、１３４、１３６、１５２、１５４、１５６、１６２、１６４および１６６を含む。これらのマルチプレクサのうちの大抵のマルチプレクサは、図１ではＲＡＭビット５８および６８を示したが、図中に一般的には示していないプログラム可能なランダムアクセスメモリ（「ＲＡＭ」）ビットによってプログラム可能に制御される。これらのマルチプレクサの一部は、デバイスの通常動作中において変化し得る信号によって、さらに動的に制御される。マルチプレクサ１１２は、後者のタイプのマルチプレクサの一例である。これは、ＡＬＥ  １０への入力Ｆ１によって制御される。
【００３５】
ＡＬＥ  １０は、ルックアップテーブル（「ＬＵＴ」）３２、３４、３６、４２、４４および４６も含む。ＬＵＴ  ３２および４２は４入力のルックアップテーブルである。別のＬＵＴは３入力のルックアップテーブルである。これらのＬＵＴの各々は、そのＬＵＴへの入力信号の論理結合である出力信号を提供するようにプログラム可能である。
【００３６】
ＡＬＥ  １０の別の構成要素は、全加算器７２および７４、ＡＮＤゲート１２８および１３８、ならびにフリップフロップ１４２および１４４である。白丸で示す導体相互接続（例えば、接続１１５）はプログラム可能な相互接続であり、そのことは、ユーザの要求どおりに、その相互接続が作成されてもされなくてもよいということを意味する。
【００３７】
ＡＬＥ  １０のＬＵＴリソースは、ＡＬＥがＡＬＥへの最大６つの入力の任意の論理結合を形成することを可能にするのに十分である。あるいは、２つの幾分小さな機能が共通の入力をいくつか有する場合では、ＡＬＥ  １０のＬＵＴリソースは、そのような機能を２つ実行するのに十分であり得る。例えば、ＡＬＥ  １０が、２つの５入力の結合、２つの４入力の結合などを形成することが可能であり得る。
【００３８】
全加算器７２および７４は、ＡＬＥ  １０の演算能力を高める。例えば、これらの構成要素は、ＡＬＥ  １０に、信号の運び込みおよび運び出し処理を含めた、２つの数の２つの隣接位置におけるバイナリ加算を実行する能力を提供する。
【００３９】
レジスタ１４２および１４４（ならびに関連の回路）は、ＡＬＥ  １０における信号を、（レジスタによる）登録するか、（レジスタをバイパスして）登録しないことを可能にする。ＡＬＥ  １０レジスタは、ＡＬＥにおいて生じる信号を登録するために用いられなくてもよい。代わりに、あるレジスタは、ＡＬＥへの入力信号を登録するために、（いわゆる孤立レジスタモード（ｌｏｎｅｌｙ  ｒｅｇｉｓｔｅｒ  ｍｏｄｅ）で）用いられ得る。レジスタ１４２および１４４の一方または両方が孤立レジスタモードで用いられている一方、ＡＬＥの別の回路は別の用途用に用いられ得る。レジスタ１４２および１４４はまた、種々の非同期モードまたは同期モードで動作可能である。「Ｄ」は各レジスタへの通常データ入力であり、「データ」は、非同期式ロードデータである。
【００４０】
図２は、構造化ＡＳＩＣの組み込み用の基本ロジック回路ビルディングブロックまたはユニット２００の一例を示す。本願の図２は、上記のＣｈｕａらの文献の図３と同一である。従って、本明細書では図２の説明を若干省略する場合もある。ビルディングブロック２００は、ハイブリッドロジック要素すなわちＨＬＥとも呼ばれ得る。
【００４１】
ＨＬＥ  ２００は、２入力マルチプレクサ２１０と、ＮＡＮＤゲート２２０ａおよび２２０ｂと、インバータ２３０ａおよび２３０ｂと、以下の数文においてより完全に記載する相互接続リソースとを含む。図２に示す相互接続リソースは、マルチプレクサ２１０の上流の複数の縦（ｖｅｒｔｉｃａｌ）導体２４０と、マルチプレクサ２１０とＮＡＮＤゲート２２０の間の複数の縦導体２５０と、ＮＡＮＤゲート２２０とドライバ２３０の間の一つ（または複数）の縦導体２６０と、ドライバ２３０の下流の複数の縦導体２７０とを含む。図２に示す相互接続リソースはまた、数個の横（ｈｏｒｉｚｏｎｔａｌ）導体（例えば、導体３１０、３２０、３３０および３４０）を含む。導体２４０、２５０、２６０、２７０、３１０、３２０、３３０および３４０は、比較的汎用の導体であり、そのことは、それらの導体が、複数の異なったソース（ｓｏｕｒｃｅ）のうちの任意のソースと複数の異なったデスティネーション（ｄｅｓｔｉｎａｔｉｏｎ）のうちの任意のデスティネーションとの間に複数の異なったリンクを作成するために用いられ得るという意味である。これらの比較的汎用の導体に加えて、ＨＬＥ  ２００は、数個のより特殊な導体を含む。制御入力信号用に複数のソースが存在し得て、導体３５０は必要に応じて別の用途で用いられ得るが、例えば、導体３５０は、マルチプレクサ２１０の制御入力を提供することに充てられている。別の例としては、導体３６０ａおよび３６０ｂは、マルチプレクサ２１０への２つの選択可能な入力を提供することに充てられている。この入力はまた、複数の可能なソースからの入力であり、必要に応じてさらなる使用の可能性がある。さらに別の例としては、マルチプレクサ２１０の出力は複数のデスティネーションのいずれかに向かい得るものであるが、導体３７０が、そのマルチプレクサの出力を伝播することに充てられる。一部の導体を比較的汎用のものとして説明し、別の導体をより特殊なものとして説明したが、これらの説明のコンセプトは、便宜上用いたにすぎない。これらは、本発明の限定を意図しない。この２つには明確な区別はなく、両タイプが存在する必要もない。
【００４２】
図２における導体の交差部における小黒丸４１０は、必要に応じて交差導体間の接続が作成されてもされなくてもよい位置を表す。従って、これらの接続はプログラム可能である。好適な実施形態では、これらの接続はビアを用いてマスク−プログラム可能であり、これらのビアは、交差導体を含んだ層間の一つ以上の層に含まれるか、含まれない。本明細書では概してビアプログラムを参照するが、これは一例に過ぎず、必要に応じて、この代わりに別のプログラム技術も用いられ得る。本明細書において、使用可能なプログラム技術の別の例を後述する。図４は、ＨＬＥ  ２００を含んだ集積回路デバイス上のそれぞれ異なった金属層にある２つの交差導体２４０および３２０を示す。図４では、これらの導体は、その２つの金属層間の絶縁層を介してビア４２０によって、相互に電気接続される。同一の構造が図５に再度示すが、絶縁層を介したビアはない。従って、導体２４０または導体３２０が高位金属層または低位金属層であるかは任意であり設計の選択の問題であり、図５では、導体２４０および３２０は相互には接続されていない。
【００４３】
図２のＸ  ４３０は、導体セグメントが、必要に応じてプログラム可能に相互接続されるか接続しないことが可能な位置を表す。小黒丸４１０に対して上述したのと同一の技術を選択は、接続４３０に適する。現在好適な実施形態ではマスク−プログラマブルビアを用いるので、その選択は、一般的には、図示し本明細書で説明した選択となる。図６は、マスク−プログラマブルビア４４０によってブリッジング導体４５０に接続された例示的な導体３２０の２つのセグメントを示す。従って、これら２つの導体３２０のセグメントは、ビア４４０およびブリッジング導体４５０を介して相互に電気接続されている。図７は、ビア４４０がない点以外は同一である構造を示す。従って、図７では、導体セグメントは相互に接続されていない。より正確には、それらのセグメントは、相互に電気絶縁されている。
【００４４】
図２の大白丸または楕円４６０は、それら丸または楕円を有する導体が、ＨＬＥ  ２００を含むデバイス上の高位の相互接続リソース（図２には示さず）と呼ばれ得るものにプログラム可能に接続され得る位置を表す。隣接してなくてもよく比較的近接していなくてもよい構成要素（例えば、ＨＬＥ、デバイス入出力（「Ｉ／Ｏ」）ポートなど）間で信号を伝達するなどの目的のために、高位の相互接続リソースが用いられ得る。句「高位」とは、必ずしも物理的に高位であることを意味するわけではなく、階層的に高位であることを意味するに過ぎない。プログラマブル接続４６０は、上記の態様のいずれかの態様（例えばプログラマブル接続４１０に対して上述した態様）でなされ得る。再度、マスク−プログラマブルビアは現在の好適な実施形態であるので、これらは、概して、プログラマブル接続４６０に対して考え、記載される。従って、図８は、マスク−プログラマブルビア４７０によって高位導体５１０に接続された例示的な導体３６０を示す。図９は、導体３６０と高位導体５２０との間の接続がないという点以外は同一である構造位置４６０を示す。
【００４５】
図２では、異なった軸に沿って延びるように示した導体は、これらの導体の一方が他方の導体において終わるように示される場合（すなわち、両導体がもう別の導体において終わるように示される場合）必ず相互に接続される。交差部において小黒丸なしで相互に交差するように示す導体は、その交差部において相互に接続可能でない。
【００４６】
特定の導体を特別な外部接続を有するものとして図２に示す。従って、グローバル電力バスライン３１０の一番上の導体３１０ａは、常にＶＣＣ（例えば、ロジック１）に接続されているものとして示す。図３におけるグローバル電力バスライン３１０の上から二番目の導体３１０ｂは、常にＶＳＳ（例えば、ロジック０）に接続されているものとして示す。導体３１２、３１４および３１６は、示したＨＬＥの上方、左方、下方の別の隣接ＨＬＥからの入力接続として示す。導体３３２は、示したＨＬＥの上方のＨＬＥへの入力３１６を提供する。導体２７２は、示したＨＬＥの右方のＨＬＥへの入力３１４を提供する。導体３４２は、示したＨＬＥの下方のＨＬＥへの入力３１２を提供する。これらのいわゆる「スニーク」接続（隣接または近接したＨＬＥ間の接続）は、常に提供された、デバイスの相互接続リソースの固定部であり得る。これらが実際に用いられるか否か（および、これらを使用する態様）は、スニーク接続の一端または両端においてプログラマブル接続４１０をプログラムした態様を受けて、プログラム可能であり得る。
【００４７】
２４０および２５０のような導体の示した端部におけるＸ  ４３０は、これらの導体が、示したＨＬＥに隣接した別のＨＬＥにおける類似の導体にプログラム可能に接続され得る位置を表す。この場合もやはり、これらの接続および相互接続は、１つ以上のマスクを適切にカスタマイズしてＡＳＩＣを作成することによって、作成される。
【００４８】
さらに進む前に、多数のＡＬＥを有することに加えて、ＦＰＧＡは、別のタイプの回路の複数のインスタンスを有し得るということが記載されるべきである。このような別のタイプの回路の例としては、入出力（「Ｉ／Ｏ」）ブロック、メモリブロック、デジタル信号処理（「ＤＳＰ」）ブロック、位相ロックループ（「ＰＬＬ」）ブロック、デジタル位相ロックループ（「ＤＰＬＬ」）ブロックおよび別のタイプのプロセッサ回路が挙げられるが、これらには限定されない。これらのブロックは、場合によっては、ハード回路ブロックまたはハードＩＰブロックと呼ばれ得る。構造化ＡＳＩＣデバイスは、（多数のＨＬＥに加えて）同一のハード回路ブロックを有し得る。構造化ＡＳＩＣおよびＦＰＧＡに同一のハードブロックを組み込むことは、互いの均等物を提供し得て、上記のＳｃｈｌｅｉｃｈｅｒらの文献に記載のような均等物を提供することを大いに容易にする。
【００４９】
一つのＨＬＥ  ２００、または比較的少数だが隣接または近接した適切数のＨＬＥ  ２００を用いて、図１における１０のようなＦＰＧＡ  ＬＥによって実行され得る機能（単数または複数）が実行され得る。いずれの場合にも、ＦＰＧＡ  ＬＥと等価なＡＳＩＣを生成するようにＬＥの機能（単数または複数）を実行するのに必要とされる数だけのＨＬＥが用いられる。図３は、例えば、３つのＨＬＥ  ２００ａ、ｂおよびｃと、特定の６入力の論理結合を実行するＡＬＥ  １０のＬＵＴ回路３２／３４／ＥＴＣが等価であることを示す。図３はまた、２つのさらなるＨＬＥ  ２００ｄおよびｅと、ＡＬＥ  １０（これは、図３に示す６入力の論理結合を実行するものと同一のＡＬＥであり得る）のフリップフロップ回路１４２または１４４とが等価であることを示す。図３ではＨＬＥ  ２００ａ〜ｅを大いに簡略化して示したということは理解されるべきである。主として、実際に使用されているＨＬＥ回路要素および接続のみが図３に示される。図２に示す別のＨＬＥ回路の全てが実際に各ＨＬＥ  ２００ａ〜ｅに存在するが、この詳細の一部は、図３を簡略化するために、図３の記載から省略されている（または、うすい線で示されている）。複数のＨＬＥ  ２００は、（例えば、ＡＬＥのＬＵＴ回路において実行され得るものと等価な組み合わせロジックを実行するために、または、ＡＬＥのフリップフロップ回路において実行され得るものと等価なレジスタ機能を実行するために）まとめて用いられるものであり、ＨＬＥのクラスタすなわちＣＨＬＥと呼ばれ得る。従って、図３は２つのＣＨＬＥ  ２０２ａおよび２０２ｂを示す。
【００５０】
図１０は、本発明の好適な実施形態による集積回路５００上のＨＬＥ  ２００の例示的な配置を示す。図１０のＨＬＥ  ２００は、図３もしくは本明細書の別の図において示されるように構成され得るか、それらは、本明細書の随所において参照される任意の改変を含み得る。図１０に示すこの例示的な配置では、ＨＬＥ  ２００は、交差する行列の２次元アレイ状でデバイス５００上に配置されている。デバイス５００はまた、別のハード回路ブロック（例えば、Ｉ／Ｏブロック６００、メモリブロック７００、ＤＳＰブロック、ＰＬＬブロックなど（図示せず））を含み得る。デバイス５００がＦＰＧＡと等価なＡＳＩＣとして用いられる場合では、デバイス５００は、一般的に、総数が、ＦＰＧＡ上のＬＥの数に、一ＦＰＧＡ  ＬＥの全ての性能を再生するために必要とされるＨＬＥ  ２００の最大数をかけた値よりも少ないＨＬＥ  ２００を提供され得る。これは、各ＦＰＧＡ  ＬＥの機能を実行するのに必要とされる数のＨＬＥのみが用いられ、多くの場合では、この目的に必要なＨＬＥの最大数よりも少ないからである。
【００５１】
しかしながら、依然として、典型的な構造化ＬＥまたはＨＬＥ  ＡＳＩＣの設計では、一部のアクティブなデバイスが、ルーティングまたは位置の制約のために使用できない。従って、本発明は、漏れ電流を低減するために不使用の回路ブロックから電源を完全に切断することによって、構造化特定用途向け集積回路の電源をプログラム可能に切ることができることの望ましさに注意を向ける。
【００５２】
本発明によると、複数の局所電力バスライン１１１０（各々は関連のＶＣＣ導体１１１０ａおよび関連のＶＳＳ導体１１１０ｂを有するライン）が、デバイス５００上に提供される。局所電力バスライン１１１０の各々は、図１０に示すように、ＡＳＩＣ設計において、それぞれのハードロジックブロック（例えば、ＬＥモジュール２００）に関連する。各ロジックブロックの局所電力バスライン１１００が関連のブロックの境界において終わる間は、グローバル電力バスライン３１０は、（図２に関した上述したように、関連のＶＣＣ導体３１０ａ、関連のＶＳＳ導体３１０ｂとともに）、特定の行の各々においてデバイス５００の全てのハード回路ブロックを介してルーティングされる。本発明によると、接続１４３０（この接続は、図３、６および７に関して上述した接続４３０と類似し得る接続）は、関連の局所電力バスライン１１００をグローバル電力バスライン３１０から切断することによって、各回路ブロック（例えば、ロジックモジュール２００、Ｉ／Ｏブロック６００、メモリブロック７００など）の電源を選択的に切るようにプログラム可能であり得る。従って、各ハード回路ブロックは、漏れ電力を低減するためにその実際の使用に基づいて、チップ全体にわたり、その電源が選択的に切られ得る。
【００５３】
図１１Ａは、７つの層１２１１〜１２１７を有する既知の構造化ＡＳＩＣデバイス１２００の一部の一実施形態を示す。層１２１１、１２１３、１２１５および１２１７は金属層であり、その一方で、層１２１２、１２１４および１２１６は、ビア１２２０、１２２５、１２３０、１２３５、１２４０および１２４５を含んだ半導体層である。層１２１１〜１２１５は、好適には、構造化ＡＳＩＣデバイス１２００の基部を表す「固定」層であり、その一方で、層１２１６および１２１７は、好適には、プログラム層を表す。好適には、大抵のプログラムは、層１２１６および１２１７により確立された接続によって提供されているが、一部のプログラムは、好適には、「固定」層１２１４の少なくとも一部をプログラムすることによって達成され、その「固定」層は、好適には、少なくとも１つのプログラマブルビアを含む（例えば、ビア１２３５および１２４０を参照）。さらに、２つのプログラム層１２１６および１２１７のみを示しているが、さらなるプログラム層が存在し得る。同様に、層１２１１〜１２１５の下方にさらなる固定層（図示せず）が存在し得る。プログラム可能な構造は仮想的に示されている。従って、この例では、メタライゼーション層１２１７の全ては仮想的に示されており、その一方で、層１２１６のビア１２４５ならびに層１２１４のビア１２３５および１２４０もまた仮想的に示されている。
【００５４】
本発明の好適な実施形態によると、局所電力バスライン１１００は、各ロジックモジュールの層の一部に沿って規定され得、そのモジュールは、マクロセルの機能をプログラムするために以前用いられた各ロジックモジュールのプログラマブル層を介して、グローバル電力バスライン３１０にプログラム可能に結合され得る。図１１Ｂは、本発明による７つの層１２６１〜１２６７を有する構造化ＡＳＩＣデバイスの一部１２５０を示す。層１２６１、１２６３、１２６５および１２６７は金属層であり、その一方で、層１２６２、１２６４および１２６６は、ビア１２７０、１２７５、１２８０、１２８５、１２９０および１２９５を含んだ半導体層である。示したように、層１２６３の一部は、層１２６５に隣接し、少なくとも一部がグローバル電力バスライン３１０（具体的には、例えばＶＣＣ導体３１０ａ）として用いられる局所バスライン１１００（具体的には、例えばＶＣＣ導体１１１０ａ）として使用される。層１２６３と１２６５の間のプログラム層１２６４は、本発明によるプログラマブル電源層として使用される。プログラム層１２６４のビア１２８５、１２９０および１２９５は、本発明のプログラマブル接続１４３０を提供し得て、その接続は、局所電力バスライン１１００として使用される層１２６３の一部を層１２６５の関連のグローバル電力バスライン３１０にプログラム可能に結合する。
【００５５】
従って、漏れ電力を低減するために、部分１２５０において構成された回路ブロックは、その回路ブロックが用いられていない場合において、ビア１２８５、１２９０および１２９５をプログラム可能に除去することによって、その電源が切られ得る。グローバル電力ラインと局所電力ラインとの間にクリアかつプログラム可能な境界を作成することによって、好適には、場合によっては少数の代替機能の間の一部の機能またはその代替機能のうちの一部の機能を提供する構造化ＡＳＩＣの複数のプログラム可能な層のうちの一つの層の一部を用いて、構造化ＡＳＩＣの不使用であるハード回路ブロックの電源をプログラム可能に切る能力が提供される。構造化ＡＳＩＣ全体にわたって電力降下を可能な限り低減するために、複数のビア（例えば、ビア１２８５、１２９０および１２９５）を用いて、局所電力バスライン１１００とグローバル電力バスライン３１０との間のプログラマブル接続１４３０が提供される。図１１Ｂに示す層１２６３の一部はグローバルバス電力ラインへのプログラマブル接続用の局所電力バスラインとして用いられ、その一方で、層１２６３の別の部分（図示せず）は、構造化ＡＳＩＣに機能を提供するために、図１１Ａの層１２１３と同様に用いられ得る、ということは理解されるべきである。構造化ＡＳＩＣの全機能を混乱されることなしに電源が切られ得るハード回路ブロック（例えば、ブロック２００）の任意の接触点は、本発明により層１２６４を介して電源がプログラム可能に切られ得るように、局所電力バスライン１１００として用いられる層１２６３の一部に結合され得る、ということは理解されるべきである。
【００５６】
ＡＳＩＣ設計において好ましいように、本発明によるデバイスにおけるカスタマイズ（プログラム）に必要な層の数は、好適には比較的少ない。上述したカスタマイズを必要とする例示的な層は、主として、ＨＬＥの横および縦の相互接続導体などの間のプログラマブルビア４２０／４４０（図４および６）を提供する層と、高位相互接続回路へのＩ／Ｏポート用のプログラマブルビア４７０（図８）を提供する層と、グローバル電力バスラインと局所電力バスラインの間のプログラマブル接続１４３０（図１１Ｂ）を提供する層と、高位の相互接続回路そのものを提供する層である（あるいは、例えば、全Ｉ／Ｏポートビア４７０が常に存在し得て、必要な場合（使用される場合）高位の相互接続回路に接続され得るか、必要ない場合（使用されない場合）その回路によってバイパスされ得る）。
【００５７】
回路ブロックの電源を切ること、ロジックの構成、ならびにＨＬＥ間およびＨＬＥ内のルーティングに対して、本明細書では、概してビアプログラムを参照しているが（図４〜９、１１Ａおよび１１Ｂを参照）、必要に応じて、その代わりに、またはそれに加えて、別のタイプのプログラム（例えば、金属のオプションのリンク、フューズ、アンチフューズ、ＣＲＡＭ制御、Ｆｌａｓｈ制御などを用いたプログラム）が用いられ得るということは理解される。これらの別の技術の一部を用いる場合では、上記のマスクプログラムへの参照は、カスタマイズされたマスクまたは一部がカスタマイズされたマスク以外のものによってインプリメントされ得るこれらの別のプログラム技術を参照するものと理解される。
【００５８】
例えば、金属を用いるプログラムに関して、図１２Ａは、７つの層１３１１〜１３１７を有する既知の構造化ＡＳＩＣデバイス１２００の一実施形態を示す。層１３１１、１３１３、１３１５および１３１７は金属層であり、その一方で、層１３１２、１３１４および１３１６は、ビア１３２０、１３２５、１３３０、１３３５、１３４０および１３４５を含んだ半導体層である。層１３１１〜１３１５は、好適には、構造化ＡＳＩＣデバイス１３００の基部を表す「固定」層であり、その一方で、層１３１６および１３１７は、好適にはプログラム層を表す。好適には、大抵のプログラムは、層１３１６および１３１７により確立された接続によって提供されているが、一部のプログラムは、好適には、「固定」層１３１５の少なくとも一部をプログラムすることによって達成され、その「固定」層は、好適には、少なくとも１つのプログラマブル金属要素（例えば、要素１３５０および１３５５を参照）を含む。さらに、２つのプログラム層１３１６および１３１７のみを示しているが、さらなるプログラム層が存在し得る。同様に、層１３１１〜１３１５の下方にさらなる固定層（図示せず）が存在し得る。プログラム可能な構造は仮想的に示されている。従って、この例では、メタライゼーション層１３１７の全ては仮想的に示されており、その一方で、層１３１６のビア１３４５ならびに層１３１５のプログラム可能な金属要素１３５０および１３５５もまた仮想的に示されている。
【００５９】
本発明の好適な実施形態によると、局所電力バスライン１１００は、各ロジックモジュールの層の一部に沿って規定され得、そのモジュールは、好適にはマクロセルの機能をプログラムするために以前用いられた、同一層のプログラマブル金属要素を介して、グローバル電力バスライン３１０にプログラム可能に結合され得る。図１２Ｂは、本発明による７つの層１３６１〜１３６７を有する構造化ＡＳＩＣデバイスの一部１３５０を示す。層１３６１、１３６３、１３６５および１３６７は金属層であり、その一方で、層１３６２、１３６４および１３６６は、ビア１３７０、１３７５、１３８０および１３８５を含んだ半導体層である。示したように、層１３６５の一部は局所電力バスライン１１００（具体的には、例えばＶＳＳ導体１１１０ｂ）として使用され、その一方で、層１３６５の隣接部分はグローバル電力バスライン３１０（具体的には、例えばＶＳＳ導体３１０ｂ）として用いられる。層１３６５のバスライン１１１０用に用いられる部分と３１０用に用いられる部分の間にあるプログラマブル金属要素１３９０は、本発明により電源がプログラム可能に切られる要素として使用される。プログラム層１３６５のプログラマブル金属要素１３９０は、本発明のプログラマブル接続１４３０を提供し得て、その接続は、局所電力バスライン１１００として使用される層１３６５の一部を、層１３６５の関連のグローバル電力バスライン３１０にプログラム可能に結合する。
【００６０】
従って、漏れ電力を低減するために、部分１３５０において構成された回路ブロックは、その回路ブロックが用いられていない場合において、金属要素１３９０をプログラム可能に除去することによって、その電源が切られ得る。グローバル電力ラインと局所電力ラインとの間にクリアかつプログラム可能な境界を作成することによって、好適には、場合によっては少数の代替機能の間の一部の機能またはその代替機能のうちの一部の機能を提供する構造化ＡＳＩＣの複数のプログラム可能な層のうちの一つの層の一部を用いて、構造化ＡＳＩＣの不使用である回路ブロックの電源をプログラム可能に切る能力が提供される。
【００６１】
本明細書では、概してＨＬＥをＦＰＧＡ  ＬＥと等価な機能を実行するものとして記載しているが、本明細書に示されるように、ＨＬＥは、高密度かつ高性能の構成要素である。従って、高性能の「ＩＰ」（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）（例えば、デジタル信号処理（「ＤＳＰ」）ブロック、マイクロプロセッサなど）およびメモリなど、を形成するためにも用いられ得る。従って、本発明のプログラム可能に電源を切る特徴は、デバイス上の種々の別のタイプの回路において用いられ得る。
【００６２】
本発明によるプログラム可能に電源を切る回路を備えて構成された集積回路デバイス５００は、上記の通り、図１３に示すデータ処理システム１５００の一部として用いられ得る。データ処理システム１５００は、以下の構成要素：プロセッサ１５０１と、メモリ１５０２と、Ｉ／Ｏ回路１５０３と、周辺デバイス１５０４とのうちの一つ以上を含み得る。これらの構成要素は、システムバス１５０５によって連結され、エンドユーザシステム１５０７に含まれる回路基板１５０６に実装される。
【００６３】
システム１５００は、種々のアプリケーションにおいて用いられ得る。そのアプリケーションは、例えば、コンピュータネットワーク化、データネットワーク化、計測手段、ビデオ処理、デジタル信号処理、または構造化ＡＳＩＣを用いることの利点が望ましい別のアプリケーションである。集積回路デバイス５００は、種々の異なったロジック機能を実行するように構成され得る。例えば、回路デバイス５００は、プロセッサとして、またはプロセッサ１５０１と協働するコントローラとして、構成され得る。集積回路デバイス５００は、システム１５００内の共有リソースへのアクセスを調停するアービターとしても用いられ得る。さらに別の例では、回路デバイス５００は、プロセッサ１５０１と、システム１５００内の別の構成要素のうちの１つとのインタフェースとして構成され得る。システム１５００は例示に過ぎず、本発明の真の範囲および精神は添付の特許請求の範囲によって示されるべきである、ということに留意されたい。
【００６４】
種々の集積回路処理技術を用いて、本発明に従って上述したような集積回路デバイス５００がインプリメントされ得る。さらに、別の既知の信号伝達技術（例えば、ＬＶＤＳ（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ））が上記の単一の導体信号伝達の代わりに用いられ得、それでもまた、本発明の原理を実行する。
【００６５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許出願は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００６６】
構造化特定用途向け集積回路の電源をプログラム可能に切る方法および装置を提供する。場合によっては少数の代替機能の間の一部のプログラム能力、またはその代替機能のうちの一部のプログラム能力を提供する構造化ＡＳＩＣの少なくとも１つのプログラマブル層を用いて、このプログラム能力を提供する。
【図面の簡単な説明】
【００６７】
【図１】当業者に既知のＦＰＧＡ回路の例示的な基本ユニットの略ブロック図である。
【図２】本発明の特定の局面の説明に有用な構造化ＡＳＩＣ回路の例示的な基本ユニットの略ブロック図である。
【図３】構造化ＡＳＩＣおよびＦＰＧＡ回路における特定の回路機能の等価なインプリメンテーションを示す略ブロック図である。
【図４】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略斜視図である。
【図５】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略斜視図である。
【図６】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略正面図である。
【図７】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略正面図である。
【図８】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略斜視図である。
【図９】本発明によるＡＳＩＣに対する例示的なプログラム可能な相互接続構造の略斜視図である。
【図１０】本発明によるＡＳＩＣ上のＨＬＥの例示的な配置を示す略ブロック図である。
【図１１Ａ】既知のＡＳＩＣデバイス内のロジックモジュールの第１の実施形態の略断面図であり、代表的なビアプログラム層を含む。
【図１１Ｂ】本発明によるＡＳＩＣデバイス内のロジックモジュールの第１の実施形態の略断面図であり、代表的なビアプログラム層を含む。
【図１２Ａ】既知のＡＳＩＣデバイス内のロジックモジュールの第２の実施形態の略断面図であり、代表的な金属プログラム層を含む。
【図１２Ｂ】本発明によるＡＳＩＣデバイス内のロジックモジュールの第２の実施形態の略断面図であり、代表的な金属プログラム層を含む。
【図１３】本発明に従って、電源をプログラム可能に切る回路を有する集積回路デバイスを用いた例示的なシステムの略ブロック図である。
【符号の説明】
【００６８】
３１０ａ  ＶＣＣ導体
１１００ａ  ＶＣＣ導体
１２６１、１２６３、１２６５、１２６７  金属層
１２６２、１２６６  半導体層
１２６４  半導体層（プログラム層）
１２７０、１２７５、１２８０、１２８５、１２９０、１２９５  ビア
１４３０  プログラマブル接続
【図１】
2006310843.tif 000003
【図２】
2006310843.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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