(57)【要約】  【課題】位相シフトマスクの近接効果補正でＴＡＴを短縮し、精度を上げる。  【解決手段】ＯＰＣ処理フローが、シフタ配置を行うラインパターンの種類、シフタの両端部とラインパターンとの境界に設定される評価除外領域の長さ（Ｄac-g）、ラインパターンとシフタとの境界で評価除外領域を除く評価対象領域を等分割するセグメントの長さ（ＳＳ）を、それぞれ設定するステップ（Ｓ１，Ｓ６，Ｓ２）と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップ（Ｓ３）と、を有する。そして、ラインパターンの種類、評価除外領域の長さ（ＳＳ）、セグメントの長さの組み合わせを順次変更しながら（Ｓ９→Ｓ１，Ｓ２、Ｓ８→Ｓ６）、シミュレーション（Ｓ３）を繰り返し実行する。  【選択図】図１
2006301184.tif 000002
【特許請求の範囲】
【請求項１】
遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法であって、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するステップと、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップと、を有し、
前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行する
位相シフトマスクの製造方法。
【請求項２】
前記シミュレーションの結果から最適な前記セグメントサイズを決定し、当該最適なセグメントサイズを、前記ラインパターンの種類と前記評価除外領域の長さに関連付けてテーブルに保管するステップを、さらに有し、
前記位相シフトマスクの製造時の近接効果補正において、マスク内で前記シフタ配置を行うラインパターンごとに、当該ラインパターンを有するデバイスの有効領域に対応した前記評価除外領域の長さに応じて、前記テーブルから前記最適なセグメントサイズを読み出して、前記近接効果補正パターンの配置ピッチを決定する
請求項１に記載の位相シフトマスクの製造方法。
【請求項３】
前記シミュレーションの結果から前記シフタのパターン輪郭を発生させ、当該パターン輪郭を、直線の微小輪郭を有するポリゴンからなる近似パターンに変換し、前記微小輪郭の直線間距離からシフタ間距離のラインパターン長さ方向の分布を求めるステップと、
前記求めた分布から前記シフタ間距離の最大値と最小値を抽出し、抽出した最大値と最小値の差を、シフタ間距離の均一性の評価パラメータとして求めるステップと、
求めた評価パラメータに基づいて、最適な前記セグメントサイズを決定するステップと、
をさらに有する請求項１に記載の位相シフトマスクの製造方法。
【請求項４】
遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正装置であって、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するパラメータ設定手段と、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する予測計算手段と、
前記パラメータ設定手段から前記予測計算手段に供給される、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる制御手段と、
を有する位相シフトマスクの近接効果補正装置。
【請求項５】
遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正の手順として、
シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定する手順と、
各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する手順と、
前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる手順と、
をコンピュータベースの処理装置で実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法、近接効果補正装置およびプログラムに関する。
【背景技術】
【０００２】
半導体デバイスの高性能化にともない、半導体製造プロセスには微細化および高密度化が要求されており、フォトリソグラフィによるレジストパターンの形成についても、光の波長および光学系から決定される解像限界以下を超えた微細パターンの作成が要求されている。
【０００３】
露光装置の解像限界以下のパターンを精度よく解像させようとするとき、超解像技術といわれる変形照明法のほかに、転写マスクで隣接するどちらか一方のパターンにシフタを設け、露光光の位相を１８０度反転させてパターンエッジ部のコントラストを向上させる位相シフト技術が利用されている。
位相シフト技術の一つとして、空間周波数変調型マスク（レベンソン型位相シフトマスク）が知られ、既に実用化されている。
このマスクでは、図２３（Ａ）に示すように、１個おきのパターンにシフタを配置することによって、図２３（Ｂ）に示すシフタ配置されないＣｒマスクに比べて、ウェハ転写時の光強度分布が増強され、これによりコントラストが向上する。
【０００４】
図２４は、レベンソン型位相シフトマスクのシフタの高さ（ライン長さ方向のサイズ）と光透過部の光強度分布を示したものである。
通常、空間周波数変調型マスクによる露光はパターンの空間周波数情報である±１次回折光を、投影レンズで可能な限り取り込むため、光源の絞り（σ）を小さめに設定する。その結果、図２４に示すようにシフタの高さを大きしていくにともない光強度分布の離散が起こり、光強度ピーク数が増えていく。
【０００５】
シフタ高さが比較的小さい場合、図２４（Ａ）に示すように、光強度分布の離散はなく光強度ピークが１つでライン形状はライン端に向かうほど細くなる「湾曲」と称する形状になる。この場合において、線幅の不均一性がトランジスタ特性の低下の原因となり得る。
シフタ高さを長くしていくと、図２４（Ｂ）に示すように、光強度分布の離散が起こって光強度ピークが２つ、３つと増えていく。このため、パターン端部が極端に細くなる「くびれ」と称される形状になり、さらに端部以外でもパターンエッジが波打つようになる「うねり」が生じるようになる。この「くびれ」や「うねり」が原因で線幅が不均一となり、最悪の場合はラインちぎれてしまう。そして、このことは、トランジスタ特性、プロセスマージン低下等をもたらす原因となっている。
【０００６】
上記ラインの「くびれ」や「うねり」の発生位置、「湾曲」形状はパターン種ごとに異なることから、「くびれ」や「うねり」等の補正もパターン種ごとに行うことが必要である。
【０００７】
図２５（Ａ）は、シフタ高さに応じて上記ラインの「くびれ」や「うねり」の発生位置がどのように変化するかを、シミュレーションより求めた結果を示すグラフである。
シミュレーションツールは市販のリソグラフィシミュレーターである「Prolith」（KLA-Tencor社の商品名）を使用し、シミュレーションモデルは集約（レジスト）パラメータモデルＬＰＭ(lumped parameter model)を使用した。被シミュレーションパターンは７本Ｌ／Ｓ（パターンピッチ＝４３０nm）、光源波長は１９３nm、レンズ開口数（ＮＡ）は０.７０、コヒーレンスファクター（σ）は０.３０、レジスト膜厚は２５０nm、レジストコントラストは１２、吸収係数は０.８〜１.０μｍ、拡散長は３０nmである。
【０００８】
図２５（Ａ）に示すグラフは、図２５（Ｂ）に示すようにシフタエッジの中心線（一点鎖線）からの距離（シフタ高さ）を「Y Position」としたときに、その距離に応じたレジスト残り幅（Resist CD）を、シフタ高さをパラメータとして示している。
このグラフに示す例では、シフタ高さが５００nmから「くびれ」が生じ、さらに８００nmからは、これに「うねり」が加わって線幅の不均一性が増大している。
【０００９】
このようなラインくびれの補正をＯＰＣ（光近接効果補正）によって行うため、補助的にパット（補正パターン）を線幅が小さくなる箇所にルールベースで配置する手法が提案されている（たとえば、特許文献１参照）。
【００１０】
【特許文献１】特開２００１−４２５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、このような補助的なパットを用いた光近接効果補正では、単純なパットを配置することからラインうねりの補正までカバーできず補正精度に限界がある。また、パットを配置する手法以外にもルールベースにより上記ラインの「くびれ」、「うねり」、「湾曲」形状を補正しようとすると膨大なデータ取得工数が必要となり、コスト・時間面で効率的な補正方法とは成り得ない。
【００１２】
また、上記ラインの「くびれ」、「うねり」、「湾曲」に対して、通常のパターン種に依存しない一律な補正セグメントサイズによるモデル（シミュレーション）ベースによる補正では、くびれやうねりの発生位置、湾曲形状はパターン種に依るため、補正精度にバラツキが生じてしまう。
【００１３】
この補正精度を向上させるために、本発明者は、パターンごとに最適な補正セグメントサイズを求め、ルールテーブルを作成し、それをモデルベースＯＰＣフローに組み入れることで高精度な補正を実現させる提案を既に行った（特許出願番号：２００４−０２５１８６）。
【００１４】
しかし、実デバイス上ではパターンの組み合わせが無数にあり、最適な補正セグメントサイズを手作業で調査するのは膨大なコストとＴＡＴ(Turn around time)が必要となる。
また、ライン端から有効領域（アクティブ領域）までの距離は、実際のデバイス動作に用いられないことから、そこでのパターン変動が光近接効果補正に影響を与える。
【００１５】
本発明が解決しようとする課題は、ＴＡＴが短く精度が高い、位相シフトマスクパターンの近接効果補正を行うことである。
【課題を解決するための手段】
【００１６】
本発明に係る位相シフトマスクの製造方法は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの製造方法であって、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するステップと、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測するステップと、を有し、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行する。
本発明では、好適に、前記シミュレーションの結果から最適な前記セグメントサイズを決定し、当該最適なセグメントサイズを、前記ラインパターンの種類と前記評価除外領域の長さに関連付けてテーブルに保管するステップを、さらに有し、前記位相シフトマスクの製造時の近接効果補正において、マスク内で前記シフタ配置を行うラインパターンごとに、当該ラインパターンを有するデバイスの有効領域に対応した前記評価除外領域の長さに応じて、前記テーブルから前記最適なセグメントサイズを読み出して、前記近接効果補正パターンの配置ピッチを決定する。
【００１７】
本発明に係る位相シフトマスクの近接効果補正装置は、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正装置であって、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定するパラメータ設定手段と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する予測計算手段と、前記パラメータ設定手段から前記予測計算手段に供給される、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる制御手段と、を有する。
【００１８】
本発明に係るプログラムは、遮光層から形成されるラインパターンの両側の光透過領域に、透過光の位相を変化させるシフタを配置する位相シフトマスクの近接効果補正の手順として、シフタ配置を行う前記ラインパターンの種類、前記シフタの両端部と前記ラインパターンとの境界に設定される評価除外領域の長さ、前記ラインパターンと前記シフタとの境界で前記評価除外領域を除く評価対象領域を等分割するセグメントの長さを、それぞれ設定する手順と、各セグメントに近接効果補正パターンを配置し、その幅を変えながら、シミュレーションによりシフタ間のパターン仕上がり幅を予測する手順と、前記ラインパターンの種類、前記評価除外領域の長さ、前記セグメントの長さの組み合わせを順次変更しながら、前記シミュレーションを繰り返し実行させる手順と、をコンピュータベースの処理装置で実行させるためのプログラムである。
【００１９】
以上の構成の本発明によれば、ラインパターンの種類、前記評価除外領域の長さ、前記セグメントサイズを、それぞれ所定数予め設定し、シミュレーションを繰り返す際に、それらの組み合わせを順次変更しながら供給する。このとき、とくに評価除外領域の長さを水準振りしてシミュレーションのパラメータとして用いることから、得られるシミュレーション結果において、実際のデバイス動作とは無関係な領域での寸法変動の影響が低減される。
また、最適なセグメントサイズを決定してテーブルに保管する場合、実際に位相シフトマスクを製造する際の近接効果補正に、このテーブルから補正対象に最適なサイズを読み出して用いる。
【発明の効果】
【００２０】
本発明によれば、ＴＡＴが短く精度が高い、位相シフトマスクパターンの近接効果補正を行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図を参照して説明する。
【００２２】
図１は、本実施形態に係るＯＰＣ（光近接効果補正）処理装置の構成を示す処理ブロック図である。
図解したＯＰＣ処理装置は、ＯＰＣパラメータ設定ブロック（ａ）、ＯＰＣモデルブロック（ｂ）、ＯＰＣブロック（ｃ）およびＯＰＣ検証ブロック（ｄ）を有する。
この図１に示す機能は、ハードウエアとして実現してもよいが、通常、それぞれのブロックがコンピュータ（またはコンピュータベースの処理装置）によって実行される手順の大まかな集合として実現される。この場合、各ブロック内のステップが、不図示のＣＰＵやマイクロコンピュータ（制御部）に保持されているプログラム上の機能として実現可能である。なお、これらの各ブロック（処理ブロック）の機能は、以下の処理手順の説明によって明らかにする。
【００２３】
本実施形態においては、実チップレベルの様々な種類のパターンの、不均一なパターン線幅（ライン長さ方向の線幅バラツキ）を、一定（目標）線幅にＯＰＣ補正するための、パターン種、アクティブ領域ＡＣのエッジから（ゲート配線等の）ライン端までの距離（Ｄac-g：以下「ＡＣ−Ｇ距離」という）および補正セグメントサイズ（ＳＳ）と、補正精度との関係を容易に求めることを可能にする手法を提案する。
この手法では、同時に、実チップレベルの最適な補正セグメントサイズ（ＳＳ）を容易に求めることができる。
【００２４】
最初に、実チップレベルの最適な補正セグメントサイズ（ＳＳ）の求め方について、図２および図３（Ａ）〜図３（Ｃ）を用いて、その概略を説明する。ここでは、簡略化のためパターン種やＡＣ−Ｇ距離Ｄac-gは一定とする。
この方法は、大まかには、位相シフトマスクについてのＯＰＣを行うにあたり、遮光パターンとシフタとの境界位置の補正を行う分割の単位（間隔）をパターン水準（シフタの高さや幅）に応じて設定するものである。この分割の単位を「補正セグメントサイズ」と称している。
【００２５】
図２に、設計パターン（以下、ターゲットパターンという）Ｐにおける補正セグメントサイズ（ＳＳ）と評価点（シミュレーションポイント）とを示す。
ターゲットパターンＰのエッジを等間隔（補正セグメントサイズ（ＳＳ））で分割し、各々の中心点を評価点とする。したがって、評価点ピッチが補正セグメントサイズ（ＳＳ）となる。この補正セグメントサイズ（ＳＳ）および評価点の設定は図１に示すＯＰＣパラメータ設定ブロック（ａ）にて実行される。補正セグメントサイズ（ＳＳ）は、図１に示す「うねり補正テーブルＴＢ１」に予め格納されたものを読み出して用いる。このとき、マスク作成上の制限に起因する補正制約も設定する。
以上の作業を、ＯＰＣパラメータの設定という。
【００２６】
ＯＰＣパラメータ設定後、図１に示すＯＰＣブロック（ｃ）にてＯＰＣを実行する。
このＯＰＣは図１に示すＯＰＣブロック（ｃ）が、所定のＯＰＣモデルをＯＰＣモデルブロック（ｂ）から読み出して実行する。ＯＰＣモデルは、主に、パターン寸法測長データ（実験データ）、光学条件情報（露光波長、レンズ開口数、光学参照半径等）、マスク情報（透過率、位相）、レジストモデル（近似式的情報）、エッチングモデル（近似式的情報）により構成されている。
【００２７】
設定後の補正セグメントサイズ（ＳＳ）、評価点および補正制約は、図１に示すＯＰＣブロック（ｃ）に出力され、ここでＯＰＣモデルを元に、ＯＰＣのためのシミュレーションが実行される。
このとき補正セグメントサイズ（ＳＳ）ごとに、補正制約を考慮しながらシミュレーションを実行し、その結果を、ＯＰＣ検証ブロック（ｄ）に出力する。
ＯＰＣ後は、図１に示すＯＰＣ検証ブロック（ｄ）にて、正しく補正されたか検証するため、ＯＰＣモデルを基にＯＰＣの検証を行う。検証の結果、補正後のパターンが目標や要求通りに収まっているならばＯＰＣは終了し、収まっていない場合は補正パターンの幅を修正し再度、シミュレーションと検証を繰り返す。
そして、以上の操作を目標値が得られるまで繰り返す。
【００２８】
このＯＰＣと検証の詳細を、図３を用いて更に説明する。
ＯＰＣでは、先ず、上記ＯＰＣパラメータ設定ブロック（ａ）で設定した評価点においてターゲットパターンＰの形状（寸法）をシミュレーションにより予測する。
図３（Ａ）に、このとき得られた仕上がりイメージ（仮想パターン）を示す。そして、仕上がりイメージとターゲットパターンＰとのズレ量ΔＰを求める。
【００２９】
つぎに、そのズレ量ΔＰを最大１倍した量を補正サイズとし、図３（Ｂ）に示すように、図１のＯＰＣパラメータ設定ブロック（ａ）で設定したエッジ分割の箇所に補正パターンＨＰを発生させる。ただし、補正パターンＨＰを発生させた結果、上記ＯＰＣパラメータ設定ブロック（ａ）で設定した補正制約に該当してしまう場合は補正パターンＨＰの発生は行わない。
【００３０】
これをすべての評価点、分割位置で行い、ＯＰＣの１サイクルが終了する。
そして再度、評価点において出来上がりパターン形状（寸法）を予測し（図３（Ａ）、その結果から必要に応じて、補正パターンＨＰの幅を修正し、これをエッジ分割単位で繰り返し行う。この繰り返す回数は予め指定する。
そして、図１に示すＯＰＣ検証ブロック（ｄ）にて、全ての（あるいは殆どの）エッジ分割位置で、所望の目標が達成されたと判断されると、補正セグメントサイズ（ＳＳ）の値を変えて、図３に示し上述した全ての処理を繰り返す。
【００３１】
用意した全ての補正セグメントサイズ（ＳＳ）について、ＯＰＣと検証が終了すると、最適な補正セグメントサイズ（ＳＳ）が得られる。その最適補正セグメントサイズ（ＳＳ）と補正パターンＨＰの寸法を、図１に示す最適補正値テーブルＴＢ２に格納して、処理を終了する。
このため、ラインの「くびれ」、「うねり」、「湾曲」が最小となるような最適な補正セグメントサイズサイズが、最適補正値テーブルＴＢ２に格納されたことになる。
【００３２】
以後に行う実際のマスク製造におけるＯＰＣでは、この最適補正値テーブルＴＢ２を参照して、ＯＰＣ補正をＯＰＣブロック（ｃ）が実行する。
これによりＯＰＣ処理時間の短縮化やＯＰＣによる補正精度の向上を図ることができる。
【００３３】
なお、うねり補正値テーブルＴＢ１の記憶内容を、最適補正値（最適な補正セグメントサイズ（ＳＳ）等）で書き換えて、これを最適補正値テーブルとしてもよい。この場合、最適補正値テーブルＴＢ２は不要である。
【００３４】
今までの記載では、パターン種やＡＣ−Ｇ距離Ｄac-gを一定としたが、実際のＬＳＩデバイスパターンは様々なパターンが存在し、それに応じてパターン種やＡＣ−Ｇ距離Ｄac-gを多数用意し、その組み合わせ数だけ上述したＯＰＣ補正を実行する必要がある。そのため、パラメータを換える等の作業が煩雑となり、誤った処理がなされる可能性もある。
【００３５】
本実施形態では、その煩雑さを軽減可能なアルゴリズムを有するＯＰＣ補正の繰り返し手法を新たに提案する。
以下、この手法を、図４に示すフローチャートに従って説明する。このとき必要に応じて他の図面（図１等）を参照する。なお、この図４には、図３で述べたＯＰＣの手法を含むが、その部分の説明は簡略化する。
【００３６】
＜ステップＳ１＞
図１に示すＯＰＣパラメータ設定ブロック（ａ）にて、ＯＰＣ精度検査対象パターン（被シミュレーションパターン）を検討し、選択する。被シミュレーションパターンは実際のデバイスパターン（実設計パターン）に基づいて選択する。このときの被シミュレーションパターンは実設計パターンそのままではなく、実設計パターンから代表的なパターン群を漏れなく抽出したものを、たとえばシフタ高さ（S.H.）、シフタ幅（S.W.）、シフタ間隔（S.C.）、近接するラインとシフタのピッチ（Pitch）等で水準振りを行ったものを用いる（図５参照）。これに対し、実設計パターンをそのままを被シミュレーションパターンに用いると、後述する最適補正セグメントテーブルの作成（Ｓ１２）、そのための処理が煩雑になりすぎる。このため図４に示すステップＳ１では、実設計パターンの代表的なものを上述したように水準振りして用いるようにしている。
【００３７】
被シミュレーションパターンの実例の一部を図５（Ａ）〜図５（Ｃ）に示す。ここでは７本ライン、２本ライン、孤立ラインの例を示している。図５（Ｄ）および図５（Ｅ）に示す図表に、シフタ高さ（S.H.）、シフタ間隔（S.C.）およびピッチ（Pitch）の具体的数値を示す。
【００３８】
＜ステップＳ２＞
図１に示すＯＰＣパラメータ設定ブロック（ａ）において、ＯＰＣ検査を行う際に用いる複数の補正セグメントサイズを決定し、そのうち１つを選択し、ＯＰＣブロック（ｃ）に出力する。
補正セグメントサイズの決定では、マスク作成限界も考慮する。たとえば６５nmノードの場合、マスク作成上許される補正セグメントサイズは約６５nm程度なので、このとき選択する最小の補正セグメントサイズは６５nmとし、上限を３００nmとして、その範囲で補正セグメントサイズのステップを１０〜２０nmで等間隔にする。前述したようにシミュレーションを何度も繰り返す場合は、最初は補正セグメントサイズの範囲を大きめにしておき、ある程度シミュレーション結果がターゲット寸法に近くなってきたら、範囲を絞り込んで最適解を探していくというやり方が望ましい。
【００３９】
＜ステップＳ３＞
図１〜図３を用いて既に説明したように、ステップＳ１で選択したパターンにステップＳ２で決定した補正セグメントサイズ（ＳＳ）の一つを選択し、ＯＰＣを実施する。
【００４０】
＜ステップＳ４＞
ＯＰＣ後のマスクパターンをシミュレーションにかけ、レジストまたはエッチング後のパターンの輪郭図（プリントイメージ）を発生させる。
図６に、このプリントイメージの具体例を示す。このプリントイメージは図３（Ｃ）に対応し、ターゲットパターンＰのシフタ配置領域（光透過領域）に、端部がラウンドしているが、幅としてはターゲットに近い最終仕上がりイメージ（仮想パターン）が発生している。
【００４１】
＜ステップＳ５＞
ステップＳ４で発生させた輪郭図から寸法検査できるように、ポリゴンを発生させる。
図７は、ポリゴン発生後の輪郭図の一部を拡大して示す。
ここで発生させるポリゴンは、たとえば図示のように幅が最大で１０nm程度と細かい微小領域（矩形領域）を、仕上がりイメージ内一杯に配置したときに、全ての微小領域をマージしたものである。この微小領域は次に示す寸法測定のスケール（測定ステップ）を与えるものである。ライン端部ではポリゴンと仕上がりイメージの差が大きいが、その部分はアクティブ領域ＡＣから外れている。寸法測定はアクティブ領域ＡＣ内のラインを対象とすることから、そこでのポリゴンと仕上がりイメージの差は殆どない。なお、仕上がりイメージの精度が高く「うねり」等が十分抑圧されている場合、ポリゴンの微小領域の幅を１０nm程度より大きくすることも可能である。
【００４２】
＜ステップＳ６＞
このステップＳ６では、アクティブ領域ＡＣのエッジからゲート配線等のライン端までの距離（ＡＣ−Ｇ距離Ｄac-g）を決定し、アクティブ領域ＡＣを定める。このアクティブ領域ＡＣとＡＣ−Ｇ距離Ｄac-gとの関係を図８に示す。図８は、その開口部（光透過領域）を仕上がりイメージで形成したパターンを示す。
ここで決定するＡＣ−Ｇ距離Ｄac-gは、仕上がりイメージの端部がラウンドしている等の影響を十分抑圧できる範囲で最小値とすることが望ましく、デザインルールの設定に大きく影響を及ぼす。
とくに回路設計上はチップサイズを小さくしたいために、ＡＣ−Ｇ距離Ｄac-gをたとえば８０nm以下と出来るだけ小さくしたい。ところが、ＡＣ−Ｇ距離Ｄac-gを小さくすればするほど、ライン幅補正精度が落ちる。つまり、「くびれ」、「うねり」あるいは「湾曲」が十分抑えられていても、ＡＣ−Ｇ距離Ｄac-gが小さすぎると、寸法測定に上述したアクティブ領域端部のラウンディングが影響し、その測定誤差が大きく、結果として、ライン幅補正精度が低下する。このように、ＡＣ−Ｇ距離Ｄac-gは、ライン幅補正精度とトレードオフの関係にある。
一方で、ラウンディングの程度はパターン種やシミュレーション精度に応じて常に変動する。
そこで本例では、ＡＣ−Ｇ距離Ｄac-gについても、チップサイズ縮小の要請から設計者が要求する値（最小値）から、ラウンディングを考慮してリソグラフィ技術者が予想する最大値までの範囲内で多くの水準を予め設けておき、ステップＳ６では、その一つを選択する。
【００４３】
＜ステップＳ７＞
ステップＳ６で定めたアクティブ領域ＡＣのライン部分に対して、図８に示すように、仕上がりイメージ間隔で規定されるライン幅の最大ＣＤと最小ＣＤを求め、その差（ＯＰＣ残渣）を計算する。この最大ＣＤと最小ＣＤの検出は、ステップＳ５でポリゴンを発生させていることから、その検出のステップと箇所が既に設定されており、極めて短い時間に自動で実行できる。
なお、ＯＰＣ残渣を最大ＣＤと最小ＣＤの差と定義する必要は必ずしもなく、目的に応じてたとえば、ライン長さ方向中心位置における仕上がりイメージ間隔（中心ＣＤ）とターゲットパターンにおけるライン幅との差で定義してもよいし、又は、単に最小ＣＤ等で定義してもよい（図８参照）。
【００４４】
＜ステップＳ８＞
ステップＳ６で設定したＡＣ−Ｇ距離Ｄac-gの水準の全てについてＯＰＣ残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップＳ６で、未だ選択されていないＡＣ−Ｇ距離Ｄac-gを一つ選択し、ステップＳ７でＯＰＣ残渣を算出する。
これらの処理（ステップＳ６〜Ｓ８）を、ステップＳ８にてＡＣ−Ｇ距離Ｄac-gの水準の全てについてＯＰＣ残渣の算出が終了するまで繰り返す。
【００４５】
＜ステップＳ９＞
ステップＳ２で入力した補正セグメントサイズ（ＳＳ）の水準の全てについてＯＰＣおよびその残渣の算出が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップＳ２で、未だ選択されていない補正セグメントサイズ（ＳＳ）を一つ選択し、ステップＳ３〜Ｓ８を実行する。
これらの処理（ステップＳ２〜Ｓ９）を、ステップＳ９にて補正セグメントサイズ（ＳＳ）の水準の全てについてＯＰＣおよびその残渣の算出が終了するまで繰り返す。
【００４６】
続いて、シフタ高さ（S.H.）、シフタ幅（S.W.）、シフタ間隔（S.C.）、近接するラインとシフタのピッチ（Pitch）等が異なる全てのパターン種について処理が終了しているかを調べる。最初は、この判断が「NO」となることから、ステップＳ１で、未だ選択されていないパターン種を一つ選択し、ステップＳ２の補正セグメントサイズ（ＳＳ）の入力からステップＳ９におけるＳＳ終了判定までを実行する。
これらの処理（ステップＳ１〜Ｓ９）を、ステップＳ９における他のパターン種終了判定が「Yes」となるまで繰り返す。この判定が「YES」になると、処理フローがつぎのステップＳ１０に進む。
【００４７】
ここまでで、調査する補正セグメントサイズ（ＳＳ）をたとえば１００〜３００nmまで１０nm刻みの３１水準選択し、パターン主がＭ種（たとえば１００種）存在する場合、３１×Ｍ（たとえば３１００）回のＯＰＣが実行され、同じ数のＯＰＣ出力結果が得られる。また、この（３１×Ｍ）個のＯＰＣ出力結果に対し、同じだけ輪郭図（プリントイメージ）が発生し、さらに、それぞれのプリントイメージに対し、設定したＡＣ−Ｇ距離Ｄac-gの数だけＯＰＣ残渣計算が実行される（たとえば数回から十数回の計算が実行される）。
この例では、ＯＰＣの実行やプリントイメージの発生は数千回、ＯＰＣ残渣計算はさらに多く１万回を超える。したがって、この繰り返し処理において、補正セグメントサイズ（ＳＳ）やＡＣ−Ｇ距離Ｄac-gのパラメータ選択を、人が結果を見ながら行っていたのでは作業が非常に煩雑である。
そこで、本実施形態では、ステップＳ９までの処理中におけるパラメータに識別番号等を付して、それをインクリメントすることにより、パラメータ選択を自動でＣＰＵやマイクロコンピュータが行う。これにより作業の負担および時間が大幅に短縮される。
【００４８】
＜ステップＳ１０＞
パターン種とＡＣ−Ｇ距離Ｄac-gごとに（補正セグメントサイズ）vs.（補正精度：ＯＰＣ残渣）のグラフを作成し、そのグラフをディスプレイまたはプリントにより出力する。
【００４９】
図９（Ａ）および図９（Ｂ）は、シフタ高さ（S.H.）＝５６０nm、ライン数７本の場合に、補正セグメントサイズ（ＳＳ）を縦軸に、近接するラインとシフタのピッチ（Pitch）を横軸にとったマップ上で補正精度の良否を表すグラフである。
ここでＯＰＣ残渣（＝最大ＣＤ−最小ＣＤ）が小さく補正精度が高いものをアルファベットの「Ａ」、低いもの「Ｃ」、その中間を「Ｂ」で表す。また、「Ａ」の中でもとくに補正精度が高く、許容限界値を大きく下回るものを「Ａ＋」ランクとし、それと許容限界値との間のものを「Ａ」ランクとしている。「Ｃ」の中でも補正精度がとくに悪いものを「Ｃ−」ランク、次に悪いものを「Ｃ」ランクとしている。
図９（Ａ）はＡＣ−Ｇ距離Ｄac-g＝１３０ｎｍ、図９（Ｂ）はＡＣ−Ｇ距離Ｄac-g＝１５０ｎｍの場合であり、後者が前者に比べて補正精度が高いことが一目でわかる。また、補正セグメントサイズ（ＳＳ）やピッチ（Pitch）の最適範囲もＡＣ−Ｇ距離Ｄac-gが異なると違ってくる。実際には、ランク付けが「赤」「黄」「青」それらの中間色で表示されるため、最適補正セグメントサイズ等の傾向が把握しやすい。
【００５０】
＜ステップＳ１１＞
ステップＳ１０で得られたグラフより、最適補正セグメントサイズを判断し決定する。このときパターン種と補正セグメントサイズ（ＳＳ）の関係があまり煩雑にならないようにシフタ高さ（S.H.）、シフタ幅（S.W.）及び／又はシフタ間隔（S.C.）（ライン幅）で最適補正セグメントサイズ（ＳＳ）のグルーピングを行った方が好ましい。
【００５１】
図１０（Ａ）〜図１０（Ｃ）は、シフタ高さ（S.H.）を９００nm以上、６００nm未満、その中間でグルーピングした結果を示すグラフである。これにより、各グループで最適補正セグメントサイズ（ＳＳ）のピッチ（Pitch）依存性がどのように変化するかが一目でわかる。本例では、ピッチ（Pitch）が小さい側で最適補正セグメントサイズ（ＳＳ）が大きくなる傾向にあるが、その度合が、シフタ高さ（S.H.）が大きいほど顕著なことがわかる。
【００５２】
＜ステップＳ１２＞
ステップＳ１１で求めた最適補正セグメントサイズ（ＳＳ）のテーブルを作成する。
図１１は、これにより作成したテーブルの記憶内容例を示す図表である。この図表は、上記ステップＳ１１において得られた図１０（Ａ）〜図１０（Ｃ）に基づいて作成したものである。
ここで図５（Ａ）に示す７本のＬ／Ｓパターンに対して図１０に示すように、補正セグメントサイズ（ＳＳ）と、シフタ高さ（S.H.）およびピッチ（Pitch）との関係が得られたとする。ただし、この時のＡＣ−Ｇ距離Ｄac-gを、たとえば１５０nmに固定している。また、シフタ間隔（S.C.）、すなわちライン幅を８０nmに固定している。
この場合、図１０のグラフより、ＡＣ−Ｇ距離Ｄac-g＝１５０nm、シフタ間隔（デザインゲート寸法）＝８０nmに対して、図１１のような、シフタ高さ（S.H.）と、パターンのピッチ（Pitch）とをパラメータとした最適補正セグメントサイズ（ＳＳ）のルールテーブルが作成できる。最適補正セグメントサイズ（ＳＳ）は、シフタ高さ（S.H.）等のパラメータに対して変化量が等しい場合、このようなグループ分けができ、それに基づくルールテーブルの作成が可能である。これにより、マスク設計がより容易になる。なお、このテーブル作成では直線近似を用いたが、より複雑な場合は、最小二乗法などの近似手法を採用可能である。
【００５３】
＜ステップＳ１３＞
ステップＳ１２で決定した最適補正セグメントサイズテーブルをマスク製造時のＯＰＣへ反映させる。
図１２は、マスク製造時のＯＰＣにおけるＯＰＣサイクル数（Iteration）とＯＰＣ残渣との関係を示すグラフである。
このグラフでは、図５（Ａ）に示す７本のＬ／Ｓパターンを、シフタ高さ（S.H.）が６００nm、パターンのピッチ（Pitch）が４３０nmで一定とし、最適補正セグメントサイズ（ＳＳ）が１００nmのデータを上記テーブルから読み出して、集約（レジスト）パラメータモデル（ＬＰＭ）を用いたシミュレーションを、補正パターンＨＰ（図３参照）の幅を適宜変えながら繰り返し実行した。また、比較例として最適でない補正セグメントサイズ（ＳＳ）として、その値が５０nm、８０nmおよび１２０nmについても、同様に繰り返しシミュレーションを実行した。
このときシミュレーション条件は、光源波長を１９３nm、レンズ開口数ＮＡを０.７０、コヒーレンスファクターσを０.３０、レジストコントラスト（ＬＰＭパラメータ）を１２、レジスト膜厚を２００nm、 吸収係数（ＬＰＭパラメータ）を０.８〜１.０μｍ、拡散長（ＬＰＭパラメータ）を３０nmとした。
【００５４】
図１２に示すように、最適化された補正セグメントサイズ（ＳＳ＝１００nm）では、他のサイズに比べて急速にＯＰＣ残渣が減ってＯＰＣサイクル数が少なくて済むことがわかる。
【００５５】
ところで、実回路パターンでは、図１３（Ａ）のような非対称パターンも存在し得る。
その場合でも、エッジＡとエッジＢで、それぞれステップＳ１２で作成したテーブルに基づいたＯＰＣ補正を行えばよい。すなわち、エッジＡ側の最適補正セグメントサイズはＡ側でのシフタ高さ（S.H.）＝６００nmとピッチ（Pitch）＝２００nmを基に決定し、エッジＢ側の最適補正セグメントサイズはＢ側でのシフタ高さ（S.H.）＝１０００nmとピッチ（Pitch）＝４００nmを基に決定すればよい。
その場合、図１３（Ｂ）に示すように、補正セグメントサイズが非対称になる場合もあるが、つぎの補正精度チェック（Ｓ１４）で不都合がなければそれで良く、もし不都合があれば被シミュレーションパターンの検討（Ｓ１）に戻り、再検討をすればよい。
【００５６】
＜ステップＳ１４＞
実回路パターンに対しＯＰＣを行った結果（補正後パターン）に対し、シミュレーション（たとえばＯＲＣ：Optical Rule Check）、実験等で補正精度確認を行う。
ここで規格外の箇所が出た場合、被シミュレーションパターンの検討（Ｓ１）、補正セグメントサイズ（ＳＳ）の決定（Ｓ２）、ＡＣ−Ｇ距離Ｄac-gの設定（Ｓ６）の何れかに戻り、再検討を行う。ステップＳ６のＡＣ−Ｇ距離Ｄac-gの再検討は直接チップ面積に影響を及ぼすので、デバイス能力、チップ全体としてのパフォーマンスとのバランスにより決定していく必要がある。
【００５７】
つぎに、上述したＯＰＣ補正の具体例を述べる。
【００５８】
＜例１＞
図１４は、図４に示す手順にしたがってＯＰＣ補正を行い、縦軸が補正セグメントサイズ（ＳＳ）、横軸がパターンのピッチ（Pitch）である補正精度の良否を表すグラフである。
本例では、図５（Ａ）に示す７本のＬ／Ｓパターンにおいて、そのシフタ高さ（S.H.）が８８０nm、設計ゲート配線幅、すなわちシフタ間隔（S.C.）が８０nm、ＡＣ−Ｇ距離Ｄac-gが１５０nmのものを用いた。このときアクティブ領域ＡＣの長さ（図８参照）は、８８０nm（S.H）−１５０nm（Ｄac-g）×２＝５８０nmとなる。図１４は、図９と同様、パターンのピッチ（Pitch）が１８０〜５００nmの範囲、補正セグメントサイズ（ＳＳ）が７０〜３４０nmの範囲で、それぞれを１０nm刻みで分割したときに、補正精度（最大ＣＤ−最小ＣＤ）をシミュレーションで求めたものを示している。
このときの大規模なフルチップエリアに対応した市販のシミュレーションツール、たとえば高速計算に適した「Kernel Convolution」の手法を適用しているものを用いた。シミュレーションの光学条件は、光源波長が１９３nm、レンズ開口数ＮＡが０.７０、コヒーレンスファクターσが０.３０である。
【００５９】
図１４に示すグラフの補正精度ランク付けは、前述した図９と同様である。図１４には、各ランクにおけるＯＰＣ残渣の範囲を記載している。
図１４では「Ａ」ランクの領域が最適補正セグメントサイズに対応している。「Ａ」ランクはＯＰＣ誤差が１〜２nmであることから、本例ではライン「うねり」の最大変動幅（＝最大ＣＤ−最小ＣＤ）がどのピッチに対しても３nm以下に抑えられていることを、このグラフは示している。なお、ＯＰＣをしない場合は最大で１０nm程度以上の「うねり」が発生する。
【００６０】
また、図１４の場合、そのグラフ上で最適補正セグメントサイズ（ＳＳ）の傾向を示すラインが描けることがわかる。
図１５は、この図１４に現れている補正ラインＣＬから求められる、最適補正セグメントサイズのテーブル内容である。
【００６１】
つぎに、ＡＣ−Ｇ距離Ｄac-gを１１０〜２００nmまで１０nmまたは２０nm間隔で変化させたときのＯＰＣ結果について説明する。
図１６（Ａ）〜図１８（Ｃ）は、このＯＰＣによる得られた補正精度の良否を表すグラフである。ここで図１４と同じ補正ラインＣＬが通る領域に着目する（図１６〜図１８では不図示）。
【００６２】
ＡＣ−Ｇ距離Ｄac-gを２００nmから次第に小さくしていくとＯＰＣ精度が「Ａ−」ランク以上（ＯＰＣ誤差が２nm以下）のライン「うねり」の厳しい規格に従えば、ＡＣ−Ｇ距離Ｄac-gが１６０nm（図１７（Ｂ））までは上記補正ラインＣＬ（図１４参照）が通る全域で規格を満たす。ＡＣ−Ｇ距離Ｄac-gが１４nm（図１７（Ａ））になると、一部規格を満たさない「Ｂ＋」ランクの領域が点在してくる。
【００６３】
規格を緩めて「Ｂ」ランクまで許容させた場合、ライン「うねり」の程度を表すＯＰＣ残渣が５nmまでは規格内となる。このとき、ＡＣ−Ｇ距離Ｄac-gを１３０nm（図１６（Ｃ））まで縮めることが可能である。
【００６４】
この補正ラインＣＬは規格合格が出やすい線であり、これに基づく制御も可能であるが、現実的には１回のシミュレーションで用いる補正セグメントサイズ（ＳＳ）は１つとすることが望ましい。パターンごとに補正セグメントサイズ（ＳＳ）を変えるための制御（およびテーブル）が煩雑となるからである。
【００６５】
そこで、この観点から、一定の補正セグメントサイズ（ＳＳ）で規格合格が出やすいＡＣ−Ｇ距離Ｄac-gを検討する。
規格が厳しく「Ａ−」ランク以上（ＯＰＣ誤差が２nm以下）が要求される場合は、ＡＣ−Ｇ距離Ｄac-gを１７０nm（図１７（Ｃ））とすると、最もランクが良好な補正セグメントサイズ（ＳＳ）：２１０nm付近ではピッチが小さいパターンで規格外れが出やすく、ＡＣ−Ｇ距離Ｄac-gを１８０nm（図１８（Ａ））以上としなければならない。
一方、規格を緩めて「Ｂ」ランク以上（ＯＰＣ誤差が５nm以下）とした場合、ＡＣ−Ｇ距離Ｄac-gが１２０nm（図１６（Ｂ））ではどの補正セグメントサイズ（ＳＳ）おいても必ず「Ｃ」または「Ｃ−」ランクが存在し、最適補正セグメントサイズ（ＳＳ）が得られない。ＡＣ−Ｇ距離Ｄac-gを１３０nm（図１６（Ｃ））にすると、補正セグメントサイズが１４０nm付近では、どのパターンのピッチ（Pitch）においても「Ｃ」および「Ｃ−」ランクとならないため、この１４０nm付近に最適補正セグメントサイズ（ＳＳ）が存在する。
【００６６】
＜例２＞
例１のパターンが「うねり」形状なのに対して、本例２のパターンは「湾曲」形状とし、そのパターンに対するＯＰＣ補正を行った。
図１９（Ａ１）〜図１９（Ｂ２）に、レジストとパターンの形状を示す。
図１９（Ａ１）と（Ａ２）はシフタ高さ（S.H.）が５２０nmの場合（本例２）、図１９（Ｂ１）と（Ｂ２）はシフタ高さ（S.H.）が８８０nmの場合（例１）である。
本例では、図１９（Ａ１）のレジストパターンＲ１が「湾曲」形状を有することから、これを補正するためのマスクパターンＭ１を図１９（Ａ２）のように形成する。これに対し、例１においては、図１９（Ｂ１）のレジストパターンＲ２が「うねり」形状を有することから、これを補正するためのマスクパターンＭ２を図１９（Ｂ２）のようになる。
以下、シフタ高さ（S.H.）が５２０nmのパターンを検討する。
【００６７】
図２０（Ａ）〜図２１（Ｂ）は、図４に示す手順にしたがってＯＰＣ補正を行い、縦軸が補正セグメントサイズ（ＳＳ）、横軸がパターンのピッチ（Pitch）である補正精度の良否を表すグラフである。
本例では、図５（Ａ）に示す７本のＬ／Ｓパターンにおいて、そのシフタ高さ（S.H.）が５２０nm、設計ゲート配線幅、すなわちシフタ間隔（S.C.）が８０nm、ＡＣ−Ｇ距離Ｄac-gが１１０〜１５０nmの範囲を１０nm刻みで変化させたものを用いた。このときアクティブ領域ＡＣの長さ（図８参照）は、３００nm（＝５２０nm（S.H）−１１０nm（Ｄac-g）×２）〜５８０nm（＝８８０nm（S.H）−１５０nm（Ｄac-g）×２）の範囲で変化する。
この図１９（Ａ）〜図２０（Ｂ）は、図９と同様、パターンのピッチ（Pitch）が１８０〜５００nmの範囲、補正セグメントサイズ（ＳＳ）が７０〜３４０nmの範囲で、それぞれを１０nm刻みで分割したときに、補正精度（最大ＣＤ−最小ＣＤ）をシミュレーションで求めたものを示している。各図に示すグラフの補正精度ランク付けは、前述した図９と同様である。
シミュレーションツール、シミュレーションの光学条件は前述した例１と同じである。
【００６８】
この例２の場合においては、ＡＣ−Ｇ距離Ｄac-gが１３０nm（図２０（Ｃ））でラインの「湾曲」形状の影響を、「Ａ−」ランク以上（ＯＰＣ誤差が２nm以下）２nm以下に抑えられることがわかる。このとき図２０（Ｃ）に矢印で示すように、差最適補正セグメントサイズ（ＳＳ）を１３０nm付近で固定にすればよい。
「Ａ−」ランク以上の厳しい規格を達成するために例１の「うねり」形状の補正ではＡＣ−Ｇ距離Ｄac-gが１６０nm以上必要であったのに対して、本例２の「湾曲」形状の補正では、ＡＣ−Ｇ距離Ｄac-gが１３０nm以上と、相対的に補正精度を上げやすく、また、補正精度が同じならばＡＣ−Ｇ距離Ｄac-gを縮小できるため余分な面積を省くことが可能である。
【００６９】
＜例３＞
本例３は、図８に示すライン長さ方向中心位置におけるＣＤ（中心ＣＤ）と、ターゲットパターンのライン幅とのずれ量（ＥＰＥ：Edge Placement Error：EPE）の大きさによりＯＰＣ残渣を評価し、これを基にＯＰＣ補正を行った。
【００７０】
図２２（Ａ）〜図２２（Ｃ）は、図４のステップＳ７で（最大ＣＤ−最小ＣＤ）の代わりにＥＰＥを用いてＯＰＣ補正を行い、縦軸が補正セグメントサイズ（ＳＳ）、横軸がパターンのピッチ（Pitch）である補正精度の良否を表すグラフである。
本例では、図５（Ａ）に示す７本のＬ／Ｓパターンにおいて、そのシフタ間隔（S.C.）が８０nmと一定であるが、シフタ高さ（S.H.）を７２０、８８０、１２００nmと変化させている。なお、この場合、ＡＣ−Ｇ距離Ｄac-gは補正精度に関与しないことから、図４のステップＳ６と、その終了確認（ステップＳ８）を省略可能である。
【００７１】
この例３の場合、シフタ高さ（S.H.）が７２０nmである図２２（Ａ）の場合、シフタ高さ（S.H.）が１２００nmである図２２（Ｃ）の場合は、ほぼ全域で規格を「Ａ−」ランク以上（ＯＰＣ誤差が２nm以下）の規格を満たしている。また、シフタ高さ（S.H.）が８８０nmである図２２（Ｂ）の場合でも、「Ｂ」ランク以上（ＯＰＣ誤差が５nm以下）の緩い規格なら、そのほぼ全域で規格を満たしている。
このようにライン長さ中心のＣＤとターゲットパターンのライン幅とのずれ量（ＥＰＥ）を用いた場合も有効に補正精度の評価が可能である。
【００７２】
なお、以上の３つの例は、ディスプレイまたはプリントアウトによりグラフを出力して人が評価してもよいが、規格に入るか否かはデータをスキャンして最適補正セグメントサイズ（ＳＳ）を求めることが可能であることから、ＣＰＵやコンピュータにより自動で評価可能である。この場合、自動評価手段は、たとえば、図１に示す各ブロックを制御するＣＰＵ内のプログラムの機能として実現される。
【００７３】
本実施の形態によれば、以下の利益が得られる。
第１に、パターンごとの最適補正セグメントサイズを容易に決定できることから、多種多様なパターン種が存在するデバイスレベルでの最適補正セグメントサイズ化が可能となり、補正精度向上に大きく貢献できる。加えて、指標である補正精度も自分で自由に定義づけすることも可能なので、目的に応じた最適補正セグメントサイズの設定が可能になる。
第２に、計算範囲（アクティブ領域ＡＣ）を指定することでアクティブ領域からライン端までの距離のデザインルールをシミュレーションベースで決定することができる。
第３に、本手法はレベンソン型位相シフトマスクを使用したゲートレイヤに限らず、他レイヤにも同様に適用でき、ＯＰＣ精度向上に寄与できる。
【図面の簡単な説明】
【００７４】
【図１】本実施形態に係るＯＰＣ処理装置のブロック図である。
【図２】設計パターンにおける補正セグメントサイズと評価点とを示す図である。
【図３】（Ａ）〜（Ｃ）は、ＯＰＣ補正方法を示す図である。
【図４】ＯＰＣ補正の手順を示すフローチャートである。
【図５】（Ａ）〜（Ｃ）は被シミュレーションパターン例を示す図、（Ｄ）および（Ｅ）はシミュレーションで変更するパターンに関するパラメータを示す図表である。
【図６】シミュレーションにより得られたパターン輪郭図である。
【図７】ポリゴン発生後の輪郭図の一部を拡大して示す図である。
【図８】寸法パラメータを説明するためのパターン輪郭図である。
【図９】（Ａ）および（Ｂ）は、ＯＰＣ補正精度の良否を表す出力グラフである。
【図１０】（Ａ）〜（Ｃ）は、寸法パラメータをグルーピングした結果を示すグラフである。
【図１１】グループごとに作成したテーブルの記憶内容例を示す図表である。
【図１２】ＯＰＣのサイクル数と残渣との関係を示すグラフである。
【図１３】（Ａ）および（Ｂ）は、非対称な実回路パターンと、その補正セグメントサイズが非対称性を示す図である。
【図１４】具体例１において、ＯＰＣ補正精度の良否を表すグラフである。
【図１５】図１４の補正ラインから求められる、最適補正セグメントサイズのテーブル内容を示す図表である。
【図１６】（Ａ）〜（Ｃ）は、具体例１においてＯＰＣ補正精度の良否を表すグラフである。
【図１７】（Ａ）〜（Ｃ）は、図１６と同様、ＯＰＣ補正精度の良否を表すグラフである。
【図１８】（Ａ）〜（Ｃ）は、図１６および図１７と同様、ＯＰＣ補正精度の良否を表すグラフである。
【図１９】（Ａ１）〜（Ｂ２）は、具体例２においてレジストとパターンの形状を示す図である。
【図２０】（Ａ）〜（Ｃ）は、具体例２においてＯＰＣ補正精度の良否を表すグラフである。
【図２１】（Ａ）および（Ｂ）は、図２０と同様、ＯＰＣ補正精度の良否を表すグラフである。
【図２２】（Ａ）〜（Ｃ）は、具体例３においてＯＰＣ補正精度の良否を表すグラフである。
【図２３】（Ａ）および（Ｂ）は、レベンソン型位相シフトマスクとＣｒマスクにおいて、その断面、透過光振幅、光強度分布を示す図である。
【図２４】（Ａ）および（Ｂ）は、シフタ高さと光透過部の光強度分布を示す模式図である。
【図２５】（Ａ）はシフタ高さに応じて「くびれ」等の発生位置変化を示すグラフ、（Ｂ）は測定箇所を示す図である。
【符号の説明】
【００７５】
（ａ）…ＯＰＣパラメータ設定ブロック、（ｂ）…ＯＰＣモデルブロック、（ｃ）…ＯＰＣブロック、（ｄ）…ＯＰＣ検証ブロック、ＴＢ１…うねり補正テーブル、ＴＢ２…最適補正値テーブル、Ｐ…ターゲットパターン、ＳＳ…補正セグメントサイズ、ＨＰ…補正パターン、ＡＣ…アクティブ領域、S.H.…シフタ高さ、S.C.…シフタ間隔、S.W.…シフタ幅、Pitch…パターンのピッチ、Ｄac-g…ＡＣ−Ｇ距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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