(57)【要約】【課題】  チップサイズを縮小することが可能な半導体集積回路を提供する。【解決手段】  バッファＢ１〜Ｂ９はパッドＰ１〜Ｐ９のそれぞれから離れた領域ＳＰ１に集合的に配置される。領域ＳＰ１は主領域ＭＳのうち、中央処理装置２、不揮発性メモリ４および揮発性メモリ６を除く領域である。広い面積を必要とするバッファがパッド周辺部に設けられないためにパッド間の間隔やパッドと内部回路（たとえば中央処理装置２）との間隔を短くすることができる。よってチップサイズを小さくすることができる。【選択図】        図１
2006210607.tif 000002
【特許請求の範囲】
【請求項１】
中央処理装置と、
前記中央処理装置で行なわれる処理に関する情報を不揮発的に記憶する不揮発性メモリと、
前記情報を一時的に記憶する揮発性メモリと、
半導体基板の主表面において、前記中央処理装置、前記不揮発性メモリおよび前記揮発性メモリが設けられる主領域のうち、前記中央処理装置、前記不揮発性メモリおよび前記揮発性メモリを除く領域に配置される、複数のバッファまたは複数の保護回路と、
前記複数のバッファまたは前記複数の保護回路にそれぞれ対応して設けられる、複数のパッドと、
前記複数のバッファまたは複数の保護回路の各々と、前記複数のパッドのうちの対応するパッドとを直接接続する、複数の金属配線とを備える、半導体集積回路。
【請求項２】
前記半導体集積回路は、多層配線を有し、
前記複数の金属配線の各々は、同一の配線層に設けられ、
前記複数の金属配線は、前記中央処理装置に含まれる金属配線が設けられる配線層、前記不揮発性メモリに含まれる金属配線が設けられる配線層、および前記揮発性メモリに含まれる金属配線が設けられる配線層のいずれの配線層よりも前記主表面に対して上側にある、請求項１に記載の半導体集積回路。
【請求項３】
前記複数のバッファまたは複数の保護回路は、前記主表面において単数の領域に集合して配置される、請求項２に記載の半導体集積回路。
【請求項４】
前記複数のバッファまたは前記複数の保護回路は、前記主表面において複数の領域に分散して配置される、請求項２に記載の半導体集積回路。
【請求項５】
前記不揮発性メモリは、金属により構成される複数の第１のビット線を有し、
前記揮発性メモリは、金属により構成される複数の第２のビット線を有し、
前記複数の金属配線は、前記複数の第１のビット線のいずれか、または、前記複数の第２のビット線のいずれかに平行する部分を有する金属配線を含み、
前記半導体集積回路は、
金属により構成され、前記複数の金属配線の各々と同じ配線層に、前記平行する部分を側面から挟むように設けられる第１、第２のダミー配線をさらに備え、
前記第１、第２のダミー配線には、所定の電位が与えられる、請求項２に記載の半導体集積回路。
【請求項６】
前記所定の電位は、電源電位または接地電位である、請求項５に記載の半導体集積回路。
【請求項７】
前記半導体集積回路は、
絶縁体により構成され、前記複数の金属配線の各々の側面および前記第１、第２のダミー配線の各々の側面に設けられる複数の側壁と、
前記複数の金属配線、前記第１、第２のダミー配線、および前記複数の側壁を覆う絶縁膜とをさらに備え、
前記複数の側壁の各々の誘電率は、前記絶縁膜の誘電率よりも高い、請求項５に記載の半導体集積回路。
【請求項８】
前記不揮発性メモリは、金属により構成される複数の第１のビット線を有し、
前記揮発性メモリは、金属により構成される複数の第２のビット線を有し、
前記複数の金属配線は、前記複数の金属配線の各々が形成される配線層において、前記複数の第１のビット線のいずれか、または、前記複数の第２のビット線のいずれかに平行な第１の方向と、前記第１の方向と異なる第２の方向とに交互に方向を変えて複数回折れ曲がるように形成される金属配線を含む、請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体チップにおけるレイアウトに関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体集積回路においては、コスト低減の点からチップ面積の縮小化が求められている。また、半導体集積回路には、動作の高速化や低消費電力などが求められている。
【０００３】
たとえば、特開平８−１２５１３０号公報（特許文献１）は、多層配線を有する半導体集積回路において、配線層の異なる信号配線間の容量結合によるクロストークやノイズを減少させて回路動作の安定化を図る半導体集積回路を開示する。この半導体集積回路は複数の金属配線層を有する半導体集積回路において、信号配線と信号配線の両側に平行して信号配線と同じ配線層で配置され、それぞれ接地電位と電源電圧電位に固定された接地配線および電源配線を有する。この半導体集積回路は、信号配線、接地配線および電源配線は、異なる配線層の配線を電気的に絶縁する層間絶縁層の厚さと同等かあるいはそれ以下の距離まで近接して配置されることを特徴とする。
【特許文献１】特開平８−１２５１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体集積回路において、パッドとＩ／Ｏバッファ（またはオフトランジスタやダイオードなどの保護回路）とは近接してチップ周辺に配置されていた。しかし、このようにパッドおよびＩ／Ｏバッファ（または保護回路）が配置されると、チップサイズの縮小化が制約される。
【０００５】
たとえば半導体集積回路がマイクロコンピュータであれば、チップ内にＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などの回路が搭載される。各回路はＭＯＳ（Metal Oxide Semiconductor）トランジスタやキャパシタなどの素子により構成されている。微細化プロセスによりこれらの素子のサイズが縮小化されるため、各回路の規模を小さくすることが可能になる。
【０００６】
しかしながら、パッドやＩ／Ｏバッファ（または保護回路）をＣＰＵなどの回路に追随して小さくすることはできない。Ｉ／Ｏバッファや保護回路は外部から侵入するノイズあるいはサージから内部回路（ＣＰＵやＲＯＭ、ＲＡＭなど）を保護するため、十分に広い面積が必要である。従来の半導体集積回路では、Ｉ／Ｏバッファまたは保護回路はパッドに近接して配置される。よってパッド間の領域やパッドとＣＰＵとの間の領域に大きな面積を有する保護回路が設けられると、パッドおよび保護回路によってチップの４辺の長さが定められてしまうためチップサイズを縮小化することができない。
【０００７】
また、パッドの面積を大幅に小さくしたり、パッド間の間隔を大幅に小さくしたりすると、ダイシングやワイヤボンディングなどの組立工程において、製造不良が増える可能性がある。よって、チップサイズの縮小化のためにパッドの面積やパッド間のピッチを大幅に変更することはできない。
【０００８】
顧客の多様な要望に対応するため品種展開を行なった場合、ＣＰＵに殆ど変更を加えず、ＲＡＭの容量やＲＯＭの容量を変更することによって製品の種類を増やすことが一般的に行なわれる。しかし、ある製品において半導体チップに空き領域が生じないようにＣＰＵ、ＲＡＭ、ＲＯＭを配置したとしても、その製品よりもＲＡＭのサイズを小さくした新しい製品においてはチップに空き領域が生じる。このような製品においてもＩ／Ｏバッファまたは保護回路はパッドに近接して配置されていた。
【０００９】
要約すると、従来、チップサイズの縮小化のため回路素子を微細化する、あるいはＣＰＵやＲＡＭ、ＲＯＭをできるだけ隙間無く並べるという方法が行なわれていたが、一旦チップサイズが決定されるとＲＡＭやＲＯＭのサイズが変更された場合にチップサイズを縮小することは容易ではなかった。
【００１０】
この発明は上述の課題を解決するものであって、その目的は、チップサイズを縮小することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、要約すれば半導体集積回路であって、中央処理装置と、中央処理装置で行なわれる処理に関する情報を不揮発的に記憶する不揮発性メモリと、情報を一時的に記憶する揮発性メモリと、半導体基板の主表面において、中央処理装置、不揮発性メモリおよび揮発性メモリが設けられる主領域のうち、中央処理装置、不揮発性メモリおよび揮発性メモリを除く領域に配置される、複数のバッファまたは複数の保護回路と、複数のバッファまたは複数の保護回路にそれぞれ対応して設けられる、複数のパッドと、複数のバッファまたは複数の保護回路の各々と、複数のパッドのうちの対応するパッドとを直接接続する、複数の金属配線とを備える。
【発明の効果】
【００１２】
本発明の半導体集積回路によれば、半導体基板表面の領域においてＣＰＵやＲＡＭ、ＲＯＭなどの回路を除く領域にＩ／Ｏバッファまたは保護回路を集合的に配置することにより、パッド間の距離やパッドとＣＰＵ等の回路との間隔を縮小することが可能になるのでチップサイズが縮小化される。
【発明を実施するための最良の形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
［実施の形態１］
図１は、実施の形態１の半導体集積回路のレイアウトを示す図である。図１を参照して、半導体集積回路１は、中央処理装置（図中、ＣＰＵと示す）２、中央処理装置２で行なわれる所定の処理に関する情報を不揮発的に記憶する不揮発性メモリ４、およびその情報を一時的に記憶する揮発性メモリ６を含む。不揮発性メモリ４は、たとえばフラッシュメモリである。揮発性メモリ６は、たとえばＳＲＡＭ（Static Random Access Memory）である。
【００１５】
半導体集積回路１は、さらに、Ｉ／ＯバッファであるバッファＢ１〜Ｂ９を含む。バッファＢ１〜Ｂ９は、半導体基板表面の主領域ＭＳのうち、中央処理装置２、不揮発性メモリ４および揮発性メモリ６の各々を除いた単数の領域ＳＰ１に集合的に配置される。
【００１６】
半導体集積回路１は、さらに、バッファＢ１〜Ｂ９のそれぞれに対応して設けられるパッドＰ１〜Ｐ９、およびバッファＢ１〜Ｂ９とパッドＰ１〜Ｐ９とを直接接続する金属配線Ｌ１〜Ｌ９を含む。
【００１７】
半導体集積回路１は多層配線を有する。金属配線Ｌ１〜Ｌ９の各々は、同一の配線層に形成される。金属配線Ｌ１〜Ｌ９の各々は、中央処理装置２に含まれる金属配線が設けられる配線層、不揮発性メモリ４に含まれる金属配線が設けられる配線層および揮発性メモリ６に含まれる金属配線層が設けられる配線層のいずれよりも、半導体基板の表面に対して上側の配線層に設けられる。
【００１８】
具体的に説明すると、金属配線Ｌ３〜Ｌ５はそれぞれ不揮発性メモリ４が有する複数のビット線ＢＬ１よりも上側に設けられる。金属配線Ｌ６，Ｌ７はそれぞれ揮発性メモリ６が有する複数のビット線ＢＬ２よりも上側に設けられる。金属配線Ｌ８，Ｌ９は中央処理装置２が有する信号線ＳＬ１，ＳＬ２よりも上側の配線層に設けられる。
【００１９】
実施の形態１の半導体集積回路１の構成の特徴を要約して説明する。バッファＢ１〜Ｂ９はパッドＰ１〜Ｐ９のそれぞれから離れた領域ＳＰ１に集合的に配置される。領域ＳＰ１は主領域ＭＳのうち、中央処理装置２、不揮発性メモリ４および揮発性メモリ６を除く領域である。広い面積を必要とするバッファがパッド周辺部に設けられないためにパッド間の間隔やパッドと内部回路（たとえば中央処理装置２）との間隔を短くすることができる。よってチップサイズを小さくすることができる。
【００２０】
ここで、本発明の半導体集積回路では、従来の半導体集積回路に比較してパッドとバッファとを結ぶ金属配線の長さが長くなる。よって、本発明の半導体集積回路はパッドとバッファとの間の配線抵抗が大きくなることでノイズやサージの影響を受けやすくなることが考えられる。しかし、金属配線Ｌ１〜Ｌ９の各々を最上層の配線層に形成することによって、このような問題を解決することができる。
【００２１】
一般的に、多層配線構造においては、上層に設けられる金属配線ほど配線の幅や厚さに関する設計の自由度が増す。よって、最上層の配線層に金属配線Ｌ１〜Ｌ９の各々を配置すれば、パッドとバッファとの間の配線抵抗が十分に小さくなるように配線の幅や厚さを設定することができる。
【００２２】
図２は、従来の配置方法に従う半導体集積回路のレイアウトを示す図である。図２を参照して、半導体集積回路１１は、パッドに近接して設けられたバッファＢＡ〜ＢＤを含む点において図１の半導体集積回路１と異なる。半導体集積回路１１の他の部分の構成については半導体集積回路１の対応する部分の構成と同様であるので以後の説明は繰返さない。
【００２３】
半導体集積回路１１の内部には領域ＳＰ４が設けられる。ある半導体集積回路では領域ＳＰ４が設けられていなくても、不揮発性メモリ４のサイズを小さくしたり揮発性メモリ６のサイズを小さくしたりすることによって領域ＳＰ４が生じる。
【００２４】
バッファを集合的に配置するに十分な面積を有する空き領域が半導体基板表面に設けられていても、従来のレイアウトではバッファや保護回路はパッドに近接して設けられていたためにチップのサイズの縮小化が制限されていた。
【００２５】
さらに、チップの４つの辺にパッドを配置したレイアウトでは、４箇所のコーナ部にそれぞれ設けられたパッドＰＡ〜ＰＤの周辺部分はバッファや保護回路を配置することができない。コーナ部のパッドの周辺部に生じる空き領域もチップサイズの縮小化が制約される要因となっていた。
【００２６】
一方、図１の半導体集積回路１においてバッファＢ１〜Ｂ９は領域ＳＰ１に集合的に配置されるのでチップの空き領域を有効に活用することによりチップが縮小化される。なお、図１において領域ＳＰ１にはバッファと保護回路とが設けられてもよい。あるいは保護回路はパッド間に設けられた領域やあるいはパッドと内部回路との領域に設けられてもよい。具体的には保護回路はパッドＰ１とパッドＰ２との領域ＳＰ２あるいはパッドＰ５，Ｐ６と不揮発性メモリ４，揮発性メモリ６との間の領域ＳＰ３に設けられてもよい。
【００２７】
図３は、実施の形態１の半導体集積回路の変形例のレイアウトを示す図である。図３を参照して、半導体集積回路１ＡはバッファＢ１〜Ｂ９に代えて領域ＳＰ１に設けられる保護回路ＰＲ１〜ＰＲ９を含む点において図１の半導体集積回路１と異なる。保護回路は、たとえばオフトランジスタやダイオードである。半導体集積回路１Ａの他の部分の構成については半導体集積回路１の対応する部分の構成と同様であるので、以後の説明は繰返さない。実施の形態１の変形例のように、保護回路をチップの空き領域に配置することによってもチップサイズを縮小することができる。
【００２８】
なお、実施の形態１の変形例の場合、バッファＢ１〜Ｂ９は領域ＳＰ１に設けられてもよいし、領域ＳＰ２や領域ＳＰ３に設けられてもよい。
【００２９】
以上のように、実施の形態１によれば半導体基板表面の空き領域にバッファまたは保護回路を集合的に配置することによって半導体集積回路のチップサイズを縮小化することができる。
【００３０】
［実施の形態２］
図４は、実施の形態２の半導体集積回路のレイアウトを示す図である。図４を参照して、半導体集積回路２１は複数の領域ＳＰ５，ＳＰ６を含む点において図１の半導体集積回路１と異なる。実施の形態２においてバッファ（または保護回路）は領域ＳＰ４，ＳＰ５にブロック化されて配置される。図４では領域ＳＰ５，ＳＰ６に配置されたブロックをそれぞれブロックＢＣ１，ＢＣ２として示す。
【００３１】
なお、半導体集積回路２１の他の部分の構成は半導体集積回路１の対応する部分の構成と同様であるので以後の説明は繰返さない。
【００３２】
実施の形態１ではバッファまたは保護回路は単数の空き領域に集合的に配置されていた。このため、単数の空き領域の面積がバッファまたは保護回路を集めた面積よりも小さい場合には、空き領域にバッファまたは保護回路を配置することができない。よって、このような場合には、従来の配置方法に従ってバッファまたは保護回路がパッドの周辺に配置されるのでチップサイズを縮小化することができない。
【００３３】
実施の形態２の半導体集積回路では複数の空き領域の各々の面積が小さくても、複数の空き領域の面積の合計がバッファまたは保護回路を集めた面積よりも大きければ、複数の空き領域の各々にバッファまたは保護回路を配置することによってチップ内部の空き領域を有効に活用することができる。よって、実施の形態１と同様にチップサイズを小さくすることができる。
【００３４】
以上のように実施の形態２によればチップ内部の複数の空き領域にバッファまたは保護回路を集合的に配置することによってチップサイズの縮小化を行なうことができる。
【００３５】
［実施の形態３］
図５は、実施の形態３の半導体集積回路のレイアウトを示す図である。図５を参照して、半導体集積回路３１は金属配線Ｌ１〜Ｌ９と同一の配線層に各々形成され、所定の電位が与えられる金属配線であるダミー配線ＤＬ１〜ＤＬ８をさらに含む点において図１の半導体集積回路１と異なる。半導体集積回路３１の他の構成は半導体集積回路１の対応する部分の構成と同様であるので以後の説明は繰返さない。なお、半導体集積回路３１においてバッファまたは保護回路は領域ＳＰ１に設けられるブロックＢＣ３として示される。
【００３６】
ダミー配線ＤＬ１〜ＤＬ８はパッドとバッファ（または保護回路）とを接続する複数の金属配線のうち、複数のビット線ＢＬ１のいずれか、または、複数のビット線ＢＬ２のいずれかと平行する部分を有する金属配線に対し、平行する部分を側面から挟むように設けられる。図５において、ダミー配線ＤＬ１，ＤＬ２は金属配線Ｌ３のうちビット線ＢＬ１に平行する部分を側面から挟むように設けられる。同様に金属配線Ｌ４のうちのビット線ＢＬ１に平行する部分に対してダミー配線ＤＬ３，ＤＬ４が設けられ、金属配線Ｌ５のうちのビット線ＢＬ１に平行する部分に対してダミー配線ＤＬ５，ＤＬ６が設けられる。また、金属配線Ｌ６のうちのビット線ＢＬ２に平行する部分に対してダミー配線ＤＬ７，ＤＬ８が設けられる。
【００３７】
本発明の半導体集積回路ではパッドとバッファとを結ぶ金属配線の一部またはパッドと保護回路とを結ぶ金属配線の一部が不揮発性メモリや揮発性メモリの上に配置される。この場合、上層に設けられた金属配線を伝達する信号に応じて下層に設けられる不揮発性メモリのビット線や揮発性メモリのビット線の電位が変化することにより、不揮発性メモリや揮発性メモリから誤った情報が読み出される現象（クロストーク）が発生する。
【００３８】
クロストークの原因は上層の金属配線と下層のビット線とが平行して配置されるため、局所的に両配線層間の層間容量が大きくなることである。実施の形態３では上層の金属配線の両側に所定の電位が与えられるダミー配線を配置して層間容量を低減するのでクロストークの発生を抑えることができる。
【００３９】
なお、ダミー配線に与えられる所定の電位は、電源電位または接地電位であれば容易に設定することができるが、特に接地電位であることが好ましい。一般的にパッドの周辺には金属で構成されて接地電位が与えられる接地領域が設けられている。よってダミー配線をこの接地領域に接続することによって、ダミー配線を容易に配置することができる。
【００４０】
また、半導体基板として導電型がＰ型である基板を用いた場合、ダミー配線を基板に接続して基板電位を接地電位にすることにより、金属配線とダミー配線との間に線間容量の他にも容量成分が存在する。金属配線を伝達する信号に生じたノイズは線間容量の他の容量成分によって吸収されやすくなる。よって、クロストークの発生を抑えるため、ダミー配線の電位は接地電位であることが好ましい。
【００４１】
図６は、図５のＶＩ−ＶＩ部の断面図である。図６を参照して、不揮発性メモリ４のビット線ＢＬ１Ａ〜ＢＬ１Ｃおよび金属配線Ｌ３、ダミー配線ＤＬ１，ＤＬ２が示される。金属配線Ｌ３、ダミー配線ＤＬ１，ＤＬ２は絶縁膜ＬＡ１を介し、ビット線ＢＬ１Ａ〜ＢＬ１Ｃよりも上層の配線層に設けられる。また、金属配線Ｌ３，ダミー配線ＤＬ１，ＢＬ２を覆うために絶縁膜ＬＡ２が設けられる。金属配線Ｌ３（およびダミー配線ＤＬ１，ＤＬ２）が最上層の配線である場合、絶縁膜ＬＡ２はチップ表面を覆う保護膜となる。
【００４２】
金属配線Ｌ３とビット線ＢＬ１Ａとの間には層間容量が存在する。層間容量はビット線ＢＬ１Ａの上面と金属配線Ｌ３の下面との間の面間容量Ｃｓ、およびビット線ＢＬ１Ａの側面と金属配線Ｌ３の側面との間のフリンジ容量Ｃｆからなる。
【００４３】
また、金属配線Ｌ３とダミー配線ＤＬ１，ＤＬ２のそれぞれとの間には線間容量Ｃｃが存在する。線間容量Ｃｃは金属配線Ｌ３の側面とダミー配線の側面との間の容量である。
【００４４】
一般的に電荷をＱ、容量をＣ、電位をＶとするとＱ＝ＣＶの関係が成立する。よって層間容量が大きい場合、金属配線Ｌ３における電位変化によってビット線ＢＬ１Ａ上の電位変化が誘起される。
【００４５】
一般的なメモリでは、メモリセルから読み出された情報は、そのメモリセルに接続される２本のビット線間の電位差となって生じる。２本のビット線間の電位差はセンスアンプにより検知増幅され、２進数の１または０を表わす論理レベルとなる。よって層間容量が大きく、金属配線Ｌ３における電位変化によって２本のビット線の一方の電位が変化すると、２本のビット線間に生じた電位差がセンスアンプによって検知増幅されるので、メモリから誤った情報が読み出される。更に容量が大きくなることで時定数が大きくなりビット線の信号の遅延も発生する。
【００４６】
金属配線Ｌ３の側面に対する容量は線間容量Ｃｃおよびフリンジ容量Ｃｆである。線間容量Ｃｃを大きくすることによってフリンジ容量Ｃｆを低減することができる。フリンジ容量Ｃｆが低減することで層間容量が小さくなる。よってクロストークの発生を抑えることができる。
【００４７】
以上のように、実施の形態３によればパッドとバッファまたは保護回路とを接続する金属配線においてメモリのビット線に平行する部分の両側に所定の電位に固定されたダミー配線を配置することにより、メモリから読み出される情報の誤りを防ぐことができるので動作の信頼性を高めることができる。
【００４８】
［実施の形態４］
図７は、実施の形態４の半導体集積回路のレイアウトを示す図である。図７を参照して、半導体集積回路４１のレイアウトは図５の半導体集積回路３１のレイアウトと同様であるので以後の説明は繰返さない。金属配線Ｌ１〜Ｌ９およびダミー配線ＤＬ１〜ＤＬ８の側面には誘電体により構成される側壁が設けられる点で実施の形態４は実施の形態３と相違する。
【００４９】
実施の形態４では金属配線およびダミー配線を覆う絶縁膜よりも高い誘電率を持つ側壁を金属配線およびダミー配線に設けることにより、金属配線とダミー配線との間の線間容量を実施の形態３よりも大きくすることができる。金属配線とビット線との間の層間容量のうちのフリンジ容量は実施の形態３の場合より小さくなる。よって層間容量が実施の形態３よりも小さくなるので、実施の形態３の半導体集積回路よりもクロストークが生じにくくなる。
【００５０】
図８は、図７のＶＩＩＩ−ＶＩＩＩ部の断面図である。図８を参照して、金属配線Ｌ３，ダミー配線ＤＬ１，ＤＬ２のそれぞれの両側面に側壁ＳＷが設けられる。側壁ＳＷは絶縁体である。側壁ＳＷの誘電率は絶縁膜ＬＡ２の誘電率よりも高い。側壁ＳＷは、たとえばタンタルオキサイド（Ｔａ2Ｏ5）やハフニウムオキサイド（ＨｆＯ2）などにより構成される。一方、絶縁膜ＬＡ２はたとえばプラズマ酸化膜であり、より具体的にはプラズマＴＥＯＳ（Tetraethylorthosilicate）である。なお絶縁膜ＬＡ２が保護膜であれば、保護膜として一般的にプラズマ窒化膜が用いられる。換言すれば、側壁ＳＷを構成する材質はプラズマ酸化膜やプラズマ窒化膜よりも誘電率が高い材質であればよい。
【００５１】
容量は誘電率が高いほど大きくなる。実施の形態３と比較すると実施の形態４では、金属配線Ｌ３，ダミー配線ＤＬ１，ＤＬ２のそれぞれの両側面に、側壁ＳＷが設けられる。よって実施の形態３に比べ線間容量Ｃｃが大きくなる。線間容量が大きくなるほどフリンジ容量Ｃｆを減少することができるので層間容量を実施の形態３よりも小さくすることができる。
【００５２】
図９は、図８の側壁ＳＷの製造方法を模式的に説明する図である。図９を参照して、まずステップＳ１において、絶縁膜ＬＡ１上に金属膜が堆積され、金属膜上にフォトレジストＰＨが塗布される。次にリソグラフィ工程により配線パターンがフォトレジストＰＨに転写される。エッチング工程により、フォトレジストＰＨに覆われた部分以外の金属膜が除去されて金属配線Ｌ３，ダミー配線ＤＬ１，ＤＬ２が形成される。
【００５３】
次にステップＳ２において、プラズマＣＶＤ（Chemical-Vapor Deposition）によって金属配線Ｌ３，ダミー配線ＤＬ１，ＤＬ２上に絶縁膜ＬＡ３が形成される。この絶縁膜が最終的に側壁ＳＷとなる。なお、絶縁膜ＬＡ３は等方的なステップカバレージをもつ絶縁膜である。
【００５４】
続いてステップＳ３において、垂直成分を主体とする異方性エッチングが行なわれることにより側壁ＳＷが形成される。
【００５５】
続いてステップＳ４において、プラズマＣＶＤにより金属配線Ｌ３、ダミー配線ＤＬ１，ＤＬ２および側壁ＳＷを覆う絶縁膜ＬＡ２（または保護膜）が形成される。
【００５６】
以上のように実施の形態４によれば、誘電体により構成される側壁をビット線の上層に設けられる金属配線の側面およびダミー配線の側面に設けることにより、上層の配線と下層のビット線との層間容量を小さくしてメモリから読み出される情報の誤りを防ぐことができるので動作の信頼性が向上する。
【００５７】
［実施の形態５］
図１０は、実施の形態５の半導体集積回路のレイアウトを示す図である。図１０を参照して、半導体集積回路５１は金属配線Ｌ３，Ｌ４，Ｌ５，Ｌ６に代えてジグザグ状に形成された部分を有する金属配線Ｌ３Ｂ，Ｌ４Ｂ，Ｌ５Ｂ，Ｌ６Ｂを含む点において図１の半導体集積回路１と異なる。なお半導体集積回路５１の他の部分の構成については半導体集積回路１の対応する部分の構成と同様であるので以後の説明は繰返さない。
【００５８】
既に説明されるように、上層の配線と下層のビット線との間には面間容量およびフリンジ容量からなる層間容量が存在する。実施の形態３，４ではフリンジ容量を低減することにより層間容量を低減する。これに対し、実施の形態５では、面間容量を低減することにより層間容量を低減する。
【００５９】
下層のビット線と上層の配線との間で重なる部分の面積を小さくするほど面間容量は小さくなる。よって、上層の配線はできるだけ下層のビット線と平行な部分が少なくなるようにジグザグ状に形成される。より詳細に説明すれば、ジグザグ状の部分は、金属配線Ｌ１〜Ｌ９の各々が形成される配線層において、複数のビット線ＢＬ１のいずれか、または、複数のビット線ＢＬ２のいずれかに平行な第１の方向と、第１の方向と異なる第２の方向とに交互に方向を変えて複数回折れ曲がるように形成される。
【００６０】
たとえば金属配線Ｌ４Ｂについて代表的に説明すると、金属配線Ｌ４Ｂは折線部Ａ１，Ａ２を含む。折線部Ａ１，Ａ２はそれぞれビット線ＢＬ１に平行な第１の方向と、第１の方向と異なる第２の方向（ビット線ＢＬ１に垂直な方向）に交互に方向を変えて複数回折れ曲がるように形成される。折線部Ａ１，Ａ２により、金属配線Ｌ４Ｂと特定の１本のビット線とが重なる部分の面積は小さくなる。よって金属配線Ｌ４Ｂと下層のビット線との間の面間容量が低減されるので層間容量が低減される。
【００６１】
図５では説明の便宜上、配線Ｌ３Ｂ，Ｌ４Ｂはビット線ＢＬ１の間を通るように示されるが、一般的にパッドに接続される金属配線はビット線の線幅およびビット線の間隔に比べ太いため、並行する２本のビット線のいずれにも重ならないように上層の金属配線を配置することはできない。実施の形態５のように、上層の金属配線にジグザグ状の形状が設けられることによってビット線と平行に重なる部分を少なくすることが可能になる。
【００６２】
なお、ジグザグ状の部分について、折れ曲がる角度は９０°に限定されず、０°および１８０°を除く任意の角度であればよい。
【００６３】
以上のように実施の形態５によればビット線と重なる配線の形状をビット線と重なり合う部分を小さくするような折線形状とすることによって動作の信頼性を向上することができる。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６５】
【図１】実施の形態１の半導体集積回路のレイアウトを示す図である。
【図２】従来の配置方法に従う半導体集積回路のレイアウトを示す図である。
【図３】実施の形態１の半導体集積回路の変形例のレイアウトを示す図である。
【図４】実施の形態２の半導体集積回路のレイアウトを示す図である。
【図５】実施の形態３の半導体集積回路のレイアウトを示す図である。
【図６】図５のＶＩ−ＶＩ部の断面図である。
【図７】実施の形態４の半導体集積回路のレイアウトを示す図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ部の断面図である。
【図９】図８の側壁ＳＷの製造方法を模式的に説明する図である。
【図１０】実施の形態５の半導体集積回路のレイアウトを示す図である。
【符号の説明】
【００６６】
１，１Ａ，１１，２１，３１，４１，５１  半導体集積回路、２  中央処理装置、４  不揮発性メモリ、６  揮発性メモリ、Ａ１，Ａ２  折線部、Ｂ１〜Ｂ９，ＢＡ〜ＢＤ  バッファ、ＢＣ１〜ＢＣ３  ブロック、ＢＬ１，ＢＬ１Ａ〜ＢＬ１Ｃ，ＢＬ２  ビット線、ＤＬ１〜ＤＬ８  ダミー配線、Ｌ１〜Ｌ９，Ｌ３Ｂ，Ｌ４Ｂ，Ｌ５Ｂ，Ｌ６Ｂ  金属配線、Ｌ４１Ｂ，Ｌ４２Ｂ  配線部、ＬＡ１〜ＬＡ３  絶縁膜、ＭＳ  主領域、Ｐ１〜Ｐ９，ＰＡ〜ＰＤ  パッド、ＰＨ  フォトレジスト、ＰＲ１〜ＰＲ９  保護回路、Ｓ１〜Ｓ４  ステップ、ＳＬ１，ＳＬ２  信号線、ＳＰ１〜ＳＰ６  領域、ＳＷ  側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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