(57)【要約】【課題】  回路サイズの縮小化および消費電力の低減化が可能な不揮発性半導体記憶装置を提供することである。【解決手段】  半導体記憶装置１はデータ書き込みが所定論理値に制限される不揮発性メモリセルを備える。第１メモリコアＭＣ１に書き込まれたデータ「１０１０１０１０」に書き換えを行い、データ「０１０１０１０１」にする場合、データ書き込みは、所定論理値と逆の論理値「１」の書き込みが含まれるため、消去動作が必要とされ、データ書き込みに制限が発生する。ここで消去動作を行う代わりに、ポインタメモリＰＭに記憶されたポインタ値を書き換えることで、選択されるメモリコアを第２メモリコアＭＣ２（データ「１１１１１１１１」）切り替える動作が行われる。該書き換え後のポインタ値により選択される第２メモリコアＭＣ２に対し、改めてデータ書き込みが行われる。【選択図】  図１
2006120244.tif 000002
【特許請求の範囲】
【請求項１】
データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記不揮発性メモリセルを備え、前記アクセス制御の対象となる前記メモリコアを選択するポインタと
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記不揮発性メモリセルは、プログラム動作のみ可能なフラッシュメモリセルであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ポインタに備えられる前記不揮発性メモリセルのビットパタンに応じて、前記メモリコアが識別されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ポインタは、
前記データ書き込み時およびデータ読み出し時に、同一の前記メモリコアを選択することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも１ビットが前記所定論理値と逆の論理値である場合には、前記ポインタの前記不揮発性メモリセルが書き換えられた上で、該書き換え後の前記ポインタにより選択される他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ポインタは読み出しポインタであり、
該読み出しポインタは、内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、複数の前記候補値があらかじめ書き込まれている複数の前記メモリコアから、少なくとも何れか１つの前記メモリコアを選択することを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
少なくとも１つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備えることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記ポインタは、少なくとも（前記メモリコアの数−１）ビット分の前記不揮発性メモリセルを備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項９】
データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも１ビットが前記所定論理値と逆の論理値である場合には、他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする半導体記憶装置の制御方法。
【請求項１０】
データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、
複数の前記メモリコアに複数の前記候補値をあらかじめ書き込み、
前記メモリコアを不可逆な所定順序で選択して読み出し動作を行うことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものであり、特に、回路サイズの縮小化が可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
各種半導体集積回路においては、各種設定値の保持用として不揮発性半導体記憶装置を備える場合がある。図７は従来技術における不揮発性半導体記憶装置の内部ブロック図である。メモリアレイを構成する各ワ−ド線Ｗ１〜Ｗ４は、消去時に負の電圧を印加する負電圧印加回路ＮＥＧに接続されている。消去電圧印加回路ＥＤは、消去時に正の電圧を印加する一方、読出し及び書込み動作時には共通ソ−ス線ＣＳを回路の接地電位０Ｖに接続する。次に、消去動作について説明する。消去動作は、メモリセルの制御ゲ−トに負の電圧、ソ−スに正の電圧を印加して、この正負電圧の電位差によって浮遊ゲ−トに保持されている電子をファウラ−・ノルトハイム・トンネル放出によってソ−ス領域へ引き抜く方式で行なわれる。消去電圧印加回路ＥＤ、負電圧印加回路ＮＥＧにはその動作電圧として電源電圧Ｖｃｃが供給される。
【０００３】
尚、上記の関連技術として特許文献１、２が開示されている。
【０００４】
【特許文献１】特開２００２−１１８１８７号公報
【特許文献２】特開２００２−８３８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の背景技術においては、消去時に負の電圧を印加する負電圧印加回路ＮＥＧおよび消去電圧印加回路ＥＤが必要とされる。そして負電圧印加回路ＮＥＧは容量を内蔵しており、回路サイズが大きくなる。すると負電圧印加回路ＮＥＧによって、不揮発性半導体記憶装置の回路サイズ縮小化が妨げられ、また省電力化を図れないため問題である。特に、マイコンＬＳＩのモード設定値や、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）用ＬＳＩのクロック周波数設定値などの、少ない情報量を記憶する不揮発性半導体記憶装置では、メモリセル数が少なくて済むため不揮発性半導体記憶装置の回路サイズが小さくなる。すると不揮発性半導体記憶装置の全体の回路面積に対して、負電圧印加回路が占める面積の割合が大きくなるため、負電圧印加回路等の存在によって不揮発性半導体記憶装置の回路サイズの縮小化が図れない問題がより深刻化し問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、回路サイズの縮小化および消費電力の低減化が可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、第１の発明に係る半導体記憶装置は、データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、不揮発性メモリセルを備え、アクセス制御の対象となるメモリコアを選択するポインタとを備えることを特徴とする。
【０００８】
メモリコアは、データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる。データ書き込みが所定論理値に制限される不揮発性メモリセルとは、例えば所定論理値「０」のみが書き込み可能なセルが挙げられる。例えば、１から０へのデータ書き込みのみが可能であり、０から１への書き込みが不可能なフラッシュメモリセル等である。ポインタは不揮発性メモリセルを備える。ポインタは、アクセス制御対象となるメモリコアを選択する。ポインタにより選択されたメモリコアに対して、データ読み出しやデータ書き込み等のアクセス制御が行われる。
【０００９】
ここで例えばデータ書き込み時において、論理値「０」が書き込まれているメモリセルに対し、所定論理値と逆の論理値である「１」のデータ書き込みが必要になる場合を説明する。この場合には書き込みが制限されるため、ポインタによって、論理値「１」が書き込まれている別のメモリコアを選択すればよい。するとデータ上では、メモリコアに保持された論理値が「０」から「１」へ書き換えられた事と同様にみなすことができる。
【００１０】
これにより、擬似的にデータ上で所定論理値と逆の論理値を書き込むことを可能としながら、データ書き込みが所定論理値に制限されないために必要な回路（フラッシュメモリにおける消去動作用回路等）を不要とすることが可能となる。よって、大きな回路面積を占める消去動作用回路等が不要となるため、半導体記憶装置の回路サイズの縮小化および省電力化を図ることが可能となる。
【発明の効果】
【００１１】
本発明によれば、データ書き込みが所定論理値に制限される不揮発性メモリセルを備える不揮発性半導体記憶装置において、回路サイズの縮小化および省電力化を図った半導体記憶装置を提供することが可能となる。特に、半導体集積回路に備えられる設定値記憶用メモリに代表される、少ない情報量を記憶する不揮発性半導体記憶装置においてより回路サイズの縮小化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体記憶装置および半導体記憶装置について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。本発明の第１実施形態を図１を用いて説明する。図１に第１実施形態に係る半導体記憶装置１を示す。半導体記憶装置１は、ポインタ部２、メモリセル部３、スイッチ部４を備える。
【００１３】
ポインタ部２は、ポインタメモリＰＭ、ポインタ書き込み用カラムセレクタ１３、ポインタ用ロウドライバ１２、トランジスタＴｒ１およびＴｒ２、センスアンプＳＡ１およびＳＡ２、データ保持部ＤＬ１およびＤＬ２、ポインタ用デコーダ１１を備える。ポインタメモリＰＭは、（メモリコアの数−１）ビット分のフラッシュメモリセルＣ１およびＣ２を備える。フラッシュメモリセルＣ１はトランジスタＴｒ１を介して書き込み用高電圧ＶＨに接続される。トランジスタＴｒ１のゲートは、ポインタ書き込み用カラムセレクタ１３に接続される。またフラッシュメモリセルＣ１は、ポインタ用ロウドライバ１２およびセンスアンプＳＡ１に接続される。センスアンプＳＡ１は、データ保持部ＤＬ１を介してポインタ用デコーダ１１に接続される。ポインタ用デコーダ１１のアンドゲートＡＮＤ１乃至ＡＮＤ３からは、選択信号Ｓ１乃至Ｓ３が出力される。またフラッシュメモリセルＣ２もフラッシュメモリセルＣ１と同様にして接続されるため、ここでは説明を省略する。
【００１４】
メモリセル部３は、トランジスタＴｒ１１乃至Ｔｒ１３、メモリコア書き込み用カラムセレクタ１８、書き込み用デコーダＤＣ１乃至ＤＣ３、第１メモリコアＭＣ１乃至第３メモリコアＭＣ３、メモリコア用ロウドライバ１７、メモリコア用ロウセレクタ１６、第１セレクタＳＳ１乃至第３セレクタＳＳ３、読み出し用センスアンプ１５を備える。第１メモリコアＭＣ１乃至第３メモリコアＭＣ３の各ワード線は、メモリコア用ロウセレクタ１６およびメモリコア用ロウドライバ１７に接続される。第１メモリコアＭＣ１の各ビット線は、書き込み用デコーダＤＣ１、トランジスタＴｒ１１を介して書き込み用高電圧ＶＨに接続されると共に、第１セレクタＳＳ１を介して読み出し用センスアンプ１５に接続される。読み出し用センスアンプ１５からは読み出しデータＤＯＵＴが出力される。なお、図１中のメモリコアＭＣ１乃至ＭＣ３およびポインタメモリＰＭにおいて、黒で塗りつぶした丸はフラッシュメモリセルを表している。また第２メモリコアＭＣ２、第３メモリコアＭＣ３も、第１メモリコアＭＣ１と同様の接続構造を備えるため、ここでは説明を省略する。
【００１５】
スイッチ部４は、書き込みスイッチＳＷ１および読み出しスイッチＳＷ２を備える。ポインタ用デコーダ１１から出力される選択信号Ｓ１乃至Ｓ３は、書き込みスイッチＳＷ１を介して、それぞれトランジスタＴｒ１１乃至Ｔｒ１３に入力される。また選択信号Ｓ１乃至Ｓ３は、読み出しスイッチＳＷ２を介して、それぞれ第１セレクタＳＳ１乃至第３セレクタＳＳ３に入力される。
【００１６】
なお本発明に係る半導体記憶装置１では、フラッシュメモリセルの消去動作に必要な負電圧回路が備えられていない。よってポインタメモリＰＭのフラッシュメモリセルＣ１およびＣ２、第１メモリコアＭＣ１乃至第３メモリコアＭＣ３に備えられるフラッシュメモリセルは、プログラム動作（ビット１から０への書き換え）のみが可能とされ、消去動作（ビット０から１への書き換え）は不可とされる。
【００１７】
第１実施形態に係る半導体記憶装置１の動作を説明する。半導体記憶装置１は、８ビットメモリで最低３回書き換え可能なタイプの一例である。ここで、ビット線ＢＬ１乃至ＢＬ３のうち、ビット線ＢＬ１に対応するメモリセルに着目する。半導体集積回路の内部状態を設定する設定値（マイコンＬＳＩのモード設定値、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）用ＬＳＩのクロック周波数など）を、条件出しをしながら所定範囲内で最適化する場合の動作について説明する。書き込みが行われていない初期状態においては、第１メモリコアＭＣ１乃至第３メモリコアＭＣ３のフラッシュメモリセル、およびポインタメモリＰＭのフラッシュメモリセルＣ１およびＣ２は全て「１」の状態とされる。
【００１８】
１つ目の設定値である、データ「１１１１１０１０」が書き込まれる場合を説明する。ポインタメモリＰＭに記憶されたポインタ値（Ｃ１、Ｃ２）は（１、１）である。ポインタ値はセンスアンプＳＡ１およびＳＡ２、データ保持部ＤＬ１およびＤＬ２を介してポインタ用デコーダ１１に入力される。アンドゲートＡＮＤ１からハイレベルの選択信号Ｓ１が出力され、アンドゲートＡＮＤ２およびＡＮＤ３からローレベルの選択信号Ｓ２およびＳ３が出力される。また書き込み動作が行われているため、当該書き込み動作に応じるように、書き込みスイッチＳＷ１が導通、読み出しスイッチＳＷ２が非導通状態とされる。するとハイレベルの選択信号Ｓ１がトランジスタＴｒ１１のゲートに入力され、Ｔｒ１１が導通状態とされ、書き込み用高電圧ＶＨが書き込み用デコーダＤＣ１に印加される。
【００１９】
メモリコア書き込み用カラムセレクタ１８によって、入力データ「１１１１１０１０」に応じた書き込み用デコーダＤＣ１のトランジスタが導通状態とされる。またメモリコア用ロウセレクタ１６によってビット線ＢＬ１が選択され、ポインタ用ロウドライバ１２によってビット線ＢＬ１に高電圧が印加される。これにより、データ書き込み時には、ポインタ値（１、１）によって書き込み先のメモリコアとして第１メモリコアＭＣ１が選択される。そして第１メモリコアＭＣ１のビット線ＢＬ１に対応するフラッシュメモリセルに、データ「１１１１１０１０」が書き込まれる。
【００２０】
第１メモリコアＭＣ１に書き込まれたデータを読み出す場合を説明する。ポインタメモリＰＭに記憶されたポインタ値（Ｃ１、Ｃ２）は（１、１）であるため、ポインタ用デコーダ１１からはハイレベルの選択信号Ｓ１が出力される。また読み出し動作が行われているため、当該読み出し動作に応じて、書き込みスイッチＳＷ１が非導通、読み出しスイッチＳＷ２が導通状態とされる。よってハイレベルの選択信号Ｓ１が第１セレクタＳＳ１に入力され、各トランジスタが導通状態とされるため、第１メモリコアＭＣ１に書き込まれたデータ「１１１１１０１０」が読み出し用センスアンプ１５に入力される。これにより、データ読み出し時には、ポインタ値（１、１）によって、読み出し元のメモリコアとして第１メモリコアＭＣ１が選択される。そして読み出し用センスアンプ１５からは、データ「１１１１１０１０」が読み出しデータＤＯＵＴとして出力される。読み出しデータＤＯＵＴは、各種設定値としてＬＳＩ等の動作を制御するパラメータに用いられる。
【００２１】
以上より、ポインタ部２は、ポインタメモリＰＭに書き込まれたポインタ値に応じて、同一のメモリコアである第１メモリコアＭＣ１を、データ書き込み先およびデータ読み出し元として選択することが分かる。またスイッチ部４は、データ書き込み先として第１メモリコアＭＣ１が選択されるときには、第１メモリコアＭＣ１と書き込み用高電圧ＶＨとの経路を導通状態とし、データ読み出し元として第１メモリコアＭＣ１が選択されるときには、第１メモリコアＭＣ１からのデータ出力経路を導通状態とする動作を行うことが分かる。
【００２２】
次に、第１メモリコアＭＣ１に書き込まれたデータ「１１１１１０１０」に１回目の書き換えを行い、２つ目の設定値であるデータ「１０１０１０１０」にする場合を説明する。この場合、データ書き込みは、全て所定論理値「０」の書き込みであるため、プログラム動作のみで可能であり、消去動作は不要である。よってデータ書き込みに制限が発生しないため、同一のメモリセルである第１メモリコアＭＣ１に対してデータの上書きが可能とされ、ポインタメモリＰＭのポインタ値（Ｃ１、Ｃ２）は（１、１）のままでよい。そして前述した書き込み動作と同様にして、第１メモリコアＭＣ１のビット線ＢＬ１に対応するフラッシュメモリセルに対して、データ「１０１０１０１０」が上書きされる。詳しい書き込み動作については前述の通りであるため、ここでは省略する。
【００２３】
次に、第１メモリコアＭＣ１に書き込まれたデータ「１０１０１０１０」に２回目の書き換えを行い、３つ目の設定値であるデータ「０１０１０１０１」にする場合を説明する。この場合、データ書き込みは、所定論理値と逆の論理値「１」の書き込みが含まれるため、消去動作が必要とされ、データ書き込みに制限が発生する。ここで本発明に係る半導体記憶装置１では、消去動作を行う代わりに、ポインタメモリＰＭに記憶されたポインタ値を書き換えることで、選択されるメモリコアを切り替える動作が行われる。
【００２４】
まず、ポインタ書き込み用カラムセレクタ１３でトランジスタＴｒ１が導通状態とされ、書き込み用高電圧ＶＨがフラッシュメモリセルＣ１に印加される。またポインタ用ロウドライバ１２によって、高電圧がフラッシュメモリセルＣ１、Ｃ２に印加される。これにより、ポインタメモリＰＭに記憶されたポインタ値（Ｃ１、Ｃ２）が、(１、１)から（０、１）に書き換えられることで、第１メモリコアＭＣ１に代えて第２メモリコアＭＣ２（データ「１１１１１１１１」）が選択される。
【００２５】
ポインタ値（０、１）に応じて、アンドゲートＡＮＤ２からはハイレベルの選択信号Ｓ２が出力され、アンドゲートＡＮＤ１およびＡＮＤ３からはローレベルの選択信号Ｓ１およびＳ３が出力される。また３つ目の設定値の書き込み動作に応じて、書き込みスイッチＳＷ１が導通、読み出しスイッチＳＷ２が非導通状態とされる。するとハイレベルの選択信号Ｓ２によりＴｒ１２が導通状態とされ、書き込み用高電圧ＶＨが書き込み用デコーダＤＣ２に印加される。
【００２６】
メモリコア書き込み用カラムセレクタ１８によって、入力データに応じた書き込み用デコーダＤＣ１のトランジスタが導通状態とされる。メモリコア用ロウセレクタ１６によってビット線ＢＬ１が選択され、ポインタ用ロウドライバ１２でビット線ＢＬ１に高電圧が印加される。そして、第２メモリコアＭＣ２のビット線ＢＬ１に対応するフラッシュメモリセルが、データ「１１１１１１１１」からデータ「０１０１０１０１」に書き換えられる。
【００２７】
すなわちポインタ部２は、選択されている第１メモリコアＭＣ１の不揮発性メモリセルにデータ書き込みを行うに際して、データ書き込みにより書き込まれるデータが全て所定論理値「０」である場合には、第１メモリコアＭＣ１にデータの上書きを行う。一方、データ書き込みにより書き込まれるデータの少なくとも１ビットが前記所定論理値と逆の論理値「１」である場合には、ポインタ部２のフラッシュメモリセルＣ１が「０」に書き換えられた上で、該書き換え後のポインタ部２により選択される第２メモリコアＭＣ２に対し、データ書き込みを改めて行う。これにより、ポインタ部２によって、選択されるメモリコアを第１メモリコアＭＣ１から第２メモリコアＭＣ２（初期値「１１１１１１１１」）へ切り替えることで、擬似的に消去動作を行うことが可能となる。そして消去動作が行われた上で、新たなデータ書き込みがされた事と同様にみなすことができる。
【００２８】
第２メモリコアＭＣ２に書き込まれたデータ「０１０１０１０１」を読み出す場合を説明する。ポインタメモリＰＭに記憶されたポインタ値は（０、１）であるため、ポインタ用デコーダ１１からはハイレベルの選択信号Ｓ２が出力される。またデータの読み出し動作に応じて、書き込みスイッチＳＷ１が非導通、読み出しスイッチＳＷ２が導通状態とされる。するとハイレベルの選択信号Ｓ２が第２セレクタＳＳ２に入力され、各トランジスタが導通状態とされるため、第２メモリコアＭＣ２に書き込まれたデータが読み出し用センスアンプ１５に入力される。読み出し用センスアンプ１５からは、データ「０１０１０１０１」が読み出しデータＤＯＵＴとして出力される。読み出しデータＤＯＵＴは、半導体集積回路等の動作を制御する各種設定値として用いられる。このようにしてデータ読み出し時においても、ポインタ部２によって第２メモリコアＭＣ２が選択される。
【００２９】
以下同様にして、第３メモリコアＭＣ３をアクセス制御対象として選択するには、ポインタメモリＰＭに記憶されたポインタ値（Ｃ１、Ｃ２）を（０、０）に書き換えればよい。なお、書き換えの詳細な動作についてはここでは説明を省略する。なお、ポインタメモリＰＭは、少なくとも（メモリコアの数−１）ビット分のメモリセル（２ビット）を備えるため、半導体記憶装置１は少なくともメモリコアの数の回数分（３回）は書き換えが可能とされる。
【００３０】
以上詳細に説明したとおり、第１実施形態に係る半導体記憶装置１によれば、データ書き込みが所定論理値に制限される不揮発性メモリセルを用いる場合において、擬似的に所定論理値と逆の論理値を書き込むことが可能となる。よって、データ書き込みが所定論理値に制限されないために必要な回路（消去動作用回路等）を不要としながら、データ書き込みに制限がない不揮発性メモリセルと同様の書き込み動作を行うことが可能となる。そして消去動作用回路等が大きな回路面積を占める場合には、当該回路を不要とすることで、半導体記憶装置の回路サイズの縮小化を図ることが可能となる。
【００３１】
例えばフラッシュメモリにおいては、消去動作（論理値「０」に「１」を書き込む動作）が可能なメモリセルを構成するためには、容量を備えるため大きな回路面積を必要とする負電圧印加回路が必要である。しかし本発明を用いれば、負電圧印加回路を不要としながら、擬似的に消去動作を行うことが可能となる。そして、本発明におけるポインタと複数のメモリコアとが占める面積が、負電圧印加回路が占める面積に比して小さい場合には、半導体記憶装置の回路サイズの縮小化を図ることが可能となる。特に、不揮発性半導体記憶装置の書き換え回数が少なくなるほど備えるべきメモリコアの数が少なくて済み、また半導体記憶装置の記憶容量が小さくなるほどメモリコアの面積が小さくなる。よってメモリコアが占める面積が、負電圧印加回路が占める面積に比してより小さくなるため、当該負電圧印加回路を不要とすることによる回路サイズの縮小化の効果が顕著に得られる。ここで、記憶容量や書き換え回数が少ない不揮発性半導体記憶装置としては、例えば半導体集積回路内部の各種設定記憶用のメモリが挙げられる。
【００３２】
本発明の第２実施形態を図２を用いて説明する。図２に第２実施形態に係る半導体記憶装置１ａを示す。半導体記憶装置１ａは、第１実施形態の半導体記憶装置１と比して、書き込み用メモリコアセレクタ５を備え、スイッチ部４を取り除いた構成を備える。書き込み用メモリコアセレクタ５には、データ書き込み先のメモリコアを選択するためのコントロール信号ＣＴ１およびＣＴ２が入力される。書き込み用メモリコアセレクタ５から出力される書き込み用メモリコア選択信号Ｗ１乃至Ｗ３は、それぞれトランジスタＴｒ１１乃至Ｔｒ１３のゲートに入力される。ポインタ用デコーダ１１から出力される選択信号Ｓ１およびＳ３は、それぞれ第１セレクタＳＳ１乃至第３セレクタＳＳ３に入力される。その他の構成については第１実施形態の半導体記憶装置１と同様であるため、ここでは説明を省略する。
【００３３】
半導体記憶装置１ａの動作を説明する。第２実施形態は、メモリコアＭＣ１乃至ＭＣ３に、ＬＳＩ等の内部状態を設定する複数の候補値をあらかじめ書き込んでおき、ポインタ部２で該候補値の何れかを設定値として選択することが可能な実施形態である。このときポインタ部２は、読み出し先のメモリコアを選択する読み出しポインタとして機能する。
【００３４】
第１候補値乃至第３候補値をあらかじめメモリコアに書き込む動作を説明する。第１候補値を第１メモリコアＭＣ１書き込む場合、書き込み用メモリコアセレクタ５に入力されるコントロール信号（ＣＴ１、ＣＴ２）が（１、１）とされる。このとき書き込み用メモリコアセレクタ５からは、ハイレベルの書き込み用メモリコア選択信号Ｗ１、およびローレベルの書き込み用メモリコア選択信号Ｗ２、Ｗ３が出力される。ハイレベルの選択信号Ｗ１がトランジスタＴｒ１１のゲートに入力され、Ｔｒ１１が導通状態とされ、書き込み用高電圧ＶＨが書き込み用デコーダＤＣ１に印加される。またメモリコア書き込み用カラムセレクタ１８によって、入力データに応じた書き込み用デコーダＤＣ１のトランジスタが導通状態とされ、メモリコア用ロウセレクタ１６によってビット線ＢＬ１が選択され、ポインタ用ロウドライバ１２でビット線ＢＬ１に高電圧が印加される。これにより、第１メモリコアＭＣ１に第１候補値が書き込まれる。
【００３５】
次に第２候補値および第３候補値をそれぞれ第２メモリコアＭＣ２、第３メモリコアＭＣ３に書き込む場合には、コントロール信号（ＣＴ１、ＣＴ２）をそれぞれ（０、１）、（０、０）とする。そして第１候補値の書き込みと同様の動作が行われることにより、第２候補値および第３候補値が、第２メモリコアＭＣ２および第３メモリコアＭＣ３に書き込まれる。なお、くわしい書き込み動作の内容はここでは省略する。
【００３６】
半導体集積回路の試験時等において、第１メモリコアＭＣ１乃至第３メモリコアＭＣ３に書き込まれた第１乃至第３候補値から、何れかの候補値を選択して設定値とする動作を説明する。初期状態のポインタメモリＰＭのポインタ値（Ｃ１、Ｃ２）は（１、１）であるため、ポインタ用デコーダ１１からはハイレベルの選択信号Ｓ１が出力される。ハイレベルの選択信号Ｓ１が第１セレクタＳＳ１に入力されると、第１メモリコアＭＣ１に書き込まれた第１候補値が、読み出し用センスアンプ１５を介して読み出しデータＤＯＵＴとして出力される。
【００３７】
第１候補値に基づいて半導体集積回路の機能試験が行われ、第１候補値が設定値として不適切であると判断されると、次に設定値を第２候補値に切り替える動作が行われる。ポインタ書き込み用カラムセレクタ１３でトランジスタＴｒ１が導通状態とされ、書き込み用高電圧ＶＨがフラッシュメモリセルＣ１に印加される。またポインタ用ロウドライバ１２によって、高電圧がフラッシュメモリセルＣ１、Ｃ２に印加される。これにより、ポインタ値（Ｃ１、Ｃ２）が（０、１）に書き換えられることで、読み出し元として選択されるメモリコアが、第１メモリコアＭＣ１から第２メモリコアＭＣ２に切り替えられる。ポインタ値（０、１）に応じて、ポインタ用デコーダ１１からはハイレベルの選択信号Ｓ２が出力される。当該ハイレベルの選択信号Ｓ２が第１セレクタＳＳ１に入力されると、第２メモリコアＭＣ２に書き込まれた第２候補値が、読み出し用センスアンプ１５を介して、読み出しデータＤＯＵＴとして出力される。
【００３８】
以下同様にして、第２メモリコアＭＣ２に書き込まれた第２候補値が適切でないことが判明した場合には、ポインタ値（Ｃ１、Ｃ２）が（０、０）に書き換えられることで、第３メモリコアＭＣ３に書き込まれた第３候補値を読み出す動作が行われる。これにより、順次ポインタメモリＰＭのポインタ値をインクリメントすれば、第１メモリコアＭＣ１から第３メモリコアＭＣ３の順に、不可逆な所定順序で選択して候補値の読み出し動作を行うことができる。
【００３９】
以上詳細に説明したとおり、第２実施形態に係る半導体記憶装置１ａによれば、半導体集積回路の内部状態を設定する設定値を、所定範囲内の複数の候補値から選択することができる。すなわち、複数のメモリコアに候補値をあらかじめ書き込み、ポインタ部２を読み出しポインタとして用いて、メモリコアから候補値を不可逆な所定順序で選択して読み出すことができる。これにより、メモリコアへの候補値の書き込みと、メモリコアからの設定値の読み出しの動作を別々に行うことができる。
【００４０】
よって、候補値が定まっている場合には、あらかじめメモリコアへ当該候補値を書き込んでおくことにより、条件出し時にその都度設定値を書き込む手間を省くことが可能となる。そして例えば、半導体記憶装置１ａを備えた半導体集積回路の工場出荷時において、半導体集積回路の各種設定値の候補値を何種類か書き込んでおき、ユーザの使用時において使用条件に合わせて候補値から設定値を選択する場合には、ユーザ側にとっては選択動作をするだけであるため、書き込みにかかる時間を節約することが可能となる利点が得られる。
【００４１】
本発明の第３実施形態を図３、図４を用いて説明する。図３に第３実施形態に係る半導体記憶装置１ｂを示す。半導体記憶装置１ｂは、取り扱うデータのビット幅を８ビットと１６ビットとで可変にできる装置である。半導体記憶装置１ｂは、第１実施形態のポインタ部２およびメモリセル部３と比して、異なる構成を有するポインタ部２ａおよびメモリセル部３ａを備える。ポインタ部２ａは、ポインタメモリＰＭ２、ポインタ書き込み用カラムセレクタ１３ａ、ポインタ用ロウドライバ１２ａ、トランジスタＴｒ１ａ乃至Ｔｒ４ａ、センスアンプＳＡ１ａ乃至ＳＡ４ａ、データ保持部ＤＬ１ａ乃至ＤＬ４ａ、ポインタ用デコーダ１１ａを備える。ポインタメモリＰＭ２はフラッシュメモリセルＣ１乃至Ｃ４を備える。フラッシュメモリセルＣ１乃至Ｃ３はポインタ値記憶用のセルであり、フラッシュメモリセルＣ４はビット幅切り替え信号記憶用のセルである。フラッシュメモリセルＣ１乃至Ｃ４は、センスアンプＳＡ１ａ乃至ＳＡ４ａ、データ保持部ＤＬ１ａ乃至ＤＬ４ａを介して、ポインタ用デコーダ１１ａに接続される。ポインタ用デコーダ１１ａには、ポインタメモリ信号Ｐ１乃至Ｐ３およびビット幅切り替え信号ＣＨ１が入力される。そしてポインタ用デコーダ１１ａから出力される選択信号Ｓ１乃至Ｓ４は、スイッチ部４および出力セレクタ３２に入力される。
【００４２】
メモリセル部３ａは、第１実施形態（図１）のメモリセル部３に比して、第１読み出し用センスアンプ３０、第２読み出し用センスアンプ３１、出力セレクタ３２、トランジスタＴｒ１４、書き込み用デコーダＤＣ４、第４メモリコアＭＣ４、第４セレクタＳＳ４を別途備える。第１セレクタＳＳ１および第３セレクタＳＳ３の出力端子は第１読み出し用センスアンプ３０に接続され、第２セレクタＳＳ２およびＳＳ４の出力端子は第２読み出し用センスアンプ３１に接続される。出力セレクタ３２には、第１読み出し用センスアンプ３０、第２読み出し用センスアンプ３１、ポインタ用デコーダ１１ａの出力端子が接続される。出力セレクタ３２からは読み出しデータＤＯＵＴ１が出力され、第２読み出し用センスアンプ３１からは読み出しデータＤＯＵＴ２が出力される。その他の構成については第１実施形態の半導体記憶装置１と同様であるため、ここでは説明を省略する。
【００４３】
第３実施形態に係る半導体記憶装置１ｂの動作を、図４を用いて説明する。取り扱うデータのビット幅を１６ビットにするときには、フラッシュメモリセルＣ４を「１」にし、ビット幅切り替え信号ＣＨ１を「１」とする。ここでポインタメモリ信号Ｐ１が「１」のときを説明する。このとき図４に示すように、選択信号Ｓ１およびＳ２がハイレベル、選択信号Ｓ３およびＳ４がローレベルとされる。よってポインタ部２ａは、ポインタメモリＰＭ２に書き込まれたポインタ値に応じて、第１メモリコアＭＣ１および第２メモリコアＭＣ２を、データ書き込み先およびデータ読み出し元の同一メモリコアとして選択する動作を行う。
【００４４】
データ書き込み時においては、スイッチ部４によってトランジスタＴｒ１１およびＴｒ１２が導通状態とされ、第１メモリコアＭＣ１に上位８ビット、第２メモリコアＭＣ２に下位８ビットの分のデータが書き込まれる。またデータ読み出し時においては、スイッチ部４によって第１セレクタＳＳ１および第３セレクタＳＳ３が導通状態とされ、第１読み出し用センスアンプ３０に上位８ビット、第２読み出し用センスアンプ３１に下位８ビットの分のデータが読み出される。出力セレクタ３２は、入力される選択信号Ｓ１乃至Ｓ４に応じて、第１読み出し用センスアンプ３０から入力されるデータを読み出しデータＤＯＵＴ１として出力する。また第２読み出し用センスアンプ３１からは、読み出しデータＤＯＵＴ２が出力される。読み出しデータＤＯＵＴ１は上位８ビット、読み出しデータＤＯＵＴ２は下位８ビットのデータをそれぞれ表している。
【００４５】
またデータのビット幅が１６ビットのときに、第１メモリコアＭＣ１および第２メモリコアＭＣ２に書き込まれたデータに、所定論理値と逆の論理値「１」の書き込みが含まれるような書き換えを行う場合を説明する。このとき消去動作を行う代わりに、選択されるメモリコアを、第１メモリコアＭＣ１および第２メモリコアＭＣ２から、第３メモリコアＭＣ３および第４メモリコアＭＣ４に切り替える動作が行われる。切り替え動作は、ポインタメモリＰＭ２のフラッシュメモリセルＣ１に「０」が書き込まれ、ポインタメモリ信号Ｐ１が「０」とされることで行われる。このとき図４に示すように、選択信号Ｓ１およびＳ２がローレベル、選択信号Ｓ３およびＳ４がハイレベルとされる。よってポインタ部２ａは、第１メモリコアＭＣ１および第２メモリコアＭＣ２に代えて、データ「１１１１１１１１」が保持されている第３メモリコアＭＣ３および第４メモリコアＭＣ４を、データ書き込み先およびデータ読み出し元の同一メモリコアとして選択する動作を行う。その後第３メモリコアＭＣ３および第４メモリコアＭＣ４に新たなデータが書き込まれる。これにより、データのビット幅が１６ビットのときにおいても、負電圧印加回路を不要としながら、消去動作（論理値「０」に「１」を書き込む動作）が可能なメモリセルを構成することが可能となる。
【００４６】
なお、取り扱うデータのビット幅を８ビットにするときには、フラッシュメモリセルＣ４を「０」にし、ビット幅切り替え信号ＣＨ１を「０」とすればよい。このときは図４に示すように、ポインタメモリ信号Ｐ１乃至Ｐ３の値に応じて、選択信号Ｓ１乃至Ｓ４の何れか１つがハイレベルとなるように制御される。よってポインタ部２ａは、ポインタメモリＰＭ２に書き込まれたポインタ値に応じて、第１メモリコアＭＣ１乃至第４メモリコアＭＣ４の何れか１つを、データ書き込み先およびデータ読み出し元の同一メモリコアとして選択する動作を行う。また出力セレクタ３２は、選択信号Ｓ１乃至Ｓ４に応じて、第１セレクタＳＳ１および第３セレクタＳＳ３が選択される場合には、第１読み出し用センスアンプ３０から入力されるデータを読み出しデータＤＯＵＴ１として出力する。一方、第２セレクタＳＳ２および第４セレクタＳＳ４が選択される場合には、第２読み出し用センスアンプ３１から入力されるデータを読み出しデータＤＯＵＴ１として出力する。その他の詳しい動作については第１実施形態に係る半導体記憶装置１と同様であるため、ここでは説明を省略する。
【００４７】
以上詳細に説明したとおり、第３実施形態に係る半導体記憶装置１ｂによれば、取り扱うデータのビット幅を１６ビットと８ビットとに可変に扱うことが可能となる。よって半導体集積回路の設定値のビット幅が変更される場合にも、レチクル変更等によらず、ポインタメモリＰＭ２の値を書き換えるだけでよいため、安価かつ迅速で柔軟な対応が可能となる。
【００４８】
本発明の第４実施形態を図５、図６を用いて説明する。第４実施形態は、ポインタ部２ａから入力されるポインタ値以外の信号で、メモリコアの選択をすることが可能な実施形態である。第４実施形態に係る半導体記憶装置は、第３実施形態の半導体記憶装置１ｂのポインタ用デコーダ１１ａに代えて、図５に示すポインタ用デコーダ１１ｂを備える構成を有する。ポインタ用デコーダ１１ｂには、ポインタ部２ａの外部から、外部選択信号Ｉ１乃至Ｉ４およびポインタ切り替え信号ＣＨ２が入力され、またデータ保持部ＤＬ１ａ乃至ＤＬ３ａから出力されるポインタメモリ信号Ｐ１乃至Ｐ３が入力される。そしてポインタ用デコーダ１１ｂからは、選択信号Ｓ１乃至Ｓ４が出力される。
【００４９】
図６の表に示すように、ポインタ切り替え信号ＣＨ２が「０」のときは、ポインタ用デコーダ１１ｂは、ポインタメモリ信号Ｐ１乃至Ｐ３に応じて選択信号Ｓ１乃至Ｓ４を出力する。すなわちポインタメモリ信号Ｐ１乃至Ｐ３が（１、１、１）のときは、選択信号Ｓ１がハイレベルとされる。またポインタメモリ信号Ｐ１乃至Ｐ３が（０、１、１）のときは、選択信号Ｓ２がハイレベルとされる。よって第３実施形態と同様にして、ポインタメモリＰＭ２のフラッシュメモリセルＣ１乃至Ｃ３に保持されるポインタ値に応じて、アクセス制御されるメモリセルが選択される動作が行われる。
【００５０】
一方、ポインタ切り替え信号ＣＨ２が「１」のときは、ポインタ用デコーダ１１ｂは、外部選択信号Ｉ１乃至Ｉ４に応じて選択信号Ｓ１乃至Ｓ４を出力する。すなわち選択信号値が（１、０、０、０）のときは選択信号Ｓ１がハイレベルとされて第１メモリコアＭＣ１が選択され、ポインタ値が（０、１、０、０）のときは選択信号Ｓ２がハイレベルとされて第２メモリコアＭＣ２が選択される。よって、ポインタメモリＰＭ２のポインタメモリセルに保持されるポインタ値に関わらず、アクセス制御されるメモリコアを外部選択信号Ｉ１乃至Ｉ４によって選択することが可能となる。
【００５１】
すなわち、データ書き込みが所定論理値に制限されるフラッシュメモリセルをポインタメモリＰＭ２に用いると、メモリコアの選択が不可逆な所定順序に制限されるため、前の設定値に戻ることができず、条件出しが困難である。しかし第４実施形態に示すように、外部選択信号によってポインタメモリの値に関わらずアクセス先のメモリコアを選択できる形態とすれば、自由にメモリコアを選択できるため、前の設定値に戻ることも可能であり、設定値の条件出しが可能となる。そして条件出しで得られた設定値が書き込まれたメモリセルを、ポインタメモリＰＭ２で選択するように、ポインタメモリを書き換えればよい。
【００５２】
これにより、例えば機能評価時において、外部選択信号によりアクセス先のメモリコアを自由に選択して設定値を求める条件出しステップと、求められた設定値をポインタメモリに書き込んで保持する設定ステップとを設けることが可能となる。そしてこの場合においても、消去動作用回路等を不要とすることができるため、半導体記憶装置の回路サイズの縮小化を図ることが可能となる。
【００５３】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態で用いられる不揮発性メモリセルは、プログラム動作のみ可能なフラッシュメモリセルであるとしたが、これに限られず、例えばフューズでもよい。フューズもデータ書き込みが所定論理値に制限される不揮発性メモリセルの一例であることは言うまでもない。そしてフューズを用いる場合においても、負電圧印加回路を不要としながら、擬似的に消去動作を行うことが可能となり、当該負電圧印加回路を不要とすることによる回路サイズの縮小化の効果が得られることは言うまでもない。
【００５４】
また本実施形態で用いられる不揮発性メモリセルは、ポインタメモリに応じてワード線が選択されるとしたが、この形態に限られない。本発明の全ての実施形態において、ビット線とワード線とを入れ替えても同様の効果が得られることは言うまでもない。
【００５５】
また、第３実施形態に係る半導体記憶装置１ｂによれば、取り扱うデータのビット幅を１６ビットと８ビットと２通りとしたが、この形態に限られない。半導体記憶装置に記憶される設定値に応じて、２４ビット、３２ビットなど、ビット幅を変更できることは言うまでもない。なおこのとき、最低書き換え可能な回数は、ビット幅とメモリコア数との関係で定まる。例えば半導体記憶装置１ｂでは、取り扱うデータを８ビット幅とするときは、メモリコア数と同数の最低４回が書き換えが可能回数となり、また取り扱うデータを１６ビット幅とするときは、最低２回が書き換えが可能回数となる。このようにして、メモリセル数が一定である場合に、読み出しビット幅をｘビット、２ｘビット、４ｘビット・・・と増加させる場合には、最低書き換え可能回数が、ｙ回、ｙ／２回、ｙ／４回・・・と減少する。
【００５６】
また第２実施形態に係る半導体記憶装置１ａでは、第１メモリコアＭＣ１から第３メモリコアＭＣ３の順に、不可逆な所定順序で選択して候補値の読み出し動作を行うとしたが、ここでメモリコアには全て異なる候補値が書き込まれるとは限られず、少なくとも１つの候補値について、同じ値が書き込まれているメモリコアを複数備えるとしてもよい。そして互いに異なる候補値が保持されるメモリコアを、不可逆な所定順序で選択して設定値を選択する条件出しステップと、条件出しステップにおける試験結果に応じて、何れか１つの候補値を設定値として選択する設定ステップとを備えるとしてもよい。
【００５７】
例えば、第１候補値が第１メモリコアＭＣ１と第３メモリコアＭＣ３に書き込まれ、第２候補値が第２メモリコアＭＣ２に書き込まれるとしてもよい。この場合、ポインタメモリＰＭのポインタ値を（１、１）（０、１）の順に書き換えることで、第１候補値と第２候補値とについて機能試験を行い、どちらの値が最適であるかを試験する条件出しステップが行われる。次に、当該条件出しステップにおける試験結果に応じて、何れか１つの候補値を設定値として選択する設定ステップが行われる。すなわち、第２候補値が最適である試験結果が得られた場合には、ポインタ値を（０、１）のままとして第２候補値を設定値として選択し、第１候補値が最適である試験結果が得られた場合には、ポインタ値を（０、０）に書き換えて第３メモリコアＭＣ３に書き込まれた第１候補値を設定値として選択する。これにより、複数のメモリコアに候補値をあらかじめ書き込み、メモリコアを不可逆な所定順序で選択して候補値を読み出すことで、各種設定値を設定する場合においても、候補値から最適な候補値を条件出しすることが可能となる。
【００５８】
また第２実施形態に係る半導体記憶装置１ａでは、メモリコアＭＣ１乃至ＭＣ３のメモリセルはポインタメモリセルであるとしたが、１回限り書き込み可能なロムであってもよく、あらかじめ候補値を書き込んでおくことが可能であることは言うまでもない。
【００５９】
なお、スイッチ部４は選択部の一例、ポインタ部２および２ａはポインタの一例である。
【００６０】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）    データ書き込みが所定論理値に制限される不揮発性メモリセルを備え、各々独立してアクセス制御の対象とされる複数のメモリコアと、
前記不揮発性メモリセルを備え、前記アクセス制御の対象となる前記メモリコアを選択するポインタと
を備えることを特徴とする半導体記憶装置。
（付記２）    前記不揮発性メモリセルは、プログラム動作のみ可能なフラッシュメモリセルであることを特徴とする付記１に記載の半導体記憶装置。
（付記３）    前記ポインタに備えられる前記不揮発性メモリセルのビットパタンに応じて、前記メモリコアが識別されることを特徴とする付記１に記載の半導体記憶装置。
（付記４）前記ポインタは、
前記データ書き込み時およびデータ読み出し時に、同一の前記メモリコアを選択することを特徴とする付記１に記載の半導体記憶装置。
（付記５）    選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも１ビットが前記所定論理値と逆の論理値である場合には、前記ポインタの前記不揮発性メモリセルが書き換えられた上で、該書き換え後の前記ポインタにより選択される他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする付記４に記載の半導体記憶装置。
（付記６）前記ポインタは読み出しポインタであり、
該読み出しポインタは、内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、複数の前記候補値があらかじめ書き込まれている複数の前記メモリコアから、少なくとも何れか１つの前記メモリコアを選択することを特徴とする付記３に記載の半導体記憶装置。
（付記７）    少なくとも１つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備えることを特徴とする付記６に記載の半導体記憶装置。
（付記８）    前記ポインタは、少なくとも（前記メモリコアの数−１）ビット分の前記不揮発性メモリセルを備えることを特徴とする付記３に記載の半導体記憶装置。
（付記９）    データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
選択されている前記メモリコアの前記不揮発性メモリセルに前記データ書き込みを行うに際して、
前記データ書き込みにより書き込まれるデータが全て前記所定論理値である場合には、前記メモリコアの前記不揮発性メモリセルに前記データ書き込みが行われ、
前記データ書き込みにより書き込まれるデータの少なくとも１ビットが前記所定論理値と逆の論理値である場合には、他の前記メモリコアに対し、前記データ書き込みが行われることを特徴とする半導体記憶装置の制御方法。
（付記１０）  データ書き込みが所定論理値に制限される不揮発性メモリセルを備える複数のメモリコアを備える半導体記憶装置の制御方法において、
内部状態を設定する設定値を所定範囲内の複数の候補値から選択するにあたり、
複数の前記メモリコアに複数の前記候補値をあらかじめ書き込み、
前記メモリコアを不可逆な所定順序で選択して読み出し動作を行うことを特徴とする半導体記憶装置の制御方法。
（付記１１）  少なくとも１つの前記候補値について、同じ値が書き込まれている前記メモリコアを複数備え、
互いに異なる前記候補値が保持される前記メモリコアを、前記不可逆な所定順序で選択し、該候補値に基づいて試験を行う条件出しステップと、
前記試験結果に応じて選択された何れか１つの前記候補値と同じ値を備える前記メモリコアを選択して、該候補値を前記設定値とする設定ステップと
を備えることを特徴とする付記１０に記載の半導体記憶装置の制御方法。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態に係る半導体記憶装置１を示す図である。
【図２】第２実施形態に係る半導体記憶装置１ａを示す図である。
【図３】第３実施形態に係る半導体記憶装置１ｂを示す図である。
【図４】半導体記憶装置１ｂの動作を示す図である。
【図５】ポインタ用デコーダ１１ｂを示す図である。
【図６】ポインタ用デコーダ１１ｂの動作を示す図である。
【図７】従来技術における不揮発性半導体記憶装置の内部ブロック図である。
【符号の説明】
【００６２】
１ａ、１ｂ  半導体記憶装置
２、２ａ  ポインタ部
３、３ａ  メモリセル部
４  スイッチ部
５  書き込み用メモリコアセレクタ
１１、１１ａ、１１ｂ  ポインタ用デコーダ
Ｃ１乃至Ｃ４  フラッシュメモリセル
ＤＯＵＴ、ＤＯＵＴ１、ＤＯＵＴ２  読み出しデータ
ＭＣ１  第１メモリコア
ＭＣ２  第２メモリコア
ＭＣ３  第３メモリコア
ＭＣ４  第４メモリコア
【図１】
2006120244.tif 000003
【図２】
2006120244.tif 000004
【図３】
2006120244.tif 000005
【図４】
2006120244.tif 000006
【図５】
2006120244.tif 000007
【図６】
2006120244.tif 000008
【図７】
2006120244.tif 000009