(57)【要約】【課題】部分読出し領域の行数が非アクセス行順次リセット領域のトータルの行数に対して少なかったり、また非アクセス行順次リセット領域が部分読出し領域に対して偏って設定されたりした場合に、ブルーミングが生じる可能性がある。【解決手段】画素アレイ部１１における任意の部分読出し領域１１Ｃの画素情報を切り出して読出し可能なＣＭＯＳイメージセンサにおいて、部分読出し領域１１Ｃを行毎に順次読み出す際に、非アクセス行リセット制御回路１４の制御の下に、当該部分読出し領域１１Ｃよりも下方および上方の非アクセス行リセット領域１１Ｄ，１１Ｅの各画素を行単位で順次リセット制御することで、部分読出し領域１１Ｃの設定によらず、ブルーミングの発生を抑制できるようにする。【選択図】図１
2006310932.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
前記画素アレイ部における任意の領域の画素の信号を行毎に順次読み出す制御を行う第１の制御手段と、
前記第１の制御手段によって前記任意の領域を行毎に順次読み出す際に、当該任意の領域よりも下方および上方の特定の領域の各画素を行単位で順次リセットする制御を行う第２の制御手段と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記下方および上方の特定の領域の各行数は、外部設定によって変更可能である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第２の制御手段は、
前記任意の領域の開始行と終了行および前記特定の領域の行数の各情報から前記特定の領域の開始行と終了行を算出する算出手段と、
前記算出手段の算出結果によりカウント開始・終了が制御されるアドレスカウンタと、
前記アドレスカウンタのカウント出力とタイミング信号に基づいて任意のタイミングで任意の行制御を行うアドレスデコード回路とを有し、
前記算出手段は、
前記任意の領域の開始行から前記特定の領域の行数を減算する減算器と、
前記減算器の減算結果にアンダーフローが生じたときに前記アドレスカウンタのカウント開始を制御するアンダーフロー検出器と、
前記任意の領域の終了行に前記特定の領域の行数を加算する加算器と、
前記加算器の加算結果にオーバーフローが生じたときに前記アドレスカウンタのカウント終了を制御するオーバーフロー検出器とを有する
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記下方および上方の特定の領域の各行数は、前記任意の領域の１／２の行数に設定されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記第２の制御手段は、
前記任意の領域の開始行と終了行の各情報から前記特定の領域の開始行と終了行を算出する算出手段と、
前記算出手段の算出結果によりカウント開始・終了が制御されるアドレスカウンタと、
前記アドレスカウンタのカウント出力とタイミング信号に基づいて任意のタイミングで任意の行制御を行うアドレスデコード回路とを有し、
前記算出手段は、
前記任意の領域の設定行数を１／２に除算する除算器と、
前記任意の領域の開始行から前記除算器の除算結果を減算する減算器と、
前記減算器の減算結果にアンダーフローが生じたときに前記アドレスカウンタのカウント開始を制御するアンダーフロー検出器と、
前記任意の領域の終了行に前記除算器の除算結果を加算する加算器と、
前記加算器の加算結果にオーバーフローが生じたときに前記アドレスカウンタのカウント終了を制御するオーバーフロー検出器とを有する
ことを特徴とする請求項４記載の固体撮像装置。
【請求項６】
前記除算器は、ビットシフトにより除算を実現するシフト除算器である
ことを特徴とする請求項５記載の固体撮像装置。
【請求項７】
光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部を具備し、前記画素アレイ部における任意の領域の画素の信号を行毎に順次読み出すことが可能な固体撮像装置の駆動方法であって、
前記任意の領域を行毎に順次読み出す際に、当該任意の領域よりも下方および上方の特定の領域の各画素を行単位で順次リセットする
ことを特徴とする固体撮像装置の駆動方法。
【請求項８】
光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部を具備する固体撮像装置と、
被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系と、
前記固体撮像装置の動作モードとして、前記画素アレイ部の全画素の信号を独立に読み出す第１のモードと、前記画素アレイ部における任意の領域の画素の信号を切り出して読み出す第２のモードとを選択的に設定するモード設定手段とを具備し、
前記固体撮像装置は、
前記モード設定手段によって前記第２のモードが設定されたときは、前記任意の領域を行毎に順次読み出す際に、当該任意の領域よりも下方および上方の特定の領域の各画素を行単位で順次リセットする制御を行う
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関し、特に光電変換素子を含む画素が行列状に２次元配置されてなり、当該画素配置の画素アレイ部における任意の領域の画素情報を部分的に切り出して読み出すことが可能なＸ−Ｙアドレス型固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置では、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部に対して、画素の選択を行単位、列単位あるいは画素単位で行えることから、画素アレイ部における任意の領域を指定して、当該任意の領域の画素情報を部分的に切り出して読み出すことができる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−４５３８３号公報  図１１に、画素アレイ部における任意の領域の画素情報を部分的に切り出して読出し可能ＣＭＯＳイメージセンサの従来例を示す。
【０００４】
図１１において、光電変換素子を含む画素（図示せず）が行列状に２次元配置されてなる画素アレイ部１０１は、被写体からの像光が画素に入射され、当該画素で光電変換して得られる信号が撮像信号として用いられる有効画素領域１０２と、遮光された状態で有効画素領域１０２の周辺に配置され、各画素の信号が黒レベルを決めるために用いられる遮光画素領域１０３と、外部から設定される任意の範囲の部分読出し領域１０４とから構成されている。
【０００５】
画素アレイ部１０１の周辺には、任意の行範囲の読出しに対応した画素の行読出しを制御する行読み出し制御回路１０５と、行読出しと同時に、異なった行の画素の光電変換で蓄積された電荷をリセットすることにより、電荷の蓄積時間を制御して電子シャッタを実現する行リセット制御回路１０６（行読出し制御回路１０５と同様に任意の行範囲読出し対応）と、行単位で画素から読み出された信号に対して雑音除去、信号処理、Ａ／Ｄ変換などの処理を並列に行う並列信号処理回路１０７と、この並列信号処理回路１０７の順次出力を制御する任意の列範囲読出しに対応した出力制御回路１０８と、並列信号処理回路１０７の出力を増幅して外部に出力する増幅回路１０９とが配置されている。また、これら回路群の任意の動作モードに応じたタイミング制御は、タイミング制御回路１１０によって行われる。
【０００６】
この従来例に係るＣＭＯＳイメージセンサにおいては、任意の部分読出し領域１０４を行毎に順次読み出す際に、部分読出し領域１０４よりも下方および上方の行の画素では一切読出し等のアクセス制御が行われないため、画素内の光電変換素子にて光電変換され、蓄積された電荷が当該光電変換素子の蓄積容量を越えて周辺の画素に漏れ出す可能性がある。この周辺画素に漏れ出した電荷は、当該周辺画素の撮像に影響を与え、本従来例に係るＣＭＯＳイメージセンサの場合では、部分読出し領域１０４の画素に上方および下方の画素から電荷の漏れ出しがあると、その部分では異常な（一般的には、明るくまたは白くなる）画像となってしまう。これは一般にブルーミングと呼ばれる周知の現象である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このブルーミングの現象を避けるために、例えばもっとも簡単には部分読出し領域１０４の上方および下方の非アクセス行で当該部分読出し領域１０４の任意の行読出し時と同時に一斉に光電変換素子に蓄積された電荷をリセットすることが考えられる。しかし、この場合、部分読出し領域１０４を任意に設定しながら、当該任意の設定領域以外の非アクセス行を一斉にリセット制御する制御回路を構成することは難しい。また、一斉リセットに伴う消費電力や雑音の増加も懸念される。
【０００８】
そこで、図１２に示すように、非アクセス行リセット制御回路１１１を設け、当該非アクセス行リセット制御回路１１１により、任意の部分読出し領域１０４の上方および下方の非アクセス行順次リセット領域（図中、点線で囲んだ範囲）１１２，１１３を、部分読出し領域１０４の任意の行読出しと同時に１行ずつ順次リセット制御していく方法も考えられる（本例の場合は図の下方より順次リセット）。
【０００９】
この方法では、例えば図１２にように、部分読出し領域１０４の行数と非アクセス行順次リセット領域１１２，１１３のトータルの行数が等しくなるように設定した場合には、部分読出し領域１０４の直前および直後の非アクセス行までが非アクセス行順次リセット領域１１２，１１３となり、部分読出し領域１０４でのブルーミングの影響がなくなるために、所期の目的を達成することができる。
【００１０】
しかし、部分読出し領域１０４の行数が非アクセス行順次リセット領域１１２，１１３のトータルの行数に対して少なかったり、また、例えば図１３のように、非アクセス行順次リセット領域１１２，１１３が部分読出し領域１０４に対して下方（または、上方）に偏って設定されたりした場合には、非アクセス行順次リセット領域１１２，１１３のリセットが、部分読出し領域１０４の直前および（または）直後まで達しないうちに部分読出し領域１０４の１フレーム読出し時間が終わってしまう場合が考えられる（本例の場合は、図の下方より順次リセット）。
【００１１】
この場合、１フレーム読出しの終了で非アクセス行リセット制御回路１１１のリセットアドレスもリセットしてしまうと、部分読出し領域１０４の直前および（または）直後の非アクセス行に対して一切リセット制御が行われないことになるために、ブルーミングが生じる可能性がある。
【００１２】
一方、部分読出し領域１０４の１フレーム読出しの終了で非アクセス行リセット制御回路１１１のリセットアドレスをリセットしない場合には、部分読出し領域１０４の直前および直後の非アクセス行までリセット制御されるものの、部分読出し領域１０４の１フレームの読出しの周期に対して順次リセットの周期が長くなるために、その長くなった期間にブルーミングが生じる可能性がある。
【００１３】
そこで、本発明は、部分読出し領域の設定によらず、ブルーミングの発生を確実に抑制することが可能な固体撮像装置、固体撮像装置の駆動方法および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部を具備し、前記画素アレイ部における任意の領域の画素の信号を行毎に順次読み出すことが可能な固体撮像装置において、前記任意の領域を行毎に順次読み出す際に、当該任意の領域よりも下方および上方の特定の領域の各画素を行単位で順次リセットすることを特徴としている。
【００１５】
上記構成の固体撮像装置において、任意の領域を行毎に順次読み出す際に、前記特定の領域の各画素を行単位で順次リセットすることで、任意の領域以外の領域で一切読出し動作が行われなくても、特定の領域における画素内の光電変換素子に蓄積された電荷が当該光電変換素子の蓄積容量を越えることはなくなる。これにより、特定の領域における画素内の光電変換素子に蓄積された電荷が当該光電変換素子の蓄積容量を越えて周辺の画素、即ち任意の部分読出し領域内の画素に漏れ出す可能性が少なくなる。
【発明の効果】
【００１６】
本発明によれば、画素アレイ部における任意の領域の画素の信号を行毎に順次読み出すことが可能な固体撮像装置において、任意の領域を行毎に順次読み出す際に、当該任意の領域よりも下方および上方の特定の領域の各画素を行単位で順次リセットすることで、特定の領域における画素内の光電変換素子に蓄積された電荷が当該光電変換素子の蓄積容量を越えて周辺の画素に漏れ出す可能性が少なくなるため、任意の領域の設定によらず、ブルーミングの発生を確実に抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
［第１実施形態］
図１は、本発明の一実施形態に係るＸ−Ｙアドレス型固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【００１９】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサは、光電変換素子を含む画素（図示せず）が行列状に２次元配置されてなる画素アレイ部１１と、その周辺回路である行読み出し制御回路１２、行リセット制御回路１３、非アクセス行リセット制御回路１４、並列信号処理回路１５、出力制御回路１６、増幅回路１７およびタイミング制御回路１８を有し、これら周辺回路が例えば画素アレイ部１１と同一のチップ（半導体基板）上に形成された構成となっている。
【００２０】
画素アレイ部１１は、被写体からの像光が画素に入射され、当該画素で光電変換して得られる信号が撮像信号として用いられる有効画素領域１１Ａと、遮光された状態で有効画素領域１１Ａの周辺に配置され、各画素の信号が黒レベルを決めるために用いられる遮光画素領域１１Ｂと、外部から設定される任意の範囲の部分読出し領域１１Ｃとから構成されている。この画素アレイ部１１において、行列状の画素配列に対して列ごとに垂直信号線１９（図２を参照）が配線されている。
【００２１】
なお、ここでは、遮光画素領域１１Ｂを有効画素領域１１Ａの４辺にそれぞれ配置した例を示しているが、必ずしも４辺すべてに配置した構成を採る必要はなく、任意の３辺、２辺あるいは１辺に配置した構成を採ることも可能である。
【００２２】
行読み出し制御回路１２は、例えばアドレスデコード回路を基本構成とし、画素アレイ部１１における任意の行範囲の読出しに対応した画素の行読出しを制御する。行リセット制御回路１３は、例えばアドレスデコード回路を基本構成とし、行読出しと同時に、異なった行の画素の光電変換で蓄積された電荷をリセットすることにより、電荷の蓄積時間を制御して電子シャッタを実現する（行読出し制御回路１１Ａと同様に任意の行範囲読出し対応）。
【００２３】
非アクセス行リセット制御回路１４は、例えばアドレスデコード回路を基本構成とし、部分読出し領域１１Ｃを行毎に順次読み出す際に、部分読出し領域１１Ｃよりも下方および上方の任意の行幅の非アクセス行リセット領域（図中、点線で囲んだ範囲）１１Ｄ，１１Ｅの各画素を順次リセット制御する（行読出し制御回路１１Ａと同様に任意の行範囲読出し対応）。非アクセス行リセット領域１１Ｄ，１１Ｅの行幅については、後述するように、タイミング制御回路１８に対する外部設定値に応じて任意に設定可能である。
【００２４】
並列信号処理回路１５は、画素アレイ部１１の各画素から行単位で読み出された信号に対して雑音除去、信号処理、Ａ／Ｄ変換などの処理を並列に行う。出力制御回路１６は、各列に対応した水平選択スイッチ、水平信号線および水平走査回路などから構成され、並列信号処理回路１５で並列処理された１行分の信号を、水平走査回路による水平走査の下に順次出力したり、任意の列範囲内の信号のみを順次出力したりする。
【００２５】
増幅回路１７は、並列信号処理回路１６から順次出力される信号を増幅してチップ外部に出力する。タイミング制御回路１８は、行読み出し制御回路１２、行リセット制御回路１３、非アクセス行リセット制御回路１４、並列信号処理回路１５および出力制御回路１６の任意の動作モードに応じた各種のタイミング信号を生成し、これらタイミング信号によって各回路のタイミング制御を行う。
【００２６】
（画素回路）
図２は、単位画素の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る画素２０は、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。
【００２７】
転送トランジスタ２２は、フォトダイオード２１のカソードとＦＤ（フローティングディフュージョン）部２６との間に接続され、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲが与えられることによってＦＤ部２６に転送する。
【００２８】
リセットトランジスタ２３は、ドレインが電源ＶＤＤに、ソースがＦＤ部２６にそれぞれ接続され、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部２６の電位を電源電位ＶＤＤにリセットする。
【００２９】
増幅トランジスタ２４は、ゲートがＦＤ部２６に、ドレインが電源ＶＤＤに、ソースが選択トランジスタ２５を介して垂直信号線１９にそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセットレベルとして出力し、さらに転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を信号レベルとして出力する。
【００３０】
選択トランジスタ２５は、例えば、ドレインが増幅トランジスタ１１４のソースに、ソースが垂直信号線１９にそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、画素２０の選択をなす。なお、この選択トランジスタ２５については、電源ＶＤＤと増幅トランジスタ２４のドレインとの間に接続した構成を採ることも可能である。
【００３１】
ここでは、画素２０として、４トランジスタ構成のものを用いた場合を例に挙げて説明したが、本画素構成は一例であって、これに限られるものではなく、例えば、転送トランジスタ２２がない構成のもの、増幅トランジスタ２４を選択トランジスタとして兼用し、ドレイン電位の制御によって画素選択を行う構成のもの、１つの増幅トランジスタ２４で複数のフォトダイオード２１を共有する構成のものなど、周知の構成の画素回路のいずれも適用可能である。
【００３２】
（読出し動作）
次に、上記構成の第１実施形態に係るＣＭＯＳイメージセンサにおける画素アレイ部１１の各画素２０からの信号の読出しについて、図１のブロック図および図２の画素回路図を参照しつつ、図３のタイミングチャートを用いて説明する。
【００３３】
この画素２０からの信号の読出しは、タイミング制御回路１８で生成される各種のタイミング信号を基に、行読み出し制御回路１２、行リセット制御回路１３による非アクセス行リセット制御回路１４の各制御によって実行されることになる。
【００３４】
図３において、中の「読出し」行と「シャッタ」行は必ずしも同一行ではない。「読出し」行と「シャッタ」行を同一行とすることで、露光時間は読出しの１フレームとなり、「読出し」行と「シャッタ」行を任意の異なった行とすることで、「シャッタ」行がリセットされてから読み出されるまでの任意の時間が露光時間となり、電子シャッタ動作が可能となる。
【００３５】
本実施形態では、「読出し」行と「シャッタ」行は図１中の任意の部分読出し領域１１Ｃとなり、また「非アクセス行」は図１中の非アクセス行リセット領域１１Ｄ，１１Ｅとなる。
【００３６】
図２に示す画素において、選択パルスφＳＥＬが活性化されることによって画素２０が選択され、画素情報が垂直選択線１９に出力される。選択パルスφＳＥＬの活性化中に転送パルスφＴＲが活性化されると、フォトダイオード２１に蓄積された電荷に起因する情報を主とした信号レベルが垂直信号線１９に読み出され、また選択パルスφＳＥＬの活性化中にリセットパルスφＲＳＴが活性化されると、基準レベルを主としたリセットレベルが垂直信号線１９に読み出される。
【００３７】
このように、選択パルスφＳＥＬの活性化中にリセットパルスφＲＳＴと転送パルスφＴＲをそれぞれ活性化する動作が画素２０の読出し動作となり、垂直信号線１９に読み出された任意の１行分の信号は並列信号処理装置１５で処理された後、出力制御回路１６による制御の下に増幅装置１８を経て順次チップ外部へ出力される。
【００３８】
リセットパルスφＲＳＴと転送パルスφＴＲの活性化の後、さらに転送パルスφＴＲとリセットパルスφＲＳＴを活性化することにより、フォトダイオード２１に蓄積された電荷をリセットする場合もある。図３のタイミングチャートは、その場合のタイミング関係を示している。
【００３９】
一方、選択パルスφＳＥＬを活性化しない状態で、転送パルスφＴＲとリセットパルスφＲＳＴを活性化することにより、フォトダイオード２１に蓄積された電荷をリセットできる。この動作を、読み出し行の選択パルスφＳＥＬの活性化中に行うことにより、電子シャッタの開始、および本発明では非アクセス行の電荷リセットに用いている。
【００４０】
ただし、図３のタイミングチャートに示す画素２０の読出しのタイミング関係は一例であり、これに限られるものではなく、シャッタおよび非アクセス行のリセットタイミングを任意に設定しても、本発明の作用効果は同じである。また、画素構成が前述のように変わった場合には、それに応じて読み出し方が変わるものの、容易に本発明の考え方を適用可能である。
【００４１】
上述したように、画素アレイ部１１における任意の部分読出し領域１１Ｃの画素情報を切り出して読出し可能なＣＭＯＳイメージセンサにおいて、部分読出し領域１１Ｃを行毎に順次読み出す際に、非アクセス行リセット制御回路１４の制御の下に、当該部分読出し領域１１Ｃよりも下方および上方の非アクセス行リセット領域１１Ｄ，１１Ｅの各画素を行単位で順次リセット制御することで、画素２０内のフォトダイオード２１に蓄積された電荷が当該フォトダイオード２１の蓄積容量を越えて、周辺の画素に漏れ出す可能性が少なくなるために、部分読出し領域１１Ｃの設定によらず、ブルーミングの発生を確実に抑制することができる。
【００４２】
（タイミング制御装置）
次に、上記読出し制御のためのアドレス制御を行うタイミング制御装置１８について説明する。図４は、タイミング制御装置１８のうち、上記読出し制御を行うためのアドレス制御に関する回路部分の回路構成のみを示すブロック図である。
【００４３】
図４に示すように、タイミング制御装置１８は、外部からのアドレス・動作モードなどの制御を受け付ける通信・シリアルパラレル変換（以下、「シリパラ」と記す）ブロック４１と、この通信・シリパラブロック４１からの制御でタイミング制御を行う多数の個別ブロックを有する構成となっている。
【００４４】
本例に係るタイミング制御装置１８は、上記読出し制御を行うための制御ブロックとして、読み出し・シャッタ行開始・終了アドレス算出・保持ブロック４２、読出しアドレスカウンタブロック４３、シャッタアドレスカウンタブロック４４、非アクセス行開始・終了アドレス算出・保持ブロック４５、非アクセス行アドレスカウンタブロック４６、タイミング制御ブロック４７およびシャッタタイミング制御ブロック４８を含んでいる。
【００４５】
読み出し・シャッタ行開始・終了アドレス算出・保持ブロック４２は、通信・シリパラブロック４１の制御を受けて、読出し・シャッタ行開始・終了アドレスを算出し、この算出したアドレスを保持する。読出しアドレスカウンタブロック４３およびシャッタアドレスカウンタブロック４４は、読出し・シャッタ行開始・終了アドレス算出・保持ブロック４２の算出結果によりカウント開始・終了の制御が行われる。
【００４６】
非アクセス行開始・終了アドレス算出・保持ブロック４５は、通信・シリパラブロック４１の制御を受けて、非アクセス行開始・終了アドレス（非アクセス行リセット領域１１Ｄ，１１Ｅの開始行・終了行の各アドレス）を算出して、この算出したアドレスを保持する。非アクセス行アドレスカウンタブロック４６は、非アクセス行開始・終了アドレス算出・保持ブロック４５の算出結果によりカウント開始・終了の制御が行われる。
【００４７】
読出しアドレスカウンタブロック４３のカウント結果は行読み出し制御回路１２に与えられ、シャッタアドレスカウンタブロック４４のカウント結果は行リセット制御回路１３に与えられ、非アクセス行アドレスカウンタブロック４６のカウント結果は非アクセス行リセット制御回路１４に与えられる。
【００４８】
タイミング制御ブロック４７は、通信・シリパラブロック４１の制御を受けて、行読み出し制御回路１２のタイミング制御を行う。シャッタタイミング制御ブロック４８は、通信・シリパラブロック４１の制御を受けて、行リセット制御回路１３および非アクセス行リセット制御回路１４の各タイミング制御を行う。
【００４９】
行読み出し制御回路１２、行リセット制御回路１３および非アクセス行リセット制御回路１４は、基本的にアドレスデコード回路によって構成されており、読出しアドレスカウンタブロック４３、シャッタアドレスカウンタブロック４４および非アクセス行アドレスカウンタブロック４６の各出力とタイミング制御ブロック４７およびシャッタタイミング制御ブロック４８の各出力との論理積をとることで、画素アレイ部１１の各画素に対するアクセスを行う。
【００５０】
（非アクセス行開始・終了アドレス算出・保持ブロック）
図５は、非アクセス行開始・終了アドレス算出・保持ブロック４５の構成の一例を示すブロック図である。
【００５１】
図５に示すように、本例に係る非アクセス行開始・終了アドレス算出・保持ブロック４５は、減算器５１、アンダーフロー検出器５２、加算器５３およびオーバーフロー検出器５４を有する構成となっている。
【００５２】
この非アクセス行開始・終了アドレス算出・保持ブロック４６には、外部設定（チップ外部からの設定）により通信・シリパラブロック４１から非アクセス行リセット領域１１Ｄ，１１Ｅの行幅を規定する外部設定値が与えられるとともに、読み出し・シャッタ行開始・終了アドレス算出・保持ブロック４２からシャッタ行開始アドレス（読み出し行開始アドレスも同じ。以下略）およびシャッタ行終了アドレス（読み出し行終了アドレスも同じ。以下略）が与えられる。
【００５３】
減算器５１は、「シャッタ行開始アドレス」−「外部設定値」なる減算処理を行い、その減算結果をアンダーフロー検出器５２に入力する。アンダーフロー検出器５２は、減算器５１の減算結果が規定値を下回った場合、即ちアンダーフローが生じた場合には規定の最小値を設定し、非アクセス行開始アドレスとして出力する。
【００５４】
加算器５３は、「シャッタ行終了アドレス」＋「外部設定値」なる加算処理を行い、その加算結果をオーバーフロー検出器５４に入力する。オーバーフロー検出器５４は、加算器５３の加算結果が規定値を越えた場合、即ちオーバーフローが生じた場合には規定の最大値を設定し、非アクセス行終了アドレスとして出力する。
【００５５】
このようにして、非アクセス行開始・終了アドレス算出・保持ブロック４５で算出された非アクセス行開始アドレスおよび非アクセス行終了アドレスは、図４の非アクセス行アドレスカウンタブロック４６に与えられる。これにより、部分読出し領域１１Ｃを行毎に順次読み出す際に、当該部分読出し領域１１Ｃよりも下方および上方の非アクセス行リセット領域１１Ｄ，１１Ｅの各画素が行単位で順次リセットされるため、ブルーミングの発生が抑制される。
【００５６】
本実施形態に係るＣＭＯＳイメージセンサでは、非アクセス行リセット領域１１Ｄ，１１Ｅの行数については、部分読み出し領域１１Ｃの設定行数よりも小さく設定する必要がある。また、非アクセス行リセット領域１１Ｄ，１１Ｅの設定行数が部分読出し領域１１Ｃの設定行数の１／２よりも少ない場合は、非アクセス行リセット領域１１Ｄ，１１Ｅをアクセスした後、部分読出し領域１１Ｃの読み出し中に有効画素領域１１Ａ外のダミー行をアクセスする。このダミー行アクセスにより、常に部分読み出し領域１１Ｃ以外に、非アクセス行またはダミー行が必ずアクセスされるため、読み出し中に動作が変わることがなくなり、画像に影響を与える心配がなくなる。
【００５７】
以上説明した構成が本実施形態に係るＣＭＯＳイメージセンサの基本構成である。この基本構成に対して、種々の改変が可能である。以下に、その変形例について説明する。
【００５８】
（第１変形例）
図６は、本発明の第１変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部１１の構成図であり、図中、図１と同等部分には同一符号を付して示している。
【００５９】
本変形例では、先の実施形態と基本的な構成および動作は同様なものの、部分読み出し時に、部分読み出し領域１１Ｃに加えて、遮光画素領域１１Ｂの一部の領域（図中、太線で囲んだ領域）１１Ｆ，１１Ｇの各画素情報についても読み出すようにしたことを特徴としている。
【００６０】
この場合、非アクセス行リセット領域１１Ｄ，１１Ｅについては、先の実施形態と同様にリセットすることに伴う作用効果を有したまま、さらに遮光画素領域１１Ｂの画素情報についても読み出すことで、黒レベルの設定が容易になる。
【００６１】
本変形例では、有効画素領域１１Ａの４辺すべてに遮光画素領域１１Ｂが配置された場合において、４辺すべての遮光画素領域１１Ｂの部分読み出し領域１１Ｃに対応したアドレスｘ１，ｘ２で規定される領域１１Ｆ，１１Ｇおよびアドレスｙ１，ｙ２で規定される領域１１Ｈ，１１Ｉを読み出すようにしているが、これに限られるものではない。
【００６２】
すなわち、遮光画素領域１１Ｂについては、有効画素領域１１Ａの任意の３辺、２辺あるいは１辺に配置される場合もあり、また読み出される遮光画素領域についても任意の３辺、２辺、１辺の場合もあり、いずれの場合に対しても本変形例は適用可能である。
【００６３】
（第２変形例）
図７は、本発明の第２変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部１１の構成図であり、図中、図１と同等部分には同一符号を付して示している。
【００６４】
先の実施形態では、非アクセス行リセット領域１１Ｄ，１１Ｅの行幅について、外部設定値に応じて任意に設定可能な構成を採っているのに対し、本変形例では、外部からの非アクセス行リセット領域１１Ｄ，１１Ｅの行数設定なしに、部分読み出し領域１１Ｃの設定行数の１／２の行数を、部分読み出し領域１１Ｃの下方および上方に非アクセス行リセット領域１１Ｄ，１１Ｅの各行数として固定的に設定する構成を採っている。
【００６５】
図８は、第２変形例を実現するための、非アクセス行開始・終了アドレス算出・保持ブロック４５′の構成の一例を示すブロック図であり、図中、図５と同等部分には同一符号を付して示している。
【００６６】
図８に示すように、本例に係る非アクセス行開始・終了アドレス算出・保持ブロック４５′は、減算器５１、アンダーフロー検出器５２、加算器５３およびオーバーフロー検出器５４に加えて、除算器、例えばビットシフトにより除算を実現するシフト除算器５５を有する構成となっている。
【００６７】
この非アクセス行開始・終了アドレス算出・保持ブロック４５′には、図４の読み出し・シャッタ行開始・終了アドレス算出・保持ブロック４２から、シャッタ行開始アドレスおよびシャッタ行終了アドレスに加えてシャッタ行幅の情報が与えられる。
【００６８】
シフト除算器５５は、ビットシフトによる除算により、シャッタ行幅の情報を基に当該シャッタ行幅の１／２の行数を算出し、その算出結果を減算器５１に与える。減算器５１は、「シャッタ行開始アドレス」−「１／２シャッタ行幅」なる減算処理を行い、その減算結果をアンダーフロー検出器５２に入力する。アンダーフロー検出器５２は、減算器５１の減算結果にアンダーフローが生じた場合には規定の最小値を設定し、非アクセス行開始アドレスとして出力する。
【００６９】
加算器５３は、「シャッタ行終了アドレス」＋「１／２シャッタ行幅」なる加算処理を行い、その加算結果をオーバーフロー検出器５４に入力する。オーバーフロー検出器５４は、加算器５３の加算結果にオーバーフローが生じた場合には規定の最大値を設定し、非アクセス行終了アドレスとして出力する。
【００７０】
このようにして、非アクセス行開始・終了アドレス算出・保持ブロック４５で算出された非アクセス行開始アドレスおよび非アクセス行終了アドレスは、図４の非アクセス行アドレスカウンタブロック４６に与えられる。これにより、部分読出し領域１１Ｃを行毎に順次読み出す際に、当該部分読出し領域１１Ｃよりも下方および上方の非アクセス行リセット領域１１Ｄ，１１Ｅの各画素が行単位で順次リセットされるため、ブルーミングの発生が抑制される。
【００７１】
また、１／２の除算処理を実現する除算器としてシフト除算器５５を用いたことで、当該シフト除算器５５はビットシフトにより除算を実現する除算器であるため、回路構成を簡単にできるという利点がある。ただし、１／２の除算処理を実現する除算器としては、シフト除算器５５に限られるものではなく、通常の除算器を使用することも可能である。
【００７２】
上述したように、本変形例では、非アクセス行リセット領域１１Ｄ，１１Ｅの各行数を、部分読み出し領域１１Ｃの設定行数の１／２の行数に固定としたことにより、非アクセス行リセット領域１１Ｄ，１１Ｅの行数設定が必要ないため、より簡便に部分読み出し領域１１Ｃのブルーミング抑制が可能となる。また、ダミー行に対するアクセスを行わなくても、必ず読み出し行数と非アクセス行数が同じになるため、常に同じ動作が行われ、動作不均一による画像への影響を心配する必要がなくなる。
【００７３】
（第３変形例）
図９は、本発明の第３変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部１１の構成図であり、図中、図１と同等部分には同一符号を付して示している。
【００７４】
本変形例では、第２変形例と基本的な構成・動作は同様なものの、部分読み出し時に、第１変形例と同様に、部分読み出し領域１１Ｃに加えて、遮光画素領域１１Ｂの一部の領域（図中、太線で囲んだ領域）１１Ｆ，１１Ｇの各画素情報についても読み出すようにしたことを特徴としている。
【００７５】
この場合、非アクセス行リセット領域１１Ｄ，１１Ｅについては、第２変形例と同様にリセットすることに伴う作用効果を有したまま、さらに遮光画素領域１１Ｂの画素情報についても読み出すことで、黒レベルの設定が容易になる。
【００７６】
さらに、本変形例では、シャッタ行幅に遮光画素領域１１Ｂの行幅も加えて非アクセス行リセット領域１１Ｄ，１１Ｅの行幅を算出するようにしていることで、ダミー行に対するアクセスを行わなくても、必ず読出し行数と非アクセス行数が同じになるため、常に同じ動作が行われ、動作不均一による画像への影響を心配する必要がなくなる。
【００７７】
本変形例では、有効画素領域１１Ａの４辺すべてに遮光画素領域１１Ｂが配置された場合において、４辺すべての遮光画素領域１１Ｂの部分読み出し領域１１Ｃに対応したアドレスｘ１，ｘ２で規定される領域１１Ｆ，１１Ｇおよびアドレスｙ１，ｙ２で規定される領域１１Ｈ，１１Ｉを読み出すようにしているが、これに限られるものではない。
【００７８】
すなわち、遮光画素領域１１Ｂについては、有効画素領域１１Ａの任意の３辺、２辺あるいは１辺に配置される場合もあり、また読み出される遮光画素領域についても任意の３辺、２辺、１辺の場合もあり、いずれの場合に対しても本変形例は適用可能である。
【００７９】
なお、上記実施形態またはその変形例では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部における任意の領域の画素情報を部分的に切り出して読み出すことが可能なＸ−Ｙアドレス型固体撮像装置全般に対して適用可能である。
【００８０】
［応用例］
先述した実施形態またはその変形例に係るＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。
【００８１】
図１０は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１０に示すように、本例に係る撮像装置は、レンズ６１、撮像デバイス６２、カメラ信号処理回路６３およびモード設定部６４等によって構成されている。
【００８２】
レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した実施形態またはその変形例（第１乃至第３変形例）に係るＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置が用いられる。
【００８３】
カメラ信号処理部６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。モード設定部６４は、撮像デバイス６２の動作モードとして、全画素の信号を独立に読み出す全画素読出しモードと、画素アレイ部における任意の領域の画素情報を部分的に切り出して読み出す部分読出しモードとをユーザによる指定に応じて選択的に設定する。
【００８４】
撮像デバイス６２として用いられる、先述した実施形態またはその変形例に係るＣＭＯＳイメージセンサは、全画素読み出しモードが設定されたときは画素アレイ部の全画素の信号を独立に読み出す動作を行い、部分読出しモードが設定されたときは先述した一連の動作、即ち画素アレイ部１１に対して任意の部分読出し領域１１Ｃを設定し、当該部分読出し領域１１Ｃの各画素の信号のみを読み出す動作を行うことになる。
【００８５】
上述したように、ビデオカメラや電子スチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュールなどの撮像装置において、その撮像デバイス３２として先述した実施形態またはその変形例に係るＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置を用いることで、当該固体撮像装置では部分読出し領域１１Ｃを行毎に順次読み出す際に、部分読出し領域１１Ｃの設定によらず、ブルーミングの発生を確実に抑制することができるため、撮像画像の画質向上を図ることができる。
【００８６】
特に、第２，第３変形例に係るＣＭＯＳイメージセンサでは、ダミー行に対するアクセスを行わなくても、必ず読出し行数と非アクセス行数が同じになって、常に同じ動作が行われ、動作不均一による画像への影響を排除できるため、撮像画像の画質をより向上できる利点がある。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】本発明の一実施形態に係るＣＭＯＳイメージセンサの回路動作の説明に供するタイミングチャートである。
【図４】タイミング制御装置のうち、上記読出し制御のためのアドレス制御に関する回路部分の回路構成のみを示すブロック図である。
【図５】非アクセス行開始・終了アドレス算出・保持ブロックの構成の一例を示すブロック図である。
【図６】本発明の第１変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部の構成図である。
【図７】本発明の第２変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部の構成図である。
【図８】第２変形例を実現するための、非アクセス行開始・終了アドレス算出・保持ブロックの構成の一例を示すブロック図である。
【図９】本発明の第３変形例に係るＣＭＯＳイメージセンサにおける画素アレイ部の構成図である。
【図１０】本発明に係る撮像装置の構成の一例を示すブロック図である。
【図１１】従来例に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図（その１）である。
【図１２】従来例に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図（その２）である。
【図１３】従来例に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図（その３）である。
【符号の説明】
【００８８】
１１…画素アレイ部、１１Ａ…有効画素領域、１１Ｂ…遮光画素領域、１１Ｃ…部分読出し領域、１２…行読み出し制御回路、１３…行リセット制御回路、１４…非アクセス行リセット制御回路、１５…並列信号処理回路、１６…出力制御回路、１７…増幅回路、１８…タイミング制御回路、２０…画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…ＦＤ（フローティングディフュージョン）部、４１…通信・シリパラ（シリアルパラレル変換）ブロック、４２…読み出し・シャッタ行開始・終了アドレス算出・保持ブロック、４３…読出しアドレスカウンタブロック、４４…シャッタアドレスカウンタブロック、４５，４５′…非アクセス行開始・終了アドレス算出・保持ブロック、４６…非アクセス行アドレスカウンタブロック、４７…タイミング制御ブロック、４８…シャッタタイミング制御ブロック
【図１】
2006310932.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006310932.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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