(57)【要約】【課題】  他方の領域３ｂがそれぞれ独立している場合と比較して、配線レイアウトの自由度を高めることができ、かつ、各素子の動作が不均一となるのを抑制できるＩＧＢＴを提供する。【解決手段】  Ｐ型ベース領域３の内部に、トレンチ５によって電気的に分断された２つの領域３ａ、３ｂを有し、一方の領域３ａは、Ｎ＋型エミッタ領域４が形成され、かつ、エミッタ電極８と電気的に接続されており、他方の領域３ｂは、エミッタ電極８と絶縁され、フローティング電位となっている構造であるトレンチゲート型のＩＧＢＴにおいて、２つの領域３ａ、３ｂを交互に複数配置し、かつ、２つの領域のうちの他方の領域３ｂが、セル領域の全域に渡って、連続した１つの形状である平面レイアウトとする。【選択図】        図１
2006310606.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（１）と、
前記第１半導体層（１）の表面上に配置された第２導電型の第２半導体層（２）と、
前記第２半導体層（２）の表面上に配置された第１導電型の第３半導体層（３）と、
前記第３半導体層（３）を貫通して前記第２半導体層（２）に到達する深さのトレンチ（５）と、
前記トレンチ（５）の内壁上に形成されたゲート絶縁膜（６）と、
前記トレンチ（５）の内部であって、前記ゲート絶縁膜（６）上に形成されたゲート電極（７）と、
前記第３半導体層（３）内の前記トレンチ（５）によって電気的に分断された２つの領域（３ａ、３ｂ）のうち、一方の領域（３ａ）の内部表面側に、前記トレンチ（５）に接して配置された第２導電型の第４半導体層（４）と、
前記一方の領域（３ａ）および前記第４半導体層（４）と電気的に接続され、かつ、前記２つの領域（３ａ、３ｂ）のうちの他方の領域（３ｂ）と電気的に接続されていない第１電極（８）と、
前記第１半導体層（１）と電気的に接続された第２電極（９）とを備える絶縁ゲート型バイポーラトランジスタにおいて、
複数の前記一方の領域（３ａ）と複数の前記他方の領域（３ｂ）とが交互に配置されており、複数の前記他方の領域（３ｂ）のうち、少なくとも２つの前記他方の領域（３ｂ）が連続した１つの領域となっていることを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記他方の領域（３ｂ）は、１つの前記一方の領域（３ａ）を完全に取り囲んで配置されていることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記他方の領域（３ｂ）は、電気配線で電気的に接続されている前記ゲート電極（７）に隣接する範囲において、連続した１つの領域となっていることを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記他方の領域（３ｂ）は、ＩＣチップ内の全領域において、連続した１つの領域となっていることを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと呼ぶ）に関するものである。
【背景技術】
【０００２】
従来、トレンチゲート型のＩＧＢＴの１つとして、以下に説明するように、ＩＧＢＴ素子として機能するセル領域を連続して複数配置した構造に対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造のものがある（例えば、特許文献１、２参照）。
【０００３】
図６に、いわゆる間引き構造のＩＧＢＴの断面図を示す。この断面図は、トレンチを横切るように切断したときの断面図であり、図中の左側半分もしくは右側半分の構造が単位構造である。また、図中の左側半分と右側半分とは左右対称の構造となっている。
【０００４】
このＩＧＢＴは、Ｐ＋型基板１と、Ｐ＋型基板１の表面上に配置されたＮ−型ドリフト層２と、Ｎ−型ドリフト層２の表面上に配置されたＰ型ベース領域３と、Ｐ型ベース領域３の内部表面側に位置するＮ＋型エミッタ領域４と、Ｐ型ベース領域３の表面から、Ｎ＋型エミッタ領域４およびＰ型ベース領域３を貫通して、Ｎ−型ドリフト層２に到達する深さのトレンチ５と、トレンチ５の内壁上に形成されたゲート絶縁膜６と、トレンチ５の内部であって、ゲート絶縁膜６上に形成されたゲート電極７と、Ｐ型ベース領域３の表面上に配置され、Ｐ型ベース領域３の一部およびＮ＋型エミッタ領域４と電気的に接続されたエミッタ電極８と、Ｐ＋型基板１の裏面に接して配置され、Ｐ＋型基板１と電気的に接続されたコレクタ電極９とを備えている。
【０００５】
このＩＧＢＴでは、図中の左右片側半分に示すように、Ｐ型ベース領域３は、トレンチ５によって電気的に２つの領域３ａ、３ｂに分断されており、この２つの領域３ａ、３ｂのうち、一方の領域３ａのみに、Ｎ＋型エミッタ領域４とＰ型ボディ領域１０とが形成されている。この一方の領域３ａは、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続されている。また、Ｎ＋型エミッタ領域４は、一方の領域３ａのうち、トレンチ５の近傍の領域に部分的に配置されており、一方の領域３ａのトレンチ５に接する部分にチャネルが形成される。このようにＩＧＢＴ素子が形成される一方の領域３ａが、上記したセル領域である。  
【０００６】
また、上記した２つの領域３ａ、３ｂのうち、他方の領域３ｂは、絶縁膜１１により、エミッタ電極８や他の電極と電気的に絶縁されており、電気的にフローティングの状態となっている。この他方の領域３ｂが、複数の連続したセル領域からセル領域を間引いた領域である。
【特許文献１】特開２００１−３０８３２７号公報
【特許文献２】特開２００３−２０４０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記した構造のＩＧＢＴの平面レイアウトとしては、以下に説明するレイアウトが考えられる。図７に、ＩＧＢＴの平面レイアウトの一例を示す。なお、図７中のＡ−Ａ線断面図が図６である。
【０００８】
図７に示すレイアウトでは、Ｐ型ベース領域３のうちの一方の領域３ａと他方の領域３ｂとがストライプ状に交互に複数配置されており、各他方の領域３ｂのそれぞれがトレンチ５で囲まれている。
【０００９】
ここで、各他方の領域３ｂを囲んでいるトレンチ５は、トレンチゲートを構成するトレンチが延長されたものである。また、一方の領域３ａにＮ＋型エミッタ領域４、Ｐ型ボディ領域１０が配置されており、これらによりセルが構成されている。なお、図中セル領域の左右両隣には、ホール抜き取り部３ｃが配置されている。このホール抜き取り部３ｃは、一方の領域３ａと同様にＰ型ウェルで構成されており、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続されている。
【００１０】
この図７に示すレイアウトでは、図中上下方向に連続して配置されている他方の領域３ｂと一方の領域３ａと他方の領域３ｂとからなる領域に、図６に示すように、左右対称となる２つの単位構造が構成されている。また、この図７に示すレイアウトでは、ホール抜き取り部３ｃが連続した１つの領域となっている。
【００１１】
このように、ＩＧＢＴの構造として、他方の領域３ｂのそれぞれを、トレンチ５で囲むことで、各他方の領域３ｂを、独立したＰ型ウェルで構成し、一方の領域３ａや他の他方の領域３ｂから電気的に孤立させる構造が考えられる。
【００１２】
しかし、ＩＧＢＴを図７に示すレイアウト構造とした場合、以下の２つの問題が生じることが考えられる。
【００１３】
すなわち、各他方の領域３ｂが独立しているため、例えば、ＩＧＢＴのスイッチング動作時において、各他方の領域３ｂの電位にばらつきが生じる場合がある。このため、ＩＣチップ内の各セルの動作が不均一となる問題が生じる。
【００１４】
また、各他方の領域３ｂのフローティング状態を検査する場合、複数の領域３ｂを同時に検査するため、図７に示すように、各他方の領域３ｂにコンタクト１２を設け、Ａｌ等の金属配線により、各他方の領域３ｂを電気的に接続させる方法が考えられる。これにより、他方の領域３ｂと電気的に接続された例えば１つの検査パッド１３とテスターとを電気的に接続させることで、検査を簡便に行うことができる。
【００１５】
しかしながら、このように各他方の領域３ｂを電気的に接続させるための専用の配線をＩＣチップ内に設けた場合、他の配線のレイアウトに制限が生じるため、配線レイアウトにおいて、自由度が減少するという問題が生じる。
【００１６】
なお、これらの問題は、Ｐ型ベース領域３のうちの他方の領域３ｂをそれぞれトレンチ５で囲むほか、各他方の領域３ｂを構成するＰ型ウェル同士を離間させることで、各他方の領域３ｂを独立したＰ型ウェルで構成した場合においても、同様に生じる問題である。
【００１７】
本発明は、上記点に鑑み、他方の領域３ｂがそれぞれ独立している場合と比較して、配線レイアウトの自由度を高めることができ、かつ、各素子の動作が不均一となるのを抑制できるＩＧＢＴを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、請求項１に記載の発明では、絶縁ゲート型バイポーラトランジスタにおいて、複数の一方の領域（３ａ）と複数の他方の領域（３ｂ）とが交互に配置されており、複数の他方の領域（３ｂ）のうち、少なくとも２つの他方の領域（３ｂ）が連続した１つの領域となっていることを特徴としている。
【００１９】
このように、Ｐ型ベース領域３のうち、第１の電極と電気的に接続されていない他方の領域を共通化させることで、複数の他方の領域がすべて独立した領域となっている場合と比較して、複数の他方の領域における電位のばらつきを抑制することができる。この結果、他方の領域が共通化されている部分での各素子の動作が不均一となるのを抑制できる。
【００２０】
また、このように、他方の領域を共通化させることで、他方の領域を同時に複数検査する場合において、複数の他方の領域が独立している構造の際に必要となる他方の領域を互いに電気的に接続させるための電気配線を省略することができる。この結果、複数の他方の領域が独立している場合と比較して、配線レイアウトの自由度を高めることができる。
【００２１】
請求項１に記載の発明に関して、例えば、請求項２に示すように、他方の領域（３ｂ）を、１つの一方の領域（３ａ）を完全に取り囲むように配置することができる。
【００２２】
これにより、１つの一方の領域を他方の領域で完全に取り囲んでいない平面レイアウトの場合と比較して、他方の領域の電位を安定させることができる。
【００２３】
また、請求項１、２に記載の発明に関して、例えば、請求項３に示すように、他方の領域（３ｂ）を、電気配線で電気的に接続されているゲート電極（７）に隣接する範囲において、連続した１つの領域とすることができる。
【００２４】
このように、ＩＣチップ内のうち、少なくとも、ゲート電極が電気配線によって電気的に接続されている１つのブロック内の全域において、他方の領域を１つの連続した領域とすることが好ましい。
【００２５】
また、例えば、請求項４に示すように、他方の領域（３ｂ）を、ＩＣチップ内の全域において、連続した１つの領域とすることもできる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２７】
（第１実施形態）
図１に、本発明の第１実施形態におけるＩＧＢＴの平面レイアウトを示す。なお、図１は、１つのＩＣチップ内に設けられている複数のブロックのうち、１つのブロックのレイアウトを示している。このブロックとは、複数のセル領域が１つに集まっている領域のことであり、ブロック内では、すべてのゲート電極７が電気配線により電気的に接続されている。
【００２８】
また、図１では、図７中の構成部と同様の構成部に図７と同じ符号を付している。また、図１中のＡ−Ａ線における断面構造は、図６に示す構造と同じであるため、以下では、図１中のＡ−Ａ線断面構造についての説明を省略する。
【００２９】
なお、本実施形態と本発明の対応関係は、以下の通りである。Ｐ型が第１導電型に相当し、Ｎ型が第２導電型に相当する。Ｐ＋型基板１が第１半導体層に相当し、Ｎ−型ドリフト層２が第２半導体層に相当し、Ｐ型ベース領域３が第３半導体層に相当し、Ｎ＋型エミッタ領域４が第４半導体層に相当する。また、エミッタ電極８が第１電極に相当し、コレクタ電極９が第２電極に相当する。
【００３０】
また、本実施形態のＩＧＢＴでは、例えば、Ｐ＋型基板１として、シリコン（Ｓｉ）基板が用いられる。また、ゲート絶縁膜６として、シリコン酸化膜（ＳｉＯ２膜）が用いられる。また、ゲート電極７として、高濃度にリン（Ｐ）がドーピングされ低抵抗化されたポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられる。
【００３１】
本実施形態におけるＩＧＢＴの平面レイアウトは、図７に示すレイアウトに対して、他方の領域３ｂの形状を、複数の帯状の形状から連続した１つの形状に変更したレイアウトである。
【００３２】
具体的には、図１に示すように、本実施形態では、図７に示すレイアウトと同様に、Ｐ型ベース領域３におけるトレンチ５によって電気的に分断された２つの領域のうちの一方の領域３ａと、他方の領域３ｂとが、ストライプ状に交互に配置されている。
【００３３】
そして、本実施形態では、図７に示すレイアウトと異なり、複数の一方の領域３ａのそれぞれがトレンチ５で囲まれており、他方の領域３ｂが連続した１つの領域となっている。
【００３４】
一方の領域３ａは、図１に示すように、左右に伸びる帯状であり、図７に示すレイアウトと同様に、その内部表面側にＮ＋型エミッタ領域４とＰ型ボディ領域１０とが配置されている。これらの一方の領域３ａ、Ｎ＋型エミッタ領域４、Ｐ型ボディ領域１０によって、セルが構成される。
【００３５】
また、一方の領域３ａの図中左右両隣には、ホール抜き取り部３ｃが配置されている。ホール抜き取り部３ｃは、一方の領域３ａに対してＮ＋型エミッタ領域４を省略した構成となっており、Ｐ型ボディ領域１０を介して、エミッタ電極８と電気的に接続される。このホール抜き取り部３ｃは、アバランシェ降伏が起きた場合に、セルにアバランシェ電流が流れないように、ホールを抜き取るための領域である。
【００３６】
トレンチ５は、１つの一方の領域３ａと、その両隣に位置するホール抜き取り部３ｃとを完全に囲むように配置されている。このトレンチ５の内部には、図６に示すように、ゲート絶縁膜６およびゲート電極７が形成されている。このトレンチ５によって、他方の領域３ｂは、一方の領域３ａと電気的に分断されている。
【００３７】
他方の領域３ｂは、図７中の複数の帯状に配置されている他方の領域３ｂに対して、セル領域を挟んで対向する領域３ｂ同士をそれらの両端で連結させた形状である。言い換えると、図１の平面レイアウトは、１つの他方の領域３ｂ中に、他方の領域３ｂよりも小さな一方の領域３ａを、複数離間して配置したレイアウトである。このように、本実施形態では、他方の領域３ｂは、１つの一方の領域３ａを完全に取り囲んで配置されている。
【００３８】
また、他方の領域３ｂの最外周には、他方の領域３ｂを完全に囲むように、最外周用トレンチ２１が配置されている。この最外周用トレンチ２１の内部には、図示しないが、絶縁膜としてのシリコン酸化膜および高濃度にリンがドーピングされ低抵抗化されたポリシリコンが配置されている。この最外周用トレンチ２１によって、他方の領域３ｂは、他方の領域３ｂの外周に位置するＰ型ウェル２２と電気的に分断されている。
【００３９】
なお、このポリシリコンは、ゲート電極７と電気的に接続されていないが、これらの絶縁膜およびポリシリコンは、例えば、ゲート絶縁膜６およびゲート電極７と同時に形成される。
【００４０】
また、他方の領域３ｂの一領域には、他方の領域３ｂと検査パッド１３とを電気的に接続するためのコンタクト部１２が設けられており、コンタクト部１２と検査パッド１３とは電気配線により電気的に接続されている。このように、検査パッド１３とテスターとを電気的に接続させることで、１ブロック内の他方の領域３ｂについてのフローティング状態の検査が行われるようになっている。本実施形態では、他方の領域３ｂは、ＩＣチップ内の１ブロックで一体となっているので、コンタクト部１２を少なくとも１つ設けることで、１ブロック内の他方の領域３ｂについてのフローティング状態の検査を簡便に行うことができる。
【００４１】
次に、本実施形態の主な特徴について説明する。
【００４２】
上記したように、本実施形態のＩＧＢＴは、図６に示すように、セル領域と複数のセル領域からセル領域を間引いた領域とを有する構造、すなわち、Ｐ型ベース領域３の内部に、トレンチ５によって電気的に分断された２つの領域３ａ、３ｂを有する構造であって、ＩＣチップ内の１つのブロックで、２つの領域３ａ、３ｂが、交互に複数配置されたレイアウトとなっている。そして、２つの領域のうちの他方の領域３ｂが、１つのブロック内の全域に渡って、連続した１つの領域となっている。
【００４３】
これにより、他方の領域３ｂのフローティング電位を、１つのブロック内で共通化させることができる。したがって、図７に示すレイアウトのように、トレンチ５で他方の領域３ｂを囲むことで、複数の他方の領域３ｂを互いに独立させる場合と比較して、他方の領域３ｂにおける電位のばらつきを抑制することができる。この結果、１つのブロック内での各セルの動作が不均一となるのを抑制できる。
【００４４】
また、本実施形態によれば、他方の領域３ｂのフローティング電位を、１つのブロック内で電気配線を用いずに共通化できる。したがって、他方の領域３ｂのフローティング検査を、複数の他方の領域３ｂについて同時に検査する場合であっても、図７に示すレイアウト構造では必要となる他方の領域３ｂを互いに電気的に接続させるための電気配線を省略することができる。この結果、図７に示すレイアウトの場合と比較して、配線レイアウトの自由度を高めることができる。
【００４５】
（第２実施形態）
図２に、本発明の第２実施形態の第１の例におけるＩＧＢＴの平面レイアウトを示す。また、図３に、本発明の第２実施形態の第２の例におけるＩＧＢＴの平面レイアウトを示す。図２、３では、図１中の構成部と同様の構成部に図１と同じ符号を付している。また、図２、３中のＡ−Ａ線における断面構造は、図６に示す構造と同じである。
【００４６】
第１実施形態では、他方の領域３ｂを連続した１つの領域とするレイアウトとして、  図７中の複数の帯状に配置されている他方の領域３ｂにおいて、一方の領域３ａを挟んで対向して配置された他方の領域３ｂ同士を、それらの図中左右両端側で連結させた形状とする場合を例として説明した。
【００４７】
これに対して、本実施形態のように、他方の領域３ｂを連続した１つの領域とするレイアウトとして、図７中の複数の帯状に配置されている他方の領域３ｂにおいて、一方の領域３ａを挟んで対向して配置された他方の領域３ｂ同士を、それらの一端側でのみ連結させた形状とすることもできる。
【００４８】
例えば、図２に示すように、他方の領域３ｂの形状を、図７中の複数の他方の領域３ｂ同士をすべて同じ左端部で連結させた形状とすることもできる。すなわち、他方の領域３ｂの形状をＥ字のような形状とすることもできる。
【００４９】
また、例えば、図３に示すように、他方の領域３ｂの形状を、図７中の複数の他方の領域３ｂ同士を、一端側で連結させ、図中上下方向で、その連結部２３が左右交互に位置する形状とすることもできる。すなわち、他方の領域３ｂの形状をＳ字のような形状とすることもできる。
【００５０】
本実施形態においても、他方の領域３ｂが、１つのブロック内全体に渡って、連続した１つの領域となっているので、第１実施形態と同様の効果を奏する。  
【００５１】
ただし、第１実施形態と第２実施形態とを比較した場合、第１実施形態では、他方の領域３ｂは、１つの一方の領域３ａを完全に取り囲むように配置されているが、第２実施形態では、他方の領域３ｂは、１つの一方の領域３ａを完全に取り囲むように配置されていない。このため、他方の領域３ｂのフローティング電位の安定性の観点から、第１実施形態のレイアウトの方が好ましい。これは、第２実施形態の場合、他方の領域３ｂのうち、一方の領域３ａを挟んで対向する他方の領域３ｂと連結されていない端部２４では、連結部２３と比較して、電位が不安定になりやすいからである。
【００５２】
（他の実施形態）
（１）図４に、本発明の他の実施形態の第１の例におけるＩＧＢＴの平面レイアウトを示す。図４では、図１、２中の構成部と同様の構成部に図１、２と同じ符号を付している。また、図４中のＡ−Ａ線における断面構造は、図６に示す構造と同じである。
【００５３】
図４に示すように、ＩＧＢＴの平面レイアウトを、図２中の他方の領域３ｂの左端を軸として、図２中の他方の領域３ｂ、一方の領域３ａを左右対称に配置したレイアウトとすることもできる。
【００５４】
（２）図５に、本発明の他の実施形態の第２の例におけるＩＧＢＴの平面レイアウトを示す。図５では、図１中の構成部と同様の構成部に図１と同じ符号を付している。また、図５中のＡ−Ａ線における断面構造は、図１に示す構造と同じである。なお、図５中の破線で囲まれた領域Ｂが、図１に示す構造に相当する。
【００５５】
図５に示すように、ＩＧＢＴの平面レイアウトを、図１に示す形状の他方の領域３を略四角形の枠状に連続して配置させたレイアウトとすることもできる。
【００５６】
言い換えると、他方の領域３ｂを、略四角形の枠状に配置した第１の枠部３１と、第１の枠部３１の内側に配置され、第１の枠部３１よりも小さな略四角形の枠状の第２の枠部３２と、第１の枠部３１と第２の枠部３２とを連結する複数の連結部３３とを有する形状とすることもできる。この場合、第１の枠部３１と第２の枠部３２との間であって、かつ、隣り合う連結部３３の間に、一方の領域３ａが配置される。
【００５７】
（３）上記した各実施形態では、ＩＧＢＴの平面レイアウトにおいて、一方の領域３ａと、他方の領域３ｂとをストライプ状に配置する場合を例として説明したが、他のレイアウトとすることもできる。
【００５８】
例えば、セルを構成する一方の領域３ａを六角形形状とし、その外周に他方の領域３ｂを配置するレイアウトとすることもできる。  
【００５９】
（４）上記した各実施形態では、ＩＣチップ内に配置された複数のブロックのうちの１つのブロックにおける平面レイアウトを説明したが、ＩＣチップ内の全域における一方の領域３ａと他方の領域３ｂのレイアウトを上記した各実施形態のレイアウトとすることもできる。
【００６０】
例えば、複数のブロックに分けられている場合であっても、各ブロックにおける他方の領域３ｂを、ＩＣチップ内の全域で連続した１つの領域とすることもできる。また、ＩＣチップ内において、複数のブロックに分けられていない場合に、他方の領域３ｂをＩＣチップ内の全域で連続した１つの領域とすることもできる。
【００６１】
（５）上記した各実施形態では、ＩＣチップ内の１つのブロックの全域に渡って、他方の領域３ｂが連続した１つの形状である場合を例として説明したが、全域に限らず、一部の領域で、他方の領域３ｂが連続した１つの形状とすることもできる。
【００６２】
例えば、図６に示すように、複数の一方の領域３ａと複数の他方の領域３ｂとが交互にストライプ状に配置されているレイアウトに対して、１つの一方の領域３ａを挟んで配置された２つの他方の領域３ｂが連続した１つの形状とすることもできる。
【００６３】
また、図６中の複数の他方の領域３ｂのうち、１つの一方の領域３ａを挟んで配置された２つの他方の領域３ｂに限らず、少なくとも２以上の他方の領域３ｂを連続した１つの形状とすることもできる。
【００６４】
このようにしても、連続した１つの領域となっている他方の領域３ｂについては、図６に示すように、複数の他方の領域３ｂが連続していない場合と比較して、複数の他方の領域３ｂを電気的に接続するための電気配線を省略することができる。
【００６５】
（６）上記した各実施形態では、ホール抜き取り部３ｃを、Ｐ型ベース領域３の一部の領域３ａと同様にＰ型ウェルで構成する場合を例として説明したが、ラッチアップ対策のため、Ｐ型ウェルよりも不純物濃度が高いＰ＋型層により構成することもできる。
【００６６】
（７）第１実施形態では、他方の領域３ｂの最外周に、最外周用トレンチ２１を配置することで、他方の領域３ｂと、その外周に位置するＰ型ウェル２２とを電気的に分断する場合を例として説明した。これに対して、最外周用トレンチ２１を設ける代わりに、他方の領域３ｂを構成するＰ型ウェルと、他方の領域３ｂの外周に位置するＰ型ウェル２２とを離間させることで、他方の領域３ｂとその外周に位置するＰ型ウェル２２とを電気的に分断することもできる。
【００６７】
（８）ＩＧＢＴの構造を、図１に示すＩＧＢＴに対して、Ｐ＋型基板１とＮ−型ドリフト層２との間に、Ｎ−型ドリフト層２よりも不純物濃度が高いＮ型層を追加した構造とすることもできる。
【００６８】
（９）上記した各実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする場合を例として説明したが、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。すなわち、上記したＩＧＢＴの各構成部における導電型をすべて反対の導電型にすることもできる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施形態におけるＩＧＢＴの平面レイアウトである。
【図２】本発明の第２実施形態の第１の例におけるＩＧＢＴの平面レイアウトである。
【図３】本発明の第２実施形態の第２の例におけるＩＧＢＴの平面レイアウトである。
【図４】本発明の他の実施形態の第１の例におけるＩＧＢＴの平面レイアウトである。
【図５】本発明の他の実施形態の第２の例におけるＩＧＢＴの平面レイアウトである。
【図６】いわゆる間引き構造を有するトレンチゲート型のＩＧＢＴの断面図である。
【図７】発明が解決しようとする課題を説明するためのＩＧＢＴの平面レイアウトである。
【符号の説明】
【００７０】
１…Ｐ＋型基板、２…Ｎ−型ドリフト層、３…Ｐ型ベース領域、
３ａ…Ｐ型ベース領域３で、トレンチ５で分断された２つの領域のうちの一方の領域、
３ｂ…Ｐ型ベース領域３で、トレンチ５で分断された２つの領域のうちの他方の領域、
４…Ｎ＋型エミッタ領域、５…トレンチ、
６…ゲート絶縁膜、７…ゲート電極、８…エミッタ電極、
９…コレクタ電極、１０…Ｐ型ボディ領域、
１２…コンタクト、１３…検査パッド。      
【図１】
2006310606.tif 000003
【図２】
2006310606.tif 000004
【図３】
2006310606.tif 000005
【図４】
2006310606.tif 000006
【図５】
2006310606.tif 000007
【図６】
2006310606.tif 000008
【図７】
2006310606.tif 000009