(57)【要約】【課題】  記憶素子の誤書き込み等を低減することができる記憶装置、信号発生器並びに半導体装置を提供する。【解決手段】  第１の閾値信号以上の電流が印加されることによって抵抗値が高い状態から低い状態に変化し、第２の閾値信号以上の電流が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有するメモリ素子がマトリクス状に配置された記憶装置であって、メモリ素子の書き込み開始時、書き込み終了時、消去開始時及び消去終了時に段階的に変化する電流を印加する。【選択図】    図１
2006120273.tif 000002
【特許請求の範囲】
【請求項１】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、
前記記憶素子への電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号が印加される
記憶装置。
【請求項２】
前記記憶素子への電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号が印加される
請求項１に記載の記憶装置。
【請求項３】
前記電気信号は電流である
請求項１に記載の記憶装置。
【請求項４】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子に電気信号を印加する信号発生装置であって、
電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する
信号発生装置。
【請求項５】
電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号を印加する
請求項４に記載の信号発生装置。
【請求項６】
前記電気信号は電流である
請求項４に記載の信号発生装置。
【請求項７】
第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置と、
前記記憶素子に電気信号を印加する信号発生装置とを備える半導体装置であって、
前記信号発生装置は、電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する
半導体装置。
【請求項８】
前記信号発生装置は、電気信号の印加開始時及び印加終了時に、段階的に変化する電気信号を印加する
請求項７に記載の半導体装置。
【請求項９】
前記電気信号は電流である
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び信号発生装置、並びに半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及びこうした記憶装置に電気信号を印加する信号発生装置、並びにこうした記憶装置及び信号発生装置を有する半導体装置に係るものである。
【背景技術】
【０００２】
従来、コンピュータなどでの情報機器ではランダム・アクセス・メモリ（ＲＡＭ）として、動作が高速で、高密度なダイナミックＲＡＭ（ＤＲＡＭ）が広く使われている。しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発性メモリが望まれている。不揮発性メモリとして、磁性体の磁化で情報を記録する磁気ランダム・アクセス・メモリ（以下、ＭＲＭと称する。）が注目され、開発が進められている（例えば、非特許文献１参照。）。
【０００３】
図７は、現在開発が進められているＭＲＡＭの一般的な構造の模式図であり、ここでは、磁性体の磁化方向で情報を記憶する記憶素子のトンネル絶縁膜を介した一方の電極が接続されている配線をワード線、そのワード線に直交して配置されている線をビット線と称する。また、記憶素子を抵抗値が高い状態から低い状態へ変化させる動作を書き込みと定義し、記憶素子を抵抗値が低い状態から高い状態へ変化させる動作を消去と定義と定義する。
【０００４】
図７に示した構成では、行方向に沿って配列されたワード線１０３と、列方向に沿って配列されたビット線１０１を備え、強磁性トンネル効果により磁化状態で抵抗が変化する記憶素子１０５は、ビット線とワード線が直交する位置の近傍に配置してあり、その記憶素子の一方の電極はワード線に接続され、記憶素子の他方の電極はｎ型ＭＯＳトランジスタ１０６のドレインに接続されている。また、ｎ型ＭＯＳトランジスタのソース線はビット線に接続されている。
【０００５】
ここで、ビット線に電流を流すとビット線を流れる電流により発生する磁界（以下、ビット線磁界と言う。）が得られ、ワード線に電流を流すとワード線を流れる電流により発生する磁界（以下、ワード線磁界と言う。）が得られる。また、ビット線とワード線に同時に電流を流すと、ビット線とワード線の交点でビット線磁界とワード線磁界が合成されて強まり、合成磁界１０４が発生する。
【０００６】
そして、ビット線磁界及びワード線磁界の強さが記憶素子の書き込み閾値を超えない様に設定すると共に、合成磁界の強さが記憶素子の書き込み閾値を超える様に設定することによって、合成磁界が発生した領域の近傍の記憶素子、即ち、電流を流したビット線と電流を流したワード線が直交する位置の近傍に配置された記憶素子のみの書き込みを行うことができる。
同様に、ビット線磁界及びワード線磁界の強さが記憶素子の消去閾値を超えない様に設定すると共に、合成磁界の強さが記憶素子の消去閾値を超える様に設定することによって、合成磁界が発生した領域の近傍の記憶素子、即ち、電流を流したビット線と電流を流したワード線が直交する位置の近傍に配置された記憶素子のみの消去を行なうことができる。
【０００７】
ところで、ビット線磁界の強さを決めるのはビット線を流れる電流であり、ワード線磁界の強さを決めるのはワード線を流れる電流である。また、これらの結果として、合成磁界の強さを決めるのはビット線を流れる電流及びワード線を流れる電流である。従って、ビット線を流れる電流及びワード線を流れる電流を制御することによって、合成磁界が発生した領域の近傍の記憶素子のみの書き込みや消去を実現することができる。
【０００８】
【非特許文献１】日経エレクトロニクス  日経ＢＰ社、２００１年２月１２日  第７８９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ビット線及びワード線を流れる電流量及びビット線及びワード線に電流を流す時間についての制御を行なったとしても、意図しない記憶素子への書き込みや消去（以下、「誤書き込み等」と言う。）が発生していた。
【００１０】
これに対して、本発明者らは様々な検討を行って、以下の知見を得た。
【００１１】
（１）誤書き込み等の理由の１つとして、書き込みや消去の開始時、即ち、記憶素子への電気信号の印加が開始される際の電気信号の変化量が制御できていないことが挙げられる。
具体例として、ＭＲＡＭの場合を例に挙げると、書き込みや消去の開始時、即ち、電流が流れ始める時の電流の変化量が制御できていないために、瞬間的に流れる電流によりオーバーシュート電流が生じ、このオーバーシュート電流が生じることによって瞬間的に過大な磁界が発生する。そして、この過大な磁界が発生することに起因して、ビット線磁界及びワード線磁界の強さが記憶素子の書き込み閾値や消去閾値を超えてしまい、誤書き込み等が生じてしまう。更に、書き込み開始時や消去開始時に瞬間的に発生する過大な磁界によって合成磁界が乱れ、乱れた合成磁界によって記憶素子に書き込みや消去が行なわれることとなり、このことも誤書き込み等を生じる原因である。
【００１２】
（２）誤書き込み等の他の理由として、書き込みや消去の終了時、即ち、記憶素子への電気信号の印加が終了する際の電気信号の変化量が制御できていないことが挙げられる。
具体例として、ＭＲＡＭの場合を例に挙げると、書き込みや消去の終了時、即ち、電流が流れ終わる時の電流量が制御できていないために合成磁界が乱れ、乱れた合成磁界によって記憶素子に書き込みや消去が行なわれることとなり、このことが誤書き込み等を生じる原因である。
【００１３】
本発明は以上の点に鑑みて創案されたものであって、記憶素子の誤書き込み等を低減することができる記憶装置、信号発生装置並びに半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る記憶装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置であって、前記記憶素子への電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号が印加される様に構成されている。
【００１５】
ここで、記憶素子への電気信号の印加開始時に、段階的に変化する電気信号が印加されることによって、瞬間的に過大な電気信号が記憶素子に印加され難くなると共に、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
また、記憶素子への電気信号の印加終了時に、段階的に変化する電気信号が印加されることによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
【００１６】
また、上記の目的を達成するために、本発明に係る信号発生装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子に電気信号を印加する信号発生装置であって、電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する。
【００１７】
ここで、電気信号の印加開始時に段階的に変化する電気信号を印加することによって、瞬間的に過大な電気信号が記憶素子に印加され難くなると共に、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
また、電気信号の印加終了時に段階的に変化する電気信号を印加することによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
【００１８】
また、上記の目的を達成するために、本発明に係る半導体装置は、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有する記憶素子がマトリクス状に配置された記憶装置と、前記記憶素子に電気信号を印加する信号発生装置とを備える半導体装置であって、前記信号発生装置は、電気信号の印加開始時または印加終了時の少なくとも一方で、段階的に変化する電気信号を印加する。
【００１９】
ここで、信号発生装置が電気信号の印加開始時に段階的に変化する電気信号を印加することによって、瞬間的に過大な電気信号が記憶素子に印加され難くなると共に、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
また、信号発生装置が電気信号の印加終了時に段階的に変化する電気信号を印加することによって、電気信号が乱れた状態下での書き込みや消去を抑制することができ、誤書き込み等を低減することができる。
【発明の効果】
【００２０】
本発明を適用した記憶装置及び信号発生装置、並びに半導体装置では、記憶素子の書き込み時や消去時における誤書き込み等を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は、本発明を適用した信号発生装置の一例であり、書き込み線に印加する書き込みパルスを発生するドライバ（以下、書き込みドライバと称する。）１を説明するための模式的な回路図である。
【００２２】
ここで示す書き込みドライバは、第１のオペアンプ２、第２のオペアンプ３、第１の抵抗体４、第２の抵抗体５、第３の抵抗体６、第４の抵抗体７、第１のトランスファーゲート８、第２のトランスファーゲート９、第３のトランスファーゲート１０、第４のトランスファーゲート１１、第５のトランスファーゲート１２、第６のトランスファーゲート１３、第７のトランスファーゲート１４、第１のｐ型ＭＯＳトランジスタ１５、第２のｐ型ＭＯＳトランジスタ１６、第１のｎ型ＭＯＳトランジスタ１７及び第２のｎ型ＭＯＳトランジスタ１８から構成されている。
【００２３】
第１のオペアンプは、第２のｐ型ＭＯＳトランジスタを介して電源電位Ｖｄｄと接続されている図１中符合Ｈで示す点（以下、Ｈ点と称する。）の電位を設定するためのものであり、第１のオペアンプによって、第１のオペアンプへの入力信号ｈｉｇｈと同じ電圧をＨ点に印加することができる。
また、第２のオペアンプは、第１のｎ型ＭＯＳトランジスタを介してグランド電位（接地電位）と接続されている図１中符合Ｌで示す点（以下、Ｌ点と称する。）の電位を設定するためのものであり、第２のオペアンプによって、第２のオペアンプへの入力信号ｌｏｗと同じ電圧をＬ点に印加することができる。
【００２４】
また、Ｈ点とＬ点との間には、第１〜第４の抵抗体が直列に接続されており、Ｈ点は第２のトランスファーゲートを介して出力部２５に接続され、第１の抵抗体と第２の抵抗体の間の地点（図１中符合ａで示す地点、以下、ａ点と称する。）は第３のトランスファーゲートを介して出力部に接続され、第２の抵抗体と第３の抵抗体の間の地点（図１中符合ｂで示す地点、以下、ｂ点と称する。）は第４のトランスファーゲートを介して出力部に接続され、第３の抵抗体と第４の抵抗体の間の地点（図１中符合ｃで示す地点、以下、ｃ点と称する。）は第５のトランスファーゲートを介して出力部に接続され、Ｌ点は第６のトランスファーゲートを介して出力部に接続されている。更に、出力部は、第１のトランスファーゲート及び第１のｐ型ＭＯＳトランジスタを介して電源電位Ｖｄｄに接続されると共に、第７のトランスファーゲート及び第２のｎ型ＭＯＳトランジスタを介してグランド電位に接続されている。
【００２５】
ここで、第１のｐ型ＭＯＳトランジスタは書き込みパルス発生時に電源電位が必要になった場合に使用すべく設けられており、第２のｎ型ＭＯＳトランジスタは書き込みパルス発生時にグランド電位が必要となった場合に使用すべく設けられている。なお、第１〜第７のトランスファーゲートは、出力部からの出力電圧を択一的に選択するために排他的にオンになる様に構成されている。
【００２６】
上記の様に構成された書き込みドライバでは、第１のオペアンプに信号ｈｉｇｈを入力し、第２のオペアンプに信号ｌｏｗを入力し、第２のトランスファーゲートに図２中符合ｔ２で示すタイミングで選択パルスを印加し（以下、第２のトランスファーゲートに印加するパルスをｔ２選択パルスと称する。）、第３のトランスファーゲートに図２中符合ｔ３で示すタイミングで選択パルスを印加し（以下、第３のトランスファーゲートに印加するパルスをｔ３選択パルスと称する。）、第４のトランスファーゲートに図２中符合ｔ４で示すタイミングで選択パルスを印加し（以下、第４のトランスファーゲートに印加するパルスをｔ４選択パルスと称する。）、第５のトランスファーゲートに図２中符合ｔ５で示すタイミングで選択パルスを印加し（以下、第５のトランスファーゲートに印加するパルスをｔ５選択パルスと称する。）、第６のトランスファーゲートに図２中符合ｔ６で示すタイミングで選択パルスを印加すると（以下、第６のトランスファーゲートに印加するパルスをｔ６選択パルスと称する。）、出力部からの出力電圧は図２中符合Ｘで示す様な変化を示す。
【００２７】
即ち、第１のオペアンプに信号ｈｉｇｈを入力し、第２のオペアンプに信号ｌｏｗを入力し、先ずｔ２選択パルスを立ち上げ、ｔ２選択パルスの立ち下げと同時にｔ３選択パルスを立ち上げ、ｔ３選択パルスの立ち下げと同時にｔ４選択パルスを立ち上げ、ｔ４選択パルスの立ち下げと同時にｔ５選択パルスを立ち上げ、ｔ５選択パルスの立ち下げと同時にｔ６選択パルスを立ち上げることによって、出力部からの出力電圧を段階的に低くすることができる。
また、ｔ６選択パルスの立ち下げと同時にｔ５選択パルスを立ち上げ、ｔ５選択パルスの立ち下げと同時にｔ４選択パルスを立ち上げ、ｔ４選択パルスの立ち下げと同時にｔ３選択パルスを立ち上げ、ｔ３選択パルスの立ち下げと同時にｔ２選択パルスを立ち上げ、その後にｔ２選択パルスを立ち下げることによって、出力部からの出力電圧を段階的に高くすることができる。
なお、各トランスファーゲートは、ハイレベル（以下、Ｈレベルと称する。）の選択パルスが印加された場合にオンの状態となり、ローレベル（以下、Ｌレベルと称する。）の選択パルスが印加された場合にオフの状態となる。
【００２８】
以下、図２中符合ｔ２〜ｔ６で示す様なタイミングで各選択パルスが印加されることによって、出力部からの出力電圧が図２中符合Ｘで示す様な変化を示す点について説明する。
即ち、ｔ２選択パルスがＨレベルの際にはＨ点の電位レベルが出力部に伝えられ、ｔ３選択パルスがＨレベルの際にはａ点の電位レベルが出力部に伝えられ、ｔ４選択パルスがＨレベルの際にはｂ点の電位レベルが出力部に伝えられ、ｔ５選択パルスがＨレベルの際にはｃ点の電位レベルが出力部に伝えられ、ｔ６選択パルスがＨレベルの際にはＬ点の電位レベルが出力部に伝えられる。
【００２９】
従って、ｔ２選択パルス、ｔ３選択パルス、ｔ４選択パルス、ｔ５選択パルス及びｔ６選択パルスを順次排他的にオンの状態とした場合には、Ｈ点の電位レベル、ａ点の電位レベル、ｂ点の電位レベル、ｃ点の電位レベル、Ｌ点の電位レベルが順次出力部に伝えられることとなり、出力部からの出力電圧が段階的に低くなる。また、ｔ６選択パルス、ｔ５選択パルス、ｔ４選択パルス、ｔ３選択パルス及びｔ２選択パルスを順次排他的にオンの状態とした場合には、Ｌ点の電位レベル、ｃ点の電位レベル、ｂ点の電位レベル、ａ点の電位レベル、Ｈ点の電位レベルが順次出力部に伝えられることとなり、出力部からの出力電圧が段階的に高くなる。
なお、入力信号ｈｉｇｈの電位が入力信号ｌｏｗの電位よりも高いために、Ｈ点の電位>ａ点の電位>ｂ点の電位>ｃ点の電位>Ｌ点の電位である。
【００３０】
図３は、図１に示す書き込みドライバを用いたＭＲＡＭの一例を説明するための模式図であり、ここで示すＭＲＡＭでの適用例では、ビット線書き込みドライバ３０及びワード線書き込みドライバ３１を配置し、ビット線書き込みドライバによってビット線に電圧を印加し、ワード線書き込みドライバによってワード線に電圧を印加する様に構成されている。なお、ここで示すビット線書き込みドライバ及びワード線書き込みドライバは図１に示す書き込みドライバと同様の構成であり、図３中符号Ｂｔはビット線書き込みドライバに印加する選択パルスを示しており、図３中符号Ｗｔはワード線書き込みドライバに印加する選択パルスを示している。
【００３１】
ビット線書き込みドライバの出力部は、第９のトランスファーゲート３２を介して第６のｐ型ＭＯＳトランジスタ３３のゲートと接続されており、第６のｐ型ＭＯＳトランジスタの一方の端子は電源電位Ｖｄｄに接続され、他方の端子はビット線書き込みドライバによって書き込みを行うビット線３４の一端と接続されている。また、ビット線の他端は第４のｎ型ＭＯＳトランジスタ３５の一端と接続されており、第４のｎ型ＭＯＳトランジスタの他端はグランド電位に接続されている。
なお、ビット線書き込みドライバから出力電圧の出力時には、第９のトランスファーゲートをオンの状態とし、ビット線書き込みドライバからの出力電圧を第６のｐ型ＭＯＳトランジスタのゲートに伝える様に構成されている。また、ビット線書き込みドライバから出力電圧の非出力時には、第５のｐ型ＭＯＳトランジスタ３６によって第６のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成されている。
【００３２】
同様に、ワード線書き込みドライバの出力部は、第１０のトランスファーゲート３７を介して第８のｐ型ＭＯＳトランジスタ３８のゲートと接続されており、第８のｐ型ＭＯＳトランジスタの一端は電源電位Ｖｄｄに接続され、他端はワード線書き込みドライバによって書き込みを行うワード線３９と接続されている。また、ワード線の他端は第５のｎ型ＭＯＳトランジスタ４０の一端と接続されており、第５のｎ型ＭＯＳトランジスタの他端はグランド電位に接続されている。
なお、ワード線書き込みドライバからの出力電圧の出力時には、第１０のトランスファーゲートをオンの状態とし、ワード線書き込みドライバからの出力電圧を第８のｐ型ＭＯＳトランジスタのゲートに伝える様に構成されている。また、ワード線書き込みドライバからの出力電圧の非出力時には、第７のｎ型ＭＯＳトランジスタ４１によって第８のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成されている。
【００３３】
上記したビット線書き込みドライバでは、入力信号ｈｉｇｈ及びｌｏｗを印加し、図４中符号Ｂｔ２、Ｂｔ３、Ｂｔ４、Ｂｔ５及びＢｔ６で示すタイミングでｔ２選択パルス、ｔ３選択パルス、ｔ４選択パルス、ｔ５選択パルス及びｔ６選択パルスを印加すると共に、第９のトランスファーゲートに図４中符号Ｂｔ９で示すタイミングで選択パルスを印加することによって、ビット線には図４中符合Ｙで示す様な書き込み電圧が印加される。なお、Ｂｔ２、Ｂｔ３、Ｂｔ４、Ｂｔ５及びＢｔ６で示すタイミングは図２で示すｔ２〜ｔ６で示すタイミングと同じである。
【００３４】
即ち、図４中符合Ｂｔ２〜Ｂｔ６で示す様なタイミングで各選択パルスが印加されることによって、出力部からの出力電圧は図２中符合Ｘで示す様な変化を示すのであるが、ビット線書き込みドライバの出力部は第６のｐ型ＭＯＳトランジスタのゲートと接続されているために、出力電圧が高い場合には、第６のｐ型ＭＯＳトランジスタの一端が接続された電源電位からビット線に印加される電圧が低くなり、出力電圧が低い場合には、第６のｐ型ＭＯＳトランジスタの一端が接続された電源電位からビット線に印加される電圧が高くなる。
つまり、最も高電位であるＨ点の電位が出力部に伝えられるｔ２選択パルスがＨレベルの時がビット線の電位が最も低くなり、２番目に高電位であるａ点の電位が出力部に伝えられるｔ３選択パルスがＨレベルの時がビット線の電位が２番目に低くなり、３番目に高電位であるｂ点の電位が出力部に伝えられるｔ４選択パルスがＨレベルの時がビット線の電位が３番目に低くなり、４番目に高電位であるｃ点の電位が出力部に伝えられるｔ５選択パルスがＨレベルの時がビット線の電位が４番目に低くなり、最も低電位であるＬ点の電位が出力部に伝えられるｔ６選択パルスがＨレベルの時がビット線の電位が最も高くなるために、図４中符号Ｂｔ２〜Ｂｔ６及びＢｔ９で示すタイミングで選択パルスを印加することによって、ビット線には図４中符合Ｙで示す様な書き込み電圧が印加され、書き込み開始時にビット線に段階的に増加する電流を供給することができると共に、書き込み終了時にビット線に段階的に減少する電流を供給することができる。
【００３５】
なお、書き込みドライバに印加する入力信号ｈｉｇｈ及びｌｏｗによって、書き込みドライバからの出力電圧の最大値及び最小値が決定され、この出力電圧の最大値及び最小値によってビット線に流れる電流の最大値及び最小値が決定される。従って、書き込みドライバに印加する入力信号ｈｉｇｈ及びｌｏｗを調整することによって、ビット線に流れる電流の最大値及び最小値を調整することができる。
【００３６】
上記したワード線書き込みドライバでは、入力信号ｈｉｇｈ及びｌｏｗを印加し、図４中符号Ｗｔ２、Ｗｔ３、Ｗｔ４、Ｗｔ５及びＷｔ６で示すタイミングでｔ２選択パルス、ｔ３選択パルス、ｔ４選択パルス、ｔ５選択パルス及びｔ６選択パルスを印加すると共に、第１０のトランスファーゲートに図４中符号Ｗｔ１０で示すタイミングで選択パルスを印加することによって、ワード線には図４中符合Ｙで示す様な書き込み電位が印加される。なお、Ｗｔ２、Ｗｔ３、Ｗｔ４、Ｗｔ５及びＷｔ６で示すタイミングは図２で示すｔ２〜ｔ６で示すタイミングと同じである。
【００３７】
即ち、図４中符合Ｗｔ２〜Ｗｔ６で示す様なタイミングで各選択パルスが印加されることによって、出力部からの出力電圧は図２中符合Ｘで示す様な変化を示すのであるが、ワード線書き込みドライバの出力部は第８のｐ型ＭＯＳトランジスタのゲートと接続されているために、出力電圧が高い場合には、第８のｐ型ＭＯＳトランジスタの一端が接続された電源電位からワード線に印加される電圧が低くなり、出力電圧が低い場合には、第８のｐ型ＭＯＳトランジスタの一端が接続された電源電位からワード線に印加される電圧が高くなる。
つまり、最も高電位であるＨ点の電位が出力部に伝えられるｔ２選択パルスがＨレベルの時がワード線の電位が最も低くなり、２番目に高電位であるａ点の電位が出力部に伝えられるｔ３選択パルスがＨレベルの時がワード線の電位が２番目に低くなり、３番目に高電位であるｂ点の電位が出力部に伝えられるｔ４選択パルスがＨレベルの時がワード線の電位が３番目に低くなり、４番目に高電位であるｃ点の電位が出力部に伝えられるｔ５選択パルスがＨレベルの時がワード線の電位が４番目に低くなり、最も低電位であるＬ点の電位が出力部に伝えられるｔ６選択パルスがＨレベルの時がワード線の電位が最も高くなるために、図４中符号Ｗｔ２〜Ｗｔ６及びＷｔ１０で示すタイミングで選択パルスを印加することによって、ワード線には図４中符合Ｙで示す様な書き込み電位が印加され、書き込み開始時にワード線に段階的に増加する電流を供給することができると共に、書き込み終了時にワード線に段階的に減少する電流を供給することができる。
なお、図３に示すＭＲＡＭの一例では、ビット線とワード線との書き込み電流を別々に設定することができる。
【００３８】
図５は、図１に示す書き込みドライバを用いたＭＲＡＭの他の一例を説明するための模式図であり、ここで示すＭＲＡＭの適用例では、ビット線書き込みドライバ４２を配置し、ビット線書き込みドライバによってビット線に電圧を印加する様に構成されている。なお、ここで示すビット線書き込みドライバは図１に示す書き込みドライバと同様の構成であり、図５中符号Ｂｔはビット線書き込みドライバに印加する選択パルスを示している。
【００３９】
ビット線書き込みドライバの出力部は、第１１のトランスファーゲート４３を介して第１０のｐ型ＭＯＳトランジスタ４４のゲートと接続されており、第１０のｐ型ＭＯＳトランジスタの一端は電源電位Ｖｄｄに接続され、他端はビット線書き込みドライバによって書き込みを行うビット線の一端と接続されている。更に、ビット線の一端は第６のｎ型ＭＯＳトランジスタ４５を介してグランド電位に接続されている。
また、ビット線書き込みドライバの出力部は、第１２のトランスファーゲート４６を介して第１２のｐ型ＭＯＳトランジスタ４７のゲートとも接続されており、第１２のｐ型ＭＯＳトランジスタの一端は電源電位Ｖｄｄに接続され、他端はビット線の他端と接続されている。更に、ビット線の他端は第７のｎ型ＭＯＳトランジスタ４８を介してグランド電位に接続されている。
なお、ビット線書き込みドライバからの出力電圧の出力時には、第１１のトランスファーゲートまたは第１２のトランスファーゲートを排他的にオンの状態とし、ビット線書き込みドライバからの出力電圧を第１０のｐ型ＭＯＳトランジスタまたは第１２のｐ型ＭＯＳトランジスタに伝える様に構成されている。また、第１１のトランスファーゲートをオンの状態とした時には、第１１のｐ型ＭＯＳトランジスタ４９によって第１２のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成され、第１２のトランスファーゲートをオンの状態とした時には、第９のｐ型ＭＯＳトランジスタ５０によって第１０のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成されている。
【００４０】
上記したビット線書き込みドライバでは、入力信号ｈｉｇｈ及びｌｏｗを印加し、図４中符合Ｂｔ２、Ｂｔ３、Ｂｔ４、Ｂｔ５及びＢｔ６で示すタイミングでｔ２選択パルス、ｔ３選択パルス、ｔ４選択パルス、ｔ５選択パルス及びｔ６選択パルスを印加すると共に、第１１のトランスファーゲートに図４中符合Ｂｔ１１で示すタイミングで選択パルスを印加することによって、ビット線には図４中符合Ｙで示す様な書き込み電位が印加される。
【００４１】
即ち、図４中符合Ｂｔ２〜Ｂｔ６で示す様なタイミングで各選択パルスが印加されることによって、出力部からの出力電圧は図２中符合Ｘで示す様な変化を示すのであるが、ビット線書き込みドライバの出力部は第１０のｐ型ＭＯＳトランジスタのゲートと接続されているために、出力電圧が高い場合には、第１０のｐ型ＭＯＳトランジスタの一端が接続された電源電位からビット線に印加される電圧が低くなり、出力電圧が低い場合には、第１０のｐ型ＭＯＳトランジスタの一端が接続された電源電位からビット線に印加される電圧が高くなる。
つまり、最も高電位であるＨ点の電位が出力部に伝えられるｔ２選択パルスがＨレベルの時がビット線の電位が最も低くなり、２番目に高電位であるａ点の電位が出力部に伝えられるｔ３選択パルスがＨレベルの時がビット線の電位が２番目に低くなり、３番目に高電位であるｂ点の電位が出力部に伝えられるｔ４選択パルスがＨレベルの時がビット線の電位が３番目に低くなり、４番目に高電位であるｃ点の電位が出力部に伝えられるｔ５選択パルスがＨレベルの時がビット線の電位が４番目に低くなり、最も低電位であるＬ点の電位が出力部に伝えられるｔ６選択パルスがＨレベルの時がビット線の電位が最も高くなるために、図４中符号Ｂｔ２〜Ｂｔ６及びＢｔ１１で示すタイミングで選択パルスを印加することによって、ビット線には図４中符合Ｙで示す様な書き込み電圧が印加され、書き込み終了時にビット線に段階的に減少する電流を供給することができる。
【００４２】
なお、図４中符合Ｂｔ１１で示すタイミングの選択パルスを第１２のトランスファーゲートに印加した場合には、ビット線に流れる電流の向きが逆向きになる。
【００４３】
図６は、図１に示す書き込みドライバを用いたＭＲＡＭの更に他の一例を説明するための模式図であり、ここで示すＭＲＡＭの適用例では、ワード線書き込みドライバ５１を配置し、ワード線書き込みドライバによってワード線に電圧を印加する様に構成されている。なお、ここで示すワード線書き込みドライバは図１に示す書き込みドライバと同様の構成であり、図６中符合Ｗｔはワード線書き込みドライバに印加する選択パルスを示している。
【００４４】
ワード線書き込みドライバの出力部は、第１３のトランスファーゲート５２を介して第１４のｐ型ＭＯＳトランジスタ５３のゲートと接続されており、第１４のｐ型ＭＯＳトランジスタの一端は電源電位Ｖｄｄに接続され、他端はワード線書き込みドライバによって書き込みを行なうワード線の一端と接続されている。更に、ワード線の一端は第８のｎ型ＭＯＳトランジスタ５４を介してグランド電位に接続されている。
また、ワード線書き込みドライバの出力部は、第１４のトランスファーゲート５５を介して第１６のｐ型ＭＯＳトランジスタ５６のゲートとも接続されており、第１６のｐ型ＭＯＳトランジスタの一端は電源電位Ｖｄｄに接続され、他端はワード線の他端と接続されている。更に、ワード線の他端は第９のｎ型ＭＯＳトランジスタ５７を介してグランド電位に接続されている。
なお、ワード線書き込みドライバからの出力電圧の出力時には、第１３のトランスファーゲートまたは第１４のトランスファーゲートを排他的にオンの状態とし、ワード線書き込みドライバからの出力電圧を第１４のｐ型ＭＯＳトランジスタまたは第１６のｐ型ＭＯＳトランジスタに伝える様に構成されている。また、第１３のトランスファーゲートをオンの状態にした時には、第１５のｐ型ＭＯＳトランジスタ５８によって第１６のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成され、第１４のトランスファーゲートをオンの状態にした時には、第１３のｐ型ＭＯＳトランジスタ５９によって第１４のｐ型ＭＯＳトランジスタのゲートに電源電位Ｖｄｄを伝える様に構成されている。
【００４５】
上記したワード線書き込みドライバでは、入力信号ｈｉｇｈ及びｌｏｗを印加し、図４中符合Ｗｔ２、Ｗｔ３、Ｗｔ４、Ｗｔ５及びＷｔ６で示すタイミングでｔ２選択パルス、ｔ３選択パルス、ｔ４選択パルス、ｔ５選択パルス及びｔ６選択パルスを印加すると共に、第１３のトランスファーゲートに図４中符合Ｗｔ１３で示すタイミングで選択パルスを印加することによって、ワード線には図４中符合Ｙで示す様な書き込み電位が印加される。
【００４６】
即ち、図４中符合Ｗｔ２〜Ｗｔ６で示す様なタイミングで各選択パルスが印加されることによって、出力部からの出力電圧は図２中符合Ｘで示す様な変化を示すのであるが、ワード線書き込みドライバの出力部は第１４のｐ型ＭＯＳトランジスタのゲートと接続されているために、出力電圧が高い場合には、第１４のｐ型ＭＯＳトランジスタの一端が接続された電源電位からワード線に印加される電位が低くなり、出力電圧が低い場合には、第１４のｐ型ＭＯＳトランジスタの一端が接続された電源電位からワード線に印加される電位が高くなる。
つまり、最も高電位であるＨ点の電位が出力部に伝えられるｔ２選択パルスがＨレベルの時がワード線の電位が最も低くなり、２番目に高電位であるａ点の電位が出力部に伝えられるｔ３選択パルスがＨレベルの時がワード線の電位が２番目に低くなり、３番目に高電位であるｂ点の電位が出力部に伝えられるｔ４選択パルスがＨレベルの時がワード線の電位が３番目に低くなり、４番目に高電位であるｃ点の電位が出力部に伝えられるｔ５選択パルスがＨレベルの時がワード線の電位が４番目に低くなり、最も低電位であるＬ点の電位が出力部に伝えられるｔ６選択パルスがＨレベルの時がワード線の電位が最も高くなるために、図４中符号Ｗｔ２〜Ｗｔ６及びＷｔ１３で示すタイミングで選択パルスを印加することによって、ワード線には図４中符合Ｙで示す様な書き込み電圧が印加され、書き込み終了時にワード線に段階的に減少する電流を供給することができる。
【００４７】
なお、図４中符合Ｗｔ１３で示すタイミングの選択パルスを第１４のトランスファーゲートに印加した場合には、ワード線に流れる電流の向きが逆向きになる。
【００４８】
ここで、上記では図１に示す書き込みドライバをＭＲＡＭに用いた例を挙げて説明を行ったが、図１に示す書き込みドライバによって書き込みを行なうのは必ずしもＭＲＡＭに限定されるものではなく、例えばＳｐｉｎＲＡＭ等の次世代の磁気抵抗変化型記憶素子等であっても良い。
【００４９】
また、本実施例では、ＤＡコンバータを使用して書き込み開始時には段階的に増加し、書き込み終了時には段階的に減少する様な出力電圧を出力部から出力しているが、必ずしもＤＡコンバータを使用して出力電圧の段階的な増減を行なう必要は無く、トランジスタ、コンデンサ及び抵抗体を組み合わせた回路によって出力電圧の段階的な増減を実現しても構わない。
【００５０】
本発明を適用した書き込みドライバ及びこうしたドライバを使用した記憶装置では、書き込み開始時及び書き込み終了時に意図しない電流（以下、乱電流と称する。）が発生することを抑制でき、誤書き込みの低減を図ることができる。
【００５１】
また、乱電流が発生しない様に書き込み時の電流を制御することが可能となり、「書き込みが発生しない境界の電流で書けない状態を確認し、更にそれから電流を少量増加して書き込みが行なわれることを確認する」といった新たなメモリ素子の評価が可能となる。
【００５２】
なお、本実施例では、書き込みドライバによって書き込み開始時に書き込み線に流れる電流を段階的に増加させ、書き込み終了時に書き込み線に流れる電流を段階的に減少させる場合を例に挙げて説明を行ったが、書き込み時とは逆極性の電圧を書き込みドライバから出力することによって、消去開始時には書き込み線（消去線）に流れる電流を段階的に増加させ、消去終了時には書き込み線（消去線）に流れる電流を段階的に減少させることができ、書き込みの場合と同様に、消去開始時及び消去終了時に乱電流が発生することを抑制することができると共に、「消去が発生しない境界の電流で消せない状態を確認し、更にそれから電流を少量増加して消去が行なわれることを確認する」といった新たなメモリ素子の評価が可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明を適用した書き込みドライバを説明するための模式的な回路図である。
【図２】各選択パルスの印加タイミング及び出力部からの出力電圧を示すグラフである。
【図３】図１に示す書き込みドライバを用いたＭＲＡＭの一例を説明するための模式図である。
【図４】各選択パルスの印加タイミング及び印加される書き込み電位を示すグラフである。
【図５】図１に示す書き込みドライバを用いたＭＲＡＭの他の一例を説明するための模式図である。
【図６】図１に示す書き込みドライバを用いたＭＲＡＭの更に他の一例を説明するための模式図である。
【図７】従来のＭＲＡＭを説明するための模式図である。
【符号の説明】
【００５４】
１    書き込みドライバ
２    第１のオペアンプ
３    第２のオペアンプ
４    第１の抵抗体
５    第２の抵抗体
６    第３の抵抗体
７    第４の抵抗体
８    第１のトランスファーゲート
９    第２のトランスファーゲート
１０    第３のトランスファーゲート
１１    第４のトランスファーゲート
１２    第５のトランスファーゲート
１３    第６のトランスファーゲート
１４    第７のトランスファーゲート
１５    第１のｐ型ＭＯＳトランジスタ
１６    第２のｐ型ＭＯＳトランジスタ
１７    第１のｎ型ＭＯＳトランジスタ
１８    第２のｎ型ＭＯＳトランジスタ
２５    出力部
３０    ビット線書き込みドライバ
３１    ワード線書き込みドライバ
３２    第９のトランスファーゲート
３３    第６のｐ型ＭＯＳトランジスタ
３４    ビット線
３５    第４のｎ型ＭＯＳトランジスタ
３６    第５のｐ型ＭＯＳトランジスタ
３７    第１０のトランスファーゲート
３８    第８のｐ型ＭＯＳトランジスタ
３９    ワード線
４０    第５のｎ型ＭＯＳトランジスタ
４１    第７のｎ型ＭＯＳトランジスタ
４２    ビット線書き込みドライバ
４３    第１１のトランスファーゲート
４４    第１０のｐ型ＭＯＳトランジスタ
４５    第６のｎ型ＭＯＳトランジスタ
４６    第１２のトランスファーゲート
４７    第１２のｐ型ＭＯＳトランジスタ
４８    第７のｎ型ＭＯＳトランジスタ
４９    第１１のｐ型ＭＯＳトランジスタ
５０    第９のｐ型ＭＯＳトランジスタ
５１    ワード線書き込みドライバ
５２    第１３のトランスファーゲート
５３    第１４のｐ型ＭＯＳトランジスタ
５４    第８のｎ型ＭＯＳトランジスタ
５５    第１４のトランスファーゲート
５６    第１６のｐ型ＭＯＳトランジスタ
５７    第９のｎ型ＭＯＳトランジスタ
５８    第１５のｐ型ＭＯＳトランジスタ
５９    第１３のｐ型ＭＯＳトランジスタ
【図１】
2006120273.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006120273.tif 000008
【図７】
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