(57)【要約】【課題】不揮発性半導体メモリを有する半導体装置において、工程の複雑化を招くことなく深さの異なるトレンチを形成しうるとともに、微細なメモリセルを高精度に形成しうる半導体装置及びその製造方法を提供する。【解決手段】フラッシュメモリセル領域１０における表面が周辺回路領域１２における表面よりも低くなるように表面に段差が形成されたシリコン基板１４と、フラッシュメモリセル領域１０において溝１８に形成された素子分離領域２０ａと、周辺回路領域１２において溝１８よりも深い溝２４に形成された素子分離領域２０ｃと、素子分離領域２０ａにより画定された素子領域上に形成されたフローティングゲート３２とコントロールゲート４０とを有するフラッシュメモリセル４６と、素子分離領域２０ｃにより画定された素子領域上に形成されたトランジスタ６２、６６とを有している。【選択図】  図１
2006310725.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域の表面が第２の領域の表面よりも低くなるように表面に段差が形成された半導体基板と、
前記第１の領域における前記半導体基板に形成された第１の溝に形成された第１の素子分離領域と、
前記第２の領域における前記半導体基板に形成され、前記第１の溝よりも深い第２の溝に形成された第２の素子分離領域と、
前記第１の素子分離領域により画定された第１の素子領域上に第１の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第２の絶縁膜を介して形成されたコントロールゲートとを有するメモリセルと、
前記第２の素子分離領域により画定された第２の素子領域上に形成されたトランジスタと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の領域における前記半導体基板の表層部が除去されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２の領域に形成された半導体層により、前記半導体基板の表面に段差が形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記フローティングゲートの上面の高さと前記第２の領域における前記半導体基板の上面の高さとがほぼ等しい
ことを特徴とする半導体装置。
【請求項５】
第１の領域における半導体基板上に、前記半導体基板とエッチング特性の異なる第１の絶縁膜を介して、フローティングゲートとなる第１の導電膜を形成する工程と、
前記第１の導電膜上及び第２の領域における前記半導体基板上に、前記第１の領域内に第１の開口部が形成され、前記第２の領域内に第２の開口部を形成されたマスクを形成する工程と、
前記第１の開口部内に露出する前記第１の導電膜と前記第１の絶縁膜と前記半導体基板とをエッチングするとともに、前記第２の開口部内に露出する前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に第１の溝を形成するとともに、前記第２の領域における前記半導体基板に前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝に、第１の素子領域を画定する第１の素子分離領域を形成するとともに、前記第２の溝に、第２の素子領域を画定する第２の素子分離領域を形成する工程と、
前記フローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成するとともに、前記第２の素子領域上にトランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の前に、前記半導体基板の表面に、第１の領域における表面が第２の領域における表面よりも低くなるように段差を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第１の領域における前記半導体基板の表層部を選択的にエッチングすることにより、前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第１の領域における前記半導体基板の表層部を選択的に酸化して酸化膜を形成し、前記酸化膜を除去することにより前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第２の領域における前記半導体基板の表面に半導体層を選択的に成長することにより、前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程では、前記第２の領域における前記半導体基板の上面の高さと、前記第１の領域における前記第１の導電膜の高さとがほぼ等しくなるように、前記第１の導電膜を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に不揮発性メモリを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリを有する半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタや、高性能ロジック回路のための低電圧トランジスタが、同一半導体チップ上に集積される。ここで、フラッシュメモリセルは、高電圧トランジスタや低電圧トランジスタにおける単層構造のゲート電極とは異なり、フローティングゲートとコントロールゲートとが積層されてなるスタック構造のゲート電極を有する。このため、不揮発性メモリを有する半導体装置は、単層構造のゲート電極とスタック構造のゲート電極とを同一プロセスを通して作り分ける特有の製造プロセスを有する。
【０００３】
例えば９０ｎｍテクノロジー以降における微細なスタック構造のフラッシュメモリセルを有する半導体装置を製造する場合、周辺回路領域とフラッシュメモリセル領域とで、ＳＴＩ（Shallow Trench Isolation）法による素子分離の際に形成する溝の深さを異ならせる必要がある。すなわち、周辺回路領域においては、高電圧が印加されるトランジスタ間の絶縁性を確保するためにＳＴＩ法による溝をある程度深く形成する必要がある。他方、フラッシュメモリセル領域においては、素子分離領域の埋め込み不良等の不都合を回避するため周辺回路領域と比較してＳＴＩ法による溝を浅く形成する必要がある。
【０００４】
周辺回路領域とフラッシュメモリセル領域とで異なる深さの溝をＳＴＩ法により形成する手法としては、周辺回路領域とフラッシュメモリセル領域とで別個独立にＳＴＩ法による素子分離を行うことが考えられる。
【０００５】
しかしながら、例えば９０ｎｍテクノロジー以降における微細なデバイスパターンに対しては、高い重ね合わせ精度が要求される。このため、周辺回路領域とフラッシュメモリセル領域とで別個独立にＳＴＩ法により素子分離を行ったのでは、非現実的な工程管理が要求されることとなる。重ね合わせ精度の要求を満足するべく、周辺回路等の設計基準を緩和してパターン形成のマージンを大きくしたのでは、デバイスパターンの微細化の要請に応えることはできない。
【０００６】
加えて、半導体基板内に形成される不純物拡散層についても、高い重ね合わせ精度が要求される。このような不純物拡散層における不純物は熱処理によって拡散する。このため、ＳＴＩ法による素子分離を周辺回路領域とフラッシュメモリセル領域とで別個独立に行った場合のように熱処理を行う回数が増えると、不純物拡散層について要求される重ね合わせ精度を満足することが困難となる。この場合においても、設計基準を緩和してパターン形成のマージンを大きくしたのでは、デバイスパターンの微細化の要請に応えることはできない。
【０００７】
ＳＴＩ法による素子分離において異なる深さの溝を形成する技術としては、例えば特許文献１に記載された技術がある。
【特許文献１】特開平７−６６２７６号公報
【特許文献２】特開２００２−７６１４８号公報
【特許文献３】特開２００３−２８９１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された技術には、以下のような難点が存在している。
【０００９】
まず、ＳＴＩ法により形成した深さの異なる溝にはポリシリコン等の誘電体を埋め込んでいる。このため、フラッシュメモリセルを有する半導体装置に必要とされる素子分離の絶縁性を確保することは困難であり、仮に、特許文献１に記載された技術を、フラッシュメモリセルを有する半導体装置の素子分離に適用したとしても、所望のデバイス特性を得ることはできないと考えられる。
【００１０】
また、特許文献１に記載された一つの手法では、異なる深さの溝を形成する際に多くの熱処理が行われているため、ウェルにおける不純物の拡散を避けることはできない。このような不純物の拡散は、半導体装置を微細化する上で阻害要因となる。
【００１１】
また、特許文献１に記載された他の手法では、エッチングのマスクとして用いるＮＳＧ（Non-doped Silicate Glass）膜下にポリシリコン膜パターンを形成しておき、ポリシリコン膜の有無による段差をマスク膜に設けている。そして、マスク膜の段差を利用して、シリコン基板に異なる深さの溝を作り分けている。しかしながら、マスク膜の段差の上下で同様の微細パターンを形成することは極めて困難であると考えられる。
【００１２】
本発明の目的は、不揮発性半導体メモリを有する半導体装置において、工程の複雑化を招くことなく深さの異なるトレンチを形成しうるとともに、微細なメモリセルを高精度に形成しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、第１の領域の表面が第２の領域の表面よりも低くなるように表面に段差が形成された半導体基板と、前記第１の領域における前記半導体基板に形成された第１の溝に形成された第１の素子分離領域と、前記第２の領域における前記半導体基板に形成され、前記第１の溝よりも深い第２の溝に形成された第２の素子分離領域と、前記第１の素子分離領域により画定された第１の素子領域上に第１の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第２の絶縁膜を介して形成されたコントロールゲートとを有するメモリセルと、前記第２の素子分離領域により画定された第２の素子領域上に形成されたトランジスタとを有する半導体装置が提供される。
【００１４】
また、本発明の他の観点によれば、第１の領域における半導体基板上に、前記半導体基板とエッチング特性の異なる第１の絶縁膜を介して、フローティングゲートとなる第１の導電膜を形成する工程と、前記第１の導電膜上及び第２の領域における前記半導体基板上に、前記第１の領域内に第１の開口部が形成され、前記第２の領域内に第２の開口部を形成されたマスクを形成する工程と、前記第１の開口部内に露出する前記第１の導電膜と前記第１の絶縁膜と前記半導体基板とをエッチングするとともに、前記第２の開口部内に露出する前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に第１の溝を形成するとともに、前記第２の領域における前記半導体基板に前記第１の溝よりも深い第２の溝を形成する工程と、前記第１の溝に、第１の素子領域を画定する第１の素子分離領域を形成するとともに、前記第２の溝に、第２の素子領域を画定する第２の素子分離領域を形成する工程と、前記フローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成するとともに、前記第２の素子領域上にトランジスタのゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１５】
本発明によれば、第１の領域における半導体基板上に、半導体基板とエッチング特性の異なる第１の絶縁膜を介して、フローティングゲートとなる第１の導電膜を形成し、第１の導電膜上及び第２の領域における半導体基板上に、第１の領域内に第１の開口部が形成され、第２の領域内に第２の開口部を形成されたマスクを形成し、第１の開口部内に露出する第１の導電膜と第１の絶縁膜と半導体基板とをエッチングするとともに、第２の開口部内に露出する半導体基板をエッチングするので、第１の領域における半導体基板に第１の素子領域を画定する第１の素子分離領域が形成される第１の溝を比較的浅く形成するとともに、第２の領域における半導体基板に第２の素子領域を画定する第２の素子分離領域が形成される第２の溝を比較的深く形成することができる。
【００１６】
また、本発明によれば、半導体基板の表面に、第１の領域における表面が第２の領域における表面よりも低くなるように段差を形成するので、フローティングゲートを構成する第１の導電膜の上面の高さと、第２の領域における半導体基板の上面の高さとをほぼ等しくすることができる。したがって、第２の領域における半導体基板と、第１の導電膜とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することができる。
【００１７】
また、本発明によれば、半導体基板の表面に形成された段差により、第１の領域におけるコントロールゲート及び第２の領域におけるゲート電極を形成するための導電膜が形成される基板面の平坦性を確保することができ、この導電膜を平坦に形成することができる。したがって、第１の領域において微細なコントロールゲートを高精度で形成し、第２の領域において微細なゲート電極を高精度で形成することができる。
【００１８】
また、本発明によれば、フローティングゲートを構成する第１の導電膜をパターニングする際に、第１の領域における第１の素子分離領域が形成される第１の溝を自己整合的に形成するので、高精度なパターンの重ね合わせを要することなく第１の溝を形成することができる。このため、本発明によれば、メモリセルの微細化に容易に対応することができる。
【００１９】
さらに、本発明によれば、フローティングゲートの側壁部分に、第２の導電膜よりなる形成された側壁部を形成するので、フローティングゲートとコントロールゲートとの間の容量を大きくすることが可能となる。このため、本発明によれば、メモリセルをより微細化した場合であっても、フローティングゲートとコントロールゲートとの間の容量を十分に確保することが可能となる。このため、本発明によれば、メモリセルを微細化した場合であっても、所望のカップリング比を得ることができ、電気的特性の良好なメモリセルを得ることができる。
【発明を実施するための最良の形態】
【００２０】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４８を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略図、図２乃至図４１は本実施形態による半導体装置の製造方法を示す工程図、図４２乃至図４８はシリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図である。
【００２１】
まず、本実施形態による半導体装置の構造について図１を用いて説明する。図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ′線及びＢ−Ｂ′線に沿った断面図である。
【００２２】
本実施形態による半導体装置は、フラッシュメモリセル４６が形成されたフラッシュメモリセル領域１０と、周辺回路が形成された周辺回路領域１２とを有している。周辺回路領域１２は、ＮＭＯＳトランジスタ６２が形成されたＮＭＯＳトランジスタ領域１２ｎと、ＰＭＯＳトランジスタ６６が形成されたＰＭＯＳトランジスタ領域１２ｐとを有している。
【００２３】
シリコン基板１４の表面には、フラッシュメモリセル領域１０と周辺回路領域１２との間に段差が形成されている。すなわち、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなっている。周辺回路領域１２におけるシリコン基板１４の上面の高さは、フラッシュメモリセル領域１０に形成されている後述するドープトアモルファスシリコン膜３４の上面の高さと、ほぼ等しくなっている。
【００２４】
フラッシュメモリセル領域１０と周辺回路領域１２との境界近傍におけるシリコン基板１４の表面における段差部１６には、後述するように、フラッシュメモリセル４６のトンネル酸化膜及びフローティングゲートを形成するためにそれぞれ用いられたシリコン酸化膜３０及ドープトアモルファスシリコン膜３４が残存している。
【００２５】
フラッシュメモリセル領域１０におけるシリコン基板１４には、素子分離のための溝１８が形成されている。溝１８は、フローティングゲート３２を形成するためのドープトアモルファスシリコン膜３４をパターニングする際に、シリコン基板１４をもエッチングすることにより形成されている。即ち、溝１８は、フローティングゲート３２を形成するためのドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に形成される。溝１８には、シリコン酸化膜よりなる素子分離領域２０ａが形成されている。なお、フラッシュメモリセル領域１０の周辺回路領域１２との境界近傍におけるシリコン基板１４には、溝１８よりも深い素子分離のための溝２２が形成されている。溝２２には、シリコン酸化膜よりなる素子分離領域２０ｂが形成されている。
【００２６】
周辺回路領域１２におけるシリコン基板１４には、素子分離のための溝２４が形成されている。溝２４の深さは、フラッシュメモリ領域１０における溝１８の深さよりも深く、フラッシュメモリセル領域１０の周辺回路領域１２との境界近傍における溝２２の深さと同等になっている。溝２４には、シリコン酸化膜よりなる素子分離領域２０ｃが形成されている。
【００２７】
フラッシュメモリセル領域１０におけるシリコン基板１４内には、ｎ型ディープウェル２６が形成されている。ｎ型ディープウェル２６内には、ｎ型ディープウェル２６よりも浅いｐ型ウェル２８が形成されている。
【００２８】
フラッシュメモリセル領域１０において溝１８に形成された素子分離領域２０ａにより画定された素子領域のシリコン基板１４上には、トンネル酸化膜３０を介してフローティングゲート３２が形成されている。フローティングゲート３２は、トンネル酸化膜３０上に形成されたドープトアモルファスシリコン膜よりなる主要部３４と、主要部３４の素子分離領域２０ａ側の側壁部分に形成されたドープトアモルファスシリコン膜よりなる側壁部３６とを有している。溝１８に埋め込まれた素子分離領域２０ａの間のシリコン基板１４上には、複数のフローティングゲート３２が配列して形成されている。
【００２９】
フローティングゲート３２上には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜３８を介して、ポリシリコン膜よりなるゲート電極（コントロールゲート）４０が形成されている。コントロールゲート４０は、溝１８に形成された素子分離領域２０ａを跨いで複数のフローティングゲート３２上を延在するストライプ状に形成されている。
【００３０】
コントロールゲート４０の両側のシリコン基板１４内には、ＬＤＤ構造のソース／ドレイン領域４２が形成されている。
【００３１】
コントロールゲート４０の側壁部分及びフローティングゲート３２の側壁部分には、サイドウォール絶縁膜４４が形成されている。
【００３２】
こうして、フラッシュメモリ領域１０に、フローティングゲート３２と、コントロールゲート４０と、ソース／ドレイン領域４２とを有するスタックゲート構造のフラッシュメモリセル４６が形成されている。
【００３３】
周辺回路領域１２のＮＭＯＳトランジスタ領域１２ｎのうちの所定のＮＭＯＳトランジスタが形成される領域におけるシリコン基板１４内には、ｎ型ディープウェル４８が形成されている。ｎ型ディープウェル４８が形成された領域を含むＮＭＯＳトランジスタ領域１２ｎにおけるシリコン基板１４内には、ｎ型ディープウェル４８よりも浅いｐ型ウェル５０が形成されている。
【００３４】
周辺回路領域１２のＰＭＯＳトランジスタ領域１２ｐにおけるシリコン基板１４内には、ｎ型ディープウェル４８よりも浅いｎ型ウェル５２が形成されている。
【００３５】
ＮＭＯＳトランジスタ領域１２ｎにおいて、溝２４に形成された素子分離領域２０ｃにより画定された素子領域のシリコン基板１４上には、ゲート絶縁膜５４を介してゲート電極５６が形成されている。ゲート電極５６の両側のシリコン基板１４内には、ＬＤＤ構造のソース／ドレイン領域５８が形成されている。ゲート電極５６の側壁部分には、サイドウォール絶縁膜６０が形成されている。こうして、ＮＭＯＳトランジスタ領域１２ｎに、ゲート電極５６と、ソース／ドレイン領域５８とを有するＮＭＯＳトランジスタ６２が形成されている。
【００３６】
ＰＭＯＳトランジスタ領域１２ｐにおいて、溝２４に形成された素子分離領域２０ｃにより画定された素子領域のシリコン基板１４上には、ゲート絶縁膜５４を介してゲート電極５６が形成されている。ゲート電極５６の両側のシリコン基板１４内には、ＬＤＤ構造のソース／ドレイン領域６４が形成されている。ゲート電極５６の側壁部分には、サイドウォール絶縁膜６０が形成されている。こうして、ＰＭＯＳトランジスタ領域１２ｐに、ゲート電極５６と、ソース／ドレイン領域６４とを有するＰＭＯＳトランジスタ６６が形成されている。
【００３７】
フラッシュメモリセル領域１０におけるコントロールゲート４０上、及びソース／ドレイン領域４２上には、シリサイド膜６８が形成されている。周辺回路領域１２におけるゲート電極５６上、及びソース／ドレイン領域５８、６４上には、シリサイド膜６８が形成されている。
【００３８】
フラッシュメモリセル領域１０においてフラッシュメモリセル４６が形成されていない周辺回路領域１２側の領域、及び周辺回路領域１２においてトランジスタが形成されていないフラッシュメモリセル領域１０側の領域においては、シリコン基板１４上、素子分離領域２０ｂ、２０ｃ上、及び段差部１６におけるドープトアモルファスシリコン膜３４上に、ＯＮＯ膜３８が形成されている。
【００３９】
フラッシュメモリセル領域１０においてフラッシュメモリセル４６が形成され、周辺回路領域１２においてＮＭＯＳトランジスタ６２及びＰＭＯＳトランジスタ６６が形成されたシリコン基板１４上には、層間絶縁膜７０が形成されている。
【００４０】
フラッシュメモリセル領域１０においては、層間絶縁膜７０に、コントロールゲート４０上のシリサイド膜６８に達するコンタクトホール７２と、ソース／ドレイン領域４２上のシリサイド膜６８に達するコンタクトホール７４とが形成されている。コンタクトホール７２内には、コントロールゲート４０に電気的に接続された電極プラグ７６が埋め込まれている。コンタクトホール７４内には、ソース／ドレイン領域４２に電気的に接続された電極プラグ７８が埋め込まれている。
【００４１】
周辺回路領域１２においては、層間絶縁膜７０に、ゲート電極５６上のシリサイド膜６８に達するコンタクトホール８０と、ソース／ドレイン領域５８、６４上のシリサイド膜６８に達するコンタクトホール８２、８４とが形成されている。コンタクトホール８０内には、ゲート電極５６に電気的に接続された電極プラグ８６が埋め込まれている。コンタクトホール８２、８４内には、ソース／ドレイン領域５８、６４に電気的に接続された電極プラグ８８、９０が埋め込まれている。
【００４２】
こうして、本実施形態による半導体装置が構成されている。
【００４３】
本実施形態による半導体装置は、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差が形成されており、フラッシュメモリセル領域１０におけるシリコン基板１４には浅い素子分離のための溝１８が形成され、周辺回路領域１２におけるシリコン基板１４には溝１８よりも深い素子分離のための溝２４が形成されていることに主たる特徴の一つがある。
【００４４】
本実施形態によれば、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差が形成されているため、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４の上面の高さと、周辺回路領域１２におけるシリコン基板１４の上面の高さとをほぼ等しくすることが可能となる。周辺回路領域１２におけるシリコン基板１４の上面の高さと、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４の上面の高さとをほぼ等しくすることができるため、後述するように、周辺回路領域１２におけるシリコン基板１４とフラッシュメモリセル領域１０におけるドープトアモルファスシリコン膜３４とをパターニングするためのフォトレジスト膜１０４（図１３参照）を露光する際に、極めて高精度な露光を行うことが可能となる。このため、本実施形態によれば、周辺回路領域１２におけるシリコン基板１４と、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することができる。
【００４５】
しかも、本実施形態によれば、ドープトアモルファスシリコン膜３４の下にエッチングレートの遅いトンネル酸化膜３０が存在しているため、後述するように、フラッシュメモリセル領域１０におけるエッチングレートを遅くすることができる。このため、周辺回路領域１２における溝２４を比較的深く形成しうる一方、フラッシュメモリ領域１０における溝１８を比較的浅く形成することができる。
【００４６】
また、本実施形態による半導体装置は、後述するように、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、溝１８をも形成することにも主たる特徴の一つがある。即ち、本実施形態による半導体装置は、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に溝１８を形成することにも主たる特徴の一つがある。
【００４７】
本実施形態によれば、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に溝１８をも形成するため、高精度なパターンの重ね合わせを要することなく溝１８を形成することができる。このため、本実施形態によれば、メモリセルの微細化に容易に対応することができる。
【００４８】
さらに、本実施形態による半導体装置は、フローティングゲート３２が、形成する際に溝１８が自己整合的に形成される主要部３４と、主要部３４の側壁部分に形成された側壁部３６とから構成されていることにも主たる特徴の一つがある。
【００４９】
フローティングゲート３２の側壁部３６により、フローティングゲート３２が主要部３４のみから構成されている場合と比較して、フローティングゲート３２とコントロールゲート４０との間の容量を大きくすることが可能となる。このため、本実施形態によれば、メモリセルをより微細化した場合であっても、フローティングゲート３２とコントロールゲート４０との間の容量を十分に確保することが可能となる。このため、本実施形態によれば、メモリセルを微細化した場合であっても、所望のカップリング比を得ることができ、電気的特性の良好なメモリセルを得ることができる。
【００５０】
次に、本実施形態による半導体装置の製造方法について図２乃至図４１を用いて説明する。図２乃至図４１における（ａ）は平面図であり、図２乃至図３７における（ｂ）はそれぞれ図２乃至図３７における（ａ）のＡ−Ａ′線に沿った断面図、図３８乃至図４１における（ｂ）はそれぞれ図３８乃至図４１における（ａ）のＡ−Ａ′線及びＢ−Ｂ′線に沿った断面図である。
【００５１】
まず、シリコン基板１４上に、例えば熱酸化法により、犠牲酸化膜として例えば膜厚１０ｎｍのシリコン酸化膜９２を成長する（図２参照）。
【００５２】
次いで、フォトリソグラフィーにより、シリコン酸化膜９２上に、周辺回路領域１２を覆い、フラッシュメモリセル領域１０を露出するフォトレジスト膜９４を形成する（図３参照）。
【００５３】
次いで、フォトレジスト膜９４をマスクとしてイオン注入を行い、フラッシュメモリセル領域１０におけるシリコン基板１４内に、ｎ型ディープウェル２６を形成する（図４参照）。
【００５４】
次いで、フォトレジスト膜９４をマスクとしてイオン注入を行い、ｎ型ディープウェル２６内に、ｐ型ウェル２８を形成する（図５参照）。
【００５５】
次いで、例えばウェットエッチングにより、フォトレジスト膜９４をマスクとしてシリコン酸化膜９２をエッチングし、フラッシュメモリセル領域１０におけるシリコン酸化膜９２を除去する（図６参照）。
【００５６】
次いで、例えばアッシングにより、フォトレジスト膜９４を除去する。
【００５７】
次いで、例えばケミカルドライエッチングにより、シリコン酸化膜９２をマスクとしてシリコン基板１４の表層部をエッチングし、フラッシュメモリセル領域１０におけるシリコン基板１４の表面を、周辺回路領域１２におけるシリコン基板１４の表面よりも低くする（図７参照）。このとき、周辺回路領域１２におけるシリコン基板１４の上面の高さが、フラッシュメモリセル領域１０に形成される後述するドープトアモルファスシリコン膜３４の上面の高さとほぼ等しくなるように、シリコン基板１４の表面に段差を形成する。具体的には、フラッシュメモリセル領域１０におけるシリコン基板１４の表面と周辺回路領域１２におけるシリコン基板１４の表面との間の段差は、例えば７０ｎｍに形成する。
【００５８】
なお、フォトレジスト膜９４を除去した上で、シリコン酸化膜９２のみをマスクとしてシリコン基板１４をエッチングしているのは、フォトレジスト膜９４に含まれる有機物によりシリコン基板１４の表面が汚染されるのを防止するためである。
【００５９】
こうしてフラッシュメモリセル領域１０におけるシリコン基板１４の表面と周辺回路領域１２におけるシリコン基板１４の表面との間に段差を形成した後、例えばウェットエッチングによりシリコン酸化膜９２を除去する（図８参照）。
【００６０】
次いで、シリコン基板１４上に、例えば熱酸化法により、犠牲酸化膜として例えば膜厚５〜２００ｎｍのシリコン酸化膜を成長する。これにより、シリコン基板１４の表面のダメージを回復する。続いて、例えばウェットエッチングにより、このシリコン酸化膜を除去する。
【００６１】
次いで、シリコン基板１４上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜３０を成長する。このシリコン酸化膜３０は、後述するように、フラッシュメモリセル４６のトンネル酸化膜として用いられるものである。
【００６２】
次いで、シリコン酸化膜３０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚７０ｎｍのドープトアモルファスシリコン膜３４を堆積する（図９参照）。このドープトアモルファスシリコン膜３４は、後述するように、フラッシュメモリセル４６のフローティングゲート３２の主要部として用いられるものである。
【００６３】
なお、フラッシュメモリセル領域１０におけるドープトアモルファスシリコン膜３４の上面の高さと、周辺回路領域１２におけるシリコン基板１４の上面の高さとがほぼ等しくなるように、ドープトアモルファスシリコン膜３４の厚さを設定することが望ましい。周辺回路領域１２におけるシリコン基板１４の上面の高さと、フラッシュメモリセル１０におけるドープトアモルファスシリコン膜３４の上面の高さとをほぼ等しくすることにより、後工程において、周辺回路領域１２におけるシリコン基板１４とフラッシュメモリセル領域１０におけるドープトアモルファスシリコン膜３４とをパターニングするためのフォトレジスト膜１０４（図１３参照）を露光する際に、極めて高精度な露光を行うことが可能となるためである。これにより、周辺回路領域１２におけるシリコン基板１４と、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することが可能となる。
【００６４】
次いで、フォトリソグラフィーにより、ドープトアモルファスシリコン膜３４上に、フラッシュメモリセル領域１０におけるフラッシュメモリセル４６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する（図１０参照）。
【００６５】
次いで、フォトレジスト膜９６をマスクとして、例えばドライエッチングにより、ドープトアモルファスシリコン膜３４をエッチングし、フラッシュメモリセル４６の形成予定領域以外のドープトアモルファスシリコン膜３４を除去する（図１１参照）。なお、シリコン基板１４の表面の段差部１６には、ドープトアモルファスシリコン膜３４が残存する。
【００６６】
次いで、フォトレジスト膜９６をマスクとして、シリコン酸化膜３０をエッチングする。
【００６７】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【００６８】
次いで、例えば１０ｎｍ相当の熱酸化を行い、シリコン基板１４上及びドープトアモルファスシリコン膜３４上に、犠牲酸化膜としてシリコン酸化膜９８を成長する。
【００６９】
次いで、シリコン酸化膜９８上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１００を堆積する（図１２参照）。
【００７０】
次いで、フォトリソグラフィーにより、シリコン窒化膜１００上に、素子分離のための溝１８、２２、２４の形成予定領域を露出する開口部１０２ａ、１０２ｂ、１０２ｃを有するフォトレジスト膜１０４を形成する（図１３参照）。上述したように、周辺回路領域１２におけるシリコン基板１４の上面の高さと、フラッシュメモリセル１０におけるドープトアモルファスシリコン膜３４の上面の高さとがほぼ等しく設定されているため、フォトリソグラフィーによりフォトレジスト膜１０４を露光する際に、極めて高精度な露光を行うことが可能となる。これにより、周辺回路領域１２におけるシリコン基板１４と、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することが可能となる。
【００７１】
次いで、フォトレジスト膜１０４をマスクとして、例えばドライエッチングによりシリコン窒化膜１００をエッチングし、シリコン窒化膜１００に、素子分離のための溝１８、２２、２４の形成予定領域を露出する開口部１０６ａ、１０６ｂ、１０６ｃを形成する（図１４参照）。
【００７２】
次いで、例えばアッシングにより、フォトレジスト膜１０４を除去する（図１４参照）。
【００７３】
次いで、シリコン窒化膜１００をマスクとして、例えばドライエッチングにより、開口部１０６ａ内に露出するシリコン酸化膜９８、ドープトアモルファスシリコン膜３４、シリコン酸化膜３０、及びシリコン基板１４をエッチングするとともに、開口部１０６ｂ、１０６ｃに露出するシリコン酸化膜９８及びシリコン基板１４をエッチングする（図１５、図１６、図１７参照）。これにより、フラッシュメモリセル領域１０に素子分離のための溝１８、２２を形成するとともに、周辺回路領域１２に素子分離のための溝２４を形成する（図１７参照）。この際、エッチング条件には、シリコン層（ドープトアモルファスシリコン膜３４、シリコン基板１４）のシリコン酸化膜に対する選択比が例えば１０となる条件を用いる。なお、エッチングを行う際のシリコン層のシリコン酸化膜に対する選択比は１０に限定されるものではなく、形成すべき溝１８、２２、２４の深さ等に応じて適宜変更することができる。
【００７４】
ここで、シリコン酸化膜９８がエッチングにより除去された後、溝２２、２４の形成予定領域を露出する開口部１０６ｂ、１０６ｃ内においては、シリコン層（シリコン基板１４）のみがエッチングされる。これに対し、溝１８の形成予定領域を露出する開口部１０６ａ内においては、ドープトアモルファスシリコン膜３４下にシリコン酸化膜３０が存在している。このシリコン層とエッチング特性が異なるシリコン酸化膜３０のために、開口部１０６ａ内におけるエッチングの進行は、開口部１０６ｂ、１０６ｃ内におけるエッチングの進行と比較して遅くなる。これにより、溝１８は、溝２２、２４と比較して浅く形成される。
【００７５】
具体的には、まず、開口部１０６ａ内においてドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｂ、１０６ｃ内においては、エッチングされたドープトアモルファスシリコン膜３４の膜厚と同等の深さの分だけシリコン基板１４がエッチングされ、シリコン基板１４に溝２２、２４が形成される（図１５参照）。例えば、開口部１０６ａ内において膜厚６０ｎｍのドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｂ、１０６ｃ内においては６０ｎｍの深さの分だけシリコン基板１４がエッチングされ、シリコン基板１４に深さ６０ｎｍの溝２２、２４が形成される。
【００７６】
図１５は、開口部１０６ａ内にシリコン酸化膜３０が露出するまでエッチングが進行した状態を示している。
【００７７】
この後、エッチングを更に進行させると、開口部１０６ａ内においてはシリコン酸化膜３０が比較的遅い速度でエッチングされるのに対して、開口部１０６ｂ、１０６ｃ内においては、シリコン基板１４が比較的速い速度でエッチングされる（図１６参照）。例えば、シリコン層のシリコン酸化膜に対する選択比が１０となるエッチング条件を用いた場合、開口部１０６ａ内において膜厚１０ｎｍのシリコン酸化膜３０がエッチングされるのに対して、開口部１０６ｂ、１０６ｃ内においては、１００ｎｍの深さの分だけ更にシリコン基板１４がエッチングされ、溝２２、２４の深さは合計１６０ｎｍとなる。
【００７８】
図１６は、開口部１０６ａ内にシリコン基板１４が露出するまでエッチングが進行した状態を示している。
【００７９】
この後、エッチングを更に進行させると、開口部１０６ａ内及び開口部１０６ｂ、１０６ｃ内において、ほぼ同じ速度でエッチングが更に進行する（図１７参照）。例えば、開口部１０６ａ内において１４０ｎｍの深さの分だけシリコン基板１４がエッチングされる場合には、開口部１０６ｂ、１０６ｃ内においても、１４０ｎｍの深さの分だけ更にシリコン基板１４がエッチングされ、溝２２、２４の深さは合計３００ｎｍとなる。こうして、開口部１０６ａ内におけるシリコン基板１４に深さ１４０ｎｍの溝１８が形成されるのに対して、開口部１０６ｂ、１０６ｃ内におけるシリコン基板１４には溝１８よりも深い深さ３００ｎｍの溝２２、２４が形成される。
【００８０】
上述のように素子分離のための溝１８、２２、２４が形成される間、フラッシュメモリセル領域１０においては、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４及びシリコン酸化膜３０がパターニングされる。すなわち、本実施形態による半導体装置の製造方法は、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に溝１８を形成する。このように、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に溝１８をも形成するため、高精度なパターンの重ね合わせを要することなく溝１８を形成することができる。このため、本実施形態によれば、メモリセルの微細化に容易に対応することができる。
【００８１】
次いで、熱酸化等を行って溝１８、２２、２４の内面にライナー用のシリコン酸化膜（図示せず）を形成した後、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００〜９００ｎｍのシリコン酸化膜２０を堆積する（図１８参照）。
【００８２】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１００の表面が露出するまでシリコン酸化膜２０を研磨し、シリコン窒化膜１００上のシリコン酸化膜２０を除去する。こうして、シリコン基板１４に形成された溝１８、２２、２４にシリコン酸化膜２０を埋め込む。
【００８３】
こうして、ＳＴＩ法により、深さの異なる溝１８、２２、２４に埋め込まれたシリコン酸化膜よりなる素子分離領域２０ａ、２０ｂ、２０ｃが形成される（図１９参照）。
【００８４】
なお、本実施形態のようにシリコン基板１４の表面に段差を形成しない場合には、以下のような不都合が生じる場合がある。以下、シリコン基板１４の表面に段差を形成しない場合について図４２乃至図４８を用いて説明する。
【００８５】
まず、上記と同様にしてｎ型ディープウェル２６及びｐ型ウェル２８が形成されたシリコン基板１４上に、表面に段差を形成せずに、例えば熱酸化法により、例えば膜厚９．５ｎｍのシリコン酸化膜３０を成長する。
【００８６】
次いで、シリコン酸化膜３０上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのドープトアモルファスシリコン膜３４を堆積する（図４２（ａ）参照）。
【００８７】
次いで、フォトリソグラフィーにより、ドープトアモルファスシリコン膜３４上に、フラッシュメモリセル領域１０におけるフラッシュメモリセル４６の形成予定領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する（図４２（ｂ）参照）。
【００８８】
次いで、フォトレジスト膜９６をマスクとして、例えばドライエッチングにより、ドープトアモルファスシリコン膜３４をエッチングし、フラッシュメモリセル領域１０以外のドープトアモルファスシリコン膜３４を除去する（図４３（ａ）参照）。
【００８９】
次いで、フォトレジスト膜９６をマスクとして、シリコン酸化膜３０をエッチングする。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【００９１】
次いで、例えば１０ｎｍ相当の熱酸化を行い、シリコン基板１４上及びドープトアモルファスシリコン膜３４上に、犠牲酸化膜としてシリコン酸化膜９８を成長する。
【００９２】
次いで、シリコン酸化膜９８上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１００を堆積する（図４３（ｂ）参照）。
【００９３】
次いで、フォトリソグラフィーにより、シリコン窒化膜１００上に、素子分離のための溝１８、２４の形成予定領域を露出する開口部１０２ａ、１０２ｃを有するフォトレジスト膜１０４を形成する（図４４（ａ）参照）。
【００９４】
次いで、フォトレジスト膜１０４をマスクとして、例えばドライエッチングによりシリコン窒化膜１００をエッチングし、シリコン窒化膜１００に、素子分離のための溝１８、２４の形成予定領域を露出する開口部１０６ａ、１０６ｃを形成する（図４４（ｂ）参照）。
【００９５】
次いで、例えばアッシングにより、フォトレジスト膜１０４を除去する（図４４（ｂ）参照）。
【００９６】
次いで、シリコン窒化膜１００をマスクとして、例えばドライエッチングにより、開口部１０６ａ内に露出するシリコン酸化膜９８、ドープトアモルファスシリコン膜３４、シリコン酸化膜３０、及びシリコン基板１４をエッチングするとともに、開口部１０６ｃ内に露出するシリコン酸化膜９８及びシリコン基板１４をエッチングする（図４５（ａ）、図４５（ｂ）、図４６参照）。これにより、フラッシュメモリセル領域１０に素子分離のための溝１８を形成するとともに、周辺回路領域１２に素子分離のための溝２４を形成する（図４６参照）。
【００９７】
ここで、シリコン酸化膜９８がエッチングにより除去された後、溝２４の形成予定領域を露出する開口部１０６ｃ内においては、シリコン層（シリコン基板１４）のみがエッチングされる。これに対し、溝１８の形成予定領域を露出する開口部１０６ａ内においては、ドープトアモルファスシリコン膜３４下にシリコン酸化膜３０が存在している。このシリコン層とエッチング特性が異なるシリコン酸化膜３０のために、開口部１０６ａ内におけるエッチングの進行は、開口部１０６ｃ内におけるエッチングの進行と比較して遅くなる。これにより、溝１８は、溝２４と比較して浅く形成される。
【００９８】
具体的には、まず、開口部１０６ａ内においてドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｃ内においては、エッチングされたドープトアモルファスシリコン膜３４の膜厚と同等の深さの分だけシリコン基板１４がエッチングされ、シリコン基板１４に溝２４が形成される（図４５（ａ）参照）。例えば、開口部１０６ａ内において膜厚６０ｎｍのドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｃ内においては６０ｎｍの深さの分だけシリコン基板１４がエッチングされ、シリコン基板１４に深さ６０ｎｍの溝２４が形成される。
【００９９】
図４５（ａ）は、開口部１０６ａ内にシリコン酸化膜３０が露出するまでエッチングが進行した状態を示している。
【０１００】
この後、エッチングを更に進行させると、開口部１０６ａ内においてはシリコン酸化膜３０が比較的遅い速度でエッチングされるのに対して、開口部１０６ｃ内においては、シリコン基板１４が比較的速い速度でエッチングされる（図４５（ｂ）参照）。例えば、シリコン層のシリコン酸化膜に対する選択比が１０となるエッチング条件を用いた場合、開口部１０６ａ内において膜厚９．５ｎｍのシリコン酸化膜３０がエッチングされるのに対して、開口部１０６ｃ内においては、９５ｎｍの深さの分だけ更にシリコン基板１４がエッチングされ、溝２４の深さは合計１５５ｎｍとなる。
図４５（ｂ）は、開口部１０６ａ内にシリコン基板１４が露出するまでエッチングが進行した状態を示している。
【０１０１】
この後、エッチングを更に進行させると、開口部１０６ａ内及び開口部１０６ｃ内において、ほぼ同じ速度でエッチングが更に進行する（図４６参照）。例えば、開口部１０６ａ内において１２５ｎｍの深さの分だけシリコン基板１４がエッチングされる場合には、開口部１０６ｃ内においても、１２５ｎｍの深さの分だけ更にシリコン基板１４がエッチングされ、溝２４の深さは合計２８０ｎｍとなる。こうして、開口部１０６ａ内におけるシリコン基板１４に深さ１２５ｎｍの溝１８が形成されるのに対して、開口部１０６ｃ内におけるシリコン基板１４には溝１８よりも深い深さ２８０ｎｍの溝２４が形成される。
【０１０２】
上述のように素子分離のための溝１８、２４が形成される間、フラッシュメモリセル領域１０においては、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４及びシリコン酸化膜３０がパターニングされる。すなわち、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に溝１８を形成する。
【０１０３】
次いで、熱酸化等を行って溝１８、２４の内面にライナー用のシリコン酸化膜（図示せず）を形成した後、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００〜９００ｎｍのシリコン酸化膜２０を堆積する（図４７参照）。
【０１０４】
次いで、例えばＣＭＰ法により、シリコン窒化膜１００の表面が露出するまでシリコン酸化膜２０を研磨し、シリコン窒化膜１００上のシリコン酸化膜２０を除去する。こうして、シリコン基板１４に形成された溝１８、２４にシリコン酸化膜２０を埋め込む。
【０１０５】
こうして、ＳＴＩ法により、深さの異なる溝１８、２４に埋め込まれたシリコン酸化膜よりなる素子分離領域２０ａ、２０ｃが形成される（図４８参照）。
【０１０６】
しかしながら、シリコン基板１４の表面に段差を形成していないと、周辺回路領域１２におけるシリコン窒化膜１００が露出するまでシリコン酸化膜２０を研磨すると、フラッシュメモリセル領域１０においては、シリコン窒化膜１００がすべて除去される場合がある。このような場合、フローティングゲート（ドープトアモルファスシリコン膜３４）上のシリコン酸化膜９８、更にはドープトアモルファスシリコン膜３４までがＣＭＰ法による研磨によってダメージを受けてしまう。こうして、フラッシュメモリセル領域１０において、シリコン窒化膜１００が除去され、シリコン酸化膜９８、更にはドープトアモルファスシリコン膜３４までが露出すると、その後の工程を行うことが不可能となる。
【０１０７】
このような不都合が生じるシリコン基板１４の表面に段差を形成していない場合に対して、本実施形態では、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差を形成している。このため、素子分離領域２０ａ、２０ｂ、２０ｃを形成するためのＣＭＰ法による研磨の際に、ドープトアモルファスシリコン膜３４上のシリコン窒化膜１００が除去されるのを回避することができる。なお、ドープトアモルファスシリコン膜３４上のシリコン窒化膜１００が除去されるのを確実に回避するためには、周辺回路領域１２におけるシリコン基板１４の表面の高さが、フラッシュメモリセル領域１０に形成されるドープトアモルファスシリコン膜３４の上面の高さとほぼ等しく又はそれ以上になるように、シリコン基板１４の表面に段差を形成する。
【０１０８】
したがって、本実施形態による半導体装置の製造方法では、ドープトアモルファスシリコン膜３４上のシリコン酸化膜９８やドープトアモルファスシリコン膜３４がＣＭＰ法による研磨によってダメージを受けたり、素子分離領域２０ａ、２０ｂ、２０ｃを形成した後の工程が不可能となったりするような不都合が生じることはない。
【０１０９】
シリコン基板１４の表面に段差を形成することにより上述のような不都合を伴うことなく素子分離領域２０ａ、２０ｂ、２０ｃを形成した後、フォトリソグラフィーにより、周辺回路領域１２及びフラッシュメモリセル領域１０における周辺回路領域１２側の境界領域を覆い、フラッシュメモリセル領域１０におけるフラッシュメモリセル４６の形成予定領域を露出するフォトレジスト膜１０８を形成する。
【０１１０】
次いで、フォトレジスト膜１０８をマスクとして、例えばドライエッチングにより、フラッシュメモリセル形成予定領域における素子分離領域２０ａの上部を、例えば厚さ１４０ｎｍの分だけエッチング除去する（図２０参照）。このとき、素子分離領域２０ａの上面が、トンネル酸化膜３０の上面よりも僅かに高い位置又はトンネル酸化膜３０の上面と同等の位置となるように、素子分離領域２０ａの上部をエッチングする。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍのドープトアモルファスシリコン膜３６を堆積する（図２１参照）。これにより、隣接するフローティングゲート３２の主要部３４間の素子分離領域２０ａ上の開口部にドープトアモルファスシリコン膜３６を埋め込む。
【０１１２】
次いで、ドープトアモルファスシリコン膜３６をエッチバックし、素子分離領域２０ａ上のみにドープトアモルファスシリコン膜３６を残存させ、他の領域のドープトアモルファスシリコン膜３６を除去する。このとき、素子分離領域２０ａ上のドープトアモルファスシリコン膜３６の上面が、フローティングゲート３２の主要部３４上のシリコン酸化膜９８の上面と同等の位置となるように、ドープトアモルファスシリコン膜３６をエッチバックする。
【０１１３】
次いで、例えば熱酸化法により、ドープトアモルファスシリコン膜３６の表面に、例えば膜厚１０ｎｍのシリコン酸化膜１１０を成長する（図２２参照）。
【０１１４】
次いで、全面に、例えばＣＶＤ法により、スペーサ膜として例えば膜厚５ｎｍのシリコン窒化膜１１２を堆積する（図２３参照）。
【０１１５】
次いで、シリコン窒化膜１１２をエッチバックし、フローティングゲート３２の主要部３４上のシリコン窒化膜１００の側壁部分のみにシリコン窒化膜１１２を残存させ、他の領域のシリコン窒化膜１１２を除去する。
【０１１６】
次いで、シリコン窒化膜１１２をマスクとして、例えばドライエッチングにより、ドープトアモルファスシリコン膜３６をエッチングし、フローティングゲート３２の主要部３４の側壁部分に、ドープトアモルファスシリコン膜３６を残存させる（図２４参照）。
【０１１７】
こうして、フローティングゲート３２の主要部３４の側壁部分に、ドープトアモルファスシリコン膜よりなるフローティングゲート３２の側壁部３６が自己整合的に形成される。この側壁部３６により、フローティングゲート３２を主要部３４のみで構成する場合と比較して、隣接するフローティングゲート３２間の間隔を更に狭めることができる。これにより、フローティングゲート３２とコントロールゲート４０との間の容量を大きくすることが可能となる。このため、本実施形態によれば、メモリセルをより微細化した場合であっても、フローティングゲート３２とコントロールゲート４０との間の容量を十分に確保することが可能となる。このため、本実施形態によれば、メモリセルを微細化した場合であっても、所望のカップリング比を得ることができ、電気的特性の良好なメモリセルを得ることができる。
【０１１８】
次いで、全面に、例えばＴＥＯＳを原料ガスとして用いたＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１１４を堆積する（図２５参照）。
【０１１９】
次いで、例えばウェットエッチングを用いてシリコン酸化膜１１４をエッチバックする。これにより、フローティングゲート３２間にシリコン酸化膜１１４が埋め込まれ、他の領域のシリコン酸化膜１１４が除去される。この際、シリコン酸化膜よりなる素子分離領域２０ｂ、２０ｃをもエッチバックする（図２６参照）。素子分離領域２０ｃは、素子分離領域２０ｃの上面と素子分離領域２０ｃにより画定される素子領域の上面との段差が、周辺回路領域１２において素子を形成するのに十分に小さくなるまでエッチバックする。具体的には、シリコン酸化膜１１４は、フローティングゲート３２間に埋め込まれたシリコン酸化膜１１４の上面が、シリコン窒化膜１００の上面から例えば７０ｎｍ下方に位置するまでエッチバックする。これに伴い、素子分離領域２０ｂ、２０ｃもエッチングバックされ、素子分離領域２０ｂ、２０ｃの上面も、シリコン窒化膜１００の上面から例えば７０ｎｍ低くなる。
【０１２０】
次いで、例えばリン酸を用いたウェットエッチングにより、シリコン窒化膜１００、１１２を除去する（図２７参照）。このとき、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４、３６の周囲は、シリコン酸化膜９８、１１０、１１４により覆われている。このため、ドープトアモルファスシリコン膜３４、３６は、エッチングから保護される。なお、フローティングゲート３２として用いられない不要なドープトアモルファスシリコン膜の残膜（図示せず）は、このウェットエッチングにより除去される。
【０１２１】
次いで、フォトリソグラフィーにより、周辺回路領域１２を覆い、フラッシュメモリセル領域１０を露出するフォトレジスト膜１１６を形成する。
【０１２２】
次いで、フォトレジスト膜１１６をマスクとして、例えばウェットエッチングにより、素子分離領域２０ａ上のシリコン酸化膜１１４、及びフローティングゲート３２（ドープトアモルファスシリコン膜３４、３６）上のシリコン酸化膜９８、１１０を除去する（図２８参照）。このとき、フラッシュメモリセル領域１０の周辺回路領域１２側の境界領域における素子分離領域２０ｂの上部もエッチングされる。これにより、素子分離領域２０ｂの上面は、素子分離領域２０ａの上面と同等の位置まで低くなる。
【０１２３】
次いで、例えばアッシングにより、フォトレジスト膜１１６を除去する。
【０１２４】
次いで、全面に、例えばＣＶＤ法により例えば膜厚６ｎｍのシリコン酸化膜と例えば膜厚１０ｎｍのシリコン窒化膜とを順次堆積した後、シリコン窒化膜の表面を熱酸化し、膜厚５ｎｍ程度のシリコン酸化膜を成長する。これにより、全面に、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜３８を形成する（図２９参照）。
【０１２５】
次いで、フォトリソグラフィーにより、周辺回路領域１２におけるＮＭＯＳトランジスタ領域１２ｎのうち所定のＮＭＯＳトランジスタ６２が形成されるＮＭＯＳトランジスタ領域１２ｎを露出し、他の領域を覆うフォトレジスト膜１１８を形成する。
【０１２６】
次いで、フォトレジスト膜１１８をマスクとしてイオン注入を行い、周辺回路領域１２におけるＮＭＯＳトランジスタ領域１２ｎのうち所定のＮＭＯＳトランジスタ６２が形成されるＮＭＯＳトランジスタ領域１２ｎにおけるシリコン基板１４内に、ｎ型ディープウェル４８を形成する（図３０参照）。
【０１２７】
次いで、例えばアッシングにより、フォトレジスト膜１１８を除去する。
【０１２８】
次いで、フォトリソグラフィーにより、周辺回路領域１２におけるｎ型ディープウェル４８が形成されたＮＭＯＳトランジスタ領域１２ｎ及びｎ型ディープウェル４８が形成されていないＮＭＯＳトランジスタ領域１２ｎの両領域を露出し、他の領域を覆うフォトレジスト膜１２０を形成する。
【０１２９】
次いで、フォトレジスト膜１２０をマスクとしてイオン注入を行い、周辺回路領域１２のＮＭＯＳトランジスタ領域１２ｎにおけるシリコン基板１４内に、ｐ型ウェル５０を形成する（図３１参照）。
【０１３０】
次いで、例えばアッシングにより、フォトレジスト膜１２０を除去する。
【０１３１】
次いで、フォトリソグラフィーにより、周辺回路領域１２におけるＰＭＯＳトランジスタ領域１２ｐを露出し、他の領域を覆うフォトレジスト膜１２２を形成する。
【０１３２】
次いで、フォトレジスト膜１２２をマスクとしてイオン注入を行い、周辺回路領域１２のＰＭＯＳトランジスタ領域１２ｐにおけるシリコン基板１４内に、ｎ型ウェル５２を形成する（図３２参照）。
【０１３３】
次いで、例えばアッシングにより、フォトレジスト膜１２２を除去する。
【０１３４】
次いで、フォトリソグラフィーにより、周辺回路領域１２におけるＮＭＯＳトランジスタ領域１２ｎ及びＰＭＯＳトランジスタ領域１２ｐを露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
【０１３５】
次いで、例えばドライエッチングにより、フォトレジスト膜１２４をマスクとしてＯＮＯ膜３８をエッチングし、周辺回路領域１２におけるＮＭＯＳトランジスタ領域１２ｎ及びＰＭＯＳトランジスタ領域１２ｐのＯＮＯ膜３８を除去する（図３３参照）。
【０１３６】
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
【０１３７】
次いで、周辺回路領域１２におけるＮＭＯＳトランジスタ領域１２ｎ及びＰＭＯＳトランジスタ領域１２ｐのシリコン基板１４上に、例えば熱酸化法により、例えば膜厚１〜２０ｎｍのシリコン酸化膜よりなるゲート絶縁膜５４を形成する。
【０１３８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１２０ｎｍのポリシリコン膜１２６を堆積する（図３４参照）。
【０１３９】
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル領域１０におけるポリシリコン膜１２６をパターニングし、周辺回路領域１２におけるポリシリコン膜１２６をパターニングする。こうして、フラッシュメモリセル領域１０においてポリシリコン膜１２６よりなるゲート電極（コントロールゲート）４０を形成し、周辺回路領域１２においてポリシリコン膜１２６よりなるゲート電極５６を形成する。さらに、フラッシュメモリセル領域１０において、フォトリソグラフィー及びドライエッチングにより、コントロールゲート４０下のＯＮＯ膜３８及びフローティングゲート３２をパターニングする（図３５参照）。
【０１４０】
ここで、シリコン基板１４の表面に形成された段差により、ポリシリコン膜１２６が形成される基板面は、トンネル酸化膜３０及びフローティングゲート３２に起因する段差が緩和され平坦性が確保されている。したがって、ポリシリコン膜１２６を平坦に形成することができる。このため、ポリシリコン膜１２６をパターニングするためのフォトレジスト膜（図示せず）を露光する際に、極めて高精度な露光を行うことができる。したがって、微細なコントロールゲート４０及び微細なゲート電極５６を高精度で形成することができる。
【０１４１】
次いで、フォトリソグラフィーにより、フラッシュメモリセル領域１０を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、フラッシュメモリセル４６のソース／ドレイン領域４２のＬＤＤ領域４２ａを形成する。ＬＤＤ領域４２ａを形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４２】
次いで、フォトリソグラフィーにより、ＮＭＯＳトランジスタ領域１２ｎを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ６２のソース／ドレイン領域５８のＬＤＤ領域５８ａを形成する。ＬＤＤ領域５８ａを形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４３】
次いで、フォトリソグラフィーにより、ＰＭＯＳトランジスタ領域１２ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ６６のソース／ドレイン領域６４のＬＤＤ領域６４ａを形成する。ＬＤＤ領域６４ａを形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４４】
こうして、フラッシュメモリセル４６のソース／ドレイン領域４２のＬＤＤ領域４２ａ、ＮＭＯＳトランジスタ６２のソース／ドレイン領域５８のＬＤＤ領域５８ａ、及びＰＭＯＳトランジスタ６６のソース／ドレイン領域６４のＬＤＤ領域６４ａを形成する（図３６参照）。
【０１４５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１〜１００ｎｍのシリコン酸化膜もしくはシリコン窒化膜を形成する。次いで、このシリコン酸化膜もしくはシリコン窒化膜をエッチバックし、ゲート電極（コントロールゲート）４０及びフローティングゲート３２の側壁部分にシリコン酸化膜もしくはシリコン窒化膜よりサイドウォール絶縁膜４４を形成し、ゲート電極５６の側壁部分にシリコン酸化膜もしくはシリコン窒化膜よりなるサイドウォール絶縁膜６０を形成する（図３７参照）。
【０１４６】
次いで、フォトリソグラフィーにより、フラッシュメモリセル領域１０を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、フラッシュメモリセル４６のソース／ドレイン領域４２を形成する。ソース／ドレイン領域４２を形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４７】
次いで、フォトリソグラフィーにより、ＮＭＯＳトランジスタ領域１２ｎを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ６２のソース／ドレイン領域５８を形成する。ソース／ドレイン領域５８を形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４８】
次いで、フォトリソグラフィーにより、ＰＭＯＳトランジスタ領域１２ｐを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ６６のソース／ドレイン領域６４を形成する。ソース／ドレイン領域６４を形成した後、例えばアッシングにより、マスクとして用いたフォトレジスト膜を除去する。
【０１４９】
こうして、フラッシュメモリセル４６のソース／ドレイン領域４２、ＮＭＯＳトランジスタ６２のソース／ドレイン領域５８、及びＰＭＯＳトランジスタ６６のソース／ドレイン領域６４を形成する（図３８参照）。
【０１５０】
次いで、周知のサリサイドプロセスにより、コントロールゲート４０上、ゲート電極５６上、及びソース／ドレイン領域４２、５８、６４上を選択的にシリサイド化し、コントロールゲート４０上、ゲート電極５６上、及びソース／ドレイン領域４２、５８、６４上にシリサイド膜６８を形成する（図３９参照）。
【０１５１】
このようにして、シリコン基板１４上に、フラッシュメモリセル４６、ＮＭＯＳトランジスタ６２、及びＰＭＯＳトランジスタ６６を形成する。
【０１５２】
次いで、フラッシュメモリセル４６等が形成されたシリコン基板１４上に、例えばＣＶＤ法によりシリコン酸化膜を形成し、このシリコン酸化膜の表面を例えばＣＭＰ法により平坦化する。こうして、例えば膜厚２５０〜５００ｎｍのシリコン酸化膜よりなる層間絶縁膜７０を形成する（図４０参照）。
【０１５３】
次いで、層間絶縁膜７２にコンタクトホール７２、７４、８０、８２、８４を形成した後、コンタクトホール７２、７４、８０、８２、８４に埋め込まれた電極プラグ７６、７８、８６、８８、９０を形成する（図４１参照）。
【０１５４】
こうして、図１に示す本実施形態による半導体装置が製造される。
【０１５５】
このように、本実施形態によれば、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差を形成するので、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４の上面の高さと、周辺回路領域１２におけるシリコン基板１４の上面の高さとをほぼ等しくすることができる。したがって、周辺回路領域１２におけるシリコン基板１４とフラッシュメモリセル領域１０におけるドープトアモルファスシリコン膜３４とをパターニングするためのフォトレジスト膜１０４を露光する際に、極めて高精度な露光を行うことが可能となる。このため、本実施形態によれば、周辺回路領域１２におけるシリコン基板１４と、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することができる。
【０１５６】
しかも、本実施形態によれば、ドープトアモルファスシリコン膜３４の下にエッチングレートの遅いトンネル酸化膜３０が存在しているため、フラッシュメモリセル領域１０におけるエッチングレートを遅くすることができる。このため、周辺回路領域１２における溝２４を比較的深く形成しうる一方、フラッシュメモリ領域１０における溝１８を比較的浅く形成することができる。
【０１５７】
また、本実施形態によれば、シリコン基板１４の表面に形成された段差により、コントロールゲート４０及びゲート電極５６を形成するためのポリシリコン膜１２６が形成される基板面の平坦性を確保することができ、ポリシリコン膜１２６を平坦に形成することができる。このため、ポリシリコン膜１２６をパターニングするためのフォトレジスト膜を露光する際に、極めて高精度な露光を行うことができる。したがって、微細なコントロールゲート４０及び微細なゲート電極５６を高精度で形成することができる。
【０１５８】
また、本実施形態によれば、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に溝１８を形成するので、高精度なパターンの重ね合わせを要することなく溝１８を形成することができる。このため、本実施形態によれば、メモリセルの微細化に容易に対応することができる。
【０１５９】
さらに、本実施形態によれば、フローティングゲート３２を、形成する際に溝１８が自己整合的に形成される主要部３４と、主要部３４の側壁部分に形成された側壁部３６とから構成するので、フローティングゲート３２が主要部３４のみから構成されている場合と比較して、フローティングゲート３２とコントロールゲート４０との間の容量を大きくすることが可能となる。このため、本実施形態によれば、メモリセルをより微細化した場合であっても、フローティングゲート３２とコントロールゲート４０との間の容量を十分に確保することが可能となる。このため、本実施形態によれば、メモリセルを微細化した場合であっても、所望のカップリング比を得ることができ、電気的特性の良好なメモリセルを得ることができる。
【０１６０】
（変形例）
次に、本実施形態の変形例による半導体装置の製造方法について図４９乃至図５１を用いて説明する。図４９乃至図５１は本変形例による半導体装置の製造方法を示す工程断面図である。
【０１６１】
本変形例による半導体装置の製造方法は、フラッシュメモリセル領域１０におけるシリコン基板１４の表層部を選択的に酸化してシリコン酸化膜を形成し、このシリコン酸化膜を除去することにより、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差を形成することに特徴がある。
【０１６２】
フラッシュメモリセル領域１０におけるシリコン基板１４内にｎ型ディープウェル２６及びｐ型ウェル２８を形成するまでの工程は、図２乃至図５に示す上記の場合と同様であるので説明を省略する。
【０１６３】
次いで、ｎ型ディープウェル２６及びｐ型ウェル２８を形成するためのフォトレジスト膜９４を例えばアッシングにより除去した後、シリコン酸化膜９２上に、例えばＣＶＤ法により、例えば膜厚１１０ｎｍのシリコン窒化膜１２８を堆積する（図４９（ａ）参照）。
【０１６４】
次いで、フォトリソグラフィーにより、フラッシュメモリセル領域１０を露出し、周辺回路領域１２を覆うフォトレジスト膜１３０を形成する。
【０１６５】
次いで、例えばウェットエッチングにより、フォトレジスト膜１３０をマスクとしてシリコン窒化膜１２８をエッチングし、フラッシュメモリセル領域１０におけるシリコン窒化膜１２８を除去する（図４９（ｂ）参照）。
【０１６６】
次いで、例えばアッシングにより、フォトレジスト膜１３０を除去する。
【０１６７】
次いで、例えば熱酸化法により、シリコン窒化膜１３０をマスクとしてシリコン基板１４の表層部を酸化し、フラッシュメモリセル領域１０におけるシリコン基板１４の表面に、例えば膜厚１６０ｎｍのシリコン酸化膜１３２を成長する（図５０（ａ）参照）。
【０１６８】
次いで、例えばウェットエッチングによりシリコン窒化膜１２８をエッチングし、周辺回路領域１２におけるシリコン窒化膜１２８を除去する（図５０（ｂ）参照）。
【０１６９】
次いで、例えばウェットエッチングによりシリコン酸化膜９２及びシリコン酸化膜１３２をエッチングし、周辺回路領域１２におけるシリコン酸化膜９２及びフラッシュメモリセル領域１０におけるシリコン酸化膜１３２を除去する（５１（ａ）参照）。フラッシュメモリセル領域１０におけるシリコン酸化膜１３２を除去することにより、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差が形成される。
【０１７０】
次いで、全面に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜３０を成長する。このシリコン酸化膜３０は、フラッシュメモリセル４６のトンネル酸化膜として用いられるものである。
【０１７１】
次いで、シリコン酸化膜３０上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのドープトアモルファスシリコン膜３４を堆積する（図５１（ｂ）参照）。このドープトアモルファスシリコン膜３４は、フラッシュメモリセル４６のフローティングゲート３２の主要部として用いられるものである。
【０１７２】
ドープトアモルファスシリコン膜３４を形成した後の工程は、図１０乃至図４１に示す上記の場合と同様であるので説明を省略する。
【０１７３】
本変形例のように、フラッシュメモリセル領域１０におけるシリコン基板１４の表層部を選択的に酸化してシリコン酸化膜１３２を形成し、このシリコン酸化膜１３２を除去することにより、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差を形成してもよい。
【０１７４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図５２乃至図５９を用いて説明する。図５２は本実施形態による半導体装置の構造を示す概略図、図５３乃至図５９は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０１７５】
まず、本実施形態による半導体装置の構造について図５２を用いて説明する。図５２（ａ）は本実施形態による半導体装置の構造を示す平面図、図５２（ｂ）は図５２（ａ）のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１７６】
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、周辺回路領域１２におけるシリコン基板１４の表面にエピタキシャル成長したシリコン層１３４を有しており、このシリコン層１３４の厚さの分だけ、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン層１３４の表面よりも低くなっていること主たる特徴がある。換言すれば、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、シリコン層１３４の厚さの分だけ、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなっていること主たる特徴がある。
【０１７７】
図５２（ｂ）に示すように、周辺回路領域１２におけるシリコン基板１４表面に、エピタキシャル成長したシリコン層１３４が形成されている。このシリコン層１３４により、シリコン基板１４の表面には、フラッシュメモリセル領域１０と周辺回路領域１２との間に段差が形成されている。すなわち、このシリコン層１３４の厚さの分だけ、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、周辺回路領域１２におけるシリコン層１３４の表面よりも低くなっている。換言すれば、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が、シリコン層１３４の厚さの分だけ、周辺回路領域１２におけるシリコン基板１４の表面よりも低くなっている。周辺回路領域１２におけるシリコン層１３４の表面の高さは、フラッシュメモリセル領域１０に形成されているドープトアモルファスシリコン膜３４の上面の高さと、ほぼ等しくなっている。
【０１７８】
フラッシュメモリセル領域１０においては、第１実施形態による半導体装置と同様に、溝１８に形成された素子分離領域２０ａが形成されたシリコン基板１４上に、フラッシュメモリセル４６が形成されている。
【０１７９】
周辺回路領域１２においては、シリコン層１３４が形成されたシリコン基板１４上に、第１実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ６２及びＰＭＯＳトランジスタ６６が形成されている。
【０１８０】
本実施形態による半導体装置のように、周辺回路領域１２におけるシリコン基板１４の表面にエピタキシャル成長したシリコン層１３４により、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４の表面に段差を形成してもよい。
【０１８１】
次に、本実施形態による半導体装置の製造方法について図５３乃至５９を用いて説明する。
【０１８２】
まず、ｎ型ディープウェル２６及びｐ型ウェル２８が形成されたシリコン基板１４上に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜１３６を堆積する（図５３（ａ）参照）。
【０１８３】
次いで、フォトリソグラフィーにより、周辺回路領域１２を露出し、フラッシュメモリセル領域１０を覆うフォトレジスト膜１３８を形成する（図５３（ｂ）参照）。
【０１８４】
次いで、例えばウェットエッチングにより、フォトレジスト膜１３８をマスクとしてシリコン酸化膜１３６をエッチングし、周辺回路領域１２におけるシリコン酸化膜１３６を除去する。
【０１８５】
次いで、例えばアッシングにより、フォトレジスト膜１３８を除去する（図５４（ａ）参照）。
【０１８６】
次いで、シリコン基板１４に対して所定の表面処理を行い、シリコン基板１４の表面を清浄化する。
【０１８７】
次いで、例えばＣＶＤ法により、シリコン酸化膜１３６をマスクとして、周辺回路領域１２におけるシリコン基板１４の表面に、例えば膜厚７０ｎｍのシリコン層を選択的にエピタキシャル成長する（図５４（ｂ）参照）。
【０１８８】
次いで、例えばウェットエッチングにより、シリコン酸化膜１３６をエッチングし、フラッシュメモリセル領域１０におけるシリコン酸化膜１３６を除去する（図５５（ａ）参照）。
【０１８９】
次いで、周辺回路領域１２における表面にシリコン層１３４がエピタキシャル成長したシリコン基板１４上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜３０を成長する（図５５（ｂ）参照）。このシリコン酸化膜３０は、フラッシュメモリセル４６のトンネル酸化膜として用いられるものである。
【０１９０】
次いで、シリコン酸化膜３０上に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのドープトアモルファスシリコン膜３４を堆積する（図５６（ａ）参照）。このドープトアモルファスシリコン膜３４は、フラッシュメモリセル４６のフローティングゲート３２の主要部として用いられるものである。
【０１９１】
次いで、フォトリソグラフィーにより、ドープトアモルファスシリコン膜３４上に、フラッシュメモリセル領域１０を覆い、周辺回路領域１２を露出するフォトレジスト膜９６を形成する。
【０１９２】
次いで、フォトレジスト膜９６をマスクとして、例えばドライエッチングにより、ドープトアモルファスシリコン膜３４をエッチングし、フラッシュメモリセル領域１０以外のドープトアモルファスシリコン膜３４を除去する（図５６（ｂ）参照）。
【０１９３】
次いで、フォトレジスト膜９６をマスクとして、シリコン酸化膜３０をエッチングする。
【０１９４】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【０１９５】
次いで、例えば１０ｎｍ相当の熱酸化を行い、シリコン層１３４上及びドープトアモルファスシリコン膜３４上に、犠牲酸化膜としてシリコン酸化膜９８を成長する。
【０１９６】
次いで、シリコン酸化膜９８上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１００を堆積する（図５７（ａ）参照）。
【０１９７】
次いで、フォトリソグラフィーにより、シリコン窒化膜１００上に、素子分離のための溝１８、２２、２４の形成予定領域を露出する開口部１０２ａ、１０２ｂ、１０２ｃを有するフォトレジスト膜１０４を形成する（図５７（ｂ）参照）。周辺回路領域１２におけるシリコン層１３４が形成されたシリコン基板１４の上面の高さと、フラッシュメモリセル１０におけるドープトアモルファスシリコン膜３４の上面の高さとがほぼ等しく設定されているため、フォトリソグラフィーによりフォトレジスト膜１０４を露光する際に、極めて高精度な露光を行うことが可能となる。これにより、周辺回路領域１２におけるシリコン基板１４と、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４とを高精度にパターニングすることができ、ひいては、微細なメモリセルを有する半導体装置を提供することが可能となる。
【０１９８】
次いで、フォトレジスト膜１０４をマスクとして、例えばドライエッチングによりシリコン窒化膜１００をエッチングし、シリコン窒化膜１００に、素子分離のための溝１８、２２、２４の形成予定領域を露出する開口部１０６ａ、１０６ｂ、１０６ｃを形成する（図５８（ａ）参照）。
【０１９９】
次いで、フォトレジスト膜１０４及びシリコン窒化膜１００をマスクとして、例えばドライエッチングにより、開口部１０６ａ、１０６ｂ内に露出するシリコン酸化膜９８、ドープトアモルファスシリコン膜３４、シリコン酸化膜３０、及びシリコン基板１４をエッチングするとともに、開口部１０６ｃに露出するシリコン酸化膜９８、及びシリコン層１３４がエピタキシャル成長したシリコン基板１４をそれぞれエッチングする（図５８（ｂ）、図５９（ａ）、図５９（ｂ）参照）。これにより、フラッシュメモリセル領域１０に素子分離のための溝１８、２２を形成するとともに、周辺回路領域１２に素子分離のための溝２４を形成する（図５９（ｂ）参照）。この際、エッチング条件には、シリコン層（ドープトアモルファスシリコン膜３４、シリコン基板１４、シリコン層１３４）のシリコン酸化膜に対する選択比が例えば１０となる条件を用いる。
【０２００】
ここで、シリコン酸化膜９８がエッチングにより除去された後、溝２４の形成予定領域を露出する開口部１０６ｃ内においては、シリコン層（シリコン層１３４がエピタキシャル成長したシリコン基板１４）のみがエッチングされる。これに対し、溝１８、２２の形成予定領域を露出する開口部１０６ａ、１０６ｂ内においては、ドープトアモルファスシリコン膜３４下にシリコン酸化膜３０が存在している。このシリコン層とエッチング特性が異なるシリコン酸化膜３０のために、開口部１０６ａ、１０６ｂ内におけるエッチングの進行は、開口部１０６ｃ内におけるエッチングの進行と比較して遅くなる。これにより、溝１８、２２は、溝２４と比較して浅く形成される。
【０２０１】
具体的には、まず、開口部１０６ａ、１０６ｂ内においてドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｃ内においては、エッチングされたドープトアモルファスシリコン膜３４の膜厚と同等の深さの分だけ、シリコン基板１４表面のシリコン層１３４がエッチングされ、シリコン層１３４に溝２４が形成される（図５８（ｂ）参照）。例えば、開口部１０６ａ、１０６ｂ内において膜厚６０ｎｍのドープトアモルファスシリコン膜３４がエッチングされるのに対して、開口部１０６ｃ内においては６０ｎｍの深さの分だけシリコン層１３４がエッチングされ、シリコン層１３４に深さ６０ｎｍの溝２４が形成される。
【０２０２】
図５８（ｂ）は、開口部１０６ａ内にシリコン酸化膜３０が露出するまでエッチングが進行した状態を示している。
【０２０３】
この後、エッチングを更に進行させると、開口部１０６ａ、１０６ｂ内においてシリコン酸化膜３０が比較的遅い速度でエッチングされるのに対して、開口部１０６ｃ内においては、シリコン層１３４がエピタキシャル成長したシリコン基板１４が比較的速い速度でエッチングされる（図５９（ａ）参照）。例えば、シリコン層のシリコン酸化膜に対する選択比が１０となるエッチング条件を用いた場合、開口部１０６ａ、１０６ｂ内において膜厚１０ｎｍのシリコン酸化膜３０がエッチングされるのに対して、開口部１０６ｃ内においては、１００ｎｍの深さの分だけ、シリコン層１３４がエピタキシャル成長したシリコン基板１４が更にエッチングされ、溝２４の深さは合計１６０ｎｍとなる。
【０２０４】
図５９（ａ）は、開口部１０６ａ内にシリコン基板１４が露出するまでエッチングが進行した状態を示している。
【０２０５】
この後、エッチングを更に進行させると、開口部１０６ａ、１０６ｂ内及び開口部１０６ｃ内において、ほぼ同じ速度でエッチングが更に進行する（図５９（ｂ）参照）。例えば、開口部１０６ａ、１０６ｂ内において１４０ｎｍの深さの分だけシリコン基板１４がエッチングされるのに対して、開口部１０６ｃ内においても、１４０ｎｍの深さの分だけ、シリコン層１３４がエピタキシャル成長したシリコン基板１４が更にエッチングされ、溝２４の深さは合計３００ｎｍとなる。こうして、開口部１０６ａ、１０６ｂ内におけるシリコン基板１４に深さ１４０ｎｍの溝１８が形成されるのに対して、開口部１０６ｃ内におけるシリコン層１３４がエピタキシャル成長したシリコン基板１４には溝１８よりも深い深さ３００ｎｍの溝２４が形成される。
【０２０６】
上述のように素子分離のための溝１８、２２、２４が形成される間、フラッシュメモリセル領域１０においては、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４及びシリコン酸化膜３０がパターニングされる。すなわち、本実施形態による半導体装置の製造方法は、第１実施形態による半導体装置の製造方法と同様に、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に、自己整合的に溝１８を形成する。このように、フローティングゲート３２を構成するドープトアモルファスシリコン膜３４をパターニングする際に溝１８をも形成するため、高精度なパターンの重ね合わせを要することなく溝１８を形成することができる。このため、本実施形態によれば、メモリセルの微細化に容易に対応することができる。
【０２０７】
次いで、例えばアッシングにより、フォトレジスト膜１０４を除去する。
【０２０８】
以後の工程は、図１８乃至図４１に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０２０９】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２１０】
例えば、上記実施形態では、ケミカルドライエッチングによりシリコン基板１４をエッチングし、又はシリコン基板１４の表層部を酸化して形成したシリコン酸化膜１３２を除去することにより、シリコン基板１４の表層部を除去して表面に段差を形成する場合を例に説明したが、表面に段差を形成するためのシリコン基板１４の表層部を除去する方法はこれらに限定されるものではない。例えば、ウェットエッチングによりシリコン基板１４をエッチングし、シリコン基板１４の表面に段差を形成してもよい。
【０２１１】
また、上記実施形態では、フラッシュメモリセル領域１０におけるシリコン基板１４の表面が周辺回路領域１２におけるシリコン基板１４の表面よりも低くなるようにシリコン基板１４に段差を形成する場合を例に説明したが、デバイスパターンのサイズ、プロセス余裕度等によっては、このような段差をシリコン基板１４の表面に形成しなくてもよい。
【０２１２】
また、上記実施形態では、フローティングゲート３２を、主要部３４と側壁部３６とから構成する場合を例に説明したが、側壁部３６を形成せずに、主要部３４のみからフローティングゲート３２を構成してもよい。
【０２１３】
以上詳述したように、本発明の特徴をまとめると以下のようになる。
【０２１４】
（付記１）
第１の領域の表面が第２の領域の表面よりも低くなるように表面に段差が形成された半導体基板と、
前記第１の領域における前記半導体基板に形成された第１の溝に形成された第１の素子分離領域と、
前記第２の領域における前記半導体基板に形成され、前記第１の溝よりも深い第２の溝に形成された第２の素子分離領域と、
前記第１の素子分離領域により画定された第１の素子領域上に第１の絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に第２の絶縁膜を介して形成されたコントロールゲートとを有するメモリセルと、
前記第２の素子分離領域により画定された第２の素子領域上に形成されたトランジスタと
を有することを特徴とする半導体装置。
【０２１５】
（付記２）
付記１記載の半導体装置において、
前記第１の領域における前記半導体基板の表層部が除去されている
ことを特徴とする半導体装置。
【０２１６】
（付記３）
付記１記載の半導体装置において、
前記第２の領域に形成された半導体層により、前記半導体基板の表面に段差が形成されている
ことを特徴とする半導体装置。
【０２１７】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記フローティングゲートの上面の高さと前記第２の領域における前記半導体基板の上面の高さとがほぼ等しい
ことを特徴とする半導体装置。
【０２１８】
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記フローティングゲートは、前記第１の絶縁膜を介して前記半導体基板上に形成された主要部と、前記主要部の側壁部分に形成された側壁部とを有する
ことを特徴とする半導体装置。
【０２１９】
（付記６）
第１の領域における半導体基板上に、前記半導体基板とエッチング特性の異なる第１の絶縁膜を介して、フローティングゲートとなる第１の導電膜を形成する工程と、
前記第１の導電膜上及び第２の領域における前記半導体基板上に、前記第１の領域内に第１の開口部が形成され、前記第２の領域内に第２の開口部を形成されたマスクを形成する工程と、
前記第１の開口部内に露出する前記第１の導電膜と前記第１の絶縁膜と前記半導体基板とをエッチングするとともに、前記第２の開口部内に露出する前記半導体基板をエッチングすることにより、前記第１の領域における前記半導体基板に第１の溝を形成するとともに、前記第２の領域における前記半導体基板に前記第１の溝よりも深い第２の溝を形成する工程と、
前記第１の溝に、第１の素子領域を画定する第１の素子分離領域を形成するとともに、前記第２の溝に、第２の素子領域を画定する第２の素子分離領域を形成する工程と、
前記フローティングゲート上に第２の絶縁膜を介してコントロールゲートを形成するとともに、前記第２の素子領域上にトランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２２０】
（付記７）
付記６記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の前に、前記半導体基板の表面に、第１の領域における表面が第２の領域における表面よりも低くなるように段差を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２２１】
（付記８）
付記７記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第１の領域における前記半導体基板の表層部を選択的にエッチングすることにより、前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【０２２２】
（付記９）
付記７記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第１の領域における前記半導体基板の表層部を選択的に酸化して酸化膜を形成し、前記酸化膜を除去することにより前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【０２２３】
（付記１０）
付記７記載の半導体装置の製造方法において、
前記半導体基板の表面に段差を形成する工程では、前記第２の領域における前記半導体基板の表面に半導体層を選択的に成長することにより、前記半導体基板の表面に段差を形成する
ことを特徴とする半導体装置の製造方法。
【０２２４】
（付記１１）
付記７乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程では、前記第２の領域における前記半導体基板の上面の高さと、前記第１の領域における前記第１の導電膜の高さとがほぼ等しくなるように、前記第１の導電膜を形成する
ことを特徴とする半導体装置の製造方法。
【０２２５】
（付記１２）
付記６乃至１１のいずれかに記載の半導体装置の製造方法において、
前記第１の素子分離領域及び前記第２の素子分離領域を形成する工程の後、前記コントロールゲートを形成する工程の前に、前記フローティングゲートの側壁部分に、第２の導電膜よりなる側壁部を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２２６】
（付記１３）
付記１２記載の半導体装置の製造方法において、
前記側壁部を形成する工程では、互いに隣接する複数の前記フローティングゲート間に前記第２の導電膜を埋め込み、前記第２の導電膜をエッチングすることにより前記フローティングゲートの側壁部分に前記第２の導電膜を選択的に残存させる
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０２２７】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その６）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その７）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その８）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その９）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１０）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１１）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１２）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１３）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１４）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１５）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１６）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１７）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１８）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その１９）である。
【図２１】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２０）である。
【図２２】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２１）である。
【図２３】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２２）である。
【図２４】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２３）である。
【図２５】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２４）である。
【図２６】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２５）である。
【図２７】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２６）である。
【図２８】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２７）である。
【図２９】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２８）である。
【図３０】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その２９）である。
【図３１】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３０）である。
【図３２】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３１）である。
【図３３】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３２）である。
【図３４】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３３）である。
【図３５】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３４）である。
【図３６】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３５）である。
【図３７】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３６）である。
【図３８】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３７）である。
【図３９】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３８）である。
【図４０】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その３９）である。
【図４１】本発明の第１実施形態による半導体装置の製造方法を示す工程図（その４０）である。
【図４２】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その１）である。
【図４３】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その２）である。
【図４４】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その３）である。
【図４５】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その４）である。
【図４６】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その５）である。
【図４７】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その６）である。
【図４８】シリコン基板の表面に段差を形成しない場合の不都合を説明する工程断面図（その７）である。
【図４９】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図５０】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図５１】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。
【図５２】本発明の第２実施形態による半導体装置の構造を示す概略図である。
【図５３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図５８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図５９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【符号の説明】
【０２２８】
１０…フラッシュメモリセル領域
１２…周辺回路領域
１２ｎ…ＮＭＯＳトランジスタ領域
１２ｐ…ＰＭＯＳトランジスタ領域
１４…シリコン基板
１６…段差部
１８…溝
２０ａ、２０ｂ、２０ｃ…素子分離領域
２２…溝
２４…溝
２６…ｎ型ディープウェル
２８…ｐ型ウェル
３０…トンネル酸化膜
３２…フローティングゲート
３４…フローティングゲートの主要部
３６…フローティングゲートの側壁部
３８…ＯＮＯ膜
４０…コントロールゲート
４２…ソース／ドレイン領域
４２ａ…ＬＤＤ領域
４４…サイドウォール絶縁膜
４６…フラッシュメモリセル
４８…ｎ型ディープウェル
５０…ｐ型ウェル
５２…ｎ型ウェル
５４…ゲート絶縁膜
５６…ゲート電極
５８…ソース／ドレイン領域
５８ａ…ＬＤＤ領域
６０…サイドウォール絶縁膜
６２…ＮＭＯＳトランジスタ
６４…ソース／ドレイン領域
６４ａ…ＬＤＤ領域
６６…ＰＭＯＳトランジスタ
６８…シリサイド膜
７０…層間絶縁膜
７２、７４…コンタクトホール
７６、７８…電極プラグ
８０、８２、８４…コンタクトホール
８６、８８、９０…電極プラグ
９２…シリコン酸化膜
９４…フォトレジスト膜
９６…フォトレジスト膜
９８…シリコン酸化膜
１００…シリコン窒化膜
１０２ａ、１０２ｂ、１０２ｃ…開口部
１０４…フォトレジスト膜
１０６ａ、１０６ｂ、１０６ｃ…開口部
１０８…フォトレジスト膜
１１０…シリコン酸化膜
１１２…シリコン窒化膜
１１４…シリコン酸化膜
１１６…フォトレジスト膜
１１８…フォトレジスト膜
１２０…フォトレジスト膜
１２２…フォトレジスト膜
１２４…フォトレジスト膜
１２６…ポリシリコン膜
１２８…シリコン窒化膜
１３０…フォトレジスト膜
１３２…シリコン酸化膜
１３４…シリコン層
１３６…シリコン酸化膜
１３８…フォトレジスト膜
【図１】
2006310725.tif 000003
【図２】
2006310725.tif 000004
【図３】
2006310725.tif 000005
【図４】
2006310725.tif 000006
【図５】
2006310725.tif 000007
【図６】
2006310725.tif 000008
【図７】
2006310725.tif 000009
【図８】
2006310725.tif 000010
【図９】
2006310725.tif 000011
【図１０】
2006310725.tif 000012
【図１１】
2006310725.tif 000013
【図１２】
2006310725.tif 000014
【図１３】
2006310725.tif 000015
【図１４】
2006310725.tif 000016
【図１５】
2006310725.tif 000017
【図１６】
2006310725.tif 000018
【図１７】
2006310725.tif 000019
【図１８】
2006310725.tif 000020
【図１９】
2006310725.tif 000021
【図２０】
2006310725.tif 000022
【図２１】
2006310725.tif 000023
【図２２】
2006310725.tif 000024
【図２３】
2006310725.tif 000025
【図２４】
2006310725.tif 000026
【図２５】
2006310725.tif 000027
【図２６】
2006310725.tif 000028
【図２７】
2006310725.tif 000029
【図２８】
2006310725.tif 000030
【図２９】
2006310725.tif 000031
【図３０】
2006310725.tif 000032
【図３１】
2006310725.tif 000033
【図３２】
2006310725.tif 000034
【図３３】
2006310725.tif 000035
【図３４】
2006310725.tif 000036
【図３５】
2006310725.tif 000037
【図３６】
2006310725.tif 000038
【図３７】
2006310725.tif 000039
【図３８】
2006310725.tif 000040
【図３９】
2006310725.tif 000041
【図４０】
2006310725.tif 000042
【図４１】
2006310725.tif 000043
【図４２】
2006310725.tif 000044
【図４３】
2006310725.tif 000045
【図４４】
2006310725.tif 000046
【図４５】
2006310725.tif 000047
【図４６】
2006310725.tif 000048
【図４７】
2006310725.tif 000049
【図４８】
2006310725.tif 000050
【図４９】
2006310725.tif 000051
【図５０】
2006310725.tif 000052
【図５１】
2006310725.tif 000053
【図５２】
2006310725.tif 000054
【図５３】
2006310725.tif 000055
【図５４】
2006310725.tif 000056
【図５５】
2006310725.tif 000057
【図５６】
2006310725.tif 000058
【図５７】
2006310725.tif 000059
【図５８】
2006310725.tif 000060
【図５９】
2006310725.tif 000061