(57)【要約】【課題】帰還容量の増大や、耐圧とオン抵抗のトレードオフの悪化を招くことなく、ゲート電極に低抵抗の配線を接続してゲート抵抗を低減すること。【解決手段】ｎ+ソース領域４とｎドリフト領域５との間のｐベース領域の表面上にゲート絶縁膜を介してゲート電極１が設けられたＭＩＳ型半導体装置において、ｎ+ソース領域４、ｎドリフト領域５およびゲート電極１を上から見たときのゲート電極１の所々に、ｎドリフト領域５側には幅が広がらずに、ｎ+ソース領域４側に幅が広がった複数の拡幅部２を設ける。そして、この拡幅部２において接続部３を介して、ゲート電極１を、ゲート電極１よりシート抵抗の低い材料よりなる配線に接続することによって、帰還容量として寄与するゲート−ドレイン間容量を増やしたり、耐圧とオン抵抗のトレードオフの悪化を招いたりすることなく、ゲート抵抗を低減する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型のソース領域と第１導電型ドリフト領域との間の第２導電型のベース領域の表面上に絶縁膜を介してゲート電極が設けられたＭＩＳ型半導体装置において、
前記ソース領域、前記ドリフト領域および前記ゲート電極を上から見たときに、前記ゲート電極は、前記ドリフト領域側には幅が広がらずに、前記ソース領域側に幅が広がった複数の拡幅部を有し、該拡幅部において接続部を介して、前記ゲート電極よりシート抵抗の低い材料よりなる配線に接続していることを特徴とするＭＩＳ型半導体装置。
【請求項２】
前記ゲート電極を上から見たときに、前記拡幅部は、複数箇所で折れ曲がる前記ゲート電極の角部に設けられていることを特徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項３】
前記拡幅部は、隣り合う複数の前記ゲート電極により共有されていることを特徴とする請求項１または２に記載のＭＩＳ型半導体装置。
【請求項４】
前記ゲート電極を上から見たときに、前記ゲート電極の、前記拡幅部に連なる部分は、前記拡幅部から離れた部分よりも狭くなっていることを特徴とする請求項１〜３のいずれか一つに記載のＭＩＳ型半導体装置。
【請求項５】
前記拡幅部の下に設けられた絶縁膜は、前記ゲート電極の、前記拡幅部以外の部分の下に設けられた絶縁膜よりも厚いことを特徴とする請求項１〜４のいずれか一つに記載のＭＩＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、金属（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）よりなる絶縁ゲート構造を有するＭＩＳ型半導体装置に関し、特に低オン抵抗と高速スイッチングの両特性が要求されるパワーＭＯＳＦＥＴ（金属−酸化膜−半導体よりなる絶縁ゲート構造を有する電界効果トランジスタ）に代表されるＭＩＳ型半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳ型半導体装置において、スイッチング特性の高速化を図るためには、帰還容量を低減する必要がある。例えば横型のＭＯＳＦＥＴを作製する際には、ゲート電極をイオン注入マスクの一部に用いてイオン注入を行い、自己整合的にドリフト領域を形成している。このようにすることによって、ゲート電極とドリフト領域とが重なる部分の面積を極力小さくし、ゲート酸化膜容量がゲート−ドレイン間容量、すなわち帰還容量として寄与するのを抑制している。
【０００３】
また、スイッチング特性をより高速化にするためには、ゲート抵抗を低減することも重要である。通常の半導体装置では、ゲート電極として多結晶半導体が用いられることが多い。しかし、帰還容量が十分に低いと、ＣＲ時定数におよぼすゲート抵抗の影響を無視することはできない。そこで、多結晶半導体よりなるゲート電極の上に、多結晶半導体よりも抵抗率の低い金属補助配線を縦横に張り巡らせ、この金属補助配線にゲート電極を接続することによって、実質的にゲート抵抗を低減させるようにした半導体装置が公知である。
【０００４】
このような構造を有する低オン抵抗の半導体装置では、チャネル抵抗を小さくするために多結晶半導体のゲート電極が微細化されている。そのため、製造工程上、ゲート電極全体に金属補助配線を接続することは困難である。従って、従来技術にあっては、図１０および図１１に示すように、ゲート電極１の一部に幅の広い拡幅部２を設け、その拡幅部２に接続部３（×印で示す）を設け、この接続部３を介してゲート電極１と、その上に張り巡らされた金属補助配線（図には現れていない）とを接続している（例えば、特許文献１参照。）。
【０００５】
また、高周波信号用デバイスに用いられるＭＯＳＦＥＴにおいて、良好な高周波特性を得るために、ゲート抵抗やゲート−ソース間容量を低減させたものが公知である。例えば、リング状ゲートの内外にドレイン領域およびソース領域をそれぞれ設け、さらに、ゲート電極から引き出されて素子分離上まで延びるゲート引き出し配線を設け、このゲート引き出し配線の数および形状によって定まるゲート抵抗およびゲート−ソース間容量ができるだけ良好な高周波特性を与えるように構成することが提案されている（例えば、特許文献２参照。）。
【０００６】
【特許文献１】特許第２９２４５２０号公報
【特許文献２】特開平１０−２１４９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１０および図１１に示すように、ゲート電極１の一部を単純に拡幅したパターンでは、ソース領域４とドリフト領域５の両方にゲート電極１が張り出すため、次の２つの問題を生じる。第１の問題は、ゲート電極１とドリフト領域５とが重なる部分が増えるため、ゲート−ドレイン間容量（帰還容量）が増大し、高速スイッチング特性が損なわれるということである。第２の問題は、拡幅部２ではドリフト領域５の長さが短くなるため、空乏層が広がる範囲が小さくなり、その分、素子耐圧が低下するということである。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、帰還容量の増大や、耐圧とオン抵抗のトレードオフの悪化を招くことなく、ゲート電極に低抵抗の配線を接続してゲート抵抗の低減を図り、それによって、低オン抵抗であり、かつ高速スイッチング特性に優れたＭＩＳ型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかるＭＩＳ型半導体装置は、第１導電型のソース領域と第１導電型ドリフト領域との間の第２導電型のベース領域の表面上に絶縁膜を介してゲート電極が設けられたＭＩＳ型半導体装置において、前記ソース領域、前記ドリフト領域および前記ゲート電極を上から見たときに、前記ゲート電極は、前記ドリフト領域側には幅が広がらずに、前記ソース領域側に幅が広がった複数の拡幅部を有し、該拡幅部において接続部を介して、前記ゲート電極よりシート抵抗の低い材料よりなる配線に接続していることを特徴とする。
【００１０】
この請求項１の発明によれば、ゲート電極に拡幅部が設けられているので、この拡幅部においてゲート電極とその上の低抵抗配線とを接続することができる。また、ゲート電極の拡幅部がドリフト領域側に広がっていないので、帰還容量として寄与するゲート−ドレイン間容量を増やさずに済む。
【００１１】
また、請求項２の発明にかかるＭＩＳ型半導体装置は、請求項１に記載の発明において、前記ゲート電極を上から見たときに、前記拡幅部は、複数箇所で折れ曲がる前記ゲート電極の角部に設けられていることを特徴とする。
【００１２】
この請求項２の発明によれば、ゲート電極の角部では、ソース領域からドリフト領域に向かってチャネル面積が先細りになるため、角部以外の部分に比べてオン電流が流れにくいので、拡幅部によってソース領域が削られても、オン抵抗への影響は小さい。
【００１３】
また、請求項３の発明にかかるＭＩＳ型半導体装置は、請求項１または２に記載の発明において、前記拡幅部は、隣り合う複数の前記ゲート電極により共有されていることを特徴とする。
【００１４】
この請求項３の発明によれば、拡幅部を共有しない場合と比べて、拡幅部によって削られるソース領域が少なくなるので、オン抵抗への影響が小さい。
【００１５】
また、請求項４の発明にかかるＭＩＳ型半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記ゲート電極を上から見たときに、前記ゲート電極の、前記拡幅部に連なる部分は、前記拡幅部から離れた部分よりも狭くなっていることを特徴とする。
【００１６】
この請求項４の発明によれば、拡幅部をゲート電極の一部として島状に設ける場合に、拡幅部に連なる部分によって削られるソース領域が少なくなるので、オン抵抗への影響が小さい。
【００１７】
また、請求項５の発明にかかるＭＩＳ型半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記拡幅部の下に設けられた絶縁膜は、前記ゲート電極の、前記拡幅部以外の部分の下に設けられた絶縁膜よりも厚いことを特徴とする。
【００１８】
この請求項５の発明によれば、ゲート−ソース間容量が低減されるとともに、長期的な絶縁信頼性が高くなる。
【発明の効果】
【００１９】
本発明にかかるＭＩＳ型半導体装置によれば、帰還容量として寄与するゲート−ドレイン間容量の増大や、耐圧とオン抵抗のトレードオフの悪化を招くことなく、ゲート抵抗を低減することができるので、低オン抵抗であり、かつ高速スイッチング特性に優れたＭＩＳ型半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照して、この発明にかかるＭＩＳ型半導体装置の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した領域は、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す+または-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての添付図面において同様の構成については同一の符号を付し、重複する説明を省略する。
【００２１】
実施の形態１．
図１は、本発明の実施の形態１にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。図１において、符号１はゲート電極であり、符号２はゲート電極１の拡幅部である。符号３は、ゲート電極１と、その上の低抵抗配線との接続部である。符号４はｎ+ソース領域であり、符号５はｎドリフト領域である。符号６はｎ+ドレイン領域であり、符号７はソース電極であり、符号８はドレイン電極である。
【００２２】
なお、図１では、ゲート電極１および拡幅部２の形状を明確に示すため、低抵抗配線と、この低抵抗配線のすぐ下の層間絶縁膜は省略されている（図３、図４、図７および図９においても同様である）。
【００２３】
図１に示すように、ゲート電極１、ソース電極７およびドレイン電極８は、互いに平行なストライプ状に形成されている。拡幅部２は、直線状に延びるゲート電極１の所々で、ソース領域４側に張り出して設けられており、ｎドリフト領域５側には張り出していない。それによって、帰還容量に寄与するゲート−ドレイン間容量が低減されている。
【００２４】
また、図には現れていないが、低抵抗配線は、層間絶縁膜を介してゲート電極１上に縦横に張り巡らされている。低抵抗配線は、多結晶半導体でできたゲート電極１よりもシート抵抗の低い配線材料、例えば金属でできている。この低抵抗配線とゲート電極１とが、拡幅部２において接続部３を介して接続されており、それによって、ゲート抵抗が低減されている。
【００２５】
また、図２は、図１においてソース電極７から拡幅部２およびゲート電極１を横切って、ドレイン電極８に至る切断線Ｂ−Ｂ’における断面構成を示す図である。図２において、符号９はｐベース領域であり、符号１０はｐ+コンタクト領域である。符号１１はゲート絶縁膜であり、符号１２はｐ-半導体基板である。なお、図２では、ゲート電極１および拡幅部２上の低抵抗配線と、この低抵抗配線のすぐ下の層間絶縁膜は省略されている（図５、図６および図８においても同様である）。
【００２６】
図２に示すように、ｐベース領域９は、ｐ-半導体基板１２上に設けられている。ｎ+ソース領域４とｎドリフト領域５は、ｐベース領域９の表面層に選択的に設けられており、互いに離れている。ｐベース領域９の、ｎ+ソース領域４とｎドリフト領域５の間の部分の表面上には、ゲート絶縁膜１１を介してゲート電極１が設けられている。
【００２７】
ｎ+ドレイン領域６は、ｎドリフト領域５に接してｎ+ソース領域４の反対側に設けられている。ｐ+コンタクト領域１０は、ｎ+ソース領域４に接してｎドリフト領域５の反対側に設けられている。ソース電極７は、ｎ+ソース領域４とｐ+コンタクト領域１０に接している。ドレイン電極８は、ｎ+ドレイン領域６に接している。
【００２８】
実施の形態１の構成（以下、実施例とする）と、図１０および図１１に示す従来の構成（以下、従来例とする）とで電気的な特性を比較すると、以下のようになる。例えば、実施例および従来例のいずれも、ソース電極７のドレイン電極８側の端部から、ｎドリフト領域５とｎ+ドレイン領域６との境界までの距離を３μｍとし、拡幅部２におけるゲート電極１の幅を１．６μｍとし、拡幅部２以外の部分におけるゲート電極１の幅を１μｍとする。また、ゲート電極１と低抵抗配線との接続間隔を５μｍとする。
【００２９】
実施例では、拡幅部２のｎ+ソース領域４側への張り出し量は０．６μｍであり、ｎドリフト領域５側への張り出し量はゼロである。従って、拡幅部２を設けたことによるゲート−ドレイン間容量の増大はない。それに対して、従来例では、拡幅部２がｎ+ソース領域４側とｎドリフト領域５側にそれぞれ０．３μｍずつ張り出しているとする。その場合、拡幅部２のｎドリフト領域５側への張り出しによって、ゲート−ドレイン間容量は、１２％（＝（０．３μｍ×２）／５μｍ×１００）の増大となる。従って、本実施の形態によれば、従来例のゲート−ドレイン間容量、すなわち帰還容量の増大分をなくすことができる。
【００３０】
また、実施例では、ｎドリフト領域５の長さは１μｍとなる。それに対して、従来例では、拡幅部２が設けられた箇所のｎドリフト領域５の長さは０．７μｍである。ｎドリフト領域５の長さが異なると、ｎドリフト領域５の不純物濃度が同じでも、ｎドリフト領域５の長さに応じて空乏層の広がる範囲が限られるので、耐圧が異なる。
【００３１】
例えば、ｎドリフト領域５の長さが１μｍであれば、３９Ｖの耐圧を確保することができるが、ｎドリフト領域５の長さが０．７μｍになると、耐圧は３４Ｖまで低下する。従って、従来例のように、拡幅部２が設けられた箇所では、それ以外のところと比べて耐圧が低くなり、そのようなところにはアバランシェ電流も集中するため、素子が壊れやすい。本実施の形態によれば、この問題を回避して安定的に耐圧を確保することが可能となる。
【００３２】
実施の形態２．
図３は、本発明の実施の形態２にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。図３に示すように、実施の形態２は、ゲート電極１が折れ曲がっており、ゲート電極１が、ｎ+ソース領域４を外側とし、ｎドリフト領域５を内側として折れ曲がっている角部１３に、拡幅部２をｎ+ソース領域４側にのみ張り出すように設けたものである。
【００３３】
ゲート電極１がｎ+ソース領域４側に張り出すところでは、ｎ+ソース領域４が削られてしまい、またチャネルも長くなるので、オン電流が流れにくい。そもそもゲート電極１の、ｎ+ソース領域４が外側となる角部１３では、ｎ+ソース領域４からｎドリフト領域５に向かってチャネル面積が先細りとなり、ゲート電極１の直線状の部分１４に比べて、オン電流が流れにくいので、実施の形態２のように、ゲート電極１の角部１３に拡幅部２を設けることによって、オン抵抗に与える影響を小さくすることができる。
【００３４】
実施の形態３．
図４は、本発明の実施の形態３にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。図４に示すように、実施の形態３は、隣り合う２本のゲート電極１の間に拡幅部２を島状に設け、２本のゲート電極１と拡幅部２とをそれぞれゲート電極１の、拡幅部２に連なる部分（以下、橋渡し部とする）１５により接続することによって、一つの拡幅部２を２本のゲート電極１で共有するようにしたものである。
【００３５】
ゲート抵抗を低減するためには、ゲート電極１と低抵抗配線とをできるだけ多くの箇所で接続するのが望ましい。しかし、接続箇所を増やすと拡幅部２が増えることになり、その分、ｎ+ソース領域４が狭められてしまうため、ソース電極７を設けることが困難になる。そこで、実施の形態３のように、複数のゲート電極１が同じ拡幅部２を共有することによって、ｎ+ソース領域４側に十分なスペースを確保することができる。
【００３６】
また、橋渡し部１５は、オン電流があまり流れない無効領域となる。従って、実施の形態３では、橋渡し部１５を、低抵抗配線との接続に必要なだけの面積を確保して、本来のゲート電極１の幅よりも狭くしている。このようにすると、チャネルが形成されるところの近くで、ｎ+ソース領域４が大幅に削られるのを避けることができる。
【００３７】
また、橋渡し部１５が十分に細いので、ゲート電極１（拡幅部２および橋渡し部１５を含む）をイオン注入マスクの一部に用いてイオン注入を行い、注入不純物の熱拡散を行なうことによって、図５に示すように、橋渡し部１５の下にもｎ+ソース領域４を形成することができる。図５は、図４において橋渡し部１５を横切る切断線Ｃ−Ｃ’における断面構成を示す図である。
【００３８】
さらに、実施の形態３では、拡幅部２の直下にチャネルが形成される必要がないので、図６に示すように、拡幅部２のすぐ下の絶縁膜１６を厚くすることができる。それによって、ゲート−ソース間容量を低減することができ、更に、長期的な絶縁信頼性が向上する。図６は、図４において拡幅部２およびゲート電極１（橋渡し部１５以外の部分）を横切って、ドレイン電極８に至る切断線Ｄ−Ｄ’における断面構成を示す図である。
【００３９】
実施の形態４．
図７は、本発明の実施の形態４にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。図７に示すように、実施の形態４は、平面形状が例えば六角形状のセルを規則的に配置し、各セルでは、ゲート電極１の、例えば六角形のリング状をした部分の内側にｎドリフト領域５を設け、外側にｎ+ソース領域４を設けたものである。そして、各セルのゲート電極１のリング状部分は、隣り合うセルのゲート電極１のリング状部分と、ゲート電極１の、例えば略三角形状をした島状の拡幅部２により接続されている。
【００４０】
上記実施の形態１〜３と同様に、ゲート電極１とその上の低抵抗配線とは、拡幅部２において接続部３を介して接続されている。また、各セルにおいて、ｎドリフト領域５の内側には、多結晶半導体領域１７が設けられている。
【００４１】
図８は、図７においてソース電極７およびゲート電極１（拡幅部２以外の部分）を横切って、セル内の多結晶半導体領域１７に至る切断線Ｅ−Ｅ’における断面構成を示す図である。図８に示すように、実施の形態４は縦型のＭＩＳ型半導体装置であり、ドレイン電極８が基板裏面に設けられている。そして、ｐベース領域９の下は、ｐ-半導体基板１２ではなく、ｎ+ドレイン領域１８となっている。
【００４２】
前記多結晶半導体領域１７は、基板表面から基板裏面側のｎ+ドレイン領域１８に至るトレンチ内に埋め込まれており、この多結晶半導体領域１７の側面に沿って設けられたｎ+ドレイン領域６を介して、ｎドリフト領域５と基板裏面側のｎ+ドレイン領域１８とが接続されている。実施の形態４は、縦型のＭＩＳ型半導体装置であっても、ｎドリフト領域５の少なくとも一部が半導体表面に露出する構成のものであれは、有効である。
【００４３】
実施の形態５．
図９は、本発明の実施の形態５にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。図９に示すように、実施の形態５は、実施の形態４において、各セルの平面形状を四角形状にしたものである。そして、各セルのゲート電極１のリング状部分は、隣り合うセルのゲート電極１のリング状部分に、ゲート電極１の橋渡し部１５と拡幅部２を介して接続されている。橋渡し部１５は、実施の形態３と同様に、本来のゲート電極１の幅よりも狭くなっており、それによってｎ+ソース領域４のスペースが確保されている。
【００４４】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、上述した寸法や添付図面に記載した寸法は一例であり、これに限定されるものではない。また、セルの形状も種々変更可能である。さらに、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかるＭＩＳ型半導体装置は、低オン抵抗と高速スイッチングの両特性が要求されるパワーＭＯＳＦＥＴ等のＭＩＳ型半導体装置に有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図２】図１の切断線Ｂ−Ｂ’における断面図である。
【図３】本発明の実施の形態２にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図４】本発明の実施の形態３にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図５】図４の切断線Ｃ−Ｃ’における断面図である。
【図６】図４の切断線Ｄ−Ｄ’における断面図である。
【図７】本発明の実施の形態４にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図８】図７の切断線Ｅ−Ｅ’における断面図である。
【図９】本発明の実施の形態５にかかるＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図１０】従来のＭＩＳ型半導体装置を上から見たときのパターンを示す平面図である。
【図１１】図１０の切断線Ａ−Ａ’における断面図である。
【符号の説明】
【００４７】
１  ゲート電極
２  拡幅部
３  接続部
４  ｎ+ソース領域
５  ｎドリフト領域
９  ｐベース領域
１１  ゲート絶縁膜
１３  ゲート電極の角部
１５  ゲート電極の、拡幅部に連なる部分
１６  拡幅部の下の絶縁膜
【図１】
2006120952.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006120952.tif 000011
【図１０】
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【図１１】
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