(57)【要約】【課題】  プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる論理処理装置を得ることを目的とする。【解決手段】  プログラミングデータ書込み回路７によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施するリフレッシュ回路８を設ける。これにより、ＤＲＡＭメモリ９に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、ＤＲＡＭメモリ９のメモリ内容を保持することができるようになる。【選択図】        図１
2006260654.tif 000002
【特許請求の範囲】
【請求項１】
予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、上記ＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路と、上記プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、上記ＦＧＰＡの代わりに、上記ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路とを備えた論理処理装置。
【請求項２】
予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、上記ＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路とを備えた論理処理装置において、上記ＤＲＡＭメモリに対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路が上記ＦＧＰＡの不揮発性領域に配置され、上記プログラミングデータ書込み回路によりプログラミングデータの再書込み処理が実施されても、上記ＤＲＡＭメモリ制御回路が消去されずに、上記ＤＲＡＭメモリに対するリフレッシュ処理を継続することを特徴とする論理処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＧＰＡ（Ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）に対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路を実装している論理処理装置に関するものである。
【背景技術】
【０００２】
従来の論理処理装置は、予め設定されているプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＦＧＰＡと、そのＦＧＰＡに対するプログラミングデータの再書込み処理を実施するプログラミングデータ書込み回路とから構成されている。
なお、ＦＧＰＡは、プログラミングデータにしたがって所定の処理を実施する論理回路と、その論理回路に設定されているプログラミングデータの再書込みを行う書込み制御回路とから構成されている。
また、ＦＧＰＡの論理回路は、ＤＲＡＭメモリに対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路を内蔵している。
【０００３】
次に動作について説明する。
ＦＧＰＡの論理回路に内蔵されているＤＲＡＭメモリ制御回路は、ＤＲＡＭメモリに保持されているメモリ内容が消えないようにするため、一定時間毎に、ＤＲＡＭメモリに対するリフレッシュ処理（メモリ内容の再書込み処理）を実施する。
また、ＦＧＰＡの論理回路は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。
【０００４】
例えば、ＦＧＰＡの処理内容を変更する必要がある場合には、プログラミングデータ書込み回路がＦＧＰＡの論理回路に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路がプログラミングデータの再書込み処理を開始すると、ＦＧＰＡの書込み制御回路がプログラミングデータ書込み回路の指示の下、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う。
【０００５】
ＦＧＰＡの書込み制御回路がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路から再書込み中を示す書込中信号が出力され、ＦＧＰＡの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移する。
このようにして、ＦＧＰＡの出力バッファピンと入出力バッファピンがハイインピーダンス状態に遷移すると、ＤＲＡＭメモリ制御回路から出力される制御信号が無効になり、ＤＲＡＭメモリ制御回路がＤＲＡＭメモリに対するリフレッシュ処理を実施することができなくなるため、ＤＲＡＭメモリに保持されているメモリ内容が消滅する。
したがって、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う場合には、ＤＲＡＭメモリに保持されているメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をＤＲＡＭメモリに戻す必要がある。
【０００６】
なお、上述した論理処理装置の他に、ＦＧＰＡの論理モジュールの書き換えを行う際、ＦＧＰＡの入出力信号を記憶することが可能なメモリを搭載している論理処理装置が以下の特許文献１に開示されている。
しかし、この論理処理装置は、ＦＧＰＡの論理モジュールを書き換える際に、ＤＲＡＭメモリのメモリ内容を保持できるようにするものではない。
【０００７】
【特許文献１】特開平１１−２７４９１５号公報（第２頁から第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の論理処理装置は以上のように構成されているので、ＦＧＰＡの論理回路に設定されているプログラミングデータの再書込みを行う場合、ＤＲＡＭメモリに保持されているメモリ内容が消滅する。そのため、ＤＲＡＭメモリのメモリ内容を保持する必要がある場合には、そのメモリ内容を一時的に別のメモリに退避させて、そのプログラミングデータの再書込みが完了してから、そのメモリ内容をＤＲＡＭメモリに戻す必要があり、プログラミングデータの再書込み処理を実施する際の処理全体のスループットが低下するなどの課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる論理処理装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る論理処理装置は、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡの代わりに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるようにしたものである。
【発明の効果】
【００１１】
この発明によれば、プログラミングデータ書込み回路によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡの代わりに、ＤＲＡＭメモリに対するリフレッシュ処理を実施するリフレッシュ回路を設けるように構成したので、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果がある。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１はこの発明の実施の形態１による論理処理装置を示す構成図であり、図において、ＦＧＰＡ（Ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１は予めプログラミングデータが設定され、そのプログラミングデータにしたがって所定の処理を実施するとともに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。
ＦＧＰＡ１の論理回路２は予め設定されたプログラミングデータにしたがって所定の処理を実施する機能を備えている。
ＤＲＡＭメモリ制御回路３は論理回路２に内蔵され、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。即ち、ＤＲＡＭメモリ制御回路３はＦＧＰＡ１の入出力バッファピン５及び出力バッファピン６を介してＤＲＡＭメモリ９と接続され、制御信号をＤＲＡＭメモリ９に出力することにより、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。
【００１３】
ＦＧＰＡ１の書込み制御回路４はプログラミングデータ書込み回路７の指示の下、論理回路２に設定されているプログラミングデータの再書込みを実施する。
プログラミングデータ書込み回路７はＦＧＰＡ１に対するプログラミングデータの再書込み処理を実施する機能を備えている。
リフレッシュ回路８はプログラミングデータ書込み回路７によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。
【００１４】
次に動作について説明する。
ＦＧＰＡ１の論理回路２に内蔵されているＤＲＡＭメモリ制御回路３は、ＤＲＡＭメモリ９に保持されているメモリ内容が消えないようにするため、一定時間毎に、ＤＲＡＭメモリに対するリフレッシュ処理を実施する。
即ち、ＤＲＡＭメモリ制御回路３は、一定時間毎に出力バッファピン６を介して、制御信号をＤＲＡＭメモリ９に出力することにより、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。
また、ＦＧＰＡ１の論理回路２は、予め設定されているプログラミングデータにしたがって所定の処理を実施する。
【００１５】
例えば、ＦＧＰＡ１における論理回路２の処理内容を変更する必要がある場合には、プログラミングデータ書込み回路７がＦＧＰＡ１の論理回路２に設定されているプログラミングデータの再書込み処理を実施する。
プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始すると、ＦＧＰＡ１の書込み制御回路４がプログラミングデータ書込み回路７の指示の下、ＦＧＰＡ１の論理回路２に設定されているプログラミングデータの再書込みを行う。
【００１６】
ＦＧＰＡ１の書込み制御回路４がプログラミングデータの再書込みを実施している期間中は、その書込み制御回路４から再書込み中を示す書込中信号が出力され、ＦＧＰＡ１の出力バッファピン６と入出力バッファピン５がハイインピーダンス状態に遷移する。
このようにして、ＦＧＰＡ１の出力バッファピン６と入出力バッファピン５がハイインピーダンス状態に遷移すると、ＤＲＡＭメモリ制御回路３から出力される制御信号が無効になり、ＤＲＡＭメモリ制御回路３は、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施することができなくなる。
【００１７】
したがって、このままでは、ＤＲＡＭメモリ９に保持されているメモリ内容が消滅することになるが、プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始して、ＦＧＰＡ１の書込み制御回路４が書込中信号を出力し、リフレッシュ回路８が、その書込中信号を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する。
これにより、プログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ９に対するリフレッシュ処理が実施されるため、ＤＲＡＭメモリ９のメモリ内容を保持することができる。
【００１８】
以上で明らかなように、この実施の形態１によれば、プログラミングデータ書込み回路７によるプログラミングデータの再書込み処理の実施を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、リフレッシュ回路８がＤＲＡＭメモリ９に対するリフレッシュ処理を実施するように構成したので、ＤＲＡＭメモリ９に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、ＤＲＡＭメモリ９のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。
【００１９】
実施の形態２．
図２はこの発明の実施の形態２による論理処理装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＤＲＡＭメモリ制御回路１１は図１のＤＲＡＭメモリ制御回路３と同様に、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施する機能を備えている。
ただし、ＤＲＡＭメモリ制御回路１１は書込み制御回路４が論理回路２に対するプログラミングデータの再書込みを行っても、消去されることがないＦＧＰＡ１の不揮発性領域１２に配置されている点で、図１のＤＲＡＭメモリ制御回路３と相違している。
【００２０】
次に動作について説明する。
上記実施の形態１では、プログラミングデータ書込み回路７がプログラミングデータの再書込み処理を開始して、ＦＧＰＡ１の書込み制御回路４が書込中信号を出力し、リフレッシュ回路８が、その書込中信号を検出すると、ＦＧＰＡ１のＤＲＡＭメモリ制御回路３の代わりに、リフレッシュ回路８がＤＲＡＭメモリ９に対するリフレッシュ処理を実施するものについて示したが、この実施の形態２では、リフレッシュ回路８を設けることなく、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施できるようにしている。
【００２１】
即ち、この実施の形態２では、書込み制御回路４がプログラミングデータ書込み回路７の指示の下、論理回路２に対するプログラミングデータの再書込みを行っても、消去されることがないＦＧＰＡ１の不揮発性領域１２にＤＲＡＭメモリ制御回路１１を配置するようにしている。
したがって、書込み制御回路４が論理回路２に対するプログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ制御回路１１がＤＲＡＭメモリ９に対するリフレッシュ処理を継続することができる。
これにより、プログラミングデータの再書込みを実施している期間中でも、ＤＲＡＭメモリ９に対するリフレッシュ処理が実施されるため、ＤＲＡＭメモリ９のメモリ内容を保持することができる。
【００２２】
以上で明らかなように、この実施の形態２によれば、ＤＲＡＭメモリ９に対するリフレッシュ処理を実施するＤＲＡＭメモリ制御回路１１がＦＧＰＡ１の不揮発性領域１２に配置され、プログラミングデータ書込み回路７によりプログラミングデータの再書込み処理が実施されても、ＤＲＡＭメモリ制御回路１１が消去されずに、ＤＲＡＭメモリ９に対するリフレッシュ処理を継続するように構成したので、ＤＲＡＭメモリ９に保持されているメモリ内容を一時的に別のメモリに退避するなどの処理を実施することなく、ＤＲＡＭメモリ９のメモリ内容を保持することができるようになり、その結果、プログラミングデータの再書込み処理を実施する際の処理全体のスループットを高めることができる効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】この発明の実施の形態１による論理処理装置を示す構成図である。
【図２】この発明の実施の形態２による論理処理装置を示す構成図である。
【符号の説明】
【００２４】
１  ＦＧＰＡ、２  論理回路、３  ＤＲＡＭメモリ制御回路、４  書込み制御回路、５  入出力バッファピン、６  出力バッファピン、７  プログラミングデータ書込み回路、８  リフレッシュ回路、９  ＤＲＡＭメモリ、１１  ＤＲＡＭメモリ制御回路、１２  不揮発性領域。
【図１】
2006260654.tif 000003
【図２】
2006260654.tif 000004