(57)【要約】【課題】  閾値電圧制御及び読み出し回路の複雑化を回避して簡単に多値記憶を実現可能な不揮発性半導体記憶装置を提供する。【解決手段】  ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部２６１と第２メモリ機能部２６２を有し、ドレインとソースの何れか一方から他方に流れる一定方向のドレイン・ソース電流に対する閾値電圧が第１メモリ機能部と第２メモリ機能部の各電荷蓄積量により変化し、第１メモリ機能部の電荷蓄積量の閾値電圧の変化に与える影響が第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタを備えてなる不揮発性半導体記憶装置であって、第１メモリ機能部と第２メモリ機能部の各電荷蓄積量を各別に制御することにより、閾値電圧が、第１メモリ機能部の電荷蓄積量の状態数と第２メモリ機能部の電荷蓄積量の状態数の積で定まる数の分布範囲の１つに収まるように制御される。【選択図】        図２
2006260703.tif 000002
【特許請求の範囲】
【請求項１】
ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れる一定方向のドレイン・ソース電流に対する閾値電圧が前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタを備えてなる不揮発性半導体記憶装置であって、
前記第１メモリ機能部の電荷蓄積量と前記第２メモリ機能部の電荷蓄積量を各別に制御することにより、前記閾値電圧が、前記第１メモリ機能部の電荷蓄積量の状態数と前記第２メモリ機能部の電荷蓄積量の状態数の積で定まる数の分布範囲の１つに収まるように制御されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を各別に独立して調整可能な電荷蓄積量調整手段を備え、
前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御と、前記第２メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御を各別に実行し、
前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量によって決定される前記閾値電圧により、前記メモリトランジスタが４値を記憶可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を各別に独立して調整可能な電荷蓄積量調整手段を備え、
前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を強い消去状態と弱い消去状態と弱い書き込み状態と強い書き込み状態の４つの状態の何れかに調整する制御と、前記第２メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御を各別に実行し、
前記第１手段及び前記第２手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量によって決定される前記閾値電圧により、前記メモリトランジスタが８値を記憶可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を何れか１つの状態に調整した後に、前記第２メモリ機能部の電荷蓄積量を何れか１つの状態に調整することを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリトランジスタの前記一定方向のドレイン・ソース電流の大小に基づいて、前記メモリトランジスタの前記閾値電圧で定まる記憶状態を判定する読み出し回路を備えることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリトランジスタからなるメモリセルを行方向及び列方向にマトリクス状に夫々複数配列してなるメモリセルアレイを備えることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極下に配置されたチャネル領域、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有する拡散領域、及び、前記ゲート電極の両側に形成された電荷を保持する機能を有する前記第１メモリ機能部と前記第２メモリ機能部からなるメモリ機能体を備えてなることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れる一定方向のドレイン・ソース電流に対する閾値電圧が前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタを備えてなる不揮発性半導体記憶装置に関し、より具体的には、１つのメモリトランジスタが３値以上の記憶状態を取り得る不揮発性半導体多値記憶装置に関する。
【背景技術】
【０００２】
図１１に、通常の不揮発性半導体記憶装置の概略の機能的なブロック構成を示す。当該不揮発性半導体記憶装置では、記憶容量が大きくなるとメモリセルアレイの面積が増大するため、チップ面積を増大させずに記憶容量を増加させるために、１つのメモリセルに３値以上のデータを記憶する多値技術が考案されている。これは、メモリセルの記憶状態を決定する物理量の閾値分布を３以上に細かく分割することにより、１つのメモリセルに３値以上のデータを記憶させるものである。例えば、フラッシュメモリセル等の不揮発性のメモリトランジスタでは、メモリ機能部となる浮遊ゲートに蓄積される電荷量を調整することでメモリトランジスタの閾値電圧を制御できるため、当該閾値電圧を３以上に細かく分割された閾値電圧分布範囲の１つに収まるように制御することで、不揮発性半導体多値記憶装置が実現される。１つのメモリセルに多値データを記憶させる原理を、４値データを記憶させる場合を例に説明する。以下の説明では、メモリセルの閾値が、メモリセルを構成するメモリトランジスタの閾値電圧である場合を想定する。
【０００３】
図１２に、４値データを記憶させた場合のメモリセルの閾値電圧分布を示す。閾値電圧分布は、電圧の低い方から順に、ＶＴＨ１、ＶＴＨ２、ＶＴＨ３，ＶＴＨ４とし、夫々の閾値電圧分布の間には、リファレンスレベルＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３がある。閾値電圧分布ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、ＶＴＨ４は、夫々リファレンスレベルＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３と比較判定できる範囲に閾値電圧分布が制御されており、低電圧側から順に２ビットのデータ“０，０”、“０，１”、“１，０”、“１，１”に対応する。夫々の閾値電圧とリファレンスレベルをセンスアンプにより順次比較することにより、２ビット（４値）の内のどのデータが当該メモリセルに記憶されているのかを判断し、データとして出力する。例えば、或るメモリセルの閾値電圧が閾値電圧分布ＶＴＨ２内である場合では、先ずセンスアンプによりリファレンスレベルＶＲＥＦ２と比較すると、リファレンスレベルＶＲＥＦ２より低いレベルであると判断されるので、閾値電圧が閾値電圧分布ＶＴＨ１またはＶＴＨ２の何れかの範囲内であることが分かる。次に、センスアンプによりリファレンスレベルＶＲＥＦ１と比較され、リファレンスレベルＶＲＥＦ１より高いので閾値電圧分布ＶＴＨ２の範囲内であることが分かる。従って、出力されるデータは“０，１”となる。
【０００４】
電荷を保持可能なメモリ機能部が１つだけのメモリセルを用いて多値記憶を実現するためには、閾値電圧の最大値と最小値の間に複数の閾値電圧分布が必要なため、２値記憶の場合に比べて狭い電圧範囲にメモリセルの閾値電圧分布を収めることが必要となる。そのための方法として、下記の特許文献１のように、書き込み動作と、所望の閾値電圧分布の下限値及び上限値となるリファレンスレベルと書き込み後の閾値電圧のベリファイを何度も行うことによって、閾値電圧を所望の閾値電圧分布範囲内に収める方法が考案されている。このような多値技術を用いることにより、メモリセルアレイの面積増大を防ぎ、チップ面積を増大させること無く記憶容量を増加させることが可能となる。
【０００５】
上述のように電荷を保持可能なメモリ機能部が１つだけのメモリセルを備えてなる不揮発性半導体記憶装置に対し、メモリセル内に２つのメモリ機能部を有する不揮発性半導体記憶装置が考案されており、例えば、下記の特許文献２に開示のサイドウォールメモリがある。当該サイドウォールメモリでは、１つのメモリセル内に電荷を保持可能なメモリ機能部が２つ存在することから、上述の多値技術と同様に、チップ面積を増大させずに記憶容量を増加させることが可能となる。また、サイドウォールメモリは、ロジックプロセス（論理回路用の製造プロセス）を基本としているため、製造コストがフラッシュメモリに比較して低いことが特長である。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図２（ａ）を参照して説明する。
【０００６】
サイドウォール型メモリセルは、以下のような構成となっている。Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成され、ゲート電極２１７の両側であって、Ｐ型半導体基板上２１１に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２，２１３が形成されている。拡散領域２１２，２１３は、オフセット構造を有している。即ち、拡散領域２１２，２１３はゲート電極下の領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１，２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部２６１，２６２となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜の内で書き換え動作により実際に電荷が蓄積される部分または領域を指す。図２（ｂ）は、この構造を有するサイドウォールメモリセルをシンボル化したものであり、回路図を示す場合は、このシンボルを採用する。図２（ｂ）の符号２６１，２６２で指示されている部分は、図２（ａ）のメモリ機能部２６１，２６２に対応する。同様に、図２（ｂ）の符号２１７，２１２，２１３で指示されている部分についても、夫々、図２（ａ）のゲート電極２１７、Ｎ型拡散領域２１２，２１３に対応している。
【０００７】
図２（ａ）に例示するメモリセル構造では、左右のサイドウォール内に夫々メモリ機能部が形成されており、１つのメモリセルで２ビットのデータを記憶できる。左右のメモリ機能部の記憶状態（書き込み状態と消去状態）の組み合わせにより、“０，０”、“０，１”、“１，０”、“１，１”の４値を実現している。このように１つのメモリセル内に２つのメモリ機能部を形成する技術を用いることにより、上述の多値技術と同様に、メモリセルアレイの面積増大を防ぎ、チップ面積を増大させること無く、記憶容量を増加させることが可能となる。
【０００８】
【特許文献１】特開平１１−９６７７４号公報
【特許文献２】特開２００４−２２１５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の技術、例えば特許文献１に開示された不揮発性半導体記憶装置では、多値記憶を実現するために、閾値電圧分布を狭い範囲に収めるために、１つのメモリ機能部の電荷蓄積量を細かく制御する必要から、メモリセルに印加する書き込みパルスの印加条件（パルス幅及び電圧等）を細かく制御し、何度も異なるレベルでのベリファイを繰り返す必要があり、非常に複雑な制御が要求される。
【００１０】
また、特許文献２に開示されたサイドウォールメモリでは、２つのメモリ機能部のデータを各別に読み出すために、メモリトランジスタのソース・ドレイン電流の方向を反転させ、両方向のソース・ドレイン電流を各別に検知するためのアドレスデコード回路やセンスアンプ回路を具備する必要があるため、読み出し回路が複雑になり、読み出しに時間を要する。また、後述の如く、読み出し対象でない側のメモリ機能部の電荷蓄積量の多寡によって、読み出し対象のメモリ機能部の電荷蓄積量に応じたソース・ドレイン電流が変調を受けるというビット間干渉現象のため、読み出しマージンが狭くなるという問題もある。
【００１１】
本発明は上記の問題点に鑑みてなされたものであり、その目的は、閾値電圧制御及び読み出し回路の複雑化を回避して簡単に多値記憶を実現可能な不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、ＦＥＴ構造を有するとともに、電荷を保持可能な第１メモリ機能部と第２メモリ機能部を有し、ドレインとソースの何れか一方から他方に流れる一定方向のドレイン・ソース電流に対する閾値電圧が前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量により変化し、前記第１メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響が前記第２メモリ機能部の電荷蓄積量の前記閾値電圧の変化に与える影響より大きいメモリトランジスタを備えてなる不揮発性半導体記憶装置であって、前記第１メモリ機能部の電荷蓄積量と前記第２メモリ機能部の電荷蓄積量を各別に制御することにより、前記閾値電圧が、前記第１メモリ機能部の電荷蓄積量の状態数と前記第２メモリ機能部の電荷蓄積量の状態数の積で定まる数の分布範囲の１つに収まるように制御されることを特徴とする。
【００１３】
上記特徴の不揮発性半導体記憶装置によれば、第１メモリ機能部の電荷蓄積量を制御することで、閾値電圧が当該電荷蓄積量に応じた状態数の何れか１つの分布範囲に収まり、更に、第２メモリ機能部の電荷蓄積量を制御することで、当該閾値電圧の分布範囲が、第２メモリ機能部の電荷蓄積量に応じた状態数で細分化された細かな分布範囲に収まる。ここで、第２メモリ機能部の電荷蓄積量の閾値電圧の変化に与える影響が小さいことから、閾値電圧を細かな分布範囲に収める制御が容易に行える。更に、第１メモリ機能部を対象とする読み出し動作で、第２メモリ機能部の電荷蓄積量に応じた記憶データも読み出されるため、第２メモリ機能部側の読み出し回路が不要となり、読み出し回路の簡素化が図れる。また、一定方向のドレイン・ソース電流による読み出しであるため、従来のサイドウォールメモリに存在するビット間干渉に起因する読み出しマージンの低下を予め回避できる。従って、上記特徴により、閾値電圧制御及び読み出し回路の複雑化を回避して簡単に多値記憶を実現可能な不揮発性半導体記憶装置が実現できる。
【００１４】
更に、本発明に係る不揮発性半導体記憶装置は、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を各別に独立して調整可能な電荷蓄積量調整手段を備え、前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御と、前記第２メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御を各別に実行し、前記電荷蓄積量調整手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量によって決定される前記閾値電圧により、前記メモリトランジスタが４値を記憶可能である。
【００１５】
或いは、本発明に係る不揮発性半導体記憶装置は、前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量を各別に独立して調整可能な電荷蓄積量調整手段を備え、前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を強い消去状態と弱い消去状態と弱い書き込み状態と強い書き込み状態の４つの状態の何れかに調整する制御と、前記第２メモリ機能部の電荷蓄積量を消去状態と書き込み状態の２つの状態の何れかに調整する制御を各別に実行し、前記第１手段及び前記第２手段によって調整された前記第１メモリ機能部と前記第２メモリ機能部の各電荷蓄積量によって決定される前記閾値電圧により、前記メモリトランジスタが８値を記憶可能である。
【００１６】
更に好ましくは、本発明に係る不揮発性半導体記憶装置は、前記電荷蓄積量調整手段が、前記第１メモリ機能部の電荷蓄積量を何れか１つの状態に調整した後に、前記第２メモリ機能部の電荷蓄積量を何れか１つの状態に調整する。
【００１７】
更に好ましくは、本発明に係る不揮発性半導体記憶装置は、前記メモリトランジスタの前記一定方向のドレイン・ソース電流の大小に基づいて、前記メモリトランジスタの前記閾値電圧で定まる記憶状態を判定する読み出し回路を備える。
【００１８】
更に好ましくは、本発明に係る不揮発性半導体記憶装置は、前記メモリトランジスタからなるメモリセルを行方向及び列方向にマトリクス状に夫々複数配列してなるメモリセルアレイを備える。
【００１９】
更に好ましくは、本発明に係る不揮発性半導体記憶装置は、前記メモリトランジスタが、半導体層上にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極下に配置されたチャネル領域、前記チャネル領域の両側に配置され前記チャネル領域と逆導電型を有する拡散領域、及び、前記ゲート電極の両側に形成された電荷を保持する機能を有する前記第１メモリ機能部と前記第２メモリ機能部からなるメモリ機能体を備えてなる。
【発明の効果】
【００２０】
本発明に係る不揮発性半導体記憶装置により、メモリセルの閾値電圧分布を複雑な閾値電圧分布の制御を行わずに多値化できるため、不揮発性半導体記憶装置のチップ面積を増大させること無く簡単に多値記憶を実現できる。また、多値データはメモリトランジスタの一方のメモリ機能部からのみ読み出すため、従来のサイドウォールメモリのように、ソース・ドレイン電流の方向を反転させ、両方向のソース・ドレイン電流を各別に検知するためのアドレスデコード回路やセンスアンプ回路を具備する必要が無く、読み出し回路も簡素化でき、アクセスタイムも早くできる。従って、不揮発性半導体記憶装置の製造コストを低減でき、読み出し性能も向上する。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す）の実施形態を図面に基づき説明する。
【００２２】
〈第１実施形態〉
図１に、本発明装置の一例として、図２に示すサイドウォール型メモリセルを行方向及び列方向にマトリクス状に配列したメモリセルアレイ５１０を備えた不揮発性半導体記憶装置５００の概略構成を示す。尚、図１においては、主要な機能ブロックだけを示しており、実際の不揮発性半導体記憶装置が、図１に示す構成に限定されるものではない。尚、図１に示す本発明装置のブロック図は、図１１に示す通常の不揮発性半導体記憶装置のブロック構成と同じであるが、メモリセルアレイ５１０がサイドウォール型メモリセルで構成され、しかも、サイドウォール型メモリセルの一方のメモリ機能部だけを読み出し対象とする点で、従来の不揮発性半導体記憶装置と相違する。
【００２３】
次に、サイドウォール型メモリセルに対する読み出し方法と書き込み条件について、図２を参照して説明する。
【００２４】
メモリ機能部２６１に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１２に夫々５Ｖを印加し、拡散領域２１３を接地する。これによりホットエレクトロンを発生させてメモリ機能部２６１に電荷を注入する。同様に、メモリ機能部２６２に電荷を注入する場合には、ゲート電極２１７及び拡散領域２１３に夫々５Ｖを印加し、拡散領域２１２を接地する。
【００２５】
一方、メモリ機能部２６１を読み出す方法は、ゲート電極にある２〜３Ｖ程度の正電圧を印加した状態で拡散領域２１３に１．２Ｖを印加し、拡散領域２１２を接地する。これにより、拡散領域２１３付近では空乏層が広がり、メモリ機能部２６２の影響が少ない状態で、メモリ機能部２６１の情報を得ることが可能となる。読み出し時と書き込み時では、電流を流す方向が逆になっている点がサイドウォール型メモリセルの特徴である。
【００２６】
ここで、閾値電圧の制御について言及しておく。サイドウォールメモリやフラッシュメモリの場合、注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には電子が多く注入されている状態においては、メモリセルの閾値電圧は高くなる。一方、電子が放出されている状態では、メモリセルの閾値電圧は低くなる。サイドウォールメモリの場合は、１つのメモリセルに２つのメモリ機能部を有するマルチビットメモリであるが、ここに重要なポイントが存在する。それは一方のメモリ機能部の情報を読み出す時に他方のメモリ機能部の影響が完全には無視できない点である。具体的には、メモリ機能部２６１の情報を読み出す際に、メモリ機能部２６２に電荷が注入されている状態と注入されていない状態とを比較すると、メモリ機能部２６２に電荷が注入されている方がよりメモリ機能部２６１の閾値電圧は高くなる。これはメモリセル内におけるビット間干渉と言われる現象であり、これを図示したものが図３になる。
【００２７】
メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されていない状態をＥＥ状態、メモリ機能部２６１に電荷が注入されていない状態で、メモリ機能部２６２に電荷が注入されている状態をＥＰ状態、メモリ機能部２６１に電荷が注入されている状態で、メモリ機能部２６２に電荷が注入されていない状態をＰＥ状態、メモリ機能部２６１及びメモリ機能部２６２に電荷が注入されている状態をＰＰ状態とすると、ドレイン電圧とサイドウォールメモリのドレイン電流の関係は、図３に示すようになる。尚、拡散領域２１３側をドレイン電極とし、ドレイン電流は拡散領域２１３から拡散領域２１２に流れる場合を想定している。ここで、ＥＥ状態からメモリ機能部２６１に電荷を注入することにより、ＰＥ状態となってドレイン電流は下がり、閾値電圧の高い状態となるが、メモリ機能部２６２に更に電荷を注入してＰＰ状態になると、その影響を受けて若干ドレイン電流が下がり、実効的な閾値電圧が高くなる。拡散領域２１３側をドレイン電極とした場合の閾値電圧は、主としてメモリ機能部２６１の電荷蓄積量に依存して定まるものの、ビット間干渉を受けて反対側のメモリ機能部２６２の電荷蓄積量の影響を受ける。このビット間干渉は、従来のサイドウォールメモリのように両方向のソース・ドレイン電流を各別に読み出す場合において、読み出し対象でない側のメモリ機能部の電荷蓄積量が読み出し時のソース・ドレイン電流に変動を与えるため、読み出し時の動作マージンを低下させる要因となり好ましくない。
【００２８】
しかしながら、本実施形態では、２つのメモリ機能部２６１，２６２の一方を第１メモリ機能部、他方を第２メモリ機能部とし、従来のサイドウォールメモリとは異なり第１メモリ機能部だけを読み出し対象に固定することで、読み出し動作の簡素化を図るとともに、当該ビット間干渉を積極的に利用した第１メモリ機能部だけの読み出しにより、２つのメモリ機能部２６１，２６２の各電荷蓄積量の応じた多値データを読み出す。
【００２９】
本発明装置５００では、２つのメモリ機能部２６１，２６２の一方側の第１メモリ機能部だけを読み出し対象とするものの、２つのメモリ機能部２６１，２６２の各電荷蓄積量は個別に調整する必要があるため、これを行う電荷蓄積量調整手段を備えている。図１に示す幾つかの機能ブロックが協働して当該電荷蓄積量調整手段の機能を発揮する。当該電荷蓄積量調整手段は後述する書き込み動作に関連する各機能ブロックで具体的に構成される。
【００３０】
図４は、サイドウォール型メモリセルの第２メモリ機能部（例えば、図２（Ａ）の右側のメモリ機能部２６２）が消去状態である時の第１メモリ機能部（例えば、図２（Ａ）の左側のメモリ機能部２６１）の閾値電圧分布である。閾値電圧分布ＶＴＨ５は第１メモリ機能部が消去状態、閾値電圧分布ＶＴＨ６は第１メモリ機能部が書き込み状態の場合である。
【００３１】
図５に、サイドウォール型メモリセルの第２メモリ機能部が書き込み状態である時の第１メモリ機能部の閾値電圧分布を示す。閾値電圧分布ＶＴＨ７は第１メモリ機能部が消去状態、閾値電圧分布ＶＴＨ８は第１メモリ機能部が書き込み状態の場合である。尚、図５では、閾値電圧分布ＶＴＨ７，ＶＴＨ８と、閾値電圧分布ＶＴＨ５，ＶＴＨ６の関係を分かり易くするために、閾値電圧分布ＶＴＨ５，ＶＴＨ６を参考として破線表示している。
【００３２】
図４と図５を比較すると、第１メモリ機能部の閾値電圧分布は、第１メモリ機能部の電荷蓄積量（つまり、書き込み状態と消去状態の違い）に応じて大きく変化する。また、第１メモリ機能部の閾値電圧分布は、第２メモリ機能部の電荷蓄積量（つまり、書き込み状態と消去状態の違い）の影響を受けて、第２メモリ機能部が書き込み状態の時は、第２メモリ機能部が消去状態の時と比べて、第１メモリ機能部の各閾値電圧分布は、小さく変化し上昇する。従って、図６に示すように、第２メモリ機能部の電荷蓄積量を調整することにより、つまり、消去または書き込みを行うことにより、第１メモリ機能部の閾値電圧分布は、図４と図５を重ね合わせた状態となり、低電圧側から順に、ＶＴＨ５、ＶＴＨ７、ＶＴＨ６、ＶＴＨ８となり、各閾値電圧分布に対応した４値データを記憶可能となる。
【００３３】
図６において、最も低電圧側（左側）の閾値電圧分布ＶＴＨ５は、第１メモリ機能部と第２メモリ機能部が共に消去状態の場合である。低電圧側から２番目の閾値電圧分布ＶＴＨ７は、第１メモリ機能部が消去状態、第２メモリ機能部が書き込み状態の場合である。低電圧側から３番目の閾値電圧分布ＶＴＨ６は、第１メモリ機能部が書き込み状態、第２メモリ機能部が消去状態の場合である。最も高電圧側（右側）の閾値電圧分布ＶＴＨ８は、第１メモリ機能部と第２メモリ機能部が共に書き込み状態の場合である。
【００３４】
図７に、第１メモリ機能部の閾値電圧を閾値電圧分布ＶＴＨ８内に調整する場合の処理手順を示す。先ず、第１メモリ機能部と第２メモリ機能部の両方を消去状態にする（ステップ＃１）。次に、第１メモリ機能部に対する書き込み動作を行う（ステップ＃２）。ステップ＃２の書き込み動作と当該書き込み動作の検証（ステップ＃３）を繰り返すことにより、第２メモリ機能部は消去状態であるので、第１メモリ機能部の閾値電圧は閾値電圧分布ＶＴＨ６内に収まる。次に、第２メモリ機能部に対する書き込み動作を行う（ステップ＃４）。第２メモリ機能部に対する書き込み動作では、第２メモリ機能部の電荷蓄積量が第１メモリ機能部の閾値電圧に与える影響が小さいため、書き込みパルスの印加条件の細かな制御（パルス幅やパルス電圧振幅）や複雑な操作は必要なく、閾値電圧が所定のレベルより高くなればよい。ステップ＃４の書き込み動作と当該書き込み動作の検証（ステップ＃５）を繰り返すことにより、第１メモリ機能部と第２メモリ機能部との間のビット間干渉により、第１メモリ機能部の閾値電圧が上昇して、閾値電圧分布ＶＴＨ８内に調整される。
【００３５】
次に、図７に示す処理手順において、本発明装置５００が、メモリセルアレイ５１０内のサイドウォール型メモリセルの第１メモリ機能部と第２メモリ機能部を夫々消去または書き込む場合の各機能ブロックの動作について、書き込み時とその検証（ベリファイ）動作を例に具体的な流れを説明する。
【００３６】
先ず、入出力部５０１よりアドレス信号（図示せず）を入力し、デコーダ５０２でデコードされた信号がレベル変換器５０３で電圧レベルを変換された後、列セレクタ５０４及び行ドライバ５０５に伝達され、書き込み対象となるメモリセルとそのメモリ機能部の何れか一方（第１メモリ機能部または第２メモリ機能部）を選択する。また同時に、書き込み動作実行に伴いロジック部５０８によって、基準電圧発生回路５０７、チャージポンプ回路５０６、及び、行ドライバ５０５が活性化する。基準電圧発生回路５０７より出力される基準電圧はチャージポンプ回路５０６に供給される。チャージポンプ回路は供給された基準電圧を基に出力レベルを安定させる。例えば、基準電圧が３Ｖである場合には、チャージポンプ回路は基準電圧の２倍である６Ｖで安定するような出力制御を行う。また、書き込み動作実行により、メモリセルの閾値電圧が所望の値へ変移したかどうかを判定するための書き込み検証動作時には、クロック回路５０９より出力されるタイミング信号によりセンスアンプ回路５１２が動作し、メモリセルアレイ５１０内の選択されたメモリセルと、リファレンス回路５１１内に存在するサイドウォール型メモリセルで構成されたリファレンスセルの記憶状態を、両者の読み出し電流またはその電圧変換値によって比較する。書き込み検証を含む読み出し動作においては、選択されたメモリセルの何れのメモリ機能部の書き込み動作であるかに関係なく、一方側の第１メモリ機能部の読み出しを行う。センスアンプ回路５１２より出力される比較結果データを基に、再度書き込み動作を実行するか、書き込み動作を終了するかロジック部５０８で判定する。
【００３７】
〈第１実施形態〉
次に、本発明装置５００の第２実施形態につき説明する。上記第１実施形態では、第１メモリ機能部の電荷蓄積量の状態数と第２メモリ機能部の電荷蓄積量の状態数は共に「２」、つまり、書き込み状態と消去状態の２通りで、第１メモリ機能部の閾値電圧分布が４つに区分され、各メモリセルは４値データを記憶可能な例を説明したが、第２実施形態では、第１メモリ機能部の電荷蓄積量の状態数を倍の「４」として、各メモリセルが８値データを記憶可能に構成される。
【００３８】
尚、第２実施形態に係る本発明装置５００、第１実施形態と同様に、図１に示すようなブロック構成を有し、図２に示すサイドウォール型メモリセルを行方向及び列方向にマトリクス状に配列したメモリセルアレイ５１０を備えた不揮発性半導体記憶装置５００である。第１実施形態との相違点は、メモリセルアレイ５１０の各サイドウォール型メモリセルの第１メモリ機能部の電荷蓄積量の状態数が「４」となるように調整される点である。以下、第２実施形態に係る本発明装置５００で、８値記憶を行う場合について、説明する。
【００３９】
書き込み動作や消去動作を行う場合には、強く書き込みした状態、弱く書き込みした状態、強く消去した状態、弱く消去した状態の４つの状態を作ることが可能である。強く書き込むとはメモリ機能部への電荷注入量を多くした状態で、弱く書き込むとはメモリ機能部への電荷注入量を少なくした状態である。強く消去するとはメモリ機能部に正孔が多く注入された状態で、弱く消去するとはメモリ機能部に正孔が少なく注入された状態である。これらの状態は、書き込み動作や消去動作における印加パルスのパルス幅の長短、パルス電圧振幅の大小、パルス数の多少により実現できる。印加パルスのパルス幅を長く、電圧を大きく、パルス数を多くすると、書き込みまたは消去が強くなり、パルス幅を短く、電圧を低く、パルス数を少なくすると、書き込みまたは消去が弱くなる。
【００４０】
図８に、サイドウォール型メモリセルの第２メモリ機能部（例えば、図２（Ａ）の右側のメモリ機能部２６２）が消去状態である時の第１メモリ機能部（例えば、図２（Ａ）の左側のメモリ機能部２６１）の閾値電圧分布を示す。図８において、最も低電圧側（左側）の閾値電圧分布ＶＴＨ９は第１メモリ機能部を強く消去した状態であり、低電圧側から２番目の閾値電圧分布ＶＴＨ１０は第１メモリ機能部を弱く消去した状態であり、低電圧側から３番目の閾値電圧分布ＶＴＨ１１は第１メモリ機能部を弱く書き込みした状態であり、最も高電圧側（右側）の閾値電圧分布ＶＴＨ１２は第１メモリ機能部を強く書き込みした状態である。
【００４１】
図９に、サイドウォール型メモリセルの第２メモリ機能部が書き込み状態における、第１メモリ機能部の閾値電圧分布を４値に制御した場合の状態を示す。図９において、最も低電圧側（左側）の閾値電圧分布ＶＴＨ１３は第１メモリ機能部を強く消去した状態であり、低電圧側から２番目の閾値電圧分布ＶＴＨ１４は第１メモリ機能部を弱く消去した状態であり、低電圧側から３番目の閾値電圧分布ＶＴＨ１５は第１メモリ機能部を弱く書き込みした状態であり、最も高電圧側（右側）の閾値電圧分布ＶＴＨ１６は第１メモリ機能部を強く書き込みした状態である。尚、図９では、閾値電圧分布ＶＴＨ１３〜ＶＴＨ１６と、閾値電圧分布ＶＴＨ９〜ＶＴＨ１２の関係を分かり易くするために、閾値電圧分布ＶＴＨ９〜ＶＴＨ１２を参考として破線表示している。
【００４２】
図８と図９を比較すると、図４と図５の場合と同様に、第１メモリ機能部の閾値電圧分布は、第１メモリ機能部の電荷蓄積量（つまり、書き込み状態の強弱と消去状態の強弱の違い）に応じて大きく変化する。また、第１メモリ機能部の閾値電圧分布は、第２メモリ機能部の電荷蓄積量（つまり、書き込み状態と消去状態の違い）の影響を受けて、第２メモリ機能部が書き込み状態の時は、第２メモリ機能部が消去状態の時と比べて、第１メモリ機能部の各閾値電圧分布は、小さく変化し上昇する。従って、図１０に示すように、第２メモリ機能部の電荷蓄積量を調整することにより、つまり、消去または書き込みの２値の状態にするだけで、第１メモリ機能部の閾値電圧分布は、図８と図９を重ね合わせた状態となり、低電圧側から順に、ＶＴＨ９、ＶＴＨ１３、ＶＴＨ１０、ＶＴＨ１４、ＶＴＨ１１、ＶＴＨ１５、ＶＴＨ１２、ＶＴＨ１６となり、各閾値電圧分布に対応した８値データ“０，０，０”、“０，０，１”、“０，１，０”、“０，１，１”、“１，０，０”、“１，０，１”、“１，１，０”、“１，１，１”を記憶可能となる。本発明装置５００により、簡単に８値記憶可能なメモリセルアレイを有する不揮発性半導体記憶装置を実現することが可能となる。
【００４３】
次に、本発明装置５００の別実施形態につき説明する。
【００４４】
〈１〉上記第１実施形態において４値記憶を、上記第２実施形態において８値記憶を夫々説明したが、多値記憶における多値レベルは、「４」または「８」に限定されるものではない。
【００４５】
〈２〉上記実施形態において、閾値電圧制御の対称となるメモリトランジスタとして、図２（ａ）及び（ｂ）に示した構造のサイドウォール型メモリセルを利用する場合を想定したが、メモリトランジスタとしては、単体のメモリセル内に複数のメモリ機能部を有し、相互にビット間干渉を有するメモリセル構造であれば、サイドウォール型メモリセルに限定されるものではない。また、メモリトランジスタの第１メモリ機能部と第２メモリ機能部は、相互に電気的に絶縁分離されて形成されていなくても、電荷を保持する領域が、単体の電荷保持可能な担体内で空間的に分離されている形態であっても構わない。
【００４６】
〈３〉上記実施形態において、本発明回路を備えてなる半導体装置として、サイドウォール型メモリセルのメモリセルアレイを備えた不揮発性半導体記憶装置を例示したが、本発明回路を備えてなる半導体装置は、当該不揮発性半導体記憶装置に限定されるものではない。例えば、サイドウォール型メモリセルを備えたロジックデバイスであっても構わない。
【産業上の利用可能性】
【００４７】
本発明装置は、１つのメモリセルに２ビット以上の多値データを記憶可能な不揮発性半導体記憶装置に利用可能である。特に、本発明装置は、メモリトランジスタが２つのメモリ機能部を備え、両メモリ機能部間においてビット間干渉が存在する不揮発性半導体記憶装置に好適である。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態における概略の機能構成を示すブロック図
【図２】（ａ）サイドウォール型メモリセルの素子構造を示す断面図と、（ｂ）サイドウォール型メモリセルを示すシンボル図
【図３】サイドウォール型メモリセルのビット間干渉を説明するドレイン電圧・ドレイン電流特性図
【図４】サイドウォール型メモリセルの第２メモリ機能部が消去状態である時の第１メモリ機能部の閾値電圧分布を示す図
【図５】サイドウォール型メモリセルの第２メモリ機能部が書き込み状態である時の第１メモリ機能部の閾値電圧分布を示す図
【図６】サイドウォール型メモリセルの第２メモリ機能部から第１メモリ機能部へのビット間干渉を用いて４値記憶を実現した場合の第１メモリ機能部の閾値電圧分布を示す図
【図７】第１メモリ機能部の閾値電圧を閾値電圧分布ＶＴＨ１０に調整する場合の概略の処理手順を示すフローチャート
【図８】サイドウォール型メモリセルの第２メモリ機能部が消去状態である時の第１メモリ機能部の４値化された閾値電圧分布を示す図
【図９】サイドウォール型メモリセルの第２メモリ機能部が書き込み状態である時の第１メモリ機能部の４値化された閾値電圧分布を示す図
【図１０】サイドウォール型メモリセルの第２メモリ機能部から第１メモリ機能部へのビット間干渉を用いて８値記憶を実現した場合の第１メモリ機能部の閾値電圧分布を示す図
【図１１】通常の不揮発性半導体記憶装置の概略の機能構成を示すブロック図
【図１２】４値データを記憶する場合のメモリセルの閾値電圧分布を示す図
【符号の説明】
【００４９】
２１１：  Ｐ型半導体基板
２１２，２１３：  拡散領域
２１４：  ゲート絶縁膜
２１７：  ゲート電極
２４１，２４３：  シリコン酸化膜
２４２：  シリコン窒化膜
２６１，２６２：  メモリ機能部
２７１：  オフセット領域
５００：  本発明に係る不揮発性半導体記憶装置
５０１：  入出力部
５０２：  デコーダ
５０３：  レベル変換器
５０４：  列セレクタ
５０５：  行ドライバ
５０６：  チャージポンプ回路
５０７：  基準電圧発生回路
５０８：  ロジック部
５０９：  クロック回路
５１０：  メモリセルアレイ
５１１：  リファレンス回路
５１２：  センスアンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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