(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上の半導体層にトランジスタを安定して形成する。【解決手段】  第１半導体層２および第２半導体層３を半導体基板１上に形成し、第２半導体層３および第１半導体層２を深さ方向に突き抜けて半導体基板１に達するように構成された素子分離酸化膜６を素子分離領域Ｒ２に選択的に形成し、第１半導体層５の一部を露出させる開口部７を酸化防止膜５および第２半導体層３に形成し、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１および第２半導体層３の熱酸化を行うことにより、空洞部９に酸化膜１０を形成し、開口部７が配置されるように構成されたソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。【選択図】      図４
2006210552.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記半導体層の周囲に形成され、前記半導体層および前記絶縁層を突き抜けて前記半導体基板に達する素子分離酸化膜とを備えることを特徴とする半導体装置。
【請求項２】
前記開口部を避けるようにして前記ソース層およびドレイン層に形成されたコンタクト領域をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記開口部内に埋め込まれた絶縁膜をさらに備えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
絶縁層が一部の領域に形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層に形成された第１トランジスタと、
前記半導体基板に形成された第２トランジスタと、
前記半導体層の周囲に形成され、前記半導体層および前記絶縁層を突き抜けて前記半導体基板に達する素子分離酸化膜とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離酸化膜を選択的に形成する工程と、
前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項６】
半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層の一部および前記半導体基板の一部を露出させる酸化防止膜を前記第２半導体層および前記半導体基板上に形成する工程と、
前記酸化防止膜をマスクとして第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記半導体基板を素子分離する素子分離酸化膜を選択的に形成する工程と、
前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記素子分離酸化膜を除去することにより、前記半導体基板および前記第２半導体層の表面を露出させる工程とを備えることを特徴とする半導体基板の製造方法。
【請求項７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離酸化膜を選択的に形成する工程と、
前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層の一部および前記半導体基板の一部を露出させる酸化防止膜を前記第２半導体層および前記半導体基板上に形成する工程と、
前記酸化防止膜をマスクとして第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記半導体基板を素子分離する素子分離酸化膜を選択的に形成する工程と、
前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記素子分離酸化膜を除去することにより、前記半導体基板および前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記開口部が第１ソース層または第１ドレイン層のいずれか少なくとも一方に配置されるようにして、前記第１ゲート電極を挟み込むように配置された第１ソース層および第１ドレイン層を前記第２半導体層に形成する工程と、
前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極を挟み込むように配置された第２ソース層および第２ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記開口部を避けるようにして前記ソース層およびドレイン層に配置されたコンタクトを形成する工程をさらに備えることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする請求項７から９のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、例えば、非特許文献１には、ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ／ＳｉＧｅ／Ｓｉの積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
【非特許文献１】Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．“ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）−Ａ  ＮＥＷ  ＤＥＶＩＣＥ  ＡＲＣＨＩＴＥＣＴＵＲ  ＦＯＲ  ＴＨＥＲ  ＵＬＳＩ  ＥＲＡ．”  １９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｔｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．２９−３０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳＯＮ構造がゲート電極下にのみ形成され、ソース／ドレイン領域にはＳＯＮ構造を形成することができないため、ソース／ドレイン領域の寄生容量を減らすことができないという問題があった。また、ゲート電極が配置されたＳｉ層の下の空洞は空気層となっているため、Ｓｉ層の欠陥が多い上に、機械的強度や熱伝導率などがバルク半導体に比べて劣り、信頼性に欠けるという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上の半導体層にトランジスタを安定して形成することが可能な半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、前記半導体層の周囲に形成され、前記半導体層および前記絶縁層を突き抜けて前記半導体基板に達する素子分離酸化膜とを備えることを特徴とする。
【０００８】
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去した場合においても、素子分離酸化膜にて上層の半導体層を支持することが可能となる。このため、上層の半導体層を支持するための支持体を別途形成する必要がなくなるとともに、支持体を配置するために必要なスペースを素子形成領域に確保する必要がなくなる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数およびチップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【０００９】
また、下層の半導体層を除去するための開口部をソース層またはドレイン層に配置することで、除去される下層の半導体層の体積を減らすことが可能となるとともに、下層の半導体層を除去するための開口部を素子領域の周囲に形成する必要がなくなる。このため、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記開口部を避けるようにして前記ソース層およびドレイン層に形成されたコンタクト領域をさらに備えることを特徴とする。
これにより、ソース層またはドレイン層に開口部を形成した場合においても、ソース層およびドレイン層にコンタクト領域を形成することができ、ソース層およびドレイン層とコンタクトをとることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記開口部内に埋め込まれた絶縁膜をさらに備えることを特徴とする。
これにより、ソース層またはドレイン層に開口部を配置した場合においても、ソース層またはドレイン層を平坦化することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、絶縁層が一部の領域に形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層に形成された第１トランジスタと、前記半導体基板に形成された第２トランジスタと、前記半導体層の周囲に形成され、前記半導体層および前記絶縁層を突き抜けて前記半導体基板に達する素子分離酸化膜とを備えることを特徴とする。
【００１３】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離酸化膜を選択的に形成する工程と、前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体層上に第２半導体層が積層された場合においても、開口部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層および前記第１半導体層を深さ方向に突き抜けて半導体基板に達するように素子分離酸化膜を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を素子分離酸化膜にて半導体基板上に支持することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層を支持するための支持体を別途形成する必要がなくなる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の削減を図ることが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層の一部および前記半導体基板の一部を露出させる酸化防止膜を前記第２半導体層および前記半導体基板上に形成する工程と、前記酸化防止膜をマスクとして第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記半導体基板を素子分離する素子分離酸化膜を選択的に形成する工程と、前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記素子分離酸化膜を除去することにより、前記半導体基板および前記第２半導体層の表面を露出させる工程とを備えることを特徴とする。
【００１７】
これにより、第２半導体層の欠陥の発生を低減させつつ、素子分離酸化膜で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離酸化膜で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記第１半導体層を深さ方向に突き抜けて前記半導体基板に達する素子分離酸化膜を選択的に形成する工程と、前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体層上に第２半導体層が積層された場合においても、開口部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、ソース層またはドレイン層に開口部を配置することで、ソース層またはドレイン層が形成される第２半導体層下の第１半導体層の一部を除去してから、第１半導体層をエッチングすることが可能となり、第１半導体層のエッチング領域を狭くすることが可能となるとともに、第１半導体層の一部を露出させる開口部を素子領域の周囲に形成する必要がなくなる。このため、第２半導体層を残したまま第１半導体層を広い範囲に渡って除去することが可能となることから、第２半導体層下に空洞部を広い範囲に渡って形成することが可能となり、埋め込み絶縁層上に配置可能な第２半導体層の面積を拡大することができる。さらに、第２半導体層および前記第１半導体層を深さ方向に突き抜けて半導体基板に達するように素子分離酸化膜を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を素子分離酸化膜にて半導体基板上に支持することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層を支持するための支持体を別途形成する必要がなくなる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の削減を図ることが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層の一部および前記半導体基板の一部を露出させる酸化防止膜を前記第２半導体層および前記半導体基板上に形成する工程と、前記酸化防止膜をマスクとして第２半導体層、前記第１半導体層および前記半導体基板を選択酸化することにより、前記第２半導体層および前記半導体基板を素子分離する素子分離酸化膜を選択的に形成する工程と、前記第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記素子分離酸化膜を除去することにより、前記半導体基板および前記第２半導体層の表面を露出させる工程と、前記第２半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記開口部が第１ソース層または第１ドレイン層のいずれか少なくとも一方に配置されるようにして、前記第１ゲート電極を挟み込むように配置された第１ソース層および第１ドレイン層を前記第２半導体層に形成する工程と、前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極を挟み込むように配置された第２ソース層および第２ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００２１】
これにより、第２半導体層の欠陥の発生を低減させつつ、素子分離酸化膜で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離酸化膜で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣを実現することが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記開口部を避けるようにして前記ソース層およびドレイン層に配置されたコンタクトを形成する工程をさらに備えることを特徴とする。
これにより、ソース層またはドレイン層に開口部を形成した場合においても、ソース層およびドレイン層にコンタクト領域を形成することができ、ソース層およびドレイン層とコンタクトをとることができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする。
これにより、第１半導体層および第２半導体層間の格子整合をとることを可能としつつ、第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図７（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２５】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。なお、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２６】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５および犠牲酸化膜４をパターニングすることにより、第２半導体層３の一部を露出させる。なお、第２半導体層３の一部を露出させる場合、第２半導体層３の表面でエッチングを止めるようにしてもよいし、第２半導体層３をオーバーエッチングして第２半導体層３に段差を形成するようにしてもよい。また、第２半導体層３を露出させる位置は、第２半導体層３の素子分離領域Ｒ２に対応させることができる。
【００２７】
次に、図３に示すように、酸化防止膜５をマスクとして、第２半導体層３、第１半導体層２および半導体基板１を選択酸化することにより、第２半導体層３および第１半導体層２を深さ方向に突き抜けて半導体基板１に達するように構成された素子分離酸化膜６を素子分離領域Ｒ２に選択的に形成する。
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の少なくとも一部を露出させる開口部７を酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２に形成する。
【００２８】
ここで、開口部７は素子領域Ｒ１に配置することが好ましい。これにより、開口部７を素子分離領域Ｒ２に配置する必要がなくなり、素子領域Ｒ１を拡大することを可能として、素子領域Ｒ１に形成されるＳＯＩトランジスタの集積度を向上させることが可能となる。
なお、第１半導体層２の少なくとも一部を露出させる開口部７を形成する場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、開口部７内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、開口部７内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、開口部７内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部７内の半導体基板１のオーバーエッチングを抑制することができる。
【００２９】
次に、図５に示すように、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、第１半導体層２の一部を露出させる開口部７を酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２に形成することにより、第１半導体層２上に第２半導体層３を積層した場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部９を形成することができる。
【００３０】
また、第２半導体層３および第１半導体層２を深さ方向に突き抜けて半導体基板１に達するように構成された素子分離酸化膜６を素子分離領域Ｒ２に選択的に形成することにより、第１半導体層２が除去された場合においても、第２半導体層３を素子分離酸化膜６にて半導体基板１上で支持することが可能となる。このため、第２半導体層３を支持するための支持体を別途形成する必要がなくなるとともに、支持体を配置するために必要なスペースを素子領域Ｒ１に確保する必要がなくなり、工程数およびチップサイズの増大を抑制しつつ、第２半導体層３が陥没することを防止することができる。
【００３１】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３２】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３３】
次に、図６に示すように、開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成する。なお、埋め込み酸化膜１０を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み酸化膜１０をリフローさせることが可能となり、埋め込み酸化膜１のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。また、埋め込み酸化膜１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００３４】
また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成する方法について説明したが、化学気相成長法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を絶縁膜で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００３５】
また、第２半導体層３上に酸化防止膜５を残したまま、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成することにより、第２半導体層３の表面が熱酸化されることを防止することが可能となる。このため、素子分離酸化膜６が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にＳＯＩトランジスタを形成することが可能となる。なお、酸化防止膜５を除去してから、半導体基板１と第２半導体層３との間の空洞部９に埋め込み酸化膜１０を形成するようにしてもよい。
【００３６】
次に、図７に示すように、ＣＶＤなどの方法により、開口部７が埋め込まれるようにして酸化防止膜５上に絶縁膜を形成する。そして、ＣＭＰ（化学的機械的研磨）などの方法により酸化防止膜５上の絶縁膜を平坦化した後、第２半導体層３上の絶縁膜、酸化防止膜５および犠牲酸化膜４を除去することにより、第２半導体層３の表面を露出させるとともに、開口部７内に埋め込み絶縁膜１３を形成する。ここで、開口部７内に埋め込み絶縁膜１３を形成することにより、ソース／ドレイン層２５ａ、２５ｂに開口部７を配置した場合においても、ソース／ドレイン層２５ａ、２５ｂを平坦化することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００３７】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１が形成された第２半導体層３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。ここで、ゲート電極２２は、第２半導体層３に形成された開口部７を避けるように配置することが好ましい。
【００３８】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂを形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、開口部７がソース／ドレイン層２５ａ、２５ｂに配置されるようにして、ゲート電極２２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。そして、開口部７を避けるように配置されたソース／ドレインコンタクトをソース／ドレイン層２５ａ、２５ｂにそれぞれ形成する。
【００３９】
ここで、ソース／ドレイン層２５ａ、２５ｂに開口部７を配置することで、ソース／ドレイン層２５ａ、２５ｂが形成される第２半導体層３下の第１半導体層２の一部を除去してから、第１半導体層２をエッチングすることが可能となり、第１半導体層２のエッチング領域を狭くすることが可能となるとともに、第１半導体層２の一部を露出させる開口部７を素子領域Ｒ１の周囲に形成する必要がなくなる。このため、第２半導体層３を残したまま第１半導体層１を広い範囲に渡って除去することが可能となることから、第２半導体層３下に空洞部９を広い範囲に渡って形成することが可能となり、埋め込み酸化膜１０上に配置可能な第２半導体層３の面積を拡大することができる。このため、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３を埋め込み酸化膜１０上に配置することが可能となり、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることが可能となる。
【００４０】
図９および図１０は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）において、半導体基板３１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられている。そして、半導体基板３１の熱酸化を行うことにより、半導体基板３１の表面に熱酸化膜３０を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて熱酸化膜３０をパターニングすることにより、ＳＯＩ形成領域Ｅ１の半導体基板３１を露出させる。
【００４１】
そして、熱酸化膜３０をマスクとしてエピタキシャル成長を行うことにより、第１半導体層３２および第２半導体層３３を半導体基板３１上のＳＯＩ形成領域Ｒ１１に順次選択的に形成する。なお、第１半導体層３２は、半導体基板３１および第２半導体層３３よりもエッチングレートが大きな材質を用いることができ、例えば、半導体基板３１がＳｉの場合、第１半導体層３２としてＳｉＧｅ、第２半導体層３３としてＳｉを用いることができる。
【００４２】
次に、図９（ｂ）に示すように、半導体基板３１および第２半導体層３３の熱酸化により、半導体基板３１および第２半導体層３３の表面に犠牲酸化膜３４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜３４上の全面に酸化防止膜３５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜３５および犠牲酸化膜３４をパターニングすることにより、半導体基板３１の一部を露出させるとともに、第２半導体層３３の一部を露出させる。なお、半導体基板３１および第２半導体層３３を露出させる位置は素子分離領域に対応させることができる。
【００４３】
次に、図９（ｃ）に示すように、酸化防止膜３５をマスクとして、第２半導体層３３、第１半導体層３２および半導体基板３１を選択酸化することにより、第２半導体層３３および第１半導体層３２を深さ方向に突き抜けて半導体基板３１に達するように構成された素子分離酸化膜３６を素子分離領域に選択的に形成する。
次に、図９（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜３５、犠牲酸化膜３４、第２半導体層３３および第１半導体層３２をパターニングすることにより、第１半導体層３２の一部を露出させる開口部３７を酸化防止膜３５、犠牲酸化膜３４、第２半導体層３３および第１半導体層３２に形成する。
【００４４】
次に、図１０（ａ）に示すように、開口部３７を介してエッチングガスまたはエッチング液を第１半導体層３２に接触させることにより、第１半導体層３２をエッチング除去し、半導体基板３１と第２半導体層３３との間に空洞部３９を形成する。
ここで、第１半導体層３２の一部を露出させる開口部３７を酸化防止膜３５、犠牲酸化膜３４、第２半導体層３３および第１半導体層３２に形成することにより、第１半導体層３２上に第２半導体層３３を積層した場合においても、第２半導体層３３下の第１半導体層３２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板３１と第２半導体層３３との間に空洞部３９を形成することができる。
【００４５】
また、第２半導体層３３および第１半導体層３２を深さ方向に突き抜けて半導体基板３１に達するように構成された素子分離酸化膜３６を素子分離領域に選択的に形成することにより、第１半導体層３２が除去された場合においても、第２半導体層３３を素子分離酸化膜３６にて半導体基板３１上で支持することが可能となるとともに、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の素子分離を一括して行うことができる。このため、第２半導体層３３を支持するための支持体を別途形成する必要がなくなるとともに、支持体を配置するために必要なスペースを素子領域に確保する必要がなくなり、工程数およびチップサイズの増大を抑制しつつ、第２半導体層３３が陥没することを防止することができる。
【００４６】
次に、図１０（ｂ）に示すように、開口部３７を介して空洞部３９内の半導体基板３１および第２半導体層３３の熱酸化を行うことにより、半導体基板３１と第２半導体層３３との間の空洞部３９に埋め込み酸化膜４０を形成する。なお、熱酸化以外にも、化学気相成長法にて半導体基板３１と第２半導体層３３との間の空洞部３９に絶縁膜を成膜させることにより、半導体基板３１と第２半導体層３３との間の空洞部３９を絶縁膜で埋め込むようにしてもよい。
【００４７】
また、半導体基板３１上および第２半導体層３３上に酸化防止膜３５を残したまま、半導体基板３１と第２半導体層３３との間の空洞部３９に埋め込み酸化膜４０を形成することにより、半導体基板３１および第２半導体層３３の表面が熱酸化されることを防止することが可能となる。このため、素子分離酸化膜３６が侵食されることを防止しつつ、半導体基板３１および第２半導体層３３の表面を露出させることができ、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の素子分離を安定して行うことを可能としつつ、第２半導体層３３にＳＯＩトランジスタを形成することが可能となるとともに、半導体基板３１にバルクトランジスタを形成することが可能となる。なお、酸化防止膜３５を除去してから、半導体基板３１と第２半導体層３３との間の空洞部３９に埋め込み酸化膜４０を形成するようにしてもよい。
【００４８】
次に、図１０（ｃ）に示すように、ＣＶＤなどの方法により、開口部３７が埋め込まれるようにして酸化防止膜３５上に絶縁膜を形成する。そして、ＣＭＰ（化学的機械的研磨）などの方法により酸化防止膜３５上の絶縁膜を平坦化した後、半導体基板３１および第２半導体層３３上の絶縁膜、酸化防止膜３５および犠牲酸化膜３４を除去することにより、半導体基板３１および第２半導体層３３の表面を露出させるとともに、開口部３７内に埋め込み絶縁膜４３を形成する。
【００４９】
次に、図１０（ｄ）に示すように、第２半導体層３３および半導体基板３１の表面の熱酸化を行うことにより、第２半導体層３３および半導体基板３１の表面にゲート絶縁膜５０ａ、５０ｂをそれぞれ形成する。そして、ゲート絶縁膜５０ａ、５０ｂが形成された第２半導体層３３および半導体基板３１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３３および半導体基板３１上にゲート電極５１ａ、５１ｂをそれぞれ形成する。
【００５０】
次に、ゲート電極５１ａ、５１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３および半導体基板３１内にそれぞれイオン注入することにより、ゲート電極５１ａ、５１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３３および半導体基板３１に形成する。そして、ＣＶＤなどの方法により、第２半導体層３３および半導体基板３１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５１ａ、５１ｂの側壁にサイドウォール５２ａ、５２ｂをそれぞれ形成する。そして、ゲート電極５１ａ、５１ｂおよびサイドウォール５２ａ、５２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３および半導体基板３１内にイオン注入することにより、サイドウォール５２ａ、５２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層５３ａ、５３ｂを第２半導体層３３および半導体基板３１にそれぞれ形成する。
【００５１】
これにより、第２半導体層の結晶品質を損なうことなく、ＳＯＩ形成領域Ｒ１１にＳＯＩ構造を形成することが可能となるとともに、バルク領域Ｒ１２にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板３１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板３１上に混載することができる。
【００５２】
例えば、ＳＯＩ形成領域Ｒ１１には、低電圧で動作する低消費電力ロジック回路を形成し、バルク領域Ｒ１２には、ＥＥＰＲＯＭ、電源回路、液晶ドライバーなどの比較的高い電圧を必要とする回路を形成することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００５４】
Ｒ１  素子領域、Ｒ２  素子分離領域、１、３１  半導体基板、２、３２  第１半導体層、３、３３  第２半導体層、４、３４  犠牲酸化膜、５、３５  酸化防止膜、６、３６  素子分離酸化膜、７、３７  開口部、９、３９  空洞部、１０、４０  埋め込み酸化膜、１３、４３  埋め込み絶縁膜、２１、５０ａ、５０ｂ  ゲート絶縁膜、２２、５１ａ、５１ｂ  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ、５２ａ、５２ｂ  サイドウォールスペーサ、２５ａ、２５ｂ、５３ａ、５３ｂ  ソース／ドレイン層、Ｒ１１  ＳＯＩ形成領域、Ｒ１２  バルク領域
【図１】
2006210552.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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