(57)【要約】  【課題】  安定した多値データ記憶と高速読み出しが可能な半導体記憶装置を提供する。  【解決手段】  半導体記憶装置は、複数の物理量レベルを設定できるメモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイを有し、各メモリセルにＮ（Ｎは３以上の整数）個の物理量レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルの物理量レベルが異なりかつ、物理量レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）で表されるＭ値データ（但しＭ＞Ｎ）を記憶する。  【選択図】  図６
2006260711.tif 000002
【特許請求の範囲】
【請求項１】
複数の物理量レベルを設定できるメモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイを有し、
各メモリセルにＮ（Ｎは３以上の整数）個の物理量レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルの物理量レベルが異なりかつ、物理量レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）で表されるＭ値データ（但しＭ＞Ｎ）を記憶する
ことを特徴とする半導体記憶装置。
【請求項２】
複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、
ペアセルに所定の読み出し電圧を印加した状態でそのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有するセンスユニットとを有し、
各メモリセルにＮ（Ｎは３以上の整数）個のしきい値レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データ（但しＭ＞Ｎ）を記憶する
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルは、３つのしきい値レベルのいずれかが設定される電気的書き換え可能な不揮発性メモリセルであって、
各ペアセルは、それを構成する第１及び第２のメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる４値データを記憶する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
３つのしきい値レベルをＬ０，Ｌ１及びＬ２（但し、Ｌ０＜Ｌ１＜Ｌ２）とし、４値データを上位ビットＨＢと下位ビットＬＢを用いて（ＨＢ，ＬＢ）と表すものとして、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ２が書かれたデータ（１，１）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ２が書かれたデータ（１，０）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ１が書かれたデータ（０，１）、第１，第２のメモリセルにそれぞれＬ２，Ｌ０が書かれたデータ（０，０）の一つを記憶する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
４値データ読み出しは、
第１及び第２のメモリセルにレベルＬ４より高い第１の読み出し電圧を与えて、そのセル電流差に従って上位ビットデータを読み出す第１のステップと、
前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ１とＬ２の間に設定された第２の読み出し電圧を与えて、そのセル電流差に従って前記上位ビットデータが第１論理状態のペアセルの下位ビットデータを読み出す第２のステップと、
前記第１及び第２のメモリセルに与える読み出し電圧を第２のステップとは逆転させて、そのセル電流差に従って前記上位ビットデータが第２論理状態のペアセルの下位ビットデータを読み出す第３のステップとにより行われる
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
４値データ書き込みは、
上位ビットデータに基づいてしきい値レベルＬ０の消去状態にあるメモリセルを選択的にしきい値レベルＬ２に上昇させる第１のステップと、
上位ビットデータと下位ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ１に上昇させる第２のステップとにより行われる
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記メモリセルは、５つのしきい値レベルのいずれかが設定される電気的書き換え可能な不揮発性メモリセルであって、
各ペアセルは、それを構成する第１及び第２のメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる８値データを記憶する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項８】
５つのしきい値レベルをＬ０，Ｌ１，Ｌ２，Ｌ３及びＬ４（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４）とし、８値データを上位ビットＨＢ、中間ビットＭＢ及び下位ビットＬＢを用いて（ＨＢ，ＭＢ，ＬＢ）と表すものとして、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ４が書かれたデータ（１，１，１）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ４が書かれたデータ（１，１，０）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ４が書かれたデータ（１，０，１）、第１，第２のメモリセルにそれぞれレベルＬ３，Ｌ４が書かれたデータ（１，０，０）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ０が書かれたデータ（０，０，０）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ１が書かれたデータ（０，０，１）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ２が書かれたデータ（０，１，０）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ３が書かれたデータ（０，１，１）の一つを記憶する
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
８値データ読み出しは、
第１及び第２のメモリセルにレベルＬ４より高い第１の読み出し電圧を与えて、そのセル電流差に従って上位ビットデータを読み出す第１のステップと、
前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ３とＬ４の間に設定された第２の読み出し電圧を与えて、そのセル電流差に従ってデータ（１，０，０）と（０，１，１）の一方を読み出す第２のステップと、
前記第１及び第２のメモリセルに第２のステップとは逆転させた読み出し電圧を与えて、そのセル電流差に従ってデータ（１，０，０）と（０，１，１）の他方を読み出す第３のステップと、
前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ２とＬ３の間に設定された第３の読み出し電圧を与えて、そのセル電流差に従ってデータ（１，０，１）と（０，１，０）の一方を読み出す第４のステップと、
前記第１及び第２のメモリセルに第３のステップとは逆転させた読み出し電圧を与えて、そのセル電流差に従ってデータ（１，０，１）と（０，１，０）の他方を読み出す第５のステップと、
前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ１とＬ２の間に設定された第４の読み出し電圧を与えて、そのセル電流差に従ってデータ（１，１，１），（１，１，０）と、データ（０，０，０），（０，０，１）の一方を読み出す第６のステップと、
前記第１及び第２のメモリセルに第６のステップとは逆転させた読み出し電圧を与えて、そのセル電流差に従ってデータ（１，１，１），（１，１，０）と、データ（０，０，０），（０，０，１）の他方を読み出す第７のステップとにより行われる
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
８値データ書き込みは、
上位ビットデータに基づいてしきい値レベルＬ０の消去状態にあるメモリセルを選択的にしきい値レベルＬ４に上昇させる第１のステップと、
上位ビットデータと中間ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ２に上昇させる第２のステップと、
上位、中間及び下位ビットデータに基づいて、レベルＬ２に上昇させたメモリセルを選択的にしきい値レベルＬ３に上昇させる第３のステップと、
上位、中間及び下位ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ１に上昇させる第４のステップにより行われる
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイは、それぞれビット線とワード線及びそれらの交差部に配置されたメモリセルを有する第１及び第２のセルアレイを有しかつ、第１及び第２のセルアレイから選択されるビット線の対とワード線の対により選択される二つのメモリセルがペアセルを構成し、
前記第１及び第２のセルアレイの間に、ペアセルのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有する複数のセンスユニットが配置されている
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項１２】
前記各センスユニットは、ベリファイ書き込み及びベリファイ消去時に前記差動増幅器の一方の入力ノードに接続されて、ペアセルの一方が所定しきい値レベルになったことを検出するための参照電流を流す参照セルを有する
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記各センスユニットは、Ｍ値データのｎビットデータを保持するための、前記差動増幅器又はこれに接続されるビット線対に選択的に接続されるｎ個のデータラッチを有する
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
ベリファイ書き込み時、外部から供給された書き込みデータが対応するデータラッチにロードされ、そのビットデータに応じて前記第１及び第２のセルアレイの一方から選択されたビット線が前記差動増幅器の一方の入力ノードに接続され、前記参照セルが他方の入力ノードに接続される
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１５】
ベリファイ消去時、２個のデータラッチにロードされた相補データに従って、前記第１及び第２のセルアレイが順次選択されかつ、その選択されたセルアレイのビット線が前記差動増幅器の一方の入力ノードに接続されるときに、前記参照セルが他方の入力ノードに接続される
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１６】
複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列され、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、
前記メモリセルアレイ内の同時に選択される複数のペアセルにそれぞれ接続される複数のセンスユニットとを有し、
各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データを記憶するものであって、
センスユニット数分のペアセルの集合を選択するためのメインページアドレスと、各メインページアドレス内でｎビットを選択するためのサブページアドレスとが設定され、
読み出し時、メインページ内のあるサブページアドレスが他とは独立にアクセス可能となるように、Ｍ値データのｎビットデータが割りつけられている
ことを特徴とする半導体記憶装置。
【請求項１７】
前記センスユニットは、ペアセルに所定の読み出し電圧を印加した状態でそのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有する
ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記メモリセルは、３つのしきい値レベルＬ０，Ｌ１及びＬ２（但し、Ｌ０＜Ｌ１＜Ｌ２）のいずれかに設定されて、前記ペアセルは、上位ビットＨＢと下位ビットＬＢを用いて表される４値データ（ＨＢ，ＬＢ）を記憶するものであって、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ２が書かれたデータ（１，０）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ２が書かれたデータ（１，１）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ１が書かれたデータ（０，１）、第１，第２のメモリセルにそれぞれＬ２，Ｌ０が書かれたデータ（０，０）の一つを記憶する
ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１９】
４値データの上位ビットデータは、第１及び第２のメモリセルにレベルＬ４より高い第１の読み出し電圧を与えて、そのセル電流差に従って読み出され、
４値データの下位ビットデータは、前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ１とＬ２の間に設定された第２の読み出し電圧を与えた第１読み出しステップ及び、前記第１及び第２のメモリセルに与える読み出し電圧を第２読み出しステップとは逆転させた第２読み出しステップを通して得られる“１”データ数の偶奇判定により、上位ビットデータとは独立に読み出される
ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
４値データ書き込みは、
上位ビットデータに基づいてしきい値レベルＬ０の消去状態にあるメモリセルを選択的にしきい値レベルＬ２に上昇させる第１のステップと、
上位ビットデータと下位ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ１に上昇させる第２のステップとにより行われる
ことを特徴とする請求項１８記載の半導体記憶装置。
【請求項２１】
前記メモリセルは、５つのしきい値レベルＬ０，Ｌ１，Ｌ２，Ｌ３及びＬ４（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４）のいずれかに設定され、ペアセルは、上位ビットＨＢ、中間ビットＭＢ及び下位ビットＬＢを用いて表される８値データ（ＨＢ，ＭＢ，ＬＢ）を記憶するものであって、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ４が書かれたデータ（１，０，０）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ４が書かれたデータ（１，０，１）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ４が書かれたデータ（１，１，１）、第１，第２のメモリセルにそれぞれレベルＬ３，Ｌ４が書かれたデータ（１，１，０）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ０が書かれたデータ（０，０，０）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ１が書かれたデータ（０，０，１）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ２が書かれたデータ（０，１，１）、第１，第２のメモリセルにそれぞれレベルＬ４，Ｌ３が書かれたデータ（０，１，０）の一つを記憶する
ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項２２】
８値データの上位ビットデータは、第１及び第２のメモリセルにレベルＬ４より高い第１の読み出し電圧を与えて、そのセル電流差に従って読み出され、
８値データの中間ビットデータは、前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ２とＬ３の間に設定された第３の読み出し電圧を与える第１読み出しステップ及び、前記第１及び第２のメモリセルに第１読み出しステップとは逆転させた読み出し電圧を与える第２読み出しステップを通して得られる“１”データ数の偶奇判定により上位ビットデータとは独立に読み出され、
８値データの下位ビットデータは、前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ３とＬ４の間に設定された第２の読み出し電圧を与えた第３読み出しステップ、前記第１及び第２のメモリセルに第３読み出しステップとは逆転させた読み出し電圧を与えた第４読み出しステップ、前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ１とＬ２の間に設定された第４の読み出し電圧を与えた第５読み出しステップ及び、前記第１及び第２のメモリセルに第５読み出しステップとは逆転させた読み出し電圧を与えた第６読み出しステップを通して得られる“１”データ数の偶奇判定により、上位及び中間ビットデータとは独立に読み出される
ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２３】
８値データ書き込みは、
上位ビットデータに基づいてしきい値レベルＬ０の消去状態にあるメモリセルを選択的にしきい値レベルＬ４に上昇させる第１のステップと、
上位ビットデータと中間ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ２に上昇させる第２のステップと、
上位、中間及び下位ビットデータに基づいて、レベルＬ２に上昇させたメモリセルを選択的にしきい値レベルＬ３に上昇させる第３のステップと、
上位、中間及び下位ビットデータに基づいて、消去状態にあるメモリセルを選択的にしきい値レベルＬ１に上昇させる第４のステップとにより行われる
ことを特徴とする請求項２１記載の半導体記憶装置。
【請求項２４】
前記各センスユニットは、ベリファイ書き込み及びベリファイ消去時に前記差動増幅器の一方の入力ノードに接続されて、ペアセルの一方が所定しきい値レベルになったことを検出するための参照電流を流す参照セルを有する
ことを特徴とする請求項１７記載の半導体記憶装置。
【請求項２５】
前記各センスユニットは、Ｍ値データのｎビットデータを保持するための、前記差動増幅器又はこれに接続されるビット線対に選択的に接続されるｎ個のデータラッチを有する
ことを特徴とする請求項１７記載の半導体記憶装置。
【請求項２６】
請求項１９又は請求項２２における“１”データ数の偶奇判定は、データ読み出し時に前記ｎ個のデータラッチの中の２個のデータラッチの縦属接続により構成されるシフトレジスタの各読み出しステップでのデータシフト動作により行われる
ことを特徴とする請求項２５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。
【０００３】
一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。
【０００４】
しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。ＮＡＮＤ型フラッシュメモリは、前述のようにＮＡＮＤストリング構造を用いるために読み出し時のセル電流が小さく、高速なランダムアクセスには向かない。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。
【０００５】
しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。これに比べてＮＯＲ型フラッシュメモリでは、セルデータ読み出しが数十ナノ秒の時間ですむ。
【０００６】
ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。
【０００７】
フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。
【０００８】
また、ビット線対に接続されて同時に選択される二つのメモリセルをペアセルとして、それらに互いに異なるしきい値電圧の組み合わせにより定義される多値データを記憶する方式も提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００１−９３２８８号公報
【特許文献２】特開２００３−１１１９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、安定した多値データ記憶と高速読み出しを可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の第１の態様による半導体記憶装置は、複数の物理量レベルを設定できるメモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイを有し、各メモリセルにＮ（Ｎは３以上の整数）個の物理量レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルの物理量レベルが異なりかつ、物理量レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）で表されるＭ値データ（但しＭ＞Ｎ）を記憶する。
【００１１】
この発明の第２の態様による半導体記憶装置は、複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、ペアセルに所定の読み出し電圧を印加した状態でそのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有するセンスユニットとを有し、各メモリセルにＮ（Ｎは３以上の整数）個のしきい値レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データ（但しＭ＞Ｎ）を記憶する。
【００１２】
この発明の第３の態様による半導体記憶装置は、複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列され、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、前記メモリセルアレイ内の同時に選択される複数のペアセルにそれぞれ接続される複数のセンスユニットとを有し、各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データを記憶するものであって、センスユニット数分のペアセルの集合を選択するためのメインページアドレスと、各メインページアドレス内でｎビットを選択するためのサブページアドレスとが設定され、読み出し時、メインページ内のあるサブページアドレスが他とは独立にアクセス可能となるように、Ｍ値データのｎビットデータが割りつけられている。
【発明の効果】
【００１３】
この発明によると、安定した多値データ記憶と高速読み出しを可能とした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
この実施の形態のフラッシュメモリでは、一つのメモリセルがＮ（３以上）個の物理量レベルのいずれかを記憶し、かつビット線対に接続されて同時に選択される二つのメモリセルをデータ記憶単位となるペアセルとして用いて、多値記憶を行う。具体的に各ペアセルは、それを構成する二つのメモリセルの物理量レベルが異なりかつ、物理量レベルの差が異なる組み合わせ状態を用いて、Ｍ＝２ｎ（ｎは２以上の整数）となるｎビットで表されるＭ値データ（但しＭ＞Ｎ）を記憶する。
【００１６】
この様なペアセル方式と多値記憶方式の組み合わせにより、ビット密度を維持して高速センス動作が可能なフラッシュメモリシステムを構成できる。特にデータ読み出しには、ペアセルが接続されるビット線対に流れるセル電流差を検出する、電流検出型の差動増幅器を用いることが好ましい。これにより、高速の読み出しが可能になるだけでなく、多値データのレベル間隔を小さく設定しても、十分なデータマージンを確保することができる。
【００１７】
［メモリチップ構成］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃにより構成される。セルアレイ１ｔ，１ｃ内の同時に選択される、対応するビット線ＴＢＬ，ＣＢＬがペアを構成するオープンビット線方式が用いられる。
【００１８】
このビット線ペアＴＢＬ，ＣＢＬと、セルアレイ１ｔ，１ｃ内で同時に選択されるワード線ＴＷＬ，ＣＷＬにより選択される二つのメモリセル、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌが互いに異なるレベルのデータを記憶するペアセル（相補的セル）を構成する。
【００１９】
この実施の形態においてオープンビット線方式を採用する理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線ＴＷＬ，ＣＷＬに対して異なる電圧を与える必要があるためである。セルアレイ１ｔ，１ｃのビット線対ＴＢＬ，ＣＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＱと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。
【００２０】
各セルアレイ１ｔ，１ｃとセンスアンプ回路３の間には、ビット線選択を行うカラムゲート２ｔ，２ｃが配置される。カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれロウデコーダ４ｔ，４ｃにより選択駆動される。
【００２１】
アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。
【００２２】
動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。
【００２３】
セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生するために高電圧発生回路１０が設けられている。この高電圧発生回路１０も、コントローラ９により制御される。
【００２４】
図２は、各セルアレイ１ｔ，１ｃの内部構成を示している。互いに交差する複数本ずつのビット線ＢＬとワード線ＷＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。
【００２５】
この実施の形態では、１６個のメモリセルＭＣ０〜ＭＣ１５が直列接続されてＮＡＮＤストリング（ＮＡＮＤセルユニット）ＮＵを構成する。ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＧ２を介して共通ソース線ＳＬに接続される。
【００２６】
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ１５に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＤＳに接続される。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ消去の際のベリファイ単位となるＮＡＮＤブロックＢＬＫｉを構成し、通常ビット線方向に複数のＮＡＮＤブロックＢＬＫｉが配置される。図１に示したように、相補セルアレイ１ｔ，１ｃのなかで同時に選択される二つのメモリセル、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌがペアセルを構成する。
【００２７】
図１では、ページバッファを構成する一つのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃのみを示している。実際には、１ページ分の読み出し／書き込みを行うためのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃの単位を“ページバンク”として、図３に示すように、データ線ＤＱ，／ＤＱを共有して複数のページバンク（図の例では、ＢＮＫ０−ＢＮＫ３の４ページバンク）が配置される。これにより、ページバンク間でインタリーブを行うことができ、ページアクセスを連続的に行うことが可能になる。
【００２８】
図４は、センスアンプ回路３の中の一つのセンスユニット３０と、ビット線対の選択回路３１ｔ，３１ｃを示している。センスユニット３０は、後に説明するように、データセンスとデータ保持を行うセンス・ラッチ系と、書き込みや消去のベリファイ判定を行うベリファイ・結果判定系とを含む。
【００２９】
ビット線選択回路３１ｔ，３１ｃはそれぞれ、選択信号ｂｐ０−ｂｐ７により、セルアレイ１ｔ，１ｃの８本ずつのビット線ＴＢＬ０−７，ＣＢＬ０−７から一本ずつを選択して、センスユニット３０に接続する。即ち、この選択回路３１ｔ，３１ｃにより、８組のビット線ペアの一つが選択される。選択信号ｂｐ０−ｂｐ７は、ページアドレス信号の一部をなす。
【００３０】
センスユニット３０には、各種制御信号が入力される。またＩＮＱｉ，ＦＩＮｉは、書き込み及び消去時のベリファイ結果判定のための入力信号，出力信号である。センス・ラッチ系は、グローバルデータ線であるＤＱ，／ＤＱ線に選択的に接続出来るようになっている。このデータ線ペアＤＱ，／ＤＱは全ページバンクに共通であり、選択されたページバンクとの間でデータ転送を行う。
【００３１】
ベリファイ結果を判定する入出力信号ＩＮＱｉ，ＦＩＮｉは、後に説明するように、あるセンスユニットの出力信号ＦＩＮｉが次のセンスユニットの入力信号ＩＮＱｉ＋１となるように、ページバンクごとにベリファイ判定回路が構成される。ベリファイ書き込み或いは消去の際、ページバンク全体の書き込み或いは消去が終了していれば最終出力信号ＦＩＮ（＝“Ｈ”）がパスフラグとして出力されることになる。
【００３２】
各データ線対ＤＱ，／ＤＱは、出力バッファ１１において適当に選択されてメモリチップ外部端子Ｉ／Ｏに出力データが転送される。ここでビット幅などの変換がなされる。
【００３３】
ページバンク内のページごとに、消去のベリファイ、書き込み及び読出しが、そのページに属する全メモリセルに対して一括して行われる。このページ指定を行うためのアドレス構造を、模式的に図５に示す。
【００３４】
アドレスは、どのペアセルをセンスユニットに接続するかを決めるデータパス接続部分と、選択されたワード線ペアのレベルをどう設定するかを決めるワード線レベル部分とからなる。データパス接続部分は、メインページアドレス部であり、ページバンク内のセンスユニット数分のビット線ペアＴＢＬ，ＣＢＬと、一つのワード線ペアＴＷＬ，ＣＷＬを選択する部分である。これにより同時に選択されるペアセルの集合が書き込み或いは読み出しの単位である１ページを構成する。
【００３５】
ワード線レベル部分は、メインページアドレス内に設定されるサブページアドレス部である。サブページアドレス部は、ワード線対ＴＷＬ，ＣＷＬのレベルの組合せを指定することによって、多値データのビット情報（４値の場合の上位と下位の２ビット情報、８値の場合の上位，中間及び下位の３ビット情報）を指定する。
【００３６】
ページデータは一斉にアクセスされるのでページを構成するデータは多ビットデータとして転送するか高速なランダムアクセスで転送するかは、システムの応用による。このデータ転送中に別のページバンクをアクセスすることにより、バンクインタリーブが可能となり、切れ目の無いデータ転送もできる。
【００３７】
データ書き込みの際には、多値データのレベル設定の履歴が必要であるので、メインページアドレス内でのサブページアドレスの選択順には制約がある。即ち、上位ビットを書き込んでから、中間ビットを書き込み、その後下位ビットを書き込む、という順序は守らなければならない。この順序さえ守られるならば、上位ビット，中間ビット，下位ビットが連続してプログラムされる必要はない。すなわち途中に読出しなどの割り込みが入っても良い。
【００３８】
データ読出しについては、多値データのビット割り付け法により、サブページ指定順に制約がつく場合と、サブページを任意に（即ち他のサブページとは独立に）読み出しできる場合とがある。
【００３９】
この発明では、複数の物理量レベルの一つを不揮発に設定できるメモリセルを二つ組み合わせてペアセルを構成する。この場合、一つのセルがＮレベル（Ｎ値）を採れるものとして、ペアセルの間のレベル差が異なる組み合わせ状態を多値データとして用いるものとすると、その状態数は、Ｍ＝２（Ｎ−１）＋１となる。これらの状態数のうち、二つのセルが同一レベルとなる場合を除くと、Ｍ＝２（Ｎ−１）の状態がある。
【００４０】
例えば、Ｎ＝２の場合は、Ｍ＝２となり、ペアセルを構成する意味が殆どない。Ｎ＝３の場合、Ｍ＝４となり、４値／ペアセルが実現できる。Ｎ＝４の場合は、Ｍ＝６となり、６値／ペアセルのデータ記憶が可能になる。Ｎ＝５の場合は、Ｍ＝８となり、８値／ペアセルの記憶が可能になる。
【００４１】
多値データは、２のべき乗のデータ状態数に設定することが、データ処理の観点から好ましい。ペアセルに２のべき乗の多値データを記憶するには、一つのセルが取りうるレベルを、Ｎ＝３，５，９…のように選択すればよい。
【００４２】
以下においては、主として、３レベル／セル−４値／ペアセルの４値データ記憶を行う例と、５レベル／セル−８値／ペアセルの８値データ記憶を行う例を説明する。また、メモリセルが取りうる物理量レベルとして、以下の実施の形態ではしきい値電圧レベルを用いる。
【００４３】
［３レベル／セル−４値／ペアセル（その１）］
図６は、ペアセルを構成する二つのセル，Ｔ−ｃｅｌｌとＣ−ｃｅｌｌがそれぞれ、３つのしきい値電圧レベルＬ０，Ｌ１及びＬ２のいずれかに設定され、それらの状態の組み合わせで４値記憶を行う例のデータしきい値分布とデータビット割り付けを示している。
【００４４】
レベルＬ０は、後に説明するように負のしきい値電圧の消去状態であり、レベルＬ１，Ｌ２は書き込まれた正のしきい値電圧である。Ｃ−ｃｅｌｌの最上位レベルＬ２と、Ｔ−ｃｅｌｌの最下位レベルＬ０及び中間レベルＬ１との組み合わせによるデータ状態Ａ及びＢ、Ｔ−ｃｅｌｌの最上位レベルＬ２と、Ｃ−ｃｅｌｌの中間レベルＬ１及び最下位レベルＬ０の組み合わせによるデータ状態Ｃ及びＤによって、４値データが定義される。
【００４５】
同じレベルＬ０，Ｌ１，Ｌ２同士の３つの組み合わせは、互いに識別できないので、除かれる。また、レベルＬ０とＬ１の組み合わせは、レベルＬ１とＬ２の組み合わせとペアセルのレベル差が同じになるものとして、除かれている。
【００４６】
Ｃ−ｃｅｌｌの最上位レベルＬ２を基準とするデータＡ，Ｂは正論理値として、Ｔ−ｃｅｌｌの最上位レベルＬ２を基準とするデータＣ，Ｄは負論理値としてセンスされるものとする。また４値データは、上位ビットＨＢと下位ビットＬＢにより、（ＨＢ，ＬＢ）で表されるものとする。図６の例では、ペアセルの４つの組み合わせデータＡ，Ｂ，Ｃ，Ｄに対して、Ａ＝（１，１），Ｂ＝（１，０），Ｃ＝（０，１），Ｄ＝（０，０）なるビット割り付けがなされている。
【００４７】
最下位レベルＬ０は、前述のように消去後のしきい値電圧であり、この消去しきい値レベルはＶｓｓより負電圧に向かって分布しているのみではっきりした狭い分布を仮定できない。後に詳細に説明するが、一括消去でのベリファイモードではワード線にＶｓｓを与えてセルを駆動し、そのセル電流を、参照セルが流す参照電流と比較する。セル電流が参照電流より大きくなれば、消去完了と判断するので分布を狭める動作は行わない。
【００４８】
これに対して、レベルＬ１及びＬ２は、書き込みベリファイモードで分布を狭める動作を行う。従って、レベルＬ０より狭い、一定のしきい値電圧分布を設定することができる。このようなセルレベルの状態を仮定して、以下にはこの４値記憶が可能になる条件を検討する。
【００４９】
図７は、この４値データの読み出しに必要な３サイクル（又は３ステップ）ｔ１，ｔ２Ｔ及びｔ２ＣでのペアセルＴ−ｃｅｌｌとＣ−ｃｅｌｌのレベル関係を示している。図７は、３サイクルの間、選択されたワード線ＴＷＬ，ＣＷＬに与えられる読み出し電圧（ワード線レベル）を一定として、Ｔ−ｃｅｌｌ又はＣ−ｃｅｌｌのレベルＬ０−Ｌ２に相対的バイアスを与えることによって、４値データが判別できることを示している。
【００５０】
これに対して図８は、３サイクルの間でワード線レベルを切り換えることによって、同じように４値データが判別できることを示している。図８は、より実際の読み出し動作に近い。
【００５１】
データ状態Ａ，Ｂ，Ｃ，Ｄについて、Ｃ−ｃｅｌｌのレベルがＴ−ｃｅｌｌのそれより高いときに、“1”としてデータセンスするものと仮定する。サイクルｔ１では、データ状態Ａ，Ｂは共に“１”としてセンスされ、下位ビットデータは縮退している。同様に、データ状態Ｃ，Ｄは共に“０”としてセンスされ、下位ビットデータは縮退している。
【００５２】
これらのデータ縮退状態は、サイクルｔ２Ｔとｔ２Ｃとで解くことができる。サイクルｔ２Ｔでは、Ｔ−ｃｅｌｌのレベルを見かけ上上昇させることによって（即ちＴ−ｃｅｌｌのワード線レベルをＣ−ｃｅｌｌのそれよりある程度下げることによって）、データ状態Ａは“０”として、データ状態Ｂは“１”としてセンスされる。これにより、データ状態Ａ，Ｂの“1”データの縮退が解かれたことになる。
【００５３】
サイクルｔ２ＣではＣ−ｃｅｌｌのレベルを見かけ上上昇させることによって（即ちＣ−ｃｅｌｌのワード線レベルをＴ−ｃｅｌｌのそれよりある程度下げることによって）、データ状態Ｃは“０”として、データ状態Ｄは“１”としてセンスされるから、データ状態Ｃ，Ｄの“０”データの縮退が解かれたことになる。
【００５４】
以上のように、サイクルｔ１は、ペアセルの上位ビットデータを判別するものである。またサイクルｔ２Ｔとｔ２Ｃはそれぞれ、上位ビットデータが“１”と“０”のペアセルについて下位ビットデータを判別するものである。従ってサイクルｔ２Ｔとｔ２Ｃの順序は問わない。
【００５５】
以上の４値データ識別が可能になるワード線設定条件を具体的に明らかにするために、図８に示すように、レベルＬ０とＶｓｓとの間の電位差をα、レベルＬ１とＶｓｓとの間の電位差をβ、レベルＬ１，Ｌ２間の電位差をΔ、最上位レベルＬ２と高レベル時のワード線レベルとの電位差をγ、同じく最上位レベルＬ２と低レベル時ワード線レベルとの電位差をΔ−δとおく。このとき、ワード線レベルの振幅はΔ−δ＋γとなる。
【００５６】
図９は、消去レベル（レベルＬ０）と書き込まれるレベルＬ１，Ｌ２のしきい値電圧分布を考慮して、サイクルｔ２Ｃにおいて、データ状態ＣとＤとが識別できる条件でのレベル関係を示している。ここでは、図７と同様に読出しワード線レベルをそろえて示している。書き込みベリファイ時のワード線レベル（書き込みベリファイ電圧）は、ＶＶＥＲＩ＝β＋ｍ×Δ（ｍ＝０，１，２…）とする。
【００５７】
消去ベリファイ時のワード線レベル（消去ベリファイ電圧）はＶｓｓであり、消去しきい値電圧分布を狭くする動作を特に行わない。そこでαの値は保障できないのでこの影響をできるだけ減らすように読出しの条件設定をする必要がある。
【００５８】
ベリファイ読出しを行う際のリファレンス電流を生成する電流源回路のセル等価のしきい値電圧をＶｒｅｆとし、センスアンプの不感帯の等価電圧を±ｓとすれば、センスアンプの不感帯での誤判定も考慮すると、レベルＬ０を決定するαは、（Ｖｒｅｆ−ｓ）以上であることしか保障できない。
【００５９】
他のレベルＬ１，Ｌ２は、書き込みベリファイ時の書き込みベリファイ電圧ＶＶＥＲＩとＶｒｅｆとの比較なので、そのしきい値電圧分布は、ＶＶＥＲＩ−（Ｖｒｅｆ＋ｓ）以上であり、ＶＶＥＲＩ−（Ｖｒｅｆ−ｓ）以下となる。すなわちベリファイレベルＶＶＥＲＩの下側に、（Ｖｒｅｆ−ｓ）から（Ｖｒｅｆ＋ｓ）の間のしきい値電圧分布となる。図では、この書き込みベリファイ電圧ＶＶＥＲＩとレベルＬ１，Ｌ２のしきい値電圧分布のずれは考慮して描いていないので注意する必要がある。
【００６０】
Ｔ−ｃｅｌｌのレベルＬ２を基準として、Ｃ−ｃｅｌｌのレベルＬ０とＬ１とを識別する必要があるから、このとき次のような関係式（１），（２）が成り立つことが必要である。
【００６１】
γ＞δ＋s  …（１）
α＋β＋δ＞γ＋s  …（２）
このとき、Ｃ−ｃｅｌｌのワード線レベルＶＲＥＡＤＣと、Ｔ−ｃｅｌｌのワード線レベルＶＲＥＡＤＴはそれぞれ、ＶＲＥＡＤＣ＝β＋δ，ＶＲＥＡＤＴ＝β＋Δ＋γである。さらに実際のレベル間の関係はしきい値分布を考慮する必要がある。（１）式は、γ側の分布最小値γ＋（Ｖｒｅｆ−ｓ）とδ側の分布最大値δ＋（Ｖｒｅｆ＋ｓ）を入れて、下記式（３）となる。
【００６２】
γ＞δ＋３s  …（３）
（２）式についても、α＋β＋δの分布最小値（すなわちαの分布最小値Ｖｒｅｆ−ｓとγの分布最大値γ＋（Ｖｒｅｆ＋ｓ）を入れて、下記（４）式となる。
【００６３】
α＋β＞γ＋3s  …（４）
これらの条件から、より簡単なレベル設定法を検討する。しきい値分布を考慮した式（３），（４）のレベル設定条件に対して、それらのレベル間がΔの幅でマージンを持って分離できるものとして、δ＝０，β＝２×Δ，γ＝Δとすれば、式（３），（４）の条件は、より簡単に次の式（５）としてまとめることができる。
【００６４】
Δ＞３ｓ  …（５）
図１０はこの条件での状態判定とレベル関係を、図９と対応させて示した。消去およびプログラムのベリファイ時および読出し時のワード線レベルはｍ×Δ（ｍ＝０，１，２，３，…)とまとめることができるから、Δの倍数のワード線駆動電圧を発生する回路を用意すればよい。
【００６５】
図１１及び図１２は、この様な条件を適用したときのそれぞれ、図７及び図８に対応するレベル関係である。
【００６６】
以上のようにして、３レベル／セル−４値／ペアセルのデータ分布を、図６に示すように設定することができる。図６において、Ｐ０（＝Ｖｓｓ＝０Ｖ）は消去ベリファイ電圧、Ｐ１はレベルＬ２をプログラムするときの書き込みベリファイ電圧、Ｐ２はレベルＬ1をプログラムするときの書き込みベリファイ電圧である。また、Ｒ１は読出しステップｔ１のワード線レベル（読み出し電圧）であり、Ｒ２は読出しステップｔ２Ｔ又はｔ２ＣでＴ−ｃｅｌｌまたはＣ−ｃｅｌｌ の一方に設定される読み出し電圧である。
【００６７】
図１３は、３読み出しサイクルｔ１，ｔ２Ｔ，ｔ２Ｃでのデータ遷移により、図６において定義された４値データ（１，１），（１，０），（０，１），（０，０）が識別できることを示している。
【００６８】
［５レベル／セル−８値／ペアセル（その１）］
図１４は、ペアセルを構成するセル、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌがそれぞれ、５つの物理量レベル（具体的にはしきい値電圧レベル）Ｌ０，Ｌ１，Ｌ２，Ｌ３及びＬ４のいずれかに設定され、それらの状態の組み合わせで８値記憶を行う例のデータしきい値分布とデータビット割り付けを示している。
【００６９】
８値データの組み合わせの選択条件は、先の３レベル／セル−４値／ペアセルの場合と同じである。ペアセルの一方のセルの最上位レベルＬ４を基準として、これと他方のセルのレベルＬ０−Ｌ３との間の４通りの組み合わせと、その逆の４通りの組み合わせの合計８通りの組み合わせが用いられる。
【００７０】
図１５は、この８値データの読み出しに必要な７サイクルｔ１，ｔ２Ｔ，ｔ２Ｃ，ｔ３Ｔ，ｔ３Ｃ，ｔ４Ｔ及びｔ４ＣでのペアセルＴ−ｃｅｌｌとＣ−ｃｅｌｌのレベル関係を、先の例の図７と対応させて示している。即ち、７サイクルの間に、選択されたワード線ＴＷＬ，ＣＷＬに与えられるワード線レベルを一定として、Ｔ−ｃｅｌｌ又はＣ−ｃｅｌｌのレベルＬ０−Ｌ４に相対的バイアスを与えることによって、８値データが判別できることを示している。
【００７１】
これに対して図１６は、レベルＬ０−Ｌ４を一定に保ち、７サイクルの間でワード線レベルを切り換えることによって、同じように８値データが判別できることを、図８と対応させて示している。
【００７２】
ペアセルの８値データについて、Ｃ−ｃｅｌｌのレベルがＴ−ｃｅｌｌのそれより高いときに、“1”としてデータセンスするものと仮定する。サイクルｔ１では、Ｃ−ｃｅｌｌのレベルＬ４は、Ｔ−ｃｅｌｌのレベルＬ０−Ｌ３より全て高く、Ｃ−ｃｅｌｌの最上位レベルＬ４を基準とする４データ状態は共に“１”としてセンスされる。このデータ“１”は上位ビットデータであり、中間ビット及び下位ビットは縮退している。同様に、Ｔ−ｃｅｌｌの最上位レベルＬ４を基準とする４データ状態は共に、上位ビット＝“０”としてセンスされ、中間ビット及び下位ビットは縮退している。
【００７３】
これらのデータ縮退状態は、以下のサイクルで順次解くことができる。サイクルｔ２Ｔでは、Ｔ−ｃｅｌｌのレベルを見かけ上上昇させることによって（即ちＴ−ｃｅｌｌのワード線レベルをＣ−ｃｅｌｌのそれよりある程度下げることによって）、“１”データの縮退状態の一部が解ける。即ちＴ−ｃｅｌｌの上から２番目のレベルＬ３がそれ以下のレベルＬ０−Ｌ２と識別される。
【００７４】
サイクルｔ２ＣではＣ−ｃｅｌｌのレベルを見かけ上上昇させることによって（即ちＣ−ｃｅｌｌのワード線レベルをＴ−ｃｅｌｌのそれよりある程度下げることによって）、“０”データの縮退状態が一部解ける。即ちＣ−ｃｅｌｌの上から２番目のレベルＬ３がそれ以下のレベルＬ０−Ｌ２と識別される。
【００７５】
サイクルｔ３ＴではＴ−ｃｅｌｌのレベルを見かけ上さらに上昇させて“1”の状態の縮退をさらに一部解いている。すなわちＣ−ｃｅｌｌの最上位レベルＬ４を基準としてＴ−ｃｅｌｌの上から３番目のレベルＬ２を、それ以下のレベルと極性反転により判別可能としている。サイクルｔ３ＣではＣ−ｃｅｌｌのレベルを見かけ上さらに上昇させて、“０”の状態の縮退をさらに一部解く。
【００７６】
サイクルｔ４ＴではＴ−ｃｅｌｌのレベルを見かけ上さらに上昇させて“１”の状態の縮退を完全に解いている。すなわち、Ｃ−ｃｅｌｌの最上位レベルＬ４を基準としてＴ−ｃｅｌｌの上から４番目のレベルＬ１と最下位レベルＬ０とを判別している。サイクルｔ４ＣではＣ−ｃｅｌｌのレベルを見かけ上さらに上昇させて、“０”の状態の縮退を完全に解いている。
【００７７】
図１６に示したワード線レベル間の関係は、先の３レベル／セル−４値／ペアセルの場合と同様の考察によって得られる。消去レベル（最下位レベル）Ｌ０と、書き込みレベルＬ１−Ｌ４のしきい値分布を想定して、ペアセルのデータの判定をする条件を検討する。
【００７８】
図１７は、最上位レベルをＬｎ＋１として一般化した場合について、図１５及び図１６のサイクルｔ２Ｔでの判定条件を説明するものである。即ちＴ−ｃｅｌｌの上から２番目のレベルＬｎをそれ以下のレベルと識別する条件を検討する。
【００７９】
消去後のしきい値電圧（レベルＬ０）と消去ベリファイ電圧Ｖｓｓとの電位差をα、書き込まれるレベルＬ１のＶｓｓとの電位差をβ、Ｔ−ｃｅｌｌ側のワード線読み出し電圧ＶＲＥＡＤＴとレベルＬｎとの電位差をδ、各レベル間の電位差をΔ、Ｃ−ｃｅｌｌ側のワード線読み出し電圧ＶＲＥＡＤＣとレベルＬｎ＋１との電位差をγとした。書き込みベリファイ時のワード線レベルは、ＶＶＥＲＩ＝β＋ｍ×Δ（ｍ＝１，２，３，…）となる。
【００８０】
消去ベリファイ時のワード線電圧はＶｓｓであり消去しきい値分布を狭くする動作を特に行わない。そこでαの影響をできるだけ減らすように読出しの条件設定をする必要があるのは先の例と同様である。
【００８１】
Ｃ−ｃｅｌｌのレベルＬｎ＋１を基準として、Ｔ−ｃｅｌｌのレベルＬｎとＬｎ−１の状態を分けるのであるから、これらのレベル間には次の関係式（６），（７）が成り立つ必要がある。
【００８２】
γ＞δ＋ｓ  …（６）
Δ＋δ＞γ＋s  …（７）
このときワード線レベルは、Ｃ−ｃｅｌｌとＴ−ｃｅｌｌでそれぞれ、ＶＲＥＡＤＣ＝β＋n×Δ＋γとＶＲＥＡＤＴ＝β＋（n−１）×Δ＋δである。実際のレベル間の関係はしきい値分布を考慮する必要があるので、 （６）式には、γ側の最小値γ＋（Ｖｒｅｆ−ｓ）とδ側の最大値δ＋（Ｖｒｅｆ＋ｓ）を入れて、下記式（８）が得られる。
【００８３】
γ＞δ＋３ｓ  …（８）
（７）式には、Δ＋δの最小値Δ＋δ＋（Ｖｒｅｆ−ｓ）とγの最大値γ＋（Ｖｒｅｆ＋ｓ）を入れて、下記式（９）が得られる。
【００８４】
Δ＋δ＞γ＋３ｓ  …（９）
しきい値分布を考慮した式（８），（９）の条件で各レベル間の電位差Δを判定するには、γ−δ＝０．５×Δが最適となる。そこでβ＝Δ 、δ＝0 とすれば、式（８），（９）の条件はより簡単に、下記式（１０）となる。
【００８５】
０．５×Δ＞３ｓ  …（１０）
図１８はこの状態での判定条件とレベルの関係を示した。消去およびプログラムのベリファイ時および読出し時のワード線レベルは、ｍ×Δ（ｍ＝０，１，２，３，…)と０．５×Δが必要であるから、０．５×Δの倍数のレベルを発生させればよい。Δは、しきい値分布が十分に分離できてセンスアンプの不感帯よりも十分大きいことが条件となる。
【００８６】
この条件で、レベルＬ１とＬ０とを判別するとき（例えば、図１５のサイクルｔ４Ｔ又はｔ４Ｃ）には、Δだけでなく、消去レベルＬ０のＶｓｓとの差αが関与するので、判定が問題ないかどうかを調べる。図１９は、Ｃ−ｃｅｌｌの最上位レベルＬｎ＋１を基準として、Ｔ−ｃｅｌｌの最下位レベルＬ０とそれ以上のレベルとを識別するレベル関係を示している。
【００８７】
レベルＬ０が判定できる条件は、Δ＋α＞０．５×Δ＋sであり、これにαの最小値Ｖｒｅｆ−ｓを入れると、０．５×Δ＞２ｓ−Ｖｒｅｆが条件となる。この条件は、（１０）式が満たされれば満たされるので、問題なくレベル判定ができる
８値データは、上位ビットＨＢ、中間ビットＭＢ及び下位ビットＬＢの３ビットを用いて、（ＨＢ，ＭＢ，ＬＢ）と表される。図１４には、この例の８値データに用いるＴ−ｃｅｌｌとＣ−ｃｅｌｌのレベル間を線分で結んだ組み合わせ状態と、データビット割り付けが示されている。
【００８８】
最上位レベルＬ４が基準レベルであり、Ｃ−ｃｅｌｌが基準レベルにあるときがビットデータの正論理値であり、Ｔ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２，Ｌ３とＣ−ｃｅｌｌの最上位レベルＬ４の組み合わせがそれぞれ、（１，１，１），（１，１，０），（１，０，１），（１，０，０）となる。またＴ−ｃｅｌｌが基準レベルにあるときがビットデータの負論理値であり、Ｃ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２，Ｌ３とＴ−ｃｅｌｌの最上位レベルＬ４の組み合わせがそれぞれ、（０，０，０），（０，０，１），（０，１，０），（０，１，１）となる。
【００８９】
上位ビットＨＢ、中間ビットＭＢ及び下位ビットＬＢは、図１５，１６に示した複数サイクルの読み出しにおいて、この順に分別される。読み出しサイクルの初期には、ビットデータが縮退しており、サイクル進行に従って順次縮退が解ける。
【００９０】
Ｐ０（＝０Ｖ）は消去ベリファイ電圧、Ｐ１はレベルＬ４をプログラムするときの書き込みベリファイ電圧であり、以下同様にＰ２，Ｐ３，Ｐ４はそれぞれレベルＬ１，Ｌ２，Ｌ３をプログラムするときの書き込みベリファイ電圧である。Ｒ１は読出しサイクルｔ１での読み出し電圧であり、以下Ｒ２，Ｒ３，Ｒ４はそれぞれ、読出しサイクルｔ２Ｔ又はｔ２Ｃ，ｔ３Ｔ又はｔ３Ｃ，ｔ４Ｔ又はｔ４Ｃで一方のセルに設定される読み出し電圧である。
【００９１】
以上の７サイクルは、具体的には、最初のサイクルｔ１で上位ビットＨＢが判別される。次のサイクルｔ２Ｔとｔ２Ｃで中間ビットＭＢが判別される。これらのサイクルｔ２Ｔ，ｔ２Ｃでは下位ビットの一部も同時に判別され、更に残りの下位ビットが次のサイクルｔ３Ｔ，ｔ３Ｃ，ｔ４Ｔ，ｔ４Ｃで順次判別される。
【００９２】
上位ビットＨＢ，中間ビットＭＢ，下位ビットＬＢはこの順にデータセンスすることが必要である。サイクルｔ２Ｔとｔ２Ｃは、それぞれ上位ビットが“１”と“０”であるペアセルの中間ビットを判別するものであって、その順序は問わない。同様に、下位ビットを判別するサイクルｔ３Ｔとｔ３Ｃの順序、サイクルｔ４Ｔとｔ４Ｃの順序も問わない。
【００９３】
［４レベル／セル−４値／ペアセル］
ここまで説明した３レベル／セル−４値／ペアセル及び、５レベル／セル−８値／ペアセルの方式はいずれも、ペアセルを構成する二つのセルの一方の最上位レベルを基準として、これと他方のセルの上記最上位レベルより低い複数レベルとの組み合わせにより、データ状態を設定している。
【００９４】
この様なペアセルのレベル組み合わせとは異なる多値記憶方式もある。図２０は、４レベル／セル−４値／ペアセルの例を示している。これは全てのビットに対して固定した基準レベルを設定しない方式であり、特許文献２で提案した方式である。ここでは、セルが取り得る４レベルＬ０−Ｌ３について、Ｃ−ｃｅｌｌのレベルＬ３とＴ−ｃｅｌｌのレベルＬ０の組み合わせ状態をデータＡ、Ｃ−ｃｅｌｌのレベルＬ２とＴ−ｃｅｌｌのレベルＬ１の組み合わせ状態をデータＢ、Ｃ−ｃｅｌｌのレベルＬ１とＴ−ｃｅｌｌのレベルＬ２の組み合わせ状態をデータＣ、Ｃ−ｃｅｌｌのレベルＬ０とＴ−ｃｅｌｌのレベルＬ３の組み合わせ状態をデータＤとして、４値データを定義している。例えば、Ａ＝（１，１），Ｂ＝（１，０），Ｃ＝（０，１），Ｄ＝（０，０）とする。
【００９５】
データ読み出しには、先の例の３レベル／セル−４値／ペアセルと同様に、３サイクルを必要とする。サイクルｔ１では、ペアセルに対して共通のワード線電圧を用いてセル電流を比較してペアセルの状態を判定する。このとき、データＡ，Ｂの間、データＣとＤの間は縮退しており判別できない。これらのデータ縮退を解くには、サイクルｔ２Ｔ及びｔ２Ｃを必要とする。
【００９６】
サイクルｔ２ＴではＴ−ｃｅｌｌのレベルを見かけ上上昇させて、“1”状態の縮退を解いて、データＡ，Ｂの分別を行う。サイクルｔ２ＣではＣ−ｃｅｌｌのレベルを見かけ上上昇させて、“０”状態の縮退を解いて、データＣ，Ｄの分別を行う。具体的にサイクルｔ１，ｔ２Ｔ，ｔ２Ｃでワード線に与える読み出し電圧を変化させた場合のペアセルのレベル関係は、図２１のようになる。
【００９７】
ワード線レベルの設定条件を具体的に決めるために、図２１に示すようにレベル間の差α、β、δ、Δ、γを規定する。このときワード線電圧の振幅はΔ-δ＋γとなる。図２２は、データＡ，Ｂを判別するに必要なサイクルｔ２Ｔでのレベル関係を、ワード線レベルを揃えて示している。
【００９８】
消去後のしきい値電圧（レベルＬ０）のＶｓｓとの差をα、レベルＬ１（のベリファイレベル）とＶｓｓとの差をβ、Ｔ−ｃｅｌｌのワード線レベル（読み出し電圧）ＶＲＥＡＤＴとレベルＬ１との差をδ、レベルＬ１以上のレベル間の差をΔ、Ｃ−ｃｅｌｌのワード線レベル（読み出し電圧）ＶＲＥＡＤＣとレベルＬ２の差をγとした。書き込みベリファイ時のワード線レベル（ベリファイ電圧）ＶＶＥＲＩは、ＶＶＥＲＩ＝β＋ｍ×Δとなる。
【００９９】
このステップｔ２Ｔでは、Ｃ−ｃｅｌｌのレベルＬ３とＴ−ｃｅｌｌのレベルＬ０との組み合わせ状態Ａと、Ｃ−ｃｅｌｌのレベルＬ２とＴ−ｃｅｌｌのレベルＬ１との組み合わせ状態Ｂとを分離するのであるから、レベル間には次の関係式（１１），（１２）が成り立つ必要がある。
【０１００】
γ＞δ＋s  …（１１）
α＋β＋δ＞γ−Δ＋s  …（１２）
このときＣ−ｃｅｌｌ，Ｔ−ｃｅｌｌ側の読み出し電圧はそれぞれ、ＶＲＥＡＤＣ＝β＋Δ＋γ，ＶＲＥＡＤＴ＝β＋δである。さらに実際のレベル間の関係は、しきい値分布を考慮する必要がある。
【０１０１】
（１１）式は、γ側の最小値γ＋（Ｖｒｅｆ−ｓ）とδ側の最大値δ＋（Ｖｒｅｆ＋ｓ）を入れて、下記式（１３）となる。
【０１０２】
γ＞δ＋３ｓ  …（１３）
（１２）式は、αの最小値Ｖｒｅｆ−ｓとΔの最小値Δ−（Ｖｒｅｆ＋ｓ）を入れて、下記式（１４）となる。
【０１０３】
β＋δ＞γ−Δ＋３ｓ  …（１４）
更に、β＝Δ、δ＝０、γ＝Δなる条件を与えて簡単化すれば、式（１３），（１４）の条件は、下記式（１５）としてまとめられる。
【０１０４】
Δ＞３ｓ  …（１５）
図２３はこのときの状態判定条件とレベル関係を図２２に対応させて示した。消去および書き込みのベリファイ時および読出し時のワード線レベルは、ｍ×Δとまとめることができ、Δの倍数のレベルを発生させれば良い。Δは、隣接するしきい値レベル分布が十分分離できて、センスアンプの不感帯よりも十分大きいこと、が必要な条件となる。
【０１０５】
この４レベル／セル−４値／ペアセル方式も、先の３レベル／セル−４値／ペアセル方式とほぼ同様の条件で動作可能であるが、同じ４値データ記憶のために、各セルのレベル数が一つ多くなっている。従って、先の３レベル／セル−４値／ペアセル方式更には、５レベル／セル−８値／ペアセル方式は、これの改良版ということができる。
【０１０６】
先の３レベル／セル−４値／ペアセル方式及び、５レベル／セル−８値／ペアセル方式は、各セルの最上位レベルを基準として、ペアセルを構成する二つのセルのレベル間が異なる組み合わせ状態を多値データとして用いた。これに対して、セルが取りうるレベルのうち最下位レベルを基準として多値データの組み合わせを設定することも可能である。
【０１０７】
その様な例を以下に説明する。
【０１０８】
［３レベル／セル−４値／ペアセル（その２）］
図２４は、最下位レベルＬ０を基準とする３レベル／セル−４値／ペアセル方式のペアセル構成を、図７と対比させて示している。この場合も、３サイクルｔ１，ｔ２Ｔ，ｔ２Ｃの読み出し動作により、４値データを識別することができる。図２４は、各サイクルを通してワード線レベルを一定とし、セルレベルを相対的に変化させた場合を示し、図２５はより実際的に、各サイクルでワード線レベル（読み出し電圧）を切り換えた場合を示している。
【０１０９】
この場合も、Ｃ−ｃｅｌｌのレベルが高い場合を“１”として４値データを次のように定義することができる。Ｔ−ｃｅｌｌの最下位レベルＬ０とＣ−ｃｅｌｌの最上位レベルＬ２との組あわせをデータＡ＝（１，１）、Ｔ−ｃｅｌｌの最下位レベルＬ０とＣ−ｃｅｌｌの中間レベルＬ１との組あわせをデータＢ＝（１，０）、Ｃ−ｃｅｌｌの最下位レベルＬ０とＴ−ｃｅｌｌの中間レベルＬ１の組あわせをデータＣ＝（０，１）、Ｃ−ｃｅｌｌの最下位レベルＬ０とＴ−ｃｅｌｌの最上位レベルＬ２の組あわせをデータＤ＝（０，０）。
【０１１０】
サイクルｔ１ではペアセルに対して共通のワード線電圧を用いてセル電流を比較してペアセルの状態を判定している。この時、データＡ，Ｂは共に“１”として、データＣ，Ｄは共に“０”としてのみ判定され、データは縮退している。
【０１１１】
サイクルｔ２ＴではＴ−ｃｅｌｌのレベルを見かけ上上昇させることにより、データＡ，Ｂの“1”データの縮退を解いている。すなわち、Ｔ−ｃｅｌｌの最下位レベルの基準を持ち上げて、中間レベルＬ１よりワード線レベルに近づけることにより、ペアセルのセル電流関係は逆転し、データＡは“１”，データＢは“０”として判定される。
【０１１２】
サイクルｔ２ＣではＣ−ｃｅｌｌレベルを見かけ上上昇させて、“０”データ縮退を解いて、データＣ，Ｄを判別することができる。
【０１１３】
図２５には、後にこの方式のワード線の設定条件を検討するために、各レベル間の差α、β、δ、Δ、γを記載してある。ワード線レベルの振幅はΔ＋β＋δとなる。
【０１１４】
［５レベル／セル−８値／ペアセル（その２）］
図２６は、最下位レベルＬ０を基準とする５レベル／セル−８値／ペアセル方式のペアセル構成を、図１５と対比させて示している。この場合も、７サイクルｔ１，ｔ２Ｔ，ｔ２Ｃ，ｔ３Ｔ，ｔ３Ｃ，ｔ４Ｔ，ｔ４Ｃの読み出し動作により、８値データを識別することができる。図２６は、各サイクルを通してワード線レベルを一定とし、セルレベルを変化させた場合を示し、図２７はより実際的に、各サイクルでワード線レベル（読み出し電圧）を切り換えた場合を示している。
【０１１５】
サイクルｔ１ではペアセルに対して共通のワード線電圧を用いてセル電流を比較してペアセルのデータ状態を判定している。このとき、Ｃ−ｃｅｌｌの最下位レベルＬ０を基準とするデータは全てデータ０”として、Ｔ−ｃｅｌｌの最下位レベルＬ０を基準とするデータは全て“１”として検出される。このデータ縮退状態は、以下にサイクルで順次解かれる。
【０１１６】
サイクルｔ２ＴではＴ−ｃｅｌｌのレベルを見かけ上上昇させて“1”データの縮退を一部解いている。サイクルｔ２ＣではＣ−ｃｅｌｌのレベルを見かけ上上昇させて“０”データの縮退を一部解いている。以下、サイクルｔ３Ｔ，ｔ４Ｔで更にＴ−ｃｅｌｌのレベルをあげて、“1”データの縮退状態を更に順次解き、ｔ３Ｃ，ｔ４ＣではＣ−ｃｅｌｌのレベルを更にあげて、“０”データの縮退状態を更に順次解く。
【０１１７】
図２７には、図２５と同様に、この方式のワード線の設定条件を検討するために、各レベル間の差α、β、δ、Δ、γを記載してある。ワード線レベルの振幅はΔ＋β＋δ（サイクルｔ２Ｔ，ｔ２Ｃ）、２×Δ＋β＋δ（サイクルｔ３Ｔ，ｔ３Ｃ）、３×Δ＋β＋δ（サイクルｔ４Ｔ，ｔ４Ｃ）となる。
【０１１８】
次に、上述した３値／セル−４値／ペアセル（その２）と５値／セル−８値／ペアセル（その２）について、レベル設定条件を検討する。図２８は、これら２方式に共通に適用される、Ｃ−ｃｅｌｌの最下位レベルＬ０との関係で、Ｔ−ｃｅｌｌの最上位レベルＬｎ＋２とそれ以下のレベルとを識別する最終読み出しサイクルのレベル関係を、ワード線レベルを固定して示している。
【０１１９】
消去後のしきい値（レベルＬ０）とＶｓｓとの差がα、レベルＬ１と消去ベリファイ電圧Ｖｓｓとの差がβ、ワード線レベル（読み出し電圧）ＶＲＥＡＤＴと最上位レベルＬｎ＋２との差がδ、各レベル間の差がΔである。書き込みベリファイ時のワード線レベル（ベリファイ電圧）は、ＶＶＥＲＩ＝β＋ｍ×Δとなる。
【０１２０】
Ｃ−ｃｅｌｌの最下位レベルＬ０を基準として、Ｔ−ｃｅｌｌの最上位レベルＬn＋２とその次のレベルＬｎ＋１の状態を分けるのであるから、下記式（１６），（１７）が成り立つことが必要である。
【０１２１】
α＞δ＋s  …（１６）
Δ＋δ＞α＋s  …（１７）
このとき、Ｃ−ｃｅｌｌとＴ−ｃｅｌｌのワード線レベルはそれぞれ、Ｖｓｓとβ＋ｎ×Δ＋δである。実際のレベル間の関係はしきい値分布を考慮する必要があるので、 式（１６）は、αの最小値Ｖｒｅｆ−ｓとδ側の最大値δ＋（Ｖｒｅｆ＋ｓ）を入れて、下記式（１８）となる。
【０１２２】
０＞δ＋３ｓ  …（１８）
式（１７）は、Δ＋δの最小値Δ＋δ＋（Ｖｒｅｆ−ｓ）とαの最大値を入れるのだが、この最大値はαMAXとして、下記式（１９）となる。
【０１２３】
Δ＋δ＞αMAX＋２ｓ−Ｖｒｅｆ  …（１９）
式（１９）の条件は、αMAXが制御できないこと、またδ自体を決めるのが困難なことから、満たすことが難しい。
【０１２４】
以上の考察から、最下位レベルを基準として多値データの組み合わせを設定する３レベル／セル−４値／ペアセル（その２）或いは５レベル／セル−８値／ペアセル（その２）と比べると、各セルの最上位レベルを基準としてペアセルの多値データの組み合わせを設定する、４値／ペアセル（その１）或いは８値／ペアセル（その１）の方式がより好ましいということができる。
【０１２５】
［３レベル／セル−４値／ペアセル（その１）の詳細］
図２９は、３レベル／セル−４値／ペアセル（その１）の方式での消去及び書き込み手順を示している。これ以上の多値の場合も基本的には同じ手順になる。
【０１２６】
“ｖｐ０”は、ペアセルのベリファイ消去ステップである。その詳細動作は後にセンスユニットとの関係で説明するが、消去ステップｖｐ０では選択ブロック内のセルに消去電圧を印加する動作と、その後選択ブロックのワード線をＶｓｓにして、そのセル電流を参照セル（有効しきい値電圧がＶｒｅｆのセル）のそれと比較する消去ベリファイとを繰り返す。これによって全てのセルのしきい値電圧を、セル電流が十分“1”と見なせる最下位レベルＬ０に設定する。
【０１２７】
この消去しきい値電圧分布に対して、書き込みデータとして、上位ビットＨＢ及び下位ビットＬＢを与え、これをセルレベルに翻訳して順次書き込みを行うのが、ベリファイ書き込みステップｖｐ１及びｖｐ２である。
【０１２８】
書き込みステップｖｐ１では、上位ビットＨＢの“１”，“０”に従って、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌのしきい値電圧を、基準レベルである最上位レベルＬ２に上昇させる。具体的には、センスユニット３０内のデータラッチに書き込みビットデータをロードし、選択されたビット線とセンスアンプを接続して書き込みが行われる。
【０１２９】
これも詳細動作は後に説明するが、書き込みベリファイと書き込み電圧印加動作とを繰り返す。ベリファイ後には、書き込み不十分のペアセルが存在するか否かのベリファイチェックを行う。この書き込みステップｖｐ１が終了した段階では全てのペアセルは基準レベルＬ２と最下位レベル（消去レベル）Ｌ０の組合せになっている。
【０１３０】
この段階で、データ（０，０）と（０，１）は縮退している。同様に、データ（１，０）と（１，１）も縮退している。
【０１３１】
次の書き込みステップｖｐ２では、下位ビットＬＢの“１”，“０”に従って、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌの一部のセルのしきい値電圧を消去レベルＬ０から中間レベルＬ１に上昇させる。この書き込みステップｖｐ２が終了すると、全てのペアセルの書き込みが終了し、（０，０）（１，０）（０，１）（０，０）の４値データを持ったペアセルが得られる。
【０１３２】
多値データを構成するレベル数が多くなっても、基準となる最上位レベルをまず書き込み、以下順次下位レベルを書き込むという方式は、同じである。
【０１３３】
（センスユニット構成）
図３０は、この方式で用いられる、一対の選択ビット線ＴＢＬ，ＣＢＬに接続されるセンスユニット３０の構成を示している。図４で説明したように実際には、一つのセンスユニット３０は、複数対のビット線により共有される。
【０１３４】
センスユニット３０は、電流検出型の差動センスアンプＳＡと二つのデータラッチＨＢＬ，ＬＢＬを含むセンス・ラッチ系と、ベリファイチェック回路ＶＣＫ（ベリファイ・結果判定系）とを有する。差動センスアンプＳＡの二つの入力ノードＩＮ，／ＩＮは、通常読み出し時にはビット線ＴＢＬ，ＣＢＬに接続される。書き込みベリファイ或いは消去ベリファイ時に入力ノードＩＮ，／ＩＮの一方に参照電流を供給するために、参照電流源回路３０１が設けられている。
【０１３５】
データラッチＨＢＬとＬＢＬは、データ書き込み時は書き込みデータの上位ビットＨＢと下位ビットＬＢをそれぞれ保持し、読み出し時はセンスアンプＳＡにより読み出された上位ビットＨＢと下位ビットＬＢをそれぞれ保持するものである。消去時にはこれらのデータラッチＨＢＬ，ＬＢＬは、上位ビット、下位ビットとは無関係に、Ｔ−ｃｅｌｌアレイ１ｔとＣ−ｃｅｌｌアレイ１ｃを順番に消去するための相補データが保持される。
【０１３６】
データラッチＨＢＬ，ＬＢＬは、センスアンプＳＡとの間でデータ転送するための共通のデータ転送ノードＢ，／Ｂを有する。ノードＢ，／Ｂは読み出し制御信号ＲＥＡＤにより制御されるＮＭＯＳトランジスタＮ２１，Ｎ２２を介してセンスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴに接続されている。
【０１３７】
ノードＢ，／ＢとデータラッチＨＢＬの間にはＮＭＯＳトランジスタＮ３１，Ｎ３２からなるデータ転送回路３０３が設けられている。この転送回路３０３は、前述した読み出しステップｔ１、書き込みステップｖｐ１或いは消去ステップｖｐ０（１）でオンになるように、それぞれのタイミング信号が供給される。
【０１３８】
ノードＢ，／ＢとデータラッチＬＢＬの間には、ＮＭＯＳトランジスタＮ４１−Ｎ４４からなるデータ転送回路３０４と、ＮＭＯＳトランジスタＮ５１−Ｎ５４からなるデータ転送回路３０５が併設されている。これらの転送回路３０４，３０５は、データラッチＨＢＬの上位ビットデータＨＢ，／ＨＢにより選択され、また読み出しステップｔ２Ｔ，ｔ２Ｃ、書き込みステップｖｐ２或いは消去ステップｖｐ０（２）に対応するタイミング信号により制御される。
【０１３９】
参照電流源回路３０１は、参照電圧Ｖｒｅｆがゲートに与えられたＮＭＯＳトランジスタＮ１０を有する。このＮＭＯＳトランジスタＮ１０は、センスすべきセル電流を比較判定するための参照電流を流す参照セルとして用いられている。このＮＭＯＳトランジスタＮ１０は、書き込み又は消去ベリファイ時に選択的にセンスアンプＳＡの入力ノードＩＮ，／ＩＮの一方に接続される。即ちＮＭＯＳトランジスタＮ１０は、参照ワード線ＲｅｆＷＬにより駆動されるＮＭＯＳトランジスタＮ１１，Ｎ１２を介し、データ転送ノード／Ｂ，Ｂにより制御されるＮＭＯＳトランジスタＮ１３，Ｎ１４を介して、センスアンプＳＡの入力ノードＩＮ，／ＩＮに接続される。
【０１４０】
センスアンプＳＡの入力ノードＩＮ，／ＩＮは、読み出し制御信号ＲＥＡＤにより制御されるＮＭＯＳトランジスタＮ１７，Ｎ１９を介してそれぞれビット線ＴＢＬ，ＣＢＬに接続される。これらのＮＭＯＳトランジスタＮ１７，Ｎ１９には並列に、それぞれノードＢ，／Ｂにより相補的に制御されるＮＭＯＳトランジスタＮ１８，Ｎ２０が接続されている。
【０１４１】
即ち、読み出し時は、ＮＭＯＳトランジスタＮ１７，Ｎ１９がオンになり、ビット線対ＴＢＬ，ＣＢＬがそれぞれ入力ノードＩＮ，／ＩＮに接続される。このときリファレンス電流源回路３０１はセンスアンプＳＡには接続されない。
【０１４２】
書き込み及び消去ベリファイ時には、ＮＭＯＳトランジスタＮ１７，Ｎ１９はオフである。そしてデータラッチＨＢＬ，ＬＢＬ等のデータに従って、ＮＭＯＳトランジスタＮ１８，Ｎ２０の一方がオンになり、また参照電流源回路３０１ではＮＭＯＳトランジスタＮ１３，Ｎ１４の一方がオンになる。これにより、ビット線対ＴＢＬ，ＣＢＬの一方がセンスアンプＳＡの一つの入力ノードに接続され、他方の入力ノードにはリファレンス電流源であるＮＭＯＳトランジスタＮ１０が接続される。
【０１４３】
ビット線ＴＢＬ，ＣＢＬには、それぞれＰＭＯＳトランジスタＰ１１−Ｐ１３，Ｐ１４−Ｐ１６からなるプルアップ回路３０２Ｔ，３０２Ｃが接続されている。これらは、センスデータに応じてビット線ＴＢＬ，ＣＢＬの一方をＶｄｄにプルアップするために用いられる。また、センスデータに応じてビット線ＴＢＬ，ＣＢＬの一方をＶｓｓのリセットするために、それぞれにＮＭＯＳトランジスタＮ１５，Ｎ１６が接続されている。
【０１４４】
この実施の形態において、センスアンプＳＡが電流検出型の差動アンプであること及び、通常のデータ読み出しにはペアセルのセル電流差の検出を行うこと、が高速読み出しを可能としている。即ち通常のＮＡＮＤ型フラッシュメモリのセンスアンプは、ビット線をプリチャージした後、選択セルによりそのビット線をディスチャージさせる動作を行う。選択セルがオフ（例えばデータ“０”）の場合は、ビット線は放電されず、選択セルがオン（例えばデータ“１”）の場合はビット線が放電される。従って一定時間のビット線放電動作の後、ビット線電位を検出することによって、データを判定することができる。
【０１４５】
しかしこのセンスアンプ方式では、セル電流が小さくなる程、またビット線容量が大きくなる程、データ判定のために長いビット線放電時間を必要とし、高速読み出しができなくなる。特に、多値記憶を行う場合には、複数回のセンス動作を必要とするために、読み出しの高速性能を如何に確保するかが重要な課題になる。
【０１４６】
この実施の形態のセンスアンプＳＡは、ペアセルを構成する二つのセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのセル電流の差を、ビット線対の間で差動検出する。後に詳細に説明するが、書き込みや消去のベリファイ読み出しには、参照電流源回路を用い、ベリファイすべきセルが接続されたビット線対の一方と参照セルとの間で、セル電流差の検出を行う。この場合には、センスアンプの差動入力の負荷容量が大きく異なるために、セル電流差の検出には一定のビット線充電時間を必要とする。
【０１４７】
しかし通常の読み出し時は、参照電流源回路を用いることなく、ペアセルのセル電流差を差動検出するので、センスアンプ差動入力端での容量バランスがとれている。従って、読み出し開始（即ちセル駆動開始）初期からセル電流の大小関係が決まり、開始後早い段階でセンスアンプを活性にしても、誤センスすることはない。従って、極めて短時間でデータセンスすることが可能であり、特に多値記憶方式での高速読み出し性能を実現する上で重要になる。
【０１４８】
更に、電流検出型差動センスアンプは、微小なセル電流差を確実に検出することができる。このことは、多値データのしきい値電圧レベル差を小さく設定した場合にも、確実にデータをセンスできることを意味する。即ちこの実施の形態のデータセンス方式は、多値データレベルが多い場合でも、十分なデータマージンを確保することを可能にする。
【０１４９】
図３１は、その様なセンスアンプＳＡの具体的な構成例を示している。このセンスアンプＳＡは、一種のＣＭＯＳフリップフロップ３１１を主体として構成されるが、通常のフリップフロップではない。
【０１５０】
ゲートＧＡが共通接続されて直接接続されたＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ６１の共通ドレインは、一方の出力ノードＯＵＴに接続されている。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ６２の共通ドレインは、他方の出力ノード／ＯＵＴに接続されている。これらの共通ゲートＧＡ，ＧＢは、出力ノード／ＯＵＴ，ＯＵＴに交差接続されている。
【０１５１】
ＰＭＯＳトランジスタＰ２３，Ｐ２４はそれぞれＰＭＯＳトランジスタＰ２１，Ｐ２２を介し、電源スイッチとしてのＰＭＯＳトランジスタＰ２０を介して、電源端子Ｖｄｄに接続されている。ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。
【０１５２】
ＮＭＯＳトランジスタＮ６１，Ｎ６２のソースは接地端子Ｖｓｓに接続されている。共通ゲートＧＡ，ＧＢは、活性化用ＮＭＯＳトランジスタＮ６３，Ｎ６４を介して接地端子Ｖｓｓに接続されている。
【０１５３】
直列接続されたＰＭＯＳトランジスタＰ２１，Ｐ２３の接続ノードＮＡ、同じく直列接続されたＰＭＯＳトランジスタＰ２２，Ｐ２４の接続ノードＮＢがそれぞれセル電流の入力ノードとなる。具体的に図３１の例では、ビット線ＴＢＬに接続される側の入力ノードＩＮとＮＡとの間及び、ビット線ＣＢＬに接続される側のノード／ＩＮとＮＢの間にそれぞれ、ＰＭＯＳトランジスタＰ２７，Ｐ２８によるカレントミラー回路３１２及び、ＰＭＯＳトランジスタＰ２９，Ｐ３０によるカレントミラー回路３１３が配置されている。これらのカレントミラー回路３１２，３１３によって、セル電流に対応するレプリカ電流がノードＮＡ，ＮＢに供給される。
【０１５４】
ＰＭＯＳトランジスタＰ２７，Ｐ２８，Ｐ２９，Ｐ３０のドレインと接地端子Ｖｓｓの間にそれぞれ接続されたＮＭＯＳトランジスタＮ７１，Ｎ７２，Ｎ７３，Ｎ７４は、初期化信号ＥＱにより制御される。即ちセンス開始前に、ＥＱ＝“Ｈ”によって、ノードＮＡ，ＮＢをＶｓｓに初期化することができる。
【０１５５】
入力ノードＩＮ／ＩＮには、センス結果を帰還してこれらのノードを制御するための帰還回路３１４，３１５が設けられている。即ち、入力ノードＩＮとＮＡの間及び、入力ノード／ＩＮとＮＢの間には、出力ノードＯＵＴ，／ＯＵＴによりゲートが制御されるＰＭＯＳトランジスタＰ２５，Ｐ２６が介在させている。入力ノードＩＮと出力ノードＯＵＴの間、入力ノード／ＩＮと出力ノード／ＯＵＴの間にはそれぞれ、出力ノードＯＵＴ，／ＯＵＴにより制御されるＮＭＯＳトランジスタＮ６５，Ｎ６６を介在させている。
【０１５６】
このセンスアンプＳＡの動作を説明すると、次の通りである。通常の読み出し動作では、図３０に示すリファレンス電流源３０１は用いられない。／ＡＣＣ＝“Ｈ”，／ＳＥ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＮ６３，Ｎ６４がオンであり、出力ノードＯＵＴ，／ＯＵＴ及び共通ゲートノードＧＡ，ＧＢは、Ｖｓｓに保持されている。
【０１５７】
二つのセルアレイの対をなすワード線ＴＷＬ，ＣＷＬが選択され、一対のビット線ＴＢＬ，ＣＢＬが入力ノードＩＮ，／ＩＮに接続されるときに、／ＡＣＣ＝“Ｌ”、その後少し遅れて／ＳＥ＝“Ｌ”となり、センスアンプＳＡが活性化される。このとき、選択されたペアセルの二つセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのセル電流がそれぞれノードＮＡ，ＮＢに供給される。
【０１５８】
センスアンプ活性化直後、ＮＭＯＳトランジスタＮ６１，Ｎ６２は共にオフであるが、ＶｓｓにリセットされていたノードＯＵＴ（＝ＧＢ），／ＯＵＴ（ＧＡ）は、電源からの電流とこれに重なるセル電流により充電される。セル電流差により、出力ノードＯＵＴ，／ＯＵＴの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、フリップフロップ３１３では、出力ノードＯＵＴ，／ＯＵＴの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。
【０１５９】
例えば、ＯＵＴ（ＧＢ）が／ＯＵＴ（ＧＢ）より低いとすると、／ＳＥからの正帰還動作により、ＮＭＯＳトランジスタＮ６１がオン、ＮＭＯＳトランジスタＮ６２がオフ、ＰＭＯＳトランジスタＰ２２，Ｐ２４がオン、ＰＭＯＳトランジスタＰ２１，Ｐ２３がオフとなって、出力ノードＯＵＴ，／ＯＵＴはそれぞれ、Ｖｓｓ，Ｖｄｄになる。
【０１６０】
このような電流検出方式により、ペアセルのセル電流差を短時間でセンスすることができる。出力ノードＯＵＴ，／ＯＵＴの一方がＶｓｓ、他方がＶｄｄになると、ＮＭＯＳトランジスタＮ６５，Ｎ６６の一方がオンになり、入力ノードＩＮ，／ＩＮの一方をＶｄｄにする帰還制御が行われる。これは書き込みベリファイ時に、ベリファイ読み出し結果に応じて、ビット線制御を行う必要があるためである。
【０１６１】
以上のようにこのセンスアンプＳＡは、トランジスタＮ６３，Ｎ６４からの正帰還動作によりペアセルのセル電流差を短時間で検出することでき、高速の読み出しが可能になる。しかも、フリップフロップ３１３は貫通電流が流れないので、消費電力も少ない。
【０１６２】
図３２は、基本的に図３１と同様のフリップフロップ３１１を用いるが、より簡単化したセンスアンプＳＡの例である。ここでは図３１の回路で用いられているカレントミラー回路３１２，３１３が省略されている。カレントミラー回路を用いてノードＮＡ，ＮＢにレプリカ電流を入れる場合には、電源電流に対してセル電流を加算することになるのに対し、直接セル電流を入れる場合には減算になる。従って、図３１とは逆に、入力ノードＩＮ，／ＩＮをそれぞれノードＮＢ，ＮＡに接続している。
【０１６３】
ノードＮＡ，ＮＢには、電源スイッチＰＭＯＳトランジスタＰ２０と相補的にオンオフされるリセットＮＭＯＳトランジスタＮ６７，Ｎ６８が接続されている。これにより、センス前にノードＮＡ，ＮＢはＶｓｓに設定される。帰還回路３１４，３１５は、ＮＭＯＳトランジスタＮ６５，Ｎ６６のみであり、出力ノードＯＵＴ，／ＯＵＴの“Ｈ”，“Ｌ”が確定すると、入力ノードＩＮ，／ＩＮの一方を“Ｈ”にする動作が行われる。
【０１６４】
図３３は、図３０におけるベリファイチェック回路ＶＣＫの具体構成を示している。このベリファイチェック回路ＶＣＫは、書き込み又は消去ベリファイ時、センスアンプ出力ノードＯＵＴ，／ＯＵＴにベリファイ読み出しされたデータが、ノードＢ，／Ｂに読み出されるデータラッチＨＢＬ又はＬＢＬの期待値データと一致するか否かを判定するデータ比較回路３２０を用いている。
【０１６５】
消去ベリファイと書き込みベリファイとでは期待セル状態が異なる。即ち消去ベリファイでは、セルのしきい値電圧が十分に下がったことを検証するのに対し、書き込みベリファイではセルのしきい値電圧があるレベルまで上がったことを検証する。具体的に、消去ベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が逆論理となることを検出して完了とし、書き込みベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が同じ論理となることを検出して完了とする必要がある。
【０１６６】
このために、チェック入力信号ＩＮＱｉにより制御される相補的にオンオフさせるＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ８９の間に、４つの電流経路が配置されている。
【０１６７】
ノードＯＵＴ及び／Ｂにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８１及びＮ８２の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８３を介在させた第１の経路及び、ノード／ＯＵＴ及びＢにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８４及びＮ８５の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８６を介在させた第２の経路が書き込みベリファイ時のデータ比較回路を構成する。
【０１６８】
ＮＭＯＳトランジスタＮ８１及びＮ８５とこれらの間に消去ベリファイ時のチェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８７を介在させた第３の経路及び、ＮＭＯＳトランジスタＮ８４及びＮ８２とこれらの間に同チェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８８を介在させた第４の経路が、消去ベリファイ時のデータ比較回路を構成する。
【０１６９】
ソースが電源に接続されたＰＭＯＳトランジスタＰ４１のドレインノードＮＣｉは、ＩＮＱｉ＝“Ｌ”の間“Ｈ”レベルに充電される。そして、ＩＮＱｉ＝“Ｈ”を入力したときに、ベリファイ読み出しデータが期待値になったときに、このノードＮＣｉが“Ｌ”レベルに放電される。このノードＮＣｉの“Ｌ”レベル遷移を受けて、インバータ３２１がＦＩＮｉ＝“Ｈ”を出力する。
【０１７０】
実際には、図３４に示すように、同時に読み出しされる１ページ内の全センスユニット内のベリファイチェック回路ＶＣＫｉが、チェック出力ＦＩＱｉが次のチェック入力ＩＮＱｉ＋１となるように、ドミノ倒し接続される。ベリファイ判定時、最初のベリファイチェック回路ＶＣＫ０にチェック入力ＩＮＱｏ＝“Ｈ”を入れる。１ページ内に書き込み或いは消去不十分のセルが一つでもあると、最終チェック出力ＦＩＮｎ−１は“Ｌ”である。１ページ内の全セルの書き込み或いは消去が十分である場合に初めて、ＦＩＮｎ−１＝“Ｈ”が得られ、これが書き込み或いは消去完了を示すパスフラグ信号となる。
【０１７１】
次に上述したセンスユニットに即して、具体的なデータ読み出し、ベリファイ消去及びベリファイ書き込みの動作を説明する。
【０１７２】
（読み出し）
データ読み出しは、４値データの２ビットを全て読み出すには、前述のように３ステップｔ１，ｔ２Ｔ及びｔ２Ｃを必要とする。図３５はこの３ステップでの上位ビットＨＢと下位ビットＬＢのデータ確定の様子を示している。図３６は、この読み出しサイクルでのワード線対ＴＷＬ，ＣＷＬの読み出し電圧変化を示している。上位ビットＨＢのみを読み出すには勿論１ステップｔ１のみでよい。
【０１７３】
最初のサイクルｔ１では、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ側のワード線ＴＷＬ，ＣＷＬに、図６に示す読み出し電圧Ｒ１を与える。このとき、図６から明らかなように、ＨＢ＝“０”の場合、Ｃ−ｃｅｌｌのセル電流がＴ−ｃｅｌｌのそれより大きく、ＨＢ＝“１”の場合は、セル電流は逆になる。
【０１７４】
即ち、センスアンプＳＡでは、ＣＢＬ＝“Ｌ”，ＴＢＬ＝“Ｈ”としてＨＢ＝“０”が、ＣＢＬ＝“Ｈ”，ＴＢＬ＝“Ｌ”としてＨＢ＝“１”がセンスされる。このセンス結果は、転送回路３０３を介して、データラッチＨＢＬに転送保持される。
【０１７５】
ステップｔ２Ｔでは、ＨＢ＝“１”なるペアセルについて、下位ビットＬＢをセンスする。このステップでは、図３６に示すようにワード線ＴＷＬ，ＣＷＬにそれぞれ、読み出し電圧Ｒ２，Ｒ１を与える。このとき、ＨＢ＝“１”のペアセルについて、下位ビットＬＢが“１”であれば、ＴＢＬがＣＢＬより低レベルになり（データ“１１”）、下位ビットＬＢが“０”であれば、ＴＢＬ，ＣＢＬは逆データになる（データ“１０”）。この下位ビットデータは、上位ビットＨＢ＝“１”によりオンになる転送回路３０４を介してデータラッチＬＢＬに転送保持される。
【０１７６】
ステップｔ２Ｃでは、ＨＢ＝“０”なるペアセルについて、下位ビットＬＢをセンスする。このステップでは、図３６に示すようにワード線ＴＷＬ，ＣＷＬにそれぞれ、読み出し電圧Ｒ１，Ｒ２を与える。このとき、ＨＢ＝“０”のペアセルについて、下位ビットＬＢが“０”であれば、ＣＢＬがＴＢＬより低レベルになり（データ“００”）、下位ビットＬＢが“１”であれば、ＣＢＬ，ＴＢＬは逆データになる（データ“０１”）。この下位ビットデータは、／ＨＢ＝“１”によりオンになる転送回路３０５を介してデータラッチＬＢＬに転送保持される。
【０１７７】
以上のように、図３５に示すように、ステップｔ１で上位ビットＨＢの“０”と“１”が確定し、ステップｔ２Ｔでは上位ビットがＨＢ＝“１”のペアセルについて、下位ビットＬＢの“０”と“１”が確定し、ステップｔ２Ｃでは上位ビットがＨＢ＝“０”のペアセルについて、下位ビットＬＢの“０”と“１”が確定する。
【０１７８】
図６に示したデータビット割り付け法及び図３０に示したセンスユニット構成では、下位ビットＬＢを読み出す前には必ず上位ビットＨＢが読み出されている必要がある。即ちペアセルが保持する下位ビットデータのみを独立に読み出すことはできないが、システムは簡単になる。但し、下位ビットを読み出すステップｔ２Ｔとｔ２Ｃの順序は逆であってもよい。
【０１７９】
この実施の形態の読み出し法では、ペアセルのセル電流差を差動検出するため、高速の読み出しが可能である。例えば、後に説明するベリファイ読み出しでは、ペアセルを構成する各セルのセル電流を参照セルのそれと比較する。この場合には、センスアンプの差動入力ノードの一方のみにビット線が接続されるため、差動入力ノードの負荷容量のアンバランスが大きい。従って、データセンスのためには、ビット線容量の充電時間の経過を待ってＤＣ電流を比較しなければならない。
【０１８０】
これに対して通常読み出し動作では、ペアセルがつながるビット線対の間でセル電流差を検出するので、センスアンプ差動入力ノードの負荷バランスがとれている。従って、ビット線の充電時間を待つ必要はなく、極めて短時間でのデータセンスが可能である。たとえ３サイクルの読み出し動作が必要であるとしても、通常のＮＡＮＤフラッシュメモリに比べて、高速の読み出しが可能になる。
【０１８１】
（ベリファイ消去）
データ消去は、消去単位内の全セルに消去電圧を印加する動作と、その消去状態を確認するベリファイ動作との繰り返しにより行う。例えば、図３に示すように複数個配置されるページバンクについて、適当な複数ページバンクを含むブロックを消去単位とすることができる。或いはページバンクを消去単位としてもよい。
【０１８２】
消去動作はセルを最下位しきい値レベルＬ０に設定する動作である。そのため選択ブロック内の全ワード線をＶｓｓとし、セルアレイが形成されたウェルに大きな消去電圧Ｖｅｒａを与えて、全セルのフローティングゲートから電子を抜き去る。
【０１８３】
センスアンプユニット３０の両側の全てのビット線ＴＢＬ，ＣＢＬに接続されたセルのデータ消去を同時に行うが、消去ベリファイには、センスユニット３０において、セル電流をリファレンス電流源回路３０１によるリファレンス電流と比較する必要がある。このため、ページバンク内のＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイとを別々のタイミングでベリファイ読み出しする必要がある。
【０１８４】
このために、二つのデータラッチＨＢＬ，ＬＢＬに相補データを保持して、これによりＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイが順次選択されるようにする。例えば図３７に示すように、図２９に示した消去ステップｖｐ０は、二つのベリファイ消去ステップｐ０（１），ｖｐ０（２）に分けられる。
【０１８５】
ステップｖｐ０（１）は、データラッチＨＢＬにセットした“１”データに基づいて行うＴ−ｃｅｌｌアレイ１ｔに対してベリファイ消去を行う。ステップｖｐ０（２）は、データラッチＬＢＬにセットしたデータ“０”に基づいてＣ−ｃｅｌｌアレイ１ｃに対してベリファイ消去を行う。
【０１８６】
但しこれらのセルアレイ選択は逆であってもよい。即ちＨＢＬ＝“０”，“ＬＢＬ”＝“１”として、ステップｖｐ０（１）でＣ−ｃｅｌｌアレイを選択し、ステップｖｐ０（２）でＴ−ｃｅｌｌアレイを選択してもよい。
【０１８７】
具体的なベリファイ消去動作を図３８及び図３９を参照して説明する。コマンド入力に続いてアドレスを入力して、消去すべきブロックを選択する（ステップＳ１）。次に、センスユニット３０内のデータラッチＨＢＬ，ＬＢＬにそれぞれ、データ“１”，“０”をセットする（ステップＳ２）。
【０１８８】
このデータセットのためには、図３０には示していないがセンスユニット３０のデータラッチ系に適当なリセット回路を設ければよい。例えばリセット信号により、データラッチＬＢＬを“０”データ状態にリセットし、これを受けてデータラッチＨＢＬがデータ“１”となるようなリセット回路である。
【０１８９】
チップ内部には、ブロック内の全ページバンク及びその中のＮＡＮＤブロックを順に選択できるアドレスカウンタを備え、ベリファイ消去はこのアドレスカウンタに基づいて制御されるようにする。即ちアドレスカウンタが一巡したか否かを検出し（ステップＳ３）、一巡していなければ、データラッチＨＢＬ，ＬＢＬのデータに従って順次ベリファイ消去を行う。
【０１９０】
消去ステップｖｐ０（１）では、転送回路３０３がオンになる。データラッチＨＢＬのデータが“１”であれば、データノードＢ，／Ｂのデータに基づいて、Ｔ−ｃｅｌｌアレイが選択される。即ち、一方のビット線ＴＢＬがセンスアンプＳＡの入力ノードＩＮが接続され、他方のビット線ＣＢＬはセンスアンプから分離されて、入力ノード／ＩＮにはリファレンスセルＮ１０が接続される。
【０１９１】
そして、消去ベリファイが行われ（ステップＳ４）、消去不足のセルがある場合には、消去電圧印加が行われる（ステップＳ５）。
【０１９２】
Ｔ−ｃｅｌｌアレイの消去がパスしたら、消去ステップｖｐ０（２）に移り、転送回路３０４がオンになる。そしてデータラッチＬＢＬのデータに基づいて、Ｃ−ｃｅｌｌアレイが選択される。なおＨＢ＝“０”，ＬＢ＝“１”をセットする場合には、転送回路３０４でなく、転送回路３０５が選択される。
【０１９３】
そして同様に、消去ベリファイが行われ（ステップＳ６）、消去不足のセルがある場合には、消去電圧印加が行われる（ステップＳ７）。消去電圧印加は、前述のように選択ブロック全体に対して行われる。
【０１９４】
１ページバンク内のベリファイ消去は、図２に示すＮＡＮＤブロック単位で、そのＮＡＮＤブロック内の全ワード線にＶｓｓ（ベリファイ電圧Ｐ０）を与えて行われる。選択されたＮＡＮＤブロックのセルが全て、ベリファイ電圧Ｐ０より低い負のしきい値電圧になっていれば、リファレンス電流より大きなセル電流が流れて、消去が確認される。
【０１９５】
ステップＳ４或いはＳ６での消去ベリファイチェックは、前述のように、ベリファイチェック回路ＶＣＫにより行われる。同時に動作する全センスユニット３０で消去が完了すれば、ＦＩＮｎ−１＝“Ｈ”（パスフラグ出力）が得られる。
【０１９６】
Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイのＮＡＮＤブロックの消去が確認されたら、アドレスカウンタをカウントアップして（ステップＳ８）、次のＮＡＮＤブロックペアが選択され、以下同様のベリファイ消去が、選択ブロック内の全ページバンクの消去が確認されるまで繰り返される。
【０１９７】
図３９は、ベリファイ読み出しステップＳ４及びＳ６の具体的なフローを示している。まずセンスアンプをリセットし、読み出し制御信号をＲＥＡＤ＝“０”とし、選択されているＮＡＮＤブロックの全ワード線（例えばＴＷＬ）とこれらと対をなす全ワード線（例えばＣＷＬ）をＶｓｓとし、リファレンスワード線ＲｅｆＷＬを“１”とする（ステップＳ１１）。これにより、センスアンプ入力ノードＩＮ，／ＩＮの一方に、ビット線が接続され、他方にリファレンスセルが接続される。
【０１９８】
その後センスアンプＳＡを活性化する（ステップＳ１２）。次いで、ＰＲＱ＝“０”，ＥＲＱ＝“１”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを消去ベリファイモードで動作させる（ステップＳ１３）。ＦＩＮｎ−１＝“１”になったか否かによりパス又はフェイルを判定する（ステップＳ１４）。フェイルであれば、消去が行われる。パスであればセンスアンプＳＡをリセットする（ステップＳ１５）。
【０１９９】
（ベリファイ書き込み）
データ書き込みは図２９に示したように、上位ビットのベリファイ書き込みステップｖｐ１と、下位ビットのベリファイ書き込みステップｖｐ２の２ステップで行われる。図４０は、書き込みステップｖｐ１で上位ビットＨＢの“０”，“１”が確定し、書き込みステップｖｐ２で上位ビット“０”，“１”それぞれについて下位ビットＬＢの“０”，“１”が確定することを示している。
【０２００】
書き込みは、例えばあるページバンク内で全センスアンプユニットに同時に接続されるペアセルの集合（具体的には、一対のワード線ＴＷＬ，ＣＷＬと、ビット線選択回路３１ｔ，３１ｃにより同時に選択される複数対のビット線ＴＢＬ，ＣＢＬとにより選択されるペアセル集合）を書き込み単位（１ページ）として行われる。
【０２０１】
上位ビット書き込みと下位ビット書き込みの原理は同じであり、選択ワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを印加する書き込み電圧印加動作と、その書き込み状態を確認するベリファイ読み出し動作の繰り返しにより行われる。
【０２０２】
書き込み電圧印加時、“０”データが与えられた選択セルでフローティングゲートに電子注入が生じるように、予めＮＡＮＤセルチャネルが書き込みデータにより電位設定される。ＮＡＮＤブロック内の非選択ワード線には、非選択セルで書き込みが起こらないように、必要な書き込みパス電圧を与える。
【０２０３】
図４１は、書き込み単位のデータ書き込みのシーケンスを示している。書き込みコマンド入力に続いて選択アドレスを入力して、選択ページのワード線対ＴＷＬ，ＣＷＬを選択する（ステップＳ２０）。書き込みは、前述のように上位ビットＨＢ、下位ビットＬＢの順に行う必要があり、まず上位ビットデータをデータラッチＨＢＬにロードすることが必要である。
【０２０４】
ここでは、書き込みシーケンスが例えば同じページバンクに対する読み出しアクセスによって一時中断される場合があることを考慮している。そのため、上位ビット（ＨＢ）データが既にロードされているか否をまず判定し（ステップＳ２１）、ロードされていない場合にのみ、外部からＨＢデータを入力して、データラッチＨＢＬにロードする（ステップＳ２４）。
【０２０５】
既にＨＢデータが書かれている場合には、それがデータラッチＨＢＬに保持されているかどうかを判定し（ステップＳ２２）、保持されていない場合にはこれをセルアレイから読み出してデータラッチＨＢＬに転送する（ステップＳ２３）。
【０２０６】
次に、下位ビット（ＬＢ）データを外部からロードして、データラッチＬＢＬに転送保持する（ステップＳ２５）。これで書き込みデータの準備が整ったことになる。
【０２０７】
次に、ＨＢデータの書き込みベリファイを行う（ステップＳ２６）。このとき、書き込みタイミング信号ｖｐ１＝“１”により、転送回路３０３がオンして、データラッチＨＢＬのＨＢデータがノードＢ，／Ｂに出力される。このノードＢ，／Ｂの制御により、センスアンプＳＡの入力ノードＩＮ，／ＩＮの一方にビット線が接続され、他方にはリファレンスセルＮ１０が接続されて、ベリファイ読み出しが行われる。
【０２０８】
ベリファイ読み出しの結果により、プルアップ回路３０２Ｔ，３０２Ｃが制御され、制御信号／ＰＲＧ＝“０”（＝“Ｌ”）により、ビット線ＴＢＬ，ＣＢＬの一方がＶｄｄに設定され、他方はリセットトランジスタＮ１５又はＮ１６によって、Ｖｓｓにリセットされる。
【０２０９】
書き込みベリファイがフェイルであれば、書き込みを行う（ステップＳ２７）。書き込みは、ワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを与えて行われる。ＨＢデータによってセルチャネルがＶｓｓに設定されたセルでフローティングゲートに電子注入がなされ、しきい値電圧が上昇する（“０”書き込み）。セルチャネルがより高いフローティング状態に設定されてセルでは、フローティングゲートに電子注入は生じない（“１”書き込み或いは書き込み禁止）。
【０２１０】
同様の動作をベリファイパスするまで繰り返す。データ書き込みがＨＢデータのみの場合もあるため、ここで書き込み完了の検出が行われる（ステップＳ２８）。
【０２１１】
ＬＢデータ書き込みが必要の場合は、続いてＬＢデータ書き込みベリファイが行われる（ステップＳ２９）。このとき、書き込みタイミング信号ｖｐ２＝“１”とＨＢデータにより、転送回路３０４又は３０５が選択されて、ＨＢデータに応じてノードＢ，／ＢにＬＢデータが出力される。
【０２１２】
このノードＢ，／Ｂの制御により、センスアンプＳＡの入力ノードＩＮ，／ＩＮの一方にビット線が接続され、他方にはリファレンスセルＮ１０が接続されて、ベリファイ読み出しが行われる。書き込みベリファイがフェイルであれば、書き込みを行う（ステップＳ３０）。以下、同様の動作をベリファイパスするまで繰り返す。この書き込みベリファイパスにより、１ページの書き込みが完了する。
【０２１３】
図４２は、書き込みベリファイステップＳ２６及びＳ２９の具体的なフローを示している。センスアンプＳＡをリセットし、読み出し制御信号をＲＥＡＤ＝“０”としてセンスアンプ出力とデータラッチを切り離し、ワード線ＴＷＬ，ＣＷＬにベリファイ電圧Ｐｘを与え、リファレンスワード線ＲｅｆＷＬに“１”（＝“Ｈ”）を与える（ステップＳ４１）。
【０２１４】
ベリファイ電圧Ｐｘは、ＨＢビット書き込みの場合は、しきい値レベルがＬ２まで上昇したことを確認するに必要な電圧Ｐ１であり、ＬＢ書き込みの場合は、しきい値レベルがＬ１まで上昇したことを確認するに必要な電圧Ｐ２である（図６参照）。これらのベリファイ電圧Ｐ１，Ｐ２は、参照電流よりセル電流が小さくなるような読み出しワード線電圧として定義されるから、それぞれしきい値レベルＬ２，Ｌ１の分布の上限値よりわずかに高い電圧値である。
【０２１５】
この後、センスアンプＳＡを活性化してデータセンスする（ステップＳ４２）。センス後、／ＰＲＧ＝“０”として、ビット線ＴＢＬ，ＣＢＬの一方をＶｄｄ、他方をＶｓｓに確定させ、ＰＲＱ＝“１”，ＥＲＱ＝“０”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを書き込みベリファイモードで動作させる（ステップＳ４３）。そしてＦＩＮｎ−１＝“１”になったか否かによりパス又はフェイルを判定する（ステップＳ４４）。フェイルであれば、書き込みが行われる。パスであればセンスアンプＳＡをリセットする（ステップＳ４５）。
【０２１６】
なお、データラッチＨＢＬ，ＬＢＬに保持される書き込みデータと対応するベリファイ読み出しデータは論理レベルが反転する。しきい値電圧を上昇させるセルのデータは、選択ビット線を“Ｌ”レベル（＝Ｖｓｓ）とするデータとして与えられ、そのセルに所望のしきい値電圧が書かれると、その選択ビット線が“Ｈ”となる読み出しが行われるからである。この点を考慮して、読み出し／書き込みデータ転送のインターフェース回路を構成することが必要である。
【０２１７】
［５レベル／セル−８値／ペアセル（その１）の詳細］
次に、図１４で説明した５レベル／セル−８値／ペアセル方式の詳細システムを説明する。センスアンプとラッチシステムの８値／ペアセルへの拡張は容易である。ペアセルに記憶されるビットデータの増加に伴いデータラッチの数を増やすこととその切り替えの信号をステップ数に応じて増やすことが必要になる。具体的に８値／ペアセルの場合、上位ビットＨＢ、中間ビットＭＢ及び下位ビットＬＢの３ビットデータとなるのでデータラッチは３つとなる。
【０２１８】
（読み出し）
図４３は、データ読み出しに必要なセンスユニット構成を示している。センスアンプＳＡは、先の４値／ペアセルの場合と同様の電流検出型差動センスアンプである。読み出される上位ビットＨＢ，中間ビットＭＢ及び下位ビットＬＢをそれぞれ保持するために、データラッチＨＢＬ，ＭＢＬ及びＬＢＬが併設される。
【０２１９】
既に説明したように、データ読み出しには、７ステップを必要とする。各ステップの動作は、以下の通りである。各ステップで用いられる読み出し電圧Ｒ１−Ｒ４は、図１４に示されている。
【０２２０】
ステップｔ１；ワード線対に最上位レベルＬ４より高い読み出し電圧Ｒ１を与えて、ペアセルの上位ビットデータＨＢをセンスする。センスデータ“０”，“１”は、データラッチＨＢＬに転送して保持する。
【０２２１】
ステップｔ２Ｔ；Ｔ−ｃｅｌｌ側のワード線ＴＷＬに、レベルＬ３とＬ４の間に設定された読み出し電圧Ｒ２、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに読み出し電圧Ｒ１を与えて、データセンスする。センスデータは、データラッチＨＢＬのデータが“1”（即ち、ＨＢ＝“Ｈ”）の場合、転送回路３０６を介してデータラッチＭＢＬに格納される。更に、データラッチＭＢＬに格納されたデータが“０”（即ち、／ＭＢ＝“Ｈ”）の場合、そのデータラッチＭＢＬに格納されたデータは、転送回路３０５を介してデータラッチＬＢＬにもそのまま格納される。
【０２２２】
このステップで、上位ビットＨＢが“１”のペアセルの一部の中間ビットＭＢと下位ビットデータＬＢが確定する。具体的にいえば、データ（１１１），（１１０），（１０１），（１００）のうち、データ（１００）が他と分離されて確定する。
【０２２３】
ステップｔ２Ｃ；Ｔ−ｃｅｌｌ側のワード線ＴＷＬに読み出し電圧Ｒ１、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに読み出し電圧Ｒ２を与えて、データセンスする。センスデータは、データラッチＨＢＬのデータが“０”（即ち、／ＨＢ＝“Ｈ”）の場合、転送回路３０７を介してデータラッチＭＢＬに格納される。更に、データラッチＭＢＬに格納されたデータが“１”（即ち、ＭＢ＝“Ｈ”）の場合、そのデータラッチＭＢＬのデータは転送回路３０４を介してデータラッチＬＢＬに格納される。
【０２２４】
このステップで、上位ビットＨＢが“０”のペアセルの一部の中間ビットＭＢと下位ビットＬＢが確定する。具体的にいえば、データ（０００），（００１），（０１０），（０１１）のうち、データ（０１１）が他と分離されて確定する。
【０２２５】
ステップｔ３Ｔ；ワード線ＴＷＬに、レベルＬ２とＬ３の間に設定された読み出し電圧Ｒ３、ワード線ＣＷＬに読み出し電圧Ｒ１を与えて、データセンスする。センスデータは、データラッチＨＢＬのデータが“1”（即ち、ＨＢ＝“Ｈ”）の場合、転送回路３０６を介してデータラッチＭＢＬに格納される。更に、データラッチＭＢＬのデータが“０”（即ち、／ＭＢ＝“Ｈ”）の場合はその同じデータがデータラッチＬＢＬにも格納される。このステップでデータ（１０１）が確定する。
【０２２６】
ステップｔ３Ｃ；ワード線ＴＷＬに読み出し電圧Ｒ１、ワード線ＣＷＬに読み出し電圧Ｒ３を与えて、データセンスする。センスデータは、データラッチＨＢＬのデータが“０”（／ＨＢ＝“Ｈ”）の場合、転送回路３０７を介してデータラッチＭＢＬ格納される。更に、データラッチＭＢＬのデータが“1”（即ち、ＭＢ＝“Ｈ”）の場合はその同じデータが、転送回路３０４を介してデータラッチＬＢＬに転送される。このステップでデータ（０１０）が確定する。ここまでのステップで全ての中間ビットデータが確定する。
【０２２７】
ステップｔ４Ｔ；ワード線ＴＷＬに、レベルＬ１とＬ２の間に設定された読み出し電圧Ｒ４を、ワード線ＣＷＬに読み出し電圧Ｒ１を与えてデータセンスする。センスデータは、データラッチＭＢＬのデータが“1”（即ち、ＭＢ＝“Ｈ”）の場合は、転送回路３０４を介してデータラッチＬＢＬに格納される。これにより、データ（１１０）が確定し、同時にデータ（１１１）が確定する。
【０２２８】
ステップｔ４Ｃ； ワード線ＴＷＬに読み出し電圧Ｒ１を、ワード線ＣＷＬに読み出し電圧Ｒ４を与えてデータセンスする。センスデータは、データラッチＭＢＬのデータが“０”（即ち、／ＭＢ＝“Ｈ”）場合は、転送回路３０５を介してデータラッチＬＢＬに格納される。これにより、データ（００１）が確定し、同時にデータ（０００）が確定する。
【０２２９】
図４６は、以上の７ステップによる８値データの確定状況を示す。確定ビットデータが太字で示されている。第１のステップｔ１で上位ビットＨＢが確定する。第２，第３ステップｔ２Ｔ，ｔ２Ｃで中間ビットＭＢが確定し、下位ビットＬＢの一部が確定する。これらのステップｔ２Ｔとｔ２Ｃの順序は逆であってもよい。さらに第４，第５のステップｔ３Ｔ，ｔ３Ｃで残りの下位ビットの一部が確定し、第６，第７のステップｔ４Ｔ，ｔ４Ｃで残りの全ての下位ビットが確定する。ステップｔ３Ｔとｔ３Ｃ及び、ステップｔ４Ｔとｔ４Ｃの順序は逆でもよい。
【０２３０】
（ベリファイ消去）
センスアンプＳＡ及びベリファイチェック回路ＶＣＫは、先の４値／ペアセルの場合と同じである。従って、図４４にセンスユニット内のデータラッチ部のみ取り出して、ベリファイ消去の動作を説明する。
【０２３１】
データ消去においては、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイを順次消去すること、そのために二つのデータラッチに相補的データを保持することは、先の４値／ペアセルの場合と同じである。図４４では、データラッチＨＢＬとＭＢＬの二つを用いる場合を示している。
【０２３２】
データラッチＨＢＬ，ＭＢＬには例えば、“０”，“１”を保持する。二つの消去ステップに対応するタイミング信号ｖｐ０（１）及びｖｐ０（２）によってこれらの相補データが読み出されて、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイが順次選択される。データラッチＬＢＬは使用しないので、転送回路３０４，３０５はオフを保つ。
【０２３３】
消去動作は、選択範囲の全セルについて同時に行う。ベリファイは、Ｔ−ｃｅｌｌアレイ又はＣ−ｃｅｌｌアレイ内のＮＡＮＤブロック毎に行われる。ＮＡＮＤブロック内の全ワード線をＶｓｓに設定し、同時にリファレンスワード線ＲｅｆＷＬを立ち上げてリファレンスセルを有効にして、セル電流をリファレンスセルのそれと比較することで、しきい値電圧が最下位レベルＬ０になっているか否かを確認する。
【０２３４】
消去不足のセルがあるＮＡＮＤブロックについてはセル電流不足としてセンスされる。このとき、ベリファイチェック回路ＶＣＫで“パス”の出力ＦＩＮｎ−１＝“Ｈ”は得られない。同時に動作する全センスアンプで消去が判定されるまで、消去とベリファイ読み出しを繰り返す。
【０２３５】
（書き込み）
書き込みは、消去状態のセルのしきい値電圧を４ステップｖｐ１−ｖｐ３によって上昇させることによって行う。書き込みのためにはまずデータラッチＨＢＬ，ＭＢＬ，ＬＢＬに必要な書き込みデータをロードする。但し最初のステップでは、データラッチＨＢＬの上位ビット（ＨＢ）データのみを使うので、この時点ではデータラッチＭＢＬ，ＬＢＬにデータが書き込まれていなくても良い。
【０２３６】
センスユニットの主要部は、先の４値／ペアセルの場合に説明した図３０と同じであり、図４５には書き込みに必要なデータラッチ回路部のみ示している。データラッチＨＢＬのデータがノードＢと／Ｂに読み出され、その論理レベルが“1”側のビット線がセンスアンプＳＡの一方の入力ノードにつながり、他方の入力ノードにはリファレンスセルがつながる。センスアンプにつながったビット線はＶｓｓに放電され、他方のビット線はＶｄｄに充電される。
【０２３７】
ペアセルのワード線を所定のベリファイ電圧Ｐｘに設定し、同時にリファレンス用ワード線ＲｅｆＷＬを“Ｈ”にして、センスアンプを活性化し、ベリファイ動作を行う。センス確定後、信号／ＰＲＧを“Ｌ”としてビット線レベルを確定する。
【０２３８】
次にペアセルのワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを与えると、書き込みデータに従ってＶｓｓになっているビット線につながるセルのフローティングゲートに電子が注入され、そのしきい値電圧が上昇する。
【０２３９】
ベリファイ動作はペアセルのワード線ＴＷＬ，ＣＷＬに必要なベリファイ電圧Ｐｘを与え、同時にリファレンスワード線ＲｅｆＷＬを立ち上げてセンスアンプを駆動する。これにより、書き込みデータにしたがって一方のセンスアンプ入力ノードにビット線が接続され、他方の入力ノードにはリファレンスセルが接続され、セル電流とリファレンス電流の比較によるセンス動作が行われる。
【０２４０】
センス確定後信号／ＰＲＧを“Ｌ”にすると、セルのしきい値電圧が十分に上昇していなければ、そのセンス結果はビット線をＶｓｓに放電し、他方のビット線をＶｄｄにプルアップする結果となる。
【０２４１】
セルのしきい値電圧が十分に上昇していれば、ビット線はＶｄｄになり、他方のビット線もラッチデータによってＶｄｄになる。しきい値電圧が十分上昇したセルについては、センス後はノードＢとＯＵＴ又は、／Ｂと／ＯＵＴの論理レベルが相補的になるので、この状態を書き込み完了の判断に利用する。
【０２４２】
しきい値電圧上昇が不十分と判断された場合は、センスアンプの状態を維持したままペアセルのワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを与えて、センスデータに従ってＶｓｓになっているビット線側のセルに更に書き込みを行う。
【０２４３】
以上の動作を全てのセンスアンプが書き込み完了となるまで繰り返す。
【０２４４】
図４７は、各書き込みステップでのラッチデータの確定過程を示す。ステップｖｐ１では、ベリファイ電圧Ｐ１を用いて、データラッチＨＢＬのＨＢデータに基づいて、Ｔ−ｃｅｌｌ及びＣ−ｃｅｌｌがレベルＬ４に書かれる。ステップｖｐ２ではデータラッチＨＢＬ，ＭＢＬのデータ内容に従って、データラッチＬＢＬのＬＢデータが一部書かれる。具体的には、ベリファイ電圧Ｐ４を用いて、データ（１，０，０）と（０，１，１）が書かれる。
【０２４５】
ステップｖｐ３ではベリファイ電圧Ｐ３を用いてデータ（１０１）及び（０１０）が書かれる。このステップで中間ビットＭＢの書き込みが完了する。ステップｖｐ４でベリファイ電圧Ｐ４を用いてデータ（１００）と（０１１）が書かれ、同時にデータ（１１１）と（０００）も確定する。
【０２４６】
以上におけるベリファイ電圧Ｐ１，Ｐ２，Ｐ３，Ｐ４はそれぞれ、レベルＬ４，Ｌ３，Ｌ２，Ｌ２の書き込み状態を確認するに必要な読み出し電圧であり、それぞれのしきい値分布の上限値よりわずかに高い電圧値である。また、読み出しデータと書き込みデータが論理反転していることは、先の４値／ペアセルの場合と同様である。従って適当なデータ転送のインターフェース回路を構成する必要がある。
【０２４７】
この５レベル／セル−８値／ペアセル方式でも、データ読み出しは上位ビットから順に読み出すことが必要である。即ち、ＨＢデータが読み出されなければ、ＭＢデータを読み出すことはできず、同様にＭＢデータが読み出されていなければ、ＬＢデータを読み出すことはできない。従ってシステム応用上データ読み出しに制限が生じるが、システム構成は簡単になる。
【０２４８】
一方、多値データが記憶されたペアセルの上位、下位等のビット情報を任意の順番で読み出せることは応用上望ましい場合がある。ここまで説明したシステムのように読み出す順番が決まっていると、データ格納の際にこの順番を考慮しておかないと、データアクセス時間が延びたりするからである。データの属性はあらかじめ決められるとは限らないので読み出し順の制限は応用範囲を限定してしまう。
【０２４９】
以下には、読み出し順序の制約がない多値記憶システムを、４値／ペアセルと８値／ペアセルについて説明する。
【０２５０】
［３レベル／セル−４値／ペアセル（その３）］
図４８は、ＨＢ，ＬＢデータの単独読み出しを可能とした３レベル／セル−４値／ペアセル方式のデータビット割り付けを示している。前述の３レベル／セル−４値／ペアセル（その１）でのデータビット割り付け（図６）とは異なり、次のようになる。
【０２５１】
Ｔ−ｃｅｌｌの消去状態（レベルＬ０）とＣ−ｃｅｌｌの最上位レベルＬ２の組み合わせが、データ（１，０）、Ｔ−ｃｅｌｌの中間レベルＬ１とＣ−ｃｅｌｌの最上位レベルＬ２の組み合わせが、データ（１，１）、Ｃ−ｃｅｌｌの消去状態とＴ−ｃｅｌｌの最上位レベルＬ２の組み合わせが、データ（０，０）、Ｃ−ｃｅｌｌの中間レベルＬ１とＴ−ｃｅｌｌの最上位レベルＬ２の組み合わせが、データ（０，１）である。
【０２５２】
読み出しは、先の３レベル／セル−４値／ペアセル（その１）と同様の条件で３サイクルｔ１，ｔ２Ｔ，ｔ２で行うものとする。このとき、得られるデータを示したのが、図４９である。
【０２５３】
図４９の読み出しビット情報を使って、上位ビットデータＨＢと下位ビットデータＬＢとを独立に読むために利用するのが、“１”のデータ数或いは“０”のデータ数である。ＨＢデータ“１”，“０”はステップｔ１の読み出しデータ“１”，“０”と一致する。ＬＢデータの値はステップｔ２Ｔとｔ２Ｃを通しての“１”の数の偶奇と一致している。従って、ステップｔ１のみで上位ビットデータＨＢを、ステップｔ２Ｔとｔ２Ｃのみで下位ビットデータＬＢを決定することができる。
【０２５４】
この３レベル／セル−４値／ペアセル方式は、先の３レベル／セル−４値／ペアセル（その１）とはビット割り付けが異なるものの、そのデータ書き込み手順は、図２９と同様であり、３ステップｖｐ０，ｖｐ１，ｖｐ２で行われる。即ち最初のステップｖｐ０では全てのセルを消去状態（レベルＬ０）にする。ステップｖｐ１でＴ−ｃｅｌｌ，Ｃ−ｅｌｌの一部を最上位レベルＬ２まで書き込み、最後にステップｖｐ２で残りのセルの一部をレベルｌ１に書き込む。
【０２５５】
［５レベル／セル−８値／ペアセル（その３）］
図５０は、ＨＢ，ＭＢ，ＬＢデータの単独読み出しを可能とした５レベル／セル−８値／ペアセル方式のデータビット割り付けを示している。前述の５レベル／セル−８値／ペアセル（その１）でのデータビット割り付け（図１４）とは異なり、次のようになる。
【０２５６】
Ｃ−ｃｅｌｌの最上位レベルＬ４と、Ｔ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２，及びＬ３とのそれぞれの組み合わせにより、データ（１，０，０），（１，０，１），（１，１，１）及び（１，１，０）を記憶する。Ｔ−ｃｅｌｌの最上位レベルＬ４と、Ｃ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２及びＬ３とのそれぞれの組み合わせにより、データ（０，０，０），（０，０，１），（０，１，１）及び（０，１，０）を記憶する。
【０２５７】
このビット割り付けのとき、前述の５レベル／セル−８値／ペアセル（その１）と同様の条件での７サイクルの読み出しにより得られるデータをまとめると、図５１のようになる。これらのビット情報を使ってＨＢ，ＭＢ，ＬＢデータを独立に得るには、やはり“1”のデータ数或いは“０”のデータ数を利用すればよい。
【０２５８】
ＨＢデータの“０”，“１”は、ステップｔ１の読み出しデータと一致する。ＭＢデータは、ステップｔ３Ｔとｔ３Ｃを通しての“1”の数の偶奇と一致し、ＬＢデータは、ステップｔ２Ｔ，ｔ２Ｃ，ｔ４Ｔ及びｔ４Ｃを通しての“1”の数の偶奇と一致する。従って、ＨＢデータはステップｔ１のみで決定することができ、ＭＢデータは、ステップｔ３Ｔとｔ３Ｃのみで、またＬＢデータは、ステップｔ２Ｔ，ｔ２Ｃ，ｔ４Ｔ及びｔ４Ｃのみで決定することができる。
【０２５９】
この５レベル／セル−８値／ペアセル方式での書き込み手順を、図５２を参照して簡単に説明する。
【０２６０】
ステップｖｐ０；ベリファイ消去ステップであり、ペアセルを構成する全てのセルがレベルＬ０状態に設定される。その消去方法は、先に説明した４値／ペアセル方式の場合と同様であり、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイとを順に消去する。
【０２６１】
ステップｖｐ１；ロードされた上位ビット（ＨＢ）データに基づいて、消去状態にあるセルの一部（ＨＢ＝“０”となるペアセルのＴ−ｃｅｌｌ、ＨＢ＝“１”となるペアセルのＣ−Ｃｅｌｌ）を基準レベルとなる最上位レベルＬ４までしきい値電圧を上昇させる。
【０２６２】
ステップｖｐ２；ＨＢデータと、ロードされた中間ビット（ＭＢ）データに従って、消去レベルＬ０の一部のセルのしきい値電圧を、下から３番目のレベルＬ２まで上昇させる。これにより、ＭＢデータが確定する。
【０２６３】
このステップｖｐ２と先のステップｖｐ１との間に、読出しモードを挿入することができる。但しその場合、読み出し動作によりデータラッチのＨＢデータは、消失する。従って、中断した書き込みステップｖｐ２を再開するためには、既にセルアレイに書き込まれているＨＢデータを読み出しでデータラッチに保持すること、また外部からＭＢデータがロードされていること、が必要である。
【０２６４】
ステップｖｐ３；ＨＢ及びＭＢデータ状態と、ロードされた下位ビット（ＬＢ）データに従って、下から３番目のレベルＬ２のセルからその一部を、下から４番目のレベルＬ３へしきい値電圧を上昇させる。これにより、ＭＢ＝“１”のペアセルにＬＢデータが書かれる。
【０２６５】
このステップｖｐ３と先のステップｖｐ２との間に読出しモードを挿入することができる。この場合も、中断された書き込みを再開するためには、既にセルアレイに書かれているＨＢ，ＭＢデータを読み出してデータラッチにロードすること、及びＬＢデータが外部からロードされていること、が必要である。
【０２６６】
ステップｖｐ４；ＨＢ及びＭＢデータ状態と、ロードされた下位ビット（ＬＢ）データに従って、消去状態レベルＬ０のセルの一部のしきい値電圧を、レベルＬ３へと上昇させる。これにより、ＭＢ＝“０”のペアセルにＬＢデータが書かれる。
【０２６７】
このステップｖｐ４と先のステップｖｐ３との間に読出しモードを挿入することができる。この場合も、書き込みを再開するためには、既にセルアレイに書かれているＨＢ，ＭＢデータを読み出してそれぞれのデータラッチにロードすること、及びＬＢデータが外部からロードされていること、が必要である。
【０２６８】
［３レベル／セル−４値／ペアセル（その３）のデータラッチ系］
図５３は、上述した３レベル／セル−４値／ペアセル（その３）の場合に、“１”の数の偶奇性を利用してＨＢデータとは独立にＬＢデータ読み出しを可能とするデータラッチ系の構成を示している。データノードＢ，／Ｂに出力ノードがつながるセンスアンプ及びその入力部に設けられるリファレンス電流源回路は、先の４値／ペアセル（その１）と同様であり、ここでは省略している。
【０２６９】
書き込みに不可欠な、ＨＢデータ及びＬＢデータをそれぞれロードするためのデータラッチＨＢＬ及びＬＢＬが用いられることも、前述の４値／ペアセル（その１）と同様である。データラッチＨＢＬ，ＬＢＬはそれぞれ選択信号ＣＳＬ１，ＣＳＬ２によって、データ線ＤＱ，／ＤＱとの間でデータ授受ができる。
【０２７０】
二つのデータラッチＨＢＬとＬＢＬは、読み出し時、読み出される“1”の数の偶奇性を判定するために、クロックＣＬＫ，／ＣＬＫで制御される２ビットシフトレジスタを構成すべく従属接続している。サイクルｔ１，ｔ２Ｔ，ｔ２ＣによるＨＢデータ及びＬＢデータ読み出しの動作は次のようになる。
【０２７１】
データラッチＨＢＬは、リセット信号ＲＳによって初期状態（データ“０”状態）にリセットされる。サイクルｔ１でのセンスデータは、サイクルｔ１に同期した相補クロックＣＬＫ＝“Ｈ”，／ＣＬＫ＝“Ｌ”により、ノードＢを介してデータラッチＬＢＬに与えられ、これが／ＣＬＫ＝“Ｈ”でデータラッチＨＢＬにシフトされて、ＨＢＬとＬＢＬのデータが一致する。
【０２７２】
即ち、データラッチＬＢＬに読み出されるノードＢのデータ“０”，“１”に応じて、データラッチＨＢＬのデータは“０”，“１”となり、これがそのままＨＢデータになる。このＨＢデータは、選択信号ＣＳＬ１により、データ線ＤＱ，／ＤＱに出力することができる。
【０２７３】
次いでサイクルｔ２Ｔ，ｔ２Ｃで順次センスされるデータは、同様にクロックＣＬＫ，／ＣＬＫにより制御されて、データラッチＬＢＬに入って、データラッチＨＢＬに転送される。従って、サイクルｔ２Ｔ，ｔ２Ｃのいずれか一方のみで“１”がセンスされれば（即ち“１”の数が奇数）、データラッチＨＢＬのデータは最終的に“１”となる。これがＬＢ＝“１”を示す。
【０２７４】
サイクルｔ２Ｔ，ｔ２Ｃで“１”が連続してセンスされるか、或いは“０”が連続してセンスされれば（“１”の数が偶数）、データラッチＨＢＬのデータは最終的に“０”となる。これがＬＢ＝“０”を示す。
【０２７５】
以上のようにして、図５５に示すように、サイクルｔ１で上位ビット（ＨＢ）データを読み出すことができ、サイクルｔ２Ｔ及びｔ２Ｃのみで下位ビット（ＬＢ）データを、ＨＢデータとは独立に読み出すことができる。
【０２７６】
ベリファイ消去時は、データラッチＨＢＬ，ＬＢＬに同一データを保持する。タイミング信号ｖｐ０（１）ではデータラッチＨＢＬのデータがノードＢ，／Ｂに出力される。次のタイミング信号ｖｐ０（２）では、データラッチＨＢＬのデータに応じて、その相補データがデータラッチＬＢＬからデータノードＢ，／Ｂに出力されるようになっている。この相補データにより、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイが順次選択されて消去ベリファイが行われることは、先の３レベル／セル−４値／ペアセル（その１）と同じである。
【０２７７】
ベリファイ書き込みは、データラッチＨＢＬ，ＬＢＬにそれぞれ、ＨＢデータ，ＬＢデータを保持して、基本的に図２９と同様に、消去ステップｖｐ０の後、２ステップｖｐ１，ｖｐ２でそれぞれＨＢデータ書き込みとＬＢデータ書き込みが行われる。
【０２７８】
ステップｖｐ１のＨＢデータ書き込みは、先の４値／ペアセル（その１）と同様である。ステップｖｐ２のＬＢデータ書き込みでは、データラッチＬＢＬからデータノードＢ，／Ｂへの書き込みデータ転送方式が、先の４値／ペアセル（その１）と異なる。
【０２７９】
即ち、４値／ペアセル（その１）のビット割り付け（図６）では、ＬＢ＝“０”，“１”の書き込みがそれぞれ、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌのしきい値電圧レベルをＬ１に上昇させるものであった。これに対して図４８のデータビット割り付けでは、ステップｖｐ２のＬＢデータ書き込みは、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌともに、ＬＢ＝“１”でしきい値電圧をＬ２に上昇させる動作となる。このとき、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌを識別するのは、ＨＢデータである。
【０２８０】
従って、ＬＢデータの書き込み時、ＨＢデータによってノードＢ，／Ｂに設定されるデータ状態を反転させるように、データラッチＨＢＬに確定されたＨＢデータにより、データラッチＬＢＬのノードＢ，／Ｂへの転送が制御される。この転送制御によって、ステップｖｐ２でデータ（１，１）と（０，１）の書き込みが同時にできる。
【０２８１】
図５６は、書き込みステップｖｐ１，ｖｐ２でそれぞれＨＢデータ，ＬＢデータが確定する様子を、太字で示している。
【０２８２】
上述のように、ＨＢデータとＬＢデータとは独立に読み出すことができるが、書き込みは、ＨＢデータ，ＬＢデータの順序を守ることが必要である。書き込み動作において、ＨＢデータ書き込みが完了した後、読み出し動作を割り込ませることができる。この場合、読み出したＨＢデータが、中断した書き込みページと同じページのものであれば、これをそのままデータラッチＨＢＬに保持して、中断したＬＢデータ書き込みを再開することができる。
【０２８３】
異なるページの読み出し動作を割り込ませた場合には、中断した書き込みページのＨＢデータをセルアレイから読み出してデータラッチＨＢＬに保持するダミー読み出し動作が必要となる。
【０２８４】
［５レベル／セル−８値／ペアセル（その３）のデータラッチ系］
図５４は、５レベル／セル−８値／ペアセル（その３）のデータラッチ系を示している。ベリファイ書き込みで３ビットデータを保持する必要があるため、３つのデータラッチＨＢＬ，ＭＢＬ，ＬＢＬが用意されている。これらのデータラッチＨＢＬ，ＭＢＬ，ＬＢＬはそれぞれ、選択信号ＣＳＬ１，ＣＳＬ２，ＣＳＬ３によって、データ線ＤＱ，／ＤＱと接続されてデータ線ＤＱ，／ＤＱとの間でデータ授受ができる。
【０２８５】
ＨＢデータ読み出しには、例えばデータラッチＨＢＬを用いる。即ちステップｔ１に対応してクロック信号ＣＬＫが１回発生され、ＨＢデータがセンスされて、データラッチＨＢＬに保持される。
【０２８６】
ＭＢデータ及びＬＢデータ読み出しには、先の３レベル／セル−４値／ペアセル（その３）の場合と同様に、二つのデータラッチを縦属接続したシフトレジスタを構成して“１”の数の偶奇性判定を行う。図５４では、下側の二つのデータラッチＭＢＬ，ＬＢＬを用いてシフトレジスタを構成している。
【０２８７】
ＭＢデータ読み出しは、まずデータラッチＭＢＬにはデータ“０”を初期設定する。ステップｔ３Ｔとｔ３Ｃを通しての“１”データの数が偶数の場合と奇数の場合それぞれ、ＭＢＬ＝“０”，ＭＢL＝“１”となり、これがそのままＭＢデータを示す。
【０２８８】
ＬＢデータ読み出しは、同様にデータラッチＭＢＬをデータ“０”に初期設定した後、ステップｔ２Ｔ，ｔ２Ｃ，ｔ４Ｔ，ｔ４Ｃを通しての“１”データ数の偶奇判定を行う。偶数の場合、ＭＢＬ＝“０”，奇数の場合、ＭＢＬ＝“１”となり、これらがそれぞれ、ＬＢデータ＝“０”，“１”を示す。
【０２８９】
図５５には、以上のデータ読み出し動作を、３レベル／セル−４値／ペアセル（その３）の場合と併せて示している。
【０２９０】
データ書き込み時、ＨＢ，ＭＢ，ＬＢデータはそれぞれ、データラッチＨＢＬ，ＭＢＬ，ＬＢＬにロードされる。ステップｖｐ１のＨＢデータ書き込みは、４値／ペアセル（その１或いはその３）の場合と同じであり、データラッチＨＢＬのＨＢデータに基づいて行われる。
【０２９１】
ＭＢデータ書き込みの際には、先の４値／ペアセル（その３）の場合と同様に、データラッチＨＢＬが保持するＨＢデータによって、ノードＢ，／Ｂに設定するデータ状態を反転させる必要があり、そのためにＨＢを確定しておく必要がある。また、ＬＢデータ書き込みは、前述のように、ステップｖｐ３でＭＢ＝“１”のデータを、ステップｖｐ４でＭＢ＝“０”のデータを、それぞれ書き込む。
【０２９２】
ＭＢデータとＬＢデータは、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌで同一しきい値電圧レベルとするものであり、ビット情報も同じである。このため、データラッチＭＢＬ或いはＬＢＬのデータを、ＨＢデータに従ってそのまま或いは反転してノードＢ，／Ｂに転送する必要があり、その様にデータ転送経路が構成されている。
【０２９３】
ステップｖｐ４ではデータ“1”のセルはステップｖｐ３の書き込みム終了時にはしきい値電圧レベルがベリファイレベルＰ４より高くなっていて、ベリファイ時に書き込み完了と判定される。従って、ＭＢデータに依存してデータ反転して転送する経路は設けなくてもよい。
【０２９４】
図５７は、以上の書き込みステップでのデータ確定の変化を示している。太字で示したのが、確定データである。
【０２９５】
ベリファイ消去時は、二つのデータラッチＨＢＬとＭＢＬに同一データを書き込んで、先の４値／ペアセル（その３）の場合と同様にすればよい。即ち、ステップｖｐ０（１）とｖｐ０（２）とで、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイを順次選択して消去する。
【０２９６】
以上のように、図５４のデータラッチ系によれば、二つのデータラッチの縦属接続によりシフトレジスタを構成して、“１””の数の偶奇判定を行うことにより、ＭＢデータやＬＢデータを独立に読み出すことができる。また３つのデータラッチを備えて、データ書き込みはＨＢデータ，ＭＢデータ及びＬＢデータの順序で行うことができる。
【０２９７】
ＨＢデータ書き込み完了後、或いはＭＢデータ書き込み完了後に、それらの書き込まれたデータの読み出し動作を割り込ませることもできる。読み出し後、中断した書き込み動作を再開することができる。但し、割り込ませる読み出し動作が、書き込みページと異なる場合には、中断した書き込みの再開のためには、セルアレイからＨＢデータ或いはＭＢデータを読み出すダミー読み出し動作が必要となる。
【０２９８】
この発明は上記実施の形態に限られない。例えば、実施の形態では浮遊ゲートと制御ゲートが積層された構造のメモリセルを用いたが、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）構造や、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）構造のメモリセルを用いることもできる。更に、電荷量によるしきい値電圧以外の他の物理量レベルを不揮発に記憶するメモリ、たとえば相変化メモリＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、抵抗メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）、オーボニックメモリＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）、磁気抵抗メモリＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、強誘電体メモリ等の他の各種不揮発性メモリにもこの発明を適用することが可能である。
【図面の簡単な説明】
【０２９９】
【図１】この発明の一実施の形態によるＮＡＮＤフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイ構成を示す図である。
【図３】複数バンクのレイアウト例を示す図である。
【図４】センスアンプユニットとビット線対との間の選択回路構成を示す図である。
【図５】ページアドレス構成を示す図である。
【図６】３レベル／セル−４値／ペアセル方式（その１）のデータ割り付け法を示す図である。
【図７】同４値／ペアセル方式（その１）の読み出しワード線レベルを基準とした４値レベルの関係を示す図である。
【図８】同じくＶｓｓレベルを基準とした４値レベルの関係を示す図である。
【図９】同じくペアセルの状態識別条件を説明するための図である。
【図１０】より単純化した状態識別条件を説明するための図である。
【図１１】上記状態識別条件を適用した場合の４値レベル関係を、図７と対応とさせて示す図である。
【図１２】上記状態識別条件を適用した場合の４値レベル関係を、図８と対応とさせて示す図である。
【図１３】読み出しステップでのデータ遷移を示す図である。
【図１４】５レベル／セル−８値／ペアセル方式（その１）のデータ割り付け法を示す図である。
【図１５】同８値／ペアセル方式（その１）の読み出しワード線レベルを基準とした８値レベルの関係を示す図である。
【図１６】同じくＶｓｓレベルを基準とした８値レベルの関係を示す図である。
【図１７】同じくペアセルの状態識別条件を説明するための図である。
【図１８】より単純化した状態識別条件を説明するための図である。
【図１９】最終読み出しステップでのレベル関係を説明するための図である。
【図２０】４レベル／セル−４値／ペアセル方式の読み出しワード線レベルを基準にした４値レベル関係を示す図である。
【図２１】同じく、Ｖｓｓレベルを基準とした４値レベル関係を示す図である。
【図２２】同方式でのペアセルの状態識別条件を説明するための図である。
【図２３】より単純化した状態識別条件を説明するための図である。
【図２４】３レベル／セル−４値／ペアセル方式（その２）の読み出しワード線レベルを基準にした４値レベル関係を示す図である。
【図２５】同じく、Ｖｓｓレベルを基準とした４値レベル関係を示す図である。
【図２６】５レベル／セル−８値／ペアセル方式（その２）の読み出しワード線レベルを基準にした８値レベル関係を示す図である。
【図２７】同じく、Ｖｓｓレベルを基準とした８値レベル関係を示す図である。
【図２８】上記２方式でのペアセルの状態識別条件を説明するための図である。
【図２９】３レベル／セル−４値／ペアセル方式（その１）の書き込み手順を説明するための図である。
【図３０】同４値／ペアセル方式（その１）で用いられるセンスユニットの構成を示す図である。
【図３１】上記センスユニットに用いられるセンスアンプの構成を示す図である。
【図３２】センスアンプの他の構成例を示す図である。
【図３３】上記センスユニットに用いられるベリファイチェック回路の構成を示す図である。
【図３４】ベリファイ判定回路の構成を示す図である。
【図３５】読み出しサイクルのデータ遷移を示す図である。
【図３６】読み出しサイクルのワード線読み出し電圧変化を示す図である。
【図３７】消去時の保持データと消去アレイの関係を示す図である。
【図３８】１ブロックの消去フローを示す図である。
【図３９】図３８のベリファイステップＳ４，Ｓ６の詳細フローを示す図である。
【図４０】書き込みステップのデータ遷移を示す図である。
【図４１】１ページの書き込みフローを示す図である。
【図４２】図４１のベリファイステップＳ２６，Ｓ２９の詳細フローを示す図である。
【図４３】５レベル／セル−８値／ペアセル方式（その１）に用いられるセンスユニットの読み出し系を示す図である。
【図４４】同じくベリファイ消去系を示す図である。
【図４５】同じくベリファイ書き込み系を示す図である。
【図４６】読み出し時のデータ遷移を示す図である。
【図４７】書き込み時のデータ遷移を示す図である。
【図４８】３レベル／セル−４値／ペアセル方式（その３）におけるデータビット割り付け法を示す図である。
【図４９】読み出し時のデータ遷移を示す図である。
【図５０】５レベル／セル−８値／ペアセル方式（その３）におけるデータビット割り付け法を示す図である。
【図５１】読み出し時のデータ遷移を示す図である。
【図５２】５レベル／セル−８値／ペアセル方式（その３）の書き込み手順を示す図である。
【図５３】３レベル／セル−４値／ペアセル方式（その３）に用いられるセンスユニットの構成を示す図である。
【図５４】５レベル／セル−８値／ペアセル方式（その３）に用いられるセンスユニットの構成を示す図である。
【図５５】３レベル／セル−４値／ペアセル方式（その３）及び５レベル／セル−８値／ペアセル方式（その３）の読み出し動作を説明するための図である。
【図５６】３レベル／セル−４値／ペアセル方式（その３）の書き込み時のデータ遷移を示す図である。
【図５７】５レベル／セル−８値／ペアセル方式（その３）の書き込み時のデータ遷移を示す図である。
【符号の説明】
【０３００】
１ｔ，１ｃ…セルアレイ、２ｔ，２ｃ…カラムゲート回路、３…センスアンプ回路、４ｔ，４ｃ…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…ペアセル、ＴＢＬ，ＣＢＬ…ビット線対、ＴＷＬ，ＣＷＬ…ワード線対、３０…センスユニット、ＳＡ…センスアンプ、ＨＢＬ，ＭＢＬ，ＬＢＬ…データラッチ、３０１…リファレンス電流源回路、３０２Ｔ，３０２Ｃ…プルアップ回路、３０３，３０４，３０５，３０６，３０７…転送回路。
【図１】
2006260711.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
2006260711.tif 000051
【図５０】
2006260711.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【手続補正書】
【提出日】平成17年4月15日(2005.4.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
入力ノードＩＮ／ＩＮには、センス結果を帰還してこれらのノードを制御するための帰還回路３１４，３１５が設けられている。即ち、入力ノードＩＮとＮＡの間及び、入力ノード／ＩＮとＮＢの間には、出力ノードＯＵＴ，／ＯＵＴによりゲートが制御されるＰＭＯＳトランジスタＰ２５，Ｐ２６が介在させている。入力ノードＩＮ，／ＩＮにはそれぞれ、出力ノードＯＵＴ，／ＯＵＴによりゲートが制御される、ソースが接地されたＮＭＯＳトランジスタＮ６５，Ｎ６６が設けられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
このような電流検出方式により、ペアセルのセル電流差を短時間でセンスすることができる。出力ノードＯＵＴ，／ＯＵＴの一方がＶｓｓ、他方がＶｄｄになると、ＮＭＯＳトランジスタＮ６５，Ｎ６６の一方がオンになり、入力ノードＩＮ，／ＩＮの一方をＶｓｓにする帰還制御が行われる。これは書き込みベリファイ時に、ベリファイ読み出し結果に応じて、ビット線制御を行う必要があるためである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正の内容】
【０１６３】
ノードＮＡ，ＮＢには、電源スイッチＰＭＯＳトランジスタＰ２０と相補的にオンオフされるリセットＮＭＯＳトランジスタＮ６７，Ｎ６８が接続されている。これにより、センス前にノードＮＡ，ＮＢはＶｓｓに設定される。帰還回路３１４，３１５は、ＮＭＯＳトランジスタＮ６５，Ｎ６６のみであり、出力ノードＯＵＴ，／ＯＵＴの“Ｈ”，“Ｌ”が確定すると、入力ノードＩＮ，／ＩＮの一方を“Ｌ”＝Ｖｓｓにする動作が行われる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３１
【補正方法】変更
【補正の内容】
【図３１】
2006260711.tif 000060
【手続補正書】
【提出日】平成18年4月7日(2006.4.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の物理量レベルを設定できるメモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイを有し、
各メモリセルにＮ（Ｎは３以上の整数）個の物理量レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルの物理量レベルが異なりかつ、物理量レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）で表されるＭ値データ（但しＭ＞Ｎ）を記憶する
ことを特徴とする半導体記憶装置。
【請求項２】
複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列されて、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、
ペアセルに所定の読み出し電圧を印加した状態でそのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有するセンスユニットとを有し、
各メモリセルにＮ（Ｎは３以上の整数）個のしきい値レベルの一つが設定され、各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データ（但しＭ＞Ｎ）を記憶する
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルは、３つのしきい値レベルのいずれかが設定される電気的書き換え可能な不揮発性メモリセルであって、
各ペアセルは、それを構成する第１及び第２のメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる４値データを記憶する
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
３つのしきい値レベルをＬ０，Ｌ１及びＬ２（但し、Ｌ０＜Ｌ１＜Ｌ２）とし、４値データを上位ビットＨＢと下位ビットＬＢを用いて（ＨＢ，ＬＢ）と表すものとして、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ２が書かれたデータ（１，１）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ２が書かれたデータ（１，０）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ１が書かれたデータ（０，１）、第１，第２のメモリセルにそれぞれＬ２，Ｌ０が書かれたデータ（０，０）の一つを記憶する
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
４値データ読み出しは、
第１及び第２のメモリセルにレベルＬ４より高い第１の読み出し電圧を与えて、そのセル電流差に従って上位ビットデータを読み出す第１のステップと、
前記第１及び第２のメモリセルの一方に第１の読み出し電圧を、他方にレベルＬ１とＬ２の間に設定された第２の読み出し電圧を与えて、そのセル電流差に従って前記上位ビットデータが第１論理状態のペアセルの下位ビットデータを読み出す第２のステップと、
前記第１及び第２のメモリセルに与える読み出し電圧を第２のステップとは逆転させて、そのセル電流差に従って前記上位ビットデータが第２論理状態のペアセルの下位ビットデータを読み出す第３のステップとにより行われる
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
複数のしきい値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが配列され、同時に選択される二つのメモリセルがデータ記憶単位となるペアセルを構成するメモリセルアレイと、
前記メモリセルアレイ内の同時に選択される複数のペアセルにそれぞれ接続される複数のセンスユニットとを有し、
各ペアセルは、それを構成する二つのメモリセルのしきい値レベルが異なりかつ、しきい値レベルの差が異なる組み合わせ状態により決まる、Ｍ＝２ｎ（ｎは２以上の整数）となるＭ値データを記憶するものであって、
センスユニット数分のペアセルの集合を選択するためのメインページアドレスと、各メインページアドレス内でｎビットを選択するためのサブページアドレスとが設定され、
読み出し時、メインページ内のあるサブページアドレスが他とは独立にアクセス可能となるように、Ｍ値データのｎビットデータが割りつけられている
ことを特徴とする半導体記憶装置。
【請求項７】
前記センスユニットは、ペアセルに所定の読み出し電圧を印加した状態でそのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を有する
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記メモリセルは、３つのしきい値レベルＬ０，Ｌ１及びＬ２（但し、Ｌ０＜Ｌ１＜Ｌ２）のいずれかに設定されて、前記ペアセルは、上位ビットＨＢと下位ビットＬＢを用いて表される４値データ（ＨＢ，ＬＢ）を記憶するものであって、
前記ペアセルは、第１，第２のメモリセルにそれぞれレベルＬ０，Ｌ２が書かれたデータ（１，０）、第１，第２のメモリセルにそれぞれレベルＬ１，Ｌ２が書かれたデータ（１，１）、第１，第２のメモリセルにそれぞれレベルＬ２，Ｌ１が書かれたデータ（０，１）、第１，第２のメモリセルにそれぞれＬ２，Ｌ０が書かれたデータ（０，０）の一つを記憶する
ことを特徴とする請求項６記載の半導体記憶装置。