(57)【要約】【課題】  スループットの低下を抑制しつつ、組成の異なる半導体層の結晶品質を向上させる。【解決手段】  成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、Ｓｉ層の膜厚の一部をＳｉＧｅ層上に成膜温度Ｈ１でエピタキシャル成長させる。そして、成膜温度Ｈ１でＳｉ層の膜厚の一部がＳｉＧｅ上に成膜されると、Ｓｉ2Ｈ6ガスを遮断し、チャンバ内の温度を昇温させる。そして、成膜温度がＨ２に達すると、Ｓｉ2Ｈ6ガスをチャンバに再び導入し、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる。【選択図】      図３
2006210810.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて異なる温度で成膜された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層が形成された半導体基板と、
前記絶縁層と前記半導体基板との間に配置され、エピタキシャル成長にて成膜されたバッファ層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させた後、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項４】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項５】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に前記第１成膜温度で成膜する工程と、
前記第２半導体層を前記第１半導体層上にエピタキシャル成長にて前記第１成膜温度よりも高い第２成膜温度で成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項６】
前記第２半導体層を成膜する直前に前記第１半導体層の成膜温度を降下させる工程を備えることを特徴とする請求項３から５のいずれか１項記載の半導体基板の製造方法。
【請求項７】
半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、
前記バッファ層上に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
前記バッファ層を前記半導体基板上に成膜する前に、前記バッファ層の成膜温度よりも高い温度に前記半導体基板の温度を一旦昇温させる工程をさらに備えることを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
半導体基板の温度を昇温させる工程と、
前記昇温された半導体基板の温度を第１成膜温度に下降させながら、前記半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、
前記バッファ層上に第１半導体層をエピタキシャル成長にて前記第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項１０】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させた後、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に前記第１成膜温度で成膜する工程と、
前記第２半導体層を前記第１半導体層上にエピタキシャル成長にて前記第１成膜温度よりも高い第２成膜温度で成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、
前記バッファ層上に第１半導体層をエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板の温度を昇温させる工程と、
前記昇温された半導体基板の温度を第１成膜温度に下降させながら、前記半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、
前記バッファ層上に第１半導体層をエピタキシャル成長にて前記第１成膜温度で成膜する工程と、
前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、特に、（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、例えば、非特許文献１には、ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）基板上にゲート電極を形成する方法が開示されている。すなわち、この方法では、Ｓｉ／ＳｉＧｅ／Ｓｉの積層構造を有する半導体基板上にゲート電極を形成する。そして、ゲート電極の両側のＳｉ／ＳｉＧｅ／Ｓｉ層のエッチングを行うことにより、ゲート電極の両側のＳｉＧｅ層を露出させる。そして、ウェットエッチングにてＳｉＧｅ層を選択的に除去することにより、ゲート電極が配置されたＳｉ層の下に空洞を形成する。そして、ゲート電極の両側にエピタキシャル成長を選択的に行った後、イオン注入を行うことにより、ゲート電極の両側にソース／ドレイン層を形成する。
【非特許文献１】Ｍ．Ｊｕｒｃｚａｋ，Ｔ．Ｓｋｏｔｎｉｃｋｉ，Ｍ．Ｐａｏｌｉ，Ｂ．Ｔｏｒｍｅｎ，Ｊ−Ｌ．Ｒｅｇｏｌｉｎｉ，Ｃ．Ｍｏｒｉｎ，Ａ．Ｓｃｈｉｔｔｚ，Ｊ．Ｍａｒｔｉｎｓ，Ｒ．Ｐａｎｔｅｌ，Ｊ．Ｇａｌｖｉｅｒ．“ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）−Ａ  ＮＥＷ  ＤＥＶＩＣＥ  ＡＲＣＨＩＴＥＣＴＵＲ  ＦＯＲ  ＴＨＥＲ  ＵＬＳＩ  ＥＲＡ．”  １９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｔｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．２９−３０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｓｉ層とＳｉＧｅ層との間のエッチングレートを確保するため、ＳｉＧｅ層におけるＧｅ濃度を上げると、Ｓｉ層とＳｉＧｅ層との間の格子定数の差が大きくなる。このため、ＳｉＧｅ層を厚く成膜すると、表面荒れや結晶欠陥などが発生し、Ｓｉ層やＳｉＧｅ層の結晶品質が劣化するという問題があった。
一方、表面荒れや結晶欠陥を抑制するために、Ｓｉ層およびＳｉＧｅ層の成膜温度を下げると、Ｓｉ層およびＳｉＧｅ層の成膜時間が長くなり、スループットが低下するという問題があった。
【０００５】
そこで、本発明の目的は、スループットの低下を抑制しつつ、組成の異なる半導体層の結晶品質を向上させることが可能な半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて異なる温度で成膜された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００７】
これにより、半導体層下に絶縁層を配置するための空洞部を形成するために、組成の異なる半導体層を成膜する場合においても、組成の異なる半導体層の界面では成膜温度を低くすることが可能となるとともに、同一組成の半導体層を積み上げる際には成膜温度を高くすることが可能となる。このため、組成の違いによる表面荒れや結晶欠陥などを抑制するために、半導体層の全ての膜厚に対して成膜温度を低くする必要がなくなり、スループットの低下を抑制しつつ、組成の異なる半導体層の結晶品質を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層と前記半導体基板との間に配置され、エピタキシャル成長にて成膜されたバッファ層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００９】
これにより、半導体層下に絶縁層を配置するための空洞部を形成するために、組成の異なる半導体層を成膜する場合においても、エピタキシャル成長にて成膜された清浄度の高いバッファ層上に半導体層を直接成膜することが可能となる。このため、組成の異なる半導体層を半導体基板上に直接成膜する必要がなくなり、半導体基板の表面の汚染が半導体層の結晶品質に影響を及ぼすことを抑制することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させた後、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１１】
これにより、第１半導体層の成膜時には成膜温度を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、第２半導体層の成膜時には成膜温度を高くして成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、第１半導体層上に積層された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１３】
これにより、第１半導体層の表面荒れや結晶欠陥などを低減させた上で、第２半導体層の成膜時には成膜温度を高くして成膜レートを増加させることが可能となるとともに、昇温中にも第２半導体層を成膜させることができ、第２半導体層の成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、第１半導体層上に積層された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に前記第１成膜温度で成膜する工程と、前記第２半導体層を前記第１半導体層上にエピタキシャル成長にて前記第１成膜温度よりも高い第２成膜温度で成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１半導体層の成膜時には成膜温度を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、最初に成膜温度を低くして第２半導体層の一部を成膜した後に、成膜温度を高くして第２半導体層の成膜を続行することができる。このため、第２半導体層の成膜温度を上昇させた場合においても、第１半導体層が露出されたまま第１半導体層が高温に曝されることを防止することができ、チャンバからの不純物が第１半導体層に付着することを抑制することが可能となる。また、第１半導体層を第２半導体層にて押さえ込みながら第２半導体層の成膜温度を上昇させることができ、第２半導体層の成膜温度を上昇させた場合においても、第１半導体層の歪み緩和を抑制することができる。このため、第２半導体層の面荒れや結晶欠陥などを抑制ししつつ、第２半導体層の成膜時間を短縮することが可能となり、スループットの低下を抑制しつつ、第１半導体層上に積層された第２半導体層の結晶品質を向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層を成膜する直前に前記第１半導体層の成膜温度を降下させる工程を備えることを特徴とする。
これにより、第１半導体層の成膜時間の増大を抑制しつつ、第１半導体層の表層の面荒れや結晶欠陥などを低減することができ、第１半導体層上に積層された第２半導体層の結晶品質をより一層向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、前記バッファ層上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００１８】
これにより、半導体基板の表面の汚染がバッファ層の結晶品質に影響を及ぼすことを抑制しつつ、半導体基板上にバッファ層を成膜させることが可能となるとともに、エピタキシャル成長にて成膜された清浄度の高いバッファ層上に第１半導体層を直接成膜することが可能となる。このため、半導体基板の表面の汚染が第１半導体層の結晶品質に影響を及ぼすことを抑制することができ、第１半導体層上に積層される第２半導体層の結晶品質を向上させることが可能となる。この結果、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記バッファ層を前記半導体基板上に成膜する前に、前記バッファ層の成膜温度よりも高い温度に前記半導体基板の温度を一旦昇温させる工程をさらに備えることを特徴とする。
これにより、半導体基板表面の汚染物を除去してからバッファ層を半導体基板上に成膜することができ、半導体基板上に成膜されるバッファ層の結晶品質を向上させることが可能となる。
【００２０】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の温度を昇温させる工程と、前記昇温された半導体基板の温度を第１成膜温度に下降させながら、前記半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、前記バッファ層上に第１半導体層をエピタキシャル成長にて前記第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００２１】
これにより、エピタキシャル成長にて成膜された清浄度の高いバッファ層上に第１半導体層を直接成膜することが可能となり、半導体基板表面の汚染が第１半導体層の結晶品質に影響を及ぼすことを抑制することができる。また、第１半導体層の成膜時には成膜温度を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、第２半導体層の成膜時には成膜温度を高くして成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、第１半導体層上に積層される第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させた後、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２３】
これにより、第１半導体層の成膜時には成膜温度を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、第２半導体層の成膜時には成膜温度を高くして成膜時間を短縮することが可能となり、スループットの低下を抑制しつつ、第１半導体層上に積層された第２半導体層の結晶品質を向上させることが可能となる。また、第２半導体層の結晶品質を劣化させることなく、第２半導体層下の第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２５】
これにより、第２半導体層の成膜時には成膜温度を高くして成膜レートを増加させることが可能となるとともに、昇温中にも第２半導体層を成膜させることができ、第１半導体層の表面荒れや結晶欠陥を抑制しつつ、第２半導体層の成膜時間を短縮することが可能となる。また、第２半導体層の結晶品質を劣化させることなく、第２半導体層下の第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて第１成膜温度で成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に前記第１成膜温度で成膜する工程と、前記第２半導体層を前記第１半導体層上にエピタキシャル成長にて前記第１成膜温度よりも高い第２成膜温度で成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２７】
これにより、チャンバからの不純物が第１半導体層に付着することを抑制することが可能となるとともに、第１半導体層を第２半導体層にて押さえ込みながら第２半導体層の成膜温度を上昇させることができ、第２半導体層の成膜温度を上昇させた場合においても、第１半導体層の歪み緩和を抑制することができる。また、第２半導体層の結晶品質を劣化させることなく、第２半導体層下の第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００２８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、前記バッファ層上に第１半導体層をエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２９】
これにより、半導体基板の表面の汚染が第１半導体層の結晶品質に影響を及ぼすことを抑制することができ、第１半導体層上に積層される第２半導体層の結晶品質を向上させることが可能となる。また、第２半導体層の結晶品質を劣化させることなく、第２半導体層下の第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００３０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の温度を昇温させる工程と、前記昇温された半導体基板の温度を第１成膜温度に下降させながら、前記半導体基板と同じ材質で構成されたバッファ層を前記半導体基板上にエピタキシャル成長にて成膜する工程と、前記バッファ層上に第１半導体層をエピタキシャル成長にて前記第１成膜温度で成膜する工程と、前記第１成膜温度から第２成膜温度に昇温させながら、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００３１】
これにより、半導体基板表面の汚染が第１半導体層の結晶品質に影響を及ぼすことを抑制することが可能となるとともに、第２半導体層の成膜時には成膜温度を高くして成膜時間を短縮することが可能となる。また、第２半導体層の結晶品質を劣化させることなく、第２半導体層下の第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、絶縁層上に配置された第２半導体層の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１、図６および図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図７（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、図７（ａ）のＡ１−Ａ１´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ１−Ｂ１´線で切断した断面図である。
【００３３】
図１（ａ）において、例えば、半導体基板１の熱酸化を行うことにより、半導体基板１の表面に熱酸化膜２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて熱酸化膜２をパターニングすることにより、半導体基板１の表面の一部を露出させる開口部２ａを形成する。
【００３４】
次に、図１（ｂ）に示すように、熱酸化膜２をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上に順次選択的に形成する。ここで、熱酸化膜２上には、第１半導体層５および第２半導体層６はエピタキシャル成長しないので、熱酸化膜２を形成してから第１半導体層５および第２半導体層６のエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１に選択的に形成することができる。
【００３５】
なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチングレートが大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６してＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間の選択比を確保することができる。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００３６】
また、第１半導体層５および第２半導体層６を半導体基板１上にエピタキシャル成長を行う場合、第１半導体層５の成膜温度よりも第２半導体層６の成膜温度を高くすることができる。
以下、第１半導体層５および第２半導体層６の成膜時の温度プロファイルについて、第１半導体層５としてＳｉＧｅ、第２半導体層６としてＳｉを用いた場合を例にとって説明する。
【００３７】
図２は、図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第１の例を示す図である。
図２において、成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる（Ｔ１）。なお、ＳｉＧｅ層の成膜温度Ｈ１は、例えば、４５０℃に設定することができる。また、ＳｉＧｅ層のＧｅ濃度は、例えば、３０〜６０％程度とすることができる。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスを遮断し、チャンバ内の温度を昇温させる（Ｔ２）。そして、成膜温度がＨ２に達すると、Ｓｉ2Ｈ6ガスをチャンバ内に導入し、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ３）。なお、Ｓｉ層の成膜温度Ｈ２は、例えば、６００℃に設定することができる。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
【００３８】
これにより、ＳｉＧｅ層の成膜時には成膜温度Ｈ１を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、Ｓｉ層の成膜時には成膜温度Ｈ２を高くして成膜レートを上昇させ、成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、ＳｉＧｅ層上に積層されたＳｉ層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００３９】
また、ＳｉＧｅ層の成膜温度Ｈ１をＳｉ層の成膜温度Ｈ２よりも低くすることにより、ＳｉＧｅ層のＧｅ濃度を高めた場合においても、ＳｉＧｅ層の成膜レートの低下を抑制しつつ、ＳｉＧｅ層の臨界膜厚を大きくすることができる。このため、スループットの低下を抑制しつつ、ＳｉＧｅのＳｉに対するエッチング時の選択比を上昇させることができ、ＳＯＩ基板を用いることなく、ＳＯＩ層の面積を拡大することができる。
【００４０】
図３は、図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第２の例を示す図である。
図３において、成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる（Ｔ１１）。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、Ｓｉ層の膜厚の一部をＳｉＧｅ層上に成膜温度Ｈ１でエピタキシャル成長させる（Ｔ１２）。なお、成膜温度Ｈ１で成膜されるＳｉ層の膜厚は、例えば、数ｎｍ程度とすることができる。
【００４１】
そして、成膜温度Ｈ１でＳｉ層の膜厚の一部がＳｉＧｅ上に成膜されると、Ｓｉ2Ｈ6ガスを遮断し、チャンバ内の温度を昇温させる（Ｔ１３）。そして、成膜温度がＨ２に達すると、Ｓｉ2Ｈ6ガスをチャンバに再び導入し、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ１４）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
これにより、ＳｉＧｅ層の成膜時には成膜温度Ｈ１を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、最初に成膜温度Ｈ１を低くしてＳｉの膜厚の一部を成膜した後に、成膜温度Ｈ２を高くしてＳｉ層の成膜を続行することができる。このため、Ｓｉの成膜温度Ｈ１を上昇させた場合においても、ＳｉＧｅが露出されたままＳｉＧｅが高温に曝されることを防止することができ、チャンバからの不純物がＳｉＧｅ層に付着することを抑制することが可能となる。また、ＳｉＧｅ層をＳｉ層にて押さえ込みながらＳｉ層の成膜温度を上昇させることができ、Ｓｉ層の成膜温度を上昇させた場合においても、ＳｉＧｅ層の歪み緩和を抑制することができる。このため、Ｓｉ層の面荒れや結晶欠陥などを抑制ししつつ、Ｓｉ層の成膜時間を短縮することが可能となり、スループットの低下を抑制しつつ、ＳｉＧｅ層上に積層されたＳｉ層の結晶品質を向上させることが可能となる。
【００４２】
図４は、図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第３の例を示す図である。
図４において、成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる（Ｔ２１）。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、チャンバ内の温度を昇温させながら、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ２２）。そして、チャンバ内の温度がＨ２に達すると、チャンバ内の温度を一定に維持しながら、Ｓｉ2Ｈ6ガスを流し続け、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ２３）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
【００４３】
これにより、ＳｉＧｅ層の表面荒れや結晶欠陥などを低減させた上で、Ｓｉ層の成膜時には成膜温度Ｈ２を高くして成膜レートを増加させることが可能となるとともに、昇温中にもＳｉ層を成膜させることができ、Ｓｉ層の成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、ＳｉＧｅ層上に積層されたＳｉ層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００４４】
図５は、第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第４の例を示す図である。
図５において、成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる（Ｔ３１）。そして、ＳｉＧｅ層の成膜の終了直前でチャンバ内の温度を降下させ、チャンバ内の温度をＴ３に設定する（Ｔ３２）。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、チャンバ内の温度を昇温させながら、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ３３）。そして、チャンバ内の温度がＨ２に達すると、チャンバ内の温度を一定に維持しながら、Ｓｉ2Ｈ6ガスを流し続け、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ３４）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
【００４５】
これにより、ＳｉＧｅ層の成膜時間の増大を抑制しつつ、ＳｉＧｅ層の表層の面荒れや結晶欠陥などをより一層低減することができ、ＳｉＧｅ層上に積層されたＳｉの結晶品質をより一層向上させることが可能となる。
次に、図６（ａ）に示すように、第１半導体層５および第２半導体層６が半導体基板１上に選択的に形成されると、半導体基板１および１第２半導体層６の熱酸化により半導体基板１および第２半導体層６の表面に犠牲酸化膜４を形成する。
【００４６】
次に、図６（ｂ）に示すように、第２半導体層６が覆われるようにして犠牲酸化膜４上に、ＣＶＤなどの方法により酸化防止膜８を形成する。なお、酸化防止膜８としては、例えば、シリコン窒化膜を用いることができる。
次に、図７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜８および犠牲酸化膜４をパターニングすることにより、第１半導体層５の端部の一部を露出させる開口面９を酸化防止膜８および犠牲酸化膜４に形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにする。
【００４７】
そして、開口面９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、第１半導体層５の端部の一部を露出させる開口面９を酸化防止膜８に形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにすることにより、第１半導体層５が除去された場合においても、第２半導体層６を酸化防止膜８にて半導体基板１上で支持することが可能となる。
【００４８】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。また、第１半導体層５のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００４９】
次に、図８（ａ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成するとともに、第２半導体層６の周囲に素子分離膜３を形成する。なお、酸化膜１１を形成した後、高温アニールを行うようにしてもよい。
また、図８（ａ）の方法では、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部９に酸化膜１１を形成する方法について説明したが、化学気相成長法にて半導体基板１と第２半導体層６との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層６との間の空洞部９を絶縁膜で埋め込むようにしてもよい。これにより、第２半導体層６の膜減りを防止しつつ、半導体基板１と第２半導体層６との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層６の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層６の裏面側の寄生容量を低減させることができる。
【００５０】
次に、図８（ｂ）に示すように、酸化防止膜８および犠牲酸化膜４を除去することにより、第２半導体層６の表面を露出させる。
次に、図８（ｃ）に示すように、第２半導体層６の表面の熱酸化を行うことにより、第２半導体層６の表面にゲート絶縁膜２０を形成する。そして、ゲート絶縁膜２０が形成された第２半導体層６上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６上にゲート電極２１を形成する。
【００５１】
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、ゲート電極２１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１の側壁にサイドウォール２２を形成する。そして、ゲート電極２１およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６内にイオン注入することにより、サイドウォール２２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３を第２半導体層６に形成する。
【００５２】
これにより、第２半導体層６の結晶品質を劣化させることなく、第２半導体層６下の第１半導体層５を除去することが可能となるとともに、第２半導体層５下の空洞部９に酸化膜１１を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層６上にＳＯＩトランジスタを形成することが可能となるとともに、酸化膜１１上に配置された第２半導体層６の結晶品質を向上させることが可能となり、ＳＯＩトランジスタの低価格化および高品質化を図ることが可能となる。
【００５３】
図９、図１２および図１４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図、図１３（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、図１３（ａ）のＡ２−Ａ２´線で切断した断面図、図１３（ｃ）は、図１３（ａ）のＢ２−Ｂ２´線で切断した断面図である。
図９（ａ）において、例えば、半導体基板３１の熱酸化を行うことにより、半導体基板３１の表面に熱酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて熱酸化膜３２をパターニングすることにより、半導体基板３１の表面の一部を露出させる開口部３２ａを形成する。
【００５４】
次に、図９（ｂ）に示すように、熱酸化膜３２をマスクとしてエピタキシャル成長を行うことにより、バッファ層３７、第１半導体層３５および第２半導体層３６を半導体基板３１上に順次選択的に形成する。なお、第１半導体層３５は、半導体基板３１および第２半導体層３６よりもエッチングレートが大きな材質を用いることができ、特に、半導体基板３１がＳｉの場合、第１半導体層３５としてＳｉＧｅ、第２半導体層３６してＳｉを用いることが好ましい。また、バッファ層３７は、半導体基板３１と同一の材質を用いることができ、半導体基板３がＳｉの場合、バッファ層３７としてＳｉを用いることが好ましい。また、バッファ層３７の膜厚は、１〜１００ｎｍ程度の範囲に設定することができる。
【００５５】
以下、バッファ層３７、第１半導体層３５および第２半導体層３６の成膜時の温度プロファイルについて、第１半導体層３５としてＳｉＧｅ、半導体基板３１、バッファ層３７および第２半導体層３６としてＳｉを用いた場合を例にとって説明する。
図１０は、図９のバッファ層３７、第１半導体層３５および第２半導体層３６の成膜時の温度プロファイルの第１の例を示す図である。
【００５６】
図１０において、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスを遮断した状態でチャンバ内の温度をＨ４まで昇温させた後、チャンバ内の温度をＨ１まで降下させる（Ｔ４１）。なお、温度Ｈ４は、例えば、７５０℃に設定することができる。ここで、エピタキシャル成長させる前に、Ｓｉ基板の温度を一旦昇温させることで、Ｓｉ基板表面の汚染物を除去してからエピタキシャル成長させることができ、Ｓｉ基板上に成膜されるエピタキシャル層の結晶品質を向上させることが可能となる。
【００５７】
そして、成膜温度がＨ１に設定された状態で、Ｓｉ2Ｈ6ガスをチャンバ内に導入し、Ｓｉ層をＳｉ基板上にエピタキシャル成長させる（Ｔ４２）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流しながら、ＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層をＳｉ層上に成膜温度Ｈ１にてエピタキシャル成長させる（Ｔ４３）。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、Ｓｉ層をＳｉＧｅ層上に成膜温度Ｈ１でエピタキシャル成長させる（Ｔ４４）。
【００５８】
そして、成膜温度Ｈ１でＳｉ層がＳｉＧｅ上に成膜されると、Ｓｉ2Ｈ6ガスを遮断し、チャンバ内の温度を昇温させる（Ｔ４５）。そして、成膜温度がＨ２に達すると、Ｓｉ2Ｈ6ガスをチャンバに再び導入し、Ｓｉ層をＳｉ層上にエピタキシャル成長させる（Ｔ４６）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
ここで、Ｓｉ層をＳｉ基板上にエピタキシャル成長させる場合、ＳｉＧｅ層をＳｉ基板上にエピタキシャル成長させる場合に比べて、Ｓｉ基板の表面の汚染が結晶品質に及ぼす悪影響を抑制することができる。このため、結晶品質の良好なＳｉ層をＳｉ基板上に成膜することが可能となるとともに、エピタキシャル成長にて成膜された清浄度の高いＳｉ層上にＳｉＧｅ層を成膜することが可能となる。この結果、Ｓｉ基板の表面の汚染がＳｉＧｅ層の結晶品質に影響を及ぼすことを抑制することができ、ＳｉＧｅ層上に積層されるＳｉ層の結晶品質を向上させることが可能となる。
【００５９】
図１１は、図９のバッファ層３７、第１半導体層３５および第２半導体層３６の成膜時の温度プロファイルの第２の例を示す図である。
図１１において、Ｓｉ2Ｈ6ガスおよびＧｅＨ4ガスを遮断した状態でチャンバ内の温度をＨ４まで昇温させる（Ｔ５１）。そして、チャンバ内の温度を温度Ｈ１まで降下させながら、Ｓｉ2Ｈ6ガスをチャンバ内に導入し、Ｓｉ層をＳｉ基板上にエピタキシャル成長させる（Ｔ５２）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流しながら、ＧｅＨ4ガスをチャンバ内に導入し、ＳｉＧｅ層をＳｉ層上に成膜温度Ｈ１にてエピタキシャル成長させる（Ｔ５３）。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを流したまま、ＧｅＨ4ガスを遮断し、チャンバ内の温度を昇温させながら、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ５４）。そして、チャンバ内の温度がＨ２に達すると、チャンバ内の温度を一定に維持しながら、Ｓｉ2Ｈ6ガスを流し続け、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる（Ｔ５５）。そして、Ｓｉ層の成膜が終了すると、Ｓｉ2Ｈ6ガスを遮断する。
【００６０】
これにより、エピタキシャル成長にて成膜された清浄度の高いＳｉ層上にＳｉＧｅ層を成膜することが可能となり、Ｓｉ基板表面の汚染がＳｉＧｅ層の結晶品質に影響を及ぼすことを抑制することができる。また、ＳｉＧｅ層の成膜時には成膜温度Ｈ１を低くして表面荒れや結晶欠陥などを抑制することが可能となるとともに、Ｓｉ層の成膜時には成膜温度Ｈ２を高くして成膜時間を短縮することが可能となる。このため、スループットの低下を抑制しつつ、ＳｉＧｅ層上に積層されるＳｉ層の結晶品質を向上させることが可能となり、ＳＯＩ基板を用いることなく、結晶品質の良いＳＯＩ層を安価に形成することができる。
【００６１】
次に、図１２（ａ）に示すように、バッファ層３７、第１半導体層３５および第２半導体層３６が半導体基板３１上に選択的に形成されると、半導体基板３１および第２半導体層３６の熱酸化により半導体基板３１および第２半導体層３６の表面に犠牲酸化膜３４を形成する。そして、図１２（ｂ）に示すように、第２半導体層３６が覆われるようにして犠牲酸化膜３４上に、ＣＶＤなどの方法により酸化防止膜３８を形成する。
【００６２】
次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜３８および犠牲酸化膜３４をパターニングすることにより、第１半導体層３５の端部の一部を露出させる開口面３９を酸化防止膜３８および犠牲酸化膜３４に形成する。ここで、第１半導体層３５の端部の一部を露出させる場合、第１半導体層３５の端部の残りの一部は酸化防止膜３８で覆われたままにする。
【００６３】
そして、開口面３９を介してエッチングガスまたはエッチング液を第１半導体層３５に接触させることにより、第１半導体層３５をエッチング除去し、半導体基板３１と第２半導体層３６との間に空洞部４０を形成する。
次に、図１４（ａ）に示すように、半導体基板３１および第２半導体層３６の熱酸化を行うことにより、半導体基板３１と第２半導体層３６との間の空洞部４０に酸化膜４１を形成するとともに、第２半導体層３６の周囲に素子分離膜３３を形成する。そして、図１４（ｂ）に示すように、酸化防止膜３８および犠牲酸化膜３４を除去することにより、第２半導体層３６の表面を露出させる。
【００６４】
次に、図１４（ｃ）に示すように、第２半導体層３６の表面の熱酸化を行うことにより、第２半導体層３６の表面にゲート絶縁膜５０を形成する。そして、ゲート絶縁膜５０が形成された第２半導体層３６上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３６上にゲート電極５１を形成する。
【００６５】
次に、ゲート電極５１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３６内にイオン注入することにより、ゲート電極５１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５１の側壁にサイドウォール５２を形成する。そして、ゲート電極５１およびサイドウォール５２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３６内にイオン注入することにより、サイドウォール５２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層５３を第２半導体層３６に形成する。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第１の例を示す図。
【図３】図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第２の例を示す図。
【図４】図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第３の例を示す図。
【図５】図１の第１半導体層５および第２半導体層６の成膜時の温度プロファイルの第４の例を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】図９のバッファ層３７、第１半導体層３５および第２半導体層３６の成膜時の温度プロファイルの第１の例を示す図。
【図１１】図９のバッファ層３７、第１半導体層３５および第２半導体層３６の成膜時の温度プロファイルの第２の例を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６７】
１、３１  半導体基板、２、３２  熱酸化膜、２ａ、３２ａ  開口部、３、３３  素子分離膜、４、３４  犠牲酸化膜、５、３５  第１半導体層、６、３６  第２半導体層、８、３８  酸化防止膜、９、３９  開口面、１０、４０  空洞部、１１、４１  埋め込み酸化膜、２０、５０  ゲート絶縁膜、２１、５１  ゲート電極、２２、５２  サイドウォールスペーサ、２３、５３  ソース／ドレイン層、３７  バッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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