(57)【要約】【課題】  データ発生手段とＤ／Ａ変換手段との間の信号線路における断線や短絡の検出、さらには、浮遊容量やタイミング異常を原因とする実動作（高速）周波数での不具合を検出可能とする。【解決手段】  データ発生手段１０からのデジタル波形データ列のうちの複数ワード分を保持する記憶手段３０と、データ発生手段１０にデータを書き込むとともに、そのデータ発生手段１０からＤ／Ａ変換手段２０へデータを転送し、この転送したデータを記憶手段３０から読み取って、この読み取ったデータとデータ発生手段１０に書き込んだデータとの照合を行って、実動作速度での接続不良を検出するコントローラ（制御手段）４０とを備えた。【選択図】    図１
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【特許請求の範囲】
【請求項１】
デジタル波形データを出力するデータ発生手段と、このデータ発生手段からのデジタル波形データ列をアナログ値に変換して出力するＤ／Ａ変換手段とを備えた任意波形発生器であって、
前記データ発生手段から出力されたデジタル波形データ列のうちの複数ワード分を入力して保持する記憶手段と、
この記憶手段から一ワード又は複数ワード分のデジタル波形データを読み出して、前記データ発生手段に書き込んだデータとの照合を行う制御手段とを備えた
ことを特徴とする任意波形発生器。
【請求項２】
前記Ｄ／Ａ変換手段が、前記データ発生手段又は前記記憶手段のいずれか一方から出力されたデジタル波形データ列をアナログ値に変換して出力する
ことを特徴とする請求項１記載の任意波形発生器。
【請求項３】
前記記憶手段が、データ保持制御信号を入力する制御入力端子を有し、
前記データ保持制御信号が、前記記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させることを指示する信号を含む
ことを特徴とする請求項１又は２記載の任意波形発生器。
【請求項４】
前記データ保持制御信号が、保持データ読出制御信号を含み、
前記保持データ読出制御信号が、前記記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させ、かつ、この保持させたデータのすべてを出力データとして出力させることを指示する信号である
ことを特徴とする請求項３記載の任意波形発生器。
【請求項５】
前記データ保持制御信号が、保持データ発生制御信号を含み、
前記保持データ発生制御信号が、前記記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させ、かつ、この保持されたデータを１ワード又は複数ワードずつ順番に繰り返して出力させることを指示する信号である
ことを特徴とする請求項３記載の任意波形発生器。
【請求項６】
前記データ発生手段が、出力波形データのパターンに同期した同期信号を出力し、
前記記憶手段が、前記同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持する
ことを特徴とする請求項１又は２記載の任意波形発生器。
【請求項７】
前記記憶手段が、データ保持制御信号を入力する制御入力端子を有し、
前記データ保持制御信号が、保持データの更新を行う通常動作状態から保持データ準備状態への切り替えを指示する信号を含み、
前記記憶手段が、前記保持データ準備状態に切り替えられた後、前記同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持する
ことを特徴とする請求項６記載の任意波形発生器。
【請求項８】
前記データ保持制御信号が、保持データ読出準備信号を含み、
前記記憶手段が、前記保持データ読出準備信号の入力タイミングで前記保持データ準備状態に切り替えられた後、前記同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータのすべてを出力データとして出力する
ことを特徴とする請求項７記載の任意波形発生器。
【請求項９】
前記データ保持制御信号が、保持データ発生準備信号を含み、
前記記憶手段が、前記保持データ発生準備信号の入力タイミングで前記保持データ準備状態に切り替えられた後、前記同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータを１ワード又は複数ワードずつ順番に繰り返して出力する
ことを特徴とする請求項７記載の任意波形発生器。
【請求項１０】
アナログの試験波形を被試験デバイスへ送るための任意波形発生器を備えた試験装置であって、
前記任意波形発生器が、前記請求項１〜請求項７のいずれかに記載の任意波形発生器からなる
ことを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望の波形を発生させる任意波形発生器及びこれを備えた試験装置に関し、特に、アナログの試験波形を被試験デバイスへ送るための任意波形発生器及びこれを備えた試験装置に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路、検波回路、復調回路、アナログ増幅回路、サンプルホールド回路、ミキサ回路、など、アナログ信号入力部を有する様々の電気／電子部品、回路等を試験する試験装置、そしてＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）やＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などを試験対象とする半導体試験装置には、それらＩＣ等を試験するための各種のアナログの試験波形を発生することができる任意波形発生器を備えたものがある。
【０００３】
従来のこの種の任意波形発生器の構成例を図１５に示す。
同図に示す任意波形発生器１００ａは、各種のアナログ試験波形を発生するのに必要なデジタル波形データ列（所定の順序で並べられた一連のデジタル波形データ）が予め格納された波形メモリ１１０と、所定の周期で基準クロックを発生する基準クロック発生器１２０と、デジタル量をアナログ量に変換するＤ／Ａ変換手段（ＤＡコンバータ：ＤＡＣ）１３０と、このＤＡＣ１３０から出力される一連のアナログ量から所定の周波数成分を除去したアナログの試験波形を出力する波形出力手段１４０とによって構成されている（例えば、特許文献１参照。）。
【０００４】
ここで、基準クロック発生器１２０は、波形メモリ１１０及びＤＡＣ１３０に基準クロック（サンプリングクロック）を供給する。波形メモリ１１０に基準クロックが供給されると、この基準クロックに同期して、格納されたデジタル波形データ列が所定の順序で読み出されＤＡＣ１３０に供給される。
ＤＡＣ１３０は、入力されたデジタル波形データ列を基準クロックに同期させて、順次対応する振幅のアナログ量、例えば電圧値などに変換し、これら一連の電圧値を供給される基準クロックと同期状態で出力する。
波形出力手段１４０は、ＤＡＣ１３０から供給された一連の電圧出力から所定の周波数成分を除去したアナログの試験波形を生成し、出力端子１５０を通じて被試験デバイス（Ａ／Ｄ変換部を有する電気／電子部品、回路等、ＩＣ、ＬＳＩ）などに供給する。
【０００５】
以上は従来の任意波形発生器の基本構成及びその動作であるが、近年の試験対象の高性能化、高速処理化に伴い、任意波形発生器の出力波形も高周波数化が求められている。
そこで、例えばＤ／Ａ変換速度が１ＧＨｚを超えるような高速の任意波形発生器が実現されている。この高速の任意波形発生器の回路構成を図１６に示す。
【０００６】
同図に示すように、高速の任意波形発生器１００ｂは、複数の波形メモリ１１０と複数のマルチプレクサ１６０とを有して構成されている。具体的には、複数の波形メモリ１１０（同図における波形メモリ１１０−１１〜１１０−１ｎ）のそれぞれが第一段階のマルチプレクサ（ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ）１６０−１（同図におけるＭＵＸ１６０−１１）に接続されてブロック１を形成している。このブロック１は複数設けられており、これら複数のブロック１における各マルチプレクサの出力のそれぞれが第二段階のマルチプレクサ１６０−２（同図におけるＭＵＸ１６０−２１）に接続されてブロック２を形成している。そして、複数のブロック２における各マルチプレクサの出力のそれぞれがＤＡＣ１３０に接続されて全体として任意波形発生器１００ｂを形成している。
【０００７】
各波形メモリ１１０には、デジタル波形データが例えばワード単位で各波形メモリ１１０ごとに順にインストアされている。例えば、デジタル波形データ列における第一のワードが一つめの波形メモリに、第二のワードが二つめの波形メモリに、第三のワードが三つめの波形メモリに、順にインストアされている。そして、これら各ワードがメモリインタリーブによって順次読み出され、高速クロック信号の切り替えによりデータ伝送周波数が高められて高速のＤＡＣ入力データとなる。
このように、波形メモリ１１０を複数並列に接続しそれら波形メモリ１１０に記憶させたデータをインタリーブで読み出してデジタル波形データ列を形成することにより、個々の波形メモリ１１０は低速で動作していても、全体として高速の任意波形発生器を実現でき、しかもコストの低減を図ることができる。
【０００８】
ところで、波形メモリ１１０からＤＡＣ１３０へデジタル波形データを送る信号線路においては、断線や短絡が起こる可能性がある。これは、プリント基板への部品実装工程において、端子のはんだ付けに「未はんだ」や「はんだブリッジ」と呼ばれる不良が起こるためである。こうした不良が起こると、任意波形発生器１００からは所望のアナログ波形を出力することができなくなる。
そこで、それら断線や短絡を検出するために、図１７に示すように、ＤＡＣ１３０の直前に読み出し可能なレジスタ１７０と、制御バス（図示せず）を介してレジスタ１７０からデータを読み出すコントローラ１８０を設けることがある。
【０００９】
ここで、コントローラ１８０は、波形メモリ１１０にデータを書き込み（このデータの書き込みも制御バスを介して行われる）、この書き込んだデータのうちの１ワードだけをＤＡＣ１３０へ転送し、その１ワードをＤＡＣ１３０の直前のレジスタ１７０から読み出して、この読み出した１ワードと波形メモリ１１０に書き込んだ１ワードとを比較して一致不一致を判断する。これにより、コントローラ１８０は、信号線路における断線等の異常を検出することができる。
また、任意波形発生器１００が図１６に示すように複数段階で構成されている場合、コントローラ１８０は、レジスタ１７０からの所望のメモリ内データの読み出しを、マルチプレクサ１６０の入力を順次選択しながら各経路ごとに確認する。これにより、信号経路における断線等を経路単位で検出できる。
なお、「１ワード」とは、Ｄ／Ａ変換で一つのアナログ値に変換される入力データをいう。
【００１０】
また、図１７に示した任意波形発生器１００ｃに使用されているレジスタ１７０は、保持するワード数が１の記憶手段である。すなわち、レジスタ１７０は、クロックの入力タイミングに応じてデータを１ワード入力しては、その入力した１ワードのみを保持する。言い換えると、レジスタ１７０で保持されるデータは、新たにデータが入力されるたびに、その入力データに更新されている。
【００１１】
このレジスタ１７０における入力データ、入力クロック、保持データ（出力データ）の遷移の様子を図１８〜図２０に示す。
図１８は、通常のデータ保持動作（通常動作モード）を行った場合、図１９は、コントローラ１８０からＷｒｉｔｅ（ライト）イネーブル信号を受けるとデータの更新を停止しこの停止時点で保持していたデータをその後継続して保持する場合（保持データ読出モード）、図２０は、基準クロック発生器１２０から入力クロックを受けるとデータの更新を停止しこの停止時点で保持していたデータをその後継続して保持する場合（保持データ読出モード（制御入力端子無し））をそれぞれ示す。
【００１２】
図１８に示すように、通常動作モードにおいて、レジスタ１７０は、入力クロックの発生タイミングでデータを１ワード分入力し保持する。そして、次に入力クロックが発生すると、この発生タイミングでデータを１ワード分入力し、保持データをその入力データに更新して新たに保持する。この通常動作モードにおいて、レジスタ１７０の出力データは、その更新された保持データとなる。
また、図１９に示すように、保持データ読出モードにおいて、レジスタ１７０は、入力クロックが発生しても新たにデータを入力・更新することはせず、ライトイネーブル信号にＬｏレベルが入力された時点で保持されていたデータをその後も継続して保持し続ける。この保持データ読出モードにおいて、レジスタ１７０の出力データは、その継続保持された保持データとなる。
さらに、図２０に示すように、保持データ読出モード（制御入力端子無し）において、レジスタ１７０は、最後に入力クロックが発生した時点で保持したデータをその後も継続して保持し続ける。この保持データ読出モードにおいて、レジスタ１７０の出力データは、その継続保持された保持データとなる。
【特許文献１】特開２００１−２２３５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１７に示した任意波形発生器、すなわち、信号経路での断線や短絡の検出を可能とする従来の任意波形発生器において、波形メモリからＤＡＣへのデータ転送が低速で行われる場合であれば、コントローラがレジスタから所定のデータを取り出すことができ、信号線路での断線等を検出できた。
しかしながら、Ｄ／Ａ変換速度が高速の場合、コントローラがレジスタから所定のデータを取り出せるよう設計することは非常に困難であり、このため信号線路の断線等の検出が難しいものとなっていた。しかも、浮遊容量やタイミング異常が原因となる実動作（高速）周波数での不具合についても検出が困難な状況であった。
【００１４】
特に、図１６に示した複数段階を有する任意波形発生器では、信号線路における断線や短絡以外に、浮遊容量やタイミング異常によっても不具合が発生し得る。その検出にはマルチプレクサの選択を実動作（高速）周波数で切り替えながら試験する必要があるが、コントローラから制御バスを介して行うレジスタの読み出しを、１ＧＨｚ以上もの高速で行うのは困難であった。
【００１５】
しかも、波形データのマルチプレクサ回路は、動作周波数に応じてＣＭＯＳプロセスやＳｉバイポーラ・プロセス、ＳｉＧｅやＧａＡｓ等の化合物半導体プロセスなどで段階的に構成される場合があり、不良発生位置を特定しようとするとブロック毎に動作確認できることが望ましいが、従来の任意波形発生器においてはそのブロック毎の動作確認が難しく不良発生位置の特定が困難であった。
【００１６】
本発明は、上記の事情にかんがみなされたものであり、Ｄ／Ａ変換速度が高速の場合での信号線路における断線や短絡の検出、さらには、浮遊容量やタイミング異常を原因とする実動作（高速）周波数での不具合を検出可能とする任意波形発生器及び試験装置の提供を目的とする。
【課題を解決するための手段】
【００１７】
この目的を達成するため、本発明の任意波形発生器は、デジタル波形データを出力するデータ発生手段と、このデータ発生手段からのデジタル波形データ列をアナログ値に変換して出力するＤ／Ａ変換手段とを備えた任意波形発生器であって、データ発生手段から出力されたデジタル波形データ列のうちの複数ワード分を入力して保持する記憶手段と、この記憶手段から一ワード又は複数ワード分のデジタル波形データを読み出して、データ発生手段に書き込んだデータとの照合を行う制御手段とを備えた構成としてある。
【００１８】
任意波形発生器をこのような構成とすると、デジタル波形データ列のうちの複数ワード分を保持可能な記憶手段を備えているため、制御手段（コントローラ）は、データ発生手段（波形メモリ）からＤ／Ａ変換手段（ＤＡＣ）へ転送させたデータをその記憶手段から読み出すことができる。このため、制御手段は、この読み出したデータとデータ発生手段に書き込んだデータとを照合して、Ｄ／Ａ変換速度が高速の場合での信号線路における断線や短絡、さらには、浮遊容量やタイミング異常を原因とする実動作（高速）周波数での不具合を検出できる。
【００１９】
そして、これにより、波形データのマルチプレクサ回路が、動作周波数に応じてＣＭＯＳプロセスやＳｉバイポーラ・プロセス、ＳｉＧｅやＧａＡｓ等の化合物半導体プロセスなどで段階的に構成される場合には、読み出した複数ワードのデータ中の不良ビットの位置から、不具合ブロックを特定することができる。
【００２０】
また、本発明の任意波形発生器は、Ｄ／Ａ変換手段が、データ発生手段又は記憶手段のいずれか一方から出力されたデジタル波形データ列をアナログ値に変換して出力する構成としてある。
任意波形発生器をこのような構成とすれば、例えば、Ｄ／Ａ変換手段がデータ発生手段からデジタル波形データを入力する構成であっても、また、Ｄ／Ａ変換手段が記憶手段からデジタル波形データを入力する構成であっても、記憶手段がデジタル波形データを複数ワード保持し、制御手段がそれを読み出して、実動作速度での接続不良を検出できる。
【００２１】
また、本発明の任意波形発生器は、記憶手段が、データ保持制御信号を入力する制御入力端子を有し、データ保持制御信号が、記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させることを指示する信号を含む構成としてある。
任意波形発生器をこのような構成とすると、記憶手段において、保持データの更新が停止され、その停止時点で保持していたデータをその後も継続的に保持することができる。
【００２２】
また、本発明の任意波形発生器は、データ保持制御信号が、保持データ読出制御信号を含み、保持データ読出制御信号が、記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させ、かつ、この保持させたデータのすべてを出力データとして出力させることを指示する信号である構成としてある。
任意波形発生器をこのような構成とすれば、記憶手段は、データ更新停止後継続的に保持しているデータを、例えば、制御手段からのアクセス速度で出力することができる。
【００２３】
また、本発明の任意波形発生器は、データ保持制御信号が、保持データ発生制御信号を含み、保持データ発生制御信号が、記憶手段に対して、保持データの更新を停止させるとともに、この停止時点で記憶していたデータをその後も継続して保持させ、かつ、この保持されたデータを１ワード又は複数ワードずつ順番にかつ繰り返して出力させることを指示する信号である構成としてある。
任意波形発生器をこのような構成とすると、記憶手段は、データ更新停止後継続的に保持しているデータを、１ワードずつ順番に繰り返し出力することができる。
【００２４】
また、本発明の任意波形発生器は、データ発生手段が、出力波形データのパターンに同期した同期信号を出力し、記憶手段が、同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持する構成としてある。
任意波形発生器をこのような構成とすれば、記憶手段が、出力波形データのパターン（あるいはデータ発生手段でのマルチプレクサ切替動作）に同期してデータ保持動作（例えば、保持データ読出モードなど）に移行することができる。このため、記憶手段は、保持するデータを定めることができ、制御手段は、それを期待値とした良否判定を行うことができる。
【００２５】
また、本発明の任意波形発生器は、記憶手段が、データ保持制御信号を入力する制御入力端子を有し、データ保持制御信号が、保持データの更新を行う通常動作状態から保持データ準備状態への切り替えを指示する信号を含み、記憶手段が、保持データ準備状態に切り替えられた後、同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持する構成としてある。
任意波形発生器をこのような構成とすると、記憶手段が、出力波形データのパターンに同期してデータ保持動作に移行することができる。
【００２６】
また、本発明の任意波形発生器は、データ保持制御信号が、保持データ読出準備信号を含み、記憶手段が、保持データ読出準備信号の入力タイミングで保持データ準備状態に切り替えられた後、同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータのすべてを出力データとして出力する構成としてある。
任意波形発生器をこのような構成とすれば、記憶手段は、保持データ読出準備信号を入力すると保持データ準備状態に切り替え、その後同期信号を入力すると保持データ読出状態に切り替えることができる。そして、この保持データ読出状態において、記憶手段は、データ更新停止後継続的に保持しているデータを、例えば、制御手段からのアクセス速度で出力することができる。
【００２７】
また、本発明の任意波形発生器は、データ保持制御信号が、保持データ発生準備信号を含み、記憶手段が、保持データ発生準備信号の入力タイミングで保持データ準備状態に切り替えられた後、同期信号を入力すると、該同期信号の入力タイミングに同期して、保持データの更新を停止するとともに、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータを１ワード又は複数ワードずつ順番に繰り返して出力する構成としてある。
任意波形発生器をこのような構成とすると、記憶手段は、保持データ発生準備信号を入力すると保持データ準備状態に切り替え、その後同期信号を入力すると保持データ発生状態に切り替えることができる。そして、この保持データ発生状態において、記憶手段は、データ更新停止後継続的に保持しているデータを、１ワードずつ順番に繰り返し出力することができる。
【００２８】
また、本発明の試験装置は、アナログの試験波形を被試験デバイスへ送るための任意波形発生器を備えた試験装置であって、任意波形発生器が、上記請求項１〜請求項７のいずれかに記載の任意波形発生器からなる構成としてある。
【００２９】
試験装置をこのような構成とすれば、デジタル波形データを複数ワード保持する記憶手段が任意波形発生器に備えられているため、その任意波形発生器の制御手段は、データ発生手段からＤ／Ａ変換手段へ転送させたデータを制御手段から読み出すことができ、実動作速度での接続不良を検出することができる。
【発明の効果】
【００３０】
以上のように、本発明によれば、任意波形発生器が、デジタル波形データ列のうちの複数ワード分を保持可能な記憶手段を備えているため、Ｄ／Ａ変換速度が高速の場合であっても、制御手段（コントローラ）は、データ発生手段（波形メモリ）からＤ／Ａ変換手段（ＤＡＣ）へ転送させたデータをその記憶手段から読み出すことができる。このため、制御手段は、Ｄ／Ａ変換速度が高速の場合においても、その読み出したデータとデータ発生手段に書き込んだデータとを照合して、信号線路での断線や短絡、さらには、浮遊容量やタイミング異常を原因とする実動作（高速）周波数での不具合を検出できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係る任意波形発生器及び試験装置の好ましい実施形態について、図面を参照して説明する。
【００３２】
［第一実施形態］
まず、本発明の任意波形発生器及び試験装置の第一実施形態について、図１を参照して説明する。
同図は、本実施形態の任意波形発生器の構成を示すブロック図である。
なお、以下の各実施形態における任意波形発生器は、従来と同様の試験装置、例えば、アナログ量をデジタル量に変換するＡ／Ｄ変換部を有する種々の電気／電子部品、回路等を試験対象とする試験装置や、ＩＣ，ＬＳＩ等を試験対象とする半導体試験装置に備えられ、それらＩＣ等を試験するための各種のアナログ試験波形を発生する装置として用いることができる。
【００３３】
図１に示すように、本実施形態の任意波形発生器１ａは、データ発生手段１０と、Ｄ／Ａ変換手段２０と、記憶手段３０と、コントローラ４０とを備えている。
なお、本実施形態の任意波形発生器１ａ（後述の第二実施形態から第五実施形態のそれぞれにおける任意波形発生器も同様）は、実際には、図１５に示す従来の任意波形発生器と同様、基準クロック発生器１２０や波形出力手段１４０を有しており、上述した従来の任意波形発生器と同様に動作する。
【００３４】
データ発生手段１０は、各種のアナログ試験波形を発生するのに必要なデジタル波形データ列（所定の順序で並べられた一連のデジタル波形データ）が予め格納された波形メモリ（図１５に示す波形メモリ１１参照）を含み、決められた順序でデジタル波形データを出力する。なお、波形メモリに代え演算器（図示せず）を備えてデータ発生手段１０を構成することもできる。
【００３５】
Ｄ／Ａ変換手段（ＤＡコンバータ、ＤＡＣ）２０は、図１５で示した任意波形発生器１００ａにおけるＤ／Ａ変換手段（ＤＡＣ）１３０と同様の機能を有しており、データ発生手段１０からのデジタル波形データ列を基準クロックに同期させて、順次に対応する振幅のアナログ量、例えば電圧値などに変換し、これら一連の電圧値を供給される基準クロックと同期状態で出力する。
この出力されたアナログ量は、図示しない波形出力手段（図１５に示す波形出力手段１４０参照）へ送られる。
【００３６】
記憶手段３０は、データ発生手段１０から出力されたデジタル波形データ列のうちの複数ワード分を保持する。すなわち、記憶手段３０は、Ｄ／Ａ変換手段２０への入力を複数ワード分盗み見してそれを保持する。
従来の任意波形発生器１００では、図１７で示したように、デジタル波形データ列のうちの一ワード分を保持するレジスタ１７０が備えられていた。しかし、このレジスタ１７０は一ワード分しか保持することができないため、コントローラ１８０は高速で転送されるデータの中から所定のワードを取り出すことが困難であった。
【００３７】
これに対し、本実施形態の任意波形発生器１ａの記憶手段３０は、デジタル波形データ列のうちの複数ワード分を保持することができる。このため、データ発生手段１０からＤ／Ａ変換手段２０へデータが高速に流れていても、コントローラ４０は、データ発生手段１０からＤ／Ａ変換手段２０へ転送させたデータを記憶手段３０から制御バス（図示せず）を介して取り出すことができ、データ発生手段１０（波形メモリ１１）に書き込んだデータとの照合を行うことができる。
【００３８】
なお、本実施形態の記憶手段３０は、保持した複数ワード分をコントローラ４０に渡すだけで、Ｄ／Ａ変換手段２０へは出力しない。ただし、記憶手段３０で保持された複数ワード分をＤ／Ａ変換手段２０へ出力する構成とすることもできる。この構成については、後述の第三実施形態で説明する。
また、記憶手段３０は、例えば、複数のレジスタにより構成することができる。
【００３９】
コントローラ（制御手段）４０は、データ発生手段１０へのデータ書き込みと、記憶手段３０からのデータ読み出しとを、制御バスを介して行う。このコントローラ４０におけるデジタル波形データの読み出しは、当該コントローラ４０から制御バスでアクセスできる速度で、一括又は分割で行われる。
そして、コントローラ４０は、記憶手段３０から読み出したデータとデータ発生手段１０へ書き込んだデータとの照合を行う。これにより、データ発生手段１０（波形メモリ１１）からＤ／Ａ変換手段２０までの信号線路における断線や短絡を検出したり、浮遊容量やタイミング異常が原因となる実動作（高速）周波数での不具合を検出したりすることができる。
【００４０】
次に、本実施形態の任意波形発生器の動作について、図２を参照して説明する。
同図は、本実施形態の任意波形発生器における記憶手段での入力データ又は保持データ（出力データ）の遷移、及び入力クロックの発生タイミングを示すタイミングチャートである。
【００４１】
データ発生手段１０から出力されたデジタル波形データ列がＤ／Ａ変換手段２０へ送られてアナログ量に変換され、波形出力手段１４０へ送られて外部出力される。
また、データ発生手段１０からのデジタル波形データ列の中から複数ワード分が記憶手段３０で保持される。
例えば、記憶手段３０がｎワード分保持できるものとすると、図２に示すように、そのｎワードに達するまでは、入力クロックの発生タイミングで、入力データである各ワードが順次保持されていく（同図（ｃ）における「Ｄ１」から「Ｄ１〜Ｄｎ」まで）。そして、ｎワードに達すると、その後はＦＩＦＯにより、新たに入力したワードが保持されて最も古いワードが消去される（同図（ｃ）における「Ｄ２〜Ｄｎ＋１」以降）。
そして、コントローラ４０においては、記憶手段３０からデータを読み出し、この読み出したデータとデータ発生手段１０へ書き込んだデータとの照合を行う。これにより、信号線路における断線等の検出や、浮遊容量やタイミング異常が原因となる実動作（高速）周波数での不具合の検出が行われる。
【００４２】
以上説明したように、本実施形態の任意波形発生器によれば、記憶手段３０で、複数ワード分のデータが保持されるため、コントローラ４０は、Ｄ／Ａ変換速度が高速の場合においても、記憶手段３０から所望のデータを取り出すことができる。このため、データ発生手段１０（波形メモリ１１）からＤ／Ａ変換手段２０へ高速にデータが流れている場合にも、コントローラ４０は、記憶手段３０からデータを取り出してデータ発生手段１０に書き込んだデータと照合し、信号線路における断線・短絡や、浮遊容量やタイミング異常が原因の実動作（高速）周波数での不具合を検出することができる。
【００４３】
［第二実施形態］
次に、本発明の任意波形発生器及び試験装置の第二実施形態について、図３を参照して説明する。
同図は、本実施形態の任意波形発生器の構成を示すブロック図である。
本実施形態は、第一実施形態と比較して、データ保持に関する信号を入力する制御入力端子を記憶手段に備えた点が相違する。他の構成要素は第一実施形態と同様である。
したがって、図３において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００４４】
同図に示すように、本実施形態の任意波形発生器１ｂは、データ発生手段１０と、Ｄ／Ａ変換手段２０と、記憶手段３０と、コントローラ４０とを備えている。
そして、記憶手段３０は、制御入力端子３１を有している。
制御入力端子３１は、コントローラ４０と接続されており、そのコントローラ４０からデータ保持に関する信号を入力する。
【００４５】
データ保持に関する信号には、例えば、Ｗｒｉｔｅ（ライト）イネーブル信号（データ保持制御信号）がある。データ保持制御信号は、図４に示すように通常動作モードと保持データ読出モードとの切り替えを指示する信号である。
通常動作モード（通常動作状態）とは、入力波形データ（デジタル波形データ）を一時的に記憶手段３０で保持しながら遅延させて出力するモードである。この通常動作モードは、通常の任意波形発生器としての動作モードである。
【００４６】
この通常動作モードにおいては、記憶手段３０にて、最大保持ワード数に達するまでは、入力クロックの発生タイミングに応じて入力データが順次保持され、最大保持ワード数に達した後は、入力クロックの発生タイミングに応じて入力データが保持されるとともに、最も古いワードが消去されて保持データが更新される。
なお、この通常動作モードにおいては、図４に示すように、保持データを出力データとしてコントローラ４０へ出力する。例えば、保持データが「Ｄ１」であれば、その「Ｄ１」が出力データとして出力される。また、保持データが「Ｄ１〜Ｄ２」であれば、それら「Ｄ１〜Ｄ２」が出力データとして出力される。
【００４７】
保持データ読出モード（保持データ読出状態）とは、記憶手段３０で保持されているデータをコントローラ４０からのアクセス速度で読み出すモードである。この保持データ読出モードは、データ発生手段１０から記憶手段３０までの診断モードである。
この保持データ読出モードにおいては、入力クロックの発生に関係なく、記憶手段３０において、保持データの更新が停止される。すなわち、通常動作モードから保持データ読出モードへの切り替え時点で保持されていたデータがその後も継続して保持され、この継続保持されているデータがコントローラ４０への出力データとされる。
【００４８】
データ保持制御信号は、コントローラ４０から記憶手段３０の制御入力端子３１へ送られる信号である。すなわち、コントローラ４０は、データ保持制御信号を送ることにより、記憶手段３０での通常動作モードと保持データ読出モードとを切り替えるように制御することができる。
【００４９】
次に、本実施形態の任意波形発生器の動作について、図４を参照して説明する。
同図は、本実施形態の任意波形発生器における記憶手段での入力データ又は保持データ（出力データ）の遷移、入力クロックの発生タイミング、Ｗｒｉｔｅイネーブル信号の発生タイミングを示すタイミングチャートである。
【００５０】
図３に示すように、データ発生手段１０から出力されたデジタル波形データがＤ／Ａ変換手段２０へ送られてアナログ量に変換され、波形出力手段へ送られて外部出力される。
また、記憶手段３０においては、通常動作モードの場合、図４に示すように、データ発生手段１０からのデジタル波形データ列の中から複数ワード分が保持される（同図（ｃ）における「Ｄ１」から「Ｄ１〜Ｄ３」まで）。そして、この保持データが出力データとなる。
【００５１】
その後、コントローラ４０から記憶手段３０の制御入力端子３１へ送られているデータ保持制御信号にもとづき、通常動作モードから保持データ読出モードへ切り替えられると（同図（ｄ））、記憶手段３０においては、そのモードが切り替えられた時点で保持していたデータがその後も継続して保持され続ける。この保持データ読出モードにおいては、データの更新は行われず、その保持されたデータ（同図においては、「Ｄ１〜Ｄ３」）が出力データとして出力される。
【００５２】
以上説明したように、本実施形態の任意波形発生器によれば、記憶手段３０において、複数ワード分のデータを保持することができる。このため、コントローラ４０は、Ｄ／Ａ変換速度が高速の場合にも、記憶手段３０から所望のデータを取り出すことができる。これにより、コントローラ４０は、データ発生手段１０（波形メモリ１１）からＤ／Ａ変換手段２０へ高速にデータが流れている場合にも、記憶手段３０からデータを取り出してデータ発生手段１０に書き込んだデータと照合し、信号線路における断線・短絡や、浮遊容量やタイミング異常が原因の実動作（高速）周波数での不具合を検出することができる。
【００５３】
なお、本実施形態において、データ保持制御信号は、通常動作モードと保持データ読出モードとの切り替えを指示する信号とするが、通常動作モードと保持データ読出モードとの切り替えを指示する信号ではなく、通常動作モードと保持データ発生モード（後述）との切り替えを指示する信号とすることもできる。
【００５４】
［第三実施形態］
次に、本発明の任意波形発生器及び試験装置の第三実施形態について、図５を参照して説明する。
同図は、本実施形態の任意波形発生器の構成を示すブロック図である。
本実施形態は、第一実施形態と比較して、記憶手段がデータ発生手段とＤ／Ａ変換手段との間に備えられるとともに、その記憶手段が制御入力端子を有した点が相違する。すなわち、データ発生手段から出力されたデジタル波形データが記憶手段を介してＤ／Ａ変換手段へ送られるとともに、記憶手段が制御入力端子からデータ保持に関する信号を入力する点で、第一実施形態と相違する。他の構成要素は第一実施形態と同様である。
したがって、図５において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００５５】
同図に示すように、本実施形態の任意波形発生器１ｃは、データ発生手段１０と、Ｄ／Ａ変換手段２０と、記憶手段３０と、コントローラ４０とを備えている。
Ｄ／Ａ変換手段２０は、図１５で示した任意波形発生器１００におけるＤ／Ａ変換手段１３０と同様の機能を有しているが、データ発生手段１０ではなく記憶手段３０から出力されたデジタル波形データを入力する。すなわち、Ｄ／Ａ変換手段２０は、記憶手段３０からのデジタル波形データ列を基準クロックに同期させて、順次対応する振幅のアナログ量、例えば電圧値などに変換し、これら一連の電圧値を供給される基準クロックと同期状態で出力する。この出力されたアナログ量は、波形出力手段１４０へ送られる。
【００５６】
記憶手段３０は、データ発生手段１０とＤ／Ａ変換手段２０との間に接続されており、データ発生手段１０からのデジタル波形データ列の中から複数ワード分を一時的に保持するとともに、この保持したデータを遅延させてＤ／Ａ変換手段２０へ出力する（吐き出す）。
この記憶手段３０は、例えばパイプライン遅延回路やＦＩＦＯメモリなどにより構成することができる。
【００５７】
また、記憶手段３０は、制御入力端子３１を有している。
制御入力端子３１は、コントローラ４０と接続されており、そのコントローラ４０からデータ保持に関する信号を入力する。
データ保持に関する信号には、例えば、保持データ読出制御信号と、保持データ発生制御信号とがある。
【００５８】
保持データ読出制御信号は、通常動作モードと保持データ読出モードとの切り替えを指示する信号である。なお、通常動作モード、保持データ読出モードについては、第二実施形態で既に説明しているためここでは省略する。
保持データ発生制御信号は、通常動作モードと保持データ発生モードとの切り替えを指示する信号である。なお、通常動作モードについては、第二実施形態で既に説明しているためここでは省略する。
【００５９】
保持データ発生モード（保持データ発生状態）とは、記憶手段３０で保持されているデータを更新せずに、波形発生動作クロック周波数で順次繰り返しＤ／Ａ変換手段２０へ出力するモードをいう。この保持データ発生モードは、記憶手段３０以降の診断モードである。
この保持データ発生モードにおいては、入力クロックの発生に関係なく、記憶手段３０において、保持データの更新が停止される。すなわち、通常動作モードから保持データ発生モードに切り替わった時点で保持されていたデータがその後も継続して保持され、その後は、その継続保持されているデータが、波形発生動作クロック周波数によりワード単位で順次繰り返し出力データとして出力されるモードをいう。
なお、本実施形態においては、保持データ読出制御信号と保持データ発生制御信号とを合わせて「データ保持制御信号」という。
【００６０】
次に、本実施形態の任意波形発生器の動作について、図６〜図８を参照して説明する。
図６〜図８は、本実施形態の任意波形発生器における記憶手段での入力データ，保持データ，出力データの各遷移、及び制御入力端子への入力信号（Ｗｒｉｔｅイネーブル信号）の発生タイミングを示すタイミングチャートであって、図６は、通常動作モードにおける各データの遷移等、図７は、保持データ読出モードにおける各データの遷移等、図８は、保持データ発生モードにおける各データの遷移等を示すタイミングチャートである。
【００６１】
まず、通常動作モードにおける本実施形態の任意波形発生器の動作について、図５、図６を参照して説明する。
データ発生手段１０から出力されたデジタル波形データ列のうちの複数ワード分が記憶手段３０で保持される。
記憶手段３０においては、最大保持ワード数に達するまでは、入力データを順次保持していき、最大保持ワード数に達した後は、ＦＩＦＯにより保持データを更新しながら入力データを順次保持する。
【００６２】
そして、記憶手段３０においては、保持データが、各ワードごとに、入力順で、遅延されてＤ／Ａ変換手段２０へ送られる。
Ｄ／Ａ変換手段２０において、記憶手段３０からのデジタル波形データのデジタル量がアナログ量に変換され、波形出力手段１４０へ送られて外部出力される。
【００６３】
次に、保持データ読出モードにおける本実施形態の任意波形発生器の動作について、図５、図７を参照して説明する。
コントローラ４０で出力され記憶手段３０の制御入力端子３１で入力された保持データ読出制御信号にもとづき、通常動作モードから保持データ読出モードに切り替えられると（図７（ｄ））、記憶手段３０においては、そのモードが切り替えられた時点で保持していたデータがその後も継続して保持される（同図（ｂ）における「Ｄ３〜Ｄｎ＋２」）。すなわち、保持データ読出モードにおいては、保持データの更新は行われない。そして、記憶手段３０は、その保持データをコントローラ４０へ出力し（同図（ｃ））、コントローラ４０においては、記憶手段３０の保持データとデータ発生手段１０に書き込まれたデータとを照合し、実動作速度でのデータ伝送不良が検出される。
【００６４】
次に、保持データ発生モードにおける本実施形態の任意波形発生器の動作について、図５、図８を参照して説明する。
コントローラ４０で出力され記憶手段３０の制御入力端子３１で入力された保持データ発生制御信号にもとづき、通常動作モードから保持データ発生モードに切り替えられると（図８（ｄ））、記憶手段３０においては、そのモードが切り替えられた時点で保持していたデータがその後も保持され続ける（同図（ｂ）における「Ｄ３〜Ｄｎ＋２」）。すなわち、保持データ発生モードにおいては、保持データの更新は行われない。
そして、記憶手段３０においては、その保持データが、ワード単位で、入力順に、遅延されてＤ／Ａ変換手段２０への出力データとして出力される（同図（ｃ））。
【００６５】
［第四実施形態］
次に、本発明の任意波形発生器及び試験装置の第四実施形態について、図９を参照して説明する。
本実施形態は、第一実施形態と比較して、データ発生手段にデータ・マルチプレクサを備えた点、そして、記憶手段がそのデータ・マルチプレクサから同期信号を受ける構成とした点が相違する。他の構成要素は第一実施形態と同様である。
したがって、図９において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００６６】
図９に示すように、本実施形態の任意波形発生器１ｄは、データ発生手段１０と、Ｄ／Ａ変換手段２０と、記憶手段３０と、コントローラ４０とを備えている。
データ発生手段１０は、波形メモリ１１と、データ・マルチプレクサ１２と有している。
波形メモリ１１は、図１５に示した波形メモリ１１０と同様の機能を有しており、各種のアナログ試験波形を発生するのに必要なデジタル波形データ列（所定の順序で並べられた一連のデジタル波形データ）が予め格納されている。
データ・マルチプレクサ１２は、図１６に示したマルチプレクサ（ＭＵＸ）と同様の機能を有しており、Ｄ／Ａ変換速度の高速化を実現するために複数段階のブロックで構成された任意波形発生器に用いられ、これにより、データ伝送周波数を高めてデータビット幅を削減し、高速の任意波形発生器を実現できる。
【００６７】
なお、図１０に示すように、データ発生手段１０だけでなく、Ｄ／Ａ変換手段２０においても、データ・マルチプレクサ２２を備えることができる。これにより、データ伝送周波数を高めてデータビット幅を削減し、高速の任意波形発生器を実現できる。
ただし、データ・マルチプレクサは、データ発生手段１０又はＤ／Ａ変換手段２０の一方又は双方に備えることができる。
【００６８】
データ発生手段１０のデータ・マルチプレクサ１２と記憶手段３０との間には、同期信号を送るための同期信号配線５０が接続されている。
同期信号とは、マルチプレクサの切替動作に同期して出力される信号をいう。
コントローラ４０から記憶手段３０の制御入力端子３１へ送られるデータ保持制御信号は、データ発生手段１０が出力するデジタル波形データとは非同期である。このため、記憶手段３０が保持すべきデータが定まらない可能性がある。そこで、そのデータの送信元であるデータ・マルチプレクサ１２がデジタル波形データの出力タイミングと同期している同期信号を記憶手段３０へ送ることにより、記憶手段３０は、その同期信号の入力タイミングでデータ保持動作に移行することで、該記憶手段３０が保持すべきデータを定めることができ、それを期待値とした良否判定が可能となる。
【００６９】
その同期信号は、例えば、デジタル波形データの３２ワード毎に送ることができる。この場合、コントローラ４０がデータ保持制御信号にもとづいて「保持データ読出モード」への切り替えを指示してから、最大でも３２クロック周期という短い待ち時間後には記憶手段３０からのデータ読み出しが可能となる。
【００７０】
次に、本実施形態の任意波形発生器の動作について、図１１を参照して説明する。
記憶手段３０においては、最大保持ワード数に達するまでは、入力データを順次保持していき、最大保持ワード数に達した後は、同図に示すように、ＦＩＦＯにより、入力データを保持し最も古いデータを消去して保持データを更新する（同図（ａ），（ｂ）、通常動作モード）。
【００７１】
データ発生手段１０のデータ・マルチプレクサ１２から同期信号が送られてくると（同図（ｃ））、記憶手段３０において、通常動作モードからデータ保持モード（保持データ読出モード及び保持データ発生モードを含む）へ移行される。
データ保持モードにおいては、その移行時点で保持していたデータがその後も継続して保持され続け、データの更新は行われない（同図（ｂ））。
そして、記憶手段３０は、継続保持しているデータを出力データとしてコントローラ４０へ出力する（同図（ｄ））。
以上説明したように、本実施形態の任意波形発生器によれば、記憶手段において、その同期信号の発生タイミングに同期して、データ保持動作に移行することができる。
【００７２】
［第五実施形態］
次に、本発明の任意波形発生器及び試験装置の第五実施形態について、図１２を参照して説明する。
本実施形態は、第一実施形態と比較して、データ発生手段にデータ・マルチプレクサを備えた点、そして、記憶手段がそのデータ・マルチプレクサから同期信号を受ける構成とした点、さらに、記憶手段が制御入力端子を有した点がそれぞれ相違する。他の構成要素は第一実施形態と同様である。
したがって、図１２において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
【００７３】
図１２に示すように、本実施形態の任意波形発生器１ｅは、データ発生手段１０と、Ｄ／Ａ変換手段２０と、記憶手段３０と、コントローラ４０とを備えている。そして、データ発生手段１０は、波形メモリ１１と、データ・マルチプレクサ１２とを有している。さらに、データ・マルチプレクサ１２と記憶手段３０との間には、同期信号を送るための同期信号配線５０が接続されている。
【００７４】
また、記憶手段３０は、データ保持に関する信号（データ保持制御信号）を入力する制御入力端子３１を有している。
本実施形態のデータ保持制御信号は、通常動作モードと保持データ準備モードとの切り替えを指示する信号である。
保持データ準備モード（保持データ準備状態）とは、記憶手段３０で同期信号が入力されるまでは、通常動作モードで保持データを処理し、同期信号が入力された後は、データ保持モード（保持データ読出モード又は保持データ発生モード）で保持データを処理するモードである。
【００７５】
データ保持制御信号には、保持データ読出準備信号が含まれる。
保持データ読出準備信号は、記憶手段３０に対して通常動作モードと保持データ準備モードとの切り替えを指示するとともに、保持データ準備モードに切り替えられた後、同期信号が入力されると、該同期信号の入力タイミングに同期して、保持データの更新を停止し、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータのすべてを出力データとして出力するように指示する信号である。
これにより、記憶手段３０は、保持データ読出準備信号を入力すると、この入力タイミングで通常動作モードから保持データ準備モードへ切り替え、その後同期信号を入力すると、この入力タイミングで保持データ読出モードへ切り替える。そして、この保持データ読出モードにおいては、保持したデータのすべてを出力データとして出力する。
【００７６】
また、データ保持制御信号には、保持データ発生準備信号が含まれる。
保持データ発生準備信号は、記憶手段３０に対して通常動作モードと保持データ準備モードとの切り替えを指示するとともに、保持データ準備モードに切り替えられた後、同期信号が入力されると、該同期信号の入力タイミングに同期して、保持データの更新を停止し、この停止時点で記憶していたデータをその後も継続して保持し、かつ、この保持したデータを１ワード又は複数ワードずつ順番に繰り返して出力するように指示する信号である。
これにより、記憶手段３０は、保持データ発生準備信号を入力すると、この入力タイミングで通常動作モードから保持データ準備モードへ切り替え、その後同期信号を入力すると、この入力タイミングで保持データ発生モードへ切り替える。そして、この保持データ発生モードにおいては、保持したデータを１ワード又は複数ワードずつ順番に繰り返して出力する。
【００７７】
なお、図１２に示す任意波形発生器１ｅは、Ｄ／Ａ変換手段２０がデジタル波形データを記憶手段３０ではなく、データ発生手段１０のデータ・マルチプレクサ１２から入力する構成としてあるが、データ発生手段１０のデータ・マルチプレクサ１２から入力する構成とすることに限るものではなく、例えば、図１３に示すように、記憶手段３０からデジタル波形データを入力する構成とすることもできる。
【００７８】
次に、本実施形態の任意波形発生器の動作について、図１４を参照して説明する。
通常動作モードにおいて、記憶手段３０では、最大保持ワード数に達するまでは、入力データが順次保持される。そして、最大保持ワード数に達した後は、同図に示すように、ＦＩＦＯにより、入力データを保持し最も古いデータを消去して保持データが更新される（同図（ａ），（ｂ）及び（ｄ）の通常動作モード）。
なお、この通常動作モードにおいては、同期信号が送られてきても、データ保持モード（図１４では保持データ読出モード）には移行しない。
【００７９】
記憶手段３０の制御入力端子３１において入力されるコントローラ４０からのデータ保持制御信号にもとづき、通常動作モードから保持データ準備モードへの切り替えが行われる（同図（ｄ））。ただし、同期信号が入力されるまでは通常動作モードで保持データが処理される。
その後、データ発生手段１０のデータ・マルチプレクサ１２から同期信号配線５０を介して同期信号が記憶手段３０へ送られると（同図（ｅ））、記憶手段３０において、データ保持モード（図１４では保持データ読出モード）により保持データが処理される。
【００８０】
このデータ保持モード（保持データ読出モード）においては、その移行時点で保持していたデータがその後も継続して保持され続け、データの更新は行われない（同図（ｂ））。
そして、記憶手段３０は、その継続保持しているデータを出力データとしてコントローラ４０へ出力する（同図（ｃ））。
以上説明したように、本実施形態の任意波形発生器によれば、記憶手段において、その同期信号の発生タイミングに同期して、データ保持動作に移行することができる。
【００８１】
以上、本発明の任意波形発生器及び試験装置の好ましい実施形態について説明したが、本発明に係る任意波形発生器及び試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した第五実施形態では、データ保持制御信号にもとづき通常動作モードから保持データ読出モードへ移行することを示したが、その移行後のモードは、保持データ読出モードに限るものではなく、例えば保持データ発生モードとすることもできる。
【００８２】
また、本発明の任意波形発生器及び試験装置は、第一実施形態から第五実施形態までのそれぞれにおける任意波形発生器又は試験装置を任意に組み合わせたものであってもよい。
【産業上の利用可能性】
【００８３】
本発明は、デジタル波形データを送る信号線路の接続不良を検出する機能を備えた半導体試験装置等の試験装置に用いることができ、特に、所定のデータが送信される信号線路を有した装置や機器の試験等に好適に利用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の第一実施形態の任意波形発生器の構成を示すブロック図である。
【図２】図１に示す任意波形発生器での各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図３】本発明の第二実施形態の任意波形発生器の構成を示すブロック図である。
【図４】図３に示す任意波形発生器での各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図５】本発明の第三実施形態の任意波形発生器の構成を示すブロック図である。
【図６】図５に示す任意波形発生器での通常動作モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図７】図５に示す任意波形発生器での保持データ読出モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図８】図５に示す任意波形発生器での保持データ発生モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図９】本発明の第四実施形態の任意波形発生器の構成を示すブロック図である。
【図１０】Ｄ／Ａ変換手段の他の構成を示すブロック図である。
【図１１】図９に示す任意波形発生器での各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図１２】本発明の第五実施形態の任意波形発生器の構成を示すブロック図である。
【図１３】本発明の第五実施形態の任意波形発生器の他の構成を示すブロック図である。
【図１４】図１２に示す任意波形発生器での各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図１５】従来の任意波形発生器の構成を示すブロック図である。
【図１６】従来の任意波形発生器の他の構成を示すブロック図である。
【図１７】従来の任意波形発生器のさらに他の構成を示すブロック図である。
【図１８】図１７に示す任意波形発生器での通常動作モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図１９】図１７に示す任意波形発生器での保持データ読出モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【図２０】図１７に示す任意波形発生器での保持データ発生モードにおける各データ等の遷移又は発生タイミングを示すタイミングチャートである。
【符号の説明】
【００８５】
１ａ〜１ｆ  任意波形発生器
１０  データ発生手段
１１  波形メモリ
１２  データ・マルチプレクサ
２０  Ｄ／Ａ変換手段（ＤＡＣ）
２１  Ｄ／Ａ変換回路
２２  データ・マルチプレクサ
３０  記憶手段
３１  制御入力端子
４０  コントローラ（制御手段）
５０  同期信号配線
【図１】
2006226839.tif 000003
【図２】
2006226839.tif 000004
【図３】
2006226839.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006226839.tif 000009
【図８】
2006226839.tif 000010
【図９】
2006226839.tif 000011
【図１０】
2006226839.tif 000012
【図１１】
2006226839.tif 000013
【図１２】
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【図１３】
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【図１４】
2006226839.tif 000016
【図１５】
2006226839.tif 000017
【図１６】
2006226839.tif 000018
【図１７】
2006226839.tif 000019
【図１８】
2006226839.tif 000020
【図１９】
2006226839.tif 000021
【図２０】
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