(57)【要約】【課題】  マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。【解決手段】  ゲート絶縁層５、コントロールゲート（ＣＧ）層６、第１シリサイド層９、電荷蓄積層７、メモリゲート（ＭＧ）層８及び第２シリサイド層１０を具備する不揮発性半導体記憶装置を用いる。ゲート絶縁層５は基板１の第１領域上に、ＣＧ層６はゲート絶縁膜５上に、第１シリサイド層９はＣＧ層６上に、それぞれ設けられる。電荷蓄積層７は基板１の第１領域の両側上に設けられる。ＭＧ層８は電荷蓄積層７上にＣＧ層６から離れて設けられ、厚膜ゲート層８ａと薄膜ゲート層８ｂとを含む。第２シリサイド層１０はＭＧ層８上に設けられる。厚膜ゲート層８ａはＣＧ層６に遠い側に設けられ第２シリサイド層１０と接合している。薄膜ゲート層８ｂはＣＧ層６に近い側に、厚膜ゲート層８ａよりも薄く、ＣＧ層６の高さよりも低く設けられている。【選択図】      図３
2006120758.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に設けられたゲート絶縁層と、
前記ゲート絶縁膜上に設けられたコントロールゲート層と、
前記コントロールゲート層上に設けられた第１シリサイド層と、
前記半導体基板における前記第１領域の両側の各々の上に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記電荷蓄積層上に、前記コントロールゲート層から離れて設けられたメモリゲート層と、
前記メモリゲート層上に設けられた第２シリサイド層と
を具備し、
前記メモリゲート層は、
前記コントロールゲート層に遠い側に設けられ、前記第２シリサイド層と接合する厚膜ゲート層と、
前記コントロールゲート層に近い側に、前記厚膜ゲート層よりも膜厚が薄く、前記コントロールゲート層の高さよりも低く設けられた薄膜ゲート層と
を備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記メモリゲート層は、前記厚膜ゲート層を一方の縦に伸びる層とし前記薄膜ゲート層を底部の層として含む略Ｕ字型又は略Ｊ字型である
不揮発性半導体記憶装置。
【請求項３】
請求項１又は２に記載の不揮発性半導体記憶装置において、
前記メモリゲート層は、前記薄膜ゲートよりも前記コントロールゲート層に近い側に、前記薄膜ゲート層の高さよりも高く設けられた境界ゲート層を更に備える
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第２シリサイド層の下側の前記半導体基板の領域に埋め込まれた拡散層を更に具備する
不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置において、
前記厚膜ゲート層の前記半導体基板表面からの高さは、前記コントロールゲート層の前記半導体基板表面からの高さよりも低い
不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、前記ゲート絶縁層及び前記コントロールゲート層の側面に接する
不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、第１酸化シリコン層、酸化シリコンよりも誘電率の高い絶縁層、及び、第２酸化シリコン層がこの順に積層された多層膜構造を含む
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置において、
前記酸化シリコンよりも誘電率の高い絶縁層は、窒化シリコンを含む
不揮発性半導体記憶装置。
【請求項９】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置において、
前記電荷蓄積層は、絶縁膜中に導電性を有する複数の粒子が分散された構造を含む
不揮発性半導体記憶装置。
【請求項１０】
（ａ）半導体基板上の第１領域上に形成された第１絶縁膜及び第１導電膜を含む積層体と前記半導体基板の表面とを覆うように、多層絶縁膜と第２導電膜と第２絶縁膜とをこの順に積層する工程と、
（ｂ）前記第２絶縁膜をエッチバックして、前記積層体と前記半導体基板の表面とが交わる部分に対応する前記第２導電膜上の第１位置において、前記第１位置の近傍を覆う絶縁膜スペーサを形成する工程と、
（ｃ）前記絶縁膜スペーサで挟まれる領域をマスクとして、自己整合的にイオン注入し、前記半導体基板の表面に拡散層を形成する工程と、
（ｄ）前記第２導電膜と前記絶縁膜スペーサとを覆うように、導電膜を形成し、前記第２導電膜と共に第３導電膜とする工程と、
（ｅ）前記絶縁膜スペーサの上部表面及び前記多層絶縁層の表面の一部を露出させ、前記絶縁膜スペーサの側面及び下部の前記第３導電膜が残るように、前記第３導電膜をエッチバックする工程と、
（ｆ）前記積層体の上部、前記積層体から遠い側の前記第３導電膜の上部、及び前記拡散層の表面の一部を露出させるように、全面を覆うように形成された第３絶縁膜及び前記多層絶縁膜をエッチバックする工程と、
（ｇ）前記積層体の上部、前記積層体から遠い側の前記第３導電膜の上部、及び前記拡散層の表面の一部をシリサイド化する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項１０に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記積層体の表面、前記第３導電膜の表面を酸化して酸化シリコン膜を形成する工程と、
（ｆ２）前記積層体の上部、前記積層体から遠い側の前記第３導電膜の上部、及び前記拡散層の表面の一部を露出させるように、前記第３絶縁膜及び前記多層絶縁膜に加えて、前記酸化シリコン膜をエッチバックする工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１０に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記積層体の表面、前記第３導電膜の表面を酸化して酸化シリコン膜を形成する工程と、
（ｆ２）一部を露出させるように、前記第３導電膜の表面に形成された前記酸化シリコン膜及び前記多層絶縁膜をエッチバックする工程と、
（ｆ３）前記積層体の上部、前記積層体から遠い側の前記第３導電膜の上部、及び前記拡散層の表面の一部を露出させるように、前記第３絶縁膜及び前記多層絶縁膜に加えて、前記酸化シリコン膜をエッチバックする工程と
を備える
不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１０乃至１２のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｅ）工程は、前記第３導電膜の一部が前記拡散層の一部を覆ったまま残るように、前記第３導電膜をエッチバックする
不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１０乃至１３のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｅ）工程は、エッチバック後の前記第３導電膜の前記半導体基板表面からの高さが、前記第１導電膜の前記半導体基板表面からの高さよりも低い
不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１０乃至１４のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記多層絶縁膜は、第１酸化シリコン膜、酸化シリコンよりも誘電率の高い絶縁膜、及び、第２酸化シリコン膜がこの順に積層されている
不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項１５に記載の不揮発性半導体記憶装置の製造方法において、
前記酸化シリコンよりも誘電率の高い絶縁膜は、窒化シリコンを含む
不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項１０乃至１４のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記多層絶縁膜は、絶縁膜中に導電性を有する複数の粒子が分散された構造を含む
不揮発性半導体記憶装置の製造方法。
【請求項１８】
半導体基板の第１領域上に設けられたゲート絶縁層と、
前記ゲート絶縁膜上に設けられたコントロールゲート層と、
前記コントロールゲート層上に設けられた第１シリサイド層と、
前記半導体基板における前記第１領域の両側の各々の上に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記電荷蓄積層上に凹部を有して形成されたメモリゲート層と、
前記メモリゲート層の凸部上に形成された第２シリサイド層とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
前記メモリゲート層の前記凸部は前記凹部よりも前記コントロールゲートから離れて形成されていることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関し、特に、1セル当たり２ビット以上の情報を記憶できる不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置（以下「不揮発性メモリ」ともいう）の高集積化を図るために、１つのセルに２ビットの情報を記憶できる不揮発性メモリが開発されている（例えば、非特許文献１参照）。図１は、非特許文献１に記載された従来の不揮発性メモリを示す断面図である。図１に示すように、この不揮発性メモリは、シリコン基板１０１の表面に形成されたメモリセル１０２により形成されている。
【０００３】
メモリセル１０２においては、シリコン基板１０１の表面にソース・ドレイン領域１０６が形成されている。シリコン基板１０１上におけるソース・ドレイン領域１０６間の領域の直上領域には、ゲート絶縁膜１０３が設けられている。ゲート絶縁膜１０３上には、ワード線であるコントロールゲート１０４が設けられている。コントロールゲート１０４の上面には、シリサイド層１０５が形成されている。また、コントロールゲート１０４の両側方には、メモリゲート１０８が設けられている。コントロールゲート１０４とメモリゲート１０８との間、及び、メモリゲート１０８とシリコン基板１０１との間にはＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）１０７が設けられている。更に、ソース・ドレイン領域１０６は、コンタクト（図示されず）を介して、上層のビット線１１０（図２参照）に接続されている。
【０００４】
このような不揮発性メモリにおいては、ＯＮＯ膜１０７中の窒化膜の電荷状態を選択することで、すなわち、この窒化膜に電子を蓄積するか否かを選訳することにより、２値の情報を記憶することができる。そして、コントロールゲート１０４の両側において、ＯＮＯ膜１０７の電荷状態を相互に独立して制御することにより、１つのメモリセル１０２に２ビットの情報を記憶することができる。なお、メモリゲート１０８はＯＮＯ膜１０７の窒化膜に対する電子の注入及び引き出し並びに読み出しを容易にするために設けられている。
【０００５】
次に、図１に示す従来の不揮発性メモリの動作について説明する。まず、情報の書き込み動作について説明する。コントロールゲート１０４に約０．８Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のメモリゲート１０８に約５．５Ｖの正電位を印加し、このメモリゲート１０８と対をなす書き込みを行わない側（以下「非選択側」という）のメモリゲート１０８に約３．３Ｖの正電位を印加し、書き込みを行う側のソース・ドレイン領域１０６に約４．５Ｖの正電位を印加する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ膜１０７の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【０００６】
次に、書き込んだ情報の消去動作について説明する。コントロールゲート１０４に約−１Ｖの負電位を印加し、選択側のメモリゲート１０８に約−３Ｖの負電位を印加し、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、選択側のソース・ドレイン領域１０６に約４Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ膜７の窒化膜中に注入される。これにより、ＯＮＯ膜７の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【０００７】
次に、書き込んだ情報の読み出し動作について説明する。コントロールゲート１０４に約１．８Ｖの正電位を印加し、選択側のメモリゲート１０８に約１．８Ｖの正電位を印加し、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、非選択側のソース・ドレイン領域１０６に約１．８Ｖの正電位を印加する。この状態で、メモリセル１０２のしきい値を検出する。選択側のＯＮＯ膜１０７に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ膜１０７書き込まれた情報を読み出すことができる。なお、このとき、非選択側のＯＮＯ膜１０７に負電荷が蓄積されていても、非選択側のメモリゲート１０８に約３．３Ｖの正電位を印加し、非選択側のソース・ドレイン領域１０６に約１．８Ｖの正電位を印加することにより、非選択側のＯＮＯ膜１０７に蓄積された負電荷の影響を抑制して、選択側のＯＮＯ膜７の電荷状態を検出することができる。図１に示す従来の不揮発性メモリにおいては、上述のようにして１セル当たり２ビットの情報を記録している。
【０００８】
【非特許文献１】Ｔｏｍｏｋｏ  Ｏｇｕｒａ  ｅｔ  ａｌ．，“Ｅｍｂｅｄｄｅｄ  Ｔｗｉｎ  ＭＯＮＯＳ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  ｗｉｔｈ  ４ｎｓ  ａｎｄ  １５ｎｓ  Ｆａｓｔ  Ａｃｃｅｓｓ  Ｔｉｍｅｓ”，２００３  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ＰＰ．２０７−２１０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。図１に示すように、この従来の不揮発性メモリにおいては、メモリゲート１０８の幅が狭く、また、メモリゲート１０８がポリシリコンのみにより形成されており、表面がシリサイド化されていないため、大きな抵抗値を有している。図２は、図１に示す従来の不揮発性メモリを示す平面図である。（ただし、ＯＮＯ膜１０７及びシリサイド膜１０５（図１参照）は図示していない。）図２に示すように、メモリゲート１０８は、幅が狭くシリサド化もされていないため、抵抗が高い。そのため、メモリゲート１０８を単独で使用しようとすると、書き込み、消去、読み出し時におけるメモリゲート１０８の充電に時間がかかる。
【００１０】
この問題を回避するために、従来の不揮発性メモリにおいては、メモリセルゲート１０８の抵抗値を低減するため、上層の配線層にメモリゲート１０８と並行に延びる裏打ち配線を形成し、この裏打配線をメモリゲート１０８に接続することが行われている。
例えば、１６本のビット線１１０毎に１ヶ所、ビット線１１０と同じ方に延びるコンタクト形成領域１１３が設けられている。そして、このコンタクト形成領域１１３においては、メモリゲート１０８間を相互に接続する延出部１０８ａが設けられている。延出部１０８ａは、メモリゲート１０８からメモリゲート１０８が延びる方向に直交する方向に延出し、このメモリゲート１０８との間にソース・ドレイン領域１０６を挟んで対向する他のメモリゲート１０８に接続されている。この延出部１０８ａ上にはコンタクト（図示されず）が設けられている。このコンタクト上にはビット線１１０と同じ配線層に配線１０９が設けられている。この配線１０９上にはビア１１１が設けられている。ビア１１１上には、メモリゲート１０８と同じ方向に延びる配線１１２が、ビット線１１０よりも上層に設けられている。これにより、配線１１２は、ビア１１１、配線１０９、コンタクト（図示されず）及び延出部１０８ａを介してメモリゲート１０８に扱続されており、メモリゲート１０８の裏打配線となっている。
【００１１】
このように、この従来の不揮発性メモリにおいては、メモリゲート１０８の裏打ちをとることにより、メモリゲート１０８自体の抵抗の高さを補って動作速度が低下することを防止している。しかし、上述のごとく、コンタクト形成領域１１３は、例えばビット線１６本毎に１ヶ所設けるというように、ある程度高密度に配置しなければ、充分な効果が得られない。このため、不揮発性メモリのマクロサイズが大きくなってしまうという問題が発生する。
【００１２】
また、メモリゲート１０８の抵抗を低くするために、メモリゲート１０８の上部をシリサイド化することが考えられるが、図１から分かるように、メモリゲート１０８の上部とシリサイド５の端部とは、非常に距離が近い。そのため、シリサイド化の過程で、メモリゲート１０８の上部側のシリサイドが、絶縁膜上をせり上がるようにしてシリサイド５へ伸びてシリサイド５の端部と電気的に接続したり、逆にシリサイド５の端部がメモリゲート１０８へ伸びてメモリゲート１０８の上部側のシリサイドと電気的に接続するという問題が発生する。
【００１３】
従って、本発明の目的は、マクロサイズを小さく抑えながら、高速に動作することが可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
従って、上記課題を解決するために、本発明の不揮発性半導体記憶装置は、ゲート絶縁層（５）と、コントロールゲート層（６）と、第１シリサイド層（９）と、電荷蓄積層（７）と、メモリゲート層（８）と、第２シリサイド層（１０）とを具備する。ゲート絶縁層（５）は、半導体基板（１）の第１領域上に設けられている。コントロールゲート層（６）は、ゲート絶縁膜（５）上に設けられている。第１シリサイド層（９）は、コントロールゲート層（６）上に設けられている。電荷蓄積層（７）は、半導体基板（１）におけるその第１領域の両側の各々の上に設けられおり、電荷を蓄積可能である。メモリゲート層（８）は、電荷蓄積層（７）上に、コントロールゲート層（６）から離れて設けられている。第２シリサイド層（１０）は、メモリゲート層（８）上に設けられている。メモリゲート層（８）は、厚膜ゲート層（８ａ）と薄膜ゲート層（８ｂ）とを備える。厚膜ゲート層（８ａ）は、コントロールゲート層（６）に遠い側に設けられ、第２シリサイド層（１０）と接合している。薄膜ゲート層（８ｂ）は、コントロールゲート層（６）に近い側に、厚膜ゲート層（８ａ）よりも膜厚が薄く、コントロールゲート層（６）の高さよりも低く設けられている。
このような不揮発性半導体記憶装置は、メモリゲート層（８）上に低抵抗の第２シリサイド層（１０）を設けているので、裏打ち配線などを設ける必要がない。したがって、その分マクロサイズを小さく抑えることができ、かつ、高速に動作させることが可能となる。また、薄膜ゲート層（８ｂ）を設けることで、第１シリサイド層（９）と第２シリサイド層（１０）との間の実効的な距離を大きくとることができる。それにより、第１シリサイド層（９）と第２シリサイド層（１０）とが電気的に接続しないようにできるとともに、製造上のムラが多少あったとしても、シリサイド同士の電気的な接触のような故障が発生し難く、不揮発性半導体記憶装置を高歩留まりで製造することが可能となる。
【００１６】
上記の不揮発性半導体記憶装置において、メモリゲート層（８）は、厚膜ゲート層（８ａ）を一方の縦に伸びる層とし薄膜ゲート層（８ｂ）を底部の層として含む略Ｕ字型又は略Ｊ字型であることが好ましい。
このような形状により、第１シリサイド層（９）と第２シリサイド層（１０）との間の実効的な距離をより大きくとることができる。
【００１７】
上記の不揮発性半導体記憶装置において、メモリゲート層（８）は、薄膜ゲート（８ｂ）よりもコントロールゲート層（６）に近い側に、薄膜ゲート層（８ｂ）の高さよりも高く設けられた境界ゲート層（８ｃ）を更に備える。
このような形状により、第１シリサイド層（９）と第２シリサイド層（１０）との間の実効的な距離をより大きくとることができる。
【００１８】
上記の不揮発性半導体記憶装置において、第２シリサイド層（１０）の下側の半導体基板（１）の領域に埋め込まれた拡散層（３）を更に具備することが好ましい。
このような不揮発性半導体記憶装置は、拡散層（３）間の距離（チャネル領域の距離）が短くなり、チャネル領域での電気抵抗を低減できる。それにより、メモリセル（２）の動作速度等の特性を向上させることができる。
【００１９】
上記の不揮発性半導体記憶装置において、厚膜ゲート層（８ａ）の半導体基板（１）表面からの高さは、コントロールゲート層（６）の半導体基板（１）表面からの高さよりも低いことが好ましい。
このような不揮発性半導体記憶装置は、第１シリサイド層（９）と第２シリサイド層（１０）との距離が更に大きくなり、より電気的に接続しないようにすることができる。
【００２０】
上記の不揮発性半導体記憶装置において、電荷蓄積層（７）は、ゲート絶縁層（５）及びコントロールゲート層（６）の側面に接することが好ましい。
このような不揮発性半導体記憶装置は、メモリセル（２）をコンパクトにすることが出来、マクロサイズをより小さく抑えることができる。
【００２１】
上記の不揮発性半導体記憶装置において、電荷蓄積層（７）は、第１酸化シリコン層、酸化シリコンよりも誘電率の高い絶縁層、及び、第２酸化シリコン層がこの順に積層された多層膜構造を含むことが好ましい。
このような不揮発性半導体記憶装置は、確実に電荷を蓄積（データを格納）することができる。
【００２２】
上記の不揮発性半導体記憶装置において、その酸化シリコンよりも誘電率の高い絶縁層は、窒化シリコンを含むことが好ましい。
このような不揮発性半導体記憶装置は、より確実に電荷を蓄積（データを格納）することができる。
【００２３】
上記の不揮発性半導体記憶装置において、電荷蓄積層（７）は、絶縁膜中に導電性を有する複数の粒子が分散された構造を含むことが好ましい。
このような不揮発性半導体記憶装置は、確実に電荷を蓄積（データを格納）することができる。
【００２４】
従って、上記課題を解決するために、本発明の不揮発性半導体記憶装置の製造方法は、（ａ）半導体基板（１）上の第１領域上に形成された第１絶縁膜（２２）及び第１導電膜（２３）を含む積層体（２４）と半導体基板（１）の表面とを覆うように、多層絶縁膜（２５）と第２導電膜（２６）と第２絶縁膜（２７）とをこの順に積層する工程と、（ｂ）第２絶縁膜（２７）をエッチバックして、積層体（２４）と半導体基板（１）の表面とが交わる部分に対応する第２導電膜（２６）上の第１位置において、その第１位置の近傍を覆う絶縁膜スペーサ（２９）を形成する工程と、（ｃ）絶縁膜スペーサ（２９）で挟まれる領域をマスクとして、自己整合的にイオン注入し、半導体基板（１）の表面に拡散層（３）を形成する工程と、（ｄ）第２導電膜（２６）と絶縁膜スペーサ（２９）とを覆うように、導電膜を形成し、第２導電膜（２６）と共に第３導電膜（３０）とする工程と、（ｅ）絶縁膜スペーサ（２９）の上部表面及び多層絶縁層（２５）の表面の一部を露出させ、絶縁膜スペーサ（２９）の側面及び下部の第３導電膜（３１）が残るように、第３導電膜（３０）をエッチバックする工程と、（ｆ）積層体（２４）の上部、積層体（２４）から遠い側の第３導電膜（３１）の上部、及び拡散層（３）の表面の一部を露出させるように、全面を覆うように形成された第３絶縁膜（３６）及び多層絶縁膜（２５）をエッチバックする工程と、（ｇ）積層体（２４）の上部、積層体（２４）から遠い側の第３導電膜（３１）の上部、及び拡散層（３）の表面の一部をシリサイド化する工程とを具備する。
【００２５】
上記の不揮発性半導体記憶装置の製造方法において、（ｆ）工程は、（ｆ１）積層体（２４）の表面、第３導電膜（３１）の表面を酸化して酸化シリコン膜（３２）を形成する工程と、（ｆ２）積層体（２４）の上部、積層体（２４）から遠い側の第３導電膜（３１）の上部、及び拡散層（３）の表面の一部を露出させるように、第３絶縁膜（３６）及び多層絶縁膜（２５）に加えて、酸化シリコン膜（３２）をエッチバックする工程とを備えることが好ましい。
【００２６】
上記の不揮発性半導体記憶装置の製造方法において、（ｆ）工程は、（ｆ１）積層体（２４）の表面、第３導電膜（３１）の表面を酸化して酸化シリコン膜（３２）を形成する工程と、（ｆ２）一部を露出させるように、第３導電膜（３１）の表面に形成された酸化シリコン膜（３２）及び多層絶縁膜（２５）をエッチバックする工程と、（ｆ３）積層体（２４）の上部、積層体（２４）から遠い側の第３導電膜（３１）の上部、及び拡散層（３）の表面の一部を露出させるように、第３絶縁膜（３６）及び多層絶縁膜（２５）に加えて、酸化シリコン膜（３２）をエッチバックする工程とを備える。
【００２７】
上記の不揮発性半導体記憶装置の製造方法において、（ｅ）ステップは、第３導電膜（３１）の一部が拡散層（３）の一部を覆ったまま残るように、第３導電膜（３０）をエッチバックすることが好ましい。
【００２８】
上記の不揮発性半導体記憶装置の製造方法において、（ｅ）ステップは、エッチバック後の第３導電膜（３１）の半導体基板（１）表面からの高さが、第１導電膜（２３）の半導体基板（１）表面からの高さよりも低いことが好ましい。
【００２９】
上記の不揮発性半導体記憶装置の製造方法において、多層絶縁膜（２５）は、第１酸化シリコン膜、酸化シリコンよりも誘電率の高い絶縁膜、及び、第２酸化シリコン膜がこの順に積層されていることが好ましい。
【００３０】
上記の不揮発性半導体記憶装置の製造方法において、その酸化シリコンよりも誘電率の高い絶縁膜は、窒化シリコンでも良い。
【００３１】
上記の不揮発性半導体記憶装置の製造方法において、多層絶縁膜（２５）は、絶縁膜中に導電性を有する複数の粒子が分散された構造でも良い。
【発明の効果】
【００３２】
本発明により、不揮発性半導体記憶装置のマクロサイズを小さく抑えながら、メモリゲートのシリサイドと、コントロールゲートのシリサイドとが電気的に接続しないようにすることができ、高速に動作させることが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００３４】
まず、本発明の不揮発性半導体記憶装置の実施の形態の構成について説明する。図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。不揮発性半導体記憶装置は、メモリセル２、コンタクト１２、第１配線１３、層間絶縁層１４を具備する。
【００３５】
メモリセル２は、シリコン基板１上に設けられ、１つにつき２ビットの情報を記憶できる。メモリセル２は、拡散層３、ゲート絶縁膜５、コントロールゲート６、メモリ層７、メモリゲート８、シリサイド９、シリサイド１０、シリサイド１１を備える。
【００３６】
ゲート絶縁膜５は、シリコン基板１の所定の第１領域（チャネル領域４の中央部）上に設けられている。ゲート絶縁膜５は、例えば、酸化シリコンに例示される。コントロールゲート６は、ゲート絶縁膜５上に設けられている。コントロールゲート６は、例えば、幅５０ｎｍのポリシリコンである。シリサイド９は、コントロールゲート６上に設けられている。シリサイド９は、例えば、コバルトシリサイドである。
【００３７】
メモリ層７（電荷蓄積層）は、ゲート絶縁膜５及びコントロールゲート６の両側面（図における左右両側）上、及び、シリコン基板１における第１領域の両側（図における左右両側）の上に設けられ、電荷を蓄積可能である。メモリ層７は、例えば、酸化シリコン膜、酸化シリコンよりも誘電率の高い絶縁膜、及び、酸化シリコン膜がこの順に積層された多層膜構造である。その場合、酸化シリコン膜よりも誘電率の高い絶縁膜に電荷が蓄積される。酸化シリコン膜よりも誘電率の高い絶縁膜としては、窒化シリコン膜が例示される。すなわち、多層構造体としては、シリコンのＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）が例示される。その他、メモリ層７は、絶縁膜中に導電性を有する複数の粒子（量子ドット）が分散された構造で有ってもよい。そのような構造としては、酸化シリコン膜、シリコン粒子、及び、酸化シリコン膜がこの順に積層された構造である。その場合、シリコン粒子に電荷が蓄積される。
【００３８】
メモリゲート８は、メモリ層７（電荷蓄積層）上に、コントロールゲート６から離れて、電気的に絶縁されて設けられている。メモリゲート８は、厚膜ゲート８ａ、薄膜ゲート８ｂ及び境界ゲート８ｃとを含む。
【００３９】
厚膜ゲート８ａは、コントロールゲート６に遠い側に設けられ、上部でシリサイド１０（例示：コバルトシリサイド）と接合する。厚膜ゲート８ａは、薄膜ゲート８ｂよりも膜厚が厚い。その膜厚は、３０ｎｍより大きく、３００ｎｍ以下が好ましい。これにより、薄膜ゲート８ｂよりも厚くできる。厚膜ゲート８ａのシリコン基板表面からの高さは、コントロールゲート６のシリコン基板１表面からの高さよりも低いことがより好ましい。それにより、シリサイド９とシリサイド１０との距離を大きくとることができ、電気的に接続することを防止できる。
薄膜ゲート８ｂは、厚膜ゲート８ａよりもコントロールゲート６に近い側に設けられている。厚膜ゲート８ａよりも膜厚が薄い。シリコン基板１の表面からのコントロールゲート６の高さよりも低いことが好ましい。更に、シリコン基板１の表面からの（コントロールゲート６側面での）メモリ層７の高さよりも低いことがより好ましい。それにより、シリサイド形成時に絶縁膜３７で薄膜ゲート８ｂを覆うことが出来、コントロールゲート６の露出面とメモリゲート８の露出面との距離を充分長くとって、シリサイド９とシリサイド１０とが、電気的に接続することを防止できる。その膜厚は、１０ｎｍ以上であることでメモリゲート８として機能させることができる。
境界ゲート８ｃは、薄膜ゲート８ｂよりもコントロールゲート６に近い側に設けられている。コントロールゲート６側面のメモリ層７に接しており、シリコン基板１の表面からの（コントロールゲート６側面での）メモリ層７の高さよりも低くいことがより好ましい。さらに境界ゲート８ｃの幅は３０ｎｍ以下であることが望ましい。境界ゲート８ｃの高さが低く、幅が狭いことにより、薄膜ゲート８ｂより厚くても、シリサイド形成時に表面を絶縁膜３７で充分覆うことができ、コントロールゲート６の露出面とメモリゲート８露出面の距離を充分長くとって、シリサイド９とシリサイド１０が、電気的に接続することを防止できる。
薄膜ゲート８ｂの膜厚下限と、境界ゲート８ｃの幅の上限からポリシリコン膜２６（後述）の膜厚は１０ｎｍ以上、３０ｎｍ以下が好ましい。
【００４０】
これら厚膜ゲート８ａ、薄膜ゲート８ｂ及び境界ゲート８ｃは、略Ｕ字型の形状を有している。その場合、厚膜ゲート８ａをＵ字の一方の縦に伸びる層とし、薄膜ゲート層８ｂをＵ字の底部の層とし、境界ゲート８ｃをＵ字の他方の縦に伸びる層とする。そして、それらにより、シリサイド９とシリサイド１０との間に溝１５が形成される。この溝１５により、シリサイド１０が薄膜ゲート８ｂ伝いに成長した場合に、シリサイド９への経路を充分に長くし、電気的に接続することを防止できる。これら厚膜ゲート８ａ、薄膜ゲート８ｂ及び境界ゲート８ｃは、略Ｊ字型の形状を有していても良い。すなわち、境界ゲート層８ｃがやや低くなる場合である。この場合にも、厚膜ゲート８ａとシリサイド９との距離があることで、シリサイド１０からシリサイド９への経路を充分に長く取ることができる。
【００４１】
拡散層３は、シリコン基板１の表面に埋め込まれて形成されている。ソース又はドレインとして機能する。シリコン基板１表面におけるシリサイド１０の下側の領域に埋め込まれている。ゲート絶縁膜５の下の第１領域を含む拡散層３間の領域は、チャネル領域４である。拡散層３は、メモリ層７に接続すると共に、シリサイド１１（例示：コバルトシリサイド）及びコンタクト１２を介して、第１配線１３と接続している。上記各構成物は、層間絶縁膜１４により埋め込まれている。
【００４２】
拡散層３が、シリサイド１０の下側の領域まで延びてきていることは、二つの拡散層３間の距離（チャネル領域４の距離）が短くなり、チャネル領域での電気抵抗を低減でき好ましい。それにより、メモリセル２の動作速度等の特性を向上させることができる。
なお、メモリセルとしてデータを格納するために、メモリ層７における電荷を蓄積できる領域（拡散層３の端部からコントロールゲート６の側面までのメモリ層７）を確保する必要があることから、二つの拡散層３間の距離の下限が設計で決められる。
【００４３】
本発明では、シリサイド９とシリサイド１０との間の実効的な距離を大きくとることができ、シリサイド１０とシリサイド９とが電気的に接続しないようにすることができる。加えて、実効的な距離を大きくとっているので、製造上のムラが多少あったとしても、シリサイド同士の電気的な接触のような故障が発生し難く、不揮発性半導体記憶装置を高歩留まりで製造することが可能となる。
【００４４】
図４は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す平面図である。ただし、第１配線１３より上の構造、シリサイド９、及びシリサイド１０を省略している。
シリコン基板１上には、ワード線を兼ねる複数のコントロールゲート６が、第１方向（図中、Ｘ方向）へ、互いに平行に設けられている。コントロールゲート６の両側には、コントロールゲート６と同じ第１方向（Ｘ方向）に延びるメモリゲート８が設けられている。１本のコントロールゲート６及びその両側にある２本のメモリゲート８から一つのゲート群が構成されている。
【００４５】
ゲート群の間の下側におけるシリコン基板１の表面には、コントロールゲート６が延びる第１方向（Ｘ方向）に沿って、素子分離領域２１と拡散層３とが交互に形成されている。メモリセル２のある層より上層の配線層には、第１方向に直交する第２方向（図中、Ｙ方向）に延びる複数のビット線（図示されず）が設けられている。コンタクト１２は、隣接するコンタクト１２と配線（図示されず）で２個一組として接続される。そして、その配線とビット線（図示されず）とがビアで接続している。ビット線間の領域とゲート群との最近接点毎、すなわち、シリコン基板１の表面に垂直な方向から見た場合のビット線間の領域とゲート群との交点毎にメモリセル２（コントロールゲート６、その両側のメモリゲート８及びメモリ層７を含む）が形成されている。これにより、不揮発性半導体記憶装置は、複数のメモリセル２がマトリックス状に配列されている。図３は、第１方向（Ｘ方向）に直交する断面図である。
【００４６】
本発明では、メモリゲート８上に低抵抗のシリサイド１０を設けているので、従来技術のような裏打ち配線や、コンタクト形成領域などを設ける必要がない。すなわち、不揮発性半導体記憶装置のマクロサイズを小さく抑えることができ、かつ、不揮発性半導体記憶装置を高速に動作させることが可能となる。
【００４７】
次に、図３を参照して、不揮発性半導体記憶装置の実施の形態の動作について説明する。まず、情報の書き込み動作について説明する。コントロールゲート６に正電圧（約１．０Ｖ）の正電位を印加し、書き込みを行う側（以下「選択側」という）のメモリゲート８に約５Ｖの正電位を印加し、このメモリゲート８と対をなす書き込みを行わない側（以下「非選択側」という）のメモリゲート８に約３Ｖの正電位を印加し、選択側の拡散層３に約５Ｖの正電位を印加する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のメモリ層７の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【００４８】
次に、書き込んだ情報の消去動作について説明する。コントロールゲート６に約−１Ｖの負電位を印加し、選択側のメモリゲート８に約−５Ｖの負電位を印加し、非選択側のメモリゲート８に約３Ｖの正電位を印加し、選択側の拡散層３に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のメモリ層７の窒化膜中に注入される。これにより、メモリ層７の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００４９】
次に、書き込んだ情報の読み出し動作について説明する。コントロールゲート６に正電圧（約１．８Ｖ）の正電位を印加し、選択側のメモリゲート８に正電圧（約１．８Ｖ）の正電位を印加し、非選択側のメモリゲート８に約３．３Ｖの正電位を印加し、非選択側の拡散層３に約１．５Ｖの正電位を印加する。この状態で、メモリセル２のしきい値を検出する。選択側のメモリ層７に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のメモリ層７に書き込まれた情報を読み出すことができる。このとき、非選択側のメモリ層７に負電荷が蓄積されていても、非選択側のメモリゲート８に約３．３Ｖの正電位を印加し、非選択側の拡散層３に約１．５Ｖの正電位を印加することにより、非選択側のメモリ層７に蓄積された負電荷の影響を抑制して、選択側のメモリ層７の電荷状態を検出することができる。図３に示すメモリセル２においては、上述のようにして１セル当たり２ビットの情報を記録している。
【００５０】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施の形態について説明する。
図５〜図１８は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。ただし、各図において、（ａ）は図３に示す断面図と同じ方向の断面を示す。（ｂ）は（ａ）におけるＡＡ断面図、（ｃ）は（ａ）におけるＢＢ断面図、（ｄ）は（ａ）におけるＣＣ断面図である。
【００５１】
図５を参照して、ｐ型シリコン基板１の表面の所定の領域に、 従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により素子分離領域２１を形成する。次に、所定の領域に素子分離領域２１よりも深く、ｐウエル（図示されず）を形成する。
【００５２】
図６を参照して、シリコン基板１の表面に、熱酸化処理により、酸化膜２２を形成する。その酸化膜２２を覆うように、ポリシリコン膜２３をＣＶＤ法により形成する。
【００５３】
図７を参照して、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜２３をエッチングし、コントロールゲートを形成する領域にポリシリコン膜２３を残す。その後、そのポリシリコン膜２３をマスクに用いて、酸化膜２２をエッチングする。それにより、エッチングで成形されたポリシリコン膜２３及び酸化膜２２からなる積層体２４が形成される。
【００５４】
図８を参照して、シリコン基板１の表面及び積層体２４を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをスパッタ法でこの順に積層する。それにより、電荷蓄積層としてのＯＮＯ膜２５が形成される。その後、ＯＮＯ膜２５を覆うようにポリシリコン膜２６をＣＶＤ法により形成する。更に、ポリシリコン膜２６を覆うようにシリコンの酸化膜２７をＣＶＤ法により形成する。
【００５５】
図９を参照して、酸化膜２７をエッチバックし、酸化膜スペーサ２９を形成する。ただし、酸化膜スペーサ２９は、積層体２４の側面とシリコン基板１の表面とが形成する角（かど）に対応するポリシリコン膜２６上に形成されている。その後、積層体２４、積層体２４を覆うポリシリコン膜２６及びＯＮＯ膜２５、及び、酸化膜スペーサ２９をマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を注入する。それにより、シリコン基板１の表面における積層体２４、積層体２４を覆うポリシリコン膜２６及びＯＮＯ膜２５、及び、酸化膜スペーサ２９の直下の領域、並びに素子分離領域２１を除く領域に、自己整合的に拡散層２８が形成される。
【００５６】
図１０を参照して、ポリシリコン膜２６及び酸化膜スペーサ２９を覆うように、ポリシリコン膜をＣＶＤ方で形成し、ポリシリコン膜３０とする。
【００５７】
図１１を参照して、ポリシリコン膜３０をエッチバックし、積層体２４を覆うＯＮＯ膜２５の上部、酸化膜スペーサ２９の上側の表面、及び拡散層２８上のＯＮＯ膜２５を露出させる。それにより、ポリシリコン膜３０は、ポリシリコン膜３１となる。ポリシリコン膜３１は、積層体２４の側面とシリコン基板１の表面とが形成する角に対応するＯＮＯ膜２５上に、酸化膜スペーサ２９の下側及び周囲を囲むように、積層体２４よりも低く形成されている。
【００５８】
図１２を参照して、エッチバックされたポリシリコン膜３１の表面に、熱酸化処理により、酸化膜３２を形成する。
【００５９】
図１３を参照して、ＯＮＯ膜２５及び酸化膜３２をエッチバックし、積層体２４の上側の表面、ポリシリコン膜３１の表面、及び拡散層２８（ただし、ポリシリコン膜３１及び酸化膜３２の下側の領域を除く）の表面を露出させる。これにより、酸化膜３２は、ポリシリコン膜３１の外側の酸化膜３４と中側（酸化膜スペーサ２９のあった場所）の酸化膜３５とに分かれる。
その後、図示はしないが、周辺回路を形成するための工程（例示：ポリシリコン膜のエッチングやイオン注入）の一部を行う。
【００６０】
図１４を参照して、酸化膜をＣＶＤ法により全面を覆うように形成する。これにより、酸化膜３４と酸化膜３５とを含めた酸化膜３６がシリコン基板１上の全面を覆う。
【００６１】
図１５を参照して、酸化膜３６及びＯＮＯ膜２５をエッチバックし、積層体２４の上部、ポリシリコン膜３１における積層体２４から離れた側の上部及び拡散層２８の一部（ＯＮＯ膜２５及び、ＯＮＯ膜２５近傍の酸化膜３６の下側の領域を除く）の表面を露出させる。これにより、酸化膜３６は、酸化膜３７と酸化膜３８とに分かれる。酸化膜３７は、積層体２４の側面上のＯＮＯ膜２５と積層体２４側のポリシリコン膜３１とを覆う。酸化膜３８は、拡散層２８側のポリシリコン膜３１側面及びＯＮＯ膜２５とＯＮＯ膜２５近傍の拡散層２８とを覆う。
【００６２】
図１６を参照して、シリコン基板１の全面にコバルト膜をスパッタ法により形成する。その後、熱処理を行う。この熱処理により、積層体２４の上部とコバルト膜とが反応し、積層体２４の上部に、コバルトシリサイドのシリサイド膜３９が形成される。加えて、ポリシリコン膜３１における積層体２４から離れた側の上部とコバルト膜とが反応し、ポリシリコン膜３１のその上部に、コバルトシリサイドのシリサイド膜４０が形成される。更に、拡散層２８の一部（ＯＮＯ膜２５及び酸化膜３８の下側の領域を除く）とコバルト膜とが反応し、その拡散層２８の一部に、コバルトシリサイドのシリサイド膜４１が形成される。その後、シリサイド膜以外のコバルト膜をエッチングにより除去する。
【００６３】
図１７を参照して、シリコン基板１の全面に層間絶縁膜４２をＣＶＤ法により形成する。その後、フォトリソグラフィー及びドライエッチングにより、コンタクトホール４３を形成する。
【００６４】
図１８を参照して、シリコン基板１の全面に銅膜をスパッタ法により形成する。その後、ＣＭＰ法により層間絶縁膜４２上の銅膜を除去する。コンタクトホール４２には、コンタクト４４が形成される。
【００６５】
以降のプロセスについては、公知のプロセスを用いるので、その説明を省略する。
【００６６】
上記の製造方法により、不揮発性半導体記憶装置が製造される。
【００６７】
なお、図３における各構成と１８図における各構成との対応関係は、以下に示すようになる。
図３における、拡散層３、ゲート絶縁膜５、コントロールゲート６、メモリ層７、メモリゲート８、シリサイド９、シリサイド１０、シリサイド１１、コンタクト１２、及び層間絶縁層１４は、それぞれ図１８における拡散層２８、ゲート絶縁膜２２、コントロールゲート２３、メモリ層２５、メモリゲート３１、シリサイド３９、シリサイド４０、シリサイド４１、コンタクト４４、及び（層間絶縁層４２＋酸化膜３７＋酸化膜３８）に対応する。
【００６８】
本発明により、不揮発性半導体記憶装置のマクロサイズを小さく抑えながら、高速に動作させることが可能となる。メモリゲートのシリサイドと、コントロールゲートのシリサイドとが電気的に接続しないようにすることができる。そして、不揮発性半導体記憶装置を高歩留まりで製造することが可能となる。
【図面の簡単な説明】
【００６９】
【図１】図１は、従来の不揮発性メモリを示す断面図である。
【図２】図２は、図１に示す従来の不揮発性メモリを示す平面図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す平面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図７】図７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１０】図１０（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１２】図１２（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１５】図１５（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１６】図１６（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１７】図１７（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【図１８】図１８（ａ）〜（ｄ）は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態を示す断面図である。
【符号の説明】
【００７０】
１    シリコン基板
２    メモリセル
３    拡散層
４    チャネル領域
５    ゲート絶縁膜
６    コントロールゲート
７    メモリ層
８    メモリゲート
８ａ    厚膜ゲート
８ｂ    薄膜ゲート
８ｃ    境界ゲート
９、１０、１１    シリサイド
１２    コンタクト
１３    第１配線
１４    層間絶縁層
１５    溝
２１    素子分離領域
２２、２７、３２、３４、３５、３６、３７、３８    酸化膜
２３、２６、３０、３１    ポリシリコン膜
２４    積層体
２５    ＯＮＯ膜
２８    拡散層
２９    酸化膜スペーサ
３９、４０、４１    シリサイド膜
４３    コンタクトホール
４４    コンタクト
１０１    シリコン基板
１０２    メモリセル
１０３    ゲート絶縁膜
１０４    コントロールゲート
１０５    シリサイド層
１０６    ソース・ドレイン領域
１０７    ＯＮＯ膜
１０８    メモリゲート
１０８ａ    延出部
１０９    配線
１１０    ビット線
１１１    ビア
１１２    配線
１１３    コンタクト形成領域
【図１】
2006120758.tif 000003
【図２】
2006120758.tif 000004
【図３】
2006120758.tif 000005
【図４】
2006120758.tif 000006
【図５】
2006120758.tif 000007
【図６】
2006120758.tif 000008
【図７】
2006120758.tif 000009
【図８】
2006120758.tif 000010
【図９】
2006120758.tif 000011
【図１０】
2006120758.tif 000012
【図１１】
2006120758.tif 000013
【図１２】
2006120758.tif 000014
【図１３】
2006120758.tif 000015
【図１４】
2006120758.tif 000016
【図１５】
2006120758.tif 000017
【図１６】
2006120758.tif 000018
【図１７】
2006120758.tif 000019
【図１８】
2006120758.tif 000020