(57)【要約】【課題】  リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。  【解決手段】  半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。【選択図】      図７
2006120843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセルと、
データに応じた電荷が保持される前記メモリセル内の第１電荷保持部と、
前記データが反転された反転データに応じた電荷を保持する前記メモリセル内の第２電荷保持部と、
前記半導体基板の主表面上に形成され、前記第１電荷保持部に接続される前記メモリセル内の第１アクセストランジスタと、
前記半導体基板の主表面上に形成され、前記第１電荷保持部に接続される前記メモリセル内の第１リークトランジスタと、
前記半導体基板の主表面上に形成され、前記第２電荷保持部に接続される前記メモリセル内の第２アクセストランジスタと、
前記半導体基板の主表面上に形成され、前記第２電荷保持部に接続される前記メモリセル内の第２リークトランジスタと、
前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１リークトランジスタおよび前記第２リークトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１電荷保持部に接続された前記メモリセル内の第１ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と、
前記層間絶縁膜上に形成され、前記第２電荷保持部と接続された前記メモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と、
を備えた、半導体記憶装置。
【請求項２】
前記第１アクセストランジスタのゲート電極に接続された第１ワード線と、
前記第２アクセストランジスタのゲート電極に接続された第２ワード線と、をさらに備え、
前記第１電荷保持部は、前記第１リークトランジスタの不純物領域と、前記第１アクセストランジスタの不純物領域と、前記第１ＭＩＳＦＥＴのドレイン部と前記第２ＭＩＳＦＥＴのゲート電極と前記第２リークトランジスタのゲート電極とを接続する第１接続部を備え、
前記第２電荷保持部は、前記第２リークトランジスタの不純物領域と、前記第２アクセストランジスタの不純物領域と、前記第２ＭＩＳＦＥＴのドレイン部と、前記第１ＭＩＳＦＥＴのゲート電極と、前記第１リークトランジスタのゲート電極とを接続する第２接続部を備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが、縦型ＭＩＳＦＥＴにより構成されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが、埋め込み型ＭＩＳＦＥＴにより構成されている、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記第１アクセストランジスタのゲート電極は、前記第１リークトランジスタのゲート電極の上方に配置され、
前記第２アクセストランジスタのゲート電極は、前記第２リークトランジスタのゲート電極の上方に配置されている、請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１電荷保持部は、前記第１ＭＩＳＦＥＴのゲート電極と前記メモリセルとの間に配置された第１キャパシタを備え、
前記第２電荷保持部は、前記第２ＭＩＳＦＥＴのゲート電極と前記メモリセルとの間に配置された第２キャパシタを備える、請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１接続部は、前記第１リークトランジスタの不純物領域と前記第１リークトランジスタの不純物領域と前記第２リークトランジスタのゲート電極とを接続する第１シェアードコンタクトと、
前記第１シェアードコンタクトの上端部に接続された第１局所配線と、
前記第１局所配線と前記第１ＭＩＳＦＥＴの前記ドレイン部とを接続する第１ベリッドコンタクトと、  
前記第１局所配線と前記第２ＭＩＳＦＥＴのゲート電極とを接続する第２ベリッドコンタクトとを備え、
前記第２接続部は、前記第２リークトランジスタの不純物領域と前記第２アクセストランジスタの不純物領域と前記第１リークトランジスタのゲート電極とを接続する第２シェアードコンタクトと、
前記第１シェアードコンタクトの上端部に接続された第２局所配線と、
前記第２局所配線と前記第２ＭＩＳＦＥＴのドレイン部とを接続する第３ベリッドコンタクトと、
前記第２局所配線と前記第１ＭＩＳＦＥＴのゲート電極とを接続する第４ベリッドコンタクトと、
を備える、請求項２から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１局所配線は、前記第１リークトランジスタのゲート電極の上方に配置され、
前記第２局所配線は、前記第２リークトランジスタのゲート電極の上方に配置されている、請求項７に記載の半導体記憶装置。
【請求項９】
前記第１シェアードコンタクト上に前記第１ベリッドコンタクトを配置し、
前記第２シェアードコンタクト上に前記第３ベリッドコンタクトを配置している、請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１リークトランジスタのゲート電極と、前記第２リークトランジスタのゲート電極との少なくとも一方は、ドープトポリシリコンにより構成されている、請求項２から請求項９のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第１アクセストランジスタのゲート電極と、前記第２アクセストランジスタのゲート電極との少なくとも一方が、タングステンシリサイドにより構成されている、請求項２から請求項１０のいずれかに記載の半導体記憶装置。
【請求項１２】
前記第１リークトランジスタと前記第２リークトランジスタとのゲート長は、前記第１アクセストランジスタと前記第２アクセストランジスタとのゲート長より短く構成されている、請求項１から請求項１１のいずれかに記載の半導体記憶装置。
【請求項１３】
前記第１リークトランジスタと前記第２リークトランジスタとのチャネル部にドープされた不純物濃度は、前記第１アクセストランジスタと前記第２アクセストランジスタとのチャネル部の不純物濃度より低い、請求項１から請求項１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記第１リークトランジスタと前記第２リークトランジスタとのゲート酸化膜は、前記第１アクセストランジスタと前記第２アクセストランジスタとのゲート酸化膜より薄く形成されている、請求項１から請求項１３のいずれかに記載の半導体記憶装置。
【請求項１５】
前記第１アクセストランジスタと前記第２アクセストランジスタとのゲート幅は、前記第１リークトランジスタと前記第２リークトランジスタとのゲート幅より狭い、請求項１から請求項１４のいずれかに記載の半導体記憶装置。
【請求項１６】
一方向に延在する第１活性領域と第２活性領域とを半導体基板の主表面上において規定するように素子分離領域を形成する工程と、
前記半導体基板の主表面上にて、互いに離間して、前記一方向と交差する方向に延在する第１リークトランジスタのゲート電極用の第１導電膜と、第２リークトランジスタのゲート電極用の第２導電膜とを形成する工程と、
前記第１活性領域の主表面上であって、前記第１導電膜の側方に第１リークトランジスタ用の第１不純物領域を形成する工程と、
前記第２活性領域の主表面上であって、第２導電膜の側方に第２リークトランジスタ用の第２不純物領域を形成する工程と、  
前記第１導電膜にエッチングを施して、第１リークトランジスタを形成すると共に、前記第２導電膜にエッチングを施して、第２リークトランジスタを形成する工程と、
前記第１活性領域上の前記第１ゲート電極の先端側にチャネルドープを施して第１アクセストランジスタの第１チャネル部を形成する工程と、
前記第２活性領域上の前記第２ゲート電極の先端側にチャネルドープを施して第２アクセストランジスタの第２チャネル部を形成する工程と、
前記第１リークトランジスタのゲート電極から前記第１チャネル上に延在するように、第１絶縁膜を介して、前記第１アクセストランジスタのゲート電極を形成する工程と、
前記第２リークトランジスタのゲート電極から前記第２チャネル上に延在するように、第２絶縁膜を介して、前記第２アクセストランジスタのゲート電極を形成する工程と、
前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１リークトランジスタと前記第２アクセストランジスタとを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と、第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１７】
前記第１ゲート電極の周面に第１サイドウォールを形成する工程と、
前記第２ゲート電極の周囲に第２サイドウォールを形成する工程と、
を備える、請求項１６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に高集積化・大容量化が図られた半導体記憶装置および該半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体記憶装置の一例として、ＤＲＡＭ（Dynamic Random Access Memory）と、ＳＲＡＭ（Static Random Access Memory）とが知られている（特許文献１参照）。  
【０００３】
上記従来のＤＲＡＭのメモリセルは、例えば、二つのＭＯＳトランジスタと、この二つのトランジスタ間に配置されたキャパシタとから構成されている。このように構成されたＤＲＡＭにおいては、記憶データに相当するキャパシタの電荷が種々の要因によってリークし、徐々に失われていく。このため、ＤＲＡＭでは、データの読出しにおいて、記憶データに対応してビット線に現われる電圧変化を検出することができなくなる前に、データを一旦読出して再度書込むという「リフレッシュ動作」が実施される。
【０００４】
上記ＳＲＡＭとしては、例えば、一対の転送用ＭＩＳＦＥＴと、一対の駆動用ＭＩＳＦＥＴと、一対の負荷用ＭＩＳＦＥＴとから構成されている（特許文献２参照）。また、上記従来のＳＲＡＭにおいては、転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、または、負荷用ＭＩＳＦＥＴのいずれかを、半導体基板の主面に垂直な方向に延在する積層体により構成している。このように構成されたＳＲＡＭにおいては、上記ＤＲＡＭと異なり、「リフレッシュ動作」は不要なものとなっている。さらに、駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴ、または転送用ＭＩＳＦＥＴのいずれかを積層体により構成することにより、セル面積の縮小化が図られている。
【０００５】
また、従来のＳＲＡＭとしては、一対のＮｃｈフリップフロップ回路と、一対のＮｃｈトランジスタと、一対のキャパシタとから構成されたＳＲＡＭも知られている（特許文献３参照）。
【特許文献１】特開２００１−３３８９９２号公報
【特許文献２】特開２００３−６８８８３号公報
【特許文献３】特開平９−１８６２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来のＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、高速化・低消費電力化を阻害するリフレッシュ動作が不可欠となるという問題があった。一方、上記特開２００３−６８８８３号公報に記載されたＳＲＡＭにおいては、リフレッシュ動作が不要であるが、６つのトランジスタにより構成されており、また、動作の安定を確保するために電流駆動能力比を２〜３以上とする必要があるため、トランジスタのゲート幅を大きく設計する必要があり、ＳＲＡＭのメモリセルが大型化するという問題があった。また、特開２００３−６８８８３号公報に記載されたＳＲＡＭにおいては、転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴ、または、負荷用ＭＩＳＦＥＴのいずれかを、半導体基板の主面に垂直な方向に延在する積層体により構成することとしているが、トランジスタの数が６つと多いため、メモリセルの縮小化か困難であるという問題がある。さらに、特開平９−１８６２５１号公報に記載されたＳＲＡＭにおいては、リフレッシュ動作が必要となり、高速化・低消費電力化を阻害するという問題があった。
【０００７】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体記憶装置は、１つの局面では、半導体基板上に形成されたメモリセルと、データに応じた電荷が保持されるメモリセル内の第１電荷保持部と、データが反転された反転データに応じた電荷を保持するメモリセル内の第２電荷保持部と、半導体基板の主面上に形成され、第１電荷保持部に接続されるメモリセル内の第１アクセストランジスタと、半導体基板の主表面上に形成され、第１電荷保持部に接続されるメモリセル内の第１リークトランジスタと、半導体基板の主表面上に形成され、第２電荷保持部に接続されるメモリセル内の第２アクセストランジスタと、半導体基板の主表面上に形成され、第２電荷保持部に接続されるメモリセル内の第２リークトランジスタと、第１アクセストランジスタ、第２アクセストランジスタ、第１リークトランジスタおよび第２リークトランジスタを覆う層間絶縁膜と、層間絶縁膜上に形成され、第１電荷保持部と接続されたメモリセル内の第１ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。
【発明の効果】
【０００９】
本発明の半導体記憶装置によれば、縦型ＭＩＳＦＥＴが電荷を充電すると共に、リークトランジスタが充電された電荷を放電することによりリフレッシュ動作を必要とせず、かつ、アクセストランジスタのゲート電極をリークトランジスタのゲート電極上に形成したためメモリセルの縮小化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図１〜図５６を用いて、本発明の実施の形態について説明する。
【００１１】
（実施の形態１）
図１は、本実施の形態１に係る半導体記憶装置１００の等価回路図を示した図であり、この図１に示されるように、半導体記憶装置１００は、１ビットのデータに対して、そのデータと、そのデータが反転された反転データをそれぞれ記憶するメモリセル５０を備える。このメモリセル５０内には、行方向に隣接した２つのデータ保持回路５０Ａ、５０Ｂが備えられている。
【００１２】
データ保持回路５０Ａは、アクセストランジスタ（第１アクセストランジスタ）５２１Ａと、リークトランジスタ（第１リークトランジスタ）５２２Ａと、縦型ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）５６Ａとを備えている。
【００１３】
また、データ保持回路５０Ｂも、データ保持回路５０Ａと同様に構成されており、アクセストランジスタ（第２アクセストランジスタ）５２１Ｂと、リークトランジスタ（第２リークトランジスタ）５２２Ｂと、縦型ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）５６Ｂとを備えている。
【００１４】
アクセストランジスタ５２１Ａのゲート電極（アクセストランジスタ用ゲート電極）１５ａは、ワード線（第１ワード線）６４に接続されており、アクセストランジスタ５２１Ｂのゲート電極（アクセストランジスタ用ゲート電極）１５ｂは、ワード線（第２ワード線）６６に接続されている。
【００１５】
リークトランジスタ５２２Ａのゲート電極（リークトランジスタ用ゲート電極）５ａは、接続部６２Ａを介して、縦型ＭＩＳＦＥＴ５６Ａのゲート電極（縦型ＭＩＳＦＥＴ用ゲート電極）２４ａと、縦型ＭＩＳＦＥＴ５６Ｂのドレイン部１８ｂと、リークトランジスタ５２２Ｂおよびアクセストランジスタ５２１Ｂのソース用不純物領域とに接続されている。
【００１６】
また、リークトランジスタ５２２Ｂのゲート電極５ｂは、接続部６０Ａを介して、縦型ＭＩＳＦＥＴ５６Ｂのゲート電極（縦型ＭＩＳＦＥＴ用ゲート電極）２４ｂと、縦型ＭＩＳＦＥＴ５６Ａのドレイン部１８ａと、リークトランジスタ５２２Ａおよびアクセストランジスタ５２１Ａのソース用不純物領域とに接続されている。
【００１７】
リークトランジスタ５２２Ａのドレイン用不純物領域とアクセストランジスタ５２１Ａのドレイン用不純物領域とは、ビット線６１ａに接続されている。また、リークトランジスタ５２２Ｂのドレイン用不純物領域とアクセストランジスタ５２１Ｂのドレイン用不純物領域とは、ビット線６１ｂに接続されている。
【００１８】
アクセストランジスタ５２１Ａは、ワード線６４が活性化されるとＯＮし、ワード線６４が不活性化されるとＯＦＦする。ここで、ワード線６４が不活性化されているときに接続部６２Ａにおける記憶ノード６２がＨレベルであると、リークトランジスタ５２２Ａはリークモードとなり、接続部６０Ａから接地電位に固定されているビット線６１ａへ電荷が放電される。
【００１９】
記憶ノード６０は、電荷を蓄積しているか否かに応じて、２進情報“１”または“０”を記憶する。そして、ビット線６１ａからアクセストランジスタ５２１Ａを介して、２進情報“１”，“０”に対応した電圧が接続部６０に印加されることによって、記憶ノード６０の充放電が行なわれ、データの書込みが行なわれる。すなわち、記憶ノード６０は、第１の電荷保持部を構成する。
【００２０】
縦型ＭＩＳＦＥＴ５６Ａは、電源接続部７２ａと記憶ノード６０との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲート電極２４ａが記憶ノード６２に接続される。すなわち、縦型ＭＩＳＦＥＴ５６Ａは、記憶ノード６０から漏洩する電荷を補填する第１の電荷補填回路を構成する。
【００２１】
縦型ＭＩＳＦＥＴ５６Ａおよび後述する縦型ＭＩＳＦＥＴ５６Ｂは、多結晶ポリシリコンで構成されたスイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。なお、この発明においては、単に抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００２２】
アクセストランジスタ５２１Ｂのゲート電極１５ｂがワード線６６に接続される。また、リークトランジスタ５２２Ｂのゲート電極５ｂは記憶ノード６０に接続される。アクセストランジスタ５２１Ｂは、ワード線６６が活性化されるとＯＮし、ワード線６６が不活性化されるとＯＦＦする。ここで、ワード線６６が不活性化されているときに記憶ノード６０がＨレベルであると、リークトランジスタ５２２Ｂはリークモードとなり、記憶ノード６２から接地電位に固定されているビット線６１ｂへ電荷が放電される。
【００２３】
記憶ノード６２は、電荷を蓄積しているか否かに応じて、記憶ノード６０が記憶するデータが反転された反転データを記憶する。記憶ノード６２には、ビット線６１Ｂからアクセストランジスタ５２１Ｂを介して２進情報“１”，“０”に対応した電圧が印加されることによって記憶ノード６２の充放電が行なわれ、データの書込みが行なわれる。なお、記憶ノード６２は、「第２の電荷保持回路」の一部を構成する。
【００２４】
縦型ＭＩＳＦＥＴ５６Ｂは、電源接続部７２ｂと記憶ノード６２との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲート電極２４ｂが記憶ノード６０に接続される。縦型ＭＩＳＦＥＴ５６Ｂは、記憶ノード６２から漏洩する電荷を補填する「第２の電荷補填回路」の一部を構成する。
【００２５】
次に、この半導体記憶装置１００の動作について説明する。
【００２６】
（１）データの書込み
記憶ノード６０に電荷が蓄電され、記憶ノード６２に電荷が蓄電されていない状態がデータ“１”に対応するものとする。データ“１”の書込みが行なわれるときは、ビット線６１ａ，６１ｂがそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされ、ワード線６４，６６が活性化される。これによって、アクセストランジスタ５２１Ａ，５２１ＢがＯＮし、ビット線６１ａからアクセストランジスタ５２１Ａを介して記憶ノード６０に電源電位Ｖｃｃの電圧が印加され、記憶ノード６０に電荷が蓄電される。一方、ビット線６１ｂからはアクセストランジスタ５２１Ｂを介して記憶ノード６２に接地電位ＧＮＤの電圧が印加され、記憶ノード６２からビット線６１ｂに電荷が放電される。
【００２７】
なお、データ保持回路５０Ａ，５０Ｂは、その回路構成が同じであるので、データ“０”が書込まれるときは、上述したデータ保持回路５０Ａ，５０Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００２８】
（２）データの保持
このメモリセル５０においては、縦型ＭＩＳＦＥＴ５６Ａ，５６ＢのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。一方、バルクトランジスタであるアクセストランジスタ５２１Ａ，５２１ＢのＯＦＦ電流（リークモードでない）による記憶ノード６０，６２からのリーク電流は１×１０-15Ａ程度である。したがって、縦型ＭＩＳＦＥＴ５６Ａ，５６ＢのＯＮ電流は、それぞれ記憶ノード６０，６２からのリーク電流を２桁〜４桁上回るため、電源接続部７２ａ、７２ｂから記憶ノード６０，６２を充電することができる。
【００２９】
なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００３０】
ここで、縦型ＭＩＳＦＥＴ５６Ａ，５６ＢのＯＦＦ電流も、それぞれ記憶ノード６０，６２からのリーク電流を上回っている。そして、このメモリセル５０においては、従来のＳＲＡＭのようにＬレベルにある記憶ノードの電荷を放電するドライバトランジスタが設けられていないため、このままでは、Ｌレベルの記憶ノードの電位が上昇し、記憶データが破壊されてしまう。
【００３１】
しかしながら、このメモリセル５０では、リークモードによりＬレベルにある記憶ノードの電荷がアクセストランジスタを介して対応するビット線に放電されるため、記憶データを保持することができる。以下、データ“１”が保持されている場合について具体的に説明する。
【００３２】
データ保持時、ビット線６１ａ，６１ｂは、接地電位に固定され、ワード線６４，６６は、不活性化される。データ“１”の書込後、記憶ノード６０は、充電状態（Ｈレベル）にあり、記憶ノード６２は、放電状態（Ｌレベル）にある。ここで、アクセストランジスタ５２１Ａは、ＯＦＦされているが、上述のように、ＯＦＦ状態であっても１×１０-15Ａ程度の電流が流れ、記憶ノード６０に充電されている電荷は、アクセストランジスタ５２１Ａを介してリークする。
【００３３】
しかしながら、このリークによる電荷減少分は、ＯＮ状態にある縦型ＭＩＳＦＥＴ５６Ａから補填される。そして、上述したように、縦型ＭＩＳＦＥＴ５６ＡのＯＮ電流、すなわち充電電流は、１×１０-11Ａ程度であり、アクセストランジスタ５２１ＡのＯＦＦ電流、すなわち放電電流を４桁上回るため、記憶ノード６０の充電状態は、維持される。
【００３４】
なお、この縦型ＭＩＳＦＥＴ５６Ａによる充電電流は、アクセストランジスタ５２１Ａによる放電電流を少なくとも１桁以上上回ることが望ましい。仮に、充電電流が放電電流のｎ倍（ｎは１０より小さい）であるとすると、Ｈレベルにある接続部の電位が１／（１＋ｎ）Ｖｃｃだけ低下し、その低下を無視することができなくなるからである。
【００３５】
一方、記憶ノード６０はＨレベルであるので、リークトランジスタ５２２Ｂは、リークモードとなっており、電源接続部７２ｂからＯＦＦ状態にある縦型ＭＩＳＦＥＴ５６Ｂを介して記憶ノード６２にリークした電荷は、アクセストランジスタ５２１Ｂを介してビット線６１Ｂにリークされる。ここで、記憶ノード６２の電位が上昇しないためには、リークモードにあるリークトランジスタ５２２Ｂのリーク電流が縦型ＭＩＳＦＥＴ５６ＢのＯＦＦ電流よりも大きいことが条件となる。このメモリセル５０においては、リークモード時のリークトランジスタ５２２Ｂのリーク電流は、１×１０-11Ａ程度であり、縦型ＭＩＳＦＥＴ５６ＢのＯＦＦ電流１×１０-13Ａを上回るので、記憶ノード６２の電位が上昇することはなく、接続部６２の放電状態は維持される。以上のようにして、メモリセル５０は、データ“１”を保持することができる。
【００３６】
なお、リークモード時のリークトランジスタ５２２Ｂのリーク電流は、縦型ＭＩＳＦＥＴ５６ＢのＯＦＦ電流を少なくとも１桁以上上回ることが望ましい。仮に１桁を下回ると、無視できない程度の記憶ノード６２の電位上昇が現われるからである。
【００３７】
また、データ“０”の保持については、上述したデータ保持回路５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００３８】
また、上記においては、データ保持時、ビット線６１ａ，６１ｂの電位は、接地電位に固定されるとしたが、この電位は、接地電位に限られるものではなく、たとえば、負電位としてもよい。
【００３９】
（３）データの読出し
メモリセル５０には、データ“１”が記憶されているとする。ビット線６１ａ，６１ｂは、あらかじめ接地電位にプリチャージされ、データの読出しに際してワード線６４，６６が活性化される。これによって、アクセストランジスタ５２１Ａ，５２１ＢがＯＮし、充電状態にある記憶ノード６０からアクセストランジスタ５２１Ａを介してビット線６１ａに電荷が放電され、ビット線６１ａの電位が上昇する。
【００４０】
一方、記憶ノード６２は、放電状態であったため、ビット線６１Ｂの電位は、接地電位のままである。したがって、ビット線６１ａ，６１ｂに電位差が発生し、この電位差が図示されないセンスアンプによって比較され、ビット線６１ａ、６１ｂ間の電位が電源電位Ｖｃｃに増幅される。そして、このビット線６１ａ，６１ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにある状態をデータ“１”に対応させて、データ“１”が読出される。
【００４１】
データが読出されると、ビット線対６１ａ，６１ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤの状態で、再びワード線６４，６６が活性化される。そうすると、アクセストランジスタ５２１Ａ，５２１ＢがＯＮし、ビット線６１ａ，６１ｂからそれぞれアクセストランジスタ５２１Ａ，５２１Ｂを介して記憶ノード６０、６４に電荷が再チャージされ、データの読出しに際して破壊された記憶データの書戻しが行なわれる。
【００４２】
なお、データ“０”の読出しについては、上述したデータ保持回路５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返さない。
【００４３】
次に本実施の形態１の半導体記憶装置１００の構造例について説明する。図２は、半導体記憶装置１００をベリッドコンタクト１９ａ、１９ｂの上端部から上面視した際の、半導体記憶装置１００の概略構成を示した平面図である。この図２に示されるように、蛇行状のＳＴＩ分離構造（素子分離領域）２ｃが形成されており、このＳＴＩ分離構造２ｃの間に活性領域２ａ，２ｂが形成されている。活性領域２ａ、２ｂは、直線状の形状であり、縦方向に延在するように配置されており、互いに離間して配置されている。
【００４４】
リークトランジスタ５２２Ａは、活性領域２ａ上に形成されている。リークトランジスタ５２２Ａは、ゲート電極５ａと、活性領域２ａ内に形成されたソース用不純物領域およびドレイン用不純物領域と、ゲート電極５ａの周囲に形成されたサイドウォール絶縁膜８ａと、チャネル部とを備えている。ゲート電極５ａは、活性領域２ａ，２ｂが延在する方向と交差する方向に延在する延在部５５ａと、活性領域２ｂ付近において、活性領域２ｂに沿うように屈曲した屈曲部５５ｂとを備え、Ｌ字形状に形成されている。ドレイン用不純物領域およびソース用不純物領域は、活性領域２ａ内であり、かつ、延在部５５ａ側方に形成されている。リークトランジスタ５２２Ａのチャネル部は、ゲート電極５ａの下面側であって、活性領域２ａ内に形成されている。すなわち、リークトランジスタ５２２Ａは、延在部５５ａと、活性領域２ａとが交差する領域に形成されている。
【００４５】
リークトランジスタ５２２Ｂは、活性領域２ｂ上に形成されている。リークトランジスタ５２２Ｂは、ゲート電極５ｂと、活性領域２ａ上に形成されたドレイン用不純物領域およびソース用不純物領域と、ゲート電極５ｂの周囲に形成されたサイドウォール絶縁膜８ｂと、チャネル部とを備えている。ゲート電極５ｂは、活性領域２ａ、２ｂが延在する方向の交差する方向に延在する延在部５５ｃと、活性領域２ａ付近にて、活性領域２ａが延在する方向に沿うように屈曲した屈曲部５５ｄとを備えている。また、ゲート電極５ｂは、メモリセルの中心点に関して、ゲート電極５ａと略点対称となる位置に配置されている。
【００４６】
リークトランジスタ５２２Ｂのドレイン用不純物領域およびソース用不純物領域は、活性領域２ｂ内であって、延在部５５ｃの側方に形成されている。リークトランジスタ５２２Ｂのチャネル部は、ゲート電極５ａの下面側であり、活性領域２ｂ内に形成されている。このため、リークトランジスタ５２２Ｂは、ゲート電極５ｂと活性領域２ｂとが交差する領域に形成されている。
【００４７】
アクセストランジスタ５２１Ａは、活性領域２ａ上に形成されている。アクセストランジスタ５２１Ａは、ゲート電極１５ａと、ゲート電極１５ａの側方に形成されたドレイン用不純物領域およびソース用不純物領域と、チャネル部とを備えている。
【００４８】
ゲート電極１５ａは、活性領域２ａ、２ｂが延在する方向と交差する方向に延在しており、ワード線（第１ワード線）６４を構成する。ゲート電極１５ａの一部は、ゲート電極５ａの延在部５５ａの上方に形成されている。ここで、ゲート電極５ａの延在部５５ａの端部が、活性領域２ａの略中央部に位置する一方で、ゲート電極１５ａは、ゲート電極５ａよりさらに左右方向に延在している。このため、ゲート電極１５ａは、ゲート電極５ａの先端近傍に位置する活性領域２ａの上面に延在する。アクセストランジスタ５２１Ａのソース用不純物領域と、ドレイン用不純物領域とは、活性領域２ａ内であって、ゲート電極１５ａの側方に形成されている。アクセストランジスタ５２１Ａのチャネル部は、ゲート電極１５ａの下面側であって、活性領域２ａ内に形成されている。
【００４９】
このため、アクセストランジスタ５２１Ａは、活性領域２ａとゲート電極１５ａとが重なり合う部分に形成されている。すなわち、アクセストランジスタ５２１Ａと、リークトランジスタ５２２Ａとは、ゲート電極１５ａが延在する方向に隣接するように配置されている。
【００５０】
ここで、リークトランジスタ５２２Ａ、５２２Ｂのゲート長は、好ましくは、アクセストランジスタ５２１Ａ、５２１Ｂのゲート長より小さく形成される。また、リークトランジスタ５２２Ａ、５２２Ｂのゲート幅は、好ましくは、アクセストランジスタ５２１Ａ、５２１Ｂのゲート幅より小さく構成される。さらに、リークトランジスタ５２２Ａ、５２２Ｂのチャネル部の不純物濃度は、好ましくは、アクセストランジスタ５２１Ａ，５２１Ｂのチャネル部の不純物濃度より薄くされている。この場合には、ゲート伝電極５ａ、５ｂに比較的低い電圧がかけられた場合においても、リークトランジスタ５２２Ａ，５２２Ｂにリーク電流が良好に流れる。
【００５１】
アクセストランジスタ５２１Ｂは、活性領域２ｂ上に形成されている。アクセストランジスタ５２１Ｂは、ゲート電極１５ｂと、該ゲート電極１５ｂの両側に位置する活性領域２ｂに形成された１組のソース／ソレイン用不純物領域と、チャネル部とを備えている。ゲート電極１５ｂは、活性領域２ａ、２ｂと交差する方向に延在すると共に、ワード線（第２ワード線）６６を構成する。ゲート電極１５ｂの一部は、延在部５５ｃ上に形成されている。ここで、ゲート電極５ｂの端部は、活性領域２ｂの略中央部に位置している一方で、ゲート電極１５ｂは、ゲート電極５ｂより延在するように形成される。
【００５２】
このため、ゲート電極１５ｂは、ゲート電極５ｂの先端部近傍に位置する。活性領域２ｂ上に延在する。１組の不純物領域は、ゲート電極１５ｂと、活性領域２ｂとが重なり合う部分において、ゲート電極１５ｂの側方の活性領域２ｂ内にそれぞれ形成されている。アクセストランジスタ５２１Ｂのチャネル部は、ゲート電極１５ｂの下面側であって、活性領域２ｂ内に形成されている。このため、アクセストランジスタ５２１Ｂは、活性領域２ｂとゲート電極１５ｂとが重なり合う部分に形成されている。すなわち、アクセストランジスタ５２１Ｂとリークトランジスタ５２２Ｂとは、ゲート電極１５ｂが延在する方向に隣接するように配置されている。
【００５３】
ゲート電極５ｂの屈曲部５５ｄの先端部には、ベリッドコンタクト（第１シェアードコンタクト）１９ａが形成されている。リークトランジスタ５２２Ａのソース用不純物領域と、アクセストランジスタ５２１Ａのソース用不純物領域と、リークトランジスタ５２２Ｂのゲート電極１５ｂとは、このベリッドコンタクト１９ａにより接続されている。
【００５４】
ゲート電極５ａの屈曲部５５ｂの先端部には、ベリッドコンタクト（第２シェアードコンタクト）１９ｂが形成されている。リークトランジスタ５２２Ｂのソース用不純物領域と、アクセストランジスタ５２１Ｂのソース用不純物領域と、リークトランジスタ５２２Ａのゲート電極１５ａとは、ベリッドコンタクト１９ｂにより接続される。
【００５５】
図３は、半導体記憶装置１００をベリッドコンタクト３１ａ、３１ｂの上端部側から上面視した平面図である。この図３に示されるようにゲート電極５ａの上方には、ゲート電極５ａに沿うように局所配線（第２局所配線）２５ａが配置されている。また、ゲート電極５ｂの上方には、局所配線（第１局所配線）２５ｂが配置されている。
【００５６】
局所配線２５ａは、ゲート電極５ａの上方に配置されている。局所配線２５ａは、延在部５５ａと同様の形状に形成された延在部１０５ａと、屈曲部５５ｂと同様の形状に形成された屈曲部１０５ｂとを備えている。局所配線２５ｂは、ゲート電極５ｂの上方に配置されている。また、局所配線２５ｂは、延在部５５ｃと同様の形状に形成された延在部１０５ｃと、屈曲部５５ｄと同様の形状に形成された屈曲部１０５ｄとを備えている。
【００５７】
局所配線２５ｂの屈曲部１０５ｄの端部には、ベリッドコンタクト３１ａが形成されている。このベリッドコンタクト３１ａは、上面視した際に、局所配線２５ｂを介して、ベリッドコンタクト１９ａと略同一の位置に配置されている。すなわち、ベリッドコンタクト１９ａとベリッドコンタクト３１ａとは、共に半導体基板１の主表面に対して垂直方向に配置されており、同一軸線上に配置されている。
【００５８】
局所配線２５ａの屈曲部１０５ｂの端部には、ベリッドコンタクト３１ｂが形成されている。このベリッドコンタクト３１ｂは、上面視した際に、局所配線２５ａを介して、ベリッドコンタクト１９ｂと略同一の位置に配置されている。すなわち、ベリッドコンタクト１９ｂとベリッドコンタクト３１ｂとは、共に半導体基板１に対して垂直に配置されており、同一軸線上に配置されている。
【００５９】
図４は、ベリッドコンタクト４１ａ，４１ｂの上端部から半導体記憶装置１００を上面視した平面図である。
【００６０】
この図４に示されるように、ベリッドコンタクト３１ａの上端部には、縦型ＭＩＳＦＥＴ５６Ａが配置されている。また、ベリッドコンタクト３１ｂの上端部には、縦型ＭＩＳＦＥＴ５６Ｂが配置されている。
【００６１】
縦型ＭＩＳＦＥＴ５６Ａは、ベリッドコンタクト３１ａが接続されたドレイン部と、ドレイン部上に形成されたチャネル部３４ａと、チャネル部３４ａの側面に配置されたゲート電極２４ａとを備えている。
【００６２】
縦型ＭＩＳＦＥＴ５６Ｂは、ベリッドコンタクト３１ｂが接続されたドレイン部と、ドレイン部上に形成されたチャネル部３４ｂと、チャネル部３４ｂの側面に配置されたゲート電極２４ｂとを備えている。
【００６３】
略四角形形状に形成されたメモリセル５０内において、メモリセル５０の一隅部には、リークトランジスタ５２２Ａと、アクセストランジスタ５２１Ａとが形成されている。そして、縦型ＭＩＳＦＥＴ５６Ａは、リークトランジスタ５２２Ａとアクセストランジスタ５２１Ａとの上方に配置されると共に、メモリセル５０の一辺部に沿って配置されている。そして、リークトランジスタ５２２Ｂとアクセストランジスタ５２１Ｂと縦型ＭＩＳＦＥＴ５６Ｂは、それぞれリークトランジスタ５２２Ａとアクセストランジスタ５２１Ａと縦型ＭＩＳＦＥＴ５６Ｂとに対して、メモリセルの中心点に関して、点対称の位置に配置されている。このため、半導体記憶装置１００を上面視した際には、リークトランジスタ５２２Ａ、５２２Ｂと、アクセストランジスタ５２１Ａ、５２２Ｂと、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂとは、メモリセル内に、コンパクトに配置されている。
【００６４】
図４において、ゲート電極２４ａの側面には、局所配線２５ａとゲート電極２４ａとを接続するベリッドコンタクト４１ａが設けられている。ゲート電極２４ｂの側面には、局所配線２５ａとゲート電極２４ｂと接続するベリッドコンタクト４１ｂが設けられている。このため、縦型ＭＩＳＦＥＴ５６Ａのドレイン部と、アクセストランジスタ５２１Ａのソース用不純物領域と、リークトランジスタ５２２Ａのソース用不純物領域と、リークトランジスタ５２２Ｂのゲート電極１５ｂと、縦型ＭＩＳＦＥＴ５６Ｂのゲート電極２４ｂとが、局所配線２５ｂを介して、ベリッドコンタクト１９ａとベリッドコンタクト３１ａとベリッドコンタクト４１ｂとにより接続される。すなわち、記憶ノード６０は、ベリッドコンタクト１９ａと、ベリッドコンタクト３１ａと、ベリッドコンタクト４１ｂと、局所配線２５ｂとにより構成されている。
【００６５】
また、縦型ＭＩＳＦＥＴ５６Ｂのドレイン部と、アクセストランジスタ５２１Ｂのソース用不純物領域と、リークトランジスタ５２２Ｂのソース用不純物領域と、リークトランジスタ５２２Ａのゲート電極１５ａと、縦型ＭＩＳＦＥＴ５６Ｂのゲート電極２４ａとが、局所配線２５ａを介して、ベリッドコンタクト１９ｂとベリッドコンタクト３１ｂとベリッドコンタクト４１ａとにより接続される。すなわち、記憶ノード６０を含む接続部６０Ａは、ベリッドコンタクト１９ｂと、ベリッドコンタクト３１ｂと、ベリッドコンタクト４１ａと、局所配線２５ａとにより構成されている。
【００６６】
図５は、ベリッドコンタクト３９ａ、３９ｂの上端部から上面視した平面図であり、この図５に示されるように、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂの上端部には、ベリッドコンタクト３９ａ、３９ｂが形成されている。このベリッドコンタクト３９ａ、３９ｂの上端部は、Ｖｃｃ配線７２に接続されている。このＶｃｃ配線７２は、ゲート電極１５ａ、１５ｂが延在する方向に延在している
ベリッドコンタクト４１ａから活性領域２ａが延在する方向に離間した位置には、ビット線コンタクト４７ａが形成されている。ビット線コンタクト４７ａの下端部は、リークトランジスタ５２２Ａのドレイン用不純物領域およびアクセストランジスタ５２１Ａのドレイン用不純物領域に接続されている。
【００６７】
ベリッドコンタクト４１ｂから活性領域２ｂが延在する方向に離間した位置には、ビット線コンタクト４７ｂが形成されている。ビット線コンタクト４７ｂの下端部は、リークトランジスタ５２２Ｂのドレイン用不純物領域とアクセストランジスタ５２１Ｂのドレイン用不純物領域に接続されている。
【００６８】
図６は、ビット線上から半導体記憶装置１００を上面視した際の平面図であり、この図６に示されるように、ベリッドコンタクト４７ａの上端部は、縦型ＭＩＳＦＥＴ５６Ａの上方に配置されたビット線６１ａに接続されている。また、ベリッドコンタクト４７ｂの上端部は、縦型ＭＩＳＦＥＴ５６Ｂより上方に配置されたビット線６１ｂに接続されている。
【００６９】
図７は、図６のＶＩＩ−ＶＩＩ線における断面図であり、この図７を用いて、半導体記憶装置１００の構成について詳細に説明する。この図７に示されるように、半導体基板１の主面側には、活性領域２ａと、ＳＴＩ分離構造２ｃとが形成されている。
【００７０】
また半導体基板１の主表面上には、リークトランジスタ５２２Ａと、アクセストランジスタ５２１Ａの一部を構成する積層体７０Ｂと、リークトランジスタ５２２Ｂの一部を構成する積層体７０Ｃと、アクセストランジスタ５２１Ｂの一部を構成する積層体７０Ｄと、ベリッドコンタクト１９ａとが形成されている。
【００７１】
また、ベリッドコンタクト１９ａより上方には、ベリッドコンタクト１９ａの上端部が接続された局所配線２５ｂと、局所配線２５ｂの上面側に形成されたベリッドコンタクト３１ａと、ベリッドコンタクト３１ａの上端部側に配置された縦型ＭＩＳＦＥＴ５６Ａと、リークトランジスタ５２２Ａの上方に配置された局所配線２５ａと、局所配線２５ａとゲート電極２４ａとを接続するベリッドコンタクト４１ａが形成されている。
【００７２】
さらに、縦型ＭＩＳＦＥＴ５６Ａの上方には、Ｖｃｃ配線７２と、Ｖｃｃ配線７２の上方に形成されたビット線６１ａと、このＶｃｃ配線７２と縦型ＭＩＳＦＥＴ５６Ａとを接続するベリッドコンタクト３９ａと、ビット線コンタクト４７ａとが形成されている。
【００７３】
リークトランジスタ５２２Ａは、活性領域２ａ内に形成されたソース・ドレイン用不純物領域と、半導体基板１の主表面上に形成されたゲート酸化膜３ａと、ゲート酸化膜３ａの上面側に配置されたゲート電極５ａと、ゲート電極５ａの上面上に形成されたＴＥＯＳTetra Etyle Orthro Silicate）酸化膜６ａと、ＴＥＯＳ酸化膜６ａの上面に形成されたシリコン窒化膜７ａと、これらゲート絶縁膜３ａ，ゲート電極５ａ，ＴＥＯＳ酸化膜６ａ，シリコン窒化膜７ａの側面側に形成されたサイドウォール絶縁膜８ａとから構成されている。
【００７４】
このリークトランジスタ５２２Ａの上面上には、アクセストランジスタ５２１Ａの一部を構成する積層体７０Ｂが形成されている。積層体７０Ｂは、ゲート電極１５ａと、ゲート電極１５ａの上面上に形成されたＴＥＯＳ酸化膜１３ａと、このＴＥＯＳ酸化膜１３ａの上面上に形成されたシリコン窒化膜１４ａと、サイドウォール絶縁膜１１５ａとから構成されている。ゲート電極１５ａは、例えば、ポリシリコン膜１５Ａと、タングステンシリサイド１２ａとから構成されている。なお、ゲート絶縁膜１５ａをタングステンシリサイド膜により構成してもよい。この場合、ゲート電極１５ａの導電性を確保することができる。  
【００７５】
積層体７０Ｃは、リークトランジスタ５２２Ａの側方に形成されている。積層体７０Ｃは、ゲート電極５ｂと、ゲート電極５ｂの上面側に配置されたＴＯＥＳ酸化膜６ｂと、ＴＥＯＳ酸化膜６ｂの上面側に配置されたシリコン窒化膜７ｂと、サイドウォール絶縁膜８ｂとから構成されている。ＴＥＯＳ酸化膜６ｂとシリコン酸化膜７ｂとの一部には、エッチングが施されており、ゲート電極５ｂには、ＴＥＯＳ酸化膜６ｂとシリコン酸化膜７ｂとから側方に突出した部分が形成されている。
【００７６】
積層体７０Ｃの上面上には、アクセストランジスタ５２１Ｂの一部を構成する積層体７０Ｄが形成されている。積層体７０Ｄは、ゲート電極１５ｂと、ゲート電極１５ｂの上面側に形成されたＴＥＯＳ酸化膜１３ｂと、ＴＥＯＳ酸化膜１３ｂの上面側に形成されたシリコン窒化膜１４ｂとサイドウォール絶縁膜１１５ｂとから構成されている。
【００７７】
ゲート電極１５ｂは、例えば、ポリシリコン膜１５Ｂと、タングステンシリサイド１２ｂとから構成されている。
【００７８】
これら、リークトランジスタ５２２Ａと、積層体７０Ｂ、７０Ｃ、７０Ｄ上には、シリコン酸化膜（層間絶縁膜）１６が形成されている。このシリコン酸化膜１６には、ベリッドコンタクト１９ａが形成されている。ベリッドコンタクト１９ａは、コンタクトホール１９Ａと、コンタクトホール１９Ａの内周面に沿って形成された中空状のバリアメタル２０ａと、Ｔｉシリシリサイドバリアメタル２０ａ内に充填されたタングステン膜２１ａとから構成されている。コンタクトホール１９Ａの下端部は、ゲート電極５ｂがＴＥＯＳ酸化膜６ｂとシリコン酸化膜７ｂとから突出した部分と、活性領域２ａ上に位置している。また、コンタクトホール１９ｂは、シリコン酸化膜１６の上面側から下面側に貫通するように形成されている。
【００７９】
シリコン酸化膜１６の上面には、シリコン窒化膜２２と、シリコン酸化膜２３と、窒化タングステン膜２８と、シリコン窒化膜２９とが積層されている。局所配線２５ａ，２５ｂは、シリコン窒化膜２２と、シリコン酸化膜２３と、窒化タングステン膜２８と、シリコン窒化膜２９内に埋設されている。局所配線２５ｂは、ベリッドコンタクト１９ａの上端部が接続されたバリアメタル２６ｂと、タングステン膜２７ｂとから構成されている。また、局所配線２５ａもバリアメタル２６ａと、タングステン膜２７ａとから構成されている。シリコン窒化膜２９の上面側には、シリコン酸化膜３０が形成されている。
【００８０】
局所配線２５ｂの上面側には、シリコン酸化膜３０内に形成されたベリットコンタク３１ａが設けられている。ベリッドコンタクト３１ａは、コンタクトホール３１Ａと、コンタクトホール３１Ａの内周面上に形成された中空状のシリコン窒化膜３２ａと、シリコン窒化膜３２ａ内に充填されたポリシリコン３３ａとから構成されている。コンタクトホール３１Ａは、シリコン酸化膜３０と、シリコン窒化膜２９とを貫通するように形成されている。このため、ベリッドコンタクト３１ａの下端部は、窒化タングステン膜２８を介して局所配線２５ｂに接続されている。
【００８１】
シリコン酸化膜３０の上面側には、シリコン酸化膜３７とシリコン酸化膜４０とが積層されている。シリコン酸化膜３７とシリコン酸化膜４０内には、縦型ＭＩＳＦＥＴ５６Ａが形成されている。縦型ＭＩＳＦＥＴ５６Ａは、ベリッドコンタクト３１ａの上端部に接続されたドレイン部１８ａと、ドレイン部１８ａの上方に形成されたチャネル部３４ａと、チャネル部３４ａの上方に形成されたソース部３５ａと、ゲート電極２４ａと、ゲート絶縁膜３６ａとから構成されている。ゲート電極２４ａは、ドレイン部１８ａと、チャネル部３４ａとの側面に配置されている。ゲート絶縁膜３６ａは、ドレイン部１８ａ、チャネル部３４ａおよびソース部３５ａと、ゲート電極２４ａとの間に形成されている。ソース部３５ａの周囲には、ソース部３５ａを覆うようにシリコン窒化膜３８が形成されている。
【００８２】
縦型ＭＩＳＦＥＴ５６Ａのゲート電極２４ａの側方には、ベリッドコンタクト４１ａが形成されている。ベリッドコンタクト４１ａは、コンタクトホール４１Ａと、コンタクトホール４１Ａの内周面を覆うように形成されたタングステン膜４３ａと、タングステン膜４３ａの内側面上に形成されたバリアメタル４２ａとから構成されている。コンタクトホール４１Ａは、シリコン酸化膜４０と、シリコン酸化膜３７と、シリコン酸化膜３０と、シリコン窒化膜２９とを貫通するように形成されており、ゲート電極２４ａの側面に配置されている。また、ベリッドコンタクト４１ａの下方には、窒化タングステン膜２８を介して局所配線２５ａが配置されている。
【００８３】
シリコン酸化膜４０の上面側には、シリコン酸化膜４４が形成されており、シリコン酸化膜４４は、ベリッドコンタクト４１ａ内にも充填されている。
【００８４】
縦型ＭＩＳＦＥＴ５６Ａのソース部３５ａの上面には、ベリッドコンタクト３９ａが形成されている。ベリッドコンタクト３９ａは、コンタクトホール３９Ａと、コンタクトホール３９Ａの内周面上に形成されたバリアメタル４５ａと、バリアメタル４５ａの表面上に形成されたタングステン膜４６ａとから構成されている。
【００８５】
コンタクトホール３９Ａは、ソース部３５ａの上端部からシリコン酸化膜４４の上端面にまで至るように形成されている。シリコン酸化膜４４の上面側には、シリコン窒化膜５０と、シリコン窒化膜５１とが形成されている。ベリッドコンタクト３９ａの上方には、Ｖｃｃ配線７２が形成されている。Ｖｃｃ配線７２は、シリコン窒化膜５１を貫通して形成された溝部７２Ａと、溝部７２Ａ内に充填されたＣｕ膜５３とから構成されている。
【００８６】
シリコン窒化膜５１の上面側には、シリコン窒化膜５４、５５、５６が順次積層されている。シリコン窒化膜５６の上面側には、ビット線６１ａが形成されている。ビット線６１ａと、リークトランジスタ５２２Ａのドレイン用不純物領域との間には、ビット線コンタクト４７ａと、ビット線接続部５８ａとが形成されている。ビット線コンタクト４７ａは、コンタクトホール４７Ａと、コンタクトホール４７Ａの内周面上に形成されたＴｉシリコンサイドバリアメタル４８ａと、Ｔｉシリコンサイドバリアメタル４８ａの表面上に形成されたタングステン膜４９ａとから構成されている。コンタクトホール４７Ａは、シリコン酸化膜１６と、シリコン窒化膜２２と、シリコン酸化膜２３と、窒化タングステン膜２８と、シリコン窒化膜２９と、シリコン酸化膜３０、３７、４０、４４とを貫通している。ビット線コンタクト４７ａの下端部は、活性領域２ａ上に配置されている。ビット線コンタクト４７ａの上端部は、ビット線接続部５８ａに接続されている。ビット線接続部５８ａは、ビット線６１ａと、ビット線コンタクト４７ａとを接続する。
【００８７】
ビット線６１ａの上面には、シリコン酸化膜６３と、シリコン窒化膜６４と、シリコン酸化膜６７と、プラズマ窒化膜７０と、ＰＩＸ膜７１とが順次積層されている。シリコン酸化膜６３内には、トップメタル埋め込みＣｕ６６ａが形成され、トップメタル接続領域６５ａが形成されている。シリコン酸化膜６７内には、Ｃｕ配線６９ａが形成されトップメタル領域６８ａが形成されている。トップメタル領域６５ａは、上端部側にてＣｕ配線６９ａに接続されており、下端部にてビット線６１ａ接続されている。
【００８８】
図８は、図６のＶＩＩＩ−ＶＩＩＩ線における断面図である。図８に示されるように、半導体基板１の主表面上には、ＳＴＩ分離領域２ｃと、活性領域２ｂとが形成されている。半導体基板１の主表面上には、リークトランジスタ５２２Ｂとアクセストランジスタ５２１Ｂとが形成されている。
【００８９】
リークトランジスタ５２２Ｂは、ゲート絶縁膜３ｂと、リークトランジスタ５２２Ｂ用の不純物領域と、ゲート絶縁膜３ｂの上面に配置されたゲート電極５ｂと、ゲート電極５ｂの上面上に配置されたＴＥＯＳ酸化膜６ｂと、ＴＥＯＳ酸化膜６ｂの上面上に配置されたシリコン窒化膜７ｂと、サイドウォール絶縁膜８ｂとから構成されている。ゲート絶縁膜３ｂは、活性領域２ｂの主表面上の一部に形成されている。
【００９０】
アクセストランジスタ５２１Ｂは、活性領域２ｂの表面上に形成されたゲート絶縁膜９ｂと、ゲート絶縁膜９ｂの上面上に形成されたゲート電極１５ｂと、ゲート電極１５ｂの上面上に形成されたＴＥＯＳ酸化膜１３ｂと、ＴＥＯＳ酸化膜１３ｂの上面上に形成されたシリコン窒化膜１４ｂと、サイドウォール絶縁膜１１５ｂとから構成されている。
【００９１】
ゲート電極１５ｂは、ポリシリコン膜１５Ｂと、タングステンシリサイド１２ｂとから構成されている。また、ゲート電極１５ｂは、シリコン窒化膜７ｂの上面に配置されており、ゲート電極５ｂが延在する左右方向にさらに延在させられている。このため、ゲート電極１５ｂは、延在部５５ｃの先端部において、活性領域２ｂの表面上に位置する。ゲート電極１５ｂと活性領域２ｂの主表面上との間には、ゲート絶縁膜３ｂが形成されている。ゲート絶縁膜３ｂの紙面表面側と、裏面側とには、不純物領域が形成されている。
【００９２】
このように、アクセストランジスタ５２１Ｂを構成するゲート電極１５ｂと、ＴＥＯＳ酸化膜１３ｂと、シリコン窒化膜１４ｂとは、リークトランジスタ５２２Ｂを構成するゲート電極５ｂの上面上に積層されているため、セル面積を小さく抑えることができる。
【００９３】
また、活性領域２ｂ上のゲート電極５ｂが延在する長さＬ１は、活性領域２ｂ上のゲート電極１５ｂが延在する長さＬ２より短く形成されている。
【００９４】
サイドウォール絶縁膜１１５ｂの上面上には、シリコン酸化膜１６が形成されている。このシリコン酸化膜１６の上面上には、局所配線２５ｂが形成されている。局所配線２５ｂの上面上には、局所配線２５ｂと、図示されていない縦型ＭＩＳＦＥＴ５６Ｂのゲート部２４とを接続するベリッドコンタクト４１ｂが形成されている。これ以外の構成については、図７に示す場合と基本的に同様である。
【００９５】
次に、上記のように構成された半導体記憶装置１００の製造方法について、説明する。
【００９６】
半導体記憶装置１００の製造方法は、ＳＴＩ分離形領域成工程と、リークトランジスタ形成工程と、アクセストランジスタ形成工程と、第１ベリッドコンタクト形成工程と、局所配線形成工程と、第２ベリッドコンタクト形成工程と、縦型ＭＩＳＦＥＴ形成工程と、第３ベリット形成工程と、第４ベリッドコンタクト・ビットコンタクト形成工程と、ビット線接続工程等とを含む。
【００９７】
図９は、ＳＴＩ分離領域形成工程を示す図であって、半導体基板１を上面視した際の平面図である。この図９に示されるように、半導体基板１の主表面上に異方性エッチングを施して溝部を形成する。溝部は、蛇行状に形成され、メモリセルの中心点に関して、点対称形状となるように形成される。これにより活性領域２ａ、２ｂがＳＴＩ分離構造２ｃ間に形成される。
【００９８】
図１０は、図９のＸ−Ｘ線の断面図である。この図１０に示されるように、形成された溝部内に絶縁膜を埋め込んで、ＳＴＩ分離領域２ｃを形成する。図１１は、図９のＸＩ−ＸＩ線の断面図であって、この図１１に示されるように、蛇行形状に形成されたＳＴＩ分離領域２ｃ間には、半導体基板１の主表面が露出している。そして、露出した半導体基板１の主表面上において、リークトランジスタ５２２Ａ、５２２Ｂのチャネル部となる部分にチャネルドープを行なう。なお、この際、アクセストランジスタ５２１Ａ、５２１Ｂのチャネル部となる部分にチャネルドープを施してもよい。
【００９９】
図１２は、リークトランジスタ形成工程を示す図であって、この図１２に示されるように、まず、活性領域２ａの主表面上に、ゲート絶縁膜３を、例えば枚葉熱酸化により形成する。このゲート絶縁膜３の膜厚は、例えば１ｎｍ以上５ｎｍ以下とされる。なお、ゲート絶縁膜３は、熱酸化炉により形成してもよい。ゲート絶縁膜３を形成した後は、例えばリンが１×１０２０/ｃｍ３〜５×１０２０/ｃｍ３程度ドープトされたリンドープトシリコン膜を堆積する。リンドープトシリコン膜５は、例えば、膜厚が３０ｎｍ以上３００ｎｍ程度となるように形成する。続いて、リンドープトシリコン膜５上に、ハードマスクとしてのＴＥＯＳ酸化膜６を形成する。ＴＥＯＳ酸化膜６の膜厚は、例えば３０ｎｍ以上２００ｎｍ以下とされる。
【０１００】
形成されたＴＥＯＳ酸化膜６上には、レジストパターンを形成する際の露光光の反射を防止するための有機ＡＲＣ（Anti Reflection Coating）として、シリコン窒化膜７が形成される。シリコン窒化膜７の膜厚は、例えば、３０ｎｍ以上２００ｎｍ以下とされる。
【０１０１】
次に、図１３は、リークトランジスタ形成工程を示す平面図であり、この図１３に示されるように、ゲート絶縁膜３と、リンドープトシリコン膜５と、ＴＥＯＳ酸化膜６と、シリコン窒化膜７にフォトリソグラフィと、異方性エッチングとを施して、積層体１７０Ａ、１７０Ｂを形成する。
【０１０２】
リークトランジスタ５２２Ａの一部となる積層体１７０Ａは、活性領域２ａ、２ｂとが延在する方向と交差する方向に延在する延在部１５５ａと、延在部１５５ａに対して屈曲して形成された屈曲部５５ｂとを備える。
【０１０３】
延在部１５５ａは、メモリセルの一端から他端に亘って延在している。また、リークトランジスタ５２２Ｂの一部となる積層体１７０Ｂは、活性領域２ａ、２ｂが延在する方向と交差する方向に延在する延在部１５５ｃと、この延在部１５５ｃに対して屈曲する屈曲部５５ｄが形成される。また、延在部１５５ｃも延在部１５５ａと同様に、メモリセルの一端から他端に亘って形成されている。
【０１０４】
そして、活性領域２ａの主表面上であって、積層体１７０Ａの延在部１５５ａの側方に、１０Ｋｅｖ以上５０ＫｅＶ以下、１×１０１３/ｃｍ３/ｃｍ２以上１×１０１４/ｃｍ３以下、３０°以上６０°以下の範囲で、リン（Ｐ）や砒素（Ａｓ）を注入して、リークトランジスタ５２２Ａの不純物領域としてのＮ−不純物領域を形成する。また、積層体１７０Ｂの延在部１５５ｃの側方にて、１０Ｋｅｖ以上５０ＫｅＶ以下、１×１０１３/ｃｍ２以上１×１０１４/ｃｍ２以下、３０°以上６０°以下の範囲で、リン（Ｐ）や砒素（Ａｓ）を注入して、リークトランジスタ５２２Ｂの不純物領域としてのＮ−領域を形成する。
【０１０５】
このように、延在部１５５ａ，１５５ｂが形成されている状態で、リークトランジスタ５２２Ａ，５２２Ｂの不純物領域を形成することにより、アクセストランジスタ５２１Ａ，５２１Ｂのチャネル領域内に、リークトランジスタの不純物領域用の不純物が注入されることを防止することができる。
【０１０６】
図１４は、図１３のＸＩＶ−ＸＩＶ線断面に対応する断面図であり、この図１４に示されるように、積層体１７０Ａの延在部１５５ａにフォトリソグラフィと異方性エッチングを施して、延在部１５５ａの先端部を活性領域２ａの略中央部に位置させる。延在部１５５ｃにおいても同様にフォトリソグラフィと異方性エッチングとを施して、その先端部を活性領域２ｂの略中央部に位置させる。
【０１０７】
なお、積層体１７０Ａ、１７０Ｂに上記エッチングを施す際には、ゲート絶縁膜３ａ，３ｂに上記エッチングを施さなくてもよい。この場合には、ゲート絶縁膜３ａ，３ｂが、リークトランジスタ５２２Ａ，５２２Ｂのゲート電極５ａ、５ｂから側方に突出した状態となる。
【０１０８】
図１５は、図１３のＸＶ−ＸＶ線断面に対応する断面図であり、この図１５に示されるように、活性領域２ａ上には、リークトランジスタ５２２Ａ用のゲート電極５ａが形成される。また、同様に活性領域２ｂ上には、リークトランジスタ５２２Ｂ用のゲート電極５ｂが形成される。
【０１０９】
図１６は、リークトランジスタ用のサイドウォール形成工程を示した図である。この図１６に示されるように、ＴＥＯＳ酸化膜または熱酸化シリコン膜を、例えば、膜厚が５ｎｍ以上１０ｎｍ以下となるように形成し、例えば、膜厚が２０ｎｍ以上５０ｎｍ以下程度のシリコン窒化膜を形成し、さらに、異方性エッチングを施す。これにより、積層体１７０Ａ、１７０Ｂの側面上には、サイドウォール絶縁膜８ａ、８ｂが形成される。
【０１１０】
図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における断面図であり、この図１６に示されるように、リークトランジスタ５２２Ａの周囲には、サイドウォール絶縁膜８ａが形成され、リークトランジスタ５２２Ｂの周囲には、サイドウォール絶縁膜８ｂが形成される。
【０１１１】
図１８は、図１６のＸＶＩＩＩ−ＸＶＩＩＩ線の断面図であり、この図１８に示されるように、活性領域２ｂ上には、リークトランジスタ５２２Ｂ用のサイドウォール絶縁膜８ｂが形成される。なお、サイドウォール絶縁膜８ａ，８ｂを形成する際に、リークトランジスタ５２２Ａ、５２２Ｂのソース・ドレインプロファイリングに最適化を施すために、１×１０１４/ｃｍ２以上１×１０１５/ｃｍ２以下、１５°以上６０°以下程度の回転注入を、形成されたサイドをウォール８ａ，８ｂの側方から施してもよい。
【０１１２】
図１９、図２０は、アクセストランジスタ形成工程を示した図である。図１９に示されるように、活性領域２ｂの主表面上のうち、アクセストランジスタ５２１Ｂが形成される領域にチャネルドープを施す。このチャネルドープは、例えば、ボロンを１０Ｋｅｖ以上２０ＫｅＶ以下、１×１０１２/ｃｍ２以上１×１０１３/ｃｍ２程度注入する。これにより、アクセストランジスタ５２１Ｂのチャネル領域が形成される。なお、活性領域２ａのうち、アクセストランジスタ５２１Ａのチャネル部となる部分についても、同様に、チャネルドープが施される。そして、枚葉酸化により、半導体基板１の主表面上にゲート絶縁膜９ａ、９ｂ用の絶縁膜９を、例えば、１ｎｍ以上５ｎｍ以下となるように形成する。なお、ゲート絶縁膜９ａ，９ｂ用の絶縁膜９を熱酸化炉により形成してもよい。また、ゲート絶縁膜３ａ，３ｂをリークトランジスタ５２２Ａ，５２２Ｂから突出した状態で残した場合には、ゲート絶縁膜３ａ，３ｂの突出した部分をアクセストランジスタ５２１Ａ，５２１Ｂのゲート絶縁膜９ａ，９ｂとして利用することができる。
【０１１３】
次に、アクセストランジスタ５２１Ａ，５２１Ｂのゲート電極１５ａ，１５ｂを形成する。この際、リンが１×ｅ２０/ｃｍ２以上５×ｅ２０/ｃｍ２以下程度ドープトされたリンドープトシリコン膜１１を、リークトランジスタ５２２Ａ，５２２Ｂ上および半導体基板１上に堆積する。リンドープトシリコン膜１１の膜厚は、例えば、３０ｎｍ以上１００ｎｍ以下程度とされる。
【０１１４】
次に、ワード線の低抵抗化のために、タングステンシリサイド膜１２を、膜厚が例えば３０ｎｍ以上１００ｎｍ以下となるように堆積する。そして、アクセストランジスタ５２１Ａ，５２１Ｂのパターン形成時のハードマスクとして、ＴＥＯＳ酸化膜１３を、膜厚が例えば、３０ｎｍ以上２００ｎｍ以下となるように堆積する。そして、アクセストランジスタの有機ＡＲＣ膜としての、シリコン窒化膜１４を堆積する。また、シリコン窒化膜１４の膜厚は、例えば、３０ｎｍ以上２００ｎｍ以下程度とされる。
【０１１５】
図２０に示されるように、絶縁膜９と、リンドープトシリコン膜１１と、タングステンシリサイド膜１２と、ＴＥＯＳ酸化膜と、シリコン窒化膜とにフォトリソグラフィと、異方性エッチングとを施す。
【０１１６】
これにより、メモリセルの一端と他端との間に亘って、リンドープトシリコン膜１１ａ，１１ｂと、タングステンシリサイド膜１２ａ，１２ｂと、ＴＥＯＳ酸化膜１３ａ，１３ｂと、シリコン窒化膜１４ａ，１４ｂとからなる積層体１７１Ａ，１７１Ｂとが形成される。
【０１１７】
図２１は、図２０のＸＸＩ−ＸＸＩ線断面に対応する断面図であり、この図２１に示されるように、リークトランジスタ５２２Ａの上面上に、アクセストランジスタ５２１Ａの一部を構成する積層体１７１Ａが形成される。また、リークトランジスタ５２２Ｂを構成する積層体１７０Ｂの上面上には、アクセストランジスタ５２１Ｂの一部を構成する積層体１７１Ｂが形成される。このため、リークトランジスタ５２２Ａ、５２２Ｂの不純物領域が、そのまま保持される。さらに、積層体１７１Ａ，１７１Ｂが、リークトランジスタ５２２Ａ、５２２Ｂの上面上に形成されているため、セル面積を小さく抑えることができる。
【０１１８】
なお、積層体１７１Ａ、１７１Ｂの幅寸法Ｗ２は、リークトランジスタ５２２Ａ、５２２Ｂの幅寸法Ｗ１より小さく構成するのが好ましい。この場合、アクセストランジスタ５２１Ａ，５２１Ｂとなる積層体１７１Ａ、１７１Ｂをリークトランジスタ５２２Ａ，５２２Ｂの上面上に形成する際に、容易に積層体１７１Ａ、１７１Ｂをリークトランジスタの上面上に形成することができる。但し、フォトリソグラフィを施す際において、寸法のばらつきや重ねあわせのずれが生じ難い場合には、リークトランジスタ５２２Ａ，５２２Ｂのゲート電極５ａ、５ｂと積層体１７１Ａ，１７１Ｂとの幅寸法を一致させてもよい。
【０１１９】
次に、リンや砒素を、例えば、１０Ｋｅｖ以上５０ＫｅＶ以下、１×１０１３/ｃｍ２以上１×１０１４/ｃｍ２以下、３０°以上６０°以下の範囲で、注入して、アクセストランジスタ５２１Ａ、５２１ＢのＮ−領域を形成する。
【０１２０】
図２２、図２３は、アクセストランジスタ用のサイドウォール絶縁膜を形成する工程を示した図であり、図２２に示されるように、ＴＥＯＳ酸化膜を、膜厚が例えば５ｎｍ以上１０ｎｍ以下となるように堆積すると共に、熱シリコン膜を、膜厚が例えば２０ｎｍ以上５０ｎｍ以下となるように堆積する。そして、このＴＥＯＳ酸化膜と、熱シリコン膜とにエッチングを施すことにより、サイドウォール絶縁膜１１５ａ，１１５ｂを形成する。
【０１２１】
これにより、リークトランジスタ５２２Ａ、５２２Ｂと、アクセストランジスタ５２１Ａ、５２１Ｂとの周囲は、サイドウォール絶縁膜１１５ａ，１５ｂにより囲まれ、図２３に示されるように、アクセストランジスタ５２１Ｂ上にサイドウォール絶縁膜１１５ｂが形成される。
【０１２２】
次に、サイドウォール絶縁膜８とサイドウォール絶縁膜１１５と自己整合的に、リンや、砒素を例えば、１０Ｋｅｖ以上５０ＫｅＶ以下、１×１０１５/ｃｍ２以上５×ｅ１５/ｃｍ２以下、０°以上７°以下の範囲で、注入する。これにより、リークトランジスタ５２２Ａ、５２２Ｂとアクセストランジスタ５２１Ａ、５２１Ｂのｎ＋不純物領域を形成する。この際、トランジスタのソース・ドレインプロファイルの最適化のために、ボロンやリンを補完的に注入してもよい。この際、ボロンやリンは、例えば、１×１０１３/ｃｍ２以上１×１０１４/ｃｍ２以下、１５°以上６０°以下の範囲で、注入してもよい。
【０１２３】
図２４は、第１ベリッドコンタクト形成工程を示した図であり、この図２４に示されるように、ベリッドコンタクト１９ａを、リークトランジスタ５２２Ｂのゲート電極５ｂの屈曲部５５ｂ上に形成する。また、ベリッドコンタクト１９ｂを、リークトランジスタ５２２Ａのゲート電極５ａの屈曲部５５ａ上に形成する。
【０１２４】
図２５は、図２４のＸＸＶ−ＸＸＶ線における断面図であり、この図２５に示されるように、半導体基板１の主表面上と、リークトランジスタ５２２Ａ、５２２Ｂと、アクセストランジスタ５２１Ａ、５２１Ｂとの上面上に、シリコン酸化膜１６を堆積して，ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により上面を研磨し、平坦化する。そして、シリコン酸化膜１６にフォトリソグラフィと異方性エッチングとを施して、半導体基板１の主表面上にコンタクトホール１９Ａを形成する。コンタクトホール１９Ａが形成されると、サイドウォール絶縁膜１１５ａ，１１５ｂと、ＴＥＯＳ酸化膜６とシリコン窒化膜７との一部が除去されて、ゲート電極５ａの一部の表面が外方に露出する。
【０１２５】
コンタクトホール１９Ａを形成した後、コンタクトホール１９Ａ内にＴｉシリサイド等を堆積し、エッチングを施して、コンタクトホール２０Ａの内表面にバリアメタル膜２０ａを形成する。
【０１２６】
次に、バリアメタル膜２０ａ内にタングステン膜２１ａを埋め込み、ＣＭＰによりタングステン膜２１ａとバリアメタル膜２０ａを平坦化して、ベリッドコンタクト１９ａを形成する。なお、Ｔｉシリサイドやタングステン膜の代わりに、リンドープトシリコン膜を用いることができる。このリンドープトシリコン膜は、リンが、例えば、１×１０２０/ｃｍ３以上５×１０２０/ｃｍ３以下注入されている。
【０１２７】
図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線における断面図であり、この図２６に示されるように、サイドウォール絶縁膜１１５上には、シリコン酸化膜１６が堆積される。
【０１２８】
図２７は、局所配線形成工程を示す図であり、この図２７に示されるように、局所配線２５ａを、アクセストランジスタ５２１Ａのゲート電極１５ａおよびリークトランジスタ５２２Ａのゲート電極５ａの上面側に形成すると共に、局所配線２５ｂをアクセストランジスタ５２１Ｂのゲート電極１５ｂおよびリークトランジスタ５２２Ｂのゲート電極５ｂの上方に形成する。  
【０１２９】
図２８は、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に対応する断面図であり、この図２８に示されるように、局所配線２５ａ，２５ｂを形成するには、まず、シリコン酸化膜１６の上面にシリコン窒化膜２２とシリコン酸化膜２３とを堆積する。次に、これらシリコン窒化膜２２と、シリコン酸化膜２３とにフォトリソグラフィと異方性エッチングを施して、局所配線２５ａ、２５ｂのパターンレイアウトを形成する。そして、Ｔｉシリサイド膜等のバリアメタルおよびタングステン膜を堆積して、これら、バリアメタルとタングステン膜をＣＭＰにより平坦化して、局所配線２５ａ、２５ｂのパターンレイアウト内にバリアメタル２６ａ、２６ｂとタングステン膜２７ａ，２７ｂとを埋め込む。
【０１３０】
なお、Ｔｉシリサイド膜やタングステン膜の代わりに、リンドープトシリコン膜を用いることができる。このリンドープトシリコン膜は、リン（Ｐ）が、例えば、１×１０２０/ｃｍ３以上５×１０２０/ｃｍ３以下注入されている。次に、窒化タングステン膜を堆積し、この窒化タングステン膜にフォトリソグラフィと異方性エッチングを施して、窒化タングステン等のバリアメタル膜を形成して、局所配線２５ａ、２５ｂを形成する。
【０１３１】
このバリアメタル膜２８は、形成される縦型ＭＩＳＦＥＴ５６Ａ，５６Ｂのドレイン部の接合部において、Ｓｉの相互拡散を抑制する。なお、局所配線２５ａ、２５ｂをリンドープトシリコンにより構成した場合には、この窒化タングステン膜を形成する必要はない。但し、高融点金属を用いたり、ポリシリコンにドープトされたリン（Ｐ）やボロン（Ｂ）の濃度を最適化することにより、ＰＮ接合が形成されないように考慮する必要がある。
【０１３２】
図２９は、図２７のＸＸＩＸ−ＸＸＩＸ線断面に対応する断面図であり、この図２９に示されるように、リークトランジスタ５２２Ｂとアクセストランジスタ５２１Ｂの上方には、局所配線２５ｂを形成する。
【０１３３】
図３０は、第２ベリッドコンタクト形成工程を示す図であり、この図３０に示されるように、ベリッドコンタクト３１ａ、３１ｂを、局所配線２５ａ、２５ｂを介してベリッドコンタクト１９ａ，１９ｂの上方に形成する。
【０１３４】
図３１は、図３０のＸＸＸＩ−ＸＸＸＩ線断面に対応する断面図であり、この図３１に示されるように、ベリッドコンタクト３１ａを形成するには、まず、シリコン窒化膜２９と、シリコン酸化膜３０とを堆積する。このシリコン窒化膜２９とシリコン酸化膜３０とにフォトリソグラフィと、異方性エッチングとを施して、コンタクトホール３１Ａを局所配線２５ｂ上に形成する。
【０１３５】
コンタクトホール３１Ａを形成すると、コンタクトホール３１Ａ内に、シリコン窒化膜を堆積して、このシリコン窒化膜にエッチングを施して、コンタクトホール３１Ａ内にシリコン窒化膜３２ａを形成する。次に、シリコン窒化膜３２ａ内にボロンドープトシリコン膜３３ａを堆積して、ＣＭＰを施し、ベリッドコンタクト３１ａを形成する。ベリッドコンタクト３１ｂも、ベリッドコンタクト３１ａと同様形成する。図３２は、図３０のＸＸＸＩＩ−ＸＸＸＩＩ線断面に対応する断面図であり、この図３２に示されるように、窒化タングステン膜２８上にシリコン窒化膜２９とシリコン酸化膜３０とを形成する。
【０１３６】
図３３は、縦型ＭＩＳＦＥＴの形成工程の第１工程を示す図であり、この図３３に示されるように、縦型ＭＩＳＦＥＴ５６Ａ，５６Ｂを形成するには、まず、ボロンドープトシリコン膜１８と、ポリシリコン膜３４と、ボロンドープトシリコン膜３５を順次堆積する。次に、チャネル部となるポリシリコン膜３４にリンまたはボロンを、例えば、１×１０１１/ｃｍ３以上１×１０１３/ｃｍ３以下程度で注入する。図３４は、縦型ＭＩＳＦＥＴの形成工程の第２工程と示す図であり、この図３４に示されるように、これらボロンドープトシリコン膜１８と、ポリシリコン膜３４と、ボロンドープトシリコン膜３５にフォトリソグラフィと、異方性エッチングとを施して、帯状パターン１６０を形成する。
【０１３７】
図３５は、図３４のＸＸＸＶ−ＸＸＸＶ線断面に対応する断面図であり、この図３５に示されるように、帯状パターン１６０は、ベリッドコンタクト３１ａの上端側に形成される。
【０１３８】
図３６は、縦型ＭＩＳＦＥＴ形成工程の第３工程を示す図であり、この図３６に示されるように、形成された帯状パターン１６０の表面にゲート絶縁膜３６となる熱シリコン酸化膜または、ＴＥＯＳ酸化膜を、例えば、膜厚が５ｎｍ以上２０ｎｍ以下となるように堆積する。そして、ゲート電極２４ａ，２４ｂとなるボロンドープトポリシリコン膜を、例えば、１００ｎｍ以上５００ｎｍ程度堆積して、エッチバックを施して帯状パターン１６０の両側面側にボロンドープトポリシリコン膜２４Ａを形成する。
【０１３９】
図３７は、図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線断面に対応する断面図であり、この図３７に示されるように、積層体１６０の両側面側には、帯状パターン１６０の表面にゲート絶縁膜３６を介して、ゲート電極２４ａ，２４ｂとなるボロンドープトシリコン膜２４Ａが形成されている。
【０１４０】
図３８は、縦型ＭＩＳＦＥＴ形成工程の第４工程を示す図であり、この図３８に示されるように、縦型ＭＩＳＦＥＴ５６Ａ，５６Ｂを形成するためのレジストパターン１２０Ａ，１２０Ｂを形成する。レジストパターン１２０Ａ，１２０Ｂを、形成されたベリッドコンタクト１９ａ、１９ｂ、３１ａ、３１ｂの上方に配置して、積層体１６０が延在する方向と交差する方向に形成する。
【０１４１】
図３９は、縦型ＭＩＳＦＥＴ形成工程の第５工程を示す図であり、この図３９に示されるように、このレジストパターン１２０Ａ，１２０Ｂを用いて、積層体１６０とボロンドープトシリコン膜２４Ａとに異方性エッチングを施す。これにより、縦型ＭＩＳＦＥＴ５６Ａと縦型ＭＩＳＦＥＴ５６Ｂとが形成される。
【０１４２】
図４０は、図３９のＸＬ−ＸＬ線における断面図であり、この図４０に示されるように、シリコン酸化膜３７を堆積して、ゲート絶縁膜２４の上端部が露出するまでエッチングする。さらに、シリコン窒化膜３８を堆積して、このシリコン窒化膜３８にエッチングを施して、シリコン窒化膜３８をゲート電極２４ａおよびゲート絶縁膜３６ａ上に形成する。シリコン窒化膜３８は、ソース部３５ａの上面に形成されるベリッドコンタクト３９ａと、ゲート電極２４ａとの間において、ショートすることを防止する。
【０１４３】
なお、縦型ＭＩＳＦＥＴ５６Ｂのソース電極３５ｂおよびゲート電極２４ｂ上にもシリコン窒化膜３８が形成される。
【０１４４】
図４１は、第３ベリッドコンタクト形成工程を示す図であり、この図４１に示されるように、ベリッドコンタクト４１ａをゲート電極２４ａの側方に形成すると共に、ベリッドコンタクト４１ｂをゲート電極２４ｂの側方に形成する。
【０１４５】
図４２は、図４１のＸＬＩＩ−ＸＬＩＩ線における断面図であり、この図４２に示されるように、ベリッドコンタクト４０ａを形成するには、まず、シリコン酸化膜４０を堆積して、ＣＭＰを施して表面を平坦化する。そして、フォトリソグラフィと異方性エッチングを施して、ゲート電極２４ａの側方に、シリコン酸化膜４０と、シリコン酸化膜３７と、シリコン酸化膜３０と、シリコン窒化膜２９とを貫通するコンタクトホール４１Ａを形成する。次に、Ｔｉシリサイド膜等のバリアメタル４２ａおよびタングステン膜４３ａを堆積して、ＣＭＰにより平坦化してコンタクトホール４１Ａ内に埋め込み、ベリッドコンタクト４１ａを形成する。また、ベリッドコンタクト４１ｂもベリッドコンタクト４１ａと同様に形成する。なお、上記Ｔｉシリサイド膜等のバリアメタル４２ａやタングステン膜４３ｂの代わりに、ボロンドープトシリコンを用いてもよい。この場合、ボロンドープトシリコンは、例えば、ボロンが、１×１０２０/ｃｍ３以上５×１０２０/ｃｍ３以下程度注入されたものが用いられる。形成されたベリッドコンタクト４１ａにより、ゲート電極２４ａと、局所配線２５ａとが接続される。
【０１４６】
図４３は、図４１のＸＬＩＩＩ−ＸＬＩＩＩ線断面に対応する断面図であり、この断面図に示されるように、ベリッドコンタクト４１ｂは、窒化タングステン膜２８を介して局所配線２５ｂに接続される。
【０１４７】
図４４は、第４ベリッドコンタクト・ビット線コンタクト形成工程を示す図であり、この図４４に示されるように、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂの上面上にベリッドコンタクト３９ａ、３９ｂを形成すると共に、ビット線コンタクト４７ａ，４７ｂを形成する。図４５は、図４４のＸＬＶ−ＸＬＶ線断面に対応する断面図であり、この図４５に示されるように、まず、シリコン酸化膜４４を堆積して、ＣＭＰ施すことによりシリコン酸化膜４４の上面を平坦化する。そして、縦型ＭＩＳＦＥＴ５６Ａのソース部３５ａの上端部にベリッドコンタクト３９ａを形成する。
【０１４８】
ベリッドコンタクト３９ａを形成する際には、まず、シリコン酸化膜４４とシリコン酸化膜４０とにフォトリソグラフィと異方性エッチングとを施して、コンタクトホール３９Ａを形成する。コンタクトホール３９Ａは、シリコン酸化膜４４と、シリコン酸化膜４０とを貫通するように形成される。
【０１４９】
次に、Ｔｉシリイサイド膜等からなるバリアメタル４５ａと、タングステン膜４６ａを堆積して、ＣＭＰにより平坦化することで、コンタクトホール３９Ａ内に埋め込む。なお、Ｔｉシリサイド膜やタングステン膜の代わりに、ボロンドープトシリコンを用いてもよい。この場合、このボロンドープトシリコンは、例えば、１×１０２０/ｃｍ３以上５×１０２０/ｃｍ３以下程度ボロンを注入したものが用いられる。
【０１５０】
次に、ビット線コンタクト４７ａを形成するには、まず、シリコン酸化膜４４と、シリコン酸化膜４０と、シリコン酸化膜３７と、シリコン酸化膜３０と、シリコン窒化膜２９と、窒化タングステン膜２８と、シリコン酸化膜２３と、シリコン窒化膜２２と、シリコン酸化膜１６とにフォトリソグラフィと異方性エッチングを施して、ビット線コンタクトホール４７Ａを形成する。そして、ビット線コンタクトホール４７Ａの下端部は、シリコン酸化膜１６とリークトランジスタ５２２Ａおよびアクセストランジスタ５２１Ａのソース用の不純物領域が形成された半導体基板１の主表面上に位置する。次に、Ｔｉシリサイド膜等のバリアメタル４８ａと、タングステン膜４９ａを堆積して、ＣＭＰにより平坦化して、Ｔｉシリサイド膜４８ａとタングステン膜４９ａをビット線コンタクトホール４７Ａ内に埋め込み、ビット線コンタクト４７ａを形成する。また、ビット線コンタクト４７ｂもビット線コンタクト４７ａと同様に形成する。
【０１５１】
なお、本実施形態においては、ビット線コンタクト４７ａ、４７ｂは、リークトランジスタ５２２Ａ、５２２Ｂの不純物領域と、ビット線とを直接接続しているが、これに限られない。例えば、局所配線領域で、パッドを作製して、ビット線コンタクト４７と局所配線２５ａ、２５ｂとをパッドを介して接続して、局所配線２５ａ、２５ｂとリークトランジスタ５２２Ａ、５２２Ｂの不純物領域とを間接的に接続してもよい。
【０１５２】
図４６は、Ｖｃｃ配線・ビット線接続部工程を示した図であり、Ｖｃｃ配線７２を、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂに接続されたベリッドコンタクト３９ａとベリッドコンタクト３９ｂ上と通るように形成する。また、ビット線接続部５８ａ，５８ｂを、ビット線コンタクト４７ａ，４７ｂの上面上に形成する。
【０１５３】
図４７は、図４６の線ＸＬＶＩＩ−ＸＬＶＩＩ線断面に対応する断面図であり、この図４７に示されるように、Ｖｃｃ配線７２ａおよびビット線接続部５８ａを形成するには、まず、シリコン酸化膜４４上にシリコン窒化膜５０と、シリコン酸化膜５１とを順次堆積する。
【０１５４】
そして、フォトリソグラフィと異方性エッチングとを施して、Ｖｃｃ配線用のホール７２Ａを形成する。次に、形成されたＶｃｃ配線用のホール７２Ａ内にＣｕ膜５３ａを堆積して、ＣＭＰによりＣｕ膜５３ａの表面を平坦化して、Ｃｕ膜５３ａをＶｃｃ配線用ホール７２Ａ内に埋め込み、Ｖｃｃ配線７２ａを形成する。Ｖｃｃ配線７２ａを形成した後には、シリコン酸化膜５１上にシリコン窒化膜５４とシリコン酸化膜５５とシリコン窒化膜５６とを順次積層して、ＣＭＰを施して表面を平坦化する。続いて、２回配線埋め込み法を用いて、フォトリソグラフィと異方性エッチングとを施して、ビット線コンタクト４７ａ上にビット線接続部用のホール５７Ａを形成する。そして、ビット線接続用のホール５７Ａ内にＣｕ膜５８ａを堆積して、Ｃｕ膜５８にＣＭＰに施して、Ｃｕ膜５８をビット線接続用のホール５７Ａ内に埋め込み、ビット線接続部５７ａを形成する。
【０１５５】
図４８は、ビット線形成工程を示した図であり、この図４８に示されるように、ビット線接続部５８ａ、５８ｂの上端部にビット線６１ａ、６１ｂを形成する。図４９は、図４８のＸＬＩＸ−ＸＬＩＸ線断面に対応する断面図であり、この図４９に示されるように、シリコン窒化膜５６上にシリコン酸化膜５９を堆積して、ＣＭＰで平坦化した後、シリコン窒化膜６０を堆積する。次に、２回埋め込み配線法を用いて、フォトリソグラフィと、異方性エッチングを用いて、ビット線用ホールパターン６１Ａ、６１Ｂを形成する。
【０１５６】
そして、ビット線用ホールパターン６１Ａ、６１Ｂ内にＣｕ膜６２ａ、６２ｂを堆積して、Ｃｕ膜６２ａ、６２ｂにＣＭＰを施して表面を平坦化して、ビット線６１ａ、６１ｂを形成する。
【０１５７】
図５０は、トップメタル接続部・トップメタル領域形成工程を示す図であり、この図５０に示されるように、シリコン酸化膜６３を堆積した後に、ＣＭＰにより表面を平坦化して、さらに、シリコン窒化膜６４を堆積してＣＭＰを施して表面を平坦化する。
【０１５８】
そして、２回埋め込み配線法を用いて、フォトリソグラフィと異方性エッチングとを施して、トップメタル接続部用のホールパターン６５Ａを形成する。
【０１５９】
次に、トップメタル接続部用のホールパターン６５Ａ内にＣｕ膜６６ａを堆積する。そして、ＣＭＰにより表面を平坦化すると共に、Ｃｕ膜６６をトップメタル接続部用のホールパターン６５Ａ内に埋め込み、トップメタル接続部６５を形成する。
【０１６０】
次にシリコン酸化膜６７を堆積して、ＣＭＰにより表面を平坦化する。そして、２回埋め込み配線法により、フォトグラフィと異方性エッチングにより、トップメタル領域用のホールパターン６８Ａを形成する。そして、Ｃｕ膜６９ａを堆積し、ＣＭＰにより表面を平坦化して、Ｃｕ膜６９ａをトップメタル領域用のパターン６１ａ内に埋め込み、トップメタル領域６８ａを形成する。
【０１６１】
さらに、プラズマシリコン窒化膜７０およびＰＩＸ膜７１とを順次堆積して、パッシベーション膜を形成する。そして、フォトリソグラフィと異方性エッチングとを施して、ボンディングパッド等を形成して、半導体記憶装置１００が構成される。なお、ワイヤーボンディングのためのＡｌパッドをボンディングパッド上に形成してもよい。
【０１６２】
上記のように構成された半導体記憶装置１００においては、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂがリークトランジスタ５２２Ａ，５２２Ｂおよびアクセストランジスタ５２１Ａ，５２１Ｂの上方に配置されているため、メモリセルの面積を小さく抑えることができる。
【０１６３】
また、この半導体記憶装置１００においては、アクセストランジスタ５２１Ａ、５２１Ｂのゲート電極１５ａ、１５ｂが、リークトランジスタ５２２Ａ，５２２Ｂの上面上に配置されているため、メモリセルの大きさをさらに縮小することができる。
【０１６４】
さらに、この半導体記憶装置１００においては、アクセストランジスタ５２１Ａ，５２１Ｂのゲート電極１５ａ、１５ｂは、ワード線６４、６６も兼ねているため、構成を簡略化することができ、メモリセルをさらに小さく構成することができる。
【０１６５】
その上、この半導体記憶装置１００においては、リークトランジスタ５２２Ａの不純物領域と、リークトランジスタ５２２Ｂのゲート電極５ｂと、縦型ＭＩＳＦＥＴ５６Ａのドレイン部１８ｂとが、シェアードコンタクトとしてのベリッドコンタクト１９により接続され、それぞれをコンパクトに接続されているため、このことも、メモリセルの縮小化に寄与し得る。また、リークトランジスタ５２２Ａ、５２２Ｂのゲート電極５ａ、５ｂは、延在部５５ａ，５５ｃと屈曲部５５ｂ、５５ｄとを備えており、また、局所配線２５ａ、２５ｂもゲート電極５ａ，５ｂと同様に構成されているため、メモリセルの形状を略正方形形状に形成することができ、メモリセルの面積を小さく抑えることができる。
【０１６６】
この半導体記憶装置１００によれば、リークトランジスタ５２２Ａ，５２２Ｂのゲート長は、アクセストランジスタ５２１Ａ，５２１Ｂのゲート長より細く形成されているため、リークトランジスタ５２２Ａ，５２２Ｂは、記憶ノード６０、６２の電圧が小さい場合においても、良好にリーク電流を生じさせることができる。
【０１６７】
また、リークトランジスタ５２２Ａ，５２２ＢのＶｔｈ値は、アクセストランジスタ５２１Ａ，５２１ＢのＶｔｈ値より低く設定されているため、記憶ノード６０、６２の電圧が小さい場合においても、良好にリーク電流を生じさせることができる。
【０１６８】
このため、例えば、記憶ノード６２の電位が接地電圧とされ、記憶ノード６０の電位がＶｃｃとされている場合に、データ保持時において、記憶ノード６２の電位が上昇することを防止することを確実に防止することができる。すなわち、データ保持時において、記憶ノード６０の電位が僅かにでも上昇している場合には、リークトランジスタ５２２Ｂは、記憶ノードの電荷をビット線６１Ｂに確実にリークすることができ、記憶ノード６０の電位が上昇することを確実に防止することができる。
【０１６９】
さらに、リークトランジスタ５２２Ａ，５２２Ｂのゲート幅は、アクセストランジスタ５２１Ａ，５２１Ｂのゲート幅より薄く形成されているため、記憶ノード６０、６２の電圧が小さい場合においても、良好にリーク電流を生じさせることができる。
【０１７０】
また、リークトランジスタ５２２Ａ，５２２Ｂのチャネルドープの濃度は、アクセストランジスタ５２１Ａ，５２１Ｂのチャネルドープの濃度より低くされているため、接続部６０、６２の電圧が小さい場合においても、良好にリーク電流を生じさせることができる。
【０１７１】
その上、リークトランジスタ５２２Ａ、５２２Ｂのサイドウォール絶縁膜８は、アクセストランジスタ５２１Ａ，５２１Ｂのサイドウォール絶縁膜１１５より薄く形成されているため、記憶ノード６０、６２の電圧が小さい場合においても、良好にリーク電流を生じさせることができる。
【０１７２】
本実施形態に係る半導体記憶装置１００の製造方法によれば、リークトランジスタ５２２Ａ，５２２Ｂのゲート電極５ａ、５ｂの幅は、アクセストランジスタ５２１Ａ，５２１Ｂのゲート電極１５ａ、１５ｂより狭く構成するため、ゲート電極１５ａ、１５ｂを形成する際に、ゲート電極１５ａ、１５ｂが、リークトランジスタ５２２Ａ，５２２Ｂの上面上からずれ難くなっている。このため、ゲート電極１５ａ、１５ｂをゲート電極５ａ、５ｂの上方に確実に配置することができる。
【０１７３】
また、この半導体記憶装置１００の製造方法によれば、アクセストランジスタ５２１Ａ，５２１Ｂのチャネル領域がゲート電極５ａ、５ｂにより覆われた状態で、リークトランジスタ５２２Ａ、５２２Ｂの不純物領域を形成するので、アクセストランジスタ５２１Ａ、５２１Ｂのチャネル了領域にリークトランジスタ５２２Ａ，５２２Ｂの不純物形成用の不純物が注入されることを防止することができる。これに伴い、アクセストランジスタ５２１Ａ，５２１Ｂの閾値電圧Ｖｔｈ値を容易かつ正確に設定することができる。
【０１７４】
（実施の形態２）
次に、図５１、図５２を用いて、本発明の実施の形態２について、説明する。
【０１７５】
図５１は、本実施の形態２に係る半導体記憶装置２００の等価回路図を示す図であり、この図５１に示されるように、半導体記憶装置２００はキャパシタ９０ａ，９０ｂを備えている。キャパシタ９０ｂは、接続部６０Ａにおける記憶ノード６０とセルプレート９１との間に接続されており、キャパシタ９０ａは、接続部６２とセルプレート９１との間に配置されている。このため、接続部６０Ａとキャパシタ９０ｂとが「第１電荷保持部」を構成すると共に、接続部６０Ｂとキャパシタ９０ａとが「第２電荷保持部」を構成する。
【０１７６】
図５２は、本実施の形態２に係る半導体記憶装置２００の断面図であり、この図５１に示されるように、キャパシタ９０ａは、縦型ＭＩＳＦＥＴ５６Ａのゲート電極２４ａ上に形成されている。キャパシタ９０ａは、ゲート電極２４ａと、ゲート電極２４ａ上に配置された絶縁膜９０Ａと、この絶縁膜９０Ａ上に形成された導電膜９０Ｂとから構成されている。絶縁膜９０Ａと導電膜９０Ｂとは、ゲート電極２４ａと、シリコン窒化膜３８ａの周囲を覆うように配置されており、ベリッドコンタクト４１ａからは離間して配置されている。導電膜９０Ｂの外周上には、シリコン酸化膜３７とシリコン酸化膜４０とが形成されている。
【０１７７】
なお、本実施の形態２に係る半導体記憶装置２００は、上記実施の形態１に係る半導体記憶装置１００にキャパシタ９０ａ、９０ｂが追加された構成となっており、キャパシタ９０ａ、９０ｂ以外の構成は、半導体記憶装置１００と同様である。
【０１７８】
上記のように構成された半導体記憶装置２００は、第１電荷保持部にキャパシタ９０ｂを備えており、第２電荷保持部にキャパシタ９０ａを備えているため、記憶動作のマージンを確実に確保することができる。また、キャパシタ９０ａ、９０ｂは、縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂのゲート電極２４ａ，２４ｂを構成の一部としているため、コンパクトに構成することができる。
【０１７９】
なお、本実施の形態２に係る半導体記憶装置２００は、上記実施の形態１に係る半導体記憶装置１００と同様に構成されているため、実施の形態１と同様の作用・効果を得ることができる。
【０１８０】
（実施の形態３）
次に、図５３、図５４を用いて、本発明の実施の形態３について、説明する。
【０１８１】
図５３は、本実施の形態３に係る半導体記憶装置の等価回路図であり、この図５３に示されるように、上記実施の形態１と同様の等価回路図として示される。
【０１８２】
図５４は、半導体記憶装置３００の断面図であり、この図５４に示されるように、本実施の形態においては、実施の形態１の縦型ＭＩＳＦＥＴ５６Ａ、５６Ｂに代えて、埋め込み型ＭＩＳＦＥＴ１５６Ａ、１５６Ｂが用いられている。  
【０１８３】
埋め込み型ＭＩＳＦＥＴ１５６Ａは、ベリッドコンタクト３１ａの上端部に配置されたドレイン部１１８ａと、ドレイン部１１８ａの上面側に配置された円筒状のチャネル部１３４ａと、チャネル部１３４ａの側面に配置されたソース部１３５ａと、チャネル部１３４ａ内に内挿されたゲート電極１２４ａとから構成されている。
【０１８４】
チャネル部１３４ａの内側は、絶縁膜３７が埋め込まれている。ゲート電極１２４ａは、チャネル部１２４ａの開口する上端部側からチャネル部１３４ａの内側に挿入されており、チャネル部１３４ａとゲート電極１２４ａとは、離間するように配置されている。また、ゲート電極１２４ａは、ベリッドコンタクト４１Ａを介して、局所配線２５ｂに接続されている。ソース部１３５ａは、ベリッドコンタクト３９ａを介して、Ｖｃｃ配線７２に接続されている。なお、埋め込み型ＭＩＳＦＥＴ１５６Ｂは、埋め込み型ＭＩＳＦＥＴ１５６Ａと同様な構成とされている。
【０１８５】
上記のように構成された半導体記憶装置３００においては、埋め込み型ＭＩＳＦＥＴ１５６Ａ，１５６Ｂをリークトランジスタ５２２Ａ、５２２Ｂとアクセストランジスタ５２１Ａ、５２１Ｂの上方に形成したため、上記実施の形態１と同様の作用・効果を得ることができる。
【０１８６】
（実施の形態４）
次に、図５５、図５６とを用いて、本発明の実施の形態４について説明する。
【０１８７】
図５５は、本実施の形態に係る半導体記憶装置４００の等価回路図であり、この図５５に示されるように、半導体記憶装置４００は、実施の形態１に示された縦型ＭＩＳＦＥＴ５６Ａ，５６Ｂに代えて、ＴＦＴ（Thin Film Transistor）３５６Ａ，３５６Ｂとを備えている。
【０１８８】
図５５に示されるように、ＴＦＴ３５６Ａは、接続部６０Ａに接続されたドレイン部３１８Ａと、接続部６２Ａに接続されたゲート電極３２４ａと、Ｖｃｃ配線７２Ａに接続されたソース部３３５ａと、チャネル部とを備えている。
【０１８９】
また、ＴＦＴ３５６Ｂは、接続部６２Ａに接続されたドレイン部３１８ｂと、接続部６０に接続されたゲート電極３２４ｂと、Ｖｃｃは緯線７２Ｂに接続されたソース部３３５ｂと、チャネル部とを備えている。
【０１９０】
図５６は、半導体記憶装置４００の断面図であり、この図５６に示されるように、ＴＦＴ３５６Ａは、ベリッドコンタクト３１ａの上方に配置されたゲート電極３２４ａと、このゲート電極３２４ａに対して紙面垂直方向にずれた位置に配置され、図示されないドレイン部３１８ａと、ゲート電極３２４ａに対して紙面垂直方向にすれた位置に配置され、図示されないソース部３３５ａとを備えている。
【０１９１】
また、図示されないベリッドコンタクト３９ａは、上記実施の形態１と同様にシリコン酸化膜３７およびシリコン酸化膜４４内に形成されており、ベリッドコンタクト３１ａよりも紙面垂直方向にずれた位置に配置されている。
【０１９２】
また、図示されないＶｃｃ配線７２Ａは、上記実施の形態１と同様にシリコン窒化膜５１内に形成されており、ベリッドコンタクト３１ａより紙面垂直方向にずれた位置に配置されている。
【０１９３】
ゲート電極３２４ａは、ベリッドコンタクト４１ａの側面上に配置されている。ドレイン部３１８ａは、チャネル部３３４ａより紙面手前側にてベリッドコンタクト３１ａと接続されている。また、ソース部３３５ａは、チャネル部３３４ａより紙面垂直方向にずれた位置にて、Ｖｃｃ配線７２に接続されている。なお、ＴＦＴ３５６Ｂは、ＴＦＴ３５６Ａと略同一の構成とされている。
【０１９４】
上記のように構成された半導体記憶装置４００においては、上記実施の形態１と同様に、ＴＦＴ３５６Ａ，３５６Ｂを、リークトランジスタ５２２Ａ、５２２Ｂとアクセストランジスタ５２１Ａ，５２１Ｂの上方に配置したため、実施の形態１と同様の作用・効果を得ることができる。
【０１９５】
以上のように本発明の実施の形態について説明を行ったが、上述の各実施の形態の構成を適宜組み合わせることも当初から予定している。
【０１９６】
また、今回開示した実施の形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内で全ての変形が含まれる。
【産業上の利用可能性】
【０１９７】
本発明は、半導体記憶装置およびその製造方法に有効に適用にされ得る。
【図面の簡単な説明】
【０１９８】
【図１】本実施の形態１に係る半導体記憶装置の等価回路図を示した図である。
【図２】図１に示された半導体記憶装置の平面図である。
【図３】図１に示された半導体記憶装置の平面図である。
【図４】図１に示された半導体記憶装置の平面図である。
【図５】図１に示された半導体記憶装置の平面図である。
【図６】図１に示された半導体記憶装置の平面図である。
【図７】図６に示された半導体記憶装置のＶＩＩ−ＶＩＩ線における断面図である。
【図８】図６に示された半導体記憶装置のＶＩＩＩ−ＶＩＩＩ線における断面図である。
【図９】図１に示す半導体記憶装置のＳＴＩ分離領域形成工程を示す図であって、半導体基板を上面視した略平面図である。
【図１０】図９のＸ−Ｘ線における断面図である。
【図１１】図９のＸＩ−ＸＩ線における断面図である。
【図１２】図１に示された半導体記憶装置のリークトランジスタ形成工程を示す断面図である。
【図１３】リークトランジスタ形成工程を示す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線における断面図である。
【図１５】図１３のＸＶ−ＸＶ線における断面図である。
【図１６】リークトランジスタ用のサイドウォール形成工程を示した図であり、半導体基板を上面視した略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線における断面図である。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。
【図１９】アクセストランジスタ形成工程を示した断面図である。
【図２０】アクセストランジスタ形成工程を示した平面図である。
【図２１】図２０のＸＸＩ−ＸＸＩ線における断面図である。
【図２２】アクセストランジスタ用のサイドウォールの形成工程を示した断面図である。
【図２３】アクセストランジスタ用のサイドウォールの形成工程を示した図であり、図２２と異なる位置の断面図である。
【図２４】第１ベリッドコンタクト形成工程を示した平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線における断面図である。
【図２６】図２４のＸＸＶＩ−ＸＸＶＩ線における断面図である。
【図２７】局所配線形成工程を示す平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線における断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線における断面図である。
【図３０】第２ベリッドコンタクト形成工程を示す平面図である。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線における断面図である。
【図３２】図３０のＸＸＸＩＩ−ＸＸＸＩＩ線における断面図である。
【図３３】縦型ＭＩＳＦＥＴの形成工程の第１工程を示す断面図である。
【図３４】縦型ＭＩＳＦＥＴの形成工程の第２工程と示す平面図である。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線における断面図である。
【図３６】縦型ＭＩＳＦＥＴ形成工程の第３工程を示す平面図である。
【図３７】図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線における断面図である。
【図３８】縦型ＭＩＳＦＥＴ形成工程の第４工程を示す図であり、半導体基板を上面視した平面図である。
【図３９】縦型ＭＩＳＦＥＴ形成工程の第５工程を示す図であり、半導体基板を上面視した平面図である。
【図４０】図３９のＸＬ−ＸＬ線における断面図である。
【図４１】第３ベリッドコンタクト形成工程を示す平面図である。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線における断面図である。
【図４３】図４１のＸＬＩＩＩ−ＸＬＩＩＩ線における断面図である。
【図４４】第４ベリッドコンタクト・ビットコンタクト形成工程を示す平面図である。
【図４５】図４４のＸＬＶ−ＸＬＶ線における断面図である。
【図４６】Ｖｃｃ配線・ビット線接続部工程を示した平面図である。
【図４７】図４６の線ＸＬＶＩＩ−ＸＬＶＩＩ線における断面図である。
【図４８】ビット線形成工程を示した平面図である。
【図４９】図４８のＸＬＩＸ−ＸＬＩＸ線における断面図である。
【図５０】トップメタル接続部・トップメタル領域形成工程を示す断面図である。
【図５１】本発明の実施の形態２に係る半導体記憶装置の等価回路図である。
【図５２】図５１に示された半導体記憶装置の断面図である。
【図５３】本発明の実施の形態３に係る半導体記憶装置の等価回路図である。
【図５４】図５３に示された半導体記憶装置の断面図である。
【図５５】本発明の実施の形態４に係る半導体記憶装置の等価回路図である。
【図５６】図５５に示される半導体記憶装置の断面図である。
【符号の説明】
【０１９９】
１  半導体基板、２ａ，２ｂ  活性領域、５ａ，５ｂ  ゲート電極（リークトランジスタ用ゲート電極）、１５ａ，１５ｂ  ゲート電極（アクセストランジスタ用ゲート電極）、２４ａ，２４ｂ  縦型ＭＩＳＦＥＴ用ゲート電極、２５ａ、２５ｂ  局所配線、５６Ａ，５６Ｂ  縦型ＭＩＳＦＥＴ（第ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ）、５２１Ａ，５２１Ｂ  アクセストランジスタ、５２２Ａ，５２２Ｂ  リークトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006120843.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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