(57)【要約】【課題】  高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置を提供する。【解決手段】  パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の各メモリセルの一方端を共通のワード線ＷＬ１〜ＷＬｎに接続し、同一列の各メモリセルの他方端を共通のビット線ＢＬ１〜ＢＬｍに接続されたメモリセルアレイ１を備え、選択メモリセルに対する読み出し、書き込み、消去の各メモリ動作の動作期間中に、選択メモリセルに接続しない非選択ワード線と非選択ビット線の両方に対して共通の非選択電圧ＶＷＥ／２を印加する。【選択図】  図９
2006216109.tif 000002
【特許請求の範囲】
【請求項１】
電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイと、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のために、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線の夫々に対して、前記各メモリ動作において必要な電圧を前記メモリ動作別に印加する電圧スイッチ回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対して前記可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の各動作期間中に、前記非選択ワード線と前記非選択ビット線の両方に対して共通の非選択電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイと、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路により選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のために、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線の夫々に対して、前記各メモリ動作において必要な電圧を前記メモリ動作別に印加する電圧スイッチ回路と、
前記選択メモリセルの内の読み出し対象の前記メモリセルに対して前記可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
前記電圧スイッチ回路が、前記非選択ワード線と前記非選択ビット線の一方に対して、少なくとも前記読み出し動作と前記書き込み動作の各動作期間中において、共通の非選択電圧を印加し、前記非選択ワード線と前記非選択ビット線の他方に対して、少なくとも前記読み出し動作と前記消去動作の各動作期間中において、前記非選択電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、少なくとも前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記各準備動作期間において、前記選択ワード線と前記選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記電圧スイッチ回路が、前記読み出し動作の期間中、前記選択ワード線と前記選択ビット線の一方と、前記非選択ワード線と前記非選択ビット線の両方に、前記非選択電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧と異なる第１読み出し電圧を印加し、
前記第１読み出し電圧と前記非選択電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧と前記可変抵抗素子に対する消去動作に必要な消去電圧の各絶対値の下限値より低電圧の所定の読み出し電圧になっていることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記電圧スイッチ回路が、前記書き込み動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第１書き込み電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第２書き込み電圧を印加し、
前記第１書き込み電圧と前記第２書き込み電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧になっていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記電圧スイッチ回路が、前記消去動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第１消去電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第２消去電圧を印加し、
前記第１消去電圧と前記第２消去電圧の電圧差の絶対値が、前記可変抵抗素子に対する消去動作に必要な消去電圧になっていることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記電圧スイッチ回路が、前記書き込み動作の期間中、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも高い第１書き込み電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも低い第２書き込み電圧を印加し、前記消去動作の期間中、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧よりも高い第１消去電圧を印加し、前記選択ワード線と前記選択ビット線の一方に、前記非選択電圧よりも低い第２消去電圧を印加し、
前記第１書き込み電圧と前記第２書き込み電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧に、前記第１消去電圧と前記第２消去電圧の電圧差の絶対値が、前記可変抵抗素子に対する消去動作に必要な消去電圧になっており、
前記第１書き込み電圧と前記第１消去電圧が同電圧で、前記第２書き込み電圧と前記第２消去電圧が同電圧であることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の半分であることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の３分の１であることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記書き込み動作と前記消去動作の両期間中、前記選択ワード線または前記選択ビット線に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の３分の２であることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記書き込み動作と前記消去動作の両期間中、前記選択ワード線と前記選択ビット線に印加される電圧の一方の極性が正で他方の極性が負で、夫々の絶対値が同じであり、前記非選択電圧が接地電圧あることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の何れでもない待機状態において、前記選択ワード線と前記選択ビット線と前記非選択ワード線と前記非選択ビット線の夫々に対して、前記非選択電圧を印加することを特徴とする請求項１〜１２の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記可変抵抗素子の材料が、金属酸化物であることを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前期可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前期可変抵抗素子の材料である金属酸化物が、Ｐｒ、Ｍｎを含むことを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイを備えてなる不揮発性半導体記憶装置における、前記メモリセルアレイの中から行単位、列単位、または、メモリセル単位で選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のための動作方法であって、
前記読み出し動作と前記書き込み動作と前記消去動作の各動作期間中に、前記ワード線と前記ビット線の内の前記選択メモリセルに接続しない非選択ワード線と非選択ビット線の両方に対して、共通の非選択電圧を印加することを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項１８】
電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイを備えてなる不揮発性半導体記憶装置における、前記メモリセルアレイの中から行単位、列単位、または、メモリセル単位で選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のための動作方法であって、
前記ワード線と前記ビット線の内の前記選択メモリセルに接続しない非選択ワード線と非選択ビット線の一方に対して、少なくとも前記読み出し動作と前記書き込み動作の各動作期間中において、共通の非選択電圧を印加し、前記非選択ワード線と前記非選択ビット線の他方に対して、少なくとも前記読み出し動作と前記消去動作の各動作期間中において、前記非選択電圧を印加することを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項１９】
前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項１７または１８に記載の不揮発性半導体記憶装置の動作方法。
【請求項２０】
前記各準備動作期間において、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線に対して、前記非選択電圧を印加することを特徴とする請求項１９に記載の不揮発性半導体記憶装置の動作方法。
【請求項２１】
前記読み出し動作の期間中、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線の一方と、前記非選択ワード線と前記非選択ビット線の両方に、前記非選択電圧を印加し、前記選択ワード線と前記選択ビット線の他方に、前記非選択電圧と異なる第１読み出し電圧を印加し、
前記第１読み出し電圧と前記非選択電圧の電圧差の絶対値が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧と前記可変抵抗素子に対する消去動作に必要な消去電圧の各絶対値の下限値より低電圧の所定の読み出し電圧になっていることを特徴とする請求項１７〜２０の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２２】
前記書き込み動作と前記消去動作の両期間中、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の半分であることを特徴とする請求項１７〜２１の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２３】
前記書き込み動作と前記消去動作の両期間中、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の３分の１であることを特徴とする請求項１７〜２１の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２４】
前記書き込み動作と前記消去動作の両期間中、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線の一方に印加される電圧が接地電圧であり、
前記非選択電圧が、前記可変抵抗素子に対する書き込み動作に必要な書き込み電圧、または、前記可変抵抗素子に対する消去動作に必要な消去電圧の３分の２であることを特徴とする請求項１７〜２１の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２５】
前記書き込み動作と前記消去動作の両期間中、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線の一方に印加される電圧の一方の極性が正で他方の極性が負で、夫々の絶対値が同じであり、前記非選択電圧が接地電圧あることを特徴とする請求項１７〜２１の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２６】
前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の何れでもない待機状態において、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記非選択ワード線と前記非選択ビット線の夫々に対して、前記非選択電圧を印加することを特徴とする請求項１７〜２５の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２７】
前記可変抵抗素子の材料が、金属酸化物であることを特徴とする請求項１７〜２６の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２８】
前期可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項１７〜２６の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【請求項２９】
前期可変抵抗素子の材料である金属酸化物が、Ｐｒ、Ｍｎを含むことを特徴とする請求項１７〜２６の何れか１項に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的パルス印加により抵抗値が可逆的に変化し、その電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなる２端子のメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、メモリセルアレイの読み出し、書き込み、消去動作の各メモリ動作におけるビット線とワード線の電圧制御技術に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ） として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
また、これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧電気的パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。なお、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す）における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
【０００４】
上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
【０００５】
当該可変抵抗素子を備えたメモリセルの構成として、可変抵抗素子だけで構成される２端子のメモリセルを１Ｒ型メモリセルと称す。
【０００６】
図１に、１Ｒ型メモリセルを構成要素としてメモリセルアレイ１を形成して、大容量の不揮発性半導体記憶装置を構成した場合の一構成例を示す。図２に示すように、１Ｒ型のメモリセル１０は、可変抵抗素子単体で構成し、当該メモリセル１０をマトリクス状に配列してメモリセルアレイ１を構成しており、例えば、下記の特許文献２に開示されているものと同様である。具体的には、メモリセルアレイ１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１０がｍ×ｎ個配置した構成となっている。各メモリセル１０は、ワード線に可変抵抗素子の上部電極が接続され、ビット線に可変抵抗素子の下部電極が接続している。尚、ワード線に可変抵抗素子の下部電極が接続され、ビット線に可変抵抗素子の上部電極が接続されて、可変抵抗素子の上部電極と下部電極の関係が反転しても構わない。
【０００７】
図１に示すように、１Ｒ型メモリセル１０のメモリセルアレイ１を備えた不揮発性半導体記憶装置においては、アドレス線４から制御回路６ａに入力されたアドレス入力に対応したメモリセルアレイ１内の特定のメモリセルが、ビット線デコーダ２、及び、ワード線デコーダ３によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線５を介して行われる。
【０００８】
ワード線デコーダ３は、アドレス線４に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ２は、アドレス線４に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択する。制御回路６ａは、メモリセルアレイ１の書き込み、消去、読み出しの各動作における制御を行う。制御回路６ａは、アドレス線４から入力されたアドレス信号、データ線５から入力されたデータ入力（書き込み時）、制御信号線７から入力された制御入力信号に基づいて、ワード線デコーダ３、ビット線デコーダ２、電圧スイッチ回路８ａ、メモリセルアレイ１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路６ａは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【０００９】
電圧スイッチ回路８ａは、メモリセルアレイ１の読み出し、書き込み、消去時に必要な電圧を、各ワード線、ビット線に動作モードに応じて切り替え、メモリセルアレイ１に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐは書き込みまたは消去用の電圧、Ｖ１は読み出し電圧である。また、データの読み出しは、メモリセルアレイ１からビット線デコーダ２、読み出し回路９を介して実行される。読み出し回路９は、データの状態を判定し、その結果を制御回路６ａに転送し、データ線５へ出力する。
【００１０】
１Ｒ型メモリセル１０で構成されたメモリセルアレイ１において、行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル１０で構成されたメモリセルアレイ１では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
【００１１】
図２及び図３を用いて、１Ｒ型メモリセル１０で構成されたメモリセルアレイ１におけるデータ読み出し動作時の各部への電気的パルス印加手順の従来例を説明する。選択メモリセルのデータを読み出す際には、読み出し期間Ｔｒの間、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、他の非選択ワード線と全てのビット線には読み出し電圧Ｖ１を印加する。読み出し期間Ｔｒの間、選択ワード線と全ビット線の間に、読み出し電圧Ｖ１の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
【００１２】
図５に、１Ｒ型メモリセル１０で構成されたメモリセルアレイ１に対するデータの読み出し動作、書き込み動作、または、消去動作時における各ワード線と各ビット線への電気的パルス印加方法の従来例を示し、図４に、それを制御する不揮発性半導体記憶装置の一例を示す。図５に示す各ワード線と各ビット線への電気的パルス印加方法の一例は、非特許文献２に開示されているものと同様である。選択メモリセルに対するデータの読み出し動作、書き込み動作、または、消去動作を行う際には、選択メモリセルに接続する選択ワード線または選択ビット線の一方に接地電圧Ｖｓｓを印加し、他方の選択ワード線またはビット線に、読み出し動作、書き込み動作、または、消去動作を実現するのに必要な電圧Ｖａを印加する。全ての非選択ワード線と全ての非選択ビット線の電圧は、読み出し動作、書き込み動作、または、消去動作を実現するのに必要な電圧Ｖａの半分、即ち、Ｖａ／２の電圧にする。
【００１３】
図４に示す構成の不揮発性半導体記憶装置は、基本的には、図１に示す従来の不揮発性半導体記憶装置の構成と同じである。図１に示す従来の不揮発性半導体記憶装置との違いは、電圧スイッチ回路８ｂからメモリセルアレイ１の各ワード線、各ビット線に供給される電圧と、その電圧の制御方法である。図４に示す構成では、電圧スイッチ回路８ｂは、ＶｃｃとＶｓｓに加えて、ＶａとＶａ／２の電圧を、所定のビット線とワード線に印加する。
【００１４】
図７に、１Ｒ型メモリセル１０で構成されたメモリセルアレイ１に対するデータの読み出し動作、書き込み動作、または、消去動作時における各ワード線と各ビット線への電気的パルス印加方法の他の従来例を示し、図６に、それを制御する不揮発性半導体記憶装置の一例を示す。図７に示す各ワード線と各ビット線への電気的パルス印加方法の他の一例は、非特許文献２に開示されているものと同様である。選択メモリセルに対するデータの読み出し動作、書き込み動作、または、消去動作を行う際には、選択メモリセルに接続する選択ワード線または選択ビット線の一方接地電圧Ｖｓｓを印加し、他方の選択ワード線またはビット線に、読み出し動作、書き込み動作、または、消去動作を実現するのに必要な電圧Ｖａを印加する。ワード線とビット線の内、選択線に接地電圧Ｖｓｓが印加された側の全ての非選択線に、読み出し動作、書き込み動作、または、消去動作を実現するのに必要な電圧Ｖａの２／３の電圧、即ち、２Ｖａ／３を印加する。選択線に電圧Ｖａを印加した側のワード線またはビット線の全ての非選択線に、電圧Ｖａの１／３の電圧、即ち、Ｖａ／３を印加する。
【００１５】
図６に示す構成の不揮発性半導体記憶装置は、基本的には、図１に示す従来の不揮発性半導体記憶装置の構成と同じである。図１に示す従来の不揮発性半導体記憶装置との違いは、電圧スイッチ回路８ｃからメモリセルアレイ１の各ワード線、各ビット線に供給される電圧と、その電圧の制御方法である。図６に示す構成では、電圧スイッチ回路８ｃは、ＶｃｃとＶｓｓに加えて、Ｖａと２Ｖａ／３、Ｖａ／３の電圧を、所定のビット線とワード線に与える。
【００１６】
１Ｒ型メモリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気的パルス印加によって抵抗変化を起こすＲＲＡＭ素子等がある。
【００１７】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００２−８３６９号公報
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【発明の開示】
【発明が解決しようとする課題】
【００１８】
１Ｒ型メモリセルで構成されたメモリセルアレイに対するデータの読み出し動作、書き込み動作、または、消去動作のためには、選択ワード線、選択ビット線、非選択ワード線、非選択ビット線の夫々に、所定の電圧を印加する必要がある。各ワード線と各ビット線を所定の電圧レベルにする際には、ワード線とビット線に繋がる寄生容量の充放電による過渡電流が生じる。読み出し、書き込み、消去の各動作モードから他の動作モードへ移行する際に、上記の寄生容量の充放電による過渡電流が流れ、不揮発性半導体記憶装置における消費電流が増大する要因となる。
【００１９】
非特許文献２に開示されている各ワード線と各ビット線に対する電気的パルス印加方法（図５参照）を用いて、データ０が書き込まれている選択メモリセルについて、データ０の読み出し動作の後で、異なるデータ１を書き込む動作を行う場合を考える。読み出し時には、選択メモリセルに接続する選択ワード線または選択ビット線の一方を接地電圧Ｖｓｓにし、他方の選択ワード線または選択ビット線の電圧を、読み出しを実現するのに必要な読み出し電圧Ｖｒｅａｄにする。全ての非選択ワード線と全ての非選択ビット線の電圧は、読み出し電圧Ｖｒｅａｄの半分、即ち、Ｖｒｅａｄ／２にする。書き込み時には、選択メモリセルに接続する選択ワード線または選択ビット線の一方を接地電圧Ｖｓｓにし、他方の選択ワード線または選択ビット線の電圧を、書き込みを実現するのに必要な書き込み電圧Ｖｗｒｉｔｅにする。全ての非選択ワード線と全ての非選択ビット線の電圧は、書き込み電圧Ｖｗｒｉｔｅの半分、即ち、Ｖｗｒｉｔｅ／２にする。読み出し動作から書き込み動作へ移行する場合に、説明の単純化のために読み出し時の選択メモリセルと書き込み時の選択メモリセルが変わらないと仮定すると、全ての非選択ワード線と全ての非選択ビット線の電圧は、読み出し時のＶｒｅａｄ／２から書き込み時のＶｗｒｉｔｅ／２に上昇する。即ち、非選択ビット線と非選択ワード線の合計数の信号線で、（Ｖｗｒｉｔｅ−Ｖｒｅａｄ）／２の電圧変化が生じる。選択ビット線と選択ワード線では、何れか一方の電圧は接地電圧Ｖｓｓで、読み出し時と書き込み時に変化しないが、他方の選択ビット線または選択ワード線の電圧は、ＶｒｅａｄからＶｗｒｉｔｅへ上昇する。読み出し動作から書き込み動作へ移行する際に、接地電圧Ｖｓｓにある一本の選択ビット線または選択ワード線以外のビット線とワード線の電圧が変化することにより、ワード線とビット線に繋がる寄生容量への充電が生じ、動作時の消費電流が増加する。
【００２０】
また、書き込む動作の後に読み出し動作を行う場合には、上記とは逆方向ではあるが、全ての非選択ワード線と全ての非選択ビット線の電圧は、書き込み時のＶｗｒｉｔｅ／２から読み出し時のＶｒｅａｄ／２に低下するため、ワード線とビット線に繋がる寄生容量への放電が生じ、動作時の消費電流が増加する。
【００２１】
読み出し動作と書き込み動作と消去動作の各動作において、ビット線とワード線の中から特定のビット線とワード線を選択する場合、各動作に移行する直前に準備動作期間（プリチャージ期間）を設け、一旦全てのビット線とワード線を非選択状態にして後に、特定のビット線とワード線を非選択状態から選択状態に遷移させる。この場合、同じ動作モード内では、選択ワード線と選択ビット線の電圧だけが変化するために消費電流の増加を抑制することができる。しかしながら、各動作に移行する直前にプリチャージ期間を設けた場合も、読み出し動作と、書き込み動作または消去動作間を直接移行する場合と同様に、非選択ワード線と非選択ビット線の電圧レベルが読み出し動作と、書き込み動作または消去動作間で異なるため、同様の問題が生じる。
【００２２】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置、及び、その動作方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的パルスにより抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイと、前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のために、前記ワード線と前記ビット線の内の前記選択メモリセルに接続する選択ワード線と選択ビット線、及び、前記選択ワード線と前記選択ビット線以外の非選択ワード線と非選択ビット線の夫々に対して、前記各メモリ動作において必要な電圧を前記メモリ動作別に印加する電圧スイッチ回路と、前記選択メモリセルの内の読み出し対象の前記メモリセルに対して前記可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の各動作期間中に、前記非選択ワード線と前記非選択ビット線の両方に対して共通の非選択電圧を印加することを特徴とする。
【００２４】
また、本発明に係る不揮発性半導体記憶装置は、前記電圧スイッチ回路が、前記非選択ワード線と前記非選択ビット線の一方に対して、少なくとも前記読み出し動作と前記書き込み動作の各動作期間中において、共通の非選択電圧を印加し、前記非選択ワード線と前記非選択ビット線の他方に対して、少なくとも前記読み出し動作と前記消去動作の各動作期間中において、前記非選択電圧を印加することを特徴とする。
【００２５】
更に、本発明に係る不揮発性半導体記憶装置は、前記電圧スイッチ回路が、前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、少なくとも前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする。
【００２６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の動作方法は、電気的パルス印加により抵抗値が可逆的に変化する可変抵抗素子を備えてなる２端子のメモリセルを、行方向及び列方向に夫々複数配列し、同一行の前記各メモリセルの一方端を共通のワード線に接続し、同一列の前記各メモリセルの他方端を共通のビット線に接続されたメモリセルアレイを備えてなる不揮発性半導体記憶装置における、前記メモリセルアレイの中から行単位、列単位、または、メモリセル単位で選択された選択メモリセルに対する読み出し動作と書き込み動作と消去動作を含む複数のメモリ動作のための動作方法であって、前記読み出し動作と前記書き込み動作と前記消去動作の各動作期間中に、前記ワード線と前記ビット線の内の前記選択メモリセルに接続しない非選択ワード線と非選択ビット線の両方に対して、共通の非選択電圧を印加することを特徴とする。
【００２７】
また、本発明に係る不揮発性半導体記憶装置の動作方法は、前記ワード線と前記ビット線の内の前記選択メモリセルに接続しない非選択ワード線と非選択ビット線の一方に対して、少なくとも前記読み出し動作と前記書き込み動作の各動作期間中において、共通の非選択電圧を印加し、前記非選択ワード線と前記非選択ビット線の他方に対して、少なくとも前記読み出し動作と前記消去動作の各動作期間中において、前記非選択電圧を印加することを特徴とする。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置の動作方法は、前記読み出し動作と前記書き込み動作と前記消去動作の各メモリ動作に入る直前の各準備動作期間において、前記非選択ワード線と前記非選択ビット線に対して、前記非選択電圧を印加することを特徴とする。
【００２９】
上記各特徴の不揮発性半導体記憶装置、または、不揮発性半導体記憶装置の動作方法によれば、読み出し動作と書き込み動作、または、読み出し動作と消去動作において、非選択ワード線と非選択ビット線の少なくとも何れか一方に印加する電圧が共通の非選択電圧であるので、上記動作モード間を移動する際に、非選択ワード線と非選択ビット線の少なくとも一方の電圧は変化しないので、動作モード間を移動時の電圧変化を伴うワード線とビット線の本数が少なくとも半減するため、各ワード線と各ビット線に繋がる寄生容量の充放電による過渡電流が低減でき、動作時の消費電流を低減することが可能となる。特に、読み出し、書き込み、消去の全ての動作モードにおいて、非選択ワード線と非選択ビット線の両方に印加する電圧を共通の非選択電圧とした場合は、上記動作時の消費電流低減効果は一層顕著となる。
【００３０】
更に、各メモリ動作に入る直前の準備動作期間（プリチャージ期間）を設けた場合であっても、一つの動作モードの準備動作期間から別の動作モードの準備動作期間或いは当該別の動作モードに移行する場合に、または、その逆の場合において、非選択ワード線と非選択ビット線の両方の電圧が変化しないので、動作モード間を移動時の電圧変化を伴うワード線とビット線の本数が大幅に減少し、上記動作時の消費電流低減効果は一層顕著となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係る不揮発性半導体記憶装置及びその動作方法（以下、夫々を適宜、「本発明装置」及び「本発明方法」と称す。）の実施の形態を、図面に基づいて説明する。
【００３２】
本実施形態では、不揮発性半導体記憶装置のメモリセルアレイを構成するメモリセルは、電気的パルス印加により抵抗値が可逆的に変化し、その電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、その可変抵抗素子の一例として、ＰＣＭＯ膜の上下にＰｔ電極を配した３層構造のＲＲＡＭ素子を想定して説明する。尚、可変抵抗素子としては、電気的パルス印加（または、電流印加）によって抵抗変化が生じる素子であれば、如何なる可変抵抗素子でも、本発明を適用することが可能である。可変抵抗素子の材料が、ＰＣＭＯ膜以外の金属酸化物であっても、電気的パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。また、可変抵抗素子の材料が、遷移金属酸化物で、電気パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。
【００３３】
〈第１実施形態〉
先ず、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に共通の非選択電圧ＶＷＥ／２を与える第１実施形態について、図８から図１４を参照して説明する。
【００３４】
図８は、本発明装置の機能的な構成を示すブロック構成図である。図８において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号をつけて説明する。図８に示すように、本発明装置は、図９に例示するような１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ２、ワード線デコーダ３、電圧スイッチ回路８ｄ、読み出し回路９、及び、制御回路６ｄを備えてなる。基本的には、図１に示す従来の不揮発性半導体記憶装置の構成と同じである。図１の従来の不揮発性半導体記憶装置との違いは、電圧スイッチ回路８ｄが、メモリセルアレイ１の各ワード線、各ビット線に印加する電圧と、制御回路６ｄによるその印加電圧の制御動作である。
【００３５】
メモリセルアレイ１の構成も、図２に示す従来の不揮発性半導体記憶装置のメモリセルアレイ１の構成と同じである。具体的には、メモリセルアレイ１は列方向に延伸するビット線（列選択線に相当）ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線（行選択線に相当）ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１０がｍ×ｎ個配置した構成となっている。各メモリセル１０は、ワード線に可変抵抗素子の上部電極が接続され、ビット線に可変抵抗素子の下部電極が接続している。尚、ワード線に可変抵抗素子の下部電極が接続され、ビット線に可変抵抗素子の上部電極が接続されて、可変抵抗素子の上部電極と下部電極の関係が反転しても構わない。
【００３６】
ビット線デコーダ２とワード線デコーダ３は、アドレス線４から制御回路６ｄに入力されたアドレス入力に対応したメモリセルアレイ１の中から読み出し対象のメモリセルを選択する。ワード線デコーダ３は、アドレス線４に入力された信号に対応するメモリセルアレイ１のワード線を選択し、ビット線デコーダ２は、アドレス線４に入力されたアドレス信号に対応するメモリセルアレイ１のビット線を選択する。本実施形態では、書き込み動作と消去動作においては、ビット線デコーダ２とワード線デコーダ３が、メモリセルアレイ１の中からメモリセルをメモリセル単位で選択するメモリセル選択回路として機能し、読み出し動作においては、ワード線デコーダ３が、メモリセルアレイ１の中からメモリセルを行単位で選択するメモリセル選択回路として機能する。
【００３７】
制御回路６ｄは、メモリセルアレイ１の書き込み、消去、読み出しの各メモリ動作における制御を行う。制御回路６ｄは、アドレス線４から入力されたアドレス信号、データ線５から入力されたデータ入力（書き込み時）、制御信号線７から入力された制御入力信号に基づいて、ワード線デコーダ３、ビット線デコーダ２、電圧スイッチ回路８ｄ、メモリセルアレイ１の読み出し動作、書き込み動作、及び、消去動作を制御する。図８に示す例では、制御回路６ｄは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００３８】
電圧スイッチ回路８ｄは、メモリセルアレイ１の読み出し動作、書き込み動作、消去動作に必要なワード線とビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。本実施形態では、読み出し動作では、ワード線デコーダ３で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとなり、書き込み動作と消去動作では、ワード線デコーダ３で選択された１本の選択ワード線とビット線デコーダ２で選択された１本または複数の選択ビット線に接続するメモリセルが選択メモリセルとなり、書き込み、消去、読み出しの各動作モードに応じて、選択ワード線と選択ビット線の間に、所定の書き込み電圧ＶＷＥ、消去電圧ＶＷＥ、読み出し電圧ＶＲが印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、ＶＷＥは書き込み電圧と消去電圧、ＶＷＥ／２は書き込み電圧ＶＷＥの半分の電圧値の非選択電圧、Ｖ１Ｒは第１読み出し電圧であり、外部から、或いは、内部回路（図示せず）で生成されて電圧スイッチ回路８ｄに供給され、所定のワード線とビット線に夫々印加される。第１読み出し電圧Ｖ１Ｒは１Ｒ型メモリセルのデータ読み出しに必要な読み出し電圧ＶＲの生成に使用される。
【００３９】
尚、書き込み電圧ＶＷＥは１Ｒ型メモリセルのデータ書き込みに必要な印加電圧であり、消去電圧ＶＷＥは１Ｒ型メモリセルのデータ消去に必要な印加電圧であり、本実施形態では、同じ電圧値としており、以下の本発明の説明において同様である。
【００４０】
読み出し回路９は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ２で選択された選択ビット線を流れる読み出し電流を電圧変換して、１行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路６ｄに転送し、データ線５へ出力する。
【００４１】
次に、本実施形態におけるメモリセルアレイ１に対するデータの書き込み動作、消去動作、読み出し動作における、選択ワード線、選択ビット線、非選択ワード線、及び、非選択ビット線の夫々に所定の電圧を印加する電気的パルス印加手順について、メモリ動作別に説明する。
【００４２】
図９及び図１０に、書き込み動作時の電気的パルス印加手順の一例を示す。選択メモリセルにデータを書き込む際には、書き込み動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２にしておく。本発明装置のスタンバイ時（書き込み動作、消去動作、読み出し動作の何れでもない低消費電力での待機状態）に、全ワード線と全ビット線の電圧を、非選択電圧ＶＷＥ／２にしておいてもよい。
【００４３】
書き込み動作期間Ｔｗの間、全ての非選択ワード線と全ての非選択ビット線には、プリチャージ期間と同様に、書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２を継続して印加し、選択ワード線には接地電圧Ｖｓｓ（第２書き込み電圧に相当）を印加し、選択ビット線には書き込み電圧ＶＷＥ（第１書き込み電圧に相当）を印加する。書き込み動作期間Ｔｗの間、選択ビット線と選択ワード線の間に、書き込み電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に書き込み電圧ＶＷＥが印加されデータを書き込むことができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２が印加されるが、書き込み電圧ＶＷＥより十分低い電圧であるため書き込みは起こらない。
【００４４】
図１１及び図１２に、消去動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを消去する際には、消去動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、消去電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、非選択電圧ＶＷＥ／２にしておいてもよい。
【００４５】
消去動作期間Ｔｅの間、全ての非選択ワード線と全ての非選択ビット線には、プリチャージ期間と同様に、消去電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２を継続して印加し、選択ワード線には消去電圧ＶＷＥ（第１消去電圧に相当）を印加し、選択ビット線には接地電圧Ｖｓｓ（第２消去電圧に相当）を印加する。消去動作期間Ｔｅの間、選択ワード線と選択ビット線の間に、書き込み電圧ＶＷＥとは同電圧で逆極性の消去電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に消去電圧ＶＷＥが印加されデータを消去することができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、消去電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２が印加されるが、消去電圧ＶＷＥより十分低い電圧であるため消去は起こらない。
【００４６】
図１３及び図１４に、読み出し動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを読み出す際には、読み出し動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電位を、書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電位を、非選択電圧ＶＷＥ／２にしておいてもよい。
【００４７】
読み出し動作期間Ｔｒの間、全ての非選択ワード線と全ての非選択ビット線と選択ビット線には、書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２を継続して印加し、選択ワード線には第１読み出し電圧Ｖ１Ｒを印加する。ここで、第１読み出し電圧Ｖ１Ｒは、非選択電圧ＶＷＥ／２と読み出し電圧ＶＲの電圧差（Ｖ１Ｒ＝ＶＷＥ／２−ＶＲ）に設定しておく。この結果、読み出し動作期間Ｔｒの間、選択ビット線と選択ワード線の間に、読み出し電圧ＶＲの電圧差が生じるので、選択メモリセルの可変抵抗素子に読み出し電圧ＶＲを印加することができ、可変抵抗素子の抵抗の状態を読み出すことが可能となる。読み出し電圧ＶＲは、書き込み電圧ＶＷＥ以下の電圧で、読み出し回路９で読み出すことが可能な電圧であればよい。可変抵抗素子の材料、組成、膜厚、面積等を調整することにより、読み出し電圧ＶＲを書き込み電圧ＶＷＥの半分の非選択電圧ＶＷＥ／２とすることができる。この場合、第１読み出し電圧Ｖ１Ｒが接地電圧Ｖｓｓと等しくなり、電圧スイッチ８ｄに供給する電圧の種類を減らすことができる。
【００４８】
以上に説明したように、書き込み、消去、読み出しの各メモリ動作期間中と夫々のプリチャージ期間中に、非選択ワード線と非選択ビット線に、共通の非選択電圧ＶＷＥ／２を印加することにより、任意のメモリ動作期間中に異なるメモリ動作に移行する場合、或いは、任意のプリチャージ期間中から任意のメモリ動作に移行する場合に、選択ワード線と選択ビット線の電圧だけを変化させれば、各メモリ動作を行うことができるようになる。これにより、各メモリ動作時に各ワード線と各ビット線を所定の電圧にするために、寄生容量の充放電に伴う過渡電流によって生じる消費電流を大幅に低減することが可能となる。
【００４９】
〈第２実施形態〉
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に共通の非選択電圧として接地電圧Ｖｓｓを与える第２実施形態について、図１５から図２１を参照して説明する。
【００５０】
図１５は、第２実施形態における本発明装置の機能的な構成を示すブロック構成図である。図１５において、従来の不揮発性半導体記憶装置及び第１実施形態と共通する部分については、共通の符号をつけて説明する。図１５に示すように、本発明装置は、図１６に例示するような１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ２、ワード線デコーダ３、電圧スイッチ回路８ｅ、読み出し回路９、及び、制御回路６ｅを備えてなる。基本的には、図１に示す従来の不揮発性半導体記憶装置、及び、図８の第１実施形態の構成と同じである。第１実施形態との違いは、電圧スイッチ回路８ｅが、メモリセルアレイ１の各ワード線、各ビット線に印加する電圧と、制御回路６ｅによるその印加電圧の制御方法である。メモリセルアレイ１の構成も、図２に示す従来の不揮発性半導体記憶装置、及び、図９の第１実施形態のメモリセルアレイ１の構成と同じである。
【００５１】
第１実施形態と同じ構成要素については重複する説明は省略し、電圧スイッチ回路８ｅと制御回路６ｅについて説明する。
【００５２】
制御回路６ｅは、第１実施形態と同様に、メモリセルアレイ１の書き込み、消去、読み出しの各メモリ動作における制御を行う。基本的な制御動作は、第１実施形態と同じであるが、電圧スイッチ回路８ｅから供給される電圧の内、接地電圧Ｖｓｓを非選択電圧として、非選択ワード線と非選択ビット線に印加する制御を行う点で、第１実施形態と異なる。制御回路６ｅは、アドレス線４から入力されたアドレス信号、データ線５から入力されたデータ入力（書き込み時）、制御信号線７から入力された制御入力信号に基づいて、ワード線デコーダ３、ビット線デコーダ２、電圧スイッチ回路８ｅ、メモリセルアレイ１の読み出し動作、書き込み動作、及び、消去動作を制御する。図１５に示す例では、制御回路６ｅは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００５３】
電圧スイッチ回路８ｅは、メモリセルアレイ１の読み出し動作、書き込み動作、消去動作に必要なワード線とビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。第１実施形態と同様に、読み出し動作では、ワード線デコーダ３で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとなり、書き込み動作と消去動作では、ワード線デコーダ３で選択された１本の選択ワード線とビット線デコーダ２で選択された１本または複数の選択ビット線に接続するメモリセルが選択メモリセルとなり、書き込み、消去、読み出しの各動作モードに応じて、選択ワード線と選択ビット線の間に、所定の書き込み電圧ＶＷＥ、消去電圧ＶＷＥ、読み出し電圧ＶＲが印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧と非選択電圧、ＶＷＥ／２は第１書き込み電圧と第１消去電圧、−ＶＷＥ／２は第２書き込み電圧と第２消去電圧、−ＶＲは第１読み出し電圧であり、外部から、或いは、内部回路（図示せず）で生成されて電圧スイッチ回路８ｅに供給され、所定のワード線とビット線に夫々印加される。
【００５４】
次に、第２実施形態におけるメモリセルアレイ１に対するデータの書き込み動作、消去動作、読み出し動作における、選択ワード線、選択ビット線、非選択ワード線、及び、非選択ビット線の夫々に所定の電圧を印加する電気的パルス加手順について、メモリ動作別に説明する。
【００５５】
図１６及び図１７に、書き込み動作時の電気的パルス印加手順の一例を示す。選択メモリセルにデータを書き込む際には、書き込み動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、接地電圧Ｖｓｓである非選択電圧にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、非選択電圧Ｖｓｓにしておいてもよい。
【００５６】
書き込み動作期間Ｔｗの間、全ての非選択ワード線と全ての非選択ビット線には、プリチャージ期間と同様に、非選択電圧Ｖｓｓを継続して印加し、選択ビット線には書き込み電圧ＶＷＥの半分の第１書き込み電圧ＶＷＥ／２を印加し、選択ワード線には書き込み電圧ＶＷＥの半分の電圧値で負極性の第２書き込み電圧−ＶＷＥ／２を印加する。書き込み動作期間Ｔｗの間、選択ビット線と選択ワード線の間に、書き込み電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に書き込み電圧ＶＷＥが印加されデータを書き込むことができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、第１書き込み電圧ＶＷＥ／２が印加されるが、書き込み電圧ＶＷＥより十分低い電圧であるため書き込みは起こらない。
【００５７】
図１８及び図１９に、消去動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを消去する際には、消去動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、接地電圧Ｖｓｓである非選択電圧にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、非選択電圧Ｖｓｓにしておいてもよい。
【００５８】
消去動作期間Ｔｅの間、全ての非選択ワード線と全ての非選択ビット線には、プリチャージ期間と同様に、非選択電圧Ｖｓｓを継続して印加し、選択ワード線には消去電圧ＶＷＥの半分の第１消去電圧ＶＷＥ／２を印加し、選択ビット線には消去電圧ＶＷＥの半分の電圧値で負極性の第２消去電圧−ＶＷＥ／２を印加する。消去動作期間Ｔｅの間、選択ワード線と選択ビット線の間に、書き込み電圧ＶＷＥとは同電圧で逆極性の消去電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に消去電圧ＶＷＥが印加されデータを消去することができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、第１消去電圧ＶＷＥ／２が印加されるが、消去電圧ＶＷＥより十分低い電圧であるため消去は起こらない。
【００５９】
図２０及び図２１に、読み出し動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを読み出す際には、読み出し動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電位を、接地電圧Ｖｓｓである非選択電圧にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電位を、非選択電圧Ｖｓｓにしておいてもよい。
【００６０】
読み出し動作期間Ｔｒの間、全ての非選択ワード線と全ての非選択ビット線と選択ビット線には、非選択電圧Ｖｓｓを印加し、選択ワード線には第１読み出し電圧−ＶＲを印加する。ここで、第１読み出し電圧−ＶＲは、非選択電圧Ｖｓｓと読み出し電圧ＶＲの電圧差（−ＶＲ＝Ｖｓｓ−ＶＲ）、つまり、読み出し電圧ＶＲと同電圧で逆極性に設定しておく。この結果、読み出し動作期間Ｔｒの間、選択ビット線と選択ワード線の間に、読み出し電圧ＶＲの電圧差が生じるので、選択メモリセルの可変抵抗素子に読み出し電圧ＶＲを印加することができ、可変抵抗素子の抵抗の状態を読み出すことが可能となる。読み出し電圧ＶＲは、書き込み電圧ＶＷＥ以下の電圧で、読み出し回路９で読み出すことが可能な電圧であればよい。可変抵抗素子の材料、組成、膜厚、面積等を調整することにより、読み出し電圧ＶＲを書き込み電圧ＶＷＥの半分の第１書き込み電圧ＶＷＥ／２とすることができる。この場合、第１読み出し電圧−ＶＲが第２書き込み電圧−ＶＷＥ／２と等しくなり、電圧スイッチ８ｅに供給する電圧の種類を減らすことができる。
【００６１】
以上に説明したように、書き込み、消去、読み出しの各メモリ動作期間中と夫々のプリチャージ期間中に、非選択ワード線と非選択ビット線に、共通の非選択電圧Ｖｓｓを印加することにより、任意のメモリ動作期間中に異なるメモリ動作に移行する場合、或いは、任意のプリチャージ期間中から任意のメモリ動作に移行する場合に、選択ワード線と選択ビット線の電圧だけを変化させれば、各メモリ動作を行うことができるようになる。これにより、各メモリ動作時に各ワード線と各ビット線を所定の電圧にするために、寄生容量の充放電に伴う過渡電流によって生じる消費電流を大幅に低減することが可能となる。また、各動作モードで、ワード線とビット線に印加される電圧の絶対値の最大値が書き込み電圧ＶＷＥ及び消去電圧ＶＷＥの半分のＶＷＥ／２、または、読み出し電圧ＶＲの何れかとなり、本発明装置で使用される電圧の大きさが低減されることにより、消費電流が更に低減されるという効果が生じる。
【００６２】
〈第３実施形態〉
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に書き込み電圧ＶＷＥの１／３の共通の第１非選択電圧ＶＷＥ／３を与える第３実施形態について、図２２から図２８を参照して説明する。
【００６３】
図２２は、第３実施形態における本発明装置の機能的な構成を示すブロック構成図である。図２２において、従来の不揮発性半導体記憶装置及び第１実施形態と共通する部分については、共通の符号をつけて説明する。図２２に示すように、本発明装置は、図２３に例示するような１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ２、ワード線デコーダ３、電圧スイッチ回路８ｆ、読み出し回路９、及び、制御回路６ｆを備えてなる。基本的には、図１に示す従来の不揮発性半導体記憶装置、及び、図８の第１実施形態の構成と同じである。第１実施形態との違いは、電圧スイッチ回路８ｆが、メモリセルアレイ１の各ワード線、各ビット線に印加する電圧と、制御回路６ｆによるその印加電圧の制御方法である。メモリセルアレイ１の構成も、図２に示す従来の不揮発性半導体記憶装置、及び、図９の第１実施形態のメモリセルアレイ１の構成と同じである。
【００６４】
第１実施形態と同じ構成要素については重複する説明は省略し、電圧スイッチ回路８ｆと制御回路６ｆについて説明する。
【００６５】
制御回路６ｆは、第１実施形態と同様に、メモリセルアレイ１の書き込み、消去、読み出しの各メモリ動作における制御を行う。基本的な制御動作は、第１実施形態と同じであるが、電圧スイッチ回路８ｆから供給される電圧の内、書き込み電圧ＶＷＥの１／３の電圧ＶＷＥ／３を第１非選択電圧として、書き込み電圧ＶＷＥの２／３の電圧２ＶＷＥ／３を第２非選択電圧として、非選択ワード線と非選択ビット線に印加する制御を行う点で、第１実施形態と異なる。制御回路６ｆは、アドレス線４から入力されたアドレス信号、データ線５から入力されたデータ入力（書き込み時）、制御信号線７から入力された制御入力信号に基づいて、ワード線デコーダ３、ビット線デコーダ２、電圧スイッチ回路８ｆ、メモリセルアレイ１の読み出し動作、書き込み動作、及び、消去動作を制御する。図２２に示す例では、制御回路６ｆは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００６６】
電圧スイッチ回路８ｆは、メモリセルアレイ１の読み出し動作、書き込み動作、消去動作に必要なワード線とビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。第１実施形態と同様に、読み出し動作では、ワード線デコーダ３で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとなり、書き込み動作と消去動作では、ワード線デコーダ３で選択された１本の選択ワード線とビット線デコーダ２で選択された１本または複数の選択ビット線に接続するメモリセルが選択メモリセルとなり、書き込み、消去、読み出しの各動作モードに応じて、選択ワード線と選択ビット線の間に、所定の書き込み電圧ＶＷＥ、消去電圧ＶＷＥ、読み出し電圧ＶＲが印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、ＶＷＥは書き込み電圧と消去電圧、ＶＷＥ／３は第１非選択電圧、２ＶＷＥ／３は第２非選択電圧、Ｖ２Ｒは第１読み出し電圧であり、外部から、或いは、内部回路（図示せず）で生成されて電圧スイッチ回路８ｆに供給され、所定のワード線とビット線に夫々印加される。第１読み出し電圧Ｖ２Ｒは１Ｒ型メモリセルのデータ読み出しに必要な読み出し電圧ＶＲの生成に使用される。
【００６７】
次に、第３実施形態におけるメモリセルアレイ１に対するデータの書き込み動作、消去動作、読み出し動作における、選択ワード線、選択ビット線、非選択ワード線、及び、非選択ビット線の夫々に所定の電圧を印加する電気的パルス印加手順について、メモリ動作別に説明する。
【００６８】
図２３及び図２４に、書き込み動作時の電気的パルス印加手順の一例を示す。選択メモリセルにデータを書き込む際には、書き込み動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、第１非選択電圧ＶＷＥ／３にしておいてもよい。
【００６９】
書き込み動作期間Ｔｗの間、全ての非選択ワード線には、書き込み電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３を印加し、全ての非選択ビット線には、プリチャージ期間と同様に、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３を継続して印加し、選択ワード線には接地電圧Ｖｓｓ（第２書き込み電圧に相当）を印加し、選択ビット線には書き込み電圧ＶＷＥ（第１書き込み電圧に相当）を印加する。書き込み動作期間Ｔｗの間、選択ビット線と選択ワード線の間に、書き込み電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に書き込み電圧ＶＷＥが印加されデータを書き込むことができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３が印加されるが、書き込み電圧ＶＷＥより十分低い電圧であるため書き込みは起こらない。
【００７０】
図２５及び図２６に、消去動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを消去する際には、消去動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、消去電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、第１非選択電圧ＶＷＥ／３にしておいてもよい。
【００７１】
消去動作期間Ｔｅの間、全ての非選択ワード線には、プリチャージ期間と同様に、消去電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３を継続して印加し、全ての非選択ビット線には、消去電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３を印加し、選択ワード線には消去電圧ＶＷＥを印加し、選択ビット線には接地電圧Ｖｓｓを印加する。消去動作期間Ｔｅの間、選択ワード線と選択ビット線の間に、書き込み電圧ＶＷＥとは同電圧で逆極性の消去電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に消去電圧ＶＷＥが印加されデータを消去することができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、消去電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３が印加されるが、消去電圧ＶＷＥより十分低い電圧であるため消去は起こらない。
【００７２】
図２７及び図２８に、読み出し動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを読み出す際には、読み出し動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電位を、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電位を、第１非選択電圧ＶＷＥ／３にしておいてもよい。
【００７３】
読み出し動作期間Ｔｒの間、全ての非選択ワード線と全ての非選択ビット線と選択ビット線には、継続して第１非選択電圧ＶＷＥ／３を印加し、選択ワード線には第１読み出し電圧Ｖ２Ｒを印加する。ここで、第１読み出し電圧Ｖ２Ｒは、第１非選択電圧ＶＷＥ／３と読み出し電圧ＶＲの電圧差（Ｖ２Ｒ＝ＶＷＥ／３−ＶＲ）に設定しておく。この結果、読み出し動作期間Ｔｒの間、選択ビット線と選択ワード線の間に、読み出し電圧ＶＲの電圧差が生じるので、選択メモリセルの可変抵抗素子に読み出し電圧ＶＲを印加することができ、可変抵抗素子の抵抗の状態を読み出すことが可能となる。読み出し電圧ＶＲは、書き込み電圧ＶＷＥ以下の電圧で、読み出し回路９で読み出すことが可能な電圧であればよい。可変抵抗素子の材料、組成、膜厚、面積等を調整することにより、読み出し電圧ＶＲを書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３とすることができる。この場合、第１読み出し電圧Ｖ２Ｒが接地電圧Ｖｓｓと等しくなり、電圧スイッチ８ｆに供給する電圧の種類を減らすことができる。
【００７４】
以上に説明したように、書き込み、消去、読み出しの各メモリ動作のプリチャージ期間中に、非選択ワード線と非選択ビット線に、共通の第１非選択電圧ＶＷＥ／３を印加することにより、或るメモリ動作のプリチャージ期間中から任意のメモリ動作に移行する場合に、選択ワード線と選択ビット線の電圧だけを変化させれば、各メモリ動作を行うことができるようになる。また、読み出し動作と書き込み動作の間では、各動作期間中の非選択ビット線に共通の第１非選択電圧ＶＷＥ／３を印加することにより、読み出し動作と書き込み動作の間を直接移行する場合でも、非選択ビット線の電圧変化はなく、非選択ワード線の電圧変化は第１非選択電圧ＶＷＥ／３に抑制される。更に、読み出し動作と消去動作の間では、各動作期間中の非選択ワード線に共通の第１非選択電圧ＶＷＥ／３を印加することにより、読み出し動作と消去動作の間を直接移行する場合でも、非選択ワード線の電圧変化はなく、非選択ビット線の電圧変化は第１非選択電圧ＶＷＥ／３に抑制される。これにより、各メモリ動作時に各ワード線と各ビット線を所定の電圧にするために、寄生容量の充放電に伴う過渡電流によって生じる消費電流を大幅に低減することが可能となる。
【００７５】
〈第４実施形態〉
次に、本発明装置の書き込み、消去、読み出しの各メモリ動作において、非選択ワード線と非選択ビット線に書き込み電圧ＶＷＥの２／３の共通の第２非選択電圧２ＶＷＥ／３を与える第４実施形態について、図２９から図３５を参照して説明する。
【００７６】
図２９は、第３実施形態における本発明装置の機能的な構成を示すブロック構成図である。図２９において、従来の不揮発性半導体記憶装置及び第１実施形態と共通する部分については、共通の符号をつけて説明する。図２９に示すように、本発明装置は、図３０に例示するような１Ｒ型メモリセルをマトリクス状に配列したメモリセルアレイ１の周辺に、ビット線デコーダ２、ワード線デコーダ３、電圧スイッチ回路８ｇ、読み出し回路９、及び、制御回路６ｇを備えてなる。基本的には、図１に示す従来の不揮発性半導体記憶装置、及び、図８の第１実施形態の構成と同じである。第１実施形態との違いは、電圧スイッチ回路８ｇが、メモリセルアレイ１の各ワード線、各ビット線に印加する電圧と、制御回路６ｇによるその印加電圧の制御方法である。メモリセルアレイ１の構成も、図２に示す従来の不揮発性半導体記憶装置、及び、図９の第１実施形態のメモリセルアレイ１の構成と同じである。
【００７７】
第１実施形態と同じ構成要素については重複する説明は省略し、電圧スイッチ回路８ｇと制御回路６ｇについて説明する。
【００７８】
制御回路６ｇは、第１実施形態と同様に、メモリセルアレイ１の書き込み、消去、読み出しの各メモリ動作における制御を行う。基本的な制御動作は、第１実施形態と同じであるが、電圧スイッチ回路８ｇから供給される電圧の内、書き込み電圧ＶＷＥの１／３の電圧ＶＷＥ／３を第１非選択電圧として、書き込み電圧ＶＷＥの２／３の電圧２ＶＷＥ／３を第２非選択電圧として、非選択ワード線と非選択ビット線に印加する制御を行う点で、第１実施形態と異なる。制御回路６ｇは、アドレス線４から入力されたアドレス信号、データ線５から入力されたデータ入力（書き込み時）、制御信号線７から入力された制御入力信号に基づいて、ワード線デコーダ３、ビット線デコーダ２、電圧スイッチ回路８ｇ、メモリセルアレイ１の読み出し動作、書き込み動作、及び、消去動作を制御する。図２９に示す例では、制御回路６ｇは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００７９】
電圧スイッチ回路８ｇは、メモリセルアレイ１の読み出し動作、書き込み動作、消去動作に必要なワード線とビット線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１に供給する。第１実施形態と同様に、読み出し動作では、ワード線デコーダ３で選択された１本の選択ワード線に接続するメモリセルが選択メモリセルとなり、書き込み動作と消去動作では、ワード線デコーダ３で選択された１本の選択ワード線とビット線デコーダ２で選択された１本または複数の選択ビット線に接続するメモリセルが選択メモリセルとなり、書き込み、消去、読み出しの各動作モードに応じて、選択ワード線と選択ビット線の間に、所定の書き込み電圧ＶＷＥ、消去電圧ＶＷＥ、読み出し電圧ＶＲが印加される。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、ＶＷＥは書き込み電圧と消去電圧、ＶＷＥ／３は第１非選択電圧、２ＶＷＥ／３は第２非選択電圧、Ｖ３Ｒは第１読み出し電圧であり、外部から、或いは、内部回路（図示せず）で生成されて電圧スイッチ回路８ｇに供給され、所定のワード線とビット線に夫々印加される。第１読み出し電圧Ｖ３Ｒは１Ｒ型メモリセルのデータ読み出しに必要な読み出し電圧ＶＲの生成に使用される。
【００８０】
次に、第４実施形態におけるメモリセルアレイ１に対するデータの書き込み動作、消去動作、読み出し動作における、選択ワード線、選択ビット線、非選択ワード線、及び、非選択ビット線の夫々に所定の電圧を印加する電気的パルス印加手順について、メモリ動作別に説明する。
【００８１】
図３０及び図３１に、書き込み動作時の電気的パルス印加手順の一例を示す。選択メモリセルにデータを書き込む際には、書き込み動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、書き込み電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、第２非選択電圧２ＶＷＥ／３にしておいてもよい。
【００８２】
書き込み動作期間Ｔｗの間、全ての非選択ワード線には、プリチャージ期間と同様に、書き込み電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３を継続して印加し、全ての非選択ビット線には、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３を印加し、選択ワード線には接地電圧Ｖｓｓ（第２書き込み電圧に相当）を印加し、選択ビット線には書き込み電圧ＶＷＥ（第１書き込み電圧に相当）を印加する。書き込み動作期間Ｔｗの間、選択ビット線と選択ワード線の間に、書き込み電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に書き込み電圧ＶＷＥが印加されデータを書き込むことができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３が印加されるが、書き込み電圧ＶＷＥより十分低い電圧であるため書き込みは起こらない。
【００８３】
図３２及び図３３に、消去動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを消去する際には、消去動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電圧を、消去電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電圧を、第２非選択電圧２ＶＷＥ／３にしておいてもよい。
【００８４】
消去動作期間Ｔｅの間、全ての非選択ビット線には、プリチャージ期間と同様に、消去電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３を継続して印加し、全ての非選択ワード線には、消去電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３を印加し、選択ワード線には消去電圧ＶＷＥを印加し、選択ビット線には接地電圧Ｖｓｓを印加する。消去動作期間Ｔｅの間、選択ワード線と選択ビット線の間に、書き込み電圧ＶＷＥとは同電圧で逆極性の消去電圧ＶＷＥの電圧差が生じるので、選択メモリセルの可変抵抗素子に消去電圧ＶＷＥが印加されデータを消去することができる。この時、選択ワード線と非選択ビット線に接続するメモリセル、及び、選択ビット線と非選択ワード線に接続するメモリセルには、消去電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３が印加されるが、消去電圧ＶＷＥより十分低い電圧であるため消去は起こらない。
【００８５】
図３４及び図３５に、読み出し動作時の電気的パルス印加手順の一例を示す。選択メモリセルのデータを読み出す際には、読み出し動作を開始する直前のプリチャージ期間（準備動作期間）に予め、全ワード線と全ビット線の電位を、書き込み電圧ＶＷＥの２／３の第２非選択電圧２ＶＷＥ／３にしておく。本発明装置のスタンバイ時に、全ワード線と全ビット線の電位を、第２非選択電圧２ＶＷＥ／３にしておいてもよい。
【００８６】
読み出し動作期間Ｔｒの間、全ての非選択ワード線と全ての非選択ビット線と選択ビット線には、継続して第２非選択電圧２ＶＷＥ／３を印加し、選択ワード線には第１読み出し電圧Ｖ３Ｒを印加する。ここで、第１読み出し電圧Ｖ３Ｒは、第２非選択電圧２ＶＷＥ／３と読み出し電圧ＶＲの電圧差（Ｖ３Ｒ＝２ＶＷＥ／３−ＶＲ）に設定しておく。この結果、読み出し動作期間Ｔｒの間、選択ビット線と選択ワード線の間に、読み出し電圧ＶＲの電圧差が生じるので、選択メモリセルの可変抵抗素子に読み出し電圧ＶＲを印加することができ、可変抵抗素子の抵抗の状態を読み出すことが可能となる。読み出し電圧ＶＲは、書き込み電圧ＶＷＥ以下の電圧で、読み出し回路９で読み出すことが可能な電圧であればよい。可変抵抗素子の材料、組成、膜厚、面積等を調整することにより、読み出し電圧ＶＲを書き込み電圧ＶＷＥの１／３の第１非選択電圧ＶＷＥ／３とすることができる。この場合、第１読み出し電圧Ｖ３Ｒが第１非選択電圧ＶＷＥ／３と等しくなり、電圧スイッチ８ｇに供給する電圧の種類を減らすことができる。
【００８７】
以上に説明したように、書き込み、消去、読み出しの各メモリ動作のプリチャージ期間中に、非選択ワード線と非選択ビット線に、共通の第２非選択電圧２ＶＷＥ／３を印加することにより、或るメモリ動作のプリチャージ期間中から任意のメモリ動作に移行する場合に、選択ワード線と選択ビット線の電圧だけを変化させれば、各メモリ動作を行うことができるようになる。また、読み出し動作と書き込み動作の間では、各動作期間中の非選択ワード線に共通の第２非選択電圧２ＶＷＥ／３を印加することにより、読み出し動作と書き込み動作の間を直接移行する場合でも、非選択ワード線の電圧変化はなく、非選択ビット線の電圧変化は第１非選択電圧ＶＷＥ／３に抑制される。更に、読み出し動作と消去動作の間では、各動作期間中の非選択ビット線に共通の第２非選択電圧２ＶＷＥ／３を印加することにより、読み出し動作と消去動作の間を直接移行する場合でも、非選択ビット線の電圧変化はなく、非選択ワード線の電圧変化は第１非選択電圧ＶＷＥ／３に抑制される。これにより、各メモリ動作時に各ワード線と各ビット線を所定の電圧にするために、寄生容量の充放電に伴う過渡電流によって生じる消費電流を大幅に低減することが可能となる。
【００８８】
次に、本発明装置及び本発明方法の別の実施形態につき説明する。
【００８９】
〈１〉上記第１乃至第４実施形態では、ワード線を１本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を１本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路９は、ワード線デコーダ３側に接続する。
【００９０】
〈２〉上記第１乃至第４実施形態において、図８、図１５、図２２、或いは、図２９に示す電圧スイッチ回路８ｄ，８ｅ，８ｆ，８ｇは、書き込み、消去、読み出しの各動作の電圧を１つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧を個別に発生する回路を夫々備えても構わない。
【００９１】
以上、詳細に説明したように、本発明装置及び本発明方法によれば、メモリ動作間の移行時の電位変化を伴うワード線とビット線の数を削減し、各ワード線と各ビット線に繋がる寄生容量の充放電に起因する過渡電流を減少させることにより、１Ｒ型メモリセルを行方向及び列方向にマトリクス状に配列したメモリセルアレイを備える不揮発性半導体記憶装置の消費電流を削減することが可能となる。
【図面の簡単な説明】
【００９２】
【図１】１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図
【図２】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図３】１Ｒ型メモリセルで構成されたメモリセルアレイにおける読み出し動作時の各ワード線、各ビット線への電気的パルス印加手順の従来例を示すタイミング図
【図４】１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の他の構成例を示すブロック図
【図５】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例、及び、読み出し、書き込み、消去の各動作時に各ワード線、各ビット線に対する電気的パルス印加手順の従来例を模式的に示す回路図
【図６】１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の他の構成例を示すブロック図。
【図７】可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例、及び、読み出し、書き込み、消去の各動作時に各ワード線、各ビット線に対する電気的パルス印加手順の他の従来例を模式的に示す回路図
【図８】本発明に係る不揮発性半導体記憶装置の第１実施形態における全体の概略構成例を示すブロック図
【図９】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図１０】本発明に係る不揮発性半導体記憶装置の第１実施形態における書き込み動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図１１】本発明に係る不揮発性半導体記憶装置の第１実施形態における消去動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図１２】本発明に係る不揮発性半導体記憶装置の第１実施形態における消去動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図１３】本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図１４】本発明に係る不揮発性半導体記憶装置の第１実施形態における読み出し時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図１５】本発明に係る不揮発性半導体記憶装置の第２実施形態における全体の概略構成例を示すブロック図
【図１６】本発明に係る不揮発性半導体記憶装置の第２実施形態における書き込み動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図１７】本発明に係る不揮発性半導体記憶装置の第２実施形態における書き込み動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図１８】本発明に係る不揮発性半導体記憶装置の第２実施形態における消去動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図１９】本発明に係る不揮発性半導体記憶装置の第２実施形態における消去動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図２０】本発明に係る不揮発性半導体記憶装置の第２実施形態における読み出し動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図２１】本発明に係る不揮発性半導体記憶装置の第２実施形態における読み出し時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図２２】本発明に係る不揮発性半導体記憶装置の第３実施形態における全体の概略構成例を示すブロック図
【図２３】本発明に係る不揮発性半導体記憶装置の第３実施形態における書き込み動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図２４】本発明に係る不揮発性半導体記憶装置の第３実施形態における書き込み動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図２５】本発明に係る不揮発性半導体記憶装置の第３実施形態における消去動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図２６】本発明に係る不揮発性半導体記憶装置の第３実施形態における消去動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図２７】本発明に係る不揮発性半導体記憶装置の第３実施形態における読み出し動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図２８】本発明に係る不揮発性半導体記憶装置の第３実施形態における読み出し時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図２９】本発明に係る不揮発性半導体記憶装置の第４実施形態における全体の概略構成例を示すブロック図
【図３０】本発明に係る不揮発性半導体記憶装置の第４実施形態における書き込み動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図３１】本発明に係る不揮発性半導体記憶装置の第４実施形態における書き込み動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図３２】本発明に係る不揮発性半導体記憶装置の第４実施形態における消去動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図３３】本発明に係る不揮発性半導体記憶装置の第４実施形態における消去動作時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【図３４】本発明に係る不揮発性半導体記憶装置の第４実施形態における読み出し動作時の各ワード線、各ビット線に対する電気的パルス印加手順を示す回路図
【図３５】本発明に係る不揮発性半導体記憶装置の第４実施形態における読み出し時の各ワード線、各ビット線への電気的パルス印加手順を示すタイミング図
【符号の説明】
【００９３】
１：              メモリセルアレイ
２：              ビット線デコーダ
３：              ワード線デコーダ
４：              アドレス線
５：              データ線
６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ：  制御回路
７：              制御信号線
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ：  電圧スイッチ回路
９：              読み出し回路
１０：            メモリセル、可変抵抗素子
ＢＬ１〜ＢＬｍ：  ビット線（列選択線）
ＷＬ１〜ＷＬｎ：  ワード線（行選択線）
Ｖｃｃ：          電源電圧
Ｖｓｓ：          接地電圧
Ｖｐｐ：          書き込みまたは消去用の電圧
Ｖａ：            書き込み、消去、または、読み出し用の電圧
ＶＷＥ：            書き込み電圧、消去電圧
ＶＲ：              読み出し電圧
Ｖ１Ｒ，Ｖ２Ｒ，Ｖ３Ｒ：  第１読み出し電圧
Ｔｅ：            消去動作期間
Ｔｒ：            読み出し動作期間
Ｔｗ：            書き込み動作期間
【図１】
2006216109.tif 000003
【図２】
2006216109.tif 000004
【図３】
2006216109.tif 000005
【図４】
2006216109.tif 000006
【図５】
2006216109.tif 000007
【図６】
2006216109.tif 000008
【図７】
2006216109.tif 000009
【図８】
2006216109.tif 000010
【図９】
2006216109.tif 000011
【図１０】
2006216109.tif 000012
【図１１】
2006216109.tif 000013
【図１２】
2006216109.tif 000014
【図１３】
2006216109.tif 000015
【図１４】
2006216109.tif 000016
【図１５】
2006216109.tif 000017
【図１６】
2006216109.tif 000018
【図１７】
2006216109.tif 000019
【図１８】
2006216109.tif 000020
【図１９】
2006216109.tif 000021
【図２０】
2006216109.tif 000022
【図２１】
2006216109.tif 000023
【図２２】
2006216109.tif 000024
【図２３】
2006216109.tif 000025
【図２４】
2006216109.tif 000026
【図２５】
2006216109.tif 000027
【図２６】
2006216109.tif 000028
【図２７】
2006216109.tif 000029
【図２８】
2006216109.tif 000030
【図２９】
2006216109.tif 000031
【図３０】
2006216109.tif 000032
【図３１】
2006216109.tif 000033
【図３２】
2006216109.tif 000034
【図３３】
2006216109.tif 000035
【図３４】
2006216109.tif 000036
【図３５】
2006216109.tif 000037