(57)【要約】【課題】  マルチチップ化した半導体集積回路の機能向上、小型化、システム化を図るパッケージ構造を提供する。【解決手段】  表面と裏面にそれぞれ電極が配置されたインターポーザー基板と、表面に内部回路と接続した電極が形成された一つ以上のメモリチップを用意し、このメモリチップの裏面を基板の裏面に接合し、メモリチップを基板の裏面に封止して、カプセル化されたカプセル型半導体パッケージを構成する。一方、ロジックチップと、表面と裏面にそれぞれ電極を有し両電極の間に所望の内部接続がされた主基板とを用意する。そして、カプセル型半導体パッケージとロジックチップとを、主基板の上に積層し、カプセル型半導体パッケージのインターポーザー基板の裏面の電極とロジックチップの電極と主基板の表面上の電極との間に所望の接続を行い、これらを主基板に樹脂封止してシステムインパッケージ型半導体装置を構成する。【選択図】      図１
2006216911.tif 000002
【特許請求の範囲】
【請求項１】
表面に電極を有する少なくとも一つのメモリーチップを、互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両主面の電極の間に所望の内部接続がされたインターポーザー基板の前記第一主面の上に積層し、前記メモリーチップの電極を前記インターポーザー基板の第一主面上の電極に接続し、前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージと、
表面に電極を有するロジックチップと、  
互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両主面の電極の間に所望の内部接続がされた主基板とを備え、
前記カプセル型半導体パッケージと前記ロジックチップとを、前記主基板の第一主面の上に積層し、前記カプセル型半導体パッケージのインターポーザー基板の第二主面上の電極と前記ロジックチップの電極と前記主基板の第一主面上の電極との間に所望の接続を行い、かつ、前記カプセル型半導体パッケージ、前記ロジックチップおよび前記電極間接続を前記主基板の第一主面に樹脂封止したことを特徴とする半導体装置。    
【請求項２】
前記主基板の第一主面の上に前記カプセル型半導体パッケージを配置し、このカプセル型半導体パッケージの上に前記ロジックチップを配置した請求項１記載の半導体装置。
【請求項３】
前記主基板の第一主面の上に前記カプセル型半導体パッケージの前記封止樹脂を接合させて配置した請求項２記載の半導体装置。
【請求項４】
前記主基板の第一主面の上に前記カプセル型半導体パッケージのインターポーザー基板の第二主面を対向させて配置し、かつ前記インターポーザー基板の第二主面上の電極と前記主基板の第一主面上の電極とを接合させた請求項２記載の半導体装置。
【請求項５】
前記カプセル型半導体パッケージのインターポーザー基板が前記カプセル型半導体パッケージの封止樹脂より伸張した部分を有し、このインターポーザー基板の伸張部分の第一主面上に前記インターポーザー基板の第一主面の電極と内部接続された他の電極を配置し、この他の電極と前記ロジックチップの電極とを接続した請求項４記載の半導体装置。
【請求項６】
表面に電極を有する少なくとも一つのメモリーチップを、互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両主面の電極の間に所望の内部接続がされたインターポーザー基板の前記第一主面の上に積層し、前記メモリーチップの電極を前記インターポーザー基板の第一主面上の電極に接続し、前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージを少なくとも一つと、
リードフレームとを備え、
前記カプセル型半導体パッケージを、前記リードフレームの上に配置し、
前記カプセル型半導体パッケージの第二主面上の電極と前記リードフレームのリード端子との間に所望の接続を行い、かつ、前記カプセル型半導体パッケージと前記電極間接続とを前記リードフレームに樹脂封止したことを特徴とする半導体装置。
【請求項７】
表面に電極を有する少なくとも一つのメモリーチップを、互いに対向する第一主面および第二主面を有し、前記第一主面に第一電極およびこの第一電極と内部接続された第三電極と有し、前記第二主面に前記第一電極と所望の内部接続がされた第二電極を有するインターポーザー基板の前記第一主面の上に積層し、前記メモリーチップの電極と前記インターポーザー基板の第一電極とを接続し、前記第二電極を除いて前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージを少なくとも一つと、
リードフレームとを備え、
前記カプセル型半導体パッケージを、前記リードフレームの上に配置し、
前記カプセル型半導体パッケージの第二電極と前記リードフレームのリード端子との間、及び、前記カプセル型半導体パッケージの第三電極と前記リードフレームのリード端子との間に所望の接続を行い、前記カプセル型半導体パッケージと前記電極間接続とを前記リードフレームに樹脂封止したことを特徴とする半導体装置。
【請求項８】
表面に電極を有する少なくとも一つのメモリーチップを、互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両電極が内部接続されたインターポーザー基板の前記第一主面の上に積層し、前記メモリーチップの電極を前記インターポーザー基板の第一主面上の電極に接続し、前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したことを特徴とするカプセル型半導体パッケージ。
【請求項９】
互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両電極が内部接続されたインターポーザー基板の前記第一主面の上に、表面に電極を有する不揮発性半導体メモリーチップを接合し、表面に電極を有する揮発性半導体メモリーチップを前記不揮発性半導体メモリーチップの上に接合し、前記両メモリーチップの電極を前記インターポーザー基板の第一主面上の電極に接続し、前記両メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージ。
【請求項１０】
表面に電極を有する少なくとも一つのメモリーチップを、第一主面に第一電極およびこの第一電極と内部接続された第三電極とを有し、第二主面に前記第一電極と内部接続された第二電極を有するインターポーザー基板の前記第一主面の上に接合し、前記メモリーチップの電極と前記インターポーザー基板の第一電極とを接続し、前記第三電極を除いて前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージ。
【請求項１１】
前記少なくとも一つのメモリーチップが、不揮発性半導体メモリーチップの上に揮発性半導体メモリーチップが積層されてなる請求項８，１０記載のカプセル型半導体パッケージ。
【請求項１２】
前記不揮発性半導体メモリーチップがフラッシュメモリチップで、前記揮発性半導体メモリーチップがDRAMチップである請求項９，１１記載のカプセル型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はカプセル化された半導体パッケージを組み込んだシステムインパッケージ型半導体装置に関するものである。
【背景技術】
【０００２】
現在用いられている半導体デバイスの機能向上、小型化、システム化は、複数のＩＣチップを直接、垂直方向に積み重ね、インターポーザー基板に直接ワイヤボンディングするマルチチップパッケージがメモリ品種を中心に用いられている。（例えば、特許文献１、２参照）。
【０００３】
【特許文献１】特開２００２−２３１８８５号公報
【特許文献２】特開２００２−２１７３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のような従来の方式は、複数チップを組み立て完成後に電気検査を行なうため、不良品の発生ロスが多く、製造コストダウンが難しい。また、ワイヤリングの内部引き回しの自由度が低いので、多層構造インターポーザー基板が必要となり、基板コストのアップ、パッケージの嵩高化など大型化する課題がある。
【課題を解決するための手段】
【０００５】
この発明はこのような従来の課題を解決するためになされたもので、予め検査されカプセル化された半導体パッケージを用い、これを例えば他の高機能の半導体チップと組みあわせることにより、半導体集積回路装置の機能向上、小型化、システム化を図るパッケージ構造を提供しようとするものである。
【０００６】
上記のような課題を解決するため、本発明では予めカプセル化された半導体パッケージを他の機能を有する他の半導体チップなどと組み合わせてマルチチップ化したシステム化半導体装置を提供するものである。
【０００７】
すなわち、この発明の半導体装置は、
表面に電極を有する少なくとも一つのメモリーチップを、互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両主面の電極の間に所望の内部接続がされたインターポーザー基板の前記第一主面の上に積層し、前記メモリーチップの電極を前記インターポーザー基板の第一主面上の電極に接続し、前記メモリーチップおよび前記電極間接続を前記インターポーザー基板の前記第一主面に樹脂封止したカプセル型半導体パッケージと、
表面に電極を有するロジックチップと、  
互いに対向する第一主面および第二主面にそれぞれ電極を有し前記両主面の電極の間に所望の内部接続がされた主基板とを備え、
前記カプセル型半導体パッケージと前記ロジックチップとを、前記主基板の第一主面の上に積層し、前記カプセル型半導体パッケージのインターポーザー基板の第二主面上の電極と前記ロジックチップの電極と前記主基板の第一主面上の電極との間に所望の接続を行い、かつ、前記カプセル型半導体パッケージ、前記ロジックチップおよび前記電極間接続を前記主基板の第一主面に樹脂封止したものである。    
本発明のその他の特徴あるいは変形は、以下に詳細に説明する。
【発明の効果】
【０００８】
本発明によれば、メモリチップを収納し、予め検査されカプセル化されたカプセル型半導体パッケージを、機能しているロジックチップなど他の半導体チップに接続することで、機能の違うチップを組み合わせて動作させることができ、システム化が容易に図れる。
【０００９】
また、予め検査されカプセル化されたカプセル型半導体パッケージを使用することで、これと組み合わせる他の半導体チップが良品にも拘わらず使えないというような、つれ不良をなくすことができる。したがって、検査負荷を最小とし、製造ロスを防止することができる。
【００１０】
また、ベアチップでなく、カプセル型半導体パッケージを用いるので、外部引き出し、テスト、ハンドリングが容易になり、良品選別も容易になる。
【発明を実施するための最良の形態】
【００１１】
以下にこの発明の実施の形態について図面を参照して詳細に説明する。なお、各図で同一または相当する部分には同一符号を付して場合により説明を簡略ないし省略する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１によるシステムインパッケージ型半導体装置のシステム構成例を示す図である。図１に示すシステムインパッケージ型半導体装置20では、メモリチップ２Ａ，２Ｂおよびロジックチップ２Ｃを有している。このように、この実施の形態では、ロジックチップとメモリチップを有するシステムインパッケージ型半導体装置を、予めカプセル化されたメモリチップを収納したカプセル型半導体パッケージを組み込んで構成する例について開示する。
【００１３】
メモリチップとしては、ＤＲＡＭが形成されたメモリチップ２Ａとフラッシュメモリなどの不揮発性メモリが形成されたメモリチップ２Ｂを有する場合について説明するが、メモリチップの数や種類については、この例に限られるものではない。
【００１４】
ロジックチップの主な役割としては、例えばＭＰＵ（Micro Processing Unit）を用いて行うデジタル信号の演算処理や、システムの外部に設けられた外部ＬＳＩ（２Ｄ）とシステムの内部に設けられたメモリチップ２Ａ、２Ｂとの間を仲介してデータの入出力を行うために、外部インターフェース用の論理アドレス（外部アドレス）をフラッシュメモリまたはＤＲＡＭの物理アドレスに変換する作業などがあるが、これらに限られるものではない。
【００１５】
フラッシュメモリの主な役割としては、不揮発メモリである特性を生かし、画像データ、音声データなどの外部データの格納および読み出し、書き込みなどがあるが、これらに限られるものではない。不揮発メモリチップとしては、フラッシュメモリに限ることなく、例えば強誘電体メモリ、磁性体メモリ、相変化メモリなどが適宜選択可能である。また、不揮発メモリチップには、大容量の不揮発メモリが集積されており、例えば、ロジックチップ上に形成されている不揮発メモリに比較して、不揮発メモリチップのメモリ容量は大きくなっている。
【００１６】
ＤＲＡＭの主な役割は、ランダムアクセス性、短アクセス時間という特性を生かし、ロジックチップで使用するプログラムあるいはデータを一時的に保存するキャッシュメモリとしての役割などがあるが、これらに限られるものではない。キャッシュメモリチップとしては、ＤＲＡＭに限ることなく、例えばＳＲＡＭ、疑似ＳＲＡＭなどが適宜採用可能である。キャッシュメモリチップとしては、短アクセス時間の物が好ましく、例えば、前述の不揮発メモリチップに比較して、アクセス時間の短い物が好ましい。また、キャッシュメモリチップには、大容量のキャッシュメモリが集積されており、例えば、ロジックチップ上に形成されているキャッシュメモリと比較して、キャッシュメモリチップのメモリ容量は大きくなっている。
【００１７】
ＤＲＡＭやフラッシュメモリといったメモリセルを主要な構成要素とするメモリチップについては、ロジック回路を主要な構成要素とするロジックチップに比較して、歩留まりが低くなりがちであるという傾向がある。これは、メモリチップでは、一つ一つのメモリセルが、それぞれ情報を記憶する素子として独立して動作する。従って、それぞれのセルが、高い信頼性で情報を保持するために、要求される性能を満足する必要がある。例えば、ＤＲＡＭにおいて、ソース／ドレイン間リーク電流の増大によるリフレッシュ特性の劣化や、フラッシュメモリにおいて、トンネル酸化膜へのキャリアトラップに起因したリーク電流で書き込みデータの保持特性が劣化するといった問題があるが、それぞれのメモリセルが、このような問題を解消しなければ、メモリの中に保持する情報の信頼性を確保できない。メモリチップには、非常に多くのメモリセルが高い集積度で形成されており、全てのメモリセルにおいて情報保持の信頼性を確保するためには、加速試験であるバーンイン試験や、高温／低温テスト工程を経て、ようやく良品として出荷されるものであり、自ずと、こうしたテスト、選別工程によって不良品と判定される割合も増えるものである。
【００１８】
これに比較して、ロジックチップは、最も単純な場合は、ＤＲＡＭ用の容量素子や、フラッシュメモリ用のフローティングゲート、コントロールゲートの積層構造といった複雑なデバイス構造を持たずに、比較的単純なＣＭＯＳ構造と配線構造によって構成される。また、主要な構成要素である演算回路部、すなわちＭｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ においては、演算回路全体として要求される性能を満たしていることで、機能を満足する。従って、メモリチップのように、選別の過程で、個々の素子の電気特性を、経時的な変化を含めて検査するといったことは少ないものである。また、例外的に、フラッシュメモリなどの、メモリセルを内部に持っているロジックチップもあるが、その主な役割はロジックチップを動作させるためのプログラムの格納などである。従って、外部データの格納、書き換えを主な役割とする単体のメモリチップと比較して、集積されるメモリ容量も小さく、また、実使用上の書き換え回数も少ないものであるので、選別条件の相違も含めて、ロジックチップが選別工程で不良品と判定される割合は、メモリチップのそれと比較して少ないものである。
【００１９】
図２は、本実施の形態における完成したシステムインパッケージ型半導体装置の断面図である。本実施の形態のシステムインパッケージ型半導体装置20においては、主基板21の上にカプセル型半導体パッケージ10が搭載されている。カプセル型半導体パッケージ10は、具体的には、そのインターポーザー基板11裏面に形成された電極13を上向きにして、主基板21の上に搭載されている。カプセル型半導体パッケージ10の内部には、フラッシュメモリチップ15aとＤＲＡＭチップ15bが積層して収納されている。
【００２０】
ここで、カプセル型半導体パッケージ10について説明する。
カプセル型半導体パッケージ10において、インターポーザー基板11（以下、場合により単に基板と称する。）の第二主面としての裏面には、複数の外部接続用の電極13が配置され、第二主面に対向する第一主面としての表面には複数の内部接続用の電極14が形成されている。内部接続用の電極14は所望の外部接続用の電極13と内部接続されている。
基板11の表面側にはフラッシュメモリチップ15aがその裏面側を対向させるように配置されており、フラッシュメモリチップ15aの表面にはその内部回路と接続された複数の表面電極16aが形成されている。基板11とフラッシュメモリチップ15aとは接着層で接着してもよい。フラッシュメモリチップ15aの表面電極16aはボンディングワイヤ17aにより基板11の所望の内部接続用電極14と接続されている。
このフラッシュメモリチップ15aの表面にＤＲＡＭチップ15bがその裏面側を対向させるように積層され、ＤＲＡＭチップ15bの表面には複数の内部接続用の電極16bが形成されている。フラッシュメモリチップ15aとＤＲＡＭチップ15bとは接着層で接着してもよい。ＤＲＡＭチップ15bの表面電極16bはボンディングワイヤ17bにより基板11の所望の内部接続用電極14と接続されている。
そして、カプセル封止部材18により、フラッシュメモリチップ15aとＤＲＡＭチップ15bとボンディングワイヤ17a,17bとが基板11の裏面側に封止されている。
ここでそれぞれ電極と称したものは、通常はワイヤリング用パッドないしボンディングパッドとして導電性薄膜で形成されているものである。また、封止部材と称したものは、通常は封止用の樹脂である。
【００２１】
以上のように、フラッシュメモリチップ15aとＤＲＡＭチップ15bの表面電極16a,16bと基板11の内部接続用電極14との間にボンディングワイヤ17a,17bにより所望の接続がされているので、外部から基板11の外部接続電極13を介してフラッシュメモリチップ15aとＤＲＡＭチップ15bに所定の動作をさせることができる。
【００２２】
カプセル型半導体パッケージ10は、上記のように基板11にメモリチップ15a,15bを搭載し樹脂封止してカプセル化したもので、基板11の大きさをメモリチップ15a,15bの大きさ程度に小さくし、カプセル封止樹脂18を基板11と同じ大きさで出来るだけ薄く形成し、全体としてＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）サイズに近く形成したものである。本願発明者らはこれをチップカプセルあるいはチップサイズカプセルと称している。
【００２３】
次に、インターポーザー基板11の裏面上には、ロジックチップ24が、その主面および主面上の電極25を上向きにして搭載されている。ロジックチップ24の電極25と主基板21上の裏面側の電極22とが、ボンディングワイヤ27ａを介して接続されている。また、ロジックチップ24の電極25とインターポーザー基板11裏面の電極13とが、ボンディングワイヤ27ｂを介して接続されている。さらに、インターポーザー基板11裏面の電極13と、主基板21上の電極22がボンディングワイヤ27bを介して接続されている。なお、主基板21の表面側には外部接続用の電極23が形成され、裏面側の電極22との間に所望の内部接続が施されている。
【００２４】
インターポーザー基板11裏面の電極13と、主基板21上の電極22を接続するボンディングワイヤ27ｃは、例えば、カプセル内部のメモリチップに電源電位を供給する電極に接続されている。
ロジックチップ24の電極25と、主基板21上の電極22を接続するボンディングワイヤ27aは、例えば、ロジックチップ24の外部インタフェース用電極や、電源電位を供給する電極に接続されている。ロジックチップ24の電極25と、インターポーザー基板11裏面の電極13を接続するボンディングワイヤ27ｂは、例えば、ロジックチップ24のメモリインタフェース用電極に接続されている。
【００２５】
本実施の形態においては、ロジックチップ24の電極25と、インターポーザー基板11裏面の電極13を、ボンディングワイヤ27bを用いて直接接続したため、メモリバスを形成する配線のインダクタンスを小さくすることができ、ロジックチップ24とキャッシュメモリチップの間の高速なデータ入出力に有利である。また、インターポーザー基板11の配線を用いることによって、各メモリチップ15a,15bの対応するデータ配線同士、およびアドレス配線同士を、共通配線と接続し、かつ、ロジックチップ24のデータ用電極に対応する箇所の基板電極に接続するように、配線をレイアウトすることが容易となる効果もある。
【００２６】
また、インターポーザー基板11上に形成されるカプセル用封止樹脂18は、主に後述するカプセル型半導体パッケージ10のバーンインおよびテスト工程でメモリチップ15a,15bと、それに接続するボンディングワイヤ27a-27cを保護するために形成される。主基板21上に形成されるパッケージ用封止樹脂28は、システムインパッケージ型半導体装置20を製品として実動作させる際の、外部環境から内部を保護するために形成される。このように、カプセル用封止樹脂18とパッケージ用封止樹脂28との役割の違いに着目すると、パッケージ用封止樹脂28の方が晒される環境は過酷であり、パッケージ用封止樹脂28に要求される内部保護性能は高くなる。従って、本実施の形態においては、パッケージ用封止樹脂28の、ワイヤループ上に形成される樹脂の厚さ（Ｂ）は、カプセル用封止樹脂18のワイヤループ上に形成される樹脂の厚さ（Ａ）に比較して、厚く形成するのが好ましい。例えば、本実施の形態においては、パッケージ用封止樹脂28のワイヤループ上に形成される樹脂の厚さ（Ｂ）は１００μｍであり、カプセル用封止樹脂18のワイヤループ上に形成される樹脂の厚さ（Ｂ）は５０μｍである。
【００２７】
また、カプセル用封止樹脂18と、パッケージ用封止樹脂28との関係としては、カプセル用封止樹脂18の熱膨張係数を、パッケージ用封止樹脂28の熱膨張係数と同じまたはより小さくすることにより、熱サイクル時などにおけるパッケージ用封止樹脂28のひび割れを良好に防げるため好ましい。
【００２８】
実施の形態２．
次に、本発明によるシステムインパッケージ型半導体装置の製造方法について説明する。図３〜図１２は、その製造工程の各段階を説明するための断面図である。
本実施の形態においては、複数のカプセル型半導体パッケージを形成する領域を持つ、マルチ配線基板を用いて製造する工程について開示する。
【００２９】
図３を参照して、フラッシュメモリチップ15aおよびＤＲＡＭチップ15bを、接着剤を介してインターポーザー基板11上に接着、固定する。インターポーザー基板11は、その裏面（第二主面、図示矢印Ｒ）に電極13を、その表面（第一主面、図示矢印Ｆ）に電極14を有しており、その相互間に所望の基板内接続が施されている。
【００３０】
図４、図５を参照して、メモリチップ15a,15bをボンディングワイヤによって、インターポーザー基板11上の電極14と電気的に接続する。具体的には、フラッシュメモリチップ15aの電極16aとインターポーザー基板11の電極14とをボンディングワイヤ17aで接続し、ＤＲＡＭチップ15bの電極16bとインターポーザー基板11の電極14とをボンディングワイヤ17bで接続する。
フラッシュメモリチップ15aの上に積層されたＤＲＡＭチップ15bに対しては、インターポーザー基板11の電極14にファーストボンディングをし、チップ電極16b上にセカンドボンディングをする逆ボンディング法を適用することにより、ＤＲＡＭチップ15b上に形成されるボンディングワイヤ17bのループ高さを低減できる。これは、カプセル型半導体パッケージ10全体の厚さを小さくする上で好ましい。
【００３１】
図面においては、簡略化のため、ボンディングワイヤや、それぞれのチップ上に形成された電極の数は少なく描かれているが、例えば、本実施の形態においては、フラッシュメモリチップ15aは、１６個のデータピン、２０個のアドレスピン、１０個のコマンドピン、２個の電源電位（Ｖｃｃ）、２個の接地電位（ＧＮＤ）などがある。また、ＤＲＡＭチップ15bは、３２個のデータピン、１４個のアドレスピン、８個のコマンドピン、８個の電源電位（Ｖｄｄ，ＶｄｄＱ）、８個の接地電位（ＧＮＤ）などがある。
【００３２】
また、本実施の形態においては、フラッシュメモリチップ15aのデータピンと、ＤＲＡＭチップ15bのデータピンのうちいくつかは、インターポーザー基板11に形成された配線によって共通化されており、インターポーザー基板11裏面の共通電極と接続されている。同様に、フラッシュメモリチップ15aのアドレスピンと、ＤＲＡＭチップ15bのアドレスピンも共通したバスに接続するために、インターポーザー基板11の配線によって、共通電極に接続されている。実施の形態としては、これに限ることなく、例えば、フラッシュメモリのアドレス情報が、シリアル転送であるなどの場合には、ＤＲＡＭのアドレスバスと共通化せずに、別の電極として設けることももちろん可能である。
【００３３】
図６を参照して、ボンディングワイヤによる接続工程完了後、カプセル用封止樹脂18によって封止する。
【００３４】
図７を参照して、封止完了後、バーンイン工程および、電気特性検査試験を行う。バーンイン工程は、温度サイクルを印加しながら、内部の回路を動作させ、メモリチップの初期不良の発生を加速させることで、出荷後の初期不良の発生を防ぐものである。
本実施の形態においては、例えばそれぞれのメモリチップの内部回路を動作させながら、−３０℃から１３０℃の温度サイクルを繰り返しかけることで、加速試験をする。
また、本実施の形態においては、バーンイン時に、フラッシュメモリチップおよびＤＲＡＭチップを同時に動作させ、かつ温度サイクルを印加させることで、一つのカプセル内に集積された複数種類のメモリチップを、一つのバーンイン装置内で同時にバーンイン工程にかけることができる。このように、複数種類のメモリチップを、並行してバーンインすることにより、半導体装置の製造工程における生産性を向上することができる。
【００３５】
バーンイン工程終了後、電気特性試験を経て、カプセル化された半導体装置の良品／不良品の判定が完了する。
また、バーンインテスト装置を使用する事により、バーンインと並行して、あるいは、バーンイン終了後に、同じ装置内で電気特性試験を行うことももちろん可能である。
バーンイン工程および電気特性試験工程においては、複数個取りの基板上に連続して形成された、個片化工程前の状態で行うことにより、生産性をより向上させる事ができる。
【００３６】
図８を参照して、インターポーザー基板11の裏面にテスト用端子12を設けることも可能である。テスト用端子12は、テスト工程（電気特性検査工程）において、テストモードにするための命令や、バーンイン工程において、バーンインモードにするための命令など、テスト、あるいはバーンインにおいてのみ使用される端子への信号（テスト信号、バーンイン信号）を入力するために用いられる。
【００３７】
メモリチップ15a,15bの電極16a,16bと基板11の内部接続用の電極14との間にボンディングワイヤ17a,17bにより所望の接続がされ、さらに、基板11の電極14とテスト用端子12との間の所望に内部接続がされているので、外部から基板11のテスト用端子12を介してメモリチップ15a,15bの所定の動作をテストすることができる。
【００３８】
図９を参照して、バーンインおよび電気特性試験完了後、ダイシングブレードにより、カプセル用封止樹脂18とインターポーザー基板11を切断することで、個片化され、カプセル化されたカプセル型半導体パッケージ10が完成する。
このように、本実施の形態のカプセル型半導体パッケージ10は、インターポーザー基板11の裏面に、フラッシュメモリチップ15aなどの不揮発性半導体メモリーチップを接合し、この不揮発性半導体メモリーチップの上にＤＲＡＭチップ15bなどの揮発性半導体メモリーチップを接合し、両メモリーチップの電極16a,16bをインターポーザー基板11の裏面の電極14に接続し、両メモリーチップおよびボンディングワイヤをインターポーザー基板に樹脂封止して構成している。また、封止樹脂18は面積的には基板11と同寸法で、高さ方向には積層チップ15a,15bの高さよりわずかに高いが、できるだけ小型に成型されている。全体としてはチップサイズに近く成型されている。
【００３９】
次に、図１０を参照して、主基板21の表面上に、カプセル型半導体パッケージ10のカプセル封止樹脂18を向けて接着剤により接着し、このカプセル型半導体パッケージ10のインターポーザー基板11の裏面にロジックチップ24を接着剤により接着、固定する。本実施の形態においては、メモリチップ15a,15bが大容量であり、チップサイズがロジックチップ24より大きく、インターポーザー基板11の大きさがロジックチップ24より大きいため、ロジックチップ24はインターポーザー基板11の裏面上に積層するのが好ましい。なお、主基板21は、第一主面としての表面（図示矢印Ｆ）に電極22を、第二主面としての裏面（図示矢印Ｒ）に電極23を有しており、その相互間に所望の基板内接続が施されている。
【００４０】
図１１、図１２を参照して、ロジックチップ24の電極25と主基板21上の電極22をボンディングワイヤ27aを介して接続し、ロジックチップ24の電極25とインターポーザー基板11裏面の電極13間をボンディングワイヤ27bを介して接続する。さらにインターポーザー基板11裏面の電極13と主基板21上の電極22をボンディングワイヤ27cを介して接続する。
図面の簡略化のため、ピン数やワイヤの数については、省略して描かれているが、本実施の形態においては、例えば、ロジックチップ24とカプセル基板11裏面上の電極13を接続し、メモリインタフェースを構成する３２本のデータ用ワイヤ、２０本のアドレス用ワイヤや、ロジックチップ24と主基板21上の電極22を接続し、外部インタフェースを構成する２５０本の外部インタフェース用ワイヤなどを含む。ワイヤの種類や本数については、これに限るものではない。
【００４１】
図２に戻って、ワイヤボンディング完了後、パッケージ用封止樹脂28によって、カプセル型半導体パッケージ10、ロジックチップ24及びボンディングワイヤ27a-27cを主基板21に封止する。パッケージ用封止樹脂28については、前述のように、カプセル用封止樹脂18に比べて厚く形成するのが好ましく、また、カプセル用封止樹脂18と同じかそれよりも大きな熱膨張係数を持つ材料を選択するのが好ましい。
【００４２】
封止工程完了後、電気特性試験、および個片化工程を経て、システムインパッケージ型半導体装置が完成する。前述のように、ロジックチップについては、メモリチップと比較して歩留まりが高いため、ベアチップの状態で、カプセル型半導体パッケージ10に積層して製造しても、システムインパッケージ型半導体装置全体の歩留まりに対する影響は比較的小さい。また、ロジックチップ24をカプセル化する場合に比較して、製造コストを低く抑えることができるため好ましい。
【００４３】
実施の形態３．
図１３は、本発明の他の実施の形態におけるシステムインパッケージ型半導体装置の完成断面図である。本実施の形態において、前述の実施の形態との主要な相違点は、カプセル型半導体パッケージ10の搭載の向きと、主基板21との接続形態であり、その他の共通する部分や、製造工程について共通する部分の記載などは省略する。
本実施の形態においては、カプセル型半導体パッケージ10は下向きにして、インターポーザー基板11裏面に形成された電極13と、主基板21上に形成された電極22とを向かい合わせるように、主基板21の上に搭載されている。インターポーザー基板11の電極13と、主基板21の電極22の間は、例えば、半田を介して接続されている。
本実施の形態においては、カプセル型半導体パッケージ10の下の領域で、カプセル型半導体パッケージ10と、主基板21との接続が形成されているため、パッケージ用封止樹脂28内に形成されるボンディングワイヤの数が低減され、ロジックチップ24と主基板21上の電極とを接続するワイヤループの平面的な広がりを小さくすることができるので、半導体装置をより小型化することが容易となる。
【００４４】
実施の形態４．
図１４は、本発明の他の実施の形態におけるシステムインパッケージ型半導体装置の断面図である。
この実施の形態のカプセル型半導体パッケージ10では、インターポーザー基板11の表面にカプセル封止樹脂で封止される電極14（第一電極）と、カプセル封止樹脂で封止されない電極14B（第三電極）とを有し、裏面には電極13（第二電極）を有している。言い換えれば、この実施の形態におけるインターポーザー基板11は、前述の実施の形態におけるインターポーザー基板11の端部がカプセル用封止樹脂18より外側に伸張するように形成され、この伸張部分の表面に電極14Bが設けられている。そして、この電極14Bは他の表面電極14あるいは裏面電極13と基板11内部で所望の接続が施されている。
そして、この実施の形態のシステムインパッケージ型半導体装置２０では、ロジック24の電極25とインターポーザー基板11の表面の電極14Bとがボンディングワイヤ27dを介して接続されている。
このように、この実施の形態では、基板11の上面の、カプセル用封止樹脂18から露出する領域に、更に外部電極となる電極14Bを設けている。こうすることで、メモリインタフェースを構成するボンディングワイヤを、カプセル基板11に接続することが可能となる。
【００４５】
実施の形態５．
図１５は、本発明の他の実施の形態におけるパッケージ型半導体装置の断面図である。
前記実施の形態に開示されるカプセル型半導体パッケージは、主基板21を有する半導体装置に限らず、図１５に示すように、リードフレーム31に接続する半導体装置に適用することも可能である。
図１５に示すパッケージ型半導体装置30の例では、インターポーザー基板（カプセル基板）11の表裏に電極14B,13を有することによって、一方のカプセル型半導体パッケージ10の基板11の表面電極14をボンディングワイヤ37aを介してリードフレーム31のリード端子32に接続し、他方のカプセル型半導体パッケージ10の基板11の裏面電極13をボンディングワイヤ37bを介してリードフレーム31のリード端子32に接続している。そして、二つのカプセル型半導体パッケージ10とボンディングワイヤ37a,37bを封止樹脂38によりリードフレーム31に封止している。
【００４６】
このように、メモリの大容量化のために、リードフレーム31の両面にカプセル型半導体パッケージ10を搭載する場合に、共通配線同士、例えば対応するデータピン同士やアドレスピン同士を、それぞれ対応するリードの位置に引き回すのが容易になるという効果がある。
また、カプセル型半導体パッケージ10の基板11の裏面に配置する電極13については、カプセル用封止樹脂18を形成する領域に配置するのがより好ましい。なぜなら、ワイヤボンディングをする際に、カプセル用封止樹脂18が形成されている領域に、裏面の電極13が配置されることにより、裏面の電極の剛性を確保することができ、ワイヤと電極の接合をより確実に行うことができるからである。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１における半導体装置のシステム構成を示す図。
【図２】この発明の実施の形態１における半導体装置の構造を示す断面図。
【図３】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図４】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図５】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図６】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図７】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図８】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図９】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図１０】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図１１】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図１２】この発明の実施の形態２における半導体装置の製造工程を示す断面図。
【図１３】この発明の実施の形態３における半導体装置の構造を示す断面図。
【図１４】この発明の実施の形態４における半導体装置の構造を示す断面図。
【図１５】この発明の実施の形態５における半導体装置の構造を示す断面図。
【符号の説明】
【００４８】
２Ａ  メモリチップ、
２Ｂ  メモリチップ、
２Ｃ  ロジックチップ、
１０  カプセル型半導体パッケージ、
１１  インターポーザー基板、
１２  テスト用端子、
１３，１４，１４Ｂ  電極、
１５ａ  フラッシュメモリチップ、
１５ｂ  ＤＲＡＭチップ
１６ａ，１６ｂ  電極、
１７ａ，１７ｂ  ボンディングワイヤ、
１８  カプセル用封止樹脂、
２０  システムインパッケージ型半導体装置、
２１  主基板、
２２，２３  電極、
２４  ロジックチップ、
２５  電極、
２７ａ，２７ｂ，２７ｃ  ボンディングワイヤ、
２８  パッケージ用封止樹脂、
３１  リードフレーム、
３７ａ，３７ｂ  ボンディングワイヤ、
３８  封止樹脂。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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