(57)【要約】【課題】  従来は、一方のクロックをインバータにより極性反転して他方のクロックを生成して２相のクロックを得るようにしているため、２相のクロックが両方共にハイレベルである期間が存在することがあり、誤動作する可能性がある。【解決手段】  ２相のクロックＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２で動作するシフトレジスタの初段のフリップフロップＦ１１のデータ入力端子に、設定データＤ［１］〜Ｄ［Ｎ］のうちの奇数番目のデータをシリアルに入力し、シフトさせて格納する。その後、別のクロックである設定信号ＳＥＲＥＮをハイレベルにして奇数番目のデータをフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]に転送して格納する。続いて、偶数番目のデータをシフトレジスタに入力して格納した後、ＳＥＲＥＮをローレベルにして偶数番目のデータをフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎに転送して格納する。【選択図】            図１
2006216197.tif 000002
【特許請求の範囲】
【請求項１】
複数個の第１のフリップフロップが縦続接続されたシフトレジスタと、
前記シフトレジスタを構成する前記複数個の第１のフリップフロップのうち、奇数番目の前記第１のフリップフロップのクロック入力端子に第１のクロックを印加し、偶数番目の前記第１のフリップフロップのクロック入力端子に前記第１のクロックと逆位相の第２のクロックを印加するクロック印加手段と、
前記奇数番目の第１のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち上がりエッジ又は立ち下がりエッジで入力データをラッチするハイアクティブ又はローアクティブの全部で複数個の第２のフリップフロップと、
前記偶数番目の第２のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち下がりエッジ又は立ち上がりエッジで入力データをラッチする、前記第２のフリップフロップとは構成が異なる全部で複数個の第３のフリップフロップと、
複数のデータからなる設定データのうち、奇数番目のデータからなる第１のデータ群と偶数番目のデータからなる第２のデータ群の一方を、前記第１及び第２のクロックが印加されている前記シフトレジスタにシリアルに印加してすべて格納した後、前記複数個の第２のフリップフロップのクロック入力端子に第１の論理値の設定信号を印加して該複数個の第２のフリップフロップに前記シフトレジスタに格納されているデータを転送して記憶させる第１の転送手段と、
前記第１及び第２のデータ群の他方を、前記第１及び第２のクロックが印加されている前記シフトレジスタにシリアルに印加してすべて格納した後、前記複数個の第３のフリップフロップのクロック入力端子に第２の論理値の設定信号を印加して該複数個の第３のフリップフロップに前記シフトレジスタに格納されているデータを転送して記憶させる第２の転送手段と
を有し、前記複数個の第２及び第３のフリップフロップの各出力データを被設定回路へ供給することを特徴とするシリアルモード設定回路。
【請求項２】
一方がクロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成で、他方がクロックの立ち下がりエッジで入力データをラッチするローアクティブの構成である第１及び第２のフリップフロップが交互に縦続接続された、全部で複数個の前記第１及び第２のフリップフロップからなる構成のシフトレジスタと、
前記第１のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち上がりエッジ又は立ち下がりエッジで入力データをラッチする複数個の第３のフリップフロップと、
前記第２のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち下がりエッジ又は立ち上がりエッジで入力データをラッチする、前記第３のフリップフロップとは構成が異なる複数個の第４のフリップフロップと、
複数のデータからなる設定データのうち、奇数番目のデータからなる第１のデータ群と偶数番目のデータからなる第２のデータ群の一方を、単一のクロックが印加されている前記シフトレジスタにシリアルに印加してすべて格納した後、前記複数個の第３のフリップフロップのクロック入力端子に第１の論理値の設定信号を印加して該複数個の第３のフリップフロップに前記シフトレジスタに格納されているデータを転送して記憶させる第１の転送手段と、
前記第１及び第２のデータ群の他方を、前記単一のクロックが印加されている前記シフトレジスタにシリアルに印加してすべて格納した後、前記複数個の第４のフリップフロップのクロック入力端子に第２の論理値の設定信号を印加して該複数個の第４のフリップフロップに前記シフトレジスタに格納されているデータを転送して記憶させる第２の転送手段と
を有し、前記複数個の第３及び第４のフリップフロップの各出力データを被設定回路へ供給することを特徴とするシリアルモード設定回路。
【請求項３】
一方がクロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成で、他方がクロックの立ち下がりエッジで入力データをラッチするローアクティブの構成である第１及び第２のフリップフロップが交互に縦続接続された、全部で複数個の前記第１及び第２のフリップフロップからなる構成のシフトレジスタと、
前記第２のフリップフロップの出力端子がデータ入力端子に接続された、同一構成の複数個の第３のフリップフロップと、
複数のデータからなる設定データを、単一のクロックが印加されている前記シフトレジスタにシリアルに印加して、隣接する前記第１のフリップフロップと前記第２のフリップフロップにそれぞれ同一のデータを格納し、かつ、前記シフトレジスタ全体ですべての前記設定データを格納した後、前記複数個の第３のフリップフロップのクロック入力端子に設定信号を印加して該複数個の第３のフリップフロップに前記第２のフリップフロップに格納されているデータを転送して記憶させる転送手段と
を有し、前記複数個の第３のフリップフロップの各出力データを被設定回路へ供給することを特徴とするシリアルモード設定回路。
【請求項４】
複数個の第１のフリップフロップが縦続接続されたシフトレジスタと、
前記シフトレジスタを構成する前記複数個の第１のフリップフロップのうち、奇数番目の前記第１のフリップフロップのクロック入力端子に第１のクロックを印加し、偶数番目の前記第１のフリップフロップのクロック入力端子に前記第１のクロックと逆位相の第２のクロックを印加するクロック印加手段と、
前記シフトレジスタを構成する前記複数個の第１のフリップフロップのうち、偶数番目の前記第１のフリップフロップの出力端子がデータ入力端子に接続された、同一構成の複数個の第２のフリップフロップと、
複数のデータからなる設定データを、前記第１及び第２のクロックが印加されている前記シフトレジスタにシリアルに印加して、隣接する奇数番目の前記第１のフリップフロップと偶数番目の前記第１のフリップフロップにそれぞれ同一のデータを格納し、かつ、前記シフトレジスタ全体ですべての前記設定データを格納した後、前記複数個の第２のフリップフロップのクロック入力端子に設定信号を印加して該複数個の第２のフリップフロップに偶数番目の前記第１のフリップフロップに格納されているデータを転送して記憶させる転送手段と
を有し、前記複数個の第２のフリップフロップの各出力データを被設定回路へ供給することを特徴とするシリアルモード設定回路。
【請求項５】
前記第１のクロックと前記第２のクロックの遅延差に前記第１及び第２のクロックのスキューの２倍の値と前記第１及び第２のフリップフロップのセットアップ時間を加算した時間が遅延最大時間よりも大で、かつ、前記第１及び第２のクロックのスキューの２倍の値と前記第１及び第２のフリップフロップのホールド時間を加算した時間から前記第１のクロックと前記第２のクロックの遅延差を差し引いた時間が遅延最小時間よりも小である条件を満足するように、前記クロックの周期が設定されていることを特徴とする請求項１又は４記載のシリアルモード設定回路。
【請求項６】
前記クロックの周期の半分の時間に前記クロックのスキュー及び前記第１及び第２のフリップフロップのセットアップ時間を加算した時間が遅延最大時間よりも大で、かつ、前記クロックのスキューと前記第１及び第２のフリップフロップのホールド時間を加算した時間から前記クロックの周期の半分の時間を差し引いた時間が遅延最小時間よりも小である条件を満足するように、前記クロックの周期が設定されていることを特徴とする請求項２記載のシリアルモード設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアルモード設定回路に係り、特にタイミング設計を容易にするスキューフリーなシリアルモード設定回路に関する。
【背景技術】
【０００２】
高速動作が必要でないデータをシフトレジスタによって設定するシリアルモード設定回路は、例えば、大規模半導体集積回路（ＬＳＩ）のテスト専用信号の生成のため、あるいはアナログ制御用信号生成のために用いられる。すなわち、通常、ＬＳＩテスト時は実際にＬＳＩを動作させるときの周波数よりも低い周波数にて行っており、ＬＳＩテスト専用の信号に高速な動作が求められることは非常に少ないため、シリアルモード設定回路を使用してＬＳＩテスト専用信号を生成する場合が多い。
【０００３】
また、通常、ＬＳＩ内のアナログ回路（ＰＬＬ、入力／出力バッファ、ＳＲＡＭ）などは、アナログ的性能（ゲイン、駆動能力、ラッチタイミング）を変更できるように設計されており、それらはＬＳＩの初期化において設定された後は変更されることは少ないため、シリアルモード設定回路を使用する場合が多い。
【０００４】
また、ＬＳＩの高集積化・高密度化が進むにつれ、そのピン数が増大し、ＬＳＩのサイズ増・テスト治具の複雑化などのコスト増を招いており、ＬＳＩのピン数削減は重要な課題である。ピン数削減の方法としては高速動作が必要でない信号についてはピンを用いずにシフトレジスタを用いたシリアルモード設定回路を用いる方法がよく知られている。
【０００５】
図９は従来のシリアルモード設定回路の一例の回路図を示す。同図において、シリアルモード設定回路は、縦続接続されたｎ個のフリップフロップＦ１１〜Ｆ１ｎからなるシフトレジスタの構成とされており、初段のフリップフロップＦ１１の入力端子にシリアルに入力されたデータは、フリップフロップＦ１１〜Ｆ１ｎの各クロック入力端子に共通に入力されるクロック（ＣＬＫ）が例えばハイレベルとなった時に読み込まれ、クロックがローレベルとなった時に保持される。
【０００６】
これにより、初段のフリップフロップＦ１１の入力端子にシリアルに入力されたデータは、クロックＣＬＫがハイレベルになる毎に、次段のフリップフロップにシフトされていく。これにより、最終段のフリップフロップＦ１ｎの出力端子からはｎクロック遅延されたデータがシリアルに出力される一方、フリップフロップＦ１１〜Ｆ１ｎの各出力端子からｎビットパラレルにデータが出力される。
【０００７】
また、互いに位相が反転する関係にある２種類のクロックを用いたシリアルモード設定回路も従来より知られている（例えば、特許文献１参照）。図１０はこの種の従来のシリアルモード設定回路の他の例の回路図を示す。同図中、図９と同一構成部分には、同一符号を付し、その説明を省略する。この従来のシリアルモード設定回路は、縦続接続されたｎ個のフリップフロップＦ１１〜Ｆ１ｎのうち、奇数番目のフリップフロップのクロック入力端子には第１のクロックＣＬＫ１が入力され、偶数番目のフリップフロップのクロック入力端子には第２のクロックＣＬＫ２が入力される。
【０００８】
第１のクロックＣＬＫ１と第２のクロックＣＬＫ２とは互いに逆位相とされているため、前段のフリップフロップの保持期間の出力データが次段のフリップフロップで読み込まれることにより、最終段のフリップフロップＦ１ｎの出力端子からはｎクロック遅延されたデータがシリアルに出力される一方、フリップフロップＦ１１〜Ｆ１ｎの各出力端子からｎビットパラレルにデータが出力される。
【０００９】
【特許文献１】特開平３−２１６８９８号公報（第１−２頁）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかるに、図９に示した従来のシリアルモード設定回路は、シフトレジスタが同一クロックＣＬＫによるタイミングで動作するため、クロックスキューの低減・ホールド（Ｈｏｌｄ）保障ゲートの挿入・スタティック遅延解析などのタイミング設計が必要であり、クロックスキューの低減のためのクロックドライバの追加、Ｈｏｌｄ保障ゲートによる回路量の増加、スタティック遅延解析用ＣＡＤツールの開発・運用などデメリットも多い。
【００１１】
また、図１０に示した従来のシリアルモード設定回路は、クロックＣＬＫ１及びＣＬＫ２が一方のクロックをインバータにより極性反転して他方のクロックを生成するようにしているため、クロックＣＬＫ１及びＣＬＫ２が両方共にハイレベルである期間が存在することがあり、誤動作する可能性がある。従って、この従来のシリアルモード設定回路も、スタティック遅延解析用ＣＡＤツールの開発・運用などの問題がある。
【００１２】
本発明は以上の点に鑑みなされたもので、回路上の工夫でタイミング設計を容易化し得るシリアルモード設定回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、第１の発明は、複数個の第１のフリップフロップが縦続接続されたシフトレジスタと、シフトレジスタを構成する複数個の第１のフリップフロップのうち、奇数番目の第１のフリップフロップのクロック入力端子に第１のクロックを印加し、偶数番目の第１のフリップフロップのクロック入力端子に第１のクロックと逆位相の第２のクロックを印加するクロック印加手段と、奇数番目の第１のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち上がりエッジ又は立ち下がりエッジで入力データをラッチするハイアクティブ又はローアクティブの全部で複数個の第２のフリップフロップと、偶数番目の第２のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち下がりエッジ又は立ち上がりエッジで入力データをラッチする、第２のフリップフロップとは構成が異なる全部で複数個の第３のフリップフロップと、複数のデータからなる設定データのうち、奇数番目のデータからなる第１のデータ群と偶数番目のデータからなる第２のデータ群の一方を、第１及び第２のクロックが印加されているシフトレジスタにシリアルに印加してすべて格納した後、複数個の第２のフリップフロップのクロック入力端子に第１の論理値の設定信号を印加して複数個の第２のフリップフロップにシフトレジスタに格納されているデータを転送して記憶させる第１の転送手段と、第１及び第２のデータ群の他方を、第１及び第２のクロックが印加されているシフトレジスタにシリアルに印加してすべて格納した後、複数個の第３のフリップフロップのクロック入力端子に第２の論理値の設定信号を印加して複数個の第３のフリップフロップにシフトレジスタに格納されているデータを転送して記憶させる第２の転送手段とを有し、複数個の第２及び第３のフリップフロップの各出力データを被設定回路へ供給することを特徴とする。
【００１４】
この発明では、高速な動作タイミングを求められない部分に使われるシリアルモード設定回路であるので、第１及び第２のクロックの周期時間は大きくても問題ないので、クロックの周期時間を大きく（長く）することで、最大遅延時間と最小遅延時間の両方の遅延条件を満たすことができるので、タイミング設計が不要となる。また、この発明では、シフトレジスタを構成する複数個の第１のフリップフロップと、これらに接続された第２及び第３のフリップフロップとの間は異なるクロック（ＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２／ＳＥＲＥＮ）によって動作しているので、両クロックに十分な位相差をつけることでタイミング設計が不要となる。
【００１５】
また、上記の目的を達成するため、第２の発明は、一方がクロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成で、他方がクロックの立ち下がりエッジで入力データをラッチするローアクティブの構成である第１及び第２のフリップフロップが交互に縦続接続された、全部で複数個の第１及び第２のフリップフロップからなる構成のシフトレジスタと、第１のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち上がりエッジ又は立ち下がりエッジで入力データをラッチする複数個の第３のフリップフロップと、第２のフリップフロップの出力端子がデータ入力端子に接続された、クロックの立ち下がりエッジ又は立ち上がりエッジで入力データをラッチする、第３のフリップフロップとは構成が異なる複数個の第４のフリップフロップと、複数のデータからなる設定データのうち、奇数番目のデータからなる第１のデータ群と偶数番目のデータからなる第２のデータ群の一方を、単一のクロックが印加されているシフトレジスタにシリアルに印加してすべて格納した後、複数個の第３のフリップフロップのクロック入力端子に第１の論理値の設定信号を印加して複数個の第３のフリップフロップにシフトレジスタに格納されているデータを転送して記憶させる第１の転送手段と、第１及び第２のデータ群の他方を、単一のクロックが印加されているシフトレジスタにシリアルに印加してすべて格納した後、複数個の第４のフリップフロップのクロック入力端子に第２の論理値の設定信号を印加して複数個の第４のフリップフロップにシフトレジスタに格納されているデータを転送して記憶させる第２の転送手段とを有し、複数個の第３及び第４のフリップフロップの各出力データを被設定回路へ供給することを特徴とする。この発明では、単一のクロックを用いることができる。
【００１６】
また、上記の目的を達成するため、第３の発明は、一方がクロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成で、他方がクロックの立ち下がりエッジで入力データをラッチするローアクティブの構成である第１及び第２のフリップフロップが交互に縦続接続された、全部で複数個の前記第１及び第２のフリップフロップからなる構成のシフトレジスタと、第２のフリップフロップの出力端子がデータ入力端子に接続された、同一構成の複数個の第３のフリップフロップと、複数のデータからなる設定データを、単一のクロックが印加されているシフトレジスタにシリアルに印加して、隣接する第１のフリップフロップと第２のフリップフロップにそれぞれ同一のデータを格納し、かつ、シフトレジスタ全体ですべての設定データを格納した後、複数個の第３のフリップフロップのクロック入力端子に設定信号を印加して複数個の第３のフリップフロップに第２のフリップフロップに格納されているデータを転送して記憶させる転送手段とを有し、複数個の第３のフリップフロップの各出力データを被設定回路へ供給することを特徴とする。この発明では、フリップフロップを２重化することで、入力設定データを奇数番目のデータと偶数番目のデータとに分割することなく、複数個の第３のフリップフロップに格納させることができる。
【００１７】
また、上記の目的を達成するため、第４の発明は、複数個の第１のフリップフロップが縦続接続されたシフトレジスタと、シフトレジスタを構成する複数個の第１のフリップフロップのうち、奇数番目の第１のフリップフロップのクロック入力端子に第１のクロックを印加し、偶数番目の第１のフリップフロップのクロック入力端子に第１のクロックと逆位相の第２のクロックを印加するクロック印加手段と、シフトレジスタを構成する複数個の第１のフリップフロップのうち、偶数番目の第１のフリップフロップの出力端子がデータ入力端子に接続された、同一構成の複数個の第２のフリップフロップと、複数のデータからなる設定データを、第１及び第２のクロックが印加されているシフトレジスタにシリアルに印加して、隣接する奇数番目の第１のフリップフロップと偶数番目の第１のフリップフロップにそれぞれ同一のデータを格納し、かつ、シフトレジスタ全体ですべての設定データを格納した後、複数個の第２のフリップフロップのクロック入力端子に設定信号を印加して複数個の第２のフリップフロップに偶数番目の第１のフリップフロップに格納されているデータを転送して記憶させる転送手段とを有し、複数個の第２のフリップフロップの各出力データを被設定回路へ供給することを特徴とする。
【００１８】
また、上記の目的を達成するため、第５の発明は、第１のクロックと第２のクロックの遅延差に第１及び第２のクロックのスキューの２倍の値と第１及び第２のフリップフロップのセットアップ時間を加算した時間が遅延最大時間よりも大で、かつ、第１及び第２のクロックのスキューの２倍の値と第１及び第２のフリップフロップのホールド時間を加算した時間から第１のクロックと第２のクロックの遅延差を差し引いた時間が遅延最小時間よりも小である条件を満足するように、クロックの周期が設定されていることを特徴とする。
【００１９】
また、上記の目的を達成するため、第６の発明は、クロックの周期の半分の時間にクロックのスキュー及び第１及び第２のフリップフロップのセットアップ時間を加算した時間が遅延最大時間よりも大で、かつ、クロックのスキューと第１及び第２のフリップフロップのホールド時間を加算した時間からクロックの周期の半分の時間を差し引いた時間が遅延最小時間よりも小である条件を満足するように、クロックの周期が設定されていることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、シフトレジスタを構成するフリップフロップのすべてが同一クロックのタイミングで動作しないようにしたため、タイミング設計が容易となり、特にシフトレジスタをハイアクティブのフリップフロップとローアクティブのフリップフロップとを交互に接続した構成とした場合は、タイミング設計が不要となり、その間のホールド保障の必要を無くすことができ、ホールド保障の必要がなくなったために、ホールド保障用の回路が削減され、消費電力、高密度化において有利である。従って、本発明によれば、ＬＳＩにおいてピン数削減に用いられているシリアルモード設定回路において、クロックスキューに対する耐性を高め、タイミング設計を容易にできる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態について図面と共に説明する。
【００２２】
（第１の実施の形態）
図１は本発明になるシリアルモード設定回路の第１の実施の形態の回路図を示す。同図において、縦続接続されたｎ個のフリップフロップＦ１１〜Ｆ１ｎは、設定するデータＳＥＲＩＮが初段のフリップフロップＦ１１のデータ入力端子に入力されるｎ段のシフトレジスタを構成している。これらフリップフロップＦ１１〜Ｆ１ｎのうち、奇数番目のフリップフロップＦ１１、Ｆ１３、・・・、Ｆ１[n-1]の各クロック入力端子には、第１のクロックＳＥＲＣＬＫ１が共通に入力され、偶数番目のフリップフロップＦ１２、Ｆ１４、・・・、Ｆ１ｎの各クロック入力端子には、第２のクロックＳＥＲＣＬＫ２が共通入力される。
【００２３】
また、フリップフロップＦ１１〜Ｆ１(n-1)の各出力端子は、次段のフリップフロップＦ１２〜Ｆ１ｎのデータ入力端子に接続され、また、フリップフロップＦ１１〜Ｆ１ｎの各出力端子は、ｎ個のフリップフロップＦ２１〜Ｆ２ｎのうち対応する一のフリップフロップのデータ入力端子に接続されている。すなわち、フリップフロップＦ１ｉ（ｉは１以上ｎ以下の自然数）の出力端子は、フリップフロップＦ２ｉのデータ入力端子に接続されている。
【００２４】
ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、奇数番目のフリップフロップは、クロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成であるのに対し、偶数番目のフリップフロップはクロックの立ち下りエッジで入力データをラッチするローアクティブの構成である。更に、フリップフロップＦ２１〜Ｆ２ｎの各クロック入力端子には、設定したデータを被設定回路に設定する／しないを決定する信号ＳＥＲＥＮが共通に供給される。フリップフロップＦ２１〜Ｆ２ｎの各出力端子は、図示しない被設定回路の入力側に接続される。
【００２５】
次に、設定するデータＳＥＲＩＮとしてＤ［１］〜Ｄ［Ｎ］を印加するときの本実施の形態の動作について、図２のタイミングチャートを併せ参照して説明する。まず、論理的動作について説明するに、この回路は奇数／偶数ビットの２回に分けてデータを印加していく。まず、シフトレジスタの初段のフリップフロップＦ１１のデータ入力端子に、図２（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］のうちの奇数番目のデータＤ［１］、Ｄ［３］、・・・、Ｄ［Ｎ］がシリアルに入力される（ただし、ここではＮは奇数とする）。
【００２６】
このとき、奇数番目のフリップフロップＦ１１、Ｆ１３、・・・、Ｆ１[n-1]は、クロック入力端子に入力される図２（Ｂ）に示す第１のクロックＳＥＲＣＬＫ１の立ち上がりエッジのタイミングで入力データをラッチする一方、偶数番目のフリップフロップＦ１２、Ｆ１４、・・・、Ｆ１ｎは、クロック入力端子に入力される図２（Ｃ）に示す第２のクロックＳＥＲＣＬＫ２の立ち上がりエッジのタイミングで入力データをラッチする。
【００２７】
ここで、クロックＳＥＲＣＬＫ１とＳＥＲＣＬＫ２は、図２（Ｂ）、（Ｃ）に示すように、データのビット周期と同じ周期で、かつ、同期して入力される、互いに逆位相の関係にあるため、クロックＳＥＲＣＬＫ１及びＳＥＲＣＬＫ２の半周期毎に入力データはフリップフロップＦ１１→Ｆ１２→Ｆ１３→・・・→Ｆ１[n-1]→Ｆ１ｎへ転送されていく。このときのＦ１１、Ｆ１３、Ｆ１[n-1]でラッチされるデータを図２（Ｄ）、（Ｅ）、（Ｆ）に示し、Ｆ１２、Ｆ１４、Ｆ１ｎでラッチされるデータを図２（Ｇ）、（Ｈ）、（Ｉ）に示す。
【００２８】
従って、図２（Ｄ）〜（Ｉ）に示すように、クロックＳＥＲＣＬＫ１及びＳＥＲＣＬＫ２の計（Ｎ＋１）番目の立ち上がりエッジ入力時点ｔ１で、最初の入力データＤ［１］が最終段のフリップフロップＦ１ｎにラッチされ、前半の最後の入力データＤ［Ｎ］がフリップフロップＦ１２にラッチされる（ｎ＝Ｎの場合）。この時点で、フリップフロップＦ１１とＦ１２には同一のデータＤ［Ｎ］がラッチされ、Ｆ１３とＦ１４には同一のデータＤ［Ｎ−２］がラッチされ、以下同様に隣接するフリップフロップ同士に同一のデータがラッチされ、Ｆ１[n-1]とＦ１ｎにも同一のデータＤ［１］がラッチされる。
【００２９】
このようにして、すべての奇数番目のデータＤ［１］、Ｄ［３］、・・・、Ｄ［Ｎ］がフリップフロップＦ１１〜Ｆ１ｎにセットされる。なお、この期間中、信号ＳＥＲＥＮは図２（Ｊ）に示すようにローレベルであるため、フリップフロップＦ２１〜Ｆ２ｎにはクロックが入力されず、信号のラッチは行われない。
【００３０】
続いて、時刻ｔ２で信号ＳＥＲＥＮが図２（Ｊ）に示すようにハイレベルにされ、これによりＳＥＲＥＮの立ち上がりエッジでフリップフロップＦ１ｉのデータがフリップフロップＦ２ｉに転送される。ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、奇数番目のフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]のみがＳＥＲＥＮの立ち上がりエッジで入力データをラッチする構成であるので、奇数番目のフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]のみに対応する奇数番目のフリップフロップＦ１１、Ｆ１３、・・・、Ｆ１[n-1]の記憶データが転送されて保持される。従って、このときのフリップフロップＦ２１、Ｆ２３、Ｆ２[n-1]の記憶データは図２（Ｋ）、（Ｌ）、（Ｍ）に示すように、奇数番目の入力データとなる。
【００３１】
続いて、時刻ｔ３からシフトレジスタの初段のフリップフロップＦ１１のデータ入力端子に、図２（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］のうちの偶数番目のデータＤ［２］、Ｄ［４］、・・・、Ｄ[N-1]がシリアルに入力され始める。また、互いに逆位相の関係にあるクロックＳＥＲＣＬＫ１とＳＥＲＣＬＫ２が、図２（Ｂ）、（Ｃ）に示すように入力されるため、上記の奇数番目のデータ入力時と同様にして、偶数番目のデータもフリップフロップＦ１１〜Ｆ１ｎに順次にラッチされ、かつ、右方向へシフトされていく。
【００３２】
このようにして、すべての偶数番目のデータＤ［２］、Ｄ［４］、・・・、Ｄ[N-1]がフリップフロップＦ１１〜Ｆ１ｎにセットされ終わると、時刻ｔ４で信号ＳＥＲＥＮが図２（Ｊ）に示すようにローレベルにされ、これによりＳＥＲＥＮの立ち下がりエッジでフリップフロップＦ１ｉのデータがフリップフロップＦ２ｉに転送される。ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、偶数番目のフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎのみがＳＥＲＥＮの立ち下がりエッジで入力データをラッチする構成であるので、偶数番目のフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎのみに対応する偶数番目のフリップフロップＦ１２、Ｆ１４、・・・、Ｆ１ｎの記憶データが転送されて保持される。従って、このときのフリップフロップＦ２２、Ｆ２４、Ｆ２ｎの記憶データは図２（Ｎ）、（Ｏ）、（Ｐ）に示すようになり、偶数番目の入力データを格納する。これにより、フリップフロップＦ２１〜Ｆ２ｎには入力データＤ［１］〜Ｄ［Ｎ］が重複することなく格納されることとなる。
【００３３】
次に、第１の実施の形態の動作タイミングについて説明する。シリアルモード設定回路において、信号ＳＥＲＩＮであるシリアルデータをＳＥＲＣＬＫ１及びＳＥＲＣＬＫ２で、Ｆ１１、Ｆ１２、・・・、Ｆ１ｎにラッチしていく時に上記のタイミング設計が必要である。本実施の形態において、クロックスキューがＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２の立ち上がりエッジ→立ち下がりエッジのタイミングになるので遅延計算条件は下記の式になる。
【００３４】
遅延Ｍａｘ＜Ｔｄｅｌａｙ＋Ｔｓｋｅｗ２×２＋Ｔｓｅｔｕｐ
遅延ｍｉｎ＞Ｔｓｋｅｗ２×２＋Ｔｈｏｌｄ−Ｔｄｅｌａｙ
ただし、Ｔｄｅｌａｙ：ＳＥＲＣＬＫ１とＳＥＲＣＬＫ２の遅延差
Ｔｓｋｅｗ２：ＳＥＲＣＬＫ１，２のクロックスキュー
Ｔｓｅｔｕｐ：フリップフロップのセットアップ時間
Ｔｈｏｌｄ：フリップフロップのホールド時間
シリアルモード設定回路は高速な動作タイミングを求められない部分に使われるので、ＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２の周期時間は大きくても問題ないので、クロックの周期時間を大きくしてＴｃｙｃを増やすことでｍａｘ／ｍｉｎ両方の遅延条件を満たすことができるので、タイミング設計が不要となる。
【００３５】
また、シフトレジスタを構成するフリップフロップＦ１１、Ｆ１２、・・・、Ｆ１ｎと、これらに接続されたフリップフロップＦ２１、Ｆ２２、・・・、Ｆ２ｎの間は異なるクロック（ＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２／ＳＥＲＥＮ）によって動作しているので、両クロックに十分な位相差をつけることでタイミング設計が不要となる。従って、本実施の形態によれば、スキューフリーな回路を構成できる。
【００３６】
（第２の実施の形態）
図３は本発明になるシリアルモード設定回路の第２の実施の形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付してある。図３において、縦続接続されたｎ個のフリップフロップＦ３１〜Ｆｎは、設定するデータＳＥＲＩＮが初段のフリップフロップＦ３１のデータ入力端子に入力されるｎ段のシフトレジスタを構成している。これらフリップフロップＦ３１〜Ｆ３ｎの各クロック入力端子には、クロックＳＥＲＣＬＫが共通に入力される。
【００３７】
ただし、フリップフロップＦ３１〜Ｆ３ｎのうち、奇数番目のフリップフロップＦ３１、Ｆ３３、・・・、Ｆ３[n-1]は、クロックの立ち上がりエッジで入力データをラッチするハイアクティブの構成であるのに対し、偶数番目のフリップフロップＦ３２、Ｆ３４、・・・、Ｆ３ｎはクロックの立ち下りエッジで入力データをラッチするローアクティブの構成である。この実施の形態は、フリップフロップＦ３１〜Ｆ３ｎには単一のクロックが入力される点に特徴がある。
【００３８】
また、フリップフロップＦ３１〜Ｆ３(n-1)の各出力端子は、次段のフリップフロップＦ３２〜Ｆ３ｎのデータ入力端子に接続され、また、フリップフロップＦ３１〜Ｆ３ｎの各出力端子は、ｎ個のフリップフロップＦ２１〜Ｆ２ｎのうち対応する一のフリップフロップのデータ入力端子に接続されている。すなわち、フリップフロップＦ３ｉ（ｉは１以上ｎ以下の自然数）の出力端子は、フリップフロップＦ２ｉのデータ入力端子に接続されている。
【００３９】
ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、奇数番目のフリップフロップは、クロックの立ち上がりエッジで入力データをラッチする構成であるのに対し、偶数番目のフリップフロップはクロックの立ち下りエッジで入力データをラッチする構成である。更に、フリップフロップＦ２１〜Ｆ２ｎの各クロック入力端子には、設定したデータを被設定回路に設定する／しないを決定する信号ＳＥＲＥＮが共通に供給される。フリップフロップＦ２１〜Ｆ２ｎの各出力端子は、図示しない被設定回路の入力側に接続される。
【００４０】
次に、設定するデータＳＥＲＩＮとしてＤ［１］〜Ｄ［Ｎ］を印加するときの本実施の形態の動作について、図４のタイミングチャートを併せ参照して説明する。まず、論理的動作について説明するに、この回路は奇数／偶数ビットの２回に分けてデータを印加していく。まず、シフトレジスタの初段のフリップフロップＦ３１のデータ入力端子に、図２（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］のうちの奇数番目のデータＤ［１］、Ｄ［３］、・・・、Ｄ［Ｎ］がシリアルに入力される（ただし、ここではＮは奇数とする）。
【００４１】
このとき、奇数番目のフリップフロップＦ３１、Ｆ３３、・・・、Ｆ３[n-1]は、クロック入力端子に入力される図４（Ｂ）に示すクロックＳＥＲＣＬＫの立ち上がりエッジのタイミングで入力データをラッチする一方、偶数番目のフリップフロップＦ３２、Ｆ３４、・・・、Ｆ３ｎは、クロックＳＥＲＣＬＫの立ち下がりエッジのタイミングで入力データをラッチする。
【００４２】
ここで、クロックＳＥＲＣＬＫは、図４（Ｂ）に示すように、データのビット周期と同じ周期で、かつ、同期して入力されるため、クロックＳＥＲＣＬＫの半周期毎に入力データはフリップフロップＦ３１→Ｆ３２→Ｆ３３→・・・→Ｆ３[n-1]→Ｆ３ｎへ転送されていく。このときのＦ３１、Ｆ３３、Ｆ３[n-1]でラッチされるデータを図４（Ｃ）、（Ｄ）、（Ｅ）に示し、Ｆ３２、Ｆ３４、Ｆ３ｎでラッチされるデータを図４（Ｆ）、（Ｇ）、（Ｈ）に示す。
【００４３】
従って、図４（Ｃ）〜（Ｈ）に示すように、クロックＳＥＲＣＬＫの計（Ｎ＋１）個目の立ち上がり及び立下りのエッジ入力時点ｔ１１で、最初の入力データＤ［１］が最終段のフリップフロップＦ３ｎにラッチされ、前半の最後の入力データＤ［Ｎ］がフリップフロップＦ３２にラッチされる。この時点で、フリップフロップＦ３１とＦ３２には同一のデータＤ［Ｎ］がラッチされ、Ｆ３３とＦ３４には同一のデータＤ［Ｎ−２］がラッチされ、以下同様に隣接するフリップフロップ同士に同一のデータがラッチされ、Ｆ３[n-1]とＦ３ｎにも同一のデータＤ［１］がラッチされる。
【００４４】
このようにして、すべての奇数番目のデータＤ［１］、Ｄ［３］、・・・、Ｄ［Ｎ］がフリップフロップＦ１１〜Ｆ１ｎにセットされる。なお、この期間中、信号ＳＥＲＥＮは図４（Ｉ）に示すようにローレベルであるため、フリップフロップＦ２１〜Ｆ２ｎにはクロックが入力されず、信号のラッチは行われない。
【００４５】
続いて、時刻ｔ１２で信号ＳＥＲＥＮが図４（Ｉ）に示すようにハイレベルにされ、これによりＳＥＲＥＮの立ち上がりエッジでフリップフロップＦ３ｉのデータがフリップフロップＦ２ｉに転送される。ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、奇数番目のフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]のみがＳＥＲＥＮの立ち上がりエッジで入力データをラッチする構成であるので、奇数番目のフリップフロップＦ２１、Ｆ２３、・・・、Ｆ２[n-1]のみに対応する奇数番目のフリップフロップＦ３１、Ｆ３３、・・・、Ｆ３[n-1]の記憶データが転送されて保持される。従って、このときのフリップフロップＦ２１、Ｆ２３、Ｆ２[n-1]の記憶データは図４（Ｊ）、（Ｋ）、（Ｌ）に示すように、奇数番目の入力データとなる。
【００４６】
続いて、時刻ｔ１３からシフトレジスタの初段のフリップフロップＦ３１のデータ入力端子に、図４（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］のうちの偶数番目のデータＤ［２］、Ｄ［４］、・・・、Ｄ[N-1]がシリアルに入力され始める。これにより、上記の奇数番目のデータ入力時と同様にして、偶数番目のデータもフリップフロップＦ３１〜Ｆ３ｎに順次にラッチされ、かつ、右方向へシフトされていく。
【００４７】
このようにして、すべての偶数番目のデータＤ［２］、Ｄ［４］、・・・、Ｄ[N-1]がフリップフロップＦ３１〜Ｆ３ｎにセットされ終わると、時刻ｔ１４で信号ＳＥＲＥＮが図４（Ｉ）に示すようにローレベルにされ、これによりＳＥＲＥＮの立ち下がりエッジでフリップフロップＦ３ｉのデータがフリップフロップＦ２ｉに転送される。ただし、フリップフロップＦ２１〜Ｆ２ｎのうち、偶数番目のフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎのみがＳＥＲＥＮの立ち下がりエッジで入力データをラッチする構成であるので、偶数番目のフリップフロップＦ２２、Ｆ２４、・・・、Ｆ２ｎのみに対応する偶数番目のフリップフロップＦ３２、Ｆ３４、・・・、Ｆ３ｎの記憶データが転送されて保持される。
【００４８】
従って、このときのフリップフロップＦ２２、Ｆ２４、Ｆ２ｎの記憶データは図４（Ｍ）、（Ｎ）、（Ｏ）に示すようになり、偶数番目の入力データを格納する。これにより、フリップフロップＦ２１〜Ｆ２ｎには入力データＤ［１］〜Ｄ［Ｎ］が重複することなく格納されることとなる。フリップフロップＦ２１〜Ｆ２ｎから出力されたデータはＬＳＩ内のデータ設定を行う回路に接続される。
【００４９】
次に、第２の実施の形態の動作タイミングについて説明する。一般的な、フリップフリップ間遅延の条件は下記の式によって求められる。
【００５０】
遅延ｍａｘ＜Ｔｃｙｃ＋Ｔｓｋｅｗ＋Ｔｓｅｔｕｐ
遅延ｍｉｎ＞Ｔｓｋｅｗ＋Ｔｈｏｌｄ
ただし、Ｔｃｙｃ：クロックの周期時間、Ｔｓｋｅｗ：クロックスキュー
Ｔｓｅｔｕｐ：フリップフロップのセットアップ時間
Ｔｈｏｌｄ：フリップフロップのホールド時間
シリアルモード設定回路において、信号ＳＥＲＩＮであるシリアルデータをＳＥＲＣＬＫで、Ｆ３１、Ｆ３２、・・・、Ｆ３ｎにラッチしていく時に上記のタイミング設計が必要である。本実施の形態において、クロックスキューがＳＥＲＣＬＫの立ち上がりエッジ→立ち下がりエッジのタイミングになるので遅延計算条件は下記の式になる。
【００５１】
遅延Ｍａｘ＜Ｔｃｙｃ／２＋Ｔｓｋｅｗ＋Ｔｓｅｔｕｐ
遅延ｍｉｎ＞Ｔｓｋｅｗ＋Ｔｈｏｌｄ−Ｔｃｙｃ／２
ただし、Ｔｃｙｃ：ＳＥＲＣＬＫの周期時間
Ｔｓｋｅｗ：ＳＥＲＣＬＫのクロックスキュー
Ｔｓｅｔｕｐ：フリップフロップのセットアップ時間
Ｔｈｏｌｄ：フリップフロップのホールド時間
シリアルモード設定回路は高速な動作タイミングを求められない部分に使われるので、ＳＥＲＣＬＫの周期時間は大きくても問題ないので、クロックの周期時間を大きくしてＴｃｙｃを増やすことでｍａｘ／ｍｉｎ両方の遅延条件を満たすことができるので、タイミング設計が不要となる。
【００５２】
従って、本実施の形態も第１の実施の形態と同様に、ＳＥＲＣＬＫの周期時間は大きくても問題ないので、クロックの周期時間を大きくしてｍａｘ／ｍｉｎ両方の遅延条件を満たすことができるので、タイミング設計が不要となる。また、シフトレジスタを構成するフリップフロップＦ３１、Ｆ３２、・・・、Ｆ３ｎと、これらに接続されたフリップフロップＦ２１、Ｆ２２、・・・、Ｆ２ｎの間は異なるクロック（ＳＥＲＣＬＫ／ＳＥＲＥＮ）によって動作しているので、両クロックに十分な位相差をつけることでタイミング設計が不要となる。
【００５３】
（第３の実施の形態）
図５は本発明になるシリアルモード設定回路の第３の実施の形態の回路図を示す。この実施の形態は、フリップフロップ２重化による構成であり、ハイアクティブのフリップフロップＦ１ｊＡと、ローアクティブのフリップフロップＦ１ｊＢとが交互に縦続接続された、全部で２ｎ個のフリップフロップからなるシフトレジスタと、フリップフロップＦ１ｊＢの出力端子にデータ入力端子が接続されたハイアクティブのフリップフロップＦ４ｊとからなる（ただし、ｊ＝１〜ｎ）。フリップフロップＦ４１〜Ｆ４ｎの出力端子は、被設定回路の入力側に接続されている。
【００５４】
次に、設定するデータＳＥＲＩＮとしてＤ［１］〜Ｄ［Ｎ］を印加するときの本実施の形態の動作について、図６のタイミングチャートを併せ参照して説明する。まず、シフトレジスタの初段のフリップフロップＦ１１Ａのデータ入力端子に、図６（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］がシリアルに入力される。
【００５５】
このとき、奇数番目のフリップフロップＦ１１Ａ、Ｆ１２Ａ、・・・、Ｆ１ｎＡは、クロック入力端子に入力される図６（Ｂ）に示すクロックＳＥＲＣＬＫの立ち上がりエッジのタイミングで入力データをラッチする一方、偶数番目のフリップフロップＦ１１Ｂ、Ｆ１２Ｂ、・・・、Ｆ１ｎＢは、クロックＳＥＲＣＬＫの立ち下がりエッジのタイミングで入力データをラッチする。
【００５６】
ここで、クロックＳＥＲＣＬＫは、図６（Ｂ）に示すように、データのビット周期と同じ周期で、かつ、同期して入力されるため、クロックＳＥＲＣＬＫの半周期毎に入力データはフリップフロップＦ１１Ａ→Ｆ１１Ｂ→Ｆ１２Ａ→・・・→Ｆ１ｎＡ→Ｆ１ｎＢへ転送されていく。このときのＦ１１Ａ、Ｆ１１Ｂ、Ｆ１２Ａ、Ｆ１２Ｂ、Ｆ１ｎＡ、Ｆ１ｎＢでラッチされるデータを図６（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）に示す。
【００５７】
このようにして、フリップフロップＦ１１Ａのデータ入力端子に最後のデータＤ［Ｎ］が入力された後のクロックＳＥＲＣＬＫのたち下がりエッジの時刻ｔ２１で、図６（Ｈ）に示すようにシフトレジスタの最終段のフリップフロップＦ１ｎＢに先頭の入力データＤ［１］が格納された時点で、すべての入力データがシフトレジスタに格納された状態となる。このとき、隣接するフリップフロップＦ１ｊＡとＦ１ＪＢには、同一のデータが格納されている。なお、この期間中、信号ＳＥＲＥＮは図６（Ｉ）に示すようにローレベルであるため、フリップフロップＦ４１〜Ｆ４ｎにはクロックが入力されず、信号のラッチは行われない。
【００５８】
続いて、時刻ｔ２２で信号ＳＥＲＥＮが図６（Ｉ）に示すようにハイレベルにされ、これによりＳＥＲＥＮの立ち上がりエッジでフリップフロップＦ１ｊＢに記憶されているデータが、一斉にフリップフロップＦ４ｊに転送されて保持される。従って、このときのフリップフロップＦ４１、Ｆ４２、Ｆ４ｎの記憶データは図６（Ｊ）、（Ｋ）、（Ｌ）に示すようになる。このようにして、フリップフロップＦ４１〜Ｆ４ｎには入力データＤ［１］〜Ｄ［Ｎ］が重複することなく格納されることとなる。フリップフロップＦ４１〜Ｆ４ｎから出力されたデータはＬＳＩ内のデータ設定を行う回路に接続される。
【００５９】
この第３の実施の形態の動作タイミングは、第１及び第２の実施の形態の動作タイミングと同様である。従って、本実施の形態も第１及び第２の実施の形態と同様に、ＳＥＲＣＬＫの周期時間は大きくても問題ないので、クロックの周期時間を大きくしてｍａｘ／ｍｉｎ両方の遅延条件を満たすことができるので、タイミング設計が不要となる。また、シフトレジスタを構成するフリップフロップＦ３１、Ｆ３２、・・・、Ｆ３ｎと、これらに接続されたフリップフロップＦ２１、Ｆ２２、・・・、Ｆ２ｎの間は異なるクロック（ＳＥＲＣＬＫ／ＳＥＲＥＮ）によって動作しているので、両クロックに十分な位相差をつけることでタイミング設計が不要となる。
【００６０】
また、この実施の形態では、第１及び第２の実施の形態のようにシフトレジスタを奇数データと偶数データの２回に分けて印加する必要はなく、クロックスキューに対する耐性をキープしたまま２回印加の必要をなくして、データ入力は１回で済む。
【００６１】
（第４の実施の形態）
図７は本発明になるシリアルモード設定回路の第４の実施の形態の回路図を示す。この実施の形態は、図５の実施の形態を図１の実施の形態と同様に２相クロックで動作する構成としたものであり、図５と同一構成部分には同一符号を付し、その説明を省略する。図７に示す第４の実施の形態は、縦続接続されたｎ個のハイアクティブのフリップフロップＦ１１Ａ〜Ｆ１ｎＡとｎ個のハイアクティブのフリップフロップＦ２１Ｂ〜Ｆ２ｎＢとは、設定するデータＳＥＲＩＮが初段のフリップフロップＦ１１Ａのデータ入力端子に入力される２ｎ段のシフトレジスタを構成している。これらフリップフロップＦ１１Ａ〜Ｆ１ｎＡ及びＦ２１Ｂ〜Ｆ２ｎＢのうち、奇数番目のフリップフロップＦ１１Ａ〜Ｆ１ｎＡの各クロック入力端子には、第１のクロックＳＥＲＣＬＫ１が共通に入力され、偶数番目のフリップフロップＦ２１Ｂ〜Ｆ２ｎＢの各クロック入力端子には、第２のクロックＳＥＲＣＬＫ２が共通入力される。
【００６２】
次に、設定するデータＳＥＲＩＮとしてＤ［１］〜Ｄ［Ｎ］を印加するときの本実施の形態の動作について、図８のタイミングチャートを併せ参照して説明する。まず、シフトレジスタの初段のフリップフロップＦ１１Ａのデータ入力端子に、図８（Ａ）に示すようにデータＳＥＲＩＮとして、Ｄ［１］〜Ｄ［Ｎ］がシリアルに入力される。
【００６３】
このとき、奇数番目のフリップフロップＦ１１Ａ、Ｆ１２Ａ、・・・、Ｆ１ｎＡは、クロック入力端子に入力される図８（Ｂ）に示すクロックＳＥＲＣＬＫ１の立ち上がりエッジのタイミングで入力データをラッチする一方、偶数番目のフリップフロップＦ２１Ｂ、Ｆ２２Ｂ、・・・、Ｆ２ｎＢは、図８（Ｃ）に示すクロックＳＥＲＣＬＫ２の立ち上がりエッジのタイミングで入力データをラッチする。ここで、クロックＳＥＲＣＬＫ１とＳＥＲＣＬＫ２は互いに逆位相であり、かつ、入力データのビット周期と同一周期である。
【００６４】
これにより、クロックＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２の半周期毎に入力データはフリップフロップＦ１１Ａ→Ｆ２１Ｂ→Ｆ１２Ａ→・・・→Ｆ１ｎＡ→Ｆ２ｎＢへ転送されていく。このときのＦ１１Ａ、Ｆ２１Ｂ、Ｆ１２Ａ、Ｆ２２Ｂ、Ｆ１ｎＡ、Ｆ２ｎＢでラッチされるデータを図８（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）、（Ｉ）に示す。
【００６５】
以下、第３の実施の形態と同様の動作により、信号ＳＥＲＥＮが図８（Ｊ）に示すようにハイレベルにされ、これによりＳＥＲＥＮの立ち上がりエッジでフリップフロップＦ２ｊＢに記憶されているデータが、一斉にフリップフロップＦ４ｊに転送されて保持される。従って、このときのフリップフロップＦ４１、Ｆ４２、Ｆ４ｎの記憶データは図８（Ｋ）、（Ｌ）、（Ｍ）に示すようになる。このようにして、フリップフロップＦ４１〜Ｆ４ｎには入力データＤ［１］〜Ｄ［Ｎ］が重複することなく格納されることとなる。本実施の形態も第３の実施の形態と同様の特長を有する。
【００６６】
なお、本発明は以上の実施の形態に限定されるものではなく、各実施の形態におけるフリップフロップをラッチに置き換えても同様の動作をさせることが可能である（換言すると、本明細書のフリップフロップにはラッチを包含するものである。）。また、ハイアクティブとローアクティブのフリップフロップの接続順は実施の形態と逆にしてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施の形態の回路図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明の第２の実施の形態の回路図である。
【図４】図２の動作説明用タイミングチャートである。
【図５】本発明の第３の実施の形態の回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】本発明の第４の実施の形態の回路図である。
【図８】図７の動作説明用タイミングチャートである。
【図９】従来の一例の回路図である。
【図１０】従来の他の例の回路図である。
【符号の説明】
【００６８】
Ｆ１１〜Ｆ１ｎ、Ｆ１１Ａ〜Ｆ１ｎＡ、Ｆ２１、Ｆ２３、Ｆ２１Ｂ〜Ｆ２ｎＢ、Ｆ３１、Ｆ３３、Ｆ４１〜Ｆ４ｎ  ハイアクティブのフリップフロップ
Ｆ２２、Ｆ２４、・・・、Ｆ２ｎ、Ｆ１１Ｂ〜Ｆ１ｎＢ、Ｆ３２、Ｆ３４、・・・、Ｆ３ｎ  ローアクティブのフリップフロップ
ＳＥＲＣＬＫ、ＳＥＲＣＬＫ１、ＳＥＲＣＬＫ２  クロック
ＳＥＲＥＮ  被設定回路に設定する／しないを決定する信号
ＳＥＲＩＮ  設定データ
【図１】
2006216197.tif 000003
【図２】
2006216197.tif 000004
【図３】
2006216197.tif 000005
【図４】
2006216197.tif 000006
【図５】
2006216197.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006216197.tif 000012