(57)【要約】【課題】  従来の読み出し専用半導体メモリでは、読み出しデータ“Ｌｏ”の読み出し時に、スタンバイ状態からアクティブ状態に切り換わる際に、ビット線の電位が０Ｖよりも低い電位にまで引き下げられるため、読み出しデータ“Ｌｏ”の読み出し時間が大きくなるという問題がある。【解決手段】  読み出し専用半導体メモリは、行デコード信号を構成するスタンバイ信号ＳＴＢのスタンバイ状態である“Ｈｉ”からアクティブ状態である“Ｌｏ”への切り換わりに同期して、メモリセルＭＣのデータを読み出すためのビット線であるビット線ＢＬを、グランド電位と接続する接地手段としての接地スイッチング素子ＭＮ６１〜６８および１ショットパルス発生回路１５を備え、該接地手段による、ビット線ＢＬのグランド電位との接続は、遅くとも列デコード信号が確定する前に解除される。【選択図】  図１
2006260696.tif 000002
【特許請求の範囲】
【請求項１】
行デコード信号のスタンバイ状態からアクティブ状態への切り換わりに同期して、メモリセルのデータを読み出すためのビット線を、グランド電位と接続する接地手段を備え、
該接地手段による、ビット線のグランド電位との接続は、遅くとも列デコード信号が確定する前に解除される、
ことを特徴とする読み出し専用半導体メモリ。
【請求項２】
前記接地手段は、
ビット線とグランド電位との接続状態を切り換えるスイッチング素子と、該スイッチング素子の動作を制御する動作制御部とで構成されることを特徴とする請求項１に記載の読み出し専用半導体メモリ。
【請求項３】
前記動作制御部は、スタンバイ信号が反転入力される第１入力端子と、スタンバイ信号が遅延回路を介して入力される第２入力端子とを備える、ＡＮＤ型論理回路にて構成されることを特徴とする請求項２に記載の読み出し専用半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し時間の短縮化を図った読み出し専用半導体メモリに関する。
【背景技術】
【０００２】
従来の読み出し専用の半導体メモリは、以下のように構成されている。
例えば、図４に示すように、フローティングゲート型トランジスタからなる不揮発性のメモリセルＭＣをＮ行Ｍ列に配列（図４ではＭＣ１１〜ＭＣ８８が８行８列に配列）して構成したメモリセルアレイ１０と、メモリセルＭＣを選択するためのＮ行のワード線ＷＬ（図４ではＷＬ１〜ＷＬ８）と、Ｍ列の列選択トランジスタＭＮ１１〜ＭＮ１８と、各列選択トランジスタＭＮ１１〜ＭＮ１８と各列のメモリセルＭＣとを接続するビット線ＢＬ１〜ＢＬ８と、ＮチャンネルのＭＯＳトランジスタからなるトランスファゲートＭＮ３と、トランスファゲートＭＮ３のゲート電極に所定のバイアス電圧を与えるバイアス回路５と、トランスファゲートＭＮ３を介してノードＮ３に接続されるセンス線Ｎ４と、センス線Ｎ４と電源ＶＤＤとの間に接続されたＭＯＳトランジスタからなる負荷トランジスタ７と、差動増幅器からなるセンスアンプ８と、基準電位を発生するための基準電位発生用ダミー回路９とを備えている。
【０００３】
Ｎ行のワード線ＷＬは行デコーダ１２により選択制御され、選択されたワード線ＷＬは“Ｈｉ”レベルとなり、その他の非選択のワード線ＷＬは“Ｌｏ”レベルとなる。
また、Ｍ列の列選択トランジスタＭＮ１１〜ＭＮ１８は、列デコーダ１３により択一的に選択され、選択された列選択トランジスタＭＮ１１〜ＭＮ１８がオンされる。
基準電位発生用ダミー回路９は、ダミー用のメモリセルＭＣＲと、ワード線ＷＬＲと、ダミー列選択トランジスタＭＮ５と、ビット線Ｎ６と、トランスファゲートＭＮ４と、バイアス回路２５と、センス線Ｎ５と、負荷トランジスタ２７とを備えており、該負荷トランジスタ２７の抵抗を前記負荷トランジスタ７の抵抗よりも小さくとることにより、メモリセルアレイ１０からの読み出しデータの“１”および“０”に対応するセンス線Ｎ４の２つの電位の中間電位を基準電位として出力するものである。
そして、前記センスアンプ８は、前記センス線Ｎ４の電位を、基準電位発生用ダミー回路９から与えられる基準電位と比較して、該センス線Ｎ４の読み出しデータが“１”であるか“０”の検出を行い、検出した読み出しデータを出力する。
このように構成される読み出し専用の半導体メモリとしては、例えば特許文献１に記載されるような読み出し専用半導体メモリがある。
【特許文献１】特公平７−８２７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述の読み出し専用半導体メモリにおいては、パワーダウン（スタンバイ）時に全てのメモリセルＭＣの選択ゲートに電源電圧を印加することが一般的に行われている。
そして、スタンバイ信号ＳＴＢがスタンバイ状態の“Ｈｉ”からアクティブ状態の“Ｌｏ”になると、アドレスＡ０〜Ａ２の信号入力により行デコーダ１２により選択されるワード線ＷＬ１以外のワード線ＷＬ２〜ＷＬ８は、揃って“Ｈｉ”電位から“Ｌｏ”電位に切り換わる。
ここで、各ワード線ＷＬとビット線ＢＬとの間には、配線容量である寄生容量Ｃｐ（図４ではＣｐ１１〜Ｃｐ８８）が存在している。
この寄生容量の存在により、ワード線ＷＬ２〜ＷＬ８の電位が下がった際に、ビット線ＢＬの電位が引き下げられることとなる。
【０００５】
この場合、図５に示すように、選択されたメモリセルＭＣ１１のデータが“Ｌｏ”であり、メモリセルＭＣ１１の閾値が６Ｖ等の比較的高い値であったときには、ワード線ＷＬ１に５Ｖの電圧が印加されていたとしても、ＭＣ１１がオフ状態となってビット線ＢＬ１はハイインピーダンス状態となるため、ビット線ＢＬ１は０Ｖよりも低い電位にまで引き下げられる。例えば−０．８Ｖ程度の電位まで引き下げられる。
その後、列デコーダ１３により選択された列選択トランジスタＭＮ１１がオンして、５Ｖの電源ＶＤＤから負荷トランジスタ７、トランスファゲートＭＮ３、および列選択トランジスタＭＮ１１を通してビット線ＢＬ１がプルアップされ、ビット線ＢＬ１の電位が上昇する。ビット線ＢＬ１の電位が上昇して、ある電位以上になると、ノードＮ３およびセンス線Ｎ４の電位が上昇して、リファレンス用のセンス線Ｎ５の電位よりも高い電位となる。このセンス線Ｎ４の電位が差動増幅器８にて増幅されて読み出しデータとして“Ｌｏ”が出力される。
このように、前記ラインＣＬ１がオンして０Ｖから５Ｖとなったときに、ビット線ＢＬ１がグランド電位よりも低い電位からプルアップされるために、読み出しデータ“Ｌｏ”の読み出し時間Ｔ１が大きくなるという問題がある。
本発明は、その問題を解決するためになされたものであり、メモリセルの読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能読み出し専用半導体メモリを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決する読み出し専用半導体メモリは、以下の特徴を有する。
即ち、請求項１記載の如く、行デコード信号のスタンバイ状態からアクティブ状態への切り換わりに同期して、メモリセルのデータを読み出すためのビット線を、グランド電位と接続する接地手段を備え、該接地手段による、ビット線のグランド電位との接続は、遅くとも列デコード信号が確定する前に解除される。
これにより、効果的にビット線の電位を０Ｖに保持して、メモリセルの読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となる。
【０００７】
また、請求項２記載の如く、前記接地手段は、ビット線とグランド電位との接続状態を切り換えるスイッチング素子と、該スイッチング素子の動作を制御する動作制御部とで構成される。
これにより、簡単な構成で読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となる。
【０００８】
また、請求項３記載の如く、前記動作制御部は、スタンバイ信号が反転入力される第１入力端子と、スタンバイ信号が遅延回路を介して入力される第２入力端子とを備える、ＡＮＤ型論理回路にて構成される。
これにより、簡単な構成で読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となる。
【発明の効果】
【０００９】
本発明によれば、効果的にビット線の電位を０Ｖに保持して、メモリセルの読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明を実施するための形態を、添付の図面を用いて説明する。
【００１１】
本発明にかかる読み出し専用の半導体メモリについて説明する。
図１に示す読み出し専用の半導体メモリは、フローティングゲート型トランジスタからなる不揮発性のメモリセルＭＣをＮ行Ｍ列に配列（図１ではＭＣ１１〜ＭＣ８８が８列８行に配列）して構成したメモリセルアレイ１０と、メモリセルＭＣを選択するためのＮ行のワード線ＷＬ（図１ではＷＬ１〜ＷＬ８）と、メモリセルアレイ１０の列選択を行って選択した列のメモリセルのデータを読み出すためのＭ列（本例では８列）の列選択トランジスタＭＮ１１〜ＭＮ１８と、各列選択トランジスタＭＮ１１〜ＭＮ１８と各列のメモリセルＭＣとを接続するビット線ＢＬ（本例ではＢＬ１〜ＢＬ８）と、ＮチャンネルのＭＯＳトランジスタからなるトランスファゲートＭＮ３と、トランスファゲートＭＮ３のゲート電極に所定のバイアス電圧を与えるバイアス回路５と、トランスファゲートＭＮ３を介してノードＮ３に接続されるセンス線Ｎ４と、センス線Ｎ４と電源ＶＤＤとの間に接続されたＭＯＳトランジスタからなる負荷トランジスタ７と、ＣＭＯＳ型差動増幅器からなるセンスアンプ８と、基準電位を発生するための基準電位発生用ダミー回路９とを備えている。
【００１２】
Ｎ行のワード線ＷＬは行デコーダ１２により選択制御され、選択されたワード線ＷＬは“Ｈｉ”レベルとなり、その他の非選択のワード線ＷＬは“Ｌｏ”レベルとなる。
また、Ｍ列の列選択トランジスタＭＮ１１〜ＭＮ１８は、列デコーダ１３により択一的に選択される。
基準電位発生用ダミー回路９は、ダミー用のメモリセルＭＣＲと、ワード線ＷＬＲと、ダミー列選択トランジスタＭＮ５と、ビット線Ｎ６と、トランスファゲートＭＮ４と、バイアス回路２５と、センス線Ｎ５と、負荷トランジスタ２７とを備えており、該負荷トランジスタ２７の抵抗を前記負荷トランジスタ７の抵抗よりも小さくとることにより、メモリセルアレイ１０からの読み出しデータの“１”および“０”に対応するセンス線Ｎ４の２つの電位の中間電位を基準電位として出力するものである。
そして、前記センスアンプ８は、前記センス線Ｎ４の電位を、基準電位発生用ダミー回路９から与えられる基準電位と比較して、該センス線Ｎ４の読み出しデータが“１”であるか“０”の検出を行い、検出した読み出しデータを出力する。
【００１３】
また、本発明にかかる読み出し専用の半導体メモリにおいては、各ビット線ＢＬ１〜ＢＬ８に、それぞれ接地トランジスタＭＮ６１〜ＭＮ６８のドレイン電極が接続されており、各接地トランジスタＭＮ６１〜ＭＮ６８のゲート電極にはスタンバイ信号ＳＴＢ端子の１ショットパルス発生回路１５の出力が接続されている。
【００１４】
接地トランジスタＭＮ６１〜ＭＮ６８は、各ビット線ＢＬ１〜ＢＬ８の接地状態を切り換えるためのスイッチング素子であり、該ビット線ＢＬ１〜ＢＬ８の接地手段として作用するものである。
１ショットパルス発生回路１５は、ビット線ＢＬ１〜ＢＬ８の接地手段において、接地トランジスタＭＮ６１〜ＭＮ６８の動作を制御する。
このように、接地トランジスタＭＮ６１〜ＭＮ６８および１ショットパルス発生回路１５にて、ビット線ＢＬ１〜ＢＬ８の接地手段を構成している。
【００１５】
また、１ショットパルス発生回路１５は、スタンバイ信号ＳＴＢが反転入力される第１入力端子１５ａと、スタンバイ信号ＳＴＢが遅延回路１５ｄを介して入力される第２入力端子とを備える、ＡＮＤ型論理回路にて構成されている。
そして、図１における１ショットパルス発生回路１５の遅延回路１５ｄは、例えば、抵抗Ｒ１とコンデンサＣ９とを用いたＲＣ遅延回路に構成されている。
【００１６】
このように構成される読み出し専用半導体メモリにおいては、パワーダウン（スタンバイ）時に全てのメモリセルＭＣの選択ゲートに電源電圧を印加することが一般的に行われている。
そして、図２に示すように、スタンバイ信号ＳＴＢがスタンバイ状態の“Ｈｉ”からアクティブ状態の“Ｌｏ”になると、アドレスＡ０〜Ａ２の信号入力により行デコーダ１２により選択されるワード線ＷＬ１以外のワード線ＷＬ２〜ＷＬ８は、揃って“Ｈｉ”電位から“Ｌｏ”電位に切り換わる。
【００１７】
一方、行デコード信号を構成するスタンバイ信号ＳＴＢが、スタンバイ状態の“Ｈｉ”からアクティブ状態の“Ｌｏ”に切り換わると、各接地トランジスタＭＮ６１〜ＭＮ６８のゲート電極が接続されるノードＮ９に対して、１ショットパルス発生回路１５から１ショットパルスが出力され、該接地トランジスタＭＮ６１〜ＭＮ６８がオンする。
【００１８】
ここで、ワード線ＷＬは例えばポリシリコンにて構成され、ビット線ＢＬ１〜ＢＬ８はアルミにて配線されているため、各ワード線ＷＬとビット線ＢＬとの間には、寄生容量Ｃｐ（図１ではＣｐ１１〜Ｃｐ８８）が存在している。
この寄生容量の存在により、メモリセルＭＣの読み出しデータが“Ｌｏ”である場合、ビット線ＢＬはメモリセルＭＣを通じて接地しないので、ワード線ＷＬ２〜ＷＬ８の電位が下がった際に、ビット線ＢＬの電位が引き下げられようとする。
しかし、前述のように接地トランジスタＭＮ６１〜ＭＮ６８がオンすることで、各ビット線ＢＬ１〜ＢＬ８とグランド電位とが電気的に接続されるため、各ビット線ＢＬ１〜ＢＬ８がハイインピーダンス状態となることはなく、該ビット線ＢＬ１〜ＢＬ８は０Ｖの電位を保持する。
【００１９】
その後、列デコーダ１３により選択された列選択トランジスタＭＮ１１がオンして、電源ＶＤＤから負荷トランジスタ７、トランスファゲートＭＮ３、および列選択トランジスタＭＮ１１を通してビット線ＢＬ１がプルアップされ、ビット線ＢＬ１の電位が上昇する。ビット線ＢＬ１の電位が上昇して、ある電位以上になると、ノードＮ３およびセンス線Ｎ４の電位が上昇して、リファレンス用のセンス線Ｎ５の電位よりも高い電位となる。このセンス線Ｎ４の電位が差動増幅器８にて増幅されて読み出しデータとして“Ｌｏ”が出力される。
【００２０】
この場合、前記列選択トランジスタＭＮ１１がオンしてビット線ＢＬ１がプルアップされる際には、該ビット線ＢＬ１はグランド電位の０Ｖからプルアップされるために、０Ｖよりも低い電位にある状態からプルアップされる場合よりも、０Ｖよりも低い電位から０Ｖまでプルアップされる時間分だけ、読み出しデータ“Ｌｏ”の読み出し時間Ｔ２を短くすることができる。
【００２１】
また、接地トランジスタＭＮ６１〜ＭＮ６８をオン状態にさせる１ショットパルスは、少なくともワード線ＷＬ２〜ＷＬ８の電位が“Ｈｉ”から“Ｌｏ”に切り換わる際に“Ｈｉ”状態にあり、その後、列デコーダ信号が確定し、列デコーダ１３により選択された列選択トランジスタＭＮ１１がオンされるときには“Ｌｏ”状態となって、接地トランジスタＭＮ６１〜ＭＮ６８がオフして各ビット線ＢＬ１〜ＢＬ８の接地状態が解除されるように、その出力タイミングやパルス幅が設定されている。
【００２２】
つまり、１ショットパルス発生回路１５による１ショットパルスは、ワード線ＷＬ２〜ＷＬ８の電位が“Ｈｉ”から“Ｌｏ”に切り換わる前に発生が開始され、ワード線ＷＬ２〜ＷＬ８の電位が“Ｈｉ”から“Ｌｏ”に切り換わった後で、かつ列選択トランジスタＭＮ１１がオンされる前に発生が終了するようなパルスに設定されている。
【００２３】
読み出し専用半導体メモリのスタンバイ状態からアクティブ状態への切り換え時に１ショットパルス発生回路１５から発生される１ショットパルスを、このように設定することで、効果的にビット線ＢＬ１〜ＢＬ８の電位を０Ｖに保持して、読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となっている。
【００２４】
また、ビット線ＢＬ１〜ＢＬ８の接地手段を、接地トランジスタＭＮ６１〜ＭＮ６８および１ショットパルス発生回路１５にて構成し、該１ショットパルス発生回路１５を、スタンバイ信号が反転入力される第１入力端子と、スタンバイ信号が遅延回路を介して入力される第２入力端子とを備える、ＡＮＤ型論理回路にて構成することで、簡単な構成で読み出しデータ“Ｌｏ”を確実かつ短時間で読み出すことが可能となっている。
【００２５】
また、前述の１ショットパルス発生回路１５は、次のように構成することも可能である。
つまり、図３に示す１ショットパルス発生回路１５では、複数のインバータ１５ｅを直列接続して遅延回路１５ｄを構成している。スタンバイ信号ＳＴＢがインバータ１５ｅを通じて伝達される際に遅延が生じるため、複数のインバータ１５ｅを直列接続することにより、第２入力端子１５ｂに入力されるスタンバイ信号ＳＴＢを遅延させるための遅延回路１５ｄを構成することが出来る。
スタンバイ信号ＳＴＢの遅延度合いは、直列接続するインバータ１５ｅの個数により調節することができ、直列接続するインバータ１５ｅの個数を変更することで、１ショットパルスのパルス幅を適正値に設定することが可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明にかかる読み出し専用半導体メモリを示す回路図である。
【図２】読み出し専用半導体メモリのスタンバイ状態からアクティブ状態への切り換え時における各ノードの波形を示す図である。
【図３】読み出し専用半導体メモリにおける１ショットパルス発生回路の別実施例を示す回路図である。
【図４】従来の読み出し専用半導体メモリを示す回路図である。
【図５】従来の読み出し専用半導体メモリのスタンバイ状態からアクティブ状態への切り換え時における各ノードの波形を示す図である。
【符号の説明】
【００２７】
１０    メモリセルアレイ
１５    １ショットパルス発生回路
１２    行デコーダ
１３    列デコーダ
ＢＬ    ビット線
ＷＬ    ワード線
ＭＣ    メモリセル
ＭＮ１１〜１８  列選択トランジスタ
ＭＮ６１〜６８  接地トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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