(57)【要約】【課題】  スキャン試験に要する時間を短縮するためにスキャンチェーンを複数に分割して同時に並行して試験を行う方法が有効である。そこで、スキャンチェーンの長さを短くして、同時に分割されたスキャンチェーンの長さを実質的に等しくするスキャンチェーンの形成方法を得る。【解決手段】先ず、テスト合成ツールを用いて１本のスキャンチェーンを形成し、次にスキャンチェーンを構成するフリップフロップ回路を配置ツールを用いて再配置を行って短縮されたフリップフロップチェーンの並びファイルを形成する。この並びファイルをフリップフロップの数が実質的に均等になるように分割した並びファイルを作成する。この並びファイルを用いて分割された複数のスキャンチェーンを形成する。各スキャンチェーンの入出力端子をスキャン制御回路に接続し、集積回路の試験時にはグループ化された複数のスキャンチェーンの入出力端子を所定のパッドに接続して並行してスキャン試験を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の論理回路ブロックで構成された集積回路のネットリストを出力するステップと、
前記ネットリストを用い前記集積回路内に１本のスキャンチェーンを形成するステップと、
前記スキャンチェーンを構成するフリップフロップを最短距離で結び、フリップフロップの並びファイルを作成するステップと、
前記フリップフロップの並びファイルを用い実質的に均等な数よりなる複数フリップフロップに分割した複数のフリップフロップの並びファイルを作成するステップと、
前記分割されたフリップフロップの並びファイルに対応する複数のスキャンチェーンを再形成するステップと、
前記再形成された各スキャンチェーンの入出力端子をスキャン制御回路に接続するステップを含むことを特徴とするスキャンチェーンの形成方法。
【請求項２】
前記フリップフロップの並び情報は、フリップフロップに名前を付与した順序テーブルであることを特徴とする、請求項１記載のスキャンチェーンの形成方法。
【請求項３】
前記スキャン制御回路が請求項１または２記載の方法で形成された前記複数のスキャンチェーンをグループ化し、並行してスキャン試験を行うステップを含むことを特徴とする集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路を構成する論理回路の動作を試験するスキャンチェーンの形成方法に関わる。さらにチェーンの長さを短くした複数のスキャンチェーンの形成方法、およびこのように形成したスキャンチェーンを用いて半導体装置を試験する方法に関わる。
【背景技術】
【０００２】
半導体集積回路の規模は、加工寸法の微細化と集積回路の設計技術の向上によって引き続き増大を続けている。規模の増大に従って設計の困難さは増加するが、設計ツールの性能の向上を引き起こし、使用する機器の要求仕様を入力することによって、構成する論理回路を設計し、素子のレイアウトから配線パターンを形成する工程は自動化されている。そして、それぞれの段階で検証が行われることで障害が発生することを未然に防ぐことが可能になりつつある。
【０００３】
一方、このようにして設計された集積回路はレイアウトパターンを形成する工程やウエハプロセスでの製造工程、組立工程で発生する欠陥、あるいは、使用中に何らかの原因で発生した欠陥が原因で故障となり、正しく動作しない場合がある。このような場合には速やかに故障の原因を明らかにして対策を施す必要がある。しかし集積回路の規模が増大するに従って、集積回路が故障のときに現れる現象をもとに、原因となる箇所を特定することが困難になってきている。このため、集積回路の故障箇所を検出する方法は従来から検討されていて、スキャン試験法は有力な方法の一つとして広く用いられている。
【０００４】
スキャン試験法は、集積回路を構成する論理回路の中で、組み合わせ回路のような単位となる個々の回路に個別に入力を設定し、その出力が正しい値を示しているかを個別に試験する方法であって、故障の原因となる回路の箇所を容易に特定することができる方法である。
【０００５】
スキャン試験を行うために、組み合わせ回路の入力端子、出力端子毎にフリップフロップ回路（以降ＦＦ回路と略記する）を対応させて配置する。これらのＦＦ回路は、通常の動作のときにはそれぞれ集積回路を構成する要素の一部として使用されている。
【０００６】
スキャン試験を行うときにはそれぞれのＦＦ回路の出力端子を次のＦＦ回路の入力端子へと直列に接続してチェーン状につながったスキャンチェーンを形成する。このようにして形成されたスキャンチェーンの一方の入力端子から試験信号を入力して順次この値をシフトすることによって、試験対象とする組み合わせ回路に所定の入力値を設定することができる。そして、設定された入力値によって得られた組み合わせ回路の出力値は、各出力端子に対応して接続されているＦＦ回路にセットされる。このセットされた値は再びスキャンチェーンによってシフトされて出力端子から取り出され、この結果を検証することでこの組み合わせ回路が正しく動作しているかどうかを確かめることができる。このようにして、複雑な回路で構成される集積回路の不良箇所を容易に特定することができる。
【０００７】
しかし、集積回路の規模が大きくなると、必要とするＦＦ回路の数が増加するため、信号を入力してから取り出すまでの時間が長くなる。同時に配線が長くなることによる遅延時間の増加が試験時間の増加を引き起こし生産効率の低下をもたらすことになる。さらに、接続のための配線長が長くなり配線のための領域が増加するなど、別の課題も発生する。
【０００８】
そのため、従来からスキャンチェーンの長さを短くするため色々と工夫がなされてきた。また、ＦＦ回路の増加による試験時間の増加に対しては、ＦＦ回路のチェーンを複数のチェーンに分割してその入力端子と出力端子をそれぞれ集積回路の別々のパッドに接続し、複数のスキャンチェーンを同時に並行して測定することで試験時間の短縮を図ることが行われている。（特許文献１を参照）
しかし、スキャンチェーンを形成するために使用するテスト合成ツールは回路の論理的なつながりを基本にして接続するため、必ずしも最短の配線とはならない。そのため一度スキャンチェーンを形成したのち、配置ツールを用いてＦＦ回路を配置すると同時に再配線を行ってチェーンの長さを短縮する必要がある。この様子を図８から図１１に示す。
【０００９】
図８は集積回路１０をテスト合成ツールを用いてスキャンチェーンを形成したときの様子を示している。集積回路１０は複数の回路モジュール１１で構成されていて、スキャン配線１３によってそれぞれのモジュール１１の間を接続し１本のスキャンチェーンが形成されている。テスト合成ツールは論理的なつながりを基準にスキャンチェーンを形成するので最短の接続とはなっていない。
【００１０】
図９は上記モジュールの中の一つのモジュール２０内でスキャンチェーンを構成するＦＦ回路２１がスキャン配線２２によって接続されている情況を示している。入力端子２３と、出力端子２４が図８のスキャン配線１３にそれぞれ接続され、１本のスキャンチェーンが形成される。図９に示すように、モジュール２０内においても論理的なつながりを基準にスキャンチェーンを形成するため、必ずしも最短の接続とはなっていない。
【００１１】
このように形成されたスキャンチェーンは配置ツールによって配線のつなぎ替えが行われ、スキャンチェーンの短縮が図られる。さらに、複数のスキャンチェーンを並行してスキャン試験を行うために複数のスキャンチェーンに分割される。
【００１２】
図１０はモジュール２０内のＦＦ回路２１のスキャンチェーンが再配線され、短縮された様子を示している。図１１はモジュール間が再配線によって接続が短縮され、さらにモジュール間の接続を分割することによって、複数のスキャンチェーンが形成されている。
【００１３】
しかし、このようなステップを踏んでスキャンチェーンを作成する方法では、モジュール単位で再配置と再配線を行うため、隣接するモジュール間にわたっての短縮化を充分に行うことが困難であった。さらに、スキャンチェーンの分割がモジュールを単位に行うため分割されたスキャンチェーンの長さが均等にはならない。そのため複数のスキャンチェーンを並行してスキャン試験を行った場合、試験終了する時間に差が生じて次の試験に進むための待ち時間が生じスキャン試験の時間が長くなる。
【００１４】
このように、従来の設計ツールの使用方法では効率の良いスキャンチェーンを形成することが困難であった。
【特許文献１】特開２０００−９０１３７
【発明の開示】
【発明が解決しようとする課題】
【００１５】
集積回路の規模の増大に伴って試験時間が長くなり、集積回路の製造コストに占める試験費用の割合が増加して試験時間の短縮が大きな課題になっている。スキャン試験を行うとき、信号の伝播時間による時間を少しでも短くする必要があり、最短のスキャンチェーンを形成することが重要である。
【００１６】
さらに、スキャンチェーンを複数に分割し、同時に並行して試験を行うことが有効であるが、複数のスキャンチェーンを並行して試験を行う場合、各スキャンチェーンがほぼ等しい時間で終了すれば無駄な待ち時間を除くことが可能になる。そのため、対象となるスキャンパスのそれぞれの長さをできるだけ等しくなるように形成することが必要となる。
【００１７】
また、スキャンチェーンの形成は、集積化回路の設計に引き続き行われるため、従来の設計ツールをそのまま利用できることが求められている。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明は、
複数の論理回路ブロックで構成された半導体集積回路のネットリストを出力するステップと、前記ネットリストをもとに回路ブロック内に１本のスキャンチェーンを形成するステップと、前記スキャンチェーンを構成するＦＦ回路の座標をもとに最短距離で結び、ＦＦ回路の並び情報を作成するステップと、前記ＦＦ回路の並び情報をもとに実質的に均等な数よりなる複数ＦＦ回路の列に分割するステップと、前記分割されたＦＦ回路の列に対応する複数のスキャンチェーンを再構成するステップと、前記再構成された各スキャンチェーンの端子をスキャン制御回路に接続するステップを含むスキャンチェーンを形成する方法である。
【００１９】
すなわち、スキャンチェーンを構成するＦＦ回路を抽出したのち、集積回路全体にわたって長さが最も短くなるように再配線を行い、均等に分割して複数のスキャンチェーンを形成することに特徴がある。
【００２０】
さらに、本発明はスキャン制御回路が上記の方法で形成した複数のスキャンチェーンをグループ化し、並行してスキャン試験を行うステップを含む集積回路の製造方法を特徴としている。
【００２１】
すなわち、スキャン制御回路が実質的に均等な長さの複数のスキャンチェーンをグループ化して並行して試験することによって、集積回路の試験時間を短縮する方法である。さらにスキャン制御回路は試験を行うグループのスキャンチェーンの入出力端子を集積回路の所定のパッドに接続する制御を行う。
【００２２】
本発明によるスキャンチェーンを構成する方法は論理合成されたネットリストをもとに従来のツールを用いて容易に実現が可能である。
【発明の効果】
【００２３】
このように、集積回路のスキャン試験で用いる全てのＦＦ回路を抽出した後に、抽出されたＦＦ回路を最短距離で接続することによって、スキャンチェーンの長さを効率良く短縮して形成することが可能となる。従って、集積回路に占める配線領域の縮小が得られると同時にスキャン試験に要する時間を短縮することができる。
【００２４】
さらに、短縮して形成されスキャンチェーンを形成した後、スキャンチェーンを構成するＦＦ回路の数が実質的均等になるように切断することで、実質的に等しい数のＦＦ回路で構成される複数のスキャンチェーンが形成される。従って、複数のスキャンチェーンを並行して試験を行うとき、終了する時間が実質的に等しくなり、試験の待ち時間を最小限に抑えることが可能になる。
【００２５】
また、集積回路のスキャン試験を行うときスキャン制御回路は複数のスキャンチェーンをグループ化して各入出力端子を所定のパッドに接続し、並行して試験を行うように制御する。このことによって効率的に試験を行うことが可能になり試験のためのコスト削減が可能になる。
【００２６】
さらに、分割したそれぞれのスキャンチェーンの各端子はスキャン制御回路に別の配線で接続されるため、それら端子と接続パッドとの関係を考慮する必要がなく総合的に配線を短縮することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明を実施するに当たって詳細な工程について述べる。集積回路の設計に当たっては設計仕様に従って、基本的機能構造を設計する。利用するテクノロジを指定し、設計的制約事項を加えて論理合成され論理回路が自動生成され、ネットリストが形成される。このネットリストでは、一つの機能を備えた単位は機能ブロック（以下モジュールと表記する）としてそれぞれが入出力端子を備えた回路の集合として表されている。このモジュールは小規模の演算単位から、プロセッサやメモリのように大きな単位まで含まれている。これらのモジュールは多くのゲートやスイッチ回路からなる組み合わせ回路で構成されている。また、このネットリストは、ゲートなどの部品情報、配線接続情報、位置情報などを含んでいる。このネットリストに従って、レイアウトツールでは先ず、モジュールの配置を行い、構成の単位となるセルを自動配置し、配線を行う。このようにして集積回路の配置配線情報が収められたネットリストが得られる。
【実施例１】
【００２８】
以下に、このようにして得られたネットリストをもとに、テスト合成ツールを用いてスキャンチェーンを形成する方法について述べる。図１は本発明によるスキャンチェーンの形成方法を説明するフローチャートを示している。
【００２９】
ステップＳ１０１では、ネットリストのデータをテスト合成ツールに与え１本のスキャンチェーンを作成する。ネットリストで表された回路は、チップ上に配置されたモジュール間の接続と、モジュール内における回路ブロック間の接続のように階層構造で構成されている。テスト合成ツールは、モジュール内のネットリストから組み合わせ回路の入出力回路と、ＦＦ回路を接続し、次いでそれぞれのＦＦ回路の入力端子と出力端子を接続して１本のチェーンを形成する。図２はステップＳ１０１で作成されスキャンチェーンを示している。なお、図２の構成要素は基本的に図８で示したものと同じであって、同じ番号を付与している。集積回路１０はモジュールＡからモジュールＫの名前が付与された複数のモジュール１１で形成されている。また、外部との接続端子としてのパッド１２が集積回路１０の周辺に配置されている。ステップ１０１で、スキャン配線１３によってモジュールＡの始点１４からモジュールＫの終点１５に至るスキャンチェーンが形成されたことを示している。
【００３０】
スキャン制御回路１６はあとで説明するように作成される複数のスキャンチェーンの入出力端子とパッド１２間の接続を制御する回路である。
【００３１】
図３は図２で示した複数のモジュールの中の１モジュール２０の内部でスキャンチェーンが形成された情況を示している。図３も構成要素は基本的に図９で示したものと同じである。複数のＦＦ回路２１がスキャン配線２２によって接続されて入力端子２３から、出力端子２４に至る１本のスキャンチェーンを形成されている。テスト合成ツールは論理的なつながりの深いものを優先して相互に接続してスキャンチェーンを作成する。従って、この状態では接続されたＦＦ回路のチェーンは図３に示すように入り組んだ接続状態になっている。
【００３２】
なお、図２に示した例では、モジュールＣは、機能的にモジュールＣ−１とモジュールＣ−２のように２個のブロックに分割された場合を示している。このときも論理的なつながりを重視して接続するためモジュールＣ−１、Ｃ−２のように複数の場所に配置されている場合は、１個のブロックのように接続する。従って、特別の制約を加えないでテスト合成ツールを動作させると、図２に示すような接続が得られる。従って、図２のモジュールＣ−１とモジュールＣ−２との間はモジュール内のスキャンチェーンが形成されて、スキャン配線２５によってモジュール内の配線として処理されている。
【００３３】
テスト合成ツールは各モジュールの入出力端子をスキャン配線１３によって接続し、図２に示すように１本のスキャンチェーンを形成する。
【００３４】
このようにして形成された１本のスキャンチェーンはネットリストの形で出力される。
【００３５】
次に、ステップＳ１０２では、上記ネットリストが配置ツールに入力され、ＦＦ回路を集積回路１０の全体に展開されて１本のチェーンを形成するように配線のつなぎ替えを行う。このとき、それぞれのＦＦ回路は、モジュール間の属性を除いてＦＦ回路間を接続する配線長が最短になるように再配線される。このようにして形成された１本のＦＦ回路のチェーンを図４に示す。
【００３６】
ここにＦＦ回路のチェーン３１は１本の曲線で表していて、スキャン試験で用いる全てのＦＦ回路の上を順番に重複することなく経由して形成されている。もとになったモジュールは点線で示している。この再配線を行う際に、入力端子３２と出力端子３３は任意に与えることができる。図４の場合は集積回路１０の隅を選択している。あるいは、スキャン制御回路１６に最も近いＦＦ回路を選択しても良い。
【００３７】
このようにしてスキャンチェーンを構成するＦＦ回路は入力端子から出力端子まで最短の経路に従って一列に並べられる。このように並んだＦＦ回路に並び情報を含む名前を与え、ＦＦ回路の順序と配置情報を含むスキャンＦＦ回路の並びファイルを出力する。図５（ａ）はＦＦ回路の並びファイル４０を示している。ここでは、入力端子３２に一番近いＦＦ回路から順にＦＦ１、ＦＦ２と名前を与えて順番に並べ、ＦＦ回路の並び情報を示すＦＦ回路の並びファイルが作成される。
【００３８】
次にステップＳ１０３では、このＦＦ回路の並びファイルを用いて、５１２本あるいは１０２４のＦＦ回路チェーンに分割する。このとき、各チェーンを構成するＦＦ回路の数が実質的に均等になるように分割する。このように分割された複数のＦＦ回路チェーンを示す複数のＦＦ回路の並びファイルが作成される。図５（ｂ）は分割されたＦＦ回路の並びファイル４１、４２、４３、４４を示している。ファイルの中の文字ａ、ｂ、ｃ、はそれぞれのＦＦ回路チェーンの最初のＦＦ回路の名前を示している。分割されたＦＦ回路チェーンはそれぞれ最初のＦＦ回路の入力が信号の入力端子に接続され、最終のＦＦ回路の出力が信号の出力端子に接続される。
【００３９】
このようにして分割して形成された複数のＦＦ回路チェーンを図６に示す。分割されたＦＦ回路チェーン５１はそれぞれ入力端子５２と出力端子５３を備えている。
【００４０】
なお、分割する数は、スキャン試験を行うときにスキャンチェーンの入出力端子に割り当てることができる集積回路のパッド数から決まる同時並行試験が可能なスキャンチェーン数の倍数に決めることができる。あるいは、試験を行うテスタが同時に試験できるスキャンチェーンの数の倍数で決めることもできる。
【００４１】
次にステップＳ１０４では、ＦＦ回路並びファイルを再度テスト合成ツールに入力する。テスト合成ツールでは、示されたＦＦ回路の列に従ってスキャンチェーンを形成する。このとき、ステップＳ１０２で作成されたネットリストを使用し、試験を行う組合せ回路との対応が取られる。
【００４２】
図７は、再度テスト合成された後の集積回路１０を示している。再度形成された複数のスキャンチェーン６１の入力端子６２と出力端子６３は、それぞれスキャン制御線６４によってスキャン制御回路１６に接続される。スキャン制御回路１６は、スキャン試験時にはテストプログラムに従って、並行して試験されるスキャンチェーン６１のグループを試験のステップに従って順次所定のパッドに割り当てる。
【００４３】
スキャン制御線６４は、テストプログラムの試験ステップに対応して、試験されるスキャンチェーン６１の入力端子６２および出力端子６３を割り当てられたパッド１２との間を接続線６５、６６を用いて接続するように切り替え制御する。このように制御する場合は、それぞれの入力端子６２、出力端子６３とパッド１２の間の接続線を予め配置しておく必要がある。
【００４４】
あるいは、スキャン制御線６４にスキャン試験の入力信号と出力信号を与え、スキャン制御回路１６を経由して接続線６７、６８によってパッド１２に接続されるようにすることができる。この場合は、スキャン制御回路１６と各パッド１２の間を結ぶ配線を予め配置しておく必要がある。一方、スキャンチェーン６１の入力端子６２、出力端子６３とパッド１２の間の接続線を省略することができる。
【００４５】
このようにスキャンチェーンが構成され、スキャン制御回路に接続された情報はネットリストとして出力される。
【００４６】
次にステップＳ１０５では、上記で作成されたネットリストが再度配置ツールに入力され、それぞれのチェーン内での再配線が行われる。このとき、ステップＳ１０２で最初に再配線を行ったときのレイアウト情報を利用することによって、短時間に処理することができる。
【００４７】
このようにして作成されたスキャンチェーンは、使用するＦＦ回路を最初はステップ１０１でモジュール単位で抽出することにより短時間に抽出することが可能であり、次いでステップＳ１０２では抽出されたＦＦ回路を配置ツールによって集積回路全体で最短距離になるように接続を行うことでＦＦ回路のチェーンの再配線を行っている。こうすることで、論理的なつながりと切り離して配置することで容易に最短の接続を行うことができる。さらに、配置されたＦＦ回路の配列順に名前を付与してリストを作成する。ステップＳ１０３ではこのリストをもとに所定の本数になるように、ＦＦ回路を実質的に均等に分割する。こうすることで、全体の配線長が最短になるように接続され、実質的に均等な長さのスキャンチェーンが所定の本数形成することができる。これらスキャンチェーンの入出力端子は集積回路内の任意の座標に位置していて、それぞれスキャン制御回路と信号線によって接続されていて、スキャン試験を行うときに選択された入出力端子が所定のパッドに接続されて所定の試験が行われる。
【００４８】
次に、このようにして作成されたスキャンチェーンを用いて集積回路１０を試験する方法について述べる。テスタよりスキャン試験のコマンドが入力されると、スキャン制御回路１６は最初の試験に割り当てられたグループの複数のスキャンチェーンの入力端子および出力端子をそれぞれ予め割り当てられたパッドに接続する。テスタは、複数のスキャンチェーンの入力端子に並行してそれぞれのスキャンチェーンに対応したテスト信号を入力する。このようにして複数のスキャンチェーンが同時に並行して試験が行われる。所定の試験が終了すると、テスタはスキャン制御回路に対して次のステップに進むコマンドを発し、スキャン制御回路は次のグループに割り当てられた複数のスキャンチェーンの入力端子と出力端子をパッドに接続する。この動作を順次繰り返すことによって、全てのグループのスキャンチェーンの試験が実行される。
【００４９】
それぞれグループ化されたスキャンチェーンのＦＦ回路はほぼ均等に割り当てられているので、一つのグループ内のスキャンチェーンの試験はほぼ同時に終了する。従って、複数のスキャンチェーンを同時に試験しても他のスキャンチェーンの試験の終了を待つ時間は無視できる程度であって、効率良く試験を行うことができる。
【００５０】
しかも、それぞれのスキャンチェーンの長さは集積回路全体にわたって最短になるように配置されているため、配線による遅延時間が最短になり、試験時間を短縮することを可能にしている。
【産業上の利用可能性】
【００５１】
集積回路の大規模化に従って、集積回路の試験が長時間化し、集積回路の製造コストに占める試験の費用の割合が増加してきている。従って、試験時間を短縮することは集積回路の製造コストを削減するための重要課題になってきている。本発明は、スキャンチェーンの長さを短縮して試験時間を短縮すると同時に、実質的に均等な長さに分割することで、複数のスキャンチェーンを並行して試験したときに終了する時間をそろえることが可能になって、テスタの無駄な待ち時間を短縮することでテスタの有効活用を図ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明によるスキャンチェーン作成のフローチャート
【図２】ステップＳ１０１後のモジュール間の接続
【図３】ステップＳ１０１後のＦＦ回路間の接続
【図４】ステップＳ１０２後のＦＦ回路のチェーン
【図５】ＦＦ回路の並びファイル
【図６】ステップＳ１０３後の分割されたＦＦ回路のチェーン
【図７】ステップＳ１０４後のスキャン制御線の接続
【図８】従来技術によるモジュール間の接続
【図９】従来技術によるＦＦ回路間の接続
【図１０】従来技術によるモジュール内のＦＦ回路間の接続の再配線
【図１１】従来技術によるスキャンチェーンの分割
【符号の説明】
【００５３】
１０  集積回路
１１、２０  モジュール
１２  パッド
１３、２２、２５  スキャン配線
１４  始点
１５  終点
１６  スキャン制御回路
２１  ＦＦ回路
２３、３２、５２、６２  入力端子
２４、３３、５３、６３  出力端子
３１、５１、６１  チェーン
４０、４１、４２、４３、４４  並びファイル
６４  スキャン制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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