(57)【要約】  【課題】  少ない回数での電圧パルスの印加によっても可変抵抗層に大きな抵抗値の変化を引き起こすことが可能であって、動作速度の速い半導体装置およびその駆動方法を提供する。  【解決手段】  可変抵抗素子部１００は、基板１０の一方の主表面上に第１電極１１１と可変抵抗層１２０とが順に積層され、さらに可変抵抗層１２０の主表面上における一部領域に第２電極１１２が積層形成され構成されている。  可変抵抗素子部１００では、可変抵抗層１２０を挟む第１電極１１１と第２電極１１２とに、電圧パルスを印加することによって可変抵抗層１２０にキャリアの注入を行い、その抵抗値を３桁以上増大される。ここで、注入するキャリアの密度は、電流密度にして１０4Ａ／ｃｍ2以上である。  【選択図】  図５
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【特許請求の範囲】
【請求項１】
ペロブスカイト構造を有する材料からなり、電界の変化により電気特性が変化する可変抵抗層と、前記可変抵抗層における電気抵抗の変化を生じさせる駆動部とを有する半導体装置であって、
前記駆動部は、前記可変抵抗層に対してキャリアを注入し、当該可変抵抗層の高抵抗化を図るキャリア注入手段を有している
ことを特徴とする半導体装置。
【請求項２】
駆動時において、前記キャリア注入手段が可変抵抗層に対して注入するキャリアの密度は、電流密度にして１０4Ａ／ｃｍ2以上である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変抵抗層では、前記キャリアの注入により一方の主表面およびその近傍部分の電気抵抗値が変化する
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記可変抵抗層には、両主表面に第１の電極と第２の電極とが各々接続されており、
前記駆動部は、前記可変抵抗層に対して、前記第１および第２の電極を介して電圧を印加することにより、前記キャリアの注入を実施する
ことを特徴とする請求項１から３の何れかに記載の半導体装置。
【請求項５】
前記駆動部は、前記可変抵抗層からキャリアを引き抜き、当該可変抵抗層の低抵抗化を図るキャリア引き抜き手段を有している
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記駆動部は、前記可変抵抗層に対して、前記キャリアの注入の際とは逆極性の電圧を印加することにより、前記キャリアの引き抜きを実施する
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の電極と第２の電極とは、互いに相違するサイズをもって、前記可変抵抗層に対して接続されている
ことを特徴とする請求項４から６の何れかに記載の半導体装置。
【請求項８】
前記可変抵抗層において、前記キャリアの注入時には、サイズが小さい側の電極が接続された部分の近傍領域で高抵抗化される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
基板と、当該基板上に形成された絶縁層とを有し、
前記第１の電極は、前記絶縁層の表面からその厚み方向に形成された孔に対して、電極材料が埋め込まれることで形成され、
前記可変抵抗層は、前記第１の電極と接続状態を有して、前記絶縁層の表面に積層され、
前記第２の電極は、可変抵抗層の表面に積層されている
ことを特徴とする請求項４から８の何れかに記載の半導体装置。
【請求項１０】
対をなす第１の電極と第２の電極と、両電極に挟まれた可変抵抗層とにより単位スイッチ素子が形成され、
前記単位スイッチ素子における第１の電極および第２の電極の一方が、プレート線に接続され、他方が選択トランジスタ素子部を介してビット線に接続されており、
前記選択トランジスタ素子部のゲート電極がワード線に接続されてなる
ことを特徴とする請求項４から９の何れかに記載の半導体装置。
【請求項１１】
前記可変抵抗層は、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料からなり、
上記化学組成式において、Ａは、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ａ'は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｘ、Ｙ、Ｚの各々は、０≦Ｘ≦１、０≦Ｙ≦２、１≦Ｚ≦７の関係を有する
ことを特徴とする請求項１から１０の何れかに記載の半導体装置。
【請求項１２】
ペロブスカイト構造を有する材料からなる可変抵抗層に対して、電界の変化により電気特性の変化を生じさせる半導体装置の駆動方法であって、
前記可変抵抗層の電気抵抗の変化を生じさせるために、キャリアの注入を行う
ことを特徴とする半導体装置の駆動方法。
【請求項１３】
可変抵抗層に対して注入するキャリアの密度は、電流密度にして１０4Ａ／ｃｍ2以上である
ことを特徴とする請求項１２に記載の半導体装置の駆動方法。
【請求項１４】
前記可変抵抗層に対して前記キャリアを注入することにより、局部的に高抵抗化を図る
ことを特徴とする請求項１２または１３に記載の半導体装置の駆動方法。
【請求項１５】
前記可変抵抗層の両主表面には、第１および第２の電極が接続されており、
前記可変抵抗層に対して、前記第１および第２の電極を介して電圧を印加することで前記キャリアの注入を行うものであり、
前記キャリアの注入により、前記可変抵抗層における前記第１および第２の電極の内の一方が接続された部分近傍で高抵抗化が図られる
ことを特徴とする請求項１２から１４の何れかに記載の半導体装置の駆動方法。
【請求項１６】
前記可変抵抗層に対して前記キャリアの引き抜きを行うことにより、当該可変抵抗層における高抵抗化が図られた部分の低抵抗化を図る
ことを特徴とする請求項１５に記載の半導体装置の駆動方法。
【請求項１７】
前記キャリアの引き抜きは、前記キャリアの注入の際とは逆極性の電圧を、第１および第２の電極に対して印加することにより実施する
ことを特徴とする請求項１６に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその駆動方法に関し、特に、ペロブスカイト構造を有する材料からなる可変抵抗層を有する素子部を備える装置に関する。
【背景技術】
【０００２】
磁場の印加によって抵抗が変化する磁気抵抗効果は、ペロブスカイト構造を有する遷移金属酸化物に多く見られ、電子デバイスへのこれらの材料の応用が盛んに研究されている。しかし多くの電子デバイスでは、抵抗制御のため磁場の発生と制御、および抵抗素子間での磁場の相互干渉の回避といった技術的な障壁があり、これらの技術的課題を克服し得る電子デバイスの実用化が望まれている。
【０００３】
一方、ペロブスカイト構造を有する遷移金属酸化物では金属相−絶縁相転移（Ｍｏｔｔ転移）するものが多く、金属相−絶縁相転移は、磁場の他に、電場、応力、温度などによっても引き起こされる。例えば、上記材料に直接電場を印加して抵抗を変化させることが試みられている（例えば、非特許文献１、非特許文献２参照)。これらの文献に係る技術では、極めて低温（−１５０℃以下）で発現する絶縁相において、秩序化したｄ電子を電場の印加によって遍歴化するメカニズムを用いたものと考えられる。しかし、これら文献に係る例では、電場によるこのような抵抗変化の発現が室温より極めて低い温度領域に限定されるので、電子デバイスへの応用上の大きな課題といえる。
【０００４】
これに対して、特定のペロブスカイト構造を有する材料に室温で電圧パルスを印加し、その抵抗変化を試みた実験が報告されている（例えば、非特許文献３、非特許文献４、特許文献１参照）。これら文献で使用が試みられている材料としては、Ｍｎイオンを含むペロブスカイト型酸化物であり、Ｒ(1-X)ＡXＭｎＯ3の組成式で表される材料がある。ここで、Ｒは、Ｌａ3+、Ｐｒ3+、Ｎｄ3+などの３価の希土類イオン、Ａは、Ｃａ2+、Ｓｒ2+、Ｂａ2+などの２価のアルカリ土類イオンである。
【０００５】
これらの特定の材料では、室温で低抵抗状態（金属相）にあるペロブスカイト材料が、電圧パルスの印加によって高抵抗状態（絶縁相）へ転移するという特徴的な振る舞いをし、上記遷移金属酸化物における低温での絶縁相の電場による金属相への転移とは明らかに異なる現象を生じる。このような特定のペロブスカイト構造を有する材料を用い可変抵抗型スイッチ素子を形成しようとする場合には、例えば、図９に示すような構成を採用することができる（特許文献１）。
【０００６】
図９に示すように、文献の可変抵抗型スイッチ素子は、基板５１０の一方の主表面上に、第１の電極５１１、可変抵抗層５２０が順に積層され、可変抵抗層５２０の主表面上の一部領域に第２の電極５１２が積層されている。そして、可変抵抗層５２０は、ペロブスカイト構造を有する材料、例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（以下では、「ＰＣＭＯ」と記載する。）材料を用い、層厚み６００ｎｍで形成されている。また、第１の電極５１１と第２の電極５１２とには、電圧パルスを印加することができる駆動回路が接続されている。
【０００７】
この可変抵抗型スイッチ素子では、電圧パルスを印加しない状態では可変抵抗層５２０の抵抗値が数十Ωの低抵抗状態にある。ここで、第１の電極５１１と第２の電極５１２との間に、電圧３１Ｖ、パルス幅７１ｎｓｅｃ． の電圧パルスを複数回印加した場合には、数十パルスの印加によって可変抵抗層５２０の抵抗値が上記低抵抗状態に対して１００倍（２桁）程度増大する。このようにして、可変抵抗型スイッチ素子では、電圧パルスの印加により可変抵抗層５２０が高抵抗状態に移行する。また、このような可変抵抗型スイッチ素子では、可変抵抗層５２０の層厚、印加する電圧パスルの振幅とパルス幅、および電圧パルスの印加回数を調整することで低抵抗状態と高抵抗状態とで３桁から４桁の抵抗値変化を得ることができる。なお、このような可変抵抗層５２０の抵抗値の増大を引き起こすには、少なくとも１０５Ｖ／ｃｍ以上の電場の印加が必要とされている。
【０００８】
また、例えば、上述のような可変抵抗型スイッチ素子をメモリ装置に応用する場合には、一般的に、一つの可変抵抗型スイッチ素子の低抵抗状態と高抵抗状態との間での抵抗値の比は高いほどよいとされる。一例としては、一つのビット線列に複数の可変抵抗型スイッチ素子を接続した場合、可変抵抗型スイッチ素子の数だけビット線との接合点数が必要となり、ビット線当たりの可変抵抗型スイッチ素子の接続数が多いほど、接合リークが増大する。この接合リークと選択された可変抵抗型スイッチ素子を流れる電流とを明確に区別するためには、大容量メモリ装置の場合には、可変抵抗型スイッチ素子の低抵抗状態と高抵抗状態との間での抵抗値の比を３桁以上にすることが望ましい。
【特許文献１】米国特許第６２０４１３９号公報
【非特許文献１】Ａ．Ａｓａｍｉｔｓｕ等、Ｎａｔｕｒｅ  ３８８巻、ｐ．ｐ．５０−５２（１９９７）
【非特許文献２】Ｈ．Ｏｈｎｏ等、Ｎａｔｕｒｅ  ４０８巻、ｐ．ｐ.９４４−９４６（２０００）
【非特許文献３】Ｓ．Ｑ．Ｌｉｕ等、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ      ７６巻、ｐ．ｐ.２７４９−２７５１
【非特許文献４】Ｗ．Ｗ．Ｚｈｕａｎｇ等、ＩＥＥＥ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２００２、ｐ．ｐ.１９３−１９６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来技術では、１０5Ｖ／ｃｍ以上の電場を可変抵抗層５２０に印加しても、必ずしも大きな抵抗変化を引き起こすことができるわけではなく、単一の電圧パルスの印加によって誘起される抵抗変化は高々１桁程度である。よって、従来の可変抵抗型スイッチ素子では、可変抵抗層５２０における抵抗値を３桁以上変化させるには複数回の電圧パルスの印加を必要となる。このように、複数回の電圧パルスの印加を必要とする可変抵抗型スイッチ素子を用い大容量メモリ装置などの半導体装置を構成する場合には、当該装置のプログラム時間が伸張してしまい、動作速度が低くなってしまうという問題を有する。
【００１０】
本発明は、このような問題を解決しようとなされたものであって、少ない回数での電圧パルスの印加によっても可変抵抗層に大きな抵抗値の変化を引き起こすことが可能であって、動作速度の速い半導体装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明に係る半導体装置は、以下の特徴を有する。
（１）  本発明に係る半導体装置は、ペロブスカイト構造を有する材料からなり、電界の変化により電気特性が変化する可変抵抗層と、可変抵抗層における電気抵抗の変化を生じさせる駆動部とを有する装置であって、駆動部は、可変抵抗層に対してキャリアを注入し、当該可変抵抗層の高抵抗化を図るキャリア注入手段を有していることを特徴とする。
【００１２】
（２）  上記（１）に係る半導体装置において、駆動時には、キャリア注入手段が可変抵抗層に対して注入するキャリアの密度を、電流密度にして１０4Ａ／ｃｍ2以上とすることを特徴とする。
（３）  上記（１）、（２）に係る半導体装置において、キャリアの注入により可変抵抗層における一方の主表面およびその近傍部分の電気抵抗値を変化させることを特徴とする。
【００１３】
（４）  上記（１）〜（３）に係る半導体装置において、可変抵抗層には、両主表面に第１の電極と第２の電極とが各々接続されており、駆動部は、可変抵抗層に対して、第１および第２の電極を介して電圧を印加することによりキャリアの注入を実施することを特徴とする。
（５）  上記（４）に係る半導体装置において、駆動部は、可変抵抗層からキャリアを引き抜き、当該可変抵抗層の低抵抗化を図るキャリア引き抜き手段を有していることを特徴とする。
【００１４】
（６）  上記（５）に係る半導体装置において、駆動部は、可変抵抗層に対して、キャリアの注入の際とは逆極性の電圧を印加することにより、キャリアの引き抜きを実施することを特徴とする。
（７）  上記（４）〜（６）に係る半導体装置において、第１の電極と第２の電極とは、互いに相違するサイズをもって、可変抵抗層に対して接続されていることを特徴とする。
【００１５】
（８）  上記（７）に係る半導体装置において、可変抵抗層に対してキャリアを注入した際には、サイズが小さい側の電極が接続された部分の近傍領域が高抵抗化されることを特徴とする。
（９）  上記（４）〜（８）に係る半導体装置において、基板と、当該基板上に形成された絶縁層とを有し、第１の電極は、絶縁層の表面からその厚み方向に形成された孔に対して、電極材料が埋め込まれることで形成され、可変抵抗層は、第１の電極と接続状態を有して、絶縁層の表面に積層され、第２の電極は、可変抵抗層の表面に積層されていることを特徴とする。
【００１６】
（１０）  上記（４）〜（９）に係る半導体装置において、対をなす第１の電極と第２の電極と、両電極に挟まれた可変抵抗層とにより単位スイッチ素子が形成され、単位スイッチ素子における第１の電極および第２の電極の一方が、プレート線に接続され、他方が選択トランジスタ素子部を介してビット線に接続されており、選択トランジスタ素子部のゲート電極がワード線に接続されてなることを特徴とする。
【００１７】
（１１）  上記（１）〜（１１）に係る半導体装置において、可変抵抗層は、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料からなることを特徴とする。ここで、上記化学組成式においては、Ａ、Ａ'、Ｂ、ＯおよびＸ、Ｙ、Ｚを次のように規定する。
※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ'；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
また、本発明に係る半導体装置の駆動方法は、以下の特徴を有する。
【００１８】
（１２）  本発明に係る半導体装置の駆動方法は、ペロブスカイト構造を有する材料からなる可変抵抗層に対して、電界の変化により電気特性の変化を生じさせる駆動方法であって、可変抵抗層の電気抵抗の変化を生じさせるために、キャリアの注入を行うことを特徴とする。
（１３）  上記（１２）に係る半導体装置の駆動方法において、可変抵抗層に対して注入するキャリアの密度を、電流密度にして１０4Ａ／ｃｍ2以上とすることを特徴とする。
【００１９】
（１４）  上記（１２）、（１３）に係る半導体装置の駆動方法において、可変抵抗層に対してキャリアを注入することにより、局部的に高抵抗化を図ることを特徴とする。
（１５）  上記（１２）〜（１４）に係る半導体装置の駆動方法において、可変抵抗層の両主表面には、第１および第２の電極が接続されており、可変抵抗層に対して、第１および第２の電極を介して電圧を印加することでキャリアの注入を行うものであり、キャリアの注入により、可変抵抗層における前記第１および第２の電極の内の一方が接続された部分近傍で高抵抗化が図られることを特徴とする。
【００２０】
（１６）  上記（１５）に係る半導体装置の駆動方法において、可変抵抗層に対してキャリアの引き抜きを行うことにより、当該可変抵抗層における高抵抗化が図られた部分の低抵抗化を図ることを特徴とする。
（１７）  上記（１６）に係る半導体装置の駆動方法において、キャリアの引き抜きは、キャリアの注入の際とは逆極性の電圧を、第１および第２の電極に対して印加することにより実施することを特徴とする。
【発明の効果】
【００２１】
本発明に係る半導体装置およびその駆動方法は、上記（１）、（１２）のように、駆動部がキャリア注入手段を有しているところに特徴を有し、これより可変抵抗層へのキャリア注入量によってその抵抗値を制御可能である。よって、本発明に係る半導体装置では、可変抵抗層へのキャリアを所望の密度で注入できるよう電圧パルスの波形および素子構造を設定することにより、単一の電圧パルスの印加であっても、可変抵抗層の抵抗値を３桁以上変化させることが可能となる。
【００２２】
したがって、本発明に係る半導体装置およびその駆動方法は、少ない回数での電圧パルスの印加によっても可変抵抗層に大きな抵抗値の変化を引き起こすことが可能であって、動作速度が速いという優位性を有する。特に、上記（２）、（１３）のように、注入キャリアの密度を、電流密度にして１０4Ａ／ｃｍ2とした場合には、単一の電圧パルスの印加によって可変抵抗層の抵抗値を３桁以上変化させることが可能であり、スイッチ機能を果たすのに有効であり、メモリ装置などへの適用に適するものとすることができる。
【００２３】
また、本発明に係る半導体装置およびその駆動方法では、上記（３）、（１４）のように、可変抵抗層における抵抗変化領域をその一方の主面とその近傍とし、局部的にすることで、可変抵抗層における抵抗値変化に要する時間の短縮を図ることが可能となる。このため、このようにすることで、本発明に係る半導体装置およびその駆動方法は、動作速度の速いスイッチング機能を有することとなる。
【００２４】
可変抵抗層へのキャリア注入の具体例としては、上記（４）、（１５）のように、可変抵抗層に対して第１および第２の電極を接続しておき、この電極を介して電圧パルスを印加するという構成、方法を採用することができる。このように電圧パルスを印加し、キャリアを注入するようにすれば、印加電圧パルスにおける振幅と時間の制御によって、注入キャリア密度の調整を実施することができ、高い精度、速い速度での抵抗変化をなすことが可能となる。
【００２５】
また、本発明に係る半導体装置およびその駆動方法では、上記（５）、（１６）のように、キャリアの注入により高抵抗状態となった可変抵抗層からキャリアを引き抜くことによって、速い速度で低抵抗状態へと変化させることが可能となる。特に、本発明に係る半導体装置およびその駆動方法では、上記（６）、（１７）のように、キャリア注入時とは逆特性の電圧パルスを第１および第２の電極へと印加することで、速い速度でのスイッチング動作が可能となる。
【００２６】
なお、本発明に係る半導体装置では、上記（７）、（８）のように、可変抵抗層に対して接続される第１および第２の電極を、互いの接続サイズが相違するように設定することが抵抗変化領域の局所的なものとするのに適している。
また、上記（９）のように、本発明に係る半導体装置は、基板上の絶縁層に設けた孔（ヴィアホールまたはコンタクトホール）に電極材料を埋め込んで第１の電極を形成するという構成を採用することで、他の回路素子部、例えば、電界効果トランジスタ素子部との間の間隙を狭くすることができ、装置の小型化を図るのが容易となる。
【００２７】
そして、このような高速のスイッチング動作が可能な半導体装置の適用例としては、上記（１０）のような選択トランジスタと当該可変抵抗素子部との組み合わせで構成されるメモリ装置があげられる。
【発明を実施するための最良の形態】
【００２８】
（基本原理）
最初に、本発明の基本原理について、図１〜図４を参照しながら説明する。図１は、本発明に係る半導体装置の基本原理を説明するための可変抵抗素子モデル１の要部構成を示す模式断面図である。
図１に示すように、可変抵抗素子モデル１は、基板１０の一方の主表面上に、第１電極１１と、可変抵抗層２０とが順に積層され、可変抵抗層２０の表面上に互いに接続サイズが異なる第２電極１２ａ、第３電極１２ｂ、第４電極１２ｃ、第５電極１２ｄが積層されて構成されている。可変抵抗層２０の主表面上における第２電極１２ａ、第３電極１２ｂ、第４電極１２ｃ、第５電極１２ｄは、それぞれ可変抵抗層２０に対して互いに相違する面積をもって接合されており、また、互いの間に間隙をあけて形成されている。
【００２９】
上記構成において、第１電極１１は、スパッタ法を用いて材料Ｐｔから形成された厚さ２００ｎｍの層状電極である。また、可変抵抗層２０は、パルス・レーザー堆積（ＰＬＤ）法を用いて、第１電極１１上に形成された厚さ１００ｎｍでＰＣＭＯ材料を堆積させることで形成されている。また、第２電極１２ａ、第３電極１２ｂ、第４電極１２ｃ、第５電極１２ｄの各々は、スパッタ法を用いて、材料Ｐｔで形成された厚さ２００ｎｍの電極である。上記電極１２ａ、１２ｂ、１２ｃ、１２ｄの各々の面積と形状は、フォト・レジスト・マスクによって規定され、イオン・ミリング法を用いて形成加工されている。
【００３０】
図１に示すように、可変抵抗層２０の主表面上における電極１２ａ、１２ｂ、１２ｃ、１２ｄは、４種のドット・パターンとしており、それぞれφＡ（＝φ１２０μｍ）、φＢ（＝φ６０μｍ）、φＣ（＝φ３０μｍ）、φＤ（＝φ１０μｍ）の直径をもって形成されている。なお、図示を省略しているが、第１の電極１１と第２電極１２ａ、第３電極１２ｂ、第４電極１２ｃ、第５電極１２ｄとの間には、電圧パルス印加用の駆動回路が接続されている。
【００３１】
ここで、可変抵抗層２０を挟む第１電極１１と第２電極１２ａ、第３電極１２ｂ、第４電極１２ｃ、第５電極１２ｄとの間に、それぞれ振幅５Ｖ、パルス幅５０ｎｓｅｃ．の電圧パルスを印加し、そのときに各電極対間における可変抵抗層２０での抵抗値の相対変化を図２に示す。図２において、Ｒｍｉｎは、電圧パルス印加前の抵抗値、Ｒｍａｘは、電圧パルス印加後の抵抗値を示すものであり、抵抗値の相対変化の程度を（（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎ）を指標として評価した。
【００３２】
図２に示すように、各々の電極対に同一の電圧パルスを与えているにもかかわらず、可変抵抗層２０の抵抗値の相対変化は、可変抵抗層２０に対する電極１２ａ、１２ｂ、１２ｃ、１２ｄの接続サイズ（直径）に著しく依存している。直径φＤ＝１０μｍである第５電極１２ｄと第１電極１１との間に電圧パルスを印加したときには、可変抵抗層２０が３桁以上の抵抗値の増大を示す。このような抵抗値の変化の電極寸法依存性は、以下に説明するように、可変抵抗層２０の一方の主表面上の電極１２ａ、１２ｂ、１２ｃ、１２ｄの接続サイズの縮小に伴い電極接続部分への電界集中が顕著になり、これによって可変抵抗層２０における電極接続部分近傍での電界強度が上がる。結果として、可変抵抗層２０の主表面上における電極１２ａ、１２ｂ、１２ｃ、１２ｄの接続部分の近傍での電流密度がある閾値を超えたためと解釈できる。これについて、図３を用いて説明する。
【００３３】
図３（ａ）は、比較例としての可変抵抗素子モデルを示すものであり、可変抵抗層２０に対して、第１電極１１と第２電極１２ｅとが略同等のサイズをもって接合されており、可変抵抗層２０の層厚に対して十分に大きな面積をもって第２電極１２ｅが形成されている。一方、図３（ｂ）は、実施例としての可変抵抗素子モデルを示すものであり、平板であり可変抵抗層２０の主表面と略同等の面積を有する第１電極１１に対して、第２電極１２ｆを電極面積をもたない程度の針状の点接触電極として考えた場合のモデルである。
【００３４】
図３（ａ）に示すように、第１電極１１および第２電極１２ｅのそれぞれの面方向の寸法が可変抵抗層２０の厚さより十分に大きい場合に、第１電極１１と第２電極１２ｅとの間の電界分布は、理想的は平行平板の間のそれとして近似できる。ここで、第１電極１１と第２電極１２ｅとの間に印加する電圧をＶ（Ｖ） 、可変抵抗層２０の層厚をｄ（ｃｍ） とするとき、第１電極１１と第２電極１２ｅとの間の電界Ｅ（Ｖ／ｃｍ） は、可変抵抗層２０の層中どこでも一様にＶ／ｄであると考えられる。そして、可変抵抗層２０の層厚を１００ｎｍとするときには、５Ｖの電圧印加で１０5Ｖ／ｃｍの一様な電界強度が得られる。従って、低抵抗状態における可変抵抗層２０の抵抗率をσm （Ω・ｃｍ） とすると、第１電極１１と第２電極１２ｅとの間の電流密度ｊは、可変抵抗層２０の層内の任意の場所において一様であり、電流密度ｊは、次の式により示される。
（数１）    ｊ＝Ｅ／σm  （Ａ／ｃｍ2）
一方、図３（ｂ）に示す実施例に係る可変抵抗素子モデルでは、第１電極１１を鏡映面とする鏡像ポテンシャルが第１電極１１と第２の電極１２ｆとの間に形成される。このとき、第２電極１２ｆから第１電極１１に向かう電気力線は、図３（ｂ）に示すとおり等方的であり、第２電極１２ｆから第１電極１１へ向う距離をｒとすれば、第１電極１１と第２電極１２ｆとの間の電界Ｅは、その方位によらず距離ｒだけで規定される。つまり、第２電極１２ｆから距離ｒ だけ離れた位置の電界Ｅは、Ｖ／ｒで表される。従って、実施例に係る可変抵抗素子モデルでは、距離ｒの極めて小さい第２電極１２ｆの極近傍の電界が、上述の比較例に係る素子モデルでの平行平板の間のそれにくらべて数桁強くなりうる。その結果、第２電極１２ｆの極近傍の電流密度は、上式に基づき比較例に係る可変抵抗素子モデルに比べて数桁大きくなりうる。この効果は、第２電極１２ｆの水平方向の寸法が可変抵抗層２０の厚さに近づくにつれて顕著になると考えられる。
【００３５】
また、上記実験結果は、可変抵抗層２０の抵抗変化の過程について、新たに重要な知見を与えるものである。即ち、上記素子モデルを用いた検討から明らかなように、可変抵抗層２０を挟む第１電極１１と第２電極１２ｆとの間に、一定の振幅、パルス幅を有する電圧パルスを印加したとき、第２電極１２ｆの近傍での電流密度は、可変抵抗層２０に対する第２電極１２ｆの接合面積の縮小に応じて著しく増大するが、平板である第１電極１１の近傍の電流密度は、平行平板電極対の間を流れる電流密度を超えることはない。従って、図１、図２における直径φ＝１０μｍの第５電極１２ｄを用いたときの３桁以上の抵抗値の増大は、電流密度の高い第５電極１２ｄの近傍のみで発生したと考えるのが妥当である。
【００３６】
そして、このような事項より、可変抵抗素子モデルの可変抵抗層２０を低抵抗状態から高抵抗状態へ遷移させるには、可変抵抗層２０を挟んで対向し接続される二つの電極の内の何れか一方の接続部分近傍のみを高抵抗状態とすればよいことになる。そこで、本願発明者等は、可変抵抗層２０の抵抗変化に対する電流密度の寄与を調べるために、一方の電極である可変抵抗層２０の主表面上の電極の接続寸法を３０μｍで一定とし、電極対に振幅を変えながらパルス幅５０ｎｓｅｃ．の電圧パルスを１回印加したときに、電極対の間を流れる電流密度の尖頭値と、抵抗値の相対変化との関係を調べた。その結果を、図４に示す。
【００３７】
図４に示すように、電極対の間を流れる電流密度の尖頭値が１０4Ａ／ｃｍ2を超えたあたりで抵抗値は急激に増大し、２×１０4Ａ／ｃｍ2で最大値をとる。さらに、それ以上の大きな電流密度を与えようとすると、可変抵抗層２０は破壊に至った。従って、可変抵抗層２０に３桁以上の抵抗変化を誘起するには、電流密度で１０4Ａ／ｃｍ2以上の電流を可変抵抗層２０に流せばよいことがわかる。
【００３８】
以上のような可変抵抗層２０における大きな抵抗変化の物理過程については、以下のように考えればよい。可変抵抗層２０の形成に、例えばＰＣＭＯ材料を用いた場合、層中には３価にイオン化したマンガンＭｎ3+と、４価にイオン化したマンガンＭｎ4+とがおよそ２：１の比率で混在している。また、Ｍｎ3+のｄ軌道には、３個の局在電子と１個の伝導電子が、Ｍｎ4+のｄ軌道には、３個の局在電子がそれぞれ配位している。常温では、Ｍｎ3+の伝導電子が酸素結合を介してＭｎ4+に跳び移ることができ、伝導電子を失ったマンガン原子は、Ｍｎ4+にイオン化して、近傍のＭｎ3+の伝導電子を受け入れることができる。つまりＰＣＭＯ材料からなる可変抵抗層２０におけるＭｎ4+は、半導体におけるアクセプタと同様の役割を担う。
【００３９】
従って、ＰＣＭＯ材料からなる可変抵抗層２０は、常温において導電状態、即ち、低抵抗状態にある。このとき、可変抵抗層２０のキャリアはＭｎ3+に付随する伝導電子である。ここで可変抵抗層２０に電流を流しても、Ｍｎ3+からＭｎ4+へ伝導電子を受け渡す能力を超えない程度の低い電流密度であれば、可変抵抗層２０は低抵抗状態を保つことができる。可変抵抗層２０に電流を流すということは、陰極からキャリアである電子を注入すると考えてよい。
【００４０】
ここで、Ｍｎ3+からＭｎ4+へ伝導電子を受け渡す能力を超える程高い電流密度で電子を注入する過程を考える。そのような電流密度は、可変抵抗素子モデルの可変抵抗層２０を挟んで対向する二つの電極のうち何れか一方の接続部分近傍のみを高抵抗状態とするに十分である。また、これによって高い電流密度で満たされた領域のＭｎ4+は、過剰の伝導電子１個を受け取って全てＭｎ3+になりうる。その結果、高い電流密度で満たされた領域のマンガン原子は、一時的にでもすべてＭｎ3+で満たされるという状況になるであろう。この状況下では、Ｍｎ3+の伝導電子はクーロン斥力によって互いに反発しあい、遍歴性を失って各々のＭｎ3+イオンに局在化することになる。この状態は局部的に、具体的には電流密度の高い電極近傍に、伝導電子が凍結したことになり、このように高い電流密度で満たされた領域は絶縁体相に転移する。即ち、ＰＣＭＯ材料からなる可変抵抗層２０は、高抵抗状態になる。
【００４１】
そのような十分な抵抗変化を引き起こすために必要なキャリアの注入密度が、上述のように、電流にして１０4Ａ／ｃｍ2以上であると考えられる。このとき、過剰なキャリアが注入されている分可変抵抗層２０の静電エネルギーは上昇するので、このエネルギー上昇を抑えるために可変抵抗層２０を構成するＰＣＭＯ材料は自発的に結晶を変形させている可能性がある。この場合、可変抵抗層２０の高抵抗状態は比較的安定で、この変形を上回るエネルギーを系に与えなければ結晶構造は元の状態に戻らない。従って、この性質を不揮発メモリとして用いることもできる。
【００４２】
上述のように、高抵抗状態となった可変抵抗層２０を低抵抗状態に引き戻すには、高抵抗化した領域に局在化した過剰なキャリア、具体的には電子をこの領域から引き抜いてやればよい。そのためには、高抵抗化した部位に電位差を与えて過剰なキャリアを引き抜く。この電位差は、大きいほどキャリアの引き抜き効率は高まるので、高抵抗化した部位は薄いほどよい。これによって、Ｍｎ3+とＭｎ4+との比率を、略２：１に戻すことができる。その結果、過剰キャリアによる静電エネルギーは取り除かれ、可変抵抗層２０を構成するＰＣＭＯ材料の結晶構造は変形したままのほうが弾性エネルギーが高いので、もとの結晶構造に自発的に復旧し、低抵抗状態となる。
【００４３】
この場合に、可変抵抗層２０に注入されたキャリアを可変抵抗層２０の外部へ引き抜く手段としては、可変抵抗層２０の両主表面に設けた一つの電極に対して、可変抵抗層２０にキャリアを注入する際とは逆極性の電圧を印加することが好ましい。
（実施の形態１）
以下では、実施の形態１に係る半導体装置について、図５を用いて説明する図５は、本実施の形態に係る半導体装置における可変抵抗素子部１００を示す模式断面図である。
【００４４】
図５に示すように、本実施の形態に係る可変抵抗素子部１００は、基板１０の一方の主表面上に第１電極１１１と可変抵抗層１２０とが順に積層され、さらに可変抵抗層１２０の主表面上における一部領域に第２電極１１２が積層形成され構成されている。可変抵抗素子部１００の構成要素の内、第１電極１１１は、スパッタ法を用いＰｔから形成された厚み２００ｎｍの電極層である。
【００４５】
また、第１電極１１１と第２電極１１２との間にその一部が挟まれる可変抵抗層１２０は、パルス・レーザー堆積（ＰＬＤ）法を用い、ＰＣＭＯ材料から形成された厚み１００ｎｍの層である。可変抵抗層１２０の主表面上における第２電極１１２は、第１電極１１１と同様にスパッタ法を用い、Ｐｔから形成された厚み２００ｎｍの電極層であり、その直径φが１０〜３０μｍに設定されている。
【００４６】
本実施の形態に係る可変抵抗素子部１００では、例えば、第２電極１１２の直径を１０μｍとし、可変抵抗層１２０を挟む第１電極１１１と第２電極１１２とで構成される電極対に、振幅が５Ｖで、パルス幅が５０ｎｓｅｃ．に設定の電圧パルスが印加された場合、図２に示すように、３桁以上の抵抗値の増大が実現される。また、例えば、第２電極１１２の直径φを３０μｍにし、可変抵抗層１２０を挟む第１電極１１１と第２電極１１２との間に、パルス幅が５０ｎｓｅｃ．の電圧パルスが１回印加された場合、第１電極１１１と第２電極１１２との間を流れる電流密度の尖頭値を１０4Ａ／ｃｍ2以上とすることにより、３桁以上の抵抗値の増大が実現される。抵抗値の増大の原理は、上記の通りである。
【００４７】
また、第１電極１１１と第２電極１１２との間に、可変抵抗層１２０にキャリアを注入するときとは逆極性の電圧を印加した場合には、可変抵抗層１２０に注入されたキャリアを高速で可変抵抗層１２０の外部へと引き抜くことができ、可変抵抗層１２０は低抵抗状態となる。この場合の抵抗値の減少の原理も、上記の通りである。よって、本実施の形態に係る可変抵抗素子部１００を備える半導体装置では、可変抵抗層１２０へ注入するキャリアを所望の密度となるよう電圧パルスの波形および素子構造を設定することにより、単一の電圧パルスであっても、可変抵抗層１２０の抵抗値を大きく変化させることが可能となり、速い速度でのスイッチング動作が実現可能となる。
【００４８】
また、図５に示す可変抵抗素子部１００では、可変抵抗層１２０において抵抗値の変化を生じる領域が、その一表面の近傍のみであることから、可変抵抗層１２０が低抵抗状態と高抵抗状態との間を変化する領域が極めて小さい体積に限定される。よって、本実施の形態に係る可変抵抗素子部１００では、可変抵抗層１２０が低抵抗状態と高抵抗状態との間を変化するために必要となる時間を短縮化することができ、結果として、速い速度でのスイッチング動作を実現することができる。なお、可変抵抗層１２０における抵抗変化を生じる具体的な領域は、第１電極１１１と第２電極１１２とが図５に示すような可変抵抗層１２０への接続サイズ関係を有するときには接合サイズ（面積）が小さい第２電極１１２の接続された箇所とその近傍の領域となる。これは、この領域で電界集中を生じるためである。
【００４９】
また、本実施の形態に係る可変抵抗素子部１００では、第２電極１１２の直径φを１０〜３０μｍとしたが、第１電極１１１と第２電極１１２との間を流れる電流密度の値を１０4Ａ／ｃｍ2以上とすることができるならば、それに応じて適宜変更可能なものであり、上記数値範囲に限定を受けるものではない。
（実施の形態２）
次に、実施の形態２に係る半導体装置について、図６および図７を用いて説明する。図６は、本実施の形態に係る半導体装置が備えるメモリ素子２００を示すを含む要部断面図であり、図７は、その等価回路図である。
【００５０】
図６に示すように、本実施の形態に係るメモリ素子２００は、例えば、シリコンなどの半導体材料からなる基板２１０の主表面上に、酸化シリコンなどからなる絶縁層２３０、ＰＣＭＯ材料などのペロブスカイト構造を有する遷移金属材料からなる可変抵抗層２２０、ＰｔやＩｒなどからなる第１電極２１１が順に積層され形成されている。また、メモリ素子２００では、基板２１０と絶縁層２３０との界面から基板２１０の厚み方向内方に向けて、２ヶ所にソース電極２４２、ドレイン電極２４３が形成されている。ソース電極２４２およびドレイン電極２４３は、各々が基板２１０の表面における該当領域に対して不純物元素をドープすることにより形成されている。
【００５１】
可変抵抗層２２０は、有機金属溶液を出発原料とし、これをスピン塗布、乾燥、焼成する有機金属堆積（ＭＯＤ）法や、ほぼ同じ材料からなるターゲットを用いたスパッタ法、あるいはレーザー・アブレーション法などを用いて形成可能である。
絶縁層２３０の層中におけるソース電極２４２とドレイン電極２４３との中間に位置する箇所には、例えば、ポリシリコンなどの材料からなるゲート電極２４１が設けられている。そして、ゲート電極２４１、ソース電極２４２、ドレイン電極２４３とその間に挟まれた絶縁層２３０の一部とで、電界効果型の選択トランジスタ部２４０が形成されている。なお、選択トランジスタ部２４０における３電極２４１、２４２、２４３の内、ゲート電極２４１には、ワード線ＷＬが接続され（図７参照）、ドレイン電極２４３には、ビット線ＢＬが接続されている（図７参照）。
【００５２】
絶縁層２３０には、選択トランジスタ部２４０のソース電極２４２と可変抵抗層２２０とを結ぶように第２電極２１２が設けられている。第２電極２１２は、絶縁層２３０における該当箇所にコンタクトホールが設けられ、そのコンタクトホールに対して、例えば、Ｗやポリシリコンなどからなる電極材料の埋め込みにより形成されている。第２電極２１２は、選択トランジスタ２４０におけるソース電極２４２と可変抵抗層２２０とを接続している。以上のようにして、メモリ素子２００では、可変抵抗層２２０と第１電極２１１および第２電極２１２とで可変抵抗素子部２５０が形成されている。
【００５３】
なお、第２電極２１２と可変抵抗層２２０との間および第１電極２１１と可変抵抗層２２０との間には、必要に応じて相互拡散を防止する拡散バリア層を挿入してもよい。
以上のような構成を有するメモリ素子２００は、図７に示すような回路構成を採り、可変抵抗素子部２５０の一方（第２電極２１２）が選択トランジスタ部２４０のソース電極２４２に接続され、他方（第１電極２１１）がプレート線ＰＬに接続されている。また、選択トランジスタ部２４０は、上述のように、ゲート電極２４１がワード線ＷＬに接続され、ドレイン電極２４３がビット線ＢＬに接続されている。このように互いが接続された選択トランジスタ部２４０と可変抵抗素子部２５０とでメモリ素子２００が構成されている。
【００５４】
本実施の形態に係るメモリ素子２００において特筆すべきは、可変抵抗層２２０に対し接合された一方の電極である第１電極２１１の接合サイズ（面積）が、他方の電極である第２電極２１２のそれより大きく設定されていることである。可変抵抗層２２０に対する第２電極２１２の接合サイズは、可変抵抗層２２０の厚さに近いほど好ましい。
このような構成を採用することによって、本実施の形態に係るメモリ素子２００では、上述における本発明の基本原理のように、第２電極２１２の近傍に高い電流密度を容易に達成でき、図６に示すように、可変抵抗層２２０における第２電極２１２が接続された部分およびその近傍に抵抗変化領域２２０ａが形成される。
【００５５】
本実施の形態に係るメモリ素子２００では、可変抵抗層２２０へ注入するキャリアを所望の密度となるよう電圧パルスの波形および素子構造を設定することにより、単一の電圧パルスの印加であっても、可変抵抗層２２０の抵抗値が大きく変化し（例えば、３桁以上）、速い速度でのスイッチング動作が実現される。
また、本実施の形態に係るメモリ素子２００では、可変抵抗層２２０における抵抗変化領域２２０ａが第２電極２１２が接合された部分およびその近傍領域のみであることから、可変抵抗層２２０が低抵抗状態と高抵抗状態との間を変化する領域が極めて小さく限定される。よって、本実施の形態に係るメモリ素子２００では、可変抵抗層２２０が低抵抗状態と高抵抗状態との間を変化するに必要な時間の短縮を図ることが可能であり、結果として、速い速度でのスイッチング動作が実現される。
【００５６】
なお、本実施の形態は、本発明の特徴を説明するために用いた一例であり、本発明の本質部分以外については、適宜の変更が可能である。例えば、可変抵抗層２２０の構成材料については、ペロブスカイト構造を有する材料であり、電界の影響で電気抵抗が変化できるような材料であれば用いることが可能である。また、各構成要素の寸法値についても、電子回路の特性等を考慮し、適宜の変更が可能である。
（実施の形態３）
実施の形態３に係るメモリ装置２０００の構成について、図８を用いて説明する。図８は、上記実施の形態２に係るメモリ素子２００を単位メモリセル（単位スイッチ素子）として構成されたメモリ装置２０００を示す模式回路図である。
１．メモリ装置２０００の構成
図８に示すように、本実施の形態に係るメモリ装置２０００は、上記実施の形態２に係るメモリ素子２００を二次元マトリクス状に配置し、これらに周辺回路であるロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳＡなどを組み合わせることで構成される半導体装置である。具体的には、４行×４列のマトリクス状に配された１６個のメモリ素子２００には、上述のように、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬが接続されており、ワード線ＷＬは、ロウデコーダＲＤに接続されている。ビット線ＢＬおよびプレート線ＰＬは、カラムデコーダＣＤに接続されている。また、各ビット線ＢＬにおけるカラムデコーダＣＤとは反対側の端部には、スイッチＳＷを介してセンスアンプＳＡが接続されている。
【００５７】
各センスアンプＳＡには、レファレンスレベル入力ＲＥＦと出力端子ＤＯが接続されている。
ロウデコーダＲＤは、メモリ素子２００の選択パルスをワード線ＷＬへ印加する機能を有した回路で構成されており、カラムデコーダＣＤは、ビット線ＢＬおよびプレート線ＰＬに対して書き込みパルスを印加する機能を有する回路で構成されている。また、センスアンプＳＡは、ビット線ＢＬの電位を検出してメモリ素子１からデータを読み出す機能を有する回路で構成されている。
２．メモリ装置２０００の駆動方法
２−１．書き込み動作
メモリ装置２０００の書き込み動作では、先ず、書き込み対象となるワードアクセスのため、ロウデコーダＲＤからワード線ＷＬに正極性パルスを印加し、メモリ素子２００における選択スイッチである電界効果トランジスタＰＴをターンオンする。次いで、カラムデコーダＣＤは、データが"０"の場合、ビット線ＢＬを接地電位とし、プレート線ＰＬに書き込みパルスを印加する。また、カラムデコーダＣＤは、データが"１"の場合、ビット線ＢＬに書き込みパルスを印加し、プレート線ＰＬを接地電位とする。
【００５８】
メモリ素子２００における可変抵抗素子部２５０（図６および図７参照。）は、可変抵抗層２２０における抵抗変化領域２２０ａが、データが"０"の場合に低抵抗状態となり、データが"１"の場合に高抵抗状態となる。即ち、ＰＣＭＯ材料からなる可変抵抗層２２０の抵抗変化領域２２０ａは、データが"１"の場合にカラムデコーダＣＤから印加される１回または複数回の書き込みパルスにより、データが"０"の場合の低抵抗状態時に比べて、その抵抗値が１００〜１０００倍に変化する。ここで、データが"１"の場合にカラムデコーダＣＤが印加する書き込みパルスは、例えば、電圧値が７Ｖで、パルス幅が１００ｎｓｅｃ．に設定される。
【００５９】
２−２．読み出し動作
次に、メモリ素子２００に書き込まれたデータの読み出し動作では、先ず、スイッチＳＷをターンオンすることでセンスアンプＳＡとビット線ＢＬとを接続し、ビット線ＢＬをハイレベルにプリチャージする。これにより、センスアンプＳＡは活性化される。次に、プレート線ＰＬを接地し、ロウデコーダＲＤからワード線ＷＬに選択パルスを印加する。この選択パルスの印加により、ビット線ＢＬからは、可変抵抗素子部２５０を介してプレート線ＰＬに電流が流れる。
【００６０】
メモリ素子２００は、記録データが"０"であるか"１"であるかによって抵抗変化領域２２０ａの抵抗値が１００〜１０００倍の相違を示す。これより、記録データが"０"であるメモリ素子２００が接続されたビット線ＢＬの電位は、記録データが"１"のメモリ素子２００に接続のビット線ＢＬの電位に比べて電圧降下が大きくなる。センスアンプＳＡでは、レファレンスレベル入力ＲＥＦの入力電位とビット線ＢＬの電位との差を比較し、出力端子ＤＯに対してデータの出力をする。
【００６１】
以上のように、本実施の形態に係るメモリ装置２０００は、単位メモリセルとしてのメモリ素子２００を有し、これをマトリクス状に配列してランダム・アクセス可能な装置として構成されている。このメモリ装置２０００では、上述のようにメモリ素子２００が高速駆動可能なことから、高速で動作する装置である。
また、本実施の形態に係るメモリ装置２０００では、上述のように、メモリ素子２００における可変抵抗層２２０への第２電極２１２の接合サイズを第１電極２１１よりも小さく設定しているので、駆動時において、可変抵抗層２２０における第２電極２１２が接続された部分およびその近傍領域に抵抗変化領域２２０ａが形成され、効果的に電流の集中を図ることが可能であり、低い消費電力での駆動が可能である。また、本実施の形態に係るメモリ装置２０００では、複数のメモリ素子２００における各々の第１電極２１１を共用する構成を採れば、スペース効率の向上が図られる。
（その他の事項）
なお、上記実施の形態については、本発明の構成および作用を分かりやすく説明するために用いた一例であって、本発明はこれらに限定を受けるものではない。例えば、上記実施の形態で用いた構成材料や回路構成等については、本発明の特徴部分を有する範囲で適宜変更が可能である。また、上記実施の形態では、可変抵抗層に対しキャリアを注入する手段の一例として電極を介しての電圧パルスの印加という手段を用いたが、本発明では、これに限らず他の手段を採用することも可能である。
【産業上の利用可能性】
【００６２】
本発明は、少ない回数での電圧パルスの印加によっても可変抵抗層に大きな抵抗値の変化を引き起こすことが可能であって、動作速度の速い半導体装置を実現するのに有効である。
【図面の簡単な説明】
【００６３】
【図１】本発明の基本原理を説明するために用いる可変抵抗素子モデル１の構成を示す模式断面図である。
【図２】可変抵抗素子モデル１における第２電極のサイズと抵抗値の相対変化との関係を示す特性図である。
【図３】（ａ）は、比較例に係る可変抵抗素子モデルにおける可変抵抗層２０での電界分布を示す模式断面図であり、（ｂ）は、実施例に係る可変抵抗素子モデルにおける可変抵抗層２０での電界分布を示す模式断面図である。
【図４】可変抵抗素子モデルにおける電極対間を流れる電流密度の尖頭値と、抵抗値の相対変化との関係を示す特性図である。
【図５】実施の形態１に係る可変抵抗装置が有する可変抵抗素子部１００の構成を示す模式断面図である。
【図６】実施の形態２に係るメモリ素子２００の構成を示す要部断面図である。
【図７】メモリ素子２００の等価回路図である。
【図８】メモリ素子２００を備えるメモリ装置２０００を示す回路図である。
【図９】従来の可変抵抗素子部の構成を示す模式断面図である。
【符号の説明】
【００６４】
１０、２１０．基板
１１、１１１、２１１．第１電極
１２ａ、１２ｅ、１２ｆ、１１２、２１２．第２電極
１２ｂ．第３電極
１２ｃ．第４電極
１２ｄ．第５電極
２０、１２０、２２０．可変抵抗層
２００．メモリ素子
２２０ａ．抵抗変化領域
２３０．絶縁層
２４０．選択トランジスタ部
２４１．ゲート電極
２４２．ソース電極
２４３．ドレイン電極
２５０．可変抵抗素子部
２０００．メモリ装置
ＢＬ．ビット線
ＣＤ．カラムデコーダ
ＰＬ．プレート線
ＲＤ．ロウデコーダ
ＳＡ．センスアンプ
ＷＬ.ワード線
【図１】
2006120706.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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