(57)【要約】【課題】ノイズや暗信号を減少させ、センサとしての電荷量を増大できるイメージセンサを提供する。【解決手段】増加したキャパシタ320，330を有するCMOSイメージセンサが提供され、この増加したキャパシタ320，330によって、フォト・ダイオード340に大きな電流を発生させることが可能になる。また、イメージセンサは、バッファ酸化物層316上に形成された窒化物スペーサ318を有するトランジスタ310を利用している。スタックキャパシタ，プレーナキャパシタ，トレンチキャパシタ，MOSキャパシタ，MIM／PIPキャパシタ，若しくは同等の様々なキャパシタ構造によって、追加のキャパシタ320，330を提供してもよい。本発明の各実施例は、４−トランジスタ画素や３−トランジスタ画素の形態にも利用することができる。【選択図】図３
2006210897.tif 000002
【特許請求の範囲】
【請求項１】
光学感知素子と、
この光学感知素子に対し電気的に接続され、ゲート誘電体上にあるゲート電極および当該ゲート電極に並設するスペーサを有し、前記スペーサがバッファ酸化物上にある窒化物スペーサであるトランジスタと、
前記トランジスタおよび前記光学感知素子に対し電気的に接続されるキャパシタと、から構成されることを特徴とするイメージセンサ。
【請求項２】
前記キャパシタが、プレーナキャパシタ若しくはスタックキャパシタであることを特徴とする請求項１記載のイメージセンサ。
【請求項３】
前記キャパシタが、基板表面に形成されたMOSキャパシタ若しくは浅溝分離（STI）構造体の側壁に沿って形成されたMOSキャパシタからなることを特徴とする請求項１記載のイメージセンサ。
【請求項４】
前記キャパシタが、金属−絶縁体−金属（MIM）構造のキャパシタ若しくはポリ−絶縁体−ポリ構造のキャパシタであることを特徴とする請求項１記載のイメージセンサ。
【請求項５】
前記バッファ酸化物が前記ゲート誘電体よりも厚いことを特徴とする請求項１記載のイメージセンサ。
【請求項６】
３−トランジスタ画素若しくは４−トランジスタ画素からなることを特徴とする請求項１記載のイメージセンサ。
【請求項７】
４個のトランジスタを有し、
光学感知素子と、
この光学感知素子に対し電気的に接続され、ゲート誘電体上にあるゲート電極および当該ゲート電極に並設するスペーサを有し、前記スペーサがバッファ酸化物上にある窒化物スペーサである第１のトランジスタと、
前記第１のトランジスタのソースおよび前記光学感知素子に対し電気的に接続される第１のキャパシタと、
前記第１のトランジスタのドレインに対し電気的に接続される第２のキャパシタと、から構成されることを特徴とする画素イメージングユニット。
【請求項８】
前記第１のキャパシタおよび前記第２のキャパシタの中の少なくとも一つが、プレーナキャパシタであることを特徴とする請求項７記載の画素イメージングユニット。
【請求項９】
前記第１のキャパシタおよび前記第２のキャパシタの中の少なくとも一つが、基板表面に形成されたMOSキャパシタ若しくは浅溝分離（STI）構造体の側壁に沿って形成されたMOSキャパシタからなることを特徴とする請求項７記載の画素イメージングユニット。
【請求項１０】
前記第１のキャパシタおよび前記第２のキャパシタの中の少なくとも一つが、金属−絶縁体−金属（MIM）構造のキャパシタ若しくはポリ−絶縁体−ポリ構造のキャパシタであることを特徴とする請求項７記載の画素イメージングユニット。
【請求項１１】
前記バッファ酸化物が前記ゲート誘電体よりも厚いことを特徴とする請求項７記載の画素イメージングユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスに関するものであり、とりわけ、相補型金属酸化物半導体イメージセンサに関するものである。
【背景技術】
【０００２】
相補型金属酸化物半導体（CMOS）イメージセンサは、CMOSイメージセンサ固有の確かな利点のため、従来の電荷結合素子（CCD）を上回る人気を博しつつある。殊にCMOSイメージセンサは、概して低電圧で動作し、電力消費が少なく、イメージデータへのランダムアクセスが可能であり、さらには混載CMOSプロセスにより生産することもできるし、集積単一チップ型カメラの実現を可能にする。
【０００３】
一般的に、CMOSイメージセンサは、感光CMOS回路を利用して、光エネルギーを電気エネルギーに変換する。感光CMOS回路は一般的に、シリコン基板に形成されるフォト・ダイオードから構成される。フォト・ダイオードが露光される場合、電荷がフォト・ダイオード中に誘起される。フォト・ダイオードは、主としてMOSスイッチトランジスタに接続され、このトランジスタは、フォト・ダイオードの電荷をサンプリングするのに利用される。感光CMOS回路の上を覆ってフィルターを配置することにより、色彩を決定することもできる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
CMOSイメージセンサは、一般的にフォト・ダイオード中に存在するキャパシタンスと、トランジスタの各接続部間に発生する浮遊キャパシタンスとを利用して組立てられる。しかしながら、これらの各キャパシタンスは、小さなキャパシタンス値によって特徴付けられており、ノイズに対して高い感受性を有し、最大出力信号を下げる原因となる。フォト・ダイオードにより発生する信号を増大させる試みが行なわれてきたが、通常はフォト・ダイオードにより発生する電荷だけが増加するものの、出力信号は必ずしも増加しなかった。
【０００５】
さらに、CMOSイメージセンサは、一般的にポリシリコンゲートと窒化シリコンスペーサとを有するMOSトランジスタを利用して組立てられる。しかし、この種のトランジスタは、シリコン表面におけるトラップとリーケージ（漏れ）をもたらす。その結果、出力信号中のノイズが増大すると共に、暗信号も増大する。
【０００６】
従って、ノイズや暗信号を減少させ、センサとしての電荷量を増大できるイメージセンサが必要とされている。
【課題を解決するための手段】
【０００７】
本発明の好ましい実施例により、これらの問題と、その他の問題が、全般的に解決或いは回避され、全般的に技術的な利点が達成される。本発明の好ましい実施例は、相補型金属酸化物半導体イメージセンサを提供するものである。
【０００８】
本発明の実施例では、イメージセンサを提供する。このイメージセンサは、光学感知素子に接続される第１のトランジスタを備えている。当該第１のトランジスタは、それに並んで形成されるスペーサを有したゲート電極を備え、各スペーサはバッファ酸化物上を覆う窒化物スペーサを含んでいる。第１のトランジスタは、さらにキャパシタに接続される。前記キャパシタは、例えばプレーナキャパシタ，スタックキャパシタ，MOSキャパシタ，MIMキャパシタ，PIP（ポリ−絶縁体−ポリ）キャパシタ，若しくは同等のものであってもよい。前記バッファ酸化物は、好ましくはゲート誘電体よりも厚く形成される。
【０００９】
本発明のもう一つの実施例は、４個のトランジスタを有するイメージセンサを提供する。このイメージセンサは、光学感知素子と、第１のトランジスタと、第１のキャパシタと、第２のキャパシタとからなる。第１のトランジスタは、光学感知素子に対し電気的に接続されると共に、ゲート誘電体上を覆うゲート電極および当該ゲート電極に並設するスペーサを有する。前記第１のトランジスタの各スペーサは、バッファ酸化物上を覆う窒化物スペーサであり、このバッファ酸化物は、好ましくはゲート誘電体よりも厚く形成される。前記第１のキャパシタは、前記第１のトランジスタのソースおよび前記光学感知素子に対し電気的に接続されると共に、前記第２のキャパシタは、前記第１のトランジスタのドレインに対し電気的に接続される。前記第１のキャパシタおよび前記第２のキャパシタの各々は、例えばプレーナキャパシタ，スタックキャパシタ，MOSキャパシタ，MIMキャパシタ，PIPキャパシタ，若しくは同等のものであってもよい。
【００１０】
この概念と開示した特定の実施例は、本発明と同様な目的を達成するために、別な構造や製造方法への変更や設計の基本として、容易に利用できることは、当業者により十分理解されるであろう。添付の請求項に示すように、上記と均等な構造は、本発明の精神と範囲から逸脱しないことを、当業者は明確に理解するであろう。
【発明を実施するための最良の形態】
【００１１】
本実施例の好ましい製造方法と利用は、下記に詳細に検討する。本発明は、多岐にわたる特定の概念において具現され得る適用可能な多くの発明思想を、提供するものであることが理解されよう。議論される特定の実施例は、本発明を製造および使用する特定の方法を説明しているに過ぎず、本発明の範囲を限定するものではない。
【００１２】
図１を参照すると、ここには本発明の実施例による増加したキャパシタンスを有する４−トランジスタ（４Ｔ）のCMOS画素が示されている。この４ＴのCMOS画素は、グランドに接続されるアノードと、第１のキャパシタＣ１の第１極板および第１のトランジスタＭ１のソース接続部に接続されるカソードとを有するフォト・ダイオードＰＤを備えている。第１のキャパシタＣ１の第２極板を、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するような電圧ＶBのバイアスに接続してもよい。第１のトランジスタＭ１は転送トランジスタであって、そのゲート電極が電圧ＶTの転送ラインに接続される。
【００１３】
第１のトランジスタＭ１のドレインは、第２のキャパシタＣ２の第１極板と、第２のトランジスタＭ２のドレインと、第３のトランジスタＭ３のドレインに接続される。第２のキャパシタＣ２の第２極板を、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するような電圧ＶBのバイアスに接続してもよい。
【００１４】
第２のトランジスタＭ２は、リセットトランジスタとして作用するもので、そのゲート電極が電圧ＶRのリセットラインに接続される。第２のトランジスタＭ２のソースは、電圧源ＶDDに接続される。第３のトランジスタＭ３のソースは電圧源ＶDDに接続され、この第３のトランジスタＭ３のドレインは、選択トランジスタとして動作する第４のトランジスタＭ４のソースに接続される。第４のトランジスタＭ４のゲートは、電圧Ｖsの選択ラインに接続され、また第４のトランジスタＭ４のドレインは、電圧ＶOUTの出力ラインに接続される。
【００１５】
本発明の実施例によれば、第１のキャパシタＣ１と第２のキャパシタＣ２が、フォト・ダイオードＰＤに対して追加のキャパシタンスを提供するキャパシタ構造となってことを理解すべきである。第１のキャパシタＣ１および第２のキャパシタＣ２は、少なくともその一つが、例えばスタック（積層）キャパシタ，プレーナ（平面）キャパシタ，MOSキャパシタ，トレンチ（溝）キャパシタ，MIM／PIPキャパシタ，若しくは同等のものであってもよい。
【００１６】
図１は、CMOSイメージセンサの画素単独における図を示していることに注目すべきである。図１に示す画素を繰り返してもよいし、多数の画素を備えたイメージセンサを提供するために、回路が追加されてもよい。
【００１７】
動作について説明すると、フォト・ダイオードＰＤの電荷が光によって発生する。第１のキャパシタＣ１におけるキャパシタンスが増加することにより、フォト・ダイオードＰＤは、この第１のキャパシタＣ１におけるキャパシタンスと等価な電荷を発生し、蓄積することが可能になる。第１のトランジスタＭ１がイネーブル（有効）になることで電荷が転送され、その時点での電荷が第２のキャパシタンスＣ２に転送される。したがって、転送された電荷は、第２のキャパシタの最大キャパシタンスに等しいものとなる。
【００１８】
第１のトランジスタＭ１によってフォト・ダイオードＰＤから転送された電荷は、第３のトランジスタＭ３をイネーブルにし、これによりフォト・ダイオードＰＤにより発生したチャージ分に比例した電荷を、電圧源ＶDDから第３のトランジスタＭ３を通って第４のトランジスタＭ４に通過させることができる。また、サンプリングが要求される場合は、選択ラインをイネーブルにすれば、第４のトランジスタＭ４を通って出力ラインに電荷を流すことが可能になる。
【００１９】
以下、より詳細に記述するように、各トランジスタとりわけ第１のトランジスタＭ１と第２のトランジスタＭ２は、窒化物である窒化シリコンスペーサの下にある酸化物バッファを利用して好ましくは組立てられる。このような手法で形成された各トランジスタが、より少ないチャージ（電荷）を捕捉することで、画素100毎に発生するノイズと暗信号が減少することが見出された。
【００２０】
図２は、本発明の実施例に基づく３−トランジスタ（３Ｔ）の画素200を示している。この３Ｔの画素200は、グランドに接続されるアノードと、第１のキャパシタＣ１の第１極板，第１のトランジスタＭ１のドレイン，および第２のトランジスタＭ２のゲートに接続されるカソードとを有するフォト・ダイオードＰＤを備えている。第１のキャパシタＣ１の第２極板を、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するような電圧ＶBのバイアスに接続してもよい。第１のトランジスタＭ１のゲートは、電圧ＶRのリセットラインに接続される。
【００２１】
第１のトランジスタＭ１のソースおよび第２のトランジスタＭ２のソースは、電圧源ＶDDに接続される。第２のトランジスタＭ２のドレインは、選択トランジスタとして動作する第３のトランジスタＭ３のソースに接続される。第３のトランジスタＭ３のゲートは、電圧Ｖsの選択ラインに接続され、また第３のトランジスタＭ３のドレインは出力ライン（Out）に接続される。
【００２２】
本発明の実施例によれば、フォト・ダイオードＰＤの拡散領域によってキャパシタが形成されるような、従来技術の設計で一般的に利用できるものよりも大きなキャパシタを、第１のキャパシタＣ１が有している。好ましくは、この第１のキャパシタＣ１は、例えばMOSキャパシタ，トレンチキャパシタ，スタックキャパシタ，プレーナキャパシタ，MIM／PIPキャパシタ，若しくは同等のもので構成される。
【００２３】
動作について説明すると、フォト・ダイオードＰＤの電荷が光によって発生する。第１のキャパシタＣ１により、フォト・ダイオードＰＤは、この第１のキャパシタＣ１におけるキャパシタンスと等価な電荷を発生し、蓄積することが可能になる。この電荷は第２のトランジスタＭ２をイネーブルにし、その時点でフォト・ダイオードＰＤにより発生した電荷に比例する電荷が、第３のトランジスタＭ３に転送される。また、サンプリングが要求される場合は、選択ラインをイネーブルにすれば、第３のトランジスタＭ３を通って出力ラインに電荷を流すことが可能になる。
【００２４】
好ましい実施例では、各トランジスタとりわけ第１のトランジスタＭ１は、窒化物である窒化シリコンスペーサの下にある酸化物バッファを利用して組立てられる。このような手法で形成された各トランジスタが、より少ないチャージ（電荷）を捕捉することで、画素200毎に発生するノイズと暗信号が減少することが見出された。
【００２５】
図３〜図８は、図１における第１のキャパシタＣ１と第２のキャパシタＣ２からなるキャパシタンスが増加した本発明の様々な実施例を示している。これらの図３〜図８は、解説する目的のためだけに与えられていて、全体のセル構造は示されていないことに留意すべきである。むしろ、フォト・ダイオードや、各キャパシタや、バッファ酸化物を有する各トランジスタに関連する部分だけが、ここには示されている。様々なキャパシタや、配置や、若しくは同等の別な形態を利用してもよい。図３〜図８に示す各形態は、図１に示す４Ｔの画素に関連するものであることにも注目すべきである。３Ｔ画素における図３〜図８のトランジスタが、そのソース／ドレインに２つのキャパシタではなく、キャパシタと電圧源ＶDDが電気的に接続されることを除けば、図２に示す３Ｔの画素に、同様の形態を利用することができる。
【００２６】
図３を参照すると、ここには本発明の実施例に基づく一対のスタックキャパシタを利用した画素300の要部断面が示されている。画素300は、トランジスタ310と、第１のスタックキャパシタ320と、第２のスタックキャパシタ330と、フォト・ダイオード340とを備えている。トランジスタ310は、図１におけるトランジスタＭ１に対応するもので、これは基板302上のゲート誘電体であるゲート酸化物層314を覆って形成されるゲート電極312を備えている。好ましくは、バッファ酸化物としてのバッファ酸化物層316が、基板302の表面上と、ゲート電極312の側壁に沿うように形成される。このバッファ酸化物層316上を覆うように、スペーサ318が形成される。好ましい実施例では、各スペーサ318が窒化物である窒化シリコンで形成され、バッファ酸化物層316が酸化シリコンで形成される。ゲート酸化物層314を酸化シリコンで形成すると共に、ゲート電極312をドープされたポリシリコンで形成してもよい。その他、別の材料を使用してもよい。好ましい実施例では、バッファ酸化物層316がゲート酸化物層314よりも大きな厚さを有する。好ましくは、バッファ酸化物層316が20Åよりも大きな厚さを有し、ゲート酸化物層314が10Åよりも大きな厚さを有する。
【００２７】
トランジスタ310のソースは、フォト・ダイオード340に接続される。このフォト・ダイオード340は、例えばPN接合のフォト・ダイオード，PNP型のフォト・トランジスタ，NPN型のフォト・トランジスタ，若しくは同等のものを形成するために、基板302におけるイオン打ち込みを介して、不純物を注入することで形成してもよい。
【００２８】
トランジスタ310のソースは、第１の絶縁層324を貫通して形成した接続部を経由して、第１のスタックキャパシタ320の第１底部極板322にも接続される。第１の絶縁層324は、第１の底部極板322と基板302との間に配置されており、フォト・ダイオード340およびトランジスタ310のソースから第１底部極板322を絶縁している。また、第１のキャパシタにおける誘電体層326は、第１の底部極板322と第１の上部極板328との間に配置されるが、この第１の上部極板328を、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有する（図示せず）バイアスに接続してもよい。第１の底部極板322および第１の上部極板328を、例えばドープされたポリシリコンで形成してもよい。また、第１のキャパシタにおける誘電体層326を、酸化物シリコン，酸化物／窒化物／酸化物絶縁フィルム，若しくは同等のものからなる誘電体材料で形成してもよい。その他、別の材料を使用してもよい。
【００２９】
トランジスタ310のドレインは、第２の底部極板332を介して第２のスタックキャパシタ330に対して電気的に接続されるが、この第２の底部極板332を、リセットトランジスタのドレインおよび駆動トランジスタのゲート（図示せず，図１を参照）に対して電気的に接続してもよい。第２の絶縁層334は、第２の底部極板332と基板302との間に配置されており、第２の底部極板332をトランジスタ310のドレインに電気的に接続するために、第２の絶縁層334を貫通形成した接続部を有する。例えば、前記第１の絶縁層324を形成した場合に利用したのと同じ処理工程ステップ中に、この第２の絶縁層334をシリコン酸化物で形成してもよい。
【００３０】
第２のキャパシタにおける誘電体層338は、第２の底部極板332の上を覆うように形成されると共に、第２の上部極板336は、第２のキャパシタにおける誘電体層338の上を覆うように形成される。この第２の上部極板336を、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するバイアスに接続してもよい。第２の底部極板332および第１の上部極板336を、例えばドープされたポリシリコンで形成してもよい。
【００３１】
図４は、本発明の実施例に基づく一対のプレーナキャパシタを利用した画素400の要部断面が示されている。図４における画素400は、図３における第１のスタックキャパシタ320と第２のスタックキャパシタ330が、第１のプレーナキャパシタ420と第２のプレーナキャパシタ430に置き換わっていることを除いて、図３における画素300と共通している。トランジスタ310やフォト・ダイオード340のような他の素子は、図３を参照して上述したのと好ましくは同じもので構成され、同様の素子に対して同様の参照番号を付している。
【００３２】
この実施例では、第１のプレーナキャパシタ420と第２のプレーナキャパシタ430のそれぞれが、基板302のドープされた部位上に形成された誘電体層422を備えており、この誘電体層422の上を覆って上部極板424が形成される。誘電体層422を、酸化物シリコン，酸化物／窒化物／酸化物絶縁フィルム，若しくは同等のものからなる誘電体材料で形成してもよい。また、上部極板424を、例えばドープされたポリシリコンで形成してもよい。その他、別の材料を使用してもよい。
【００３３】
図５は、本発明の実施例に基づく一対のMOSキャパシタを利用した画素500の要部断面が示されている。図５における画素500は、図３における第１のスタックキャパシタ320と第２のスタックキャパシタ330が、第１のMOSキャパシタ520と第２のMOSキャパシタ530に置き換わっていることを除いて、図３における画素300と共通している。トランジスタ310やフォト・ダイオード340のような他の素子は、図３を参照して上述したのと好ましくは同じもので構成され、同様の素子に対して同様の参照番号を付している。
【００３４】
この実施例では、第１のMOSキャパシタ520と第２のMOSキャパシタ530のそれぞれが、基板302のプレーナ表面に沿って形成されたMOSトランジスタで構成される。第１のMOSキャパシタ520と第２のMOSキャパシタ530のそれぞれのゲートが、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するバイアスに電気的に接続される。この手法では、前記MOSトランジスタのソース／ドレイン−ゲート誘電体−ゲート電極の各層からなる導電体−誘電体−導電体の各層により、キャパシタンスを生成することができる。第１のMOSキャパシタ520と第２のMOSキャパシタ530を、トランジスタ310と同時に形成してもよく、その処理工程は図３を参照して上述した通りである。
【００３５】
図６は、本発明の実施例に基づく一対のMOSキャパシタを利用した画素600の要部断面が示されている。図６における画素600は、図３における第１のスタックキャパシタ320と第２のスタックキャパシタ330が、第１のMOSキャパシタ620と第２のMOSキャパシタ630に置き換わっていることを除いて、図３における画素300と共通している。トランジスタ310やフォト・ダイオード340のような他の素子は、図３を参照して上述したのと好ましくは同じもので構成され、同様の素子に対して同様の参照番号を付している。
【００３６】
この実施例では、第１のMOSキャパシタ620と第２のMOSキャパシタ630のそれぞれが、浅溝分離（STI）構造の端縁側壁に沿って形成される。第１のMOSキャパシタ620と第２のMOSキャパシタ630を、トランジスタ310と同時に形成してもよく、その処理工程は図３を参照して上述した通りである。第１のMOSキャパシタ620と第２のMOSキャパシタ630のそれぞれのゲートは、グランド，ＶDD（電圧源），0.5＊ＶDD（電圧源の半値），若しくはこれと同等の電位を有するバイアスに電気的に接続される。
【００３７】
図７は、本発明の実施例に基づく一対のトレンチ（溝）キャパシタを利用した画素700の要部断面が示されている。図７における画素700は、図３における第１のスタックキャパシタ320と第２のスタックキャパシタ330が、第１のトレンチキャパシタ720と第２のトレンチキャパシタ730に置き換わっていることを除いて、図３における画素300と共通している。トランジスタ310やフォト・ダイオード340のような他の素子は、図３を参照して上述したのと好ましくは同じもので構成され、同様の素子に対して同様の参照番号を付している。
【００３８】
この実施例では、第１のトレンチキャパシタ720と第２のトレンチキャパシタ730のそれぞれが、基板302に設けられた溝に形成される。この溝の表面に沿って、誘電体層722が形成される。上部極板724は誘電体層722の上を覆って、通常は当該溝を充填する導電材料で形成される。またこの実施例では、前記導電材料がドープされたポリシリコンで形成される。底部極板は、基板302のドープされた部位で構成される。前記誘電体層722を、酸化物シリコン，酸化物／窒化物／酸化物絶縁フィルム，若しくは同等のものからなる誘電体材料で形成してもよい。その他、別の材料を使用してもよい。
【００３９】
図８は、本発明の実施例に基づく一対の金属−絶縁体−金属（MIM）構造のキャパシタ（若しくは、ポリ−絶縁体−ポリ構造のキャパシタ）を利用した画素800の要部断面が示されている。図８における画素800は、図３における第１のスタックキャパシタ320と第２のスタックキャパシタ330が、第１のMIMキャパシタ820と第２のMIMキャパシタ830に置き換わっていることを除いて、図３における画素300と共通している。トランジスタ310やフォト・ダイオード340のような他の素子は、図３を参照して上述したのと好ましくは同じもので構成され、同様の素子に対して同様の参照番号を付している。ここでは説明する目的だけのために、スタックキャパシタとしてのMIMキャパシタが図８に示されていることに注目すべきである。別な実施例では、MIMキャパシタがトレンチキャパシタや、別なバーチカルキャパシタ設計や、或いは同様のものであってもよい。
【００４０】
この実施例では、第１のMIMキャパシタ820と第２のMIMキャパシタ830のそれぞれが、第１の中間誘電体層（ILD）810上に形成される。好ましくは、先駆物質としてテトラ−エチル−オルソ−シリケート（TEOS）を利用したCVD（Chemical Vapor Deposition：化学気相成長）技術によって形成できる酸化物で、第１のILD810を構成する。第１のILD810の表面は、例えばCMP（Chemical Mechanical Polishing：化学的機械的研磨）処理工程によって平坦化することができる。舌にある回路との電気的な導通を得るために、第１のILD810を貫通してビア828を形成してもよい。
【００４１】
第１のMIMキャパシタ820と第２のMIMキャパシタ830のそれぞれは、好ましくは底部電極822と、この底部電極822上を覆って形成される誘電体層824と、誘電体層824上を覆って形成される上部電極826と、により構成される。上部電極826および底部電極822を、TiN（窒化チタン），TaN（窒化タンタル），ルテニウム，アルミニウム，タングステン，銅，若しくは同等な導電材料で形成してもよく、また例えばCVDにより形成してもよい。誘電体層824は、Al2O3（酸化アルミニウム），Ta2O5（五酸化タンタル），BST（バリウムストロンチウムチタン酸バリウム），PZT（チタン酸ジルコニウム鉛），酸化物，他の多層の高（high-k）誘電体，若しくは同等のものからなる好ましくは高誘電体フィルムである。この誘電体層824を、例えばCVD技術により形成してもよい。
【００４２】
第１のMIMキャパシタ820および第２のMIMキャパシタ830の上を覆って、第２のILD812を形成してもよい。この第２のILD812は、第１のILD810と同様に形成できる。例えば、ILD810，812と基板302の表面との間に、エッチング停止層を形成してもよいし、ビア828の側壁に沿うようなバリア層を形成してもよいし、各領域を珪素化合物としてもよい。
【００４３】
このように上記各実施例では、ノイズや暗信号を減少させ、センサとしての電荷量を増大できるようにするために、増加したキャパシタ（例えば、図３の例ではスタックキャパシタ320，330）を有するCMOSイメージセンサが提供され、この増加したキャパシタによって、フォト・ダイオード340に大きな電流を発生させることが可能になる。また、当該CMOSイメージセンサは、バッファ酸化物層316上に形成された窒化物スペーサ318を有するトランジスタ310を利用している。スタックキャパシタ，プレーナキャパシタ，トレンチキャパシタ，MOSキャパシタ，MIM／PIPキャパシタ，若しくは同等の様々なキャパシタ構造によって、追加のキャパシタを提供してもよい。そして、本発明の各実施例は、４−トランジスタ画素や３−トランジスタ画素の形態にも利用することができる。
【００４４】
以上、本発明とその利点を詳細に説明したが、添付される請求項により規定される本発明の精神と範囲から逸脱することなく、ここに種々の変更，置換，代替が可能となることが理解されよう。さらに、本発明の範囲を、明細書で説明したプロセス，装置，製造，物体の組合せ，手段，方法とステップについての特別な実施例に限定する意図はない。本発明の開示から当業者が理解するように、現存する若しくは将来開発される同一の機能を当業者がほぼ実行し、或いは、ここに説明した実施例に相当するとものと同じ機能を実行し、同じ結果を実現するプロセス，装置，製造，物体の組合せ，手段，方法あるいはステップを、本発明により利用してもよい。従って、添付の請求項は、こうしたプロセス，装置，製造，物体の組合せ，手段，方法あるいはステップの範囲内を包含するように意図されている。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施例に基づく４トランジスタ型のイメージ画素を示す説明図である。
【図２】本発明の一実施例に基づく３トランジスタ型のイメージ画素を示す説明図である。
【図３】本発明の一実施例に基づくスタックドキャパシタを利用したイメージ画素の断面図である。
【図４】本発明の一実施例に基づくプレーナキャパシタを利用したイメージ画素の断面図である。
【図５】本発明の一実施例に基づくプレーナ（水平）MOSキャパシタを利用したイメージ画素の断面図である。
【図６】本発明の一実施例に基づくバーチカル（垂直）MOSキャパシタを利用したイメージ画素の断面図である。
【図７】本発明の一実施例に基づくトレンチ（溝）キャパシタを利用したイメージ画素の断面図である。
【図８】本発明の一実施例に基づくMIMキャパシタを利用したイメージ画素の断面図である。
【符号の説明】
【００４６】
312  ゲート電極
314  ゲート酸化物層（ゲート誘電体）
316  バッファ酸化物層（バッファ酸化物）
318  スペーサ
320  第１のスタックキャパシタ（キャパシタ，第１のキャパシタ）
330  第２のスタックキャパシタ（キャパシタ，第２のキャパシタ）
340  フォト・ダイオード（光学感知素子）
420  第１のプレーナキャパシタ（キャパシタ，第１のキャパシタ）
430  第２のプレーナキャパシタ（キャパシタ，第２のキャパシタ）
520  第１のMOSキャパシタ（キャパシタ，第１のキャパシタ）
530  第２のMOSキャパシタ（キャパシタ，第２のキャパシタ）
620  第１のMOSキャパシタ（キャパシタ，第１のキャパシタ）
630  第２のMOSキャパシタ（キャパシタ，第２のキャパシタ）
720  第１のトレンチキャパシタ（キャパシタ，第１のキャパシタ）
730  第２のトレンチキャパシタ（キャパシタ，第２のキャパシタ）
820  第１のMIMキャパシタ（キャパシタ，第１のキャパシタ）
830  第２のMIMキャパシタ（キャパシタ，第２のキャパシタ）
【図１】
2006210897.tif 000003
【図２】
2006210897.tif 000004
【図３】
2006210897.tif 000005
【図４】
2006210897.tif 000006
【図５】
2006210897.tif 000007
【図６】
2006210897.tif 000008
【図７】
2006210897.tif 000009
【図８】
2006210897.tif 000010