(57)【要約】      （修正有）【課題】  サイズが大きくなるのを可及的に防止することのできる高周波回路モジュールおよび高周波電力増幅器モジュールを提供する。【解決手段】  受動回路素子および発熱量の少ない能動素子が搭載された半導体チップ４を、表面に配線６が形成された多層配線基板２の配線の前記配線上に実装した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
受動回路素子および発熱量の少ない能動素子が搭載された半導体チップを、表面に配線が形成された多層配線基板の前記配線上に実装したことを特徴とする高周波回路モジュール。
【請求項２】
前記半導体チップは前記多層配線基板よりも誘電率が高い絶縁性の半導体基板を備えていることを特徴とする請求項１記載の高周波回路モジュール。
【請求項３】
前記配線は渦巻き状に設けられたインダクタであることを特徴とする請求項１または２記載の高周波回路モジュール。
【請求項４】
前記半導体チップはＭＩＭキャパシタを備えていることを特徴とする請求項３記載の高周波回路モジュール。
【請求項５】
請求項４記載の高周波回路モジュールを出力整合回路として備えていることを特徴とする高周波電力増幅器モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路モジュールおよび高周波電力増幅器モジュールに関する。
【背景技術】
【０００２】
従来、回路基板に半導体チップを実装する際、回路基板の接着面には金属パターンによるベッドが形成されている（例えば、特許文献１参照）。この金属パターンは多くの場合、回路基板表面と裏面を貫通するめっきスルーホールを介して接地されている。このため、半導体チップ直下の回路基板表面および内層への配線可能な領域が非常に限定される。このため、モジュールサイズの小型化を進めていく上で大きな障害となっている。
【特許文献１】特開２００３−２６４４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、サイズが大きくなるのを可及的に防止することのできる高周波回路モジュールおよび高周波電力増幅器モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様による高周波回路モジュールは、受動回路素子および発熱量の少ない能動素子が搭載された半導体チップを、表面に配線が形成された多層配線基板の前記配線上に実装したことを特徴とする。
【発明の効果】
【０００５】
本発明によれば、サイズが大きくなるのを可及的に防止することができる。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【０００７】
（第１実施形態）
本発明の第１実施形態による高周波回路モジュールの構成を図１に示す。本実施形態の高周波回路モジュール１は、多層配線基板２の表面に渦巻き状に設けられたインダクタ６と、このインダクタ６上に絶縁性の接着材９を介して設けられた半導体チップ４とを備えている。
【０００８】
多層配線基板２は、ガラスエポキシ樹脂製のコア材２ａと、このコア材２ａを挟むように設けられたガラスエポキシ樹脂製のビルドアップ層２ｂ、２ｃとを有している。半導体チップ４は、例えばＧａＡｓ基板上に図示しない窒化膜を介してＭＩＭキャパシタ（図示せず）が設けられており、半導体チップ４と多層配線基板２は絶縁性の接着材９により絶縁される。
【０００９】
半導体チップ４上の図示しないパッドは、ボンディングワイヤ８を介して多層配線基板２上のパッド１０ｂに接続され、半導体チップ４上に設けられたＭＩＭキャパシタの一端はボンディングワイヤ８を介して多層配線基板２上のパッド１０ｂに接続される。なお、ＭＩＭキャパシタの他端は半導体チップ４内の図示しない配線に接続される。
【００１０】
多層配線基板２上のパッド１０ａはビルドアップ層２ｂに設けられたビア１２を介してコア材２ａの表面に設けられたパッド１４に接続され、パッド１４はコア材２ａを貫通するスルーホール１６によってコア材２ａの裏面に設けられたパッド１８に接続される。パッド１８はビルドアップ層２ｃに設けられたビア２０を介して多層配線基板２の裏面に設けられた電源用電極２２に接続される。
【００１１】
また、多層配線基板２上のパッド１０ｂは多層配線基板２を貫通するスルーホール２４を介して多層配線基板２の裏面に設けられた接地電源用の電極２６に接続される。
【００１２】
インダクタ６の一端は半導体チップ４と電気的に接続され、他端はビルドアップ層２ｂに設けられたビア１３を介してコア材２ａの表面に設けられたパッド１５に接続される。パッド１５は図示しない配線に接続される。
【００１３】
このように構成された本実施形態の高周波回路モジュールの斜視図を図２に示す。
【００１４】
以上説明したように、本実施形態の高周波回路モジュール１は、多層配線基板２の表面に設けられたインダクタ６上に半導体チップ４が設けられているので、高周波回路部品を搭載するのに必要な多層配線基板の面積を削減すること可能となり、モジュール全体の面積を削減することができ、サイズが大きくなるのを可及的に防止することができる。
【００１５】
なお、本実施形態の高周波回路モジュール１は高出力増幅器の出力整合回路として用いることができる。この出力整合回路は、インダクタ６およびＭＩＭキャパシタによるＬＣ１段から構成される。
【００１６】
（第２実施形態）
次に、本発明の第２実施形態による高周波電力増幅器モジュールを図３および図４を参照して説明する。図３は本実施形態の高周波電力増幅器モジュール６０の構成を示す断面図であり、図４は本実施形態の高周波電力増幅器モジュール６０の構成を示す回路図である。
【００１７】
本実施形態の高周波電力増幅器モジュール６０は、多層配線基板２上に設けられた出力整合回路３０と、多層配線基板２上に設けられたＨＢＴチップ４０とを備えている。出力整合回路３０は、図１に示す第１実施形態の高周波回路モジュール１である。なお、図３においては、半導体チップ４上に形成されたＭＩＭキャパシタの一端に接続されたボンディングワイヤは図示していない。
【００１８】
ＨＢＴチップ４０は、絶縁性の接着材５２を介して配線５３上に設けられ、配線５３は多層配線基板２の表面に設けられている。また、ＨＢＴチップ４０は例えばＧａＡｓ基板上に、図４に示すように、入力整合回路４１と、バイアス回路４２と、バイポーラトランジスタ４３と、段間整合回路４４と、バイアス回路４５と、バイポーラトランジスタ４６とが設けられた構成となっている。そして、これらの回路の接地用端子は図３に示すように、ボンディングワイヤ５１を介して配線５３に接続される。配線５３は多層配線基板２を貫通するスルーホール５４を介して多層配線基板２の裏面に設けられた接地用電極２６に接続される。
【００１９】
一方、ＨＢＴチップ４０の図示しない電源用パッドは、ボンディングワイヤ５１を介してビルドアップ層２ｂの表面に設けられたパッド１１に接続され、このパッド１１は、ビルドアップ層２ｂに設けられたビア５５を介してコア材２ａの表面に設けられたパッド５６に接続される。パッド５６は図示しない配線を介して電源用電極２２に接続される。
【００２０】
本実施形態においては、半導体チップ４、ＨＢＴチップ４０は、多層配線基板２の表面に設けられたインダクタ６、配線５３上にそれぞれ設けられているので、高周波回路部品を搭載するのに必要な多層配線基板の面積を削減すること可能となり、モジュール全体の面積を削減することができ、サイズが大きくなるのを可及的に防止することができる。
【００２１】
また、ＭＩＭキャパシタを出力整合回路の一部として用いる際、受動素子であるＭＩＭキャパシタが搭載された半導体チップ４からの放熱は、ＨＢＴチップ４０の放熱と比較すると非常に少なく、サーマル用ビアを設置する必要性は少ない。このため、絶縁性の接着材９をＭＩＭキャパシタ搭載の半導体チップと多層配線基板２の接着材として用いることによる放熱の悪化はあまり問題にならない。この結果、放熱による影響の少ない回路素子から構成される半導体チップと多層配線基板との接続が可能となる。
【００２２】
なお、従来は半導体チップと多層配線基板の接続には多層配線基板側に半導体チップよりも大きな接着面積を必要としていたが、絶縁性の接着剤を用いることにより回路配線上に半導体チップを配置することが可能となる。このため、従来必要としていた接着用面積が削減でき、モジュール全体の面積削減効果が見込まれる。
【００２３】
また、上記実施形態においてはインダクタ上に半導体チップを接着しており、接着面が溝が掘られている構造となっている。このため、半導体チップの接着時に接着材が拡がること、および半導体チップへの接着材の盛り上がりを抑制することができる。  
なお、上記実施形態において、多層配線基板２を構成するガラスエポキシ樹脂材料より高い誘電率を持つＧａＡｓ基板を備えた半導体チップをインダクタの直上に配置することにより、インダクタ周辺の電気力線は高誘電率のＧａＡｓ基板中に分布が集中し、低誘電率のガラスエポキシ樹脂基板内の配線間の結合を抑制することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態による高周波回路モジュールの構成を示す断面図。
【図２】第１実施形態の高周波回路モジュールの斜視図。
【図３】本発明の第２実施形態による高周波電力増幅器の構成を示す断面図。
【図４】第２実施形態による高周波電力増幅器の回路図。
【符号の説明】
【００２５】
１  高周波回路モジュール
２  多層配線基板
２ａ  コア材
２ｂ  ビルドアップ層
２ｃ  ビルドアップ層
４  半導体チップ
６  インダクタ
９  絶縁性の接着材
【図１】
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【図２】
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【図３】
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【図４】
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