(57)【要約】  【課題】しきい値の動作許容領域を狭くすることなく、あるいは、動作電圧を高めることなく、マルチビットの動作を可能とするメモリセルを提供する。  【解決手段】メモリセルトランジスタのチャネルの幅方向にチャネル特性の異なる領域を有するメモリセルを提供するものである。すなわち、チャネル領域中で不純物濃度の異なる領域を設けることにより、チャネルしきい値の異なる領域を設けたメモリセル、あるいは、チャネル長が一定ではなく、短い領域と長い領域を有するメモリセル構造を提供する。【選択図】  図１
2006120687.tif 000002
【特許請求の範囲】
【請求項１】
２ビット以上の情報を記録可能な不揮発性半導体記憶装置において、
第１導電形の半導体基板と、
前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となる不純物領域をもつ第１領域と、
前記第１領域から離隔した前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となる不純物領域をもつ第２領域であって、前記半導体基板内の前記第１領域と該第２領域との間にチャネルが形成されるようにした前記第２領域と、
前記半導体基板の前記チャネルの上に重ねて形成され該チャネルを覆う第１絶縁膜と、前記第１絶縁膜の上に重ねて形成された非導電性電荷捕獲膜と、前記非導電性電荷捕獲膜の上に重ねて形成された第２絶縁膜と、前記第２絶縁膜の上に重ねて形成された導電性材料から成るゲートとからなる積層ゲートとを備え、
前記電荷捕獲膜は、該電荷捕獲膜内の電荷捕獲領域であって前記第１領域に近接した第１ビットを形成する第１の電荷捕獲領域に注入される電荷を受け取って保持するとともに前記第２領域に近接した第２ビットを形成する第２の電荷捕獲領域に注入される電荷を受け取って保持するように、２つの領域に分割されており、
前記第１および第２の電荷捕獲領域下でチャネル特性が異なるように形成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記第１および第２の電荷捕獲領域下のチャネルは、電荷移動度が異なるように構成されたことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置であって、
前記第１および第２の電荷捕獲領域下のチャネルはチャネル長が異なることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記２つ以上の領域に分けられた部分は、
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記ゲートがチャネル方向に対して斜め方向に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記電荷捕獲膜への電荷の注入は、複数の領域に分けられた電荷捕獲膜に、それぞれ順次電荷を注入するように構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記複数の段階は前記ゲートに印加する電圧が異なることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置であって、
前記第２の不純物拡散領域は複数の電流比較器と電気的に接続され、前記複数の比較器は直列に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置を製造する方法であって
半導体基板上に素子分離領域を形成する工程と、
チャネル上に重ねて形成され該チャネルを覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜上に重ねて形成された非導電性の電荷捕獲膜を形成する工程と、
前記電荷捕獲膜の上に重ねて形成された第２絶縁膜を形成する工程と、 
前記第２絶縁膜の上に重ねて形成された導電性材料を堆積する工程を含み、
前記導電性材料を形成するリソグラフィ工程において、上記素子分離領域上に焦点を合わせることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置を製造する方法であって、
前記半導体基板上に素子分離領域を形成する工程が、上記素子分離領域を形成後に、チャネル領域に上記素子分離領域を構成した材料をマスクとして、斜めにドーピングする工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にシステムＬＳＩに搭載され、１つのメモリセルに複数のビットを蓄積したメモリセル（マルチビットメモリセル）に関する。
【背景技術】
【０００２】
電気的に書換え可能な不揮発性半導体記憶装置（以下単に「不揮発性半導体記憶装置」という。）は、電源を切ってもデータが消えないという特徴を有している。
従来の不揮発性半導体記憶装置の構造としては、例えば特許文献１に記載のものがある。この文献には、金属−窒化物−酸化物−半導体（ＭＮＯＳ）構造が示されている。このＭＮＯＳ構造の不揮発性半導体記憶装置は、二層の絶縁ゲート構造を有するものであり、この二層の絶縁ゲート構造は、下層の酸化シリコン膜と上層の窒化シリコン膜とで構成されている。更に導電性ゲート電極がその窒化膜の上面に形成されており、このゲート電極は、例えば多結晶シリコンや金属で形成されるものである。前記トランジスタにおいて、書換え動作は、ホットエレクトロンを窒化膜中に注入し、トランジスタのしきい値を変化させることで実施する。
【０００３】
読出し動作は、例えば差動増幅器によりメモリセルから読み出された電圧と基準電圧とを比較する事で、データ"１"またはデータ"０"を判定する。
そして消去動作は、ゲートを接地し、ドレインに十分高い電圧を印加することによって、なだれ降伏を発生させ、それによって窒化膜に記憶されているデータを消去するという動作である。
【０００４】
また、複数のビットを１つのメモリセルに蓄積する構造をして、例えば、特許文献２に記載の構造がある。特許文献２では、ＥＰＲＯＭやＥＥＰＲＯＭに用いるマルチビットのメモリセルが示されており、このメモリセルは、書き込み電荷量を３つ以上の電荷量範囲に区分するよういわゆる多段しきい値を設定している。このメモリセルは、その記憶動作範囲（メモリウィンドウ）が拡大されて、３通り以上のバイナリ状態を記憶可能となっている。各メモリセルは、書き込みによって複数の書き込み状態のうちの１つの状態に設定される。３通り以上のバイナリ状態を記憶可能にするために、複数の負のしきい値電圧及び正のしきい値電圧を使用している。このメモリセルは、基本的に、データ記憶用トランジスタと、それに直列に接続した導通制御用トランジスタとで構成される。データ記憶用トランジスタは、書き込みによって、所定の複数のしきい値状態のうちの１つの状態に設定される。更に、センス回路が、それぞれの書き込み状態に対応した異なった電流レベルを区別するようにしてある。
【０００５】
しかしながら、上記のように、多段階のしきい値を設定するためには、初期消去処理を実行して、全てのメモリセルのしきい値を一旦、あるしきい値以下にする必要がある。その後に、所定の書き込み作業手順に従って、個々のメモリセルのしきい値を夫々の目標しきい値にまで上昇させる。この方法の短所は、書き込みの際に常にフィードバックが必要とされることであり、そのため、多段階のしきい値に設定するための書き込みは、非常に時間のかかるものとなっている。
【０００６】
更に、この多段階しきい値法を用いると、動作許容領域（ウィンドウ）が狭められる。これは、各状態の許容幅（マージン）が狭くなるということである。そのため、製作したチップの良品率が低下し、品質も低下する。もし、メモリセルの信頼性を高めるために許容幅を犠牲にすることを望まないならば、動作許容領域を２倍に広げなければならない。ところが、動作許容領域を広げるためには動作電圧を高めなければならず、その動作電圧を高めるということが、逆に信頼性の低下をもたらし、更に、メモリセル間の干渉も増大させるため、これもまた望ましいことではない。
【０００７】
上記特許文献２の欠点を克服するため、複数のビットを１つのメモリセルに蓄積する特許文献２とは異なる構造として、特許文献３に記載の構造がある。特許文献３では、ゲート誘電体構造としてＯＮＯ３層構造を用いており、また、対称構造のデバイスとしている。これまで、ＭＯＳトランジスタ用で慣例的にソース・ドレインと呼ばれていた領域を、その区別をなくしている。ここで、説明のためにそれぞれを右側、左側とする。右側および左側のＯＮＯ膜に電子を独立にトラップさせることで、１つのメモリセルトランジスタで２ビットの蓄積を可能にしている。
【０００８】
【特許文献１】米国特許第４１７３７６６号
【特許文献２】特開平９−１２０６９０号公報
【特許文献３】特表２００１−５１２２９０号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
マルチビットトランジスタを形成するに当たって、上記特許文献２の方法では、多段階のしきい値を設定している。この方法では、動作許容領域（ウィンドウ）が狭められる。これは、各状態の許容幅（マージン）が狭くなるということである。そのため、製作したチップの良品率が低下し、品質も低下する。もし、メモリセルの信頼性を高めるために許容幅を犠牲にすることを望まないならば、上述したように、動作許容領域を２倍に広げなければならない。ところが、動作許容領域を広げるためには動作電圧を高めなければならず、その動作電圧を高めるということが、逆に信頼性の低下をもたらし、更に、メモリセル間の干渉も増大させるため、望ましくない。
【００１０】
また、上記特許文献３の方法は、特許文献２で示された方法とは異なり、多段階のしきい値を設定する必要が無い。しかし、トランジスタの構造上、最大２ビットまでしか蓄積することができない。特許文献２に記載された方法を組み合わせて使用することも可能であるが、そのときは、多段階のしきい値の説明で述べた課題が伴う。
【００１１】
本発明は前記実情に鑑みてなされたもので、しきい値の動作許容領域を狭くすることなく、あるいは、動作電圧を高めることなく、マルチビットの動作を可能とするメモリセルを提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで、本発明では、メモリセルトランジスタのチャネルの幅方向にチャネル特性の異なる領域を有するメモリセルを提供するものである。すなわち、チャネル領域中で不純物濃度の異なる領域を設けることにより、チャネルしきい値の異なる領域を設けたメモリセル、あるいは、チャネル長が一定ではなく、短い領域と長い領域を有するメモリセル構造を提供している。
【００１３】
このメモリセルによれば、書き込みの最初にチャネルしきい値の低い領域の絶縁積層膜に電荷を蓄積し、さらに、チャネルしきい値の高い領域の絶縁積層膜に電荷を蓄積するという２段の書き込み動作が実現できる。あるいは、最初に、チャネル長の短い領域の絶縁積層膜に電荷（電子または正孔）を蓄積し、次いで、チャネル長の長い領域の絶縁積層膜に電荷を蓄積するという２段の書き込み動作が実現できる。
【００１４】
上記構成により、読み出し時のメモリセルに流れる電流を変化させることができる。一般的に、読み出しはゲートに一定電圧を印加し、そのときの電流をセンスアンプで感知することによって行っている。このとき、チャネルの幅方向の全領域に電荷が蓄積された状態であるときは、電流が流れず、逆に、電荷が全く蓄積されていない状態（消去状態）であるとき、電流がフルに流れる。
また、上記構成により、電荷が全く蓄積されていない状態（消去状態）の電流に対して、その電流値より明らかに小さい中間の電流値を作り出すことができる。このとき、チャネル幅の一部に意図的にしきい値を変えた部分に電荷の蓄積を行っているため、電流値がチャネルの作り方である程度決定される。このため、これまで多段しきい値法で電荷の蓄積量を厳密に制御する必要があったが、この方法では厳密に制御する必要がなくなる。
【００１５】
すなわち本発明の不揮発性半導体記憶装置は、２ビット以上の情報を記録可能な不揮発性半導体記憶装置において、第１導電形の半導体基板と、前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となる不純物領域をもつ第１領域と、前記第１領域から離隔した前記半導体基板の一部分に前記半導体基板の導電形とは反対の導電形となる不純物領域をもつ第２領域であって、前記半導体基板内の前記第１領域と該第２領域との間にチャネルが形成されるようにした前記第２領域と、前記半導体基板の前記チャネルの上に重ねて形成され該チャネルを覆う第１絶縁膜と、前記第１絶縁膜の上に重ねて形成された非導電性電荷捕獲膜と、前記非導電性電荷捕獲膜の上に重ねて形成された第２絶縁膜と、前記第２絶縁膜の上に重ねて形成された導電性材料から成るゲートとからなる積層ゲートとを備え、前記電荷捕獲膜が、該電荷捕獲膜内の電荷捕獲領域であって前記第１領域に近接した第１ビットを形成する第１の電荷捕獲領域に注入される電荷を受け取って保持するとともに前記第２領域に近接した第２ビットを形成する第２の電荷捕獲領域に注入される電荷を受け取って保持するように、２つの領域に分割されており、前記第１および第２の電荷捕獲領域下でチャネル特性が異なるように形成されたことを特徴とする。
【００１６】
この構成によれば、チャネルを特性の異なる第１および第２の領域に分割しているため、各領域ではしきい値が異なり、電荷が全く蓄積されていない状態（消去状態）の電流に対して、その電流値より明らかに小さい中間の電流値を作り出すことができる。このように、チャネル幅の一部に意図的にしきい値を変えた部分に電荷の蓄積を行っているので、電流値はチャネルの作り方である程度決定されることになり、これまでの多段しきい値法の場合のように電荷の蓄積量を厳密に制御する必要がなくなる。このようにして読み出し時にメモリセルに流れる電流を変化させることができる。
【００１７】
また本発明の不揮発性半導体記憶装置は、前記第１および第２の電荷捕獲領域下のチャネルが、電荷移動度が異なるように構成されたものを含む。
この構成によれば、チャネルを構成する不純物濃度を変化させることにより容易にしきい値を調整することができ、所望の電流値を得ることができる。
【００１８】
また本発明の不揮発性半導体記憶装置は、前記第１および第２の電荷捕獲領域に対応するチャネルはチャネル長が異なるように構成されたものを含む。
この構成によれば、チャネル幅方向に対してチャネル長が異なるように形成することにより、複数のチャネルしきい値の領域を設けることなく、同様にマルチビットのメモリセルを形成することができる。また、チャネル長を変化させるだけでよいため、製造が容易である。
【００１９】
また本発明の不揮発性半導体記憶装置は、前記２つ以上の領域に分けられた部分は、上記全体のチャネル幅方向に対して等分割されているものを含む。
【００２０】
また本発明の不揮発性半導体記憶装置は、前記チャネルは、その幅方向に対して、最短となる距離が、幅方向に位置によって異なるものを含む。
【００２１】
また本発明の不揮発性半導体記憶装置は、前記ゲートがチャネル幅方向に対し、その一部のチャネルが短くなるように構成したものを含む。
【００２２】
また本発明の不揮発性半導体記憶装置は、前記チャネルが最も短い部分のチャネル長とチャネルが最も長い部分のチャネル長の長さの比が２以上であるものを含む。
【００２３】
また本発明の不揮発性半導体記憶装置は、前記ゲートがチャネル方向に対して斜め方向に形成されているものを含む。
この構成により、ゲートをチャネル幅方向に対して、斜め方向に形成することにより、ゲートの一部を細したり、チャネルの構成を変えたりすることなく、同様のマルチビットのメモリセルを形成することができる。
【００２４】
また本発明の不揮発性半導体記憶装置は、前記電荷捕獲膜への電荷の注入が、複数の領域に分けられた電荷捕獲膜に、それぞれ順次電荷を注入するように構成されたものを含む。
【００２５】
また本発明の不揮発性半導体記憶装置は、前記複数の段階は前記ゲートに印加する電圧が異なるものを含む。
また、書き込み時にゲートに与える電圧を複数段にすることによって、特定の領域のみを選択して、電荷捕獲注入を行うことができる。このようにすることによって、制御性良くメモリセルの状態を設定することができる。
【００２６】
また本発明の不揮発性半導体記憶装置は、前記第２の不純物拡散領域は複数の電流比較器と電気的に接続され、前記複数の比較器は直列に接続されているものを含む。
この構成により、メモリセル電流の出力を複数の比較器に直列に接続して、それぞれの判定を同時に読み出すことにより、１回の読み出し電圧の印加で、マルチビットの読み出しができる。このようにすることによって、読み出し時の電圧制御を容易にすることができる。
【００２７】
また本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離領域を形成する工程と、チャネル上に重ねて形成され該チャネルを覆う第１絶縁膜を形成する工程と、前記第１絶縁膜上に重ねて形成された非導電性の電荷捕獲膜を形成する工程と、前記電荷捕獲膜の上に重ねて形成された第２絶縁膜を形成する工程と、前記第２絶縁膜の上に重ねて形成された導電性材料を堆積する工程を含み、前記導電性材料を形成するリソグラフィ工程において、上記素子分離領域上に焦点を合わせることを特徴とするものを含む。
【００２８】
この構成により、素子分離領域の段差を利用して、ゲート形成時にリソグラフィ工程における焦点位置を素子分離上に合わせ、チャネル部分の焦点を意図的にずらすことにより、特殊なマスクを用意することなく、自己整合的にゲートの細い領域を意図的に形成することができる。
【００２９】
また本発明の不揮発性半導体記憶装置の製造方法は、前記半導体基板上に素子分離領域を形成する工程が、上記素子分離領域を形成後に、チャネル領域に上記素子分離領域を構成した材料をマスクとして、斜めにドーピングする工程を含む。
この構成により、素子分離領域をマスクとして斜めにドーピングすることにより、特別なマスク工程を追加することなく、自己整合的にチャネル幅方向に対してしきい値の異なるメモリセルトランジスタを形成することができる。
【発明の効果】
【００３０】
本発明の構成によれば、次のような効果が得られる。
まず、チャネル特性の異なる複数の領域を設けることにより、チャネルしきい値の異なる複数の領域を得ることができることから、従来の課題であった多段しきい値における、しきい値の動作許容領域を狭くすることなく、マルチビットの動作をさせることができる。これにより、マルチビットメモリセルのビット数を、実質的に増やすことができ、ビットあたりのメモリセルアレイの面積を縮小する、あるいは、大容量のメモリセルアレイを形成することができる。
【００３１】
また、メモリセル電流の出力を複数の比較器に直列に接続して、それぞれの判定を同時に読み出すことにより、１回の読み出し電圧の印加で、マルチビットの読み出しができる。このようにすることによって、読み出し時の電圧制御を容易にすることができる。
【００３２】
また、書き込み時にゲートに与える電圧を複数段にすることによって、特定の領域のみを選択して、電荷捕獲注入を行うことができる。このようにすることによって、制御性良くメモリセルの状態を設定することができる。
【００３３】
また、素子分離を構成する材料をマスクとして斜めにドーピングすることにより、特別なマスク工程を追加することなく、自己整合的にチャネル幅方向に対してしきい値の異なるメモリセルトランジスタを形成することができる。
【００３４】
また、素子分離領域の段差を利用して、ゲート形成時にリソグラフィ工程における焦点位置を素子分離上に合わせ、チャネル部分の焦点を意図的にずらすことにより、特殊なマスクを用意することなく、自己整合的にゲートの細い領域を意図的に形成することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は本発明にかかる不揮発性半導体記憶装置を構成するメモリセルの構造の一例を示したものである。図２は、本発明におけるメモリセルトランジスタの断面と奥行きを示したものである。図３は、図１および図２で示したメモリセル構成を、一般的に知られた等価回路で表したものである。このメモリセルは、第１導電形の半導体基板としてのシリコン基板１００と、このシリコン基板の一部にこのシリコン基板１００の導電形とは反対の導電形となる不純物領域をもつ第１領域としてのソース領域１０１と、このソース領域から離隔したシリコン基板の一部分に前記シリコン基板の導電形とは反対の導電形となる不純物領域をもつ第２領域としてのドレイン領域１０２とを備え、このシリコン基板１００のソース・ドレイン領域１０１，１０２の間にチャネルが形成されるようにしており、このシリコン基板のチャネルの上に重ねて形成され該チャネルを覆う第１絶縁膜としての酸化シリコン膜と、この酸化シリコン膜の上に重ねて形成された非導電性電子捕獲膜としてのＯＮＯ膜１０６と、この上に重ねて形成されたゲート１０３とからなる積層ゲートとを備え、前記ＯＮＯ膜１０６が、このＯＮＯ膜１０６内の電子捕獲領域であって第１領域に近接した第１ビットを形成する第１の電子捕獲領域に注入される電子を受け取って保持するとともに第２領域に近接した第２ビットを形成する第２の電子捕獲領域に注入される電子を受け取って保持するように、２つの領域に分割されており、前記第１および第２の電子捕獲領域下で異なる不純物濃度を持ちチャネル特性が異なるように形成されたことを特徴とする。
ここで、電子捕獲膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造（いわゆるＯＮＯ構造）のものを用いることで、効率的な電子捕獲ができる。また、１０４、１０５は素子分離領域であり、通常は基板にトレンチ状の溝を設け、シリコン酸化物を埋め込んだいわゆるシャロートレンチ構造であり、アレイ状にしたときに隣り合うメモリセル同士の基板上の電気的短絡を遮断している。
【００３６】
ゲート電極下方の半導体基板表面付近は、ＭＯＳトランジスタ構造で言うところのチャネルと呼ばれる領域である。素子分離領域１０４から１０５へ向かう方向をチャネル幅方向としたときに、図１では、素子分離領域１０４からチャネルの途中までの領域を第１のチャネル領域１１０、チャネルの途中から素子分離領域１０５までの領域を第２のチャネル領域１０９として、２つの領域を設けている。この２つの領域は不純物濃度の差から特性が異なり、通常のＭＯＳトランジスタにおけるチャネルのしきい値を明らかに異なるようにしている。つまり、第２のチャネル領域１０９のチャネルしきい値は第１のチャネル領域１１０のそれより高くなっている。このことが、本発明における構成上の最大の特徴である。電子捕獲領域１０６もチャネルと同様に２つの領域に分け、それぞれ、第２の電子捕獲領域１０７、第１の電子捕獲領域１０８としている。
製造に際しては第１および第２のチャネル領域を２回のフォトリソグラフィ工程を経て形成する。
【００３７】
次にこの不揮発性半導体記憶装置の動作について説明するに先立ち、このメモリセルの基本動作について説明する。
ソースを接地するあるいはソースとゲートを同電位にするとともにゲートおよびドレインにそれぞれ電圧Ｖｇ、Ｖｄ（Ｖｇ＞Ｖｄ）が印加されると、垂直方向の電界と、ソースからドレインまで延在しているチャネルの長手方向に沿った横方向の電界とが発生する。そして横方向の電圧によって、電子がソースからチャネルへ引き出され、ドレインに向けて加速される。電子はチャネルの長手方向に移動している間にエネルギを蓄える。そして十分なエネルギを蓄えた電子は、ゲート酸化膜としての第１の絶縁膜（図示せず）のポテンシャル障壁を飛び越えて電子捕獲膜１０７，１０８に注入され、そこで捕獲される。この電子捕獲膜への電子注入が発生する確率はゲートのドレインに隣接した部分の領域において最大となるが、その理由は、電子が最大のエネルギを蓄えるのは、ドレイン近傍に達したときであるためである。こうして加速された電子は、ホットエレクトロンと呼ばれており、電子捕獲膜に注入されたホットエレクトロンは、その注入された位置に捕獲されて電子捕獲膜内に蓄積される。捕獲された電子が電子捕獲膜内で拡がって分散することはない。それは電子捕獲膜の導電率が低く、しかも電子捕獲膜（窒化シリコン膜）の内部の横方向電界が弱いためである。従って、捕獲された電子は、電子捕獲膜内の電子捕獲領域にたまってそこから周囲に移動することはなく、この電子捕獲領域は通常電子捕獲膜１０６であるＯＮＯ膜のドレイン１０２に隣接した部分に形成される。
【００３８】
例えば、ソース１０１およびシリコン基板１００を０電位とし、ドレインには、チャネルを流れる電子がホットエレクトロンとなり、電子捕獲領域に到達するために十分なエネルギを与える電圧、例えば５Ｖを印加する。そして、ゲート電極１０３にチャネルのしきい値より十分高い電圧、例えば５Ｖを印加する。
【００３９】
このようにすることによって、ソース１０１からドレイン１０２へ向かって電子が流れる際に、一部の高いエネルギを受けた電子（ホットエレクトロン）は電子捕獲膜中へ飛び込み、そこで捕獲される。図２では奥行き方向（チャネル幅方向）にチャネルのしきい値が異なるように形成されている。ここで重要なのは電子を捕獲させるための電圧条件がそれぞれのしきい値の領域によって異なることである。
【００４０】
図３において、Ｔｒ１とＴｒ２が領域を分割された特定のチャネルしきい値を持つトランジスタであり、１０１、１０２、１０３はそれぞれソース・ドレイン・ゲートである。Ｔｒ１、Ｔｒ２の各端子は１０１、１０２，１０３に対して並列に接続されている。
【００４１】
次に、実際の書き込み動作について図４乃至図７を参照しつつ説明する。図４で示したグラフは横軸に書き込み時間を示し、縦軸はメモリセルトランジスタのしきい値の変化を特徴的に表したものである。ここで、説明のため、しきい値の変化を表す様子は、図１および図２で説明したチャネルしきい値の異なる領域を独立となるように分けてそれを、それぞれ、領域１、領域２としている。この領域１、領域２には図３におけるＴｒ１、Ｔｒ２のトランジスタのしきい値変動特性と置き換えてもよい。
【００４２】
図４において、書き込み動作におけるメモリセルのしきい値の変動特性を説明するために、まず、領域１の特性だけに注目する。まず、書き込む前の状態は、初期しきい値４０５の状態である。書き込みに必要な電圧条件を各端子に与えると、チャネルを流れる電子の一部が電子捕獲領域への注入が開始される。このときのタイミングを図４におけるＴ４０１とする。そして、時間に伴って、メモリセルのしきい値が上昇する。次にある程度のしきい値まで上昇すると、上昇する割合は緩やかになり、次第に飽和するこのタイミングをＴ４０２とする。
【００４３】
次に、領域２の特性に注目する。先の領域１の特性で説明したように、電子の捕獲領域への注入によるメモリセルしきい値の上昇開始と、ある程度上昇した後の上昇割合の飽和が示される。ここで、領域１と領域２で明らかに異なるのは、それぞれのタイミングである。領域１ではＴ４０１、Ｔ４０２で示されたタイミングが、領域２ではＴ４０３、Ｔ４０４で示される。
【００４４】
これまでは、しきい値の変動について、チャネルしきい値の異なる領域分けそれぞれ独立に説明した。本発明による実際の構造は、図３で示すような等価回路になるので、メモリセルに流れる電流は図３のトランジスタＴｒ１とトランジスタＴｒ２に流れる電流の足し合わせになる。すなわち、しきい値はどちらかの低いほうに集約されるので、実質的なメモリセルしきい値の変動特性は、領域２と同じになる。領域１の特性がメモリセル全体のしきい値の変動特性に現れなくなるが、この特性は、リード時のメモリセルに流れる電流（オン電流）の特性に反映される。
【００４５】
このオン電流の違いを表したものが図５になる。
図５は、メモリセルトランジスタの各電子捕獲状態における、電圧−電流特性を示している。どの領域にも電子が捕獲されていない状態（消去状態）では、オン電流は最も流れやすく、特性として、図５における状態“００”の特性を表す。
次に、書き込みが行われた後の電圧−電流特性を説明するが、まず、チャネルしきい値の低い領域１への電子捕獲が行われる。その結果、図４におけるタイミングＴ４０２の状態では領域１のメモリセルしきい値のみが高いしきい値となる。このため、読み出し時は領域２にしか電流が流れず、その結果、領域メモリセル全体のしきい値が変わらないがオン電流が半減する。このときの電圧−電流特性を示したものが状態“０１”である。
【００４６】
さらに、書き込みを続けていくと、今度は領域２の部分への電子捕獲が開始される。このとき、メモリセルしきい値そのものが上昇し、図４におけるタイミングＴ４０３の状態では図５において、状態“１０”となる。さらに、書き込みを続けるとメモリセルしきい値は飽和するとことまで上昇し、最終的に図４におけるＴ４０４のタイミングでは、図５において、状態“１１”となる。
【００４７】
図５では、消去状態から書き込み状態になるとき、すなわち、状態“００”−状態“０１”−状態“１０”−状態“１１”へ変化するときに、それぞれの状態における、メモリセル電圧―電流特性を説明してきた。
【００４８】
図６では書き込み時間に伴うオン電流の変動特性を示し、それぞれの状態の対応を表している。図６における曲線６０５は書き込み時間に対するそれぞれの時間での読み出しを想定したときのメモリセル電流（オン電流）の変化を表したものである。また、対比として、従来型の構成によるオン電流の変化を曲線６０６で表している。
【００４９】
曲線６０５では書き込み開始時、すなわち、図６の最も左の時点ではオン電流はフルに流れる。そして、書き込みが進行すると、ある時点から、領域１へ電子が蓄積されるようになり、それに伴って、電流量が低下する。そして、領域１のしきい値がその上限に近いところまで上昇しきると、次に領域２への電子の注入が開始される。この、領域２への電子が注され始めるまでの間は、書き込み時間が進行しても、メモリセル電流に変化がない区間、すなわち安定区間になる。この安定区間までを状態“００”から状態“０１”への書き込み時間に設定することにより、安定して書き込みを行うことができる。
【００５０】
この安定区間をさらに効率的に利用し、安定した状態を作る方法を次に述べる。
書き込み時間はゲート電圧に依存している。領域１への電子注入を行うが、領域２への電子注入が開始されるまで十分長い時間が必要となる電圧を選択することで、特にベリファイ等のしきい値監視工程を追加することなく安定して、中間の状態、すなわち状態“０１”作り出すことができる。その後、ゲート電圧を高くし、領域２への電子注入が行われるに十分なゲート電圧を設定することにより、その書き込み時間に応じて、状態“１０”、状態“１１”を作り出すことができる。また、今回はしきい値の異なる領域を２つとして説明してきたが、これを３つ以上にすることにより、安定区間を増やすことができる。そのときは、書き込む電圧の種類を増やすことによって、安定した中間の状態を作り出すことができる。
【００５１】
次に読み出し機構について図７を参照しつつ説明する。読み出し機構においては、図７に示すように、メモリセルトランジスタＴｒのドレインに４つの比較器、７０２，７０３，７０４，７０５を設けている。それぞれの比較器の入力端子はメモリセルトランジスタの出力に対して直列に接続されている。また、それぞれの比較器の比較用電流は、それぞれ、ｒｅｆ１、ｒｅｆ２、ｒｅｆ３、ｒｅｆ４であり、それぞれが異なる電流となっている。そして、読み出し動作時にこれらの比較した結果をバッファー７０６へ送り、ビット情報に変換して出力することにより、１回のリードゲートパルスで同時に複数のビットを読み出すことができる。
【００５２】
（実施の形態２）
前記実施の形態１では、第１および第２の領域すなわち第１および第２の電子捕獲領域下で不純物濃度を変え、しきい値を変化させるようにしたが、本実施の形態ではチャネル長を変化させ、チャネル特性を変化させるようにしたことを特徴する。
【００５３】
次に、本発明の実施の形態２として、チャネル長を変化させることにより、チャネル特性を変化させた不揮発性半導体記憶装置のメモリセルの構成の一例を図８を用いて説明する。
【００５４】
図８（ａ）は、メモリセルを構成するトランジスタの斜視図であり、ゲート電極８０１、ソース８０２、ドレイン８０３、そして、素子分離領域が８０４である。図８（ｂ）は図８（ａ）で示したメモリセルの上面図を示す。本実施の形態では、図８（ａ）および（ｂ）において明らかなように、領域８０５と領域８０６ではチャネル長が異なっていることが特徴で、それぞれのオン抵抗が異なる。すなわち、図１で示した第１および第２の電子捕獲領域１０７、１０８と性質的には等価になる。そのため、これまで説明してきた書き込みと同じ原理で書き込みが行われる。したがって、マルチビットのメモリセルを構成するトランジスタを、特にチャネル内の構成を変えることなくチャネル長を変えることによって同様の特性を得ることができる。
【００５５】
（実施の形態３）
前記実施の形態２では、第１および第２の領域すなわち第１および第２の電子捕獲領域においてチャネル長を変え、しきい値を変化させるようにしたが、本実施の形態ではチャネル長を変化させ、チャネル特性を変化させるようにしたことを特徴する。
【００５６】
次に、本発明のメモリセルの構成の一例を図９（ａ）および（ｂ）を用いて説明する。
図９（ａ）は、メモリセルトランジスタの斜視図であり、半導体基板９０１に形成されるチャネル領域に対し、ゲート電極９０２、９０３を斜めに形成し実質的なチャネル長を変化させるようにしたことを特徴とするものである。ここで、チャネル領域は素子分離領域９０４，９０５で囲まれるように構成されている。９０６はソース、９０７はドレイン、９０８はゲートである。図９（ｂ）は図９（ａ）におけるチャネル部分の上面図である。図９（ｂ）において、ゲートは素子分離領域の境界に対して斜めに形成されており、このため、チャネル内のチャネル方向と、ゲート長方向で長さが異なる。このため、図８（ａ）および（ｂ）で示した構成とチャネル内部は同じ状況になり、その結果、これまで説明してきた書き込みと同じ原理で書き込みが行われる。したがって、マルチビットのメモリセルトランジスタを、特にチャネル内の構成を変えることなく形成することができる。
【００５７】
（実施の形態４）
前記実施の形態１では、第１および第２の領域すなわち第１および第２の電子捕獲領域下において２回のマスクプロセスを用いて不純物濃度を変え、しきい値を変化させるようにしたが、本実施の形態では特別のマスクを用いることなく不純物濃度を変化させる方法について説明する。
【００５８】
次に、異なるしきい値をもつ領域を形成する方法について図１０を用いて説明する。シリコン基板１００１に形成された素子分離領域１００４，１００５で囲まれた領域にチャネル領域１００１が形成されるが、このチャネル領域を形成するためにゲート電極の形成に先立ち、不純物濃度の異なる領域を形成する。
【００５９】
ここではシャロートレンチ構造の素子分離領域１００４，１００５を形成するに際し、基板表面のレベルよりも高くなるように形成しておき、この素子分離領域１００４，１００５の一部をマスクにして、斜め方向にイオン注入によりドーピング種（ＢＦ２）をドープすることにより、イオン注入がなされた第１のチャネル領域１００９と、イオン注入のなされていない第２のチャネル領域１０１０とが自己整合的に形成され、チャネル領域の一部を選択してしきい値を変えることができる。このようにしてマスクを形成することなく不純物濃度の異なるチャネル領域を形成することができる。
【００６０】
またイオン注入の角度を複数段にすることにより、特別にマスクを用意しなくても容易に不純物濃度を複数段に変化させるように形成することができる。
このようにして、特別のマスクを用いることなく、自己整合的に多段階のしきい値をもつメモリセルを形成することができることから、信頼性の高いマルチビットの不揮発性半導体記憶装置を得ることができる。
【００６１】
（実施の形態５）
前記実施の形態２では、チャネル長を変化させた構造について説明したが、このチャネル長を特別なマスクを用いることなく自己整合的に変化する方法について図１１および図１２を参照しつつ説明する。図１１はゲート電極のパターニング前の基板表面の部分断面図、図１２（ａ）および（ｂ）はゲート電極のパターニングに用いられるマスクパターンＭおよびこのマスクパターンを用いてパターニングした後のゲート電極１００２のパターン上面図である。
【００６２】
本実施の形態では、ゲート電極のパターニング工程において、素子分離領域１００４，１００５が基板１００１の表面レベルよりも高くなっていることに起因して、ゲート電極のパターンを形成すべき領域が低くなっていることから、ゲート電極のパターニングのためのマスクを形成するためのリソグラフィ工程の実施に際し、素子分離領域上に焦点位置を意図的に合わせることにより、素子分離領域から段差のあるチャネル部分では焦点からずれることになる。従って光の回り込みにより、潜像すなわち光照射領域がパターンの真中で大きくなるようにすることができる。この状態でリソグラフィ工程を施すことによりチャネル部分の一部が細くなったゲートパターンを自己整合的に形成することができる。
【００６３】
図１１に示すように、シリコン基板１００１の表面にゲート酸化膜（図示せず）およびＯＮＯ構造の電子捕獲膜１００６を形成した後、あるいは形成に先立ち、素子分離領域１００４，１００５を形成する。
そして、この上層に、ゲート電極１００２を構成する多結晶シリコン層を形成した後フォトレジストＲを塗布する。
【００６４】
図１１は、ゲート電極をリソグラフィ工程によってパターニングする直前の状態を表している。ここで、リソグラフィ工程を実施するとき、焦点位置を素子分離上に意図的に合わせることにより、素子分離領域から段差のあるチャネル部分では焦点からずれることになる。この状態でリソグラフィ工程を施すことにより図１２（ｂ）に示すように、チャネル部分の一部が細くなったゲートパターンを自己整合的に形成することができる。
このようにして、特別のマスクを用いることなく、自己整合的に多段階のしきい値をもつメモリセルを形成することができることから、信頼性の高いマルチビットの不揮発性半導体記憶装置を得ることができる。
【産業上の利用可能性】
【００６５】
本発明にかかる不揮発半導体記憶装置は、小型でかつ簡単な構成で、動作許容領域を狭めることなく多段階のしきい値を設定することが可能であることから、組み込みマイクロコントローラ等のプログラム格納用途として有用である。また、汎用型のフラッシュメモリとして、特に大容量を目指したものにも適用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１のチャネル幅方向にチャネルしきい値が異なる不揮発性半導体記憶装置を構成するメモリセルの構造の斜視図
【図２】同不揮発性半導体記憶装置のメモリセルの構造の断面と奥行きを示す図
【図３】同メモリセルの等価回路を示す図
【図４】同不揮発性半導体記憶装置の書き込み時におけるメモリセルしきい値のチャネルしきい値が異なるそれぞれの領域ごとの変動特性を示す図
【図５】同不揮発性半導体記憶装置の消去状態、書き込み状態におけるメモリセルのメモリセル電流特性を示す図
【図６】同不揮発性半導体記憶装置の書き込み時における、メモリセルの電流の時間変化を示す図
【図７】同不揮発性半導体記憶装置のメモリセルから状態を検知するための、比較器およびバッファーの接続構成を示す図
【図８】本発明の実施の形態２の不揮発性半導体記憶装置を示す図であり、（ａ）は斜視図、（ｂ）は上面図
【図９】本発明の実施の形態３の不揮発性半導体記憶装置を示す図であり、（ａ）は斜視図、（ｂ）は上面図
【図１０】本発明の実施の形態４を示す工程断面図
【図１１】本発明の実施の形態５を示す工程断面図
【図１２】同不揮発性半導体記憶装置の工程説明図であり、（ａ）はゲート電極形成のためのマスクパターンを示す上面図、（ｂ）は同マスクパターンを用いて形成されたゲート電極パターンを示す上面図
【符号の説明】
【００６７】
１００  シリコン基板
１０１  ソース
１０２  ドレイン
１０３  ゲート電極
１０４  素子分離領域
１０５  素子分離領域
１０６  電子捕獲領域
１０７  第２の電子捕獲領域
１０８  第１の電子捕獲領域
１０９  第２のチャネル領域
１１０  第１のチャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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