(57)【要約】【課題】  ＴＥＧ（テスト）素子を利用して電気特性を測定可能にしたチップの高集積化、縮小化を図るとともに、高品質に製造することが可能な半導体装置とその製造方法を提供する。【解決手段】  チップとして構成される半導体基板に形成された回路素子３０と、その上層に形成され、回路素子を外部に電気接続するための電極パッド１０を備える半導体装置において、電極パッド１０の下層領域のシリコン基板１に電極パッドに電気接続されていないテスト素子（ＴＥＧ素子）２０を備える。製品チップＰＣＨとテストチップＴＣＨとを同じ工程で製造でき、製造効率を高めるとともに、チップの製造工程における各種製造条件を製品チップとテストチップとで均一化でき、テストチップを製造することによる製品チップへの影響を緩和し、製品チップの製造品質を高める。【選択図】  図３
2006120962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された回路素子と、前記回路素子の上層に形成され、当該回路素子を外部に電気接続するための電極パッドを備える半導体装置において、前記電極パッドの下層領域の前記半導体基板に前記電極パッドに電気接続されていないテスト素子を備えることを特徴とする半導体装置。
【請求項２】
前記テスト素子は少なくとも１つの前記電極パッドが配列された周辺領域に配設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記テスト素子は少なくとも一部が前記電極パッドに覆われた位置に配設されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記テスト素子は１つの電極パッドの直下に配設されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記１つの電極パッドの直下に複数個のテスト素子が配設されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記複数の電極パッドのそれぞれにテスト素子が配設されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記テスト素子は前記回路素子と同じ工程で製造されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記テスト素子はトランジスタ素子、抵抗素子、容量素子のいずれかである請求項７に記載の半導体装置。
【請求項９】
前記テスト素子の上層に多層配線構造が形成され、前記多層配線構造の最上層が前記電極パッドとして構成され、前記電極パッドよりも下層の配線層において前記テスト素子と前記電極パッドとを接続する配線が存在しないことを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
１枚の半導体ウェハに複数のチップが配列形成されており、少なくとも一部のチップは前記テスト素子が前記電極パッドに電気接続されたテストチップとして構成され、他のチップは前記テスト素子が前記電極パッドに電気接続されていない製品チップとして構成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１１】
１枚の半導体ウェハに複数のチップが配列形成されており、全てのチップは前記テスト素子が前記電極パッドに電気接続されていない製品チップとして構成されていることを特徴とする請求項１ないし９のいずれかに記載の半導体装置。
【請求項１２】
前記テストチップは、前記テスト素子が当該テスト素子の直上の電極パッド、及び／又はこれに隣接または近接する電極パッドに電気接続されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１３】
前記製品チップ及びテストチップはそれぞれ独立したパッケージ内に内装され、前記各チップの電極パッドは前記パッケージの外部導出リードに電気接続されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１４】
半導体基板に形成された回路素子と、前記回路素子の上層に形成され、当該回路素子を外部に電気接続するための電極パッドを備え、前記電極パッドの下層領域に少なくとも一部が前記電極パッドに覆われたテスト素子を備える半導体装置の製造方法であって、前記電極パッドを前記回路素子に電気接続する工程と、前記電極パッドを前記テスト素子に電気接続する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
１枚のウェハにそれぞれ半導体装置を構成する複数のチップを形成する半導体装置の製造方法において、全てのチップにテスト素子を形成する工程と、一部のチップには前記テスト素子を上層に向けて電気接続するための配線層を形成し、他のチップには前記テスト素子を上層に向けて電気接続するための配線を形成しない工程と、前記全てのチップの上層に電極パッドを形成し、前記一部のチップでは当該電極パッドに前記配線層を電気接続することを特徴とする半導体装置の製造方法。
【請求項１６】
複数枚のウェハにそれぞれ半導体装置を構成する１つ以上のチップを形成する半導体装置の製造方法において、全てのウェハのチップにそれぞれテスト素子を形成する工程と、一部のウェハでは全てのチップのテスト素子を電極パッドに電気接続する配線工程を備え、他のウェハでは全てのチップのテスト素子に電極パッドを電気接続する配線工程を備えていないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴＥＧ素子（Test Element Group) と称する半導体装置のテストを行うためのテスト素子を備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、チップの一部に特定テスト用のＴＥＧ素子を形成しておき、製造したチップに対してＴＥＧ素子を利用して通電テストを行うことにより製造したチップの電気特性を判定することが行われている。しかしながら、ＴＥＧ素子を製品としてのチップ（以下、製品チップと称する）に形成すると、ＴＥＧ素子を形成するためのスペースが必要となり、製品チップの高集積化、縮小化を図る上での障害になる。そのため、特許文献１では製品チップの電極パッドの直下、あるいはウェハを個々のチップに分割するためのスクライブ線の領域にＴＥＧ素子を形成することで電極パッドの下層領域の有効利用を図り、チップの縮小化、高集積化が実現できる。また、特許文献１ではスクライブ線の領域にＴＥＧ素子に電気接続されたテスト用電極パッドを配設する技術も提案され、高集積化及び縮小化を図っている。同様に特許文献２でも電極パッドの直下領域にＴＥＧ素子を配設した技術が提案されている。特許文献２では、電極パッドを主、副の複数のパッドに分割形成し、ＴＥＧ素子を副パッドに電気接続している。このように、特許文献１，２では製品チップにＴＥＧ素子を形成することで、製品チップの電気特性を正確かつ高精度にテストすることができる。
【特許文献１】特開２００２−３１３８６４号公報
【特許文献２】特開平９−３２１１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術は電極パッド或いはＴＥＧ素子をウェハのスクライブ線に配設してＴＥＧ素子に電極接続を行っている。そのため、ウェハの状態で各チップの電気特性をテストすることは可能であるが、ウェハをチップに分割した後は電気特性のテストを行うことができない。近年ではチップに配設する電極パッドの数も増大しており、電気特性テスト装置の電気接触針（プローブ）を接触してテストを行うことが困難な状況にあり、またチップをパッケージした後に種々の温度、湿度の環境下においてテストを行う必要性が高められているが、このようなテストを行うことができなくなる。この点、特許文献２の技術ではチップに分割しても電極パッドやＴＥＧ素子がチップに残されているため、パッケージ状態でのテストを行うことは可能である。
【０００４】
その一方で、特許文献２では、電極パッドを主、副のパッドに分割形成しているため、その分主パッドの面積が小さくなり、特に主パッドに対してワイヤボンディングする際に副パッドに短絡してしまうこともある。主パッドを所要のサイズに形成した場合には副パッドを配設するスペースが必要になり、チップの縮小化、高集積化の障害になる。また、特許文献２の技術では、製品としてのチップにＴＥＧ素子とこれに電気接続されている電極パッドがそのまま存在しているため、他人が当該チップの電気特性を測定することは容易であり、チップ内に形成している各種回路素子の特性を簡単に読み取られてしまうことになる。
【０００５】
このような問題に対し、ウェハに形成する複数のチップのうち一部をテスト用としてのチップ（以下、テストチップと称する）として形成し、このテストチップにのみＴＥＧ素子を形成することが考えられる。このようにすれば、製品チップと同時に製造したテストチップのＴＥＧ素子を利用して電気特性をテストすれば製品チップの電気特性を高い信頼性で測定できるので、製品チップにはＴＥＧ素子は不要となり、チップの高集積化及び縮小化が実現できるとともに、テストチップにＴＥＧ素子を自由に配置できる。
【０００６】
しかしながら、同じウェハの一部のチップに対してのみＴＥＧ素子を作り込むためには、当該テストチップと、ＴＥＧ素子を形成しない製品チップとの各露光フィールド設定を別々に行う必要があり、設定に時間がかかり露光ステッパの処理能力が低下し、半導体装置の製造効率が低下する。また、テストチップではＴＥＧ素子を形成するための拡散層パターンやＴＥＧ素子に対して電気接続を行うための配線パターンを製品チップとは異なるパターンに形成する必要があるため、ＴＥＧ素子を製造する条件、例えば拡散工程の条件や配線層を形成する際に用いられるＣＭＰ（化学的機械研磨）工程やコンタクトホール用のエッチング工程の各条件が製品チップとは異なる条件となるため、この条件の違いがテストチップに隣接して製造される製品チップに影響を与え、当該隣接する製品チップの電気特性を損ない、ひいては製品品質を低下させるという懸念がある。
【０００７】
本発明の目的は、製品としてのチップの高集積化、縮小化を図るとともに、製造条件の違いが要因となる製造品質の低下を防止して高品質に製造することが可能な半導体装置とその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、チップとして構成される半導体基板に形成された回路素子と、当該回路素子の上層に形成され、回路素子を外部に電気接続するための電極パッドを備える半導体装置において、電極パッドの下層領域の半導体基板に電極パッドに電気接続されていないテスト素子を備えることを特徴とする。このテスト素子は少なくとも１つの電極パッドが配列された周辺領域に配設される。また、テスト素子は少なくとも一部が電極パッドに覆われた位置に配設される。あるいは１つの電極パッドの直下に配設される。この場合、１つの電極パッドの直下に複数個のテスト素子が配設され、あるいは複数の電極パッドのそれぞれにテスト素子が配設される。また、テスト素子は回路素子と同じ工程で製造される。このテスト素子はトランジスタ素子、抵抗素子、容量素子のいずれかで構成される。例えば、テスト素子の上層に多層配線構造が形成され、多層配線構造の最上層が電極パッドとして構成され、電極パッドよりも下層の配線層においてテスト素子と電極パッドとを接続する配線が存在しない構成とする。テストチップは、前記テスト素子が当該テスト素子の直上の電極パッド、及び／又はこれに隣接または近接する電極パッドに電気接続される。
【０００９】
本発明をウェハに複数のチップとして形成する場合には、１枚の半導体ウェハに複数のチップが配列形成されており、少なくとも一部のチップはテスト素子が電極パッドに電気接続されたテストチップとして構成され、他のチップはテスト素子が電極パッドに電気接続されていない製品チップとして構成される。あるいは、１枚のウェハにおいて全てのチップはテスト素子が電極パッドに電気接続されていない製品チップとして構成される。
【００１０】
また、本発明の製造方法は、半導体基板に形成された回路素子と、回路素子の上層に形成され、当該回路素子を外部に電気接続するための電極パッドを備え、電極パッドの下層領域に少なくとも一部が電極パッドに覆われたテスト素子を備える半導体装置の製造方法であって、電極パッドを回路素子に電気接続する工程と、電極パッドをテスト素子に電気接続する工程とを備えることを特徴とする。
【００１１】
特に、本発明においては、１枚のウェハにそれぞれ半導体装置を構成する複数のチップを形成する半導体装置の製造方法において、全てのチップにテスト素子を形成する工程と、一部のチップにはテスト素子を上層に向けて電気接続するための配線層を形成し、他のチップにはテスト素子を上層に向けて電気接続するための配線を形成しない工程と、全てのチップの上層に電極パッドを形成し、一部のチップでは当該電極パッドに配線層を電気接続することが好ましい。或いは、複数枚のウェハにそれぞれ半導体装置を構成する１つ以上のチップを形成する半導体装置の製造方法において、全てのウェハのチップにそれぞれテスト素子を形成する工程と、一部のウェハでは全てのチップのテスト素子を電極パッドに電気接続する配線工程を備え、他のウェハでは全てのチップのテスト素子に電極パッドを電気接続する配線工程を備えていないことが好ましい。
【発明の効果】
【００１２】
本発明によれば、製品チップにはテストチップと同じテスト素子が形成されるが、当該テスト素子は電極パッドの下層に形成されるので回路素子の集積度を低下させることなくチップの縮小化が実現できる。また、製品チップにテスト素子を形成することで、製品チップとテストチップとを同じ工程で製造でき、製造効率を高めるとともに、チップの製造工程における各種製造条件を製品チップとテストチップとで均一化でき、テストチップを製造することによる製品チップへの影響を緩和し、製品チップの製造品質を高めることができる。また、製品チップに形成したテスト素子は電極パッドに電気接続されていないが、同じ工程で製造したテストチップのテスト素子を利用して電気特性の測定を行うことで製品チップのテストが実現でき、その一方で製品チップのテスト素子には電極パッドを介して通電することができないので、他人が当該テスト素子に対して電気特性を測定することが防止できる。
【実施例１】
【００１３】
次に、本発明の実施例１を図面を参照して説明する。図１は本発明の半導体装置にかかるウェハの概念構成図であり、１枚のウェハＷに多数のチップＣＨを配列形成しており、これらのチップＣＨのうち同図に点描する一部の複数個のチップをテストチップＴＣＨとし、その他の複数個のチップを製品チップＰＣＨとして形成する。詳細については後述するように前記テストチップＴＣＨと製品チップＰＣＨにはそれぞれＴＥＧ素子が形成されているが、テストチップＴＣＨではＴＥＧ素子が電極パッドに電気接続する配線が形成されているのに対し、製品チップＰＣＨではＴＥＧ素子が電極パッドに電気接続する配線が形成されていない。
【００１４】
図２は図１のＡ部の拡大平面図であり、テストチップＴＣＨと製品チップＰＣＨはスクライブラインＳＣＬを挟んで配設されており、このスクライブラインＳＣＬに沿った各チップＴＣＨ，ＰＣＨの周辺領域には電極パッド１０が配列されている。また、各チップＴＣＨ，ＰＣＨの複数個の電極パッド１０のうち、所要の電極パッド１０の直下には後述するＴＥＧ素子２０が形成されている。
【００１５】
図３は図２のＢ−Ｂ線に沿う断面図である。テストチップＴＣＨと製品チップＰＣＨは前記ウェハＷを構成しているシリコン基板１にＰ型、Ｎ型の不純物が導入されて例えばソース・ドレイン等の不純物層２が形成され、かつその上層に図には表れないゲート絶縁膜を介してポリシリコン等のゲート電極３が形成されてＭＯＳトランジスタ４が形成されている。このＭＯＳトランジスタ４は各チップＴＣＨ，ＰＣＨの周辺領域と、この周辺領域に囲まれた回路素子領域にそれぞれ形成されており、周辺領域に形成されたＭＯＳトランジスタが前記ＴＥＧ素子２０として構成され、回路素子領域に形成されたＭＯＳトランジスタが回路素子３０として構成される。
【００１６】
前記周辺領域に形成されたＴＥＧ素子２０としてのＭＯＳトランジスタ４は、この実施例１では、１つのチップに対して１つのＴＥＧ素子２０が形成された場合を図示しており、このＴＥＧ素子２０は複数の電極パッド１０のうち予め設定された１つの電極パッド１０ａの直下に、当該電極パッド１０ａよりも狭い面積で形成されている。
【００１７】
そして、前記テストチップＴＣＨ及び製品チップＰＣＨのいずれにおいても前記ＴＥＧ素子２０及び回路素子３０を構成している各ＭＯＳトランジスタ４の上層には多層配線構造４０が形成されており、前記ＴＥＧ素子２０や回路素子３０を図には表れない他の回路素子や電極パッド１０に電気接続されている。図３では各ＴＥＧ素子２０や回路素子３０が電極パッド１０に電気接続された場合を図示しており、各素子を構成しているＭＯＳトランジスタ４の不純物層２やゲート電極３がコンタクトホール４１、第１配線層４２、第１スルーホール４３、第２配線層４４、第２スルーホール４５を介して電極パッド１０に電気接続されている。
【００１８】
ここで、前記ＴＥＧ素子２０に対する電気接続構造についてみると、テストチップＴＣＨにおいてはＴＥＧ素子２０を構成しているＭＯＳトランジスタ４は不純物層２及びゲート電極３がそれぞれ多層配線構造４０によって電極パッド１０に電気接続されているが、製品チップＰＣＨにおいてはＴＥＧ素子２０を構成しているＭＯＳトランジスタ４には、コンタクトホール４１及び第１配線層４２の接続は行われているが、それ以上の第２配線層４４や第１及び第２のスルーホール４３，４５の接続は行われておらず、そのため当該ＭＯＳトランジスタ４は電極パッド１０には電気接続が行われていない。
【００１９】
以上の構成のウェハＷの製造方法、すなわち前記テストチップＴＣＨと製品チップＰＣＨを一体に有するウェハの製造方法を図４ないし図６を参照して説明する。これらの図はテストチップＴＣＨと製品チップＰＣＨのそれぞれ周辺領域、すなわちＴＥＧ素子２０を形成した領域の断面を示している。図４において、シリコン基板１、すなわちウェハＷの表面にＰ型不純物、Ｎ型不純物を選択的にイオン注入してソース・ドレイン領域としてのＰ型不純物層、Ｎ型不純物層等の不純物層２を形成する。さらにその上に図には表れないゲート絶縁膜を形成し、その上にポリシリコンを成長してパターニングすることでゲート電極３を形成し、ＭＯＳトランジスタ４を形成する。なお、これらＭＯＳトランジスタ４の形成と同時にテストチップＴＣＨと製品チップＰＣＨの回路素子領域にそれぞれ所要の回路を構成するための回路素子３０としてのＭＯＳトランジスタを形成することは言うまでもない。
【００２０】
次いで、前記各ＴＥＧ素子２０の上層に第１層間絶縁膜５１を形成し、この第１層間絶縁膜５１に不純物層２に達するコンタクトホール４１を形成し、さらに第１層間絶縁膜５１上に第１配線層４２を形成し、前記不純物層２に対する電気接続を行う。この第１配線層４２に対する電気接続はテストチップＴＣＨ及び製品チップＰＣＨのいずれのＴＥＧ素子２０についても同じである。
【００２１】
次いで、図５において、全面に第２層間絶縁膜５２を形成し、この第２層間絶縁膜５２に前記ゲート電極３及び第１配線層４２に達する第１スルーホール４３を形成し、さらに第２層間絶縁膜５２上に第２配線層４４を形成し、前記ゲート電極３及び第１配線層４２に対する電極接続を行う。このとき、これら第１スルーホール４３及び第２配線層４４はテストチップＴＣＨのＴＥＧ素子２０上に形成しているが、製品チップＰＣＨのＴＥＧ素子２０上には形成しておらず、したがって製品チップＰＣＨのＴＥＧ素子２０に対して第２配線層４４が電気接続されることはない。
【００２２】
次いで、図６において、第３層間絶縁膜５３を形成し、この第３層間絶縁膜５３に第２配線層４４に達する第２スルーホール４５を形成する。さらにその上に第３配線層としての電極パッド１０を形成し、第２配線層４４に対する電気接続を行う。このとき、第２スルーホール４５は第２配線層４４が存在するテストチップＴＣＨのＴＥＧ素子２０上には形成され、これによりテストチップＴＣＨの電極パッド１０にはＴＥＧ素子２０が電気接続されることになるが、第２配線層４４が存在していない製品チップＰＣＨのＴＥＧ素子２０上には形成されない。したがって、製品チップＰＣＨの電極パッド１０にＴＥＧ素子２０が電気接続されることはない。
【００２３】
しかる後、表面パッシベーション膜５４を形成し、電極パッド１０を露出させるための開口窓を開口することで図１〜３に示したウェハＷの製造が完了する。その後、図示は省略するが、ウェハＷをスクライブ線ＳＣＬに沿って切断して個々のチップに分離し、各チップをそれぞれ特立したパッケージに内装する。また、このパッケージに内装する際には、パッケージの外部導出リードに対して電極パッドをボンディングワイヤ等によって電気接続する。
【００２４】
このような工程で製造された前記ウェハでは、テストチップＴＣＨと製品チップＰＣＨのいずれも電極パッド１０の直下を含む周辺領域の下層にＴＥＧ素子２０が形成されているので、回路素子３０が形成されていない電極パッド１０の直下の領域を有効に利用してＴＥＧ素子２０を配設することができ、ＴＥＧ素子２０を配設したチップにおいても回路素子の高集積化を図り、チップの縮小化が可能になる。
【００２５】
また、ウェハＷをスクライブ線ＳＣＬに沿って切断して個々のチップに分割し、各チップをパッケージした場合には、テストチップＴＣＨはテスト半導体装置として構成され、製品チップＰＣＨは製品としての半導体装置として製造される。したがって、テスト半導体装置は所要の環境下においてパッケージ内のテストチップＴＣＨに対して通電を行うことで所要の特性テストを行うことができる。一方、製品半導体装置はそのまま製品となる。この製品半導体装置では、ＴＥＧ素子２０に電極パッド１０が接続されていないので、電極パッド１０を回路素子３０の外部接続用のパッドとして利用できることは勿論のこと、当該製品半導体装置を分解する等してパッケージから製品チップＰＣＨを取り出した場合でも製品チップＰＣＨの内部に形成されているＴＥＧ素子２０に対して電極パッド１０を通して通電を行うことは困難であり、他人が当該製品チップＰＣＨに形成されているＴＥＧ素子２０、すなわちＭＯＳトランジスタ４の電気特性を測定することは困難である。
【００２６】
一方、前記ウェハＷの製造工程においては、テストチップＴＣＨと製品チップＰＣＨのいずれにも同じＴＥＧ素子２０を形成しているので、両チップを構成している素子、すなわち回路素子３０及びＴＥＧ素子２０を全く同じ工程で製造できる。そのため、１枚のウェハＷに形成する複数のチップに異なる素子を形成する場合に比較すれば、テストチップＴＣＨと製品チップＰＣＨの各露光フィールド設定を同時に行うことができ、露光ステッパの処理能力が向上し、半導体装置の製造効率が向上する。
【００２７】
また、テストチップＴＣＨと製品チップＰＣＨではウェハＷ、すなわちシリコン基板１に対する不純物の拡散工程、ゲート電極形成工程、第１配線層形成工程等が同じであるので、両チップに対する処理工程を均一化することができ、特にＴＥＧ素子２０を形成する周辺領域での均一性が得られる。特に、ＴＥＧ素子２０上に多層配線構造４０を形成する際に表面を平坦化するためのＣＭＰ（化学的機械研磨）工程やコンタクトホール用のエッチング工程の各条件がテストチップＴＣＨと製品チップＰＣＨとで異なる条件となるため、この条件の違いがテストチップＴＣＨに隣接している製品チップＰＣＨに影響を与えるおそれがあるが、本実施例１ではこれが防止できる。
【００２８】
因みに、製品チップＰＣＨの周辺領域にＴＥＧ素子を形成しない場合には、図７に第２配線層４４まで製造した時点の断面構造を、本発明の同じ工程時点の図５に示した構造と比較すると、当該製品チップＰＣＨの周辺領域での多層配線構造４０を構成する層間絶縁膜５２の表面の平坦性が損なわれ、このことが最終的に製造される製品チップＰＣＨの電気特性を損ない、ひいては製品品質を低下させるおそれが生じていた。
【００２９】
また、実施例１の製造方法において、テストチップＴＣＨと製品チップＰＣＨの多層配線構造４０を形成する際には、製品チップＰＣＨではＴＥＧ素子２０と電極パッド１０を電気接続しないように多層配線構造４０の一部の配線を省略するだけでよいので、当該省略する配線を形成する工程以外の配線工程についてはテストチップＴＣＨと製品チップＰＣＨとで同じ工程を用いることができる。したがって、テストチップＴＣＨを形成する際の露光フィールド設定を最小限の作業に抑制でき、製造効率の低下が抑制される。
【００３０】
実施例１では、ＴＥＧ素子２０と多層配線構造４０の下層に位置する第１配線層４２を製品チップＰＣＨに形成しているが、ＴＥＧ素子２０を電極パッド１０に電気接続しなければ良いので、場合によっては第２スルーホール４５のみを形成しないようにし、その下層の第２配線層４４までの配線層を形成するようにしてもよい。この場合には、さらに上層の層間絶縁膜の表面の平坦化を図ることが可能になる。
【実施例２】
【００３１】
図８は本発明の実施例２の概念構成図である。実施例２では、テスト用のウェハ（以下、テストウェハＴＷと称する）と製品チップのみを形成したウェハ（以下、製品ウェハＰＷと称する）とを別のウェハとして製造したものである。すなわち、図８（ａ）に示す１枚のウェハＰＷに形成するチップは全て製品チップＰＣＨであり、図８（ｂ）に示す別の１枚のウェハＴＷに形成するチップは全てテストチップＴＣＨである。詳細な図示は省略するが、テストウェハＴＷに形成する全てのテストチップＴＣＨには実施例１と同様に電極パッドが形成されている周辺領域の下層にＴＥＧ素子が形成されており、ＴＥＧ素子はその上層の多層配線構造によって電極パッドに電気接続が行われている。一方、製品ウェハＰＷにはテストウェハＴＷと同様に全ての製品チップＰＣＨの周辺領域の下層にＴＥＧ素子が形成されているが、ＴＥＧ素子は周辺領域に形成されている電極パッドには電気接続が行われていない。
【００３２】
実際の半導体装置の製造工程では、数十枚以上のウェハを同一ロットで形成しており、これらウェハの製造条件を等しく管理しながら製造することが可能な技術が実現されている。したがって、同一ロットであれば異なるウェハの各チップの電気特性にほぼ等しいものが得られる。この実情に鑑み、実施例２では、数十枚のウェハのうちの１枚のウェハＴＷをテスト用のウェハとしてテストチップのみを形成しているものである。このようにすることで、製品ウェハＰＷは全て製品チップＰＣＨで構成されるので、テストチップが存在することが要因とされる製品チップＰＣＨにおける品質の劣化を確実に防止できる。その一方で、同じ工程で製造したテストウェハＴＷにより製品チップの電気特性の測定が可能となる。
【実施例３】
【００３３】
前記実施例１ではＴＥＧ素子を１つの電極パッドの直下に配設した例を示したが、チップに形成する回路素子の集積度やチップの縮小化にそれぞれ影響を与えることがない電極パッドを形成する周辺領域の下層であれば、１つの電極パッドの直下に複数のＴＥＧ素子を配設してもよい。図９はその一例としての実施例３の概略平面図を示しており、複数の電極パッド１０の一部に大きなサイズの電極パッド１０ｂが存在する場合には、この電極パッド１０ｂの直下に３つのＴＥＧ素子２０ａ，２０ｂ，２０ｃを配設している。そして、各ＴＥＧ素子２０ａ，２０ｂ，２０ｃに対して、当該大きなサイズの電極パッド１０ｂ及びこれに隣接あるいは近接する電極パッド１０に対してそれぞれ共通して、あるいは独立して電気接続を行っている。このようにすることで、ＴＥＧ素子を配設する際の設計の自由度を高めることができ、半導体装置の設計が容易なものになる。
【実施例４】
【００３４】
また、図１０に実施例４の概略平面図を示すように、複数の電極パッド１０のそれぞれに１つずつＴＥＧ素子２０ａ〜２０ｄを配設してもよい。この場合、各ＴＥＧ素子２０ａ〜２０ｄは、例えばソース・ドレイン領域２のサイズやゲート電極２のゲート幅やゲート長を相違させることでそれぞれの特性を相違させるようにしてもよい。その上で、必要なＴＥＧ素子を選択し、この選択したＴＥＧ素子２０ｂに対して直上の電極パッド１０及びこれに隣接あるいは近接する電極パッド１０に対して電気接続を行っている。このようにすることで、テストチップＴＣＨで測定しようとするＴＥＧ素子、すなわち回路素子を任意に設定し、多様な特性の測定が実現できる。
【００３５】
前記実施例１〜４ではＴＥＧ素子としてＭＯＳトランジスタを形成した例について説明したが、チップの回路素子の電気特性を測定することができる素子であれば、バイポーラトランジスタやその他の能動素子、あるいは抵抗素子や容量素子等の受動素子をＴＥＧ素子として構成することも可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例１のウェハの概略平面図である。
【図２】図１のＡ部の拡大平面図である。
【図３】図２のＢ−Ｂ線に沿う断面図である。
【図４】実施例１の製造工程の断面図のその１である。
【図５】実施例１の製造工程の断面図のその２である。
【図６】実施例１の製造工程の断面図のその３である。
【図７】実施例１の製造方法と比較する従来技術における断面図である。
【図８】実施例２のウェハの概略平面図である。
【図９】実施例３の要部の概略平面図である。
【図１０】実施例４の要部の概略平面図である。
【符号の説明】
【００３７】
１  シリコン基板
２  不純物層
３  ゲート電極
４  ＭＯＳトランジスタ
１０，１０ａ，１０ｂ  電極パッド
２０，２０ａ〜２０ｄ  ＴＥＧ素子
３０  回路素子
４０  多層配線構造
Ｗ  ウェハ
ＰＣＨ  製品チップ
ＴＣＨ  テストチップ
ＰＷ  製品ウェハ
ＴＷ  テストウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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