(57)【要約】      （修正有）【課題】電源電圧が低い領域でも速く昇圧でき、動作速度が遅くならない不揮発性メモリ回路を提供すること。【解決手段】電源電圧を昇圧した電圧を利用してメモリアレイにデータを書き込む不揮発性メモリ回路において、前記不揮発性メモリ内に電源電圧をモニターする電源電圧検出回路と、発信周波数を可変にできる発信器と、前記発信器から出力されるクロック信号を利用して電源電圧を昇圧する昇圧回路を設け、電源電圧が低下したことを検出した時には、前記昇圧回路の発信器のクロック信号の周波数を大きくする構成とした。【選択図】 図１
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【特許請求の範囲】
【請求項１】
電源電圧を昇圧した電圧を利用してメモリアレイにデータを書き込む不揮発性メモリ回路において、前記不揮発性メモリ回路内に、電源電圧をモニターする電圧検出回路と、発振周波数を可変できる発振回路と、前記発振回路から出力されるクロック信号を利用して電源電圧を昇圧する昇圧回路とが設けられていることを特徴とする不揮発性メモリ回路。
【請求項２】
前記発振回路は、前記電源電圧が所定の値より小さくなったことを前記電圧検出回路が検出した検出信号によって発振周波数を高くすることを特徴とする請求項１記載の不揮発性メモリ回路。
【請求項３】
前記発振回路は、インバータとトランスミッションゲートで構成されたリングオシレータであり、前記検出信号によって前記トランスミッションゲートのインピーダンスを制御して前記発信周波数を高くする請求項２に記載の不揮発性メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧などから昇圧した高電圧を必要とする不揮発性メモリ回路に関するものであり、特に不揮発性メモリ回路の電圧昇圧回路に関する。
【背景技術】
【０００２】
従来の不揮発性メモリ回路は、図２に示すような回路が知られている。図２は電圧昇圧回路２０７と、発振回路２０８と、不揮発性メモリアレイ２０１と、ビット線制御回路２０２と、カラムデコーダ２０３と、アドレスバッファ２０４と、ロウデコーダ２０５と、データバッファ２０６とで構成されている。
【０００３】
不揮発性メモリ回路は、発振回路２０８から出力されるクロック信号によって電圧昇圧回路２０７が高電圧を発生し、高電圧を利用して不揮発性メモリアレイ２０１にデータを書き込むことができる。（例えば、特許文献１）
また、電圧昇圧回路２０７は図３に示すような回路が知られている。即ちダイオード接続された複数のＭＯＳトランジスタと複数の容量素子とから構成されており、発振回路から容量素子の1端にクロック信号を印加することで昇圧を行う、いわゆるチャージポンプ式の昇圧回路である。ここで、電圧昇圧回路２０７の各段の容量素子の容量値を初段から最終段にかけ、順次小さくしていく構成とすると、クロック信号φおよびクロック信号φを反転したクロック信号φ＊の供給回数に対する昇圧電圧の上昇量が増大し、低い電源電圧でもクロック信号の周波数を増加させずに、短時間に必要な昇圧電圧に達する昇圧速度のある電圧昇圧回路が得られる。
【特許文献１】特許第３１８４０６５号「半導体集積回路装置及び電子機器」
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば電池を利用する携帯機器に搭載される不揮発性メモリ回路では、電池容量低下などによる低電源電圧下でも高速動作が要求されるが、従来の不揮発性メモリ回路内に搭載されるチャージポンプ式の電圧昇圧回路では、低電圧からの昇圧速度が不十分であり不揮発性メモリ回路の動作速度が遅くなるという課題を有していた。
【０００５】
そこで本発明は従来のこのような課題を解決し、電源電圧が低い時でも、動作速度が遅くならない不揮発性メモリ回路を提供することを目的とした。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、下記の不揮発性メモリ回路とした。
【０００７】
不揮発性メモリ回路内には少なくとも、電源電圧をモニターする電圧検出回路と、発振周波数を可変調整できる発振回路と、発振回路から出力されるクロック信号を利用して電源電圧を昇圧できる昇圧回路を設けた。
【０００８】
また電圧検出回路は、電源電圧が所定の値より小さくなったことを検出するとともに、検出した検出信号によって発振回路が発振周波数を高くするようにした。
【０００９】
さらに発振回路は、インバータとインバータに接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるトランスミッションゲートが複数連結されたリングオシレータとした。
【発明の効果】
【００１０】
本発明の不揮発性メモリ回路は、上記の構成としたことで従来の課題を解決するものであり、電源電圧が低い時でも速く昇圧でき、動作速度が遅くならない不揮発性メモリ回路を提供できた。
【発明を実施するための最良の形態】
【００１１】
【実施例】
【００１２】
図１は、本発明の不揮発性メモリ回路の実施例を示す回路ブロック図である。本発明の不揮発性メモリ回路は、電圧昇圧回路１０７と、発振回路１０８と、不揮発性メモリアレイ２０１と、ビット線制御回路２０２と、カラムデコーダ２０３と、アドレスバッファ２０４と、ロウデコーダ２０５と、データバッファ２０６とで構成されており、さらに発振回路を制御する電圧検出回路１０９を設けたことを特徴としている。
【００１３】
メモリ手段としての不揮発性メモリセルアレイ２０１に対して、データの書込み、読み出しを行うためのビット線制御回路２０２が設けられている。このビット線制御回路２０２はデータバッファ２０６につながり、アドレスバッファ２０４からのアドレス信号を受けるカラムデコーダ２０３の出力を入力して受けるようになっている。また、不揮発性メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられている。電圧昇圧回路１０７は、発振回路１０８からの駆動信号を受けて発生させた昇圧電圧を、不揮発性メモリセルアレイ２０１の書込み及び消去時に、ビット線制御回路２０２とロウデコーダ２０５に供給する。
【００１４】
電圧検出回路１０９は電源電圧が所定の電圧以下になると、発振回路１０８に対して検出信号を発信する。発振回路１０８は電圧検出回路１０９から検出信号を受信した場合には、発振周波数が速くなる構成となっている。発振周波数が速くなると、電圧昇圧回路１０７の単位時間あたりの昇圧回数が多くなるため、電圧昇圧回路１０７の昇圧スピードを速くすることができる。昇圧スピードが速くなると、書き込み命令を受け取ってから、昇圧を始めて、不揮発性メモリアレイ２０１にデータを書き込むまでの一連の時間を短くすることができる。
【００１５】
ここで、昇圧回路１０７は、例えば従来の昇圧回路２０７と同様のチャージポンプ方式の構成を取ることが可能である。もちろん、従来の昇圧回路２０７と異なり、各段の容量素子の容量値を同一にしても良い。ただし、一般的に、上記チャージポンプ方式の昇圧回路は、発振周波数が一定であると、電源電圧が低くなるほど昇圧スピードが遅くなってしまう。
【００１６】
本実施例では、このような電源電圧が低い領域において、発振周波数を上げることで昇圧スピードが遅くなることを防止することができる。したがって、本実施例では、電源電圧が低い場合には、従来よりも動作速度が速く、かつ、電源電圧が高い場合と遜色の無い動作速度の不揮発性メモリ回路を提供することができる。
【００１７】
一方、電源電圧が高い場合は、電圧検出回路１０９から検出信号が発信されないため、発振回路１０８の発振周波数は速くならず、電圧昇圧回路１０７の昇圧スピードも従来どおりである。昇圧スピードが速くなり過ぎないため、不揮発性メモリアレイ２０１にかかるストレスが大きくなり過ぎず、長寿命の不揮発性メモリ回路を提供することができる。
【００１８】
図４は、本発明の不揮発性メモリ回路に使用される発振回路の実施例を示す回路図である。リングオシレータ４０１と、ＰＭＯＳバイアス回路４０２と、ＮＭＯＳバイアス回路４０３と、電圧検出信号入力端子４０６とで構成されている。リングオシレータ４０１は、インバータとインバータに接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるトランスミッションゲートが複数連結された構成となっている。
【００１９】
ＰＭＯＳバイアス回路４０２は、２つの定電流回路４３１、４３２と飽和接続のＰＭＯＳトランジスタ４３３及びスイッチングＮＭＯＳトランジスタ４３４で形成されており、電源電圧から所定値だけ低いＰＭＯＳバイアス電圧４０４を発生する。ＮＭＯＳバイアス回路４０３は、二つの定電流回路４４１、４４２と飽和接続のＮＭＯＳトランジスタ４４３及びスイッチングＰＭＯＳトランジスタ４４４で形成されており、グランド電圧から所定値だけ高いＮＭＯＳバイアス電圧４０５を発生する。
【００２０】
ＰＭＯＳバイアス電圧４０４とＮＭＯＳバイアス電圧４０５は、リングオシレータ４０１のトランスミッションゲートを構成するＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートにそれぞれ入力されており、トランスミッションゲートのインピーダンスを一定に保っている。リングオシレータ４０１は、上記インピーダンスに応じて一定の発振周波数を出力している。
【００２１】
電源電圧が高い場合は、電圧検出回路１０９から電圧検出信号入力部４０６にＬｏレベルの信号が入力されるため、ＰＭＯＳバイアス回路４０２のスイッチングＮＭＯＳトランジスタ４３４がオフして、定電流回路４３１のみが有効となる。また、ＮＭＯＳバイアス回路４０３のスイッチングＰＭＯＳトランジスタ４４４もオフして、定電流回路４４１のみが有効となる。
【００２２】
電源電圧が低くなると、電圧検出回路１０９から電圧検出信号入力部４０６にＨｉレベルの信号が入力されるため、ＰＭＯＳバイアス回路４０２のスイッチングＮＭＯＳトランジスタ４３４がオンして、定電流回路４３２が有効となる。また、ＮＭＯＳバイアス回路４０３のスイッチングＰＭＯＳトランジスタ４４４がオンして、定電流回路４４２が有効となる。すなわち、ＰＭＯＳバイアス回路４０２とＮＭＯＳバイアス回路４０３内の定電流が増加する。
【００２３】
これによって、ＰＭＯＳバイアス電圧４０４が減少するとともに、ＮＭＯＳバイアス電圧４０５が増加する。従って、リングオシレータ４０１のトランスミッションゲートのインピーダンスは下がり、インピーダンスの減少に応じてリングオシレータ４０１の発振周波数が増加する。このように、本発明の不揮発性メモリ回路に使用される発振回路は電源電圧が低い場合には、発振周波数を増加させることができる。
【００２４】
以上説明したように本発明の不揮発性メモリ回路は、上記の構成としたことで電源電圧が低い時でも速く昇圧でき、動作速度が遅くならない不揮発性メモリ回路を提供するものである。
【００２５】
本発明の不揮発性メモリ回路の発振回路は、電源電圧が低い場合に発振周波数を増加する構成であれば、実施例に限定されることなく、如何なる回路構成を取ることも可能である。また、電源電圧検出および発振周波数の切り換えを増やすことによって、電源電圧に応じて複数の発振周波数切り換えポイントを設定することが可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明の不揮発性メモリ回路の実施例を示す回路ブロック図である。
【図２】従来の不揮発性メモリ回路の回路ブロック図である。
【図３】従来の不揮発性メモリ回路に使用される電圧昇圧回路の回路図である。
【図４】本発明の不揮発性メモリ回路に使用される発振回路の一例を示す回路図である。
【符号の説明】
【００２７】
１０７、２０７  電圧昇圧回路
１０８、２０８  発振回路
１０９  電圧検出回路
２０１  不揮発性メモリアレイ
２０２  ビット線制御回路
２０３  カラムデコーダ
２０４  アドレスバッファ
２０５  ロウデコーダ
２０６  データバッファ
４０１  リングオシレータ
４０２  ＰＭＯＳバイアス回路
４０３  ＮＭＯＳバイアス回路
４０４  ＰＭＯＳバイアス電圧
４０５  ＮＭＯＳバイアス電圧
【図１】
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【図２】
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【図３】
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【図４】
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