(57)【要約】【課題】差動入力電圧に応答して基準レベルに関して高度に対称的な正および負パルスを有するパルス信号を発生し、そのレベルは正および負パルスのレベルを決定する、改良型パルス信号発生器を得る。【解決手段】パルス信号発生器は信号出力、差動入力および差動出力を有するパルス増幅器を含み、入力電圧は差動入力に加えられ、さらに、共通モード帰還回路、バッファ増幅器を含む。バッファ増幅器は第１、第２の入力と第１、第２の出力を有し、第１、第２の入力の各々がパルス増幅器の１つの異なる差動出力に接続される。一対の整合抵抗がバッファ増幅器の第１、第２の出力間に直列接続されていて基準レベルを与える。スイッチが信号出力をバッファ増幅器の第１、第２の出力の一方または基準レベルに選択的に接続する。【選択図】図４
2006050638.tif 000002
【特許請求の範囲】
【請求項１】
基準レベルに関して対称的な正および負パルスを有するパルス信号を発生する回路であって、正および負パルスのレベルは差動入力電圧のレベルに応答して決定され、前記回路は、
信号出力と、
入力電圧が加えられる２つの差動入力、制御入力、および２つの差動出力を有するパルス増幅器と、
基準源に接続された第１の入力、第２の入力、および前記パルス増幅器の前記制御入力に接続された出力を有する共通モード帰還回路と、
第１および第２の入力と第１および第２の出力を有するバッファ増幅器であって、前記第１および第２の入力の各々が前記パルス増幅器の前記差動出力の異なる一方に機能的に接続される前記バッファ増幅器と、
前記バッファ増幅器の前記第１および第２の出力間に直列接続された一対の整合抵抗であって、その相互接続ノードは前記共通モード帰還回路の前記第２の入力に接続される前記一対の整合抵抗と、
前記バッファ増幅器の前記第１および第２の出力の一方または前記相互接続ノードを信号出力に選択的に接続するスイッチと、
を含む前記回路。
【請求項２】
請求項１に記載の回路であって、前記一対の整合抵抗の前記相互接続ノードはパルス信号基準レベルを供給する基準出力であり、前記バッファ増幅器の前記第１の出力は正パルスのレベルを供給し前記バッファ増幅器の前記第２の出力は負パルスのレベルを供給する前記回路。
【請求項３】
請求項２に記載の回路であって、前記共通モード帰還回路は前記第１の入力が設定基準源に接続され第２の入力が前記基準出力に接続された差動入力段を有する回路。
【請求項４】
請求項１から３のいずれかの項に記載の回路であって、前記バッファ増幅器はＡＢ級増幅器である前記回路。
【請求項５】
請求項４に記載の回路であって、ＣＭＯＳ集積回路技術でインプリメントされ前記バッファ増幅器の前記第１および第２の出力の各々と前記パルス増幅器の対応する差動出力間に接続されたレベルシフタを含む回路。
【請求項６】
請求項３から５のいずれかの項に記載のパルス信号発生器であって、ＣＭＯＳ集積回路技術でインプリメントされ、
前記共通モード帰還回路の差動入力段は相互接続されたゲートおよびソースを有し一緒に第１の差動入力トランジスタ・デバイスを形成するスプリット・トランジスタ対、および第２の差動入力トランジスタ・デバイスを含み、
前記パルス増幅器は相互接続されたゲートを有する負荷トランジスタ対を含み、
前記スプリット・トランジスタ対の前記第１のトランジスタは前記負荷トランジスタ対の第１のトランジスタのドレインに接続されたドレインを有し、前記スプリット・トランジスタ対の前記第２のトランジスタは前記負荷トランジスタ対の第２のトランジスタのドレインに接続されたドレインを有する、前記パルス信号発生器。
【請求項７】
請求項５または６に記載のパルス信号発生器であって、周波数補償キャパシタが前記バッファ増幅器の前記第１および第２の出力の各々および対応するレベルシフタ入力間に接続されている前記パルス信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準レベルに関して対称的な正および負パルスを有するパルス信号を発生するパルス信号発生器に関するものであり、正および負パルスのレベルは差動入力電圧のレベルに応答して決定される。
【背景技術】
【０００２】
ある応用は適切な動作を検証するのに高度に対称的なテストパルスを必要とする。基準レベルに関して対称的な正および負パルスを有するパルス信号を発生するパルス信号発生器は、基準レベルに関して同じレベルで反対符号の電圧を供給する対称的な二重電源を必要とする。さらに、両方の電圧のレベルはプログラムされた制御電圧であるかあるいはある温度挙動を有する入力電圧により制御可能でなければならない。そのため、差動入力電圧が基準レベルに関して対称的な一対の電圧に変換される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
対称的な電圧レベルを供給する従来の回路は差動入力および差動出力を有し、さらに共通モード帰還ループを有するパルス増幅器を使用して対称的電圧レベルの各々を基準レベルに関して調節する、あるいは基準レベルを対称的電圧レベルの各々に関して調節する。しかしながら、共通モード帰還回路の有限利得により、常に理想的対称性から若干の偏差がある。より精巧な帰還回路はこの問題を軽減できるが、それらは大きなシリコンエリア（通常の集積回路インプリメンテーション、たとえば、ＣＭＯＳインプリメンテーション）を必要とし、かつそれらは安定性、出力揺動、等の点で問題がある。
【課題を解決するための手段】
【０００４】
本発明は、そのレベルが正および負パルスのレベルを決定する差動入力電圧に応答して、基準レベルに関して高度に対称的な正および負パルスを有するパルス信号を発生する改良型パルス信号発生器を提供する。
【０００５】
前記したパルス信号発生器は信号出力、差動入力および差動出力を有し、入力電圧は差動入力に加えられるパルス増幅器、および共通モード帰還回路を含んでいる。バッファ増幅器も含まれる。バッファ増幅器は第１および第２の入力と第１および第２の出力を有し、第１および第２の入力の各々がパルス増幅器の差動出力の異なる一方に機能的に接続され、一対の整合抵抗がバッファ増幅器の第１および第２の出力間に直列接続されている。スイッチが信号出力をバッファ増幅器の第１および第２の出力の一方または一対の整合抵抗の相互接続ノードのいづれかに選択的に接続する。
【０００６】
本発明の一側面において、正負出力レベル間の対称性（共通基準レベルに関する）は２つの抵抗の整合だけで決まる。抵抗は直列接続され両方の抵抗を同じ電流が流れなければならないため、共通モード帰還ループの利得のいかなる制限も抵抗両端間の電圧降下の対称性に影響を及ぼすことがない。したがって、バッファ段の２つの抵抗の整合だけで対称性が保証され、対称性は他の影響を受けない。前記したパルス発生器は堅牢でありＣＭＯＳ集積回路内に容易に実現することができる。それは発生されるパルスレベルの広範な範囲、たとえば、１００ｍＶよりも下から数Ｖまで、にわたって動作する。
【０００７】
本発明の好ましい実施例では、２つの整合抵抗の相互接続ノードは基準電圧レベルに対するセンタタップとしてだけでなく、共通モード帰還ループへの入力としても使用される。特に、整合抵抗の相互接続ノードは基準レベルを供給する基準出力である。バッファ増幅器の第１の出力は正パルスのレベルを供給し、バッファ増幅器の第２の出力は負パルスのレベルを供給する。好ましくは、共通モード帰還回路は異なる入力段を有し、第１の入力は設定基準源に接続され第２の入力は基準出力に接続されている。
【０００８】
好ましいＣＭＯＳ集積回路インプリメンテーションにおいて、共通モード帰還回路の差動入力段は相互接続されたゲートおよびソースを有するスプリット・トランジスタ対を含み、第１の差動入力トランジスタ・デバイスおよび第２の差動入力トランジスタ・デバイスを一緒に形成する。スプリット・トランジスタ対の第１のトランジスタはパルス増幅器の第１の差動出力に接続されたドレインを有し、スプリット・トランジスタ対の第２のトランジスタはパルス増幅器の第２の差動出力に接続されたドレインを有する。これにより帰還ループ内の第３の極が回避され安定性に関する問題が起こる。
【０００９】
本発明のもう１つの側面に従って、バッファ増幅器はＡＢ級増幅器である。パルス信号発生器がＣＭＯＳ集積回路技術で実現される時は、バッファ増幅器の第１および第２入力の各々とパルス増幅器の対応する差動出力間にレベルシフタが挿入される。パルス信号発生器はバッファ増幅器を含んではいるが、基準レベル出力における負荷電流が幾分影響を及ぼすことがあり、応用によっては追加バッファを必要とすることがある。
【実施例】
【００１０】
本発明の他の利点および特徴は添付図に関して下記の説明を読めば明らかとなる。図１において、例示されているパルス信号１２は対称的な正電圧レベル及び負電圧レベルから成っている。正パルスは相対的電圧レベルＶＰを有し、負パルスは相対的電圧レベルＶＮを有する。正および負パルスは中間信号状態により分離されて図示されており、出力信号は、アナログ接地電圧レベルが設定基準源ＡＧＮＤのときの値である。ＶＰおよびＶＮの絶対値が何らかの理由で同一でないときに、|VP-VN|/((VP+VN)/2)により非対称性が計算されることが明らかである。
【００１１】
図２において、電圧制御ブロック１４は正の出力レベルＶＰを供給する第１の出力ＯＵＴＰ、負の出力レベルＶＮを供給する第２の出力ＯＵＴＮ、および設定基準源ＡＧＮＤのアナログ接地電圧レベルを供給する第３の出力ＯＵＴＭを有するパルス増幅器１６の差動入力へ入力電圧ＶＩＮを供給する。スイッチ制御回路２４の制御により、スイッチ１８はバッファ増幅器２２の入力２０を出力ＯＵＴＰ，ＯＵＴＮおよびＯＵＴＭの一つに選択的に接続する。バッファ増幅器２２の信号出力２６においてパルス信号１２が出力される。図示するように、パルス信号１２は、それぞれ、相対的電圧レベルＶＰおよびＶＮを有する対称的な正および負パルスとアナログ接地電圧レベルＡＧＮＤを有する。
【００１２】
従来のパルス信号発生器は、図３に例示するように、２つの電圧入力端子および帰還構成とされた差動入力３０，３２および差動出力３４，３６を有するパルス増幅器２８を含んでいる。２つのキャパシタＣ２，Ｃ２’により帰還網が形成される。一方のキャパシタＣ２はパルス増幅器２８の差動出力３４および差動入力３０間に接続され、他方のキャパシタＣ２’は差動出力３６および差動入力３２間に接続されている。２つのキャパシタＣ１，Ｃ１’が各々パルス増幅器２８の一方の差動入力３０，３２と各電圧入力端子間に接続されている。差動電圧ＶＩＮが２つの電圧入力端子間に加えられる。当業者に自明のように、キャパシタＣ１およびＣ２は等式ＶＰ，ＶＮ＝ＡＧＮＤ±Ｃ１／Ｃ２＊ＶＩＮ／２に従ってパルス増幅器２８の差動出力３４，３６における出力電圧ＶＰ，ＶＮを規定する。
【００１３】
従来のパルス信号発生器は、さらに、パルス増幅器２８の２つの差動出力３４，３６にそれぞれ接続された２つの入力３８，４０、および設定基準源ＡＧＮＤに接続された入力４２を有する共通モード帰還回路ＣＭＦＢを含んでいる。共通モード帰還回路ＣＭＦＢはパルス増幅器２８の制御入力に接続された出力４４を有する。そのため、出力電圧ＶＰ，ＶＮは帰還電圧として使用され、設定基準源ＡＧＮＤは共通モード帰還回路ＣＭＦＢへのもう１つの入力である。
【００１４】
パルス信号発生器は３つの出力ＯＵＴＰ，ＯＵＴＭおよびＯＵＴＮを有し、さらに、スイッチ１８および入力２０および出力２６を有するバッファ増幅器２２を含んでいる。出力電圧ＶＰは出力ＯＵＴＰに加えられ、出力電圧ＶＮは出力ＯＵＴＮに加えられ、設定基準源ＡＧＮＤのアナログ接地電圧は出力ＯＵＴＭに加えられる。図２に関して前記したように、スイッチ１８はバッファ増幅器２２の入力２０を出力ＯＵＴＰ，ＯＵＴＮおよびＯＵＴＭの１つに選択的に接続する。バッファ増幅器２２は信号出力２６においてパルス信号１２を出力する。
【００１５】
図３の従来のパルス信号発生器では、２つのパルス電圧レベルＶＰおよびＶＮ間の対称性は主としてキャパシタＣ１およびＣ２の整合と設定基準源ＡＧＮＤのアナログ接地電圧に関して電圧レベルＶＰおよびＶＮを制御する時の共通モード帰還回路ＣＭＦＢによって決まる。共通モード帰還回路ＣＭＦＢの有限利得により、アナログ接地電圧と計算された基準電圧レベル（ＶＰ＋ＶＮ）/２との間には常に若干の偏差があり、パルス非対称性を増加させる。図３の従来の方法では、キャパシタＣ１，Ｃ１’およびＣ２，Ｃ２’の替わりに帰還抵抗を使用することもできる。
【００１６】
本発明の一般的な実施例に従った対称パルス信号発生器が図４に示されている。例示された発生器は２つの差動入力ＩＮＮおよびＩＮＰと２つの差動出力４８，５０を有するパルス増幅器４６を含んでいる。それは、さらに、２つの制御電圧入力端子５２，５４，２つのキャパシタＣ１，Ｃ１’，２つのキャパシタＣ２，Ｃ２’を有する帰還網およびバッファ増幅器を含んでいる。図４のバッファ増幅器はＰＭＯＳ電界効果型トランジスタＭＯＵＴＰ，２つの整合抵抗Ｒ１，Ｒ２，およびＮＭＯＳ電界効果型トランジスタＭＯＵＴＮを有し、全てが電圧供給端子ＶＤＤと接地間に直列接続されている。整合抵抗Ｒ１，Ｒ２の対はトランジスタＭＯＵＴＰおよびＭＯＵＴＮのドレイン間に直列接続されている。トランジスタＭＯＵＴＰのソースは電圧供給端子ＶＤＤに接続され、トランジスタＭＯＵＴＮのソースは接地されている。トランジスタＭＯＵＴＰのゲートはバッファ増幅器の第１の入力５６を形成し、トランジスタＭＯＵＴＮのゲートは第２の入力５８を形成する。トランジスタＭＯＵＴＰのドレインはバッファ増幅器の第１の出力ＯＵＴＰに接続され、トランジスタＭＯＵＴＮのドレインはバッファ増幅器の第２の出力ＯＵＴＮに接続されている。このため、抵抗Ｒ１およびＲ２は第１の出力ＯＵＴＰおよび第２の出力ＯＵＴＮ間に直列接続される。２つの抵抗Ｒ１およびＲ２間の相互接続ノードｎ１は基準出力ＯＵＴＭに接続される。
【００１７】
制御電圧入力端子５２が第１のキャパシタＣ１’を介して差動入力ＩＮＮに接続され、制御電圧入力端子５４が第２のキャパシタＣ１を介して差動入力ＩＮＰに接続されている。パルス増幅器４６の差動出力４８，５０の各々がバッファ増幅器の第１および第２入力の異なる一方に機能的に接続されている。それらは直接接続されないため、図４において接続は破線として示されている。特に、差動出力４８は入力５６に差動出力５０は入力５８に機能的に接続されている。第１のキャパシタＣ２はトランジスタＭＯＵＴＰのドレインおよびパルス増幅器４６の差動入力ＩＮＰ間に接続され、第２のキャパシタＣ２’はトランジスタＭＯＵＴＮのドレインおよびパルス増幅器４６の差動入力ＩＮＮ間に接続されている。図３と同様に、キャパシタＣ２およびＣ２’は帰還網を形成する。例示された本発明の回路は、さらに、設定基準源ＡＧＮＤに接続された入力４２を有する共通モード帰還回路ＣＭＦＢを含んでいる。共通モード帰還回路ＣＭＦＢの出力４４はパルス増幅器４６の制御入力に接続され、入力６０は相互接続ノードｎ１に接続され、したがって、基準出力ＯＵＴＭに接続される。スイッチ１８が信号出力２６をバッファ増幅器の第１および第２の出力ＯＵＴＮ，ＯＵＴＰまたは基準出力ＯＵＴＭに選択的に接続する。
【００１８】
動作において、電圧ＶＩＮが２つの電圧入力端子５２および５４間に加えられる。従来の方法と同様に、入力電圧ＶＩＮはキャパシタＣ１，Ｃ１’およびＣ２，Ｃ２’により実現される外部帰還および容量性ディバイダと共にパルスの大きさを規定する。入力電圧ＶＩＮが増加すると、トランジスタＭＯＵＴＰおよびＭＯＵＴＮのゲート電位（したがって、トランジスタＭＯＵＴＰおよびＭＯＵＴＮのゲート-ソース間電圧）が変化してトランジスタをますますターンオンする。そのため、抵抗Ｒ１，Ｒ２を流れる電流が増加してパルスの大きさはより大きくなる。出力ＯＵＴＰは正パルスに対する正の電圧レベルＶＰを供給し、出力ＯＵＴＮは負パルスに対する負の電圧レベルＶＮを供給する。基準出力ＯＵＴＭはパルス信号に対する基準電圧レベルＶＭを供給する。この構成では、基準電圧レベルＶＭは２つの抵抗Ｒ１，Ｒ２の整合だけで決まる。抵抗間に良好な整合を提供するのは比較的容易であるため、たとえ帰還コンポーネントの正規の整合でありかつ単純な共通モード帰還回路であっても、これにより電圧レベルＶＰおよびＶＮの基準電圧レベルＶＭに関する対称性は非常に精密なものとなる。例示された本発明の回路実施例内の共通モード帰還回路ＣＭＦＢに対して使用された帰還電圧は出力ＯＵＴＭにおける基準電圧レベルＶＭであり、それは抵抗Ｒ１およびＲ２と電圧ＶＰおよびＶＮにより規定される。信号出力２６における図示するパルス信号１２出力は基準電圧レベルＶＭに関して対称的な正および負パルスからなっている。
【００１９】
図５は対称二重電圧源回路のインプリメンテーション例の詳細を示し、それは図４に示す本発明のパルス信号発生器の一部を形成することができる。図４の、スイッチ１８だけでなく、キャパシタＣ１，Ｃ１’およびＣ２，Ｃ２’を共通モード帰還回路、パルス増幅器の第１利得段、レベルシフタおよび出力バッファを含む対称二重電圧源回路の外部とすることができる。
【００２０】
共通モード帰還回路ＣＭＦＢは３つのＰＭＯＳトランジスタＭＰ１，ＭＰ１’，ＭＰ２および電流源Ｉ１により形成される。トランジスタＭＰ１，ＭＰ１’，ＭＰ２は差動入力段を形成するように搭載され、スプリット・トランジスタＭＰ１およびＭＰ１’は同じサイズであり、相互接続されたゲートおよびソースを有しかつ一緒に第１の差動入力トランジスタ・デバイスを構成する。第２の差動入力トランジスタ・デバイスはトランジスタＭＰ１またはＭＰ１’の２倍のサイズであるトランジスタＭＰ２である。トランジスタＭＰ２のソースはトランジスタＭＰ１およびＭＰ１’のソースおよび電流源Ｉ１に接続されている。トランジスタＭＰ１およびＭＰ１’の相互接続されたゲートは設定基準源ＡＧＮＤに接続され、トランジスタＭＰ２のゲートは相互接続ノードｎ１を介して基準出力ＯＵＴＭに接続されている。そのため、共通モード帰還回路ＣＭＦＢは第１の入力が設定基準源ＡＧＮＤに接続され第２の入力が基準出力ＯＵＴＭに接続された差動入力段を有する。電流源Ｉ１は電圧供給端子ＶＤＤに接続されている。トランジスタＭＰ２のドレインは電圧供給端子ＶＳＳに接続されている。
【００２１】
対称二重電圧源回路は、さらに、第１の利得段に接続される２つの入力ＩＮＮおよびＩＮＰも提供する。第１の利得段は２つのＰＭＯＳトランジスタＭＰ３，ＭＰ４，２つのＮＭＯＳトランジスタＭＮ１，ＭＮ２および電流源Ｉ２を含んでいる。入力ＩＮＮはトランジスタＭＰ３のゲートに接続され、入力ＩＮＰはトランジスタＭＰ４のゲートに接続されている。トランジスタＭＰ３およびＭＰ４はソースが相互接続されかつ電流源Ｉ２に接続されている。それらは第１利得段の差動トランジスタ対を形成する。トランジスタＭＰ３のドレインはトランジスタＭＮ１のドレインに接続され、トランジスタＭＰ４のドレインはトランジスタＭＮ２のドレインに接続されている。トランジスタＭＮ１およびＭＮ２は差動トランジスタ対ＭＰ３およびＭＰ４の負荷を形成し、それらのゲートは電圧源ＢＩＡＳによりバイアスされている。トランジスタＭＮ１およびＭＮ２の各ソースが電圧供給端子ＶＳＳに接続されている。共通モード帰還回路ＣＭＦＢのスプリット・トランジスタ対ＭＰ１，ＭＰ１’のトランジスタＭＰ１はそのドレインがトランジスタＭＮ１のドレインに接続され、スプリット・トランジスタ対ＭＰ１，ＭＰ１’のトランジスタＭＰ１’はそのドレインがトランジスタＭＮ２のドレインに接続されている。第１の利得段は２つの差動出力を提供する。第１の差動出力はトランジスタＭＰ４のドレインにより形成され第２の差動出力はトランジスタＭＰ３のドレインにより形成される。そのため、パルス増幅器の第１の利得段は共通モード帰還回路ＣＭＦＢに接続されている。
【００２２】
第１利得段の出力はレベルシフタを介してバッファ段の入力に接続されている。レベルシフタはＰＭＯＳトランジスタＭＰ５，ＮＰＭＯＳトランジスタＭＮ３および２つの電圧源Ｉ３およびＩ４を含んでいる。一方の差動出力、トランジスタＭＰ３のドレイン、はＮＰＭＯＳトランジスタＭＮ３のゲートに接続されている。他方の差動出力、トランジスタＭＰ４のドレイン、はトランジスタＭＰ５のゲートに接続されている。トランジスタＭＮ３のドレインは電圧供給端子ＶＤＤに接続され、トランジスタＭＮ３のソースは電圧供給端子ＶＳＳに接続されている電流源Ｉ４に接続されている。トランジスタＭＰ５のドレインは電圧供給端子ＶＳＳに接続され、トランジスタＭＰ５のソースは他方側が電圧供給端子ＶＤＤに接続される電流源Ｉ３に接続されている。レベルシフタは２つの出力を提供する。第１の出力はトランジスタＭＮ３のソースにより形成され、第２の出力はトランジスタＭＰ５のソースにより形成される。
【００２３】
レベルシフタの出力は出力バッファの入力に接続されている。出力バッファはＰＭＯＳトランジスタＭＰ６，ＮＭＯＳトランジスタＭＮ４および２つの整合抵抗Ｒ１およびＲ２により形成される。レベルシフタの第１の出力、トランジスタＭＮ３のソース、はトランジスタＭＮ４のゲートに接続されている。レベルシフタの第２の出力、トランジスタＭＰ５のソース、はトランジスタＭＰ６のゲートに接続されている。トランジスタＭＮ４のソースは電圧供給端子ＶＳＳに接続されている。トランジスタＭＰ６のソースは電圧供給端子ＶＤＤに接続されている。抵抗Ｒ１およびＲ２はトランジスタＭＰ６のドレインおよびトランジスタＭＮ４のドレイン間に直列接続されている。第１の出力ＯＵＴＰはトランジスタＭＰ６のドレインに接続され、第２の出力ＯＵＴＮはトランジスタＭＮ４のドレインに接続されている。抵抗Ｒ１およびＲ２間の相互接続ノードｎ１は基準出力ＯＵＴＭに接続されている。
【００２４】
第１の利得段および出力バッファ間にレベルシフタを接続することにより出力バッファのＡＢ級バイアスが確立される。図４において、ＡＢ級バイアスに必要なレベルシフタはパルス増幅器の差動出力および出力トランジスタＭＯＵＴＰおよびＭＯＵＴＮのゲート間の破線で表示されている。
【００２５】
図５の対称二重電圧源回路では、キャパシタＣ１０が周波数補償のためにバッファ増幅器の第１の出力ＯＵＴＰおよびレベルシフタの対応する入力、トランジスタＭＰ５のゲート、間に接続され、キャパシタＣ１２がバッファ増幅器の第２の出力ＯＵＴＰおよびレベルシフタの対応する入力、トランジスタＭＮ３のゲート、間に接続される。好ましいインプリメンテーションでは、電流源Ｉ１，Ｉ２，Ｉ３およびＩ４は全て単一電流源のカレントミラーとして実現される（図５には図示されない）。
【００２６】
動作において、電圧ＶＩＮが入力ＩＮＮおよび出力ＩＮＰ間に加えられる。この電圧はパルス増幅器の第１の利得段において増幅される。従来技術で知られているように、増幅はトランジスタＭＰ３およびＭＰ４のパラメータ、電流源Ｉ２により供給される電流および負荷トランジスタＭＮ１およびＭＮ２のバイアスによって決まる。第１の利得段はトランジスタＭＰ３のドレインおよびトランジスタＭＰ４のドレイン間の増幅された電圧差を出力する。トランジスタＭＰ３およびＭＰ４のドレインにおける電圧レベルはトランジスタＭＰ５および電流源Ｉ３およびトランジスタＭＮ３および電流源Ｉ４により形成されたレベルシフタに出力される。次に、これらのレベルシフトされた電圧は、それぞれ、出力バッファのトランジスタＭＰ６およびＭＮ４のゲートに加えられる。そのため、電圧ＶＩＮの増加はトランジスタＭＰ６およびＭＮ４を流れる電流に直接影響を及ぼす。電圧ＶＩＮが増加すると、トランジスタＭＰ６およびＭＮ４におけるゲート-ソース電圧が増加してトランジスタをますます開放する。トランジスタＭＰ６およびＭＮ４が一層開放すると、抵抗Ｒ１およびＲ２により多くの電流が流れる。抵抗Ｒ１，Ｒ２を流れるより高い電流により、より大きなパルスが生じる。したがって、パルスの大きさは加えられる電圧ＶＩＮによって決まる。実際のインプリメンテーションでは、図４に示すように、パルスの大きさは最後に外部帰還により規定される。出力ＯＵＴＰにおいて正の電圧レベルＶＰが供給され、出力ＯＵＴＮにおいて負の電圧レベルＶＮが供給される。基準出力ＯＵＴＭにおいて基準電圧ＶＭが供給される。基準電圧ＶＭは整合抵抗Ｒ１およびＲ２により形成される抵抗ディバイダにより規定される。抵抗間の良好な整合を提供するのは比較的容易であるため、抵抗Ｒ１，Ｒ２の整合により出力パルスの対称性が保証される。
【００２７】
基準出力ＯＵＴＭにおける基準電圧ＶＭは共通モード帰還回路ＣＭＦＢ、特に、トランジスタＭＰ２のゲートに帰還される。設定基準源ＡＧＮＤのアナログ接地電圧がスプリット・トランジスタＭＰ１およびＭＰ１’のゲートに加えられ、それらはトランジスタＭＰ２と共に差動トランジスタ対を形成する。アナログ接地電圧および基準電圧ＶＭ間で感知された電圧差により同一電流がトランジスタＭＰ１およびトランジスタＭＰ１’に流れ第１の利得段の負荷トランジスタＭＮ１およびＭＮ２に供給される。トランジスタＭＰ１およびトランジスタＭＰ１’のドレインは、それぞれ、第１利得段の負荷トランジスタＭＮ１，ＭＮ２のドレインに接続されているため、トランジスタＭＰ１を流れる電流はトランジスタＭＰ３を流れる電流に加えられ、トランジスタＭＰ１’を流れる電流はトランジスタＭＰ４を流れる電流に加えられる。そのため、トランジスタＭＮ１を流れる電流はトランジスタＭＰ１を流れる電流とトランジスタＭＰ３を流れる電流の和となり、トランジスタＭＮ２を流れる電流はトランジスタＭＰ１’を流れる電流とトランジスタＭＰ４を流れる電流の和となる。図５に示す本発明の回路内に集積される共通モード帰還回路ＣＭＦＢは第１の極がトランジスタＭＮ２のドレインにあり第２の極がトランジスタＭＰ２のゲートにある２極帰還ループを実現する。２極帰還ループは周波数補償（キャパシタＣ１０およびキャパシタＣ１２）を信号パスと共有する。提案された共通モード帰還回路は信号パスの周波数補償および負荷トランジスタを使用するため、インプリメントするのが容易であり面積が小さい。
【００２８】
対照的に、図６は従来の共通モード帰還回路によるインプリメンテーションを示す。差動トランジスタ対Ｔ１およびＴ２が電圧差を感知するのに使用される。このトランジスタ対Ｔ１およびＴ２はソースが相互接続されてトランジスタＴ３のドレインに接続され、そのソースは電圧供給端子ＶＤＤに接続されている。トランジスタＴ１のドレインはトランジスタＴ４のドレインに接続され、そのソースは接地されそのゲートおよびドレインは相互接続されている。トランジスタＴ２のドレインはトランジスタＴ４と共にトランジスタ対を形成するトランジスタＴ５のドレインに接続されている。トランジスタＴ５のソースは接地され、トランジスタＴ５のゲートおよびドレインは相互接続されている。
【００２９】
この従来の回路では、トランジスタＴ５のゲートはトランジスタＭＮ１およびＭＮ２のゲートに接続され、それらは図５の第１利得段の負荷トランジスタである。この接続は帰還ループの第３極を形成する。前記した本発明の回路実施例のように、第１の極はトランジスタＭＮ２のドレインであり、第２の極はトランジスタＴ２のゲートであり、それは図５のトランジスタＭＰ２のゲートにおける第２の極に対応する。
【００３０】
図５の本発明の回路で使用される共通モード帰還回路には２つの極しかない。共通モード帰還回路の差動トランジスタ対の一方のトランジスタを２つのトランジスタＭＰ１およびＭＰ１’へ分割することにより、これらのトランジスタを流れる同一電流をトランジスタＭＮ１およびＭＮ２のドレインに供給することができる。トランジスタＭＮ１およびＭＮ２のゲートは、もはや、従来の方法のように帰還回路には接続されず独立にバイアスされる。２極しかない帰還調整回路は３極を有する帰還ループよりも遥かに安定的とすることができる。
【００３１】
差動入力電圧（ＶＩＮ）に応答して基準レベルに関して高度に対称的な正および負パルスを有するパルス信号（１２）を発生する改良型パルス信号発生器であって、そのレベルは正および負パルスのレベルを決定する。パルス信号発生器は信号出力（２６）、差動入力（ＩＮＰ，ＩＮＮ）および差動出力（４８，５０）を有するパルス増幅器（４６）を含み、入力電圧は差動入力に加えられ、さらに、共通モード帰還回路（ＣＭＦＢ）を含んでいる。パルス信号発生器は、さらに、バッファ増幅器（ＭＯＵＴＰ，ＭＯＵＴＮ）を含んでいる。バッファ増幅器は第１および第２の入力（５６，５８）および第１および第２の出力（ＯＵＴＰ，ＯＵＴＮ）を有し、第１および第２の入力の各々がパルス増幅器の差動出力の異なる一方と機能的に接続されている。一対の整合抵抗（Ｒ１，Ｒ２）がバッファ増幅器の第１および第２の出力（ＯＵＴＰ，ＯＵＴＮ）間に直列接続されていて基準レベル（ＯＵＴＭ）を与える。スイッチ（１８）が信号出力（２６）をバッファ増幅器の第１および第２の出力（ＯＵＴＰ，ＯＵＴＮ）の一方または基準レベル（ＯＵＴＭ）に選択的に接続する。
【図面の簡単な説明】
【００３２】
【図１】基準レベルに関して対称的な正および負パルスを有するパルス信号を示す図である。
【図２】対称パルス信号発生器の一般的な回路図である。
【図３】従来の対称パルス信号発生器の回路図である。
【図４】本発明の原理に従った対称パルス信号発生器の一般的な回路図である。
【図５】図４のパルス信号発生器で使用する共通モード帰還を有する対称二重電圧源の実施例の詳細な回路図である。
【図６】３極帰還ループを有する従来の方法を示す説明用部分回路図である。
【符号の説明】
【００３３】
１２  パルス信号
１４  電圧制御ブロック
１６，２８，４６  パルス増幅器
１８  スイッチ
２０，３８，４０，５６，５８  入力
２２  バッファ増幅器
２４  スイッチ制御回路
２６  信号出力
３０，３２  差動入力
３４，３６，４８，５０  差動出力
５２，５４  制御電圧入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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