(57)【要約】【課題】  本発明は、短絡耐量を向上させた半導体装置を提供する事を目的とする。【解決手段】  ｎ型ベース層１、ｎ型ベース層１の第１主表面に形成されたｐ型エミッタ層５、ｐ型エミッタ層５の表面に接するように形成されたコレクタ電極６、ｎ型ベース層１の第２主表面に形成されたｐ型ベース層２、ｐ型ベース層２を貫きｎ型ベース層１の所定の深さまで到達し、かつ一方向に長手方向を有するように形成された複数のトレンチ９、トレンチ９内にゲート絶縁膜１１を介して形成されたゲート電極１０、ｐ型ベース層２の表面部分において、トレンチ９側壁に接するように選択的に形成されたｎ型エミッタ層３、ｐ型ベース層２の表面とｎ型エミッタ層３の表面とに接するように形成されたエミッタ電極８、ｎ型エミッタ層３の表面近傍における、トレンチ９の長手方向に沿う領域に、選択的に形成された第２導電型半導体層とを備える。【選択図】  図２
2006120789.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の第１主表面に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の表面に接するように形成されたコレクタ電極と、
前記第１導電型ベース層の第２主表面に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫き第１導電型ベース層の所定の深さまで到達し、かつ一方向に長手方向を有するように形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層の表面部分において、前記トレンチ側壁に接するように選択的に形成された第１導電型エミッタ層と、
前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成されたエミッタ電極と、
前記第１導電型エミッタ層の表面近傍における、前記トレンチの長手方向に沿う領域に、選択的に形成された第２導電型半導体層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１導電型エミッタ層は、前記トレンチで囲まれた領域の表面部分において、前記トレンチの長手方向に沿うように形成された第１のエミッタ領域と、前記トレンチの長手方向と直交する方向に沿うように形成された第２のエミッタ領域とを有し、
前記第２導電型半導体層は、前記トレンチで囲まれた領域の表面部分において、少なくとも、前記第１のエミッタ領域と前記第２のエミッタ領域との交点領域上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型エミッタ層は、前記トレンチで囲まれた領域の表面部分において、前記トレンチの長手方向に沿うように形成された第１のエミッタ領域と、前記トレンチの長手方向と直交する方向に沿うように形成された第２のエミッタ領域とを有し、
前記第２導電型半導体層は、前記トレンチで囲まれた領域の表面部分において、前記第１のエミッタ領域と前記第２のエミッタ領域との交点領域を除く、前記第１のエミッタ領域上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型ベース層と、
前記第１導電型ベース層の第１主表面に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の表面に接するように形成されたコレクタ電極と、
前記第１導電型ベース層の第２主表面に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫き第１導電型ベース層の所定の深さまで到達するように形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層の表面部分において、前記トレンチ側壁に接するように選択的に形成された第１導電型エミッタ層と、
前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成されたエミッタ電極と、
前記第１導電型エミッタ層の表面近傍における、前記トレンチの長手方向に沿う領域に、選択的に形成された第２導電型半導体層と、
を備え、
前記トレンチはメッシュ状に形成され、前記ゲート電極は前記トレンチ内に前記ゲート絶縁膜を介してメッシュ状に形成されており、
前記トレンチで囲まれたそれぞれの領域内において、
第１導電型エミッタ層は、前記第２導電型ベース層の表面部分に、前記トレンチの側壁に沿うように選択的に形成され、
前記エミッタ電極は、前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成され、
前記第２導電型半導体層は、前記第１導電型エミッタ層の表面近傍に、前記トレンチの側壁に沿うように選択的に形成されていることを特徴とする半導体装置。
【請求項５】
前記トレンチで囲まれたそれぞれの領域内において、
前記第２導電型ベース層と前記第１導電型エミッタ層とが形成された領域に、コンタクト用トレンチが設けられており、前記エミッタ電極は、このコンタクト用トレンチを埋め込むように形成されていることで、前記コンタクト用トレンチの内壁において前記第２導電型ベース層の側面と前記第１導電型エミッタ層の側面とに接しており、
前記第２導電型半導体層は、前記第１導電型エミッタ層の表面近傍において、前記トレンチの側壁に沿うように、かつ前記コンタクト用トレンチの内壁において前記エミッタ電極と接するように形成されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体スイッチング素子に係わり、特に高い短絡耐量を実現するＭＯＳ型半導体素子に関する。
【背景技術】
【０００２】
近年、６００Ｖ以上の耐圧のパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。
【０００３】
半導体スイッチとして用いられているＢＪＴ（Bipolar Junction Transistor）やＧＴＯ（Gate Turn Off）サイリスタと比較して、ＩＧＢＴは入力インピーダンスが高いため、ゲート回路の構成を簡単にすることができるだけでなく、短絡耐量があるために保護回路が簡単になるという利点がある。
【０００４】
従来のＩＧＢＴの動作について、以下に述べる。
【０００５】
ゲート電極にエミッタ電極に対して正のバイアス電圧を印加すると、ｐ型ベース層のゲート酸化膜表面に反転層が形成されて、電子がｎ−型ベース層中に注入される。これにより、ｐ＋型コレクタ層がｎ−型ベース層に対して正にバイアスされて、ｐ＋型コレクタ層から正孔がｎ−型ベース層に注入されてオン状態になる。
【０００６】
このとき、エミッタ電極からｎ＋型エミッタ層を通って反転層に電流が流れ込む。ｎ＋型エミッタ電極と反転層との間には抵抗が存在し、ｎ＋型エミッタ層の電位が上昇する。その結果、ｎ型ベース層の表面の電位が上昇するので、ｐ型ベース層のゲート酸化膜表面に形成される反転層がピンチオフしてＭＯＳＦＥＴが飽和しやすくなる。
【０００７】
これにより、ＩＧＢＴの飽和電流が減少して短絡耐量が向上する。
【０００８】
しかしながら、トレンチゲートを有するＩＧＢＴでは、エミッタ電極とｎ＋型エミッタ層との電気的接触を良好にするために、ｎ＋型エミッタ層表面の不純物濃度を一定値以上に設定する必要がある。
【０００９】
その一方で、ｎ＋型エミッタ層を微細に形成する必要上、ｎ＋型エミッタ層のパターン幅を制御することが難しい。この結果、エミッタ電極と反転層との間の抵抗値を制御することが困難であった。
【００１０】
このように、微細にパターンが形成されたトレンチ型ＩＧＢＴでは、エミッタ電極と反転層との間の抵抗値を適切に制御して飽和電流を抑制し、短絡耐量を向上させることは困難であった。
【００１１】
以下に、従来のＩＧＢＴを開示した文献名を記載する。
【特許文献１】国際公開ＷＯ９９／３８２１４号公報
【特許文献２】特開平９−２８３７５５号公報
【特許文献３】特開２００３−１７６９９号公報
【特許文献４】米国特許第６，０７２，２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記事情に鑑み、短絡耐量を向上させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体装置は、
第１導電型ベース層と、
前記第１導電型ベース層の第１主表面に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の表面に接するように形成されたコレクタ電極と、
前記第１導電型ベース層の第２主表面に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫き第１導電型ベース層の所定の深さまで到達し、かつ一方向に長手方向を有するように形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層の表面部分において、前記トレンチ側壁に接するように選択的に形成された第１導電型エミッタ層と、
前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成されたエミッタ電極と、
前記第１導電型エミッタ層の表面近傍における、前記トレンチの長手方向に沿う領域に、選択的に形成された第２導電型半導体層と、
を備えることを特徴とする。
【００１４】
本発明の一態様による半導体装置は、
第１導電型ベース層と、
前記第１導電型ベース層の第１主表面に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の表面に接するように形成されたコレクタ電極と、
前記第１導電型ベース層の第２主表面に形成された第２導電型ベース層と、
前記第２導電型ベース層を貫き第１導電型ベース層の所定の深さまで到達するように形成された複数のトレンチと、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層の表面部分において、前記トレンチ側壁に接するように選択的に形成された第１導電型エミッタ層と、
前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成されたエミッタ電極と、
前記第１導電型エミッタ層の表面近傍における、前記トレンチの長手方向に沿う領域に、選択的に形成された第２導電型半導体層と、
を備え、
前記トレンチはメッシュ状に形成され、前記ゲート電極は前記トレンチ内に前記ゲート絶縁膜を介してメッシュ状に形成されており、
前記トレンチで囲まれたそれぞれの領域内において、
第１導電型エミッタ層は、前記第２導電型ベース層の表面部分に、前記トレンチの側壁に沿うように選択的に形成され、
前記エミッタ電極は、前記第２導電型ベース層の表面と前記第１導電型エミッタ層の表面とに接するように形成され、
前記第２導電型半導体層は、前記第１導電型エミッタ層の表面近傍に、前記トレンチの側壁に沿うように選択的に形成されていることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、短絡耐量を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
尚、以下の説明において、第１導電型としてｎ型、第２導電型としてｐ型を用いることとする。但し導電型はこれに限定されず、第１導電型としてｐ型、第２導電型としてｎ型としてもよい。
【００１８】
また、略同一の機能および構成を有する構成要素については同一符号を付して、重複する説明は削除する。
【００１９】
（第１の実施形態）
本発明の第１の実施形態にかかるＩＧＢＴの平面図を図１に、図１におけるＢ１−Ｂ１線に沿う縦断面を図２に、図１におけるＡ１−Ａ１線に沿う縦断面を図３にそれぞれ示す。図１の平面は、図２におけるＣ１−Ｃ１線に沿う横断面に相当する。
【００２０】
ｎ−型ベース層１の一方の表面上に、ｎ型バッファ層４を介してｐ＋型エミッタ層５が形成され、その表面上にコレクタ電極６が形成されている。
【００２１】
ｎ−型ベース層１の他方の表面上に、ｐ型ベース層２が形成されている。ｐ型ベース層２を貫通してｎ−型ベース層１の所定の深さまで、トレンチ９が形成されており、トレンチ９の内部においてゲート酸化膜１１を介してゲート電極１０が形成されている。
【００２２】
トレンチ９により分離された領域において、ｐ型ベース層２の表面にコンタクト部１２が存在し、エミッタ電極８と電気的に接続されている。
【００２３】
ｐ型ベース層２の表面部分において、トレンチ９の長手方向に沿ってその両側から対向するようにｎ＋型エミッタ層３が形成されている。そして、ｎ＋型エミッタ層３におけるトレンチ９の長手方向に沿う部分の表面を覆うように、ｐ＋型制限層７が形成されている。
【００２４】
本実施の形態によるＩＧＢＴは、以下のように動作する。
【００２５】
エミッタ電極８に対して正のバイアス電圧をゲート電極１０に印加すると、ｐ型ベース層２のゲート酸化膜１１表面に反転層が形成され、電子がｎ−型ベース層１中に注入される。
【００２６】
これにより、ｐ＋型エミッタ層５がｎ−型ベース層１に対して正にバイアスされ、ｐ＋型エミッタ層５から正孔がｎ−型ベース層１に注入されてオン状態になる。
【００２７】
本実施の形態では、ｎ＋型エミッタ層３におけるトレンチ９の長手方向に沿う部分の表面にｐ＋型制限層７を設けて、ｎ＋型エミッタ層３における不純物濃度の高い部分を取り除いている。これにより、ｎ＋型エミッタ層３のシート抵抗が増加している。
【００２８】
このため、短絡時にｎ＋型エミッタ層３を流れる電流密度が増大した場合、ｎ＋型エミッタ層３における、ゲート酸化膜１１の表面に形成された反転層に接続する部分の電位が上昇する。これにより、ｐ型ベース層２におけるゲート酸化膜１１表面に形成された反転層がピンチオフして、ＭＯＳＦＥＴが飽和しやすくなる。
【００２９】
その結果、本実施の形態によれば、飽和電流が減少して短絡耐量が向上することとなる。
【００３０】
（第１の実施形態の変形例１）
第１の実施の形態における変形例１は、図１におけるＢ１−Ｂ１線に沿う縦断面を図４に示された構造に、また図１のＡ１−Ａ１線に沿う縦断面を図５に示された構造に変形したものに相当する。
【００３１】
即ちこの変形例１は、トレンチ９にはさまれた領域内において、ｐ型ベース層２とｎ−型ベース層１との間にｎ型バリア層２２がさらに設けられた構造を有している。
【００３２】
この変形例１においても、上記第１の実施の形態と同様に、ｐ＋型制限層７が設けられたことにより短絡耐量を向上させることができる。
【００３３】
ところで、ＩＧＢＴはＭＯＳＦＥＴと異なり、オン状態ではｎ−型ベース層中にキャリアが蓄積されて抵抗が下がる伝導度変調を起こす。そこで、ｎ型バリア層２２を設けることで、ｎ−型ベース層１中のキャリア蓄積量を増大させて、オン電圧を低減することができる。
【００３４】
飽和電流を抑制するためにｐ＋型制限層７を設け、ｎ＋型エミッタ層３のシート抵抗を増大させると、オン電圧はわずかに増加する。しかし、この変形例１によれば、ｎ型バリア層２２を設けたことにより、オン電圧を低減することができる。即ち、本変形例１によれば、オン電圧の上昇を抑制すると共に、短絡耐量を向上させることが可能である。
【００３５】
（第１の実施形態の変形例２）
本発明の第１の実施形態の変形例２にかかるＩＧＢＴの平面構造を図６に、図６におけるＢ２−Ｂ２線に沿う縦断面を図７に、図６におけるＡ２−Ａ２線に沿う縦断面を図８に示す。図６の平面は、図７におけるＣ２−Ｃ２線に沿う横断面に相当する。
【００３６】
本変形例２によるＩＧＢＴは、トレンチ９間の領域が電流流路となる領域ａとそれ以外の領域ｂとに分けられている点に特徴がある。
【００３７】
領域ａ内には、ｐ型ベース層２、ｎ＋型エミッタ層３が設けられている。これに対し、領域ｂ内にはｐ＋型ダミー層１３がこの領域ｂを実質的に占有するように形成されている。
【００３８】
上述したように、ＩＧＢＴはＭＯＳＦＥＴと異なり、オン状態においてｎ−型ベース領域中にキャリアが蓄積されて抵抗が下がる伝導度変調を起こす。
【００３９】
そこで本変形例２では、領域ａと領域ｂの平面における面積比を適切に設定することにより、電流流路減少によるオン電圧の上昇を、ｎ−型ベース層２中のキャリア蓄積量を増大させることによるオン電圧低減によって緩和することができる。
【００４０】
よって、オン電圧を上昇させることなくチャネル密度を減らして、飽和電流を低減することができる。
【００４１】
このとき、ｎ＋型エミッタ層３を流れる電流密度は増大する。ｐ＋型制限層７が設けられたことにより、ｎ＋型エミッタ層３のシート抵抗が増大し、より効果的に飽和電流を抑制することができる。この結果、本変形例２によれば短絡耐量を向上させることが可能である。
【００４２】
ここで、領域ｂと領域ａの面積比ｂ／ａと飽和電流との関係は、図９のようである。面積比ｂ／ａが７．５より小さい場合には、面積比ｂ／ａが大きくなるにしたがって急激に飽和電流が減少する。しかし、面積比ｂ／ａが７．５より大きくなると、飽和電流の減少率は小さくなる。
【００４３】
従って、領域ｂと領域ａとの面積比ｂ／ａは、７．５以上であることが望ましい。
【００４４】
本変形例２によれば、オン電圧の上昇を抑制しつつ、短絡耐量を向上させることが可能である。
【００４５】
（第２の実施形態）
本発明の第２の実施形態にかかるＩＧＢＴの平面構造を図１０に、図１０におけるＢ３−Ｂ３線に沿う縦断面を図１１に、Ａ３−Ａ３線に沿う縦断面を図１２に示す。図１０の平面は、図１１におけるＣ３−Ｃ３線に沿う横断面に相当する。
【００４６】
本実施の形態によるＩＧＢＴが上記第１の実施形態のＩＧＢＴと異なる点は、図１０に示されたように、ｎ＋型エミッタ層３がエミッタ電極８とコンタクトするコンタクト部１２を除いて、半導体基板の表面全体にｐ＋型制限層７が設けられている点である。
【００４７】
不純物濃度の低いｐ型ベース層２とエミッタ電極８との間の電気的接触を良好にするために、ｐ型ベース層２表面には、通常ｐ＋型コンタクト層が設けられている。本実施の形態によれば、ｐ＋型制限層７にこのようなｐ＋型コンタクト層としての機能を併せて形成することができる。これにより、製造プロセスを短縮して製造コストを削減することができる。
【００４８】
本実施の形態においても、ｐ＋型制限層７を設けたことにより、上記第１の実施の形態と同様にＩＧＢＴの飽和電流を制限させることができ、短絡耐量を増大させることが可能である。
【００４９】
（第３の実施の形態）
本発明の第３の実施の形態にかかるＩＧＢＴの平面構成を図１３に、図１３におけるＢ４−Ｂ４線に沿う縦断面を図１４に、図１３におけるＡ４−Ａ４線に沿う縦断面を図１５にそれぞれ示す。図１３の平面は、図１４におけるＣ４−Ｃ４線に沿う横断面に相当する。
【００５０】
本実施の形態のＩＧＢＴは、ｎ＋型エミッタ層３における、エミッタ電極８とコンタクトを取るためにトレンチ９の長手方向に直交するように形成された部分３ａと、トレンチ９の長手方向に沿って形成された部分３ｂとの交点部分の表面にのみ、ｐ＋型制限層７が形成されている点に特徴がある。
【００５１】
上記第１の実施の形態と比較し、本実施の形態ではｐ＋型制限層７が形成されている面積が小さいので、ｎ＋型エミッタ層３のシート抵抗の増加分は小さい。
【００５２】
しかし、ｎ＋型エミッタ層３における部分３ａと部分３ｂとの交点部分において、電子電流が集中する。よって、この交点部分にｐ＋型制限層７を設けてｎ＋型エミッタ層３のシート抵抗を所望の値まで増加させることにより、短絡耐量を向上させることができる。
【００５３】
特に、第１の実施の形態の変形例１、２のような構成を採用することができない比較的電圧定格の低いＩＧＢＴでは、本実施の形態は有用である。
【００５４】
（第３の実施の形態の変形例）
本発明の第３の実施の形態の変形例１は、上記第３の実施の形態の構成に加えて、図１６に示すように、ｎ＋型エミッタ層３における、トレンチ９の長手方向に直交するように形成された部分３ａ部分の直下に、ｐ＋型半導体層１４をさらに設けてもよい。
【００５５】
このような構成を採用することで、部分３ａと部分３ｂとの交点部分において、ｎ＋型エミッタ層３の上部にｐ＋型制限層７が配置され、下部にｐ＋型半導体層１４が配置されることとなり、交点部分でのｎ＋型エミッタ層３のシート抵抗の制御が容易になる。
【００５６】
さらに、ｐ＋型半導体層１４を配置したことによって、ＩＧＢＴのターンオフ時に流れる正孔電流をエミッタ電極８に流しやすくすることができるため、ラッチアップによる破壊を防止することが可能である。
【００５７】
（第４の実施の形態）
本発明の第４の実施の形態にかかるＩＧＢＴの平面構成を図１７に、図１７のＢ５−Ｂ５線に沿う縦断面を図１８に、図１７のＡ５−Ａ５線に沿う縦断面を図１９にそれぞれ示す。図１７の平面は、図１８におけるＣ５−Ｃ５線に沿う横断面に相当する。
【００５８】
ｎ＋型エミッタ層３には、トレンチ９の長手方向に沿って形成された部分３ｂと、この長手方向に直交する方向に形成された部分３ａとが存在する。本実施の形態のＩＧＢＴは、部分３ｂのうち、部分３ａと部分３ｂとの交点の間に位置する略中央部分の表面にのみ、ｐ＋型制限層７を形成した点に特徴がある。
【００５９】
図１３に示された上記第３の実施の形態のように、ｎ＋型エミッタ層３における部分３ａと部分３ｂとの交点部分の表面にｐ＋型制限層７を形成すると、ほぼ全ての電子電流が集中する交点部分のシート抵抗が高くなる。このため、電流密度が比較的低い通常の動作状態においても、飽和電流を抑制する作用が生じて、オン電圧が上昇する。
【００６０】
これに対し、本実施の形態によるＩＧＢＴでは、ｎ＋型エミッタ層３における電子電流の一部しか流れない部分の表面にｐ＋型制限層７を形成するため、通常動作状態におけるオン電圧の上昇を抑制することができる。一方、電流密度が高い短絡時では、飽和電流を抑制する作用が生じるので、短絡耐量を増大させることができる。この抑制作用は上記第３の実施の形態より低いが、本実施の形態では通常動作状態でのオン電圧の上昇を抑制する作用があるので、短絡耐量とオン電圧の優先度に応じて、望ましい方を適用すればよい。
【００６１】
（第４の実施の形態の変形例１）
第４の実施の形態の変形例１は、図２０に示すように、ｎ＋型エミッタ層３における部分３ａの間の略中央部分において、トレンチ９の長手方向に直交する方向に、ｐ＋型制限層７がストライプ状に形成されている点に特徴がある。
【００６２】
ｐ型ベース層２とエミッタ電極８との間の電気的接触を良好にするために、ｐ型ベース層２の表面には、通常ｐ＋型コンタクト層が形成される。本実施の形態によれば、ｐ＋型制限層７にこのようなｐ＋型コンタクト層としての機能を併せ持たせることができる。これにより、製造プロセスを短縮し製造コストを削減することができる。
【００６３】
さらに、ｐ＋型コンタクト層のマスクパターンと、ｐ＋型制限層７のマスクパターンとの間におけるマスク合わせの必要がないため、合わせずれによる素子特性のばらつきが防止され、素子特性を安定させることができる。
【００６４】
（第４の実施の形態の変形例２）
本発明の第４の実施の形態の変形例２は、ｎ＋型エミッタ層３が図２１に示されたようなパターンを有する点に特徴がある。図２２に、図２１におけるＡ６−Ａ６線に沿う縦断面を示す。図２１の平面は、図２２におけるＣ６−Ｃ６線に沿う横断面に相当する。
【００６５】
図２１、図２２に示すように、ｎ＋型エミッタ層３における、トレンチ９の長手方向に沿うように形成された部分３ｂを一様に延在させるのではなく、トレンチ９の長手方向に直交する部分３ａと直交する領域において、隣接する者同志の間を分離した構造となっている。
【００６６】
この変形例２の構成によれば、ｎ＋型エミッタ層３がトレンチ９の長手方向に沿って一方向にのみ延在している。このため、部分３ｂの電子電流密度が比較的高くなる。
【００６７】
さらに、ｎ＋型エミッタ層３におけるエミッタ電極８とのコンタクトが存在する部分３ａから離れた位置に、ｐ＋型制限層７が存在する。
【００６８】
従って、本変形例２によれば、飽和電流を抑制する効果が高くなり短絡耐量をより向上させることができる。
【００６９】
（第４の実施の形態の変形例３）
本発明の第４の実施の形態の変形例３は、ｎ＋型エミッタ層３が図２３に示されたようなパターンを有する点に特徴がある。図２４に、図２３におけるＡ７−Ａ７線に沿う縦断面を示す。図２３の平面は、図２４におけるＣ７−Ｃ７線に沿う横断面に相当する。
【００７０】
図２３、図２４に示すように、ｎ＋型エミッタ層３における、トレンチ９の長手方向に沿って形成された部分３ｂの略中央部分から、トレンチ９の長手方向に直交する部分３ａを延在させ、隣接するｎ＋型エミッタ層３同志は分離させた構造となっている。
【００７１】
本変形例３によれば、隣接するｎ＋型エミッタ層３同志が分離した構造を有するため、ｎ＋型エミッタ層３の部分３ａにおける電子電流密度が比較的高くなる。これにより、飽和電流を抑制し短絡耐量を向上させることができる。
【００７２】
（第５の実施の形態）
本発明の第５の実施の形態にかかるＩＧＢＴの平面構成を図２５に、図２５のＡ８−Ａ８線に沿う縦断面を図２６に示す。図２５の平面は、図２６におけるＣ８−Ｃ８線に沿う横断面に相当する。
【００７３】
本実施の形態によるＩＧＢＴは、ｐ型ベース層２のゲート酸化膜１１表面に形成される反転層のチャネル幅を大きくするために、トレンチ９内に形成されたゲート電極１０がメッシュ状に形成されている。
【００７４】
上記第１〜第４の実施の形態におけるｎ＋型エミッタ層３は、トレンチ９に沿って延在する部分３ｂと、エミッタ電極８とコンタクトをとるための部分３ａとを有する。
【００７５】
これに対し、本実施の形態におけるｎ＋型エミッタ層３は、エミッタ電極８とコンタクトをとる部分と、トレンチ９で囲まれた内壁に沿うように形成された部分とが一体に形成される。
【００７６】
またｐ＋型制限層７は、ｎ＋型エミッタ層３がエミッタ電極８とコンタクトするコンタクト部１２を除いて、ｎ＋型エミッタ層３の表面の大部分を覆うように形成される。
【００７７】
さらに、トレンチ１１が長手方向に沿って形成されている上記第１〜第４の実施の形態と異なり、本実施の形態では、ｐ型ベース層２とエミッタ電極８とのコンタクトを良好にするために、ｐ型ベース層２の表面部分において、ｐ＋型コンタクト層２１がｐ＋型制限層７とは別に設けられている。
【００７８】
本実施の形態においても、ｎ＋型エミッタ層３のシート抵抗を増大させることで飽和電流を抑制し、短絡耐量を向上させることができる。
【００７９】
（第５の実施の形態の変形例１）
本発明の第５の実施の形態の変形例１によるＩＧＢＴの平面構成を、図２７に示す。
【００８０】
本変形例１では、図２７のようにｎ＋型エミッタ層３を、トレンチ９で囲まれた四角形状の領域における四済みのコーナー部には設けないようにした点に特徴がある。
【００８１】
このコーナー部では、通常ｐ型ベース層２の不純物濃度が低下する。よって、コーナー部の表面にｐ＋型制限層７を形成すると、ＩＧＢＴにおけるＭＯＳＦＥＴの閾値電圧が低下し、素子全体の特性の変動をもたらす原因となるおそれがある。
【００８２】
本変形例１によれば、このような閾値電圧の低下を防ぐことで、素子全体の特性の変動を防止することができる。
【００８３】
（第６の実施の形態）
本発明の第６の実施の形態にかかるＩＧＢＴの平面構成を図２８に、図２８におけるＡ９−Ａ９線に沿う縦断面を図２９に示す。図２８の平面は、図２９におけるＣ９−Ｃ９線に沿う横断面に相当する。
【００８４】
図２６に示された上記第５の実施の形態では、エミッタ電極８とｎ＋型エミッタ層３とが接触するコンタクト部１２において、ｐ＋型制限層７が存在する。
【００８５】
これに対し、本実施の形態によるＩＧＢＴでは、コンタクト部１２にｐ＋型制限層７が存在しない点に特徴がある。
【００８６】
このようにすることにより、コンタクト部１２を設けるためのマスクパターンと、ｐ＋型制限層７を形成するためのマスクパターンとの間でマスク合わせずれを考慮する必要が無く、第５の実施の形態よりパターンを微細化することが可能である。
【００８７】
（第６の実施の形態の変形例１）
本発明の第６の実施の形態の変形例１によるＩＧＢＴは、図２８のＡ９−Ａ９線に沿う縦断面図である図３０に示されたように、ｎ＋型エミッタ層３とエミッタ電極８とがコンタクトするコンタクト部１２において、基板表面がテーパ状に除去されている。本実施の形態は、このようなコンタクト部１２を有する点に特徴がある。
【００８８】
このような構成とすることで、ターンオフ時に正孔電流がエミッタ電極８に流れやすくなるので、ラッチアップによる破壊を防止することができる。
【００８９】
また本変形例１においても、ｎ＋型エミッタ層３のシート抵抗を増大させることによって飽和電流を抑制し、短絡耐量を向上させることが可能である。
【００９０】
（第７の実施の形態）
本発明の第７の実施の形態にかかるＩＧＢＴの平面構成を図３１に、図３１のＡ１０―Ａ１０線に沿う縦断面を図３２に示す。図３１の平面は、図３２におけるＣ１０−Ｃ１０線に沿う横断面に相当する。
【００９１】
本第７の実施の形態のＩＧＢＴは、上記第６の実施の形態によるＩＧＢＴと比較し、トレンチ型のコンタクト部１２において、トレンチの深さがｎ＋型エミッタ層３を超えてｐ型ベース層２まで到達するように形成されている点で相違する。
【００９２】
このような構成を採用したことにより、ターンオフ時に正孔電流がエミッタ電極８に流れやすくなるので、ラッチアップによる破壊を防止することができる。
【００９３】
さらに、ｎ＋型エミッタ層３、ｐ＋型制限層７、トレンチ９、コンタクト部１２をそれぞれパターニングする際に用いるマスク合わせが不要であり、素子の特性のばらつきを防止することができる。
【００９４】
本実施の形態においても、ｎ＋型エミッタ層２のシート抵抗を増大させることによって飽和電流を抑制し、短絡耐量を向上させることが可能である。
【００９５】
（第７の実施の形態の変形例１）
本発明の第７の実施の形態の変形例１によるＩＧＢＴは、図３３に示されたように、トレンチ９が千鳥格子状に互い違いに配置されている点で上記第７の実施の形態と相違する。このような配置とすることで、トレンチ９形成時におけるエッチングの深さ制御が容易になり、素子の製造を安定して行うことができる。
【００９６】
（第８の実施の形態）
本発明の第８の実施の形態にかかるＩＧＢＴの平面構成を図３４に、図３４のＡ１１―Ａ１１線に沿う縦断面を図３５に示す。図３４の平面は、図３５におけるＣ１１−Ｃ１１線に沿う横断面に相当する。
【００９７】
本実施の形態によるＩＧＢＴが上記第７の実施の形態と相違する点は、トレンチ９を環状に形成し、その内部にｎ＋型エミッタ層３、ｐ型ベース層２、ｐ＋型制限層７を備えた電流通路を設け、その外周部にｐ＋型ダミー層１３を形成したことである。このような構成とすることで、上記第１の実施の形態の変形例２と同様に、オン電圧の上昇を抑制しつつ、飽和電流を抑えて短絡耐量を向上させることができる。
【００９８】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において変形することが可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図２】図１におけるＢ１−Ｂ１線に沿う縦断面を示した断面図。
【図３】図１におけるＡ１−Ａ１線に沿う縦断面を示した断面図。
【図４】本発明の第１の実施の形態の変形例１にかかる半導体装置の縦断面を示した断面図。
【図５】同第１の実施の形態に変形例１にかかる半導体装置の縦断面を示した断面図。
【図６】本発明の第１の実施の形態の変形例２にかかる半導体装置の平面構成を示した平面図。
【図７】図６におけるＢ１−Ｂ１線に沿う縦断面を示した断面図。
【図８】図６におけるＡ１−Ａ１線に沿う縦断面を示した断面図。
【図９】同第１の実施の形態の変形例２における領域ａと領域ｂの面積比ｂ／ａが飽和電流に与える影響を示すグラフ。
【図１０】本発明の第２の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図１１】図１０におけるＢ３−Ｂ３線に沿う縦断面を示した断面図。
【図１２】図１０におけるＡ３−Ａ３線に沿う縦断面を示した断面図。
【図１３】本発明の第３の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図１４】図１３におけるＢ４−Ｂ４線に沿う縦断面を示した断面図。
【図１５】図１３におけるＡ４−Ａ４線に沿う縦断面を示した断面図。
【図１６】本発明の第３の実施の形態の変形例１にかかる半導体装置の縦断面を示す断面図。
【図１７】本発明の第４の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図１８】図１７におけるＢ５−Ｂ５線に沿う縦断面を示した断面図。
【図１９】図１７におけるＡ５−Ａ５線に沿う縦断面を示した断面図。
【図２０】本発明の第４の実施の形態の変形例１にかかる半導体装置の平面構成を示した平面図。
【図２１】本発明の第４の実施の形態の変形例２にかかる半導体装置の平面構成を示した平面図。
【図２２】図２１におけるＡ６−Ａ６線に沿う縦断面を示した断面図。
【図２３】本発明の第４の実施の形態の変形例３にかかる半導体装置の平面構成を示した平面図。
【図２４】図２３におけるＡ７−Ａ７線に沿う縦断面を示した断面図。
【図２５】本発明の第５の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図２６】図２５におけるＡ８−Ａ８線に沿う縦断面を示した断面図。
【図２７】本発明の第５の実施の形態の変形例１にかかる半導体装置の平面構成を示した平面図。
【図２８】本発明の第６の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図２９】図２８におけるＡ９−Ａ９線に沿う縦断面を示した断面図。
【図３０】本発明の第６の実施の形態の変形例１にかかる半導体装置の縦断面を示した断面図。
【図３１】本発明の第７の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図３２】図３１におけるＡ１０−Ａ１０線に沿う縦断面を示した断面図。
【図３３】本発明の第７の実施の形態の変形例１にかかる半導体装置の平面構成を示した平面図。
【図３４】本発明の第８の実施の形態にかかる半導体装置の平面構成を示した平面図。
【図３５】図３０におけるＡ１１−Ａ１１線に沿う縦断面を示した断面図。
【符号の説明】
【０１００】
１  ｎ−型ベース層
２  ｐ型ベース層
３  ｎ＋型エミッタ層
４  ｎ型バッファ層
５  ｐ＋型エミッタ層
６  コレクタ電極
７  ｐ＋型制限層
８  エミッタ電極
９  トレンチ
１０  ゲート電極
１１  ゲート酸化膜
１２  コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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