(57)【要約】    【課題】      外部端子数を増やすことなく、封止した複数の半導体集積回路の全てを検査することができるマルチチップパッケージの検査方法を提供すること。    【解決手段】  第１の半導体集積回路６０が第２の半導体集積回路７０に任意のデータの書き込みを行い、その後、第２の半導体集積回路７０に対しデータ読み出し制御を行う時に、期待されるデータと同じ値を第１の半導体集積回路６０からも出力し、それぞれのデータを衝突させる。この際、内部バス部分のリーク電流を測定しておき、期待値通りの動作を行っていれば、同じデータ同士が衝突してもリーク電流は増大せず、期待値通りの動作になっておらず、異なるデータ同士が衝突した場合はリーク電流が増大し、動作不良が発生していることを容易に検査できる。  【選択図】      図１
2006226908.tif 000002
【特許請求の範囲】
【請求項１】
マスタデバイス機能を有するマスタ半導体集積回路及びスレーブデバイス機能を有する少なくとも１つのスレーブ半導体集積回路が１つのパッケージに封止され、且つ、前記パッケージの内部において前記マスタ半導体集積回路のマスタ動作をするバスインタフェースと少なくとも１つの前記スレーブ半導体集積回路のスレーブ動作をするバスインタフェースとが各信号毎に内部バスに接続されている、少なくとも２個の半導体集積回路で構成されたマルチチップパッケージにおける前記スレーブ半導体集積回路の異常の有無を判別するマルチチップパッケージの検査方法において、
前記マスタ半導体集積回路から前記スレーブ半導体集積回路に対し、任意のデータの読み出しが行えるように予めデータを書き込み、その後、前記スレーブ半導体集積回路に対して前記任意データの読み出しアクセスを行うと同時に、前記マスタ半導体集積回路から前記任意データと同じデータを出力させて、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて、そのときの前記スレーブ半導体集積回路の不良の有無を判別するマルチチップパッケージの検査方法。
【請求項２】
前記スレーブ半導体集積回路として、データの読み書きが可能なメモリを使用した場合、前記メモリの全アドレス領域に対して任意データを書き込み、その後、前記メモリに対し読み出しアクセスを行うと同時に前記マスタ半導体集積回路から前記任意データと同じデータを出力させ、前記バス部分のリーク電流を測定することを前記メモリの全アドレス領域に行うことにより、前記メモリの異常の有無を判別する請求項１記載のマルチチップパッケージの検査方法。
【請求項３】
前記スレーブ半導体集積回路として、データの読み出し専用のメモリを使用した場合、前記メモリの全アドレス領域に対して読み出しアクセスを行うと同時に前記マスタ半導体集積回路から各アドレスに対応する期待されるメモリ出力データと同じデータを出力させ、前記バス部分のリーク電流を測定することを前記メモリの全アドレス領域に行うことにより、前記メモリの異常の有無を判別する請求項１記載のマルチチップパッケージの検査方法。
【請求項４】
前記マスタ半導体集積回路から前記スレーブ半導体集積回路に対し、任意のデータの読み出しが行えるように予めデータを書き込み、その後、前記スレーブ半導体集積回路に対して前記任意データの読み出しアクセスを行うと同時に前記マスタ半導体集積回路から期待される前記スレーブ半導体集積回路出力値と反転のデータを出力し、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて前記バスが正常に接続されているか否かを判定する請求項１記載のマルチチップパッケージの検査方法。
【請求項５】
マスタデバイス機能を有するマスタ半導体集積回路とスレーブデバイス機能を有する同一物の少なくとも２つのスレーブ半導体集積回路が１つのパッケージに封止され、且つ、前記パッケージの内部において前記マスタ半導体集積回路のマスタ動作をするバスインタフェースと少なくとも２つの前記スレーブ半導体集積回路のスレーブ動作をするバスインタフェースとが各信号毎に内部バスに接続されている、少なくとも３個の半導体集積回路で構成されたマルチチップパッケージにおけるスレーブ半導体集積回路の異常の有無を判別するマルチチップパッケージの検査方法において、
前記マスタ半導体集積回路から全ての前記スレーブ半導体集積回路夫々に対し、同じ任意のデータの読み出しが行えるように予めデータを書き込み、その後、全ての前記スレーブ半導体集積回路に対して同時に前記任意データの読み出しアクセスを同時に行い、そのときに前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて全ての前記スレーブ半導体集積回路に対して正常か不良かを判別するマルチチップパッケージの検査方法。
【請求項６】
全ての前記スレーブ半導体集積回路が同一容量同一構成でデータの読み書き可能なメモリで構成される場合、前記マスタ半導体集積回路から全ての前記メモリ夫々に対し、同一メモリアドレスに同じ任意のデータを書き込み、この書き込みを全メモリ領域に対して繰り返し行い、その後、全ての前記メモリ夫々に対して同一アドレスを同時に読み出し、その読み出しを全領域に対し行いながら前記バス上のリーク電流を測定することで、全ての前記メモリに対して正常か不良かを判別する請求項５記載のマルチチップパッケージの検査方法。
【請求項７】
前記マスタ半導体集積回路から全ての前記スレーブ半導体集積回路夫々に対し、異なる任意のデータの読み出しが行えるように予めデータを書き込み、その後、全ての前記スレーブ半導体集積回路夫々に対して同時に前記任意データの読み出しアクセスを同時に行い、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて、前記バスが正常に接続されているか否かを判定する請求項５記載のマルチチップパッケージの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体集積回路を１つのパッケージに封止したマルチチップパッケージの検査方法に関する。
【背景技術】
【０００２】
近年、電子機器のハードウェア構成が複雑になり、多くの半導体集積回路で構成されている。また、その一方で電子機器の小型・軽量化が望まれていることもあって、実装部品点数の削減のため、複数の半導体集積回路を１つのパッケージに封止したマルチチップパッケージが用いられるようになってきている。このマルチチップパッケージ構成の場合、製品出荷時に構成されている各半導体集積回路が正常に動作するかを検査する必要があり、その方法が提案されている（例えば、特許文献１参照）。
【０００３】
図８は、特許文献１で開示された従来のマルチパッケージの検査方法の説明図である。この図において、マルチチップパッケージ１０には、第１の半導体集積回路（マスタデバイス）２０と第２の半導体集積回路（スレーブデバイス）３０が封止されている。第１の半導体集積回路２０には外部端子１１が接続されており、第１の半導体集積回路２０と第２の半導体集積回路３０は内部接続バス１２にて接続されている。また、内部接続バス１２がテスト用外部端子１３に接続されている。マスタデバイスである第１の半導体集積回路２０は、トライステート制御付き出力バッファ２１、入力バッファ２２、テストモード設定用レジスタ２３、片側インバータ入力のＡＮＤ回路２４を備えている。
【０００４】
この従来技術では、内部バス１２にて第１の半導体集積回路２０に接続されている第２の半導体集積回路３０を個別に検査する方法として、第１の半導体集積回路２０内に組み込まれているテストモード設定用レジスタ２３をテストモード(この図では”１“)に設定することにより、トライステート制御付き出力バッファ２１が、トライステート状態に固定される。この状態でテスト用外部端子１３から信号を入出力することにより、第２の半導体集積回路３０の端子を直接制御並びにモニタできることになり、第２の半導体集積回路３０を容易に検査することができる。
【特許文献１】特開２００２―３７２５７０号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のマルチチップパッケージの検査方法においては、マルチチップパッケージの構成要件としてテスト用外部端子（図８の符号１３で示す端子）が必要となるため、多くの信号線が内部接続に用いられていると、それらの信号線夫々に流れる信号の全てをテスト用外部端子に出力する必要があり、多くのテスト用外部端子が必要となる。これにより、マルチチップパッケージの総外部端子数が増加し、結果としてパッケージサイズの増大やコスト増につながってしまう問題がある。
【０００６】
換言すれば、複数の半導体集積回路を１つのパッケージ内に封止した際に、パッケージ工程中に発生する可能性のある不良品を検査するために封止品の検査をするが、端子数の制約等により、それぞれの半導体集積回路の端子が外部でないことが多く、検査の難易度が上昇している。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、外部端子数を増やすことなく、封止した複数の半導体集積回路の全てを検査することができるマルチチップパッケージの検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明のマルチチップパッケージの検査方法は、マスタデバイス機能を有するマスタ半導体集積回路及びスレーブデバイス機能を有する少なくとも１つのスレーブ半導体集積回路が１つのパッケージに封止され、且つ、前記パッケージの内部において前記マスタ半導体集積回路のマスタ動作をするバスインタフェースと少なくとも１つの前記スレーブ半導体集積回路のスレーブ動作をするバスインタフェースとが各信号毎に内部バスに接続されている、少なくとも２個の半導体集積回路で構成されたマルチチップパッケージにおける前記スレーブ半導体集積回路の異常の有無を判別するマルチチップパッケージの検査方法において、前記マスタ半導体集積回路から前記スレーブ半導体集積回路に対し、任意のデータの読み出しが行えるように予めデータを書き込み、その後、前記スレーブ半導体集積回路に対して前記任意データの読み出しアクセスを行うと同時に、前記マスタ半導体集積回路から前記任意データと同じデータを出力させて、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて、そのときの前記スレーブ半導体集積回路の不良の有無を判別するようにした。
【０００９】
この方法によれば、マスタ半導体集積回路がスレーブ半導体集積回路に任意のデータの書き込みを行い、その後、スレーブ半導体集積回路に対しデータ読み出し制御を行う時に、期待されるデータと同じ値をマスタ半導体集積回路からも出力し、それぞれのデータを衝突させる。この際、内部バス部分のリーク電流を測定しておき、期待値通りの動作を行っていれば、同じデータ同士が衝突してもリーク電流は増大せず、期待値通りの動作になっておらず、異なるデータ同士が衝突した場合は、リーク電流が増大し、動作不良が発生していることを容易に検査できる。
【００１０】
（２）本発明のマルチチップパッケージの検査方法は、上記（１）記載のマルチチップパッケージの検査方法において、前記スレーブ半導体集積回路として、データの読み書きが可能なメモリを使用した場合、前記メモリの全アドレス領域に対して任意データを書き込み、その後、前記メモリに対し読み出しアクセスを行うと同時に前記マスタ半導体集積回路から前記任意データと同じデータを出力させ、前記バス部分のリーク電流を測定することを前記メモリの全アドレス領域に行うことにより、前記メモリの異常の有無を判別するようにした。
【００１１】
この方法によれば、スレーブ半導体集積回路としてデータの読み書きが可能なメモリを用いた場合であり、上記（１）と同様の手法を用いることにより、前記メモリの全領域に対して処理を行うことができ、すべてのアドレスに対する検査が容易に行え、完全な検査を実施できる。
【００１２】
（３）本発明のマルチチップパッケージの検査方法は、上記（１）記載のマルチチップパッケージの検査方法において、前記スレーブ半導体集積回路として、データ読み出し専用のメモリを使用した場合、前記メモリの全アドレス領域に対して読み出しアクセスを行うと同時に前記マスタ半導体集積回路から各アドレスに対応する期待されるメモリ出力データと同じデータを出力させ、前記バス部分のリーク電流を測定することを前記メモリの全アドレス領域に行うことにより、前記メモリの異常の有無を判別するようにした。
【００１３】
この方法によれば、スレーブ半導体集積回路としてデータ読み出し専用のメモリを用いた場合であり、マスタ半導体集積回路側からの前記メモリに対する読み出し制御時に予め期待されるデータをマスタ半導体集積回路側からも出力し、そのときのリーク電流を測定し、これを前記メモリの全アドレス領域に対して行うことで、上記（１）と同様に完全な検査を実施できる。
【００１４】
（４）本発明のマルチチップパッケージの検査方法は、上記（１）記載のマルチチップパッケージの検査方法において、前記マスタ半導体集積回路から前記スレーブ半導体集積回路に対して任意のデータの読み出しが行えるように予めデータを書き込み、その後、前記スレーブ半導体集積回路に対して前記任意データの読み出しアクセスを行うと同時に前記マスタ半導体集積回路から期待される前記スレーブ半導体集積回路出力値と反転のデータを出力し、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて前記バスが正常に接続されているか否かを判定するようにした。
【００１５】
この方法によれば、マスタ半導体集積回路がスレーブ半導体集積回路に任意のデータの書き込みを行い、その後、スレーブ半導体集積回路に対しデータ読み出し制御を行う時に、期待されるデータと反対のデータをマスタ半導体集積回路から出力し、それぞれのデータを衝突させる。この際、内部バス部分のリーク電流を測定しておき、期待値通りの動作を行っていれば、異なるデータ同士が衝突してリーク電流が増大するが、例えば内部断線が発生している場合は、データ同士が衝突しないためリーク電流が増大せず、内部バス断線によりパッケージ封止工程における不良が発生していることを容易に検査できる。
【００１６】
（５）本発明のマルチチップパッケージの検査方法は、マスタデバイス機能を有するマスタ半導体集積回路とスレーブデバイス機能を有する同一物の少なくとも２つのスレーブ半導体集積回路が１つのパッケージに封止され、且つ、前記パッケージの内部において前記マスタ半導体集積回路のマスタ動作をするバスインタフェースと少なくとも２つの前記スレーブ半導体集積回路のスレーブ動作をするバスインタフェースとが各信号毎に内部バスに接続されている、少なくとも３個の半導体集積回路で構成されたマルチチップパッケージにおけるスレーブ半導体集積回路の異常の有無を判別するマルチチップパッケージの検査方法において、前記マスタ半導体集積回路から全ての前記スレーブ半導体集積回路夫々に対して同じ任意のデータの読み出しが行えるように予めデータを書き込み、その後、全ての前記スレーブ半導体集積回路に対して同時に前記任意データの読み出しアクセスを同時に行い、そのときに前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて全ての前記スレーブ半導体集積回路に対して正常か不良かを判別するようにした。
【００１７】
この方法によれば、マスタ半導体集積回路が少なくとも２つのスレーブ半導体集積回路夫々に対して任意のデータの書き込みを行い、その後、各スレーブ半導体集積回路に対し同時にデータ読み出し制御を行うことで、スレーブ半導体集積回路同士の出力データを衝突させる。この際、内部バス部分のリーク電流を測定しておくと、期待値通りの動作を行っていれば、同じデータ同士が衝突してもリーク電流は増大せず、期待値通りの動作になっておらず、異なるデータ同士が衝突した場合は、リーク電流が増大し、動作不良が発生していることを容易に検査できる。
【００１８】
（６）本発明のマルチチップパッケージの検査方法は、上記（５）記載のマルチチップパッケージの検査方法において、全ての前記スレーブ半導体集積回路が同一容量同一構成でデータの読み書き可能なメモリで構成される場合、前記マスタ半導体集積回路から全ての前記メモリ夫々に対し、同一メモリアドレスに同じ任意のデータを書き込み、この書き込みを全メモリ領域に対して繰り返し行い、その後、全ての前記メモリ夫々に対して同一アドレスを同時に読み出し、その読み出しを全領域に対し行いながら前記バス上のリーク電流を測定することで、全ての前記メモリに対して正常か不良かを判別するようにした。
【００１９】
この方法によれば、少なくとも２つのスレーブ半導体集積回路として同一容量同一構成のデータ読み書き可能なメモリを用いた場合であり、上記（５）と同様の手法を用いることにより、各メモリの全領域に対して処理を行うことができ、すべてのアドレスに対する検査が容易に行え、完全な検査を実施できる。
【００２０】
（７）本発明のマルチチップパッケージの検査方法は、上記（５）記載のマルチチップパッケージの検査方法において、前記マスタ半導体集積回路から全ての前記スレーブ半導体集積回路夫々に対して異なる任意のデータの読み出しが行えるように予めデータを書き込み、その後、全ての前記スレーブ半導体集積回路夫々に対して同時に前記任意データの読み出しアクセスを同時に行い、そのときの前記バス部分のリーク電流を測定し、前記リーク電流の値に基づいて前記バスが正常に接続されているか否かを判定するようにした。
【００２１】
この方法によれば、マスタ半導体集積回路が少なくとも２つのスレーブ半導体集積回路に対して互いに異なる任意のデータの書き込みを行い、その後、各スレーブ半導体集積回路に対し同時にデータ読み出しを行い、それぞれのデータを衝突させる。この際、内部バス部分のリーク電流を測定しておき、期待値通りの動作を行っていれば、異なるデータ同士が衝突してリーク電流が増大するが、例えば内部断線が発生している場合は、データ同士が衝突しないため、リーク電流が増大せず、内部バス断線によりパッケージ封止工程における不良が発生していることを容易に検査できる。
【発明の効果】
【００２２】
本発明によれば、マルチチップパッケージで封止されている内部接続バス上のリーク電流を測定することにより、デバイス不良の有無、パッケージ封止工程での不良発生の有無を容易に検査することができ、内部接続バスを外部端子として出力する必要が無くなるため、マルチチップパッケージの総端子数を増加させる必要がなく、パッケージの小型化、低コスト化を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２４】
図１は、本発明の実施の形態１に係るマルチチップパッケージの概略構成を示すブロック図である。この図において、マルチチップパッケージ５０には、第１の半導体集積回路（マスタデバイス）６０と第２の半導体集積回路（スレーブデバイス）７０が封止されており、第１の半導体集積回路６０と第２の半導体集積回路７０が内部バス１２を介して接続され、第１の半導体集積回路６０に外部端子１１が接続された構成となっている。本発明では、内部バス１２は外部端子１３（図８参照）には接続していない。図２は、第１の半導体集積回路６０と第２の半導体集積回路７０のバス接続部分の１信号分を詳細に示した回路構成図であり、それぞれバスインタフェース部分にトライステート制御付き出力バッファ２１と入力バッファ２２が接続されている。また、図３は、トランジスタレベルの回路で構成した例を示している。
【００２５】
第１の半導体集積回路６０は、内部バス１２に流れるリーク電流を検出する電流検出部６０１を有しており、この電流検出部６０１を第２の半導体集積回路７０の検査時に用いる。第２の半導体集積回路７０の検査は、外部端子１１に接続された検査装置１００から与えられる制御プログラムに従って行う。この制御プログラムは以下の各ステップを含む。
【００２６】
・第１の半導体集積回路６０から第２の半導体集積回路７０に任意のデータを書き込むステップ
・第２の半導体集積回路７０に書き込んだデータの読み出しと同時に第２の半導体集積回路７０に書き込んだデータと同じデータの読み出しを行うステップ
・データ読み出し時のバス部分のリーク電流を測定するステップ
・測定したリーク電流値に基づいて第２の半導体集積回路７０の不良の有無を判定するステップ
【００２７】
まず、内部バス１２を介して任意のデータが読み出せるように第２の半導体集積回路７０に設定を行い、次いで第２の半導体集積回路７０に対して当該データを期待値とする読み出し制御を行う。この際、第１の半導体集積回路７０は期待値と同じデータを同時に出力する。例えば、図３において、ある信号の接続部分において期待される出力データが“１”であるとすると、第１の半導体集積回路６０のトライステート制御付き出力バッファ２１では、トライステート制御が出力イネーブル状態でかつ出力信号として“１”が出力される。このときのトランジスタの状態は、ＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、ＶＤＤ側から順に“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となる。
【００２８】
一方、第２の半導体集積回路７０側も期待値通りの動作をしている場合には、ＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、ＶＤＤ側から順に“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となる。この時に、内部バス１２上のリーク電流を測定した場合、ＶＤＤ側からＧＮＤ側へのパス上にはＯＦＦ状態のトランジスタ２１２が存在するため、大きなリーク電流は発生しない（ＯＦＦのリーク電流のみしか流れない）。
【００２９】
しかし、一方で、仮に第２の半導体集積回路７０に何らかの不具合が発生し、期待値と反対のデータ“０”が出力された場合、第２の半導体集積回路７０のトライステート制御付き出力バッファ２１では、ＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態がＶＤＤ側から順に“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”となる。このような状態になると、内部バス１２を介して、ＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパス（第１の半導体集積回路６０のＶＤＤ側から内部バス１２を通り、第２の半導体集積回路７０のＧＮＤ側へのパス）が存在するため、内部バス１２上に大きなリーク電流が発生する（トランジスタのＯＮ電流が発生する）。
【００３０】
同様に、期待される出力データが“０”であった場合、期待値通りの動作をしていると、第１の半導体集積回路６０と第２の半導体集積回路７０のトライステート付き出力バッファ２１のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、共にＶＤＤ側から順に“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”となって、大きなリーク電流は発生しないが、第２の半導体集積回路７０の出力が期待値と反対の“１”出力になった場合、第２の半導体集積回路７０のトライステート付き出力バッファ２１のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、ＶＤＤ側から順に“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となり、内部バス１２を介して、ＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパス（第２の半導体集積回路７０のＶＤＤ側から内部バス１２を通り、第１の半導体集積回路６０のＧＮＤ側へのパス）が存在するため、内部バス１２上に大きなリーク電流が発生する。第１の半導体集積回路６０は、大きなリーク電流が発生した場合は、第２の半導体集積回路７０に異常があると判断する。
【００３１】
このように、第１の半導体集積回路６０が第２の半導体集積回路７０に任意のデータの書き込みを行い、その後、第２の半導体集積回路７０に対しデータ読み出し制御を行う時に、期待させるデータと同じ値を第１の半導体集積回路６０からも出力し、それぞれのデータを衝突させる。この際、内部バス部分のリーク電流を測定しておき、期待値通りの動作を行っていれば、同じデータ同士が衝突してもリーク電流は増大せず、期待値通りの動作になっておらず、異なるデータ同士が衝突した場合は、リーク電流が増大し、動作不良が発生していることを容易に検査できる。
【００３２】
そして、マルチチップパッケージ内部の接続バスを検査目的として外部端子として出力する必要がなく、リーク電流測定によるデバイス検査を行える特徴を有し、マルチチップパッケージの端子数増加抑制の実現および小型化・低コスト化に有用である。
【００３３】
ここで、第２の半導体集積回路７０として、ＲＡＭ（Random Access Memory）等のデータの読み書きが可能なメモリを使用した場合、その全メモリアドレスに対して任意のデータの書き込みを実施し、全メモリ領域に対して読み出しを行いながら、期待される出力データを第１の半導体集積回路６０から順次出力してデータを衝突させ、そのときの内部バス１２上のリーク電流を測定することにより、ＲＡＭ等のデータの読み書きが可能なメモリの検査を完全に実施することができる。
【００３４】
また、第２の半導体集積回路７０として、ＲＯＭ（Read Only Memory）等のデータ読み出し専用のメモリを使用した場合、その全メモリアドレスに対して読み出しを行いながら、期待される出力データを第１の半導体集積回路６０から順次出力してデータを衝突させ、そのときの内部バス１２上のリーク電流を測定することにより、ＲＯＭ等のデータ読み出し専用メモリの検査を完全に実施することができる。
【００３５】
（実施の形態２）
図４は、本発明の実施の形態２に係るマルチチップパッケージの概略構成を示すブロック図である。また、図５は、図４のバス接続部分の１信号分を詳細に示した回路図、図６は、図５のバス接続部分のトランジスタ構成例を示す回路図である。なお、図４〜図６において前述した図１〜図３と同じ構成要素には同じ番号を付し、その説明を省略する。
【００３６】
図４に示すように、マルチチップパッケージ８０の内部で、第１の半導体集積回路（マスタデバイス）６０と第２、第３の半導体集積回路（スレーブデバイス）７０、９０とが内部バス１２を介して接続されている。内部バス１２は、上述した実施の形態１と同様に外部端子１３（図８参照）には接続していない。また、図５に示すように、第１の半導体集積回路６０、第２の半導体集積回路７０、第３の半導体集積回路９０それぞれのバスインタフェース部分にトライステート制御付き出力バッファ２１と入力バッファ２２が接続されている。
【００３７】
第１の半導体集積回路６０は、外部端子１１に接続された検査装置１００から与えられる制御プログラムに従って、第２、第３の半導体集積回路７０、９０の検査を行う。なお、この場合、実施の形態１と同様に、電流検出部６０１を用いる。第２、第３の半導体集積回路７０、９０の検査は、外部端子１１に接続された検査装置１００から与えられる制御プログラムに従って行う。この制御プログラムは以下の各ステップを含む。
【００３８】
・第１の半導体集積回路６０から第２、第３の半導体集積回路７０、９０夫々に対し、任意の同じデータを書き込むステップ
・第２、第３の半導体集積回路７０、９０夫々に書き込んだデータの読み出しを行うステップ
・データ読み出し時のバス部分のリーク電流を測定するステップ
・測定したリーク電流値に基づいて第２、第３の半導体集積回路７０、９０の不良の有無を判定するステップ
【００３９】
まず、第１の半導体集積回路６０から内部バス１２を介して任意のデータが読み出せるように第２、第３の半導体集積回路７０、９０それぞれに設定を行う。次いで、第１の半導体集積回路６０から第２、第３の半導体集積回路７０、９０に対して同時に任意のデータを期待値とする読み出し制御を行って第２、第３の半導体集積回路７０、９０の出力信号同士を衝突させる。この時、上述した実施の形態１とは異なり、第１の半導体集積回路６０からはデータの出力は行われない。
【００４０】
ここで、例えば図６に示したある信号の接続部分では、期待される出力データが“１”であるとすると、第２の半導体集積回路７０のトライステート制御付き出力バッファ２１では、トライステート制御が出力イネーブル状態で、かつ出力信号として“１”が出力される。このときのトランジスタの状態、つまり、ＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、ＶＤＤ側から順に“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となる。
【００４１】
一方、第３の半導体集積回路９０側も期待値通りの動作をしている場合には、ＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、ＶＤＤ側から順に“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となる。この時に、内部バス１２上のリーク電流を測定すると、ＶＤＤ側からＧＮＤ側へのパス上にはＯＦＦ状態のトランジスタ（第３の半導体集積回路９０のトランジスタ２１２）が存在するため、大きなリーク電流は発生しない（つまり、ＯＦＦのリーク電流のみしか流れない）。
【００４２】
しかし、一方で、仮に第２の半導体集積回路７０に何らかの不具合が発生し、期待値と反対のデータ“０”が出力されると、第２の半導体集積回路７０のトライステート付き出力バッファ２１のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”となる。この場合、内部バス１２を介して、ＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパス（第３の半導体集積回路９０のＶＤＤ側から内部バス１２を通り、第２の半導体集積回路７０のＧＮＤ側へのパス）が存在するため、内部バス１２上に大きなリーク電流が発生する（つまり、トランジスタのＯＮ電流が発生する）。
【００４３】
同様に、期待される出力データが“０”であった場合、期待値通りの動作をしているときは、第２の半導体集積回路７０と第３の半導体集積回路９０のトライステート付き出力バッファ２１部分のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が共に“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”となり、大きなリーク電流は発生しないが、第２の半導体集積回路７０の出力が期待値と反対の“１”出力になると、第２の半導体集積回路７０のトライステート付き出力バッファ２１部分のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”となり、内部バス１２を介してＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパス（第３の半導体集積回路９０のＶＤＤ側から内部バス１２を通り、第２の半導体集積回路７０のＧＮＤ側へのパス）が存在するため、内部バス１２上に大きなリーク電流が発生する。
【００４４】
このように、第２、第３の半導体集積回路７０、９０に対し、同じ出力が期待される読み出し動作を同時に行い、その時のリーク電流を測定することでマルチチップパッケージ８０の良・不良を容易に判別することができる。
【００４５】
なお、実施の形態２では、第２の半導体集積回路７０の期待値が反転した場合の例を記載したが、第３の半導体集積回路９０の期待値が反転した場合でも同様の原理により、マルチチップパッケージ８０の良・不良を容易に判別することができる。
【００４６】
また、実施の形態２では、第１の半導体集積回路６０及び第２、第３の半導体集積回路７０、９０の３個の構成について記載しているが、Ｍ個のスレーブデバイスである半導体集積回路が接続されていても同様の原理により、データを衝突させているデバイス間の良品・不良品の判別が容易に行える。
【００４７】
また、実施の形態２では、スレーブデバイスである第２、第３の半導体集積回路７０、９０を同時に読み出し、マスタデバイスである第１の半導体集積回路６０はデータを出力しないものとして記載しているが、マスタデバイス、スレーブデバイスを問わず、２つ以上の内部バス１２に接続されている半導体集積回路のバスを衝突させながら、その時のリーク電流を測定すると、リーク電流測定時に出力状態にある全ての半導体集積回路のうち、いずれか１つ以上に動作不良が存在（異常リークが発生）するか、もしくはリーク電流測定時に出力状態にある全ての半導体集積回路が正常動作している（異常リーク電流なし）かを容易に判別することができる。
【００４８】
（実施の形態３）
図７は、内部バス部分に断線が発生している場合のマルチチップパッケージ構成である。なお、前述した図６と同じ構成要素には同じ番号を付し、その説明を省略する。
【００４９】
この実施の形態３は、図４に示すマルチチップパッケージ構成において、マルチチップパッケージ内部で封止されている内部バス１２が正常に接続されているか否かを検査するものであり、外部端子１１に接続された検査装置１００から与えられる制御プログラムに従って行う。この制御プログラムは以下の各ステップを含む。
【００５０】
・第１の半導体集積回路６０から第２、第３の半導体集積回路７０、９０に対し、任意の異なるデータの書き込みを行うステップ
・第２、第３の半導体集積回路７０、９０に書き込んだデータの読み出しを行うステップ
・データ読み出し時のバス部分のリーク電流を測定するステップ
・測定したリーク電流値に基づいて内部バス１２が正常に接続されているか否かを判定するステップ
【００５１】
まず、第１の半導体集積回路６０から内部バス１２を介して任意のデータが読み出せるように第２、第３の半導体集積回路７０、９０それぞれに設定を行う。但し、このとき第２の半導体集積回路７０に設定したデータの期待値と、第３の半導体集積回路９０に設定する期待値は反転データになるようにする。
【００５２】
次いで、第１の半導体集積回路６０から第２、第３の半導体集積回路７０、９０に対して同時に任意のデータを期待値とする読み出し制御を行い、第２、第３の半導体集積回路７０、９０の出力信号同士を衝突させる。この際、第２、第３の半導体集積回路７０、９０の出力期待値が反転しているため、期待値通りの出力になっていれば、第２の半導体集積回路７０のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、期待値が“１“の場合は“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”（期待値が“０”の場合は“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”）となり、第３の半導体集積回路９０のＶＤＤ側からＧＮＤ側へ直列に繋がっている４つのトランジスタ２１０〜２１３の状態が、期待値が“０”の場合は“ＯＮ−ＯＦＦ−ＯＮ−ＯＮ”（期待値が“１”の場合は“ＯＮ−ＯＮ−ＯＦＦ−ＯＮ”）となるため、内部バス１２を介して、ＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパスが存在するため、内部バス１２上に大きなリーク電流が発生する。
【００５３】
しかし、第２の半導体集積回路７０に繋がるバス経路上に断線が発生していた場合、内部バス１２を介してＶＤＤ側からＧＮＤ側へのパス上のトランジスタが全てＯＮとなるパスが存在しないため、内部バス１２上に大きなリーク電流は発生しない。
【００５４】
このように、第２、第３の半導体集積回路７０、９０に対し、反転の出力が期待される読み出し動作を同時に行い、その際、その時のリーク電流を測定することで、内部バス１２の断線の有無を容易に判別することができる。
【００５５】
なお、実施の形態３では、第１の半導体集積回路６０と、第２、第３の半導体集積回路７０、９０の３つ半導体集積回路で構成されたマルチチップパッケージに対して記載しているが、実施の形態１で説明した第１の半導体集積回路６０及び第２の半導体集積回路７０の２つの半導体集積回路で構成された場合でも、第１の半導体集積回路６０から第２の半導体集積回路７０の読み出し動作を行う際に、期待される出力データと反転となるデータとを同時に出力させ、その際のリーク電流を測定することで、同様な原理により断線の発生の判別を容易に検査できる。この場合の制御プログラムは以下の各ステップを含む。
【００５６】
・第１の半導体集積回路６０から第２の半導体集積回路７０に対し、任意のデータの書き込みを行うステップ
・第２の半導体集積回路７０に書き込んだデータの読み出しと同時に第２の半導体集積回路７０に書き込んだデータを反転させたデータの読み出しを行うステップ
・データ読み出し時のバス部分のリーク電流を測定するステップ
・測定したリーク電流値に基づいて内部バス１２が正常に接続されているか否かを判定するステップ
【００５７】
また、Ｍ個のスレーブデバイスが接続されていても、同様の原理により、データを衝突させているデバイス間のバス上における断線の発生の判別を容易に検査できる。
【産業上の利用可能性】
【００５８】
本発明は、複数の半導体集積回路を１つのパッケージに封止したマルチチップパッケージの製品出荷時の検査に用いて好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１に係るマルチチップパッケージの概略構成を示すブロック図
【図２】実施の形態１に係るマルチチップパッケージのバス接続の詳細な構成を示す図
【図３】実施の形態１に係るマルチチップパッケージのバス接続のトランジスタ構成を示す図
【図４】本発明の実施の形態２に係るマルチチップパッケージの概略構成を示すブロック図
【図５】実施の形態２に係るマルチチップパッケージのバス接続の詳細な構成を示す図
【図６】実施の形態２に係るマルチチップパッケージのバス接続のトランジスタ構成を示す図
【図７】本発明の実施の形態３に係るマルチチップパッケージのバス接続のトランジスタ構成で、バス部分に断線が発生している場合を示す図
【図８】従来のマルチチップパッケージの概略構成を示すブロック図
【符号の説明】
【００６０】
１１  外部端子
１２  内部バス
２１  トライステート制御付き出力バッファ
２２  入力バッファ
５０、８０  マルチチップパッケージ
６０  第１の半導体集積回路
７０  第２の半導体集積回路
９０  第３の半導体集積回路
１００  検査装置
２１０〜２１３  トランジスタ
６０１  電流検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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