(57)【要約】【課題】半導体デバイスが出力する信号のマッチ検出を行う試験装置において、マッチ検出の効率を向上させる。【解決手段】半導体デバイスを試験する試験装置であって、半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生部と、パターン発生部が順次出力する波形情報から波形を成形する波形発生部と、パターン発生部が出力するマッチ検出要求サイクルに応じて、半導体デバイスが出力する出力信号と、期待値パターンとが一致するか否かを検出するマッチ検出部と、出力信号と期待値パターンとが一致した場合に、マッチ検出要求サイクルを終了させ、パターン発生部に次の波形情報の発生を行わせる割込部とを備える試験装置を提供する。【選択図】図１
2006064479.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを試験する試験装置であって、
前記半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生部と、
前記パターン発生部が順次出力する前記波形情報から波形を成形する波形発生部と、
前記パターン発生部が出力するマッチ検出要求サイクルに応じて、前記半導体デバイスが出力する出力信号と、前記パターン発生部が出力する期待値パターンとが一致するか否かを検出するマッチ検出部と、
前記出力信号と前記期待値パターンとが一致した場合に、前記マッチ検出要求サイクルを終了させ、前記パターン発生部に次の波形情報を出力させる割込部と
を備える試験装置。
【請求項２】
前記パターン発生部は、
予め設定された周期のピリオド信号を出力するピリオド生成部と、
前記波形発生部に順次出力するべき前記波形情報を順次格納し、順次格納した前記波形情報を前記ピリオド信号に同期して前記波形発生部に出力する、縦続接続された複数のフリップフロップと
を有し、
前記割込部は、前記出力信号と前記期待値パターンとが一致したときに、前記マッチ検出要求サイクルが終了する前に、前記ピリオド生成部に次の前記ピリオド信号を出力させる
請求項１に記載の試験装置。
【請求項３】
前記フリップフロップは、前記マッチ検出部が前記出力信号と前記期待値パターンとの一致を検出した場合に前記波形発生部に出力するべき前記波形情報を、前記フリップフロップの段数に応じて予め順次格納する
請求項２に記載の試験装置。
【請求項４】
前記割込部は、
前記マッチ検出要求サイクル内に前記出力信号と前記期待値パターンとが一致しない場合、前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を、前記マッチ検出要求サイクルが終了する前に、前記ピリオド生成部に出力させるアンマッチ制御部と、
前記アンマッチ制御部が、前記ピリオド生成部に前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を出力させる間、前記フリップフロップから前記波形発生部への前記波形情報の出力を停止させるピリオドホールド部と
を有する請求項３に記載の試験装置。
【請求項５】
前記割込部は、前記出力信号と前記期待値パターンとが一致したときに、前記ピリオド信号と略同一のパルス幅のマッチ信号を出力するマッチ制御部を更に有し、
前記ピリオド生成部は、予め設定された周期の前記ピリオド信号に、前記マッチ信号を論理加算した信号を前記ピリオド信号として出力する
請求項４に記載の試験装置。
【請求項６】
前記ピリオド生成部は、
イネーブル信号が与えられる毎にそれぞれの前記波形情報のサイクル時間を示すピリオドデータを取り込み、与えられる基準クロックをカウントすることにより時間を計測し、計測した時間が前記ピリオドデータと一致した場合に前記ピリオド信号を出力するピリオドカウンタと、
前記ピリオドカウンタが出力する前記ピリオド信号に、前記マッチ信号を論理加算した信号を前記ピリオド信号として出力し、当該ピリオド信号を前記イネーブル信号として前記ピリオドカウンタに入力する論理和回路と
を有する請求項５に記載の試験装置。
【請求項７】
前記アンマッチ制御部は、前記マッチ検出要求サイクル内に、前記出力信号と前記期待値パターンとが一致しない場合に、前記ピリオドホールド部にアンマッチ信号を出力し、
前記ピリオドホールド部は、前記アンマッチ信号を受け取った場合に、前記ピリオド生成部が前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を出力する間、前記ピリオドカウンタのカウントを禁止し、前記ピリオド生成部が前記複数のフリップフロップの段数に応じた数の前記ピリオド信号を出力した後に、前記論理和回路に前記マッチ信号を出力する
請求項６に記載の試験装置。
【請求項８】
前記波形発生部は、
前記マッチ検出要求サイクル内で、位相の異なる複数のストローブ信号を生成するストローブ生成部と、
前記複数のストローブ信号のタイミングで前記出力信号の値を検出するタイミング比較器と
を有し、
前記マッチ検出部は、前記タイミング比較器が検出した前記出力信号の値と、与えられる期待値パターンとが一致するかを検出する
請求項１に記載の試験装置。
【請求項９】
前記ストローブ生成部は、前記マッチ検出要求サイクル内の予め定められた終期以降は、前記ストローブ信号を生成しない
請求項８に記載の試験装置。
【請求項１０】
前記ストローブ生成部は、前記マッチ検出要求サイクル内の予め定められた始期以前は、前記ストローブ信号を生成しない
請求項９に記載の試験装置。
【請求項１１】
半導体デバイスを試験する試験方法であって、
前記半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生段階と、
前記パターン発生段階において順次出力する前記波形情報から波形を成形する波形発生段階と、
前記パターン発生段階において出力するマッチ検出要求サイクルに応じて、前記半導体デバイスが出力する出力信号と、期待値パターンとが一致するか否かを検出するマッチ検出段階と、
前記出力信号と前記期待値パターンとが一致した場合に、前記マッチ検出要求サイクルを終了させ、前記パターン発生段階において次の波形情報を出力させる割込段階と
を備える試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスを試験する試験装置及び試験方法に関する。特に本発明は、パイプライン処理によって信号を出力する試験装置に関する。
【背景技術】
【０００２】
フラッシュメモリ等のデバイスを試験する際は、被測定デバイスの機能や性能について複数の項目について試験が行われる。複数の試験項目の中でデータの消去や書き込みが繰り返し行われるが、その都度、データの消去や書き込みが正常に行われたかどうかを試験装置で判定し、判定結果に応じた試験項目を分岐して行う。従来の試験装置における判定は、マッチ検出と呼ばれる機能により実現されていた。マッチ検出は、データの消去や書き込みに応じて被測定デバイスから出力される信号が、期待値と一致するかを判定するものである。
【０００３】
被測定デバイスの所定のアドレスに、任意のデータを書き込む場合、書き込みを行うためのコマンドやデータ等が試験装置から入力される。フラッシュメモリ等においては、フローティングゲートへの電荷の注入特性がデバイス毎にばらついているため、データが入力されてからメモリセルに書き込まれるまでの時間がデバイス毎に異なる。このため、フラッシュメモリはポーリングと呼ばれる自動書き込みシーケンスをデバイス内部で実行している。上述した理由により、ポーリングによる書き込み時間はデバイス毎に異なっており、書き込みが正常に終了した場合に、所定のデータを出力する。被測定デバイスにおいてポーリングが実行中である場合、次のアドレスにデータを書き込むことができないため、試験装置は、デバイスが出力するデータが期待値と一致するまでマッチ検出を繰り返しつつ待機しなければならない。マッチが検出されると試験装置は、試験パターンを分岐して次のアドレスにデータを書き込むシーケンスに進むことができる。
【０００４】
マッチ検出を行う場合、試験装置は、所定の長さのマッチ検出サイクルに一度、デバイスの出力データと期待値とを比較する。そして、当該マッチ検出サイクルを繰り返すことにより、ポーリングの終了を検出する。また、ポーリングの終了を検出したマッチ検出サイクルの終了をまって、次の試験項目を実行する。
【０００５】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の試験装置は、上述したようにマッチ検出サイクルに一度だけマッチ検出を行うため、ロスタイムが生じ、マッチ検出の効率が悪かった。マッチ検出サイクルのサイクル時間を十分に小さくし、マッチ検出サイクルの繰り返し回数を十分に多くすることにより、マッチ検出の効率を向上させることができるが、試験装置におけるマッチ検出サイクル時間には最小設定制限があるため、十分に小さいサイクル時間でマッチ検出を行うことができず、マッチ検出の効率を向上させることは困難である。
【０００７】
マッチ検出の結果に応じて、次に行うべき試験項目が分岐するため、例えばパイプライン処理により信号を出力する試験装置においては、マッチ検出を要求する信号が、縦続接続されたフリップフロップを介してマッチ検出回路に伝送され、マッチが検出されなかったことを示す信号が、縦続接続されたフリップフロップを介して戻ってくるまで、マッチ検出の効率を向上させることが困難である。
【０００８】
このため本発明は、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の形態においては、半導体デバイスを試験する試験装置であって、半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生部と、パターン発生部が順次出力する波形情報から、波形を成形する波形発生部と、パターン発生部が出力するマッチ検出要求サイクルに応じて、半導体デバイスが出力する出力信号と、パターン発生部が出力する期待値パターンとが一致するか否かを検出するマッチ検出部と、出力信号と期待値パターンとが一致した場合に、マッチ検出要求サイクルを終了し、パターン発生部に次の波形情報の発生を行わせる割込部とを備える試験装置を提供する。
【００１０】
パターン発生部は、予め設定されたピリオド（周期）信号を発生させるピリオド生成部と、波形情報を順次格納し、順次格納した波形情報をパターン発生部で発生したピリオド信号に同期して波形発生部に出力する縦続接続された複数のフリップフロップとを有する。また割込部は、半導体デバイスの出力信号と期待値パターンとが一致したときに、マッチ検出要求サイクルが終了する前に、ピリオド生成部に次のピリオド信号を発生させてよい。フリップフロップは、マッチ検出部が出力信号と期待値パターンとの一致を検出した場合、以降に発生する波形情報をフリップフロップの段数に応じて予め格納してよい。
【００１１】
割込部は、マッチ検出要求サイクル内に、出力信号と期待値パターンとが一致しない場合、複数のフリップフロップの段数に応じた数のピリオド信号を、サイクル時間の経過前にピリオド生成部に出力させるアンマッチ制御部と、アンマッチ制御部が、ピリオド生成部に複数のフリップフロップの段数に応じた数のピリオド信号を出力させる間、フリップフロップから波形発生部への波形情報の出力を停止させるピリオドホールド部とを有してよい。
【００１２】
割込部は、出力信号と期待値パターンとが一致したときに、ピリオド信号と略同一のパルス幅のマッチ信号を出力するマッチ制御部を更に有し、ピリオド生成部は、それぞれの波形情報毎に予め定められたサイクル時間毎に生成するピリオド信号に、マッチ信号を論理加算した信号をピリオド信号として出力してよい。
【００１３】
ピリオド生成部は、イネーブル信号が与えられる毎にそれぞれの波形情報のサイクル時間を示すピリオドデータを取り込み、与えられる基準クロックをカウントすることにより時間を計測し、計測した時間がピリオドデータと一致した場合にピリオド信号を出力するピリオドカウンタと、ピリオドカウンタが出力するピリオド信号に、マッチ信号を論理加算した信号をピリオド信号として出力し、当該ピリオド信号をイネーブル信号としてピリオドカウンタに入力する論理和回路とを有してよい。
【００１４】
アンマッチ制御部は、マッチ検出要求サイクル内に、出力信号と期待値パターンとが一致しない場合に、ピリオドホールド部にアンマッチ信号を出力し、ピリオドホールド部は、アンマッチ信号を受け取った場合に、ピリオド生成部が複数のフリップフロップの段数に応じた数のピリオド信号を出力する間、ピリオドカウンタのカウントを禁止し、ピリオド生成部が複数のフリップフロップの段数に応じた数のピリオド信号を出力した後に、論理和回路にピリオド信号を出力してよい。
【００１５】
波形発生部は、マッチ検出要求サイクル内で、位相の異なる複数のストローブ信号を生成するストローブ生成部と、複数のストローブ信号のタイミングで出力信号の値を検出するタイミング比較器とを有し、マッチ検出部は、タイミング比較器が検出した出力信号の値と、与えられる期待値パターンとが一致するかを検出してよい。
【００１６】
ストローブ生成部は、マッチ検出要求サイクル内の予め定められた終期以降は、ストローブ信号を生成しないことが好ましい。ストローブ生成部は、マッチ検出要求サイクル内の予め定められた始期以前は、ストローブ信号を生成しないことが好ましい。
【００１７】
本発明の第２の形態においては、半導体デバイスを試験する試験方法であって、半導体デバイスを試験するための波形情報を順次読み出して出力するパターン発生段階と、パターン発生段階において順次出力する波形情報から、波形を成形する波形発生段階と、パターン発生段階において出力するマッチ検出要求サイクルに応じて、半導体デバイスが出力する出力信号と、パターン発生段階において出力する期待値パターンとが一致するか否かを検出するマッチ検出段階と、出力信号と期待値パターンとが一致した場合に、マッチ検出要求サイクルを終了し、パターン発生段階において次の波形情報の発生を行わせる割込段階とを備える試験装置を提供する。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、フラッシュメモリ等の半導体デバイス３００を試験する試験装置であって、パターン発生装置１０、テストユニット６０、ＰＬＬ１５０、ピンエレクトロニクス１６０、及び制御部１７０を備える。
【００２１】
制御部１７０は、パターン発生装置１０、テストユニット６０、及びピンエレクトロニクス１６０を制御して、半導体デバイス３００を試験させる。例えば制御部１７０は、半導体デバイス３００を試験するための試験プログラムを予めパターン発生装置１０に供給して、パターン発生装置１０に当該試験プログラムに応じた試験パターン等を生成させる。
【００２２】
ＰＬＬ１５０は、所定の周期の基準クロックを生成し、パターン発生装置１０及びテストユニット６０に供給する。パターン発生装置１０は、基準クロックに応じて動作し、半導体デバイス３００を試験するためのパターン等の波形情報を順次読み出してテストユニット６０に出力する。
【００２３】
テストユニット６０は本発明に係る波形発生部、マッチ検出部の一例であって、基準クロックに応じて動作し、パターン発生装置１０から与えられるピリオド信号、波形情報を受け取り、ピンエレクトロニクス１６０を介して半導体デバイス３００に任意の波形を入力する。またテストユニット６０は、パターン発生装置１０から与えられるマッチ検出要求サイクル信号に応じて、半導体デバイス３００が出力する出力信号が、パターン発生装置１０から与えられる期待値パターンと一致するかを検出する。
【００２４】
ピンエレクトロニクス１６０は、テストユニット６０と半導体デバイス３００との間で信号の授受を行う回路であって、例えば半導体デバイス３００のピン毎に設けられたドライバ及びコンパレータを有する。
【００２５】
また、パターン発生装置１０は、半導体デバイス３００の出力信号と期待値パターンとが一致した場合に、マッチ検出要求サイクルを終了させ、テストユニット６０に次の波形情報の発生を行わせる。このような制御により、マッチ検出によるタイムロスを低減し、効率よく半導体デバイスの試験を行うことができる。
【００２６】
図２は、パターン発生装置１０の構成の一例を示す図である。パターン発生装置１０は、パターン発生部１２及び割込部４０を有する。パターン発生部１２は、半導体デバイス３００を試験するための波形情報を順次読み出して出力する回路であり、ピリオド生成部３６、複数のフリップフロップ（１４、２２、２４、３０、３２、３４）、及びパターン発生器２０を有する。図２及び図３においては、それぞれのフリップフロップを１段のみ示しているが、それぞれのフリップフロップは、縦続接続された複数のフリップフロップにより構成されてよい。特にフリップフロップ２２、２４はピリオド信号ｍにより１段づつデータが詰められていくパイプラインを構成してよい。
【００２７】
フリップフロップ１４には、制御部１７０から動作を開始するためのスタート信号が与えられる。またフリップフロップ１４は、スタート信号を基準クロックに同期化して出力するために、縦続接続された複数のフリップフロップにより構成される。スタート信号は、ピリオド生成部３６のイニシャルピリオド発生器１６、パターン発生器２０、及びフリップフロップ２２に与えられ、イニシャルピリオド発生器１６及びパターン発生器２０を動作させる。
【００２８】
パターン発生器２０は、制御部１７０から予め与えられる試験プログラムに基づいて、半導体デバイス３００に与える試験パターン（ＰＡＴ）、テストユニット６０にマッチ検出を要求するマッチ検出要求信号（ＦＬＡＧＣＹ）、及びそれぞれの波形情報のサイクル時間やタイミングクロックを定めるタイミングセット信号（ＴＳ）を生成し、順次出力する。マッチ検出要求信号ＦＬＡＧＣＹは、マッチ検出サイクルを示す信号であり、例えばマッチ検出サイクルでＨ論理を示す信号である。また、パターン発生器２０が出力した信号は、フリップフロップ２４に順次格納される。
【００２９】
ピリオド生成部３６は、ピリオドデータメモリ２６、ピリオドカウンタ２８、論理和回路３８、イニシャルピリオド発生器１６、及び論理和回路１８を有し、パターン発生器２０が生成したタイミングセット信号に基づいて、当該タイミングセット信号に対応する波形情報のサイクル時間の始期を定めるピリオド信号０を生成する。つまり、ピリオド生成部３６は、予め定められた試験周期設定に従って、試験サイクルを示すピリオド信号０を出力する。またピリオド生成部３６は、テストユニット６０におけるマッチ検出の結果に応じて、フリップフロップ２４に格納された信号を詰め直すためのピリオド信号ｍを出力する。
【００３０】
ピリオドデータメモリ２６は、ピリオドデータ（ＰＲＤ）をタイミングセット信号と対応付けて格納し、パターン発生器２０が出力するタイミングセット信号に対応するピリオドデータを出力する。
【００３１】
ピリオドカウンタ２８は、イネーブル信号が与えられる毎に、ピリオドデータメモリ２６が出力するピリオドデータを取り込み、与えられる基準クロック（図示せず）をカウントすることにより時間を計測し、計測した時間がピリオドデータと一致した場合にピリオド信号０を出力する。図中のＦＤは、基準クロック分解能以下のピリオドデータを示す。また、ピリオド信号０は、ピリオドカウンタ２８、フリップフロップ３０、及びフリップフロップ３２のイネーブル信号として入力される。それぞれのフリップフロップ３０、３２は、ＰＡＴ、ＴＳ、ＦＬＡＧＣＹ、ＦＤをピリオド信号０に同期してテストユニット６０に出力する。
【００３２】
このような動作により、パターン発生部１２は、試験パターンを、当該試験サイクルの始期毎にテストユニット６０に出力する。また、ピリオド信号０は、フリップフロップ３４を介して、テストユニット６０のイネーブル信号（ＰＧＦＴＰＲＤ）として入力される。このような動作により、テストユニット６０を、当該試験サイクルに応じて動作させる。
【００３３】
また、マッチ検出要求サイクルの後に実行するべき試験サイクルは、マッチ検出の結果によって異なるが、パターン発生器２０は、マッチ検出ができた場合に順次実行するべき試験サイクルに応じた波形情報を、予めフリップフロップ２４に順次格納する。イニシャルピリオド発生器１６は、マッチ検出ができなかった旨のアンマッチ信号を割込部４０から受け取った場合、フリップフロップ２４の段数に応じた発数のピリオド信号を出力する。論理和回路１８は、当該ピリオド信号とピリオド信号０との論理和を、ピリオド信号ｍとして出力する。
【００３４】
ピリオド信号ｍは、フリップフロップ２２、フリップフロップ２４、フリップフロップ２６、及びパターン発生器２０のイネーブル信号として入力される。パターン発生器２０は、当該ピリオド信号ｍに応じて、マッチ検出ができなかった場合に順次実行されるべきパターンを順次生成し、フリップフロップ２４に順次格納する。従来の試験装置においては、マッチ検出ができなかった場合に順次発生させるパターンが、フリップフロップ２４に予め格納されている。このため、マッチ検出がされた場合にはフリップフロップ２４に新たなパターンを詰め直す必要がある。これに対し、本例における試験装置１００によれば、マッチ検出がされた場合には、既にフリップフロップ２４に格納されているパターンを実行すればよく、マッチ検出がされない場合には、当該半導体デバイス３００が不良品であるとして処理すればよいため、試験時間を短縮することができる。
【００３５】
また、フリップフロップ２２は、フリップフロップ２４と同数のフリップフロップを有しており、スタート信号と、フリップフロップ２４が出力する信号とを同期させる。フリップフロップ２２が出力するスタート信号は、論理和回路３８及びテストユニット６０に入力され、ピリオド生成部３６及びテストユニット６０を動作させる。
【００３６】
割込部４０は、テストユニット６０において、半導体デバイス３００の出力信号と期待値パターンとが一致した場合、即ちマッチ検出をした場合に、マッチ検出要求サイクルを終了させ、テストユニット６０に次のパターンを実行させる。割込部４０は、マッチ制御部４２、アンマッチ制御部４８、ピリオドホールド部５４、及び論理和回路５６を有する。
【００３７】
マッチ制御部４２は、テストユニット６０においてマッチ検出ができた場合に、マッチ信号を受け取り、マッチ信号を基準クロックに同期して出力する。マッチ制御部４２は、フリップフロップ４４、及び論理積回路４６を有する。図２においてフリップフロップ４４は２段のフリップフロップとして示しているが、図２における初段のフリップフロップ４４は、基準クロックとの同期化のため、複数の縦続接続されたフリップフロップを有する。論理積回路４６は、図２に示した初段のフリップフロップ４４が出力するマッチ信号と、次段のフリップフロップ４４が出力するマッチ信号の反転信号との論理積を出力する。このような動作により、マッチ制御部４２は、ピリオド信号と略同一のパルス幅を有するマッチ信号を出力する。
【００３８】
マッチ制御部４２が出力するマッチ信号は、論理和回路５６を介して論理和回路３８に入力される。論理和回路３８は、ピリオドカウンタ２８が出力するピリオド信号０と、マッチ信号との論理和を、ピリオド信号０として出力する。即ち、割込部４０は、ピリオド信号０にマッチ信号を割り込ませることにより、マッチ検出要求サイクルが終了する前に、マッチ信号に応じてピリオド生成部３６にピリオド信号０を出力させ、新たな試験サイクルを開始させる。
【００３９】
このとき、論理和回路３８は、ピリオド信号０をフリップフロップ３０及びフリップフロップ３２のイネーブル信号として入力し、新たなパターン等をテストユニット６０に入力する。また、論理和回路３８は、ピリオド信号０をピリオドカウンタ２８のイネーブル信号として入力する。ピリオドカウンタ２８は、ピリオド信号０に応じて新たな試験サイクルのピリオドデータを読み込み、当該試験サイクルを制御する。このような動作により、マッチ検出をした場合に、マッチ検出要求サイクルの終了を待たずに、新たな試験サイクルを発生することができるため、試験の効率を向上させることができる。
【００４０】
アンマッチ制御部４８は、マッチ検出要求サイクル内に、半導体デバイス３００の出力信号と期待値パターンとが一致しない場合に、基準クロックに同期してアンマッチ信号を出力する。アンマッチ制御部４８は、マッチ制御部４２の構成に加え、論理積回路５０を更に有する。アンマッチ制御部４８の動作は、図３において後述する。
【００４１】
アンマッチ制御部４８が出力するアンマッチ信号は、上述したようにイニシャルピリオド発生器１６に入力され、新たなパターンをフリップフロップ２４に格納するためのピリオド信号ｍを生成させる。つまり、アンマッチ制御部４８は、テストユニット６０においてマッチ検出要求サイクル内にマッチ検出ができない場合に、複数のフリップフロップ２４の段数に応じた数のピリオド信号を、サイクル時間の経過前にイニシャルピリオド発生器１６に出力させる。
【００４２】
また、ピリオドホールド部５４は、アンマッチ信号を受け取った場合に、イニシャルピリオド発生器１６が所定の発数のピリオド信号を出力する間、ピリオドカウンタ２８のカウント動作を禁止させる。そして、イニシャルピリオド発生器１６が、所定の発数のピリオド信号を出力した後、論理和回路５６を介して、論理和回路３８にマッチ信号を出力する。このような動作により、マッチ検出ができない場合に発生するべきパターンを詰め直す間、フリップフロップ２４から出力されるパターンを停止し、誤動作を防ぐことができる。
【００４３】
図３は、テストユニット６０及びピンエレクトロニクス１６０の構成の一例を示す図である。テストユニット６０は、パターン制御部６４、ストローブ制御部６８、ストローブ生成部７４、マッチ検出部９４、選択部（８２−１、８２−２、以下８２と総称する）、フリップフロップ（６２、７０、７２、８４、８８、９０、１１６、１１８、１２４）、、及び論理積回路（１１０、１２０）を有する。またピンエレクトロニクス１６０は、ドライバ１６２及びコンパレータ（１６４、１６６）を有する。
【００４４】
テストユニット６０のそれぞれのフリップフロップのリセット端子には、パターン発生部１２が出力するスタート信号（ＴＧＳＴＡＲＴ）が入力される。また、パターン制御部６４ストローブ制御部６８、フリップフロップ６２、及びフリップフロップ７０には、パターン発生部１２が出力するピリオド信号０が、イネーブル信号（ＰＧＦＴＰＲＤ）として入力され、ピリオド信号０に同期して動作する。
【００４５】
パターン制御部６４は、フリップフロップ６２を介してタイミングセット信号（ＴＳ）、高精度ピリオドデータ（ＦＤ）、及び試験パターン（ＰＡＴ）を受け取る。そして、これらの信号に基づいて半導体デバイス３００に入力する試験信号を出力する。例えば、試験パターンは１及び０の配列から成るデジタルパターンであり、パターン制御部６４は、試験パターンに応じた電圧値をタイミングセット信号に応じた周期で示す試験信号を生成し、当該試験信号をタイミング信号に応じたタイミングで、ドライバ１６２に入力する。
【００４６】
ストローブ制御部６８は、フリップフロップ６２を介してタイミングセット信号、及びタイミング信号を受け取り、また例えば制御部１７０からＨ論理の信号を受け取る。そして、マッチ検出要求サイクル内における所定のタイミングで１本の基準ストローブ信号（ＩＳＴ）を出力する。また、フリップフロップ７０は、パターン制御部６４、及びストローブ制御部６８と同期して、試験パターン及びマッチ検出要求サイクルを出力する。
【００４７】
コンパレータ１６４は、予め定められたハイレベルの電圧値ＶＨと、半導体デバイス３００が出力する出力信号の電圧値とを比較するレベル比較器であって、当該比較結果に応じた信号を出力する。本例においてコンパレータ１６４は、出力信号が電圧値ＶＨ以上である場合に１を示し、出力信号が電圧値ＶＨ以下である場合に０を示すＨレベル比較信号を出力する。またコンパレータ１６６は、予め定められたローレベルの電圧値ＶＬと、半導体デバイス３００が出力する出力信号の電圧値とを比較するレベル比較器であり、当該比較結果に応じたＬレベル比較信号を出力する。
【００４８】
ストローブ生成部７４は、マッチ検出要求サイクル内で、位相の異なる複数のストローブ信号を生成する。例えば、ストローブ生成部７４は、ＰＬＬ１５０が出力する基準クロックを、当該マッチ検出要求サイクルの間、ストローブ信号として出力する。
【００４９】
ストローブ生成部７４は、論理和回路（７６−１、７６−２、以下７６と総称する）、フリップフロップ（７８−１、７８−２、以下７８と総称する）、及び論理積回路（８０−１、８０−２、以下８０と総称する）を有する。また、ストローブ生成部７４には、フリップフロップ７２を介して、マッチ検出要求サイクルを示す信号（ＦＬＡＧＣＹ）が入力される。
【００５０】
論理和回路７６は、ストローブ制御部６８が出力する基準ストローブ信号と、フリップフロップ７８が出力する信号の論理和を、フリップフロップ７８に入力する。フリップフロップ７８の反転出力は、ストローブ制御部６８が基準ストローブ信号を出力してから、フリップフロップ７８がリセットされるまで、Ｌ論理に固定される。
【００５１】
また、フリップフロップ７８のリセット端子には、マッチ検出要求サイクルを示す信号（ＦＬＡＧＣＹ）が入力され、当該信号（ＦＬＡＧＣＹ）がＬ論理になったときにリセットされる。このような動作により、マッチ検出要求サイクル毎に、フリップフロップ７８の値をリセットすることができる。
【００５２】
また、論理積回路８０は、基準クロックと、フリップフロップ７８の反転出力と、マッチ検出要求サイクルを示す信号（ＦＬＡＧＣＹ）との論理積を出力する。つまり、ストローブ制御部６８が出力する基準ストローブ信号は、ストローブ生成部７４が複数のストローブ信号を出力する期間の終期を規定し、論理積回路８０は、信号（ＦＬＡＧＣＹ）によって規定されるマッチ検出要求サイクルの開始時から、ストローブ制御部６８が基準ストローブ信号を出力するまで、基準クロックをストローブ信号として出力する。マッチ検出部９４は、当該ストローブ信号に応じた複数のタイミングにおいて、コンパレータ１６４及びコンパレータ１６６が出力するレベル比較信号と、期待値とが一致するかを検出する。
【００５３】
また、ストローブ制御部６８は、Ｈレベル比較信号に対するストローブ信号を生成する期間の終期を規定するＨレベル基準ストローブ信号と、Ｌレベル比較信号に対するストローブ信号を生成する期間の終期を規定するＬレベル基準ストローブ信号とを生成してもよい。Ｈレベル基準ストローブ信号は、論理和回路７６−１に入力され、論理積回路８０−１は、Ｈレベル比較信号に対するストローブ信号を出力する。またＬレベル基準ストローブ信号は、論理和回路７６−２に入力され、論理積回路８０−２は、Ｌレベル比較信号に対するストローブ信号を出力する。このように、本例における試験装置１００によれば、マッチ検出サイクルにおいて、マッチ検出を行うタイミングの始期や終期を任意に設定することができる。つまり、ストローブ制御部６８が生成する基準ストローブ信号のタイミングを設定することにより、容易に当該始期及び終期を設定することができる。このため、例えば、半導体デバイスの用途に応じて求められるスペックが異なる場合であっても、当該スペックに応じたマッチ検出期間を容易に設定することができる。
【００５４】
また、ストローブ制御部６８は、ストローブ生成部７４がマッチ検出要求サイクル内において、複数のストローブ信号を出力する期間の始期を規定する基準ストローブ信号を更に出力してもよい。この場合、ストローブ生成部７４は、マッチ検出要求サイクル内において、基準ストローブ信号で定められる終期以降、及びマッチ検出要求サイクル内において、基準ストローブ信号で定められる始期以前は、ストローブ信号を生成しない。
【００５５】
選択部８２−１は、ＦＬＡＧＣＹがＬレベルでは、ストローブ制御部６８が出力するストローブ信号を選択し、ＦＬＡＧＣＹがＨレベルでは、論理積回路８０−１が出力するストローブ信号を選択する。これにより、マッチ検出要求サイクルでは前述の複数のストローブによりマッチが検出され、マッチ検出要求サイクル以外では、ストローブ制御部６８が出力する通常のストローブによってタイミング比較が行われる。
【００５６】
また、選択部８２−２も同様に、ＦＬＡＧＣＹがＬレベルではストローブ制御部６８が出力するストローブ信号が選択され、ＦＬＡＧＣＹがＨレベルでは論理積回路８０−２が出力するストローブ信号が選択される。
【００５７】
フリップフロップ８４は、本発明に係るタイミング比較器の一例である。フリップフロップ８４−１は、論理積回路８０−１が出力する複数のストローブ信号のタイミングで、Ｈレベル比較信号の値を検出する。また、フリップフロップ８４−２は、論理積回路８０−２が出力する複数のストローブ信号のタイミングで、Ｌレベル比較信号の値を検出する。
【００５８】
マッチ検出部９４は、フリップフロップ８４が検出した値と、与えられる期待値とが一致するかを検出する。マッチ検出部９４には、フリップフロップ（７０、７２、１２２、１２４）を介して伝送された試験パターンが、期待値パターンとして与えられる。フリップフロップ１２２は、フリップフロップ８４と同期して動作し、フリップフロップ１２４は、フリップフロップ９０と同期して動作する。
【００５９】
マッチ検出部９４は、論理積回路（９６、９８）、及び論理和回路１０２を有する。論理積回路９６は、フリップフロップ８４−１が複数のタイミングで順次検出した値と、期待値パターンとの論理積を出力する。つまり、Ｈレベル比較信号及び期待値パターンが共にＨ論理になったときに、Ｈ論理の信号を出力する。論理積回路９８は、フリップフロップ８４−２が複数のタイミングで順次検出した値と、期待値パターンの反転信号との論理積を出力する。つまり、Ｌレベル比較信号がＨ論理を示し、期待値パターンがＬ論理を示したときに、Ｈ論理の信号を出力する。論理和回路１０２は、論理積回路９６及び論理積回路９８が出力する信号の論理和を出力する。つまり、論理和回路１０２は、論理積回路９６と論理積回路９８の出力のいずれかがＨ論理となった場合に、マッチ信号を出力する。
【００６０】
論理積回路１１０は、半導体デバイス３００のそれぞれのピンに対するマッチ信号の論理積を出力する。つまり、試験するべき半導体デバイス３００の全てのピンに対してマッチが検出された場合に、マッチ信号を出力する。また、論理積回路１１０は、複数の半導体デバイス３００に対するマッチ信号の論理積を出力してもよい。
【００６１】
フリップフロップ８８は、フリップフロップ８４と同期して、基準ストローブ信号を出力する。フリップフロップ９０、１１６は、フリップフロップ８８から受け取った基準ストローブ信号を、所定のタイミングで出力する。また、フリップフロップ（１２２、１２４、１１８）は、基準ストローブ信号をイネーブル信号として受け取り、フリップフロップ１１８は、フリップフロップ１１６と同期してマッチ検出要求信号（ＦＬＡＧＣＹ）を出力する。
【００６２】
論理積回路１２０は、フリップフロップ１１６とフリップフロップ１１８が出力する信号の論理積を出力する。つまり、マッチ検出要求サイクル内において、ストローブ制御部６８が生成した基準ストローブ信号を出力する。論理積回路１２０が出力した信号は、アンマッチ制御部４８に入力される。つまり、論理積回路１２０は、マッチ検出要求サイクルにおいてマッチが検出できたか否かに関わらず、基準ストローブ信号を出力する。
【００６３】
アンマッチ制御部４８の論理積回路５２は、マッチ制御部４２の論理積回路４６と同様に、基準ストローブ信号に基づいて、ピリオド信号と略同一のパルス幅の信号を生成する。そして、論理積回路５０は、マッチ信号の反転信号と、論理積回路５２の出力との論理積を出力する。つまり、論理積回路５０は、マッチ検出要求サイクル内において、基準ストローブ信号のタイミングまでにマッチが検出できない場合に、上述したパルス幅の信号をアンマッチ信号として出力する。
【００６４】
以上説明したように、本例における試験装置１００は、マッチ検出要求サイクル内において、基準クロックをストローブ信号として用いることにより、複数のタイミングでマッチ検出を行うことができる。そして、マッチ検出ができた場合に、マッチ検出要求サイクルを打ち切って、次の試験サイクルを発生させる。このため、試験の効率を向上させることができる。
【００６５】
また、従来の試験装置では、マッチ検出要求サイクルを繰り返し発生させることでマッチ検出を行っていた。このためフリップフロップ２４等にはマッチが検出されなかった場合のパターンが格納されており、マッチが検出された場合はフリップフロップ２４等に格納されているパターンを詰め直す必要があった。これに対し、本例の試験装置１００では、マッチ検出要求サイクルに十分長い時間を設定し、当該サイクル内の複数のタイミングでマッチ検出を行うことにより、マッチ検出要求サイクルを繰り返す必要がない。このため、フリップフロップ２４等に、マッチが検出された場合のパターンを予め格納することができ、マッチ検出部のパターンの詰め直しを行う必要がなく、効率よく試験を行うことができる。
【００６６】
図４は、マッチ検出要求サイクル内においてマッチが検出されたときの、論理積回路１１０及びアンマッチ制御部４８が出力する信号の一例を示すタイミングチャートである。本例においては、半導体デバイス３００の出力ピン（０〜７）が出力する信号に対して、マッチ検出を行う。
【００６７】
図４に示すように、マッチ検出部９４は、マッチ検出要求サイクルの開始から、所定の終期までの間における基準クロックを用いて、それぞれの出力信号に対してマッチ検出を行う。そして、全ての出力信号に対してマッチが検出された場合に、論理積回路１１０は、Ｈ論理を示す信号を出力する。また、アンマッチ制御部４８は、全ての出力信号に対してマッチが検出された場合、Ｌ論理の信号を出力する。
【００６８】
図５は、マッチ検出要求サイクル内においてマッチが検出されなかったときの、論理積回路１１０及びアンマッチ制御部４８が出力する信号の一例を示すタイミングチャートである。本例においては、半導体デバイス３００の出力ピン（０〜７）が出力する信号に対して、マッチ検出を行う。
【００６９】
本例においては、マッチが検出されない出力信号があるため、論理積回路１１０はＬ論理の信号を出力する。そして、当該サイクル内における基準ストローブ信号のタイミングに応じて、アンマッチ制御部４８は、アンマッチ信号を出力する。
【００７０】
図６は、本発明の実施形態に係る試験方法の一例を示すフローチャートである。当該試験方法は、図１から図５において説明した試験装置１００と同様の方法で、半導体デバイスの試験を行う。
【００７１】
まず、パターン発生段階Ｓ２００において、半導体デバイスを試験するための波形情報を順次読み出して出力する。そして、波形発生段階Ｓ２０２において、波形情報に基づいて波形を生成し、半導体デバイスに入力する。
【００７２】
次に、マッチ検出段階Ｓ２０４で、マッチ検出要求サイクルに応じて、半導体デバイスの出力信号と期待値パターンとがマッチするかを検出する。マッチ検出段階Ｓ２０４では、図１から図５において説明したように、マッチ検出要求サイクルに十分長い時間を設定し、当該サイクル内において複数のタイミングでマッチを検出する。
【００７３】
そして、マッチが検出された場合には、割込段階Ｓ２０８において、当該マッチ検出要求サイクルの終了前に、当該マッチ検出要求サイクルを終了する。そして、全ての試験項目が終了したかを判定し（Ｓ２１０）、全ての試験項目が終了した場合には、半導体デバイスの試験を終了する。全ての試験項目が終了していない場合、Ｓ２００以降の処理を繰り返す。
【００７４】
また、Ｓ２０４において、マッチ検出要求サイクル内でマッチが検出されない場合、アンマッチ信号を出力し、図２において説明したように、アンマッチ信号に応じた処理を行う（Ｓ２１２）。
【００７５】
そして、全ての試験項目が終了したかを判定し（Ｓ２１４）、終了している場合には、半導体デバイスの試験を終了し、終了していない場合には、フリップフロップ２４に格納した波形情報を詰め替えて（Ｓ２１６）、Ｓ２００以降の処理を繰り返す。
【００７６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００７７】
以上から明らかなように、本発明によれば、半導体デバイスの試験の効率を向上させることができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】パターン発生装置１０の構成の一例を示す図である。
【図３】テストユニット６０及びピンエレクトロニクス１６０の構成の一例を示す図である。
【図４】マッチ検出要求サイクル内においてマッチが検出されたときの、論理積回路１１０及びアンマッチ制御部４８が出力する信号の一例を示すタイミングチャートである。
【図５】マッチ検出要求サイクル内においてマッチが検出されなかったときの、論理積回路１１０及びアンマッチ制御部４８が出力する信号の一例を示すタイミングチャートである。
【図６】本発明の実施形態に係る試験方法の一例を示すフローチャートである。
【符号の説明】
【００７９】
１０・・・パターン発生装置、１２・・・パターン発生部、１４、２２、２４、３０、３２、３４、４４、６２、７０、７２、７８、８４、８８、９０、１１６、１１８、１２２、１２４・・・フリップフロップ、１６・・・イニシャルピリオド発生器、１８、３８、５６、７６、８０、１０２、１１０・・・論理和回路、２０・・・パターン発生器、２６・・・ピリオドデータメモリ、２８・・・ピリオドカウンタ、３６・・・ピリオド生成部、４０・・・割込部、４２・・・マッチ制御部、４６、５０、５２、９６、９８、１２０・・・論理積回路、４８・・・アンマッチ制御部、５４・・・ピリオドホールド部、６０・・・テストユニット、６４・・・パターン制御部、６８・・・ストローブ制御部、７４・・・ストローブ生成部、８２・・・選択部、９４・・・マッチ検出部、１００・・・試験装置、１６０・・・ピンエレクトロニクス、１６２・・・ドライバ、１６４、１６６・・・コンパレータ、１７０・・・制御部、３００・・・半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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