(57)【要約】【課題】信号線及び駆動部における高周波ノイズを低減することができ、しかも簡単な構成で安価に実現できる平面表示装置の表示データ入力装置を提供する。【解決手段】デジタルデータを形成する複数ビットのそれぞれを正極性と負極性の差動出力信号として出力する複数の差動出力回路と、前記複数の差動出力回路の前記正極性と、負極性の差動出力信号がそれぞれ伝送される複数の配線と、複数の第１の差動入力回路は、それぞれ、前記正極性の配線に正極性入力端子が接続され、前記負極性の配線に負極性入力端子が接続される。また複数の第２の差動入力回路は、それぞれ、前記正極性の配線に負極性入力端子が接続され、前記負極性の配線に正負極性入力端子が接続される。【選択図】      図２
2006064963.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータを形成する複数ビットのそれぞれを正極性と負極性の差動出力信号として出力する複数の差動出力回路と、
前記複数の差動出力回路の前記正極性と、負極性の差動出力信号がそれぞれ伝送される複数の配線と、
それぞれ、前記正極性の信号が出力される配線に正極性入力端子が接続され、前記負極性の信号が出力される配線に負極性入力端子が接続された複数の第１の差動入力回路と、
それぞれ、前記正極性の信号が出力される配線に負極性入力端子が接続され、前記負極性の信号が出力される配線に正負極性入力端子が接続された複数の第２の差動入力回路と、
を具備したことを特徴とする平面表示装置の表示データ入力装置。
【請求項２】
前記デジタルデータの論理状態を、入力側と出力側で合致させるために、
前記各第１の差動入力回路の出力を非反転状態で出力する非反転出力回路と、
前記各第２の差動入力回路の出力を反転状態で出力する反転出力回路と、
をさらに有したことを特徴とする請求項１記載の平面表示装置の表示データ入力装置。
【請求項３】
前記複数の第１の差動入力回路を含み、前記デジタルデータの全ビットが入力される正極性の複数のバッファ回路と、前記複数の第２の差動入力回路を含み、前記デジタルデータの全ビットが入力される負極性の複数のバッファ回路とが構成されており、
前記正極性と負極性のバッファ回路が交互に配置されていることを特徴とする請求項２記載の平面表示装置の表示データ入力装置。
【請求項４】
前記複数の第１の差動入力回路を含み、前記デジタルデータの全ビットが入力される正極性の複数のバッファ回路と、前記複数の第２の差動入力回路を含み、前記デジタルデータの全ビットが入力される負極性の複数のバッファ回路とが構成されており、
前記正極性の複数のバッファ回路が、表示装置の表示領域の左右いずれか一方に配列され、負極性の複数のバッファ回路が、前記表示装置の表示領域の左右いずれか他方に配列されていることを特徴とする請求項２記載の平面表示装置の表示データ入力装置。
【請求項５】
前記複数の第２の差動入力回路は、１つのバッファ回路内に同じ個数づつ含まれており、前記バッファ回路が複数個構成されていることを特徴とする請求項１記載の平面表示装置の表示データ入力装置。
【請求項６】
前記複数の差動出力回路の入力側にそれぞれ接続され、
前記複数の配線を通じて前記複数の第１の差動入力回路に対応する前記複数の差動出力回路の入力ビットを非反転状態で与える複数の非反転回路と、
前記複数の配線を通じて前記複数の第２の差動入力回路に対応する前記複数の差動出力回路の入力ビットを反転状態で与える複数の反転回路と、
を具備したことを特徴とする請求項５記載の平面表示装置の表示データ入力装置。
【請求項７】
前記複数のバッファ回路の出力側に、デジタルアナログ変換回路がそれぞれ接続されていることを特徴とする請求項３，４，５のいずれかに記載の平面表示装置の表示データ入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶、或は発光素子、或はプラズマなどを用いる平面型表示装置の表示データ入力装置に関する。
【背景技術】
【０００２】
平面型表示装置は、大きなブロックで分類すると、表示パネル部と、表示パネル部の表示部に信号（表示データ、制御信号）を与える駆動部と、電源部を有する。表示パネル部は、画素が２次元的に配列された表示領域を有する。表示領域内は、複数の信号線と複数の走査線とが交差して配列され、複数の交差部にそれぞれ画素が配置されている。
【０００３】
駆動部は、画素が配置されている複数の行を順次走査する走査線駆動部と、各行の複数の画素に前記複数の信号線を介してそれぞれ信号を供給する信号線駆動部とを含む。駆動部は、プリント配線板に設けられる。
【０００４】
信号線駆動部は、タイミングコントローラからのデジタル信号を受けて、バッファ回路を介してアナログデジタル変換処理を行う。アナログデジタル変換された信号が、対応する信号線を介して画素に供給される。
【０００５】
信号線駆動部の基板には、タイミングコントローラから出力されるデジタル信号をバッファ回路に導入するための配線群がある。この配線群には、１水平ライン分の画素に与えるためのデジタル信号が、高速で出力される。この高速デジタル信号を得るために、差動駆動方式の回路がある（例えば特許文献１参照）。
【０００６】
差動駆動方式では、デジタル信号の１ビットを伝送するのに差動出力である正極性信号と負極性信号を用いる。すると、１ビットを１クロック期間で、単一極性信号により送る場合に比べて、振幅の小さい正極性、負極性の差動信号で１ビットを1/2 クロック期間で送ることが可能となる。つまりデータ転送量を多くすることができる。
【０００７】
この差動駆動方式の場合、送信側に、正極性信号を伝送する正極性出力バッファ回路、負極性信号を伝送する負極性出力バッファ回路と、受信側に、正極性信号を受信する正極性入力バッファ回路、負極性信号を受信する負極性入力バッファ回路とを有する。
【特許文献１】特開２００４−１０２２５９
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の正極性出力バッファ回路及び負極性出力バッファ回路と、正極性入力バッファ回路及び負極性入力バッファ回路とは、互いに対応関係にある。つまり、
正極性出力バッファ回路の出力ラインは、正極性入力バッファ回路に接続され、負極性入力バッファ回路の出力ラインは、負極性入力バッファ回路に接続されている。このために、同極性の信号が、各回路を構成する各スイッチを同じ方向に流れるとき、互いに干渉し合い高周波ノイズを発生することがある。この高周波ノイズに対して、上記の基板に形成されている配線群がアンテナ的な役割を果し、周囲に妨害電波を送出することもある。
【０００９】
そこでこの発明は、上記した信号線及び駆動部における高周波ノイズを低減することができ、しかも簡単な構成で安価に実現できる平面表示装置の表示データ入力装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は上記の目的を達成するために、デジタルデータを形成する複数ビットのそれぞれを正極性と負極性の差動出力信号として出力する複数の差動出力回路と、前記複数の差動出力回路の前記正極性と、負極性の差動出力信号がそれぞれ伝送される複数の配線と、それぞれ、前記正極性の信号が出力される配線に正極性入力端子が接続され、前記負極性の信号が出力される配線に負極性入力端子が接続された複数の第１の差動入力回路と、それぞれ、前記正極性の信号が出力される配線に負極性入力端子が接続され、前記負極性の信号が出力される配線に正負極性入力端子が接続された複数の第２の差動入力回路と、を有する。
【発明の効果】
【００１１】
上記のように、複数の差動出力回路の正極性と、負極性の差動出力信号がそれぞれ伝送される複数の配線に対する接続状態を、上記複数の第１の差動入力回路の接続状態と、上記複数の第２の差動入力回路の接続状態としている。このために、デジタルデータの複数ビットが、例えば同じ論理で、かつ連続しているような場合、配線側から見て、各差動入力回路を構成するトランジスタ、或はスイッチ素子の動作方向がすべて同じ正側あるいは負側になることがない。このために、スイッチングノイズも相互に打ち消しあうことができ、出力側、或は配線側に高周波ノイズが生じるのを抑制することができる。また、配線接続を選択するだけで、実現されるので、部品追加はなく安価に実施できる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の形態を図面を参照して説明する。図１には、まず本発明が適用された平面表示装置の一実施の形態の全体的な構成例を示している。平面表示装置は、ガラス基板を有した表示パネル部１００と、表示パネル部１００の表示部に信号（表示データ、制御信号）を与える駆動部（後述する）と、電源部（図示せず）を有する。表示パネル部１００は、画素が２次元的に配列された表示領域１０１を有する。表示領域１０１内は、複数の信号線と複数の走査線とが交差して配列され、複数の交差部にそれぞれ画素が配置されている。
【００１３】
駆動部は、画素が配置されている複数の行を順次走査する走査線駆動部２０１と、各行の複数の画素に前記複数の信号線を介してそれぞれ信号を供給する信号線駆動部２０２、タイミングコントロール部２０３を含む。駆動部は、プリント配線板に設けられ、タイミングコントロール部２０３は、集積回路化されている。
【００１４】
入力信号（デジタルデータ）は、タイミングコントロール部２０３を介して、信号線駆動部２０２に供給される。信号線駆動部２０２は、入力データをバッファリングし、ラッチ回路にラッチし、このラッチデータをデジタルアナログ変換し、アナログ信号を対応する画素が接続されている信号線に出力する。
【００１５】
走査線駆動回路２０１は、タイミングコントロール部２０３からのタイミング信号に基づいて、信号を供給すべき画素列を選択する。
【００１６】
図２には、本実施の形態の特徴的な部分の一例を示している。タイミングコントロール部２０３では、デジタルデータが差動出力回路ＤＦ１−ＤＦｎを介して出力される。各差動出力回路ＤＦ１−ＤＦｎは、１入力端子と、正極性と負極性の２出力端子を有する。
【００１７】
差動出力回路ＤＦ１の２出力端子は、正極側配線ＰＬ１と負極側配線ＮＬ１に接続されている。配線ＰＬ１と配線ＮＬ１の端部は、高抵抗を介して接続されている。差動出力回路ＤＦｎの２出力端子は、正極側配線ＰＬｎと負極側配線ＮＬｎに接続されている。配線ＰＬｎと配線ＮＬｎの端部は、高抵抗を介して接続されている。
【００１８】
配線ＰＬ１、配線ＮＬ１、配線ＰＬｎ及び配線ＮＬｎの途中には、バッファ回路ＢＦ１−ＢＦ４が接続されている。図では４つのバッファ回路を示しているが、実際の製品では、水平ライン上に配列される画素の数に対応した数のバッファ回路が設けられる。また、差動出力回路ＤＦ１−ＤＦｎも２つを示しているが、実際には、例えば４ビット出力、或は８ビット出力用として構成される。
【００１９】
さらにバッファ回路ＢＦ１−ＢＦ４の出力は、それぞれデジタルアナログ変換回路ＤＡＣ１−ＤＡＣ４に供給される。このデジタルアナログ変換回路ＤＡＣ１−ＤＡＣ４の出力が夫々対応する画素に供給される。
【００２０】
ここで、バッファ回路ＢＦ１の構成を説明する。バッファ回路ＢＦ１は、差動入力回路Ａ１１−Ａ１ｎと、ナンド回路ＮＤ１１−ＮＤ１ｎを含む。差動入力回路Ａ１１は、正極側配線ＰＬ１に正極入力端子が接続され、負極側配線ＮＬ１に負極入力端子が接続され、差動入力回路Ａ１ｎは、正極側配線ＰＬｎに正極入力端子が接続され、負極側配線ＮＬｎに負極入力端子が接続されている。差動入力回路Ａ１１の出力は、ナンド回路ＮＤ１１の負入力端子に接続され、差動入力回路Ａ１ｎの出力は、ナンド回路ＮＤ１ｎの負入力端子に接続されている。ここで、ナンド回路ＮＤ１１−ＮＤ１ｎの他方の正入力端子は、電源Ｖｄｄラインに接続されている。
【００２１】
次にバッファ回路ＢＦ１の隣のバッファ回路ＢＦ２について説明する。バッファ回路ＢＦ２は、差動入力回路Ａ２１−Ａ２ｎと、ナンド回路ＮＤ２１−ＮＤ２ｎを含む。差動入力回路Ａ２１は、正極側配線ＰＬ１に負極入力端子が接続され、負極側配線ＮＬ１に正極入力端子が接続され、差動入力回路Ａ２ｎは、正極側配線ＰＬｎに負極入力端子が接続され、負極側配線ＮＬｎに正極入力端子が接続されている。差動入力回路Ａ２１の出力は、ナンド回路ＮＤ２１の負入力端子に接続され、差動入力回路Ａ２ｎの出力は、ナンド回路ＮＤ２ｎの負入力端子に接続されている。ここで、ナンド回路ＮＤ２１−ＮＤ２ｎの他方の正入力端子は、接地ラインに接続されている。
【００２２】
バッファ回路ＢＦ１とＢＦ２の相違点は、配線ＰＬ１，ＮＬ１，ＰＬn、ＮＬｎに対する差動入力回路Ａ１１−Ａ１ｎと、Ａ２１−Ａ２ｎとの接続状態とが異なる。またナンド回路ＮＤ１１，ＮＤ１ｎには、電源Ｖｄｄラインが接続されるが、ナンド回路ＮＤ２１，ＮＤ２ｎには、アースラインが接続されている。
【００２３】
バッファ回路ＢＦ３は、差動入力回路Ａ３１−Ａ３ｎと、ナンド回路ＮＤ３１−ＮＤ３ｎを含む。バッファ回路ＢＦ４は、差動入力回路Ａ４１−Ａ４ｎと、ナンド回路ＮＤ４１−ＮＤ４ｎを含む。バッファ回路ＢＦ３の各要素と配線ＰＬ１，ＮＬ１，ＰＬn、ＮＬｎとの接続状態は、バッファ回路ＢＦ１と同じであるが、バッファ回路ＢＦ４の各要素と配線ＰＬ１，ＮＬ１，ＰＬn、ＮＬｎとの接続状態は、バッファ回路ＢＦ２と同じである。
【００２４】
このように本実施の形態では、データを伝送する配線に多数のバッファ回路が並列接続される場合、差動出力に接続される差動入力の極性が、バッファ回路の１つおきに反転した関係である。このために、例えば、今、差動出力回路ＤＦ１−ＤＦｎからそれぞれビット“１”が連続して出力されたとする。すると、差動入力回路Ａ１１−Ａ１ｎ、差動入力回路Ａ３１−Ａ３ｎから“１”が出力されているときには、差動入力回路Ａ２１−Ａ２ｎ、差動入力回路Ａ４１−Ａ４ｎから“０”が出力される。つまりデータの論理レベルとして、差動入力回路の出力が平均化されている。これは、上記したように配線と差動入力回路とを接続するときに、極性が、バッファ回路の１つおきに反転しているからである。
【００２５】
もし、この関係がないとすると、一斉に差動入力回路Ａ１１−Ａ１ｎ、Ａ３１−Ａ３ｎ、Ａ２１−Ａ２ｎ、Ａ４１−Ａ４ｎから同極性の“１”が連続して出力されることで不要な高周波ノイズを生じることがある。
【００２６】
しかし本実施の形態によると、上記の接続関係により、不要な高周波ノイズを低減できる。差動入力回路を構成するトランジスタ或はスイッチ素子の動作方向を見てみる。今、並列する配線に同じビットが出力されたとしても、複数のスイッチ素子が同じ方向へ動作するのではなく、同じ方向へ動作する素子と、逆方向へ動作する素子とに分類される。このために、配線に現われる電位変動も平均化され、不要輻射を生じにくい。よって、高周波ノイズを低減できることになる。
【００２７】
また、駆動回路がプリント配線に構成されている場合、配線接続の選択作業だけで本発明の効果が得られる。なおナンド回路を用いた反転処理、非反転処理回路が設けられる実施形態もあるが、バッファ回路（ソースドライブＩＣ）は、液晶セルのノーマリーブラック、ノーマリーホワイトの２種類に対応できるように反転、非反転出力切り替え機能が備わっていることがある。このようなバッファ回路（ソースドライブＩＣ）を用いると単なる出力極性選択を行うことで可能である。
【００２８】
ここで、差動入力回路Ａ２１−Ａ２ｎ、Ａ４１−Ａ４ｎの出力は、本来のデータ極性が意識的に反転されたものであるから、元に戻してやる必要がある。そのためにナンド回路ＮＤ１１−ＮＤ１ｎには、電源Ｖｄｄラインが接続されるが、ナンド回路ＮＤ２１−ＮＤ２ｎには、アースラインが接続されている。
【００２９】
バッファ回路ＢＦ１−ＢＦ４から出力されたデータは、デジタルアナログ変換され、対応する画素に供給される。したがって、デジタルアナログ変換回路ＤＡＣ１−ＤＡＣ４の出力部には、ゲート回路が設けられており、所望の画素データがアナログ変換されたときのみ、アナログ信号がゲート回路から導出される。タイミングコントロール部２０３から出力されたデータがアナログ変換されるまでの動作では、バッファ回路ＢＦ１−ＢＦ４、デジタルアナログ変換回路ＤＡＣ１−ＤＡＣ４が、同時に同期して動作する。
【００３０】
この発明は、上記の実施形態に限定されるものではない。即ち、先の実施の形態では、
データを伝送する配線に多数のバッファ回路が並列接続される場合、差動出力に接続される差動入力の極性が、バッファ回路の１つおきに反転した関係である。しかしこのような接続関係に限定されず、以下に説明するような接続関係でもよい。
【００３１】
図３において、図２と同一部分には、同一符号を付して説明する。図３の実施の形態は、入力極性が異なるバッファ回路を分類し、表示領域の右側と、左側に分けて配置している。図３において、差動出力回路ＤＦ１−ＤＦｎと、配線ＰＬ１，ＮＬ１、ＰＬｎ、ＮＬｎと、バッファ回路ＢＦ２，ＢＦ４の関係は、図２の実施形態と同じであり、表示領域の例えば右側に配列されている。次に、表示領域の左側には、差動出力回路ＤＦ１ａ−ＤＦｎａと、配線ＰＬ１ａ，ＮＬ１ａ、ＰＬｎａ、ＮＬｎａと、バッファ回路ＢＦ１−ＢＦ３が配置される。差動出力回路ＤＦ１ａ−ＤＦｎａは、差動出力回路ＤＦ１−ＤＦｎと全く同様に同時動作し、データを出力する。或は、左側のデータを出力するときに差動出力回路ＤＦ１ａ−ＤＦｎａが動作し、右側のデータを出力するときに差動出力回路ＤＦ１−ＤＦｎが動作するように制御されてもよい。さらには、同時に差動出力回路ＤＦ１−ＤＦｎ、
差動出力回路ＤＦ１ａ−ＤＦｎａが動作するが、それぞれは、右側のデータと左側のデータを分担して出力してもよい。
【００３２】
ここで差動出力回路ＤＦ１ａ−ＤＦｎａと、配線ＰＬ１ａ，ＮＬ１ａ、ＰＬｎａ、ＮＬｎａと、バッファ回路ＢＦ１，ＢＦ３の関係は、図２の実施形態と同じである。つまり差動出力回路ＤＦ１ａ−ＤＦｎａと、配線ＰＬ１ａ，ＮＬ１ａ、ＰＬｎａ、ＮＬｎａが、差動出力回路ＤＦ１−ＤＦｎと、配線ＰＬ１，ＮＬ１、ＰＬｎ、ＮＬｎに対応する。
【００３３】
上記の構成であっても、一斉に差動入力回路Ａ１１−Ａ１ｎ、Ａ３１−Ａ３ｎ、Ａ２１−Ａ２ｎ、Ａ４１−Ａ４ｎから同極性の“１”が出力されことで不要な高周波ノイズを生じる確率を低減できる。
【００３４】
この発明は、上記の実施形態に限定されるものではない。図１の実施の形態では、例えばオール“１”の入力に対して、差動入力回路Ａ１１−Ａ１ｎ、Ａ３１−Ａ３ｎの出力は、“１”、差動入力回路Ａ２１−Ａ２ｎ、Ａ４１−Ａ４ｎの出力は“０”となった。ここで、差動入力回路Ａ２１−Ａ２ｎ、Ａ４１−Ａ４ｎの出力を反転させるために、ナンド回路ＮＤ２１−ＮＤ２ｎ、ＮＤ４１−ＮＤ４ｎの一方の入力をアースラインに接続した。
【００３５】
つまり、出力データの論理を入力データの論理にあわせるために、バッファ回路の出力段で調整を行った。しかし、この論理合わせ方法は、上記の実施例にかぎらない。つまり、配線と差動入力回路との接続関係と、入力データの極性制御を行う方法であってもよい。
【００３６】
図４には、この発明の他の実施の形態を示している。タイミングコントローラ２０３には、差動出力回路ＤＦ１−ＤＦ４が設けられている。差動出力回路ＤＦ１−ＤＦ４の入力端子には、それぞれナンド回路ｎ０１−ｎ０４の出力が接続されている。ナンド回路ｎ０１、ｎ０３の各一方の入力端子は電源Ｖｄｄラインに接続されており、ナンド回路ｎ０２、ｎ０４の各一方の入力端子はアースラインに接続されている。ナンド回路ｎ０１−ｎ０４の各他方の入力端子には、夫々対応するデータのビットが与えられる。
【００３７】
差動出力回路ＤＦ１の負極側配線ＮＬ１と、正極側配線ＰＬ１とは、高抵抗を介してその先端が接続されている。他の差動出力回路ＤＦ２―ＤＦ４の負極側配線と、正極側配線もそれぞれ同様に高抵抗を介してそれらの先端が接続されている。
【００３８】
バッファ回路ＢＦ１は、差動入力回路ａ１１−ａ１４とナンド回路ｎ１１―ｎ１４を有する。差動入力回路ａ１１の正極性入力は、正極性側配線ＰＬ１に接続され、負極性入力は、負極性側配線ＮＬ１に接続される。これに対して、隣の差動入力回路ａ１２の正極性入力は、負極性側配線ＮＬ２に接続され、負極性入力は、正極性側配線ＰＬ２に接続される。また次の差動入力回路ａ１３の正極性入力は、正極性側配線ＰＬ３に接続され、負極性入力は、負極性側配線ＮＬ３に接続される。また次の差動入力回路ａ１４の正極性入力は、負極性側配線ＮＬ４に接続され、負極性入力は、正極性側配線ＰＬ４に接続される。このように、本実施の形態では、差動出力回路ＤＦ１−ＤＦ４の各出力配線に対して、対応する差動入力回路ａ１１−ａ１４の各入力は、極性が交互に反転して接続されている。
【００３９】
バッファ回路ＢＦ２においても、差動入力回路ａ２１−ａ２４とナンド回路ｎ２１―ｎ２４を有する。これらの差動入力回路ａ２１−ａ２４と、配線ＰＬ１−ＰＬ４，ＮＬ１−ＮＬ４の接続関係についても、先のバッファ回路ＢＦ１の場合と同様である。
【００４０】
先に説明した実施の形態によると、回路接続状態が、バッファ回路単位で、極性反転したデータが当該バッファ回路に取り込まれるような回路接続状態である。しかし、図４に示した実施の形態では、回路接続状態が、差動入力回路単位で極性反転したデータが当該差動入力回路群に取り込まれるような、回路接続状態である。
【００４１】
また、最終的なデータ出力の論理を、入力データの論理とあわせるための処理を、図２、図３の実施の形態では、バッファ回路の最終段で実行した。しかし、図４の実施形態では、タイミングコントロール回路２０３で実行している。
【００４２】
この発明では、上述した回路の名称に限定されるものではない。タイミングコントロール部２０３は、タイミングコントロールＩＣと称してもよい。また差動出力回路は、差動ドライバと称してもよく、差動入力回路は差動レシーバと称してもよい。またバッファ回路は、ソースドライブＩＣと称してもよい。
【００４３】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明が適用された平面表示装置の一実施の形態の全体的構成例を示す図。
【図２】本発明の一実施の形態の要部を取り出して示す図。
【図３】本発明の他の実施の形態の要部を取り出して示す図。
【図４】本発明のさらに他の実施の形態の要部を取り出して示す図。
【符号の説明】
【００４５】
１０１…表示領域、２０２…信号線駆動部、２０３…タイミングコントロール部（タイミングコントロールＩＣ）、ＤＦ１，ＤＦｎ…差動出力回路（差動ドライバ）、ＮＬ１，ＮＬｎ…負極性側配線、ＰＬ１，ＰＬｎ…正極性側配線、Ａ１１，Ａ１ｎ、Ａ２１，Ａ２ｎ，Ａ３１，Ａ３ｎ，Ａ４１，Ａ４ｎ…差動入力回路（差動レシーバ）、ＮＤ１１、ＮＤ１ｎ、ＮＤ２１、ＮＤ２ｎ、ＮＤ３１、ＮＤ３ｎ、ＮＤ４１、ＮＤ４ｎ…ナンド回路、ＤＡＣ１−ＤＡＣ４…デジタルアナログ変換回路。
【図１】
2006064963.tif 000003
【図２】
2006064963.tif 000004
【図３】
2006064963.tif 000005
【図４】
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