(57)【要約】【課題】  リップルを低減し、しかも、高速な動作を可能にするＤＡ変換装置を提供する。【解決手段】  所定レベルの出力信号を送り出すＤＡ変換装置であって、ｍ個のアドレスの中の１つのアドレスをアドレス信号として出力するアドレスデコーダ１と、ｍ個のアドレスに対応すると共にレベルを表すデータをあらかじめ記憶し、アドレスデコーダ１からアドレス信号を受け取ると、アドレス信号のアドレスに対応するデータを読み出してデジタル信号として出力するメモリ２と、メモリ２から出力されるデジタル信号のデータをアナログに変換するＤＡコンバータ３と、ＤＡコンバータ３からのアナログの出力信号の低域成分を通過させるローパスフィルタ４とを有し、アドレスデコーダ１は、ｍ個のアドレスを循環してアドレス信号とする。【選択図】  図１
2006050382.tif 000002
【特許請求の範囲】
【請求項１】
所定レベルの出力信号を送り出すＤＡ変換装置であって、
ｍ個（ｍは正の整数）のアドレスの中の１つのアドレスをアドレス信号として出力するアドレス指定手段と、
前記ｍ個のアドレスに対応すると共にレベルを表すデータをあらかじめ記憶し、前記アドレス指定手段からアドレス信号を受け取ると、アドレス信号のアドレスに対応するデータを読み出してデジタル信号として出力する記憶手段と、
前記記憶手段から出力されるデジタル信号のデータをアナログに変換するＤＡコンバータ（３）と、
前記ＤＡコンバータ（３）からのアナログの出力信号の低域成分を通過させるローパスフィルタ（４）と、
を有し、
前記アドレス指定手段は、ｍ個のアドレスを循環してアドレス信号とすることを特徴とするＤＡ変換装置。
【請求項２】
ゲインとオフセットとを調整するための調整信号をセンサに送り出すＤＡ変換装置であって、
ｍ個（ｍは正の整数）のアドレスからなる２個のアドレスグループがあらかじめ設定され、各アドレスグループの中の１つからなる２個のアドレスで形成されるアドレス信号を出力するアドレス指定手段と、
前記各アドレスグループのそれぞれのアドレスに対応する２ｍ個のデジタルのデータであり、かつ、前記各調整信号のレベルを表すデータをあらかじめ記憶し、前記アドレス指定手段からアドレス信号を受け取ると、アドレス信号の２個のアドレスに対応する２個のデータを読み出し、これらの２個のデータをデジタル信号として出力する記憶手段と、
前記記憶手段から出力されるデジタル信号のデータをアナログ信号に変換する２個のＤＡコンバータ（１３Ａ、１３Ｂ）と、
前記各ＤＡコンバータ（１３Ａ、１３Ｂ）が出力するアナログ信号の低域成分を通過させてゲインおよびオフセット用の調整信号とする２個のローパスフィルタ（１４Ａ、１４Ｂ）と、
を有し、
前記アドレス指定手段は、各アドレスグループのｍ個のアドレスを循環してアドレス信号とすることを特徴とするＤＡ変換装置。
【請求項３】
前記アドレス指定手段は、クロック信号の各クロックによって、アドレス信号のアドレスを更新するアドレスデコーダ（１、１１）であることを特徴とする請求項１または２に記載のＤＡ変換装置。
【請求項４】
前記記憶手段は、電気的にデジタル信号を書き換えることが可能な不揮発性メモリであることを特徴とする請求項１〜３のいずれか１項に記載のＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、あらかじめ記憶しているデジタルのデータをアナログに変換して、所定レベルの出力信号を送り出すＤＡ（デジタル／アナログ）変換装置に関する。
【背景技術】
【０００２】
ＤＡ変換装置がデジタルのデータをアナログに変換する場合、分解能を上げて、アナログのデータの精度を高くしたいときがある。このようなとき、デジタルのデータのビット数を増やすことにより、分解能を上げることができる。しかし、このためには、データを記憶するメモリやＤＡ変換回路のビット数を増やす必要があるので、ＤＡ変換装置を全体的に変更しなければならない。これに対して、ビット数を増やさないで、分解能を上げるための方法もある（特許文献１）。
【０００３】
一方、ＤＡ変換装置には、デジタルのデータをあらかじめ記憶し、このデジタルのデータをアナログに変換するＤＡ変換回路からの出力信号を平均化し、必要とするレベルの信号を生成し、出力信号として送り出すものがある。このようなＤＡ変換装置の場合には、ビット数を増やさないで、分解能を上げるための方法が各種ある。たとえば、図６（ａ）に示すように、ＤＡ変換回路からの出力信号を形成するパルスの幅を周期的に変える方法、つまりパルス幅変調（ＰＷＭ）による方法がある。この方法によれば、幅が変えられた、ＤＡ変換回路からの出力信号を平均化して送り出すので、送出される出力信号のレベルを変えることができ、信号の精度を高くすることができる。また、図６（ｂ）に示すように、ＤＡ変換回路からの出力信号のパルスＰ１１、Ｐ１２を規則的に間引く方法がある。この方法によれば、規則的にパルスＰ１１、Ｐ１２が間引かれた、ＤＡ変換回路からの出力信号を平均化するので、送出される出力信号のレベルを変えることができ、信号の精度を高くすることができる。
【特許文献１】特開昭６２−２９３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、平均を求めることで生成したデータ信号を送り出す場合に、パルス幅変調による方法やパルスを間引く方法により、データ信号を高精度化する技術には、次の課題がある。ＤＡ変換装置のＤＡ変換回路からの出力信号は、オン・オフの繰り返しによって生成される。このために、ＤＡ変換回路からの出力信号を平均化しても、ＤＡ変換装置から送り出される出力信号のリップルが大きくなってしまうという課題がある。
【０００５】
また、前記の両方の技術では、ＣＰＵ（Central Processing Unit）などを用いて、パルス幅変調を行い、またパルスを間引くために、ＣＰＵに対する設定が必要である。このために、ＣＰＵの負担が大きくなり、ＣＰＵの高速な動作が難しくなるという課題がある。
【０００６】
本発明は、前記の課題を解決し、リップルを低減し、しかも、高速な動作を可能にするＤＡ変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、請求項１の発明は、所定レベルの出力信号を送り出すＤＡ変換装置であって、ｍ個のアドレスの中の１つのアドレスをアドレス信号として出力するアドレス指定手段と、前記ｍ個のアドレスに対応すると共にレベルを表すデータをあらかじめ記憶し、前記アドレス指定手段からアドレス信号を受け取ると、アドレス信号のアドレスに対応するデータを読み出してデジタル信号として出力する記憶手段と、前記記憶手段から出力されるデジタル信号のデータをアナログに変換するＤＡコンバータと、前記ＤＡコンバータからのアナログの出力信号の低域成分を通過させるローパスフィルタとを有し、前記アドレス指定手段は、ｍ個のアドレスを循環してアドレス信号とすることを特徴とするＤＡ変換装置である。
請求項２の発明は、ゲインとオフセットとを調整するための調整信号をセンサに送り出すＤＡ変換装置であって、ｍ個のアドレスからなる２個のアドレスグループがあらかじめ設定され、各アドレスグループの中の１つからなる２個のアドレスで形成されるアドレス信号を出力するアドレス指定手段と、前記各アドレスグループのそれぞれのアドレスに対応する２ｍ個のデジタルのデータであり、かつ、前記各調整信号のレベルを表すデータをあらかじめ記憶し、前記アドレス指定手段からアドレス信号を受け取ると、アドレス信号の２個のアドレスに対応する２個のデータを読み出し、これらの２個のデータをデジタル信号として出力する記憶手段と、前記記憶手段から出力されるデジタル信号のデータをアナログ信号に変換する２個のＤＡコンバータと、前記各ＤＡコンバータが出力するアナログ信号の低域成分を通過させてゲインおよびオフセット用の調整信号とする２個のローパスフィルタとを有し、前記アドレス指定手段は、各アドレスグループのｍ個のアドレスを循環してアドレス信号とすることを特徴とするＤＡ変換装置である。
請求項３の発明は、請求項１または２に記載のＤＡ変換装置において、前記アドレス指定手段は、クロック信号の各クロックによって、アドレス信号のアドレスを更新するアドレスデコーダであることを特徴とする。
請求項４の発明は、請求項１〜３のいずれか１項に記載のＤＡ変換装置において、前記記憶手段は、電気的にデジタル信号を書き換えることが可能な不揮発性メモリであることを特徴とする。
【発明の効果】
【０００８】
請求項１の発明により、あらかじめ記憶しているデータを循環して読み出し、さらに、読み出したデジタル信号の低域成分を通過させることにより、送り出される出力信号のレベル調整を高精度化し、ＤＡ変換に際しての分解能を実質的に上げることができる。
請求項２の発明により、あらかじめ記憶しているゲインおよびオフセット調整用のデータを循環してそれぞれ読み出し、さらに、ゲインおよびオフセット調整用であり、読み出したデジタル信号の低域成分を通過させることにより、ゲインおよびオフセット調整用の調整信号のレベルを高精度化し、ＤＡ変換に際しての分解能を実質的に上げることができる。
請求項３の発明により、クロック信号を用いて記憶手段からデジタル信号を出力するので、クロック信号の周波数で動作速度を調整することができる。かつ、クロック信号だけを入力すれば、出力信号を送り出すので、コントローラ無しのスタンドアローンとして使用することを可能にする。
請求項４の発明により、記憶手段に記憶されているデータの書き換えが可能であるので、必要に応じたデータの更新を簡単に行うことができ、汎用性の広いＤＡ変換装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について図面を用いて詳しく説明する。
［実施形態１］
本実施形態によるＤＡ変換装置を図１に示す。このＤＡ変換装置は、あらかじめデジタルデータとして記憶している離散データであり、かつ、レベルを表すデータをアナログの値に変換する際に、分解能を高めたものである。図１のＤＡ変換装置は、アドレスデコーダ１、メモリ２、ＤＡコンバータ３、およびローパスフィルタ４を備えている。
【００１０】
アドレスデコーダ１は、クロック信号に応じて、アドレスを示すアドレス信号を出力する。本実施形態では、アドレスデコーダ１の出力するアドレスは、「００」、「０１」、「０２」、「０３」であり、クロック信号のパルスが入力される毎に、アドレスをこの順に出力してアドレスを更新する。つまり、クロック信号のパルスが入力されると、アドレスデコーダ１は、アドレス「００」のアドレス信号を出力する。クロック信号の次のパルスで、アドレスデコーダ１は、アドレス「０１」のアドレス信号を出力する。そして、アドレスデコーダ１は、最後のアドレス「０３」のアドレス信号を出力した後、再び最初のアドレス「００」のアドレス信号を出力する。アドレスデコーダ１は、こうした循環するアドレスを示すアドレス信号をメモリ２に出力する。
【００１１】
メモリ２は、複数のアドレスを持ち、各アドレスに対応して、所定ビット数で示されるデジタルのデータであり、かつ、レベルを表すデータをそれぞれ記憶している。本実施形態では、メモリ２は、図２に示すように、アドレス「００」に対応してデータ「５」を記憶し、アドレス「０１」に対応してデータ「６」を記憶している。また、アドレス「０２」に対応してデータ「５」を記憶し、アドレス「０３」に対応してデータ「６」を記憶している。これらのデータの変更は、図示を省略しているが、例えばＣＰＵなどから可能である。メモリ２は、アドレスデコーダ１からアドレス信号を受け取ると、このアドレス信号が示すアドレスのデータを読み出して、このデータを示すデジタル信号をＤＡコンバータ３に出力する。こうしたメモリ２として、たとえば、ＥＥＰＲＯＭ（イーイーピーロム：Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリが用いられる。
【００１２】
ＤＡコンバータ３は、メモリ２と同じ所定ビット数のデータを処理する。つまり、ＤＡコンバータ３は、メモリ２から送られてくるデジタル信号のデータを、アナログの値に変換して出力信号をローパスフィルタ４に送り出す。ローパスフィルタ４は、ＤＡコンバータ３が出力するアナログの出力信号から低い周波数成分だけを通す。このとき、ローパスフィルタ４のキャパシタンス（図示を省略）やインダクタンス（図示を省略）によって、ＤＡコンバータ３からの出力信号が平均化され、分解能が高められる。そして、ローパスフィルタ４は、平均化された出力信号を送り出す。
【００１３】
本実施形態によるＤＡ変換装置は前記の構成である。つぎに、図３を用いて、本実施形態によるＤＡ変換装置の動作について説明する。ＤＡ変換装置にクロック信号が加えられると、クロック信号のパルスＰ１でアドレスデコーダ１がアドレス「００」のアドレス信号を出力する。メモリ２は、アドレス信号を受け取ると、アドレス信号のアドレス「００」に格納されているデータ「５」を読み出して、このデータ「５」を表すデジタル信号をＤＡコンバータ３に送る。ＤＡコンバータ３は、デジタル信号をアナログに変換し、値が「５」の出力信号、つまり、レベルが「５」の出力信号をローパスフィルタ４に送る。ローパスフィルタ４はレベルが「５」の出力信号を平均化する。
【００１４】
この後、クロック信号の次のパルスＰ２により、アドレスデコーダ１がアドレス「０１」のアドレス信号を出力する。メモリ２は、アドレス信号を受け取ると、アドレス信号のアドレス「０１」に格納されているデータ「６」を読み出して、このデータ「６」を表すデジタル信号をＤＡコンバータ３に送る。ＤＡコンバータ３は、デジタル信号をアナログに変換し、レベルが「６」の出力信号をローパスフィルタ４に送る。ローパスフィルタ４は、レベルが「６」の出力信号を平均化する。このとき、ローパスフィルタ４のキャパシタンスやインダクタンスによって、ＤＡコンバータ３からの出力信号が平均化される。具体的には、
平均値＝（５＋６）／２＝５.５
のレベルの出力信号がローパスフィルタ４によって生成される。
【００１５】
この後、クロック信号のクロックにより、メモリ２から順次、アドレス「０２」、「０３」のデータ読み出される。そして、アドレス「０３」の後、再びアドレス「００」のデータが読み出されて、平均化が行われ、レベル「５.５」の出力信号が生成される。
【００１６】
こうして、本実施形態により、値が「５」と「６」の離散値から、レベルが「５.５」の出力信号を得ることができ、メモリ２やＤＡコンバータ３のビット数を増やすことがなく、分解能を高めることができる。また、メモリ２の各アドレスに格納されているデジタル信号の値を、組み合わせることにより、さらに、分解能を高めることができる。たとえば、メモリ２を、
アドレス「００」…データ「４」
アドレス「０１」…データ「５」
アドレス「０２」…データ「６」
アドレス「０３」…データ「６」
のようにすると、ローパスフィルタ４が生成する出力信号のレベルは、
平均値＝（４＋５＋６＋６）／４＝５.２５
となり、さらに分解能を高めることができる。
【００１７】
また、本実施形態によれば、クロック信号を入力すれば、所定レベルの出力信号を送り出すので、ＣＰＵ等コントローラの制御を受けることなく動作し、コントローラ無しのスタンドアローンとして使用することができる。かつ、クロック信号の周波数を上げることにより、高速動作を可能にする。
【００１８】
［実施形態２］
本実施形態によるＤＡ変換装置を図４に示す。このＤＡ変換装置は、電流検出器用であり、この電流検出器の電流センサのゲインとオフセットとを調整するためのゲイン調整信号とオフセット調整信号とを生成する。電流センサは、図５に示すように、ゲイン調整回路２１、オフセット調整回路２２、検出回路２３、および増幅回路２４を備えている。検出回路２３は、被測定電流が流れる電流コイル（図示を省略）と、ホールセンサ（図示を省略）とを備えている。そして、検出回路２３は、電流コイルに被測定電流が流れたときに電流コイルが発生する磁界をホールセンサで検出し、検出信号を増幅回路２４に出力する。
【００１９】
測定レンジが選択されると、電流センサは、この測定レンジに対応する感度変更を行って、電流の測定精度を確保する。このために、電流センサのゲイン調整回路２１は増幅回路２４のゲインを調整し、オフセット調整回路２２は増幅回路２４のオフセットを調整する。電流センサのゲイン調整は増幅回路２４の増幅度を決め、オフセット調整は増幅回路２４のゼロ点を決める。増幅回路２４の調整に際して、ゲイン調整回路２１はゲイン調整信号を基にし、オフセット調整回路２２はオフセット調整信号を基にする。
【００２０】
図４のＤＡ変換装置は、こうした電流センサに対して、ゲイン調整信号とオフセット調整信号とを生成して加える。このＤＡ変換装置は、アドレスデコーダ１１、メモリ１２、ＤＡコンバータ１３Ａ、１３Ｂ、およびローパスフィルタ１４Ａ、１４Ｂを備えている。
【００２１】
アドレスデコーダ１１は、クロック信号に応じて、複数のアドレスを示すアドレス信号を出力する。本実施形態では、アドレスデコーダ１１の出力するアドレスは、「００」、「０１」、「０２」、「０３」を１組とする第１のアドレスグループと、「０４」、「０５」、「０６」、「０７」を１組とする第２のアドレスグループとに分かれている。アドレスデコーダ１１は、クロック信号のパルスが入力されると、一方のアドレスとして、第１のアドレスグループの中から先頭のアドレス「００」を示すアドレス信号と、他方のアドレスとして、第２のアドレスグループの中から先頭のアドレス「０４」を示すアドレス信号とを出力する。次のパルスが入力されると、アドレスデコーダ１１は、第１のアドレスグループの中から次のアドレス「０１」を示すアドレス信号と、第２のアドレスグループの中から次のアドレス「０５」を示すアドレス信号とを出力する。つまり、クロック信号のパルスが入力される毎に、アドレスデコーダ１１は、各アドレスグループの中から順にアドレスを更新して出力する。そして、アドレスデコーダ１１は、最後のアドレス「０３」、「０７」を示すアドレス信号を出力した後、再び最初のアドレス「００」、「０４」を示すアドレス信号を出力する。このように、本実施形態では、アドレスデコーダ１１は、クロック信号のパルスに応じて循環する２つのアドレスをそれぞれ示すアドレス信号を、メモリ１２に出力する。
【００２２】
メモリ１２は、２つの記憶領域１２Ａ、１２Ｂを持つ。記憶領域１２Ａは電流センサのゲイン用であり、記憶領域１２Ｂは電流センサのオフセット用であり、所定ビット数で示されるデジタルのデータを記憶領域１２Ａ、１２Ｂにそれぞれ記憶している。同時に、メモリ１２は複数のアドレスを持ち、各アドレスに対応して、記憶領域１２Ａ、１２Ｂにデータを記憶している。
【００２３】
本実施形態では実施形態１のメモリ２と同様に、記憶領域１２Ａは、アドレス「００」に対応して、レベルを表すデータ「５」を記憶し、アドレス「０１」に対応してデータ「６」を記憶している。また、アドレス「０２」に対応してデータ「５」を記憶し、アドレス「０３」に対応してデータ「６」を記憶している（図２）。これらのデータの変更は、図示を省略しているが、例えばＣＰＵなどから可能である。同じように、記憶領域１２Ｂは、アドレス「０４」、「０５」、「０６」、「０７」に対応して、オフセット用のデータをそれぞれ記憶し、これらのデータの変更はＣＰＵ（図示を省略）などから可能である。こうした記憶領域１２Ａ、１２Ｂを持つメモリ１２として、たとえば、ＥＥＰＲＯＭが用いられる。
【００２４】
メモリ１２は、アドレスデコーダ１１からアドレス信号を受け取ると、このアドレス信号が示す一方のアドレスに対応して、記憶領域１２Ａのデータを読み出し、同時に、アドレス信号が示す他方のアドレスに対応して、記憶領域１２Ｂのデータを読み出す。そして、メモリ１２は、記憶領域１２Ａからのデータを示すデジタル信号をＤＡコンバータ１３Ａに出力し、記憶領域１２Ｂからのデータを示すデジタル信号をＤＡコンバータ１３Ｂに出力する。
【００２５】
ＤＡコンバータ１３Ａは、メモリ１２と同じ所定ビット数のデータを処理する。つまり、ＤＡコンバータ１３Ａは、メモリ１２の記憶領域１２Ａから送られてくるデジタル信号のデータをアナログの値に変換し、ローパスフィルタ１４Ａに出力する。ローパスフィルタ１４Ａは、ＤＡコンバータ１３Ａが出力するアナログの出力信号から低い周波数成分だけを通す。このとき、ローパスフィルタ１４Ａのキャパシタンスやインダクタンスによって、ＤＡコンバータ１３Ａからの出力信号が平均化され、分解能が高められる。そして、ローパスフィルタ１４Ａは、レベルが平均化された出力信号を送り出す。
【００２６】
同じように、ＤＡコンバータ１３Ｂは、メモリ１２の記憶領域１２Ｂから送られてくるデジタル信号のデータをアナログの値に変換し、ローパスフィルタ１４Ｂに出力する。ローパスフィルタ１４Ｂは、ＤＡコンバータ１３Ｂが出力するアナログの出力信号から低い周波数成分だけを通す。そして、ローパスフィルタ１４Ｂは、レベルが平均化された出力信号を送り出す。
【００２７】
本実施形態によるＤＡ変換装置は前記の構成である。つぎに、本実施形態によるＤＡ変換装置の動作について説明する。ＤＡ変換装置にクロック信号が加えられると、クロック信号の最初のパルスでアドレスデコーダ１１がアドレス「００」、「０４」のアドレス信号を出力する。メモリ１２は、アドレス信号を受け取ると、アドレス信号のアドレス「００」に格納されている、ゲイン用の記憶領域１２Ａのデータと、アドレス「０４」に格納されている、オフセット用の記憶領域１２Ｂのデータとを読み出して、これらのデータを表すデジタル信号をＤＡコンバータ１３Ａ、１３Ｂにそれぞれ出力する。ＤＡコンバータ１３Ａ、１３Ｂは、デジタル信号をアナログにそれぞれ変換し、出力信号をローパスフィルタ１４Ａ、１４Ｂにそれぞれ送る。ローパスフィルタ１４Ａ、１４Ｂは、レベルが平均化したゲイン信号およびオフセット信号を送り出す。
【００２８】
こうして、本実施形態により、ビット数を増やすことなく分解能を高め、これにより生成したゲイン調整信号とオフセット調整信号とを、電流センサに供給することができる。
【００２９】
また、本実施形態によれば、クロック信号を入力すれば、所定レベルのゲイン調整信号とオフセット調整信号とを送り出すので、ＣＰＵ等コントローラの制御を受けることなく動作し、コントローラ無しのスタンドアローンとして使用することができる。かつ、クロック信号の周波数を上げることにより、高速動作を可能にする。
【００３０】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれる。たとえば、メモリ２、１２のアドレスおよびデータの各値は、各実施形態で限定されることはない。アドレスデコーダ１、１１のアドレス数も同様である。また、前記の実施形態では、メモリ２、１２としてＥＥＰＲＯＭを用いたが、特にこれに限定されることはなく、各種のメモリが利用可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１によるＤＡ変換装置を示すブロック図である。
【図２】図１のメモリを説明するための説明図である。
【図３】実施形態１の動作を説明するための波形図である。
【図４】実施形態２よるＤＡ変換装置を示すブロック図である。
【図５】実施形態２に用いられる電流センサの一例を示すブロック図である。
【図６】出力信号の精度を上げるための方法を説明するための波形図である。
【符号の説明】
【００３２】
１、１１  アドレスデコーダ
２、１２  メモリ
１２Ａ、１２Ｂ  記憶領域
３、１３Ａ、１３Ｂ  ＤＡコンバータ
４、１４Ａ、１４Ｂ  ローパスフィルタ
２１  ゲイン調整回路
２２  オフセット調整回路
２３  検出回路
２４  増幅回路
【図１】
2006050382.tif 000003
【図２】
2006050382.tif 000004
【図３】
2006050382.tif 000005
【図４】
2006050382.tif 000006
【図５】
2006050382.tif 000007
【図６】
2006050382.tif 000008