(57)【要約】【課題】ＦＩＦＯメモリとＣＰＵ間の制御信号線を削減でき、処理の効率化を図ることができる。【解決手段】この発明は、ＦＩＦＯメモリのデータをデータバスを介してＣＰＵに取込むものにおいて、レジスタにより、ＦＩＦＯメモリの種々の状態変化を示す情報を記憶し、ＦＩＦＯメモリの種々の状態変化が発生した際に、ＣＰＵに割込信号を供給するとともに、レジスタの記憶内容をデータバスを介してＣＰＵに供給し、ＦＩＦＯメモリの種々の状態変化を判断し、この判断したＦＩＦＯメモリの種々の状態変化に基づいて、ＦＩＦＯメモリからデータバスを介して供給されるデータをＣＰＵへ取込む。【選択図】      図２
2006023829.tif 000002
【特許請求の範囲】
【請求項１】
ＦＩＦＯメモリのデータを複数ビットのデータバスを介してＣＰＵに取込むデータ取込装置において、
上記ＦＩＦＯメモリの種々の状態変化を示す情報を記憶するレジスタと、
上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して上記ＣＰＵに供給する供給手段と、
この供給手段により供給される割込信号とデータバスを介して供給される上記ＦＩＦＯメモリの種々の状態変化を示す情報とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断する判断手段と、
この判断手段により判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータを上記ＣＰＵへ取込む取込手段と、
を具備したことを特徴とするデータ取込装置。
【請求項２】
ＦＩＦＯメモリのデータを複数ビットのデータバスを介してＣＰＵに取込むデータ取込方法において、
上記ＦＩＦＯメモリの種々の状態変化を示す情報をレジスタに記憶し、
上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して上記ＣＰＵに供給し、
この供給される割込信号とデータバスを介して供給される上記ＦＩＦＯメモリの種々の状態変化を示す情報とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断し、
この判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータを上記ＣＰＵへ取込む、
ことを特徴とするデータ取込方法。
【請求項３】
ＦＩＦＯメモリからのデータあるいはコマンドを複数ビットのデータバスを介してＣＰＵに取込むデータ取込装置において、
外部機器から供給される、データ種別とデータ長とデータ列により構成されるデータ、あるいはデータ種別とデータ長とコマンド列により構成されるコマンドを受入れる受入手段と、
この受入手段により受入れたデータ列あるいはコマンド列をＦＩＦＯメモリに順次記憶し、ＦＩＦＯメモリから先に入力されたデータあるいはコマンドから順に出力するとともに、種々の状態変化を示す信号を出力する出力手段と、
この出力手段による種々の状態変化を示す信号によりその情報を記憶するとともに、上記受入手段により受入れたデータ種別とデータ長とを記憶するレジスタと、
外部機器から供給されるデータ又はコマンドの供給状態を表す信号が供給された際、又は上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して供給する供給手段と、
この供給手段により供給される割込信号とデータバスを介して供給される上記レジスタの記憶内容とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断する判断手段と、
この判断手段により判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータあるいはコマンドを上記ＣＰＵへ取込む取込手段と、
この取込手段により上記ＣＰＵへ取り込んだデータあるいはコマンドを上記供給手段により供給されるデータ種別とデータ長に基づいてメモリに記憶する記憶手段と、
を具備したことを特徴とするデータ取込装置。
【請求項４】
ＦＩＦＯメモリからのデータあるいはコマンドを複数ビットのデータバスを介してＣＰＵに取込むデータ取込方法において、
外部機器から供給される、データ種別とデータ長とデータ列により構成されるデータ、あるいはデータ種別とデータ長とコマンド列により構成されるコマンドを受入れ、
この受入れたデータ列あるいはコマンド列をＦＩＦＯメモリに順次記憶し、ＦＩＦＯメモリから先に入力されたデータあるいはコマンドから順に出力するとともに、種々の状態変化を示す信号を出力し、
この出力による種々の状態変化を示す信号による情報と、上記受入れたデータ種別とデータ長とを上記データバスと同じビット数構成のレジスタに記憶し、
外部機器から供給されるデータ又はコマンドの供給状態を表す信号が供給された際、又は上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して供給し、
この供給される割込信号とデータバスを介して供給される上記レジスタの記憶内容とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断し、
この判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータあるいはコマンドを上記ＣＰＵへ取込み、
このＣＰＵへ取り込んだデータあるいはコマンドを上記供給されるデータ種別とデータ長に基づいてメモリに記憶する、
ことを特徴とするデータ取込方法。
【請求項５】
ＦＩＦＯメモリからのデータあるいはコマンドを複数ビットのデータバスを介してＣＰＵに取込むデータ取込装置において、
外部機器から供給される、データ種別とデータ長とデータ列により構成されるデータ、あるいはデータ種別とデータ長とコマンド列により構成されるコマンドを受入れる受入手段と、
この受入手段により受入れたデータ列あるいはコマンド列をＦＩＦＯメモリに順次記憶し、ＦＩＦＯメモリから先に入力されたデータあるいはコマンドから順に出力するとともに、種々の状態変化を示す信号を出力する出力手段と、
この出力手段による種々の状態変化を示す信号によりその情報を記憶するとともに、上記受入手段により受入れたデータ種別とデータ長とを記憶するレジスタと、
外部機器から供給されるデータ又はコマンドの供給状態を表す信号が供給された際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して供給する供給手段と、
この供給手段により供給される割込信号とデータバスを介して供給される上記レジスタの記憶内容とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断する判断手段と、
この判断手段により判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータあるいはコマンドを上記ＣＰＵへ取込む取込手段と、
この取込手段により上記ＣＰＵへ取り込んだデータあるいはコマンドを上記供給手段により供給されるデータ種別とデータ長に基づいてメモリに記憶する記憶手段と、
を具備したことを特徴とするデータ取込装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＩＦＯメモリのデータをＣＰＵに取込むデータ取込装置とデータ取込方法に関する。
【背景技術】
【０００２】
従来、ＦＩＦＯ（ファースト  イン  ファースト  アウト）メモリのデータをＣＰＵに取り込むデータ取込装置において、ＣＰＵはＦＩＦＯメモリからの制御信号により状態監視を行っている。この制御信号としては、満杯（ＦＵＬＬ）、空（ＥＭＰＴＹ）、半分（ＨＡＬＦ  ＦＵＬＬ）が有り、それぞれ別々の信号線によりＦＩＦＯメモリとＣＰＵとが直接接続されるようになっている。
【０００３】
また、ＦＩＦＯメモリのデータをＣＰＵに取り込む際に、高速転送のために、ＤＭＡ転送がよく使用されるが、固定サイズ転送となる。（特許文献１）
したがって、ＦＩＦＯメモリ状態監視に複数の制御信号線をＣＰＵに接続が必要となるため、ＣＰＵによってはＩ／Ｏ数の制限、割込み数の制限があるため問題となる。
【０００４】
ＤＭＡ転送は固定長となると、可変長のデータ取得には足りないところにダミーデータで埋めるなどの工夫が必要となり、非効率となる。
【特許文献１】特開平５−２５７８６７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、ＦＩＦＯメモリからＣＰＵへのデータの転送時、ＦＩＦＯメモリとレジスタを切り替えることで、制御信号線の削減、処理の効率化を図ることができる。
【課題を解決するための手段】
【０００６】
この発明のデータ取込装置は、ＦＩＦＯメモリのデータを複数ビットのデータバスを介してＣＰＵに取込むものにおいて、上記ＦＩＦＯメモリの種々の状態変化を示す情報を記憶するレジスタと、上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して上記ＣＰＵに供給する供給手段と、この供給手段により供給される割込信号とデータバスを介して供給される上記ＦＩＦＯメモリの種々の状態変化を示す情報とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断する判断手段と、この判断手段により判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータを上記ＣＰＵへ取込む取込手段とを有する。
【０００７】
この発明のデータ取込装置は、ＦＩＦＯメモリからのデータあるいはコマンドを複数ビットのデータバスを介してＣＰＵに取込むものにおいて、外部機器から供給される、データ種別とデータ長とデータ列により構成されるデータ、あるいはデータ種別とデータ長とコマンド列により構成されるコマンドを受入れる受入手段と、この受入手段により受入れたデータ列あるいはコマンド列をＦＩＦＯメモリに順次記憶し、ＦＩＦＯメモリから先に入力されたデータあるいはコマンドから順に出力するとともに、種々の状態変化を示す信号を出力する出力手段と、この出力手段による種々の状態変化を示す信号によりその情報を記憶するとともに、上記受入手段により受入れたデータ種別とデータ長とを記憶するレジスタと、外部機器から供給されるデータ又はコマンドの供給状態を表す信号が供給された際、又は上記ＦＩＦＯメモリの種々の状態変化が発生した際に、上記ＣＰＵに割込信号を供給するとともに、上記レジスタの記憶内容を上記データバスを介して供給する供給手段と、この供給手段により供給される割込信号とデータバスを介して供給される上記レジスタの記憶内容とに基づいて、上記ＦＩＦＯメモリの種々の状態変化を判断する判断手段と、この判断手段により判断した上記ＦＩＦＯメモリの種々の状態変化に基づいて、上記ＦＩＦＯメモリからデータバスを介して供給されるデータあるいはコマンドを上記ＣＰＵへ取込む取込手段と、この取込手段により上記ＣＰＵへ取り込んだデータあるいはコマンドを上記供給手段により供給されるデータ種別とデータ長に基づいてメモリに記憶する記憶手段とを有する。
【発明の効果】
【０００８】
この発明は、ＦＩＦＯメモリからのデータをデータバスを介してＣＰＵに取込むものにおいて、ＦＩＦＯメモリとＣＰＵ間の制御信号線を削減でき、処理の効率化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施形態について図面を参照して説明する。
【００１０】
図１は、この発明のデータ取込装置とその周辺回路構成を示すブロック図である。
【００１１】
すなわち、ＣＣＤセンサにより構成される撮像部１は読取りデータとしての画素単位のアナログデータをＡ／Ｄ変換器２に供給する。Ａ／Ｄ変換器２は供給されるアナログデータをデジタルのシリアルデータに変換し、後述するＦＩＦＯメモリを有するデータ取込装置３に供給する。
【００１２】
データ取込装置３は供給されるデジタルのシリアルデータを取り込みＣＰＵ４に転送する。また、Ａ／Ｄ変換器２の出力によりセンサ異常を監視するＣＰＵ５が設けられている。
【００１３】
これにより、ＣＰＵ４には、撮像部１による撮像内容が供給されるようになっている。
【００１４】
上記データ取込装置３は、図２に示すように、ＦＩＦＯメモリ１０１、レジスタ１０２、オア回路１０３、セレクタ１０４、バッファ１０５、１０６によって構成されている。
【００１５】
上記、ＦＩＦＯ（ファースト  イン  ファースト  アウト）メモリ１０１は、先入れ先出し方式により、先に記憶したものから順に出力するものである。
【００１６】
次に、上記のような構成において、図３に示すフローチャートを参照しつつ、データの取込み動作を説明する。
【００１７】
たとえば今、上記Ａ／Ｄ変換器２からのシリアルデータがＦＩＦＯメモリ１０１のデータ入力端ＤＩに供給されている。
【００１８】
これにより、ＦＩＦＯメモリ１０１は供給されるデータを順次記憶し、ＨＦ（ｈａｌｆ  ｆｕｌｌ）状態となった際、ＨＦ状態信号を出力する。このＨＦ状態信号はレジスタ１０２に供給されるとともに、オア回路１０３を介して割込み信号としてセレクタ１０４とＣＰＵ４のＩＮＴ端子に供給される（ＳＴ２０１）。セレクタ１０４はこの割込み信号が供給された際に、バッファ１０５にイネーブル信号を出力する。この結果、レジスタ１０２に記憶されているＨＦ状態信号（ＨＦ状態を示す情報）がバッファ１０５を介してＣＰＵ４のＤＢ端子に供給される（ＳＴ２０２）。
【００１９】
この際、上記ＣＰＵ４はＩＮＴ端子への割込み信号により、ＤＢ端子に供給されているレジスタ１０２の情報としてのＨＦ状態信号（ＨＦ状態を示す情報）を１度だけ読込む（ＳＴ２０３）。
【００２０】
上記ＣＰＵ４はこの読み込みが終了した際、ＯＥ端子からのリード信号がセレクタ１０４に供給されるとともに、ＦＩＦＯメモリ１０１のＯＥ端子に供給される。セレクタ１０４はこのリード信号が供給された際に（セレクタ１０４がＣＰＵリード有りを確認）（ＳＴ２０４）、バッファ１０６にイネーブル信号を出力する。この結果、セレクタ１０４がデータバスをＦＩＦＯメモリ１０１側に切り替え、ＦＩＦＯメモリ１０１のデータ出力端ＤＯからのデータがバッファ１０６を介してＣＰＵ４のＤＢ端子に供給される（ＳＴ２０５）。
【００２１】
つまり、セレクタ１０４はリード（ＯＥ）信号を監視し、ＣＰＵ４がレジスタ１０２を読み込んだことを確認すると（ＳＴ２０４）、ＦＩＦＯメモリ１０１へデータバスを切り替える（ＳＴ２０５）。
【００２２】
上記ＣＰＵ４は、レジスタ１０２の情報としてＨＦ状態を示す情報によりＨＦ信号が発生したことを確認し（ＳＴ２０６）、ＯＥ端子に供給されるデータの取込みを開始する（ＳＴ２０９、ＳＴ２１１）。
【００２３】
また、ＣＰＵ４は、上記ステップ２０６のレジスタ情報としてフル（ｆｕｌｌ）状態を示す情報を確認した際に、ＯＥ端子に供給されるデータの取込みを開始する（ＳＴ２０９、ＳＴ２１１）。
【００２４】
また、ＣＰＵ４は、上記ステップ２０６のレジスタ情報としてエンプティ（空）を確認した際に、データの取込を停止する（ＳＴ２０７、ＳＴ２１０）。
【００２５】
また、ＣＰＵ４は、上記ステップ２０６のレジスタ情報として停止信号を確認した際に、データの取込を停止する（ＳＴ２０８、ＳＴ２１０）。
【００２６】
また、ＣＰＵ４は、上記ステップ２０６のレジスタ情報として何も確認されなかった際に、割込み条件なしのエラーとなる（ＳＴ２０７からＳＴ２０９、ＳＴ２１２）。
【００２７】
次に、この発明をＤＭＡ転送へ応用した際の実施形態について説明する。
【００２８】
すなわち、Ａ／Ｄ変換器２からデータ取込装置３に対して、データ長とデータ種別とデータ（コマンド）からなる電文を用いて処理が行われるようになっている。
【００２９】
上記電文としては、ＣＣＤセンサ１からの読取りデータが記述されている場合と、ＣＰＵ５により異常が判断された際に、異常を示すコマンドが記述されている場合と、ＣＰＵ５により停止が判断された際に、停止を示すコマンドが記述されている場合とがある。
【００３０】
上記電文がデータの場合、図４に示すように、スタートコードＳＴＸ、データ長Ｎ、データ種別ＤＡＴＡ、データ０、１、…、エンドコードＥＴＸにより構成されている。
【００３１】
上記電文がコマンド（停止あるいは異常情報）の場合、図５に示すように、スタートコードＳＴＸ、データ長Ｎ、データ種別ＣＯＭ、コマンド０、１、…、エンドコードＥＴＸにより構成されている。
【００３２】
また、ＣＰＵ４には、図６に示すように、コマンド領域とデータ領域とを有するＤＭＡ用のメモリ６が接続されている。
【００３３】
さらに、上記データ取込装置３は、図６に示すように、Ａ／Ｄ変換器２からの電文を受付け、この電文を解析してデータ種別とデータ長を上記レジスタ１０２に出力し、データあるいはコマンドをＦＩＦＯメモリ１０１に出力する入力部１０７が設けられている。
【００３４】
また、外部から供給される停止信号によりデータの取込、ＤＭＡ転送を停止するようにしても良い。この場合、停止信号は図６に示すように、レジスタ１０２、オア回路１０３に供給されている。
【００３５】
次に、上記のような構成において、図７に示すフローチャートを参照しつつ、データの取り込み動作を説明する。
【００３６】
たとえば今、上記Ａ／Ｄ変換器２から図４に示すような、電文が入力部１０７に供給される。入力部１０７は電文を解析し、スタートコードＳＴＸに続く、データ長Ｎ、データ種別ＤＡＴＡがレジスタ１０２に弁別し、データ種別に続く、データ０、１、…、をエンドコードＥＴＸが判断されるまでＦＩＦＯメモリ１０１のデータ入力端ＤＩに供給される。
【００３７】
これにより、ＦＩＦＯメモリ１０１は供給されるデータを順次記憶し、ＨＦ（ｈａｌｆ  ｆｕｌｌ）状態となった際、ＨＦ状態信号を出力する。このＨＦ状態信号はレジスタ１０２に供給されるとともに、オア回路１０３を介して割込み信号としてセレクタ１０４とＣＰＵ４のＩＮＴ端子に供給される（ＳＴ３０１）。セレクタ１０４はこの割込み信号が供給された際に、バッファ１０５にイネーブル信号を出力する。この結果、レジスタ１０２に記憶されているＨＦ状態信号とデータ種別とデータ長がバッファ１０５を介してＣＰＵ４のＤＢ端子に供給される（ＳＴ３０２）。
【００３８】
この際、上記ＣＰＵ４はＩＮＴ端子への割込み信号により、ＤＢ端子に供給されているレジスタ１０２の情報としてのＨＦ状態信号とデータ種別とデータ長を１度だけ読込む（ＳＴ３０３）。
【００３９】
上記ＣＰＵ４はこの読み込みが終了した際、ＯＥ端子からのリード信号がセレクタ１０４に供給されるとともに、ＦＩＦＯメモリ１０１のＯＥ端子に供給される。セレクタ１０４はこのリード信号が供給された際に（セレクタ１０４がＣＰＵリード有りを確認）（ＳＴ３０４）、バッファ１０６にイネーブル信号を出力する。この結果、セレクタ１０４がデータバスをＦＩＦＯメモリ１０１側に切り替え、ＦＩＦＯメモリ１０１のデータ出力端ＤＯからのデータがバッファ１０６を介してＣＰＵ４のＤＢ端子に供給される（ＳＴ３０５）。
【００４０】
つまり、セレクタ１０４はリード（ＯＥ）信号を監視し、ＣＰＵ４がレジスタ１０２を読み込んだことを確認すると（ＳＴ３０４）、ＦＩＦＯメモリ１０１へデータバスを切り替える（ＳＴ３０５）。
【００４１】
上記ＣＰＵ４は、レジスタ１０２の情報としてＨＦ状態信号とデータ種別とデータ長を確認し（ＳＴ３０６）、ＯＥ端子に供給されるデータの取込みを開始し、取込んだデータをデータ種別によりセットされているＤＭＡ転送先に転送し、データ長によりセットされているＤＭＡ転送量分のデータを転送する（ＳＴ３０９〜ＳＴ３１２）。
【００４２】
また、ＣＰＵ４は、上記ステップ３０６のレジスタ情報としてフル（ｆｕｌｌ）状態を示す情報を確認した際に、ＯＥ端子に供給されるデータの取込みとＤＭＡ転送を開始する（ＳＴ３０９〜ＳＴ３１２）。
【００４３】
また、ＣＰＵ４は、上記ステップ３０６のレジスタ情報としてエンプティ（空）を確認した際に、ＤＭＡを停止する（ＳＴ３０７、ＳＴ３１３）。
【００４４】
また、ＣＰＵ４は、上記ステップ３０６のレジスタ情報として停止信号を確認した際に、ＤＭＡを停止する（ＳＴ３０８、ＳＴ３１３）。
【００４５】
また、ＣＰＵ４は、上記ステップ３０６のレジスタ情報として何も確認されなかった際に、割込み条件なしのエラーとなる（ＳＴ３０７からＳＴ３０９、ＳＴ３１４）。
【００４６】
これにより、レジスタ情報に、データ種別や、データ長、などを入れることでＤＭＡ転送を効率的に行える。
【００４７】
また、ＣＰＵ４はレジスタ情報にあるデータ種別から、たとえば、データがコマンドか、データかといった情報から、外部メモリ６の書き込み先を切り替え、メモリ配置を分けることができる。また、ＣＰＵ４はデータ長情報によりＤＭＡの転送量を決定し、データ長にあった転送が行える。
【００４８】
また、外部から強制的に転送を停止したい場合などに使う、ＤＭＡ転送を停止する情報なども付加することができる。上記したコマンド電文内のＣＭＤとして停止コマンドが記述されることによって、このＣＭＤ（停止コマンド）がＣＰＵ４により解析された際、ＤＭＡ転送を停止する。
【００４９】
上記したように、割込み信号を使用して、データバスをＦＩＦＯメモリからレジスタへの切り替え、ＣＰＵがレジスタを読んだことを確認後ＦＩＦＯメモリにもどし、ＣＰＵへ制御情報を伝える。
【００５０】
また、レジスタ情報にデータ長、データ種別などをあたえることで、ＤＭＡ転送を制御し、効率的に行う。
【００５１】
これにより、ＦＩＦＯメモリとＣＰＵ間の制御信号線を削減できる。
【００５２】
また、ＤＭＡ転送に応用した際、高速かつ効率的にデータを取得できる。
【００５３】
さらに、データの転送先をデータの違いにより変更でき、メモリ管理が容易になる。
【００５４】
次に、上記発明を利用した実施形態の一例について、図８に示す構成例を用いて説明する。
【００５５】
この場合、紙葉類Ｐを撮像することによる撮像内容に基づいて得られる２値化画像に対する画像処理により紙葉類の最端点を検出するものである。
【００５６】
たとえば、図１に示す、Ａ／Ｄ変換器２とデータ取込装置３との間に、図８に示すように、データ受信部２０１、データ圧縮部２０２、選択部２０３、データ保存部２０４が設けられている構成となっている。
【００５７】
データ受信部２０１は、Ａ／Ｄ変換器２から供給されるデジタルのシリアルデータを取り込み、データ圧縮部２０２、選択部２０３、データ保存部２０４に供給する。データ圧縮部２０２は、供給されるデータを圧縮して選択部２０３に供給する。選択部２０３は、データ受信部２０１からのデータあるいはデータ圧縮部２０２からのデータを選択的にデータ取込装置７に供給する。データ保存部２０４は、データ受信部２０１から供給されるデータを保存するものである。
【００５８】
これにより、ＣＰＵ８には、撮像部１による撮像内容がそのままと圧縮されたものが供給され、この撮像内容に基づいて得られる２値化画像に対する画像処理によりＣＰＵ８は紙葉類の最端点を検出するようになっている。
【図面の簡単な説明】
【００５９】
【図１】この発明の一実施形態を説明するためのデータ取込装置とその周辺回路の概略構成を示すブロック図。
【図２】データ取込装置の概略構成を示すブロック図。
【図３】データの取込み動作を説明するためのフローチャート。
【図４】電文がデータの場合の構成例を説明するための図。
【図５】電文がコマンドの場合の構成例を説明するための図。
【図６】データ取込装置の概略構成を示すブロック図。
【図７】データの取込み動作を説明するためのフローチャート。
【図８】データ取込装置とその周辺回路の概略構成を示すブロック図。
【符号の説明】
【００６０】
１…撮像部  ２…Ａ／Ｄ変換器  ３…データ取込装置  ４、５…ＣＰＵ  １０１…ＦＩＦＯメモリ  １０２…レジスタ  １０４…セレクタ  １０５、１０６…バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006023829.tif 000007
【図６】
2006023829.tif 000008
【図７】
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【図８】
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