(57)【要約】【課題】  高速動作が可能な半導体装置およびその製造方法を提供する。【解決手段】  半導体チップ１１と、半導体チップ１１の表面に設けられた接続用電極１２および保護膜１３と、半導体チップ１１の接続用電極１２側の表面を覆い、誘電体層１４と配線層１５とが交互に積層された配線積層体１６と、配線積層体１６の表面に形成された外部端子としての電極パッド１８およびはんだバンプ１９と、配線積層体１６の表面を覆う封止樹脂層２０等から構成され、配線積層体１６中にＡＤ法により形成されたキャパシタ誘電体膜２２を有するデカップリングキャパシタ２１が形成された構成とする。キャパシタ誘電体膜２２は高誘電率を有するので、種々の静電容量のデカップリングキャパシタ２１を形成でき、半導体チップ１１に近接して配設されているので高速動作が可能となる。【選択図】  図２
2006120948.tif 000002
【特許請求の範囲】
【請求項１】
接続用電極が表面に設けられた半導体チップと、
前記表面に誘電体層および配線層を積層して配設された積層体と、
前記積層体に配設され、配線層に電気的に接続された受動素子と、
前記積層体の表面に配設され、前記配線層を介して半導体チップの接続用電極と電気的に接続され、外部と電気的に接続される外部電極と、を備え、
前記受動素子は、エアロゾル化した微粒子材料を吹き付けて形成してなるキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうち、少なくとも１種を有することを特徴とする半導体装置。
【請求項２】
前記受動素子は、前記キャパシタ誘電体膜と、該キャパシタ誘電体膜を挟み前記配線層に接続された下部電極と上部電極からなるキャパシタ素子であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャパシタ素子は、前記半導体チップの表面に１つの誘電体層を介して配設されてなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記受動素子は、前記抵抗体膜を有する抵抗素子であり、
前記抵抗体膜が、ＲｕＯ2、ＲｅＯ2、ＩｒＯ2、ＳｒＶＯ3、ＣａＶＯ3、ＬａＴｉＯ3、ＳｒＭｏＯ3、ＣａＭｏＯ3、ＳｒＣｒＯ3、ＣａＣｒＯ3、ＬａＶＯ3、ＧｄＶＯ3、ＳｒＭｎＯ3、ＣａＭｎＯ3、Ｎｉ−Ｃｒ−Ｏ、ＢｉＣｒＯ3、ＬａＣｒＯ３、ＬｎＣｒＯ3、ＳｒＲｕＯ3、ＣａＲｕＯ3、ＳｒＦｅＯ3、ＢａＲｕＯ3、ＬａＭｎＯ3、ＬｎＭｎＯ3、ＬａＦｅＯ3、ＬｎＦｅＯ3、ＬａＣｏＯ3、ＬａＲｈＯ3、ＬａＮｉＯ3、ＰｂＲｕＯ3、Ｂｉ2Ｒｕ2Ｏ7、ＬａＴａＯ3、ＢｉＲｕＯ3、およびＬａＢ6からなる群のうちいずれか１種を含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記受動素子は、前記導電体膜を有するインダクタ素子またはアンテナ素子であり、
前記導電体膜が、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、およびＡｌからなる群のうちいずれか１種を含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記誘電体層は、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ケイ素樹脂、ベンゾシクロブテン、ビニル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ビスマレイミド−トリアジン樹脂、およびマレイミド−スチリル樹脂からなる群のうちいずれか１種からなることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
【請求項７】
半導体回路を有する基板の表面に配設された保護膜および接続用電極上に誘電体層と配線層とを交互に積層し積層体を形成する工程と、
前記積層体の表面に配線層を介して半導体チップと電気的に接続され、外部の回路基板に接続される外部電極を形成する工程と、を備え、
前記積層体の形成は、
下部電極を形成する処理と、
前記下部電極を覆うようにエアロゾル化した微粒子材料を吹き付けてキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうちいずれか１つの膜状形成体を形成する処理と、
前記膜状形成体を選択的に除去する処理と、
前記膜状形成体の表面に上部電極を形成する処理とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記膜状形成体を選択的に除去する処理は、前記膜状形成体の表面に形成したレジスト膜をマスクとしてウエットエッチング法により行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記膜状形成体を選択的に除去する処理は、下部電極を形成する処理と膜状形成体を形成する処理との間に、下部電極を覆うレジスト膜を処理と、該レジスト膜を選択的に除去する処理とを備え、
前記膜状形成体を選択的に除去する処理は、前記レジスト膜とその上の膜状形成体を同時に除去することを特徴とする請求項７記載の半導体装置の＋製造方法。
【請求項１０】
前記下部電極または／および上部電極を形成する処理は、前記配線層の形成と同時に行うことを特徴とする請求項７〜９のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップとエアロゾル化した微粒子材料を吹き付けて形成した膜を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ユビキタス社会を目指して、パーソナルコンピュータ、携帯電話、Ｂｌｕｅｔｏｏｔｈ（登録商標）、その他モバイル機器等の分野で、電子機器の小型化・高性能化が急速に進み、ポータブル・ウエアラブル・モバイル電子機器の開発か望まれている。このような電子機器の小型化を実現するために、実装技術のより一層の高密度化および高周波回路の集積化が進められている。
【０００３】
特に大規模集積回路（ＬＳＩ）チップは、高集積化、高速化、高機能化が進められ、１つのＬＳＩチップに約３００万ゲートが形成されたクロック周波数５００ＭＨｚのＬＳＩチップが実現されている。また、ＣＰＵ、ＲＯＭ、ＤＳＰ等を各々複数個搭載したシステム・オン・チップが開発されている。
【０００４】
このようなデジタル信号を用いるＬＳＩチップは、そのデジタル回路がスイッチングする際に生じる過度電流を瞬時的に流す役割を有するデカップリングキャパシタがＬＳＩチップの周囲に設けられ、電源線と接地線との間に接続されている。
【０００５】
従来は、図１（Ａ）に示すように、デカップリングキャパシタ２０１は、ＬＳＩチップ２０２が搭載された回路基板２０３上に配置され、回路基板２０３の配線２０４、２０５を介してＬＳＩチップ２０２に電気的に接続される。また、デカップリングキャパシタ２０１は、図１（Ｂ）に示すようにＬＳＩチップ２０２が搭載された多層積層回路基板２０６の内部や、図１（Ｃ）に示すようにＬＳＩチップ２０２と回路基板２０９との間に設けられたインタポーザ２１０の内部に設けられている（例えば、特許文献１参照。）。
【０００６】
図１（Ａ）に示す回路装置では、ＬＳＩチップ２０２とデカップリングキャパシタ２０１との配線長が長く、配線の寄生インダクタンスが増加するため、高周波領域でのインピーダンスが増加し、ＬＳＩチップに過度電流を十分に流すことができず、信号遅延や誤動作が生じる。また、図１（Ｂ）や（Ｃ）に示す回路装置では、ＬＳＩチップ２０２とデカップリングキャパシタ２０１との配線長をある程度まで短小化できるが、バンプ２１１を介して接続されているため接続配線抵抗が増加し、インダクタンス低減の効果が実質的に打ち消されてしまう。
【０００７】
一方、バンプを介さずに半導体チップと、予めデカップリングキャパシタを内部に形成した多層配線基板を貼り合わせて接続した回路装置が提案されている（例えば、特許文献２参照。）。
【特許文献１】特開２００３−２８９１２８号公報
【特許文献２】特開平９−６４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、多層配線基板の層間絶縁層にエポキシ樹脂等の樹脂絶縁層を用いる場合は、その低耐熱性により、デカップリングキャパシタのキャパシタ誘電体膜としては、セラミック粉末を混合した樹脂が用いられている。このようなキャパシタ誘電体膜は比誘電率が１０程度であるため、静電容量の十分大きなデカップリングキャパシタを形成できず、デカップリングキャパシタの機能を十分に果たすことは困難である。
【０００９】
また、キャパシタ誘電体膜にチタン酸バリウムの焼結体を用いる場合は、８００℃〜１０００℃以上の高耐熱性の基板上に１層しか形成できず、その静電容量には限界がある。また高温の焼成処理が必要なため、焼成後の寸法変化、例えば収縮や反りにより、ピン密度が高く平坦なＬＳＩチップとの電気的接続および貼り合わせが困難であり、また接続不良や断線が生じるおそれがある。
【００１０】
また、多層配線基板にダンピング抵抗や終端抵抗を設ける場合も上記のデカップリングキャパシタと同様の問題が生じる。
【００１１】
そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、高速動作が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、接続用電極が表面に設けられた半導体チップと、前記表面に誘電体層および配線層を積層して配設された積層体と、前記積層体に配設され、配線層に電気的に接続された受動素子と、前記積層体の表面に配設され、前記配線層を介して半導体チップの接続用電極と電気的に接続され、外部と電気的に接続される外部電極と、を備え、前記受動素子は、エアロゾル化した微粒子材料を吹き付けて形成してなるキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうち、少なくとも１種を有する半導体装置が提供される。
【００１３】
本発明によれば、半導体チップの表面に形成された誘電体層と配線層からなる積層体に、エアロゾル化した微粒子材料を吹き付けて堆積したキャパシタ誘電体膜や、抵抗体膜、導電体膜を含む受動素子が設けられている。このようなキャパシタ誘電体膜や、抵抗体膜、導電体膜は、室温下で形成されるので、半導体チップに近接して形成することができる。さらに、キャパシタ誘電体膜は、微粒子材料のバルク形態の誘電率とほぼ同程度の誘電率を有するので、静電容量の大きなデカップリングキャパシタ等のキャパシタ素子を半導体チップに近接して設けることができ、さらに、キャパシタ素子の寸法を選択することで種々の静電容量のキャパシタ素子を形成できる。また、抵抗体膜および導電体膜も同様に、各々微粒子材料のバルク形態の材料とほぼ同程度の抵抗率、導電率を有するので、ダンピング抵抗や終端抵抗やインダクタ素子等を半導体チップに近接して設けることができる。したがって、半導体チップと近接して受動素子を設けることで、配線長を短小化し、配線の寄生インダクタンスを低減し、高速動作が可能な半導体装置が実現できる。
【００１４】
本発明の他の観点によれば、半導体回路を有する基板の表面に配設された保護膜および接続用電極上に誘電体層と配線層とを交互に積層し積層体を形成する工程と、前記積層体の表面に配線層を介して半導体チップと電気的に接続され、外部の回路基板に接続される外部電極を形成する工程と、を備え、前記積層体の形成は、下部電極を形成する処理と、前記下部電極を覆うようにエアロゾル化した微粒子材料を吹き付けてキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうちいずれか１つの膜状形成体を形成する処理と、前記膜状形成体を選択的に除去する処理と、前記膜状形成体の表面に上部電極を形成する処理とを含む特徴とする半導体装置の製造方法が提供される。
【００１５】
本発明によれば、半導体回路が形成された半導体ウェハ上に誘電体層および配線層を形成し、その誘電体層および配線層に微粒子材料をエアロゾル化して吹き付けて、室温下でキャパシタ誘電体膜や抵抗体膜、導電体膜を形成する。低温で高誘電率のキャパシタ誘電体膜や緻密な抵抗体膜を形成することができると共に、半導体チップや誘電体層に熱的ダメージを与えることがないので、高精度でかつ高信頼性の半導体装置が実現できる。
【発明の効果】
【００１６】
本発明によれば、エアロゾル化した微粒子材料を吹き付けて堆積したキャパシタ誘電体膜や、抵抗体膜、導電体膜を含む受動素子が設けられていることにより、高速動作が可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下図面を参照しつつ実施の形態を具体的に説明する。
【００１８】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置の要部断面図である。図２を参照するに、本実施の形態に係る半導体装置１０は、半導体チップ１１と、半導体チップ１１の表面に設けられた接続用電極１２および保護膜１３と、接続用電極１２および保護膜１３の表面を覆い、誘電体層１４と配線層１５とが交互に積層された配線積層体１６と、配線積層体１６の表面に外部端子として形成された電極パッド１８およびはんだバンプ１９と、配線積層体１６の表面を覆う封止樹脂層２０等から構成され、配線積層体１６中にはデカップリングキャパシタ２１が設けられている。
【００１９】
デカップリングキャパシタ２１は、キャパシタ誘電体膜２２とこれを挟む下部電極２３および上部電極２４からなり、下部電極２３および上部電極２４は配線層１５の一部が延在して形成されている。
【００２０】
キャパシタ誘電体膜２２は、後ほど詳述するエアロゾルデポジション法（以下「ＡＤ法」と略称する。）を用いて、誘電体微粒子材料をエアロゾル化し、キャパシタ誘電体膜を形成する領域に直接吹き付けて形成されたものである。
【００２１】
誘電体微粒子材料としては、例えば、ＴｉＯ2、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2、ＡｌＮ等の酸化物セラミックスあるいは窒化物セラミックスが挙げられる。また、誘電体微粒子材料としては、ＢａＴｉＯ3、Ｂａ（Ｍｇ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｎｉ1/3Ｔａ2/3）Ｏ3、（ＢａＳｒ）ＴｉＯ3、Ｂａ（ＴｉＺｒ）Ｏ3、Ｂａ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｚｎ1/3Ｔａ2/3）Ｏ3、ＢａＴｉ4Ｏ9、Ｂａ2Ｔｉ9Ｏ20、ＣａＴｉＯ3、ＣａＺｒＯ3、ＭｇＴｉＯ3、Ｎｄ2Ｔｉ2Ｏ7、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3、ＰｂＴｉＯ3、ＰｂＺｒＯ3、ＰｂＺｒＴｉＯ3、Ｐｂ（Ｎｉ1/3Ｎｂ2/3）Ｏ3、Ｐｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、ＳｒＴｉＯ3、およびＺｒＳｎＴｉＯ4等のペロブスカイト構造あるいは単純ペロブスカイト格子を有する結晶構造のセラミックスが挙げられる。
【００２２】
また、高誘電率かつ高周波における低損失の点から、好適な誘電体微粒子材料としては、ＴｉＯ2、ＢａＴｉＯ3、（ＢａＳｒ）ＴｉＯ3、Ｂａ（Ｍｇ1/3Ｔａ2/3）Ｏ3、Ｂａ（ＴｉＺｒ）Ｏ3、Ｂａ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、Ｂａ(Ｚｎ1/3Ｔａ2/3）Ｏ3、ＢａＴｉ4Ｏ9、Ｂａ2Ｔｉ9Ｏ20、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3、Ｐｂ（Ｎｉ1/3Ｎｂ2/3）Ｏ3、ＰｂＺｒＴｉＯ3、およびＺｒＳｎＴｉＯ4から選択される１種あるいは２種以上の混合物が挙げられる。
【００２３】
誘電体微粒子材料は、平均粒径が１０ｎｍ〜１０μｍの範囲に設定されることが好ましい。１０ｎｍより小さいと下部電極２３等の下地との密着強度が不足し、１０μｍより大きいと連続膜が形成し難くなり脆弱な膜になってしまう。
【００２４】
誘電体微粒子材料は、その表面に微粒子材料の結合剤として機能するアルミニウム化合物が形成されたものを用いてもよい。アルミニウム化合物としては、Ａｌ2Ｏ3、水酸化アルミニウム（Ａｌ（ＯＨ）3）、アルミニウムアルコキシド（Ａｌ（ＯＲ）3（Ｒ：アルキル基））が好適である。さらに、アルミニウムアルコキシドとしては、例えばアルミニウムトリメトキシド、アルミニウムトリエトキシド、アルミニウムトリ−ｎ−プロポキシド、アルミニウムトリイソプロポキシド、アルミニウムトリ−ｎ−ブトキシド、アルミニウムトリ−ｓｅｃ−ブトキシド、アルミニウムトリ−ｔｅｒｔ−ブトキシド、モノｓｅｃブトキシアルミニウムジイソプロピレート、アルミニウムトリエトキシエトキシエトキシド、アルミニウムフェノキシド等が挙げられる。
【００２５】
これらのアルミニウム化合物からなる結合剤は、微粒子材料に結合剤を加えた重量を基準（１００質量％）として、０．１質量％〜５０質量％（更に好ましくは０．１質量％〜２０質量％）の範囲に設定されることが好ましい。
【００２６】
図３（Ａ）は、一例として示すキャパシタ誘電膜の断面透過電子顕微鏡（ＴＥＭ）写真、図３（Ｂ）は（Ａ）の模式図である。図３（Ａ）に示すキャパシタ誘電膜は、平均粒径が０．５μｍの、Ａｌ2Ｏ3が被覆されたＴｉＯ2微粒子を用いて基板の上方から基板表面に吹き付けられて形成されたものである。
【００２７】
図３（Ａ）および（Ｂ）を参照するに、キャパシタ誘電膜は、明るい部分１と、暗い部分２とが密に重なり合ってほぼ層状に形成されていることが分かる。本願発明者の分析によれば、明るい部分１にはＡｌ2Ｏ3が多く含まれ、暗い部分２はＴｉＯ2が多く含まれる。すなわち、Ａｌ2Ｏ3が被覆されたＴｉＯ2微粒子は、図３（Ａ）または（Ｂ）の上辺から下辺の方向に、基板３の表面あるいはその堆積物表面に高速で吹き付けられることで、微粒子が上下方向に潰れて層状あるいは扁平状になったことが分かる。層状に重なりあうそれぞれの層は、吹き付けられた際にその衝撃により表面に新生面が現れ、新生面を介して微粒子同士が強固に結合しているものと推察される。なお、濃い黒の粒状の部分４は、電子顕微鏡用のサンプル調製の際に形成された空孔である。
【００２８】
図２に戻り、キャパシタ誘電膜２２は、膜厚が５０ｎｍ〜５０μｍの範囲に設定されることが好ましく、小面積で大静電容量が得られる点で５００ｎｍ〜５μｍの範囲に設定されることが特に好ましい。膜厚が５００ｎｍ未満であると緻密な連続膜が得られない場合があるが、誘電体微粒子材料の種類により緻密な連続膜が得られる場合は５００ｎｍよりも薄膜でもよい。
【００２９】
下部電極２３および上部電極２４は、膜厚が例えば１μｍの導電材料からなり、例えばＡｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、およびこれらの合金等を用いることができ、特に限定されない。好適な導電材料としては、電気抵抗値および非磁性の点で、Ａｕ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕが挙げられる。また、下部電極２３および上部電極２４は、図２に示すように、誘電体層１４ａ、１４ｂの表面に形成された配線層１５ａ、１５ｂの面内配線と同一面を形成することが好ましい。
【００３０】
配線層１５ａ〜１５ｃは、膜厚が例えば１μｍの導電材料からなり、上述した下部電極２３および上部電極２４と同様の導電材料を用いることができ、下部電極２３あるいは上部電極２４と同じ面内に形成される配線層１５ａ〜１５ｃは同一材料であることが好ましい。
【００３１】
誘電体層１４ａ〜１４ｃは、膜厚が例えば５μｍの樹脂材料からなり、樹脂溶液の流動性と硬化後の耐熱性の点で熱硬化性樹脂が好適である。熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ケイ素樹脂、ベンゾシクロブテン（ＢＣＢ）、ビニル樹脂、ビニルエステル樹脂、ポリイミド樹脂などが挙げられる。エポキシ樹脂は、熱硬化温度が２００℃以下であるので、熱ダメージを低減することができる点で好ましい。また、ポリイミド樹脂は耐熱性および低誘電率の点で好ましい。ＢＣＢは、低粘度、低熱硬化温度、平坦性が良好である点で特に好ましい。また、誘電体層１４ａ〜１４ｃは、低誘電率でありＣＲ遅延を抑制できる点でビスマレイミド−トリアジン樹脂、マレイミド−スチリル樹脂を用いることが好ましい。
【００３２】
封止樹脂層２０は、配線層１５ｃ、誘電体層１４ｃ、および電極パッド１８の側壁を覆い、非透湿性のポリイミド樹脂、エポキシ樹脂等からなる。封止樹脂層２０は電極パッド１８の表面の外周部を覆うように設けてもよい。電極パッド１８と封止樹脂層２０との界面からの水分の侵入を防止できる。
【００３３】
本実施の形態の半導体装置１０に用いられる半導体チップ１１は、図示を省略するが、半導体基板、例えばシリコン基板にＣＰＵ、ＲＯＭ、ＲＡＭ、ＤＳＰ等の半導体回路が形成され、その表面に接続用電極１２およびシリコン酸化膜やシリコン窒化膜、あるいはこれらの積層体からなるの保護膜１３が形成されている。また、半導体チップ１１は、汎用ＬＳＩ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のいずれでもよい。
【００３４】
なお、キャパシタ誘電体膜２２は、配線積層体１６の側面から露出しないように形成される。例えば、図２に示すように、キャパシタ誘電体膜２２は誘電体層１４ｂや配線層１５ａおよび１５ｂに囲まれて設けられる。配線積層体１６の側面が外部に露出しても、キャパシタ誘電体膜２２に外部からの水分の侵入を防止でき、キャパシタ誘電体膜２２の劣化を防止できる。
【００３５】
本実施の形態によれば、誘電体微粒子材料を用いてＡＤ法により形成されたキャパシタ誘電体膜２２は、誘電率がその材料のバルク形態の誘電率に近いものとなる。例えば、ＢａＴｉＯ3の微粒子材料によりキャパシタ誘電体膜２２は比誘電率が１５００（１ＧＨｚの高周波測定による。）となる。したがって、大静電容量値のデカップリングキャパシタ２１を形成することができる。さらに、その寸法、膜厚を選択することで種々の静電容量値のデカップリングキャパシタ２１を接続することで、広い周波数帯に亘って効果を有するデカップリングキャパシタ２１の集合体を形成できる。その結果、高速伝送が可能となり、高速動作が可能となる。
【００３６】
なお、本実施の形態では、デカップリングキャパシタ２１を例に説明したが、デカップリングキャパシタ以外のキャパシタ素子を同様にＡＤ法によりキャパシタ誘電体膜を形成して設けてもよい。
【００３７】
図４〜図６は、第１の実施の形態に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係る半導体装置１０の製造方法を説明する。
【００３８】
最初に図４（Ａ）の工程では、半導体基板、例えば直径３００ｍｍシリコンウェハ上に図示を省略した半導体回路を形成し、次いでその表面に接続用電極１２を形成し、さらに例えばポリイミド樹脂からなる保護膜１３を形成する。半導体回路、接続用電極１２、保護膜１３は公知の方法を用いて形成する。
【００３９】
図４（Ａ）の工程ではさらに、接続用電極１２および保護膜１３の表面に誘電体層１４ａを形成する。誘電体層１４ａは、例えばスピンコート法により絶縁性の感光性ポリイミド樹脂液を塗布し、乾燥（例えば加熱温度８０℃、加熱時間３０分）させる。次いで誘電体層１４ａをパターニングして接続用電極１２の表面を露出する開口部１４−１を形成し、加熱処理を行い、誘電体層１４ａを硬化させる。絶縁性の感光性ポリイミド樹脂としては、例えば、東レ社フォトニースＵＲ−３１００（商品名）が挙げられる。なお、感光性ポリイミド樹脂液は、スクリーン印刷法、スプレー法、カーテンコート法、ロールコート法、ディップ法を用いて塗布してもよい。また、加熱処理は、例えば加熱温度３５０℃、処理時間３０分とする。
【００４０】
次いで図４（Ｂ）の工程では、図４（Ａ）の構造体の表面に、スパッタ法により例えば膜厚２０ｎｍのＣｒ膜と膜厚２００ｎｍのＣｕ膜からなるめっきシード層（図示を省略する。）を形成する。なお、メッキシード層の形成は、スパッタ法の他に、無電解メッキ法により行ってもよい。無電解めっき法を用いる場合は、過マンガン酸塩溶液により誘電体層１４ａの表面を粗面化し、さらにその表面に触媒を吸着させるキャタライジングを行い、次いで無電解Ｃｕめっき膜を形成する。
【００４１】
図４（Ｂ）の工程ではさらに、めっきシード層の表面に、電気めっき法により全面に例えば膜厚５μｍの、配線層１５ａとなるＣｕめっき膜を形成する。この際、面内配線に延在する下部電極２３を同時に形成する。
【００４２】
図４（Ｂ）の工程ではさらに、Ｃｕめっき膜の表面にレジスト膜（図示を省略する。）を形成し、レジスト膜に配線層１５ａの配線パターンを形成する。次いで、レジスト膜をマスクとして、ウエットエッチング法によりＣｕめっき膜とめっきシード層をエッチングし、配線層１５ａを形成する。レジスト膜は、例えば厚さ１０μｍに形成し、配線層１５ａのパターンが形成されたガラスマスクをレジスト膜に接触させ、光源に水銀ランプを用いて紫外光の露光光（例えば照射エネルギー４００ｍＪ／ｃｍ2）を照射する。なお、紫外光露光のかわりにＸ線を光源とした露光装置を用いてもよい。
【００４３】
次いで図５（Ａ）の工程では、図４（Ｂ）の構造体の表面に、ＡＤ法により誘電体微粒子材料を用いて、例えば膜厚５μｍのＡＤ誘電体層２６を形成する。
【００４４】
図７は、本発明に用いられるＡＤ法による成膜装置の概略構成図である。図７を参照するに、ＡＤ膜形成装置５０は、大略、微粒子材料をエアロゾル化するエアロゾル発生器５１と、エアロゾル化された微粒子材料６８を噴射して基板５７上にＡＤ誘電体層等の膜状形成体を形成する成膜室５２などから構成されている。
【００４５】
エアロゾル発生器５１には、ガスボンベ５３及びマスフローコントローラ５４が配管６６を介して接続されている。ガスボンベ５３に充填された高圧のアルゴン等のキャリアガスをマスフローコントローラ５４においてガス流量を制御する。ガス流量を制御することで、エアロゾル発生器５１の容器５６内での微粒子の発塵量や成膜室５２におけるエアロゾル化された微粒子材料６８の噴出量を制御することができる。キャリアガスは、アルゴンガスの他、ヘリウム、ネオン、窒素の不活性ガスを用いることができる。なお、微粒子材料としてペロブスカイト構造を有する酸化物セラミックスを用いる場合は、キャリアガスは酸化性のガス、例えば酸素や空気を用いてもよく、酸素や空気を不活性ガスに添加してもよい。成膜の際に酸化物セラミックス微粒子材料の酸素欠損を補うことができる。
【００４６】
また、エアロゾル発生器５１には、超音波振動や電磁振動、機械的振動により微粒子を一次粒子化する振動機５８が設けられている。振動機５８により微粒子を一次粒子化させることができ、その結果、緻密かつ均一な膜状形成体を形成することができる。
【００４７】
成膜室５２には、エアロゾル発生器５１から配管５９を介して接続されたノズル６０と、ノズル６０と対向して基板５７を保持する基板保持台６１が設けられ、さらに、基板５７の位置を制御するＸＹＺステージ６２が基板保持台６１に連結されている。また、成膜室５２内の圧力を低圧とするためのメカニカルブースタ６４とロータリポンプ６５が接続されている。ＸＹＺステージ６２は基板保持台６１を定速・繰り返し駆動動作を行うものであってもよい。
【００４８】
膜形成材料となる微粒子材料をエアロゾル発生器５１の容器５６に充填して、ガスボンベ５３から、例えば１９．６Ｐａ〜４９Ｐａ（２〜５ｋｇ／ｃｍ2）の圧力のアルゴンガスをキャリアガスとして成膜室５２に供給し、微粒子材料を振動機５８により加振してエアロゾル化する。エアロゾル化した微粒子はキャリアガス共に、容器５６内の圧力より低圧に設定されている成膜室５２に配管５９を通じて搬送される。室温下の成膜室５２においてノズル６０からキャリアガスと共に微粒子が噴射され、ジェット流となって微粒子材料が、ＡＤ膜が形成される基板の表面、例えば図５（Ａ）に示す配線層１５の上に堆積しＡＤ誘電体膜２６が形成される。この際、ＡＤ膜が形成される基板５７を加熱する必要はなく、基板温度は成行きとしてよい。噴射速度は、ノズル６０の形状、導入されるキャリアガスの圧力及び容器５６内と成膜室５２内との圧力差により制御することができ、３ｍ／秒〜４００ｍ／秒（好ましくは２００ｍ／秒〜４００ｍ／秒）の範囲に設定される。この範囲に噴射速度を設定することにより、図５（Ａ）に示すＡＤ誘電体膜２６と配線層１５ａとの密着強度が高まる。微粒子材料が配線層１５ａとの衝突の際に配線層１５ａの表面の汚染層や水分を除去して表面を活性化する。また、微粒子自体の表面も微粒子相互の衝突により同様に活性化される。その結果、微粒子材料が配線層１５ａの表面に結合し、さらに微粒子同士が結合するので付着強度が高く緻密なＡＤ誘電体膜２６が形成される。なお、噴射速度が４００ｍ／秒より大となると配線層１５や誘電体層１４に損傷を与えるおそれがあり、３ｍ／秒より小さいと十分な付着強度を確保することができない。
【００４９】
図５（Ａ）の工程に戻り、ＡＤ誘電体層２６の成膜の一例として、アルミニウムアルコキシドを用いてＢａＴｉＯ3の微粒子材料の表面を処理し、加熱処理によりアルミニウム被覆ＢａＴｉＯ3（平均粒径０．３μｍ）とした微粒子材料を用いて、室温下においてＡＤ法により５分間噴射し厚さ５μｍのＡＤ誘電体膜２６を形成する。
【００５０】
図５（Ａ）の工程ではさらに、ＡＤ誘電体層２６の表面にレジスト膜２８を形成し、パターニングして、次の工程のキャパシタ誘電体膜のパターンのレジスト膜２８ａを形成する。
【００５１】
次いで図５（Ｂ）の工程では、図５（Ａ）のレジスト膜２８ａをマスクとして、ウエットエッチング法により、フッ硝酸水溶液を用いてＡＤ誘電体層２６をエッチングする。具体的には、例えば、温度２３℃、５ｗｔ％フッ硝酸水溶液に約１５分浸漬する。エッチングにより、レジスト膜２８ａに覆われていたＡＤ誘電体層２６以外は除去され、例えば一辺が５μｍ〜５０００μｍのキャパシタ誘電体膜２２が形成される。
【００５２】
なお、ＡＤ誘電体層２６のパターニングはリフトオフ法を用いてもよい。リフトオフ法を用いる場合は、図４（Ｂ）の構造体の表面にレジスト膜を形成し、次いでフォトリソグラフィ法により、キャパシタ誘電体膜２２のパターンの開口部をレジスト膜に形成する。そのレジスト膜を覆うように図５（Ａ）の工程と同様にしてＡＤ誘電体膜２６を形成し、次いでレジスト膜を溶解、除去し、図５（Ｂ）の構造体が形成される。
【００５３】
また、レジスト膜を用いずにマスク法によりキャパシタ誘電体膜２２を形成してもよい。マスク法を用いる場合は、図４（Ｂ）の構造体の表面にキャパシタ誘電体膜２２のパターンの開口部を有するマスクを用いてＡＤ法によりキャパシタ誘電体膜２２を形成する。
【００５４】
次いで図６（Ａ）の工程では、図５（Ｂ）の構造体の表面に、絶縁性の感光性ポリイミド樹脂をスピンコート法により塗布し乾燥させる。次いで感光性ポリイミド層をパターニングして下側の配線層１５を露出する開口部１４−２を形成し、図４（Ａ）の工程と同様に加熱処理を行い、感光性ポリイミド層を硬化させ、誘電体層１４ｂを形成する。
【００５５】
なお、キャパシタ誘電体膜２２の表面が感光性ポリイミド層に覆われている場合は、感光性ポリイミド層の硬化前あるいは硬化後にドライエッチングにより、感光性ポリイミド層の表面をエッチングして、キャパシタ誘電体膜２２の表面を露出させる。
【００５６】
次いで図６（Ｂ）の工程では、図６（Ａ）の表面に、図４（Ｂ）の工程と同様に、スパッタ法によりＣｕ膜のめっきシード層を形成し、次いでめっきシード層の表面に電気めっき法により全面に例えば膜厚５μｍのＣｕめっき膜を形成する。
【００５７】
図６（Ｂ）の工程ではさらに、Ｃｕめっき膜（図示を省略。）の表面にレジスト膜を形成し、配線層１５ｂの配線パターンを形成し、ウエットエッチング法によりＣｕめっき膜とめっきシード層をエッチングし配線層１５ｂを形成する。この際、配線層１５ｂと同時にデカップリングキャパシタ２１の上部電極２４を形成する。
【００５８】
図６（Ｂ）の工程ではさらに、図６（Ａ）の誘電体層１４ｂを形成する工程と、図４（Ｂ）の配線層１５ａを形成する工程と同様に、誘電体層１４ｃおよび配線層１５ｃを形成する。
【００５９】
図６（Ｂ）の工程の後に、配線層１５ｃの上にＣｕ膜／Ａｕ膜からなる電極パッド１８（図２に示す。）を形成し、次いで、配線層１５ｃを覆い電極パッド１８間を充填する封止樹脂層２０を形成する。封止樹脂層２０は、例えばエポキシ系封止樹脂を電極パッド１８が形成された構造体の表面に配置し、その上から加熱した金型（例えば温度１７５℃）で、加熱・押圧してエポキシ系封止樹脂を溶融し、構造体の表面全体に広げる。次いで、エポキシ系封止樹脂を硬化させた後に金型を構造体の表面から離す。次いで、ダイシングを行い半導体チップ毎に切り出し、はんだバンプ１９を融着し、図２に示す半導体装置が形成される。
【００６０】
本実施の形態に係る製造方法によれば、室温下でキャパシタ誘電体膜２２となるＡＤ誘電体膜２６を形成するので、半導体チップ１１や樹脂材料からなる誘電体層１４ａに加熱による熱的ダメージを与えることを回避できる。さらに、従来の低温プロセスであるスパッタ法やゾルゲル法では誘電率を高めるためにキャパシタ誘電体膜形成後に４００℃を越える温度で熱処理が必要であるが、本実施の形態に係る製造方法によれば、ＡＤ法を用いることで、より低い温度で高誘電率のキャパシタ誘電体膜２２を形成できる。
【００６１】
図８は、第１の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６２】
図８を参照するに、本変形例に係る半導体装置４０は、封止樹脂層４１を配線積層体１６および半導体チップ１１の総ての端面を覆うようにした以外は第１の実施の形態の半導体装置と同様に構成される。
【００６３】
封止樹脂層４１は、第１の実施の形態の封止樹脂層と同様の非透湿性の樹脂材料からなる。配線積層体１６の表面および端面を覆うことで、水分の侵入を防止し、ＡＤ法により形成されたキャパシタ誘電体膜２２の劣化を防止できる。また、同様に半導体チップ１１への水分の侵入を防止できる。
【００６４】
本実施の形態に係る第１実施例として、上記実施の形態のキャパシタ誘電体膜を、ＢａＴｉＯ3微粒子材料を用いてＡＤ法により形成したデカップリングキャパシタを有するチップ・イン・サイズ・パッケージを形成した。キャパシタ誘電体膜は、ＢａＴｉＯ3の微粒子材料（平均粒径０．３μｍ）を用いて、室温下においてＡＤ法により噴射速度２００ｍ／ｓで１５分間噴射し、厚さ１０μｍのキャパシタ誘電体膜を形成した。デカップリングキャパシタの比誘電率が１ＧＨｚにおいて１５００、キャパシタ共振周波数は４ＧＨｚであった。また、配線インダクタンスは、３０ｐＨであった。
【００６５】
また、本実施の形態に係る第２実施例として、第１実施例のＢａＴｉＯ3微粒子材料のかわりにＢａＳｒＴｉＯ3微粒子材料（平均粒径０．３μｍ）を用いて、室温下においてＡＤ法により噴射速度２００ｍ／ｓで１５分間噴射し、厚さ５μｍのキャパシタ誘電体膜を形成した。デカップリングキャパシタの比誘電率が１ＧＨｚにおいて３０００であった。またキャパシタ共振周波数は５ＧＨｚであった。また、配線インダクタンスは、１０ｐＨであった。なお、上記比誘電率は周波数１ＧＨｚの高周波電圧を印加して測定した。
【００６６】
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る半導体装置の要部断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６７】
図９を参照するに、本実施の形態に係る半導体装置７０は、半導体チップ１１と、半導体チップ１１の表面に設けられた接続用電極１２および保護膜１３と、接続用電極１２および保護膜１３の表面を覆い、誘電体層１４と配線層１５とが交互に積層された配線積層体１６と、配線積層体１６の表面に外部端子として形成された電極パッド１８およびはんだバンプ１９と、配線積層体１６の表面を覆う封止樹脂層２０等から構成され、配線積層体１６中にはデカップリングキャパシタ２１およびダンピング抵抗７１が形成されている。半導体装置７０は、ダンピング抵抗７１が形成されている以外は第１の実施の形態に係る半導体装置と同様であるのでその説明を省略する。
【００６８】
ダンピング抵抗７１は、抵抗体膜７２とこれを挟む下部電極７３と上部電極７４とからなり、下部電極７３および上部電極７４は配線層１５の一部が延在し、面内配線層１５ａと同じ面に形成されている。下部電極７３および上部電極７４は、信号線に接続され、下部電極７３が配線層１５ａ、１５ｂを介して半導体チップ１１の接続用電極１２と、上部電極７４が配線層１５ｃ、１５ｄを介して外部端子としての電極パッド１８に電気的に接続されている。
【００６９】
抵抗体膜７２は、ＡＤ法を用いて抵抗体微粒子材料をエアロゾル化し、誘電体層１４ｂ、配線層１５ｂ、および下部電極７３の表面に吹き付けて形成されたものである。抵抗体微粒子材料としては、例えば、ＲｕＯ2、ＲｅＯ2、ＩｒＯ2、ＳｒＶＯ3、ＣａＶＯ3、ＬａＴｉＯ3、ＳｒＭｏＯ3、ＣａＭｏＯ3、ＳｒＣｒＯ3、ＣａＣｒＯ3、ＬａＶＯ3、ＧｄＶＯ3、ＳｒＭｎＯ3、ＣａＭｎＯ3、Ｎｉ−Ｃｒ−Ｏ、ＢｉＣｒＯ3、ＬａＣｒＯ３、ＬｎＣｒＯ3、ＳｒＲｕＯ3、ＣａＲｕＯ3、ＳｒＦｅＯ3、ＢａＲｕＯ3、ＬａＭｎＯ3、ＬｎＭｎＯ3、ＬａＦｅＯ3、ＬｎＦｅＯ3、ＬａＣｏＯ3、ＬａＲｈＯ3、ＬａＮｉＯ3、ＰｂＲｕＯ3、Ｂｉ2Ｒｕ2Ｏ7、ＬａＴａＯ3、ＢｉＲｕＯ3、およびＬａＢ6から選択される１種、あるいは２種以上の混合物が挙げられる。
【００７０】
また、これらの抵抗体微粒子材料は、その表面に微粒子材料の結合剤として機能するアルミニウム化合物が形成されたものを用いてもよい。アルミニウム化合物は、第１の実施の形態の誘電体微粒子材料に用いられるアルミニウム化合物と同様あるのでその説明を省略する。
【００７１】
抵抗体微粒子材料は、上述した誘電体微粒子材料と同様の理由により平均粒径が１０ｎｍ〜１０μｍの範囲に設定されることが好ましい。
【００７２】
本実施の形態によれば、ダンピング抵抗を半導体チップ１１に近接してインピーダンスマッチングをとることで高速伝送が可能となる。なお、ダンピング抵抗の他に、信号線と接地線との間にＡＤ法により形成された抵抗体膜からなる終端抵抗を設けてもよい。
【００７３】
図１０（Ａ）および（Ｂ）は、第２の実施の形態に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係る半導体装置の製造方法を説明する。
【００７４】
図１０（Ａ）の工程では、第１の実施の形態の製造工程の図４（Ａ）〜図６（Ｂ）の工程と同様にして、デカップリングキャパシタ２１の上部電極７４を含む配線層１５ｂまでを形成する。
【００７５】
図１０（Ａ）の工程ではさらに、配線層１５ｂおよび誘電体層１４ｂの表面にＡＤ法により上述した抵抗体微粒子材料、例えば、ＢｉＲｕＯ3（平均粒径０．０１μｍ）の微粒子材料を用いて３０分間成膜し膜厚５μｍのＡＤ抵抗体層７２ａを形成する。
【００７６】
図１０（Ａ）の工程ではさらに、ＡＤ抵抗体層７２ａの表面を化学的機械研磨（ＣＭＰ）法により平坦化する。次いで、ＡＤ抵抗体層７２ａの表面にレジスト膜７６を形成しパターニングして、抵抗体膜のパターンのレジスト膜７６ａを形成する。
【００７７】
次いで、図１０（Ｂ）の工程では、図１０（Ａ）のレジスト膜７６ａをマスクとして、ウエットエッチング法により、エッチング液としてフッ硝酸水溶液を用いてＡＤ抵抗体層７２ａをエッチングする。具体的には、例えば、温度２３℃、５ｗｔ％フッ硝酸水溶液に約２０分浸漬する。エッチングにより、レジスト膜７６ａに覆われていたＡＤ抵抗体層７５以外は除去され、例えば一辺が５μｍ〜２０００μｍの抵抗体膜７２が形成される。
【００７８】
図１０（Ｂ）の工程ではさらに、第１の実施の形態の図６（Ａ）の工程と同様に、構造体の表面に誘電体層１４ｃ、上部電極７４を含む配線層１５ｃを形成する。
【００７９】
図１０（Ｂ）の工程の後に、第１の実施の形態の図６（Ｂ）およびその後の工程と同様にして誘電体層１４、配線層１５、電極パッド１８、封止樹脂層２０、はんだバンプ１９を順次形成する。
【００８０】
本実施の形態に係る製造方法によれば、キャパシタ誘電体膜２２に加え抵抗体膜７２をＡＤ法を用いて室温で成膜するので、半導体チップ１１や樹脂からなる誘電体層１４に加熱による熱的ダメージを与えることを防止できる。
【００８１】
図１１は、第２の実施の形態の第１変形例に係る半導体装置の要部断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８２】
図１１を参照するに、本変形例に係る半導体装置８０は、デカップリングキャパシタ８１、８２および誘電体層１４ｂ、１４ｅを設けた以外は第２の実施の形態に係る半導体装置と略同様に構成されている。
【００８３】
デカップリングキャパシタ８１は、キャパシタ誘電体膜２２とこれを挟む下部電極としての配線層１５ｄと上部電極としての配線層１５ｅからなる。デカップリングキャパシタ８１は、デカップリングキャパシタ２１と同様に構成され、その製造工程も同様であるので説明を省略する。
【００８４】
また、デカップリングキャパシタ８２は、電源線および接線線にそれぞれ接続された配線層１５ａ〜１５ｄを電極とし、これらの電極がキャパシタ誘電体膜２２ａ〜２２ｃを挟んで構成される。個々のキャパシタが並列接続されているので大静電容量値のデカップリングキャパシタを形成できる。
【００８５】
本変形例によれば、ＡＤ法を用いてキャパシタ誘電体膜２２を形成することで、デカップリングキャパシタ２１、８１、８２を複数の誘電体層１４に設けることができる。また、キャパシタ誘電体膜２２ａ〜２２ｃと電極とを交互に積層することで、種々の静電容量値のデカップリングキャパシタを形成することができる。
【００８６】
次に、第２の実施の形態の第２変形例に係る半導体装置を説明する。第２変形例に係る半導体装置は、図９に示す第２の実施の形態に係る半導体装置にインダクタ素子を設けたものである。
【００８７】
図１２は、第２の実施の形態の第２変形例に係る半導体装置の要部分解斜視図である。図１２は、インダクタ素子を拡大している。
【００８８】
図１２を参照するに、インダクタ素子８５は、誘電体層１４ｃ上に形成された螺旋状の導電体膜８６からなり、誘電体層１４ｄに覆われている。インダクタ素子８５は、その一端８５ａが配線層１５ｃ、他端８５ｂが配線層１５ｄのビアに電気的に接続されている。インダクタ素子８５は、例えば厚さ５０ｎｍ〜５０μｍ、線幅５μｍ〜５００μｍ、大きさ４００００μｍ2から１ｍｍ2に設定され、例えば１μＨ〜１００μＨのインダクタンスを有する。
【００８９】
インダクタ素子８５の導電体膜８６は、ＡＤ法を用いて導電体微粒子材料をエアロゾル化し誘電体層１４ｃの表面に吹き付けて形成されたものである。導電体微粒子材料は、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、Ａｌ又はこれらの元素からなる合金を含む金属材料が挙げられる。導電体微粒子材料の平均粒径は１０ｎｍ〜１μｍに設定され、さらに、第１の実施の形態と同様に、微粒子材料にアルミニウム化合物を添加してもよく、あるいは被覆してもよい。また、キャリアガスとしては、アルゴンガス、ヘリウムガス、ネオンガス、窒素ガスなどの不活性ガス、または不活性ガスに水素を添加した混合ガスなどの還元性ガスを用いてもよい。微粒子材料の酸化を防止し、堆積された導電体膜８６の比抵抗の増加を防止することができる。
【００９０】
インダクタ素子８５は誘電体層１４ｃに形成したレジスト膜をパターニングして、レジスト膜を覆うように、第１の実施の形態と同様にしてＡＤ法により上記導電体微粒子材料を堆積させ、次いでレジスト膜をリフトオフして形成される。
【００９１】
このようにＡＤ法により半導体チップ１１にインダクタ素子８５を近接して容易に形成できる。
【００９２】
また、半導体チップ１１が、１電源電圧の供給に対し複数の電源電圧を使用する場合は、内部に降圧回路を設ける必要がある。降圧回路としてＤＣ−ＤＣコンバータをパルス幅変調回路と積分回路との組み合わせにより構成する場合は、半導体チップ外にインダクタ素子８５とキャパシタ素子を組み合わせた積分回路を設け、半導体チップ１１内のパルス幅変調回路から供給されるパルス信号を積分回路により直流信号に変換する。積分回路をインダクタ素子８５と、デカップリングキャパシタ２１と同様にして形成されたキャパシタ素子により構成する。このようにＤＣ−ＤＣコンバータを設けることで、１電源電圧の供給で多電源電圧を使用する半導体装置を小型化することができる。
【００９３】
また、交流電源から直流電源への変換回路に用いられる平滑回路を、本実施の形態のキャパシタと本変形例のインダクタ素子とを組み合わせて構成してもよい。これによりリップルが極めて抑制され、電流変動の少ない直流電源が得られる。
【００９４】
なお、誘電体膜１４ｃと導電体膜８６との間に、スパッタ法等により銅、チタン、ニッケル、およびこれらを含む合金からなる密着膜８７を設けてもよい。誘電体膜１４ｃとＡＤ法により形成された導電体膜８６との密着性を高める。また、螺旋状のインダクタ素子であるスパイラルインダクタ素子以外には、メアンダインダクタ素子なども用いることができる。また、インダクト素子と同様にして、例えばモノポールアンテナ、逆Ｆ型アンテナ等のアンテナを形成してもよい。さらに、これまでに説明したキャパシタ素子、抵抗体素子、インダクタ素子を組み合わせてフィルタを形成してもよい。
【００９５】
（第３の実施の形態）
図１３は、本発明の第３の実施の形態に係る回路基板を備えた電子装置の概略構成を示す断面図である。
【００９６】
図１３を参照するに、電子装置９０は、大別して回路基板９０Ａと、回路基板９０Ａの表面に形成された半導体チップ９６等から構成される。回路基板９０Ａは、誘電体層９１ａ〜９１ｇと配線層９２ａ〜９２ｆが交互に積層され、ビア９４−１およびパッド９４−２により配線層９２間および配線層９２ａ〜９２ｆと電極パッド９９ａ間が接続されている。
【００９７】
また、回路基板９０Ａには、誘電体層９１ａ〜９１ｇと同じ層内に形成されたキャパシタ誘電体膜９３を有するデカップリングキャパシタ等のキャパシタ素子９５と、回路基板９０Ａの表面に形成された抵抗素子９７が形成されている。
【００９８】
誘電体層９１ａ〜９１ｇは、例えば、ビスマレイミド−トリアジン樹脂、マレイミド−スチリル樹脂、ポリイミドの低誘電率の樹脂材料からなる。ビスマレイミド−トリアジン樹脂およびマレイミド−スチリル樹脂は、特に誘電率と誘電損失が高周波でも低い点で好ましく、高速伝送回路を形成できる。
【００９９】
誘電体層９１ａ〜９１ｇは、誘電体層材料の前駆体溶液を塗布し、例えば８０℃の温度で乾燥後、３５０℃の温度で硬化させる。この上に、第１の実施の形態と同様の方法で配線層９２ａ〜９２ｆを形成し、さらに誘電体層９１ａ〜９１ｇと配線層９２ａ〜９２ｆを交互に形成する。最下層の誘電体層９１ａを形成する際は、例えばパイレックス（登録商標）ガラスのプロセス用基板の表面に形成する。塗布法は、スピンコート法、スクリーン印刷法，スプレー法，カーテンコート法，ロールコート法，ディップ法を用いてもよい。なお、誘電体層の表面をＣＭＰ（化学機械研磨）法により研磨・平坦化してもよい。
【０１００】
キャパシタ素子９５は、第１および第２の実施の形態と同様にＡＤ法により形成されたキャパシタ誘電体膜９３ａ〜９３ｃと、キャパシタ誘電体膜９３ａ〜９３ｃを挟む下部電極および上部電極を兼ねる配線層９２ａ〜９２ｆから構成される。キャパシタ誘電体膜９３ａ〜９３ｃがＡＤ法により形成されているので、誘電体層９１ａ〜９１ｇに樹脂材料を用いることができ、さらに複数層のキャパシタ誘電体膜９３ａ〜９３ｃを設けることができる。また、上述したように、ＡＤ法では高誘電率のキャパシタ誘電体膜９３ａ〜９３ｃが得られるので、種々の静電容量のキャパシタ素子９５、特に半導体チップ９６に近接してデカップリングキャパシタを設けることができる。
【０１０１】
キャパシタ誘電体膜９３ａ〜９３ｃは、第１および第２の実施の形態に説明した誘電体微粒子材料および形成方法により形成されるので、その説明を省略する。また、キャパシタ素子９５が形成された領域以外は低誘電率の誘電体層９１ａ〜９１ｇが充填されているので、キャパシタ素子９５を信号線（例えば電極９９）から離隔して配置することで、キャパシタ誘電体膜９３ａ〜９３ｃに起因する信号遅延を抑制できる。
【０１０２】
抵抗素子９７は、抵抗体膜９８と、抵抗体膜９８の両端に形成された電極９９とから構成される。抵抗素子９７の形成方法は、上述した第２の実施の形態の抵抗素子と同様であるので、その説明を省略する。なお、抵抗素子は、回路基板９０Ａの表面のみならず、誘電体層中に形成してもよい。
【０１０３】
本実施例に係る回路基板９０Ａを備えた電子装置９０は、デカップリングキャパシタ等のキャパシタ素子やダンピング抵抗等の抵抗素子が半導体チップに近接して設けられているので、信号遅延を抑制し、また、インピーダンス整合を図ることができる。特に、キャパシタ誘電体膜がＡＤ法により形成されているので誘電率が高く、種々の静電容量のキャパシタ素子を複数層に亘って設けることができるので、デカップリングキャパシタの効果を高めることができ、高速伝送が可能な電子装置が実現できる。さらに、一層の層内にキャパシタ誘電体膜を選択的に設け、キャパシタ誘電体膜以外の領域には、誘電率の低いビスマレイミド−トリアジン樹脂やマレイミド−スチリル樹脂等で充填しているので、配線遅延を抑制することができる。
【０１０４】
（第４の実施の形態）
図１４は、本発明の第４の実施の形態に係る回路基板を備えた電子装置の概略構成を示す断面図である。
【０１０５】
図１４を参照するに、電子装置１００は、大略して、基板１０１と、多層配線層１０２と、多層配線層１０２の表面に設けられた半導体チップ９６等から構成される。多層配線層１０２は、基板１０１を覆うバリア層１０３と、バリア層１０３上に配線層１０４ａ〜１０４ｄと誘電体層１０５ａ〜１０５ｄとが交互に積層され、ビア１０６およびパッド１０８により配線層１０４ａ〜１０４ｄ間が接続されている。
【０１０６】
基板１０１は、その材料に特に制限はないが、例えば、エポキシ樹脂、ポリイミド樹脂、ポリエステル樹脂、テフロン（登録商標）等の樹脂材料からなるものや、ガラスクロスに変性エポキシ樹脂を含浸させたガラスエポキシ基板、さらに、ビスマレイミド−トリアジン樹脂やマレイミド−スチリル樹脂を含むガラスエポキシ基板が挙げられる。
【０１０７】
また、多層配線層１０２には、電極１０９とキャパシタ誘電体膜１１０が交互に積層された多層のデカップリングキャパシタ１１１が設けられている。デカップリングキャパシタ１１１は、電源線１１２および接地線１１３に接続された電極１０９がキャパシタ誘電体膜１１０を挟んで交互に積層されているので、個々のキャパシタが電源線１１２と接地線１１３との間に並列接続されており、大静電容量値を有する。
【０１０８】
デカップリングキャパシタ１１１は、バリア層１０３の表面に電極１０９が設けられ、バリア層１０３の表面と電極１０９を覆うようにＡＤ法によりキャパシタ誘電体膜１１０が設けられている。基板１０１がガラスエポキシ基板のようにガラスクロスと樹脂の複合材料である場合、基板１０１の表面にＡＤ法によりキャパシタ誘電体膜１１０を直接形成すると、基板１０１の最表面にガラスクロスがある領域と樹脂がある領域ではキャパシタ誘電体膜１１０の成長速度に差違が生じ、キャパシタ誘電体膜１１０の表面の平坦性が悪化するときがあり、基板１０１の表面にバリア層１０３を設けることにより平坦性の悪化を防止できる。
【０１０９】
バリア層１０３は、誘電体であれば特に制限はないが、例えばビスマレイミド−トリアジン樹脂、マレイミド−スチリル樹脂、ポリイミドの低誘電率の樹脂材料が好ましい。また、バリア層１０３は、基板１０１の表面を覆うＣｕ膜とその上に上記誘電体層を積層してもよい。Ｃｕ膜を接地線に接続することで大面積の接地面とすることができる。
【０１１０】
キャパシタ誘電体膜１１０は、第１および第２の実施の形態と同様の材料からなり、ＡＤ法により形成されている。また、配線層１０４ａ〜１０４ｄ誘電体層１０５ａ〜１０５ｄとは、第３の実施の形態と同様の材料からなり、同様の方法で形成されている。
【０１１１】
なお、図１３に示す第３の実施の形態に係る回路基板に配置した抵抗素子を配置してもよい。
【０１１２】
本実施の形態によれば、半導体チップ９６に近接して、大静電容量値のデカップリングキャパシタ１１１を設けることができるので、信号遅延を抑制することができる。
【０１１３】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０１１４】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  接続用電極が表面に設けられた半導体チップと、
前記表面に誘電体層および配線層を積層して配設された積層体と、
前記積層体に配設され、配線層に電気的に接続された受動素子と、
前記積層体の表面に配設され、前記配線層を介して半導体チップの接続用電極と電気的に接続され、外部と電気的に接続される外部電極と、を備え、
前記受動素子は、エアロゾル化した微粒子材料を吹き付けて形成してなるキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうち、少なくとも１種を有することを特徴とする半導体装置。
（付記２）  前記受動素子は、前記キャパシタ誘電体膜と、該キャパシタ誘電体膜を挟み前記配線層に接続された下部電極と上部電極からなるキャパシタ素子であることを特徴とする付記１記載の半導体装置。
（付記３）  前記下部電極および／または上部電極は配線層の一部を形成してなることを特徴とする付記２記載の半導体装置。
（付記４）  前記下部電極および／または上部電極は、配線層の層内配線膜と略同一面に形成されてなることを特徴とする付記２または３記載の半導体装置。
（付記５）  前記キャパシタ素子は、デカップリングキャパシタであることを特徴とする付記２〜４のうち、いずれか一項記載の半導体装置。
（付記６）  前記キャパシタ素子は、前記半導体チップの表面に１つの誘電体層を介して配設されてなることを特徴とする付記２〜５のうち、いずれか一項記載の半導体装置。
（付記７）  前記キャパシタ素子は、複数の誘電体層に配設されてなることを特徴とする付記２〜６のうち、いずれか一項記載の半導体装置。
（付記８）  前記キャパシタ誘電体膜が、ＴｉＯ2、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2、ＡｌＮ、ＢａＴｉＯ3、Ｂａ（Ｍｇ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｎｉ1/3Ｔａ2/3）Ｏ3、（ＢａＳｒ）ＴｉＯ3、Ｂａ（ＴｉＺｒ）Ｏ3、Ｂａ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｚｎ1/3Ｔａ2/3）Ｏ3、ＢａＴｉ4Ｏ9、Ｂａ2Ｔｉ9Ｏ20、ＣａＴｉＯ3、ＣａＺｒＯ3、ＭｇＴｉＯ3、Ｎｄ2Ｔｉ2Ｏ7、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3、ＰｂＴｉＯ3、ＰｂＺｒＯ3、ＰｂＺｒＴｉＯ3、Ｐｂ（Ｎｉ1/3Ｎｂ2/3）Ｏ3、Ｐｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、ＳｒＴｉＯ3、およびＺｒＳｎＴｉＯ4からなる群のうちいずれか１種を含むことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記９）  前記受動素子は、前記抵抗体膜を有する抵抗素子であり、
前記抵抗体膜が、ＲｕＯ2、ＲｅＯ2、ＩｒＯ2、ＳｒＶＯ3、ＣａＶＯ3、ＬａＴｉＯ3、ＳｒＭｏＯ3、ＣａＭｏＯ3、ＳｒＣｒＯ3、ＣａＣｒＯ3、ＬａＶＯ3、ＧｄＶＯ3、ＳｒＭｎＯ3、ＣａＭｎＯ3、Ｎｉ−Ｃｒ−Ｏ、ＢｉＣｒＯ3、ＬａＣｒＯ３、ＬｎＣｒＯ3、ＳｒＲｕＯ3、ＣａＲｕＯ3、ＳｒＦｅＯ3、ＢａＲｕＯ3、ＬａＭｎＯ3、ＬｎＭｎＯ3、ＬａＦｅＯ3、ＬｎＦｅＯ3、ＬａＣｏＯ3、ＬａＲｈＯ3、ＬａＮｉＯ3、ＰｂＲｕＯ3、Ｂｉ2Ｒｕ2Ｏ7、ＬａＴａＯ3、ＢｉＲｕＯ3、およびＬａＢ6からなる群のうちいずれか１種を含むことを特徴とする付記１記載の半導体装置。
（付記１０）  前記受動素子は、前記導電体膜を有するインダクタ素子またはアンテナ素子であり、
前記導電体膜が、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、およびＡｌからなる群のうちいずれか１種を含むことを特徴とする付記１記載の半導体装置。
（付記１１）  前記誘電体層は、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ケイ素樹脂、ベンゾシクロブテン、ビニル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ビスマレイミド−トリアジン樹脂、およびマレイミド−スチリル樹脂からなる群のうちいずれか１種からなることを特徴とする付記１〜１０のうち、いずれか一項記載の半導体装置。
（付記１２）  前記積層体の側面は誘電体層に覆われてなることを特徴とする付記１〜１１のうち、いずれか一項記載の半導体装置。
（付記１３）  前記積層体の表面の外部電極を除く領域および側面は保護膜により覆われてなることを特徴とする付記１〜１２のうち、いずれか一項記載の半導体装置。
（付記１４）  半導体回路を有する基板の表面に配設された保護膜および接続用電極上に誘電体層と配線層とを交互に積層し積層体を形成する工程と、
前記積層体の表面に配線層を介して半導体チップと電気的に接続され、外部の回路基板に接続される外部電極を形成する工程と、を備え、
前記積層体の形成は、
下部電極を形成する処理と、
前記下部電極を覆うようにエアロゾル化した微粒子材料を吹き付けてキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうちいずれか１つの膜状形成体を形成する処理と、
前記膜状形成体を選択的に除去する処理と、
前記膜状形成体の表面に上部電極を形成する処理とを含むことを特徴とする半導体装置の製造方法。
（付記１５）  前記膜状形成体を選択的に除去する処理は、前記膜状形成体の表面に形成したレジスト膜をマスクとしてウエットエッチング法により行うことを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）  前記膜状形成体を選択的に除去する処理は、下部電極を形成する処理と膜状形成体を形成する処理との間に、下部電極を覆うレジスト膜を処理と、該レジスト膜を選択的に除去する処理とを備え、
前記膜状形成体を選択的に除去する処理は、前記レジスト膜とその上の膜状形成体を同時に除去することを特徴とする付記１４記載の半導体装置の製造方法。
（付記１７）  前記下部電極または／および上部電極を形成する処理は、前記配線層の形成と同時に行うことを特徴とする付記１４記載の半導体装置の製造方法。
（付記１８）  前記キャパシタ誘電体膜は、ＴｉＯ2、ＭｇＯ、Ａｌ2Ｏ3、ＳｉＯ2、ＡｌＮ、ＢａＴｉＯ3、Ｂａ（Ｍｇ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｔａ2/3）Ｏ3、Ｂａ（Ｃｏ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｎｉ1/3Ｔａ2/3）Ｏ3、（ＢａＳｒ）ＴｉＯ3、Ｂａ（ＴｉＺｒ）Ｏ3、Ｂａ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、Ｂａ（Ｚｎ1/3Ｔａ2/3）Ｏ3、ＢａＴｉ4Ｏ9、Ｂａ2Ｔｉ9Ｏ20、ＣａＴｉＯ3、ＣａＺｒＯ3、ＭｇＴｉＯ3、Ｎｄ2Ｔｉ2Ｏ7、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3、ＰｂＴｉＯ3、ＰｂＺｒＯ3、ＰｂＺｒＴｉＯ3、Ｐｂ（Ｎｉ1/3Ｎｂ2/3）Ｏ3、Ｐｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3、ＳｒＴｉＯ3、およびＺｒＳｎＴｉＯ4からなる群のうちいずれか１種の微粒子材料を用いることを特徴とする付記１４〜１７のうち、いずれか一項記載の半導体装置の製造方法。
（付記１９）  前記抵抗体膜が、ＲｕＯ2、ＲｅＯ2、ＩｒＯ2、ＳｒＶＯ3、ＣａＶＯ3、ＬａＴｉＯ3、ＳｒＭｏＯ3、ＣａＭｏＯ3、ＳｒＣｒＯ3、ＣａＣｒＯ3、ＬａＶＯ3、ＧｄＶＯ3、ＳｒＭｎＯ3、ＣａＭｎＯ3、Ｎｉ−Ｃｒ−Ｏ、ＢｉＣｒＯ3、ＬａＣｒＯ３、ＬｎＣｒＯ3、ＳｒＲｕＯ3、ＣａＲｕＯ3、ＳｒＦｅＯ3、ＢａＲｕＯ3、ＬａＭｎＯ3、ＬｎＭｎＯ3、ＬａＦｅＯ3、ＬｎＦｅＯ3、ＬａＣｏＯ3、ＬａＲｈＯ3、ＬａＮｉＯ3、ＰｂＲｕＯ3、Ｂｉ2Ｒｕ2Ｏ7、ＬａＴａＯ3、ＢｉＲｕＯ3、およびＬａＢ6からなる群のうちいずれか１種の微粒子材料を用いることを特徴とする付記１４〜１７のうち、いずれか一項記載の半導体装置の製造方法。
（付記２０）  前記導電体膜が、Ｃｕ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、およびＡｌからなる群のうちいずれか１種を含む微粒子材料を用いることを特徴とする付記１４〜１７のうち、いずれか一項記載の半導体装置の製造方法。
（付記２１）  前記微粒子材料は、その表面にアルミニウム化合物が形成されてなることを特徴とする付記１８〜２０のうち、いずれか一項記載の半導体装置の製造方法。
（付記２２）  誘電体層および配線層を積層してなり、受動素子を有する回路基板と、
回路基板に表面に配設された半導体チップとを備える電子装置であって、
前記受動素子は、エアロゾル化した微粒子材料を吹き付けて形成してなるキャパシタ誘電体膜、抵抗体膜、および導電体膜からなる群のうち、少なくとも１種を有することを特徴とする電子装置。
（付記２３）  前記誘電体層は、ポリイミド樹脂、ビスマレイミド−トリアジン樹脂、およびマレイミド−スチリル樹脂からなる群のうちいずれか１種からなることを特徴とする付記２２記載の電子装置。
【図面の簡単な説明】
【０１１５】
【図１】（Ａ）〜（Ｃ）は従来の回路装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の要部断面図である。
【図３】（Ａ）は半導体装置を構成するキャパシタ誘電体膜の断面ＴＥＭ写真、（Ｂ）は（Ａ）の模式図である。
【図４】（Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程（その１）を示す図である。
【図５】（Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程（その２）を示す図である。
【図６】（Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程（その３）を示す図である。
【図７】本発明に用いられるＡＤ法による成膜装置の概略構成図である。
【図８】第１の実施の形態の変形例に係る半導体装置の断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の要部断面図である。
【図１０】（Ａ）および（Ｂ）は第２の実施の形態に係る半導体装置の製造工程を示す図である。
【図１１】第２の実施の形態の第１変形例に係る半導体装置の要部断面図である。
【図１２】第２の実施の形態の第２変形例に係る半導体装置の要部分解斜視図である。
【図１３】本発明の第３の実施の形態に係る電子装置の要部断面図である。
【図１４】本発明の第４の実施の形態に係る電子装置の要部断面図である。
【符号の説明】
【０１１６】
１０、４０、７０、８０    半導体装置
１１、９６    半導体チップ
１２    接続用電極
１３    保護膜
１４ａ〜１４ｅ    誘電体層
１５ａ〜１５ｅ    配線層
１６    配線積層体
１８    電極パッド
１９    はんだバンプ
２０、４１    封止樹脂層
２１、８１    デカップリングキャパシタ
２２、８２、９３ａ〜９３ｃ    キャパシタ誘電体膜
２３、７３、８３    下部電極
２４、７４、８４    上部電極
２５、２８、７６    レジスト膜
２６    ＡＤ誘電体膜
５０    ＡＤ膜形成装置
７１    抵抗素子
７２    抵抗体膜
７５    ＡＤ抵抗体膜
９０    電子装置
【図１】
2006120948.tif 000003
【図２】
2006120948.tif 000004
【図４】
2006120948.tif 000005
【図５】
2006120948.tif 000006
【図６】
2006120948.tif 000007
【図７】
2006120948.tif 000008
【図８】
2006120948.tif 000009
【図９】
2006120948.tif 000010
【図１０】
2006120948.tif 000011
【図１１】
2006120948.tif 000012
【図１２】
2006120948.tif 000013
【図１３】
2006120948.tif 000014
【図１４】
2006120948.tif 000015
【図３】
2006120948.tif 000016