(57)【要約】【課題】  成膜中に低誘電率界面層を生成させず、かつ熱処理後も低誘電率界面層の生成を抑制でき、ゲート絶縁膜としての High-ｋ膜を有効利用する。【解決手段】  Ｓｉ基板１０上にゲート絶縁膜１２を形成した後にゲート電極１３を形成する工程を含む半導体装置の製造方法であって、ゲート絶縁膜１２として、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０-4Ｐａ以下の雰囲気下で成膜する。【選択図】      図１１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成された半導体装置であって、
前記ゲート絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、光電子スペクトルのＯ１ｓスペクトルの１次微分における変曲点より高束縛エネルギー側に単一の極小値を有することを特徴とする半導体装置。
【請求項２】
Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成された半導体装置であって、
前記ゲート絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、光電子スペクトルのＯ１ｓスペクトルがピーク位置を中心に左右対称であり、且つショルダーピークを有しないことを特徴とする半導体装置。
【請求項３】
前記ゲート絶縁膜は、ＬａとＡｌを含む酸化膜であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、Ｓｉ−Ｏ結合連鎖を含まないことを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、５００℃以上８００℃以下の温度領域でかつ酸素分圧が１×１０-4Ｐａ以下の雰囲気下で成膜されたものであることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
Ｓｉ基板上にトンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、
前記電極間絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、光電子スペクトルのＯ１ｓスペクトルの１次微分における変曲点より高束縛エネルギー側に単一の極小値を有することを特徴とする半導体装置。
【請求項７】
Ｓｉ基板上にトンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、
前記電極間絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、光電子スペクトルのＯ１ｓスペクトルがピーク位置を中心に左右対称であり、且つショルダーピークを有しないことを特徴とする半導体装置。
【請求項８】
Ｓｉ基板上にゲート絶縁膜を形成した後にゲート電極を形成する工程を含む半導体装置の製造方法であって、
前記ゲート絶縁膜として、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０-4Ｐａ以下の雰囲気下で成膜することを特徴とする半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜を、ＬａＡｌＯ3 単結晶基板をターゲットとしたレーザーアブレーション法により成膜することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩの発展は、スケーリング則に従った素子の微細化により達成されてきている。このスケーリング則によると、ゲート長０．１μｍを下回る次世代ＭＯＳ型電界効果トランジスタにおけるゲート絶縁膜は、ＳｉＯ2 換算で１．５ｎｍ以下の膜厚が要求されている。
【０００３】
ＳｉＯ2 場合、この膜厚領域では直接トンネル電流によるリーク電流の抑制ができず、これにより消費電力の増加をもたらすことから、もはや次世代においてはＳｉＯ2 をゲート絶縁膜として適用することができない。従って、それに代替する材料として、高い誘電率を持ち、膜厚を厚くすることでリーク電流を抑制できるような高誘電率絶縁膜、いわゆる High-ｋ膜の研究開発盛んに行われており、これまで数多くの High-ｋ材料が提案されてきている（例えば、非特許文献１参照）。
【０００４】
しかしながら、これまで提案されてきている High-ｋ膜の殆どにおいては、Ｓｉ基板との反応により、その界面において低誘電率界面層が生成されてしまう。上記の望まれざる低誘電率界面層の生成は、成膜中若しくは成膜後の熱処理によってもたらされる。そしてこの低誘電率界面層の生成は、結果的にゲート絶縁膜としての誘電率の低下をもたらし、 High-ｋ材料が本質的に持っている高誘電率という特徴を生かすことができない要因となっている。
【非特許文献１】IEDM Tech. Dig. (2003) 107.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来、次世代ＭＯＳ型電界効果トランジスタにおいては、ゲート絶縁膜として High-ｋ膜を用いることが検討されているが、 High-ｋ膜の成膜中に低誘電率界面層が生成されてしまい、 High-ｋ材料が本質的に持っている高誘電率という特徴を生かすことができないのが現状であった。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、成膜中に低誘電率界面層を生成させず、かつ熱処理後も低誘電率界面層の生成を抑制でき、ゲート絶縁膜として High-ｋ膜を有効利用できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成された半導体装置であって、前記ゲート絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、Ｏ１ｓ光電子スペクトルの１次微分における変曲点より高束縛エネルギー側に単一の極小値を有することを特徴とする。
【０００９】
また、本発明の別の一態様は、Ｓｉ基板上にゲート絶縁膜を介してゲート電極が形成された半導体装置であって、前記ゲート絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、Ｏ１ｓ光電子スペクトルがピーク位置を中心に左右対称であり、且つショルダーピークを有しないことを特徴とする。
【００１０】
また、本発明の別の一態様は、Ｓｉ基板上にトンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、前記電極間絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、Ｏ１ｓ光電子スペクトルの１次微分における変曲点より高束縛エネルギー側に単一の極小値を有することを特徴とする。
【００１１】
また、本発明の別の一態様は、Ｓｉ基板上にトンネル絶縁膜を介して浮遊ゲート電極が形成され、その上に電極間絶縁膜を介して制御ゲート電極が形成された２層ゲート構造の不揮発性半導体メモリ素子を有する半導体装置であって、前記電極間絶縁膜は、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜により形成され、Ｏ１ｓ光電子スペクトルがピーク位置を中心に左右対称であり、且つショルダーピークを有しないことを特徴とする。
【００１２】
また、本発明の別の一態様は、Ｓｉ基板上にゲート絶縁膜を形成した後にゲート電極を形成する工程を含む半導体装置の製造方法であって、前記ゲート絶縁膜として、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む酸化膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０-4Ｐａ以下の雰囲気下で成膜することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ゲート絶縁膜として、Ｚｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含んで形成された酸化膜を用いることにより、ゲート絶縁膜の誘電率を十分に大きくすることができ、次世代ＭＯＳ型電界効果トランジスタの実現に寄与することができる。そしてこの場合、低誘電率界面層を生成させることがないため、 High-ｋ材料が本質的に持っている高誘電率という特長を生かすことができる。
【００１４】
また、上記のゲート絶縁膜を２層ゲート構造の不揮発性半導体メモリセルの電極間絶縁膜として用いても同様の効果が得られる。
【００１５】
また、上記のゲート絶縁膜を、５００℃以上８００℃以下の温度領域で、且つ酸素分圧が１×１０-4Ｐａ以下の雰囲気下で成膜することにより、成膜中に低誘電率界面層が生成されるのを抑制でき、しかも熱処理後に低誘電率界面層が生成されるのを抑制でき、酸素の均一な配位環境を有する良好な絶縁膜構造を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１７】
（第１の実施形態）
第１の実施形態として、ＬａＡｌＯゲート絶縁膜をレーザーアブレーション法により堆積させた例を説明する。
【００１８】
図１は、ＨＦ処理により自然酸化膜を除去されたｎ型シリコン（１００）基板上に、ＬａＡｌＯ3 単結晶基板をターゲットとしたレーザーアブレーション法により、酸素分圧５×１０-5Ｐａの雰囲気下で、室温にて５ｎｍの膜厚で成膜されたＬａＡｌＯ膜におけるＳｉ２ｓ光電子スペクトルである。１５０ｅＶ付近の強いピークは、Ｓｉ基板に帰属されるピークである。基板を構成するＳｉが反応し、低誘電率界面層が生成する場合は、Ｓｉ酸化物に起因したピークが１５３ｅＶ付近に観測されるが、同図にはそのピークは観測されていないことから、室温、酸素分圧５×１０-5Ｐａの条件下においては、低誘電率界面層は生成されていないことが分かる。
【００１９】
図２は、図１の試料に対して、試料外から酸素が絶縁膜中に混入するのを防ぐために、厚さ２μｍのＡｕ層をＬａＡｌＯ上に堆積させた後、４００℃、超高真空（１×１０-7Ｐａ）中、１０分の条件にて、熱処理を施した後、Ａｕ層を剥離して測定したＳｉ２ｓ光電子スペクトルである。同図では、Ｓｉ基板に帰属されるピークの他に、低誘電率界面層の生成を示すＳｉ酸化物に起因するピークが１５３ｅＶ付近に明確に観測される。前記条件のように、Ａｕキャップ層を設け、さらには超高真空中で堆積させようたような外来からの酸素混入の可能性を排除させた状態において、低誘電率界面層が生成してしまうということは、ゲート絶縁膜であるＬａＡｌＯを構成する酸素が、Ｓｉへ供与されていることを示している。
【００２０】
このように、ＬａＡｌＯ絶縁膜を室温で成膜した場合には、４００℃というＳｉ−ＬＳＩプロセスとしては比較的低温である熱処理条件にも拘わらず、絶縁膜からＳｉへの酸素の供与が起こり、低誘電率界面層が生成されてしまう。少なくともこの現象は、ゲート絶縁膜成膜後のＳｉ−ＬＳＩプロセスにおける熱処理を考慮すると、抑制しなくてはならない現象である。
【００２１】
次に、成膜温度を５００℃に変更させる他は前記条件と同じ条件にて成膜されたＬａＡｌＯ絶縁膜におけるＳｉ２ｓ光電子スペクトル、及び同試料を前記試料と同様、Ａｕ層を堆積させて４００℃、超高真空（１×１０-7Ｐａ）中、１０分の熱処理を施した後のＳｉ２ｓ光電子スペクトルを合せて図３に示す。図３から明らかなように、成膜直後は、前記室温成膜の場合と同様、界面層の生成に帰属されるＳｉ酸化物のピークは観測されない。さらに、この５００℃で成膜された試料においては、Ａｕ層堆積後の熱処理においてもそのピーク形状に変化は観測されず、低誘電率界面層は生成されていない。これは、５００℃で成膜されたことによる膜構造の変化が、Ｓｉ基板への酸素供与を抑制したことを示している。
【００２２】
膜構造の変化は、Ｏ１ｓ光電子スペクトルにおいて明確に観測される。室温成膜及び５００℃成膜のそれぞれの、前記熱処理前後におけるＯ１ｓ光電子スペクトルを図４、図５にそれぞれ示す。図４が室温成膜の場合、図５が５００℃成膜の場合である。
【００２３】
図５に示すように、５００℃成膜における酸素の結合状態に関しては、熱処理前には変化は観測されず、そのピーク形状の対称性から酸素の均一な配位環境がうかがえ、ここではＬａ−Ｏ−Ａｌの連鎖結合が生成していると考えられる。
【００２４】
これに対し、図４に示すように、室温で成膜された試料においては、熱処理後に５３０ｅＶ付近の強いピークの他に、その高束縛エネルギー側にショルダーピークが観測される。即ち、この場合は５００℃成膜で観測されたような均一な結合状態ではなく、複数の結合状態を持つ構造が存在する。つまり、Ｌａ−Ｏ−Ａｌの連鎖結合とは異なる構造が存在しており、それがＳｉへの酸素供与をもたらし、ひいては低誘電率界面層の生成をもたらしていると考えられる。また、室温成膜においては、前記熱処理を施すと、Ｏ１ｓ光電子スペクトルは対称な形状になり、均一な結合状態になると考えられることから、熱処理前の初期状態で不均一な結合状態であることが、熱処理による低誘電率界面層の生成をもたらしているといえる。
【００２５】
このピーク形状の違いを、より明確に表すために、室温、及び５００℃で成膜されたそれぞれの試料の熱処理前のＯ１ｓ光電子スペクトルを１次微分したものをそれぞれ図６、図７に示す。図６が室温成膜の場合、図７が５００℃成膜の場合である。
【００２６】
図７では、変曲点より高束縛エネルギー側と低束縛エネルギー側にそれぞれ、一つずつの極大値と極小値を持つが、図６では、変曲点より低束縛エネルギー側に２つの極小値をもつことが分かり、複数の状態が膜中に存在していることをより明確に示している。即ち、図７のように変曲点より高束縛エネルギー側と低束縛エネルギー側にそれぞれ、一つずつの極大値と極小値のみを持つような構造、特に変曲点より高束縛エネルギー側に単一の極小値を保つような構造が、低誘電率界面層の生成を抑制するために重要であることを示している。
【００２７】
また、５００℃で成膜された試料で観測されたこのような、Ｓｉ２ｓ及びＯ１ｓ光電子スペクトルの形状は図８、図９に示すように成膜温度を８００℃に変更しても変化は無かった。図８はＳｉ２ｓ光電子スペクトルであり、図９はＯ１ｓ光電子スペクトルである。さらに、成膜温度を８５０℃に変更すると、ＬａＡｌＯ膜の結晶化が生じると共に、成膜の段階で低誘電率界面層が生成することを確認している。
【００２８】
また、成膜雰囲気に関しては、酸素分圧１×１０-4Ｐａ以下の条件下では成膜段階でも低誘電率界面層が生成されず、酸素分圧２×１０-4Ｐａ以上の条件下においては成膜段階で低誘電率界面層が生成することを確認している。
【００２９】
図１０には、１×１０-4Ｐａの雰囲気下でそれぞれ室温、６００℃で成膜、その後４００℃、酸素分圧１×１０-3Ｐａ、５分の同じ熱処理を施して、Ｍｏを電極としたＭＩＳキャパシタを作製して、容量とゲート電圧の関係を測定した結果を示す。同図から、室温で成膜された場合は、その後の熱処理により低誘電率界面層が生成した結果、容量が小さくなるのに対し、６００℃で成膜された場合はその後の熱処理により低誘電率界面層の生成が抑制されていることから、大きな容量を示す。これは、６００℃で成膜された膜の方が高い誘電率を持っていることを示す。
【００３０】
ここで、下記の（表１）に各種酸化物の２５℃での標準生成エンタルピーを示す。
【表１】
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【００３１】
（表１）に見られるように、ここで挙げた酸化物は全てＳｉＯ2 よりも熱力学的に安定である。また、（表１）に挙げた酸化物の中ではＬａ2 Ｏ3 が最も安定であり、次いでＡｌ2 Ｏ3 が安定であることから、本実施形態では、ＬａＡｌＯをゲート絶縁膜として用いた場合の低誘電率界面層の生成抑制について述べた。
【００３２】
そして、ＬａＡｌＯは勿論のこと、少なくとも（表１）に挙げた酸化物を含むゲート絶縁膜では、先に説明したような低誘電率界面層の生成が生じるのを避けられず、それは本実施形態で示したプロセスによって抑制できると考えられる。即ち、この種の酸化膜においては、通常のプロセスでは、Ｏ１ｓ光電子スペクトルの１次微分における変曲点より高束縛エネルギー側に複数のピークが生じたり、Ｏ１ｓ光電子スペクトルにショルダーピークが生じたりするのを避けられないが、本発明によりこれを防止して良好な酸化膜を形成することができるのである。また、希土類酸化物は化学的性質が似ていることから、本実施形態に示したＬａＡｌＯ膜に含まれるＬａ以外の希土類酸化物をゲート絶縁膜として用いた場合も同様の効果があると考えられる。
【００３３】
上記の実験結果から、ゲート絶縁膜として用いるＬａＡｌＯ膜の成膜条件としては、温度が５００℃以上８００℃以下であり、酸素分圧が１×１０-4Ｐａ以下の雰囲気下であるのが望ましいことが分かる。
【００３４】
なお、本実施形態では、レーザーアブレーションを用いて、低誘電率界面層の生成が抑制できる条件について述べたが、この手法が発明の効果を限定するものではなく、この条件は前記手法と同様に酸素雰囲気下で高誘電率絶縁膜が成膜される方法であれば、スパッタリング法、ＭＢＥ法、ＣＶＤ法及びＡＬＤ法などの手法を用いてもよい。また、本実施形態では熱処理条件として４００℃での比較を示したが、本実施形態に示した構造の違いと低誘電率界面層の生成抑制との関係の傾向は、熱処理条件に依存することはなかった。
【００３５】
本実施形態の光電子スペクトルは、Ｃ１ｓ光電子スペクトルのピークトップが２８５ｅＶに一致するように全てのスペクトルのエネルギー補正を行っている。また、光電子スペクトルの取得においては、光電子発生の励起源としてＡｌ−Ｋα線を用いたが、光電子を励起できるものであれば、その線種に制限はない。さらに、光電子の運動エネルギーの測定には同心円型エネルギーアナライザーを用いたが、その測定法に制限はなく、光電子の運動エネルギーを測定できるものであれば、そのスペクトルに適用できる。また、発生した光電子を試料直前に対物レンズ系を設けることで微小部（０．１μｍ以下）の評価を行い、その光電子スペクトルに適用してもよい。
【００３６】
本発明に係る半導体装置は、ＭＩＳＦＥＴにおけるゲート絶縁層及びゲート電極構造、不揮発性半導体メモリ素子のゲート電極及び絶縁層構造、容量素子のキャパシタの電極及び絶縁層構造等に適用することができるが、これらに限定されるものではない。
【００３７】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係わる半導体装置（ＭＯＳトランジスタ）の素子構造を示す断面図である。
【００３８】
図中の１０は面方位（１００）のｎ型Ｓｉ基板であり、この基板１０の素子形成領域は素子分離用絶縁膜１１により分離されている。基板１０の素子形成領域上には、ＬａＡｌＯからなるゲート絶縁膜１２を介してポリＳｉゲート電極１３が形成されている。ゲート電極１３の側面にはＳｉ窒化膜からなる側壁絶縁膜１４が形成され、ゲート電極１３を挟んで基板表面にはｐ型拡散層からなるソース・ドレイン領域１５ａ，１５ｂが形成されている。
【００３９】
上記のようなＭＯＳトランジスタが形成された基板１０上にはシリコン酸化膜からなる層間絶縁膜１６が形成されている。そして、層間絶縁膜にソース・ドレイン領域１５ａ，１５ｂとコンタクトを取るためのコンタクトホールが形成され、コンタクトホール内にＡｌ等の配線電極１７が埋め込み形成されている。
【００４０】
次に、本実施形態の半導体装置の製造方法について、図１２を参照して説明する。
【００４１】
まず、図１２（ａ）に示すように、面方位（１００）のｎ型Ｓｉ基板１０の表面部に素子分離のための溝を形成し、この溝内にシリコン酸化膜等の素子分離絶縁膜１１を埋め込み形成する。
【００４２】
次いで、図１２（ｂ）に示すように、基板表面上に厚さ約２ｎｍ〜５ｎｍのＬａＡｌＯからなるゲート絶縁膜１２を形成した後、ポリＳｉからなるゲート電極１３を形成する。ここで、ゲート絶縁膜１２の形成に際しては、ＬａＡｌＯ3 単結晶基板をターゲットとしたレーザーアブレーション法を用い、成膜条件は温度が６００℃、酸素分圧が５×１０-5Ｐａの雰囲気下とした。
【００４３】
次いで、図１２（ｃ）に示すように、ゲート電極１３及びゲート絶縁膜１２をゲートパターンに加工する。より具体的には、ゲート電極１３上に図示しないレジストをゲートパターンに形成し、これをマスクにゲート電極１３及びゲート絶縁膜１２を選択エッチングした。
【００４４】
次いで、図１２（ｄ）に示すように、試料上の全面にＳｉ窒化膜を堆積した後、全面エッチバックすることにより、ゲート電極１３の側面に側壁絶縁膜１４を形成した。続いて、ゲート電極１３及び側壁絶縁膜１４をマスクに用い、基板表面にｐ型不純物をイオン注入することにより、ソース・ドレイン領域１５ａ，１５ｂを形成した。
【００４５】
これ以降は、層間絶縁膜１６の堆積、コンタクトホールの形成、更にはＡｌ配線膜１７を形成することにより、前記図１１に示す構造が得られることになる。
【００４６】
このようにして作製された半導体装置においては、ゲート絶縁膜１２として用いたＬａＡｌＯ膜がシリコン（Ｓｉ）−酸素（Ｏ）結合連鎖を含むことなく良好に形成され、高い誘電率のゲート絶縁膜を有するＭＯＳトランジスタを実現することができた。つまり、成膜中に低誘電率界面層を生成することなく、かつ熱処理後にもこのような低誘電率界面層を生成することなく、 High-ｋ材料が本質的に持っている高誘電率という特徴を生かすことができる。これにより、ゲート長０．１μｍを下回る次世代ＭＯＳ型電界効果トランジスタの実現に寄与することが可能となる。
【００４７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではデバイスとしてＭＯＳＦＥＴの例を説明したが、本発明のゲート絶縁膜は不揮発性半導体メモリに適用することもできる。
【００４８】
図１３は、２層ゲート構造の不揮発性メモリの素子構造を示す断面図であり、図中の２０はＳｉ基板、２１はトンネル絶縁膜、２２は浮遊ゲート、２３は電極間絶縁膜、２４は制御ゲート、２５ａ，２５ｂはソース・ドレイン領域を示している。この構成において、電極間絶縁膜２３として本発明の High-k膜を用いることにより、浮遊ゲート２２と制御ゲート２４との間の結合容量を大きくすることができる。
【００４９】
ゲート絶縁膜，電極間絶縁膜の材料としては、ＬａＡｌＯに限るものではなく、ランタノイド金属を含む高誘電体膜であれば用いることができる。また、ランタノイド金属の代わりに、Ｚｒ，Ｈｆ，Ｔｉを用いることも可能であり、更にはＺｒ，Ｈｆ，Ｔｉ，及びランタノイド金属のうち少なくとも一つを含む High-k膜であればよい。
【００５０】
具体的には、ＨｆＯ，ＨｆＯ2 ，ＨｆＳｉＯ4 ，ＺｒＯ2 ，ＺｒＳｉＯ4 ，ＴｉＯ2 ，ＳｒＴｉＯ3 ，ＢａＴｉＯ3 ，ＣａＴｉＯ3 ，Ｂａx Ｓｒ1-x ＴｉＯ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＣｅＯ2 ，ＨｆＡｌＯ，ＨｆＡｌＯＮなどにより構成されるものが挙げられる。
【００５１】
また、ゲート電極としては多結晶ＳｉＧｅやＴｉＮ、Ｍｏ、Ａｕ、Ａｌ、Ｐｔ、Ａｇ、Ｗなどの金属ゲート電極でもかまわない。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５２】
【図１】室温で形成されたＬａＡｌＯ膜／Ｓｉ構造におけるＳｉ２ｓ光電子スペクトルを示す図。
【図２】図１の試料に対して、Ａｕ堆積，熱処理，Ａｕ剥離を行った後のＳｉ２ｓ光電子スペクトルを示す図。
【図３】図１の試料の成膜条件において、成膜温度を５００℃に変更させたときの、ＬａＡｌＯ膜／Ｓｉ構造における熱処理前後のＳｉ２ｓ光電子スペクトルを示す図。
【図４】室温成膜の試料に対応する熱処理前後のＯ１ｓ光電子スペクトルを示す図。
【図５】５００℃成膜の試料に対応する熱処理前後のＯ１ｓ光電子スペクトルを示す図。
【図６】室温成膜の試料に対応するＯ１ｓ光電子１次微分スペクトルを示す図。
【図７】５００℃成膜の試料に対応するＯ１ｓ光電子１次微分スペクトルを示す図。
【図８】成膜温度を８００℃に変更させて成膜されたＬａＡｌＯ膜の熱処理前後のＳｉ２ｓ光電子スペクトルを示す図。
【図９】成膜温度を８００℃に変更させて成膜されたＬａＡｌＯ膜の熱処理前後のＯ１ｓ光電子スペクトルを示す図。
【図１０】成膜温度６００℃、室温でそれぞれ作製されたＭｏ／ＬａＡｌＯ／Ｓｉ−ＭＩＳキャパシタの容量−ゲート電圧特性を示す図。
【図１１】第２の実施形態に係わる半導体装置（ＭＯＳトランジスタ）の素子構造を示す断面図。
【図１２】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】本発明の変形例を説明するためのもので、２層ゲート構造の不揮発性半導体メモリセルの素子構造を示す断面図。
【符号の説明】
【００５３】
１０…ｎ型Ｓｉ基板
１１…素子分離用絶縁膜
１２…ゲート絶縁膜
１３…ゲート電極
１４…側壁絶縁膜
１５…ソース・ドレイン領域
１６…層間絶縁膜
１７…配線金属
２０…Ｓｉ基板
２１…トンネル絶縁膜
２２…浮遊ゲート
２３…電極間絶縁膜
２４…制御ゲート
２５ａ，２５ｂ…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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