(57)【要約】【課題】磁性層の磁化方向に基づく抵抗変化を利用した磁気メモリ装置に関し、リファレンスセルの面積割合を小さくできる磁気メモリ装置を提供する。【解決手段】第１及び第２の磁性層を有し、第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子６２を有するメモリセルＭＣと、第１の磁気抵抗効果素子６２と同じ積層構造からなり、第１の磁気抵抗効果素子６２とは素子面積が異なり、第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子６２Ｒを有するリファレンスセルＲＣとを有する。【選択図】図１
2006210396.tif 000002
【特許請求の範囲】
【請求項１】
第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子を有するメモリセルと、
前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルと
を有することを特徴とする磁気メモリ装置。
【請求項２】
複数のビット線と、
複数の前記ビット線のそれぞれに設けられ、第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に接続された選択トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルと
を有することを特徴とする磁気メモリ装置。
【請求項３】
請求項１又は２記載の磁気メモリ装置において、
前記第２の磁気抵抗効果素子は、前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とが反平行であり、前記第１の磁気抵抗効果素子よりも前記素子面積が大きい
ことを特徴とする磁気メモリ装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の磁気メモリ装置において、
前記第２の磁気抵抗効果素子は、前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とが平行であり、前記第１の磁気抵抗効果素子よりも前記素子面積が小さい
ことを特徴とする磁気メモリ装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の磁気メモリ装置において、
前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子は、前記第１の磁性層と前記第２の磁性層とが絶縁膜を介して積層された磁気トンネル接合素子である
ことを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、磁気メモリ装置に係り、特に、磁性層の磁化方向に基づく抵抗変化を利用した磁気メモリ装置に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。
【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗（低抵抗状態）を有し、反平行のときには高い素子抵抗（高抵抗状態）を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。このようにＭＴＪ素子は、素子抵抗の変化を利用した記憶素子であることから、記憶情報の読み出しのためには抵抗変化を電圧或いは電流に変換する必要がある。
【０００４】
従来の磁気メモリ装置の読み出し方法について図１０及び図１１を用いて説明する。
【０００５】
図１０に示す磁気メモリ装置は、メモリセルＭＣが１つの選択トランジスタ（Ｔｒ）と１つのＭＴＪ素子（ＭＴＪ）とにより構成され、リファレンスセルＲＣが２つの選択トランジスタ（ＴｒＲ）と４つのＭＴＪ素子（ＭＴＪＲ）とにより構成されたものである。
【０００６】
メモリセルＭＣのＭＴＪ素子（ＭＴＪ）は、一端がビット線ＢＬに接続され、他端が選択トランジスタ（Ｔｒ）を介してグラウンド線（ＧＮＤ）に接続されている。
【０００７】
リファレンスセルＲＣは、高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）と低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）とを、それぞれ２つずつ有している。これら４つのＭＴＪ素子（ＭＴＪＲ）は、高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）と低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）とをそれぞれ１つずつ含む２つの組に分けられており、各組の高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）と低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）とは直列に接続されている。各組のＭＴＪ素子の直列接続体は並列に接続されており、一端がリファレンス用のビット線ＢＬＲに接続され、他端が選択トランジスタ（ＴｒＲ１及びＴｒＲ２）を介してグラウンド線（ＧＮＤ）に接続されている。
【０００８】
メモリセルに接続されたビット線ＢＬとリファレンス用のビット線ＢＬＲとは、列選択回路ＳＥＬｃｏｌを介して電圧センスアンプＳＡに接続されている。
【０００９】
選択トランジスタ（Ｔｒ）をオンにしてビット線（ＢＬ）からグラウンド線（ＧＮＤ）に向けて定電流を流すと、ビット線（ＢＬ）の電圧は、ＭＴＪ素子（ＭＴＪ）の抵抗値に応じた値となる。すなわち、ＭＴＪ素子（ＭＴＪ）が高抵抗状態の場合には、ビット線（ＢＬ）の電圧は、高抵抗状態の抵抗値に応じた高い値（ＶＨ）となる。また、ＭＴＪ素子（ＭＴＪ）が低抵抗状態の場合には、ビット線（ＢＬ）の電圧は、定抵抗状態の抵抗値に応じた低い値（ＶＬ）となる。
【００１０】
一方、リファレンスセルＲＣにより構成されるリファレンス抵抗ＲＲは、高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）と低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）との直列接続体が２つ並列に接続されたものであり、ＭＴＪ素子（ＭＴＪＲＨ）の抵抗値をＲＨ、ＭＴＪ素子（ＭＴＪＲＬ）の抵抗値をＲＬとすると、以下のように表される。
【００１１】
ＲＲ＝１／（１／（ＲＨ＋ＲＬ）＋１／（ＲＨ＋ＲＬ））＝（ＲＨ＋ＲＬ）／２
これにより、リファレンスセルＲＣの選択トランジスタ（Ｔｒｒ）をオンにしてビット線（ＢＬＲ）からグラウンド線（ＧＮＤ）に向けて定電流を流すと、ビット線（ＢＬＲ）の電圧ＶＲは、メモリセルＭＣのビット線ＢＬの電圧ＶＨとＶＨＬとの中間値となる。
【００１２】
したがって、メモリセルＭＣに接続されたビット線ＢＬに出力される電圧とリファレンスセルＲＣに接続されたビット線ＢＬＲに出力される電圧とを電圧センスアンプＳＡを介して比較することにより、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）の抵抗状態、すなわちメモリセルＭＣに記録された情報を読み出すことができる。
【００１３】
図１０に示す磁気メモリ装置は、例えば非特許文献１に記載されている。
【００１４】
図１１に示す磁気メモリ装置は、メモリセルＭＣが１つの選択トランジスタ（Ｔｒ）と１つのＭＴＪ素子（ＭＴＪ）とにより構成され、リファレンスセルＲＣが２つの選択トランジスタ（ＴｒＲ）と２つのＭＴＪ素子（ＭＴＪＲ）とにより構成されたものである。
【００１５】
メモリセルＭＣのＭＴＪ素子（ＭＴＪ）は、一端が接地され、他端が選択トランジスタ（Ｔｒ）を介して列選択回路（ＳＥＬｃｏｌ）に接続されている。リファレンスセルＲＣは、高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）を有するセルと低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）とを有するセルとが並列に接続されたものである。
【００１６】
列選択回路（ＳＥＬｃｏｌ）及びリファレンスセルＲＣは、クランプトランジスタＴｒＣＬを介して第１段目の増幅器としてのカレントミラーセンスアンプＳＡＣに接続されている。
【００１７】
図１１に示すように、リファレンスセルＲＣの高抵抗状態のＭＴＪ素子（ＭＴＪＲＨ）に流れる電流をＩＨ、低抵抗状態のＭＴＪ素子（ＭＴＪＲＬ）に流れる電流をＩＬとすると、カレントミラーセンスアンプＳＡＣに接続された３つの信号線に供給される電流は、それぞれ（ＩＨ＋ＩＬ）／２となる。
【００１８】
このため、メモリセルＭＣ側のノードＮ１に出力される電圧ＶＳは、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態の場合にはリファレンスセルＲＣ側のノードＮ２に出力される電圧ＶＲよりも高くなり、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）が低抵抗状態の場合にはリファレンスセルＲＣ側のノードＮ２に出力される電圧ＶＲよりも低くなる。
【００１９】
したがって、メモリ側のノードＮ１における電圧とリファレンス側のノードＮ２における電圧とを次段に接続される増幅器（図示せず）により増幅して比較することにより、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）の抵抗状態、すなわちメモリセルＭＣに記録された情報を読み出すことができる。
【００２０】
図１１に示す磁気メモリ装置は、例えば非特許文献２に記載されている。
【非特許文献１】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", 2002 Symposium on VLSI Circuits Digest of Technical Papers
【非特許文献２】J. Nahas et al., "A 4Mb 0.18-micron 1T1MTJ Toggle MRAM Memory", 2004 IEEE International Solid-State Circuits Conference, pp. 44-45
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、図１０に示す従来の磁気メモリ装置はリファレンスセルＲＣに４つのＭＴＪ素子を使用し、図１１に示す従来の磁気メモリ装置はリファレンスセルに２つのＭＴＪ素子を使用するため、チップに占めるリファレンスセルＲＣの面積割合が大きく、メモリの集積度を悪くする要因となっていた。
【００２２】
本発明の目的は、リファレンスセルの面積割合を小さくできる磁気メモリ装置を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の一観点によれば、第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子を有するメモリセルと、前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルとを有することを特徴とする磁気メモリ装置が提供される。
【００２４】
また、本発明の他の観点によれば、複数のビット線と、複数の前記ビット線のそれぞれに設けられ、第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に接続された選択トランジスタとを有するメモリセルと、前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルとを有することを特徴とする磁気メモリ装置が提供される。
【発明の効果】
【００２５】
本発明によれば、メモリセル及びリファレンスセルを、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成するので、リファレンスセルに２つ或いは４つのＭＴＪ素子を用いる従来の磁気メモリ装置と比較してリファレンスセルの面積割合を小さくすることができる。これにより、磁気メモリ装置の高集積化及び大容量化が容易となる。
【００２６】
また、リファレンスセルのＭＴＪ素子はメモリセルのＭＴＪ素子とは素子面積が異なるが同じ積層構造を有しており、メモリセルのＭＴＪ素子と同時に形成することができる。これにより、製造工程を簡略化することができる。また、製造ばらつきによるＭＴＪ素子のサイズの変動は、リファレンスセル及びメモリセルの双方において同じ傾向となるため、両抵抗値の関係が大きくずれることを防止することができる。
【００２７】
また、リファレンスセルのＭＴＪ素子の抵抗値の制御を、リファレンスセルのＭＴＪ素子の素子面積をメモリセルのＭＴＪ素子の素子面積よりも大きくすることにより行えば、リファレンスセルのＭＴＪ素子の製造ばらつきを小さく抑えることができる。
【発明を実施するための最良の形態】
【００２８】
［第１実施形態］
本発明の第１実施形態による磁気メモリ装置について図１乃至図６を用いて説明する。
【００２９】
図１は本実施形態による磁気メモリ装置の構造を示す概略断面図、図２は本実施形態による磁気メモリ装置の構造を示す部分拡大断面図、図３は本実施形態による磁気メモリ装置の読み出し方法を示す回路図、図４乃至図６は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。
【００３０】
はじめに、本実施形態による磁気メモリ装置の構造について図１及び図２を用いて説明する。
【００３１】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。なお、図１において、中央の素子分離膜１２よりも左側はメモリセルＭＣ形成領域であり、右側はリファレンスセルＲＣ形成領域であるものとする。
【００３２】
素子分離膜１２が形成されたシリコン基板１０上には、ゲート電極１４が形成されている。ゲート電極１４両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが形成されている。
【００３３】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたグラウンド線２６が形成されている。
【００３４】
グラウンド線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、書き込みワード線３８が埋め込まれている。書き込みワード線３８は、ゲート電極１４上に形成されている。書き込みワード線３８は、図２に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。
【００３５】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、層間絶縁膜４０が形成されている。層間絶縁膜４０，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ４４が埋め込まれている。
【００３６】
コンタクトプラグ４４が埋め込まれた層間絶縁膜４０上には、コンタクトプラグ４４を介してソース／ドレイン領域１８に電気的に接続された下部電極層４６が形成されている。メモリセルＭＣの下部電極層４６上には、ＭＴＪ素子６２が形成されている。リファレンスセルＲＣの下部電極層４６上には、メモリセルＭＣのＭＴＪ素子６２とは素子面積が異なるＭＴＪ素子６２Ｒが形成されている。
【００３７】
ＭＴＪ素子６２，６２Ｒは、図２に示すように、ＰｔＭｎ膜よりなる反強磁性層４８と、ＣｏＦｅ膜よりなる強磁性層５０と、Ｒｕよりなる非磁性層５２と、ＣｏＦｅ膜よりなる強磁性層５４と、アルミナ膜よりなるトンネル絶縁膜５６と、ＮｉＦｅ膜よりなる強磁性層５８と、Ｔａ膜よりなるキャップ層６０とにより構成されている。なお、強磁性層５０、非磁性層５２及び強磁性層５４は固定磁化層を構成し、強磁性層５８は自由磁化層を構成している。
【００３８】
ＭＴＪ素子６２，６２Ｒが形成された領域以外の層間絶縁膜４０上には、層間絶縁膜６４が形成されている。ＭＴＪ素子６２，６２Ｒが埋め込まれた層間絶縁膜４０上には、キャップ層６０においてＭＴＪ素子６２，６２Ｒに電気的に接続されたビット線６４が形成されている。
【００３９】
このように、本実施形態による磁気メモリ装置は、メモリセルＭＣ及びリファレンスセルＲＣが、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成されていることに特徴がある。また、リファレンスセルＲＣを構成するＭＴＪ素子６２Ｒの素子面積が、メモリセルＭＣを構成するＭＴＪ素子６２の素子面積とは異なっていることにも特徴がある。このようにしてメモリセルＭＣ及びリファレンスセルＲＣを構成することにより、リファレンスセルＲＣの面積割合を小さくすることができ、磁気メモリ装置を高集積化することができる。
【００４０】
リファレンスセルＲＣのＭＴＪ素子６２Ｒの素子面積Ｓ′は、ＭＴＪ素子６２Ｒの抵抗値が、メモリセルＭＣのＭＴＪ素子６２が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の値となるように設定されている。すなわち、高抵抗状態のＭＴＪ素子６２Ｒを用いる場合、ＭＴＪ素子６２Ｒの素子面積Ｓ′はメモリセルＭＣのＭＴＪ素子６２の素子面積Ｓよりも大きくなる。一方、低抵抗状態のＭＴＪ素子６２Ｒを用いる場合、ＭＴＪ素子６２Ｒの素子面積Ｓ′はメモリセルＭＣのＭＴＪ素子６２の素子面積Ｓよりも小さくなる。
【００４１】
リファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗値をメモリセルＭＣのＭＴＪ素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との中間値に設定する場合、メモリセルＭＣのＭＴＪ素子６２の素子面積をＳ、リファレンスセルＲＣのＭＴＪ素子６２Ｒの素子面積をＳ′、メモリセルＭＣのＭＴＪ素子６２が低抵抗状態のときの抵抗値をＲＬ、メモリセルＭＣのＭＴＪ素子６２のＭＲ比をＭＲとすると、以下の関係式が成立する。なお、ＭＲ比とは、低抵抗状態のときの抵抗値ＲＬに対する高抵抗状態のときの抵抗値ＲＨの増加割合（ＭＲ＝（ＲＨ−ＲＬ）／ＲＬ）である。
【００４２】
ＲＬ（２＋ＭＲ）／２Ｓ＝ＲＬ（１＋ＭＲ）／Ｓ′
Ｓ′＝２Ｓ（１＋ＭＲ）／（２＋ＭＲ）
例えば、メモリセルＭＣのＭＴＪ素子６２の大きさが０．４×０．８μｍ、高抵抗状態のときの抵抗値が１５ｋΩ、低抵抗状態のときの抵抗値が１０ｋΩであると仮定すると、リファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗値をこれらの中間値である１２．５ｋΩに設定するためには、高抵抗状態のＭＴＪ素子６２Ｒを用いる場合には例えば０．４×０．９６μｍの大きさに設定し、低抵抗状態のＭＴＪ素子６２Ｒを用いる場合には例えば０．４×０．６４μｍの大きさに設定する。
【００４３】
リファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗値は、必ずしもメモリセルＭＣのＭＴＪ素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との中間値にする必要はなく、高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間で任意に定めることができる。
【００４４】
なお、リファレンスセルＲＣのＭＴＪ素子６２Ｒを高抵抗状態とする場合、メモリセルＭＣのＭＴＪ素子６２よりも素子面積が大きくできることから、リファレンスセルＲＣのＭＴＪ素子６２Ｒを低抵抗状態とする場合と比較して、ＭＴＪ素子６２Ｒの抵抗値のばらつきを小さく抑えることができる。この場合にも、素子面積の拡大は２０％程度であるので、複数のＭＴＪ素子を必要とする従来のリファレンスセルと比較して集積度を向上することができる。
【００４５】
また、リファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗状態は変化しないため、リファレンスセルＲＣには書き込みワード線３８が必要ないとも考えられる。しかしながら、ＭＲＡＭの一般的なプロセスでは、ウェーハプロセスの最終工程においてＭＴＪ素子の自由磁化層及び固定磁化層の磁化方向を揃える熱アニールを行っている。すなわち、この熱アニール後には、リファレンスセルＲＣのＭＴＪ素子６２Ｒは低抵抗状態となっている。
【００４６】
リファレンスセルＲＣのＭＴＪ素子６２Ｒを高抵抗状態で使用するためには、ウェーハプロセスの完了後にリファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗状態を高抵抗状態に書き換える必要がある。そこで、リファレンスセルＲＣにも書き込みワード線３８を設けておくことにより、ウェーハプロセス完了後にリファレンスセルＲＣのＭＴＪ素子６２Ｒの抵抗状態を変化することが可能となり、高抵抗状態のＭＴＪ素子６２Ｒを用いることができる。
【００４７】
次に、本実施形態による磁気メモリ装置の読み出し方法について図３を用いて説明する。  本実施形態による磁気メモリ装置の読み出しの際には、メモリセルＭＣのＭＴＪ素子６２の一端には定電流源７０が接続され、ＭＴＪ素子６２の他端は選択トランジスタＴｒを介して接地される。同様に、リファレンスセルＲＣのＭＴＪ素子６２Ｒの一端には定電流源７０が接続され、ＭＴＪ素子６２Ｒの他端は選択トランジスタＴｒＲを介して接地される。
【００４８】
メモリセルＭＣに電流源７０から電流ＩＳを流すと、メモリセルＭＣと電流源７０との接続ノードＮ１には、ＭＴＪ素子の抵抗状態に応じた信号電圧Ｖｓｉｇが出力される。すなわち、選択トランジスタＴｒを無視して考えると、ＭＴＪ素子が高抵抗状態のときには信号電圧ＶｓｉｇはＲＨＩＳとなり、ＭＴＪ素子が低抵抗状態のときには信号電圧ＶｓｉｇはＲＬＩＳとなる。
【００４９】
一方、リファレンスセルＲＣに電流源７０から電流ＩＳを流すと、リファレンスセルＲＣと電流源７０との接続ノードＮ２には、ＭＴＪ素子６２Ｒの抵抗値ＲＲに応じたリファレンス電圧Ｖｒｅｆが出力される。ＭＴＪ素子６２Ｒの抵抗値ＲＲは、例えばメモリセルＭＣのＭＴＪ素子６２が高抵抗状態のときの抵抗値ＲＨと低抵抗状態のときの抵抗値ＲＬとの中間値、（ＲＨ＋ＲＬ）／２であるから、選択トランジスタＴｒＲを無視して考えると、リファレンス電圧ＶｒｅｆはＩＳ（ＲＨ＋ＲＬ）／２となる。
【００５０】
このリファレンス電圧Ｖｒｅｆは、ＭＴＪ素子６２が高抵抗状態のときの信号電圧Ｖｓｉｇ＝ＲＨＩＳとＭＴＪ素子６２が低抵抗状態のときの信号電圧Ｖｓｉｇ＝ＲＬＩＳとの中間値である。したがって、メモリセルＭＣから出力される信号電圧Ｖｓｉｇについて、リファレンス電圧Ｖｒｅｆに対する大小を次段に接続される増幅器（図示せず）により増幅して比較することにより、メモリセルＭＣのＭＴＪ素子６２の抵抗状態、すなわちメモリセルＭＣに記録された情報を読み出すことができる。
【００５１】
次に、本実施形態による磁気メモリ装置の製造方法について図４乃至図６を用いて説明する。なお、以下の説明では、メモリセルＭＣの製造方法のみを説明する。リファレンスセルＤＣの製造方法は、ＭＴＪ素子の面積が異なる他はメモリセルＭＣの製造方法と同様である。
【００５２】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。
【００５３】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択トランジスタＴｒを形成する（図４（ａ））。
【００５４】
次いで、選択トランジスタＴｒが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。
【００５５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。
【００５６】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図４（ｂ））。
【００５７】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたグラウンド線２６を形成する。
【００５８】
次いで、グラウンド線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図４（ｃ））。
【００５９】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図４（ｄ））。
【００６０】
次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図２、図５（ａ））。
【００６１】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００６２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール４２を形成する。
【００６３】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４２に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ４４を形成する（図５（ｂ））。
【００６４】
次いで、例えばスパッタ法により例えば膜厚４０ｎｍのＴａ膜を堆積後、フォトリソグラフィ及びドライエッチングによりこのＴａ膜をパターニングし、コンタクトプラグ４４を介してソース／ドレイン拡散層１８に電気的に接続された下部電極層４６を形成する（図５（ｃ））。
【００６５】
次いで、例えばスパッタ法により、例えば膜厚１５ｎｍのＰｔＭｎよりなる反強磁性層４８と、例えば膜厚２ｎｍのＣｏＦｅよりなる強磁性層５０と、例えば膜厚０．９ｎｍのＲｕよりなる非磁性層５２と、例えば膜厚３ｎｍのＣｏＦｅよりなる強磁性層５４と、例えば膜厚１．２ｎｍのアルミナよりなるトンネル絶縁膜５６と、例えば膜厚６ｎｍのＮｉＦｅよりなる強磁性層５８と、例えば膜厚３０ｎｍのＴａ膜よりなるキャップ層６０とを形成する。
【００６６】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層６０、強磁性層５８、トンネル絶縁膜５６、強磁性層５４、非磁性層５２、強磁性層５０、反強磁性層４８をパターニングし、下部電極層４６、コンタクトプラグ４４を介して選択トランジスタＴｒのソース／ドレイン領域１８に電気的に接続されたＭＴＪ素子６２を形成する（図２、図６（ａ））。なお、強磁性層５０、非磁性層５２及び強磁性層５４は固定磁化層を構成し、強磁性層５８は自由磁化層を構成する。
【００６７】
このとき、メモリセルＭＣのＭＴＪ素子６２の素子面積とリファレンスセルＤＣのＭＴＪ素子６２Ｒの素子面積とを作り分け、リファレンスセルＤＣのＭＴＪ素子６２Ｒの抵抗値ＲＲが、メモリセルＭＣのＭＴＪ素子６２が高抵抗状態のときの抵抗値ＲＨと低抵抗状態のときの抵抗値ＲＬとの間の値となるようにする。
【００６８】
次いで、ＭＴＪ素子６２が形成された層間絶縁膜４０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子６２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜６４を形成する（図６（ｂ））。
【００６９】
次いで、ＭＴＪ素子６２が埋め込まれた層間絶縁膜６４上に導電膜を堆積してパターニングし、ＭＴＪ素子６２に接続されたビット線６６を形成する（図６（ｃ））。
【００７０】
この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置を完成する。
【００７１】
このように、本実施形態によれば、メモリセル及びリファレンスセルを、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成するので、リファレンスセルに２つ或いは４つのＭＴＪ素子を用いる従来の磁気メモリ装置と比較してリファレンスセルの面積割合を小さくすることができる。これにより、磁気メモリ装置の高集積化及び大容量化が容易となる。
【００７２】
また、リファレンスセルのＭＴＪ素子はメモリセルのＭＴＪ素子とは素子面積が異なるが同じ積層構造を有しており、メモリセルのＭＴＪ素子と同時に形成することができる。これにより、製造工程を簡略化することができる。また、製造ばらつきによるＭＴＪ素子のサイズの変動は、リファレンスセル及びメモリセルの双方において同じ傾向となるため、両抵抗値の関係が大きくずれることを防止することができる。
【００７３】
また、リファレンスセルのＭＴＪ素子の抵抗値の制御を、リファレンスセルのＭＴＪ素子の素子面積をメモリセルのＭＴＪ素子の素子面積よりも大きくすることにより行えば、リファレンスセルのＭＴＪ素子の製造ばらつきを小さく抑えることができる。
【００７４】
［第２実施形態］
本発明の第２実施形態による磁気メモリ装置について図７を用いて説明する。なお、図１乃至図６に示す第１実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００７５】
図７は本実施形態による磁気メモリ装置の構造を示す回路図である。
【００７６】
本実施形態による磁気メモリ装置は、１つの選択トランジスタ（Ｔｒ）と１つのＭＴＪ素子（ＭＴＪ）とからなる１Ｔ−１ＭＴＪ型のメモリセルＭＣが、行方向（図面横方向）及び列方向（図面縦方向）に沿ってマトリクス状に配置されたものである。各メモリセルＭＣの構成は、第１実施形態による磁気メモリ装置の場合と同様である。
【００７７】
行方向には例えば３２個のメモリセルＭＣが並んでおり、行方向に並ぶこれらのメモリセルＭＣには、これらメモリセルＭＣに含まれる選択トランジスタ（Ｔｒ）のゲート端子を共通接続するワード線（ＷＬ）と、選択トランジスタ（Ｔｒ）のソース／ドレイン端子のうちＭＴＪ素子（ＭＴＪ）が接続された側とは反対側の端子を共通接続するグラウンド線（ＧＮＤ）とが設けられている。ワード線（ＷＬ）及びグラウンド線（ＧＮＤ）は、メモリセルＭＣの各行毎に設けられている。
【００７８】
列方向には例えば８個のメモリセルＭＣが並んでおり、列方向に並ぶこれらのメモリセルＭＣには、ＭＴＪ素子（ＭＴＪ）の端子のうち選択トランジスタ（Ｔｒ）が接続された側とは反対側の端子を共通接続するビット線（ＢＬ）が設けられている。ビット線（ＢＬ）は、メモリセルＭＣの各列毎に設けられている。ビット線（ＢＬ）は、列選択回路ＳＥＬｃｏｌを介して電圧センスアンプＳＡに接続されている。
【００７９】
電圧センスアンプＳＡには、リファレンス用のビット線ＢＬＲが接続されている。リファレンス用のビット線ＢＬＲには、リファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）が接続されている。リファレンスセルＲＣの構成は、第１実施形態による磁気メモリ装置の場合と同様である。
【００８０】
次に、本実施形態による磁気メモリ装置の読み出し方法について図７を用いて説明する。ここでは、ワード線ＷＬ１、グラウンド線ＧＮＤ１及びビット線ＢＬ１に接続されたメモリセルＭＣ（図７中、点線で囲まれたメモリセル）に記憶された情報を読み出す場合を考える。
【００８１】
まず、読み出し対象のメモリセルＭＣが接続されるビット線ＢＬ１及びリファレンスセルＤＣが接続されるビット線ＢＬＲを選択し、これらを定電流源（図示せず）に接続する。
【００８２】
次いで、読み出し対象のメモリセルＭＣが接続されるワード線ＷＬ１及びリファレンスセルＤＣに接続されるワード線ＷＬＲを選択し、定電流源からの電流をメモリセルＭＣ及びリファレンスセルＤＣのそれぞれに流す。
【００８３】
ビット線ＢＬ１から供給された電流ＩＳは、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）及び選択トランジスタ（Ｔｒ）を介してグラウンド線ＧＮＤ１に向けて流れる。これにより、ビット線ＢＬ１の電圧は、ＭＴＪ素子（ＭＴＪ）の抵抗値に応じた値となる。すなわち、ＭＴＪ素子（ＭＴＪ）が高抵抗状態の場合には、ビット線（ＢＬ１）の電圧は、高抵抗状態の抵抗値ＲＨに応じた高い値（ＶＨ＝ＲＨ×ＩＳ）となる。また、ＭＴＪ素子（ＭＴＪ）が低抵抗状態の場合には、ビット線ＢＬ１の電圧は、低抵抗状態の抵抗値ＲＬに応じた低い値（ＶＬ＝ＲＬ×ＩＳ）となる。
【００８４】
一方、ビット線ＢＬＲから供給された電流ＩＳは、リファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）及び選択トランジスタ（ＴｒＲ）を介してグラウンド線ＧＮＤＲに向けて流れる。これにより、ビット線ＢＬＲの電圧は、ＭＴＪ素子（ＭＴＪＲ）の抵抗値に応じた値となる。すなわち、ＭＴＪ素子（ＭＴＪＲ）の抵抗値はメモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態のときの抵抗値ＲＨと低抵抗状態のときの抵抗値ＲＬとの中間値であることから、ビット線ＢＬＲの電圧ＶＲは、ＶＲ＝（ＲＨ＋ＲＬ）×ＩＳ／２、すなわちメモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態のときのビット線ＢＬ１の電圧ＶＨと低抵抗状態のときのビット線ＢＬ１の電圧ＶＬとの中間値となる。
【００８５】
次いで、列選択回路ＳＥＬｃｏｌにより、読み出し対象のメモリセルＭＣが接続されるビット線ＢＬ１を選択して電圧センスアンプＳＡに接続する。電圧センスアンプＳＡには、リファレンスセルＤＣが接続されるビット線ＢＬＲも接続されている。
【００８６】
したがって、電圧センスアンプＳＡにより、ビット線ＢＬ１の信号電圧Ｖｓｉｇとビット線ＢＬＲのリファレンス電圧Ｖｒｅｆとの間の電圧差を増幅して出力することにより、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）の抵抗状態、すなわちメモリセルＭＣに記録された情報を読み出すことができる。
【００８７】
このように、本実施形態によれば、メモリセル及びリファレンスセルを、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成するので、リファレンスセルに２つ或いは４つのＭＴＪ素子を用いる従来の磁気メモリ装置と比較してリファレンスセルの面積割合を小さくすることができる。これにより、磁気メモリ装置の高集積化及び大容量化が容易となる。
【００８８】
［第３実施形態］
本発明の第３実施形態による磁気メモリ装置について図８を用いて説明する。なお、図１乃至図７に示す第１及び第２実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００８９】
図８は本実施形態による磁気メモリ装置の構造を示す回路図である。
【００９０】
本実施形態による磁気メモリ装置は、図８に示すように、リファレンス側のビット線ＢＬＲに、メモリ側のビット線ＢＬ１，ＢＬ２，…に接続されたメモリセルＭＣの数と同じだけのリファレンスセルＲＣが設けられたものである。また、メモリセルＭＣの選択トランジスタＴｒを選択するためのワード線ＷＬは同じ行に位置するリファレンスセルＲＣを選択するワード線ＷＬＲを兼ねており、メモリセルＭＣに接続されたグラウンド線ＧＮＤは同じ行に位置するリファレンスセルＲＣに接続されたグラウンド線ＧＮＤＲを兼ねている。
【００９１】
このようにしてメモリセルＭＣ及びリファレンスセルＲＣを配置することにより、読み出し対象のメモリセルＭＣと、その読み出しの際にリファレンス信号を生成するリファレンスセルＲＣとは、同じ行に位置することとなる。これにより、読み出し対象のメモリセルＭＣと電圧センスアンプＳＡとの間の距離と、リファレンス信号を生成するリファレンスセルＲＣと電圧センスアンプＳＡとの間の距離とを近づけることができ、信号遅延による読み出し誤動作を低減することができる。
【００９２】
なお、本実施形態による磁気メモリ装置の読み出し方法は、第２実施形態による磁気メモリ装置の場合と同様である。
【００９３】
このように、本実施形態によれば、メモリセル及びリファレンスセルを、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成するので、リファレンスセルに２つ或いは４つのＭＴＪ素子を用いる従来の磁気メモリ装置と比較してリファレンスセルの面積割合を小さくすることができる。これにより、磁気メモリ装置の高集積化及び大容量化が容易となる。
【００９４】
また、リファレンス側のビット線に複数のリファレンスセルを設け、読み出し対象のメモリセルと同じ行に設けられたリファレンスセルを用いて読み出しを行うので、信号遅延による読み出し誤動作を低減することができる。
【００９５】
［第４実施形態］
本発明の第４実施形態による磁気メモリ装置について図９を用いて説明する。なお、図１乃至図８に示す第１乃至第３実施形態による磁気メモリ装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００９６】
図９は本実施形態による磁気メモリ装置の構造を示す回路図である。
【００９７】
はじめに、本実施形態による磁気メモリ装置の構造について図９を用いて説明する。
【００９８】
本実施形態による磁気メモリ装置は、図９に示すように、メモリセルＭＣが１つの選択トランジスタ（Ｔｒ）と１つのＭＴＪ素子（ＭＴＪ）とにより構成されている。ＭＴＪ素子（ＭＴＪ）の一端は接地され、他端は選択トランジスタ（Ｔｒ）を介してビット線ＢＬに接続されている。ビット線ＢＬは、列選択回路ＳＥＬｃｏｌに接続されている。列選択回路ＳＥＬｃｏｌには同様の構成のメモリセルＭＣがビット線ＢＬを介して複数接続されており、列選択回路ＳＥＬｃｏｌによって一のビット線ＢＬを選択できるようになっている。
【００９９】
また、図９に示すように、リファレンスセルＲＣは、１つの選択トランジスタＴｒＲと１つのＭＴＪ素子（ＭＴＪＲ）とにより構成されている。ＭＴＪ素子（ＭＴＪＲ）の一端は接地され、他端は選択トランジスタ（ＴｒＲ）を介してビット線ＢＬＲに接続されている。リファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）の抵抗値ＲＲは、第１実施形態による磁気メモリ装置の場合と同様、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態のときの抵抗値ＲＨと低抵抗状態のときの抵抗値ＲＬとの中間値となるように設定されている。
【０１００】
列選択回路ＳＥＬｃｏｌ及びビット線ＢＬＲは、クランプトランジスタＴｒＣＬを介して第１段目の増幅器としてのカレントミラーセンスアンプＳＡＣに接続されている。
【０１０１】
次に、本実施形態による磁気メモリ装置の読み出し方法について図９を用いて説明する。説明する。ここでは、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセルＭＣ（図９中、点線で囲まれたメモリセル）に記憶された情報を読み出す場合を考える。
【０１０２】
まず、読み出し対象のメモリセルＭＣが接続されるワード線ＷＬ１を選択するとともに、列選択回路ＳＥＬｃｏｌにより読み出し対象のメモリセルＭＣが接続されるビット線ＢＬ１を選択する。
【０１０３】
次いで、カレントミラーセンスアンプＳＡＣに電圧Ｖｄｄを印加し、クランプトランジスタＴｒＣＬをオンにする。これにより、ビット線ＢＬＲには、リファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）の抵抗値ＲＲに応じた電流ＩＲが流れる。このとき、カレントミラーセンスアンプＳＡＣは、ビット線ＢＬ１にもリファレンスセルＲＣに流れる電流ＩＲと同じ電流ＩＲを流すように機能する。すなわち、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）及びリファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）には、同じ量の電流ＩＲが流れることとなる。
【０１０４】
これにより、ビット線ＢＬ１が接続された側のカレントミラーセンスアンプＳＡＣのノードＮ１の電圧Ｖｓｉｇは、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）の抵抗値に応じた値となる。すなわち、ＭＴＪ素子（ＭＴＪ）が高抵抗状態の場合には、ノードＮ１の電圧Ｖｓｉｇは、高抵抗状態の抵抗値ＲＨに応じた高い値（ＶＨ＝ＲＨ×ＩＲ）となる。また、ＭＴＪ素子（ＭＴＪ）が低抵抗状態の場合には、ノードＮ１の電圧Ｖｓｉｇは、低抵抗状態の抵抗値ＲＬに応じた低い値（ＶＬ＝ＲＬ×ＩＲ）となる。
【０１０５】
一方、ビット線ＢＬＲが接続された側のカレントミラーセンスアンプＳＡＣのノードＮ２の電圧Ｖｒｅｆは、リファレンスセルＲＣのＭＴＪ素子（ＭＴＪＲ）の抵抗値に応じた値となる。すなわち、ＭＴＪ素子（ＭＴＪＲ）の抵抗値はメモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態のときの抵抗値ＲＨと低抵抗状態のときの抵抗値ＲＬとの中間値であることから、ノードＮ２の電圧ＶＲは、ＶＲ＝（ＲＨ＋ＲＬ）×ＩＳ／２、すなわちメモリセルＭＣのＭＴＪ素子（ＭＴＪ）が高抵抗状態のときのノードＮ１の電圧ＶＨと低抵抗状態のときのノードＮ１の電圧ＶＬとの中間値となる。
【０１０６】
次いで、カレントミラーセンスアンプＳＡＣのノードＮ１の電圧Ｖｓｉｇと、ノードＮ２の電圧Ｖｒｅｆとの電圧差を、次段に接続される電圧センスアンプ等（図示せず）によって増幅して出力することにより、メモリセルＭＣのＭＴＪ素子（ＭＴＪ）の抵抗状態、すなわちメモリセルＭＣに記録された情報を読み出すことができる。
【０１０７】
このように、本実施形態によれば、メモリセル及びリファレンスセルを、いずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成するので、リファレンスセルに２つ或いは４つのＭＴＪ素子を用いる従来の磁気メモリ装置と比較してリファレンスセルの面積割合を小さくすることができる。これにより、磁気メモリ装置の高集積化及び大容量化が容易となる。
【０１０８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０９】
例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置や、スピン注入型のトンネル磁気抵抗素子を用いた磁気メモリ装置にも適用可能である。
【０１１０】
また、読み出し回路は、上記第１乃至第４実施形態に記載のものに限定されるものではない。本発明は、メモリセル及びリファレンスセルをいずれも１つの選択トランジスタと１つのＭＴＪ素子とにより構成し、メモリセルの磁気抵抗効果素子による電圧降下とリファレンスセルの磁気抵抗効果素子による電圧降下とを比較することにより、メモリセルの記憶情報を読み出す磁気メモリ装置に広く適用することができる。
【０１１１】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１１２】
（付記１）  第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子を有するメモリセルと、
前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルと
を有することを特徴とする磁気メモリ装置。
【０１１３】
（付記２）  複数のビット線と、
複数の前記ビット線のそれぞれに設けられ、第１の磁性層及び第２の磁性層を有し、前記第１の磁性層の磁化方向に対する前記第２の磁性層の磁化方向に応じて高抵抗状態又は低抵抗状態となる第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子に接続された選択トランジスタとを有するメモリセルと、
前記第１の磁気抵抗効果素子と同じ積層構造からなり、前記第１の磁気抵抗効果素子とは素子面積が異なり、前記第１の磁気抵抗効果素子が高抵抗状態のときの抵抗値と低抵抗状態のときの抵抗値との間の抵抗値を有する第２の磁気抵抗効果素子を有するリファレンスセルと
を有することを特徴とする磁気メモリ装置。
【０１１４】
（付記３）  付記２記載の磁気メモリ装置において、
前記リファレンスセルに接続され、前記リファレンス信号を出力するリファレンス用ビット線を更に有する
ことを特徴とする磁気メモリ装置。
【０１１５】
（付記４）  付記３記載の磁気メモリ装置において、
前記リファレンス用ビット線に、複数の前記リファレンスセルが設けられている
ことを特徴とする磁気メモリ装置。
【０１１６】
（付記５）  付記２乃至４のいずれか１項に記載の磁気メモリ装置において、
複数の前記ビット線のそれぞれに、複数の前記メモリセルが設けられている
ことを特徴とする磁気メモリ装置。
【０１１７】
（付記６）  付記３記載の磁気メモリ装置において、
複数の前記ビット線及び前記リファレンス用ビット線に接続され、前記メモリセル及び前記リファレンスセルに同一の電流を供給するカレントミラーセンスアンプを更に有する
ことを特徴とする磁気メモリ装置。
【０１１８】
（付記７）  付記１乃至６のいずれか１項に記載の磁気メモリ装置において、
前記第２の磁気抵抗効果素子は、前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とが反平行であり、前記第１の磁気抵抗効果素子よりも前記素子面積が大きい
ことを特徴とする磁気メモリ装置。
【０１１９】
（付記８）  付記１乃至６のいずれか１項に記載の磁気メモリ装置において、
前記第２の磁気抵抗効果素子は、前記第１の磁性層の磁化方向と前記第２の磁性層の磁化方向とが平行であり、前記第１の磁気抵抗効果素子よりも前記素子面積が小さい
ことを特徴とする磁気メモリ装置。
【０１２０】
（付記９）  付記１乃至８のいずれか１項に記載の磁気メモリ装置において、
前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子は、前記第１の磁性層と前記第２の磁性層とが絶縁膜を介して積層された磁気トンネル接合素子である
ことを特徴とする磁気メモリ装置。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１実施形態による磁気メモリ装置の構造を示す概略断面図である。
【０１２２】
【図２】本発明の第１実施形態による磁気メモリ装置の構造を示す部分拡大断面図である。
【図３】本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す回路図である。
【図４】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第２実施形態による磁気メモリ装置の構造及び読み出し方法を示す回路図である。
【図８】本発明の第３施形態による磁気メモリ装置の構造及び読み出し方法を示す回路図である。
【図９】本発明の第４施形態による磁気メモリ装置の構造及び読み出し方法を示す回路図である。
【図１０】従来の磁気メモリ装置の構造及び読み出し方法を示す回路図である。
【図１１】従来の他の磁気メモリ装置の構造及び読み出し方法を示す回路図である。
【符号の説明】
【０１２３】
１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６，１８…ソース／ドレイン領域
２０，２８，４０，６４…層間絶縁膜
２２，４２…コンタクトホール
２４，４４…コンタクトプラグ
２６…グラウンド線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８…書き込みワード線
４６…下部電極層
４８…反強磁性層
５０，５４，５８…強磁性層
５２…非磁性層
５６…トンネル絶縁膜
６０…キャップ層
６２…メモリセルのＭＴＪ素子
６２Ｒ…リファレンスセルのＭＴＪ素子
６６…ビット線
【図１】
2006210396.tif 000003
【図２】
2006210396.tif 000004
【図３】
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【図４】
2006210396.tif 000006
【図５】
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【図６】
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【図７】
2006210396.tif 000009
【図８】
2006210396.tif 000010
【図９】
2006210396.tif 000011
【図１０】
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【図１１】
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