(57)【要約】【課題】ＰＩＮダイオードの製造歩留まりを向上させることのできる技術を提供する。【解決手段】ｎ型の基板１上に形成されたＩ層２の平面中央部にｐ型不純物を導入して基板１に達しないＰ層４を形成した後、Ｐ層４の平面周辺部に基板１に達しないメサ６を形成し、メサ６の下部のＩ層２にｎ型不純物を導入して埋め込み層８を形成する。メサ６および埋め込み層８によってＩ層２における空乏層の拡がりを抑え、また、メサ６の下部にＩ層２を残すことにより、ＰＩＮダイオードの厚さを基板１に割れやクラックが生じない厚さとし、埋め込み層８の深さを基板１からＩ層２への不純物の拡散を抑えた熱処理によって形成できる深さとすることにより、Ｉ層２の濃度プロファイルの変動を抑える。【選択図】図９
2006310672.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の基板上に前記基板より不純物濃度の低い第１半導体層を形成する工程、
（ｂ）前記第１半導体層の平面中央部に前記第１導電型とは異なる第２導電型の不純物を導入して、前記基板に達しない深さの第２半導体層を形成する工程、
（ｃ）前記第２半導体層の平面周辺部の前記第１半導体層をエッチングして、前記基板に達しない凹部を形成する工程、
（ｄ）前記凹部の下部の前記第１半導体層に第１導電型の不純物を導入して前記基板に達する埋め込み層を形成する工程、
（ｅ）前記第２半導体層に接続する表面電極を形成する工程、
（ｆ）前記基板を裏面から研削して、前記基板を所定の厚さとする工程、
（ｇ）前記基板の裏面に接続する裏面電極を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記凹部はメサまたはトレンチであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記埋め込み層の不純物濃度が１０１５ｃｍ−３以上であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記工程（ｆ）後における前記凹部の下部の前記第１半導体層と前記基板とを合わせた厚さが７０μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の基板上に前記基板より不純物濃度の低い第１半導体層を形成する工程、
（ｂ）前記第１半導体層の第１領域の平面中央部および前記第１半導体層の第２領域の平面中央部に、前記第１導電型とは異なる第２導電型の不純物を導入して、前記基板に達しない深さの第２半導体層をそれぞれ形成する工程、
（ｃ）前記第１領域と前記第２領域とを分離する素子分離部の前記第１半導体層をエッチングして、前記基板に達しない凹部を形成する工程、
（ｄ）前記凹部の下部の前記第１半導体層に第１導電型の不純物を導入して前記基板に達する埋め込み層を形成する工程、
（ｅ）前記第２半導体層に接続する表面電極を形成する工程、
（ｆ）前記基板を裏面から研削して、前記基板を所定の厚さとする工程、
（ｇ）前記基板の裏面に接続する裏面電極を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＰＩＮ（Positive Intrinsic Negative）ダイオードの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えばメサ型半導体装置の製造工程において、半導体基板をメサ型に形成した後にメサ側面にイオン注入によって電気絶縁性を示す高抵抗領域である高抵抗注入層を形成する技術がある。
【０００３】
また、メサ型ＰＩＮ構造の半導体装置において、ｐ型およびｎ型半導体領域と接触し、不純物濃度の高い半導体領域あるいは金属薄膜からなり、Ｉ層領域表面に被覆する薄膜を備えることにより、パルス状の高電圧が印加されたときに素子破壊を抑えることのできる技術がある。
【特許文献１】特開平６−１０４４５８号公報（段落〔０００５〕、図１）
【特許文献２】特開平１０−１０７２９９号公報（段落〔００１０〕〜〔００１３〕、図３、図4図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰＩＮダイオードは、ダイオードのｐ型半導体領域（以下、Ｐ層と言う）とｎ型半導体領域（以下、Ｎ層と言う）との間に不純物を含まない真性半導体領域を挟んだ構造をしている。実際には真性半導体領域を作るのは不可能なため、真性半導体領域に代わり、不純物濃度が極めて低い（例えば２〜５×１０１２ｃｍ−３）ｐ型またはｎ型半導体領域（以下、Ｉ層と言う）が用いられている。このため、拡散電位によってＩ層全体に空乏層が広がり、容量が増加するという問題が生じる。そこで、Ｉ層の横方向に広がる空乏層をトレンチまたはメサによって遮断する、あるいは埋め込み拡散層によって遮断するなどの方法を採用することにより、低容量化を実現している。
【０００５】
しかしながら、ＰＩＮダイオードについては、以下に説明する種々の技術的課題が存在する。
【０００６】
パッケージの小型化または薄膜化に伴い、搭載するＰＩＮダイオードの小型化または薄膜化も進められており、例えば高周波信号のスイッチングでは、厚さ９０μｍ以下のＰＩＮダイオードが必要とされている。このため、所望する特性を得るために厚さ３０μｍのＩ層を必要とし、このＩ層にトレンチまたはメサを形成するＰＩＮダイオードでは、最も薄い部分の厚さが６０μｍ以下となり、半導体ウエハの割れやクラックが起こりやすい。
【０００７】
また、埋め込み拡散層を採用したＰＩＮダイオードでは、例えば３０μｍの深さの埋め込み拡散層が形成されるが、この埋め込み拡散層を形成するためには、高温で長時間の熱処理を基板に施す必要がある。一般に基板上に形成されたエピタキシャル基板をＩ層としており、このＩ層の濃度プロファイルによってＰＩＮダイオードの容量および高周波抵抗を制御している。しかし、上記した高温で長時間の熱処置が基板に施されると、Ｉ層の濃度プロファイルが変動するため、ＰＩＮダイオードの容量および高周波抵抗が変動して、所望する特性を得ることが難しくなる。
【０００８】
本発明の目的は、ＰＩＮダイオードの製造歩留まりを向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、ｎ型の基板上にエピタキシャル層を成長させることによりＩ層を形成する工程と、Ｉ層の平面中央部にｐ型不純物を導入して基板に達しないＰ層を形成する工程と、Ｐ層の平面周辺部のＩ層をエッチングして、基板に達しない凹部（メサまたはトレンチ）を形成する工程と、凹部（メサまたはトレンチ）の下部のＩ層にｎ型不純物を導入して埋め込み層を形成する工程と、Ｐ層に接続する表面電極を形成する工程と、基板を裏面から研削して、基板を所定の厚さとする工程と、基板の裏面に接続する裏面電極を形成する工程とを有するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
凹部（メサまたはトレンチ）の下部にＩ層を残すことにより、基板とＩ層とを合わせた最も薄い部分の厚さを、７０μｍ以上とすることができるので、基板の割れやクラックを防止することができる。また、埋め込む層の深さを基板からＩ層へ不純物の拡散を抑えた熱処理によって形成できる深さとすることにより、Ｉ層の濃度プロファイルの変動が抑えられて、所望するＰＩＮダイオードの容量および高周波抵抗などの特性が得られる。これらにより、ＰＩＮダイオードの製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１４】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
本実施の形態１によるメサ型ＰＩＮダイオードの製造方法を図１〜図９を用いて工程順に説明する。
【００１７】
まず、図１に示すように、ｎ型不純物、例えばヒ素が導入された単結晶シリコンからなる基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。基板１の厚さは、例えば５５０μｍ、その不純物濃度は、例えば１０１８〜１０１９ｃｍ−３である。続いて、基板１上にエピタキシャル層を成長させることにより、Ｉ層（第１半導体層）２を形成する。Ｉ層２の厚さは、例えば２５μｍ、その不純物濃度は、例えば１０１２〜１０１３ｃｍ−３である。なお、ここに示したＩ層２の厚さおよび不純物濃度は一例であって、これに限定されるものではなく、ＰＩＮダイオードに要求される容量および高周波抵抗などの特性によって決められるものである。
【００１８】
次に、図２に示すように、基板１の主面上に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法により第１絶縁膜３を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第１絶縁膜３をエッチングし、ＰＩＮダイオードの平面中央部のＩ層２の表面を露出させる。続いて、露出したＩ層２の表面から、例えばイオン注入法または不純物拡散法によりｐ型不純物、例えばボロンを導入して基板１に達しないＰ層（第２半導体層）４をＩ層２に形成する。Ｐ層４の不純物濃度は、例えば１０１８〜１０１９ｃｍ−３である。
【００１９】
次に、図３に示すように、第１絶縁膜３を除去した後、基板１の主面上に、例えば熱酸化法またはＣＶＤ法により第２絶縁膜５を形成する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第２絶縁膜５をエッチングし、Ｐ層４の平面周辺部のＩ層２の表面を露出させる。さらに、上記レジストパターンをマスクとしてＩ層２を深さ方向にエッチングし、基板１に達しない、例えば深さ１８μｍのメサ（凹部）６を形成する。メサ６を形成してもＩ層２の最も薄い部分において７（＝２５−１８）μｍの厚さが残ることになり、この厚さを残すことにより、後述するように、基板１を研削して薄くした後も基板１の割れやクラックを防ぐことができる。
【００２０】
次に、図４に示すように、第２絶縁膜５を除去した後、基板１の主面上に、例えば熱酸化法またはＣＶＤ法により第３絶縁膜７を形成する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第３絶縁膜７をエッチングし、メサ６の底部に位置する第３絶縁膜７を除去してＩ層２の表面を露出させる。
【００２１】
次に、露出したＩ層２の表面から、例えばイオン注入法または不純物拡散法によりｎ型不純物、例えばリンをＩ層２に導入した後、基板１に高温で長時間の熱処理を施すことにより上記したｎ型不純物を拡散して、メサ６の下部のＩ層２に埋め込み層８を形成する。Ｐ層４に正電圧、基板１に負電圧が印加されると、埋め込み層８に囲まれたＩ層２に空乏層が拡がるが、メサ６とこの下部のＩ層２に形成された埋め込み層８とは、空乏層の横方向の拡がりを止める働きをする。
【００２２】
図５に、シミュレーションにより得られた埋め込み層に拡がる空乏層の幅と埋め込み層の不純物濃度との関係を示す。ここでは、埋め込み層に外部電圧は印加されないとした。
【００２３】
図５に示すように、埋め込み層の不純物濃度が１０１５ｃｍ−３以上であれば、埋め込み層における空乏層の拡がりを抑えることができることがわかる。この結果から、埋め込み層の不純物濃度は１０１５ｃｍ−３以上が最適であると考えられる。
【００２４】
また、埋め込み層８を形成する際には、高温で長時間の熱処理が必要となり、この熱処処理によってＩ層２の濃度プロファイルの変動に起因したＰＩＮダイオードの容量および高周波抵抗などの特性が変動する場合がある。しかしながら、本実施の形態１では、埋め込み層８が形成される部分のＩ層２の厚さを７μｍとしていることから、ＰＩＮダイオードを構成するＩ層２の濃度プロファイルの変動を抑えた熱処理によって埋め込み層８を形成することができる。
【００２５】
図６に、シミュレーションにより得られた熱処理時間をパラメータとする埋め込み層および基板からの不純物の拡散深さを示し、図７に、シミュレーションにより得られた埋め込み層および基板からの不純物の拡散深さと熱処理時間との関係を示す。ここで、熱処理温度は１０２５℃であり、埋め込み層に導入されるｎ型不純物はリン、基板に導入されるｎ型不純物はヒ素とした。
【００２６】
図６および図７に示すように、熱処理時間が増加するに従い、Ｉ層へ導入された不純物は拡散して、より深い埋め込み層が形成される。さらに、基板からはＩ層へ不純物が拡散する“だれ”が生じており、熱処理時間が２００時間を超えると不純物がＩ層へ著しく拡散し始める。しかし、深さ７μｍの埋め込み層は１１５時間の熱処理によって形成することができ、この熱処理では基板からの不純物の拡散深さを１μｍ程度に抑えることができる。従って、１０２５℃、１１５時間の熱処理によって埋め込み層を形成しても厚さ２５μｍのＩ層に基板から拡散する不純物の深さは１μｍ程度であるので、Ｉ層の濃度プロファイルの変動を抑えることができる。
【００２７】
次に、図８に示すように、基板１の主面上に、例えばスパッタリング法によりアルミニウムとシリコンからなる合金膜を堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして合金膜をエッチングし、Ｐ層４に接続する表面電極９を形成する。
【００２８】
次に、基板１の主面上に、例えば窒化シリコン膜および酸化シリコン膜を順次堆積することにより積層膜を形成した後、この積層膜をフォトリソグラフィ法により形成されたレジストパターンをマスクとしてエッチングし、表面電極９を露出させて表面保護膜１０を形成する。続いて、表面電極９および表面保護膜１０を保護するための保護テープを基板１の主面上に貼り付けた後、基板１を裏面からグラインディングにより研削し、パッケージ形態に合わせて基板１を所定の厚さとする。なお、基板１の裏面を研削した後に、さらに基板１の裏面をライトエッチングしてもよい。
【００２９】
ＰＩＮダイオードを構成する基板１とＩ層２とを合わせた厚さはパッケージ形態の要求から、例えば９０μｍとする。Ｉ層２の厚さはＰＩＮダイオードに要求される容量または高周波抵抗などの特性から、例えば２５μｍとする。本実施の形態１では、基板１とＩ層２とを合わせた厚さを９０μｍとすると、ＰＩＮダイオードの最も薄い部分、すなわちメサ６が形成された部位の厚さは、Ｉ層２を７μｍ残していることから、７２（＝９０−（２５−７））μｍとなるが、本発明者らが検討したところ、厚さが７０μｍ以上あれば、基板１に割れやクラックは生じなかった。メサ６を基板１に接するまで形成した場合は、ＰＩＮダイオードの最も薄い部分の厚さは基板１の厚さである６５（＝９０−２５）μｍとなり、基板１に割れまたはクラックが生じやすい。しかし、本実施の形態１のように、厚さが７０μｍ以上となるように、Ｉ層２の深さ方向に一部を残してメサ６を形成することにより、基板１の割れやクラックを回避することができる。メサ６の下部に残されたＩ層２には埋め込み層８が形成されているので、前述したように、空乏層が横方向に拡がる心配はない。
【００３０】
次に、図９に示すように、上記した保護テープを剥がし、基板１を洗浄した後、基板１の裏面に接続する金膜を堆積する。続いて、この金膜をエッチングして裏面電極１１を形成することにより、ＰＩＮダイオードが形成される。その後、ＰＩＮダイオードが形成された基板１を切り分けて、ＰＩＮダイオードを単位素子（チップ）に分割し、さらに、個々のチップを封止樹脂により封止してパッケージングする。
【００３１】
このように、本実施の形態１によれば、メサ６とメサ６の下部のＩ層２に形成された埋め込み層８によって、ＰＩＮダイオードを構成するＩ層２における空乏層の横方向の拡がりを遮断することができるので、ＰＩＮダイオードの低容量化を実現することができる。また、埋め込み層８の深さを、基板１からの不純物の拡散を抑えた熱処理によって形成できる深さとすることにより、Ｉ層２の濃度プロファイルの変動が抑えられて、所望するＰＩＮダイオードの容量および高周波抵抗などの特性を得ることができる。また、メサ６の下部にＩ層２を残して、ＰＩＮダイオードの最も薄い部分の厚さを７０μｍ以上とすることにより、基板１の割れやクラックを防止することができる。従って、所望するＰＩＮダイオードの特性が得られ、基板１の割れやクラックが防止できることから、ＰＩＮダイオードの製造歩留まりを向上させることができる。さらに、熱処理時間の短時間化、または基板１の割れやクラックの防止により、ＰＩＮダイオードの製造コストを低減することが可能となる。
【００３２】
（実施の形態２）
本実施の形態２によるトレンチ型ＰＩＮダイオードの製造方法を図１０〜図１３を用いて工程順に説明する。なお、Ｐ層４を形成するまでの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【００３３】
まず、前述した実施の形態１において図２を用いて説明したように、Ｉ層２に基板１に達しないＰ層４を形成した後、基板１の主面上に第２絶縁膜５を形成する。続いて、図１０に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第２絶縁膜５をエッチングし、Ｐ層４の平面周辺部のＩ層２の表面を露出させる。さらに、上記レジストパターンをマスクとして、ウエットエッチング法または等方性エッチングガスを用いたドライエッチング法によりＩ層２を深さ方向にエッチングし、基板１に達しない、例えば深さ１８μｍのトレンチ（凹部）１２を形成する。このトレンチ１２は、Ｉ層２において平面リング状となる。前述した実施の形態１と同様に、トレンチ１２を形成してもＩ層２の最も薄い部分において７μｍの厚さが残ることになる。
【００３４】
次に、図１１に示すように、第２絶縁膜５を除去した後、基板１の主面上に、例えば熱酸化法またはＣＶＤ法により第３絶縁膜７を形成する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第３絶縁膜７をエッチングし、トレンチ１２の底部に位置する第３絶縁膜７を除去してＩ層２の表面を露出させる。
【００３５】
次に、露出したＩ層２の表面から、例えばイオン注入法または不純物拡散法によりｎ型不純物、例えばリンをＩ層２に導入した後、基板１に高温で長時間、例えば１０２５℃、１１５時間の熱処理を施すことにより、上記したｎ型不純物を拡散してトレンチ１２の下部のＩ層２に埋め込み層１３を形成する。埋め込み層１３の不純物濃度は１０１５ｃｍ−３以上であり、トレンチ１２および埋め込み層１３は、Ｉ層２における空乏層の横方向の拡がりを止める働きをする。
【００３６】
次に、図１２に示すように、Ｐ層４に接続する表面電極９を形成した後、表面電極９を露出させて表面保護膜１０を形成する。続いて、基板１を裏面からグラインディングにより研削し、例えば６５μｍ程度まで基板１を薄くする。トレンチ１２の下部のＩ層２を７μｍ残していることから、基板１とＩ層２とを合わせた厚さであって最も薄い部分の厚さは７２μｍとなり、基板１の割れやクラックを回避することができる。
【００３７】
次に、図１３に示すように、基板１の裏面に接続する裏面電極１１を形成し、その後、ＰＩＮダイオードが形成された基板１を切り分けて、ＰＩＮダイオードを単位素子（チップ）に分割し、さらに、個々のチップを封止樹脂により封止してパッケージングする。
【００３８】
このように、本実施の形態２によれば、メサ６に代えてトレンチ１２をＩ層２に形成した場合についても、トレンチ１２とトレンチ１２の下部のＩ層２に形成された埋め込み層１３によって、前述した実施の形態１と同様の効果が得られる。すなわち、Ｉ層２における空乏層の横方向の拡がりが遮断できる。さらに、所望するＰＩＮダイオードの容量および高周波抵抗などの特性が得られ、基板１の割れやクラックを防止することができて、ＰＩＮダイオードの製造歩留まりを向上させることができる。
【００３９】
（実施の形態３）
１つのチップに複数のＰＩＮダイオードを搭載する場合があり、本実施の形態３では、トレンチおよびトレンチの下部のＩ層に形成された埋め込み層を隣接するＰＩＮダイオードの素子分離に用いた例について説明する。
【００４０】
本実施の形態３による埋め込み層を素子分離に用いた複合型ＰＩＮダイオードの製造方法を図１４〜図１８を用いて工程順に説明する。ここでは、第１領域に形成された第１ＰＩＮダイオードと第２領域に形成された第２ＰＩＮダイオードとから構成される複合型ＰＩＮダイオードを例示する。
【００４１】
まず、図１４に示すように、ｎ型不純物が導入された単結晶シリコンからなる基板１を用意する。続いて、基板１上にエピタキシャル層を成長させることにより、Ｉ層２を形成する。基板１の不純物濃度は、例えば１０１８〜１０１９ｃｍ−３、Ｉ層２の厚さは、例えば２５μｍ、その不純物濃度は、例えば１０１２〜１０１９ｃｍ−３である。
【００４２】
次に、図１５に示すように、基板１の主面上に、例えば熱酸化法またはＣＶＤ法により第４絶縁膜１４を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第４絶縁膜１４をエッチングし、第１および第２ＰＩＮダイオードの平面中央部のＩ層２の表面をそれぞれ露出させる。続いて、露出したＩ層２の表面から、例えばイオン注入法によりｐ型不純物、例えばボロンを導入して基板１に達しないＰ層４をＩ層２に形成する。
【００４３】
次に、図１６に示すように、基板１の主面上に、例えばＣＶＤ法により第５絶縁膜１５を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第５絶縁膜１５および第４絶縁膜１４を順次エッチングし、Ｐ層４から所定の距離をおいて、所定の幅でＰ層４の平面周辺部のＩ層２の表面を露出させる。続いて、例えばイオン注入法により、Ｉ層２にｎ型不純物を導入してｎ型半導体領域１６を形成する。
【００４４】
次に、図１７に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして、ウエットエッチング法または等方性エッチングガスを用いたドライエッチング法により、第１ＰＩＮダイオードが形成される第１領域と第２ＰＩＮダイオードが形成される第２領域との間のＩ層２を深さ方向にエッチングし、基板１に達しない、例えば深さ１８μｍのトレンチ（凹部）１７を形成する。前述した実施の形態１と同様に、トレンチ１７を形成してもＩ層２の最も薄い部分において７μｍの厚さが残ることになる。
【００４５】
次に、基板１の主面上に、例えばＣＶＤ法により第６絶縁膜１８を形成する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとして第６絶縁膜１８をエッチングし、トレンチ１７の底部に位置する第６絶縁膜１８を除去してＩ層２の表面を露出させる。
【００４６】
次に、露出したＩ層２の表面から、例えばイオン注入法または不純物拡散法によりｎ型不純物、例えばリンをＩ層２に導入した後、基板１に高温で長時間、例えば１０２５℃、１１５時間の熱処理を施すことにより、上記したｎ型不純物を拡散してトレンチ１７の下部のＩ層２に埋め込み層１９を形成する。埋め込み層１９の不純物濃度は１０１５ｃｍ−３以上であり、トレンチ１７および埋め込み層１９は第１ＰＩＮダイオードと第２ＰＩＮダイオードとの素子分離として機能する。
【００４７】
次に、図１８に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてＰ層４上の第５絶縁膜１５および第６絶縁膜１８をエッチングした後、Ｐ層４に接続する表面電極２０をそれぞれ形成し、さらに表面電極２０を露出させて表面保護膜２１を形成する。続いて、基板１を裏面からグラインディングにより研削し、例えば６５μｍ程度まで基板１を薄くする。トレンチ１７の下部のＩ層２を７μｍ残していることから、基板１とＩ層２とを合わせた厚さであって最も薄い部分の厚さは７２μｍとなり、基板１の割れやクラックを回避することができる。
【００４８】
その後は、基板１の裏面に接続する裏面電極２２を形成し、さらに、基板１を切り分けて、複合型ＰＩＮダイオードを単位素子（チップ）に分割した後、個々のチップを封止樹脂により封止してパッケージングする。
【００４９】
このように、本実施の形態３によれば、トレンチ１７とトレンチ１７の下部のＩ層２に形成された埋め込み層１９によって素子分離を構成することができる。また、パッケージ形態から複合型ＰＩＮダイオードの厚さを９０μｍとする要求があっても、素子分離部における基板１とＩ層２とを合わせた最も薄い部分の厚さを７０μｍ以上とすることができるので、基板１の割れやクラックを防止することができる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば、前記実施の形態では、本発明をＰＩＮダイオードに適用した場合について説明したが、他のダイオード、例えばバリキャップダイオード、スイッチングダイオードまたはチェナーダイオードなどのｐｎ接合ダイオードにも適用することができて、同様の効果が得られる。
【産業上の利用可能性】
【００５２】
本発明の半導体装置の製造方法は、例えば１００μｍ以下の厚さの小型パッケージに搭載されるダイオードに適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図２】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図３】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図４】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図５】シミュレーションにより得られた埋め込み層に拡がる空乏層の幅と埋め込み層の不純物濃度との関係を示すグラフ図である。
【図６】シミュレーションにより得られた熱処理時間をパラメータとする埋め込み層および基板からの不純物の拡散深さを示すグラフ図である。
【図７】シミュレーションにより得られた埋め込み層および基板からの不純物の拡散深さと熱処理時間との関係を示すグラフ図である。
【図８】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図９】本発明の実施の形態１によるメサ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１０】本発明の実施の形態２によるトレンチ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１１】本発明の実施の形態２によるトレンチ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１２】本発明の実施の形態２によるトレンチ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１３】本発明の実施の形態２によるトレンチ型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１４】本発明の実施の形態３による複合型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１５】本発明の実施の形態３による複合型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１６】本発明の実施の形態３による複合型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１７】本発明の実施の形態３による複合型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【図１８】本発明の実施の形態３による複合型ＰＩＮダイオードの製造工程を示す基板の要部断面図である。
【符号の説明】
【００５４】
１  基板
２  Ｉ層（第１半導体層）
３  第１絶縁膜
４  Ｐ層（第２半導体層）
５  第２絶縁膜
６  メサ（凹部）
７  第３絶縁膜
８  埋め込み層
９  表面電極
１０  表面保護膜
１１  裏面電極
１２  トレンチ（凹部）
１３  埋め込み層
１４  第４絶縁膜
１５  第５絶縁膜
１６  ｎ型半導体領域
１７  トレンチ（凹部）
１８  第６絶縁膜
１９  埋め込み層
２０  表面電極
２１  表面保護膜
２２  裏面電極
【図１】
2006310672.tif 000003
【図２】
2006310672.tif 000004
【図３】
2006310672.tif 000005
【図４】
2006310672.tif 000006
【図５】
2006310672.tif 000007
【図６】
2006310672.tif 000008
【図７】
2006310672.tif 000009
【図８】
2006310672.tif 000010
【図９】
2006310672.tif 000011
【図１０】
2006310672.tif 000012
【図１１】
2006310672.tif 000013
【図１２】
2006310672.tif 000014
【図１３】
2006310672.tif 000015
【図１４】
2006310672.tif 000016
【図１５】
2006310672.tif 000017
【図１６】
2006310672.tif 000018
【図１７】
2006310672.tif 000019
【図１８】
2006310672.tif 000020