(57)【要約】【課題】ノイズなどの影響により、ＳＲＡＭに記憶される情報が壊れても、ＣＰＵが正常な処理を行うことが可能な制御回路および制御方法を提供する。【解決手段】定期的にＣＰＵ１００が、ＳＲＡＭ１１０に記憶される情報をフラッシュメモリ１３０に記録するとともに、フラッシュメモリ１３０に記憶されるシステム情報と、ＳＲＡＭ１１０に記憶されるシステム情報とをそれぞれ読み出して比較し、両者が異なる場合には、フラッシュメモリ１３０に記憶される情報をＳＲＡＭ１１０にコピーするようにしたものである。【選択図】      図１
2006268506.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサと、
このプロセッサが処理に用いる情報を記憶する第１記憶手段と、
情報を記憶する第２記憶手段と
第１の周期で、前記第１記憶手段が記憶する情報を読み出して前記第２記憶手段に記録する第１制御手段と、
第２の周期で、前記第１記憶手段が記憶する情報と前記第２記憶手段が記憶する情報とを比較し、これらの情報が一致しない場合に、前記第２記憶手段が記憶する情報を読み出して前記第１記憶手段に記録する第２制御手段とを具備したことを特徴とする制御回路。
【請求項２】
第１の周期で、第１記憶手段が記憶する情報を読み出して第２記憶手段に記録する第１制御工程と、
第２の周期で、前記第１記憶手段が記憶する情報と前記第２記憶手段が記憶する情報とを比較し、これらの情報が一致しない場合に、前記第２記憶手段が記憶する情報を読み出して前記第１記憶手段に記録する第２制御工程とを具備したことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばＣＰＵなどのプロセッサを用いた制御回路に関する。
【背景技術】
【０００２】
周知のように、従来の制御回路は、ＣＰＵ（Central Processing Unit）などのプロセッサと、このプロセッサで利用するシステム情報などの情報を記憶するＳＲＡＭを備え、ＣＰＵが必要に応じて上記システム情報をＳＲＡＭから読み出して、種々の情報の処理や、搭載される装置の各部の制御を行っている（例えば、特許文献１参照）。
【０００３】
しかしながら、上記構成による従来の制御回路では、ノイズなどの影響により、ＳＲＡＭに記憶される情報が壊れることがまれにあり、このような状況に陥ると、ＣＰＵは正常な処理を行えなくなるという問題があった。
【特許文献１】特開２００３−１７８０１９公報。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の制御回路では、ノイズなどの影響により、ＳＲＡＭに記憶される情報が壊れることがまれにあり、このような状況に陥ると、ＣＰＵは正常な処理を行えなくなるという問題があった。
【０００５】
この発明は上記の問題を解決すべくなされたもので、ノイズなどの影響により、ＳＲＡＭに記憶される情報が壊れても、ＣＰＵが正常な処理を行うことが可能な制御回路および制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、この発明は、プロセッサと、このプロセッサが処理に用いる情報を記憶する第１記憶手段と、情報を記憶する第２記憶手段と第１の周期で、第１記憶手段が記憶する情報を読み出して第２記憶手段に記録する第１制御手段と、第２の周期で、第１記憶手段が記憶する情報と第２記憶手段が記憶する情報とを比較し、これらの情報が一致しない場合に、第２記憶手段が記憶する情報を読み出して第１記憶手段に記録する第２制御手段とを具備して構成するようにした。
【発明の効果】
【０００７】
以上述べたように、この発明では、第１の周期で、第１記憶手段が記憶する情報を読み出して第２記憶手段に記録し、第２の周期で、第１記憶手段が記憶する情報と第２記憶手段が記憶する情報とを比較し、これらの情報が一致しない場合に、第２記憶手段が記憶する情報を読み出して第１記憶手段に記録するようにしている。
【０００８】
したがって、この発明によれば、ノイズなどの影響により、第１記憶手段に記憶される情報が壊れても、第２記憶手段に待避させておいた第１記憶手段が記憶する情報を、第１記憶手段にコピーできるので、プロセッサが正常な処理を行うことが可能な制御回路および制御方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の一実施形態について説明する。  
図１は、この発明の一実施形態に係わる制御回路の構成を示すものである。この制御回路が適用される装置としては、種々の装置が考えられるが、その一つにナースコールシステムで用いられるナースコール親機がある。ナースコールシステムは、患者からの呼び出しを迅速かつ正確に医療従事者に伝達することが求められ、安定した動作が要求される。以下の説明では、ナースコール親機の制御回路を例に挙げて説明する。
【００１０】
この制御回路は、ＣＰＵ（Central Processing Unit）１００と、ＳＲＡＭ（Static Random Access Memory）１１０と、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）１２０と、フラッシュメモリ１３０とを備えている。
【００１１】
ＣＰＵ１００は、当該制御回路の中枢をなすもので、ＥＰＲＯＭ１２０に記憶される制御プログラムにしたがって動作し、ＳＲＡＭ１１０に記憶されるシステム情報などのデータに基づいて、当該制御回路が搭載される装置の各部を制御する。
【００１２】
フラッシュメモリ１３０は、ＳＲＡＭ１１０に記憶される情報を待避させるためのメモリであって、ＣＰＵ１００によって制御される。またＣＰＵ１００は、コマンドバッファ（ＣＢ）１０１を備えており、これに対応すべき命令を一時的に蓄積し、これに蓄積される命令を順に処理する。
【００１３】
次に、上記構成の制御回路の動作について説明する。図２は上記制御回路のこの発明に係わる制御動作を説明するためのフローチャートであって、この処理の制御プログラムはＥＰＲＯＭ１２０に記憶されており、この制御プログラムにしたがってＣＰＵ１００が処理を実行する。
【００１４】
まず、ステップ２ａにおいてＣＰＵ１００は、コマンドバッファ１０１に記憶されるコマンドにしたがい、必要に応じてＳＲＡＭ１１０に記憶される情報用いて、ナースコール親機としての機能を実現するための処理を実行する。やがて、予め設定した時間が経過すると、ステップ２ｂに移行する。
【００１５】
ステップ２ｂにおいてＣＰＵ１００は、フラッシュメモリ１３０に記憶されるシステム情報と、ＳＲＡＭ１１０に記憶されるシステム情報とをそれぞれ読み出して比較し、ステップ２ｃに移行する。
【００１６】
ステップ２ｃにおいてＣＰＵ１００は、フラッシュメモリ１３０に記憶されるシステム情報と、ＳＲＡＭ１１０に記憶されるシステム情報とが一致する場合には、ステップ２ｄに移行し、一方、一致しない場合には、ステップ２ｅに移行する。
【００１７】
ステップ２ｄにおいてＣＰＵ１００は、ＳＲＡＭ１１０に記憶される情報を、フラッシュメモリ１３０に記録する。すなわち、ＳＲＡＭ１１０に記憶される情報を、フラッシュメモリ１３０にコピーし、ステップ２ａに移行する。  
一方、ステップ２ｅにおいてＣＰＵ１００は、コマンドバッファ１０１に蓄積される命令数を検出し、ステップ２ｆに移行する。
【００１８】
ステップ２ｆにおいてＣＰＵ１００は、コマンドバッファ１０１に蓄積される命令数が予め設定した閾値以上か否かを判定する。ここで、コマンドバッファ１０１に蓄積される命令数が上記閾値以上の場合には、蓄積される命令数が減少するのを待機するためにステップ２ｅに移行し、一方、コマンドバッファ１０１に蓄積される命令数が上記閾値未満の場合には、ステップ２ｇに移行する。
【００１９】
ステップ２ｇにおいてＣＰＵ１００は、フラッシュメモリ１３０に記憶される情報を、ＳＲＡＭ１１０に記録する。すなわち、フラッシュメモリ１３０に記憶される情報を、ＳＲＡＭ１１０にコピーし、ステップ２ａに移行する。
【００２０】
以上のように、上記構成の制御回路では、定期的にＣＰＵ１００が、ＳＲＡＭ１１０に記憶される情報をフラッシュメモリ１３０に記録するとともに、フラッシュメモリ１３０に記憶されるシステム情報と、ＳＲＡＭ１１０に記憶されるシステム情報とをそれぞれ読み出して比較し、両者が異なる場合には、フラッシュメモリ１３０に記憶される情報をＳＲＡＭ１１０にコピーするようにしている。
【００２１】
したがって、上記構成の制御回路によれば、ノイズなどの影響により、ＳＲＡＭ１１０に記憶される情報が壊れても、フラッシュメモリ１３０に待避させておいたＳＲＡＭ１１０が記憶する情報を、ＳＲＡＭ１１０にコピーできるので、ＣＰＵ１００が正常な処理を行うことができる。
【００２２】
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【００２３】
その一例として例えば、上記実施の形態では、ＳＲＡＭ１１０に記憶される情報をフラッシュメモリ１３０に記録する処理（ステップ２ｄ）と、フラッシュメモリ１３０に記憶されるシステム情報と、ＳＲＡＭ１１０に記憶されるシステム情報とを比較する処理（ステップ２ｂ、２ｃ）とが同じ周期で実行されるものとして説明したが、これらの処理の周期は異なるものであってもよい。
【００２４】
また上記実施の形態では、ナースコール親機の制御回路を例に挙げて説明したが、その他の装置の制御回路にも適用できることはいうまでもない。  
その他、この発明の要旨を逸脱しない範囲で種々の変形を施しても同様に実施可能であることはいうまでもない。
【図面の簡単な説明】
【００２５】
【図１】この発明に係わる制御回路の一実施形態の構成を示す回路ブロック図。
【図２】図１に示した制御回路の動作を説明するためのフローチャート。
【符号の説明】
【００２６】
１００…ＣＰＵ、１０１…コマンドバッファ（ＣＢ）、１１０…ＳＲＡＭ、１２０…ＥＰＲＯＭ、１３０…フラッシュメモリ。
【図１】
2006268506.tif 000003
【図２】
2006268506.tif 000004