(57)【要約】【課題】多重仕事関数金属窒化物ゲート電極を有するＭＯＳトランジスタが提供される。【解決手段】ＭＯＳトランジスタは半導体基板及び前記半導体基板上に配置された中心ゲート電極を具備する。前記中心ゲート電極は金属窒化物からなる。前記中心ゲート電極の両側壁上にそれぞれソース側ゲート電極及びドレイン側ゲート電極が提供される。前記ソース／ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物からなる。前記ＭＯＳトランジスタを採用するＣＭＯＳ集積回路素子及びその製造方法も提供される。【選択図】図４
2006310847.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に配置されて金属窒化物からなる中心ゲート電極と、
前記中心ゲート電極の両側壁とそれぞれ接し、窒素より小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含有するドープ金属窒化物からなる、前記中心ゲート電極と異なる仕事関数を有するソース側ゲート電極及びドレイン側ゲート電極と、
前記半導体基板内に形成され、前記ソース側ゲート電極に隣接して前記ドレイン側ゲート電極の反対側に位置するソース領域と、
前記半導体基板内に形成され、前記ドレイン側ゲート電極に隣接して前記ソース側ゲート電極の反対側に位置するドレイン領域と、
を含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記半導体基板は、ＳＯＩ基板、またはバルクシリコン基板であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記金属窒化物は、遷移金属窒化物であることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記遷移金属窒化物は、タンタル窒化物またはチタン窒化物であることを特徴とする請求項３記載のＭＯＳトランジスタ。
【請求項５】
前記第１不純物は、炭素イオンであることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項６】
前記第２不純物は、フッ素イオンであることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項７】
前記中心ゲート電極、前記ソース側ゲート電極、及び前記ドレイン側ゲート電極で構成された金属窒化物ゲート電極の側壁を覆うゲートスペーサをさらに含むことを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項８】
前記ゲートスペーサと前記金属窒化物ゲート電極との間のオフセット絶縁膜をさらに含むことを特徴とする請求項７記載のＭＯＳトランジスタ。
【請求項９】
前記オフセット絶縁膜は、前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することを特徴とする請求項８記載のＭＯＳトランジスタ。
【請求項１０】
前記中心ゲート電極、前記ソース側ゲート電極、及び前記ドレイン側ゲート電極で構成された金属窒化物ゲート電極上に積層された上部ゲート電極をさらに含むことを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項１１】
前記金属窒化物ゲート電極は、５Å〜２０Åの厚さを有することを特徴とする請求項１０記載のＭＯＳトランジスタ。
【請求項１２】
前記上部ゲート電極は、１０００Å〜２０００Åの厚さを有する半導体ゲートパターンであることを特徴とする請求項１０記載のＭＯＳトランジスタ。
【請求項１３】
前記金属窒化物ゲート電極及び前記上部ゲート電極で構成されたゲート電極の側壁を覆うゲートスペーサをさらに含むことを特徴とする請求項１０記載のＭＯＳトランジスタ。
【請求項１４】
前記ゲート電極と前記ゲートスペーサとの間のオフセット絶縁膜をさらに含むことを特徴とする請求項１３記載のＭＯＳトランジスタ。
【請求項１５】
前記オフセット絶縁膜は、前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することを特徴とする請求項１４記載のＭＯＳトランジスタ。
【請求項１６】
前記半導体基板は、相対的に突き出されたフィン体を含み、前記中心ゲート電極、前記ソース側ゲート電極、及び前記ドレイン側ゲート電極は前記フィン体の両側壁及び上部面を覆って、前記ソース領域及び前記ドレイン領域はそれぞれ前記ソース側ゲート電極に隣接した前記フィン体及び前記ドレイン側ゲート電極に隣接した前記フィン体内に提供されることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項１７】
第１領域及び第２領域を有する半導体基板と、
前記第１領域内の前記半導体基板内に形成されて、それらの間の第１チャネル領域を画定する第１ソース領域及び第１ドレイン領域と、
前記第１チャネル領域の上部に配置され、前記第１ソース領域に隣接した第１ソース側ゲート電極、前記第１ドレイン領域に隣接した第１ドレイン側ゲート電極、及び、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極で構成され、前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は窒素より小さい電気陰性度を有する第１不純物を含有して前記第１中心ゲート電極よりも高い仕事関数を有する第１金属窒化物ゲート電極と、
前記第２領域内の前記半導体基板内に形成されて、それらの間の第２チャネル領域を画定する第２ソース領域及び第２ドレイン領域と、
前記第２チャネル領域の上部に配置され、前記第２ソース領域に隣接した第２ソース側ゲート電極、前記第２ドレイン領域に隣接した第２ドレイン側ゲート電極、及び、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極で構成され、前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は窒素より大きい電気陰性度を有する第２不純物を含有して前記第２中心ゲート電極より低い仕事関数を有する第２金属窒化物ゲート電極と、
を含むことを特徴とするＣＭＯＳ集積回路素子。
【請求項１８】
前記半導体基板は、ＳＯＩ基板またはバルクシリコン基板であることを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項１９】
前記第１領域はＮＭＯＳトランジスタ領域であり、前記第２領域はＰＭＯＳトランジスタ領域であることを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２０】
前記金属窒化物は、遷移金属窒化物であることを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２１】
前記遷移金属窒化物は、タンタル窒化物またはチタン窒化物であることを特徴とする請求項２０記載のＣＭＯＳ集積回路素子。
【請求項２２】
前記第１不純物は、炭素イオンであることを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２３】
前記第２不純物は、フッ素イオンであることを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２４】
前記第１金属窒化物ゲート電極の側壁を覆う第１ゲートスペーサと、
前記第２金属窒化物ゲート電極の側壁を覆う第２ゲートスペーサと、
をさらに含むことを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２５】
前記第１ゲートスペーサと前記第１金属窒化物ゲート電極との間と前記第２ゲートスペーサと前記第２金属窒化物ゲート電極との間とに介在されたオフセット絶縁膜をさらに含むことを特徴とする請求項２４記載のＣＭＯＳ集積回路素子。
【請求項２６】
前記オフセット絶縁膜は、前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することを特徴とする請求項２５記載のＣＭＯＳ集積回路素子。
【請求項２７】
前記第１金属窒化物ゲート電極上の第１上部ゲート電極と、
前記第２金属窒化物ゲート電極上の第２上部ゲート電極と、
をさらに含むことを特徴とする請求項１７記載のＣＭＯＳ集積回路素子。
【請求項２８】
前記第１及び第２金属窒化物ゲート電極は、５Å〜２０Åの厚さを有することを特徴とする請求項２７記載のＣＭＯＳ集積回路素子。
【請求項２９】
前記第１及び第２上部ゲート電極は、１０００Å〜２０００Åの厚さを有する半導体ゲートパターンであることを特徴とする請求項２７記載のＣＭＯＳ集積回路素子。
【請求項３０】
前記第１金属窒化物ゲート電極及び前記第１上部ゲート電極で構成された第１ゲート電極の側壁を覆う第１ゲートスペーサと、
前記第２金属窒化物ゲート電極及び前記第２上部ゲート電極で構成された第２ゲート電極の側壁を覆う第２ゲートスペーサと、
をさらに含むことを特徴とする請求項２７記載のＣＭＯＳ集積回路素子。
【請求項３１】
前記ゲート電極と前記ゲートスペーサとの間のオフセット絶縁膜をさらに含むことを特徴とする請求項３０記載のＣＭＯＳ集積回路素子。
【請求項３２】
前記オフセット絶縁膜は、前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することを特徴とする請求項３１記載のＣＭＯＳ集積回路素子。
【請求項３３】
第１領域及び第２領域を有する半導体基板と、
前記第１領域内の前記半導体基板内に提供されて相対的に突き出された第１フィン体と、
前記第１フィン体内に形成されて、それらの間の第１チャネル領域を画定する第１ソース領域及び第１ドレイン領域と、
前記第１チャネル領域の両側壁及び上部面を覆うように配置され、前記第１ソース領域に隣接した第１ソース側ゲート電極、前記第１ドレイン領域に隣接した第１ドレイン側ゲート電極、及び、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極で構成され、前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は窒素より小さい電気陰性度を有する第１不純物を含有して前記第１中心ゲート電極よりも高い仕事関数を有する第１金属窒化物ゲート電極と、
前記第２領域内の前記半導体基板内に提供されて相対的に突き出された第２フィン体と、
前記第２フィン体内に形成されて、それらの間の第２チャネル領域を画定する第２ソース領域及び第２ドレイン領域と、
前記第２チャネル領域の両側壁及び上部面を覆うように配置され、前記第２ソース領域に隣接した第２ソース側ゲート電極、前記第２ドレイン領域に隣接した第２ドレイン側ゲート電極、及び、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極で構成され、前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は窒素より大きい電気陰性度を有する第２不純物を含有して前記第２中心ゲート電極より低い仕事関数を有する第２金属窒化物ゲート電極と、
を含むことを特徴とするＣＭＯＳ集積回路素子。
【請求項３４】
前記半導体基板は、支持基板、前記支持基板上の埋め込み絶縁層、及び前記埋め込み絶縁層上の半導体層で構成されたＳＯＩ基板であり、前記第１及び第２フィン体は前記半導体層の所定領域からなる半導体パターンであることを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項３５】
前記第１金属窒化物ゲート電極と前記第１チャネル領域との間に介在され、前記第１チャネル領域の両側壁上の第１側壁ゲート絶縁膜、及び、前記第１チャネル領域の上部面上の第１上部ゲート絶縁膜を具備する第１ゲート絶縁膜と、
前記第２金属窒化物ゲート電極と前記第２チャネル領域との間に介在され、前記第２チャネル領域の両側壁上の第２側壁ゲート絶縁膜、及び、前記第２チャネル領域の上部面上の第２上部ゲート絶縁膜を具備する第２ゲート絶縁膜と、
をさらに含むことを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項３６】
前記第１上部ゲート絶縁膜は前記第１側壁ゲート絶縁膜より厚く、前記第２上部ゲート絶縁膜は前記第２側壁ゲート絶縁膜より厚いことを特徴とする請求項３５記載のＣＭＯＳ集積回路素子。
【請求項３７】
前記金属窒化物は、遷移金属窒化物であることを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項３８】
前記遷移金属窒化物は、タンタル窒化物またはチタン窒化物であることを特徴とする請求項３７記載のＣＭＯＳ集積回路素子。
【請求項３９】
前記第１不純物は、炭素イオンであることを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項４０】
前記第２不純物は、フッ素イオンであることを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項４１】
前記第１金属窒化物ゲート電極上の第１上部ゲート電極と、
前記第２金属窒化物ゲート電極上の第２上部ゲート電極と、
をさらに含むことを特徴とする請求項３３記載のＣＭＯＳ集積回路素子。
【請求項４２】
前記第１及び第２金属窒化物ゲート電極は、５Å〜２０Åの厚さを有することを特徴とする請求項４１記載のＣＭＯＳ集積回路素子。
【請求項４３】
前記第１及び第２上部ゲート電極は、１０００Å〜２０００Åの厚さを有する半導体ゲートパターンであることを特徴とする請求項４１記載のＣＭＯＳ集積回路素子。
【請求項４４】
半導体基板を準備する段階と、
前記半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲートパターンを形成し、前記ゲートパターンは前記ゲート絶縁膜と接触する少なくとも金属窒化膜パターンを具備する段階と、
前記ゲートパターンの両端内に窒素より小さい電気陰性度を有する第１不純物、または窒素より大きい電気陰性度を有する第２不純物を注入して前記金属窒化膜パターンの両端内にそれぞれソース側ゲート電極及びドレイン側ゲート電極を形成すると同時に、前記ソース側ゲート電極と前記ドレイン側ゲート電極との間の中心ゲート電極を限定して、前記ソース側ゲート電極及び前記ドレイン側ゲート電極は前記中心ゲート電極と異なる仕事関数を有する段階と、
前記中心ゲート電極、前記ソース側ゲート電極、及び、前記ドレイン側ゲート電極で構成された金属窒化物ゲート電極下部のチャネル領域の両側にそれぞれ前記ソース側ゲート電極に隣接したソース領域及び前記ドレイン側ゲート電極に隣接したドレイン領域を形成する段階と、
を含むことを特徴とするＭＯＳトランジスタ製造方法。
【請求項４５】
前記半導体基板は、支持基板、前記支持基板上の埋め込み絶縁層及び前記埋め込み絶縁層上の半導体層を有するＳＯＩ基板であることを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項４６】
前記ゲートパターンを形成する段階は、
前記ゲート絶縁膜上に金属窒化膜を形成する段階と、
前記金属窒化膜をパターニングする段階と、
を含むことを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項４７】
前記金属窒化膜は、遷移金属窒化膜で形成することを特徴とする請求項４６記載のＭＯＳトランジスタ製造方法。
【請求項４８】
前記遷移金属窒化膜は、タンタル窒化膜またはチタン窒化膜で形成することを特徴とする請求項４７記載のＭＯＳトランジスタ製造方法。
【請求項４９】
前記ゲートパターンを形成する段階は、
前記ゲート絶縁膜上に金属窒化膜及び上部ゲート導電膜を順に形成する段階と、
前記上部ゲート導電膜及び前記金属窒化膜をパターニングして順に積層された金属窒化膜パターン及び上部ゲート電極を形成する段階と、
を含むことを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５０】
前記金属窒化膜は５Å〜２０Åの厚さを有する遷移金属窒化膜で形成し、前記上部ゲート導電膜は１０００Å〜２０００Åの厚さを有する半導体膜で形成することを特徴とする請求項４９記載のＭＯＳトランジスタ製造方法。
【請求項５１】
前記遷移金属窒化膜はタンタル窒化膜またはチタン窒化膜で形成し、前記半導体膜はシリコン膜で形成することを特徴とする請求項５０記載のＭＯＳトランジスタ製造方法。
【請求項５２】
前記第１不純物は、炭素イオンであることを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５３】
前記第２不純物は、フッ素イオンであることを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５４】
前記第１または第２不純物は、傾斜イオン注入技術を用いて注入されることを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５５】
前記第１または第２不純物を注入する前に、前記ゲートパターンを有する基板上にオフセット絶縁膜を形成することを、さらに含むことを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５６】
前記オフセット絶縁膜は、１００Å〜２００Åの厚さで形成することを特徴とする請求項５５記載のＭＯＳトランジスタ製造方法。
【請求項５７】
前記ソース領域及び前記ドレイン領域を形成する段階は、
前記ゲートパターン及び前記ゲートパターンの側壁上の前記オフセット絶縁膜をイオン注入マスクとして用いて前記半導体基板内に第１または第２導電型のドーパンドを注入して低濃度ソース／ドレイン領域を形成する段階と、
前記オフセット絶縁膜の側壁上にゲートスペーサを形成する段階と、
前記ゲートパターン及び前記ゲートスペーサと共に、前記ゲートパターンと前記ゲートスペーサとの間の前記オフセット絶縁膜をイオン注入マスクとして用いて前記半導体基板内に前記低濃度ソース／ドレイン領域と同一の導電型のドーパンドを注入して高濃度ソース／ドレイン領域を形成する段階と、
を含むことを特徴とする請求項５５記載のＭＯＳトランジスタ製造方法。
【請求項５８】
前記半導体基板を準備する段階は、前記半導体基板の所定領域をエッチングして相対的に突き出されたフィン体を形成することを含み、前記ゲートパターンは前記フィン体の上部を横切りながら前記フィン体の両側壁及び上部面を覆うように形成され、前記ソース領域及び前記ドレイン領域は前記フィン体内に形成されることを特徴とする請求項４４記載のＭＯＳトランジスタ製造方法。
【請求項５９】
第１領域及び第２領域を有する半導体基板を準備する段階と、
前記半導体基板の所定領域に素子分離膜を形成して前記第１及び第２領域内にそれぞれ第１及び第２活性領域を画定する段階と、
前記第１及び第２活性領域上にゲート絶縁膜を形成する段階と、
前記第１及び第２活性領域の上部をそれぞれ横切る第１及び第２ゲートパターンを形成し、前記第１及び第２ゲートパターンはそれぞれ前記ゲート絶縁膜と接触する少なくとも第１及び第２金属窒化膜パターンを具備する段階と、
前記第１ゲートパターンの両端内に窒素より小さい電気陰性度を有する第１不純物を選択的に注入して前記第１金属窒化膜パターンの両端内にそれぞれ第１ソース側ゲート電極及び第１ドレイン側ゲート電極を形成すると共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を限定し、前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は前記第１活性領域の上部を横切る段階と、
前記第２ゲートパターンの両端内に窒素より大きい電気陰性度を有する第２不純物を選択的に注入して前記第２金属窒化膜パターンの両端内にそれぞれ第２ソース側ゲート電極及び第２ドレイン側ゲート電極を形成すると共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を限定し、前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は前記第２活性領域の上部を横切る段階と、
を含むことを特徴とするＣＭＯＳ集積回路素子の製造方法。
【請求項６０】
前記半導体基板は、支持基板、前記支持基板上の埋め込み絶縁層、及び前記埋め込み絶縁層上の半導体層を有するＳＯＩ基板であることを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６１】
前記第１及び第２ゲートパターンを形成する段階は、
前記ゲート絶縁膜を有する基板上に金属窒化膜を形成する段階と、
前記金属窒化膜をパターニングして前記第１活性領域の上部を横切る第１金属窒化膜パターン及び前記第２活性領域の上部を横切る第２金属窒化膜パターンを形成する段階と、
を含むことを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６２】
前記金属窒化膜は、遷移金属窒化膜で形成することを特徴とする請求項６１記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６３】
前記遷移金属窒化膜は、タンタル窒化膜またはチタン窒化膜で形成することを特徴とする請求項６２記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６４】
前記第１及び第２ゲートパターンを形成する段階は、
前記ゲート絶縁膜を有する基板上に金属窒化膜及び上部ゲート導電膜を順に形成する段階と、
前記上部ゲート導電膜及び前記金属窒化膜をパターニングして前記第１活性領域の上部を横切る第１金属窒化膜パターン及び第１上部ゲート電極と共に、前記第２活性領域の上部を横切る第２金属窒化膜パターン及び第２上部ゲート電極を形成する段階と、
を含むことを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６５】
前記金属窒化膜は、５Å〜２０Åの厚さを有する遷移金属窒化膜で形成する段階と、
前記上部ゲート導電膜は１０００Å〜２０００Åの厚さを有する半導体膜で形成する段階と、
を特徴とする請求項６４記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６６】
前記遷移金属窒化膜は、タンタル窒化膜またはチタン窒化膜で形成し、前記半導体膜はシリコン膜で形成することを特徴とする請求項６５記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６７】
前記第１不純物は、炭素イオンであることを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６８】
前記第２不純物は、フッ素イオンであることを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項６９】
前記第１及び第２不純物は、傾斜イオン注入技術を用いて注入されることを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７０】
前記第１及び第２不純物を注入する前に、前記ゲートパターンを有する基板上にオフセット絶縁膜を形成することをさらに含むことを特徴とする請求項５９記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７１】
前記オフセット絶縁膜は１００Å〜２００Åの厚さで形成することを特徴とする請求項７０記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７２】
前記第１ゲートパターン及び前記第１ゲートパターンの側壁上の前記オフセット絶縁膜をイオン注入マスクとして用いて前記第１活性領域内に第１ドーパンドを注入して第１低濃度ソース／ドレイン領域を形成する段階と、
前記第２ゲートパターン及び前記第２ゲートパターンの側壁上の前記オフセット絶縁膜をイオン注入マスクとして用いて前記第２活性領域内に第２ドーパンドを注入して第２低濃度ソース／ドレイン領域を形成する段階と、
前記第１ゲートパターンと接する前記オフセット絶縁膜の側壁及び前記第２ゲートパターンと接する前記オフセット絶縁膜の側壁上にそれぞれ第１及び第２ゲートスペーサを形成する段階と、
前記第１ゲートパターン及び前記第１ゲートスペーサと共に、前記第１ゲートパターンと前記第１ゲートスペーサとの間の前記オフセット絶縁膜をイオン注入マスクとして用いて前記第１活性領域内に前記第１ドーパンドと同一の導電型を有する第３ドーパンドを注入して第１高濃度ソース／ドレイン領域を形成する段階と、
前記第２ゲートパターン及び前記第２ゲートスペーサと共に、前記第２ゲートパターンと前記第２ゲートスペーサとの間の前記オフセット絶縁膜をイオン注入マスクとして用いて前記第２活性領域内に前記第２ドーパンドと同一の導電型を有する第４ドーパンドを注入して第２高濃度ソース／ドレイン領域を形成する段階と、
をさらに含むことを特徴とする請求項７０記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７３】
第１領域及び第２領域を有する半導体基板を準備する段階と、
前記半導体基板の所定領域をエッチングして前記第１及び第２領域内にそれぞれ相対的に突き出された第１及び第２フィン体を形成する段階と、
前記第１及び第２フィン体の表面上にゲート絶縁膜を形成する段階と、
前記第１及び第２フィン体の上部をそれぞれ横切る第１及び第２ゲートパターンを形成し、前記第１及び第２ゲートパターンはそれぞれ前記ゲート絶縁膜と接触する少なくとも第１及び第２金属窒化膜パターンを具備する段階と、
前記第１ゲートパターンの両端内に窒素より小さい電気陰性度を有する第１不純物を選択的に注入して前記第１金属窒化膜パターンの両端内にそれぞれ第１ソース側ゲート電極及び第１ドレイン側ゲート電極を形成すると共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を限定し、前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は前記第１フィン体を横切る段階と、
前記第２ゲートパターンの両端内に窒素より大きい電気陰性度を有する第２不純物を選択的に注入して前記第２金属窒化膜パターンの両端内にそれぞれ第２ソース側ゲート電極及び第２ドレイン側ゲート電極を形成すると共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を限定し、前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は前記第２フィン体を横切る段階と、
を含むことを特徴とするＣＭＯＳ集積回路素子の製造方法。
【請求項７４】
前記第１及び第２ゲートパターンを形成する段階は、
前記ゲート絶縁膜を有する基板上に金属窒化膜を形成する段階と、
前記金属窒化膜をパターニングして前記第１フィン体の上部を横切る第１金属窒化膜パターン及び前記第２フィン体の上部を横切る第２金属窒化膜パターンを形成する段階と、
を含むことを特徴とする請求項７３記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７５】
前記金属窒化膜は、遷移金属窒化膜で形成することを特徴とする請求項７４記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７６】
前記遷移金属窒化膜は、タンタル窒化膜またはチタン窒化膜で形成することを特徴とする請求項７５記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７７】
前記第１及び第２ゲートパターンを形成する段階は、
前記ゲート絶縁膜を有する基板上に金属窒化膜及び上部ゲート導電膜を順に形成する段階と、
前記上部ゲート導電膜及び前記金属窒化膜をパターニングして前記第１フィン体の上部を横切る第１金属窒化膜パターン及び第１上部ゲート電極と共に、前記第２フィン体の上部を横切る第２金属窒化膜パターン及び第２上部ゲート電極を形成する段階と、
を含むことを特徴とする請求項７３記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７８】
前記金属窒化膜は、５Å〜２０Åの厚さを有する遷移金属窒化膜で形成して、前記上部ゲート導電膜は１０００Å〜２０００Åの厚さを有する半導体膜で形成することを特徴とする請求項７７記載のＣＭＯＳ集積回路素子の製造方法。
【請求項７９】
前記遷移金属窒化膜はタンタル窒化膜またはチタン窒化膜で形成し、前記半導体膜はシリコン膜で形成することを特徴とする請求項７８記載のＣＭＯＳ集積回路素子の製造方法。
【請求項８０】
前記第１不純物は、炭素イオンであることを特徴とする請求項７３記載のＣＭＯＳ集積回路素子の製造方法。
【請求項８１】
前記第２不純物は、フッ素イオンであることを特徴とする請求項７３記載のＣＭＯＳ集積回路素子の製造方法。
【請求項８２】
前記第１及び第２不純物は、傾斜イオン注入技術を用いて注入されることを特徴とする請求項７３記載のＣＭＯＳ集積回路素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ及びその製造方法に関し、特に、多重仕事関数金属窒化物ゲート電極を有するＭＯＳトランジスタ、これを採用するＣＭＯＳ集積回路素子、及びその製造方法に関するものである。
【背景技術】
【０００２】
ほとんどの半導体装置はＭＯＳトランジスタのような能動素子を個別素子として採用する。前記半導体装置が高集積化されることによって前記ＭＯＳトランジスタはますますスケールダウンされる。特に、高性能半導体装置を具現するためには前記ＭＯＳトランジスタのチャネルの長さを減少しなければならない。しかし、前記チャネル長さを減少させると、前記ＭＯＳトランジスタは短チャネル効果により悪影響を受けられる。
【０００３】
前記短チャネル効果を抑制するためにハロイオン注入技術が広く使われている。前記ハロイオン注入技術によれば、ＭＯＳトランジスタのゲート電極の両端下部に傾斜イオン注入工程を用いてチャネル領域と同じ導電型の不純物イオンを注入する。その結果、前記チャネル領域の両端における不純物濃度が増加して短チャネルＭＯＳトランジスタのスレッショルド電圧が急に減少することを防止する。しかし、前記ハロイオン注入技術が短チャネルＭＯＳトランジスタの製造に適用される場合、前記短チャネルＭＯＳトランジスタの電流駆動能力は低下することもある。これは前記ハロイオン注入技術が前記チャネル領域の両端の不純物濃度を増加させるからである。したがって、前記ハロイオン注入技術の問題点を解決するために互いに異なる仕事関数を有する、少なくとも２個の導電膜で構成されたゲート電極が高性能短チャネルＭＯＳトランジスタに適用されている。
【０００４】
前記多重仕事関数ゲート電極を採用するＭＯＳトランジスタ及びその製造方法は、特許文献１に「多重仕事関数ゲート電極及び複数個の部分からなるゲート絶縁膜を有する半導体装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒｄｅｖｉｃｅｈａｖｉｎｇｍｕｌｔｉ−ｗｏｒｋｆｕｎｃｔｉｏｎｇａｔｅｅｌｅｃｔｒｏｄｅａｎｄｍｕｌｔｉ−ｓｅｇｍｅｎｔｇａｔｅｄｉｅｌｅｃｔｒｉｃ）」という名称でスィヤングら（Ｘｉａｎｇｅｔａｌ。）によって開示されている。スィヤングらによれば、半導体層内にソース領域及びドレイン領域が提供されて、前記ソース領域と前記ドレイン領域との間のチャネル領域上部にゲート電極が配置される。前記ゲート電極は前記ソース／ドレイン領域にそれぞれ隣接した一対の側部ゲート電極と共に、前記側部ゲート電極間の中心ゲート電極を含む。前記側部ゲート電極は前記中心ゲート電極と異なる仕事関数を有する物質膜で形成される。すなわち、前記中心ゲート電極はシリコン膜、シリコンゲルマニウム膜、金属膜、及び金属化合物膜のいずれか一つで形成され、前記側部ゲート電極もシリコン膜、シリコンゲルマニウム膜、金属膜、及び金属化合物膜のいずれか一つで形成される。
【０００５】
前記特許文献１によると、前記側部ゲート電極と前記側部ゲート電極の外側壁上に配置されたゲートスペーサを形成するために互いに異なる２回の異方性エッチング工程が要求される。この場合、前記チャネル領域内に激しいエッチング損傷が加えられて前記ソース／ドレイン領域の接合漏洩電流特性を低下させることになる。また、前記特許文献１によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成される高性能ＣＭＯＳ集積回路の形成には難しさがあり得る。これは、前記ＮＭＯＳトランジスタの側部ゲート電極及び前記ＰＭＯＳトランジスタの側部ゲート電極を互いに異なる物質膜で形成するためには、複雑な工程が要求されるからである。
【０００６】
さらに、前記多重仕事関数ゲート電極を有するＭＯＳトランジスタの製造方法は、特許文献２に「ゲート物質により短チャネル効果が補償されたＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ  ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ  ｃｏｍｐｅｎｓａｔｅｄ  ｂｙ  ｔｈｅ  ｇａｔｅ  ｍａｔｅｒｉａｌ）」という名称で、アリら（Ａｌｉｅｕ  ｅｔ  ａｌ．）によって開示されている。アリらによれば、半導体基板上に初期ゲート電極を形成する。前記初期ゲート電極はシリコン膜または少量のゲルマニウムを含有するシリコン膜で形成される。前記初期ゲート電極の少なくとも側壁上に外部ゲルマニウム膜を形成し、前記外部ゲルマニウム膜を有する基板を熱処理して前記外部ゲルマニウム膜内のゲルマニウム原子を前記初期ゲート電極の端内に拡散させる。その結果、シリコン膜からなる中心ゲート電極及びシリコンゲルマニウム膜からなる側部ゲート電極が形成される。前記シリコンゲルマニウムゲート電極（側部ゲート電極）は前記シリコンゲート電極（中心ゲート電極）よりも低い仕事関数を有する。よって、アリらによるゲート電極はＰＭＯＳトランジスタの短チャネル効果を抑制させるのに相応しい。しかし、アリらによるゲート電極をＮＭＯＳトランジスタのゲート電極及びＰＭＯＳトランジスタのゲート電極の両方に適用させることは難しい。
【特許文献１】米国特許第６、５８６、８０８Ｂ１号明細書
【特許文献２】米国特許第６、５２８、３９９Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、単一金属窒化膜からなっている多重仕事関数ゲート電極を有するＭＯＳトランジスタを提供することにある。
【０００８】
本発明が解決しようとする他の技術的課題は、単一金属窒化膜からなっている多重仕事関数ゲート電極を有するＣＭＯＳ集積回路素子を提供することにある。
【０００９】
本発明が解決しようとする更なる他の技術的課題は、異方性エッチング工程及び拡散工程の適用なしに、イオン注入技術を用いて側部ゲート電極の仕事関数を変化させることができるＭＯＳトランジスタの製造方法を提供することにある。
【００１０】
本発明が解決しようとする更なる他の技術的課題は、異方性エッチング工程及び拡散工程の適用なしに、イオン注入技術を用いて側部ゲート電極の仕事関数を変化させることができるＣＭＯＳ集積回路素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一様態によると、多重仕事関数ゲート電極を有するＭＯＳトランジスタが提供される。前記ＭＯＳトランジスタは半導体基板及び前記半導体基板上に配置された中心ゲート電極を含む。前記中心ゲート電極は金属窒化物からなる。前記中心ゲート電極の両側壁とそれぞれ接するようにソース側ゲート電極及びドレイン側ゲート電極が提供される。前記ソース側ゲート電極及び前記ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物からなる。よって、前記ソース側ゲート電極及び前記ドレイン側ゲート電極は前記中心ゲート電極と異なる仕事関数を有する。前記ソース側ゲート電極に隣接した前記半導体基板内にソース領域が提供され、前記ドレイン側ゲート電極に隣接した前記半導体基板内にドレイン領域が提供される。
【００１２】
本発明のいくつかの実施形態において、前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板またはバルクシリコン基板とすることができる。
【００１３】
他の実施形態において、前記金属窒化物は遷移金属窒化物とすることができる。前記遷移金属窒化物はタンタル窒化物またはチタン窒化物とすることができる。
【００１４】
また他の実施形態において、前記第１不純物は炭素イオンとすることができる。
【００１５】
また他の実施形態において、前記第２不純物はフッ素イオンとすることができる。
【００１６】
また他の実施形態において、前記中心ゲート電極、前記ソース側ゲート電極及び前記ドレイン側ゲート電極は金属窒化物ゲート電極を構成し、前記金属窒化物ゲート電極の側壁はゲートスペーサで覆われることができる。さらに、前記ゲートスペーサと前記金属窒化物ゲート電極との間にオフセット絶縁膜が提供されることができる。前記オフセット絶縁膜は前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することができる。
【００１７】
また他の実施形態において、前記中心ゲート電極、前記ソース側ゲート電極及び前記ドレイン側ゲート電極は金属窒化物ゲート電極を構成し、前記金属窒化膜ゲート電極上に上部ゲート電極が積層されることができる。前記金属窒化物ゲート電極は５Å〜２０Åの厚さを有することができ、前記上部ゲート電極は１０００Å〜２０００Åの厚さを有する半導体ゲートパターンとすることができる。前記金属窒化物ゲート電極及び前記上部ゲート電極はゲート電極を構成し、前記ゲート電極の側壁はゲートスペーサで覆われることができる。さらに、前記ゲート電極と前記ゲートスペーサとの間にオフセット絶縁膜が提供されることができる。前記オフセット絶縁膜は前記半導体基板の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することができる。
【００１８】
また他の実施形態において、前記半導体基板は相対的に突き出されたフィン体を含むことができ、前記中心ゲート電極、前記ソース側ゲート電極及び前記ドレイン側ゲート電極は前記フィン体の両側壁及び上部面を覆うことができる。この場合、前記ソース領域及び前記ドレイン領域は、それぞれ前記ソース側ゲート電極に隣接した前記フィン体及び前記ドレイン側ゲート電極に隣接した前記フィン体内に提供されることができる。
【００１９】
本発明の他の様態によると、多重仕事関数ゲート電極を有するＣＭＯＳ集積回路素子が提供される。前記ＣＭＯＳ集積回路素子は第１領域及び第２領域を有する半導体基板を含む。前記第１領域内の前記半導体基板内に第１ソース領域及び第１ドレイン領域が提供される。前記第１ソース領域と前記第１ドレイン領域との間の第１チャネル領域の上部に第１金属窒化物ゲート電極が配置される。前記第１金属窒化物ゲート電極は前記第１ソース領域に隣接した第１ソース側ゲート電極及び前記第１ドレイン領域に隣接した第１ドレイン側ゲート電極と共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を具備する。前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は、窒素よりも小さい電気陰性度を有する第１不純物を含有して前記第１中心ゲート電極よりも高い仕事関数を有する。前記第２領域内の前記半導体基板内に第２ソース領域及び第２ドレイン領域が提供される。前記第２ソース領域と前記第２ドレイン領域との間の第２チャネル領域の上部に第２金属窒化物ゲート電極が配置される。前記第２金属窒化物ゲート電極は、前記第２ソース領域に隣接した第２ソース側ゲート電極及び前記第２ドレイン領域に隣接した第２ドレイン側ゲート電極と共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を具備する。前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は、窒素よりも大きい電気陰性度を有する第２不純物を含有して前記第２中心ゲート電極よりも低い仕事関数を有する。
【００２０】
本発明のいくつかの実施形態において、前記第１領域はＮＭＯＳトランジスタ領域とすることができ、前記第２領域はＰＭＯＳトランジスタ領域とすることができる。
【００２１】
他の実施形態において、前記金属窒化物は遷移金属窒化物とすることができ、前記遷移金属窒化物はタンタル窒化物またはチタン窒化物とすることができる。
【００２２】
また他の実施形態において、前記第１不純物は炭素イオンとすることができる。
【００２３】
また他の実施形態において、前記第２不純物はフッ素イオンとすることができる。
【００２４】
また他の実施形態において、前記第１金属窒化物ゲート電極上に第１上部ゲート電極が提供されることができ、前記第２金属窒化物ゲート電極上に第２上部ゲート電極が提供されることができる。この場合、前記第１及び第２金属窒化物ゲート電極は５Å〜２０Åの厚さを有することができ、前記第１及び第２上部ゲート電極は１０００Å〜２０００Åの厚さを有する半導体ゲートパターンとすることができる。
【００２５】
本発明の更なる他の様態によると、前記ＣＭＯＳ集積回路素子は第１領域及び第２領域を有する半導体基板を含む。前記第１領域内の前記半導体基板内に相対的に突き出された第１フィン体が提供される。前記第１フィン体内に第１ソース領域及び第１ドレイン領域が提供される。第１ソース領域と第１ドレイン領域との間の前記第１フィン体は第１チャネル領域に相当する。前記第１チャネル領域の両側壁及び上部面は第１金属窒化物ゲート電極で覆われる。前記第１金属窒化物ゲート電極は、前記第１ソース領域に隣接した第１ソース側ゲート電極及び前記第１ドレイン領域に隣接した第１ドレイン側ゲート電極と共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を具備する。前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は窒素よりも小さい電気陰性度を有する第１不純物を含有して前記第１中心ゲート電極よりも高い仕事関数を有する。前記第２領域内の前記半導体基板内に相対的に突き出された第２フィン体が提供される。前記第２フィン体内に第２ソース領域及び第２ドレインヤングヨックが提供され、前記第２ソース領域と前記第２ドレイン領域との間の前記第２フィン体は第２チャネル領域に相当する。前記第２チャネル領域の両側壁及び上部面は第２金属窒化物ゲート電極で覆われる。前記第２金属窒化物ゲート電極は前記第２ソース領域に隣接した第２ソース側ゲート電極及び前記第２ドレイン領域に隣接した第２ドレイン側ゲート電極と共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を具備する。前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は、窒素よりも大きい電気陰性度を有する第２不純物を含有して前記第２中心ゲート電極よりも低い仕事関数を有する。
【００２６】
本発明のいくつかの実施形態において、前記半導体基板は支持基板、前記支持基板上の埋め込み絶縁層及び前記埋め込み絶縁層上の半導体層で構成されたＳＯＩ基板とすることができる。この場合、前記第１及び第２フィン体は前記半導体層の所定領域からなる半導体パターンとすることができる。
【００２７】
本発明の更なる他の様態によると、多重仕事関数ゲート電極を有するＭＯＳトランジスタの製造方法が提供される。この方法は、半導体基板を準備することと前記半導体基板上にゲート絶縁膜を形成することとを含む。前記ゲート絶縁膜上にゲートパターンを形成する。前記ゲートパターンは前記ゲート絶縁膜と接触する、少なくとも金属窒化膜パターンを具備するように形成される。前記ゲートパターンの両端内に窒素よりも小さい電気陰性度を有する第１不純物、または窒素よりも大きい電気陰性度を有する第２不純物を注入して前記金属窒化膜パターンの両端内にそれぞれソース側ゲート電極及びドレイン側ゲート電極を形成することと共に、前記ソース側ゲート電極と前記ドレイン側ゲート電極との間の中心ゲート電極を限定する。前記ソース側ゲート電極及び前記ドレイン側ゲート電極は前記中心ゲート電極と異なる仕事関数を有する。前記ソース側ゲート電極に隣接した前記半導体基板及び前記ドレイン側ゲート電極に隣接した前記半導体基板内にそれぞれソース領域及びドレイン領域を形成する。
【００２８】
本発明のいくつかの実施形態において、前記半導体基板は支持基板、前記支持基板上の埋め込み絶縁層及び前記埋め込み絶縁層上の半導体層を有するＳＯＩ基板とすることができる。
【００２９】
他の実施形態において、前記ゲートパターンを形成する段階は前記ゲート絶縁膜上に金属窒化膜を形成する段階と、前記金属窒化膜をパターニングする段階と、を含むことができる。前記金属窒化膜は遷移金属窒化膜で形成することができ、前記遷移金属窒化膜はタンタル窒化膜またはチタン窒化膜で形成することができる。
【００３０】
また他の実施形態において、前記ゲートパターンを形成することは前記ゲート絶縁膜上に金属窒化膜及び上部ゲート導電膜を順に形成する段階と、前記上部ゲート導電膜及び前記金属窒化膜をパターニングして順に積層された金属窒化膜パターン及び上部ゲート電極を形成する段階と、を含むことができる。この場合、前記金属窒化膜は５Å〜２０Åの厚さを有する遷移金属窒化膜で形成することができ、前記上部ゲート導電膜は１０００Å〜２０００Åの厚さを有する半導体膜で形成することができる。前記遷移金属窒化膜は、タンタル窒化膜またはチタン窒化膜で形成することができ、前記半導体膜はシリコン膜で形成することができる。
【００３１】
また他の実施形態において、前記第１不純物は炭素イオンとすることができる。
【００３２】
また他の実施形態において、前記第２不純物はフッ素イオンとすることができる。
【００３３】
また他の実施形態において、前記第１または第２不純物は傾斜イオン注入技術を用いて注入することができる。
【００３４】
また他の実施形態において、前記第１または第２不純物を注入する前に、前記ゲートパターンを有する基板上にオフセット絶縁膜を形成することができる。前記オフセット絶縁膜は１００Å〜２００Åの厚さで形成することができる。前記オフセット絶縁膜を形成する場合、前記ソース領域及び前記ドレイン領域を形成する段階は前記ゲートパターン及び前記ゲートパターンの側壁上の前記オフセット絶縁膜をイオン注入マスクとして用いて前記半導体基板内に第１または第２導電型のドーパンドを注入して低濃度のソース／ドレイン領域を形成する段階と、前記オフセット絶縁膜の側壁上にゲートスペーサを形成する段階と、前記ゲートパターン及び前記ゲートスペーサと共に前記ゲートパターンと前記ゲートスペーサとの間の前記オフセット絶縁膜をイオン注入マスクとして用いて前記半導体基板内に前記低濃度のソース／ドレイン領域と同一の導電型のドーパンドを注入して高濃度のソース／ドレイン領域を形成する段階と、を含む。
【００３５】
また他の実施形態において、前記半導体基板を準備する段階は、前記半導体基板の所定領域をエッチングして相対的に突き出されたフィン体を形成する段階を含む。この場合、前記ゲートパターンは前記フィン体の上部を横切りながら前記フィン体の両側壁及び上部面を覆うように形成することができ、前記ソース領域及び前記ドレイン領域は前記フィン体内に形成することができる。
【００３６】
本発明の更なる他の様態によると、多重仕事関数ゲート電極を有するＣＭＯＳ集積回路素子の製造方法を提供する。この方法は、第１領域及び第２領域を有する半導体基板を具備することを含む。前記半導体基板の所定領域に素子分離膜を形成して前記第１及び第２領域内にそれぞれ第１及び第２活性領域を画定する。前記第１及び第２活性領域上にゲート絶縁膜を形成する。前記第１及び第２活性領域の上部をそれぞれ横切るように第１及び第２ゲートパターンを形成する。前記第１及び第２ゲートパターンは、それぞれ前記ゲート絶縁膜と接触する少なくとも第１及び第２金属窒化膜パターンを具備する。前記第１ゲートパターンの両端内に窒素よりも小さい電気陰性度を有する第１不純物を選択的に注入して前記第１金属窒化膜パターンの両端内にそれぞれ第１ソース側ゲート電極及び第１ドレイン側ゲート電極を形成することと共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を限定する。前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は前記第１活性領域の上部を横切る。前記第２ゲートパターンの両端内に窒素よりも大きい電気陰性度を有する第２不純物を選択的に注入して前記第２金属窒化膜パターンの両端内にそれぞれ第２ソース側ゲート電極及び第２ドレイン側ゲート電極を形成することと共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を限定する。前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は前記第２活性領域の上部を横切る。
【００３７】
本発明の更なる他の様態によると、前記ＣＭＯＳ集積回路素子の製造方法は、第１領域及び第２領域を有する半導体基板を準備する段階と、前記半導体基板の所定領域をエッチングして前記第１及び第２領域内にそれぞれ相対的に突き出された第１及び第２フィン体を形成する段階と、を含む。前記第１及び第２フィン体の表面上にゲート絶縁膜を形成する。前記第１及び第２フィン体の上部をそれぞれ横切る第１及び第２ゲートパターンを形成する。前記第１及び第２ゲートパターンは、それぞれ前記ゲート絶縁膜と接触する少なくとも第１及び第２金属窒化膜パターンを具備するように形成される。前記第１ゲートパターンの両端内に窒素よりも小さい電気陰性度を有する第１不純物を選択的に注入して前記第１金属窒化膜パターンの両端内にそれぞれ第１ソース側ゲート電極及び第１ドレイン側ゲート電極を形成すると共に、前記第１ソース側ゲート電極と前記第１ドレイン側ゲート電極との間の第１中心ゲート電極を限定する。前記第１ソース側ゲート電極及び前記第１ドレイン側ゲート電極は前記第１フィン体を横切る。前記第２ゲートパターンの両端内に窒素よりも大きい電気陰性度を有する第２不純物を選択的に注入して前記第２金属窒化膜パターンの両端内にそれぞれ第２ソース側ゲート電極及び第２ドレイン側ゲート電極を形成すると共に、前記第２ソース側ゲート電極と前記第２ドレイン側ゲート電極との間の第２中心ゲート電極を限定する。前記第２ソース側ゲート電極及び前記第２ドレイン側ゲート電極は前記第２フィン体を横切る。
【発明の効果】
【００３８】
上述のように本発明によれば、ソース／ドレイン領域に隣接した一対の側部ゲート電極が窒素よりも小さい電気陰性度を有する第１不純物、または窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化膜からなり、前記側部ゲート電極間の中心ゲート電極は前記ドープ金属窒化膜と異なる仕事関数を有するアンドープ金属窒化膜からなる。よって、前記ドープ金属窒化膜及びアンドープ金属窒化膜で構成されるゲート電極がＭＯＳトランジスタに採用される場合、電流駆動能力の低下なしに前記ＭＯＳトランジスタの短チャネル効果を抑制することができる。さらに、前記第１不純物及び前記第２不純物はイオン注入技術を用いてＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域にそれぞれ選択的に注入されることができる。よって、本発明によれば、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成される高性能ＣＭＯＳ集積回路素子を容易に製造することができる。
【発明を実施するための最良の形態】
【００３９】
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚さは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００４０】
図１は、多重仕事関数ゲート電極を有する典型的なＭＯＳトランジスタを示す断面図である。
【００４１】
図１を参照すると、半導体基板１内にソース領域３ｓ及びドレイン領域３ｄが提供される。前記ソース領域３ｓとドレイン領域３ｄとの間の前記半導体基板１はチャネル領域５に相当する。前記チャネル領域５上部にゲート電極９が配置され、前記ゲート電極９と前記チャネル領域５との間にゲート絶縁膜７が提供される。前記ゲート電極９は、前記ソース領域３ｓに隣接したソース側ゲート電極９ｓ及び前記ドレイン領域３ｄに隣接したドレイン側ゲート電極９ｄと共に前記ソース側ゲート電極９ｓとドレイン側ゲート電極９ｄとの間の中心ゲート電極９ｃを具備する。それと共に、前記チャネル領域５は前記ソース側ゲート電極９ｓ下部のソース側チャネル領域５ｓ、前記中心ゲート電極９ｃ下部の中心チャネル領域５ｃ及び前記ドレイン側ゲート電極９ｄ下部のドレイン側チャネル領域５ｄとして分けられる。
【００４２】
前記ソース側ゲート電極９ｓ及びドレイン側ゲート電極９ｄ、すなわち、側部ゲート電極は前記中心ゲート電極９ｃと異なる仕事関数を有することができる。例えば、図１のＭＯＳトランジスタがＮＭＯＳトランジスタの場合、前記側部ゲート電極９ｓ、９ｄは前記中心ゲート電極９ｃよりも高い仕事関数を有することができる。これと反対に、図１のＭＯＳトランジスタがＰＭＯＳトランジスタの場合、前記側部ゲート電極９ｓ、９ｄは前記中心ゲート電極９ｃよりも低い仕事関数を有することができる。
【００４３】
図２Ａは図１のＭＯＳトランジスタがＮＭＯＳトランジスタの場合における、図１のＩ−Ｉ’線からなる中心ゲート電極及び中心チャネル領域のエネルギーバンドダイヤグラムであり、図２Ｂは図１のＭＯＳトランジスタがＮＭＯＳトランジスタの場合における、図１のＩＩ−ＩＩ’線からなる側部ゲート電極（すなわち、前記ソース側ゲート電極）９ｓ及び側部チャネル領域（すなわち、前記ソース側チャネル領域）５ｓのエネルギーバンドダイヤグラムである。図２Ａ及び図２Ｂにおいて、参照符号“Ｅｃ”、“Ｅｖ”及び“Ｅｉ”はそれぞれチャネル領域の伝導帯、価電子帯及び中間ギャップバンド（ｍｉｄ−ｇａｐ  ｂａｎｄ）を現わす。また、説明の便宜のために、前記ソース側ゲート電極９ｓは前記ドレイン側ゲート電極９ｄと同一の仕事関数を有するものと仮定する。
【００４４】
図２Ａ及び図２Ｂを参照すると、前記側部チャネル領域５ｓ、５ｄにハロイオン注入工程のような如何なるイオン注入工程も適用されない場合、前記側部チャネル領域５ｓ、５ｄは前記中心チャネル領域５ｃと同一の不純物濃度を有する。すなわち、前記側部チャネル領域５ｓ、５ｄ及び前記中心チャネル領域５ｃはすべて同一の不純物濃度を有するＰ型半導体基板とすることができる。また、前記中心ゲート電極９ｃの仕事関数Φｍ１は前記チャネル領域５ｃ、５ｓ、５ｄの仕事関数Φｓｐよりも高い場合があり、前記ソース側ゲート電極９ｓの仕事関数Φｍ２、すなわち、側部ゲート仕事関数は前記中心ゲート仕事関数Φｍ１よりも高くなりうる。この場合、前記中心ゲート電極９ｃのフェルミレベルＥｆ１は熱平衡状態で前記中心チャネル領域５ｃのフェルミレベルＥｆｐと同一レベルを有し、前記側部ゲート電極９ｓのフェルミレベルＥｆ２も熱平衡状態で側部チャネル領域５ｓのフェルミレベルＥｆｐと同一レベルを有する。その結果、前記中心チャネル領域５ｃの価電子帯Ｅｖ及び伝導帯Ｅｃは、図２Ａに示すように曲がって前記中心チャネル領域５ｃの表面に第１フラットバンド電圧ＶＦＢ１を有することができ、前記側部チャネル領域５ｓの価電子帯Ｅｖ及び伝導帯Ｅｃも図２Ｂに示すように曲がって前記側部チャネル領域５ｓの表面に第２フラットバンド電圧ＶＦＢ２を有することができる。
【００４５】
前記第２フラットバンド電圧ＶＦＢ２は、前記第１フラットバンド電圧ＶＦＢ１よりも高い場合がある。これは、上述のように前記側部ゲート仕事関数Φｍ２が前記中心ゲート仕事関数Φｍ１よりも高いからである。これによって、前記側部チャネル領域５ｓ及び５ｄをＮ型に反転させるための側部スレッショルド電圧は、前記中心チャネル領域５ｃをＮ型に反転させるための中心スレッショルド電圧よりも高いので、前記中心チャネル領域５ｃの長さが減少してもドレイン誘導障壁低下ＤＩＢＬに起因する短チャネル効果を著しく抑制することができる。すなわち、前記側部ゲート仕事関数Φｍ２が前記中心ゲート仕事関数Φｍ１よりも高ければ、ハロイオン注入の適用なしでもＮＭＯＳトランジスタの短チャネル効果を改善させることができる。さらに、前記側部チャネル領域５ｓ、５ｄにハロイオン注入工程が適用されないので、前記側部チャネル領域５ｓ、５ｄは前記中心チャネル領域５ｃと同一の不純物濃度を有する。これによって、ＮＭＯＳトランジスタの電流駆動能力が低下することを防止することができる。
【００４６】
図３Ａは、図１のＭＯＳトランジスタがＰＭＯＳトランジスタの場合における、図１のＩ−Ｉ’線からなる中心ゲート電極及び中心チャネル領域のエネルギーバンドダイヤグラムであり、図３Ｂは、図１のＭＯＳトランジスタがＰＭＯＳトランジスタの場合における、図１のＩＩ−ＩＩ’線からなる側部ゲート電極（すなわち、前記ソース側ゲート電極）９ｓ及び側部チャネル領域（すなわち、前記ソース側チャネル領域）５ｓのエネルギーバンドダイヤグラムである。図３Ａ及び図３Ｂにおいて、参照符号“Ｅｃ”、“Ｅｖ”及び“Ｅｉ”はそれぞれチャネル領域の伝導帯、価電子帯及び中間ギャップバンド（ｍｉｄ−ｇａｐ  ｂａｎｄ）を現わす。また、説明の便宜のために、前記ソース側ゲート電極９ｓは前記ドレイン側ゲート電極９ｄと同一の仕事関数を有するものと仮定する。
【００４７】
図３Ａ及び図３Ｂを参照すると、前記側部チャネル領域５ｓ、５ｄにハロイオン注入工程のような如何なるイオン注入工程も適用されない場合、前記側部チャネル領域５ｓ、５ｄは前記中心チャネル領域５ｃと同一の不純物濃度を有することができる。すなわち、前記側部チャネル領域５ｓ、５ｄ及び前記中心チャネル領域５ｃはすべて同一の不純物濃度を有するＮ型半導体基板とすることができる。また、前記中心ゲート電極９ｃの仕事関数Φｍ１’は前記チャネル領域５ｃ、５ｓ、５ｄの仕事関数Φｓｎよりも低い場合があり、前記ソース側ゲート電極９ｓの仕事関数Φｍ２’、すなわち、側部ゲート仕事関数は前記中心ゲート仕事関数Φｍ１’よりも低い場合もある。この場合、前記中心ゲート電極９ｃのフェルミレベルＥｆ１’は熱平衡状態で前記中心チャネル領域５ｃのフェルミレベルＥｆｎと同一レベルを有し、前記側部ゲート電極９ｓ、９ｄのフェルミレベルＥｆ２’も熱平衡状態で側部チャネル領域５ｓのフェルミレベルＥｆｎと同一レベルを有する。その結果、前記中心チャネル領域５ｃの価電子帯Ｅｖ及び伝導帯Ｅｃは図３Ａに示すように曲がって前記中心チャネル領域５ｃの表面に第１フラットバンド電圧ＶＦＢ１’を有することができ、前記側部チャネル領域５ｓの価電子帯Ｅｖ及び伝導帯Ｅｃも図３Ｂに示すように曲がって前記側部チャネル領域５ｓの表面に第２フラットバンド電圧ＶＦＢ２’を有することができる。
【００４８】
前記第２フラットバンド電圧ＶＦＢ２’の絶対値は前記第１フラットバンド電圧ＶＶＦＢ１’の絶対値よりも高いことがある。これは、上述のように前記側部ゲート仕事関数Φｍ２’が前記中心ゲート仕事関数Φｍ１’よりも低いからである。これによって、前記側部チャネル領域５ｓ及び５ｄをＰ型で反転させるための側部スレッショルド電圧の絶対値は、前記中心チャネル領域５ｃをＰ型で反転させるための中心スレッショルド電圧の絶対値よりも高いので、前記中心チャネル領域５ｃの長さが減少してもドレイン誘導障壁低下ＤＩＢＬに起因する短チャネル効果を著しく抑制することができる。すなわち、前記側部ゲート仕事関数Φｍ２’が前記中心ゲート仕事関数Φｍ１’よりも低ければ、ハロイオン注入の適用なしでもＰＭＯＳトランジスタの短チャネル効果を改善させることができる。さらに、前記側部チャネル領域５ｓ、５ｄにハロイオン注入工程が適用されないので、前記側部チャネル領域５ｓ、５ｄは前記中心チャネル領域５ｃと同一の不純物濃度を有する。これによって、ＰＭＯＳトランジスタの電流駆動能力が低下することを防止することができる。
【００４９】
図４は、本発明の実施形態に係る平板状のＭＯＳトランジスタ５０を示す断面図である。
【００５０】
図４を参照すると、半導体基板１６の所定領域に素子分離膜１７が提供されてＰ型活性領域１７ａまたはＮ型活性領域１７ｂのような活性領域を画定する。前記半導体基板１６は支持基板１１、前記支持基板１１上の埋め込み絶縁膜１３及び前記埋め込み絶縁膜１３上の半導体層１５を具備するＳＯＩ基板とすることができる。この場合、前記素子分離膜１７は前記半導体層１５内に提供することができる。前記埋め込み絶縁膜１３はシリコン酸化膜とすることもでき、前記半導体層１５はシリコン層とすることができる。これとは違い、前記半導体基板１６はシリコン基板のようなバルク半導体基板とすることができる。
【００５１】
前記ＭＯＳトランジスタ５０がＮＭＯＳトランジスタであれば、前記活性領域は前記Ｐ型活性領域１７ａとすることができる。この場合、前記Ｐ型活性領域１７ａの両端内にそれぞれＮ型ソース領域４２ｓ及びＮ型ドレイン領域４２ｄが提供される。これと反対に、前記ＭＯＳトランジスタ５０がＰＭＯＳトランジスタであれば、前記活性領域は前記Ｎ型活性領域１７ｂとすることができる。この場合、前記Ｎ型活性領域１７ｂの両端内にそれぞれＰ型ソース領域４４ｓ及びＰ型ドレイン領域４４ｄが提供される。
【００５２】
前記Ｎ型ソース領域４２ｓ及びＮ型ドレイン領域４２ｄは、それぞれＮ型高濃度ソース領域４１ｓ及びＮ型高濃度ドレイン領域４１ｄを具備することができる。さらに、前記Ｎ型ソース領域４２ｓ及び前記Ｎ型ドレイン領域４２ｄは、前記Ｎ型高濃度ソース領域４１ｓ及び前記Ｎ型高濃度ドレイン領域４１ｄから延長されたＮ型低濃度ソース／ドレイン領域３５をさらに具備することができる。前記Ｎ型低濃度ソース／ドレイン領域３５は前記Ｎ型高濃度ソース領域４１ｓと前記Ｎ型高濃度ドレイン領域４１ｄとの間のチャネル領域に隣接するように提供される。
【００５３】
前記Ｐ型ソース領域４４ｓ及びＰ型ドレイン領域４４ｄは、それぞれＰ型高濃度ソース領域４３ｓ及びＰ型高濃度ドレイン領域４３ｄを具備することができる。さらに、前記Ｐ型ソース領域４４ｓ及び前記Ｐ型ドレイン領域４４ｄは、前記Ｐ型高濃度ソース領域４３ｓ及び前記Ｐ型高濃度ドレイン領域４３ｄから延長されたＰ型低濃度ソース／ドレイン領域３７をさらに具備することができる。前記Ｐ型低濃度ソース／ドレイン領域３７は前記Ｐ型高濃度ソース領域４３ｓと前記Ｐ型高濃度ドレイン領域４３ｄとの間のチャネル領域に隣接するように提供される。
【００５４】
前記ソース領域４２ｓまたは４４ｓと前記ドレイン領域４２ｄまたは４４ｄとの間のチャネル領域上部に多重仕事関数ゲート電極２４’が配置される。前記多重仕事関数ゲート電極２４’は、ゲート絶縁膜１９ａまたは１９ｂによって前記チャネル領域から絶縁される。前記多重仕事関数ゲート電極２４’は、少なくとも前記ゲート絶縁膜１９ａまたは１９ｂの上部面と接触する金属窒化物ゲート電極２１’を含む。
【００５５】
本発明の実施形態において、前記金属窒化物ゲート電極２１’は遷移金属窒化膜とすることができる。例えば、前記金属窒化物ゲート電極２１’はタンタル窒化膜またはチタン窒化膜からなる。また、前記金属窒化物ゲート電極２１’は前記ソース領域４２ｓまたは４４ｓに隣接したソース側ゲート電極２１ｓ及び前記ドレイン領域４２ｄまたは４４ｄに隣接したドレイン側ゲート電極２１ｄと共に、前記ソース側ゲート電極２１ｓとドレイン側ゲート電極２１ｄとの間の中心ゲート電極２１ｃを含むことができる。
【００５６】
前記ソース側ゲート電極２１ｓ及びドレイン側ゲート電極２１ｄ、すなわち、側部ゲート電極は前記中心ゲート電極２１ｃと異なる仕事関数を有することができる。例えば、前記ＭＯＳトランジスタ５０がＮＭＯＳトランジスタの場合、前記側部ゲート電極２１ｓ、２１ｄは図２Ａ及び図２Ｂを参照して説明されたように短チャネル効果を改善するために前記中心ゲート電極２１ｃよりも高い仕事関数を有することが好ましい。さらに詳しくは、前記ＭＯＳトランジスタ５０がＮＭＯＳトランジスタの場合、前記中心ゲート電極２１ｃはアンドープ金属窒化物ゲート電極とすることができ、前記側部ゲート電極２１ｓ、２１ｄは窒素よりも小さい電気陰性度を有する第１不純物を含むドープ金属窒化物ゲート電極とすることができる。一方、前記ＭＯＳトランジスタ５０がＰＭＯＳトランジスタの場合、前記側部ゲート電極２１ｓ、２１ｄは図３Ａ及び図３Ｂを参照して説明されたように短チャネル効果を改善するために前記中心ゲート電極２１ｃよりも低い仕事関数を有することが好ましい。さらに具体的には、前記ＭＯＳトランジスタ５０がＰＭＯＳトランジスタの場合、前記中心ゲート電極２１ｃはアンドープ金属窒化物ゲート電極とすることができ、前記側部ゲート電極２１ｓ、２１ｄは窒素よりも大きい電気陰性度を有する第２不純物を含むドープ金属窒化物ゲート電極とすることができる。
【００５７】
前記不純物の電気陰性度による金属膜の仕事関数は、「遷移金属窒化膜及び遷移金属炭化膜の仕事関数の測定（Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  ＷｏｒｋＦｕｎｃｔｉｏｎ  ｏｆ  Ｔｒａｎｓｉｔｉｏｎ  Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  ａｎｄ  Ｃａｒｂｉｄｅ  Ｔｈｉｎ  Ｆｉｌｍｓ」という題目で「ＪｏｕｒｎａｌｏｆＶａｃｕｕｍＳｏｃｉｅｔｙＴｅｃｈｎｏｌｏｇｙＢ、Ｖｏｌ。２１、Ｎｏ。４、Ｊｕｌ／Ａｕｇ２００３、ｐｐ。１６０７−１６１１」に後藤ら（Ｇｏｔｏｈ  ｅｔ  ａｌ．）による論文で報告されている。
【００５８】
本発明の他の実施形態において、窒素は３．０の電気陰性度を有するので、前記第１不純物は３．０より小さい電気陰性度を有する元素とすることができ、前記第２不純物は３．０よりも大きい電気陰性度を有する元素とすることができる。例えば、前記第１不純物は２．５の電気陰性度を有する炭素イオンとすることができ、前記第２不純物は４．０の電気陰性度を有するフッ素イオンとすることができる。結果的に、炭素ドープ金属窒化膜はアンドープ金属窒化膜よりも高い仕事関数を有することができ、フッ素ドープ金属窒化膜はアンドープ金属窒化膜よりも低い仕事関数を有することができる。よって、前記中心ゲート電極がアンドープドタンタル窒化膜の場合、前記炭素ドープドタンタル窒化膜はＮＭＯＳトランジスタの側部ゲート電極に採用することができ、前記フッ素ドープ金属窒化膜はＰＭＯＳトランジスタの側部ゲート電極に採用することができる。
【００５９】
前記多重仕事関数ゲート電極２４’は前記金属窒化物ゲート電極２１’上に積層された上部ゲート電極２３’をさらに含むことができる。この場合、前記金属窒化物ゲート電極２１’は５Å〜２０Åの薄い厚さを有することができ、前記上部ゲート電極２３’は１０００Å〜２０００Åの厚さを有することができる。前記上部ゲート電極２３’はシリコン膜のような半導体膜からなるゲートパターンとすることができる。
【００６０】
前記多重仕事関数ゲート電極２４’の側壁上にゲートスペーサ３９が提供される。さらに、前記ゲートスペーサ３９と前記ゲート電極２４’との間にコンフォーマルなオフセット絶縁膜２５が提供される。前記オフセット絶縁膜２５は延長されて前記ゲート電極２４’の上部面、前記ソース領域４２ｓまたは４４ｓ、及びドレイン領域４２ｄまたは４４ｄを覆うことができる。前記オフセット絶縁膜２５は１００Å〜２００Åの厚さを有することができる。すなわち、前記ゲート電極２４’の側壁上の前記オフセット絶縁膜２５は、前記半導体基板１６の表面と平行な水平方向に沿って１００Å〜２００Åの厚さを有することができる。前記オフセット絶縁膜２５は前記低濃度ソース／ドレイン領域３５、３７と前記側部ゲート電極２１ｓ、２１ｄとの間の重畳幅（ｏｖｅｒｌａｐ  ｗｉｄｔｈ）を制御するために提供される。
【００６１】
前記ゲートスペーサ３９が提供される場合、前記低濃度ソース／ドレイン領域３５、３７は、前記ゲート電極２４’の側壁に自己整列されることができ、前記高濃度ソース領域４１ｓ、４３ｓ及び前記高濃度ドレイン領域４１ｄ、４３ｄは前記ゲートスペーサ３９の外側壁に自己整列される。
【００６２】
図４を参照して説明された前記多重仕事関数ゲート電極は、図５に示すようにフィン型の電界効果トランジスタ（ｆｉｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）のゲート電極にも適用される。
【００６３】
図５は、本発明の他の実施形態に係るフィン型のＣＭＯＳトランジスタ（ｆｉｎ−ｔｙｐｅ  ＣＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ）を示す断面図である。
【００６４】
図５を参照すると、第１領域２００及び第２領域３００を有する半導体基板が提供される。前記半導体基板は支持基板１０１、前記支持基板１０１上の埋め込み絶縁層１０３及び前記埋め込み絶縁層１０３上の半導体層を具備することができる。この場合、前記半導体層はパターニングされて前記第１領域２００及び第２領域３００内にそれぞれ相対的に突き出された第１フィン体１０５ａ及び第２フィン体１０５ｂを提供する。本発明の他の実施形態において、前記半導体基板はバルク半導体基板とすることができる。この場合、前記第１フィン体１０５ａ及び第２フィン体１０５ｂは、前記バルク半導体基板の所定領域内に形成された素子分離膜によって限定されることができ、前記素子分離膜はリセスされて前記第１及び第２フィン体１０５ａ、１０５ｂを相対的に突き出させることができる。
【００６５】
前記第１フィン体１０５ａの両端内にそれぞれ第１ソース領域１１５ｓ及び第１ドレイン領域１１５ｄが提供され、前記第１ソース領域１１５ｓと第１ドレイン領域１１５ｄとの間の前記第１フィン体１０５ａは第１チャネル領域の役割をする。前記第１チャネル領域は第１ゲート電極１１３ａで覆われる。すなわち、前記第１ゲート電極１１３ａは前記第１チャネル領域の両側壁及び上部面を覆うように提供される。第１ゲート電極１１３ａは前記第１チャネル領域から第１ゲート絶縁膜１０７ａによって絶縁される。前記第１ゲート電極１１３ａは前記第１ゲート絶縁膜１０７ａと接触する、少なくとも第１金属窒化物ゲート電極１０９ａを含むことができる。さらに、前記第１ゲート電極１１３ａは前記第１金属窒化物ゲート電極１０９ａ上に積層された第１上部ゲート電極１１１ａをさらに含むことができる。
【００６６】
同様に、前記第２フィン体１０５ｂの両端内にそれぞれ第２ソース領域１１７ｓ及び第２ドレイン領域１１７ｄが提供され、前記第２ソース領域１１７ｓと第２ドレイン領域１１７ｄとの間の前記第２フィン体１０５ｂは第２チャネル領域の役割をする。前記第２チャネル領域は第２ゲート電極１１３ｂで覆われる。すなわち、前記第２ゲート電極１１３ｂは前記第２チャネル領域の両側壁及び上部面を覆うように提供される。第２ゲート電極１１３ｂは前記第２チャネル領域から第２ゲート絶縁膜１０７ｂによって絶縁される。前記第２ゲート電極１１３ｂは前記第２ゲート絶縁膜１０７ｂと接触する、少なくとも第２金属窒化物ゲート電極１０９ｂを含むことができる。さらに、前記第２ゲート電極１１３ｂは前記第２金属窒化物ゲート電極１０９ｂ上に積層された第２上部ゲート電極１１１ｂをさらに含むことができる。
【００６７】
前記第１及び第２上部ゲート電極１１１ａ、１１１ｂは、図４を参照して説明された前記上部ゲート電極２３’と同一の物質膜からなることができる。また、前記第１及び第２金属窒化物ゲート電極１０９ａ、１０９ｂは、図４を参照して説明された前記金属窒化物ゲート電極２１’と同一の構造を有することができる。すなわち、前記第１金属窒化物ゲート電極１０９ａは、前記第１ソース領域１１５ｓに隣接した第１ソース側ゲート電極１０９ｓ’及び前記第１ドレイン領域１１５ｄに隣接した第１ドレイン側ゲート電極１０９ｄ’と共に、前記第１ソース側ゲート電極１０９ｓ’と前記第１ドレイン側ゲート電極１０９ｄ’との間の第１中心ゲート電極１０９ｃ’を含むことができ、前記第２金属窒化物ゲート電極１０９ｂは前記第２ソース領域１１７ｓに隣接した第２ソース側ゲート電極１０９ｓ”及び前記第２ドレイン領域１１７ｄに隣接した第２ドレイン側ゲート電極１０９ｄ”と共に、前記第２ソース側ゲート電極１０９ｓ”と前記第２ドレイン側ゲート電極１０９ｄ”との間の第２中心ゲート電極１０９ｃ”を含むことができる。
【００６８】
前記第１領域２００がＮＭＯＳトランジスタ領域の場合、前記第１ソース／ドレイン領域１１５ｓ、１１５ｄはＮ型の不純物領域であり、前記第１ソース／ドレイン側ゲート電極１０９ｓ’、１０９ｄ’は図４を参照して説明されたように前記ＮＭＯＳトランジスタの短チャネル効果を改善させるために前記第１中心ゲート電極１０９ｃ’よりも高い仕事関数を有することができる。すなわち、前記第１中心ゲート電極１０９ｃ’がアンドープ金属窒化膜の場合、前記第１ソース／ドレイン側ゲート電極１０９ｓ’、１０９ｄ’は炭素ドープ金属窒化膜とすることができる。
【００６９】
前記第２領域３００がＰＭＯＳトランジスタ領域の場合、前記第２ソース／ドレイン領域１１７ｓ、１１７ｄはＰ型の不純物領域であり、前記第２ソース／ドレイン側ゲート電極１０９ｓ”、１０９ｄ”は図４を参照して説明されたように前記ＰＭＯＳトランジスタの短チャネル効果を改善させるために前記第２中心ゲート電極１０９ｃ”よりも低い仕事関数を有することができる。すなわち、前記第２中心ゲート電極１０９ｃ”がアンドープ金属窒化膜の場合、前記第２ソース／ドレイン側ゲート電極１０９ｓ”、１０９ｄ”はフッ素ドープ金属窒化膜とすることができる。
【００７０】
前記第１及び第２ゲート絶縁膜１０７ａ、１０７ｂは、前記チャネル領域の側壁を覆う側壁ゲート絶縁膜１０７ｓ及び前記チャネル領域の上部面を覆う上部ゲート絶縁膜１０７ｔを含むことができる。また、前記第１フィン体１０５ａは第１幅Ｗ１及び第１高さＨ１を有することができ、前記第２フィン体１０５ｂは第２幅Ｗ２及び第２高さＨ２を有することができる。前記第１幅Ｗ１と前記第２幅Ｗ２とは等しい場合もあり、前記第１高さＨ１も前記第２高さＨ２とは等しい場合もある。前記第１及び第２幅Ｗ１、Ｗ２が、約０．１μｍよりも大きい場合、前記第１及び第２ゲート絶縁膜１０７ａ、１０７ｂの上部ゲート絶縁膜１０７ｔはそれらの側壁ゲート絶縁膜１０７ｓと同一の厚さを有することができる。一方、前記第１及び第２幅Ｗ１、Ｗ２が約０．１μｍより小さな場合、前記第１及び第２ゲート絶縁膜１０７ａの上部ゲート絶縁膜１０７ｔはそれらの側壁ゲート絶縁膜１０７ｓよりも大きい厚さを有することができる。
【００７１】
図６ないし図１２は本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【００７２】
図６を参照すると、第１領域２００及び第２領域３００を有する半導体基板１６の所定領域に素子分離膜１７を形成して前記第１及び第２領域２００、３００内にそれぞれ第１及び第２活性領域１７ａ、１７ｂを画定する。前記半導体基板１６は、支持基板１１、前記支持基板１１上の埋め込み絶縁膜１３及び前記埋め込み絶縁膜１３上の半導体層１５を有するＳＯＩ基板とすることができる。この場合、前記素子分離膜１７は前記半導体層１５内に形成できる。一方、前記半導体基板１６はバルク半導体基板とすることができる。
【００７３】
図７を参照すると、前記活性領域１７ａ、１７ｂの表面上にゲート絶縁膜１９を形成し、前記ゲート絶縁膜１９を有する基板上にゲート導電膜２４を形成する。前記ゲート導電膜２４は金属窒化膜２１で形成することができる。前記金属窒化膜２１が数十Åないし数百Åの薄い厚さで形成される場合、後続工程において前記金属窒化膜２１をパターニングすることによって形成されるゲート電極は低い表面段差（ｌｏｗ  ｓｔｅｐ  ｄｉｆｆｅｒｅｎｃｅ）を提供する。その結果、前記ゲート電極の側壁上に形成されるゲートスペーサの幅を調節することと、前記ゲート電極の電気的な抵抗を低減させることが難しい。よって、前記金属窒化膜２１は、少なくとも１０００Åより大きい厚さで形成することが好ましい。しかしながら、前記金属窒化膜２１の厚さが増加すると、前記金属窒化膜２１が前記半導体基板から浮き立つこともありうる。したがって、前記ゲート導電膜２４は前記金属窒化膜２１及び上部ゲート導電膜２３を順に積層させて形成するのが好ましい。この場合、前記金属窒化膜２１は５Å〜２０Åの厚さで形成され、前記上部ゲート導電膜２３は１０００Å〜２０００Åの厚さで形成することができる。
【００７４】
前記金属窒化膜２１はアンドープド遷移金属窒化膜で形成することができる。例えば、前記金属窒化膜２１はアンドープドタンタル窒化膜またはアンドープドチタン窒化膜で形成することができる。また、前記上部ゲート導電膜２３はシリコン膜のような半導体膜で形成することができる。
【００７５】
図８を参照すると、前記ゲート導電膜２４をパターニングして前記第１領域２００及び第２領域３００内にそれぞれ第１ゲートパターン２４ａ及び第２ゲートパターン２４ｂを形成する。結果的に、前記第１ゲートパターン２４ａは順に積層された第１金属窒化物パターン２１ａ及び第１上部ゲート電極２３ａを有するように形成され、前記第２ゲートパターン２４ｂは順に積層された第２金属窒化物パターン２１ｂ及び第２上部ゲート電極２３ｂを有するように形成される。前記第１及び第２ゲートパターン２４ａ、２４ｂはそれぞれ前記第１及び第２活性領域１７ａ、１７ｂの上部を横切るように形成される。
【００７６】
前記ゲート導電膜２４がパターニングされる間に、前記ゲート絶縁膜１９はオーバーエッチングされて前記ゲートパターン２４ａ、２４ｂに隣接した前記活性領域１７ａ、１７ｂが露出されることになる。この場合、前記第１ゲートパターン２４ａ下部に第１ゲート絶縁膜パターン１９ａが残存することもあり、前記第２ゲートパターン２４ｂ下部に第２ゲート絶縁膜パターン１９ｂが残存することもある。前記第１及び第２ゲートパターン２４ａ、２４ｂを有する基板上にオフセット絶縁膜２５を形成することができる。前記オフセット絶縁膜２５は、シリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成することができる。
【００７７】
図９を参照すると、前記オフセット絶縁膜２５上に、第２領域３００を覆う第１フォトレジストパターン２７を形成する。続いて、前記第１フォトレジストパターン２７をイオン注入マスクとして用いて前記第１ゲートパターン２４ａの両端内に第１不純物２９を注入する。前記第１不純物２９は、図９に示すように傾斜イオン注入技術を用いて注入される。その結果、前記第１金属窒化物パターン２１ａの両端内にそれぞれ前記第１不純物２９でドーピングされた第１ソース側ゲート電極２１ｓ’及び第１ドレイン側ゲート電極２１ｄ’が形成され、前記第１ソース側ゲート電極２１ｓ’と第１ドレイン側ゲート電極２１ｄ’との間に初期金属窒化膜（すなわち、アンドープ金属窒化膜）からなる第１中心ゲート電極２１ｃ’が残存する。前記第１ソース側ゲート電極２１ｓ’及び第１ドレイン側ゲート電極２１ｄ’は前記第１活性領域１７ａの上部を横切るように形成される。これによって、前記第１中心ゲート電極２１ｃ’も前記第１活性領域１７ａの上部を横切るように提供される。
【００７８】
前記第１領域２００がＮＭＯＳトランジスタ領域である場合、前記第１不純物２９は窒素より小さい電気陰性度を有する不純物とすることができる。例えば、前記第１不純物２９は２．５の電気陰性度を有する炭素イオンとすることができる。この場合、前記第１ソース側ゲート電極２１ｓ’及び第１ドレイン側ゲート電極２１ｄ’は前記第１中心ゲート電極２１ｃ’よりも高い仕事関数を有するように形成される。
【００７９】
前記第１ソース／ドレイン側ゲート電極２１ｓ’、２１ｄ’及び前記第１中心ゲート電極２１ｃ’は第１金属窒化物ゲート電極２１ａ’を構成し、前記第１金属窒化物ゲート電極２１ａ’及び前記第１上部ゲート電極２３ａは第１ゲート電極２４ａ’を構成する。
【００８０】
図１０を参照すると、前記第１フォトレジストパターン２７を除去する。前記第１フォトレジストパターン２７が除去された基板上に前記第１領域２００を覆う第２フォトレジストパターン３１を形成する。続いて、前記第２フォトレジストパターン３１をイオン注入マスクとして用いて前記第２ゲートパターン２４ｂの両端内に第２不純物３３を注入する。前記第２不純物３３も図１０に示すように傾斜イオン注入技術を用いて注入することができる。その結果、前記第２金属窒化物パターン２１ｂの両端内にそれぞれ前記第２不純物３３でドーピングされた第２ソース側ゲート電極２１ｓ”及び第２ドレイン側ゲート電極２１ｄ”が形成され、前記第２ソース側ゲート電極２１ｓ”と第２ドレイン側ゲート電極２１ｄ”との間に初期金属窒化膜（すなわち、アンドープ金属窒化膜）からなる第２中心ゲート電極２１ｃ”が残存する。前記第２ソース側ゲート電極２１ｓ”及び第２ドレイン側ゲート電極２１ｄ”は前記第２活性領域１７ｂの上部を横切るように形成され、前記第２中心ゲート電極２１ｃ”も前記第２活性領域１７ｂの上部を横切るように提供される。
【００８１】
前記第２領域３００がＰＭＯＳトランジスタ領域の場合、前記第２不純物３３は窒素よりも大きい電気陰性度を有する不純物とすることができる。例えば、前記第２不純物３３は４．０の電気陰性度を有するフッ素イオンとすることができる。この場合、前記第２ソース側ゲート電極２１ｓ”及び第２ドレイン側ゲート電極２１ｄ”は前記第２中心ゲート電極２１ｃ”よりも低い仕事関数を有するように形成される。
【００８２】
前記第２ソース／ドレイン側ゲート電極２１ｓ”、２１ｄ”及び前記第２中心ゲート電極２１ｃ”は第２金属窒化物ゲート電極２１ｂ’を構成し、前記第２金属窒化物ゲート電極２１ｂ’及び前記第２上部ゲート電極２３ｂは第２ゲート電極２４ｂ’を構成する。
【００８３】
図１１を参照すると、前記第２フォトレジストパターン３１を除去する。続いて、前記第１ゲート電極２４ａ’及び前記第１ゲート電極２４ａ’の側壁上の前記オフセット絶縁膜２５をイオン注入マスクとして用いて前記第１活性領域１７ａ内にＮ型のドーパンドを選択的に注入して第１低濃度ソース／ドレイン領域３５を形成することができる。同様に、前記第２ゲート電極２４ｂ’及び前記第２ゲート電極２４ｂ’の側壁上の前記オフセット絶縁膜２５をイオン注入マスクとして用いて前記第２活性領域１７ｂ内にＰ型のドーパンドを選択的に注入して第２低濃度ソース／ドレイン領域３７を形成することができる。
【００８４】
前記第１低濃度ソース／ドレイン領域３５が前記第１ソース／ドレイン側ゲート電極２１ｓ’、２１ｄ’と完全に重畳すれば、前記第１ソース／ドレイン側ゲート電極２１ｓ’、２１ｄ’の仕事関数が前記第１中心ゲート電極２１ｃ’の仕事関数より高くても、前記第１領域２００内に形成されるＮＭＯＳトランジスタの短チャネル効果が改善されない場合もある。同様に、前記第２低濃度ソース／ドレイン領域３７が前記第２ソース／ドレイン側ゲート電極２１ｓ”、２１ｄ”と完全に重畳すれば、前記第２ソース／ドレイン側ゲート電極２１ｓ”、２１ｄ”の仕事関数が前記第２中心ゲート電極２１ｃ”の仕事関数より低くても、前記第２領域２００内に形成されるＰＭＯＳトランジスタの短チャネル効果が改善されない場合もある。よって、前記第１及び第２ゲート電極２４ａ’、２４ｂ’の側壁上において前記オフセット絶縁膜２５の厚さＴは、前記第１及び第２低濃度ソース／ドレイン領域３５、３７の横拡散（ｌａｔｅｒａｌ  ｄｉｆｆｕｓｉｏｎ）を考慮して決めることができる。すなわち、前記オフセット絶縁膜２５は前記低濃度ソース／ドレイン領域３５、３７と前記ソース／ドレイン側ゲート電極２１ｓ’、２１ｓ’、２１ｄ’、２１ｄ’との間の重畳幅を最適化させるために形成することができる。例えば、前記オフセット絶縁膜２５は、１００Å〜２００Åの厚さを有するようにコンフォーマルに形成することができる。
【００８５】
本発明の他の実施形態において、前記第１低濃度ソース／ドレイン領域３５を形成するための前記Ｎ型のドーパンドは、前記第１フォトレジストパターン２７をイオン注入マスクとして用いて前記第１不純物２９の注入工程の前、または後に注入することもできる。同様に、前記第２低濃度ソース／ドレイン領域３７を形成するための前記Ｐ型のドーパンドは前記第２フォトレジストパターン３１をイオン注入マスクとして用いて前記第２不純物３３の注入工程の前、または後に注入することもできる。
【００８６】
図１２を参照すると、前記低濃度ソース／ドレイン領域３５、３７を有する基板上にスペーサ絶縁膜を形成し、前記スペーサ絶縁膜を異方性エッチングして前記第１ゲート電極２４ａ’及び第２ゲート電極２４ｂ’の側壁上部にそれぞれ第１及び第２スペーサ３９ａ、３９ｂを形成する。前記第１及び第２スペーサ３９ａ、３９ｂを形成するための前記異方性エッチング工程の間に前記オフセット絶縁膜２５がオーバーエッチングされて前記第１及び第２ゲート電極２４ａ’、２４ｂ’の上部面及び前記低濃度ソース／ドレイン領域３５、３７の上部面が露出することもある。
【００８７】
前記第１ゲート電極２４ａ’及び前記第１ゲートスペーサ３９ａと共に、前記第１ゲート電極２４ａ’と前記第１ゲートスペーサ３９ａとの間の前記オフセット絶縁膜２５をイオン注入マスクとして用いて前記第１活性領域１７ａ内にＮ型のドーパンドを選択的に注入して第１高濃度ソース／ドレイン領域４１ｓ、４１ｄを形成する。続いて、前記第２ゲート電極２４ｂ’及び前記第２ゲートスペーサ３９ｂと共に、前記第２ゲート電極２４ｂ’と前記第２ゲートスペーサ３９ｂとの間の前記オフセット絶縁膜２５をイオン注入マスクとして用いて前記第２活性領域１７ａ内にＰ型のドーパンドを選択的に注入して第２高濃度ソース／ドレイン領域４３ｓ、４３ｄを形成する。前記第１高濃度ソース領域４１ｓ及びこれに隣接した前記第１低濃度ソース領域３５は第１ソース領域４２ｓを構成し、前記第１高濃度ドレイン領域４１ｄ及びこれに隣接した前記第１低濃度ドレイン領域３５は第１ドレイン領域４２ｄを構成する。同様に、前記第２高濃度ソース領域４３ｓ及びこれに隣接した前記第２低濃度ソース領域３７は第２ソース領域４４ｓを構成し、前記第２高濃度ドレイン領域４３ｄ及びこれに隣接した前記第２低濃度ドレイン領域３７は第２ドレイン領域４４ｄを構成する。
【００８８】
図５を再び参照し、本発明の他の実施形態に係るフィン型のＣＭＯＳトランジスタを製造する方法を説明する。
【００８９】
図５を参照すると、支持基板１０１、前記支持基板１０１上の埋め込み絶縁膜１０３及び前記埋め込み絶縁膜１０３上の半導体層を有するＳＯＩ基板を準備する。前記ＳＯＩ基板は第１領域２００及び第２領域３００を具備する。前記第１及び第２領域２００、３００は、それぞれＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域とすることができる。前記半導体層をパターニングして前記第１領域２００及び第２領域３００内にそれぞれ相対的に突き出された第１フィン体１０５ａ及び第２フィン体１０５ｂを形成する。前記第１及び第２フィン体１０５ａ、１０５ｂは、前記半導体層の厚さと同じ高さを有するように形成することができる。
【００９０】
前記第１及び第２フィン体１０５ａ、１０５ｂの表面上にゲート絶縁膜を形成する。前記ゲート絶縁膜を有する基板上にゲート導電膜を形成する。前記ゲート導電膜は、金属窒化膜及び上部ゲート導電膜を順に積層させて形成することができる。一方、前記ゲート導電膜は前記金属窒化膜だけで形成することができる。前記金属窒化膜及び前記上部ゲート導電膜は図６ないし図１２を参照して説明した実施形態と同じ方法を用いて形成することができる。
【００９１】
前記ゲート導電膜をパターニングして前記第１及び第２フィン体１０５ａ、１０５ｂをそれぞれ横切る第１及び第２ゲートパターンを形成する。前記ゲート導電膜が前記金属窒化膜及び前記上部ゲート導電膜を順に積層させて形成される場合、前記第１ゲートパターンは順に積層された第１金属窒化物パターン及び第１上部ゲート電極１１１ａを含むように形成され、前記第２ゲートパターンは順に積層された第２金属窒化物パターン及び第２上部ゲート電極１１１ｂを含むように形成される。
【００９２】
前記第１及び第２ゲートパターンを形成する間、前記ゲート絶縁膜がオーバーエッチングされて前記ゲートパターンに隣接した前記フィン体１０５ａ、１０５ｂの両端が露出され得る。この場合、前記第１ゲートパターンと前記第１フィン体１０５ａとの間に第１ゲート絶縁膜１０７ａが残存することもあり、前記第２ゲートパターンと前記第２フィン体１０５ｂとの間に第２ゲート絶縁膜１０７ｂが残存することもある。
【００９３】
前記第１金属窒化物パターンの両端内にそれぞれ第１ソース側ゲート電極１０９ｓ’及び第１ドレイン側ゲート電極１０９ｄ’を形成する。その結果、前記第１ソース側ゲート電極１０９ｓ’と第１ドレイン側ゲート電極１０９ｄ’との間に第１中心ゲート電極１０９ｃ’が限定される。同様に、前記第２金属窒化物パターンの両端内にそれぞれ第２ソース側ゲート電極１０９ｓ”及び第２ドレイン側ゲート電極１０９ｄ”を形成する。その結果、前記第２ソース側ゲート電極１０９ｓ”と第２ドレイン側ゲート電極１０９ｄ”との間に第２中心ゲート電極１０９ｃ”が限定される。前記第１ソース／ドレイン側ゲート電極１０９ｓ’、１０９ｄ’及び前記第２ソース／ドレイン側ゲート電極１０９ｓ”、１０９ｄ”は図６ないし図１２を参照して説明された実施形態と同じ方法を用いて形成することができる。
【００９４】
前記第１ソース／ドレイン側ゲート電極１０９ｓ’、１０９ｄ’及び前記第１中心ゲート電極１０９ｃ’は第１金属窒化物ゲート電極１０９ａを構成し、前記第１金属窒化物ゲート電極１０９ａ及び前記第１上部ゲート電極１１１ａは第１ゲート電極１１３ａを構成する。同様に、前記第２ソース／ドレイン側ゲート電極１０９ｓ”、１０９ｄ”及び前記第２中心ゲート電極１０９ｃ”は第２金属窒化物ゲート電極１０９ｂを構成し、前記第２金属窒化物ゲート電極１０９ｂ及び前記第２上部ゲート電極１１１ｂは第２ゲート電極１１３ｂを構成する。
【００９５】
続いて、前記第１フィン体１０５ａの両端内にそれぞれ図６ないし図１２を参照して説明された実施形態と同じ方法を用いて第１ソース領域１１５ｓ及び第１ドレイン領域１１５ｄを形成する。さらに、前記第２フィン体１０５ｂの両端内にそれぞれ図６ないし図１２を参照して説明された実施形態と同じ方法を用いて第２ソース領域１１７ｓ及び第２ドレイン領域１１７ｄを形成する。
【００９６】
図１３は、フッ素ドープドタンタル窒化膜及びアンドープドタンタル窒化膜をゲート電極として採用するＭＯＳキャパシタのフラットバンド電圧と共にタンタル窒化膜内のフッ素含量による前記タンタル窒化膜の仕事関数の変化を示すグラフである。前記ＭＯＳキャパシタのそれぞれは２×１０１８／ｃｍ３の不純物濃度を有するＮ型シリコン基板上にゲート酸化膜及びＣＶＤタンタル窒化膜を順に積層させて形成し、前記ゲート酸化膜及び前記ＣＶＤタンタル窒化膜はそれぞれ１８Åの厚さ及び４０Åの厚さに形成した。図１３において、左側の縦軸は前記ＣＶＤタンタル窒化膜のフラットバンド電圧ＶＦＢを現わし、右側の縦軸は前記ＣＶＤタンタル窒化膜の仕事関数Φｍを現わす。
【００９７】
図１３を参照すると、初期のＣＶＤタンタル窒化膜アンドープドＣＶＤタンタル窒化膜を有するＭＯＳキャパシタは、約−０．２６ボルトのフラットバンド電圧を示した。また、前記ＣＶＤタンタル窒化膜内にフッ素イオンが１×１０１５ａｔｏｍｓ／ｃｍ２の注入量及び１５ＫｅＶのエネルギーで注入された場合、前記ＭＯＳキャパシタは約−０．４８ボルトのフラットバンド電圧を示した。さらに、前記ＣＶＤタンタル窒化膜内にフッ素イオンが１×１０１５ａｔｏｍｓ／ｃｍ２の注入量及び２０ＫｅＶのエネルギーで注入された場合、前記ＭＯＳキャパシタは約−０．６４ボルトのフラットバンド電圧を示した。結果的に、前記ＣＶＤタンタル窒化膜内のフッ素含量が増加した場合、前記ＭＯＳキャパシタのフラットバンド電圧は負の方向に増加した。これは、図３Ａ、図３Ｂ及び図１３に示すように前記ＣＶＤタンタル窒化膜（すなわち、フッ素ドープドＣＶＤタンタル窒化膜）の仕事関数が減少されたからとして理解することができる。よって、前記フッ素ドープドＣＶＤタンタル窒化膜はＰＭＯＳトランジスタの側部ゲート電極として好適である。
【００９８】
図１４は本発明の実施形態に係るＮＭＯＳトランジスタのスレッショルド電圧の計算に用いられた構造を示す断面図である。
【００９９】
図１４を参照すると、支持基板１１、前記支持基板１１上の埋め込み酸化膜１３及び前記埋め込み酸化膜１３上のシリコン層１５を具備するＳＯＩ基板１６が提供され、前記シリコン層１５内に前記埋め込み酸化膜１３に接触するＮ型のソース領域４２ｓ及びＮ型のドレイン領域４２ｄが提供される。前記シリコン層１５は１００Åの厚さを有し、前記ソース／ドレイン領域４２ｓ、４２ｄは１００Åの接合深さを有する。したがって、前記ソース／ドレイン領域４２ｓ、４２ｄは前記埋め込み酸化膜１３と接触するように提供される。前記ソース／ドレイン領域４２ｓ、４２ｄは砒素イオンでドーピングされて５×１０２０／ｃｍ３の不純物濃度を有する。
【０１００】
前記ソース領域４２ｓとドレイン領域４２ｄとの間のチャネル領域１７ｃｈ上部にゲート電極２１’が配置され、前記ゲート電極２１’は前記チャネル領域１７ｃｈから１３Åの厚さを有するゲート酸化膜１９ａによって絶縁される。前記ゲート電極２１’は前記ソース領域４２ｓに隣接したソース側ゲート電極２１ｓ及び前記ドレイン領域４２ｄに隣接したドレイン側ゲート電極２１ｄと共に、前記ソース側ゲート電極２１ｓと前記ドレイン側ゲート電極２１ｄとの間の中心ゲート電極２１ｃを具備する。
【０１０１】
前記ソース側ゲート電極２１ｓ及びドレイン側ゲート電極２１ｄ、すなわち、側部ゲート電極は１００Åの幅ＷＳを有する。よって、前記ゲート電極２１’の幅、すなわち、前記チャネル領域１７ｃｈの長さＬｇは前記中心ゲート電極２１ｃの幅によって決まる。前記中心ゲート電極２１ｃは４．６ｅＶの仕事関数を有するタンタル窒化膜であり、前記側部ゲート電極２１ｓ、２１ｄは４．８７ｅＶの仕事関数を有するドープドタンタル窒化膜である。また、前記チャネル領域１７ｃｈは１×１０１０／ｃｍ３の不純物濃度を有する。
【０１０２】
図１５は、図１４のＮＭＯＳトランジスタにおけるスレッショルド電圧特性及び従来のＮＭＯＳトランジスタにおけるスレッショルド電圧特性のシミュレーション結果を示すグラフである。前記従来のＮＭＯＳトランジスタは、図１４の前記２重仕事関数ゲート電極（ｄｕａｌ  ｗｏｒｋ  ｆｕｎｃｔｉｏｎ  ｇａｔｅ  ｅｌｅｃｔｒｏｄｅ）２１’の代りに４．６ｅＶの単一仕事関数を有するゲート電極を具備する。図１５のグラフにおいて、横軸はチャネル長さＬｇを現わし、縦軸は従来技術及び本発明によるＮＭＯＳトランジスタのスレッショルド電圧Ｖｔを現わす。前記スレッショルド電圧Ｖｔは０ボルトのソース電圧Ｖｓ及び０．０５ボルトのドレイン電圧ＶＤと同時に測定されたゲート電圧である。図１５で、黒塗りの三角形の参照符号で示されたデータは前記従来のＮＭＯＳトランジスタのスレッショルド電圧を現わし、参照符号“○”で示されたデータは本発明によるＮＭＯＳトランジスタのスレッショルド電圧を現わす。
【０１０３】
図１５のように、約０．０６５μｍより小さなチャネル長さＬｇを有する従来の短チャネルＮＭＯＳトランジスタのスレッショルド電圧は、０．１μｍより大きいチャネル長さＬｇを有する従来の長いチャネルＮＭＯＳトランジスタのスレッショルド電圧に比べて急激に減少した。一方、本発明によるＮＭＯＳトランジスタは、約０．０２２μｍの短いチャネル長さＬｇを有する短チャネルＮＭＯＳトランジスタにおいても０．３５〜０．４ボルトの均一なスレッショルド電圧を示した。
【図面の簡単な説明】
【０１０４】
【図１】多重仕事関数ゲート電極を有する典型的なＭＯＳトランジスタを示す断面図である。
【図２Ａ】図１の構造を有するＮＭＯＳトランジスタの中心ゲート電極でのスレッショルド電圧を説明するためのエネルギーバンドダイヤグラムである。
【図２Ｂ】図１の構造を有するＮＭＯＳトランジスタの側部ゲート電極でのスレッショルド電圧を説明するためのエネルギーバンドダイヤグラムである。
【図３Ａ】図１の構造を有するＰＭＯＳトランジスタの中心ゲート電極でのスレッショルド電圧を説明するためのエネルギーバンドダイヤグラムである。
【図３Ｂ】図１の構造を有するＰＭＯＳトランジスタの側部ゲート電極でのスレッショルド電圧を説明するためのエネルギーバンドダイヤグラムである。
【図４】本発明の実施形態に係る平板状のＭＯＳトランジスタを示す断面図である。
【図５】本発明の他の実施形態に係るフィン型のＣＭＯＳトランジスタを示す断面図である。
【図６】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図７】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図８】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図９】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図１０】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図１１】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図１２】本発明の実施形態に係る平板状のＣＭＯＳトランジスタを製造する方法を説明するための断面図である。
【図１３】フッ素イオン注入条件によるタンタル窒化膜の仕事関数を示すグラフである。
【図１４】従来技術及び本発明に係るＭＯＳトランジスタのスレッショルド電圧特性のシミュレーションに用いられた構造を示す断面図である。
【図１５】図１４におけるＭＯＳトランジスタのスレッショルド電圧特性のシミュレーション結果を示すグラフである。
【符号の説明】
【０１０５】
１１  支持基板
１３  埋め込み絶縁膜
１５  半導体層
１６  半導体基板
１７  素子分離膜
１７ａ  Ｐ型活性領域
１７ｂ  Ｎ型活性領域
１９ａ、１９ｂ  ゲート絶縁膜
２１ｓ、２１ｄ  側部ゲート電極
２１ｃ  中心ゲート電極
２１’  金属窒化物ゲート電極
２３’  上部ゲート電極
２４’  多重仕事関数ゲート電極
２５  オフセット絶縁膜
３５、３７  ソース／ドレイン領域
３９  ゲートスペーサ
４１ｓ、４１ｄ  Ｎ型高濃度ソース／ドレイン領域
４２ｓ、４２ｄ  Ｎ型ソース／ドレイン領域
４３ｓ、４３ｄ  Ｐ型高濃度ソース／ドレイン領域
４４ｓ、４４ｄ  Ｐ型ソース／ドレイン領域
５０  ＭＯＳトランジスタ
【図１】
2006310847.tif 000003
【図２Ａ】
2006310847.tif 000004
【図２Ｂ】
2006310847.tif 000005
【図３Ａ】
2006310847.tif 000006
【図３Ｂ】
2006310847.tif 000007
【図４】
2006310847.tif 000008
【図５】
2006310847.tif 000009
【図６】
2006310847.tif 000010
【図７】
2006310847.tif 000011
【図８】
2006310847.tif 000012
【図９】
2006310847.tif 000013
【図１０】
2006310847.tif 000014
【図１１】
2006310847.tif 000015
【図１２】
2006310847.tif 000016
【図１３】
2006310847.tif 000017
【図１４】
2006310847.tif 000018
【図１５】
2006310847.tif 000019