(57)【要約】【課題】  光電変換した信号電荷を低電圧駆動により信号走査回路部に完全転送することができ、残像及びｋＴｃ雑音を低減する。【解決手段】  ｎ型の半導体基板上に光電変換部と信号走査回路部を含む単位セルを二次元状に配置してなる撮像領域を備えた固体撮像装置であって、基板３０を、ｎ型の光電変換部３０’側と基板３０側とに分離する第１のｐ型ウェル３１と、光電変換部３０’の表面部に形成され、信号走査回路部が形成される第２のｐ型ウェル３３と、光電変換部３０’の表面部に第２のｐ型ウェル３３とは離間して形成され、光電変換部３０’よりも不純物濃度の高い高濃度ｎ型層からなる信号蓄積部３４とを具備してなり、信号蓄積部３４は、一部が蓄積部３４から信号走査回路部に信号電荷を読み出すための読み出しゲート４３の下に配置され、且つ電位が最も強くなる部分が読み出しゲート４３下に位置する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ｎ型の半導体基板上に光電変換部と信号走査回路部を含む単位セルを二次元状に配置してなる撮像領域を備えた固体撮像装置であって、
前記基板を、前記光電変換部を構成するｎ型の光電変換領域側と基板側とに分離する第１のｐ型半導体領域と、前記光電変換領域の表面部に形成され、前記信号走査回路部が形成される第２のｐ型半導体領域と、前記光電変換領域の表面部に前記第２のｐ型半導体領域とは離間して形成され、前記光電変換領域よりも不純物濃度の高い高濃度ｎ型層からなる信号蓄積部とを具備してなり、
前記信号蓄積部は、一部が該蓄積部から前記信号走査回路部に信号電荷を読み出すための信号読み出しゲートの下に配置され、且つ電位が最も深くなる部分が前記信号読み出しゲート下に位置することを特徴とする固体撮像装置。
【請求項２】
ｐ型の半導体基板上に光電変換領域と信号走査回路部を含む単位セルを二次元状に配置してなる撮像領域を備えた固体撮像装置であって、
前記基板上に形成されて前記光電変換部を構成するｎ型の光電変換領域と、前記光電変換領域の表面部に形成され、前記信号走査回路部が形成されるｐ型半導体領域と、前記光電変換領域の表面部に前記ｐ型半導体領域とは離間して形成され、前記光電変換部よりも不純物濃度の高い高濃度ｎ型層からなる信号蓄積部とを具備してなり、
前記信号蓄積部は、一部が該蓄積部から前記信号走査回路部に信号電荷を読み出すための信号読み出しゲートの下に配置され、且つ電位が最も深くなる部分が前記信号読み出しゲート下に位置することを特徴とする固体撮像装置。
【請求項３】
前記光電変換領域及び信号蓄積部の露出部分の全面を覆うようにｐ型の表面シールド層が形成されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記信号蓄積部は、前記読み出しゲートにおけるチャネル長方向に対する中心位置が、前記信号読み出しゲートの端部よりも該ゲートの内側に位置するように配置されていることを特徴とする請求項１又は２記載の固体撮像装置。
【請求項５】
前記信号走査回路部は、前記光電変換部で変換して得られた信号を読み出す読み出しトランジスタ、読み出した信号を増幅する増幅トランジスタ、前記信号を読み出すラインを選択する選択トランジスタ、前記信号をリセットするリセットトランジスタ、からなることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型の固体撮像装置に係わり、特に低電圧駆動・動画対応のＣＭＯＳセンサカメラ等に使用される固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置の一つとして、増幅型ＭＯＳセンサを用いたＭＯＳ型の固体撮像装置が実用化されている。この固体撮像装置は、各セル毎にフォトダイオードで検出した信号をＭＯＳトランジスタで増幅するものであり、高感度という特徴を持つ。
【０００３】
ＭＯＳ型の固体撮像装置のセル（画素）の構成は、光電変換のためのフォトダイオード、信号読み出しのための読み出しトランジスタ、信号増幅のための増幅トランジスタ、読み出しラインを選択するための垂直選択トランジスタ、信号電荷をリセットするリセットトランジスタ、などからなっている。そして、増幅トランジスタのソースは垂直信号線に接続され、垂直信号線に出力される信号は、水平選択トランジスタを介して水平信号線に出力されるようになっている。
【０００４】
図９及び図１０は従来のＭＯＳ型固体撮像装置の１画素構成を説明するためのもので、図９は平面図、図１０は断面図である。図において、８０は素子のｐ型基板、８１は埋め込みフォトダイオードとなる光電変換部（ｎ型層）、８２は素子分離層、８３は走査トランジスタウェル（ｐ型層）、８４は信号蓄積部（ｎ型層）、８５は表面シールド層（ｐ型層）、９３は信号読み出しトランジスタのゲート、９４は増幅トランジスタのゲート、９５はアドレストランジスタのゲート、９６はリセットトランジスタのゲート、９７は各走査トランジスタのソース／ドレイン、９８は配線である（例えば、特許文献１参照）。
【０００５】
しかしながら、この種の装置にあっては次のような問題があった。即ち、図１１（ａ）に示す断面構成では、図１１（ｂ）に示すように、信号蓄積部８４を含めた光電変換部８１において電位ポテンシャルの最も深い部分が読み出しゲート９３の外側に位置することになる。このため、読み出しゲート９３を低電圧で駆動した場合、図１１（ｃ）に示すように、光電変換部８１において電位のポケットが生じてしまい、蓄積電荷を確実に読み出すことができなくなる。つまり、光電変換部８１で光電変換された信号電荷の一部は、信号読み出し時に読み出しゲート際に生じるポテンシャル障壁により、完全転送されずに残像となってしまう。
【０００６】
なお、信号蓄積部８４の一部を読み出しゲート下まで延長する方法もあるが、電位ポテンシャルは信号蓄積部８４だけではなく光電変換部８１の影響を受けるため、図１０の構成で信号蓄積部８４の一部を読み出しゲート下まで延長しても、電位ポテンシャルの最も高い部分は依然として読み出しゲート９３の外側に位置することになる。従って、上記のポテンシャル障壁の問題を回避することはできない。
【０００７】
また、フォトダイオードの最も深い電位に合わせて読み出しゲート電極を形成するという方法がある（例えば、特許文献２参照）。しかし、この方法では、読み出しゲート電極が画素の中心に張り出してしまうため、光路を障害してしまう。従って、この方法では、残像は低減されるが、プロセス工程上発生する合わせずれにより、画面の周辺で色が変わるシェーディグという問題が起こってしまう。
【０００８】
このように、従来のＭＯＳ型固体撮像装置においては、光電変換部で光電変換した信号電荷を低電圧駆動により信号走査回路部に完全転送することはできず、これにより残像やｋＴｃ雑音が発生するという問題があった。
【特許文献１】特開２０００−９１５５２号公報
【特許文献２】特開平１１−２７４４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、残像及びｋＴｃ雑音を低減することのできるＭＯＳ型の固体撮像造装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様は、ｎ型の半導体基板上に光電変換部と信号走査回路部を含む単位セルを二次元状に配置してなる撮像領域を備えた固体撮像装置であって、前記基板を、前記光電変換部を構成するｎ型の光電変換領域側と基板側とに分離する第１のｐ型半導体領域と、前記光電変換領域の表面部に形成され、前記信号走査回路部が形成される第２のｐ型半導体領域と、前記光電変換領域の表面部に前記第２のｐ型半導体領域とは離間して形成され、前記光電変換領域よりも不純物濃度の高い高濃度ｎ型層からなる信号蓄積部とを具備してなり、前記信号蓄積部は、一部が該蓄積部から前記信号走査回路部に信号電荷を読み出すための信号読み出しゲートの下に配置され、且つ電位が最も強くなる部分が前記信号読み出しゲート下に位置することを特徴とする。
【００１１】
また、本発明の別の一態様は、ｐ型の半導体基板上に光電変換領域と信号走査回路部を含む単位セルを二次元状に配置してなる撮像領域を備えた固体撮像装置であって、前記基板上に形成されて前記光電変換部を構成するｎ型の光電変換領域と、前記光電変換領域の表面部に形成され、前記信号走査回路部が形成されるｐ型半導体領域と、前記光電変換領域の表面部に前記ｐ型半導体領域とは離間して形成され、前記光電変換部よりも不純物濃度の高い高濃度ｎ型層からなる信号蓄積部とを具備してなり、前記信号蓄積部は、一部が該蓄積部から前記信号走査回路部に信号電荷を読み出すための信号読み出しゲートの下に配置され、且つ電位が最も強くなる部分が前記信号読み出しゲート下に位置することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、残像及びｋＴｃ雑音を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳ型固体撮像装置を示す回路構成図である。
【００１５】
撮像領域１０内に、光電変換のためのフォトダイオード１２（１２−１−１，１２−１−２，〜，１２−３−３）、フォトダイオード１２の信号を読み出す読み出しトランジスタ１３（１３−１−１，１３−１−２，〜，１３−３−３）、読み出した信号を増幅する増幅トランジスタ１４（１４−１−１，１４−１−２，〜，１４−３−３）、信号を読み出すラインを選択する垂直選択トランジスタ１５（１５−１−１，１５−１−２，〜，１５−３−３）、信号電荷をリセットするリセットトランジスタ１６（１６−１−１，１６−１−２，〜，１６−３−３）、からなる単位画素３×３が二次元状に配列されている。なお、図では説明を簡単にするために３×３画素にしたが、実際にはこれより多くの単位画素が配列される。
【００１６】
また、図には示さないが撮像領域１０の端部に、暗時の信号を決めるための画素（以下、ＯＢ画素と称する）が配置されている。ＯＢ画素は、本来の画素と同様の構成であり、フォトダイオード１２’，読み出しトランジスタ１３’，増幅トランジスタ１４’，垂直選択トランジスタ１５’，リセットトランジスタ１６’から構成されている。
【００１７】
垂直シフトレジスタ２１から水平方向に配線されている水平アドレス線２３（２３−１，２３−２，２３−３）は対応する垂直選択トランジスタ１５のゲートに接続され、信号を読み出すラインを決めている。リセット線２４（２４−１，２４−２，２４−３）は対応するリセットトランジスタ１６のゲートに結線されている。
【００１８】
増幅トランジスタ１４のソースは垂直信号線２６（２６−１，２６−２，２６−３）に接続され、垂直信号線２６のその一端には負荷トランジスタ２８（２８−１，２８−２，２８−３）が設けられている。垂直信号線２６の他端は、水平シフトレジスタ２２から供給される選択パルスにより選択される水平選択トランジスタ２５（２５−１，２５−２，２５−３）を介して水平信号線２７に接続されている。
【００１９】
なお、図１で１０は撮像領域（画素領域）であり、２０は撮像領域１０を走査するレジスタなどの周辺回路を示している。また、１１（１１−１−１，１１−１−２，〜，１１−３−３）は単位画素を示している。
【００２０】
図２及び図３は、本実施形態の固体撮像装置の１画素構成を説明するためのもので、図２は平面図、図３は断面図である。
【００２１】
図中の３０はｎ型シリコン基板であり、この基板３０の表面から所定深さに、素子分離拡散層として機能するｐ型ウェル（第１のｐ型半導体領域）３１が埋め込み形成されている。このｐ型ウェル３１により、下側のｎ型基板３０と上側のｎ型光電変換部３０’に分離されている。
【００２２】
光電変換部３０’の表面部には、信号走査回路部を形成するためのｐ型ウェル（第２のｐ型半導体領域）３３が形成されており、このｐ型ウェル３３に各種のトランジスタが形成されている。また、光電変換部３０’の表面部には、ｐ型ウェル３３と離間して光電変換部３０’よりも不純物濃度の高いｎ型拡散層からなる信号蓄積部３４が形成されている。ここで、ｎ型光電変換部３０’の不純物濃度は例えば１×１０14ｃｍ-3であり、ｎ型信号蓄積部３４の不純物濃度は例えば５×１０16ｃｍ-3である。光電変換部３０’及び信号蓄積部３４の上には、ｐ型拡散層からなる表面シールド層３５が形成されている。この表面シールド層３５は、光電変換部３０’の表面での空乏化を抑制して白傷・暗電流の低減をはかるものである。
【００２３】
なお、図中の３２は素子分離層、３３’は画素分離拡散層としてのｐ型ウェル、４３は読み出しトランジスタ２３のゲート（以下、読み出しゲートと称する）、４４は増幅トランジスタ２４のゲート、４５は垂直選択トランジスタのゲート、４６はリセットトランジスタのゲート、４７は各トランジスタのソース／ドレイン、４８は配線を示している。読み出しゲート４３はｐ型ウェル３３とｎ型光電変換部３０’との境界付近に設けられ、一部が信号蓄積部３４上に延在している。
【００２４】
本実施形態の特徴とするところは、ｐ型ウェル３１，３３’に囲まれたｎ型領域３０’の全てを光電変換部とし、読み出し用の信号蓄積部３４の一部を信号読み出しゲート４３下に形成したことにある。そして、信号蓄積部３４は、その電位の最深部が読み出しゲート４３下に位置するように形成されている。より具体的には信号蓄積部４３は、読み出しトランジスタ２３におけるチャネル長方向に対する中心位置が、信号読み出しゲート４３の端部よりも該ゲート４３の内側に位置するように配置されている。また、表面シールド層３５は、光電変換部３０’の露出部のみではなく、信号蓄積部３４の露出部も全て覆うように形成されている。
【００２５】
次に、本実施形態の固体撮像装置の製造方法について、図４及び図５を参照して説明する。
【００２６】
まず、図４（ａ）に示すように、ｎ型シリコン基板３０の表面から例えば４〜１０μｍの深さ位置に、イオン注入を行ってｐ型ウェル３１を形成し、基板３０を上側の光電変換部と下側の基板に分離する。
【００２７】
次いで、図４（ｂ）に示すように、埋め込み酸化膜等により素子分離層３２を形成すると共に、素子分離拡散層３３’を表面からｐ型ウェル３１に届くように形成する。
【００２８】
次いで、図４（ｃ）に示すように、光電変換部３０’の表面部に信号走査回路部となるｐ型ウェル３３を選択的に形成し、続いて図示していないが、周辺回路領域のｐ型ウェルとｎ型ウェルを形成する。
【００２９】
次いで、図５（ｄ）に示すように、光電変換部３０’の表面部に、ｐ型ウェル３３と離間して読み出し用の信号蓄積部３４を選択的に形成する。続いて、イオン注入法により光電変換部３０’の表面に、信号蓄積部３４の一部に延在するようにｐ型の表面シールド層３５を形成する。
【００３０】
次いで、図５（ｅ）に示すように、信号読み出しトランジスタのゲート４３、増幅トランジスタのゲート４４、垂直選択トランジスタのゲート４５、リセットトランジスタのゲート４６を形成し、各トランジスタのソース／ドレイン４７を形成する。
【００３１】
これ以降は、図示しない層間絶縁膜を形成した後にコンタクトを形成し、更に配線４８を形成することによって、前記図３に示す構成が得られる。その後、図示しない遮光層、色フィルタ、マイクロレンズなどを形成することになる。
【００３２】
次に、本実施形態の構成における、信号蓄積時及び信号読み出し時の電位を、図６を参照して説明する。図６（ａ）に示す断面構成において、信号蓄積時は図６（ｂ）に示すように、信号蓄積部３４を含めた光電変換部３０’において信号蓄積部３４の中央付近の電位が最も深くなっている。そして、この電位が最も深い部分は読み出しゲート４３の端部下に位置している。信号読み出し時は、図６（ｃ）に示すように、読み出しゲート４３により光電変換部３０’の最深部の電位が変調されるため、電位ポテンシャルは信号読み出しトランジスタのチャネル長方向に対して常に減少又は増加するものとなる。従って、前記図１１（ｃ）に示したような電位ポケットが生じることはなく、低電圧駆動でも信号電荷を確実に読み出すことができる。
【００３３】
このように本実施形態では、光電変換部３０’の電位の最深部が読み出しゲート４３下にあるため、ゲート電圧を高くせずとも最深部の電位を変調することができ、これにより電位ポケットを発生させることなく、全ての信号電荷を読み出すことができる。また、読み出しゲート電極は電荷読み出しを考慮することなく設計できるため、光路を遮断することなく読み出しゲート電極を配置ができる。従って、感度の低下を招くことなく、残像の低減及びｋＴｃ雑音を低減することができ、画質の劣化の少ない良好な画像を得ることができる。
【００３４】
また、表面シールド層３５が光電変換部３０’の露出部だけではなく、信号蓄積部３４の露出部をも覆うように形成されているため、白傷・暗電流の低減に更に有効となる。なお、前記図１０に示したような従来構成では、信号蓄積部３４を覆うように表面シールド層３５を形成すると、表面シールド層３５による電位障壁で信号電荷を読み出しにくくなる。これに対し本実施形態では、信号蓄積部３４の電位の最深部を読み出しゲート４３下に配置しているため、表面シールド層３５による電位障壁の発生を抑制して信号電荷を容易に読み出すことができる。
【００３５】
（第２の実施形態）
図７は、本発明の第２の実施形態に係わる固体撮像装置の１画素構成を示す断面図である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態が先に説明した第１の実施形態と異なる点は、ｐ型ウェル３１により分離された基板３０の上側領域３０’の上に更にｎ型領域５０をエピタキシャル成長し、このｎ型エピタキシャル領域５０を光電変換部としたことにある。なお、エピタキシャル成長の代わりに、イオン注入によってｎ型領域５０を形成しても良い。
【００３７】
その他の構成は図３と基本的に同様であり、信号蓄積部３４の電位の最深部が読み出しゲート４３下に位置するようになっている。また、画素分離層としてのｐ型ウェル３３’は信号走査回路部となるｐ型ウェル３３から素子分離拡散層としてのｐ型ウェル３１に達するように設けられている。
【００３８】
本実施形態における光電変換部５０の電位は読み出し用の信号蓄積部３４の電位より浅くしなければならない。そのために、ｎ型基板３０の不純物濃度を例えば１×１０14ｃｍ-3、光電変換部５０の不純物濃度を例えば５×１０15ｃｍ-3、信号蓄積部３４の不純物濃度を例えば５×１０16ｃｍ-3とした。
【００３９】
なお、本実施形態において光電変換部５０をエピタキシャル成長で形成する場合は、ｎ型基板３０にｎ型領域５０をエピタキシャル形成後、素子分離拡散層としてのｐ型ウェル３１を形成する。この後は第１の実施形態と同様の製造工程となる。また、光電変換部５０をイオン注入法で形成する場合は、第１の実施形態の図４（ｃ）と同時期に形成すれば良い。
【００４０】
このような構成であれば、光電変換部５０の電位の最深部が読み出しゲート４３下にあるため、ゲート電圧を高くせずとも最深部の電位を変調することができ、従って第１の実施形態と同様の効果が得られる。これに加え本実施形態では、光電変換部５０はｎ型基板３０’より濃度が高いため、飽和信号を増加させることができる。
【００４１】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わる固体撮像装置の１画素構成を示す断面図である。なお、図３及び図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
本実施形態では、ｎ型基板１０の代わりにｐ型基板６０を用いている。従って、基板６０と光電変換部５０とを分離する素子分離拡散層３１等は必要なく、ｐ型基板６０上に直接ｎ型光電変換部５０を形成している。光電変換部５０は、第２の実施形態と同様にエピタキシャル成長やイオン注入で形成することができる。
【００４３】
なお、本実施形態の光電変換部５０においてもその電位を信号蓄積部３４の電位よりも浅くなければならない。そのために、光電変換部５０及び信号蓄積部３４のｎ型不純物濃度は第２の実施形態と同様にすればよい。また、本実施形態において光電変換部５０をイオン注入法で形成する場合は、第１の実施形態の図４（ｃ）と同時期に形成すれば良い。
【００４４】
このような構成であっても、光電変換部５０の電位の最深部が読み出しゲート４３下にあるため、ゲート電圧を高くせずとも最深部の電位を変調することができ、従って第１の実施形態と同様の効果が得られる。
【００４５】
上述したような本発明の実施形態においては、１画素領域の全体にｎ型光電変換部を設け、この光電変換部の表面部に形成する信号蓄積部の一部を読み出しゲート下に配置し、信号蓄積部の電位が最も深くなる部分が信号読み出しゲート下に位置するようにしているため、信号読み出しゲートの低電圧駆動であっても、電位が最も深くなる部分を読み出しゲートにより変調することが可能となる。従って、光電変換部で光電変換した信号電荷を低電圧駆動により信号走査回路部に完全転送することが可能となり、残像及びｋＴｃ雑音を低減することができる。
【００４６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、信号読み出しトランジスタのチャネル方向に対し、信号蓄積部の中心部が読み出しゲートの端部に位置するようにしたが、この中心部が読み出しゲートの内側に位置するようにしてもよい。要は、信号蓄積部の電位が最も深くなる部分が信号読み出しゲート下に位置するようにすればよい。
【００４７】
また、実施形態では、単位セルの構成として、フォトダイオード（光電変換部）以外に、読み出しトランジスタ，増幅トランジスタ，選択トランジスタ，リセットトランジスタからなる信号走査回路部を用いたが、信号走査回路部の構成は図１に何ら限定されるものではなく、仕様に応じて適宜変更可能である。信号走査回路部としては、光電変換部で変換して得られた信号を増幅する増幅トランジスタと、信号をリセットするリセットトランジスタとを有するものであればよく、その他のトランジスタは必要に応じて用いればよい。
【００４８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態に係わるＭＯＳ型の固体撮像装置を示す回路構成図。
【図２】第１の実施形態の固体撮像装置の１画素構成を示す平面図。
【図３】第１の実施形態の固体撮像装置の１画素構成を示す断面図。
【図４】第１の実施形態に係わる固体撮像装置の製造工程を示す断面図。
【図５】第４の実施形態に係わる固体撮像装置の製造工程を示す断面図。
【図６】第１の実施形態の固体撮像装置における信号蓄積時及び信号読み出し時の電位ポテンシャルを示す模式図。
【図７】第２の実施形態に係わる固体撮像装置の１画素構成を示す断面図。
【図８】第３の実施形態に係わる固体撮像装置の１画素構成を示す断面図。
【図９】従来のＭＯＳ型固体撮像装置の１画素構成を示す平面図。
【図１０】従来のＭＯＳ型固体撮像装置の１画素構成を示す断面図。
【図１１】従来の問題点を説明するためのもので、信号蓄積時及び信号読み出し時の電位ポテンシャルを示す模式図。
【符号の説明】
【００５０】
１０…撮像領域
１２（１２−１−１，１２−１−２，〜，１２−３−３）…フォトダイオード
１３（１３−１−１，１３−１−２，〜，１３−３−３）…読み出しトランジスタ
１４（１４−１−１，１４−１−２，〜，１４−３−３）…増幅トランジスタ
１５（１５−１−１，１５−１−２，〜，１５−３−３）…垂直選択トランジスタ
１６（１６−１−１，１６−１−２，〜，１６−３−３）…リセットトランジスタ
２１…垂直シフトレジスタ
２２…水平シフトレジスタ
２３（２３−１，２３―２，２３−３）…水平アドレス線
２４（２４−１，２４―２，２４−３）…リセット線
２５（２５−１，２５―２，２５−３）…水平選択トランジスタ
２６（２６−１，２６―２，２６−３）…垂直信号線
２７…水平信号線
２８（２８−１，２８―２，２８−３）…負荷トランジスタ
３０…ｎ型シリコン基板
３０’，５０…光電変換領域
３１…ｐ型ウェル（第１のｐ型半導体領域）
３２…素子分離層
３３…ｐ型ウェル（第２のｐ型半導体領域）
３３’…ｐ型ウェル（画素分離拡散層）
３４…信号蓄積部
３５…表面シールド層
４３…読み出しトランジスタのゲート
４４…増幅トランジスタのゲート
４５…垂直選択トランジスタのゲート
４６…リセットトランジスタのゲート
４７…トランジスタのソース／ドレイン
４８…配線
６０…ｐ型シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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