(57)【要約】【課題】  周辺回路領域におけるリセスを緩和してリーク電流を低減することのできる半導体装置の製造方法を提供する。【解決手段】  シリコン基板１上で、周辺回路領域における素子分離領域９は、メモリセル領域の素子分離領域９に比較して、素子分離領域９の外側に向かって素子分離エッジ部が延びている。このような半導体装置は、シリコン基板１の上に、シリコン酸化膜およびポリシリコン膜を形成し、周辺回路領域にあるポリシリコン膜に、シリコンの酸化速度を速くする不純物を注入した後、シリコン基板１に溝部を形成し、露出しているシリコン基板１およびポリシリコン膜を酸化してから、溝部にシリコン酸化膜を埋め込んで素子分離領域９とすることによって製造することができる。【選択図】      図１３
2006310484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上にポリシリコン膜を形成する工程と、
前記半導体基板のメモリセル領域にレジスト膜を形成する工程と、
前記半導体基板の周辺回路領域にある前記ポリシリコン膜に、シリコンの酸化速度を速くする不純物を注入する工程と、
不要となった前記レジスト膜を除去する工程と、
前記ポリシリコン膜の上にシリコン窒化膜を形成する工程と、
フォトリソグラフィー法によって、前記シリコン窒化膜、前記ポリシリコン膜および前記シリコン酸化膜を所定の形状に加工し、前記半導体基板を露出させる工程と、
前記シリコン窒化膜をマスクとして前記半導体基板を加工し、前記半導体基板に溝部を形成する工程と、
露出している前記半導体基板および前記ポリシリコン膜を酸化する工程と、
前記溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコンの酸化速度を速くする不純物はリンである請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜の上にシリコン窒化膜を形成する工程と、
フォトリソグラフィー法によって、前記シリコン窒化膜、前記ポリシリコン膜および前記シリコン酸化膜を所定の形状に加工し、前記半導体基板を露出させる工程と、
前記半導体基板の周辺回路領域にレジスト膜を形成する工程と、
前記半導体基板のメモリセル領域にある前記ポリシリコン膜に、シリコンの酸化速度を遅くする不純物を注入する工程と、
不要となった前記レジスト膜を除去する工程と、
前記シリコン窒化膜をマスクとして前記半導体基板を加工し、前記半導体基板に溝部を形成する工程と、
露出している前記半導体基板および前記ポリシリコン膜を酸化する工程と、
前記溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上にポリシリコン膜を形成する工程と、
前記半導体基板の周辺回路領域にレジスト膜を形成する工程と、
前記半導体基板のメモリセル領域にある前記ポリシリコン膜に、シリコンの酸化速度を遅くする不純物を注入する工程と、
不要となった前記レジスト膜を除去する工程と、
前記ポリシリコン膜の上にシリコン窒化膜を形成する工程と、
フォトリソグラフィー法によって、前記シリコン窒化膜、前記ポリシリコン膜および前記シリコン酸化膜を所定の形状に加工し、前記半導体基板を露出させる工程と、
前記シリコン窒化膜をマスクとして前記半導体基板を加工し、前記半導体基板に溝部を形成する工程と、
露出している前記半導体基板および前記ポリシリコン膜を酸化する工程と、
前記溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記シリコンの酸化速度を遅くする不純物は窒素である請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等のメモリデバイスまたはメモリ・ロジック混載型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリの製造工程において、メモリセル領域と周辺回路領域とで膜厚などが異なるゲート絶縁膜を設ける場合、従来は、まず、全面にゲート絶縁膜を形成し、次いで、周辺回路領域のゲート絶縁膜のみを除去してから、周辺回路領域に新たにゲート絶縁膜を形成していた。
【０００３】
図２０は、素子分離領域４１が形成されたシリコン基板４２である。シリコン基板４２のメモリセル領域には、ゲート絶縁膜４７、フローティングゲート４４、ＯＮＯ膜４５およびコントロールゲート４６が形成されている。一方、周辺回路領域には、ゲート絶縁膜４８およびトランジスタゲート４９が形成されている。これらの形成を、メモリセル領域における素子分離領域４１のバーズビーク（ｂｉｒｄｓ  ｂｅａｋ）が抑制される条件で行うと、周辺回路領域における素子分離領域４１のバーズビークも抑制される。その結果、メモリセル領域と異なる酸化膜の敷き直しを行う周辺回路領域において、素子分離エッジ部（図のＡ）でリセス（凹部）４３が形成されて、逆ナロー効果によりオフリーク電流が増加するという問題があった。
【０００４】
一方、周辺回路領域におけるゲート電極の素子分離エッジ部でゲート電極が落ち込むのを抑えることによって、電気的特性に優れたフラッシュメモリを製造する方法が提案されている（例えば、特許文献１参照。）。しかしながら、この方法では、複数回のウェットエッチングを利用してサイドエッチングを行うために、膜厚均一性の低下および製造工程数の大幅な増加をもたらすという問題があった。
【０００５】
【特許文献１】特開２００１−９４０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、周辺回路領域におけるリセスを緩和して、周辺回路領域におけるオフリーク電流と消費電流の発生を抑制し、消費電力を低減することのできる半導体装置の製造方法を提供することにある。
【０００７】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００８】
本願第１の発明は、半導体基板の上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の上にポリシリコン膜を形成する工程と、半導体基板のメモリセル領域にレジスト膜を形成する工程と、半導体基板の周辺回路領域にあるポリシリコン膜に、シリコンの酸化速度を速くする不純物を注入する工程と、不要となったレジスト膜を除去する工程と、ポリシリコン膜の上にシリコン窒化膜を形成する工程と、フォトリソグラフィー法によって、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を所定の形状に加工し、半導体基板を露出させる工程と、シリコン窒化膜をマスクとして半導体基板を加工し、半導体基板に溝部を形成する工程と、露出している半導体基板およびポリシリコン膜を酸化する工程と、溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【０００９】
また、本願第２の発明は、半導体基板の上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の上にポリシリコン膜を形成する工程と、このポリシリコン膜の上にシリコン窒化膜を形成する工程と、フォトリソグラフィー法によって、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を所定の形状に加工し、半導体基板を露出させる工程と、半導体基板の周辺回路領域にレジスト膜を形成する工程と、半導体基板のメモリセル領域にあるポリシリコン膜に、シリコンの酸化速度を遅くする不純物を注入する工程と、不要となったレジスト膜を除去する工程と、シリコン窒化膜をマスクとして半導体基板を加工し、半導体基板に溝部を形成する工程と、露出している半導体基板およびポリシリコン膜を酸化する工程と、溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１０】
さらに、本願第３の発明は、半導体基板の上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の上にポリシリコン膜を形成する工程と、半導体基板の周辺回路領域にレジスト膜を形成する工程と、半導体基板のメモリセル領域にあるポリシリコン膜に、シリコンの酸化速度を遅くする不純物を注入する工程と、不要となったレジスト膜を除去する工程と、ポリシリコン膜の上にシリコン窒化膜を形成する工程と、フォトリソグラフィー法によって、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を所定の形状に加工し、半導体基板を露出させる工程と、シリコン窒化膜をマスクとして半導体基板を加工し、半導体基板に溝部を形成する工程と、露出している半導体基板およびポリシリコン膜を酸化する工程と、溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１１】
本願第１の発明によれば、周辺回路領域とメモリセル領域とでポリシリコン膜の酸化量を変えることができるので、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【００１２】
また、本願第２の発明によれば、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となるので、メモリセル領域の素子分離領域がバーズビークとなるのを抑制する条件でメモリセル領域と異なるゲート絶縁膜の敷き直しを行っても、周辺回路領域でリーク電流が発生するのを防ぐことができる。
【００１３】
さらに、本願第３の発明によれば、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１〜図１３を用いて、本実施の形態による半導体装置およびその製造方法について説明する。尚、図１〜図１３はワード線方向に沿う断面図である。また、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００１５】
半導体基板としてのシリコン基板１の上に、シリコン酸化膜２およびポリシリコン膜３をこの順に形成した後、図１に示すように、メモリセル領域にレジスト膜４を形成しこの領域をマスクした状態で、周辺回路領域のポリシリコン膜３に高濃度のＮ型不純物を注入する。例えば、０．５×１０１５ａｔｍ／ｃｍ２〜１０×１０１５ａｔｍ／ｃｍ２程度の濃度のリンを注入することができる。尚、本実施の形態においては、注入する不純物はシリコンの酸化速度を速くする不純物であればよく、上記例に限られるものではない。例えば、ヒ素またはボロンなどの不純物を注入することもできる。
【００１６】
次に、不要となったレジスト膜４を除去した後に、ポリシリコン膜３の上にシリコン窒化膜５を形成する（図２）。
【００１７】
次に、フォトリソグラフィー法を用いて、シリコン窒化膜５、ポリシリコン膜３およびシリコン酸化膜２を所定の形状に加工し、シリコン基板１を露出させる（図３）。
【００１８】
次いで、シリコン窒化膜５をマスクとしてシリコン基板１をエッチングし、溝部６を形成する（図４）。
【００１９】
溝部６を形成した後は、酸化を行って、溝部６の内壁にシリコン酸化膜７を形成する（図５）。このとき、ポリシリコン膜３の側面も酸化されるが、周辺回路領域のポリシリコン膜３にはＮ型不純物が注入されているので、この部分における酸化速度はメモリセル領域に比較して速くなる。したがって、周辺回路領域のポリシリコン膜３の側面に形成されるシリコン酸化膜７の膜厚は、図５に示すように、メモリセル領域におけるシリコン酸化膜７の膜厚よりも厚くなる。尚、ポリシリコン膜３の側壁に形成されるシリコン酸化膜７の膜厚は、注入種の濃度を調整することによって、均一性よく制御することが可能である。
【００２０】
次に、溝部６を埋め込むようにしてシリコン酸化膜８を形成する（図６）。尚、図６において、シリコン酸化膜７とシリコン酸化膜８とは明確には区別できない。
【００２１】
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による平坦化処理を施して図７の状態にした後、シリコン酸化膜８およびシリコン酸化膜７の一部と、ポリシリコン膜３およびシリコン酸化膜２の全てとを除去して、図８（ａ）および（ｂ）の構造とする。尚、図８（ｂ）は、図８（ａ）の素子分離領域付近の部分拡大図である。
【００２２】
図８（ａ），（ｂ）において、シリコン酸化膜７，８がシリコン基板１に埋め込まれている領域が素子分離領域９である。この図から分かるように、周辺回路領域では、素子分離領域９の外側に向かって素子分離エッジ部が延びている。これは、周辺回路領域では、メモリセル領域に比較して、ポリシリコン膜３の側面のシリコン酸化膜７の厚さが厚くなることによるものである。そして、このような構造とすることによって、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【００２３】
次に、シリコン基板１の上に、ゲート絶縁膜としてのシリコン酸化膜１００と、フローティングゲート材料膜としてのポリシリコン膜１０を順に形成した後、さらに、この上にレジスト膜１１を形成する（図９）。
【００２４】
次いで、フォトリソグラフィー法により加工したレジスト膜１１´をマスクとして、メモリセル領域にあるポリシリコン膜１０を加工し、フローティングゲート１２を形成する（図１０）。
【００２５】
次に、フローティングゲート１２を被覆するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）膜１３を形成した後、レジスト膜１４をマスクとして、周辺回路領域にあるＯＮＯ膜１３およびポリシリコン膜１０およびシリコン酸化膜１００を除去する（図１１）。
【００２６】
次に、ＯＮＯ膜１３の形成されたフローティングゲート１２を被覆するようにして、シリコン基板１の上に、シリコン酸化膜１０１、ポリシリコン膜１５、タングステンシリサイド膜１６およびシリコン窒化膜１７をこの順に形成する。ここで、ポリシリコン膜１５およびタングステンシリサイド膜１６は、コントロールゲート材料膜である。そして、所定の形状を有するレジスト膜１８を形成して図１２の構造とする。
【００２７】
続いて、レジスト膜１８をマスクとして、シリコン窒化膜１７、タングステンシリサイド膜１６およびポリシリコン膜１５をエッチングすると、図１３に示す構造が得られる。図において、１９は周辺回路領域におけるトランジスタゲートである。ここで、図１３（ｂ）は、図１３（ａ）の素子分離領域付近の部分拡大図である。尚、本実施の形態においては、シリコン酸化膜１００を周辺回路領域で除去した後に、新たにシリコン酸化膜１０１を形成することを「シリコン酸化膜の敷き直し」と称する。
【００２８】
以上述べたように、本実施の形態によれば、周辺回路領域におけるポリシリコン膜にＮ型不純物を注入することによって、この部分における酸化速度を速くすることができる。これにより、周辺回路領域とメモリセル領域とでポリシリコン膜の酸化量を変えることができるので、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【００２９】
すなわち、本実施の形態によれば、メモリセル領域の素子分離領域がバーズビークとなるのを抑制する条件で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行っても、周辺回路領域でリーク電流が発生するのを防ぐことができる。また、メモリセル領域と周辺回路領域のバーズビークをそれぞれ独立して制御できるので、微細なメモリセル領域においても活性領域を最大限有効に活用して、トランジスタ性能を向上させることが可能となる。したがって、メモリセル領域におけるトランジスタと、周辺回路領域におけるトランジスタとをともに高性能化することができる。
【００３０】
実施の形態２．
図１４〜図１９を用いて、本実施の形態による半導体装置の製造方法について説明する。尚、図１４〜図１９はワード線方向に沿う断面図である。また、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００３１】
まず、半導体基板としてのシリコン基板２１の上に、シリコン酸化膜２２、ポリシリコン膜２３およびシリコン窒化膜２４をこの順に形成する（図１４）。
【００３２】
次に、フォトリソグラフィー法を用いて、シリコン窒化膜２４、ポリシリコン膜２３およびシリコン酸化膜２２を所定の形状に加工し、シリコン基板２１を露出させる（図１５）。
【００３３】
次いで、図１６に示すように、周辺回路領域にレジスト膜２５を形成しこの領域をマスクした状態で、メモリセル領域のポリシリコン膜２３に、高濃度の窒素（Ｎ２）をシリコン基板２１に対して斜めに注入する。例えば、５×１０１５ａｔｍ／ｃｍ２〜１０×１０１５ａｔｍ／ｃｍ２程度の濃度の窒素を注入することができる。尚、本実施の形態においては、注入する不純物はシリコンの酸化速度を遅くする不純物であればよく、上記例に限られるものではない。
【００３４】
次いで、シリコン窒化膜２４をマスクとしてシリコン基板２１をエッチングし、溝部２６を形成する（図１７）。
【００３５】
溝部２６を形成した後は、酸化を行って、溝部２６の内壁にシリコン酸化膜２７を形成する（図１８）。このとき、ポリシリコン膜２３の側面も酸化されるが、メモリセル領域のポリシリコン膜２３には窒素が注入されているので、この部分における酸化速度は周辺回路領域に比較して遅くなる。したがって、周辺回路領域のポリシリコン膜２３の側面に形成されるシリコン酸化膜２７の膜厚は、メモリセル領域におけるシリコン酸化膜２７の膜厚よりも相対的に厚くなる。このようにすることによって、実施の形態１と同様に、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【００３６】
シリコン酸化膜２７を形成した後は、実施の形態１で説明した図６〜図１２と同様の工程を経て、素子分離領域２８、フローティングゲート２９、ＯＮＯ膜３０およびポリシリコン膜３１およびタングステンシリサイド膜３２からなるコントロールゲートを形成する（図１９）。尚、図１９において、３３はシリコン窒化膜、３４は周辺回路領域におけるトランジスタゲート、１０２，１０３はシリコン酸化膜である。
【００３７】
実施例１で説明した図８（ａ）および（ｂ）と同様に、本実施例においても、周辺回路領域では、素子分離領域２８の外側に向かって素子分離エッジ部が延びている。これは、周辺回路領域では、メモリセル領域に比較して、シリコン酸化膜２７の厚さが厚くなることによるものである。そして、このような構造とすることによって、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。したがって、メモリセル領域の素子分離領域２８がバーズビークとなるのを抑制する条件で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行っても、周辺回路領域でリーク電流が発生するのを防ぐことができる。
【００３８】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【００３９】
例えば、実施の形態１と同様の工程にしたがって、メモリセル領域のポリシリコン膜に窒素を注入した場合にも、本発明の効果を得ることができる。具体的には、半導体基板の上にシリコン酸化膜およびポリシリコン膜を順に形成した後、半導体基板の周辺回路領域にレジスト膜を形成する。次いで、半導体基板のメモリセル領域にあるポリシリコン膜に、シリコンの酸化速度を遅くする不純物を注入する。次に、不要となったレジスト膜を除去し、ポリシリコン膜の上にシリコン窒化膜を形成した後、フォトリソグラフィー法によって、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を所定の形状に加工して、半導体基板を露出させる。次に、シリコン窒化膜をマスクとして半導体基板を加工し、半導体基板に溝部を形成する。そして、露出している半導体基板およびポリシリコン膜を酸化してから、溝部にシリコン酸化膜を埋め込んで素子分離領域を形成する。このようにすることによっても、周辺回路領域における素子分離エッジ部で、メモリセル領域と異なるゲート絶縁膜の敷き直しを行った後に発生するリセス量を低減することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】実施の形態１における半導体装置の製造方法の説明図である。
【図２】実施の形態１における半導体装置の製造方法の説明図である。
【図３】実施の形態１における半導体装置の製造方法の説明図である。
【図４】実施の形態１における半導体装置の製造方法の説明図である。
【図５】実施の形態１における半導体装置の製造方法の説明図である。
【図６】実施の形態１における半導体装置の製造方法の説明図である。
【図７】実施の形態１における半導体装置の製造方法の説明図である。
【図８】実施の形態１における半導体装置の製造方法の説明図であり、（ｂ）は、（ａ）の素子分離領域付近の部分拡大図である。
【図９】実施の形態１における半導体装置の製造方法の説明図である。
【図１０】実施の形態１における半導体装置の製造方法の説明図である。
【図１１】実施の形態１における半導体装置の製造方法の説明図である。
【図１２】実施の形態１における半導体装置の製造方法の説明図である。
【図１３】実施の形態１における半導体装置の製造方法の説明図であり、（ｂ）は（ａ）の部分拡大図である。
【図１４】実施の形態２における半導体装置の製造方法の説明図である。
【図１５】実施の形態２における半導体装置の製造方法の説明図である。
【図１６】実施の形態２における半導体装置の製造方法の説明図である。
【図１７】実施の形態２における半導体装置の製造方法の説明図である。
【図１８】実施の形態２における半導体装置の製造方法の説明図である。
【図１９】実施の形態２における半導体装置の製造方法の説明図であり、（ｂ）は（ａ）の部分拡大図である。
【図２０】従来の素子分離領域が形成されたシリコン基板の断面図である。
【符号の説明】
【００４１】
１，２１，４２  シリコン基板
２，７，８，２２，２７，１００，１０１  シリコン酸化膜
３，１０，１５，２３，３１  ポリシリコン膜
４，１１，１４，１８，２５  レジスト膜
５，１７，２４，３３  シリコン窒化膜
６，２６  溝部
９，２８，４１  素子分離領域
１２，２９，４４  フローティングゲート
１３，３０，４５  ＯＮＯ膜
１６，３２  タングステンシリサイド膜
１９，３４，４９  トランジスタゲート
４６  コントロールゲート
４７，４８  ゲート絶縁膜
【図１】
2006310484.tif 000003
【図２】
2006310484.tif 000004
【図３】
2006310484.tif 000005
【図４】
2006310484.tif 000006
【図５】
2006310484.tif 000007
【図６】
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【図７】
2006310484.tif 000009
【図８】
2006310484.tif 000010
【図９】
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【図１０】
2006310484.tif 000012
【図１１】
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【図１２】
2006310484.tif 000014
【図１３】
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【図１４】
2006310484.tif 000016
【図１５】
2006310484.tif 000017
【図１６】
2006310484.tif 000018
【図１７】
2006310484.tif 000019
【図１８】
2006310484.tif 000020
【図１９】
2006310484.tif 000021
【図２０】
2006310484.tif 000022