(57)【要約】【課題】  ＬＯＣＯＳオフセット構造を採らなくても、トランジスタの耐圧が高い半導体装置の提供を提供する。【解決手段】  ＭＯＳトランジスタ１００のゲート電極１１とドレインプラグ１７との間のシリコン基板１上に、絶縁膜７を介して電界集中緩和用のスポットプラグ１９が設けられており、このスポットプラグ１９は、ゲート電極２１の上方まで延ばされたソース電極２１に接続している。このような構成であれば、ゲート電極１１下とドレイン領域５との境界部分は、スポットプラグの影響を受けて電界集中が緩和され、その勾配が緩やかになる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板にトランジスタを有する半導体装置であって、
前記トランジスタのゲート電極と当該トランジスタのドレイン領域との間の前記基板上に絶縁膜を介して電界集中緩和用のスポット電極が設けられている、ことを特徴とする半導体装置。
【請求項２】
前記スポット電極は、前記トランジスタのソース領域に繋がるソース電極に接続していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜を第１の絶縁膜としたとき、
前記ソース電極は、第２の絶縁膜を介して前記ゲート電極の上側の少なくとも一部を覆うように形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース電極は、前記ドレイン領域上に設けられたドレイン電極の前記ゲート電極側の少なくとも一部を包囲するように形成されていることを特徴とする請求項２又は請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＬＯＣＯＳオフセット構造を採らなくてもトランジスタの耐圧が高い半導体装置に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１には、ゲート絶縁膜とドレイン領域との間にＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成された、いわゆるＬＯＣＯＳオフセット構造のＭＯＳトランジスタが開示されている。かかるＭＯＳトランジスタにあっては、ＬＯＣＯＳ層及びオフセット不純物層によって、ゲート絶縁膜下とドレイン領域との間で空乏層が伸び電界の集中が緩和されるので、高耐圧であった。
【特許文献１】特開平１１−８３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来技術では、電界集中を緩和するためにＬＯＣＯＳ層等が必要であったが、ＬＯＣＯＳ層を形成する際には、マスクであるシリコン窒化膜の下にもその開口端から酸素が入り込みバーズビークが形成される。そのため、このバーズビーク周辺で結晶欠陥が生じやすく、この欠陥によってデバイス特性が劣化してしまうおそれがあった（第１の問題点）。
また、このＬＯＣＯＳ層は、素子分離用ＬＯＣＯＳと同時に作ることも別々に作ることも可能であるが、同時に作る場合にはＬＯＣＯＳ層は素子分離用ＬＯＣＯＳと同じ厚さとなるため不都合な点が多く、それゆえ別々に作ることが多い。ここで、別々に作る場合には、ＬＯＣＯＳプロセスを素子分離用と、オフセット用とに分けて行う（即ち、２回行う。）ことになるので、プロセスのサーマルバジェット（熱履歴）が大きい、という問題があった（第２の問題点）。
【０００４】
本発明は、このような解決すべき問題に着目してなされたものであって、ＬＯＣＯＳオフセット構造を採らなくても、トランジスタの耐圧が高い半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、基板にトランジスタを有する半導体装置であって、前記トランジスタのゲート電極と当該トランジスタのドレイン領域との間の前記基板上に絶縁膜を介して電界集中緩和用のスポット電極が設けられている、ことを特徴とするものである。ここで、スポット電極には、その周囲の電界を小さくするような電圧（例えば、０［Ｖ］）が印加される。
【０００６】
このような構成であれば、ゲート電極下とドレイン領域との境界部分は、スポット電極の影響を受けて電界集中が緩和され、その勾配が緩やかになる。従って、トランジスタの耐圧を高めることができる。
これにより、従来技術で説明したようなＬＯＣＯＳオフセット構造を採らずに済むので、バーズビーク周辺での結晶欠陥の発生を減らす、又は無くすことが可能である。また、ＬＯＣＯＳプロセスを２回行う必要もなくなるので、サーマルバジェット（熱履歴）を減らすことが可能である。
【０００７】
〔発明２〕  発明２の半導体装置は、発明１の半導体装置において、前記スポット電極は、前記トランジスタのソース領域に繋がるソース電極に接続していることを特徴とするものである。
【０００８】
このような構成であれば、ゲート電極下とドレイン領域との境界部分は、スポット電極からソース電位の影響を受けて電界集中が緩和され、その勾配が緩やかになる。スポット電極とソース電極とを接続するだけでよく、スポット電極を他の素子に接続する必要がないので、回路構成が簡単である。
【０００９】
〔発明３〕  発明３の半導体装置は、発明２の半導体装置において、前記絶縁膜を第１の絶縁膜としたとき、前記ソース電極は、第２の絶縁膜を介して前記ゲート電極の上側の少なくとも一部を覆うように形成されていることを特徴とするものである。
このような構成であれば、ゲート電極下とドレイン領域との境界部分は、ゲート電極方向からソース電位の影響も受けるので、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
【００１０】
〔発明４〕  発明４の半導体装置は、発明２又は発明３の半導体装置において、前記ソース電極は、前記ドレイン領域上に設けられたドレイン電極の前記ゲート電極側の少なくとも一部を包囲するように形成されていることを特徴とするものである。
【００１１】
このような構成であれば、ドレイン電極のソース電極によって包囲された部分の電界はソース電極に引き付けられ、包囲された部分から「ゲート電極下とドレイン領域との境界部分」への電界はある程度抑えられるので、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
本発明は、特に、３０〜１００［Ｖ］程度の高耐圧型のＭＯＳトランジスタを有する半導体装置に適用して極めて好適である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る高耐圧Ｎ型ＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」という。）１００の構成例を示す断面図である。図１に示すように、このＭＯＳトランジスタ１００は、ソース領域３と、ドレイン領域５と、絶縁膜７と、ゲート電極１１と、層間絶縁膜１３と、ソースプラグ１５と、ドレインプラグ１７と、スポットプラグ１９と、ソース電極２１と、ドレイン電極２３と、を含んだ構成となっている。
【００１３】
図１に示すように、ソース領域３は例えばリン又はヒ素等のＮ型不純物がＰ型シリコン基板１にイオン注入され、熱拡散して形成された領域である。また、ドレイン領域５も例えばリン又はヒ素等のＮ型不純物がＰ型のシリコン基板１にイオン注入され、熱拡散して形成された領域である。このソース領域３とドレイン領域５とに挟まれたシリコン基板１の上層部分が、ＭＯＳトランジスタ１００の駆動時にチャネルとなる領域（以下「チャネル領域」という。）である。
【００１４】
また、図１に示すように、このＭＯＳトランジスタ１００では、ドレイン領域５でのＮ型不純物濃度はチャネル領域側とドレインプラグ１７側とで異なり、チャネル領域側よりもドレインプラグ１７側の方が濃くなっている（濃度差をＮ−，Ｎ＋で示している。）。これは、ソース領域３とドレイン領域５との間に電圧が印加されたときに、チャネル領域とドレイン領域５との境界部分での電界集中を抑制するためである。
【００１５】
絶縁膜７は、シリコン基板１のチャネル領域上からドレイン領域５上にかけて設けられている。この絶縁膜７は例えばシリコン酸化膜である。絶縁膜７のうちのシリコン基板１とゲート電極１１とに挟まれた部分がゲート絶縁膜である。絶縁膜７の厚さは、例えば５００〜２０００［Å］程度である。
ゲート電極１１は例えばリン又はボロン等の不純物を含むポリシリコンからなる。また、層間絶縁膜１３は、例えばシリコン酸化膜からなり、その厚さは例えば５０００〜２００００［Å］程度である。図１に示すように、この層間絶縁膜１３によって、ゲート電極１１はその上方及び側方が覆われている。
【００１６】
ソースプラグ１５は、ソース領域３上に形成されたプラグ電極であり、その材質は例えばタングステン（Ｗ）である。また、ドレインプラグ１７は、ドレイン領域５上に形成されたプラグ電極であり、その材質も例えばタングステンである。ソースプラグ１５、ドレインプラグ１７のいずれも、その下面とシリコン基板１との間にはＴｉ／ＴｉＮ等のバリアメタル（図示せず）が形成されており、かつ、プラグの上面は層間絶縁膜１３から露出している。
【００１７】
図１に示すように、スポットプラグ１９は、ゲート電極１１とドレインプラグ１７との間のシリコン基板１上に絶縁膜７を介して設けられている。このスポットプラグ１９の材質は、例えばタングステンである。図１に示すように、このスポットプラグ１９はドレインプラグ１７から完全に離れており、その間には層間絶縁膜１３が介在している。また、このスポットプラグ１９の上面は層間絶縁膜１３から露出している。
【００１８】
ソース電極２１は層間絶縁膜１３上に形成されており、ゲート電極１１を跨ぐような形でソースプラグ１５の上面とスポットプラグ１９の上面とにそれぞれ接続している。また、ドレイン電極２３は層間絶縁膜１３上に形成されており、ドレインプラグ１７の上面に接続している。ソース電極２１及びドレイン電極２３の材質は例えばアルミニウム合金である。
【００１９】
図１に示すＭＯＳトランジスタ１００では、例えば、その駆動時にソース電極２１に０［Ｖ］が、ドレイン電極２３に１０［Ｖ］が印加される。つまり、ソースプラグ１５だけでなく、スポットプラグ１９にも０［Ｖ］が印加される。このような状態では、チャネル領域とドレイン領域５との境界部分は、スポットプラグ１９の影響を受けて電界集中が緩和され、その勾配（ポテンシャルの勾配）が緩やかになる。従って、従来技術で説明したようなＬＯＣＯＳオフセット構造を採ることなく、トランジスタの耐圧を高めることができる。
【００２０】
次に、図１に示したＭＯＳトランジスタ１００の製造方法について説明する。
図２（Ａ）〜（Ｄ）は、ＭＯＳトランジスタ１００の製造方法を示す工程図である。図２（Ａ）では、ＬＯＣＯＳプロセス、またはＳＴＩプロセスにより図示しない素子分離層を形成した後で、シリコン基板１上に絶縁膜７とゲート電極１１とを順次形成する。絶縁膜７は、例えば熱酸化により形成する。次に、ゲート電極１１下から露出したシリコン基板１にＮ型の不純物をイオン注入し熱拡散させてソース領域３及びドレイン領域５を形成し、シリコン基板１上に層間絶縁膜１３を形成する。層間絶縁膜１３は、例えばＣＶＤ法により形成する。
【００２１】
次に、図２（Ｂ）に示すように、フォトリソグラフィによって、ソースプラグ、ドレインプラグ及びスポットプラグの各形成領域上だけを開口し、その他の領域を覆うレジストパターン５１を層間絶縁膜１３上に形成する。そして、このレジストパターン５１をマスクに層間絶縁膜１３をドライエッチングして、図２（Ｃ）に示すように、コンタクトホールＨＣ及びスポットホールＨＳを形成する。
【００２２】
ここで、層間絶縁膜１３はＣＶＤ法により形成した膜であり、その膜厚はシリコン基板１の全面でほぼ同じ値である。また、絶縁膜７は熱酸化により形成した膜である。そして、ＣＶＤ法で形成した層間絶縁膜１３よりも、熱酸化膜で形成した絶縁膜７の方が膜質が緻密でエッチングされにくい傾向がある。そのため、レジストパターン５１（図２（Ｂ）参照。）をマスクにコンタクトホールＨＣ等を形成した場合、コンタクトホールＨＣの底面にソース領域３、ドレイン領域５の表面が露出するとほぼ同時に、スポットホールＨＳの底面にも絶縁膜７の表面が露出するが、絶縁膜７はエッチングされにくい膜質なので、層間絶縁膜１３を多少オーバエッチングしても、スポットホールＨＳ底面の絶縁膜７が無くなることはない。
【００２３】
次に、コンタクトホールＨＣ及びスポットホールＨＳを形成した層間絶縁膜１３上に、図示しないバリアメタルと、タングステン膜とを順次形成する。そして、タングステン膜及びバリアメタルをＣＭＰで研磨して、コンタクトホールＨＣ及びスポットホールＨＳ以外の層間絶縁膜１３上からタングステン膜を取り除く。これにより、図２（Ｄ）に示すように、ソースプラグ１５及びドレインプラグ１７、スポットプラグ１９を形成する。ＣＭＰによるタングステン膜の研磨工程では、バリアメタル下から露出した層間絶縁膜１３の上面も多少研磨されるので、図２（Ｄ）に示すように、その上面は平坦化される。
【００２４】
その後、層間絶縁膜１３上の全面にアルミニウム合金膜を形成し、フォトリソグラフィ及びドライエッチングによって、アルミニウム合金膜からソース電極２１とドレイン電極２３とを形成する。これにより、ＭＯＳトランジスタ１００を完成させる。
このように、本発明の第１実施形態に係るＭＯＳトランジスタ１００を含む半導体装置によれば、ソース電極２１はスポットプラグ１９に接続しているので、チャネル領域とドレイン領域５との境界部分は、薄い絶縁膜７を介してスポットプラグ１９からソース電位の影響を受ける。このため、後頁のシミュレーション結果で示す通り、上記境界部分では電界集中が緩和され、その勾配（ポテンシャルの勾配）が緩やかになる。従って、トランジスタの耐圧を高めることができる。
【００２５】
これにより、従来技術で説明したようなＬＯＣＯＳオフセット構造を採らずに済むので、バーズビーク周辺での結晶欠陥の発生を減らす、又は無くすことが可能である。また、ＬＯＣＯＳプロセスを２回行う必要もなくなるので、サーマルバジェット（熱履歴）を減らすことが可能である。
また、このＭＯＳトランジスタ１００は、ソース電極２１がゲート電極１１の上方を覆う構造（即ち、フィールドプレート構造）となっているので、上記境界部分はスポットプラグ１９だけでなく、ゲート電極１１方向からもソース電位の影響を受ける。従って、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
【００２６】
この第１実施形態では、シリコン基板１が本発明の「基板」に対応し、ＭＯＳトランジスタ１００が本発明の「トランジスタ」に対応している。また、ドレインプラグ１７が本発明の「ドレイン電極」に対応し、ソースプラグ１５及びソース電極２１が本発明の「ソース電極」に対応している。さらに、絶縁膜７が本発明の「（第１の）絶縁膜」に対応し、スポットプラグ１９が本発明の「スポット電極」に対応している。また、層間絶縁膜１３が本発明の「第２の絶縁膜」に対応している。
【００２７】
（２）第２実施形態
図３は、本発明の第２実施形態に係るＭＯＳトランジスタ２００の構成例を示す断面図である。図３において、図１に示したＭＯＳトランジスタ１００と同一部分には同一の符号を付し、その詳細な説明は省略する。
【００２８】
図３に示すように、このＭＯＳトランジスタ２００は、ソース領域３と、ドレイン領域５と、絶縁膜７と、ゲート電極１１と、層間絶縁膜１３と、ソースプラグ１５と、ドレインプラグ１７と、スポットプラグ１９と、ソース電極２１´と、ドレイン電極２３と、スポット電極２５と、を含んだ構成となっている。
第１実施形態で説明したＭＯＳトランジスタ１００とは異なり、このＭＯＳトランジスタ２００では、ソース電極２１´はスポットプラグ１９に接続していない。その代わりに、スポット電極２５が層間絶縁膜１３上に形成され、スポットプラグ１９の上面に接続している。このスポット電極２５は、ソース電極２１及びドレイン電極２３と同時に形成されたものであり、その材質は例えばアルミニウム合金である。
【００２９】
図３に示すＭＯＳトランジスタ２００では、例えば、その駆動時にソース電極２１に０［Ｖ］が、ドレイン電極２３に１０［Ｖ］が印加される。また、スポット電極２５には、その周囲の電界を小さくするような電圧（例えば、０［Ｖ］）が印加される。この「周囲の電界を小さくするような電圧」の大きさは、例えば、チャネル領域とドレイン領域５との境界部分上の絶縁膜７の厚さや、上記境界部分に集中する電界の大きさ等によって決められるが、その絶対値は少なくともドレイン電極２３に印加される電圧よりも小さい。
【００３０】
図３に示すＭＯＳトランジスタ２００において、スポット電極２５に印加する電圧が０［Ｖ］の場合には、スポット電極２５に対する電圧印加を常時行うようにする。
また、スポット電極２５に印加する電圧が０［Ｖ］でない場合には、その電圧印加を必ずしも常時行う必要は無い。この場合には、ドレイン電極２３に１０［Ｖ］の電圧を印加している間（即ち、チャネル領域とドレイン領域５との境界部分で電界が集中する間）だけ、スポット電極２５に「周囲の電界を小さくするような電圧」を印加すれば良い。ドレイン電極２３に１０［Ｖ］の電圧を印加していない間は、上記境界部分に電界は集中しないので、スポット電極２５への電圧印加を省いても構わない。
【００３１】
このように、本発明の第２実施形態に係るＭＯＳトランジスタ２００によれば、チャネル領域とドレイン領域５との境界部分は、薄い絶縁膜７を介してスポットプラグ１９から「周囲の電界を小さくするような電圧」の影響を受ける。このため、上記境界部分では電界集中が緩和され、その勾配が緩やかになるので、トランジスタの耐圧を高めることができる。
【００３２】
この第２実施形態では、ソースプラグ１５及びソース電極２１´が本発明の「ソース電極」に対応し、スポットプラグ１９及びスポット電極２５が本発明の「スポット電極」に対応し、ＭＯＳトランジスタ２００が本発明の「トランジスタ」に対応している。
【００３３】
（３）第３実施形態
図４は、本発明の第３実施形態に係るＭＯＳトランジスタ３００の構成例を示す断面図である。図４において、図１に示したＭＯＳトランジスタ１００と同一部分には同一の符号を付し、その詳細な説明は省略する。
【００３４】
図４に示すように、このＭＯＳトランジスタ３００は、ソース領域３と、ドレイン領域５と、絶縁膜７と、ゲート電極１１と、第１層間絶縁膜１３と、ソースプラグ１５と、第１ドレインプラグ１７と、スポットプラグ１９と、ソース電極２１´´と、第２層間絶縁膜３１と、第２ドレインプラグ３３と、ドレイン電極２３´と、を含んだ構成となっている。
【００３５】
第１実施形態で説明したＭＯＳトランジスタ１００とは異なり、このＭＯＳトランジスタ３００では、第１層間絶縁膜１３上に第２層間絶縁膜３１が設けられており、この第２層間絶縁膜３１によってソース電極２１´´は覆われている。また、第２層間絶縁膜３１には第１ドレインプラグ１７の上面を底面とするビアホールが形成され、このビアホール内に第２ドレインプラグ３３が埋め込まれている。図４に示すように、ドレイン電極２３´は第２層間絶縁膜３１上に形成されており第２ドレインプラグ３３の上面に接続している。
【００３６】
さらに、このＭＯＳトランジスタ３００では、ソース電極２１´´はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３の周りを平面視で囲むように形成されている。
このような構成であれば、第２ドレインプラグ３３のソース電極２１´´で囲まれた部分の電界はソース電極２１に引き付けられ、この囲まれた部分から「チャネル領域とドレイン領域５との境界部分」への電界はある程度抑えられるので、電界集中のさらなる緩和が期待でき、トランジスタの高耐圧化に有利である。
【００３７】
この第３実施形態では、ソースプラグ１５及びソース電極２１´´が本発明の「ソース電極」に対応し、第１ドレインプラグ１７及び第２ドレインプラグ３３が本発明の「ドレイン電極」に対応している。また、ＭＯＳトランジスタ３００が本発明の「トランジスタ」に対応している。
【００３８】
（４）シミュレーション結果
図５（Ａ）は、従来からよく知られている一般的なＭＯＳトランジスタのポテンシャル分布のシミュレーション結果を模式的に示した図である。また、図５（Ｂ）は、本発明に係るＭＯＳトランジスタのポテンシャル分布のシミュレーション結果を模式的に示した図である。
【００３９】
両図の違いは、図５（Ｂ）では、ソース電極がゲート電極の上方まで延ばされ、さらにゲート電極を跨いでドレイン電極の近くまで延ばされている点だけである。基板内の各領域（ソース、ドレイン、チャネル等）に含まれる不純物及びその濃度の設定は、両図でそれぞれ同じである。
【００４０】
図５（Ａ）及び（Ｂ）では、ポテンシャルの大小をハッチングの密度で示しており、ハッチングの密度が高い部分ほどポテンシャルが大きいことを示している。即ち、ポテンシャルの大きさは、領域ａ＞領域ｂ＞領域ｃ＞領域ｄ＞領域ｅである。また、両図において、各電極のバイアスは、ソース電圧（Ｖｓ）＝ゲート電圧（Ｖｇ）＝基板電圧（Ｖｓｕｂ）＝０［Ｖ］、ドレイン電圧（Ｖｇ）＝１０［Ｖ］である。
【００４１】
図５（Ａ）及び（Ｂ）を比較して分かるように、図５（Ｂ）では、チャネルとドレインとの境界部分において、ポテンシャルの分布がドレイン側へ緩やかに広がっている。つまり、上記境界部分では電界の集中が緩和され、その勾配が緩やかになっている。そのため、図５（Ａ）に示すＭＯＳトランジスタよりも、図５（Ｂ）に示すＭＯＳトランジスタの方が高耐圧といえる。
【００４２】
なお図５（Ｂ）では、ゲート電極下とドレインとの間の基板上に絶縁膜を介して配置されたソース電極の端部が、本発明の「スポット電極」に対応している。
【図面の簡単な説明】
【００４３】
【図１】第１実施形態に係るＭＯＳトランジスタ１００の構成例を示す図。
【図２】ＭＯＳトランジスタ１００の製造方法を示す図。
【図３】第２実施形態に係るＭＯＳトランジスタ２００の構成例を示す図。
【図４】第３実施形態に係るＭＯＳトランジスタ３００の構成例を示す図。
【図５】シミュレーション結果を模式的に示した図。
【符号の説明】
【００４４】
１  シリコン基板、３  ソース領域、５  ドレイン領域、７  絶縁膜、１１  ゲート電極、１３  （第１）層間絶縁膜、１５  ソースプラグ、１７  （第１）ドレインプラグ、１９  スポットプラグ、２１，２１´，２１´´  ソース電極、２３，２３´  ドレイン電極、２５  スポット電極、３１  第２層間絶縁膜、３３  第２ドレインプラグ、１００，２００，３００  ＭＯＳトランジスタ、ＨＣ  コンタクトホール、ＨＳ  スポットホール
【図１】
2006310580.tif 000003
【図２】
2006310580.tif 000004
【図３】
2006310580.tif 000005
【図４】
2006310580.tif 000006
【図５】
2006310580.tif 000007