(57)【要約】【課題】  寄生容量が低減された電圧制御発振器等を提供することを目的とする。【解決手段】  第１の導電型の半導体基板上に形成されたトランジスタおよび電圧制御可変容量素子と、インダクタ回路とを有する電圧制御発振器であって、電圧制御可変容量素子は、半導体基板上に設けられた第２の導電型の第１領域と、第１領域の上に設けられ、トランジスタが形成された第１の導電型の第２領域とを有し、第１領域は、外部と電気的に接続可能とするように構成される電圧制御発振器を提供する。【選択図】図２
2006210381.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板上に形成された電圧制御可変容量素子であって、
前記半導体基板上に設けられた第２の導電型の第１領域と、
前記第１領域の上に設けられ、トランジスタが形成された第１の導電型の第２領域とを有し、
前記第１領域は、外部と電気的に接続可能とするように構成され、
前記第１領域と前記第２領域の接合部に第１接合容量を形成する一方、前記第１領域と前記半導体基板との接合部に第２接合容量を形成することを特徴とする電圧制御可変容量素子。
【請求項２】
前記電圧制御可変容量素子は、前記第１領域に印加される電圧に基づいて前記第１および第２接合容量を変化させることができることを特徴とする請求項１に記載の電圧制御可変容量素子。
【請求項３】
前記第１の導電型は、Ｐ型であり、
前記第２の導電型は、Ｎ型であり、
前記トランジスタは、ＮチャンネルＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御可変容量素子。
【請求項４】
前記第１の導電型は、Ｎ型であり、
前記第２の導電型は、Ｐ型であり、
前記トランジスタは、ＰチャンネルＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御可変容量素子。
【請求項５】
前記第１領域は、前記第２領域に形成された前記トランジスタの側面および底面を囲むよう構成されることを特徴とする請求項１ないし４のいずれか１つに記載の電圧制御可変容量素子。
【請求項６】
第１の導電型の半導体基板上に形成されたトランジスタおよび電圧制御可変容量素子と、インダクタ回路とを有する電圧制御発振器であって、
前記電圧制御可変容量素子は、
前記半導体基板上に設けられた第２の導電型の第１領域と、
前記第１領域の上に設けられ、前記トランジスタが形成された第１の導電型の第２領域とを有し、
前記第１領域は、外部と電気的に接続可能とするように構成され、
前記第１領域と前記第２領域の接合部に第１接合容量を形成する一方、前記第１領域と前記半導体基板との接合部に第２接合容量を形成することを特徴とする電圧制御発振器。
【請求項７】
第１の導電型の半導体基板上に形成された帯域切換えＳＷおよび電圧制御可変容量素子と、インダクタ回路とを有する電圧制御発振器であって、
前記帯域切換えＳＷは、トランジスタを有し、
前記電圧制御可変容量素子は、
前記半導体基板上に設けられた第２の導電型の第１領域と、
前記第１領域の上に設けられ、前記トランジスタが形成された第１の導電型の第２領域とを有し、
前記第１領域は、外部と電気的に接続可能とするように構成され、
前記第１領域と前記第２領域の接合部に第１接合容量を形成する一方、前記第１領域と前記半導体基板との接合部に第２接合容量を形成することを特徴とする電圧制御発振器。
【請求項８】
前記電圧制御可変容量素子は、前記第１領域に印加される電圧に基づいて前記第１および第２接合容量を変化させることができることを特徴とする請求項６または７に記載の電圧制御発振器。
【請求項９】
前記第１の導電型は、Ｐ型であり、
前記第２の導電型は、Ｎ型であり、
前記第１チャンネルＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタであることを特徴とする請求項６ないし８のいずれか１つに記載の電圧制御発振器。
【請求項１０】
前記第１の導電型は、Ｎ型であり、
前記第２の導電型は、Ｐ型であり、
前記第１チャンネルＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであることを特徴とする請求項６ないし８のいずれか１つに記載の電圧制御発振器。
【請求項１１】
前記第１領域は、前記第２領域に形成された前記トランジスタの側面および底面を囲むよう構成されることを特徴とする請求項６ないし１０のいずれか１つに記載の電圧制御発振器。
【請求項１２】
前記第２領域の電位は、前記トランジスタのソースとの電位差が順方向閾値を超えないように設定されることを特徴とする請求項１１に記載の電圧制御発振器。
【請求項１３】
信号源のインピーダンスと、回路のインピーダンスと、負荷のインピーダンス、を整合させるための可変インピーダンス整合回路であって、
請求項１ないし４のいずれか１つに記載の電圧制御可変容量素子と、
前記電圧制御可変容量素子と接続されたインダクタ回路を有することを特徴とする可変インピーダンス整合回路。
【請求項１４】
請求項１ないし５のいずれか１つに記載の電圧制御可変容量素子であって、
前記トランジスタのゲートが複数のゲート端子で構成されていることを特徴とする電圧制御可変容量素子。
【請求項１５】
請求項６ないし１２のいずれか１つに記載の電圧制御発振器であって、
前記トランジスタのゲートが複数のゲート端子で構成されていることを特徴とする電圧制御発振器。
【請求項１６】
請求項１３に記載の可変インピーダンス整合回路であって、
前記電圧制御可変容量素子の前記トランジスタのゲートが複数のゲート端子で構成されていることを特徴とする可変インピーダンス整合回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧制御可変容量素子に関し、詳しくは、この電圧制御可変容量素子を用いた電圧制御発振器および可変インピーダンス整合回路に関する。
【背景技術】
【０００２】
図１２は、従来の電圧制御発振器のブロック図を示す。この構成は、ゲイン＝−Ａのアンプであるトランジスタ１５と、ゲインＦ（ｊω）の移相器２３を備え、オープンループゲインである−Ａ×Ｆ（ｊω）の位相特性が、正帰環である、±２πＮ（Ｎ：０、１、２・・・）となるような周波数において−Ａ×Ｆ（ｊω）のゲイン特性が１よりも大きい場合に、発振が持続される。
【０００３】
移相器２３の構成は一般に、ＬＣＲの組み合わせで実現される。発振周波数を可変とする手段としては、移相器２３内において可変容量素子１８（例えば、図１２参照。）を用いる。その構成例を、図１３に図示する従来のＬＣ共振回路を用いた電圧制御発振器の例を参照して説明する。図１３に示す従来の電圧制御発振器は、インダクタ１２と、キャパシタＣ１と、帯域切換えＳＷ１９と、キャパシタＣ２と、可変容量素子１８とを備えた移相器２３、および、発振信号を増幅するトランジスタ１５を有し、この電圧制御発振器の発振周波数ｆ０は、次式で表される。
【数１】
2006210381.tif 000003
Ｃ：キャパシタＣ１と、
キャパシタＣ２と、
可変容量素子１８と、
Ｃｃｏｎｓｔの合成容量。
ここで、Ｃｃｏｎｓｔは、寄生固定容量。
Ｌ：インダクタ１２のインダクタンス。
【０００４】
キャパシタＣ１と帯域切換えＳＷ１９は、帯域制御端子２０からの入力に応じて、ＮチャンネルＭＯＳトランジスタ（Ｎｃｈ３、Ｎｃｈ４）のドレイン−ソース間の抵抗値を無限大または≒０［Ω］へ切換え、発振周波数を２値に切り換え、発振周波数の広帯域化に用いる。
【０００５】
特許文献１及び特許文献２においては、可変容量素子１８としてＰＮ接合型容量を用いる手法が開示されている。この場合、可変容量制御端子１１への印加電圧に応じて、可変容量素子１８の容量を連続的に変化させることができる。
【０００６】
また、図１３ないし図１５に示した従来の電圧制御発振器で用いるＮチャンネルＭＯＳトランジスタは一般に、Ｐウェル（ＰＷｅｌｌ）とＮウェル（ＮＷｅｌｌ）の２種類のウェルのみを備える。それに対し特許文献３の開示する半導体装置は、上記のＰウェルとＮウェルに加え、上記のＮウェルとは独立に形成される第２Ｎウェルを有する。この構成によって、基板から回路へ回り込むノイズを遮断する。
【０００７】
この、特許文献３においても開示されているような、トリプルウェル構造を用いてＮチャンネルＭＯＳトランジスタを構成すれば、Ｐ型Ｓｉ基板からＮチャンネルＭＯＳトランジスタへのノイズの回り込みを防止することができる。また、ＮチャンネルＭＯＳトランジスタを用いてアナログ動作の差動アンプを構成するような場合、ソースとＰウェルの電位が異なるとその電位変動に応じてＮチャンネルＭＯＳトランジスタの閾値が影響を受ける。その為、Ｐウェルの電位をＧＮＤ以外に設定出来るようにすることを目的としてトリプルウェル構造を構成することもできる。
【０００８】
従来、特許文献３においても開示されるトリプルウェル構造は、半導体装置内に構成される回路へのノイズ成分の回り込みの防止をその目的および効果とする。さらなる、上記のトリプルウェル構造の効果としては、ＮチャンネルＭＯＳトランジスタにおけるＰウェルの電位をＧＮＤ以外の値に設定可能とする効果を挙げることができる。
【特許文献１】特開平９−１２１０２５号公報
【特許文献２】特開平７−１９３１５５号公報
【特許文献３】特開２００１−３４５４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
携帯電話等で用いられる電圧制御発振器に求められる発振周波数ｆ０（式（１）参照。）は、０．８ＧＨｚから１．５ＧＨｚそして４ＧＨｚへと年々高周波化が進んでいる。この為、従来では大きな問題にならなかった可変容量素子１８（例えば、図１３ないし図１５参照。）およびその接続配線の寄生容量に起因する発振周波数ｆ０の低下が無視出来なくなっている。そこで発振周波数ｆ０の低下を補う為、インダクタ１２のＬ値を下げると、電圧制御発振器の第１出力１６及び第２出力１７の振幅値が低下する。この為、トランジスタ１５の消費電流を増やさなければならず、低消費電流化との両立は困難である。
【００１０】
他方、発振周波数ｆ０の低下を補う為、キャパシタＣ１と、キャパシタＣ２と、可変容量素子１８の容量値を下げると、トランジスタ１５のドレイン容量等によって構成される寄生固定容量Ｃｃｏｎｓｔの容量値が、キャパシタＣ１と、キャパシタＣ２と、可変容量素子１８の容量値に対し相対的に大きくなる。寄生固定容量Ｃｃｏｎｓｔの容量は固定値であるため、発振周波数ｆ０の可変域は狭くなる。
【００１１】
現在の電圧制御発振器における発信周波数の高周波化には、出力信号の振幅値との間のトレードオフ、および、発振可能周波数帯域幅と間のトレードオフの関係が存在する。電圧制御発振器の発振周波数を高周波化するうえで、この関係性は、乗り越えるべき課題として顕在化する。この課題は、電圧制御発振器に内在する寄生容量を低減することにより解決、または、少なくとも軽減することが可能である。
【００１２】
本発明は上記の課題に鑑みてなされたものであり、従来よりも寄生容量が低減された電圧制御発振器、および、インピーダンス整合回路を提供し、発振周波数の高周波化に伴う消費電流の増加、および、発振周波数の可変帯域幅の減少を回避することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様は、第１の導電型の半導体基板上に形成された電圧制御可変容量素子であって、半導体基板上に設けられた第２の導電型の第１領域と、第１領域の上に設けられ、トランジスタが形成された第１の導電型の第２領域とを有し、第１領域は、外部と電気的に接続可能とするように構成され、第１領域と第２領域の接合部に第１接合容量を形成する一方、第１領域と半導体基板との接合部に第２接合容量を形成することを特徴とする電圧制御可変容量素子である。
【００１４】
本発明の第２の態様は、第１の導電型の半導体基板上に形成されたトランジスタおよび電圧制御可変容量素子と、インダクタ回路とを有する電圧制御発振器であって、電圧制御可変容量素子は、半導体基板上に設けられた第２の導電型の第１領域と、第１領域の上に設けられ、トランジスタが形成された第１の導電型の第２領域とを有し、第１領域は、外部と電気的に接続可能とするように構成され、第１領域と第２領域の接合部に第１接合容量を形成する一方、第１領域と半導体基板との接合部に第２接合容量を形成することを特徴とする電圧制御発振器である。
【００１５】
本発明の第３の態様は、信号源のインピーダンスと、回路のインピーダンスと、負荷のインピーダンス、を整合させるための可変インピーダンス整合回路であって、本発明の第１の態様に記載の電圧制御可変容量素子と、電圧制御可変容量素子と接続されたインダクタ回路を有することを特徴とする可変インピーダンス整合回路である。
【００１６】
ここでは、第１の導電型は、Ｐ型であり、第２の導電型は、Ｎ型であり、トランジスタは、ＮチャンネルＭＯＳトランジスタである。または、第１の導電型は、Ｎ型であり、第２の導電型は、Ｐ型であり、トランジスタは、ＰチャンネルＭＯＳトランジスタである。
【発明の効果】
【００１７】
本発明にかかる電圧制御発振器およびインピーダンス整合回路においては、ＮチャンネルＭＯＳトランジスタ（ＰチャンネルＭＯＳトランジスタ）に構成されるトリプルウェル構造に生じる第１接合容量９と第２接合容量１０（図２、図４、図５、図６、図７、および、図８参照。）を、従来別途設けていた可変容量素子１８（図１３ないし図１５参照。）の代替として用いる。この結果、可変容量素子機能を、ＮチャンネルＭＯＳトランジスタ（ＰチャンネルＭＯＳトランジスタ）の第１接合容量９と第２接合容量１０で実現できる為、従来別途必要であった可変容量素子１８は不要である。よって、可変容量素子１８とその接続配線の寄生容量を削減することができ、回路全体の寄生容量を低減することができる。
【００１８】
本発明により、電圧制御発振器に含まれる寄生容量が低減され、消費電流の増加や発振周波数の可変範囲を狭める事なく、発振周波数の高周波数化が可能である。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態のＬＣ共振型電圧制御発振器を示す等価回路図である。本実施形態の電圧制御発振器は、インダクタ１２と、抵抗Ｒ１と、キャパシタＣ２とを備える移相器２３、および、ＮチャンネルＭＯＳトランジスタ１５を有する。また、トランジスタ１５は、抵抗Ｒ１を介して可変容量制御端子１１と接続され、電圧制御可変容量素子として機能する。
【００２０】
図２は、本発明に係る第１の実施形態であるＬＣ共振型電圧制御発振器の移相器２３を示す図である。本図において破線で示された領域が、図１にて破線で示した移相器２３として機能する。図２に示す移相器２３においては、移相器２３は、抵抗（Ｒ１）１３と、キャパシタ（Ｃ２）１４と、インダクタ１２と、トランジスタに構成されるトリプルウェル構造に生じる第１接合容量９および第２接合容量１０を有する構成である。
【００２１】
トリプルウェル構造で生じる第１接合容量９と第２接合容量１０は、第１領域３１である第２Ｎウェル（第２ＮＷｅｌｌ）６と、ＮチャンネルＭＯＳトランジスタ１５のチャネルが形成（トランジスタ形成領域３３）される第２領域である、Ｐウェル（ＰＷｅｌｌ）４とのＰＮ接合、および、第２Ｎウェル６とＰ型Ｓｉ基板３０とのＰＮ接合で形成される。ここで、トランジスタ形成領域３３とは、第２領域３２に含まれ、第２領域３２に形成されるトランジスタを含む領域を指す。第２Ｎウェル６は、第１Ｎウェル５と、Ｎ＋型領域である、Ｎ＋型拡散層８を経由し、可変容量出力２２へ接続され、可変容量制御端子１１の電位を伝える抵抗（Ｒ１）１３へ接続されている。他方、Ｐウェル４（第２領域３２）とＰ型Ｓｉ基板３０は、共にＧＮＤ電位に接続されている。本実施形態におけるトリプルウェル構造は、後述の第２の実施形態とは異なり、ＮチャンネルＭＯＳトランジスタ（トランジスタ形成領域３３）の周囲を完全にとり囲む様に配する必要はない。従って、チャネルが形成されるＰウェル４（第２領域３２）の電位は、Ｐ型Ｓｉ基板３０のＧＮＤ電位が伝達される。
【００２２】
キャパシタ（Ｃ２）１４は、可変容量制御端子１１に印加される直流電圧をインダクタ１２へ伝えないようにしつつ、印加された直流電圧に基づいて、第１接合容量９、第２接合容量１０、および、容量１４の合成容量値を変化させ、電圧制御可変容量素子として機能する。この電圧制御可変容量素子の容量値は、第２Ｎウェル６の面積の拡大および縮小等により調整可能である。
【００２３】
インダクタ１２のＬ値は、本発振器が使用される周波数帯域で十分な発振振幅が得られること、および、（１）式で表される発振周波数が所望の値となることを考慮し、調整され設定されればよい。
【００２４】
図３は、本発明に係る第１の実施形態における、トリプルウェル構造の縦構造を示した図である。
【００２５】
このような構成では、第２Ｎウェル６とＮチャンネルＭＯＳトランジスタ１５のＰウェル４の間が逆バイアスされた時に発生する空乏層と、ゲート２に対して閾値電圧以上の電圧が印加された場合に発生する空乏層がショートする事が懸念される。
【００２６】
しかし、トリプルウェル構造は一般に、第２Ｎウェル６の電位が、電源電圧ＶＣＣと等しくなっても上記問題が発生しないように、Ｐウェル４の厚みと濃度に関するデバイス設計がなされる。その為、可変容量出力２２への印加バイアスがＶＣＣを超えない範囲では、前述のような問題は発生しない。
【００２７】
このような構成により、電圧制御可変容量素子である、第１接合容量９と第２接合容量１０は、図２および図３に示すようなトリプルウェル構造を有するＮチャンネルＭＯＳトランジスタ１５の構造の一部を利用して実現される。その為、従来では別途必要であった可変容量素子１８（図１３ないし図１５参照。）が不要となり、発振周波数の低下を招来する可変容量素子１８およびその接続配線の寄生容量が削減出来、（１）式のＣに含まれるＣｃｏｎｓｔの割合は相対的に低下する。さらに、電圧制御発振器のチップ面積、および、寄生素子を削減する事ができる。
【００２８】
図４は、本実施形態の変形例を示す等価回路図である。図４に示す電圧制御発振器は移相器２３に帯域切換えＳＷ１９を備え、これにより発信周波数の可変帯域を拡大している。帯域切換えＳＷ１９は、ＮチャンネルＭＯＳトランジスタ（Ｎｃｈ３およびＮｃｈ４）を有し、このＮチャンネルＭＯＳトランジスタは、図３に示すようなトリプルウェル構造を有する。このトリプルウェル構造により生じる２つの接合容量は、図２に示すように抵抗（Ｒ１）を介して可変容量制御端子と接続され、また、キャパシタ（Ｃ２）１４およびインダクタ１２と接続され、電圧制御可変容量素子として機能する。本変形例においては、トランジスタ１５のＮチャンネルＭＯＳトランジスタ（Ｎｃｈ１およびＮｃｈ２）は、図２および図３に示すようなトリプルウェル構造を備える必要はない。
【００２９】
（第２の実施形態）
図５は、本発明の第２の実施形態である、ＭＯＳトランジスタのトリプルウェル構造で構成される電圧制御可変容量素子を示した縦構造図である。
【００３０】
図３に示す本発明に係る第１の実施形態のトリプルウェル構造とは異なり、本構成では第１Ｎウェル５、第２Ｎウェル６（第１領域３１）、および、Ｎ＋型領域である、Ｎ＋型拡散層からなるＮ型半導体が、ＮチャンネルＭＯＳトランジスタ（トランジスタ形成領域３３）の側面と底面を完全に囲む様に配される。図示しないが、図面に平行な２つの側面においても、Ｎ型半導体がＮチャンネルＭＯＳトランジスタ１５を囲むように配される。第１の実施形態と同様、第２Ｎウェル６は、第１Ｎウェル５と、Ｎ＋型拡散層を経て、可変容量出力２２へ接続される。Ｎ型半導体によって囲まれた図中央部に位置する、チャネルが形成されるＰウェル４はＰ型Ｓｉ基板３０の電位と異なる電位を設定することが可能である。Ｐウェル４（第２領域３２）の電位は、ソース１とＰウェル４が順バイアスにならない電圧を別途印加する必要がある。その電位としては、ＧＮＤ電位が好ましい。本実施形態においては、Ｐウェル４はＧＮＤ電位に設定される。
【００３１】
本実施形態も、第１の実施形態と同様、図１に示すような構成を有する電圧制御発振器、および、図４に示すような帯域切換えＳＷ１９を備えた電圧制御発振器を構成することができ、効果も、図３に示した本発明に係る第１の実施形態と同等である。
【００３２】
（第３の実施形態）
図６は、本発明の第３の実施形態における、トリプルウェル構造による電圧制御可変容量素子を示す縦構造図である。本実施形態の構成は、図３に示した第１の実施形態との比較において、各領域の導電型が逆の導電型に変更されている。つまり、Ｐ型Ｓｉ基板からＮ型Ｓｉ基板へ変更されている。これに合わせてＮチャンネルＭＯＳトランジスタが、ＰチャンネルＭＯＳトランジスタへ変更されている。つまり、Ｐ型半導体とＮ型半導体が入れ替わり、それに伴いＧＮＤ電位へバイアスされていた領域は、ＶＣＣ電位へバイアスされる。
【００３３】
トリプルウェル構造で生じる第１接合容量９と第２接合容量１０は、図３のＮチャンネルＭＯＳトランジスタ１５と同様、チャネルが形成されるＮウェル５と第２Ｐウェル２１とのＰＮ接合、および、第２Ｐウェル２１とＮ型Ｓｉ基板とのＰＮ接合に形成される。
【００３４】
本実施形態も、第１の実施形態と同様、図１に示すような構成を有する電圧制御発振器、および、図４に示すような帯域切換えＳＷ１９を備えた電圧制御発振器を構成することができ、効果も、図３に示した本発明に係る第１の実施形態と同等である。
【００３５】
（第４の実施形態）
図７は、本発明の第４の実施形態における、ＭＯＳトランジスタのトリプルウェル構造による電圧制御可変容量素子を示した縦構造図である。本実施形態の構成は、図５に示した第２の実施形態との比較において、各領域の導電型が逆の導電型に変更されている。つまり、Ｐ型Ｓｉ基板からＮ型Ｓｉ基板へ変更されている。これに合わせてＮチャンネルＭＯＳトランジスタが、ＰチャンネルＭＯＳトランジスタへ変更されている。つまり、Ｐ型半導体とＮ型半導体が入れ替わり、それに伴いＧＮＤ電位へバイアスされていた領域は、ＶＣＣ電位へバイアスされる。
【００３６】
本実施形態においてトリプルウェル構造は、第２の実施形態と同様、第１Ｐウェル４、第２Ｐウェル２１、および、Ｐ＋型領域である、Ｐ＋型拡散層からなるＰ型半導体が、ＰチャンネルＭＯＳトランジスタの側面と底面を完全に囲む様に配される。図示しないが、図面に平行な２つの側面においても、Ｎ型半導体がＮチャンネルＭＯＳトランジスタ１５を囲むように配される。他の実施形態と同様、第２Ｐウェル２１は、第１Ｐウェル４とＰ＋型拡散層を経て、可変容量出力２２へ接続される。Ｐ型半導体によって囲まれた図中央部に位置する、チャネルが形成されるＮウェル５はＮ型Ｓｉ基板３０の電位と異なる電位を設定することが可能である。Ｎウェル５の電位は、Ｎウェル５の電位は、ソース１とＮウェル５が順バイアスとならない電圧を別途印加する必要がある。その電位としては、ＶＣＣ電位が好ましい。本実施形態においては、Ｎウェル５はＶＣＣ電位に設定される。
【００３７】
本実施形態も、第１の実施形態と同様、図１に示すような構成を有する電圧制御発振器、および、図４に示すような帯域切換えＳＷを備えた電圧制御発振器を構成することができ、効果も、図３に示した本発明に係る第１の実施形態と同等である。
【００３８】
図８は、本発明に係るトリプルウェル構造による電圧制御可変容量素子を用いた基本回路を示す図である。図３、ならびに、図５ないし図７に示した、本発明に係るトリプルウェル構造による可変容量素子に、抵抗（Ｒ１）１３が接続される。この抵抗（Ｒ１）１３は、可変容量制御端子１１に印加される直流電圧を第１接合容量９と第２接合容量１０の可変容量出力２２へ伝えつつ、十分に高い抵抗成分を備える事で、可変容量出力２２へ接続される回路に対して、交流的な影響が無いようにされており、インダクタンスでも代替可能である。
【００３９】
（インピーダンス整合回路）
図９（ａ）は、本発明に係る、ＭＯＳトランジスタのトリプルウェル構造による電圧制御可変容量素子をインピーダンス整合回路２４に用いる場合のブロック図である。
【００４０】
一般に、回路２７の入出力インピーダンスをＺｉｎ、Ｚｏｕｔ、回路２７側から信号源側をみたインピーダンスをＺｉｎ＊とし、回路２７側から負荷であるＲｏｕｔをみたインピーダンスをＺｏｕｔ＊とすると、信号源からＺｉｎに対して、入力する電力を最大にする為には、ＺｉｎとＺｉｎ＊を複素共役の関係にする必要がある。また、回路２７から負荷であるＲｏｕｔに対して最大の電力を消費させるには、ＺｏｕｔとＺｏｕｔ＊を複素共役の関係にする必要がある。この際に用いられるのがインピーダンス整合回路２４であり、通例、ＬＣＲ回路で構成される。さらには、近年、携帯電話等で用いられるインピーダンス整合回路は、広帯域化が要求されており、ＬＣＲの定数を可変とする場合がある。この定数可変の方法として、図８等に示した本発明の電圧制御可変容量素子を用いた基本回路を用いる事で、部品点数の削減等に有効である。
【００４１】
図９（ｂ）は、インピーダンス整合回路２４の一例を示す等価回路図である。インピーダンス整合回路２４は、インダクタ３５と、電圧制御可変容量素子３４を有し、電圧制御可変容量素子３４に接続される制御端子に印加される電圧に基づいて容量値を変化可能である。図１０には、第１の実施形態による電圧制御可変容量素子を用いた構成を示す。ここで、抵抗（Ｒ１）１３は、十分に大きな抵抗値を備えることで図９（ｂ）の回路と実質的に等価である。
【００４２】
（ＮｃｈＭＯＳトランジスタのマルチフィンガ構造）
図１１は、本発明に用いるＭＯＳトランジスタの拡大斜視図である。本図は、例としてＮチャンネルＭＯＳトランジスタを図示するが、ＰチャンネルＭＯＳトランジスタの場合も各領域の導電型が逆になる点を除いて同様である。
【００４３】
図示するＭＯＳトランジスタにおいて、ゲート２はＷ［μｍ］のゲート幅を有する２本のゲート２で構成され（マルチフィンガ構造）、左から順にソース１、ゲート２、ドレイン３、ゲート２、ソース１の順に配置される。本図では、ソース−ドレイン間隔は、Ｌ［μｍ］としている。
【００４４】
このようにゲート２を複数本で構成することにより、回路の幾何学的構成上のメリットが生ずる。つまり、１本の長いゲート幅を有するゲートを回路に構成するよりも、比較的短いゲート２を複数本構成することで、回路構成の自由度が向上される。
【００４５】
また、ドレイン３に２つのゲート２を両側から接続することで、ドレイン３の面積を、ドレインにゲートを一方の側部で接続する場合に比べ、低減させることができる。このため、寄生容量を減少させることができる。
【００４６】
一般にＭＯＳトランジスタにおいて、Ｗ［μｍ］のゲート幅を必要とする場合、ゲートを複数本（例えば、Ｎ本）に分割して、Ｗ［μｍ］よりも短いゲート幅を有する複数のゲート（例えば、ゲート幅Ｗ／Ｎ［μｍ］）でゲートを構成することにより、回路構成における図形的メリット、および、ドレインの面積減少による寄生容量の低減というメリットが得られる。
【産業上の利用可能性】
【００４７】
本発明は、ＬＣ共振型電圧制御発振器の特性向上に有効である。
【図面の簡単な説明】
【００４８】
【図１】第１の実施形態のＬＣ共振型電圧制御発振器を示す図
【図２】第１の実施形態のＬＣ共振型電圧制御発振器の移相器を示す図
【図３】第１の実施形態の電圧制御可変容量素子を示した縦構造図
【図４】第１の実施形態のＬＣ共振型電圧制御発振器の変形例を示す図
【図５】第２の実施形態の電圧制御可変容量素子を示した縦構造図
【図６】第３の実施形態の電圧制御可変容量素子を示した縦構造図
【図７】第４の実施形態の電圧制御可変容量素子を示した縦構造図
【図８】本発明の電圧制御可変容量素子を用いた基本回路を示す図
【図９】（ａ）：インピーダンス整合回路のブロック図  （ｂ）：（ａ）図のＬＣＲ回路の等価回路図
【図１０】本発明の電圧制御可変容量素子を用いて構成されたインピーダンス整合回路の回路図
【図１１】ＮｃｈＭＯＳトランジスタのマルチフィンガ構造を示す図
【図１２】従来の電圧制御発振器のブロック図
【図１３】従来のＬＣ共振型電圧制御発振器の回路例１を示す図
【図１４】従来のＬＣ共振型電圧制御発振器の回路例２を示す図
【図１５】従来のＬＣ共振型電圧制御発振器の回路例３を示す図
【符号の説明】
【００４９】
１・・・ソース                        ２・・・ゲート
３・・・ドレイン                      ４・・・第１Ｐウェル
５・・・第１Ｎウェル                  ６・・・第２Ｎウェル
７・・・Ｐ＋型拡散層                  ８・・・Ｎ＋型拡散層
９・・・第１接合容量                １０・・・第２接合容量
１１・・・可変容量制御端子            １２・・・インダクタ
１３・・・抵抗Ｒ１                    １４・・・容量Ｃ２
１５・・・トランジスタ                １６・・・第１出力
１７・・・第２出力                    １８・・・可変容量
１９・・・帯域切換えＳＷ              ２０・・・帯域制御
２１・・・第２Ｐウェル                ２２・・・可変容量出力
２３・・・移相器                      ２４・・・インピーダンス整合回路
２５・・・Ｒｉｎ                      ２６・・・Ｒｏｕｔ
２７・・・回路                        ３０・・・半導体基板
３１・・・第１領域                    ３２・・・第２領域
３３・・・第２領域内トランジスタ形成領域
３４・・・電圧制御可変容量素子        ３５・・・インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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