(57)【要約】【課題】ＣＳＰの特徴を有効に利用した半導体パッケージを提供する。【解決手段】外部接続用配線体は、パッド２と、接続配線３と、バンプ電極４とで構成されている。１以上の電源パッドＶｃｃ、Ｖｓｓは、半導体チップ１の主面上に、半導体集積回路に電力を供給するために設けられている。電源配線ＰＬは、電源パッドＶｃｃ、Ｖｓｓに接続され、複数の外部接続用配線体２、３、４の少なくとも一部を個々に取囲むように設けられている。【選択図】図２
2006216970.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を有する半導体チップの主面上に外部の端子との接続のために形成されたバンプ電極と、前記半導体集積回路との接続のために前記半導体チップに形成されたパッドと、写真製版法で前記半導体チップの主面上に形成され、前記パッドと前記バンプ電極との間を電気的に接続する接続配線とで構成された外部接続用配線体を複数備える半導体パッケージにおいて、
前記半導体チップの主面上には、前記半導体集積回路に電力を供給するために設けられた１以上の電源パッドと、
前記電源パッドに接続され、前記複数の外部接続用配線体の少なくとも一部を個々に取囲むように設けられた電源配線とを備えることを特徴とする、半導体パッケージ。
【請求項２】
前記複数の外部接続用配線体の少なくとも一部を個々に取囲む前記電源配線は、相互に接続してメッシュ状をなし、
前記メッシュ状の電源配線に対して電源インピーダンスが小さくなるように、前記電源パッドが複数配置された、請求項１に記載の半導体パッケージ。
【請求項３】
前記パンプ電極の真下であって、前記接続配線と前記半導体チップの主面との間に、ポリイミド膜を備える、請求項１に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ占有率が高く実装密度を飛躍的に向上できるＣＳＰ（Chip Scale Package）構造およびＢＧＡ（Ball Grid Array）構造の半導体パッケージに関し、特に半導体装置としての信頼性の低下を防止したＣＳＰ構造およびＢＧＡ構造の半導体パッケージに関する。
【背景技術】
【０００２】
近年、チップ占有率が高く（９０％以上）、実装密度を飛躍的に向上できる半導体パッケージとして、ＣＳＰ構造の半導体パッケージが開発され、たとえばＩＳＳＣＣ（International Solid-State Circuits Conference ）９４等で発表されている。
【０００３】
ＣＳＰ構造の半導体パッケージ（以下、ＣＳＰと呼称）は、図３０に示すように半導体チップ１と、接続配線３と、バンプ電極４と、モールド樹脂５とを有している。半導体チップ１は、半導体集積回路と、その半導体集積回路に電気的に接続されたボンディングパッド（以下パッドと省略）２とを有している。このパッド２は、写真製版で形成された接続配線３を介してバンプ電極４に接続されている。モールド樹脂５はバンプ電極４の頭部以外を覆っている。このＣＳＰ構造の半導体パッケージは、バンプ電極４を溶融することで所定のボードに実装される。
【０００４】
ＣＳＰでは半導体チップ１の上に接続配線３およびバンプ電極４が形成されるので、従来のパッケージのようなリードピンおよび、リードピンと半導体チップのパッドとを接続するワイヤなどが不要となる。したがって、リードピンおよびワイヤを覆うのに必要であった厚いモールドが不要となり、モールドの厚みを飛躍的に薄くすることができる。極論すれば、ＣＳＰは半導体チップとほぼ同寸法のパッケージを得ることができる。
【０００５】
また、写真製版で接続配線３を形成するので、接続配線３の長さ、経路形状を自在に設定でき、バンプ電極４およびパッド２を任意の位置に形成した場合にも、バンプ電極４とパッド２間の接続を問題なく行うことができる。また、バンプ電極４とパッド２との間の長さが短くなるように接続配線３を形成することで、ワイヤインダクタンスや入力容量を改善して電気特性を向上することができる。
【０００６】
図３１に、パッド２を任意の位置に配置して接続配線３を施した場合のＣＳＰを示す。図３１に示すように、パッド２は任意の位置に形成され、写真製版によって縦横に形成された接続配線３によってバンプ電極４と接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３１に示すように、ＣＳＰでは、パッド２、接続配線３およびバンプ電極４を半導体チップ１上の任意の位置に形成することができる。しかし、バンプ電極４の形成時およびＣＳＰをボードに実装する際には、バンプ電極４の下層に形成された半導体素子にストレスが加わる。このため、バンプ電極４の形成時およびＣＳＰのボード実装時にはできるだけストレスを加えないように注意を払う必要があった。
【０００８】
また、ＣＳＰはパッド２などを半導体チップ１上の任意の位置に形成できるという特徴を有しているにもかかわらず、図３０および図３１に示すように、この特徴は、パッド２とバンプ電極４との間を接続配線３によって実際に接続する程度に利用されているにすぎなかった。
【０００９】
またＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリでは、大容量化が進むにつれて、チップ面積が増大していくが、性能の方は高速化、低消費電力化がますます要求されている。しかしながら、チップ面積増大により、チップ上の配線経路が長くなり、信号伝達の遅延が大きくなり、高速化が妨げられる。
【００１０】
また多ビット構成への要求に対応して、たとえば従来のデータの入出力ピン数についても、×１／×４／×８構成より×１６／×３２／×６４構成が要求されている。この多ビット化は出力バッファの数やボンディングパッド数を増やし、チップ面積の増大を生じさせ、さらに電源ノイズなども増大させる。
【００１１】
またメモリとロジックとを混載したシステムチップへの流れも考えられており、それに対応するための実装技術も要求されている。
【００１２】
それゆえ、本発明の目的は、ＣＳＰの特徴を有効に利用した半導体パッケージを提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体パッケージは、半導体集積回路を有する半導体チップの主面上に外部の端子との接続のために形成されたバンプ電極と、半導体集積回路との接続のために半導体チップに形成されたパッドと、写真製版法で半導体チップの主面上に形成され、パッドとバンプ電極との間を電気的に接続する接続配線とで構成された外部接続用配線体を複数備える半導体パッケージにおいて、１以上の電源パッドと、電源配線とを備えている。１以上の電源パッドは、半導体チップの主面上に、半導体集積回路に電力を供給するために設けられている。電源配線は、電源パッドに接続され、複数の外部接続用配線体の少なくとも一部を個々に取囲むように設けられている。
【００１４】
本発明の半導体パッケージでは、複数の外部接続用配線体の少なくとも一部を個々に取囲むように電源配線が設けられているため、電源配線によって取囲まれた外部接続用配線体は電気的にシールドされ、他の外部接続用配線体からの電気的影響、および他の外部接続用配線体への電気的影響を防止することができる。
【００１５】
上記において好ましくは、複数の外部接続用配線体の少なくとも一部を個々に取囲む電源配線は、相互に接続してメッシュ状をなしている。このメッシュ状の電源配線に対して電源インピーダンスが小さくなるように電源パッドが複数配置されている。
【００１６】
電源インピーダンスが小さくなるように、メッシュ状の電源配線に複数の電源パッドが配置されているため、電源の負荷を低減することができる。
【００１７】
上記において好ましくは、バンプ電極の真下であって、接続配線と半導体チップの主面との間に、ポリイミド膜が備えられている。
【００１８】
バンプ電極の真下の接続配線と半導体チップの主面との間にポリイミド膜が備えられているため、半導体集積回路に機械的にストレスが加わることが防止される。
【発明の効果】
【００１９】
本発明の半導体パッケージでは、複数の外部接続用配線体の少なくとも一部を個々に取囲むように電源配線が設けられているため、電源配線によって取囲まれた外部接続用配線体は電気的にシールドされ、他の外部接続用配線体からの電気的影響、および他の外部接続用配線体への電気的影響を防止することができる。
【発明を実施するための最良の形態】
【００２０】
［実施の形態１］
本発明の実施の形態１に係る半導体パッケージとして、下層に形成されたセンスアンプ回路を考慮してバンプ電極の配置を行なったＣＳＰのＤＲＡＭパッケージについて説明する。
【００２１】
一般的に、ＤＲＡＭ等のセンスアンプ回路は、製造時の機械的ストレスや使用時の機械的ストレスなどの外的要因により回路特性の変化を生じやすい脆弱な回路である。一方、バンプ電極の形成時および、バンプ電極のボード実装時にはバンプ電極には機械的なストレスが加わるので、バンプ電極の真下にセンスアンプ回路を配置することは回避しなければならない。
【００２２】
図１は、本発明の実施の形態１に係る半導体パッケージの構成を概略的に示す平面図であり、ＣＳＰのＤＲＡＭパッケージのセンスアンプ回路とバンプ電極との位置関係を示す図である。
【００２３】
図１を参照して、半導体チップ１の主面には、半導体チップ１の内部に造り込まれた種々の入出力端子に接続されるパッド２が形成されている。このパッド２と、ボードとの接続のためのバンプ電極４と、パッド２とバンプ電極４との間を接続する接続配線３とからなる外部との接続のための構成（以後、外部接続用配線体と呼称）が２列に平行に複数段形成されている。
【００２４】
ここで、半導体チップ１はセンスアンプ回路を有しており、センスアンプ回路が設けられた領域をセンスアンプ領域ＳＲとして示し、メモリセルが設けられた領域をメモリセル領域ＭＲとして示す。通常、センスアンプ領域ＳＲやメモリセル領域ＭＲは絶縁層などに覆われて見えないが、便宜上、実線でその位置を示している。
【００２５】
図１に示すように、センスアンプ領域ＳＲの上部にはバンプ電極４は設けられていない。バンプ電極４は主に、メモリセル領域ＭＲに形成され、パッド２もセンスアンプ領域ＳＲの上部以外に形成されている。
【００２６】
バンプ電極４は、センスアンプ領域ＳＲの上部以外であれば任意の位置に形成でき、写真製版により接続配線３が任意の経路をとるように配線できるので図４に示すような構成を得ることができる。
【００２７】
センスアンプはトランジスタ対で構成され、ビット線対間の微小電位差を検出して増幅する回路であるので、このように構成することにより、トランジスタ対に機械的なストレスが加わることでトランジスタ対の動作特性がアンバランスになることが防止され、センス動作が低下することを防止することができる。
【００２８】
また、半導体チップ１が微小電流で動作する回路、たとえば定電流源であるカレントミラー回路などのアナログ回路を有しているような場合においても同様であり、アナログ回路が形成されている領域の上部にはバンプ電極４は形成されない構成とする。
【００２９】
［実施の形態２］
本発明の実施の形態２に係る半導体パッケージとして、パッド、接続配線およびバンプ電極を半導体チップ上の任意の位置に形成することができるという特徴を有効に利用したＣＳＰの一例について説明する。
【００３０】
図２は、本発明の実施の形態２に係る半導体パッケージの構成を概略的に示す平面図である。図２を参照して、半導体チップ１の主面には、半導体チップ１の内部に造り込まれた種々の入出力端子に接続されるパッド２が形成されている。このパッド２と、ボードとの接続のためのバンプ電極４と、パッド２とバンプ電極４との間を接続する接続配線３とからなる外部接続用配線体が２列に平行に複数段形成されている。それぞれの外部接続用配線体を取り囲むように電源配線ＰＬがメッシュ状に形成されている。
【００３１】
図２においては、電源電圧を供給する電源電位パッドＶｃｃに接続されるメッシュと、電源電位となる接地電位パッドＶｓｓに接続されるメッシュとに分割されている。なお、写真製版により任意の配線経路を形成できるというＣＳＰの特徴を有効に利用して電源配線ＰＬが形成されるので、メッシュ間隔やメッシュ形状などを任意に設定できることは言うまでもない。
【００３２】
このように、外部接続用配線体を個々に電源配線ＰＬで囲むことで、半導体チップ１の内部に造り込まれた種々の入出力端子が電気的にシールドされることになる。このため、たとえば隣接するクロック端子間においてはノイズ低減を図ることが可能となる。
【００３３】
また図２に示すように、パッド２の近傍にバンプ電極４を形成することで、接続配線３を短くできるのでワイヤインダクタンスを小さくでき、データ出力端子におけるリンギングの問題を改善することができる。
【００３４】
さらに、電源配線ＰＬをメッシュ状に形成することで、半導体チップ１上の各所に電源電位パッドＶｃｃおよび接地電位パッドＶｓｓを形成できる。これにより、半導体チップ１上の電源インピーダンスを小さくすることが可能となる。従って、複数の半導体パッケージを１つのボード上に搭載するマルチチップモジュールなどのように電源の負荷が大きくなるような構成において、電源の負荷を極力低減することができる。
【００３５】
なお、図２に示した構成においては半導体チップ１上のすべての外部接続用配線体を電源配線ＰＬで取囲んだ例を示したが、必ずしもすべての外部接続用配線体を電源配線ＰＬで取囲む必要はない。たとえばクロック端子、データ入出力端子、リファレンス電圧端子などに接続される外部接続用配線体のみを電源配線ＰＬが選択的に取囲むだけでもよい。
【００３６】
また、電源電位パッドＶｃｃ、接地電位パッドＶｓｓの双方にメッシュ状の電源配線ＰＬが接続された例を示したが、どちらか一方のみにメッシュ状の電源配線ＰＬが接続されてもよい。
【００３７】
［実施の形態３］
以上説明した本発明の実施の形態１に係る半導体パッケージでは、バンプ電極の形成時および、バンプ電極とボードとの接合時にバンプ電極に機械的なストレスが加わることを考慮して、センスアンプ回路の上部にはバンプ電極を配置しないＣＳＰのＤＲＡＭについて説明したが、本発明の実施の形態３に係る半導体パッケージでは、機械的なストレスを低減できるＣＳＰの構造について説明する。
【００３８】
図３は、一般的なＣＳＰのバンプ電極が形成された領域の部分断面図を示している。図３を参照して、半導体集積回路などが造り込まれた基板１の上にはパッド２が設けられている。このパッド２を覆うように全面にわたってパッシベーション膜６が形成されている。
【００３９】
パッド２の主面上には部分的にパッシベーション膜６が存在せず、接続配線３が接触するように設けられている。接続配線３はパッド２の主面上からパッシベーション膜６の表面にかけて形成され、パッシベーション膜６の表面上の所定の方向に延在している。パッシベーション膜６の主面上には接続配線３を覆うように、全面にわたって層間絶縁膜としてのポリイミド樹脂７が形成されている。このポリイミド樹脂７の主面上には全面にわたってモールド樹脂（エポキシ樹脂）５が形成されている。接続配線３には部分的にポリイミド樹脂７およびモールド樹脂５が形成されていない領域があり、その部分にバリアメタル層を介在してバンプ電極４が形成されている。
【００４０】
このような構造のＣＳＰにおいては、バンプ電極４を形成するときや、バンプ電極４をボードに実装する場合にバンプ電極４直下の半導体チップに機械的なストレスが加わることになる。半導体チップにストレスが印加された場合、半導体チップに造り込まれた半導体素子において、たとえばトランジスタ特性の変化が生じたり、リーク電流が誘発されることは一般的に知られている。
【００４１】
図４は、本発明の実施の形態３に係る半導体パッケージとして、バンプ電極４の直下にストレス緩和のためのバッファコートを有するＣＳＰの部分断面図を示している。
【００４２】
図４を参照して、本実施の形態では、バンプ電極４の直下において接続配線３とパッシベーション膜６との間にストレス緩和材としてバッファコート８が選択的に形成されている。なお、これ以外の構成については図３に示す一般的なＣＳＰと同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００４３】
バッファコート８は、たとえばポリイミド樹脂などの材質よりなり、パッシベーション膜６の全面にスピンコート法によってポリイミド樹脂を塗布した後、写真製版によって選択的に形成される。したがって、バッファコート８は、接続配線３やパッド２と同様に任意の位置に形成することが可能となる。
【００４４】
バッファコート８が存在することにより、バンプ電極４を形成するときや、バンプ電極４をボードに実装する際に、バンプ電極４直下の半導体チップ１に加わる機械的なストレスが緩和される。従って、この機械的なストレスに起因して半導体素子の特性が劣化することが防止される。
【００４５】
以上説明したバッファコート８を有するＣＳＰを、図１を用いて説明した実施の形態１に適用することで、センスアンプ回路を保護してセンスアンプ回路に加わるストレスをさらに低減することができ、回路特性の変化を防止することができる。
【００４６】
また、図２を用いて説明した実施の形態２に適用することで、下層の半導体素子に機械的なストレスが加わる可能性が低減する。このため、バンプ電極の配置の自由度が増し、より複雑な電源配線の形成も可能となる。
【００４７】
［実施の形態４］
図５は、本発明の実施の形態４に係る半導体パッケージの構成を示す概略平面図であり、階層構成よりなる大容量ＤＲＡＭのチップイメージを示したものである。また図６は、図５の図中左上のマット（斜線部分）を拡大した概略平面図である。
【００４８】
図５と図６とを参照して、半導体チップ１は、たとえば４つのマット１２と、この各マット１２を制御するマスター周辺回路１１とを有している。このマスター周辺回路１１は、各マット１２の間に十文字のように配置されている。各マット１２は、メモリアレイ１４と、対応するメモリアレイ１４を制御するためのローカル周辺回路１３とを有している。
【００４９】
特に図５を参照して、マスター周辺回路１１の形成領域内には、入力バッファ回路（図示せず）が形成されている。この入力バッファ回路に、パッドおよびフレーム配線（図示せず）を介在して電気的に接続される入力用のバンプパッド４が形成されている。この入力用のバンプパッド４は、入力バッファ回路の近傍上に形成されている。
【００５０】
バンプパッド４は、図７に示すように、入力バッファ回路を通じて、マスター周辺回路内の入力信号レベル変換回路１１ａに接続されている。またこの入力信号レベル変換回路１１ａと各マット内のローカル周辺回路１３とは、各々半導体チップ１の主面上に形成されたフレーム配線３によって電気的に接続されている。
【００５１】
なお、入力用のバンプパッド４は、フレーム配線なしで、直接、パッドに接続されていてもよい。
【００５２】
特に図６を参照して、ローカル周辺回路１３の形成領域内には、出力バッファ回路（図示せず）が設けられている。この出力バッファ回路に、パッド２およびフレーム配線３を介在して出力用のバンプパッド４が電気的に接続されている。この出力用のバンプパッド４は、出力バッファ回路の近傍上に形成されている。
【００５３】
なお、入力用のバンブパッド４も、フレーム配線３なしで、直接、パッド２に接続されていてもよい。
【００５４】
次に、この半導体パッケージ内における信号の伝達について説明する。
まずマスター周辺回路１１内に配置された入力用のバンプパッド４に外部から入力信号が与えられる。この入力信号はマスター周辺回路１１内において、入力バッファ回路を通じて入力信号レベル変換回路１１ａに入力される。これによって、入力信号はチップ内部電源レベルに変換され、マスタ信号としてＣＳＰのフレーム配線３（通常パッケージのワイヤリングに相当）により各マット１２に伝達される。
【００５５】
この信号は、各マット１２の中央付近に配置されているローカル周辺回路１３に入力される。この後、信号はローカル周辺回路を経てメモリアレイ１４に入力される。
【００５６】
各マット１２のメモリアレイ１４から出力されるデータは、各マット１２のローカル周辺回路１３に配置された出力バッファ回路へ短いデータバスにより伝達される。出力データは、各ローカル周辺回路上であってメモリアレイ１４近傍上に配置された出力用のバンプパッド４より外部へ出力される。
【００５７】
本実施の形態では、バンプ電極４が、接続されるべき入力バッファ回路もしくは出力バッファ回路の近傍上に設けられている。このため、バンプパッド４から入力バッファ回路もしくは出力バッファ回路までの配線経路を短くすることができる。よって、バンプパッド４と入力バッファ回路もしくは出力バッファ回路との間での信号伝達の遅延を防止することができる。したがって、半導体メモリなどが大容量化されても高速動作を維持することができる。
【００５８】
また、配線経路を短くできるためアドレスセットアップやホールドマージンも改良される。以下、そのことについて詳細に説明する。
【００５９】
図８は、アドレス信号のセットアップ時間およびホールド時間を例示的に示す図であり、データ読出動作時における外部制御信号に要求されるセットアップ時間およびホールド時間を示している。ＤＲＡＭにおいては、行アドレス信号と列アドレス信号とは時分割的に与えられる。ここでは行アドレス信号についてのみ説明する。
【００６０】
図８を参照して、アドレス信号に対しては、ローアドレスストローブ信号／ＲＡＳの立下がり前に行アドレス信号を確定状態とするためのＲＡＳ前行アドレス・セットアップ時間ｔ2が規定され、外部ローアドレスストローブ信号／ＲＡＳの立下がり後その行アドレス信号を維持するＲＡＳ後行アドレス・ホールド時間ｔ4が規定される。このＲＡＳ後行アドレス・ホールド時間ｔ4完了後、ＤＲＡＭにおいては内部で行選択動作が開始される。
【００６１】
ここで、本実施の形態では、バンプ電極と入力／出力バッファ回路との配線経路を短くできるため、信号の伝達は時間Ｔだけ早くなる。つまり、ロウアドレスストローブ信号／ＲＡＳの立下がりが時間Ｔだけ早くなる。このため、ＲＡＳ前行アドレス・セットアップ時間ｔ2がｔ1へ移行する。つまり、セットアップ時間が短縮化される。またＲＡＳ後行アドレス・ホールド時間Ｔ4がＴ3へ移行する。つまり、ホールド時間のマージンが増える。
【００６２】
また本実施の形態においては、出力用のバンプパッド４がローカル周辺回路１３上に配置できる。このため、出力用のバンプパッド４に電気的に接続される出力バッファ回路もメモリアレイ１４近辺のローカル周辺回路１３内に配置できる。よって、図９に示すように、各マット１２のメモリアレイ１４より読出されたデータは、近辺に位置する出力バッファまで短いデータバス１６で転送されることになる。従って、アクセスが高速化され、各データ信号の位相ずれ、すなわちデータスキューが低減される。また、この構成では多ビット構成でもデータバス１６を短くできるので、多ビット化によりアクセスなどが劣化することはない。
【００６３】
また、マスター周辺回路１１の形成領域上に設けられた入力用のバンプパッド４に対して複数のマット１２の各々が対称に配置されている。また入力用のバンプパッド４から各マット１２のローカル周辺回路１３へ延びる配線（フレーム配線３を含む）の各々は、入力用のバンプパッド４に対して対称形状を有している。すなわち、入力用のバンプ電極４から複数のマット１２の各々へ入力される信号の伝達距離は略同一である。このため、同一の入力用のバンプパッド４から各マット１２へ入力される信号の位相ずれ、すなわちスキューを非常に小さくすることができる。理想的には、すべてのマット１２に対してマスター周辺回路１１からの制御をすべて均一にすることができる。
【００６４】
またマスター周辺回路１１とローカル周辺回路１３との接続の大部分は、フレーム配線３によってなされる。このフレーム配線３は、半導体チップ１の主面上に形成される。半導体チップ１の主面上には、素子や回路などは形成されないため、フレーム配線３の線幅を大きく確保することができる。また、フレーム配線の材料に対する制約も少ないため、配線に適した材料を選択することもできる。よって、半導体チップ内に形成される配線と比較して、フレーム配線３のインピーダンスは非常に小さくできる。それゆえ、非常に小さい信号の遅延時間でマスター周辺回路１１から各マット１２のローカル周辺回路１３へ信号が転送される。またフレーム配線３により、マスター周辺回路１１とローカル周辺回路１３とが電気的に接続されているため、時定数を大幅に低減することができる。
【００６５】
なお、図５では、フレーム配線３が交差する場合がある。この場合には、図１０や図１１、図１２に示す構成にすることで各フレーム配線の絶縁が保たれる。この構成について以下に説明する。
【００６６】
図１０は、２つのフレーム配線が異なる層上に形成された場合の構成を示す概略断面図である。図１０を参照して、上層のフレーム配線３ｃは、下層のフレーム配線３ｂ上にポリイミド樹脂７ａを介在して形成されている。このように異なる層上にフレーム配線３ｂ、３ｃを形成することにより、２つのフレーム配線３ｂ、３ｃが平面的に交差する場合でも、この２層のフレーム配線３ｂ、３ｃの絶縁が保たれる。
【００６７】
なお、フレーム配線３ｃは、ポリイミド樹脂７ｂにより覆われている。
図１１と図１２とは、２つのフレーム配線が同一層上に形成されている場合の構成を示す概略斜視図と概略断面図である。図１１と図１２とを参照して、２つのフレーム配線３ｂ、３ｃの交差部において、一方のフレーム配線３ｂがチップ内の配線層２ａに電気的に接続されて他方のフレーム配線３ｃの下側をくぐる構成、すなわちクロスアンダーの構成を有している。このクロスアンダーの構成を有することにより、２つのフレーム配線３ｂ、３ｃが平面的に交差する場合でも、２つのフレーム配線３ｂ、３ｃの絶縁が保たれる。
【００６８】
なお、図１０と図１１、１２とに示す上述した以外の構成については、図３と図４とに示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００６９】
［実施の形態５］
図１３は、本発明の実施の形態５に係る半導体パッケージにおけるマットの構成を概略的に示す平面図である。図１３を参照して、ＣＳＰによりバンプパッド４の配置に制限がないため、各マット１２は、自由な位置に電源を供給するバンプパッド４ｃ〜４ｅを有することができる。
【００７０】
このため、たとえば各マット１２のローカル周辺回路１３や出力バッファ回路への電源を供給する電源パッド４ｃ〜４ｅを各々、出力バッファ回路やローカル周辺回路の近傍上に配置することができる。これにより、電源パッド４ｃ〜４ｅとそれに接続される出力バッファ回路やローカル周辺回路との配線経路が短くなるため、電源ノイズの小さい安定した低インピーダンス電源を実現することができる。
【００７１】
［実施の形態６］
図１４は、本発明の実施の形態６に係る半導体パッケージにおいて、マットセレクト機能としてデコーダを用いた場合の制御ブロック図である。図１４を参照して、本実施の形態においては、マットセレクト機能としてたとえばデコーダ２２がマスター周辺回路部分に設けられる。このデコーダ２２へは、入力バッファ回路２１を介在してマットセレクト信号ＭＳが入力される。この入力された信号ＭＳの組合せにより、各マットＭ１、Ｍ２、Ｍ３、Ｍ４が選択される。
【００７２】
このチップセレクト機能２２により、たとえば各マットＭ１、Ｍ２、Ｍ３、Ｍ４のうちいずれか１つを選択することができる。
【００７３】
またたとえば、各マットＭ１、Ｍ２、Ｍ３、Ｍ４の組合せを選択することができる。具体的には、チップ全体を１ＭＤＲＡＭとすると、マットセレクト機能２２で、５１２ＭＤＲＡＭを２個にしたり、また２５６ＭＤＲＡＭを４個にしたりして自由にメモリ構成を可変にできる。つまり、メモリ構成を、あたかもビットサイズが可変なモジュールのように構成することができる。
【００７４】
なお、マットセレクト機能２２により非選択とされるマットについては、そのマットのローカル周辺回路への電源供給が断たれる。このため、非選択のマットに所定の電圧を印加してスタンバイ状態とする場合に比較して、消費電力を低減することができる。
【００７５】
なお、マットセレクト機能２２は、ＣＳＰのバンプパッドにより外部からマットセレクト信号ＭＳを与えることで実現することができる。またバンプパッドを設けない場合には、ＣＳＰの半導体チップ上に形成されたフレーム配線にこのマットセレクト信号ＭＳを与えることでマットセレクト機能を制御することができる。
【００７６】
［実施の形態７］
ISSCC91 Dig. of Tech papers pp.108〜109に示されているように、ＤＲＡＭのセンスアンプ用電源線をメッシュ状にメモリアレイ上に配置することで電源インピーダンスを低減させて高速センス動作を実現させることができる。しかしこの場合、メッシュ状に配置されるセンスアンプ用電源線には、半導体チップ内に形成されたアルミニウム配線が用いられる。またこの場合、下層（１層目）のアルミニウム配線はワード線のシャントに用いられ、上層（２層目）のアルミニウム配線は、センスアンプ用電源線とコラム出力線とに用いられている。
【００７７】
上記構成では、集積度が上るにつれて、センスアンプ用電源線の本数が多くなるため、２層目のアルミニウム配線のピッチが厳しくなる。このため、センスアンプ用電源線の線幅が小さくなることでそのインピーダンスが上昇したり、コラム選択線の線間容量が増加したりして、信号伝達の遅延が生ずる。
【００７８】
図１５は、本発明の実施の形態７における半導体パッケージにおけるフレーム配線の配置の様子を例示的に示す平面図である。また図１６は、図１５のＰ部におけるフレーム配線とセンスアンプ用のＶｃｃとＶｓｓ電源線との配置の様子を示す平面図である。
【００７９】
図１５と図１６とを参照して、本実施の形態においては、半導体チップ１内に形成された電源線（Ｖｃｃ配線およびＶｓｓ配線）と半導体チップの１主面上に形成されたフレーム配線３ｆ、３ｇとが、メッシュ状に配置されている。またフレーム配線３ｆとＶｓｓ配線とは接触部４１において電気的に接続されており、フレーム配線３ｇとＶｃｃ配線とは接触部４２において電気的に接続されている。またフレーム配線３ｆと３ｇとは、各々異なるバンプパッド４に電気的に接続されている。これにより、フレーム配線３ｆには、Ｖｓｓの電位が与えられ、フレーム配線３ｇにはＶｃｃの電位が与えられるよう制御される。
【００８０】
なお、電源線（Ｖｃｃ配線とＶｓｓ配線）は、センスアンプ領域１８内に形成されたセンスアンプ１８に電気的に接続されている。このセンスアンプ領域１８はメモリアレイ１４と隣接するように設けられている。
【００８１】
このように、ＣＳＰのフレーム配線を利用して、センスアンプ用電源線（Ｖｃｃ配線とＶｓｓ配線）の強化が行なわれている。このフレーム配線３ｆ、３ｇは、半導体チップ１の主面上に形成されるものであり、半導体チップ１上には、素子などは形成されない。このため、フレーム配線３ｆ、３ｇの配置の自由度は、半導体チップ内に設けられたアルミニウム配線層などに比較すると非常に高い。このため、集積度が上がっても、このフレーム配線層のインピーダンスの上昇は抑制でき、かつコラム選択線の線間容量の増加も抑制できる。
【００８２】
また、フレーム配線を設けないで、図１７に示すようにバンプパッド４ｆ、４ｇを、各々センスアンプ用電源線（Ｖｓｓ配線、Ｖｃｃ配線）に直接、電気的に接続してもよい。この場合、フレーム配線を省略することができるため、より電源インピーダンスを低減することができる。
【００８３】
［実施の形態８］
ウエハプロセスが完了した時点では、ＣＳＰプロセスが実施されていないのでフレーム配線のない状態でウェハテストが実施される必要がある。このウェハテストでは、プロービングのための従来のボンディングパッドが必要となる。この場合、すべての入力、出力、電源用ボンディングパッドを配置することは、チップ面積のことを考慮すると、上記実施の形態に挙げてきたメリットをすべて打消すことになる。
【００８４】
この対策として、本実施の形態では、ロジックなどで用いられるスキャンテストとＢＩＳＴ（ビルトインセルフテスト）の組合せ（スキャン−ＢＩＳＴテスト）により、最小限のボンディングパッドでウェハテストを実施する構成を有している。この場合のウェハテストでは、厳しいタイミングのテストなどを実施せず、ファンクション動作テストとＤＣテストだけの簡単なテストが実施されればよい。
【００８５】
なお、スキャンテストについては、たとえばMiron Abramovici et. al., Digital System Testing and Testable Design（Computer Science Press 出版，１９９０年発行）などに示されている。
【００８６】
また、ＢＩＳＴについては、たとえばYervant Zorian et.al., “An Effective BIST Scheme for Ring-Address Type FIFOs”, Proceedings of 1994 International Test Conference, Paper 17.2, pp.378-387や、Hiroki Koike et.al., “A BIST SCHEME MICROPROGRAM ROM FOR LARGE CAPACITY MEMORIES”, Proceedings of 1990 International Test Conference, Paper 36.1, pp.815-822 や、T. Takeshima et.al., “A 55ns 16Mb DRAM”, 1989 ISSCC Dig. Tech. Pap. VoL.32 FAM16.5, pp.246-247 (1989)に示されている。
【００８７】
図１８を参照して、本実施の形態におけるスキャン−ＢＩＳＴテストでは、Ｖｄｄ、Ｖｓｓ、Ｖｄｄｑ、Ｖｓｓｑ、ＴＥ、Ｑの最低６つボンディングパッド３６があればウェハテストを実施することができる。ここでＶｄｄ、Ｖｓｓは周辺回路用電源であり、Ｖｄｄｑ、Ｖｓｓｑは出力バッファ用電源であり、ＴＥはスキャン−ＢＩＳＴテストを実施するための信号であり、Ｑはテスト結果のフラグ出力である。
【００８８】
次に、本実施の形態におけるウェハテストについて詳細に説明する。
図１９は、本発明の実施の形態８における半導体パッケージのウェハテストを説明するためのブロック図である。図１９を参照して、まず上記ボンディングパッドの１つにＴＥの信号が入力される。ＴＥが活性化すると半導体チップの内部に設けられた発振器３１が活性化して、ＤＲＡＭの基本クロックＲＡＳ、ＣＡＳ、Ｒ／Ｗ、ＯＥなどが基本クロックジェネレイター３２によって発生される。またテストパターンもテストパターン発生回路３３によって自動的に発生される。またアドレスもカウンタ回路によって順次インクリメントされるよう、すなわち順次アドレス番号がずれていくように発生される。
【００８９】
これらの信号は、マスター周辺回路１１を動作させ、次いでローカル周辺回路１３を動作させ、メモリアレイ１４を活性化させ、リード／ライト動作を行なう。メモリアレイ１４からのデータについては、書込まれたデータと読出されたデータとの一致検出が行なわれ、パス／フェイルのフラッグが出力される。
【００９０】
なお、シフトレジスタ３４は、テストパターン信号および内部アドレス信号の双方を順次記憶し、かつ出力するためのものである。またシフトレジスタ３５は、各メモリアレイ１４のテストデータのパス／フェイルを順次記憶し、かつ出力するためのものである。
【００９１】
本実施の形態においては、半導体チップ内において基本クロックジェネレイター３２によって制御信号を、またテストパターン発生回路３３によってテストパターンおよび内部アドレス信号を、各々発生させることとしたため、外部からこれらの信号を与えるためのボンディングパッドを省略することができる。
【００９２】
また、シフトレジスタ３５により、１つの出力用のパッドＱに複数のテストデータのパス／フェイルを順次出力することができる。このため、テスト結果のフラッグ出力用のボンディングパッド９は１つで足りるため、半導体チップのボンディングパッド数を減らすことができる。
【００９３】
上記のスキャン−ＢＩＳＴテストでは、不良のアドレスはわからない。しかし、内部アドレス信号と各メモリアレイ１４からのパス／フェイルとを入力することにより各メモリセルの不良アドレスを判別し、記録する手段（たとえばシフトレジスタ）をさらに備えることにより、パッドＱに不良アドレスをパケットで出力することができる。また外部にデコーダを設ければ、不良アドレスも判別でき冗長試験が可能になる。
【００９４】
なお本発明の実施の形態４では、各マットのローカル周辺回路とマスター周辺回路とはフレーム配線で接続されるが、ウェハテスト段階ではフレーム配線がないので、仮のアルミニウムによる配線で接続しておく必要がある。この場合、時定数はウェハテストの緩いタイミングテストをクリアできればよい。また各マット部の出力データをボンディングパッド９に接続する配線も必要になる。さらに各マット周辺回路とマスター周辺回路との電源も接続する配線が必要である。
【００９５】
これらの配線はＣＳＰプロセス後には不要になるため、ＴＥ信号などで接続を電気的に切離せるようにすればよい。またこれらの仮のアルミニウム配線によるチップ面積の増大はほとんどない。
【００９６】
［実施の形態９］
実施の形態８では、最小信号入力の構成例について説明したが、他の構成例として、たとえばＣＬＫピンを設けて、基本クロックを外部から与える方式や、アドレスパッドを追加してアドレスまで与える方式や、不良アドレスを出力するパッドを設ける方式などいろんな変形が可能である。
【００９７】
［実施の形態１０］
外部ピンにＶｒｅｆ（リファレンス電位）ピンなどがあってＶｒｅｆにノイズが乗ることを避けなければならない場合、Ｖｒｅｆのフレーム配線を電源のフレーム配線でシールドすることが実施の形態２に示されている。しかし、Ｖｒｅｆのフレーム配線をシールドする電源線に電流が流れた場合、Ｖｒｅｆのフレーム配線に電流ノイズが生ずることを考慮する必要もある。
【００９８】
このＶｒｅｆに大きなノイズが乗ることを回避する方法としては、電流の流れない（フレーム配線に先に電流の消費する回路などが接続されていないもの）電源線でＶｒｅｆのフレーム配線をシールドする方法がある。このように電流の流れない電源線でＶｒｅｆのフレーム配線をシールドする構成は、実施の形態２（図２）で述べたように簡単に構成することができる。
【００９９】
［実施の形態１１］
図２０は、本発明の実施の形態１１に係る半導体パッケージの概略平面図である。図２０を参照して、ＣＳＰでは、フレーム配線が接続されているか否かにかかわらず、パッケージの表面全面に複数のバンプパッド端子を各々分離して配置することができる。このように導電性のバンプパッド端子を全面に配置することによって、パッケージの放熱性を高めることができ、それによって熱抵抗を下げることができる。
【０１００】
また電気的に使用しないバンプパッドの表面を絶縁コートして、ボードとの間に絶縁性を保つことも可能である。
【０１０１】
なお、このバンプパッド端子は、パッケージの表面のみならず裏面に配置されてもよい。このようにパッケージの表面および裏面の双方にバンプパッドを設けることにより、さらにパッケージの放熱性を高めることができる。
【０１０２】
［実施の形態１２］
通常、メモリは大容量化するに伴いテスト時間が増大するため、たとえばラインテストや多ビット並列テストなどのテストモードが導入されている。この場合、すべてのテストがテストモードで代用できるわけではない。
【０１０３】
たとえば図２１に示すようにテストモードが導入される場合には、これを実現するためのテスト回路５３を設ける必要がある。このため、テスト時のアクセス経路はテスト回路５３を通る矢印Ａで示す経路となる。これに対して、通常のアクセス時には、デコーダ５１とＩ／Ｏ回路５２とを通る、矢印Ｂで示す経路となる。
【０１０４】
このように通常アクセス時とテスト時とのアクセス経路が異なるため、アクセスタイムの測定などには、テストモードが使えなかった。
【０１０５】
一方、大容量化に伴い多ビット化が進められるが、この場合、１Ｉ／Ｏ当りのビット数は大きくならない。このため、テスト時間の増大は抑えられるが、テストする場合のコンパレータの数が多数必要になり、テスタによる同時測定の個数に制限がかかりテスト効率は劣化する。この対策として各Ｉ／Ｏに出力されるデータを縮退して、１つのＩ／Ｏに出すことによってテスト効率を向上させる方式が採られていた。
【０１０６】
しかしながら、この構成でも通常出力の場合と縮退Ｉ／Ｏの場合とのアクセス経路が異なる。
【０１０７】
一方、本実施の形態４において説明したチップ構成では、図５に示すように各マット１２が、入力バンプ電極４に対して対称に配置されている。また図５に示す半導体集積回路がたとえば１ＧＤＲＡＭであって１６Ｍｂｉｔ×６４構成の場合、各マット１２の各々は１６Ｍｂｉｔ×１６構成となり、同一構成を有する。このように各マット１２の各々が対称に配置され、かつ同一構成を有しているため、各マット１２へのアクセスタイムは略同一となる。よってアクセスタイムを測定する場合には、１つのマット１２だけアクセスタイムを測定すれば、他のマットのアクセスタイムを測定する必要はない。よって、複数のマット１２のうちいずれか１つのマット１２にのみ、図２２に示すようにコンパレータ５４が接続されればよく、コンパレータの数は１／４で済む。
【０１０８】
このようにアクセス経路を同一にして、Ｉ／Ｏの擬似縮体テストが可能になれば、ＤＲＡＭの大容量が進んだとしても、アクセスタイムなどの測定テストが容易に実現できる。
【０１０９】
［実施の形態１３］
一般的に、メモリを搭載した半導体パッケージのピン数はロジックを搭載したものに比較して少なかった。このため、メモリは、これまでＤＩＰ（Dual-In Line）に代表されるように半導体パッケージの２側面からピンの突出したタイプの半導体パッケージに搭載されていた。
【０１１０】
しかし、今後、メモリの高集積化により、メモリのピン数は増加する。このため、このように高集積化されたメモリについては、ＱＦＰ（Quad Flat Package ）のような半導体パッケージの４側面からピンの突出したタイプの半導体パッケージに搭載することが考えられる。
【０１１１】
ところが、このＱＦＰ等を用いても、メモリが実施の形態４で説明したように階層化により高集積化がさらに進められた場合には、以下の問題点が生じる。
【０１１２】
まず階層化により、メモリに必要なピン数がさらに増加するため、多数のリードが必要となり、必然的に半導体パッケージの寸法が大きくなってしまう。
【０１１３】
また、半導体パッケージの寸法の増大を抑制すべく、リード間のピッチを小さくすると、リード間に大きな容量が生じてしまう。
【０１１４】
そこで、本実施の形態では、これらの問題を解決できるＣＳＰ構造以外の半導体パッケージを示す。
【０１１５】
図２３は、ＢＧＡ構造の半導体パッケージの構成を概略的に示す断面図である。図２３を参照して、半導体チップ１０１は、ダイ・ボンディング・エポキシ１０７によってプリント配線基板１０５に固着されている。この半導体チップ１０１のパッド（図示せず）はプリント配線基板１０５の表面に設けられた基板配線１０３ｂに、ボンディングワイヤ１０３ａを通じて電気的に接続されている。基板配線１０３ｂは、プリント配線基板１０５に設けられたスルーホール１０６を通じて裏面に位置するハンダ・バンプ１０４に電気的に接続されている。プリント配線基板１０５の裏面であって、ハンダ・バンプ１０４が形成されている領域以外にはソルダーレジスト１０８が形成されている。半導体チップ１０１とボンディングワイヤ１０３ａと接続配線１０３ｂとがモールド材１０９によって封止されている。
【０１１６】
なお、プリント配線基板１０５は、図２４に示す複数の導電層１０５ａ〜１０５ｄが、図２５に示すように絶縁層１０５ｅ〜１０５ｉを間に挟んで積層された多層構造を有している。またスルーホール１０６内には、埋込導電層１１１が埋込まれている。
【０１１７】
なお、導電層１０５ａと１０５ｄとは、スルーホール１０６が設けられる領域以外の全面に形成されており、ＧＮＤ電位とされる。
【０１１８】
ＢＧＡ構造の半導体パッケージは、バンプ電極（ハンダ・バンプ）１０４によりボードに電気的に接続される点においてＣＳＰ構造の半導体パッケージと共通する。
【０１１９】
ＣＳＰ構造の半導体パッケージは、半導体チップと同程度の寸法を有している。この半導体チップのサイズは、各社で異なる。このため、各社のＣＳＰ構造の半導体パッケージの寸法を標準化することは難しい。これに対して、ＢＧＡ構造の半導体パッケージは、プリント配線基板１０５を用いているため、このプリント配線基板１０５により各社の半導体パッケージの寸法を標準化することが容易となる。
【０１２０】
またＣＳＰ構造の半導体パッケージでは、半導体基板の素子などが形成される面上にバンプ電極が形成されるため、素子に応力がかかりやすい。これに対して、ＢＧＡ構造の半導体パッケージでは、素子が形成される面の裏面側にバンプ電極（ハンダ・バンプ）１０４が設けられるため、素子に応力がかかりにくい。
【０１２１】
また、プリント配線基板には、ＧＮＤ電位を有する導電層１０５ａと１０５ｄとが全面に形成されるため、これらの導電層１０５ａと１０５ｄとに挟まれる導電層１０５ｂ、１０５ｃは、他の導電部分に対して電気的にシールドされることになる。よって、導電層１０５ｂ、１０５ｃのノイズ低減を図ることが可能となる。
【０１２２】
次に、このようなＢＧＡ構造の半導体パッケージに搭載される半導体チップの構成について説明する。
【０１２３】
図２６は、本発明の実施の形態１３における半導体パッケージに搭載される半導体チップの平面レイアウトを示す概略平面図である。図２６を参照して、半導体チップ１０１は、たとえば４つのマット１１２と、この各マット１１２を制御するマスター周辺回路１１１とを有している。このマスター周辺回路１１１は、各マット１１２の間に十文字のように配置されている。
【０１２４】
なお、図２６中においては、説明の便宜上、マスター周辺回路１１１は、十文字の中央部に位置するよう示している。
【０１２５】
各マット１１２は、メモリアレイ１１４と、対応するメモリアレイ１１４を制御するためのローカル周辺回路１１３とを有している。
【０１２６】
この４つのマット１１２とマスター周辺回路１１１との形成領域の外周領域であって半導体チップ１０１の主表面に複数個のパッド１０２ａ、１０２ｂが設けられている。パッド１０２ａは、チップ全体を制御する信号を入力するためのパッドであり、マスター周辺回路１１１に直接接続されている。このパッド１０２ａは、半導体チップ１０１の外周領域であって、マスター周辺回路１１１からの距離が最短となる位置に配置されている。このため、パッド１０２ａからマスター周辺回路へ入力される信号の劣化は防止される。
【０１２７】
またパッド１０２ｂは、各マットを制御する信号を入出力するためのパッドであり、ローカル周辺回路１１３に直接接続されている。このパッド１０２ｂは、すべてのパッド１０２ｂからローカル周辺回路１１３とを結線する各配線が略同一の配線長となるように配置されている。このため、各パッド１０２ｂとローカル周辺回路との間を伝達される各信号の位相ずれ、いわゆるスキューを非常に小さくすることができる。
【０１２８】
なお、各パッド１０２ａ、１０２ｂが、半導体チップ１０１の外周領域に配置されているのは、図２３に示すようにＢＧＡ構造の半導体パッケージではボンディングワイヤ１０３ａによりパッドと基板配線１０３ｂとが接続されることに起因している。
【０１２９】
複数のマット１１２の各々は複数のマスター周辺回路１１１の位置に対して対称となるように配置されている。また複数のマット１１２の各々と複数のパッド１０２ａ、１０２ｂの各々は、半導体チップ１０１の中心部に対して対称となるように配置されている。このため、マスター周辺回路から各マット１１２に入力される信号の伝達距離を同一とすることが容易となる。
【０１３０】
またマット１１２内において、複数のメモリアレイ１１４の各々はローカル周辺回路１１３の位置に対して対称となるように配置されている。また、マット１１２内の複数のメモリアレイ１１４の各々はマット１１２の中心点に対して対称となるように配置されている。このため、ローカル周辺回路１１３から各メモリアレイ１１４に入力される信号の伝達距離を同一とすることが容易となる。
【０１３１】
本実施の形態の半導体パッケージでは、ＢＧＡ構造を採用しているため、外部の端子との接続のためにハンダ・バンプ１０４が設けられている。このハンダ・バンプ１０４は、半導体チップ１０１の表面全面に配置できる。このため、図２６に示すように階層化され高集積化されたＤＲＡＭのメモリを半導体パッケージに搭載した場合でも、ＱＦＰなどのように半導体パッケージの寸法が大きくなったり、リード間に大きな容量が生じたりすることが防止される。
【０１３２】
またパッド１０２ｂとローカル周辺回路１１３の出力バッファとを接続する配線１２５およびパッド１０２ｂとローカル周辺回路１１３の出力バッファ１２２とを接続する配線は、図２７に示すように半導体チップ１０１内において半導体基板１２１の表面から最も上層に配置されている。このため、配線１２５は、メモリアレイ１１４内の各メモリ素子に接続される配線１２３、１２４よりも上層に形成されることになる。このため、これらの配線１２５は、パッド１０２ａ、１０２ｂから接続されるべき位置へ直線で最短距離で配置することができる。よって、配線層１２５内でのデータの劣化は防止される。
【０１３３】
また実施の形態６で説明したように、マットセレクト機能としてデコーダを用いることにより、各マット１１２の中から特定のマット１１２を選択することができ、また所定数のマット１１２の組合せを選択することができる。具体的には、チップ全体を１ＭＤＲＡＭとすると、マットセレクト機能で、５１２ＭＤＲＡＭを２個にしたり、また２５６ＭＤＲＡＭを５個にしたりして自由にメモリ構成を可変にできる。つまり、メモリ構成を、あたかもビットサイズが可変なモジュールのように構成することができる。
【０１３４】
なお、マットセレクト機能により非選択とされるマット１１２については、そのマット１１２のローカル周辺回路１１３への電源供給が断たれる。このため、非選択のマット１１２に所定の電圧を印加してスタンバイ状態とする場合に比較して、消費電力を低減することができる。
【０１３５】
また本実施の形態に係る半導体パッケージでは、図２８に示すように半導体チップ１０１のパッド１０２ａ、１０２ｂに電気的に接続されているか否かにかかわらず、パッケージの表面全面に複数のハンダ・バンプ１０４を各々分離して配置することができる。このように導電性のハンダ・バンプ１０４が全面に配置されることによって、パッケージの放熱性を高めることができ、それによって熱抵抗を下げることができる。
【０１３６】
なお、図２８は、図２３の矢印Ａ方向から見た半導体パッケージの平面図である。
なおパッドに電気的に接続されないハンダ・バンプ１０４は、図２９に示すようにプリント配線基板１０５の表面上に導電層１１２を介在して形成されればよい。
【０１３７】
また電気的に使用しないハンダ・バンプ１０４の表面を絶縁コートして、ボードとの間に絶縁性を保つことも可能である。
【０１３８】
また本実施の形態の半導体チップ構成では、図２６に示すようにマット１１２が、マスター周辺回路１１１に対して対称に配置されており、かつ各マット１１４が同一の構成を有している。このため、実施の形態１２で説明したように、１つのマット１１２にのみ図２２に示すようにコンパレータ５４を接続することによって、各マット１１２へのアクセスタイムを測定することができる。
【０１３９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１４０】
本発明は、チップ占有率が高く実装密度を飛躍的に向上できるＣＳＰ構造およびＢＧＡ構造の半導体パッケージに特に有利に適用され得る。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施の形態１における半導体パッケージの構成を概略的に示す平面図である。
【図２】本発明の実施の形態２における半導体パッケージの構成を概略的に示す平面図である。
【図３】一般的なＣＳＰの構成を示す部分断面図である。
【図４】本発明の実施の形態３における半導体パッケージの構成を概略的に示す部分断面図である。
【図５】本発明の実施の形態４における半導体パッケージの構成を概略的に示す平面図である。
【図６】図５のマットを拡大して示す概略平面図である。
【図７】パンプパッドからローカル周辺回路までの接続状態を示すブロック図である。
【図８】アドレスセットアップがホールドマージンを例示的に示す図である。
【図９】図５のマット部を拡大して示す概略平面図である。
【図１０】フレーム配線層が互いに異なる層上に形成されている場合の部分断面図である。
【図１１】いわゆるクロスアンダーで構成されるフレーム配線層の構成を示す概略斜視図である。
【図１２】いわゆるクロスアンダーで構成されるフレーム配線層の構成を示す部分断面図である。
【図１３】本発明の実施の形態５における半導体パッケージのマットを拡大して示す概略平面図である。
【図１４】マットセレクト機能を説明するためのブロック図である。
【図１５】本発明の実施の形態７における半導体パッケージのフレーム配線の構成を概略的に示す平面図である。
【図１６】図１５のＰ部を拡大して示す部分平面図である。
【図１７】パンプパッドが直接センスアンプ用電源線に電気的に接続されている様子を示す部分平面図である。
【図１８】本発明の実施の形態８における半導体パッケージにおいて、特にボンディングパッドの配置状態を示す概略平面図である。
【図１９】本発明の実施の形態８における半導体パッケージのスキャン／ＢＩＳＴテストを説明するためのブロック図である。
【図２０】本発明の実施の形態１１における半導体パッケージにおいて、特にバンプパッドの配置の様子を示す概略平面図である。
【図２１】テストモードが導入された場合に通常アクセスとテスト時のアクセス経路が異なることを説明するためのブロック図である。
【図２２】マットにコンパレータが接続された様子を示すブロック図である。
【図２３】本発明の実施の形態１３におけるＢＧＡ構造の半導体パッケージの構成を概略的に示す断面図である。
【図２４】プリント配線基板１０５を構成する各導電層の構成を示す概略斜視図である。
【図２５】プリント配線基板の構成を示す概略断面図である。
【図２６】本発明の実施の形態１３における半導体パッケージに搭載される半導体チップの平面レイアウト構成を示す平面図である。
【図２７】パッドとローカル周辺回路とを接続する配線がチップ内において最上層に形成されることを説明するための模式図である。
【図２８】本発明の実施の形態１３における半導体パッケージにおいて、特にハンダ・バンプの配置状態を示す概略平面図である。
【図２９】パッドに電気的に接続されないハンダ・バンプの構成を示す概略断面図である。
【図３０】一般的なＣＳＰの構成を示す斜視図である。
【図３１】一般的なＣＳＰの構成を示す平面図である。
【符号の説明】
【０１４２】
１  半導体チップ、２  ボンディングパッド、２ａ  導電層、３  フレーム配線、４  バンプ電極、６  パッシベーション膜、７  ポリイミド膜、８  バッファコート、１１  マスター周辺回路、１２  マット、１３  ローカル周辺回路、１４  メモリアレイ、１６  データバス、２２  デコーダ、３１  発振器、３２  基本クロックジェネレータ、３３  テストパターン発生回路、３４、３５  シフトレジスタ、３６  ボンディングパッド、５４  コンパレータ、ＳＲ  センスアンプ領域、ＭＲ  メモリセル領域、Ｖｃｃ  電源電位パッド、Ｖｓｓ  接地電位パッド、ＤＬ  電源配線。
【図１】
2006216970.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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