(57)【要約】【課題】  ＳＲＡＭと仕様互換性を有し、かつ、信頼性を確保しつつ高速なデータ転送動作が可能な半導体記憶装置を提供する。【解決手段】  外部チップイネーブル信号ＸＣＥの立ち下がり遷移により、メモリコア６へのアクセスが開始される。同時に外部ライトイネーブル信号ＸＷＥと外部アドレス信号ＡＤＤとが取り込まれ、取り込まれた外部アドレス信号に対応したメモリコア６内のメモリセル１が選択される。メモリセル１からの読み出し、あるいは、メモリセル１への書き込みが終了すると、外部チップイネーブル信号ＸＣＥの立ち上がり遷移、あるいは、外部ライトイネーブル信号ＸＷＥの立ち上がり遷移に同期して、再書き込みタイマー７が起動し、メモリセル１への再書き込みが行われる。【選択図】  図１
2006216099.tif 000002
【特許請求の範囲】
【請求項１】
データの再書き込みを行う半導体記憶装置であって、
読み出し時に記憶内容が破壊される記憶素子を含むメモリ部と、
第１の信号および第２の信号のいずれか早い方が非活性状態に遷移したときに、起動信号を出力するタイマー制御回路と、
前記起動信号が出力された後、一定時間に亘ってタイマー信号を出力するタイマー回路と、
前記第１の信号が活性状態に遷移したときから前記タイマー信号が出力されなくなるまでの間、前記メモリ部を活性化させるとともに、前記タイマー信号が出力されている間に前記メモリ部に対する再書き込みを行うメモリ部制御回路とを備えた、半導体記憶装置。
【請求項２】
データの再書き込みを行う半導体記憶装置であって、
読み出し時に記憶内容が破壊される記憶素子を含むメモリ部と、
データの読み出し時には、第１の信号が活性状態に遷移したときに、データの書き込み時には、前記第１の信号および第２の信号のいずれか早い方が非活性状態に遷移したときに、起動信号を出力するタイマー制御回路と、
前記起動信号が出力された後、一定時間に亘ってタイマー信号を出力するタイマー回路と、
前記第１の信号が活性状態に遷移したときから前記タイマー信号が出力されなくなるまでの間、前記メモリ部を活性化させるとともに、前記タイマー信号が出力されている間に前記メモリ部に対する再書き込みを行うメモリ部制御回路とを備えた、半導体記憶装置。
【請求項３】
前記タイマー制御回路は、供給された電源電圧検知信号が電源電圧の低下を示すときにも、前記起動信号を出力することを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の信号が外部チップイネーブル信号であり、前記第２の信号が外部ライトイネーブル信号であることを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項５】
前記タイマー制御回路は、前記タイマー信号が出力されている間、外部からの信号の入力を禁止することを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項６】
前記第１の信号が活性状態に遷移したときに前記第２の信号を取り込み、取り込んだ前記第２の信号に応じて、データの読み出しを行うか書き込みを行うかを決定する動作制御回路と、
前記動作制御回路により決定された動作に応じて前記メモリ部にアクセスするアクセス回路とをさらに備えた、請求項１または２に記載の半導体記憶装置。
【請求項７】
前記アクセス回路は、前記第１の信号の遷移から所定の時間後に、前記第２の信号の非活性状態から活性状態への遷移、あるいは、活性状態から非活性状態への遷移のうち、いずれか一方の遷移に応じて前記メモリ部へアクセスすることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１の信号が外部チップイネーブル信号であり、前記第２の信号が外部ライトイネーブル信号であることを特徴とする、請求項７に記載の半導体記憶装置。
【請求項９】
前記第１の信号が外部チップイネーブル信号であり、前記第２の信号が外部出力イネーブル信号であることを特徴とする、請求項７に記載の半導体記憶装置。
【請求項１０】
前記第１の信号が活性状態に遷移してから所定の時間内に前記第２の信号が遷移すると、前記メモリ部に対するアクセスが、内部回路によって発生される信号により制御されることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項１１】
前記第１の信号が活性状態に遷移してから所定の時間以降に前記第２の信号が遷移すると、前記メモリ部に対するアクセスが、外部から入力される信号によって制御されることを特徴とする、請求項６に記載の半導体記憶装置。
【請求項１２】
前記メモリ部は、
前記記憶素子から読み出されたデータを取り込むセンスアンプと、
前記センスアンプと前記記憶素子とを分離するスイッチとを含み、
前記スイッチは、前記記憶素子から読み出されたデータが前記センスアンプに取り込まれた後に閉じることを特徴とする、請求項７に記載の半導体記憶装置。
【請求項１３】
前記タイマー回路は、前記スイッチが閉じられた後に前記タイマー信号を出力することを特徴とする、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記記憶素子は、強誘電体セルを含むことを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項１５】
前記記憶素子は、ダイナミック型セルを含むことを特徴とする、請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より特定的には、ＳＲＡＭとの仕様互換性を有し、メモリコアに強誘電体メモリやＤＲＡＭを使用した半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話の普及に伴い、携帯電話用に構成された擬似ＳＲＡＭの需要が高まっている。擬似ＳＲＡＭには、外部からの入力信号に対して非同期で動作する非同期型擬似ＳＲＡＭや、外部チップイネーブル信号などの外部からの入力信号に同期して、内部で時系列的にクロック信号を生成し、このクロック信号によって内部動作を制御する同期型擬似ＳＲＡＭなどがある。これら擬似ＳＲＡＭには、集積度を上げるために、メモリコアにＤＲＡＭや強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）が使用されたものが製品化されている。
【０００３】
従来から用いられている擬似ＳＲＡＭの例としては、図２１のような構成を有する擬似ＳＲＡＭがある。図２１に示す擬似ＳＲＡＭは、図２２のタイミングチャートが示すように、外部ライトイネーブル信号ＸＷＥの立ち上がりで書き込みデータを取り込むことを特徴とする。
【０００４】
また、その他の例としては、図２３および図２４に示すように、外部ライトイネーブル信号の立ち下がり遷移で書き込みデータを取り込む仕様の擬似ＳＲＡＭ（非特許文献１参照）や、レイトライト方式の仕様の擬似ＳＲＡＭ（特許文献１参照）や、また、図２５および図２６に示すように、外部チップイネーブル信号ＸＣＥの立ち下がり遷移でアドレスを取り込み、外部チップイネーブル信号ＸＣＥの立ち下がり遷移から一定時間（ホールド）後に、アドレスが異なる値となっても良い仕様の擬似ＳＲＡＭ（特許文献２参照）などがある。
【特許文献１】特開２００３−３０８６９２号公報
【特許文献２】特開平１０−１０６２７５号公報
【非特許文献１】トランジスタ技術  ＳＰＥＣＩＡＬ  Ｎｏ．２５、ＣＱ出版株式会社、１９９１年１月１日、ｐ．２３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の擬似ＳＲＡＭには以下のような問題がある。すなわち、従来の擬似ＳＲＡＭでは、外部チップイネーブル信号ＸＣＥに同期してアドレスが取り込まれ、また、外部ライトイネーブル信号ＸＷＥの遷移によって随時書き込みデータがチップ内部に取り込まれ、１サイクルが完了する。このような仕様では、読み出し時にデータの破壊が伴う強誘電体メモリやＤＲＡＭをメモリコアに使用した場合に必要な再書き込み動作を考慮すると、サイクルタイムが長くなり、高速なデータの入出力には適さない。
【０００６】
また、高速で連続したデータ転送が可能なシンクロナス仕様の擬似ＳＲＡＭがあるが、これには、外部基本クロック信号のためのピンを別途設ける必要があり、ＳＲＡＭとの互換性に問題がある。
【０００７】
また、再書き込み動作のタイミングとしては、外部チップイネーブル信号ＸＣＥのプリチャージ時間などで確保することが可能である。しかしながら、プリチャージ時間中に外部チップイネーブル信号ＸＣＥにノイズが発生した場合などでは、再書き込みに必要なプリチャージ時間が十分確保できない。また、１サイクルを完了する前に電源遮断などによる電圧降下が起きた場合にも、プリチャージ時間が十分確保できず、再書き込み動作を完了できない場合がある。
【０００８】
このように、外部チップイネーブル信号ＸＣＥのプリチャージ時間において再書き込み動作を行う場合には、外的要因により、再書き込みに十分な時間が確保できない問題がある。特に強誘電体メモリを使用する場合には、データの保持は必須であり、再書き込み動作に十分な時間を確保することは重要である。
【０００９】
以上のように、従来の擬似ＳＲＡＭには、データの信頼性や高速な処理を行ううえで問題がある。また、強誘電体メモリを使用した擬似ＳＲＡＭでは、以上の問題に加えて、ノイズに対する耐性や電源遮断時におけるデータ保持に問題がある。
【００１０】
それ故に、本発明は、メモリコアに強誘電体メモリやＤＲＡＭを使用し、ＳＲＡＭと仕様互換性を有し、かつ、信頼性を確保しつつ高速なデータ転送動作が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、読み出し時に記憶内容が破壊される記憶素子を含むメモリ部と、第１の信号および第２の信号のいずれか早い方が非活性状態に遷移したときに、起動信号を出力するタイマー制御回路と、起動信号が出力された後、一定時間に亘ってタイマー信号を出力するタイマー回路と、第１の信号が活性状態に遷移したときからタイマー信号が出力されなくなるまでの間、メモリ部を活性化させるとともに、タイマー信号が出力されている間にメモリ部に対する再書き込みを行うメモリ部制御回路とを備える。
【００１２】
あるいは、本発明の半導体記憶装置は、読み出し時に記憶内容が破壊される記憶素子を含むメモリ部と、データの読み出し時には、第１の信号が活性状態に遷移したときに、データの書き込み時には、第１の信号および第２の信号のいずれか早い方が非活性状態に遷移したときに、起動信号を出力するタイマー制御回路と、起動信号が出力された後、一定時間に亘ってタイマー信号を出力するタイマー回路と、第１の信号が活性状態に遷移したときからタイマー信号が出力されなくなるまでの間、メモリ部を活性化させるとともに、タイマー信号が出力されている間にメモリ部に対する再書き込みを行うメモリ部制御回路とを備える。
【００１３】
この場合、タイマー制御回路は、供給された電源電圧検知信号が電源電圧の低下を示すときにも、起動信号を出力することが好ましい。
【００１４】
さらに、第１の信号が外部チップイネーブル信号であり、第２の信号が外部ライトイネーブル信号であることが好ましい。
【００１５】
また、タイマー制御回路は、タイマー信号が出力されている間、外部からの信号の入力を禁止することが好ましい。
【００１６】
また、本発明の半導体記憶装置は、第１の信号が活性状態に遷移したときに第２の信号を取り込み、取り込んだ第２の信号に応じて、データの読み出しを行うか書き込みを行うかを決定する動作制御回路と、動作制御回路により決定された動作に応じてメモリ部にアクセスするアクセス回路とをさらに備えることが好ましい。
【００１７】
この場合、アクセス回路は、第１の信号の遷移から所定の時間後に、第２の信号の非活性状態から活性状態への遷移、あるいは、活性状態から非活性状態への遷移のうち、いずれか一方の遷移に応じてメモリ部へアクセスすることが好ましい。
【００１８】
また、第１の信号が外部チップイネーブル信号であり、第２の信号が外部出力イネーブル信号であってもよい。
【００１９】
また、本発明の半導体記憶装置では、第１の信号が活性状態に遷移してから所定の時間内に第２の信号が遷移すると、メモリ部に対するアクセスが、内部回路によって発生される信号により制御されてもよい。
【００２０】
あるいは、本発明の半導体記憶装置では、第１の信号が活性状態に遷移してから所定の時間以降に第２の信号が遷移すると、メモリ部に対するアクセスが、外部から入力される信号によって制御されてもよい。
【００２１】
また、メモリ部は、記憶素子から読み出されたデータを取り込むセンスアンプと、センスアンプと記憶素子とを分離するスイッチとを含み、スイッチは、記憶素子から読み出されたデータがセンスアンプに取り込まれた後に閉じることが好ましい。
【００２２】
この場合、タイマー回路は、スイッチが閉じられた後にタイマー信号を出力することが好ましい。
【００２３】
また、記憶素子は、強誘電体セルを含むことが好ましい。
【００２４】
あるいは、記憶素子は、ダイナミック型セルを含んでいてもよい。
【発明の効果】
【００２５】
本発明の半導体記憶装置によれば、タイマー回路がタイマー信号を出力している間にメモリ部に対する再書き込みを行うことから、再書き込みのための時間が十分確保され、データ保持の信頼性を向上することができる。
【００２６】
また、電源電圧検知信号が電源電圧の低下を示すときに、タイマー制御回路から起動信号が出力され、再書き込みが行われることから、電源電圧が一定値以下に低下する前にデータの再書き込みを行うことができ、電源電圧が低下した場合においてデータを保護することができる。
【００２７】
また、メモリ部に対する再書き込み中は、外部からの信号の入力が禁止されることから、外部からの信号に含まれるノイズによって再書き込みが中断されることがないため、データ保持の信頼性を向上することができる。
【００２８】
また、本発明の半導体記憶装置によれば、外部からの信号に同期してデータの読み出しあるいは書き込みが可能であるため、データの入出力の高速化が図れる。
【００２９】
また、ＳＲＡＭの入力信号に同期して、データの読み出しあるいは書き込みが可能であるため、ＳＲＡＭと仕様互換性のある高速な半導体記憶装置を提供することができる。
【００３０】
また、本発明の半導体記憶装置は、内部回路により制御される動作と、外部からの信号により制御される動作とを切り替えることが可能であることから、用途に応じて動作を切り替えることができ、利便性の向上を図ることができる。
【００３１】
また、本発明の半導体記憶装置は、読み出したデータをセンスアンプに取り込むことができることから、負荷容量の大きいビット線や記憶素子とセンスアンプとを分離することができ、データの入出力の高速化を図ることができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体記憶装置の構成を示す図である。
【００３３】
図１に示す半導体記憶装置は、メモリコア６、再書き込みタイマー７、メモリコア制御回路８、入力バッファ回路９および１３、遷移エッジ検出回路１０、１１および１５、内部チップイネーブル信号発生／ラッチ回路１２、内部ライトイネーブル信号発生回路１４、読み出し／書き込み制御回路１６、データアクセス回路１７、並びに、再書き込みタイマー制御回路１８を備える。
【００３４】
メモリコア６は、メモリセル１、セルプレート２、ワード線３、ビット線４およびセンスアンプ５を備えた強誘電体メモリである。メモリセル１は、キャパシタ絶縁膜に強誘電体が用いられたメモリセルである。セルプレート２は、メモリセル１にデータを書き込むために設けられている。ワード線３およびビット線４は、複数のメモリセル１から１つのメモリセル１を選択し、データの読み出しおよび書き込みを行うために設けられている。センスアンプ５は、ビット線４を介して読み出されたデータを増幅する増幅回路である。
【００３５】
入力バッファ回路９および１３は、それぞれ、図１に示す半導体記憶装置の外部から入力される外部チップイネーブル信号ＸＣＥ、および、外部ライトイネーブル信号ＸＷＥのバッファ回路である。遷移エッジ検出回路１０および１１は、それぞれ、外部チップイネーブル信号ＸＣＥの立ち下がり遷移および立ち上がり遷移を検出する。また、遷移エッジ検出回路１５は、外部ライトイネーブル信号ＸＷＥの立ち上がり遷移を検出する。
【００３６】
内部チップイネーブル信号発生／ラッチ回路１２は、遷移エッジ検出回路１０において、外部チップイネーブル信号ＸＣＥの立ち下がり遷移が検出された場合に、内部チップイネーブル信号ＩＮＴＣＥを発生させ、発生させた内部チップイネーブル信号ＩＮＴＣＥをメモリコア制御回路８および内部ライトイネーブル信号発生回路１４に出力する。
【００３７】
内部ライトイネーブル信号発生回路１４には、内部チップイネーブル信号ＩＮＴＣＥのほか、入力バッファ回路１３から出力される外部ライトイネーブル信号ＸＷＥが入力される。内部ライトイネーブル信号発生回路１４は、入力された外部ライトイネーブル信号ＸＷＥに応じて、内部ライトイネーブル信号ＩＮＴＷＥを発生させ、発生させた内部ライトイネーブル信号ＩＮＴＷＥを読み出し／書き込み制御回路１６および再書き込みタイマー制御回路１８に出力する。
【００３８】
再書き込みタイマー制御回路１８は、遷移エッジ検出回路１１において外部チップイネーブル信号ＸＣＥの立ち上がり遷移が検出された場合、あるいは、遷移エッジ検出回路１５において外部ライトイネーブル信号ＸＷＥの立ち上がり遷移が検出された場合に、再書き込みタイマー７を起動する。起動された再書き込みタイマー７は、タイマー信号をメモリコア制御回路８に出力する。メモリコア制御回路８は、タイマー信号が入力されている時間の間、メモリコア６に対してデータの再書き込みを行う。
【００３９】
読み出し／書き込み制御回路１６には、内部ライトイネーブル信号発生回路１４から出力された内部ライトイネーブル信号ＩＮＴＷＥが入力される。読み出し／書き込み制御回路１６は、入力された内部ライトイネーブル信号ＩＮＴＷＥに応じて、メモリコア６に対する読み出し動作あるいは書き込みの動作を制御する。メモリコア６に対する読み出しあるいは書き込みは、データアクセス回路１７を介して行われる。
【００４０】
以下、本実施形態に係る半導体記憶装置の動作を、図面を参照しながら説明する。図２および図３は、それぞれ、本実施形態に係る半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャートである。
【００４１】
本実施形態に係る半導体記憶装置におけるデータの読み出しおよび書き込みは、次のように行われる。すなわち、外部チップイネーブル信号ＸＣＥの立ち下がり遷移（以下“Ｌ”遷移とする）が遷移エッジ検出回路１０により検出されると、内部チップイネーブル信号発生／ラッチ回路１２は、内部チップイネーブル信号ＩＮＴＣＥを発生させ、メモリコア制御回路８に出力する。メモリコア制御回路８は、内部チップイネーブル信号ＩＮＴＣＥが入力されると起動し、メモリコア６へアクセスするための準備を行う。
【００４２】
また、本実施形態に係る半導体記憶装置は、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移に同期して、外部ライトイネーブル信号ＸＷＥと外部アドレス信号ＡＤＤとを取り込み、内部ライトイネーブル信号発生回路１４から、読み出しあるいは書き込みに応じた内部ライトイネーブル信号ＩＮＴＷＥを出力し、読み出し動作あるいは書き込み動作を決定する。さらに、本実施形態に係る半導体記憶装置は、取り込まれた外部アドレス信号ＡＤＤに応じて、メモリコア６内の所望のメモリセル１を選択し、読み出し／書き込み制御回路１６およびデータアクセス回路１７を介して、メモリコア６へアクセスする。
【００４３】
読み出しおよび書き込み動作については、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移時に、外部ライトイネーブル信号ＸＷＥの論理が“Ｈ”の場合には読み出し動作となり、外部ライトイネーブル信号ＸＷＥの論理が“Ｌ”の場合には書き込み動作となる。
【００４４】
読み出し動作では、図２に示すように、外部出力イネーブル信号ＸＯＥの“Ｌ”遷移に同期して、メモリセル１からデータＤＯＵＴが出力される。
【００４５】
強誘電体メモリであるメモリコア６からのデータの読み出しは、破壊読み出しであるため、読み出したデータの再書き込みが必要となる。そこで、本実施形態に係る半導体記憶装置は、メモリセル１からデータを読み出した後、外部チップイネーブル信号ＸＣＥの立ち上がり遷移（以下、“Ｈ”遷移という）に同期して、再書き込みタイマー７を起動し、データＤＯＵＴの出力と並行して、あるいは、データＤＯＵＴの出力後に、メモリセル１へのデータの再書き込みを行う。
【００４６】
その後、再書き込みタイマー７の動作の完了によって、メモリセル１への再書き込みが終了する。この時、内部チップイネーブル信号発生／ラッチ回路１２は、内部チップイネーブル信号ＩＮＴＣＥを非活性化（“Ｌ”遷移）させてチップ動作を完了する。
【００４７】
また、書き込み動作では、図３に示すように、外部ライトイネーブル信号ＸＷＥの“Ｌ”遷移に同期して、外部入力データ信号ＤＩＮが取り込まれ、外部アドレス信号ＡＤＤにより規定されるメモリセル１に書き込まれる。
【００４８】
強誘電体メモリへのデータの書き込みも、データを確実に書き込むため、メモリセル１へのデータの再書き込みが必要となる。書き込み動作後における再書き込み動作は、外部チップイネーブル信号ＸＣＥの“Ｈ”遷移（図３（ａ））、あるいは、外部ライトイネーブル信号ＸＷＥの“Ｈ”遷移（図３（ｂ））のいずれか早い方に同期して再書き込みタイマー７が起動することにより行われる。これは、外部入力データ信号ＤＩＮが、外部チップイネーブル信号ＸＣＥの“Ｈ”遷移、あるいは、外部ライトイネーブル信号ＸＷＥの“Ｈ”遷移のいずれか早い方に同期して取り込まれるように、本実施形態に係る半導体記憶装置が構成されているからである。
【００４９】
その後、読み出し動作と同様に、再書き込みタイマー７の動作の完了によって、メモリセル１への再書き込みが終了する。最後に内部チップイネーブル信号ＩＮＴＣＥの非活性化によりチップ動作が完了する。
【００５０】
以上のように、本実施形態に係る半導体記憶装置は、データの読み出し中、読み出し後、あるいは、書き込み後に、再書き込みタイマー７を起動して、メモリセル１へのデータの再書き込みを行うことを特徴とする。これにより、再書き込み動作のための時間が十分確保され、データ保持の信頼性を向上することができる。
【００５１】
次に、本実施形態に係る半導体記憶装置の他の例について説明する。図４は、本実施形態に係る半導体記憶装置の他の例を示す図である。図１に示す半導体記憶装置との違いは、図４に示す半導体記憶装置では、内部チップイネーブル信号ＩＮＴＣＥが再書き込みタイマー制御回路１８に入力されることである。
【００５２】
図５は、図４に示す半導体記憶装置の読み出し動作を示すタイミングチャートである。図４に示す半導体記憶装置では、読み出し動作時には、内部チップイネーブル信号ＩＮＴＣＥに同期して、再書き込みタイマー７が起動し、データＤＯＵＴの出力と並行して再書き込みが行われる。このように、本実施形態の半導体記憶装置では、外部チップイネーブル信号ＸＣＥの他に、内部チップイネーブル信号ＩＮＴＣＥに同期して、すなわち、内部タイミングによって再書き込み動作が開始されてもよい。なお、書き込み動作後のメモリセル１への再書き込み動作は、図３に示したものと同様であるで、ここでは説明を省略する。
【００５３】
また、本実施形態の半導体記憶装置は、図６に示すような構成であってもよい。図１に示す半導体記憶装置との違いは、図６に示す半導体記憶装置では、読み出し／書き込み制御回路１６、および、再書き込みタイマー制御回路１８に電源電圧検知信号が入力されることである。
【００５４】
図６に示す半導体記憶装置は、外部から入力される各信号による動作の完了が行われる前に、電源電圧が低下した場合を考慮した構成となっている。より詳細には、図６に示す半導体記憶装置は、電源電圧が一定値以下に低下する前に再書き込み動作を行い、メモリセル１に記憶されたデータの保護を行う。
【００５５】
図７は、図６に示す半導体記憶装置のタイミングチャートである。図７に示すように、図６に示す半導体記憶装置では、読み出し動作時（図７（ａ））、および、書き込み動作時（図７（ｂ））において、電源電圧が所定値以下になった場合には、電源電圧検知信号が“Ｌ”遷移し、この電源電圧検知信号の“Ｌ”遷移に同期して再書き込みタイマー７が起動する。このようなタイミングで再書き込みタイマー７が起動し、データの再書き込みが行われることにより、電源電圧が低下した場合におけるデータの保護が行われる。
【００５６】
また、図４に示す半導体記憶装置について、電源電圧が低下した場合を考慮した半導体記憶装置の構成を図８に示す。図４に示す半導体記憶装置との違いは、電源電圧検知信号が再書き込みタイマー制御回路１８に入力されることである。
【００５７】
図９は、図８に示す半導体記憶装置の読み出し動作を示すタイミングチャートである。読み出し動作時において、電源電圧が所定値以下になった場合には、図９に示すように、図８に示す半導体記憶装置では、内部チップイネーブル信号ＩＮＴＣＥに同期して再書き込みが行われるため、電源電圧検知信号の遷移に同期した再書き込みは行われない。一方、書き込み動作時においては、図６に示す半導体記憶装置と同様に、電源電圧検知信号の“Ｌ”遷移に同期して再書き込みが行われる。図８に示す半導体記憶装置の書き込み動作時のタイミングチャートは、図７（ｂ）に示すものと同様であるので、ここでは詳細な説明は省略する。
【００５８】
さらに、本実施形態に係る半導体記憶装置は、図１０に示すような構成であってもよい。図６に示す半導体記憶装置との違いは、読み出し／書き込み制御回路１６から取り込み完了信号が再書き込みタイマー制御回路１８に出力されることである。この取り込み完了信号は、書き込み動作時に、外部入力データ信号ＤＩＮがセンスアンプ５を介してビット線４に転送された後に出力される。
【００５９】
図１１は、図１０に示す半導体記憶装置の書き込み動作時を示すタイミングチャートである。外部からデータを取り込み中に電源電圧が所定値以下になり、電源電圧検知信号が“Ｌ”遷移した場合には、図１０に示す半導体記憶装置は、このデータをセンスアンプ５に取り込み、ビット線４に転送した後、取り込み完了信号を再書き込みタイマー制御回路１８に出力し、再書き込みタイマー７を起動する。このように、データがビット線４に転送された後、再書き込みを行うことにより、データ保持の信頼性を向上することができる。
【００６０】
本実施形態に係る半導体記憶装置の全ての例において、再書き込み動作は内部完結動作であり、再書き込み中は外部からの信号は入力されない。これは、再書き込み動作が開始されると、再書き込みタイマー制御回路１８から内部チップイネーブル信号発生／ラッチ回路１２に再書き込み動作信号が出力され、内部チップイネーブル信号発生／ラッチ回路１２が外部からの信号を取り込まなくなるからである。これにより、外部からの入力信号のノイズにより再書き込み動作が途中で停止することを防ぐことができ、書き込み時間が十分に確保できることから、半導体記憶装置のデータ保持の信頼性を向上することができる。
【００６１】
以上のように、本実施形態に係る半導体記憶装置は、非同期型ＳＲＡＭの入出力仕様に対応した半導体記憶装置であり、データの読み出し動作中、読み出し動作の終了後、および、書き込み動作の終了後に、再書き込みタイマー７を起動して、メモリセル１へのデータの再書き込みを行う。本実施形態に係る半導体記憶装置では、上記の再書き込み方法により再書き込み動作のための時間が十分確保されることから、データ保持の信頼性を向上することができる。また、本実施形態に係る半導体記憶装置は、電源電圧検知信号により、再書き込みタイマー７を起動し、データの再書き込みを行う。これにより、電源電圧が一定値以下に低下する前にデータの再書き込みを行うことから、電源電圧が低下した場合においてデータを保護することができる。
【００６２】
また、本実施形態に係る半導体記憶装置は、メモリコアに強誘電体メモリを使用することにより、ＳＲＡＭと仕様互換性を有し、しかもＳＲＡＭよりも集積度が高い半導体記憶装置を提供することができる。
【００６３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について図を参照しながら説明する。図１２は、本実施形態に係る半導体記憶装置の構成を示す図である。
【００６４】
本実施形態に係る半導体記憶装置は、図１０に示す第１の実施形態に係る半導体記憶装置に、遷移エッジ検出回路１９およびラッチ回路２０を加えたものである。遷移エッジ検出回路１９は、外部ライトイネーブル信号ＸＷＥの立ち下がり遷移を検出する。また、ラッチ回路２０は、外部ライトイネーブル信号ＸＷＥを取り込み、保持する。
【００６５】
以下、本実施形態に係る半導体記憶装置の動作を、図面を参照しながら説明する。図１３および図１４は、それぞれ、本実施形態に係る半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャートである。
【００６６】
本実施形態に係る半導体記憶装置におけるデータの読み出しおよび書き込みは、次のように行われる。すなわち、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移が遷移エッジ検出回路１０により検出されると、内部チップイネーブル信号発生／ラッチ回路１２は、内部チップイネーブル信号ＩＮＴＣＥを発生させ、メモリコア制御回路８に出力する。メモリコア制御回路８は、内部チップイネーブル信号ＩＮＴＣＥが入力されると起動し、メモリコア６へアクセスするための準備を行う。
【００６７】
また、本実施形態に係る半導体記憶装置は、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移に同期して外部ライトイネーブル信号ＸＷＥを取り込み、取り込んだ外部ライトイネーブル信号ＸＷＥをラッチ回路２０に保持する。
【００６８】
本実施形態に係る半導体記憶装置では、読み出し動作あるいは書き込み動作は、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移に同期してラッチ回路２０に保持された外部ライトイネーブル信号ＸＷＥの論理によって固定される。したがって、読み出し動作および書き込み動作は、これ以降の外部ライトイネーブル信号ＸＷＥの遷移によって変化しない。
【００６９】
また、本実施形態に係る半導体記憶装置は、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移に同期して外部アドレス信号（外部ＡＤＤ）のうちロウアドレスを取り込み、読み出し／書き込み制御回路１６およびデータアクセス回路１７を介して、メモリコア６へアクセスする。
【００７０】
以降、本実施形態に係る半導体記憶装置は、外部ライトイネーブル信号ＸＷＥの遷移に同期して、データの読み出しあるいは書き込みを行う。以下、これらの動作について説明する。
【００７１】
読み出し動作では、外部ライトイネーブル信号ＸＷＥの“Ｌ”遷移に同期して、外部アドレス信号のうちコラムアドレスが取り込まれる（図１３参照）。また、書き込み動作では、外部ライトイネーブル信号ＸＷＥの“Ｈ”遷移に同期して、コラムアドレスと外部入力データ信号ＤＩＮとが取り込まれる（図１４参照）。
【００７２】
さらに、読み出し動作では、取り込まれたロウアドレスに基づいて、ワード線３が指定され、指定されたワード線３に接続されたメモリセル１から、あらかじめデータがセンスアンプ５に読み出される。その後、外部ライトイネーブル信号ＸＷＥの“Ｌ”遷移に同期して、コラムアドレスに対応したメモリセル１のデータが、センスアンプ５から読み出される（図中のＤＯＵＴ）。
【００７３】
また、書き込み動作では、取り込まれたロウアドレスに基づいて、ワード線３が指定され、その後、外部ライトイネーブル信号ＸＷＥの“Ｈ”遷移に同期して、コラムアドレスに対応したメモリセル１に外部入力データＤＩＮが書き込まれる。
【００７４】
以上のように、本実施形態に係る半導体記憶装置は、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移に同期して、ラッチ回路２０に外部ライトイネーブル信号ＸＷＥを取り込み、取り込んだ外部ライトイネーブル信号ＸＷＥを保持し、これ以降の読み出し動作あるいは書き込み動作を固定する。さらに、本実施形態に係る半導体記憶装置は、読み出し動作時においては、外部ライトイネーブル信号ＸＷＥの“Ｌ”遷移に同期して読み出しを行い、また、書き込み動作時においては、外部ライトイネーブル信号ＸＷＥの“Ｈ”遷移に同期して書き込みを行う。これにより、高速なデータの入出力を行うことができる。
【００７５】
また、メモリセル１への再書き込み動作は、読み出し動作および書き込み動作いずれも、外部チップイネーブル信号ＸＣＥの“Ｈ”遷移に同期した再書き込みタイマー７を起動により行われる。その後、再書き込みタイマー７の動作の完了によって、メモリセル１への再書き込みが終了すると、内部チップイネーブル信号発生／ラッチ回路１２は、内部チップイネーブル信号ＩＮＴＣＥを非活性化させてチップ動作を完了する。
【００７６】
次に、本実施形態に係る半導体記憶装置の他の例について説明する。図１５は、本実施形態に係る半導体記憶装置の他の例を示す図である。図１５に示す半導体記憶装置は、図１２に示す半導体記憶装置にタイミング検知回路２１を加えたものである。
【００７７】
図１５に示す半導体記憶装置の特徴は、外部ライトイネーブル信号ＸＷＥに同期した高速なデータの入出力動作と、外部チップイネーブル信号ＸＣＥに同期した内部完結動作とを切り替えて使用できることである。より詳細には、外部チップイネーブル信号ＸＣＥが“Ｌ”遷移してから一定時間後に、タイミング検知回路２１からＩＮＴＣＥＤ信号が読み出し／書き込み制御回路１６に出力され、図１５に示す半導体記憶装置の動作が決定される。
【００７８】
ここで内部完結動作とは、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移による動作の開始後に、外部からの入力信号に関係なく、一定時間後に再書き込み動作を行い、チップ動作を完了させることをいう。
【００７９】
図１６は、図１５に示す半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャートである。図１６には、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移からＴ１後にタイミング検知回路２１からＩＮＴＣＥＤ信号が出力されることが示されている。ここでＴ１は、例えば、センスアンプ５の起動タイミングなどの内部タイミングにより設定される。
【００８０】
図１５に示す半導体記憶装置は、読み出し動作時においては、図１６（ａ）に示すように、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移からＴ１内に、外部ライトイネーブル信号ＸＷＥを“Ｌ”遷移させることにより内部完結動作させることができる。
【００８１】
また、図１５に示す半導体記憶装置は、書き込み動作時においては、図１６（ｂ）に示すように、外部チップイネーブル信号ＸＣＥの“Ｌ”遷移からＴ１内に、外部ライトイネーブル信号ＸＷＥを“Ｈ”遷移させることにより、内部完結動作させることができる。
【００８２】
また、再書き込み動作は、読み出し動作時および書き込み動作時ともに、内部チップイネーブル信号ＩＮＴＣＥに同期して、再書き込みタイマー７を起動することにより行われる。再書き込みタイマー７は、再書き込み専用にタイマー回路を設置してもよく、あるいは、内部完結動作で使用するタイマー回路を再書き込みタイマー７として使用してもよい。
【００８３】
また、図１５に示す半導体記憶装置は、図１７に示すように、Ｔ１以降に外部ライトイネーブル信号ＸＷＥを遷移させることにより、高速なデータの入出力動作をさせることができる。この動作は、図１２に示す半導体記憶装置の動作と同じであるので、ここでは説明を省略する。
【００８４】
また、本実施形態の半導体記憶装置は、図１８に示すような構成であってもよい。図１５に示す半導体記憶装置との違いは、ビット線４とセンスアンプ５との間にスイッチ２２が設けられることである。スイッチ２２は、メモリコア制御回路８から出力される制御信号２３により開閉される。
【００８５】
図１８に示す半導体記憶装置の特徴は、スイッチ２２の開放によりメモリセル１からセンスアンプ５にデータを取り込んだ後、スイッチ２２を閉じることによってメモリセル１とセンスアンプ５とを切り離すことにある。
【００８６】
図１８に示す半導体記憶装置では、スイッチ２２の開閉により、読み出し動作時において、センスアンプ５から見えるビット線４の負荷を低減することができ、ビット線４の振幅の高速化を図ることができる。これにより、読み出し動作の高速化を図ることができる。また、書き込み動作時においても、センスアンプ５から見えるビット線４の負荷が低減されることにより、データ書き換え時の充放電のための負荷容量が少なくなり、充放電電流の低減および書き換えの高速化を図ることができる。
【００８７】
さらに、スイッチ２２によりメモリセル１とセンスアンプ５とを切り離すことによって、メモリセル１へは最終の再書き込みデータのみが書き込まれるため、メモリセルへのデータ書き換え回数を低減することができ、メモリセルの劣化を抑えることができる。
【００８８】
メモリセル１への再書き込みは、読み出し動作時および書き込み動作時ともに、制御信号２３によってスイッチ２２を開放し、さらに再書き込みタイマー７を起動することにより行われる。
【００８９】
図１９は、図１８に示す半導体記憶装置の動作を示すタイミングチャートである。図１９には、図１８に示す半導体記憶装置の読み出し動作（図１９（ａ））、および、書き込み動作（図１９（ｂ））が示されている。また、図２０は、図１８に示す半導体記憶装置の読み出し動作の別の例を示すタイミングチャートである。
【００９０】
メモリセル１への再書き込み動作は、図１９に示されるように、外部チップイネーブル信号ＸＣＥの“Ｈ”遷移に同期して、スイッチ２２が開放（ＳＳＷの“Ｈ”遷移）され、さらに再書き込みタイマー７が起動されることにより行われる。
【００９１】
あるいは、読み出し動作の場合には、メモリセル１への再書き込み動作は、図２０に示されるように、スイッチ２２が開放され（ＳＳＷの“Ｈ”遷移）、メモリセル１からデータがセンスアンプ５に読み出された後（ＳＳＷの“Ｌ”遷移）、再書き込みタイマー７が起動され、再書き込みが行われてもよい。この場合、図１９に示される動作に比べサイクルタイムを短くすることができる。
【００９２】
以上のように、本実施形態に係る半導体記憶装置は、ＳＲＡＭにおいて使用される外部ライトイネーブル信号ＸＷＥの遷移に同期して、データの読み出しおよび書き込みを行うことを特徴とする。これにより、データの入出力の高速化を図ることができる。
【００９３】
なお、データの読み出しおよび書き込みにおいて同期させる信号は、外部ライトイネーブル信号ＸＷＥに限らない。その他の入力信号、例えば、外部出力イネーブル信号ＸＯＥ信号を外部ライトイネーブル信号ＸＷＥの代わりに使用してもかまわない。
【００９４】
また、第１および第２の実施形態に係る半導体記憶装置では、いずれもメモリコアに強誘電体メモリを使用するとしたが、メモリコアにはＤＲＡＭを使用しても良い。
【００９５】
また、全ての信号について論理を反転させてもかまわない。すなわち、以上の説明や図面において、“Ｈ”を“Ｌ”に、“Ｌ”を“Ｈ”に置き換えても同様の動作および効果を得ることができる。
【００９６】
また、内部チップイネーブル信号ＩＮＴＣＥは、内部チップイネーブル信号発生／ラッチ回路１２によって遅延されてもよい。
【産業上の利用可能性】
【００９７】
以上に述べたように、本発明の半導体記憶装置は、ＳＲＡＭと仕様互換性を有し、かつ、信頼性を確保しつつ高速なデータ転送動作が可能な半導体記憶装置であることから、小型で大容量のメモリを必要とする機器などに利用することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成図
【図２】図１に示す半導体記憶装置の読み出し動作を示すタイミングチャート
【図３】図１に示す半導体記憶装置の書き込み動作を示すタイミングチャート
【図４】本発明の第１の実施形態に係る半導体記憶装置の他の例の構成図
【図５】図４に示す半導体記憶装置の読み出し動作を示すタイミングチャート
【図６】本発明の第１の実施形態に係る半導体記憶装置の他の例の構成図
【図７】図６に示す半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャート
【図８】本発明の第１の実施形態に係る半導体記憶装置の他の例の構成図
【図９】図８に示す半導体記憶装置の読み出し動作を示すタイミングチャート
【図１０】本発明の第１の実施形態に係る半導体記憶装置の他の例の構成図
【図１１】図１０に示す半導体記憶装置の書き込み動作を示すタイミングチャート
【図１２】本発明の第２の実施形態に係る半導体記憶装置の構成図
【図１３】図１２に示す半導体記憶装置の読み出し動作を示すタイミングチャート
【図１４】図１２に示す半導体記憶装置の書き込み動作を示すタイミングチャート
【図１５】本発明の第２の実施形態に係る半導体記憶装置の他の例の構成図
【図１６】図１５に示す半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャート
【図１７】図１５に示す半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャート
【図１８】本発明の第２の実施形態に係る半導体記憶装置の他の例の構成図
【図１９】図１８に示す半導体記憶装置の読み出し動作および書き込み動作を示すタイミングチャート
【図２０】図１８に示す半導体記憶装置の読み出し動作を示すタイミングチャート
【図２１】従来の擬似ＳＲＡＭの構成図
【図２２】図２１に示す擬似ＳＲＡＭの動作を示すタイミングチャート
【図２３】従来の擬似ＳＲＡＭの構成図
【図２４】図２３に示す擬似ＳＲＡＭの動作を示すタイミングチャート
【図２５】従来の擬似ＳＲＡＭの構成図
【図２６】図２５に示す擬似ＳＲＡＭの動作を示すタイミングチャート
【符号の説明】
【００９９】
１  メモリセル
２  セルプレート
３  ワード線
４  ビット線
５  センスアンプ
６  メモリコア
７  再書き込みタイマー
８  メモリコア制御回路
９、１３、  入力バッファ回路
１０、１１、１５、１９  遷移エッジ検出回路
１２  内部チップイネーブル信号発生／ラッチ回路
１４  内部ライトイネーブル信号発生回路
１６  読み出し／書き込み制御回路
１７  データアクセス回路
１８  再書き込みタイマー制御回路
２０  ラッチ回路
２１  タイミング検知回路
２２  スイッチ
２３  制御信号
【図１】
2006216099.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006216099.tif 000012
【図１１】
2006216099.tif 000013
【図１２】
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【図１３】
2006216099.tif 000015
【図１４】
2006216099.tif 000016
【図１５】
2006216099.tif 000017
【図１６】
2006216099.tif 000018
【図１７】
2006216099.tif 000019
【図１８】
2006216099.tif 000020
【図１９】
2006216099.tif 000021
【図２０】
2006216099.tif 000022
【図２１】
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【図２２】
2006216099.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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