(57)【要約】【課題】Ｑ値の大きなインダクタンスを実現できるＳｉＰ形態の半導体装置を提供する。【解決手段】能動素子を含んでパッケージ化された半導体装置であって、基板１０に樹脂層（１５，１７，１９，２３，２６）が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて再配線層（１６，１８，２０，２４）が形成されており、また、絶縁層に埋め込まれて半導体チップ２１が再配線層に接続されており、半導体チップが埋め込まれた層２３と同じ層中において、再配線層に接続されたミアンダ型のインダクタンスＬmが形成されている構成とする。【選択図】図１
2006216768.tif 000002
【特許請求の範囲】
【請求項１】
能動素子を含んでパッケージ化された半導体装置であって、
基板と、
前記基板に樹脂層が積層されて形成された絶縁層と、
前記絶縁層に埋め込まれて形成された再配線層と、
前記絶縁層に埋め込まれ、前記再配線層に接続された半導体チップと、
前記半導体チップが埋め込まれた層と同じ層中に埋め込まれ、前記再配線層に接続されたミアンダ型のインダクタンスと
を有する半導体装置。
【請求項２】
前記インダクタンスの構成材料が銅を含む
請求項１に記載の半導体装置。
【請求項３】
前記インダクタンスの下層に前記絶縁層の一部として下層絶縁層が形成されている
請求項１に記載の半導体装置。
【請求項４】
前記下層絶縁層に埋め込まれて、前記再配線層の一部として下層配線が形成されている
請求項３に記載の半導体装置。
【請求項５】
前記インダクタンスの上層に前記絶縁層の一部として上層絶縁層が形成されている
請求項１に記載の半導体装置。
【請求項６】
前記上層絶縁層に埋め込まれて、前記再配線層の一部として上層配線が形成されている
請求項５に記載の半導体装置。
【請求項７】
前記インダクタンスの表面と前記半導体チップのパッドの表面とが略同じ高さとなるように、前記インダクタンスの高さが設定されており、
前記上層配線が前記インダクタンスの表面と前記半導体チップのパッドに接続している
請求項６に記載の半導体装置。
【請求項８】
前記再配線層の一部が受動素子を構成する
請求項１に記載の半導体装置。
【請求項９】
前記半導体チップに前記能動素子が形成されている
請求項１に記載の半導体装置。
【請求項１０】
前記基板が半導体基板であり、前記能動素子が形成されており、
前記再配線層が前記半導体基板に接続して形成されている
請求項１に記載の半導体装置。
【請求項１１】
能動素子を含んでパッケージ化された半導体装置の製造方法であって、
基板に樹脂層を積層して絶縁層を形成する工程と、
前記絶縁層に埋め込んで再配線層を形成する工程と、
前記絶縁層に埋め込んで、前記再配線層に接続して半導体チップを搭載する工程と、
前記半導体チップが埋め込まれた層と同じ層中に埋め込んで、前記再配線層に接続してミアンダ型のインダクタンスを形成する工程と
を有する半導体装置の製造方法。
【請求項１２】
前記インダクタンスを形成する工程において構成材料が銅を含むインダクタンスを形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記インダクタンスを形成する工程の前に、前記絶縁層を形成する工程の一部として、下層絶縁層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記再配線層を形成する工程の一部として、下層配線を前記下層絶縁層に埋め込んで形成する
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記インダクタンスを形成する工程の後に、前記絶縁層を形成する工程の一部として、上層絶縁層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記再配線層を形成する工程の一部として、上層配線を前記上層絶縁層に埋め込んで形成する
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記インダクタンスを形成する工程において、前記インダクタンスの表面と前記半導体チップのパッドの表面とが略同じ高さとなるように、前記インダクタンスの高さを設定して形成し、
前記上層配線を形成する工程において、前記インダクタンスの表面と前記半導体チップのパッドに接続して形成する
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記再配線層を形成する工程においては、前記再配線層の一部が受動素子を構成するように形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１９】
前記半導体チップを搭載する工程において、前記能動素子が形成されている半導体チップを搭載する
請求項１１に記載の半導体装置の製造方法。
【請求項２０】
前記基板として、前記能動素子が形成されている半導体基板を用い、
前記再配線層を形成する工程においては、前記半導体基板に接続して前記再配線層を形成する
請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでおり、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００５】
上記のようなＳｉＰ形態の半導体装置において、フィルタや整合回路を形成するためにはインダクタンスが必要であり、例えばチップ上にアルミニウム配線を用いてインダクタンスを構成することが知られている。
しかし、チップ上にアルミニウム配線のインダクタンスを形成してもサイズ的にＱ値の大きなインダクタンスを形成することは困難である。例えば、アルミニウム配線は膜厚が１μｍ以下の薄膜で形成されているので、比抵抗率が高くなってしまい、アルミニウム配線によりインダクタンスを構成しても、高周波での表皮効果により高周波領域でのＱ値は１５程度が限界であった。
【０００６】
上記の理由により、ＳｉＰ形態の半導体装置によって高周波モジュールを構成する場合にはＱ値の大きな外付けインダクタンス部品を使用するほかなく、外付け部品の使用によりモジュール自体が大きくなってしまうため、装置の小型／薄型化の要求に対応することができない。
【０００７】
また、ＬＴＣＣ（低温同時焼成セラミック）基板などのセラミック基板を用いる場合、例えば印刷法によりタングステンや銀の配線でインダクタンスを形成する方法が知られている。しかし、能動素子はワイヤーボンディングあるいはフリップチップでの接合を行うことになり、能動素子の埋め込みは対応することができない。
【０００８】
また、例えばチップ上への再配線を銅メッキで行い、この再配線と同じ層を用いてインダクタンスを構成することが知られている。しかし、再配線の厚みが最大で１０μｍ程度であることと、シリコン基板に距離が近いことにより、大きなＱ値を確保することが困難であった。
【特許文献１】特開２００５−５５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、ＳｉＰ形態の半導体装置においてＱ値の大きなインダクタンスを実現することが困難である点である。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、能動素子を含んでパッケージ化された半導体装置であって、基板と、前記基板に樹脂層が積層されて形成された絶縁層と、前記絶縁層に埋め込まれて形成された再配線層と、前記絶縁層に埋め込まれ、前記再配線層に接続された半導体チップと、前記半導体チップが埋め込まれた層と同じ層中に埋め込まれ、前記再配線層に接続されたミアンダ型のインダクタンスとを有する。
【００１１】
上記の本発明の半導体装置は、能動素子を含んでパッケージ化された半導体装置であって、基板に樹脂層が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて再配線層が形成されており、また、絶縁層に埋め込まれて半導体チップが再配線層に接続されている。
ここで、半導体チップが埋め込まれた層と同じ層中において、再配線層に接続されたミアンダ型のインダクタンスが形成されている。
【００１２】
本発明の半導体装置の製造方法は、能動素子を含んでパッケージ化された半導体装置の製造方法であって、基板に樹脂層を積層して絶縁層を形成する工程と、前記絶縁層に埋め込んで再配線層を形成する工程と、前記絶縁層に埋め込んで、前記再配線層に接続して半導体チップを搭載する工程と、前記半導体チップが埋め込まれた層と同じ層中に埋め込んで、前記再配線層に接続してミアンダ型のインダクタンスを形成する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法は、能動素子を含んでパッケージ化された半導体装置の製造方法であって、基板に樹脂層を積層して絶縁層を形成する。
ここで、絶縁層に埋め込んで再配線層を形成し、また、絶縁層に埋め込んで、再配線層に接続して半導体チップを搭載する。
また、半導体チップが埋め込まれた層と同じ層中に埋め込んで、再配線層に接続してミアンダ型のインダクタンスを形成する。
【発明の効果】
【００１４】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、半導体チップが埋め込まれた層と同じ層中にインダクタンスを設けることで、半導体チップの膜厚相当まで容易に厚膜化してミアンダ型のインダクタンスとすることができ、Ｑ値の大きなインダクタンスを有する半導体装置を実現することができる。
【００１５】
本発明の半導体装置の製造方法は、半導体チップが埋め込まれた層と同じ層中にインダクタンスを形成することにより、半導体チップの膜厚相当まで容易に厚膜化してミアンダ型のインダクタンスを形成することができ、Ｑ値の大きなインダクタンスを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１７】
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
【００１８】
静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
【００１９】
また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
【００２０】
さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。
【００２１】
第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００２２】
一方、第３配線２０の上層に、例えば銅などの低抵抗材料からなる柱状の導電層から構成されるミアンダ型のインダクタンスＬmが形成されている。
【００２３】
第３配線２０、半導体チップ２１およびインダクタンスＬmを被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmの表面に達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよびインダクタンスＬmに接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
【００２４】
第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
【００２５】
本実施形態においては、例えば、インダクタンスＬmより下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線と称し、インダクタンスＬmより上層に形成されている第４配線２４などの配線を上層配線と称し、下層配線と上層配線を合わせて再配線層と称する。
また、インダクタンスＬmより下層に形成されている第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの絶縁層を下層絶縁層と称し、インダクタンスＬmより上層に形成されているバッファ層２６などの絶縁層を上層絶縁層と称する。
【００２６】
上記の本実施形態の半導体装置は、シリコン基板１０に、樹脂層からなる第１絶縁層１５、第２絶縁層１７、第３絶縁層１９、第４絶縁層２３およびバッファ層２６が積層されて絶縁層が形成されており、この絶縁層に埋め込まれて、第１配線１６、第２配線１８、第３配線２０および第４配線２４などからなる再配線層が形成されている。
ここで、第４絶縁層２３に埋め込まれて、半導体チップ２１が再配線層に接続されて設けられており、半導体チップ２１が埋め込まれた第４絶縁層２３中に、再配線層に接続されたミアンダ型のインダクタンスＬmが形成されている構成となっている。
【００２７】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、半導体チップが埋め込まれた層と同じ層中にインダクタンスを設けることで、半導体チップの膜厚相当まで容易に厚膜化して、例えばアスペクト比１．０以上の銅メッキ配線によるミアンダ型のインダクタンスとすることができ、比抵抗と表皮効果の点で有利となり、Ｑ値の大きなインダクタンスを実現でき、高周波に対応した半導体装置である。
【００２８】
本実施形態の半導体装置において、好ましくは、インダクタンスＬmの下層に絶縁層の一部として、第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの下層絶縁層が形成されている。
下層絶縁層が形成されていることで、伝導率の高いシリコン基板とインダクタンスＬmとの間の距離を確保し、シリコン基板のインダクタンスＬmへの影響を低減して、インダクタンスのＱ値をより高めることができる。
【００２９】
また、さらに好ましくは、下層絶縁層に埋め込まれて、再配線層の一部として下層配線が形成されており、また、インダクタンスの上層に絶縁層の一部として上層絶縁層が形成され、上層絶縁層に埋め込まれて、再配線層の一部として上層配線が形成されている。
本実施形態のように、シリコン基板や半導体チップの再配線を行うほか、再配線層の一部が、受動素子を構成していることが好ましく、ミアンダ型のインダクタンスＬmの他に、静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa，Ｌb）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００３０】
また、上記の本実施形態の半導体装置において、好ましくは、インダクタンスＬmの表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、インダクタンスＬmの高さが設定されており、上層配線（第４絶縁層２４）がインダクタンスＬmの表面と半導体チップ２１のパッド２１ｂに接続している。
略同じ高さであることにより、インダクタンスＬm部分におけるギャップと半導体チップのパッド部分２１ｂにおけるギャップが略等しくなり、両部分に対する開口は良好になされる。
【００３１】
また、上記の本実施形態の半導体装置において、好ましくは、半導体チップに能動素子が形成されており、および／または、シリコン基板が半導体基板であって能動素子が形成されており、上記の再配線層が半導体基板に接続して形成されている。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。
【００３２】
次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、ＣＶＤ（化学気相成長）法、熱拡散法あるいはスパッタリング法により、３００ｎｍの膜厚の酸化シリコンを堆積し、下地絶縁膜１１を形成する。
【００３３】
次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。
【００３４】
次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、ポリオレフィン系樹脂、シリコーン樹脂、フェノール樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、〜１０μｍ程度の膜厚で第１絶縁層１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒）
【００３５】
次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
【００３６】
次に、図３（ａ）に示すように、例えば、シードスパッタリングにより１６０ｎｍのＴｉ層／６００ｎｍのＣｕ層の積層体あるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３７】
次に、図３（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
【００３８】
次に、図３（ｃ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。
【００３９】
次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。
【００４０】
次に、上記のようなセミアディティブ方式による配線の形成を３回繰り返して、絶縁膜を３層積層させ、各層に配線を形成する。即ち、第１絶縁層１５の形成、第１絶縁層１５に対する開口部の開口および第１配線１６の形成の各工程の後、第２絶縁層１７の形成、第２絶縁層１７に対する開口部の開口、第２配線１８の形成、第３絶縁層１９の形成、第３絶縁層１９に対する開口部の開口、および、第３配線の形成の各工程を行い、図４（ｃ）に示す状態とする。
但し、第３配線の形成工程においては、バリアメタル層２０ａの成膜、レジスト膜のパターン形成、電解メッキでの銅層２０ｂの形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層２０ａを第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層２０ａを次工程のミアンダ型のインダクタンスを形成する工程においても使用するためである。
【００４１】
第１〜第３絶縁層(１６，１８，２０)を合わせた膜厚は、例えば５０μｍ程度とすることが好ましい。例えば１層の絶縁層でこの膜厚を実現する場合、感光性ポリイミドを用いる場合には以下の条件で形成できる。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
上記の処理で７８μｍの膜厚とした後、１５０℃（３０分）＋２５０℃（１２０分）硬化して、膜厚５０±５μｍとすることができる。
【００４２】
次に、図５（ａ）に示すように、例えば、ミアンダ型のインダクタンスの形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、ミアンダ型のインダクタンスを開口するパターンのレジスト膜Ｒ２を成膜する。
【００４３】
次に、図５（ｂ）に示すように、例えば、レジスト膜Ｒ２をマスクとして、バリアメタル層２０ａを用いた電解メッキにより銅をメッキして、レジスト膜Ｒ２の開口部に銅からなる柱状の導電層を形成し、ミアンダ型のインダクタンスＬmとする。インダクタンスＬmの高さは、インダクタンスＬmとの表面と半導体チップのパッドの表面とか略同じ高さとなるようにする。
例えば、レジスト膜Ｒ２の膜厚を７５μｍとし、インダクタンスＬmの断面のアスペクト比が１．０となるように、インダクタンスＬmの幅を５０μｍ、厚さを５０μｍとする。あるいは、レジスト膜Ｒ２の膜厚を３０μｍとし、インダクタンスＬmの幅を３０μｍ、厚さを３０μｍとする。
銅のメッキ処理は、例えば、２００ｍＡ、１００秒で行う。
【００４４】
次に、図６（ａ）に示すように、レジスト膜Ｒ２を除去する。
【００４５】
次に、図６（ｂ）に示すように、例えば、インダクタンスＬmおよび銅層２０ｂをマスクとしてバリアメタル層２０ａをエッチング加工する。これにより、バリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成される。
【００４６】
次に、図７（ａ）に示すように、例えば、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、例えば能動素子が形成されたチップであり、上記のマウント前に予め薄型／個片化を行っておく。シリコンの場合は２５μｍ、ＧａＡｓの場合は５０μｍの厚さまで研削を行い、これに接着層をラミネートし、ダイシングを行うことで、薄型個片の半導体チップとする。
上記の構成の半導体チップ２１を、高精度ダイボンダを用いてフェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、１６０℃の温度で１．６Ｎの荷重を２秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
【００４７】
次に、図７（ｂ）に示すように、第１〜第３絶縁層と同様にして、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２３を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１およびインダクタンスＬmを被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）
上記の処理によって７８μｍの膜厚とする。
【００４８】
次に、露光量３００ｍＪ／ｃｍ2でパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbを第４絶縁層２３に形成する。
現像後、ポストキュアを行って第４絶縁層２３を５０μｍの膜厚とする。
【００４９】
上記のインダクタンスＬmを形成する工程において、インダクタンスＬmの断面におけるアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時にインダクタンスＬmが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
【００５０】
次に、図８（ａ）に示すように、例えば、シードスパッタリングにより１６０ｎｍの膜厚のＴｉ層／６００ｎｍの膜厚のＣｕ層の積層体、あるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする４００ｍＡ、５０分の電解メッキにより銅をメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部ＨaおよびインダクタンスＬmに達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。
【００５１】
次に、図８（ｂ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して第２導電性ポスト用の開口部を形成し、バリアメタル膜２４ａを用いた銅の電解メッキにより、高さ８０μｍ、径１８０μｍの導電性ポスト２５を形成する。
次にドライフィルムあるいはレジスト膜を除去し、さらに導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。
【００５２】
次に、図９（ａ）に示すように、例えばエポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２５を完全に覆うような膜厚で絶縁性のバッファ層２６を形成する。
例えばポリイミド系樹脂を用いる場合、印刷法によりＮＶ値２７．５のペーストを使用し、スキージにより印刷を行うことで形成する。硬化は、例えば１００℃（１０分）＋１５０℃（１０分）＋２００℃（１０分）＋２５０℃（６０分）で行う。
【００５３】
次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００５４】
次に、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２７を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
【００５５】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置を製造する際に、半導体チップが埋め込まれた層と同じ層中にインダクタンスを形成することで、半導体チップの膜厚相当まで容易に厚膜化して、例えばアスペクト比１．０以上の銅メッキ配線によるミアンダ型のインダクタンスとすることができ、比抵抗と表皮効果の点で有利となり、Ｑ値の大きなインダクタンスを実現でき、高周波に対応した半導体装置を製造することができる。
【００５６】
本実施形態の半導体装置の製造方法において、好ましくは、インダクタンスＬmの下層に絶縁層の一部として、第１絶縁層１５、第２絶縁層１７および第３絶縁層１９などの下層絶縁層を形成する。
下層絶縁層を形成することで、伝導率の高いシリコン基板とインダクタンスＬmへとの間の距離を確保し、シリコン基板のインダクタンスＬmへの影響を低減して、インダクタンスのＱ値をより高めることができる。
【００５７】
また、さらに好ましくは、下層絶縁層に埋め込んで、再配線層の一部として下層配線を形成し、また、インダクタンスの上層に絶縁層の一部として上層絶縁層を形成し、上層絶縁層に埋め込んで、再配線層の一部として上層配線を形成する。
本実施形態のように、シリコン基板や半導体チップの再配線を行うほか、再配線層の一部によって受動素子を構成することが好ましく、ミアンダ型のインダクタンスＬmの他に、静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa，Ｌb）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１などに設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。
【００５８】
また、上記の本実施形態の半導体装置の製造方法において、好ましくは、インダクタンスＬmの表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、インダクタンスＬmの高さを設定し、上層配線（第４絶縁層２４）によってインダクタンスＬmの表面と半導体チップ２１のパッド２１ｂに接続させる。
略同じ高さであることにより、インダクタンスＬm部分におけるギャップと半導体チップのパッド部分２１ｂにおけるギャップが略等しくなり、両部分に対する開口は良好になされる。
【００５９】
また、上記の本実施形態の半導体装置の製造方法において、好ましくは、半導体チップとして能動素子が形成されている半導体チップを搭載する、および／または、基板として、能動素子が形成されている半導体基板を用い、再配線層を形成する工程においては、半導体基板に接続して再配線層を形成する。
上記の受動素子と組み合わせてＳｉＰ形態の半導体装置を構成することができる。
【００６０】
本発明は上記の説明に限定されない。
例えば、ミアンダ型のインダクタンスは半導体チップが埋め込まれている絶縁層と同一の層に埋め込まれていればよいので、積層された絶縁層のいずれの層中に形成されていてもよい。
また、ミアンダ型のインダクタンス以外の受動素子を有さない構成の半導体装置とすることも可能である。
また、インダクタンスＬmの表面の高さは、半導体チップのパッドの表面に合わせることが好ましいが、必ずしもこれに限らない。インダクタンスＬm部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、これらを被覆する絶縁膜における両部分に対する開口は良好になされるという効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らない。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００６１】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００６２】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００６３】
【図１】図１は本発明の実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００６４】
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、Ｌm…ミアンダ型インダクタンス、Ｃa，Ｃb…静電容量素子、Ｌa，Ｌb…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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