(57)【要約】【課題】トレンチにエピタキシャル成長により埋め込みをすることなく、ｎ-型領域とｐ-型領域とが交互に並んだ構造の半導体層を備える縦型半導体装置の製造方法を提供すること。【解決手段】ｐ-型領域１２となるｐ-型シリコン層１３を形成し、ｐ-型シリコン層１３に形成された第１トレンチ２２の側壁からｐ-型シリコン層１３にｎ型の不純物を固相拡散することにより、ｎ-型領域１１を形成している。【選択図】        図７
2006210368.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、前記第１領域と前記第２領域との接合部により前記第１領域及び前記第２領域が空乏化可能な縦型半導体装置の製造方法であって、
（ａ）第１導電型の第２半導体層上に第２導電型の第１半導体層を形成する工程と、
（ｂ）前記第１半導体層に第１トレンチを形成する工程と、
（ｃ）気相拡散又は固相拡散により、第１導電型の不純物が前記第１トレンチの側壁を通して前記第１半導体層に拡散されることにより，前記第１半導体層の一部に前記第１領域を形成し、かつ前記第１半導体層の残りの部分を前記第２領域にする工程と、
を備えた縦型半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ａ）と前記工程（ｂ）との間に、
（ｄ）前記第１領域が形成される領域上に第２トレンチを形成する工程と、
（ｅ）前記第２トレンチにゲート絶縁膜をその周囲に有するトレンチゲート電極を形成する工程と、
を備え、
前記工程（ｂ）は、前記トレンチゲート電極及び前記第１半導体層を選択的にエッチング除去して、前記第１トレンチを形成する工程を含む、縦型半導体装置の製造方法。
【請求項３】
請求項１において、
前記工程（ａ）と前記工程（ｂ）との間に、
（ｆ）前記第１領域が形成される領域上に、ゲート電極が形成される穴部を形成する工程を備え、
前記穴部は、その内部に向かうに従ってその幅が小さくなる形状をし、
工程（ｂ）は、前記穴部と連続する前記第１トレンチを前記第１半導体層に形成する工程を含む、縦型半導体装置の製造方法。
【請求項４】
第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、前記第１領域と前記第２領域との接合部により前記第１領域及び前記第２領域が空乏化可能な縦型半導体装置であって、
第１導電型の半導体層と、第２トレンチに形成されたトレンチゲート電極と、を備え、
前記第１領域は、前記半導体層と前記トレンチゲート電極との間に位置し、
前記トレンチゲート電極中及び前記第１領域中を上下方向に延びる第１トレンチを有し、
前記第１領域中の前記第１トレンチは前記第２トレンチ直下に位置している、縦型半導体装置。
【請求項５】
第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、前記第１領域と前記第２領域との接合部により前記第１領域及び前記第２領域が空乏化可能な縦型半導体装置であって、
第１導電型の半導体層と、穴部に形成されたゲート電極と、を備え、
前記第１領域は、前記半導体層と前記ゲート電極との間に位置し、
前記第１領域中を上下方向に延びる第１トレンチを有し、
前記第１トレンチは前記穴部直下に位置している、縦型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高耐圧半導体装置に関し、特に縦型半導体装置及びその製造方法に関するものである。
【０００２】
【背景技術】
図１５は、ＵＳＰ５２１６２７５に開示された高耐圧ＭＯＳＦＥＴの断面図である。まず、この高耐圧ＭＯＳＦＥＴ３００の構造から説明する。高耐圧ＭＯＳＦＥＴ３００は縦型である。高耐圧ＭＯＳＦＥＴ３００は半導体基板に形成されている。この半導体基板はｎ+型のドレイン領域３０４を含む。ドレイン領域３０４上にはｐ型領域３０２とｎ型領域３０１とが交互に並ぶように形成されている。ｐ型領域３０２上にはｐ+型領域３０３が形成されている。ｐ+型領域３０３の端部はｎ型領域３０１上に位置している。ｎ型領域３０１上及びｐ+型領域３０３の側壁にはゲート絶縁膜３０８を介してゲート電極３０９が形成されている。ｐ+型領域３０３の表面部には一対のｎ+型のソース領域３０５が間を隔てて形成されている。ｐ+型領域３０３のうちソース領域３０５で挟まれた領域上にはソース電極３１０が形成されている。
【０００３】
次に、この高耐圧ＭＯＳＦＥＴ３００の動作を説明する。高耐圧ＭＯＳＦＥＴ３００がＯＮ状態の場合から説明する。ゲート電極３０９に正電圧が印加されると、ｐ+型領域３０３のうちゲート絶縁膜３０８と面する領域にはチャネル領域が形成される。電子はソース領域３０５から供給され、チャネル領域からｎ型領域３０１を通り、ドレイン領域３０４に到達する。この場合、高耐圧ＭＯＳＦＥＴ３００のＯＮ電圧は主にｎ型領域３０１の抵抗による電圧降下で決定される。
【０００４】
次に、高耐圧ＭＯＳＦＥＴ３００がＯＦＦ状態の場合について説明する。ゲート電極３０９には０Ｖ又は負電圧が印加される。これにより、チャネル領域がなくなる。ドレイン電圧が、例えば、１０Ｖ程度だとすると、ｎ型領域部（ｎ型領域部はドレイン領域３０４とｎ型領域３０１とで構成される）とｐ型領域部（ｐ型領域部はｐ型領域３０２とｐ+型領域３０３とで構成される）とで構成される接合部に沿って空乏層が形成され、かつ広まっていく。ｎ型領域３０１及びｐ型領域３０２は横方向の長さが小さい。このため、ドレイン電圧が上昇していくと、ｎ型領域３０１及びｐ型領域３０２はすべて空乏化する。
【０００５】
ＵＳＰ５２１６２７５によれば、ｐ型領域３０２とｎ型領域３０１とが交互に並ぶように形成された構造の高耐圧ＭＯＳＦＥＴは、高耐圧で、かつ低ＯＮ電圧の素子となることが説明されている。
【０００６】
次に、図１５に示す高耐圧ＭＯＳＦＥＴ３００のｐ型領域３０２及びｎ型領域３０１の形成方法について説明する。ＵＳＰ５２１６２７５によれば、まず、ドレイン領域３０４となる半導体基板上にエピタキシャル成長によりｎ型（又はｐ型）のエピタキシャル層を形成する。ｎ型（又はｐ型）のエピタキシャル層を選択的に除去し、ドレイン領域３０４に到達するトレンチを形成する。残っているｎ型（又はｐ型）のエピタキシャル層がｎ型領域３０１（又はｐ型領域３０２）となる。トレンチにエピタキシャル成長によりｐ型領域３０２（又はｎ型領域３０１）を埋め込む。
【０００７】
【発明が解決しようとする課題】
上述したように、図１５に示すｐ型領域３０２とｎ型領域３０１とが交互に並ぶような構造は、第１の導電型の層が選択的に除去されることによりトレンチが形成され、かつエピタキシャル成長によりトレンチに第２の導電型の層を埋め込むことにより作製される。一般にエピタキシャル成長工程は高温プロセスなので、上記方法により、ｐ型領域とｎ型領域とが交互に並ぶように形成された構造を作製すると、第２の導電型の層形成中、第２の導電型の層の不純物が第１の導電型の層に拡散し、かつ第１の導電型の層の不純物が第２の導電型の層に拡散するという現象が生じる。よって、ｐ型領域とｎ型領域とが交互に並ぶように形成された構造を微細にするのは困難である。
【０００８】
本発明はかかる課題を解決するためになされたものであり、その目的はトレンチにエピタキシャル成長により埋め込みをすることなく、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を備える縦型半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明は、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、第１領域と第２領域との接合部により第１領域及び第２領域が空乏化可能な縦型半導体装置の製造方法であって、（ａ）第１導電型の第２半導体層上に第２導電型の第１半導体層を形成する工程と、（ｂ）第１半導体層に第１トレンチを形成する工程と、（ｃ）気相拡散又は固相拡散により、第１導電型の不純物が第１トレンチの側壁を通して第１半導体層に拡散されることにより，第１半導体層の一部に第１領域を形成し、かつ第１半導体層の残りの部分を第２領域にする工程と、を備える。
【００１０】
本発明によれば、第２領域となる第１半導体層を形成し、第１半導体層に形成された第１トレンチの側壁から第１半導体層に第１導電型の不純物を拡散することにより、第１の領域を形成している。すなわち、第１トレンチにエピタキシャル成長により埋め込みをすることなく、第１導電型の第１領域を形成している。
【００１１】
ここで、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造の効果について、縦型の高耐圧ＭＯＳを例として説明する。ドレイン耐圧は高耐圧ＭＯＳの性能を決定する上での重要なパラメータである。第１導電型の第１領域のみの構造の場合、ドレイン耐圧は第１領域と第２導電型のボディ領域（ボディ領域にはチャネルが形成される。）との接合耐圧で決定される。ところで、よく知られているように、不純物濃度が低くなると、接合耐圧は大きくなる。これは不純物濃度が低くなると空乏層の長さが大きくなるからである。空乏層の長さとは、空乏層のソース−ドレイン方向における長さのことである。しかしながら、不純物濃度が低くなるにつれて抵抗値が増大し、これがＯＮ電圧を上げる原因となる。すなわち、接合耐圧を大きくするとＯＮ電圧が大きくなるのである。このため、第１導電型の第１領域のみの構造の場合、ドレイン耐圧が決定されると第１領域の不純物濃度が決まり、ＯＮ電圧を下げるのが困難である。
【００１２】
これに対して、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造物の場合、第１領域及び第２領域に縦方向に長い空乏層が形成される。このため第１領域の不純物濃度を高くすることができるので、ＯＮ電圧を下げることができる。
【００１３】
本発明において、工程（ａ）と工程（ｂ）との間に、（ｄ）第１領域が形成される領域上に第２トレンチを形成する工程と、（ｅ）第２トレンチにゲート絶縁膜をその周囲に有するトレンチゲート電極を形成する工程と、を備え、工程（ｂ）は、トレンチゲート電極及び第１半導体層を選択的にエッチング除去して、第１トレンチを形成する工程を含む、のが好ましい。これによれば、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造で、かつ第２トレンチ直下に、第１トレンチを有する構造を形成することができる。第２トレンチ直下に、第１トレンチを有する構造は、第１トレンチと第２トレンチとが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。なお、第１トレンチの幅は第２トレンチの幅より小さくされている、のが好ましい。
【００１４】
本発明において、工程（ａ）と工程（ｂ）との間に、（ｆ）第１領域が形成される領域上に、ゲート電極が形成される穴部を形成する工程を備え、穴部はその内部に向かうに従ってその幅が小さくなる形状をし、工程（ｂ）は、穴部と連続する第１トレンチを第１半導体層に形成する工程を含む、のが好ましい。これによれば、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造で、かつ穴部直下に、第１トレンチを有する構造を形成することができる。穴部直下に、第１トレンチを有する構造は、穴部と第１トレンチとが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００１５】
本発明において、縦型半導体装置はＭＯＳ電界効果トランジスタである、のが好ましい。このＭＯＳ電界効果トランジスタとしては、ＵＭＯＳやＶＭＯＳがある。
【００１６】
本発明は、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、第１領域と第２領域との接合部により第１領域及び第２領域が空乏化可能な縦型半導体装置であって、第１導電型の半導体層と、第２トレンチに形成されたトレンチゲート電極と、を備え、第１領域は半導体層とトレンチゲート電極との間に位置し、トレンチゲート電極中及び第１領域中を上下方向に延びる第１トレンチを有し、第１領域中の第１トレンチは第２トレンチ直下に位置している。
【００１７】
本発明によれば、第１領域中の第１トレンチは第２トレンチ直下に位置しているので、第１トレンチと第２トレンチとが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００１８】
本発明は、第１導電型の第１領域と第２導電型の第２領域とが交互に並んだ構造部を有し、第１領域と第２領域との接合部により第１領域及び第２領域が空乏化可能な縦型半導体装置であって、第１導電型の半導体層と、穴部に形成されたゲート電極と、を備え、第１領域は半導体層とゲート電極との間に位置し、第１領域中を上下方向に延びる第１トレンチを有し、第１トレンチは穴部直下に位置している。
【００１９】
本発明によれば、第１トレンチが穴部直下に位置しているので、穴部と第１トレンチとが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００２０】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図１は本発明の第１の実施の形態にかかる縦型半導体装置の製造方法により製造された縦型半導体装置の断面図である。この縦型半導体装置は、ｎ-型領域１１中の第１トレンチ２２が第２トレンチ１６直下に位置していることを特徴の一つとしている。以下に構造の詳細を説明する。この縦型半導体装置１０は高耐圧のＵＭＯＳである。縦型半導体装置１０はシリコン基板に形成されている。このシリコン基板はｎ+型のドレイン領域１４を含む。ドレイン領域１４上にはｐ-型領域１２とｎ-型領域１１とが交互に並ぶように形成されている。ｐ-型領域１２及びｎ-型領域１１上にはｐ-型シリコン層１３が位置している。ｐ-型シリコン層１３には第２トレンチ１６が形成されている。第２トレンチ１６はｎ-型領域１１上に位置している。第２トレンチ１６にはゲート酸化膜１８で覆われたゲート電極２０が埋め込まれている。ｐ-型シリコン層１３には第２トレンチ１６と接するようにｎ+型のソース領域２４が形成されている。第１トレンチ２２はゲート電極２０中及びｎ-型領域１１中を上下方向に延びている。言い換えれば、第１トレンチ２２はゲート電極２０及びｎ-型領域１１を二分している。第１トレンチ２２はドレイン領域１４に到達している。第１トレンチ２２にはシリコン酸化膜１５が埋め込まれている。
【００２１】
｛製造方法の説明｝
次に、縦型半導体装置１０の製造方法を説明する。この方法は気相拡散によりｎ-型領域１１を形成しているのが特徴の一つである。以下に詳細に説明する。図２に示すように、ｎ+型のドレイン領域１４を含むシリコン基板を準備する。ドレイン領域１４の濃度は１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。ドレイン領域１４上にエピタキシャル成長によりｐ-型シリコン層１３を形成する。ｐ-型シリコン層１３の濃度は１×１０13ｃｍ-3〜１×１０18ｃｍ-3である。ｐ-型シリコン層１３の厚みは１μｍ〜１００μｍである。
【００２２】
フォトリソグラフィとエッチングとにより、ｐ-型シリコン層１３に第２トレンチ１６を形成する。第２トレンチ１６の深さｄ1は０.５μｍ〜１０μｍであり、幅ｗ1は  ０.１μｍ〜１０μｍである。熱酸化により第２トレンチ１６の底面及び側面にゲート酸化膜１８を形成する。第２トレンチ１６がポリシリコン層で埋め込まれるように、ｐ-型シリコン層１３上にポリシリコン層をＣＶＤにより形成する。ｐ-型シリコン層１３上のポリシリコン層を全面エッチングし、第２トレンチ１６内のポリシリコン層を残す。このポリシリコン層がゲート電極２０となる。
【００２３】
図３に示すように、ｐ-型シリコン層１３上に厚さ１μｍ〜５μｍのシリコン酸化膜２６をＣＶＤにより形成する。フォトリソグラフィとエッチングとにより、シリコン酸化膜２６を選択的に除去し、ゲート電極２０の一部を露出させる開口部２８を形成する。シリコン酸化膜２６をマスクとして、異方性エッチングの一例であるＲＩＥ（  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、ゲート電極２０及びｐ-型シリコン層１３を選択的に除去し、ドレイン領域１４に到達する第１トレンチ２２を形成する。第１トレンチ２２の深さｄ2は１μｍ〜１００μｍであり、幅ｗ2は０.１μｍ〜１０μｍである。
【００２４】
図４に示すように、ｎ型の不純物を第１トレンチ２２の側壁を通してｐ-型シリコン層１３に気相拡散し、第１トレンチ２２近傍にあるｐ-型シリコン層１３にｎ-型領域１１を形成する。拡散条件は以下の通りである。
【００２５】
拡散源：ＰＨ3
拡散温度：８００℃〜９００℃
拡散時間：１ｍｉｎ〜１００ｍｉｎ
ｐ-型シリコン層１３のうち、ｎ型不純物が拡散されていない部分はｐ-型領域１２となる。これにより、ｐ-型シリコン層１３にはｐ-型領域１２とｎ-型領域１１とが交互に並ぶような構造部が形成される。
【００２６】
図５に示すように、ウェットエッチングまたはドライエッチングによりシリコン酸化膜２６を除去する。第１トレンチ２２が絶縁膜、例えばシリコン酸化膜で埋め込まれるように、ｐ-型シリコン層１３上にシリコン酸化膜をＣＶＤにより形成する。ｐ-型シリコン層１３上のシリコン酸化膜を全面エッチングし、第１トレンチ２２内のシリコン酸化膜（以下このシリコン酸化膜をシリコン酸化膜１５とする）を残す。
【００２７】
図１に示すように、レジストをマスクとしてｐ-型シリコン層１３にリンをイオン注入し、ソース領域２４を形成する。以上により、縦型半導体装置１０が完成する。
【００２８】
｛効果の説明｝
図４に示すように、第１の実施の形態の方法によれば、ｐ-型領域１２となるｐ-型シリコン層１３を形成し、ｐ-型シリコン層１３に形成された第１トレンチ２２の側壁からｐ-型シリコン層１３にｎ型の不純物を気相拡散することにより、ｎ-型領域１１を形成している。すなわち、第１トレンチ２２にエピタキシャル成長により埋め込みをすることなく、ｎ-型領域１１を形成している。
【００２９】
また、図１に示すように、第１の実施の形態の方法により製造された縦型半導体装置１０は、ｎ-型領域１１上に第２トレンチ１６が形成され、ｎ-型領域１１中の第１トレンチ２２は第２トレンチ１６直下に位置している。よって、第２トレンチ１６と第１トレンチ２２とが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００３０】
［第２の実施の形態］
本発明の第２の実施の形態にかかる縦型半導体装置の製造方法を説明する。第１の実施の形態との違いは、固相拡散によりｎ-型領域１１を形成している点である。以下に詳細に説明する。図２及び図３に示す工程後、図６に示すように、第１トレンチ２２がＰＳＧ膜で埋め込まれるように、ｐ-型シリコン層１３上にＰＳＧ膜をＣＶＤにより形成する。このＰＳＧ膜にはｎ型の不純物、例えばＴＭＰ（ＴＲＩＭＥＴＨＹＬ  ＰＨＯＳＰＨＩＴＥ）が含まれている。
【００３１】
図７に示すように、ＰＳＧ膜３０中のｎ型の不純物を第１トレンチ２２の側壁を通してｐ-型シリコン層１３に固相拡散し、第１トレンチ２２近傍にあるｐ-型シリコン層１３にｎ-型領域１１を形成する。拡散条件は以下の通りである。
【００３２】
拡散源：ＰＳＧ
拡散温度：９００℃〜１１００℃
拡散時間：１ｍｉｎ〜３００ｍｉｎ
ｐ-型シリコン層１３のうち、ｎ型不純物が拡散されていない部分はｐ-型領域１２となる。これにより、ｐ-型シリコン層１３にはｐ-型領域１２とｎ-型領域１１とが交互に並ぶような構造が形成される。この後、第１の実施の形態と同様の方法を用いてソース領域２４を形成する。以上により、図８に示す縦型半導体装置１０が完成する。
【００３３】
図７に示すように、第２の実施の形態によれば、ｐ-型領域１２となるｐ-型シリコン層１３を形成し、ｐ-型シリコン層１３に形成された第１トレンチ２２の側壁からｐ-型シリコン層１３にｎ型の不純物を固相拡散することにより、ｎ-型領域１１を形成している。すなわち、第１トレンチ２２にエピタキシャル成長により埋め込みをすることなく、ｎ-型領域１１を形成している。
【００３４】
また、図８に示すように、第２の実施の形態の方法により製造された縦型半導体装置１０は、ｎ-型領域１１上に第２トレンチ１６が形成され、ｎ-型領域１１中の第１トレンチ２２は第２トレンチ１６直下に位置している。よって、第２トレンチ１６と第１トレンチ２２とが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００３５】
［第３の実施の形態］
｛構造の説明｝
図９は本発明の第３の実施の形態にかかる縦型半導体装置の製造方法により製造された縦型半導体装置の断面図である。この縦型半導体装置は第１トレンチ５２がスルーホール４６直下に位置していることを特徴の一つとしている。以下に構造の詳細を説明する。この縦型半導体装置４０は高耐圧のＶＭＯＳである。縦型半導体装置４０はシリコン基板に形成されている。このシリコン基板はｎ+型のドレイン領域４４を含む。ドレイン領域４４上にはｐ-型領域４２とｎ-型領域４１とが交互に並ぶように形成されている。ｐ-型領域４２及びｎ-型領域４１上にはｐ-型シリコン層４３が位置している。ｐ-型シリコン層４３には穴部の一例であるスルーホール４６が形成されている。スルーホール４６の側面はすり鉢状をしている。すなわち、スルーホール４６は、その内部に向かうに従ってその幅が小さくなる形状をしている。スルーホール４６と連続するように第１トレンチ５２がある。第１トレンチ５２はｎ-型領域４１中を上下方向に延びている。言い換えれば、第１トレンチ５２によりｎ-型領域４１は二分されている。第１トレンチ５２には薄いシリコン酸化膜５３で覆われたＰＳＧ膜５５が埋め込まれている。スルーホール４６の側面上にはゲート酸化膜４８が形成されている。ゲート酸化膜４８上にはゲート電極５０が形成され、スルーホール４６はゲート電極５０で埋め込まれている。ｐ-型シリコン層４３にはスルーホール４６と接するようにｎ+型のソース領域５４が形成されている。
【００３６】
｛製造方法の説明｝
次に、縦型半導体装置４０の製造方法を説明する。図１０に示すように、ｎ+型のドレイン領域４４を含むシリコン基板を準備する。ドレイン領域４４の濃度は１×１０18ｃｍ-3〜１×１０21ｃｍ-3である。ドレイン領域４４上にエピタキシャル成長によりｐ-型シリコン層４３を形成する。ｐ-型シリコン層１３の濃度は１×１０13ｃｍ-3〜１×１０18ｃｍ-3である。ｐ-型シリコン層４３の厚みは１μｍ〜１００μｍである。
【００３７】
シリコン酸化膜をマスクとして、ｐ-型シリコン層４３を等方性エッチングすることにより、ｐ-型シリコン層４３にスルーホール４６を形成する。スルーホール４６の深さｄ3は０.５μｍ〜１０μｍである。同じマスクを用いて、ｐ-型シリコン層４３を異方性エッチングすることにより、ｐ-型シリコン層４３に第１トレンチ５２を形成する。第１トレンチ５２の深さｄ4は１μｍ〜１００μｍである。第１トレンチ５２の幅ｗ4は０.１μｍ〜１０μｍである。熱酸化によりスルーホール４６の側面上及び第１トレンチ５２の側面上にシリコン酸化膜を形成する。スルーホール４６の側面上のシリコン酸化膜がゲート酸化膜４８となる。第１トレンチ５２の側面上のシリコン酸化膜がシリコン酸化膜５３である。図１２に示すように、ＣＶＤによりＰＳＧ膜がｐ-型シリコン層４３を覆うように形成する。ＰＳＧ膜に８００℃〜９００℃の温度条件下で、１０ｍｉｎ〜３００ｍｉｎのアニール処理をする。これによりＰＳＧ膜はリフローされ、第１トレンチ５２内に埋め込まれる。このとき、シリコン酸化膜５３が拡散バリアとして働くので、ｐ-型シリコン層４３にｎ型不純物が拡散するのを防ぐことができる。
【００３８】
図１３に示すように、ｎ型の不純物を第１トレンチ５２の側壁を通してｐ-型シリコン層４３に固相拡散し、第１トレンチ５２近傍にあるｐ-型シリコン層４３にｎ-型領域４１を形成する。拡散条件は以下の通りである。
【００３９】
拡散源：ＰＳＧ
拡散温度：９００℃〜１１００℃
拡散時間：１ｍｉｎ〜３００ｍｉｎ
ｐ-型シリコン層４３のうち、ｎ型不純物が拡散されていない部分はｐ-型領域４２となる。これにより、ｐ-型シリコン層４３にはｐ-型領域４２とｎ-型領域４１とが交互に並ぶような構造が形成される。
【００４０】
図１４に示すように、スルーホール４６が埋まるようにＣＶＤによりポリシリコン膜を形成する。このポリシリコン膜をパターンニングしゲート電極５０を形成する。レジストをマスクとしてｐ-型シリコン層４３にｎ型の不純物、例えば、リンをイオン注入し、図９に示すようにソース領域５４を形成する。以上により、縦型半導体装置４０が完成する。
【００４１】
｛効果の説明｝
図１３に示すように、第３の実施の形態によれば、ｐ-型領域４２となるｐ-型シリコン層４３を形成し、ｐ-型シリコン層４３に形成された第１トレンチ５２の側壁からｐ-型シリコン層４３にｎ型の不純物を固相拡散することにより、ｎ-型領域４１を形成している。すなわち、第１トレンチ５２にエピタキシャル成長により埋め込みをすることなく、ｎ-型領域４１を形成している。
【００４２】
また、図９に示すように、第３の実施の形態の方法により製造された縦型半導体装置４０は、ｎ-型領域４１上にスルーホール４６が形成され、スルーホール４６直下に第１トレンチ５２が位置している。よって、スルーホール４６と第１トレンチ５２とが平面的にずれた位置に形成されている構造に比べて、集積度を向上させることができる。
【００４３】
なお、第１〜第３の実施の形態では、第１トレンチにエピタキシャル成長により埋め込みをすることなく、ｎ-型領域を形成している。しかしながら本発明はこれに限定されず、第１トレンチにエピタキシャル成長により埋め込みをすることなく、ｐ-型領域を形成してもよい。すなわち、ｎ-型領域となるｎ-型シリコン層を形成し、ｎ-型シリコン層に形成された第１トレンチの側壁からｎ-型シリコン層にｐ型の不純物を拡散することにより、ｐ-型領域を形成してもよい。
【００４４】
また、第１〜第３の実施の形態では、ｐ-型領域とｎ-型領域とが交互に並ぶような構造部としている。しかしながら本発明はこれに限定されず、不純物濃度がこれよりも高くてもよいし、また低くてもよい。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる縦型半導体装置の製造方法により製造された縦型半導体装置の断面図である。
【図２】第１の実施の形態にかかる縦型半導体装置の製造方法の第１工程を示すシリコン基板の断面図である。
【図３】第１の実施の形態にかかる縦型半導体装置の製造方法の第２工程を示すシリコン基板の断面図である。
【図４】第１の実施の形態にかかる縦型半導体装置の製造方法の第３工程を示すシリコン基板の断面図である。
【図５】第１の実施の形態にかかる縦型半導体装置の製造方法の第４工程を示すシリコン基板の断面図である。
【図６】第２の実施の形態にかかる縦型半導体装置の製造方法の第１工程を示すシリコン基板の断面図である。
【図７】第２の実施の形態にかかる縦型半導体装置の製造方法の第２工程を示すシリコン基板の断面図である。
【図８】第２の実施の形態にかかる縦型半導体装置の製造方法の第３工程を示すシリコン基板の断面図である。
【図９】第３の実施の形態にかかる縦型半導体装置の製造方法により製造された縦型半導体装置の断面図である。
【図１０】第３の実施の形態にかかる縦型半導体装置の製造方法の第１工程を示すシリコン基板の断面図である。
【図１１】第３の実施の形態にかかる縦型半導体装置の製造方法の第２工程を示すシリコン基板の断面図である。
【図１２】第３の実施の形態にかかる縦型半導体装置の製造方法の第３工程を示すシリコン基板の断面図である。
【図１３】第３の実施の形態にかかる縦型半導体装置の製造方法の第４工程を示すシリコン基板の断面図である。
【図１４】第３の実施の形態にかかる縦型半導体装置の製造方法の第５工程を示すシリコン基板の断面図である。
【図１５】ＵＳＰ５２１６２７５に開示された高耐圧ＭＯＳＦＥＴの断面図である。
【符号の説明】
１０  縦型半導体装置
１１  ｎ-型領域
１２  ｐ-型領域
１３  ｐ-型シリコン層
１４  ドレイン領域
１５  シリコン酸化膜
１６  第２トレンチ
１８  ゲート酸化膜
２０  ゲート電極
２２  第１トレンチ
２４  ソース領域
２６  シリコン酸化膜
２８  開口部
３０  ＰＳＧ膜
４０  縦型半導体装置
４１  ｎ-型領域
４２  ｐ-型領域
４３  ｐ-型シリコン層
４４  ドレイン領域
４６  スルーホール
４８  ゲート酸化膜
５０  ゲート電極
５２  第１トレンチ
５３  シリコン酸化膜
５４  ソース領域
５５  ＰＳＧ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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