(57)【要約】【課題】可変遅延回路における遅延設定に依存する遅延誤差の影響を低減し、精度のよいタイミング信号を生成することができるタイミング発生器を提供する。【解決手段】所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路を制御するべき制御データをそれぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算する補正データ加算部とを備え、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出するタイミング発生器を提供する。【選択図】図２
2006226791.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンに基づいて、前記電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、
前記波形整形器が出力する前記試験信号の位相を制御するタイミング信号を前記波形整形器に供給するタイミング発生器と
を備え、
前記タイミング発生器は、
所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、
前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、
前記可変遅延回路における遅延誤差を測定する誤差測定部と、
前記遅延誤差に基づく補正データを格納する補正レジスタと、
前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部と
を有し、
前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する試験装置。
【請求項２】
所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、
異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、
前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、
前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部と
を更に備え、
前記誤差測定部は、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する請求項１に記載の試験装置。
【請求項３】
前記基準波形出力部は、所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔を加算した測定周期で出力し、
前記積算部は、前記遅延設定における前記遅延間隔ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する
請求項２に記載の試験装置。
【請求項４】
前記波形整形器は、複数の前記試験信号を略同期して出力し、
前記試験装置は、それぞれの前記試験信号毎に、前記タイミング信号を前記波形整形器に供給する複数のタイミング発生器を有し、
それぞれの前記タイミング発生器における前記遅延誤差を測定する場合、前記複数のタイミング発生器のうちのいずれかひとつの前記タイミング発生器は、前記基準波形出力部として機能する
請求項２に記載の試験装置。
【請求項５】
所望のタイミングでタイミング信号を出力するタイミング発生器であって、
所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、
前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、
前記可変遅延回路における遅延誤差を測定する誤差測定部と、
前記遅延誤差に基づく補正データを格納する補正レジスタと、
前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部と
を備え、
前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出するタイミング発生器。
【請求項６】
所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、
異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、
前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、
前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部と
を更に備え、
前記誤差測定部は、前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する請求項５に記載のタイミング発生器。
【請求項７】
電子デバイスを試験する試験装置を機能させるプログラムであって、
前記試験装置を、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、
前記試験パターンに基づいて、前記電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、
前記波形整形器が出力する前記試験信号の位相を制御するタイミング信号を前記波形整形器に供給するタイミング発生器と
を備え、
前記タイミング発生器は、
所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、
前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、
前記可変遅延回路における遅延誤差を測定する誤差測定部と、
前記遅延誤差に基づく補正データを格納する補正レジスタと、
前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部と
を有し、
前記誤差測定部は、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する試験装置
として機能させるプログラム。
【請求項８】
前記試験装置を、
所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、
異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、
前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、
前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部と
して更に機能させ、
前記誤差測定部を、
前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する手段として更に機能させる請求項７に記載のプログラム。
【請求項９】
所望のタイミングでタイミング信号を出力するタイミング発生器を機能させるプログラムであって、
前記タイミング発生器を、
所定のレート周期で与えられる基準信号を遅延させて、前記タイミング信号を生成する可変遅延回路と、
前記可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して前記可変遅延回路を制御するべき制御データを、それぞれの前記遅延設定に対応付けて格納するリニアライズメモリと、
前記可変遅延回路における遅延誤差を測定する誤差測定部と、
前記遅延誤差に基づく補正データを格納する補正レジスタと、
前記可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、前記遅延データに前記補正データを加算した値に応じて、前記リニアライズメモリにおけるいずれかの前記遅延設定を選択し、対応する前記制御データを前記可変遅延回路に出力させる補正データ加算部と
して更に機能させ、
前記誤差測定部を、それぞれの前記遅延設定に対して前記可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、前記可変遅延回路における前記遅延誤差を算出する手段として更に機能させるプログラム。
【請求項１０】
前記タイミング発生器を、
所定の位相を有する基準波形を、前記レート周期に、前記遅延設定における前記遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、
異なる前記遅延データを、前記測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、
前記遅延設定における前記遅延間隔の前記整数倍ずつ増加する積算データを、それぞれの前記遅延データ毎に前記測定周期に略同期して出力する積算部と、
前記測定周期に略同期して前記所定の回数ずつ生成された前記遅延データに、前記積算部が前記測定周期に略同期して出力する前記積算データを順次加算し、前記リニアライズメモリに供給し、前記可変遅延回路に前記タイミング信号を出力させる遅延データ加算部と
して更に機能させ、
前記誤差測定部を、
前記基準波形の位相と、前記タイミング信号の位相とを比較し、前記基準波形と位相が一致する前記タイミング信号を検出し、検出した前記タイミング信号に対応する前記遅延データと前記基準波形の位相とを比較することにより、前記遅延誤差を算出する手段として更に機能させる請求項９に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスを試験する試験装置、タイミング発生器、及びプログラムに関する。
【背景技術】
【０００２】
従来、半導体回路等の電子デバイスを試験するための試験装置として、タイミング発生器、パターン発生器、波形整形器、及び論理比較器を備える装置が知られている。当該試験装置は、電子デバイスのロジック試験等を行う装置である。パターン発生器は、電子デバイスを試験するための試験パターンを生成し、波形整形器は、試験パターンを整形した試験信号を電子デバイスに供給する。
【０００３】
タイミング発生器は、試験パターンを生成するための周期クロックや、試験信号を電子デバイスに出力するタイミングを規定する信号等を生成する。また、論理比較器は、電子デバイスが出力する信号を期待値と比較し、電子デバイスの良否を判定する。
【０００４】
波形整形器は、電子デバイスの複数の入力ピンに試験信号を出力するが、これらの試験信号のタイミングは統一されている必要がある。しかし、タイミング発生器における遅延誤差等により、これらの試験信号のタイミングには誤差が生じてしまう。
【０００５】
タイミング発生器には、それぞれの試験信号のタイミングを規定するタイミング信号を生成するための複数の遅延回路が設けられている。上述したタイミング誤差を補正するために、それぞれの遅延回路における遅延量を補正するデータを格納した補正設定レジスタが設けられている。
【０００６】
補正設定レジスタが格納した補正データと、タイミング信号のタイミング設定値とを加算した値で遅延回路の遅延量を制御することにより、電子デバイスの入力ピンにおける試験信号のタイミングを統一している。
【０００７】
このような補正データを取得するために、従来の試験装置では、タイミング発生器から出力される任意のタイミング信号のエッジの位相を基準位相として、当該基準位相に他のタイミング信号のエッジの位相が一致する場合の、それぞれの遅延回路の遅延量を検出し、当該遅延量に基づいて補正データを取得している。
【０００８】
例えば、他のタイミング信号を移相しながら、基準となるタイミング信号のエッジで、当該他のタイミング信号の電圧レベルを取得することにより、基準となるタイミング信号の位相と、当該他のタイミング信号の位相とが一致する移相量を検出する。このとき、ジッタ成分等の影響を低減するために、当該他のタイミング信号のそれぞれの位相において、それぞれ複数回電圧レベルを取得する。そして、ある移相量で取得した電圧レベルと、期待値との比較結果の約半数がパスとなったときの移相量を検出する。当該移相量は、遅延回路における遅延量に応じて定まるため、当該移相量に基づいて、補正データを取得することができる。
【０００９】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、遅延回路における遅延誤差は、遅延回路における遅延設定値によって異なる。例えば遅延回路は、それぞれの遅延設定値によって、入力信号が通過する経路を変更し、遅延設定値に応じた遅延を生じさせている。遅延設定値によって入力信号の通過経路が異なるため、それぞれの遅延設定値における遅延誤差も異なるものとなる。
【００１１】
従来の試験装置においては、上述した補正データを取得する場合に、遅延回路の遅延設定値を順次変更して、タイミング信号を移相している。そして、それぞれのタイミング信号の位相と、基準となるタイミング信号の位相とを比較し、位相が一致する遅延設定値を検出し、検出した遅延量に基づいて補正データを取得する。このため、当該補正データは、位相が一致したときの遅延設定値における遅延誤差のみを考慮したデータとなる。
【００１２】
図６に、遅延回路の遅延設定値と遅延誤差との関係の一例を示す。例えば基準となるタイミング信号に対する遅延設定が零である場合に、他のタイミング信号の位相が、基準となるタイミング信号の位相と一致する場合の、当該他のタイミング信号に対する遅延設定がＡである場合、これらのタイミング信号間のタイミング誤差はＡによって示され、当該遅延設定Ａを補正データとして取得する。当該補正データは、遅延設定Ａにおける遅延誤差のみを考慮したものである。
【００１３】
しかし、実使用時においては、当該他のタイミング信号を出力する遅延回路の遅延設定値は、出力するべきタイミング信号の位相に応じて様々に変動する。そして、遅延回路の遅延設定値毎に遅延誤差は異なるため、取得した補正データを用いて遅延回路の遅延量を制御した場合であっても、更に誤差が生じてしまう場合がある。
【００１４】
例えば、実使用時において、遅延回路に与えられる遅延設定値がＢである場合、遅延設定値Ｂにおける遅延誤差と、遅延設定値Ａにおける遅延誤差との差分がタイミング信号の遅延誤差として生じてしまう。
【００１５】
また、例えば図７に示すように、ドライバ波形をコンパレータで検出する場合、ドライバ及びコンパレータには、ドライバ波形の出力タイミングを規定するタイミング信号、及びコンパレータにおける検出タイミングを規定するタイミング信号が供給される。これらのタイミング信号には、上述した補正データを用いて位相を補正した場合であっても、図６において説明した遅延誤差がそれぞれ生じてしまう。このため、それぞれの遅延誤差の最大値の和で示される遅延誤差が生じる恐れがある。
【００１６】
このように、従来の試験装置においては、補正データを用いてタイミング信号の位相を補正した場合であっても、遅延誤差が生じてしまい、電子デバイスの試験を精度よく行なうことが困難であった。
【００１７】
このため本発明は、上述した課題を解決することのできる試験装置、タイミング発生器、及びプログラムを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンに基づいて、電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、波形整形器が出力する試験信号の位相を制御するタイミング信号を波形整形器に供給するタイミング発生器とを備え、タイミング発生器は、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを有し、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する試験装置を提供する。
【００１９】
所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部とを更に備え、誤差測定部は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出してよい。
【００２０】
基準波形出力部は、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔を加算した測定周期で出力し、積算部は、遅延設定における遅延間隔ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力してよい。
【００２１】
波形整形器は、複数の試験信号を略同期して出力し、試験装置は、それぞれの試験信号毎に、タイミング信号を波形整形器に供給する複数のタイミング発生器を有し、それぞれのタイミング発生器における遅延誤差を測定する場合、複数のタイミング発生器のうちのいずれかひとつのタイミング発生器は、基準波形出力部として機能してよい。
【００２２】
本発明の第２の形態においては、所望のタイミングでタイミング信号を出力するタイミング発生器であって、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを備え、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出するタイミング発生器を提供する。
【００２３】
所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部とを更に備え、誤差測定部は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出してよい。
【００２４】
本発明の第３の形態においては、電子デバイスを試験する試験装置を機能させるプログラムであって、試験装置を、電子デバイスを試験するための試験パターンを生成するパターン発生器と、試験パターンに基づいて、電子デバイスに供給するべき試験信号を整形して出力する波形整形器と、波形整形器が出力する試験信号の位相を制御するタイミング信号を波形整形器に供給するタイミング発生器とを備え、タイミング発生器は、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部とを有し、誤差測定部は、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する試験装置として機能させるプログラムを提供する。
【００２５】
試験装置を、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部として更に機能させ、誤差測定部を、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する手段として更に機能させてよい。
【００２６】
本発明の第４の形態においては、所望のタイミングでタイミング信号を出力するタイミング発生器を機能させるプログラムであって、タイミング発生器を、所定のレート周期で与えられる基準信号を遅延させて、タイミング信号を生成する可変遅延回路と、可変遅延回路において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納するリニアライズメモリと、可変遅延回路における遅延誤差を測定する誤差測定部と、遅延誤差に基づく補正データを格納する補正レジスタと、可変遅延回路において生じさせるべき遅延量を示す遅延データが与えられ、遅延データに補正データを加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定を選択し、対応する制御データを可変遅延回路に出力させる補正データ加算部として更に機能させ、誤差測定部を、それぞれの遅延設定に対して可変遅延回路が生じるそれぞれの遅延の誤差に基づいて、可変遅延回路における遅延誤差を算出する手段として更に機能させるプログラムを提供する。
【００２７】
タイミング発生器を、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部と、異なる遅延データを、測定周期に略同期して所定の回数ずつ順次生成する遅延走査制御部と、遅延設定における遅延間隔の整数倍ずつ増加する積算データを、それぞれの遅延データ毎に測定周期に略同期して出力する積算部と、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部が測定周期に略同期して出力する積算データを順次加算し、リニアライズメモリに供給し、可変遅延回路にタイミング信号を出力させる遅延データ加算部として更に機能させ、誤差測定部を、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する手段として更に機能させてよい。
【００２８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００２９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の電子デバイス２００を試験する装置であって、パターン発生器１０、波形整形器１２、論理比較器１４、及び複数のタイミング発生器２０を備える。
【００３１】
パターン発生器１０は、電子デバイス２００を試験するための試験パターンを生成する。試験パターンは、例えば１又は０のパターンで示されるデジタル信号である。波形整形器１２は、パターン発生器１０が生成した試験パターンに基づいて、電子デバイス２００に供給するべき試験信号を整形して出力する。波形整形器１２には、タイミング発生器２０からタイミング信号が与えられ、当該タイミング信号に応じて試験信号を出力する。
【００３２】
また、電子デバイス２００は、試験されるべき複数の入力ピンを有しており、波形整形器１２は、それぞれの入力ピンに対して試験信号を出力する。複数のタイミング発生器２０は、電子デバイス２００の複数の入力ピンに対応して設けられ、対応する入力ピンに出力するべき試験信号の出力タイミングを制御するためのタイミング信号を生成し、波形整形器１２に供給する。
【００３３】
論理比較器１４は、電子デバイス２００が出力する出力信号に基づいて、電子デバイス２００の良否を判定する。例えば論理比較器１４は、当該出力信号と、パターン発生器１０から与えられる期待値信号とを比較することにより、電子デバイス２００の良否を判定する。
【００３４】
図２は、それぞれのタイミング発生器２０の構成の一例を示す図である。タイミング発生器２０は、波形整形器１２に供給するタイミング信号を生成する回路であって、制御部２２、粗遅延部２６、積算部２４、遅延データ加算部２８、補正データ加算部３２、補正レジスタ３０、リニアライズメモリ３６、可変遅延回路３４、及び誤差測定部３８を有する。
【００３５】
制御部２２は、所定の周期を有する基準クロック、タイミング信号の生成する周期を規定するレートデータ、タイミング信号の位相を規定する遅延データ、及び可変遅延回路３４において設定可能な遅延設定の間隔を示す遅延設定分解能を出力する。
【００３６】
粗遅延部２６には、レートデータが与えられ、レートデータで示される周期の基準信号を生成する。本例においてレートデータは、基準クロックの周期の整数倍の値である。粗遅延部２６は、例えば基準クロックの波数を計数するカウンタを有し、レートデータで示される値に計数値が一致する毎に、当該基準信号としてパルスを出力してよい。また粗遅延部２６は、遅延データのうち、基準クロックの周期の整数倍の成分が入力され、入力された遅延データに応じて、基準信号を遅延して出力する。
【００３７】
可変遅延回路３４は、粗遅延部２６が出力する基準信号を、遅延データの基準クロック周期より小さい成分に応じて遅延させて、タイミング信号を出力する。可変遅延回路３４における遅延量は、リニアライズメモリ３６から与えられる制御データによって制御される。
【００３８】
リニアライズメモリ３６は、可変遅延回路３４において生じさせるべき遅延量を示す遅延設定が所定の遅延間隔で与えられ、それぞれの遅延設定に対して可変遅延回路を制御するべき制御データを、それぞれの遅延設定に対応付けて格納する。例えばリニアライズメモリ３６は、当該遅延設定毎にアドレスが割り当てられ、それぞれのアドレスに、対応する制御データを格納する。
【００３９】
遅延データのうち、基準クロックの周期より小さい成分は、遅延データ加算部２８を介して補正データ加算部３２に入力される。積算部２４及び遅延データ加算部２８については後述する。また補正レジスタ３０は、予め測定された可変遅延回路３４の遅延誤差を補正するための補正データを格納する。補正データ加算部３２は、受け取った遅延データに、補正レジスタ３０が格納した補正データを加算する。そして、加算した値に応じて、リニアライズメモリにおけるいずれかの遅延設定、すなわちアドレスを選択し、対応する制御データを可変遅延回路３４に出力させる。
【００４０】
このような動作により、可変遅延回路３４における遅延誤差を補正したタイミング信号を出力することができる。次に、可変遅延回路３４における遅延誤差を測定する誤差測定部３８の動作について説明する。
【００４１】
誤差測定部３８は、それぞれの遅延設定に対して可変遅延回路３４が生じるそれぞれの遅延誤差に基づいて、可変遅延回路３４における遅延誤差を算出する。例えば、誤差測定部３８は、それぞれの遅延設定に対して生じる遅延誤差を測定し、それぞれの遅延誤差の平均値等を算出することにより、可変遅延回路３４における遅延誤差を算出してよい。
【００４２】
本例における誤差測定部３８は、所定の位相を有する基準波形と、可変遅延回路３４が出力するタイミング信号とを比較することにより、可変遅延回路３４における遅延誤差を算出する。可変遅延回路３４の全ての遅延設定における遅延誤差を考慮して測定するために、試験装置１００は、所定の位相を有する基準波形を、レート周期に、遅延設定における遅延間隔の整数倍を加算した測定周期で出力する基準波形出力部を備えることが好ましい。本例においては、いずれかのタイミング発生器２０が、当該基準波形出力部として機能する。
【００４３】
基準波形出力部として機能するタイミング発生器２０においては、粗遅延部２６は、所定のレート周期の基準信号を出力する。制御部２２は、可変遅延回路３４のそれぞれの遅延設定の遅延間隔を示す遅延設定分解能データを、積算部２４に出力する。
【００４４】
積算部２４は、受け取った遅延設定分解能データを、粗遅延部２６がパルスを出力する毎に積算して出力する。つまり、積算部２４は、遅延設定分解能データの値ずつ増加するデータを、粗遅延部２６が出力するパルスに応じて生成する。また、制御部２２は、当該タイミング発生器２０が出力するべき基準波形の位相を示す遅延データを出力する。遅延データ加算部２８は、受け取った遅延データに、積算部２４が出力するデータを加算して出力する。
【００４５】
このような動作により、当該タイミング発生器２０は、可変遅延回路３４の全ての遅延設定値を用いて、レート周期に遅延設定分解能を加算した測定周期を有し、予め定められた位相の基準波形を生成する。
【００４６】
そして、他のタイミング発生器２０における粗遅延部２６及び積算部２４は、基準波形出力部として機能するタイミング発生器２０と同一の動作を行う。つまり、粗遅延部２６は、上述したレート周期の基準信号を出力し、積算部２４は、受け取った遅延設定分解能データを、粗遅延部２６がパルスを出力する毎に積算して出力する。
【００４７】
また、他のタイミング発生器２０における制御部２２は、異なる遅延量を示す遅延データを、粗遅延部２６が出力するパルスに略同期して、所定の回数ずつ順次生成する。そして、遅延データ加算部２８は、測定周期に略同期して所定の回数ずつ生成された遅延データに、積算部２４が出力する積算データを順次加算し、リニアライズメモリ３６に供給する。
【００４８】
このような動作により、レート周期に遅延設定分解能を加算した測定周期において、所定の位相を有するタイミング信号を複数回生成することができる。また、遅延データが所定回数毎に増加するため、測定周期においてタイミング信号を移相し、測定周期におけるそれぞれの位相において複数回ずつタイミング信号を生成することができる。
【００４９】
そして、誤差測定部３８は、基準波形の位相と、タイミング信号の位相とを比較し、基準波形と位相が一致するタイミング信号を検出し、検出したタイミング信号に対応する遅延データと基準波形の位相とを比較することにより、遅延誤差を算出する。
【００５０】
図３は、誤差測定部３８の動作の一例を示すタイミングチャートである。誤差測定部３８は、基準波形及びタイミング信号を受け取り、基準波形の電圧レベルを、タイミング信号の位相で検出する。
【００５１】
前述したように、基準波形生成部として機能するタイミング発生器２０は、それぞれの測定周期において一定の位相を有する基準波形を出力する。そして、他のタイミング発生器２０は、それぞれの測定周期において、遅延データで示される位相を有するタイミング信号を出力する。誤差測定部３８は、それぞれの測定周期におけるタイミング信号の位相で、基準波形の電圧レベルを検出し、検出した電圧レベルが期待値に一致するか否かを判定する。
【００５２】
そして、他のタイミング発生器２０は、当該位相のタイミング信号を所定の回数出力した場合に、次の遅延データで示される位相を有するタイミング信号を、それぞれの測定周期において出力する。誤差測定部３８は、前述したように、それぞれの測定周期におけるタイミング信号の位相で、基準波形の電圧レベルを検出し、検出した電圧レベルが期待値に一致するか否かを判定する。
【００５３】
このような動作を繰り返すことにより、判定結果の略半数がパスとなる、タイミング信号の位相、すなわち遅延データを検出する。検出した遅延データと、基準波形生成部として機能するタイミング発生器２０における遅延データとの差分が、当該タイミング発生器２０が出力するタイミング信号の遅延誤差となる。誤差測定部３８は、当該遅延誤差を補償するための補正データを算出し、補正レジスタ３０に格納する。
【００５４】
ここで、他のタイミング発生器２０において、ひとつの遅延データに対して複数回出力されるタイミング信号の測定周期における位相は、図３に示すように一定となる。しかし、当該タイミング発生器２０における可変遅延回路３４は、前述したようにレート周期を有する基準信号を遅延させてタイミング信号を生成するため、ひとつの遅延データに対して複数回出力されるタイミング信号を生成するための遅延設定は、順次増加する。このため、それぞれの遅延データに対して生成されるタイミング信号の位相と、基準波形の位相とを比較する場合に、それぞれの遅延データ毎に、複数又は全ての遅延設定を用いて位相比較を行うことができる。つまり、それぞれの遅延設定において異なる遅延誤差が生じる場合であっても、これらの遅延誤差を考慮した補正データを生成することができる。
【００５５】
また、基準波形生成部として機能するタイミング発生器２０においても、基準波形の測定周期における位相は一定であるが、可変遅延回路３４は、前述したようにレート周期を有する基準信号を遅延させて基準波形を生成するため、可変遅延回路３４の複数又は全ての遅延設定を用いて一定位相の基準波形を出力することができる。このため、位相比較において、遅延設定に依存した遅延誤差の影響を低減することができる。
【００５６】
また、本例においては、レート周期に遅延設定の遅延間隔を加算して測定周期を生成しているが、他の例においては、レート周期に、遅延設定の遅延間隔の整数倍を加算して、測定周期を生成してよい。この場合、それぞれのタイミング発生器２０の制御部２２は、遅延設定の遅延間隔の整数倍のデータを、積算部２４に供給する。
【００５７】
以上説明したように、本例における試験装置１００によれば、可変遅延回路３４が、遅延設定毎に異なる遅延誤差を有する場合であっても、適切な補正データを生成することができる。例えば、従来の補正データを用いた場合に比べ、遅延誤差を半分程度に低減することができる。
【００５８】
図４は、論理比較器１４の構成の一例を示す図である。論理比較器１４は、タイミング発生器２０から受け取るタイミング信号に基づいて、位相が微小量ずつ異なる複数のストローブを有するマルチストローブを生成し、電子デバイス２００の出力信号の電圧レベルを検出する。
【００５９】
論理比較器１４は、複数の信号遅延回路（４０−１〜４０−ｎ、以下４０と総称する）、複数のフリップフロップ（４４−１〜４４−ｎ、以下４４と総称する）、複数のストローブ遅延回路（４２−１〜４２−ｎ、以下４２と総称する）、選択回路４６、比較器５０、及び誤差測定部４８を備える。
【００６０】
複数のストローブ遅延回路４２は、直列に接続され、それぞれ所定の時間ずつタイミング信号を遅延して順次伝送する。複数の信号遅延回路４０は、複数のストローブ遅延回路４２と対応して直列に接続され、それぞれストローブ遅延回路４２のオフセット遅延量と等しい時間ずつ出力信号を遅延して順次伝送する。
【００６１】
複数のフリップフロップ４４は、複数のストローブ遅延回路４２と対応して設けられ、対応するストローブ遅延回路４２が出力するタイミング信号をクロック入力端子に受け取り、対応する信号遅延回路４０が出力する出力信号をデータ入力端子に受け取る。それぞれのフリップフロップ４４が出力する信号は、選択回路４６に供給される。
【００６２】
比較器５０は、選択回路４６を介して、それぞれのフリップフロップ４４が出力する信号を受け取り、受け取った信号と、パターン発生器１０から受け取る期待値とを比較する。また、誤差測定部４８は、それぞれのストローブ遅延回路４２における遅延量を調整する。
【００６３】
ストローブ遅延回路４２における遅延量を調整する場合、信号遅延回路４０には、当該ストローブ遅延回路４２が出力するべきタイミング信号の位相を有する基準波形が入力される。当該基準波形は、タイミング発生器２０が生成してよい。そして、選択回路４６は、遅延量を調整するべきストローブ遅延回路４２に対応するフリップフロップ４４が出力する信号を選択し、誤差測定部４８に供給する。
【００６４】
誤差測定部４８は、調整するべきストローブ遅延回路４２における遅延量を、図３において説明したように順次変動させて、基準波形の位相とタイミング信号の位相とが一致する遅延量に、当該ストローブ遅延回路４２の遅延量を設定する。ここで、図３において説明したように、所定のレート周期に、ストローブ遅延回路４２における遅延設定分解能を加算した測定周期で、基準波形の位相とタイミング信号の位相比較を行うことにより、ストローブ遅延回路４２の遅延量を精度よく調整することができる。
【００６５】
図５は、試験装置１００を機能させるプログラムを格納したコンピュータ４００の構成の一例を示す図である。本例において、コンピュータ４００は、試験装置１００を図１から図４に関連して説明した試験装置１００として機能させるプログラムを格納する。
【００６６】
コンピュータ４００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、フレキシブルディスクドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。
【００６７】
例えば、試験装置１００を機能させるプログラムは、コンピュータ４００を、試験装置１００を制御するワークステーションとして機能させ、コンピュータ４００による制御により、試験装置１００を機能させる。
【００６８】
通信インターフェース７０６は、試験装置１００と通信し、それぞれの状態等に関する情報を受信し、またそれぞれを制御する制御信号を送信する。格納装置の一例としてのハードディスクドライブ７１０、ＲＯＭ７０２、又はＲＡＭ７０４は、設定情報、及びＣＰＵ７００を動作させるためのプログラム等を格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等の記録媒体に格納されていてもよい。
【００６９】
フレキシブルディスクドライブ７１２は、フレキシブルディスク７２０がプログラムを格納している場合、フレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４は、ＣＤ−ＲＯＭ７２２がプログラムを格納している場合、ＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。
【００７０】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブ７１０にインストールされた後にＲＡＭ７０４に読み出されて実行されてもよい。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。
【００７１】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカードやミニチュアーカードなどの半導体メモリ等を用いることができる。又、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。
【００７２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００７３】
以上から明らかなように、本発明によれば、可変遅延回路における遅延設定に依存する遅延誤差の影響を低減し、精度のよいタイミング信号を生成することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】それぞれのタイミング発生器２０の構成の一例を示す図である。
【図３】誤差測定部３８の動作の一例を示すタイミングチャートである。
【図４】論理比較器１４の構成の一例を示す図である。
【図５】試験装置１００を機能させるプログラムを格納したコンピュータ４００の構成の一例を示す図である。
【図６】遅延回路の遅延設定値と遅延誤差との関係の一例を示す図である。
【図７】ドライバ波形をコンパレータで検出する場合を示す図である。
【符号の説明】
【００７５】
１０・・・パターン発生器、１２・・・波形整形器、１４・・・論理比較器、２０・・・タイミング発生器、２２・・・制御部、２４・・・積算部、２６・・・粗遅延部、２８・・・遅延データ加算部、３０・・・補正レジスタ、３２・・・補正データ加算部、３４・・・可変遅延回路、３６・・・リニアライズメモリ、３８・・・誤差測定部、４０・・・信号遅延回路、４２・・・ストローブ遅延回路、４４・・・フリップフロップ、４６・・・選択回路、４８・・・誤差測定部、５０・・・比較回路、１００・・・試験装置、２００・・・電子デバイス、４００・・・コンピュータ
【図１】
2006226791.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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