(57)【要約】【課題】  １ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。【解決手段】  集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。ワード線シーケンスは、第１のワード線を活性化するステップと、対応するビット線上で有効な信号を生成するステップと、次いで、第１のワード線が依然活性である間に第２のワード線を活性化するステップとを含む。【選択図】        図６
2006260735.tif 000002
【特許請求の範囲】
【請求項１】
集積回路メモリであって、
複数のビット線と、
複数のワード線と、
複数のメモリセルとを含み、各メモリセルは複数のビット線の１つおよび複数のワード線の１つに結合され、さらに、
第１の動作モードにおいてワード線を個別に活性化し、第２の動作モードにおいて少なくとも２つのワード線を同時に活性化するための行デコーダ回路と、
複数のメモリセルに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与えるための手段とを含む、集積回路メモリ。
【請求項２】
第１の動作モードは、１ビットごとに１メモリセルの動作モードを含む、請求項１に記載の集積回路メモリ。
【請求項３】
第２の動作モードは、１ビットごとに２メモリセルの動作モードを含む、請求項１に記載の集積回路メモリ。
【請求項４】
第２の動作モードは、１ビットごとに４メモリセルの動作モードを含む、請求項１に記載の集積回路メモリ。
【請求項５】
第２の動作モードは、１ビットごとに８メモリセルの動作モードを含む、請求項１に記載の集積回路メモリ。
【請求項６】
行デコーダ回路はアドレスプリデコーダを含む、請求項１に記載の集積回路メモリ。
【請求項７】
アドレスプリデコーダは、
第１のアドレス入力と、
第２のアドレス入力と、
出力と、
制御信号入力とをさらに含む、請求項６に記載の集積回路メモリ。
【請求項８】
前記出力は、第１および第２のアドレス入力のデータ状態の論理的組合わせである出力信号を与え、前記制御信号入力は、前記出力信号のデータ状態を強制するための制御信号を受取る、請求項７に記載の集積回路メモリ。
【請求項９】
ワード線シーケンスを与えるための手段は、第１のワード線を活性化し、対応するビット線上で有効な信号を生成し、次に、第１のワード線が依然活性である間に第２のワード線を活性化するための手段を含む、請求項１に記載の集積回路メモリ。
【請求項１０】
集積回路メモリを、第２の動作モードに留まるよう恒久的に強制するための手段をさらに含む、請求項１に記載の集積回路メモリ。
【請求項１１】
複数のビット線と、複数のワード線と、複数のメモリセルとを含み、各メモリセルは複数のビット線の１つおよび複数のワード線の１つに結合される集積回路メモリを動作する方法であって、
第１の動作モードにおいてワード線を個別に活性化するステップと、
第２の動作モードにおいて少なくとも２つのワード線を同時に活性化するステップと、
複数のメモリセルに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与えるステップとを含む、方法。
【請求項１２】
個別のワード線は活性化され、第１の動作モードにおいて、１ビットごとに１メモリセルの動作モードを与える、請求項１１の方法。
【請求項１３】
２つのワード線は同時に活性化され、第２の動作モードにおいて、１ビットごとに２メモリセルの動作モードを与える、請求項１１に記載の方法。
【請求項１４】
４つのワード線は同時に活性化され、第２の動作モードにおいて、１ビットごとに４メモリセルの動作モードを与える、請求項１１に記載の方法。
【請求項１５】
８つのワード線は同時に活性化され、第２の動作モードにおいて、１ビットごとに８メモリセルの動作モードを与える、請求項１１に記載の方法。
【請求項１６】
ワード線シーケンスを与えるステップは、第１のワード線を活性化するステップと、対応するビット線上で有効な信号を生成するステップと、次に第１のワード線が依然活性である間に第２のワード線を活性化するステップとを含む、請求項１１に記載の方法。
【請求項１７】
集積回路メモリを第２の動作モードに留まるよう恒久的に強制するステップをさらに含む、請求項１１の方法。
【請求項１８】
第１の動作モードと第２の動作モードとの間を切替えるための集積回路メモリ用プリデコーダであって、
第１および第２のアドレス入力を含む入力部分と、
制御信号入力と出力信号を与えるための出力とを有する、入力部分に結合される出力部分とを含み、
第１の動作モードにおいて、出力信号は第１および第２のアドレス入力のデータ状態に応答し、第２の動作モードにおいて、出力信号は制御信号入力の制御信号に応じたデータ状態に強制される、プリデコーダ。
【請求項１９】
入力部分は、第１、第２、第３、および第４のカスケード結合されるトランジスタを含み、第１のトランジスタのゲートは第１のアドレス信号を受取り、第２のトランジスタのゲートは第２のアドレス信号を受取り、第３のトランジスタのゲートは第２のアドレス信号を受取り、第４のトランジスタのゲートは制御信号を受取る、請求項１８に記載のプリデコーダ。
【請求項２０】
出力部分は、第１および第２のカスケード結合されるトランジスタを含み、第１のトランジスタのゲートは制御信号を受取り、第２のトランジスタのゲートは第１のアドレス信号を受取る、請求項１８に記載のプリデコーダ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本発明は、一般に、集積回路メモリの分野に関する。より特定的には、本発明は、１ビットごとにシングルメモリセルの第１の動作モード、および、１ビットごとに２メモリセルまたはマルチメモリセルの第２の動作モードにおいて、集積回路メモリアレイを動作するための方法および装置に関する。
【背景技術】
【０００２】
典型的な「１Ｔ／１Ｃ」メモリセル１０が、図１に示され、典型的なＤＲＡＭ集積回路メモリ用のこのようなセルのアレイの部分を形成する。メモリセル１０は、記憶キャパシタＣ１からデータを読出し、またはそこにデータを書込むための、アクセストランジスタＭ１を含む。トランジスタＭ１のソース／ドレインはビット線ＢＬに結合され、トランジスタＭ１のゲートはワード線ＷＬに結合される。１つのメモリセル、ワード線、およびビット線のみが示されるが、典型的なＤＲＡＭメモリアレイにおいては、行と列とに配列される、複数のワード線、ビット線、およびメモリセルがあることは、当業者には明らかである。図１に示される型の１Ｔ／１Ｃメモリセルのアレイが好ましいのは、これらのセルが、最小の大きさの集積回路ダイエリアにシングルデータビットを与えるからである。
【０００３】
「２Ｔ／２Ｃ」メモリセル２０が、図２に示され、ＤＲＡＭ集積回路メモリ用のこのようなセルのアレイの部分を形成する。メモリセル２０は、記憶キャパシタＣ１およびＣ２からデータを読出し、またはそこにデータを書込むための、２つのアクセストランジスタＭ１およびＭ２を含む。トランジスタＭ１のソース／ドレインはビット線ＢＬに結合され、トランジスタＭ１のゲートは第１のワード線ＷＬ１に結合される。トランジスタＭ２のソース／ドレインは相補ビット線／ＢＬに結合され、トランジスタＭ２のゲートはワード線ＷＬ２に結合される。２つのメモリセル、２つのワード線、および２つのビット線のみが示されるが、２Ｔ／２ＣのＤＲＡＭメモリアレイにおいては、行と列とに配列される、複数のワード線、ビット線、およびメモリセルがあることは、当業者には明らかである。図２に示される型の２Ｔ／２Ｃメモリセルのアレイがほとんどの場合好ましくないのは、これらのセルが、１Ｔ／１Ｃアレイと比較して２倍の大きさの集積回路ダイエリアに、シングルデータビットを与えるからである。しかしながら、２Ｔ／２Ｃメモリの、密度は低いが信号が強い点、および、その他の付随的な利点が、望ましい場合もある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
先行技術の手法は、第１の動作モードで１Ｔ／１Ｃメモリセルのアレイを動作すること、および、第２の動作モードで２Ｔ／２Ｃメモリセルのアレイを動作することの両方について、メモリセルのアレイを動作するよう開発されてきた。先行技術の１つの手法は、ＤＲＡＭサブアレイの端縁に余分のパスゲートを追加する方法を教示し、それは、通常の動作モードの場合とツインセル動作モードの場合とで、センスアンプによってどのビット線が比較されるかを変える。このような手法は、両方の動作モードをもたらすことができる一方で、通常モードとツインセルモードとの間を行き来することが困難となり得る。さらに、アレイの端縁において、メモリアレイでは通常用いられない余分のスイッチング装置が必要となる。これらの余分の装置は、ＢＬビット線および／ＢＬビット線上で対称ではなく、キャパシタンスの不均衡を生じる。さらに、これらの装置のゲートはＡＣ方式でスイッチングされる必要があり、チップ速度を低減し、チップパワーを増大する。上述のような先行技術の手法は、１ビットごとに４個以上のセルには拡張され得ず、１ビットごと
に１セルまたは２セルに限定される。
【０００５】
望ましいのは、先行技術の手法に見られるキャパシタの不均衡、複雑な回路、または他の制限を伴わず、１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを動作する方法である。
【課題を解決するための手段】
【０００６】
発明の概要
本発明の一実施例によれば、メモリセルの各々が１つのビット線および１つのワード線に結合されるメモリセルのアレイを含む集積回路メモリを動作する方法は、１ビットごとに１メモリセルの第１の動作モードにおいて、ワード線を個別に活性化するステップと、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて、少なくとも２つのワード線を同時に活性化するステップと、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるとき、ワード線シーケンスを与えるステップとを含む。ワード線シーケンスは、第１のワード線を活性化するステップと、対応するビット線上で有効な信号を生成するステップと、次いで、第１のワード線が依然活性である間に第２のワード線を活性化するステップとを含む。
【０００７】
第２の動作モードは、１データビットごとに２個、４個、８個またはそれ以上のメモリセルに拡張され得る。本発明の方法は、メモリのテストにも拡張され得る。集積回路メモリを第２の動作モードに留まるよう恒久的に強制することにより、性能の劣る、より高密度のメモリは、許容できる、より低密度のメモリとしてリブランドされ得る。
【０００８】
本発明の一実施例によれば、第１の動作モードと第２の動作モードとの間を切替えるための集積回路メモリ用プリデコーダは、第１および第２のアドレス入力を有する入力部分と、制御信号入力と出力信号を与えるための出力とを有する、入力部分に結合される出力部分とを含み、第１の動作モードで、出力信号は第１および第２のアドレス入力のデータ状態に応答し、第２の動作モードで、出力信号は制御信号入力の制御信号に応じたデータ状態に強制される。
【０００９】
プリデコーダの入力部分は、第１、第２、第３、および第４のカスケード結合されるトランジスタを含み、第１のトランジスタのゲートは第１のアドレス信号を受取り、第２のトランジスタのゲートは第２のアドレス信号を受取り、第３のトランジスタのゲートは第２のアドレス信号を受取り、第４のトランジスタのゲートは制御信号を受取る。
【００１０】
プリデコーダの出力部分は、第１および第２のカスケード結合されるトランジスタを含み、第１のトランジスタのゲートは制御信号を受取り、第２のトランジスタのゲートは第１のアドレス信号を受取る。
【００１１】
第２の動作モードにおいて、集積回路メモリアレイは、少なくとも２倍の利用可能なセンシング信号とともに、メモリセルごとに少なくとも係数２で増大されたセル容量を有する。さらに、第２の動作モードにおいて、メモリセル容量が増大しているために、リフレッシュ間の時間がより長く、そのため、必要となる電力はより低い。
【００１２】
本発明の第１および第２の動作モードは、レジスタを設定することにより、またはヒューズ選択により、内外でプログラムされ得る。レジスタは、一時的に第２の動作モードに入るために設定されることができ、ヒューズをブローすることは、恒久的に第２の動作モードを設定するのに用いられる。
【００１３】
本発明は、現在の業界標準の携帯電話のＤＲＡＭメモリで用いられ得る。いくつかの異なる業界標準モードのレジスタセットが入手可能であり、そこでは「セルフリフレッシュ」モードまたは「スリープ」モードが要求される。本発明の第１および第２の動作モードは、「通常」の動作モードと、さらに、「セルフリフレッシュ」または「スリープ」の動作モードとの両方に対応し得る。
【００１４】
本発明の方法は、１ビットごとに４個、８個、またはさらにより多くのセルに拡張され得る。第２の動作モードにおいて、１ビットごとにより多くのセルを加えると、リフレッシュ時間も延長される。
【００１５】
記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるとき、特別なワード線シーケンスが用いられる。これにより、外部の書込みなしに、シングルセルデータが維持され得る。
【００１６】
第２の動作モードでは、非昇圧のワード線が採用され得る。相補データが記憶されているために、１ビットは常に０であって、電力を節減する。
【００１７】
本発明の方法および装置においては、先行技術におけるダミーワード線手法を用いる場合のように、トランジスタの重なり結合が取消される。
【発明を実施するための最良の形態】
【００１８】
添付する図面に関連する好ましい実施例の下記の説明を参照することにより、本発明の前述の、および他の特徴および目的、ならびにそれらを達成する態様がさらに明らかになり、本発明自体が最もよく理解されるであろう。
【００１９】
詳細な説明
ここで図３を参照すると、本発明による、第１の動作モードと第２の動作モードとの切替えを容易に行う、集積回路ＤＲＡＭメモリアレイの部分３０およびサポート回路が示される。通常の第１の動作モードから、ツインセルモードまたは１データビットごとに４ビットの第２の動作モードになるとき、ＤＲＡＭメモリの全体の密度は２分の１または４分の１だけ低減される。
【００２０】
図３において、センスアンプＳＡ１およびＳＡ２を含む、１列のセンスアンプが示される。この列には、当該技術で公知のように、メモリアレイにおけるビット線の数に従って他のセンスアンプが存在する。ビット線ＢＬは、メモリセル３６および３８、ならびに典型的なメモリアレイにおける多くの他のメモリセル（図示されない）に結合される。相補ビット線／ＢＬは、メモリセル３７および３９、ならびに典型的なメモリアレイにおける多くの他のメモリセル（図示されない）に結合される。ワード線ＷＬ１は、メモリセル３６、および、図３では示されない他のメモリセルに結合される。ワード線ＷＬ２は、メモリセル３７、および、図３では示されない他のメモリセルに結合される。ワード線ＷＬ１およびＷＬ２は、ワード線ＷＬ３およびＷＬ４と同様に、行プリデコーダ３４からアドレスデータＰＡ７６を受取る、標準的な行デコーダ３２によって駆動される。行プリデコーダ３４は、アドレスデータＡ６、Ａ７、および制御信号Ａ６Ｆを受取る。アドレスＡ６およびＡ７は、通常の第１の動作モードにおいてワード線ＷＬ１−ＷＬ４を制御するのに用いられ、制御信号Ａ６Ｆは、１ビットごとに複数のセルの第２の動作モードにおいてプリデコーダ３４の出力を強制するのに用いられ、したがって、下記により詳細に説明されるように、ワード線ＷＬ１−ＷＬ４はともに動作する。追加的な行デコーダおよび本発明による行プリデコーダは、アレイの他のワード線（図３では示されない）を制御するのに用いられる。２個、４個、８個、１６個、またはより多くの出力を有する行デコーダは、これも下記により詳細に説明されるように、本発明による行プリデコーダによって駆動され
得る。
【００２１】
図５で示される４つの標準的なアドレスプリデコーダ５２、５４、５６、および５８は、行デコーダを駆動するのに用いられ、次に行デコーダは４つのワード線のうち１つを一度に駆動する。プリデコーダ５２、５４、５６および５８は、ＮＡＮＤゲート、インバータ、およびアドレス入力を含む。プリデコーダ５２のＮＡＮＤゲートは、トランジスタＭ１、Ｍ２、Ｍ３、およびＭ４を含む。インバータはＵ１であり、アドレス入力はＡ６ＢおよびＡ７Ｂである。プリデコーダ５４のＮＡＮＤゲートは、トランジスタＭ１３、Ｍ１４、Ｍ１５、およびＭ１６を含む。インバータはＵ４であり、アドレス入力はＡ６ＢおよびＡ７である。プリデコーダ５６のＮＡＮＤゲートは、トランジスタＭ５、Ｍ６、Ｍ７、およびＭ８を含む。インバータはＵ２であり、アドレス入力はＡ６およびＡ７Ｂである。プリデコーダ５８のＮＡＮＤゲートは、トランジスタＭ９、Ｍ１０、Ｍ１１、およびＭ１２を含む。インバータはＵ３であり、アドレス入力はＡ６およびＡ７である。
【００２２】
図６において、本発明による４つのアドレスプリデコーダが示され、追加的な制御信号Ａ６Ｆは、第１の動作モードと第２の動作モードとの間の切替えを可能にするのに用いられる。プリデコーダ６２、６４、６６、および６８は、変形されたＮＡＮＤゲートおよびインバータアドレスプリデコーダを含み、インバータアドレスプリデコーダは、図５において示されるように行デコーダの４つの出力のうち１つを有効にするのではなく、４つの出力のうち２つを有効にする。４つのワード線を選択するために、Ａ６およびＡ７の入力の両方がＡ６Ｆ制御信号によって上書きされ、そのため４つの出力すべてが有効になる。プリデコーダ６２の変形されたＮＡＮＤゲートは、トランジスタＭ１−Ｍ６を含む。インバータはＵ１であり、アドレス入力はＡ６ＢおよびＡ７Ｂである。プリデコーダ６４の変形されたＮＡＮＤゲートは、トランジスタＭ１９−Ｍ２４を含む。インバータはＵ４であり、アドレス入力はＡ６ＢおよびＡ７である。プリデコーダ６６の変形されたＮＡＮＤゲートは、トランジスタＭ７−Ｍ１２を含む。インバータはＵ２であり、アドレス入力はＡ６およびＡ７Ｂである。プリデコーダ６８の変形されたＮＡＮＤゲートは、トランジスタＭ１３−Ｍ１８を含む。インバータはＵ３であり、アドレス入力はＡ６およびＡ７である。
【００２３】
通常の第１の動作モードでＤＲＡＭを動作するためには、通常の動作と比較して何の変更も行われない。サブアレイの１つのワード線が選択されてハイになり、ＢＬまたは／ＢＬの一方をセルキャパシタに接続し、他方のＢＬまたは／ＢＬは参照ＢＬとして機能する。ツインセルまたはマルチセルの第２の動作モードにおいては、１つのアドレスが、アドレスバッファ、行アドレスプリデコーダまたはワード線デコーダ回路においてドントケアになるよう選択され、アドレスが「ダブルハイ」になる。そのため、２つの行アドレスが有効であり、２つのワード線が活性である。２つのセルノードがＢＬもしくは／ＢＬに接続されるか、または、２つのワード線が活性化され、それぞれがＢＬおよび／ＢＬに接続されて、セルノードに接続される。ワード線の各々がＢＬおよび／ＢＬにあるワード線を選択することは、ダミーワード線設計でよく行なわれるように、ゲートの重なり結合の寄生容量を無効にするという利点を有する。
【００２４】
第２の動作モードにおいて２倍のセルノード容量を有することにより、検知するビット線上に２倍の信号が現われる。セル記憶キャパシタンス上でデータが有効である時間が増大されるので、リフレッシュ時間もまた向上され得る。リフレッシュ時間は、典型的には、「テールビット」とも呼ばれる、わずかな不良のビットによって決定される。漏れが速い、またはリフレッシュの不良なこれらのビットは、典型的な５１２ＭのＤＲＡＭにはわずかしかないので、ツインセルモードにおいて、ＢＬビット線および／ＢＬビット線の両方にテールビットを有する可能性は０に近い。これらのテールビットが典型的に有するリフレッシュの要求は、典型的なビットの１０倍から１００倍悪い。主要な漏れ機構がビッ
ト線参照電圧にあり、オフメモリセルのパスゲートを介してビット線参照レベルまたはプリチャージレベルになる場合、テールビットは素早くそのレベルに達し、ツインセルビットの第２のビットは１０倍から１００倍の遅さでそこに達するので、リフレッシュ時間が１０倍から１００倍向上される。主要な漏れが、ＶＢＢまたはＶＳＳに保たれる基板への接合の漏れである場合、テールビットに１が記憶され、良好なビットに０が記憶されると、テールビットが（通常モードにおいて）ＶＣＣからビット線参照電圧になるまでにかかる時間と比較して、テールビットが（ツインセルモードにおいて）ＶＣＣから基板の電位に至るまでにかかる時間だけ、リフレッシュ時間が向上される。向上されるリフレッシュ時間の見積もりの１つは、およそ係数２である。しかしながら、漏れを生じるのは、特定の技術および物理的な機構に依存する。
【００２５】
通常の第１の動作モードからツインセルまたはマルチセルの第２の動作モードへ切替えるのに、特定のワード線シーケンスが用いられる。ここで図４のタイミング図を参照すると、通常モードにおいてデータが検知されラッチされた後（ＷＬ１およびＢＬの波形参照）、第２のワード線ＷＬ２がハイにされ得る。このため、ＢＬセルおよび／ＢＬセルが選択された場合、２つの対応するメモリセルに相補データを記憶する。これにより、余分な外部の書込みサイクルなしに、既存のデータを通常モードからツインセルモードへ切替えることができる。ツインセルモードで動作した後、またはこのシーケンスがアレイ全体になされた後、次に両方のワード線が同時に選択される。
【００２６】
本発明の回路および方法の動作の１つの態様では、高出力の、活性な読出し／書込みサイクル中に、通常モードにおいてＤＲＡＭを動作する。ユーザが、セルフリフレッシュモード（ＳＲＭ）またはスリープ（ＺＺ）モードなどの節電モードになるようＤＲＡＭに指示した後、ツインセルモードまたはマルチセルモードが用いられ得る。アドレスビットは、業界標準の、低減されたアレイの選択ビットのうちの１つに従って選択されるので、ユーザが５１２Ｍアレイから１２８Ｍアレイへ、または６４Ｍアレイなどへ移ろうとしても、低減された密度はＳＲＭまたはＺＺモードでの動作に影響を及ぼさない。
【００２７】
本発明の回路および方法の使用の別の方法では、テスト動作において部品をスクリーニングし、通常のリフレッシュ時間よりも長い時間で「パーシャル」（すなわち、密度が低減された集積回路メモリ）として動作するためにツインセルモードまたはマルチセルモードに留まるべき部品を、恒久的に選択することである。この部品は、より低密度のメモリとしてリブランドされ得、実装されることができる。
【００２８】
本発明の原理が具体的な構成要素、回路およびバイアス技術とともに上記に説明されたが、前述の説明は単に例としてなされたものであり、本発明の範囲に対する限定としてなされたものではないことが明確に理解されるべきである。特に上述の開示の教示は当業者に他の変形例を示唆するであろうことが認められる。このような変形例は、それ自体公知であり、かつここに既に記載の特徴の代わりにまたはこれに加えて用いられ得る、他の特徴をも含み得る。本願の特許請求の範囲は、特徴の特定の組合せに対して作成されているが、ここにおける開示の範囲が、当業者には明らかとなるであろうような、明示的もしくは黙示的に開示されたいかなる新規の特徴、もしくは特徴のいかなる新規の組合せ、またはこれらのいかなる普遍化もしくは変形をも含むものであり、これらが、ここに示す請求項のいずれかで請求されるのと同じ発明に関するものであるか否かにはかかわらず、かつ本発明が直面するのと同じ技術的課題のいずれか、またはそのすべてを軽減するか否かにはかかわらないことを理解すべきである。出願人は、本願またはこれから派生するさらなるいずれの出願の手続中にも、このような特徴および／またはこのような特徴の組合せに対して、新たな請求項を策定する権利を持つ。
【図面の簡単な説明】
【００２９】
【図１】先行技術の１Ｔ／１ＣのＤＲＡＭメモリセルの概略図である。
【図２】先行技術の２Ｔ／２ＣのＤＲＡＭメモリセルの概略図である。
【図３】１ビットごとに１メモリセルを有する第１の動作モードと１ビットごとに２以上のメモリセルを有する第２の動作モードとの間を容易に切替えることができる、本発明による集積回路メモリの部分の概略図である。
【図４】本発明による、第１の動作モードから第２の動作モードへ最初に切替えるときに用いられるワード線シーケンスプロトコルのタイミング図である。
【図５】２つのアドレス入力の論理関数である出力をそれぞれ有する、４つのワード線プリデコーダの概略図である。
【図６】第１の動作モードにおいて、出力信号は２つのアドレス入力の関数であり、第２の動作モードにおいて、出力信号は追加的な制御信号入力によってデータ状態に強制される、本発明による４つのワード線プリデコーダの概略図である。
【符号の説明】
【００３０】
６２，６４，６６，６８  プリデコーダ、Ｍ１−２４  トランジスタ、  Ｕ１−Ｕ４  インバータ、Ａ６，Ａ７，Ａ６Ｂ，Ａ７Ｂ  アドレス入力、ＰＡ７６  アドレスデータ。
【図１】
2006260735.tif 000003
【図２】
2006260735.tif 000004
【図３】
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【図４】
2006260735.tif 000006
【図５】
2006260735.tif 000007
【図６】
2006260735.tif 000008