(57)【要約】    【課題】  バイアス電流調整回路に位相補償回路を追加することによって、バイアス電流調整回路の動作を安定させることができ、安定した動作を行うことができる定電圧電源回路を得る。    【解決手段】  電流検出トランジスタＭ７は、出力電流ｉｏに比例した電流を出力し、電流検出トランジスタＭ７から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ８，Ｍ９、コンデンサＣ１及び抵抗Ｒ３で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ９によって差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５にバイアス電流として供給される。すなわち、差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５は、ＮＭＯＳトランジスタＭ６で所定のバイアス電流が供給されると共に、バイアス電流調整回路４によって出力電流ｉｏに比例したバイアス電流が供給される。【選択図】  図１
2006301787.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記誤差増幅回路部は、供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記バイアス電流調整回路部は、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を有することを特徴とする定電圧電源回路。
【請求項２】
前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えることを特徴とする請求項１記載の定電圧電源回路。
【請求項３】
前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成されることを特徴とする請求項１又は２記載の定電圧電源回路。
【請求項４】
前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きいことを特徴とする請求項３記載の定電圧電源回路。
【請求項５】
前記第２誤差増幅回路は、前記出力端子の電圧変動に対する応答速度が前記第１誤差増幅回路よりも速いことを特徴とする請求項３又は４記載の定電圧電源回路。
【請求項６】
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記誤差増幅回路部に供給する出力側トランジスタと、
前記入力側トランジスタ及び該出力側トランジスタの各制御電極の間に接続されたローパスフィルタからなる前記位相補償回路と、
を備えることを特徴とする請求項１又は２記載の定電圧電源回路。
【請求項７】
前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間に対応して接続された各ローパスフィルタからなる前記位相補償回路と、
を備えることを特徴とする請求項３、４又は５記載の定電圧電源回路。
【請求項８】
前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化することを特徴とする請求項６又は７記載の定電圧電源回路。
【請求項９】
前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えることを特徴とする請求項８記載の定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧電源回路の位相補償に関し、特に出力電流に応じて誤差増幅回路等のバイアス電流を変化させるようにした定電圧電源回路におけるバイアス電流生成回路の位相補償に関するものである。
【背景技術】
【０００２】
従来、負荷変動に対する定電圧電源回路の応答速度を改善するためには、定電圧電源回路を構成している誤差増幅回路等の回路に供給するバイアス電流を増やす方法や、メインの帰還ループとは別に、高速応答可能な第２の帰還ループを備え、両方の帰還ループによって出力電圧の制御を行う方法が知られている。
誤差増幅回路のバイアス電流を増やす方法は、定電圧電源回路の消費電流が増加するため、バイアス電流を増加させるにはおのずと限界があった。そこで、定電圧電源回路の出力電流に比例したバイアス電流を誤差増幅回路に供給することで、高速応答と低消費電流の両方を実現した回路があった（例えば、特許文献１参照。）。
【０００３】
図６は、このような定電圧電源回路の回路例を示した図である。
図６において、定電圧電源回路１００は、基準電圧発生回路１０１、誤差増幅回路１０２、バイアス電流調整回路１０３、出力トランジスタＭ１０１及び出力電圧検出用の抵抗Ｒ１０１，Ｒ１０２で構成されている。
誤差増幅回路１０２は、差動増幅回路で構成されており、ＮＭＯＳトランジスタＭ１０４のゲートが反転入力端をなし、所定の基準電圧Ｖｒｅｆが入力されている。ＮＭＯＳトランジスタＭ１０５のゲートは誤差増幅回路１０２の非反転入力端をなし、出力電圧Ｖｏｕｔを抵抗Ｒ１０１とＲ１０２で分圧した電圧ＶＦＢが入力されている。ＮＭＯＳトランジスタＭ１０４のドレインが誤差増幅回路１０２の出力端をなし、出力トランジスタＭ１０１は、誤差増幅回路１０２の出力信号に応じて出力電圧Ｖｏｕｔを所定の定電圧になるように制御される。
【０００４】
ＮＭＯＳトランジスタＭ１０８のドレイン電流はＰＭＯＳトランジスタＭ１０７のドレイン電流と同じであり、出力トランジスタＭ１０１のドレイン電流に比例した電流であることから、ＮＭＯＳトランジスタＭ１０８とカレントミラー回路を構成するＮＭＯＳトランジスタＭ１０９のドレイン電流も出力トランジスタＭ１０１のドレイン電流に比例する。すなわち、ＮＭＯＳトランジスタＭ１０９は、差動対をなすＮＭＯＳトランジスタＭ１０４及びＭ１０５に対して、出力電流に比例したバイアス電流を供給している。また、ＮＭＯＳトランジスタＭ１０６のドレイン電流は、基準電圧Ｖｒｅｆで決まる固定電流となることから、ＮＭＯＳトランジスタＭ１０６は、差動対をなすＮＭＯＳトランジスタＭ１０４及びＭ１０５に固定バイアス電流を供給している。
このように、出力電流の増加に伴って誤差増幅回路１０２に対するバイアス電流を増加させるようにすることで、出力電流が増加するほど応答速度が速くなり、低消費電流と高速化の両立を図ることができる。
【特許文献１】特開平３−１５８９１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、出力電流の増加に伴って誤差増幅回路１０２のバイアス電流を増加させるバイアス電流調整回路１０３自体の利得は、図７の該利得と周波数の関係に示すように周波数に依存し、特定の周波数では利得が１近くになる場合があった。バイアス電流調整回路１０３の利得と周波数の関係は出力電流にも依存し、出力電流が増えるほど該利得のピークを示す周波数は高くなる。このように、利得が１に近い周波数帯では、バイアス電流調整回路１０３の動作が不安定となり、誤差増幅回路１０２の動作にも悪影響を与え、発振等の異常動作を起こす可能性があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、バイアス電流調整回路に位相補償回路を追加することによって、バイアス電流調整回路の動作を安定させることができ、安定した動作を行うことができる定電圧電源回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧電源回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路部と、
前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
前記出力トランジスタから出力される電流に応じたバイアス電流を該誤差増幅回路部に供給するバイアス電流調整回路部と、
を備え、
前記誤差増幅回路部は、供給されたバイアス電流に応じて前記出力端子の電圧変動に対する応答速度を変え、前記バイアス電流調整回路部は、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を有するものである。
【０００８】
具体的には、前記位相補償回路は、前記出力トランジスタから出力される電流に応じて該位相補償回路の周波数特性を変えるようにした。
【０００９】
また、前記誤差増幅回路部は、前記比例電圧が前記基準電圧になるように前記出力トランジスタの動作制御を同時に行う、特性の異なった第１誤差増幅回路及び第２誤差増幅回路で構成されるようにした。
【００１０】
この場合、前記第１誤差増幅回路は、直流利得が前記第２誤差増幅回路よりも大きくなるようにした。
【００１１】
具体的には、前記第２誤差増幅回路は、前記出力端子からの出力電圧の変動に対する応答速度が前記第１誤差増幅回路よりも速くなるようにした。
【００１２】
また、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流に比例したバイアス電流を前記誤差増幅回路部に供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記誤差増幅回路部に供給する出力側トランジスタと、
前記入力側トランジスタ及び該出力側トランジスタの各制御電極の間に接続されたローパスフィルタからなる前記位相補償回路と、
を備えるようにした。
【００１３】
また、前記バイアス電流調整回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタからの出力電流に比例したバイアス電流を前記第１誤差増幅回路及び第２誤差増幅回路にそれぞれ供給するカレントミラー回路と、
を備え、
前記カレントミラー回路は、
前記電流検出トランジスタの出力電流が入力される入力側トランジスタと、
該入力側トランジスタに入力された電流に比例した電流を前記第１誤差増幅回路及び第２誤差増幅回路に対応して供給する各出力側トランジスタと、
前記入力側トランジスタの制御電極と該各出力側トランジスタのそれぞれの制御電極との間に対応して接続された各ローパスフィルタからなる前記位相補償回路と、
を備えるようにしてもよい。
【００１４】
また、前記位相補償回路をなすローパスフィルタを構成する抵抗は、前記電流検出トランジスタから出力された電流に応じてインピーダンスが変化するようにした。
【００１５】
この場合、前記各トランジスタはＭＯＳトランジスタをなすと共に前記抵抗はＭＯＳトランジスタからなり、前記位相補償回路は、前記電流検出トランジスタから出力された電流に応じて該抵抗をなすＭＯＳトランジスタのゲート・ソース間電圧を変えるようにした。
【発明の効果】
【００１６】
本発明の定電圧電源回路によれば、前記出力トランジスタ、出力電圧検出回路部及び誤差増幅回路部で形成された負帰還ループに発生する信号の周波数帯に対する該バイアス電流調整回路部の利得を低下させて位相補償を行う位相補償回路を設けたことから、バイアス電流調整回路部の動作を安定させることができ、定電圧電源回路の動作を安定させることができる。
また、位相補償回路の周波数特性を出力電流に応じて変化させるようにしたことから、広い範囲の出力電流に対しても安定した前記誤差増幅回路部へのバイアス電流の供給を行うことができ、定電圧電源回路の動作をより一層安定させることができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のシリーズレギュレータをなしている。
【００１８】
定電圧電源回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う誤差増幅回路３と、出力電流ｉｏに応じて誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４とを備えている。なお、基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１，Ｒ２は出力電圧検出部を、誤差増幅回路３は誤差増幅回路部を、バイアス電流調整回路４はバイアス電流調整回路部をそれぞれなす。また、抵抗Ｒ１及びＲ２に流れる電流は、出力端子ＯＵＴから出力される電流と比較して無視できるほど小さいことから、出力トランジスタＭ１から出力された電流は、出力電流ｉｏとして出力端子ＯＵＴから出力されるものとする。
【００１９】
誤差増幅回路３は、ＰＭＯＳトランジスタＭ２，Ｍ３及びＮＭＯＳトランジスタＭ４〜Ｍ６で構成されている。
ＮＭＯＳトランジスタＭ４及びＭ５は差動対をなし、ＰＭＯＳトランジスタＭ２及びＭ３はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ２及びＭ３において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ２のドレインはＮＭＯＳトランジスタＭ４のドレインに、ＰＭＯＳトランジスタＭ３のドレインはＮＭＯＳトランジスタＭ５のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ４及びＭ５の各ソースは接続され、該接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ６が接続されている。基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ４及びＭ６の各ゲートには基準電圧Ｖｒｅｆがそれぞれ入力され、ＮＭＯＳトランジスタＭ６は定電流源をなす。ＮＭＯＳトランジスタＭ５のゲートには、分圧電圧ＶＦＢが入力されている。
【００２０】
バイアス電流調整回路４は、出力トランジスタＭ１から出力される電流に比例した電流を出力するＰＭＯＳトランジスタからなる電流検出トランジスタＭ７と、ＮＭＯＳトランジスタＭ８，Ｍ９と、コンデンサＣ１と、抵抗Ｒ３とで構成されている。入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８，Ｍ９、コンデンサＣ１及び抵抗Ｒ３はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ９はＮＭＯＳトランジスタＭ６に並列に接続されている。ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間には抵抗Ｒ３が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。また、ＮＭＯＳトランジスタＭ８において、ゲートとドレインが接続されている。
【００２１】
このような構成において、誤差増幅回路３は、基準電圧Ｖｒｅｆと分圧電圧ＶＦＢとの各電圧の差分を増幅して出力トランジスタＭ１のゲートに出力し、出力トランジスタＭ１の動作制御を行って出力電圧Ｖｏｕｔが一定電圧になるようにする。
電流検出トランジスタＭ７は、出力トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。電流検出トランジスタＭ７から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ８，Ｍ９、コンデンサＣ１及び抵抗Ｒ３で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ９によって差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５にバイアス電流として供給される。
このようにすることにより、誤差増幅回路３において、差動対をなすＮＭＯＳトランジスタＭ４，Ｍ５は、ＮＭＯＳトランジスタＭ６で所定のバイアス電流が供給されると共に、バイアス電流調整回路４によって出力電流ｉｏに比例したバイアス電流が供給される。
【００２２】
ここで、コンデンサＣ１及び抵抗Ｒ３はローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ３のインピーダンスとコンデンサＣ１の容量で決定される周波数帯域を、バイアス電流調整回路４の利得がピークとなる周波数に設定することで、出力トランジスタＭ１、抵抗Ｒ１，Ｒ２及び誤差増幅回路３で形成された負帰還ループに発生する信号の周波数帯に対して利得を低下させ、図２で示すように、バイアス電流調整回路４のピーク時の利得を低下させることができ、バイアス電流調整回路４の動作が不安定になることを防止することができる。この結果、バイアス電流調整回路４の動作が安定し、これに伴って誤差増幅回路３の動作も安定することから、すべての周波数条件に対して安定した出力電圧を供給することができる。
【００２３】
図３は、本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図であり、図３では、出力電圧Ｖｏｕｔの変動に対して高速に応答することができる高精度な定電圧電源回路を例にして示している。なお、図３では、図１と同じもの又は同様のものは同じ符号で示している。
図３において、定電圧電源回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のシリーズレギュレータをなしている。
【００２４】
定電圧電源回路１ａは、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う第１誤差増幅回路３ａと、バイアス電流調整回路４ａと、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う、出力電圧Ｖｏｕｔの変動に対して高速に応答する第２誤差増幅回路５とを備えている。バイアス電流調整回路４ａは、出力電流ｉｏに応じて第１誤差増幅回路３ａ及び第２誤差増幅回路５の各バイアス電流を調整する。
【００２５】
第１誤差増幅回路３ａは、演算増幅回路Ａ１、ＰＭＯＳトランジスタＭ１２及び定電流源１１，１２で構成され、バイアス電流調整回路４ａは、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５で構成されている。また、第２誤差増幅回路５は、演算増幅回路Ａ２、コンデンサＣ４及び抵抗Ｒ６で構成されている。
第１誤差増幅回路３ａにおいて、入力端子ＩＮと出力トランジスタＭ１のゲートとの間にＰＭＯＳトランジスタＭ１２が接続され、ＰＭＯＳトランジスタＭ１２のドレインと接地電圧ＧＮＤとの間には定電流源１２が接続され、ＰＭＯＳトランジスタＭ１２は定電流源１２から所定のバイアス電流ｉｂ２が供給されている。ＰＭＯＳトランジスタＭ１２のゲートは演算増幅回路Ａ１の出力端に接続され、演算増幅回路Ａ１には定電流源１１から所定のバイアス電流ｉｂ１が供給され、該バイアス電流ｉｂ１は、演算増幅回路Ａ１を構成する差動増幅器の差動対に供給される。また、演算増幅回路Ａ１において、非反転入力端には基準電圧Ｖｒｅｆが入力され、反転入力端には分圧電圧ＶＦＢが入力されている。
【００２６】
第２誤差増幅回路５において、演算増幅回路Ａ２の出力端は出力トランジスタＭ１のゲートに接続され、演算増幅回路Ａ２の反転入力端には基準電圧Ｖｒｅｆが入力され、演算増幅回路Ａ２の非反転入力端には、コンデンサＣ４及び抵抗Ｒ６からなるローパスフィルタを介して分圧電圧ＶＦＢが入力されている。すなわち、演算増幅回路Ａ２の非反転入力端と接地電圧ＧＮＤとの間にはコンデンサＣ４が接続され、演算増幅回路Ａ２の非反転入力端と、抵抗Ｒ１及びＲ２の接続部との間には抵抗Ｒ６が接続されている。
【００２７】
バイアス電流調整回路４ａにおいて、入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ８において、ゲートとドレインが接続されている。ＮＭＯＳトランジスタＭ９は定電流源１１に並列に、ＮＭＯＳトランジスタＭ１０は定電流源１２に並列に、ＮＭＯＳトランジスタＭ１１は定電流源１３に並列にそれぞれ接続されている。
【００２８】
ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間には抵抗Ｒ３が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。同様に、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ１０のゲートとの間には抵抗Ｒ４が接続され、ＮＭＯＳトランジスタＭ１０のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ２が接続されている。同様に、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ１１のゲートとの間には抵抗Ｒ５が接続され、ＮＭＯＳトランジスタＭ１１のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ３が接続されている。抵抗Ｒ３とコンデンサＣ１、抵抗Ｒ４とコンデンサＣ２、抵抗Ｒ５とコンデンサＣ３は、それぞれローパスフィルタを形成している。
【００２９】
このような構成において、第１誤差増幅回路３ａは、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源１１及び１２から供給されるバイアス電流ができるだけ小さくなるように設計されている。また、第２誤差増幅回路５は、高速動作を行うことができるように、定電流源１３から供給されるバイアス電流ができるだけ大きくなるように設計され、コンデンサＣ４及び抵抗Ｒ６で形成されたローパスフィルタは、演算増幅回路Ａ２の位相補償を行っている。
【００３０】
電流検出トランジスタＭ７は、出力トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。電流検出トランジスタＭ７から出力された電流ｉｄ３に比例した電流が、ＮＭＯＳトランジスタＭ８〜Ｍ１１、コンデンサＣ１〜Ｃ３及び抵抗Ｒ３〜Ｒ５で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ９によって演算増幅回路Ａ１に、ＮＭＯＳトランジスタＭ１０によってＰＭＯＳトランジスタＭ１２に、ＮＭＯＳトランジスタＭ１１によって演算増幅回路Ａ２にそれぞれバイアス電流として供給される。
【００３１】
ここで、コンデンサＣ１及び抵抗Ｒ３、コンデンサＣ２及び抵抗Ｒ４、並びにコンデンサＣ３及び抵抗Ｒ５は、それぞれローパスフィルタを形成して位相補償回路をなす。抵抗Ｒ３のインピーダンスとコンデンサＣ１の容量、抵抗Ｒ４のインピーダンスとコンデンサＣ２の容量、及び抵抗Ｒ５のインピーダンスとコンデンサＣ３の容量で決定される各周波数帯域を、バイアス電流調整回路４ａの利得がピークとなる周波数に設定することで、負帰還ループに発生する信号の周波数帯に対して利得を低下させ、図２で示すように、バイアス電流調整回路４ａのピーク時の利得を低下させることができ、バイアス電流調整回路４ａの動作が不安定になることを防止することができる。この結果、バイアス電流調整回路４ａの動作が安定し、これに伴って第１誤差増幅回路３ａ及び第２誤差増幅回路５の動作も安定することから、すべての周波数条件に対して安定した出力電圧を供給することができる。このように、複数の誤差増幅回路に供給するバイアス電流についても出力電流ｉｏに比例させることができると共に、その各々に対して位相補償を行うことができる。
【００３２】
第２の実施の形態．
前記第１の実施の形態では、バイアス電流調整回路の利得がピークとなる周波数帯は、抵抗のインピーダンスとコンデンサの容量で設定されるようにしたが、バイアス電流調整回路の利得がピークとなる周波数帯を出力電流ｉｏに応じて変わるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、抵抗Ｒ３の代わりにＮＭＯＳトランジスタＭ２０及びＭ２１を追加したことにある。これに伴って、図１のバイアス電流調整回路４をバイアス電流調整回路４ｂにし、図１の定電圧電源回路１を定電圧電源回路１ｂにした。
【００３３】
図４において、定電圧電源回路１ｂは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、誤差増幅回路３と、出力電流ｉｏに応じて誤差増幅回路３のバイアス電流を調整するバイアス電流調整回路４ｂとを備えている。
バイアス電流調整回路４ｂは、電流検出トランジスタＭ７と、ＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ２０，Ｍ２１と、コンデンサＣ１とで構成されている。入力端子ＩＮと接地電圧ＧＮＤとの間には、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ２０及びＮＭＯＳトランジスタＭ８が直列に接続されており、電流検出トランジスタＭ７のゲートは出力トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８，Ｍ９，Ｍ２０，Ｍ２１及びコンデンサＣ１はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ２０及びＭ２１はカレントミラー回路を形成している。
【００３４】
ＮＭＯＳトランジスタＭ２０及びＭ２１の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２０のドレインに接続され、ＮＭＯＳトランジスタＭ２０及びＭ２１の各ソースは、ＮＭＯＳトランジスタＭ８のゲートとドレインが接続されることによって接続されている。ＮＭＯＳトランジスタＭ９はＮＭＯＳトランジスタＭ６に並列に接続され、ＮＭＯＳトランジスタＭ８のゲートとＮＭＯＳトランジスタＭ９のゲートとの間にはＮＭＯＳトランジスタＭ２１が接続され、ＮＭＯＳトランジスタＭ９のゲートと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。
【００３５】
このような構成において、ＮＭＯＳトランジスタＭ２１のドレイン電流は、ＮＭＯＳトランジスタＭ２０のドレイン電流に比例する。ＮＭＯＳトランジスタＭ２０のドレイン電流は電流検出トランジスタＭ７と同じであるから、結局、ＮＭＯＳトランジスタＭ２１のドレイン電流は出力電流に比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ２１のインピーダンスは出力電流に反比例することになる。ＮＭＯＳトランジスタＭ２１のインピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図１の場合と同様の効果を得ることができると共に、図１の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｂのより安定した動作が可能となる。
【００３６】
また、図３で示したような出力電圧Ｖｏｕｔの変動に対して高速に応答することができる高精度な定電圧電源回路の場合は、図５のようになる。なお、図５では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図３との相違点のみ説明する。
図５における図３との相違点は、抵抗Ｒ３の代わりにＮＭＯＳトランジスタＭ２０及びＭ２１を追加し、抵抗Ｒ４をＮＭＯＳトランジスタＭ２２に、抵抗Ｒ５をＮＭＯＳトランジスタＭ２３にそれぞれ置き換えたことにある。これに伴って、図３のバイアス電流調整回路４ａをバイアス電流調整回路４ｃにし、図３の定電圧電源回路１ａを定電圧電源回路１ｃにした。
【００３７】
図５において、定電圧電源回路１ｃは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１と、第１誤差増幅回路３ａと、バイアス電流調整回路４ｃと、第２誤差増幅回路５とを備えている。
バイアス電流調整回路４ｃは、出力電流ｉｏに応じて第１誤差増幅回路３ａ及び第２誤差増幅回路５の各バイアス電流を調整するものであり、電流検出トランジスタＭ７、ＮＭＯＳトランジスタＭ８〜Ｍ１１，Ｍ２０〜Ｍ２３及びコンデンサＣ１〜Ｃ３で構成されている。ＮＭＯＳトランジスタＭ８〜Ｍ１１，Ｍ２０〜Ｍ２３及びコンデンサＣ１〜Ｃ３はカレントミラー回路を形成し、更に、ＮＭＯＳトランジスタＭ２０〜Ｍ２３はカレントミラー回路を形成している。
【００３８】
このような構成において、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各ドレイン電流は、それぞれＮＭＯＳトランジスタＭ２０のドレイン電流に比例する。ＮＭＯＳトランジスタＭ２０のドレイン電流は電流検出トランジスタＭ７と同じであるから、結局、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各ドレイン電流は出力電流ｉｏに比例することになる。言い換えれば、ＮＭＯＳトランジスタＭ２１〜Ｍ２３の各インピーダンスはそれぞれ出力電流に反比例することになる。ＮＭＯＳトランジスタＭ２１〜Ｍ２３のインピーダンスが小さくなると、位相補償の対象となる周波数帯域が上昇するので、図３の場合と同様の効果を得ることができると共に、図３の場合と比較してより広い条件において位相補償が有効となり、バイアス電流調整回路４ｃのより安定した動作が可能となる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態における定電圧電源回路の回路例を示した図である。
【図２】図１のバイアス電流調整回路４の利得と周波数の関係を示した図である。
【図３】本発明の第１の実施の形態における定電圧電源回路の他の回路例を示した図である。
【図４】本発明の第２の実施の形態における定電圧電源回路の回路例を示した図である。
【図５】本発明の第２の実施の形態における定電圧電源回路の他の回路例を示した図である。
【図６】従来の定電圧電源回路の回路例を示した図である。
【図７】図６のバイアス電流調整回路１０３の利得と周波数の関係を示した図である。
【符号の説明】
【００４０】
１，１ａ，１ｂ，１ｃ  定電圧電源回路
２  基準電圧発生回路
３  誤差増幅回路
３ａ  第１誤差増幅回路
４，４ａ，４ｂ，４ｃ  バイアス電流調整回路
５  第２誤差増幅回路
１１〜１３  定電流源
Ｍ１  出力トランジスタ
Ｍ７  電流検出トランジスタ
Ｍ８〜Ｍ１１，Ｍ２０〜Ｍ２３  ＮＭＯＳトランジスタ
Ｍ１２  ＰＭＯＳトランジスタ
Ｒ１〜Ｒ６  抵抗
Ｃ１〜Ｃ４  コンデンサ
Ａ１，Ａ２  演算増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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