(57)【要約】【課題】複数の半導体集積回路へのデータの書き込みを同時に行うことが可能なシリアルインターフェース回路、半導体集積回路及びデータ伝送システムを提供する。【解決手段】切り換え可能なシリアルインターフェース回路を有するＡＳＩＣを使用し、かつ、全て同じインターフェース方式を選択しているデータ伝送システムにおいて、データ判定部は、シリアル入力データに含まれるアドレスデータ値が予め定められた同時書き込みモード用の値と一致した場合に、レジスタにより有効化するよう指示されたシリアルインターフェース部をチップセレクト判定部の判定結果によらずに有効化して、データ入力値に基づいて同時書き込み対象のデバイスにデータの書き込みを行う。【選択図】図７
2006023824.tif 000002
【特許請求の範囲】
【請求項１】
信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、
前記信号線を介して外部から入力されたシリアル入力データに基づいて、複数の前記インターフェース部のうち、一つのインターフェース部のみ有効化する設定信号を出力するレジスタと、
前記レジスタから出力された設定信号に応じて、前記インターフェース部と前記信号線との接続を切り換える接続切換部と、
前記レジスタから出力された設定信号と前記シリアル入力データに含まれるチップセレクトデータとを比較して双方の一致を判定するチップセレクト判定部と、
前記入力されたシリアル入力データにより同時書き込みモード制御を行い、前記インターフェース部を前記チップセレクト判定部の判定結果によらずに有効化して、前記シリアル入力データに基づいて所定の書き込み対象デバイスにデータの書き込みを行うデータ判定部と、
を備えたことを特徴とするシリアルインターフェース回路。
【請求項２】
前記データ判定部は、前記同時書き込みモード制御下において、前記シリアル入力データに含まれるデータ入力値から前記同時書き込みモード用のコマンドデータを判定し、当該コマンドデータに基づいて前記同時書き込みモード制御を行うことを特徴とする請求項１に記載のシリアルインターフェース回路。
【請求項３】
前記データ判定部は、前記データ入力値に同時書き込みモードの開始又は終了を指示するコマンドデータが入力されたと判定すると、前記同時書き込みモード制御を開始又は終了させることを特徴とする請求項２に記載のシリアルインターフェース回路。
【請求項４】
前記シリアルインターフェース回路は、前記書き込み対象デバイスを識別するための識別情報を予め記憶し、
前記データ判定部は、前記シリアル入力データに含まれるデータ入力値に設定されたデータが前記識別情報であった場合に、当該識別情報に対応する書き込み対象デバイスに対してデータの書き込みを行うことを特徴とする請求項１〜３の何れか一項に記載のシリアルインターフェース回路。
【請求項５】
予め基準となるシリアルデータ伝送方式が定められていることを特徴とする請求項１に記載のシリアルインターフェース回路。
【請求項６】
請求項１〜５の何れか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路を少なくとも一つ搭載したデータ伝送システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスをさらに備えたことを特徴とするデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路、半導体集積回路及びデータ伝送システムに関する。
【背景技術】
【０００２】
画像形成装置や各種電子機器等において、その装置が実現すべき機能によって同一デバイスを基板上に複数個搭載する場合が多々ある。例えば、カラー画像形成装置においては、１色の制御に対して１個のＡＳＩＣ（Application Specific Integrated Circuit：特定用途向けＩＣ）を使用するような場合があり、この場合、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の三色であれば同一ＡＳＩＣが３個必要であり、ＹＭＣＫ（Ｙｅｌｌｏｗ、Ｍａｇｅｎｔａ、Ｃｙａｎ、Ｂｌａｃｋ）の４色であれば同一ＡＳＩＣが４個必要となり、各ＡＳＩＣには同一の設定がなされることになる。従来、複数の同一ＡＳＩＣに対し、同一の設定を各ＡＳＩＣに設定する方法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−３４２１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、誤動作防止のためチップセレクト端子等により各ＡＳＩＣは識別可能に区別されているため、複数個のＡＳＩＣに対して同じ設定を行うには、それぞれのＡＳＩＣに対して設定を行わなければならない。例えば、上記したカラー画像形成装置のように、ＡＳＩＣを３個搭載しているならば３回、４個搭載しているならば４回、それぞれのＡＳＩＣに対し、それぞれ設定を行うこととなるため非効率的である。また、各ＡＳＩＣに対して設定を行うべく作成したプログラムは冗長となる可能性があり、さらに、設定変更が生じた場合、プログラムの変更該当箇所が複数箇所に及ぶため、変更作業に費やす工数が増加し、変更忘れ等のバグが発生する可能性が高くなる。
【０００４】
また、特許文献１の方法では、ＣＰＵから出力する制御信号が増加するため、デバイス側の制御端子を増加させる必要があり、また、デバイス側の制御端子を増加させないような場合であっても、デバイス外部に回路等を追加する必要があるため、コストが増大するという問題がある。
【０００５】
本発明の課題は、複数の半導体集積回路へのデータの書き込みを同時に行うことが可能なシリアルインターフェース回路、半導体集積回路及びデータ伝送システムを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１に記載の発明は、
信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、
前記信号線を介して外部から入力されたシリアル入力データに基づいて、複数の前記インターフェース部のうち、一つのインターフェース部のみ有効化する設定信号を出力するレジスタと、
前記レジスタから出力された設定信号に応じて、前記インターフェース部と前記信号線との接続を切り換える接続切換部と、
前記レジスタから出力された設定信号と前記シリアル入力データに含まれるチップセレクトデータとを比較して双方の一致を判定するチップセレクト判定部と、
前記入力されたシリアル入力データにより同時書き込みモード制御を行い、前記インターフェース部を前記チップセレクト判定部の判定結果によらずに有効化して、前記シリアル入力データに基づいて所定の書き込み対象デバイスにデータの書き込みを行うデータ判定部と、
を備えたことを特徴としている。
【０００７】
請求項２に記載の発明は、請求項１に記載の発明において、
前記データ判定部は、前記同時書き込みモード制御下において、前記シリアル入力データに含まれるデータ入力値から前記同時書き込みモード用のコマンドデータを判定し、当該コマンドデータに基づいて前記同時書き込みモード制御を行うことを特徴としている。
【０００８】
請求項３に記載の発明は、請求項２に記載の発明において、
前記データ判定部は、前記データ入力値に同時書き込みモードの開始又は終了を指示するコマンドデータが入力されたと判定すると、前記同時書き込みモード制御を開始又は終了させることを特徴としている。
【０００９】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の発明において、
前記シリアルインターフェース回路は、前記書き込み対象デバイスを識別するための識別情報を予め記憶し、
前記データ判定部は、前記シリアル入力データに含まれるデータ入力値に設定されたデータが前記識別情報であった場合に、当該識別情報に対応する書き込み対象デバイスに対してデータの書き込みを行うことを特徴としている。
【００１０】
請求項５に記載の発明は、請求項１に記載の発明において、
予め基準となるシリアルデータ伝送方式が定められていることを特徴としている。
【００１１】
また、請求項６に記載の発明は、
請求項１〜５の何れか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路である。
【００１２】
また、請求項７に記載の発明は、
請求項６に記載の半導体集積回路を少なくとも一つ搭載したデータ伝送システムにおいて、
前記半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスをさらに備えたことを特徴とするデータ伝送システムである。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、有効とするインターフェース部を切り換えることにより複数のシリアルデータ伝送方式に対応可能なシリアルインターフェース回路において、データ判定部は、シリアル入力データにより同時書き込みモード制御を行い、シリアルインターフェース部をチップセレクト判定部の判定結果によらずに有効化して、シリアル入力データに基づいて所定書き込み対象デバイスにデータの書き込みを行う。このことにより、同時書き込みモード制御下においては、チップセレクト判定部の判定結果によらないでデータの書き込みを行うことが可能であるため、例えば、このシリアルインターフェース回路を備えた複数のデバイスに対するデータの書き込みを、一つのシリアルインターフェース制御デバイスから制御するような場合であっても、データの書き込みを全てのデバイスに対して同時に行うことができる。
【００１４】
請求項２に記載の発明によれば、データ判定部は、同時書き込みモード制御下において、シリアル入力データに含まれるデータ入力値から同時書き込みモード用のコマンドデータを判定し、当該コマンドデータに基づいて同時書き込みモードを制御する。このことにより、コマンドデータに基づいて同時書き込みモードを制御することができる。
【００１５】
請求項３に記載の発明によれば、データ判定部は、データ入力値に同時書き込みモードの開始又は終了を指示するコマンドデータが入力されたと判定すると、同時書き込みモードの制御を開始又は終了させる。このことにより、コマンドデータに基づいて同時書き込みモードの開始及び終了を制御することができる。
【００１６】
請求項４に記載の発明によれば、書き込み対象デバイスを識別するための識別情報を予め記憶しておき、データ判定部は、シリアル入力データに含まれるデータ入力値に設定されたデータが書き込み対象デバイスを識別する識別情報であった場合に、当該識別情報に対応する書き込み対象デバイスに対してデータの書き込みを行う。このことにより、複数の書き込み対象デバイスが存在するような場合であっても、データ入力値に特定のデバイスに対応する識別情報を設定することにより、複数の書き込み対象デバイスから実際にデータの書き込みを行うデバイスを選択することができる。
【００１７】
請求項５に記載の発明によれば、予め基準となるシリアルデータ伝送方式が定められている。このことにより、電源投入直後等の初期状態において自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみを有効とすることができる。
【００１８】
請求項６に記載の発明によれば、請求項１〜４の何れか一項に記載のシリアルインターフェース回路を備えている。このことにより、例えば、このシリアルインターフェース回路を備えた複数の半導体集積回路に対する設定値の書き込みを、一つのシリアルインターフェース制御デバイスが制御するような場合であっても、設定値の書き込みを全ての半導体集積回路に対して同時に行うことができる。
【００１９】
請求項７に記載の発明によれば、請求項６に記載の半導体集積回路を少なくとも一つ搭載したデータ伝送システムにおいて、半導体集積回路のシリアルインターフェース回路を制御可能なシリアル入力データを生成するシリアルインターフェース制御デバイスを備えている、このことにより、シリアルインターフェース制御デバイスから半導体集積回路に対し、同時書き込み用のシリアル入力データを出力することにより、設定値の書き込みを全ての半導体集積回路に対して同時に行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照して本発明を実施するための最良の形態について詳細に説明する。
まず、構成を説明する。図１に本発明を実施するための最良の形態におけるデータ伝送システム１００を示す。図１に示すようにデータ伝送システム１００は、基板Ｘ上に搭載されたＡＳＩＣ（Application Specific Integrated Circuit:特定用途向けＩＣ）１、２と、基板Ｙ上に搭載されたＡＳＩＣ３、４と、基板Ｚ上に搭載されたシリアルインターフェース制御デバイスとしてのＣＰＵ５と、を有している。なお、ここでＡＳＩＣ１、２、３、４は、同一の構成を有するＡＳＩＣからなるものとする。
【００２１】
ＡＳＩＣ１、２、３、４は、基板Ｚ上に搭載されたＣＰＵ５やメモリ等との間でデータを授受するためのシリアルインターフェース回路１０、２０、３０、４０をそれぞれ有している。ＡＳＩＣ１、２、３、４は信号線で互いに接続されており、ＣＰＵ５によりその動作が制御される。
【００２２】
ＡＳＩＣ１、２、３、４が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３がある。
【００２３】
ＣＰＵ５からシリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１、２、３、４にシリアルデータ伝送用クロック信号ＳＣＬＫが入力され、データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、ＣＰＵ５から入力データラインＬ３を介して、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、入力データ（書込データ又は読出データ）等を含むシリアル入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１、２、３、４に入力される。
【００２４】
ＡＳＩＣ１、２、３、４のそれぞれに入力されるチップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２は、各基板上にて電源／ＧＮＤ接続処理を行い固定値が入力されるものとする。また、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２に入力される値は、ＡＳＩＣ１、２、３、４ごとに異なるものとする。このように、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２を固定値にすることで、シリアル入力データのチップセレクトデータ値の変更のみでチップセレクト制御が可能となり、シリアルデータ伝送方式の切り換え時に設定変更しなければならない信号数を削減することができるため、入力信号の設定ミスを抑制することができる。
【００２５】
以下、図２を参照してＡＳＩＣ１について説明する。なお、ＡＳＩＣ１、２、３、４は、同一の構成を有するＡＳＩＣからなるため、説明の便宜上ＡＳＩＣ２、３、４の説明は省略し、ＡＳＩＣ２、３、４内各部の名称はＡＳＩＣ１内各部と同様であるとする。
【００２６】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する４つのシリアルインターフェース部１１、１２、１３、１４と、レジスタ１５と、第一セレクタ１６及び第二セレクタ１７とを備えている。また、ＡＳＩＣ１に入力されるシリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、シリアル入力データＤＡＴＡＩＮ、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２は、入力バッファＢＦ１を介してＡＳＩＣ１内部のシリアルインターフェース部１１、１２、１３、１４へ接続されている。
【００２７】
ここで、シリアル入力データＤＡＴＡＩＮによってレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値が設定されることで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６及び第二セレクタ１７や各シリアルインターフェース部１１、１２、１３、１４が制御され、４つのシリアルインターフェース部１１、１２、１３、１４のうち何れか一つのみが有効となるよう切り換えられる。
【００２８】
シリアルインターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１、１２、１３、１４と接続されている。出力データラインＬ１１は第二セレクタ１７と接続されている。
【００２９】
シリアル入力データＤＡＴＡＩＮのビット構成は、シリアルデータ伝送方式により異なるため、各シリアルインターフェース部１１，１２，１３，１４は、入力データラインＬ３から入力されるシリアル入力データＤＡＴＡＩＮの内容を解読し、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータに分類する。そして、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを、入力データバスＬ１５、入力アドレスバスＬ１６、Ｒｅａｄ／Ｗｒｉｔｅ制御データラインＬ１７を介して第一セレクタ１６にそれぞれ出力する。
【００３０】
第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データはレジスタ１５に反映され、レジスタ１５は指定されたアドレスの設定値を変更したり、内部回路や第二セレクタ１７へデータを出力したりする。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００３１】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１８を介して設定信号Ｓにより有効となったいずれか１つのシリアルインターフェース部へ出力される。有効化されたシリアルインターフェース部は、所定のシリアル伝送方式にデータを変換し、シリアル出力データＤＡＴＡＯＵＴを第二セレクタ１７に出力する。
【００３２】
また、有効にされたシリアルインターフェース部は、シリアル出力データに対しての出力イネーブル信号ＤＡＴＡＥＮＢを生成し、第二セレクタ１７に出力する。
【００３３】
次に、各シリアルインターフェース部１１，１２，１３，１４が有するシリアルデータ伝送方式について説明する。
【００３４】
図３に示すように、第一シリアルインターフェース部１１には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、アドレスビットＡ〔５〕，Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕，ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第一シリアルインターフェース部１１において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とし、ＡＳＩＣ１の基準シリアルデータ伝送方式と定める。なお、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットは、"０"のときＲｅａｄを示し、"１"のときＷｒｉｔｅを示す。
【００３５】
図４に示すように、第二シリアルインターフェース部１２には、１３ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第二シリアルインターフェース部１２において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００３６】
図５に示すように、第三シリアルインターフェース部１３には、１５ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、チップセレクトビットＣＳ〔０〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されている。第三シリアルインターフェース部１３において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして９ビットの出力データがＯＤ〔０〕から順にＯＤ〔８〕まで出力される。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００３７】
図６に示すように、第四シリアルインターフェース部１４には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔０〕〜ＣＳ〔２〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕〜Ｄ〔９〕の順序で構成されている。第四シリアルインターフェース部１４において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして１０ビットの出力データがＯＤ〔０〕から順にＯＤ〔９〕まで出力される。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３８】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態ではシリアル入力データＤＡＴＡＩＮを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３９】
図２に示すように、設定信号Ｓは、設定信号バスＬ１９を介して、レジスタ１５から各シリアルインターフェース部１１、１２、１３、１４、第一セレクタ１６及び第二セレクタ１７へ入力される。
【００４０】
設定信号Ｓは、第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１，１２，１３，１４のイネーブル信号を兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部１１，１２，１３，１４のいずれか１つのみが有効となる。なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでもよい。
【００４１】
４つのシリアルインターフェース部１１，１２，１３，１４は、シリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、シリアル入力データＤＡＴＡＩＮ、といったシリアルインターフェースの基本信号の構成は共通しているが、それぞれ制御信号（チップセレクト信号）の本数が異なる。第一シリアルインターフェース部１１には、チップセレクト信号ＣＳ０，ＣＳ１が入力される。第二シリアルインターフェース部１２には、チップセレクト信号は入力されない。第三シリアルインターフェース部１３には、チップセレクト信号ＣＳ０が入力される。第四シリアルインターフェース部１４には、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００４２】
第一シリアルインターフェース部１１、第三シリアルインターフェース部１３、第四シリアルインターフェース部１４は、それぞれチップセレクト（ＣＳ）判定部１１ａ、１３ａ、１４ａと、データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂと、を搭載している。
【００４３】
チップセレクト判定部１１ａ、１３ａ、１４ａは、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２の入力値と、シリアル入力データＤＡＴＡＩＮ中のチップセレクトデータ値を比較して、値が一致するか否かを判定する。
【００４４】
チップセレクト信号の入力値と、チップセレクトデータ値の一致を判定するには、シリアル入力データ分類後のチップセレクトデータが必要となるため、シリアルインターフェース部１１，１３，１４内部にチップセレクト判定部１１ａ，１３ａ，１４ａを搭載することで、チップセレクト判定部の構成回路及び仕様を簡素化することが可能となる。
【００４５】
前記構成に対し、チップセレクト判定部をシリアルインターフェース部の内部ではなく、シリアルインターフェース部の外部に搭載した場合、チップセレクト判定部内にも第一〜第四シリアルインターフェース部を搭載して、シリアル入力データの解読をする必要があり、その場合、ある１種類のシリアルデータ伝送方式に対してシリアルインターフェース部が２つ存在することになるため、回路が複雑になり、回路規模が大きくなってしまう。
【００４６】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブであって、かつ、チップセレクト判定部１１ａによりチップセレクト信号ＣＳ０，ＣＳ１の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕の値）が一致すると判定された場合には、第一シリアルインターフェース部１１が有効となる。同様に、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブであって、かつ、チップセレクト判定部１３ａによりチップセレクト信号ＣＳ０の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕の値）が一致すると判定された場合には、第三シリアルインターフェース部１３が有効となり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブであって、かつ、チップセレクト判定部１４ａによりチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕，ＣＳ〔２〕の値）が一致すると判定された場合には、第四シリアルインターフェース部１４が有効となる。
【００４７】
設定信号Ｓにより、ある一つのシリアルインターフェース部が選択されていても、チップセレクト判定部１１ａによりチップセレクト信号の入力値と、シリアル入力データのチップセレクトデータ値とが一致していると判定されなければ、選択されたシリアルインターフェース部は有効とならない。
【００４８】
なお、第二シリアルインターフェース部１２は、チップセレクトを有していないため、設定信号Ｓによる制御のみで、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合に有効となる。
【００４９】
このように、有効にすべきシリアルインターフェース部のみが活性化されるので、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみを活性化するため、消費電力を抑えることができる。
【００５０】
なお、チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２について、例えば、Ａ方式では、ＣＳ０＝０、ＣＳ１＝１でアクティブ、Ｃ方式では、ＣＳ０＝１でアクティブ、Ｄ方式では、ＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１でアクティブ、というように、シリアルデータ伝送方式によりチップセレクト信号のアクティブ条件が重複しないよう設定する。
【００５１】
このように、チップセレクト信号のアクティブ条件を上記のように設定することで、チップセレクト制御により、ある一つのシリアルデータ伝送方式のみをアクティブにすることができる。
【００５２】
データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂは、シリアル入力データＤＡＴＡＩＮから入力したデータを第一〜第四それぞれのシリアルインターフェース方式に基づいてアドレスデータ、チップセレクトデータ、入力データ、制御データ（Ｒｅａｄ／Ｗｒｉｔｅ）を判定する。ここで、アドレスデータが、所定の書き込み対象デバイスに対して設定データを書き込むよう予め定められた同時書き込みモード専用のアドレス値（以下、同時書き込み用アドレス値という）であった場合、チップセレクト判定部１１ａ、１３ａ、１４ａは、同時書き込みモード用のシリアル入力データＤＡＴＡＩＮが入力されたと判定して通常動作モードから同時書き込みモードに移行させる。
【００５３】
上記、同時書き込みモードでは、チップセレクト判定部１１ａ、１３ａ、１４ａにより判定されるシリアル入力データＤＡＴＡＩＮから入力したチップセレクトデータとデバイスのチップセレクト入力信号（端子）との一致／不一致結果に関係なく、シリアル入力データＤＡＴＡＩＮから入力したアドレスデータ、入力データ、制御データ（Ｒｅａｄ／Ｗｒｉｔｅ信号）を第一セレクタへ出力するとともに、各シリアルインターフェース部から出力されるシリアル出力データＤＡＴＡＯＵＴをマスクしてＤＡＴＡＥＮＢは常に非アクティブな状態とする。
【００５４】
また、データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂは、入力データであるデータビットに設定された値に対応して、各種制御を行う。具体的には、データビットに同時書き込みモード開始又は終了を旨するデータ値が設定されていた場合、このデータ値に基づいて同時書き込みモードを開始又は終了させる。
【００５５】
また、データビットに書き込みを行うデータ値と、このデータ値を書き込むアドレス値とが設定されていた場合、このデータ値を書き込み対象デバイスの該等アドレスに書き込みを行う。
【００５６】
また、データビットに書き込み対象を特定する旨のデータ値が設定されていた場合、このデータ値が、該データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂが備えられているＡＳＩＣのチップセレクトデータ値と合致するか否かを判定し、合致した場合にのみ同時書き込みモードに移行させる。このように各ＡＳＩＣを識別可能な情報を同時書き込みモード用のデータビットに設定することにより、複数のＡＳＩＣのうち、特定のＡＳＩＣのみを同時書き込みモードに移行させることができる。
【００５７】
第一セレクタ１６は、４つのシリアルインターフェース部１１、１２、１３、１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ、１３ａ、１４ａの判定により有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データをレジスタ１５に入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力は、レジスタ１５を介して行う。
【００５８】
第二セレクタ１７は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力されたシリアル出力データＤＡＴＡＯＵＴとともに出力イネーブル信号ＤＡＴＡＥＮＢを３ステート出力バッファＢＦ２の制御信号として出力する。
【００５９】
第二セレクタ１７から出力されるシリアル出力データＤＡＴＡＯＵＴは３ステート出力バッファＢＦ２が接続されているため、第二セレクタより出力された出力イネーブル信号ＤＡＴＡＥＮＢがアクティブとなる期間のみシリアル出力データＤＡＴＡＯＵＴをＣＰＵ５等の他のデバイスに出力することが可能となる。このように、出力イネーブル信号ＤＡＴＡＥＮＢと３ステート出力バッファＢＦ２によりシリアル出力データＤＡＴＡＯＵＴの出力を制御することにより、当該シリアル出力データＤＡＴＡＯＵＴを確実に出力することができる。
【００６０】
次に、上述したシリアルインターフェース切り換え方式を搭載したＡＳＩＣ１、２、３、４に対し、ＣＰＵ５から同時に設定データの書き込みを行う例を、実施例１と実施例２に分けて説明する。なお、実施例１及び実施例２におけるＡＳＩＣ１、２、３、４のシリアルインターフェース方式設定は、基準方式としてＡインターフェース方式が設定されているものとし、設定を同時に書き込むためのシリアル入力ＤＡＴＡは、Ａ方式のビット構成を有しているものとする。また、設定データは、書き込み対象デバイスとしてのＡＳＩＣ１、２、３、４に備えられた不図示のレジスタに書き込まれるものとする。
【００６１】
＜実施例１＞
本実施例１では、ＣＰＵ５に接続された全てのＡＳＩＣ１、２、３、４に対して設定データを同時に書き込む例を示す。
【００６２】
まず、ＣＰＵ５からＡＳＩＣ１、２、３、４に対し、同時書き込みモード用のシリアル入力データＤＡＴＡＩＮが、入力データラインＬ３を介してＡＳＩＣ１、２、３、４に出力される。
【００６３】
図７に、同時書き込みモード用のシリアル入力データＤＡＴＡＩＮのビット構成例を示す。
ここで、アドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕には、予め設定された同時書き込み用アドレス値が設定される。Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲは、シリアル入力データによる設定の書き込みするためＷｒｉｔｅが指定されている。
【００６４】
このとき、インターフェース方式の使用としてチップセレクトビットＣＳ〔１〕、ＣＳ〔０〕が入力される。通常動作時であれば、このチップセレクトビットＣＳ〔１〕、ＣＳ〔０〕と合致するＡＳＩＣのみがシリアル入力データＤＡＴＡＩＮを受け取ることになるが、データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂにより同時書き込み用アドレス値がアドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に設定されていると判定された場合には、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕の値は考慮されず、全てのＡＳＩＣＡＳＩＣ１、２、３、４がシリアル入力データＤＡＴＡＩＮを受け取ることになる。
【００６５】
次いで入力されるデータビットＤ〔７〕〜Ｄ〔０〕には、本同時書き込みモードを制御するためのコマンドデータ値が設定される。また、本同時書き込みモードで書き込みが行われるデータ値と、そのデータ値が書き込まれるアドレス値とが設定される。
【００６６】
図７では、同時書き込み用シリアル入力データＤＡＴＡＩＮが入力されてから、最初のデータビットＤ〔７〕〜Ｄ〔０〕（以下、０番目のデータビットという）に書き込みを開始する旨のコマンドデータ値の設定がなされ、次の１番目のデータビット以降、書き込みが行われるデータ値と、そのデータ値が書き込まれるアドレス値とが設定された状態を示している。また、本同時書き込みモードを終了する際には、データビットＤ〔７〕〜Ｄ〔０〕（以下、最後のデータビットという）に書き込みを終了する旨のコマンドデータ値の設定がされる。なお、通常動作であれば、ＤＡＴＯＵＴからＲｅａｄデータが出力されるが、同時書き込みモードでは出力データのマスクが行われるため出力はされないものとする。
【００６７】
本実施例１では、１番目、３番目、５番目・・・２ｎ＋１番目（ｎは自然数）といった奇数番目のデータビットにアドレス値が設定されるとし、２番目、４番目、６番目・・・２ｎ番目といった偶数番目のデータビットに直前の奇数版目のデータビットに設定されたアドレス値に書き込みするデータ値が設定されるものとする。つまり、「１番目のデータビット」＋「２番目のデータビット」、「３番目のデータビット」＋「４番目のデータビット」、「５番目のデータビット」＋「６番目のデータビット」といった組み合わせで書き込みを行うデータが完成する。なお、書き込みを行うデータの設定方法は、これに限らないものとする。
【００６８】
図８に、各ＡＳＩＣにデータを書き込むまでの流れを示す。ここで、図中「Ａ」の値は、アドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に設定された値を示しており、データビットＤ〔７〕〜Ｄ〔０〕に設定された値を示している。なお、同時書き込み用アドレスを「３Ｆ」、モード開始コマンドデータ値を「Ｆ０」、モード終了コマンドデータ値を「ＦＦ」としている（何れも１６進表記）。
【００６９】
図８は、同時書き込みモードが開始され（ステップＳ１１）、各ＡＳＩＣ１、２、３、４に対し、それぞれのＡＳＩＣが有する内部レジスタのアドレス値「１２」にデータ値「３４」が同時に書き込まれた後（ステップＳ１２、Ｓ１３）、本同時書き込みモードが終了されたことを示している（ステップＳ１４）。
【００７０】
以上のように、シリアル入力データＤＡＴＡＩＮに含まれる特定のビット値に基づいて書き込み対象デバイスにデータの書き込みを実施可能にするデータ判定部のような同時書き込み対応回路を搭載することにより、ＣＰＵ５に対し複数のＡＳＩＣが接続されているような場合であっても、全ての書き込み対象デバイスに対して同時にデータの書き込みを行うことができる。
【００７１】
＜実施例２＞
本実施例２では、ＣＰＵ５に接続されたＡＳＩＣ１、２、３、４のうち、特定のＡＳＩＣの設定値を同時に書き込む例を示す。
【００７２】
まず、ＣＰＵ５からＡＳＩＣ１、２、３、４に対し、設定を同時に書き込むためのシリアル入力データＤＡＴＡＩＮが、入力データラインＬ３を介してＡＳＩＣ１、２、３、４に出力される。
【００７３】
図９に、ＡＳＩＣ１、２、３、４のうち特定のＡＳＩＣに対して同時に設定を書き込むために入力されるシリアル入力データＤＡＴＡＩＮのビット構成例を示す。
【００７４】
ここで、アドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕には、予め設定された同時書き込み用アドレス値が設定される。Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲは、シリアル入力データによる設定の書き込みするためＷｒｉｔｅが指定されている。
【００７５】
このとき、インターフェース方式の使用としてチップセレクトビットＣＳ〔１〕、ＣＳ〔０〕が入力される。通常動作時であれば、このチップセレクトビットＣＳ〔１〕、ＣＳ〔０〕と合致するＡＳＩＣのみがシリアル入力データＤＡＴＡＩＮを受け取ることになるが、データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂにより同時書き込み用アドレス値がアドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に設定されていると判定された場合には、チップセレクトビットＣＳ〔１〕、ＣＳ〔０〕の値は考慮されず、全てのＡＳＩＣＡＳＩＣ１、２、３、４がシリアル入力データＤＡＴＡＩＮを受け取ることになる。
【００７６】
次いで入力されるデータビットＤ〔７〕〜Ｄ〔０〕には、本同時書き込みモードを制御するためのコマンドデータ値が設定される。また、本同時書き込みモードで書き込みが行われるデータ値と、そのデータ値が書き込まれるアドレス値とが設定される。また、同時書き込みを行う対象ＡＳＩＣを特定するためのデータ値が設定される。ここでＡＳＩＣには、それぞれを識別するための識別情報として、各ＡＳＩＣに固有の番号が予め付与されているとし、この固有の番号に基づいて同時書き込みを行う対象ＡＳＩＣを特定するためのデータ値が設定されるものとする。
【００７７】
データ判定部１１ｂ、１２ｂ、１３ｂ、１４ｂは、データビットＤ〔７〕〜Ｄ〔０〕に設定された同時書き込みを行う対象ＡＳＩＣを特定するためのデータ値と固有の番号の値とが一致した場合に、該一致したＡＳＩＣの設定書き込みが行われるよう制御を行う。なお、本実施例２では、ＡＳＩＣに付与する固有の番号を図１で示したＡＳＩＣ１、２、３、４のＣＳ端子の値と同様、上から０、１、２、３と番号を付与することとするが、これに限定されないものとする。
【００７８】
図９では、同時書き込み用シリアル入力データＤＡＴＡＩＮが入力されてから、最初のデータビットＤ〔７〕〜Ｄ〔０〕（以下、０番目のデータビットという）に書き込みを開始する旨のコマンドデータ値の設定がなされた後、同時書き込みを行う対象ＡＳＩＣを特定するためのデータ値が１番目〜３番目のデータビットに設定されている。
【００７９】
次の４番目のデータビット以降、書き込みが行われるデータ値と、そのデータ値が書き込まれるアドレス値とが設定された状態を示している。なお、書き込みが行われるデータ値とアドレス値の設定は、実施例１と同様に行われるものとする。
【００８０】
本同時書き込みモードを終了する際には、データビットＤ〔７〕〜Ｄ〔０〕（以下、最後のデータビットという）に書き込みを終了する旨のコマンドデータ値の設定がされる。なお、通常動作であれば、ＤＡＴＯＵＴからＲｅａｄデータが出力されるが、同時書き込みモードでは出力データのマスクが行われるため出力はされないものとする。
【００８１】
図１０に、ＡＳＩＣ１、２、３、４のうち、特定のＡＳＩＣにデータを書き込むまでの流れを示す。ここで、図中「Ａ」の値は、アドレスビットＡ〔５〕、Ａ〔４〕及びアドレスビットＡ〔３〕〜Ａ〔０〕に設定された値を示しており、データビットＤ〔７〕〜Ｄ〔０〕に設定された値を示している。なお、同時書き込み用アドレスを「３Ｆ」、モード開始コマンドデータ値を「Ｆ０」、モード終了コマンドデータ値を「ＦＦ」としている（何れも１６進表記）。
【００８２】
図１０は、同時書き込みモードが開始され（ステップＳ２１）、「０」番目のＡＳＩＣ、「１」番目のＡＳＩＣ、「３」番目のＡＳＩＣの、３つのＡＳＩＣが特定された後（ステップＳ２２〜Ｓ２４）、この特定された３つのＡＳＩＣ１、２、４に対し、それぞれのＡＳＩＣが有する内部レジスタのアドレス値「１２」にデータ値「３４」が同時に書き込まれ（ステップＳ２５、Ｓ２６）、本同時書き込みモードが終了されたことを示している（ステップＳ２７）。
【００８３】
以上のように、シリアル入力データＤＡＴＡＩＮに含まれる特定のビット値に基づいて書き込み対象デバイスにデータの書き込みを実施可能にするデータ判定部のような同時書き込み対応回路を搭載することにより、ＣＰＵ５に対し複数のＡＳＩＣ１、２、３、４が接続されているような場合であっても、全ての書き込み対象デバイスに対して同時にデータの書き込みを行うことができる。さらに、データ入力値に書き込み対象デバイスを特定する識別情報を設定することにより、複数の書き込み対象デバイスが存在するような場合であっても、複数の書き込み対象デバイスから実際にデータの書き込みを行うデバイスを選択することができる。
【００８４】
なお、本実施の形態では、説明の便宜上シリアルインターフェース回路を４種類のシリアルインターフェース方式（Ａ方式、Ｂ方式、Ｃ方式、Ｄ方式）に対応する４種類のシリアルインターフェース部と３本のチップセレクト入力信号（ＣＳ０、ＣＳ１、ＣＳ２）としたが、対応するシリアルインターフェース方式および搭載するシリアルインターフェース部の種類とその搭載数、シリアルインターフェース方式に対応するチップセレクト入力信号本数については、これに限定されるものではない。また、ＣＰＵにてシリアルデータ伝送制御及び出力データ値判定を行うこととしたが、シリアルデータ伝送制御信号を生成することが可能であり、かつ、出力データ値判定が可能なデバイスであればＣＰＵに限定されるものではない。
【００８５】
また、各インターフェース部は、所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立して使用できるものであるので、各シリアルインターフェース部及びその組み合わせによるシリアルインターフェース回路を設計資産（IP: Intellectual Property）として蓄積しておくことにより、別アイテムのＡＳＩＣ開発の際に有効活用することができる。
【００８６】
また、本実施の形態では、同時書き込みモード設定データを基準方式のＡ方式のビット構成としたが、これに限らず、異なる方式のビット構成に基づいた同時書き込みモード設定データとしてもよい。なお、その際には、配線異常検出を行う全てのＡＳＩＣのインターフェース回路が、同時書き込みモード設定データの方式に対応しており、この方式に対応するインターフェース部がデータ判定部を有する必要がある。また、採用する方式のビット構成に対応した同時書き込み用設定データを用意する必要がある。
【００８７】
本実施の形態におけるデータ伝送システム１００の細部構成および詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路１０を示した図である。
【図３】シリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】シリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】シリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】シリアルデータ伝送方式（Ｄ方式）を示した図である。
【図７】同時書き込みモードを設定するためのシリアル入力データのビット構成の一例を示す図である。
【図８】実施例１における同時書き込みの流れを示すタイムチャートである。
【図９】同時書き込みモードを設定するためのシリアル入力データのビット構成の一例を示す図である。
【図１０】実施例２における同時書き込みの流れを示すタイムチャートである。
【符号の説明】
【００８９】
１、２、３、４  ＡＳＩＣ（デバイス、半導体集積回路）
５  ＣＰＵ（シリアルインターフェース制御デバイス）
１０  シリアルインターフェース回路
１１  第一シリアルインターフェース部
１１ａ  ＣＳ（チップセレクト）判定部（チップセレクト判定部）
１１ｂ  データ判定部（データ判定部）
１２  第二シリアルインターフェース部
１２ｂ  データ判定部（データ判定部）
１３  第三シリアルインターフェース部
１３ａ  ＣＳ判定部（チップセレクト判定部）
１３ｂ  データ判定部（データ判定部）
１４  第四シリアルインターフェース部
１４ａ  ＣＳ判定部（チップセレクト判定部）
１４ｂ  データ判定部（データ判定部）
１５  レジスタ
１６  第一セレクタ（接続切換部）
１７  第二セレクタ（接続切換部）
１００  データ伝送システム
Ｌ１  シリアルデータ伝送用クロック信号ライン（信号線）
Ｌ２  データロードライン（信号線）
Ｌ３  入力データライン（信号線）
Ｌ４、Ｌ５、Ｌ６  チップセレクト信号ライン（信号線）
Ｘ、Ｙ、Ｚ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006023824.tif 000009
【図８】
2006023824.tif 000010
【図９】
2006023824.tif 000011
【図１０】
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