(57)【要約】【課題】微細化および高集積化が可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１１上にマスク層１２を形成する工程と、半導体基板１１をマスク層１２をマスクとしてエッチングし、半導体基板１１に半導体柱１３を形成する工程と、半導体基板１１に不純物を導入し、半導体基板１１内で半導体柱１３の下に第１ソース／ドレイン領域１６を形成する工程と、半導体基板１１上で半導体柱１３の側面に接しかつ囲むようにゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４の側面上にゲート電極１７を形成する工程と、ゲート電極１７上で半導体柱１３の側面に接しかつ囲むように第１絶縁層１８を形成する工程と、第１絶縁層１８に不純物を導入し、第１絶縁層１８の側面の半導体柱１３に第２ソース／ドレイン領域１９を形成する工程とを含む。【選択図】図１６
2006310651.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマスク層を形成する工程と、
前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に半導体柱を形成する工程と、
前記半導体基板に不純物を導入し、前記半導体基板内で前記半導体柱の下に第１ソース／ドレイン領域を形成する工程と、
前記半導体基板上で前記半導体柱の側面に接しかつ囲むようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側面上にゲート電極を形成する工程と、
前記ゲート電極上で前記半導体柱の側面に接しかつ囲むように第１絶縁層を形成する工程と、
前記第１絶縁層に不純物を導入し、前記第１絶縁層の側面の半導体柱に第２ソース／ドレイン領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２ソース／ドレイン領域の不純物ピーク濃度は、前記第１絶縁層の不純物ピーク濃度と略同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板と前記前記ゲート電極との間で、前記半導体柱の側面に接しかつ囲むように第２絶縁層を形成する工程と、
前記第２絶縁層に低濃度の不純物を導入し、前記第２絶縁層の側面の半導体柱に第１エクステンション領域を形成する工程と、
前記ゲート電極と前記第１絶縁層との間で、前記半導体柱の側面に接しかつ囲むように第３絶縁層を形成する工程と、
前記第３絶縁層に低濃度の不純物を導入し、前記第３絶縁層の側面の半導体柱に第２エクステンション領域を形成する工程とをさらに具備することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
半導体基板上にマスク層を形成する工程と、
前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に半導体柱を形成する工程と、
前記半導体柱内および前記半導体柱の側面に、複数のＭＯＳトランジスタを積み重ねて形成する工程と、
を具備し、
前記複数のＭＯＳトランジスタのそれぞれを形成する工程は、
前記半導体柱の側面に接しかつ囲むように第１絶縁層を形成する工程と、
前記第１絶縁層に不純物を導入し、前記第１絶縁層の側面の半導体柱に第１ソース／ドレイン領域を形成する工程と、
前記第１絶縁層上で前記半導体柱の側面に接しかつ囲むようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の側面上にゲート電極を形成する工程と、
前記ゲート電極上で前記半導体柱の側面に接しかつ囲むように第２絶縁層を形成する工程と、
前記第２絶縁層に不純物を導入し、前記第２絶縁層の側面の半導体柱内に第２ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記各ＭＯＳトランジスタが形成される半導体柱の直径は、略同じであることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に半導体柱を囲むゲート電極を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの一種としてＳＧＴ（Surrounding Gate Transistor）が知られている。このＳＧＴは、ソース領域、ゲート電極、ドレイン領域を垂直に配置し，さらにゲート電極がシリコン柱を取り囲む構造を有したＭＯＳＦＥＴである（非特許文献１を参照）。このＳＧＴを垂直方向へ二段以上積み重ねたものがＳ−ＳＧＴ（Stacked-Surrounding Gate Transistor）である（非特許文献２を参照）。
【０００３】
このようなＳ−ＳＧＴを形成する場合、上段から下段に向かってＳＧＴを順次形成する方法が一般的である。すなわち、１つのＳＧＴのための半導体柱を形成し、この半導体柱を用いて当該ＳＧＴを形成する。そして、上段の半導体柱より直径が大きい半導体柱を形成し、この半導体柱を用いて次段のＳＧＴを形成する。
【０００４】
ところが、このようにしてＳ−ＳＧＴを形成すると、下段に行くごとにＳＧＴの半導体柱の直径が増大してしまう。これにより、Ｓ−ＳＧＴの占有面積が増大する。さらに、チャネル領域としての半導体柱の直径がＳＧＴごとに変わってくるため、トランジスタの特性が異なってしまう。
【０００５】
また、ゲート電極にコンタクトを取る場合、ＳＧＴの段差を利用してコンタクトを取るため、占有面積も段が増加するごとに大きくなってしまう。また、一段のＳＧＴの場合、ゲート電極を形成後、このゲート電極を引き出して（すなわち、ゲート電極に電気的に接続された導電層を形成して）コンタクトプラグを形成する。よって、導電層を形成する際に、この導電層がゲート電極に接続されていない、あるいは半導体柱まで到達してしまう等の合わせずれが生じるため、コンタクト形成が困難となってしまう。
【非特許文献１】Takato,H, Sunouchi,K, et al., “Impact of Surrounding Gate Transistor (SGT) for ultra-high-density LSI’s”, IEEE Transaction of Electron Devices, Vol 38, No.3, March 1991.
【非特許文献２】T.Endoh et al., TOHOKU University, Sharp Corporation, “Novel Ultra High Density Flash Memory with A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell”, IEDM-2001.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、微細化および高集積化が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体装置の製造方法は、半導体基板上にマスク層を形成する工程と、前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に半導体柱を形成する工程と、前記半導体基板に不純物を導入し、前記半導体基板内で前記半導体柱の下に第１ソース／ドレイン領域を形成する工程と、前記半導体基板上で前記半導体柱の側面に接しかつ囲むようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の側面上にゲート電極を形成する工程と、前記ゲート電極上で前記半導体柱の側面に接しかつ囲むように第１絶縁層を形成する工程と、前記第１絶縁層に不純物を導入し、前記第１絶縁層の側面の半導体柱に第２ソース／ドレイン領域を形成する工程とを具備する。
【０００８】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上にマスク層を形成する工程と、前記半導体基板を前記マスク層をマスクとしてエッチングし、前記半導体基板に半導体柱を形成する工程と、前記半導体柱内および前記半導体柱の側面に、複数のＭＯＳトランジスタを積み重ねて形成する工程とを具備し、前記複数のＭＯＳトランジスタのそれぞれを形成する工程は、前記半導体柱の側面に接しかつ囲むように第１絶縁層を形成する工程と、前記第１絶縁層に不純物を導入し、前記第１絶縁層の側面の半導体柱に第１ソース／ドレイン領域を形成する工程と、前記第１絶縁層上で前記半導体柱の側面に接しかつ囲むようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の側面上にゲート電極を形成する工程と、前記ゲート電極上で前記半導体柱の側面に接しかつ囲むように第２絶縁層を形成する工程と、前記第２絶縁層に不純物を導入し、前記第２絶縁層の側面の半導体柱内に第２ソース／ドレイン領域を形成する工程とを含む。
【発明の効果】
【０００９】
本発明によれば、微細化および高集積化が可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法の一例を、図１乃至図１６を用いて説明する。まず、図１に示すように、Ｐ型半導体基板１１を準備する。なお、本実施形態では、Ｐ型半導体基板１１として、バルクＳｉ基板を用いている。
【００１２】
次に、半導体基板１１の上に、絶縁体であるマスク層１２（例えば、ＳｉＮ）を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。そして、図２に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）法とを用いて、後述する半導体柱１３の平面形状（例えば、円形）と同じ形状となるようにマスク層１２をエッチングする。
【００１３】
なお、マスク層１２は、一層に限らず複数層であってもよい。例えば、半導体基板１１の上に、ＳｉＯ２層、ＳｉＮ層を順次積層してマスク層１２を形成してもよい。
【００１４】
次に、図３（平面図）および図４（図３に示したIV−IV線に沿った断面図）に示すように、例えばＲＩＥ法を用いて、半導体基板１１をマスク層１２をマスクとして所望の深さまでエッチングする。これにより、半導体基板１１内に、平面形状が円形の半導体柱１３とエッチングによる溝とが同時に形成される。この半導体柱１３の直径は、例えば５０ｎｍである。なお、半導体柱１３の平面形状は、円形に限らず、他の形状（例えば、四角形）であってもよい。
【００１５】
次に、図５に示すように、半導体基板１１の表面上および半導体柱１３の側面上に、例えばＳｉＯ２をＣＶＤ法を用いて堆積する。これにより、半導体柱１３の側面に酸化膜１４、半導体基板１１の表面に酸化膜１５が形成される。この酸化膜１４は、後にゲート絶縁膜となる。なお、酸化膜１４および酸化膜１５の製造方法は、ＣＶＤ法に限らず、例えば熱酸化法を用いて形成してもよい。
【００１６】
次に、図６に示すように、半導体基板１１に高濃度のＮ＋型不純物（例えば、砒素）を導入（具体的には、イオン注入）することにより、半導体基板１１の表面領域および半導体柱１３の下の半導体基板１１内にソース／ドレイン領域１６を形成する。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。このイオン注入は、例えば半導体基板１１に垂直方向に行う。イオン注入は、理想的には垂直方向に行うが、製造装置等との関係で多少角度がずれてもかまわない。具体的には、半導体柱１３の側面に多くの不純物イオンが直接注入されない角度であれば問題ない。以後のイオン注入工程についても同様である。
【００１７】
なお、本実施形態では、ソース／ドレイン領域１６が半導体柱１３の下にも形成されている。しかし、これに限定されず、半導体柱１３の中心部にはソース／ドレイン領域１６が形成されていなくてもよい。すなわち、ソース／ドレイン領域１６は、半導体柱１３の中心部で繋がっていなくてもよい。これは、半導体柱１３の直径や不純物イオンの注入条件（ドーズ量および加速電圧等）によって変わってくる。
【００１８】
すなわち、半導体柱１３の直径が大きい場合、半導体柱１３の周囲の半導体基板１１内に注入された不純物イオンが半導体柱１３の中心部まで到達しない。これにより、半導体柱１３の中心部にはソース／ドレイン領域１６が形成されない。イオン注入の際のドーズ量を少なくしても同様である。
【００１９】
また、ソース／ドレイン領域１６の製造方法は、上記製造方法に限定されない。すなわち、半導体基板１１上で半導体柱１３の下部を覆うように所望の厚さの絶縁層を形成し、この絶縁層に高濃度のＮ＋型不純物をイオン注入する。これにより、不純物イオンが絶縁層から半導体柱１３内に拡散し、半導体柱１３の下部にソース／ドレイン領域１６を形成するようにしてもよい。
【００２０】
次に、図７に示すように、半導体基板１１上でマスク層１２を覆うように、例えばＣＶＤ法を用いて導電体（例えば、Ｎ型不純物が導入されたポリシリコン）１７を堆積する。次に、図８に示すように、このポリシリコン層１７の表面をＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化する。
【００２１】
次に、図９に示すように、半導体柱１３内のチャネル領域の高さＨｇまで、ポリシリコン層１７をＲＩＥ法を用いてエッチングする。この高さＨｇは、半導体柱１３の頂部より低くなるように設定される。このようにして、半導体柱１３のチャネル領域を囲むゲート電極１７が形成される。
【００２２】
次に、図１０に示すように、ゲート電極１７上でマスク層１２を覆うように、例えばＣＶＤ法を用いて絶縁層１８を堆積する。この絶縁層１８は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）等から構成される。そして、図１１に示すように、この絶縁層１８の表面をＣＭＰ法を用いて平坦化する。この絶縁層１８は、層間絶縁膜として機能する。
【００２３】
次に、図１２に示すように、絶縁層１８の表面が半導体基板１１の表面から高さＨｄ（本実施形態では、高さＨｄは、半導体柱１３の上面の高さと同じ）になるように、絶縁層１８をＲＩＥ法を用いてエッチバックする。このようにして、半導体柱１３の側面上の所望の位置に接し、かつ半導体柱１３を囲むように、絶縁層１８が形成される。
【００２４】
次に、図１３に示すように、絶縁層１８に高濃度のＮ＋型不純物をイオン注入する。すると、注入された不純物イオンは、絶縁層１８から半導体柱１３の上部に拡散する。これにより、絶縁層１８の側面に対応する半導体柱１３の上部にソース／ドレイン領域１９が形成される。このイオン注入は、イオン種が例えば砒素、加速電圧が約５ｋｅＶ、注入角度が約０度（基板１１に垂直な角度）で行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。
【００２５】
ここで、加速電圧は、約５ｋｅＶと非常に小さくしている。加速電圧の条件としては、注入する不純物のピーク濃度の位置が絶縁層１８内にあればよい。また、不純物イオンが絶縁層１８を突き抜けなければよい。このようにして、絶縁層１８に注入された不純物が拡散し、半導体柱１３の上部にソース／ドレイン領域１９が形成される。
【００２６】
また、ソース／ドレイン領域１９内の不純物のピーク濃度は、絶縁層１８内の不純物のピーク濃度の位置とほぼ同じ高さになっている。これは、ソース／ドレイン領域１９を形成するために、絶縁層１８に不純物を注入しているためである。このような現象は、本実施形態の製造方法を用いて形成されたソース／ドレイン領域１９特有の現象である。
【００２７】
次に、図１４に示すように、マスク層１２をＲＩＥ法を用いてエッチングする。さらに、絶縁層１８の一部をＲＩＥ法を用いてエッチバックする。このようにして、ソース／ドレイン領域１９を露出させる。
【００２８】
次に、図１５（平面図）に示すように、ゲート電極１７および絶縁層１８の平面形状が例えば四角形になるように、ゲート電極１７および絶縁層１８をリソグラフィを用いてエッチングする。具体的には、半導体柱１３および絶縁層１８の上に、ゲート電極１７の平面形状と同じ平面形状のレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとしてゲート電極１７および絶縁層１８をＲＩＥ法を用いてエッチングする。その後、レジスト膜を剥離する。
【００２９】
このようにして、図１５に示すような平面形状が例えば四角形のゲート電極１７および絶縁層１８が形成される。なお、ゲート電極１７は四角形に限らず、円形、正方形、多角形等であってもよい。これは、レジスト膜の平面形状を変えることで、任意に設定可能である。
【００３０】
次に、図１６（図１５に示すXVI−XVI線に対応する位置の断面図）に示すように、ソース／ドレイン領域１９に電気的に接続するように、メタル層２０を形成する。次に、メタル層２０および絶縁層１８の上にＣＶＤ法を用いて層間絶縁膜２１（例えば、ＳｉＯ２）を堆積する。
【００３１】
次に、ゲート電極１７の一部を露出するように、層間絶縁膜２１および絶縁層１８にコンタクトホールを開口する。そして、このコンタクトホールにメタルを埋め込んで、ゲート電極と電気的に接続されたコンタクトプラグ２２を形成する。メタル層２０およびコンタクトプラグ２２は、Ｃｕ、Ａｌ、Ｗ等により構成される。このようにして、半導体柱１３を囲むようにゲート電極１７が設けられたＳＧＴ（Surrounding Gate Transistor）が形成される。
【００３２】
以上詳述したように本実施形態によれば、半導体柱１３の任意の位置にソース／ドレイン領域１９を形成することができる。また、本実施形態の製造方法を用いることで、半導体柱１３の直径が細くなっても深さ方向を制御しながら高濃度に不純物を導入することができる。
【００３３】
また、ゲート電極１７にコンタクトプラグ２２を形成する際に、コンタクト領域を確保するためのゲート電極１７を引き出す製造工程が必要ない。これにより、製造工程を削減することができる。
【００３４】
また、コンタクトプラグ２２を形成する際に、合わせずれに対するマージンを大きくすることができる。これにより、コンタクトプラグ２２を形成するための高精度の製造工程が必要なく、コンタクトプラグ２２を容易に形成することができる。
【００３５】
なお、本実施形態の絶縁層に誘電率が低いlow-k膜を用いてもよい。low-k膜としては、例えば多孔質膜を挙げることができる。low-k膜を用いることで、配線間容量を低減することができるため、ＳＧＴの動作速度を向上させることができる。
【００３６】
また、ゲート絶縁膜に誘電率が高いhigh-k膜を用いてもよい。high-k膜としては、例えばシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜を挙げることができる。特に、本発明では、半導体装置の微細化が可能であるため、ゲート絶縁膜にhigh-k膜を用いることで、トンネル電流を低減できる。これにより、ＳＧＴのリーク電流を低減することができる。以下の実施形態においてlow-k膜およびhigh-k膜を用いた場合でも、同様の効果を得ることができる。
【００３７】
また、本実施形態では、Ｐ型半導体基板とＮ＋型不純物とを用いてＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成している。しかし、これに限定されず、Ｎ型半導体基板とＰ＋型不純物とを用いてＰ型ＭＯＳトランジスタを形成するようにしてもよい。製造方法は、導電型が変わる以外は同じである。
【００３８】
（第２の実施形態）
第２の実施形態は、複数のＳＧＴを垂直方向に積み重ねてＳ−ＳＧＴ（Stacked-Surrounding Gate Transistor）を形成するようにしたものである。
【００３９】
本発明の第２の実施形態に係る半導体装置の製造方法の一例を、図１７乃至図２６を用いて説明する。なお、図８までの製造工程は、第１の実施形態と同じである。
【００４０】
次に、図１７に示すように、ポリシリコン層１７の表面が半導体基板１１の表面から高さＨｇ１まで、ポリシリコン層１７−１をＲＩＥ法を用いてエッチングする。このようにして、第１のＳＧＴのゲート電極１７−１が形成される。
【００４１】
次に、図１８に示すように、ゲート電極１７−１上でマスク層１２を覆うように、例えばＣＶＤ法を用いて絶縁層１８−１を堆積する。この絶縁層１８−１は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ等から構成される。そして、図１９に示すように、この絶縁層１８−１の表面をＣＭＰ法を用いて平坦化する。
【００４２】
次に、図２０に示すように、絶縁層１８−１の表面が半導体基板１１の表面から高さＨｄ１になるように、絶縁層１８−１および酸化膜（ゲート絶縁膜）１４−１をＲＩＥ法を用いてエッチングする。
【００４３】
次に、図２１に示すように、絶縁層１８−１に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層１８−１から半導体柱１３内に拡散させる。これにより、絶縁層１８−１の側面に対応する半導体柱１３内にソース／ドレイン領域１９−１が形成される。このイオン注入工程は、第１の実施形態と同様である。なお、この場合も、不純物のピーク濃度の位置が絶縁層１８−１内にあるようにイオン注入を行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニ−ルを行う。
【００４４】
このようにして、絶縁層１８−１に注入された不純物が拡散し、半導体柱１３内で絶縁層１８−１に対応する位置に、ソース／ドレイン領域１９−１が形成される。この結果、ゲート電極１７−１、ゲート絶縁膜１４−１およびソース／ドレイン領域１６，１９−１から構成される第１のＳＧＴが形成される。
【００４５】
次に、図２２に示すように、半導体柱１３の側面上に、ＳｉＯ２をＣＶＤ法を用いて堆積する。これにより、半導体柱１３の側面で絶縁層１８−１上に酸化膜１４−２が形成される。この酸化膜１４−２は、後に第２のＳＧＴのゲート絶縁膜となる。
【００４６】
次に、図２３に示すように、第１のＳＧＴと同様に、ゲート電極１７−２、ゲート絶縁膜１４−２および絶縁層１８−２を形成する。次に、図２４に示すように、絶縁層１８−２に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層１８−２から半導体柱１３内に拡散させる。これにより、絶縁層１８−２に対応する半導体柱１３内にソース／ドレイン領域１９−２が形成される。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。このようにして、第１のＳＧＴの上に、ゲート電極１７−２、ゲート絶縁膜１４−２およびソース／ドレイン領域１９−１，１９−２から構成される第２のＳＧＴが形成される。
【００４７】
同様に、ゲート電極１７−３、ゲート絶縁膜１４−３、絶縁層１８−３およびソース／ドレイン領域１９−３を形成する。このようにして、第２のＳＧＴの上に、ゲート電極１７−２、ゲート絶縁膜１４−２およびソース／ドレイン領域１９−１，１９−２から構成される第３のＳＧＴが形成される。
【００４８】
次に、図２５（平面図）および図２６（図２５に示したXXVI−XXVI線に沿った断面図）に示すように、ゲート電極１７−１，１７−２，１７−３および絶縁層１８−１，１８−２，１８−３の平面形状が例えば四角形になるように、ゲート電極および絶縁層をリソグラフィを用いてエッチングする。このようにして、平面形状が四角形のＳ−ＳＧＴが形成される。
【００４９】
このように形成されたＳ−ＳＧＴでは、Ｓ−ＳＧＴを構成する３つのＳＧＴの平面形状を同じにすることができる（図２５の平面図を参照）。これにより、複数のＳＧＴを積み重ねた場合でも、Ｓ−ＳＧＴの占有面積が増加することがない。この結果、微細化および高集積化が可能なＳ−ＳＧＴを構成することができる。その他の効果は、第１の実施形態と同じである。
【００５０】
また、各ＳＧＴが形成される半導体柱１３の直径を同じにすることができる。これにより、Ｓ−ＳＧＴを、同じ特性を有する複数のＳＧＴにより構成することができる。
【００５１】
また、隣接するＳＧＴは、ソース／ドレイン領域を共有している。したがって、垂直方向にも微細化が可能なＳ−ＳＧＴを形成することができる。
【００５２】
また、本実施形態ではＳ−ＳＧＴとして３段のＳＧＴを例に説明したが、２段若しくは４段以上であってもＳ−ＳＧＴの占有面積を大きくすることなく形成することが可能である。
【００５３】
また、絶縁層１８−１，１８−２，１８−３は、各ＳＧＴの間に設けられた層間絶縁膜として用いることができる。よって、本実施形態によれば、新たに層間絶縁膜を形成する必要がない。
【００５４】
なお、本実施形態では、第１乃至第３のＳＧＴに対してそれぞれゲート絶縁膜を形成するようにしている。このようにすることで、各ＳＧＴは、劣化がなく、かつ最適なゲート絶縁膜を備えることができるため、トランジスタ特性を向上させることができる。
【００５５】
また、酸化膜１４−１はエッチングしなくてもよい。すなわち、一度半導体柱１３の側面に形成した酸化膜１４−１を第１乃至第３のＳＧＴのゲート絶縁膜として用いてもよい。このようにすることで、製造工程数を低減することができる。
【００５６】
また、前述したように、ゲート絶縁膜は、熱酸化法を用いて形成してもよい。そして、熱酸化法を用いて形成した酸化膜は、エッチングしなくてもよいし、第１乃至第３のＳＧＴのそれぞれの製造工程において、新たに形成するようにしてもよい。
【００５７】
第１乃至第３のＳＧＴごとにゲート絶縁膜を形成する場合、第１乃至第３のＳＧＴのそれぞれの製造工程において、余分な酸化膜をエッチングすることになる。これにより、各ＳＧＴは、上段のＳＧＴと比べて、酸化膜の膜厚程度の直径差を有する。この結果、占有面積を大きくせずに、上段に向かうほど直径が小さくなるＳ−ＳＧＴを形成することができる。なお、この酸化膜（ゲート絶縁膜）の膜厚は、非常に薄い。よって、上段に向かうほど半導体柱１３の直径が小さくなっても、従来に比べてトランジスタ特性に与える影響は少ない。
【００５８】
また、本実施形態では、全てのゲート電極１７−１，１７−２，１７−３を堆積した後に、ゲート電極１７−１，１７−２，１７−３の平面形状を加工している。このようなゲート電極の加工は、本発明の製造方法を用いてＳ−ＳＧＴを形成することで可能となる。例えば、各ゲート電極を堆積した後に、このゲート電極を加工すると、製造工程中の合わせずれ等によりゲート電極の厚さが変化してしまう。そして、厚さが変化したゲート電極の上にソース／ドレイン領域を形成するための絶縁層を堆積すると、絶縁層の厚さが均一にならない。
【００５９】
この状態で、絶縁層に不純物をイオン注入すると、所望のソース／ドレイン領域を形成することができない。しかし、本実施形態では、ゲート電極の厚さを均一にして絶縁層を堆積しているため、所望のソース／ドレイン領域を形成することができる。
【００６０】
（第３の実施形態）
第３の実施形態は、ゲート電極を２層で構成した例である。以下に、第３の実施形態に係る半導体装置の製造方法を、図２７乃至図３１を用いて説明する。なお、図１７までの製造工程は、第２の実施形態と同じである。
【００６１】
次に、図２７に示すように、半導体柱１３の側面に側壁絶縁膜２３（例えば、ＳｉＮ）を形成する。次に、図２８に示すように、ポリシリコン層１７−１Ａを側壁絶縁膜２３をマスクとして異方性エッチングする。
【００６２】
次に、図２９に示すように、酸化膜１５上でポリシリコン層１７−１Ａの側面上にメタル層１７−１Ｂを形成する。このようにして、ポリシリコン層とメタル層との積層ゲート構造（いわゆるポリメタル構造）を有するゲート電極１７−１が形成される。
【００６３】
また、メタル層に限らず、ポリシリコン層とシリサイド層との積層ゲート構造（いわゆるポリサイド構造）であってもよい。なお、メタル層の例としては、ＴｉＮ、Ｗ、ＷＮ、Ｒｕ、Ｉｒ、Ａｌ等を挙げることができる。シリサイド層の例としては、ＣｏＳｉ２、ＴｉＳｉ２等を挙げることができる。
【００６４】
次に、図３０に示すように、絶縁層１８−１およびソース／ドレイン領域１９−１を形成する。このようにして、積層ゲート構造を有する第１のＳＧＴが形成される。そして、ポリシリコン層１７−２Ａとメタル層１７−２Ｂとからなるゲート電極１７−２を形成する（図３１参照）。その後、同様に、第２のＳＧＴと第３ＳＧＴとを形成する。
【００６５】
以上詳述したように本実施形態によれば、積層ゲート構造を有するＳ−ＳＧＴを形成することができる。これにより、ゲート電極の抵抗を低減させることができるため、トランジスタの動作速度を向上させることができる。
【００６６】
（第４の実施形態）
第４の実施形態は、ソース／ドレイン領域に電極を接続するようにしたものである。以下に、第４の実施形態に係る半導体装置の製造方法を、図３２乃至図３４を用いて説明する。なお、図２１までの製造工程は、第２の実施形態と同じである。また、本実施形態は、酸化膜１４−１をエッチングしない例（すなわち、一度半導体柱１３の側面に形成した酸化膜１４−１を第１乃至第３のＳＧＴのゲート絶縁膜として用いる）を示している。
【００６７】
次に、図３２に示すように、絶縁層１８−１上で半導体柱１３の側面上にメタル層（電極）２４を形成する。なお、この電極２４は、メタル層に限らず、ポリシリコン層であってもよい。次に、図３３に示すように、メタル層２４上で半導体柱１３の側面上に絶縁層２５を形成する。この絶縁層２５は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ等から構成される。
【００６８】
次に、図３４に示すように、絶縁層２５に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層２５から半導体柱１３内に拡散させる。これにより、絶縁層２５の側面に対応する半導体柱１３内にソース／ドレイン領域１９−１が形成される。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニ−ルを行う。
【００６９】
なお、図３４に示すように、絶縁層１８−１に注入した不純物イオンによって形成された拡散層と、絶縁層２５に注入した不純物イオンによって形成された拡散層とが結合して１つのソース／ドレイン領域１９−１が形成されている。これは、イオン注入工程において、ドーズ量と加速電圧とを調整することで実現可能である。また、１つのソース／ドレイン領域１９−１を形成するために、メタル層２４に高濃度のＮ＋型不純物をイオン注入するようにしてもよい。
【００７０】
さらに、絶縁層１８−１に注入した不純物イオンによって形成された拡散層と、絶縁層２５に注入した不純物イオンによって形成された拡散層とは、繋がっていなくてもよい。すなわち、絶縁層１８−１に注入した不純物イオンによって形成された拡散層と、絶縁層２５に注入した不純物イオンによって形成された拡散層とが、それぞれメタル層２４に電気的に接続されていればよい。
【００７１】
このようにして、ゲート電極１７−１、ゲート絶縁膜１４−１、ソース／ドレイン領域１６，１９−１および電極１４を備えた第１のＳＧＴが形成される。その後、同様に第２および第３のＳＧＴを形成する。
【００７２】
このようにして形成されたＳ−ＳＧＴでは、半導体柱１３内に形成されたソース／ドレイン領域に電気的に接続された電極２４を備えることが可能となる。さらに、ソース／ドレイン領域への電極を容易に形成することができる。
【００７３】
また、電極２４を備えることによるＳ−ＳＧＴの占有面積の増加がない。これにより、微細化が可能なＳ−ＳＧＴを構成することができる。
【００７４】
（第５の実施形態）
第５の実施形態は、エクステンション領域を備えたＳ−ＳＧＴの例について示している。すなわち、ソース／ドレイン領域を低濃度領域と高濃度領域との２種類の不純物領域により形成し、低濃度領域（エクステンション領域）をゲート電極近傍に設けるようにしている。
【００７５】
以下に、本発明の第５の実施形態に係る半導体装置の製造方法の一例を、説明する。なお、図１７までの製造工程は、第２の実施形態と同じである。
【００７６】
次に、図３５に示すように、ゲート電極１７−１上で半導体柱１３（具体的には、ゲート絶縁膜１４−１）の側面上に絶縁層２６を形成する。そして、この絶縁層２６に低濃度のＮ−型不純物をイオン注入し、この不純物イオンを絶縁層２６から半導体柱１３内に拡散させる。これにより、絶縁層２６の側面に対応する半導体柱１３内にエクステンション領域２７が形成される。このイオン注入工程は、不純物のピーク濃度の位置が絶縁層２６内にあるように行う。
【００７７】
次に、図３６に示すように、絶縁層２６上で半導体柱１３の側面上に絶縁層１８−１を形成する。そして、絶縁層１８−１に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層１８−１から半導体柱１３内に拡散させる。これにより、絶縁層１８−１に対応する半導体柱１３内にソース／ドレイン領域１９−１が形成される。
【００７８】
次に、図３７に示すように、絶縁層１８−１上で半導体柱１３の側面上に絶縁層２８を形成する。そして、この絶縁層２８に低濃度のＮ−型不純物をイオン注入し、この不純物イオンを絶縁層２８から半導体柱１３内に拡散させる。これにより、絶縁層２８に対応する半導体柱１３内にエクステンション領域２９が形成される。このイオン注入工程も、不純物のピーク濃度の位置が絶縁層２８内にあるように行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のためにアニ−ルを行う。
【００７９】
このようにして形成されたＳ−ＳＧＴは、ゲート電極両側の半導体柱１３内にエクステンション領域２７，２９を備えることができる。これにより、トランジスタのチャネル電界を緩和することができる。さらに、エクステンション領域を設けることで、トランジスタの短チャネル効果を抑制し、また電流駆動力を向上させることができる。
【００８０】
（第６の実施形態）
第６の実施形態は、半導体基板としてＳＯＩ（Silicon On Insulator）構造を有する基板を用いてＳ−ＳＧＴを形成したものである。
【００８１】
以下に、本発明の第６の実施形態に係る半導体装置の製造方法の一例を、図３８乃至図４４を用いて説明する。まず、図３８に示すように、ＳＯＩ構造を有するＳＯＩ基板３１を準備する。具体的には、ＳＯＩ基板３１は、支持基板３２と、この支持基板３２の上に設けられた絶縁層（例えば、ＢＯＸ（Buried Oxide）層）３３と、このＢＯＸ層３３の上に設けられたＰ型半導体層であるＳＯＩ層３４とからなる。
【００８２】
次に、ＳＯＩ層３４の上に、マスク層１２を形成する。次に、図３９に示すように、例えばＲＩＥ法を用いて、ＢＯＸ層３３の表面までＳＯＩ層３４をマスク層１２をマスクとしてエッチングする。これにより、ＢＯＸ層３３の上に半導体柱１３とエッチングによる溝とが同時に形成される。また、ＢＯＸ層３３は、素子分離領域として機能する。
【００８３】
次に、図４０に示すように、ＢＯＸ層３３上でマスク層１２を覆うようにポリシリコンを堆積し、このポリシリコンをＲＩＥ法を用いてエッチングすることで所望の高さ（膜厚）を有する導電層３５を形成する。この導電層３５は、後述するソース／ドレイン領域３８に電気的に接続された電極となる。
【００８４】
次に、図４１に示すように、導電層３５に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを導電層３５から半導体柱１３内に拡散させる。これにより、導電層３５の側面に対応する半導体柱１３内に拡散層３６が形成される。このイオン注入工程は、不純物のピーク濃度の位置が導電層３５内にあるように行う。
【００８５】
次に、図４２に示すように、導電層３５上でマスク層１２を覆うように絶縁層３７を堆積し、この絶縁層３７を所望の高さ（膜厚）になるようにＲＩＥ法を用いてエッチングする。この絶縁層３７は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ等から構成される。
【００８６】
そして、絶縁層３７に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層３７から半導体柱１３内に拡散させる。これにより、導電層３５の側面に対応する半導体柱１３内に拡散層３６に電気的に接続されたソース／ドレイン領域３８が形成される。このイオン注入工程も、不純物のピーク濃度の位置が絶縁層３７内にあるように行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。
【００８７】
次に、図４３に示すように、半導体柱１３の側面上に、ＳｉＯ２をＣＶＤ法を用いて堆積する。これにより、これにより、半導体柱１３の側面上で絶縁層３７上に酸化膜（ゲート絶縁膜）１４−１が形成される。
【００８８】
次に、図４４に示すように、ゲート電極１７−１、絶縁層１８−１およびソース／ドレイン領域１９−１を形成する。このようにして、ゲート電極１７−１、ゲート絶縁膜１４−１およびソース／ドレイン領域１９−１，３８から構成される第１のＳＧＴが形成される。同様に、第１のＳＧＴの上に複数のＳＧＴを形成することで、Ｓ−ＳＧＴが形成される。
【００８９】
以上詳述したように、ＳＯＩ基板を用いても本発明を適用可能である。その他の効果は、第２の実施形態と同様である。また、本実施形態は、他の各実施形態にも適用可能であることはもちろんである。
【００９０】
（第７の実施形態）
第７の実施形態は、Ｓ−ＳＧＴが有する複数のゲート電極にコンタクトプラグを形成する方法を示したものである。
【００９１】
以下に、本発明の第７の実施形態に係る半導体装置の製造方法の一例を、図４５乃至図４９を用いて説明する。図２６に示したＳ−ＳＧＴを形成するまでの製造工程は、第２の実施形態と同様である。なお、本実施形態では、ゲート電極の平面形状が円形の場合を例に示している。
【００９２】
次に、図４５に示すように、絶縁層１８−３上でマスク層１２の側面上に側壁絶縁膜４１を形成する。次に、図４６に示すように、絶縁層１８−３およびゲート電極１７−３を側壁絶縁膜４１をマスクとしてＲＩＥ法を用いて異方性エッチングする。
【００９３】
次に、図４７に示すように、絶縁層１８−２上で側壁絶縁膜４１の側面上に側壁絶縁膜４２を形成する。そして、絶縁層１８−２およびゲート電極１７−２を側壁絶縁膜４２をマスクとしてＲＩＥ法を用いて異方性エッチングする。
【００９４】
次に、絶縁層１８−１上で側壁絶縁膜４２の側面上に側壁絶縁膜４３を形成する。そして、絶縁層１８−１およびゲート電極１７−１を側壁絶縁膜４３をマスクとしてＲＩＥ法を用いて異方性エッチングする。このように、上段に向かって順次ゲート電極の直径を小さくし、ゲート電極１７−１，１７−２，１７−３に段差を形成する。
【００９５】
次に、ゲート電極１７−１，１７−２，１７−３に接続されるコンタクトプラグ４５，４６，４７を形成する。図４８は、コンタクトプラグ４５，４６，４７を示す平面レイアウト図である。図４９は、図４８に示したXLIX−XLIX線に沿った断面図である。
【００９６】
先ず、ゲート電極１７−３の一部を露出するように、層間絶縁膜４４および絶縁層１８−３にコンタクトホール（開口部）を形成する。同様に、ゲート電極１７−２，１７−１の一部を露出するように、コンタクトホールを形成する。
【００９７】
これらのコンタクトホールは、平面図において中心（半導体柱１３）から角度をずらして形成する。すなわち、３つのコンタクトホールが重ならないように形成する。そして、これらのコンタクトホールに導電体（例えば、メタル）を埋め込んでコンタクトプラグ４５，４６，４７を形成する。
【００９８】
ところで、本発明のＳ−ＳＧＴは、平面形状が同じ複数のゲート電極が積み重ねられて構成されている。これにより、本実施形態で示したように、ゲート電極を任意の形状にエッチングすることが可能である。よって、垂直方向かつ任意の位置に、ゲート電極に電気的に接続されたコンタクトプラグを形成することができる。また、コンタクトホールの側面に絶縁膜を形成する必要がない。
【００９９】
さらに、各コンタクトプラグを形成するための合わせずれに対してマージンを持つことができる。これにより、コンタクトプラグを形成するための高精度な製造工程が不要である。
【０１００】
（第８の実施形態）
第８の実施形態は、コンタクトプラグを形成する他の方法を示したものである。以下に、本発明の第８の実施形態に係る半導体装置の製造方法の一例を、図５０乃至図５３を用いて説明する。図５０は、コンタクトプラグ４５，４６，４７を示す平面レイアウト図である。
【０１０１】
図２６に示したＳ−ＳＧＴを形成するまでの製造工程は、第２の実施形態と同様である。なお、本実施形態では、ゲート電極の平面形状が円形の場合を例に示している。
【０１０２】
次に、図５１（図５０に示したＬI−ＬI線に沿った断面図）に示すように、ゲート電極１７−３，１７−２，１７−１の一部をそれぞれ露出するように、層間絶縁膜、絶縁層、およびゲート電極にコンタクトホール５４，５５，５６を開口する。また、３つのコンタクトホール５４，５５，５６は、半導体柱１３の中心から同心円上に形成される。
【０１０３】
次に、図５２に示すように、ゲート電極１７−３，１７−２，１７−１を熱酸化することで、コンタクトホール５４，５５，５６の側面上に酸化膜５１，５２，５３を形成する。なお、酸化膜５１，５２，５３は、コンタクトホール５４，５５，５６の側面上にＳｉＯ２を堆積して形成してもよい。
【０１０４】
次に、図５３に示すように、コンタクトプラグ形成領域の酸化膜５１，５２，５３をＲＩＥ法を用いてエッチングする。そして、これらのコンタクトホール５４，５５，５６に例えばメタルを埋め込んでコンタクトプラグ４５，４６，４７を形成する。
【０１０５】
以上詳述したように本実施形態では、コンタクトプラグを任意の位置に形成することができる。よって、各コンタクトプラグを形成するための合わせずれに対してマージンを持つことができる。この結果、各コンタクトプラグを形成するための高精度の製造工程を必要としない。
【０１０６】
さらに、ゲート電極にコンタクトを取るために、ゲート電極の形状を加工する必要がない。これにより、コンタクトプラグを形成するための製造工程を削減することができる。
【０１０７】
（第９の実施形態）
第９の実施形態は、Ｓ−ＳＧＴを用いてＮＡＮＤ回路を構成したものである。図５４は、本発明の第９の実施形態に係るＮＡＮＤ回路を示す平面レイアウト図である。図５５は、図５４に示したLIV−LIV線に沿った断面図である。
【０１０８】
１つのＳ−ＳＧＴは、例えば４つのＳＧＴ１〜ＳＧＴ４により構成されている。ＳＧＴ１〜ＳＧＴ３の構成は、第２の実施形態と同じである。次に、絶縁層１８−３上で半導体柱１３の側面上に、ゲート絶縁膜１４−４およびゲート電極１７−４を形成する。
【０１０９】
次に、ゲート絶縁膜１４−４およびゲート電極１７−４上で半導体柱１３の側面上に、半導体柱１３の上面までの層間絶縁膜４４を形成する。そして、層間絶縁膜４４に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを層間絶縁膜４４から半導体柱１３内に拡散させる。これにより、層間絶縁膜４４の側面に対応する半導体柱１３の上部にソース／ドレイン領域１９−４が形成される。このイオン注入工程は、不純物のピーク濃度の位置が層間絶縁膜４４内にあるように行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。
【０１１０】
次に、ソース／ドレイン領域１９−４を層間絶縁膜４４から上部が露出するように、層間絶縁膜４４の一部をＲＩＥ法を用いてエッチングする。そして、ソース／ドレイン領域１９−４に電気的に接続するように、層間絶縁膜４４上にビット線ＢＬとしてのメタル層（ＢＬ）を形成する。このビット線ＢＬは、カラム方向に延びるように形成されている。
【０１１１】
また、図５４に示すように、Ｓ−ＳＧＴ２は、Ｓ−ＳＧＴ１のロウ方向に隣接して形成されている。Ｓ−ＳＧＴ３は、Ｓ−ＳＧＴ２のロウ方向に隣接して形成されている。そして、Ｓ−ＳＧＴ１、Ｓ−ＳＧＴ２およびＳ−ＳＧＴ３は、ゲート電極１７−１，１７−２，１７−３，１７−４をそれぞれ共有している。
【０１１２】
なお、ゲート電極１７−１，１７−２，１７−３，１７−４はそれぞれ、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４として機能する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のそれぞれは、ロウ方向に延びるように形成されている。ソース／ドレイン領域１６は、電源電圧が供給されるソース線ＳＬとして機能する。
【０１１３】
図５６は、図５５に示したＮＡＮＤ回路の回路図である。ＳＧＴ１のゲート電極は、ワード線ＷＬ１に接続されている。ＳＧＴ１の一方のソース／ドレイン領域は、ソース線ＳＬに接続されている。ＳＧＴ１の他方のソース／ドレイン領域は、ＳＧＴ２の一方のソース／ドレイン領域に接続されている。
【０１１４】
ＳＧＴ２のゲート電極は、ワード線ＷＬ２に接続されている。ＳＧＴ１の他方のソース／ドレイン領域は、ＳＧＴ３の一方のソース／ドレイン領域に接続されている。ＳＧＴ３のゲート電極は、ワード線ＷＬ３に接続されている。ＳＧＴ３の他方のソース／ドレイン領域は、ＳＧＴ４の一方のソース／ドレイン領域に接続されている。ＳＧＴ４のゲート電極は、ワード線ＷＬ４に接続されている。ＳＧＴ４の他方のソース／ドレイン領域は、ビット線ＢＬ１に接続されている。ビット線ＢＬ２、ＢＬ３にそれぞれ接続されたＳ−ＳＧＴ２、Ｓ−ＳＧＴ３についても同様である。
【０１１５】
このように構成されたＳ−ＳＧＴ１は、４入力端子を有するＮＡＮＤ回路を構成している。他のＳ−ＳＧＴについても同様である。よって、本実施形態では、占有面積の小さいＮＡＮＤ回路を形成することができる。
【０１１６】
なお、本実施形態では、１つのＳ−ＳＧＴが４つのＳＧＴを備える場合を例に説明したが、ＳＧＴの数は任意に設定可能であることはもちろんである。
【０１１７】
（第１０の実施形態）
第１０の実施形態は、本発明の製造方法を用いて、フラッシュメモリを形成したものである。以下に、本発明の第１０の実施形態に係る半導体装置の製造方法の一例を、図５７乃至図６４を用いて説明する。
【０１１８】
まず、半導体基板１１の表面上に半導体柱１３を形成する。そして、半導体柱１３上のマスク層１２（図示せず）をエッチングする。次に、図５７に示すように、半導体基板１１および半導体柱１３を熱酸化する。これにより、半導体柱１３の上面および側面に酸化膜１４、半導体基板１１の表面に酸化膜１５が形成される。この酸化膜１４は、後にゲート絶縁膜となる。
【０１１９】
次に、図５８に示すように、半導体基板１１および半導体柱１３に高濃度のＮ＋型不純物（例えば、砒素）をイオン注入することにより、半導体基板１１の表面領域にソース／ドレイン領域１６、半導体柱１３の上部にソース／ドレイン領域６１を形成する。このイオン注入は、半導体基板１１に垂直方向に行う。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。
【０１２０】
なお、本実施形態では、ソース／ドレイン領域１６形成工程と同時に、半導体柱１３の上部にソース／ドレイン領域６１を形成するようにしている。しかし、前述までの実施形態のように、半導体柱１３の上部のソース／ドレイン領域６１を、最上段のＳＧＴ形成工程時に形成するようにしてもよい。
【０１２１】
次に、半導体基板１１上で半導体柱１３を覆うように、例えばＣＶＤ法を用いてポリシリコンを堆積し、このポリシリコン層１７−１の表面をＣＭＰ法を用いて平坦化する。そして、図５９に示すように、ポリシリコン層１７−１が所望の高さになるように、ポリシリコン層１７−１をＲＩＥ法を用いてエッチバックする。
【０１２２】
次に、図６０に示すように、半導体柱１３の側面上（具体的には、ゲート絶縁膜１４の側面上）に側壁絶縁膜６２（例えば、ＳｉＮ）を形成する。次に、図６１に示すように、ポリシリコン層１７−１を側壁絶縁膜６２をマスクとして酸化膜１５の表面まで異方性エッチングする。このようにして形成されたポリシリコン層１７−１は、フラッシュメモリセルを構成するフローティングゲート（電荷蓄積層）として機能する。
【０１２３】
次に、図６２に示すように、ポリシリコン層１７−１の側面を酸化し、ポリシリコン層１７−１の側面上にゲート間絶縁膜６３−１を形成する。なお、ポリシリコン層１７−１の側面上にＳｉＯ２を堆積して、ゲート間絶縁膜６３−１を形成してもよい。
【０１２４】
次に、図６３に示すように、酸化膜１５上でゲート間絶縁膜６３−１の側面上にポリシリコン層６４−１を形成する。このポリシリコン層６４−１は、フラッシュメモリセルを構成するコントロールゲート（ワード線ＷＬ）として機能する。
【０１２５】
次に、ポリシリコン層１７−１およびポリシリコン層６４−１の上に絶縁層１８−１を形成する。そして、絶縁層１８−１に高濃度のＮ＋型不純物をイオン注入し、この不純物イオンを絶縁層１８−１から半導体柱１３内に拡散させる。これにより、絶縁層１８−１に対応する半導体柱１３内にソース／ドレイン領域１９−１が形成される。その後、結晶欠陥の回復と注入されたイオンの電気的活性化のために熱処理（アニ−ル）を行う。以後、同様に、ＳＧＴ１の上にＳＧＴ２を形成する。
【０１２６】
次に、図６４に示すように、所望の高さのポリシリコン層１７−３を形成する。次に、半導体柱１３の側面上に側壁絶縁膜６５（例えば、ＳｉＮ）を形成する。そして、ポリシリコン層１７−３を側壁絶縁膜６５をマスクとして絶縁層１８−２の表面まで異方性エッチングする。その後、ゲート間絶縁膜６３−３およびポリシリコン層６４−３を形成する。このようにして、ポリシリコン層１７−３，６４−３、ゲート絶縁膜１４、ゲート間絶縁膜６３−３、ソース／ドレイン領域１９−２，６１から構成されるＳＧＴ３が形成される。
【０１２７】
このようにして各ＳＧＴを形成することで、フラッシュメモリセルを形成することができる。また、本実施形態では、占有面積が小さい複数のフラッシュメモリセルを形成することができる。これにより、微細化および高集積化が可能なフラッシュメモリを形成することができる。
【０１２８】
また、前述したフラッシュメモリセルを用いてＮＡＮＤ型フラッシュメモリを形成することも可能である。図６５は、ＮＡＮＤ型フラッシュメモリの構成を示す平面レイアウト図である。図６６は、図６５に示したLXVI−LXVI線に沿った断面図である。
【０１２９】
１つのＳ−ＳＧＴは、選択トランジスタＳＴ１、２つのフラッシュメモリセルトランジスタＭＴ１，ＭＴ２、選択トランジスタＳＴ２が順次積み重ねられて形成されている。選択トランジスタＳＴ１，ＳＴ２の製造方法は、例えば第２の実施形態と同じである。フラッシュメモリセルトランジスタＭＴ１，ＭＴ２の製造方法は、前述したフラッシュメモリセルの製造方法と同じである。
【０１３０】
選択トランジスタＳＴ１が備えるゲート電極１７−１は、第１選択線ＳＥＬ１として機能する。メモリセルトランジスタＭＴ１が備えるコントロールゲート６４−２は、ワード線ＷＬ１として機能する。メモリセルトランジスタＭＴ２が備えるコントロールゲート６４−３は、ワード線ＷＬ２として機能する。選択トランジスタＳＴ２が備えるゲート電極１７−４は、第２選択線ＳＥＬ２として機能する。
【０１３１】
図６７は、図６６に示したＮＡＮＤ型フラッシュメモリの回路図である。ＮＡＮＤ型フラッシュメモリは、３つのブロックＢＬＫ１〜ＢＬＫ３を備えている。各ブロックＢＬＫは、選択トランジスタＳＴ１、２つのフラッシュメモリセルトランジスタＭＴ１，ＭＴ２、選択トランジスタＳＴ２が、これらの順に直列に接続されて構成されている。
【０１３２】
具体的には、選択トランジスタＳＴ１のゲート電極は、第１選択線ＳＥＬ１に接続されている。選択トランジスタＳＴ１の一方のソース／ドレイン領域は、ソース線ＳＬに接続されている。選択トランジスタＳＴ１の他方のソース／ドレイン領域は、メモリセルトランジスタＭＴ１の一方のソース／ドレイン領域に接続されている。
【０１３３】
メモリセルトランジスタＭＴ１のコントロールゲートは、ワード線ＷＬ１に接続されている。メモリセルトランジスタＭＴ１の他方のソース／ドレイン領域は、メモリセルトランジスタＭＴ２の一方のソース／ドレイン領域に接続されている。メモリセルトランジスタＭＴ２のコントロールゲートは、ワード線ＷＬ２に接続されている。メモリセルトランジスタＭＴ２の他方のソース／ドレイン領域は、選択トランジスタＳＴ２の一方のソース／ドレイン領域に接続されている。
【０１３４】
選択トランジスタＳＴ２のゲート電極は、第２選択線ＳＥＬ２に接続されている。選択トランジスタＳＴ２の他方のソース／ドレイン領域は、ビット線ＢＬ１に接続されている。ビット線ＢＬ２、ＢＬ３にそれぞれ接続されたフロックＢＬＫ２、ＢＬＫ３についても同様である。
【０１３５】
このように、本発明を用いてＮＡＮＤ型フラッシュメモリを形成することができる。また、占有面積の小さいＮＡＮＤ型フラッシュメモリを形成することができる。
【０１３６】
さらに、１つのフラッシュメモリセルＭＣがメモリセルトランジスタＭＴと選択トランジスタＳＴとを備えたフラッシュメモリを形成することも可能である。図６８は、このフラッシュメモリの構成を示す断面図である。
【０１３７】
半導体基板１１上には、選択トランジスタＳＴが形成されている。この選択トランジスタＳＴの上には、メモリセルトランジスタＭＴが形成されている。そして、選択トランジスタＳＴとメモリセルトランジスタＭＴとは、直列に接続されている。選択トランジスタＳＴおよびメモリセルトランジスタＭＴの製造方法は、前述した通りである。
【０１３８】
このように、本発明を用いて１つのフラッシュメモリセルＭＣがメモリセルトランジスタＭＴと選択トランジスタＳＴとを備えたフラッシュメモリを形成することができる。
【０１３９】
また、図６８には、１つのメモリセルを示しているが、複数のメモリセルを積み重ねて形成してもよい。さらに、複数のメモリセルを挟み、かつ複数のメモリセルに直列に接続された２つの選択トランジスタを設けるようにしてもよい（図６６参照）。
【０１４０】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図２】図１に続く半導体装置の製造方法を示す断面図。
【図３】図２に続く半導体装置の製造方法を示す平面図。
【図４】図３に示したIV−IV線に沿った断面図。
【図５】図３に続く半導体装置の製造方法を示す断面図。
【図６】図５に続く半導体装置の製造方法を示す断面図。
【図７】図６に続く半導体装置の製造方法を示す断面図。
【図８】図７に続く半導体装置の製造方法を示す断面図。
【図９】図８に続く半導体装置の製造方法を示す断面図。
【図１０】図９に続く半導体装置の製造方法を示す断面図。
【図１１】図１０に続く半導体装置の製造方法を示す断面図。
【図１２】図１１に続く半導体装置の製造方法を示す断面図。
【図１３】図１２に続く半導体装置の製造方法を示す断面図。
【図１４】図１３に続く半導体装置の製造方法を示す断面図。
【図１５】図１４に続く半導体装置の製造方法を示す平面図。
【図１６】図１５に続く半導体装置の製造方法を示す断面図。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図１８】図１７に続く半導体装置の製造方法を示す断面図。
【図１９】図１８に続く半導体装置の製造方法を示す断面図。
【図２０】図１９に続く半導体装置の製造方法を示す断面図。
【図２１】図２０に続く半導体装置の製造方法を示す断面図。
【図２２】図２１に続く半導体装置の製造方法を示す断面図。
【図２３】図２２に続く半導体装置の製造方法を示す断面図。
【図２４】図２３に続く半導体装置の製造方法を示す断面図。
【図２５】図２４に続く半導体装置の製造方法を示す平面図。
【図２６】図２５に示したXXVI−XXVI線に沿った断面図。
【図２７】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図２８】図２７に続く半導体装置の製造方法を示す断面図。
【図２９】図２８に続く半導体装置の製造方法を示す断面図。
【図３０】図２９に続く半導体装置の製造方法を示す断面図。
【図３１】図３０に続く半導体装置の製造方法を示す断面図。
【図３２】本発明の第４の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図３３】図３２に続く半導体装置の製造方法を示す断面図。
【図３４】図３３に続く半導体装置の製造方法を示す断面図。
【図３５】本発明の第５の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図３６】図３５に続く半導体装置の製造方法を示す断面図。
【図３７】図３６に続く半導体装置の製造方法を示す断面図。
【図３８】本発明の第６の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図３９】図３８に続く半導体装置の製造方法を示す断面図。
【図４０】図３９に続く半導体装置の製造方法を示す断面図。
【図４１】図４０に続く半導体装置の製造方法を示す断面図。
【図４２】図４１に続く半導体装置の製造方法を示す断面図。
【図４３】図４２に続く半導体装置の製造方法を示す断面図。
【図４４】図４３に続く半導体装置の製造方法を示す断面図。
【図４５】本発明の第７の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図４６】図４５に続く半導体装置の製造方法を示す断面図。
【図４７】図４６に続く半導体装置の製造方法を示す断面図。
【図４８】第７の実施形態に係るコンタクトプラグ４５，４６，４７を示す平面レイアウト図。
【図４９】図４８に示したXLIX−XLIX線に沿った断面図。
【図５０】本発明の第８の実施形態に係るコンタクトプラグ４５，４６，４７を示す平面レイアウト図。
【図５１】第８の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図５２】図５１に続く半導体装置の製造方法を示す断面図。
【図５３】図５２に続く半導体装置の製造方法を示す断面図。
【図５４】本発明の第９の実施形態に係るＮＡＮＤ回路を示す平面レイアウト図。
【図５５】図５４に示したLIV−LIV線に沿った断面図。
【図５６】図５５に示したＮＡＮＤ回路の回路図。
【図５７】第１０の実施形態に係る半導体装置の製造方法の一例を示す断面図。
【図５８】図５７に続く半導体装置の製造方法を示す断面図。
【図５９】図５８に続く半導体装置の製造方法を示す断面図。
【図６０】図５９に続く半導体装置の製造方法を示す断面図。
【図６１】図６０に続く半導体装置の製造方法を示す断面図。
【図６２】図６１に続く半導体装置の製造方法を示す断面図。
【図６３】図６２に続く半導体装置の製造方法を示す断面図。
【図６４】図６３に続く半導体装置の製造方法を示す断面図。
【図６５】ＮＡＮＤ型フラッシュメモリの構成を示す平面レイアウト図。
【図６６】図６５に示したLXVI−LXVI線に沿った断面図。
【図６７】図６６に示したＮＡＮＤ型フラッシュメモリの回路図。
【図６８】１つのフラッシュメモリセルＭＣがメモリセルトランジスタＭＴと選択トランジスタＳＴとを含むように構成されたフラッシュメモリを示す断面図。
【符号の説明】
【０１４２】
１１…Ｐ型半導体基板、１２…マスク層、１３…半導体柱、１４…ゲート絶縁膜、１５…酸化膜、１６，１９，６１…ソース／ドレイン領域、１７…ゲート電極、１８，２５，２６，２８，３７…絶縁層、２０…メタル層、２１…層間絶縁膜、２２，４５，４６，４７…コンタクトプラグ、２３，４１，４２，４３，６２，６５…側壁絶縁膜、２４…電極、２７，２９…エクステンション領域、３１…ＳＯＩ基板、３２…支持基板、３３…ＢＯＸ層、３４…ＳＯＩ層、３５…導電層、３６…拡散層、３８…ドレイン領域、４４…層間絶縁膜、５１，５２，５３…酸化膜、５４，５５，５６…コンタクトホール、６３…ゲート間絶縁膜、６４…コントロールゲート、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＥＬ…選択線、ＢＬＫ…ブロック、ＭＴ…フラッシュメモリメモリセルトランジスタ、ＳＴ…選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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