(57)【要約】【課題】  フローティングゲートの蓄積電荷量によりデータを記憶するプログラム可能なメモリのデータ保持特性を、マスク位置合わせずれなどの影響を受けることなく、保証する。【解決手段】  メモリセルを構成するフローティングゲートトランジスタ（ＦＴＲ）のフローティングゲート（ＦＧ）とドレインコンタクト（１４）の距離λｍは、周辺トランジスタ（ＰＨ）の制御ゲート（ＣＧ）とコンタクト（ＣＴ）の間の最小設計寸法に基づいて定められる距離λよりも大きくする。【選択図】        図１０
2006310624.tif 000002
【特許請求の範囲】
【請求項１】
基板領域表面に形成される第１および第２の不純物領域と、前記第１および第２の不純物領域の間の基板領域上に配置される電荷蓄積領域とを含み、前記前記電荷蓄積領域における蓄積電荷量に応じてデータを不揮発的に記憶するメモリセルトランジスタを備えるメモリセルと、
前記メモリセルトランジスタに対応して配置される第１の導電線、
前記第１の不純物領域と前記第１の導電線とを電気的に結合する第１のコンタクトと、
前記メモリセルと同一半導体基板上に前記メモリセルの配置領域と異なる領域に配置され、データ記憶以外の動作に用いられる周辺トランジスタとを備え、前記周辺トランジスタは、前記半導体基板表面に形成される第３および第４の不純物領域と、前記第３および第４の不純物領域の間の半導体基板上に形成され、オン／オフ状態を設定する信号を受ける制御ゲートとを有し、
前記周辺トランジスタに対応して配置される第２の導電線と、
前記第３の不純物領域と前記第２の導電線とを電気的に結合する第２のコンタクトとを備え、
前記第１のコンタクトと前記電荷蓄積領域との間の前記第１および第２の不純物領域を結ぶ方向に沿った距離は、前記周辺トランジスタの前記制御ゲートと前記第２のコンタクトの前記第３および第４の不純物領域を結ぶ方向に沿った距離とは異なる設計ルールで設定される、プログラム可能な不揮発性メモリ。
【請求項２】
前記電荷蓄積領域は、導電性の材料で構成されるフローティングゲートであり、前記フローティングゲートと前記第１のコンタクトとの間の距離が、前記第２のコンタクトと前記制御ゲートとの間の距離よりも大きくされる、請求項１記載のプログラム可能な不揮発性メモリ。
【請求項３】
前記メモリセルは、
前記第２の不純物領域と第３の導電線との間に配置され、選択信号に従って選択的に導通する選択トランジスタをさらに備え、前記メモリセルトランジスタは、前記選択トランジスタと同一構造の単一ゲートトランジスタで構成される、請求項１記載のプログラム可能な不揮発性メモリ。
【請求項４】
互いに対向して配置され、各々がデータを不揮発的に記憶するメモリセルトランジスタを有する第１および第２のメモリセルと、
前記第１および第２のメモリセルの間に配置され、第１のコンタクトを介して前記第１および第２のメモリセルのメモリセルトランジスタに共通に結合される第１の導電線と、
前記第１および第２のメモリセルと同一半導体基板上の異なる領域に配置されかつその制御ゲートに与えられる電圧に応じて導通／非導通状態が設定されてデータ記憶と異なる動作を行なう周辺トランジスタと、
前記周辺トランジスタに第２のコンタクトを介して結合され、前記周辺トランジスタと信号または電圧を授受する第２の導電線とを備え、
前記周辺トランジスタの制御ゲートと前記第２のコンタクトとの間の距離と、前記第１および第２のメモリセルのメモリトランジスタと前記第１のコンタクトの間の距離とは、異なる設計ルールに基づいて設定される、半導体集積回路回路。
【請求項５】
前記第１および第２のメモリセルは、データを記憶するメモリ回路ブロック内に形成され、
前記周辺トランジスタは、前記メモリ回路ブロックと同一半導体基板上に形成され、前記メモリ回路ブロックの記憶データを利用するロジック回路ブロック内に配置される、請求項４記載の半導体集積回路装置。
【請求項６】
前記第１および第２のメモリセルのメモリセルトランジスタの各々と前記第１のコンタクトの間の距離は、前記周辺トランジスタの制御ゲートと前記第２のコンタクトの間の距離よりも大きく設定される、請求項４または５記載の半導体集積回路装置。
【請求項７】
前記メモリセルトランジスタおよび前記周辺トランジスタは、前記第１および第２のコンタクトに対する距離を除いて同じ最小設計ルールに従って形成される、請求項４記載の半導体集積回路装置。
【請求項８】
前記第１および第２のメモリセルは、各々、対応のメモリセルトランジスタを選択信号に従って互いに別々に配置される共通の機能を有する導電線に結合する選択トランジスタを備え、
前記メモリセルトランジスタが電荷を蓄積するフローティングを有し、かつ前記選択トランジスタは、前記フローティングゲートと同一製造工程で制御ゲートが形成されて、前記選択信号をその制御ゲートに受けることを除いて、前記メモリセルトランジスタおよび選択トランジスタは、同一構造の単一ゲートトランジスタで構成される、請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はプログラム可能な不揮発性メモリおよび半導体集積回路装置に関し、特に、１回プログラムが可能なＲＯＭ（ＯＴＰＲＯＭ：ワンタイムプログラマブル・リード・オンリ・メモリ）およびこのメモリを搭載する半導体集積回路装置に関する。より特定的には、この発明はメモリのデータ保持特性を改善するための構成に関する。
【背景技術】
【０００２】
データ処理システムにおいては、ＯＳ（オペレーティングシステム）を起動するブートローダプログラム、音声データ、フォントデータなどの固定データは、一般に、ＲＯＭ（リード・オンリ・メモリ）に格納される。ＲＯＭには、記憶内容が製造工程時のマスク配線より決定されるマスクＲＯＭと１回だけ記憶内容をプログラムすることのできるＯＴＰＲＯＭがある。このＯＴＰＲＯＭは、紫外線消去型ＲＯＭ（ＥＰＲＯＭ：電気的に書込可能なＲＯＭ）と較べて、記憶内容を消去するための紫外線透過窓がなく、記憶内容の消去ができず、再書込ができない点が異なる。
【０００３】
ＯＴＰＲＯＭは、ユーザが、用途に応じてその記憶内容をプログラムすることができ、ユーザが必要な機能を追加することができ、また高価な紫外線照射用窓がなく安価なパッケージを利用することができるという利点を有している。
【０００４】
ＲＯＭは、プログラムされたデータを固定的に長期にわたって保持する必要がある。このようなＯＴＰＲＯＭの記憶素子として、フローティングゲートまたは絶縁膜に電荷を蓄積してデータを記憶する素子を利用する場合、その電荷保持特性を保証する必要がある。従来、このようなＲＯＭの信頼性を保証するために、フローティングゲート下のゲート絶縁膜の膜質の改善などの対策がとられている。
【０００５】
特許文献１（特開２００１−１５６１７号公報）においては、メモリセルが、データを記憶するメモリトランジスタと、選択信号に従ってこのメモリトランジスタをデータ線（ビット線）に結合する選択トランジスタで構成される不揮発性半導体記憶装置が開示されている。メモリトランジスタは、記憶情報に応じて電荷を蓄積するフローティングゲートと、フローティングゲート上層に形成されるコントロールゲートとを有する積層ゲート型電界効果トランジスタで構成される。選択トランジスタは、このメモリトランジスタと同一製造工程で形成され、コントロールゲートとフローティングゲートとが短絡されて、単一ゲートＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）として機能する。周辺回路のＭＯＳトランジスタは、コントロールゲートと同一製造工程で形成されるゲートを有する。
【０００６】
この特許文献１は、メモリとロジック回路とが同一半導体基板上に形成される集積回路装置において、メモリセルトランジスタとロジック回路のトランジスタとを同一製造工程で形成する。ロジック回路の周辺トランジスタのゲートは、メモリセルのトランジスタのコントロールゲートと同一製造工程で形成される。特許文献１では、周辺トランジスタとメモリセルトランジスタを同一製造工程で形成し、周辺回路部とメモリアレイ部との段差を低減するために、フローティングゲート電極層を薄くする。選択トランジスタのコントロールゲート電極層をフローティングゲート電極層に接続することにより、選択トランジスタの制御電極の厚さを等価的に厚くする。
【０００７】
この特許文献１は、メモリアレイ部と周辺のロジック回路部のトランジスタの段差を低減するために、制御電極として用いられる第１層目のゲート電極膜（フローティングゲート）を薄くした場合、ゲート電極に対する金属配線コンタクトの突き抜けという不良が発生し、信頼性が低下するため、メモリトランジスタと同一工程で、選択トランジスタに対してもフローティングゲートを形成して３層構造として膜厚を等価的に厚くする。メモリトランジスタのコントロールゲートと同一製造工程で形成される導電膜を、第１層目のフローティングゲートに対応するゲート電極に電気的に短絡する。これにより、選択トランジスタのゲート電極膜厚を十分に確保して、選択トランジスタのゲート電極のコンタクトの信頼性を改善することを図る。
【０００８】
特許文献２（特開平１１−１７１５６号公報）は、メモリセルトランジスタに対するビット線コンタクト不良を解消するために、フィールド絶縁膜をドレイン開口部以外の領域に残し、このフィールド絶縁膜をマスクとしてエッチングを行なってドレインコンタクト用の開口部を形成する構成を示している。アスペクト比を低減して自己整合的にコンタクト領域を開口し、ダマシン法を用いてドレインコンタクト領域にビット線およびビット線コンタクトを形成し、また、同様に、ダマシン法を利用してソース領域およびソースコンタクトを形成している。
【０００９】
また、特許文献３（米国特許第６６７８１９０号明細書）においては、フローティングゲートのみを形成したＭＯＳトランジスタをメモリトランジスタとして利用し、このメモリトランジスタを選択トランジスタを介してソース線に接続する不揮発性メモリセル構成が示されている。メモリトランジスタはビット線に接続される。プログラム時に、ビット線およびソース線間に電流を流して、チャネルホットエレクトロンを生成し、フローティングゲートにホットエレクトロンを注入して書き込みを行う。消去時には、紫外線照射により一括消去を行う。この特許文献３は、この不揮発性メモリを一般のＥＰＲＯＭおよびＯＴＰＲＯＭとして利用することを開示している。
【特許文献１】特開２００１−１５６１７号公報
【特許文献２】特開平１１−１７１５６号公報
【特許文献３】米国特許第６６７８１９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＲＯＭにおいては、記憶データを長期にわたって安定に保持することが要求される。しかしながら、ある条件下では、データ保持特性が劣化するという問題があり、その原因として、蓄積電荷量によりデータを記憶する不揮発性メモリにおいて、メモリセルトランジスタと周辺トランジスタとでは、マスク位置合わせずれによるゲート−配線間距離およびサイズばらつき等のプロセス変動に対する余裕度が異なるということが本願発明者により発見された。すなわち、メモリセルアレイにおいては、フローティングゲート等に電子を蓄積するメモリセルトランジスタに近接して信号線（ビット線またはソース線）が配設される。フローティングゲートに電子が蓄積されている場合は、フローティングゲートの電位はたとえば接地電位以下に維持される。近接信号線電位は、通常動作時においては、接地電位以上である。信号線とフローティングゲートとの間の距離が短くなると、近接信号線とフローティングゲートとの間の電界が大きくなり、この電界によりフローティングゲートから近接信号線へ層間絶縁膜中の電荷トラップ準位を介して蓄積電荷がリークし、データ保持特性が損なわれるという問題が生じる。層間絶縁膜中の電荷トラップ準位は、膜の欠陥および不純物等の存在により発生するため、不可避的に電荷捕獲準位がある程度存在する。
【００１１】
従って、周辺トランジスタと同一の設計ルール（最小設計寸法）に従ってメモリトランジスタをレイアウトした場合、製造工程でのマスクの位置合わせずれ（misalignment）によりフローティングゲートと近接信号線との重なり具合のずれおよび寸法のばらつき等の製造パラメータ変動が生じて、近接信号線とフローティングゲートの距離が短くなると、周辺トランジスタにおいては、短絡などの問題は生じなくても、メモリトランジスタにおいては電荷保持特性の劣化という問題が生じ、歩留まりおよび信頼性が低下するという問題が生じる。
【００１２】
特許文献１においては、ゲートコンタクト不良の問題については考慮しているものの、このようなフローティングゲートから近接信号線（ソース線）への蓄積電荷のリークの問題については何ら考慮していない。
【００１３】
特許文献２においては、ドレインおよびソースコンタクトを形成するための開口部を高精度で形成するために、フィールド絶縁膜上に形成される層間絶縁膜をマスクとして利用する。しかしながら、この特許文献２においても、コンタクト不良を改善することを意図するだけであり、メモリセルトランジスタに近接してソース線およびビット線が配設される場合のマスク位置合わせずれの問題については考慮しておらず、また、電荷のリークの問題の存在についてさえ示唆していない。
【００１４】
特許文献３においては、単一ゲートトランジスタを直列に接続して不揮発性メモリセルとして利用することにより、セルサイズの低減および周辺回路とメモリアレイとの段差の低減を実現することを図る。しかしながら、この特許文献３においても、電荷のリークの問題および電荷保持特性については何ら考慮していない。
【００１５】
それゆえ、この発明の目的は、製造工程時にマスク位置合わせずれ等により製造パラメータ変動が生じても記憶データの信頼性が維持されるプログラム可能な不揮発性メモリおよびこれを用いた半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１６】
この発明の第１の観点に係るプログラム可能な不揮発性メモリは、データを蓄積電荷量に応じて不揮発的に記憶するメモリセルトランジスタを含むメモリセルを備える。このメモリセルトランジスタは、基板領域に形成される第１および第２の不純物領域と、これら第１および第２の不純物領域の間の基板領域上に配置される電荷蓄積領域とを含む。
【００１７】
この発明の第１の観点に係るプログラム可能な不揮発性メモリは、さらに、メモリセルトランジスタに対応して配置される第１の導電線と、第１の不純物領域と第１の導電線とを電気的に結合する第１のコンタクトと、メモリセルと同一半導体基板上にメモリセルの配置領域と異なる領域に配置され、データ記憶以外の動作に用いられる周辺トランジスタを備える。この周辺トランジスタは、半導体基板表面に形成される第３および第４の不純物領域と、第３および第４の不純物領域の間の半導体基板上に形成され、オン／オフ状態を設定する信号を受ける制御ゲートを有する。
【００１８】
この発明の第１の観点に係るプログラム可能な不揮発性メモリは、さらに、周辺トランジスタに対応して配置される第２の導電線と、第３の不純物領域と第２の導電線とを電気的に結合する第２のコンタクトを含む。メモリセルトランジスタの第１のコンタクトとフローティングゲートとの間の第１および第２の不純物領域を結ぶ方向に沿った距離と、周辺トランジスタの制御ゲートと第２のコンタクトの第３および第４の不純物領域を結ぶ方向に沿った距離については異なる設計ルールで設定される。
【００１９】
この発明の第２の観点に係る半導体集積回路装置は、互いに対向して配置され、各々がデータを不揮発的に記憶するメモリセルトランジスタを有する第１および第２のメモリセルと、これら第１および第２のメモリセルの間に配置され、第１のコンタクトを介して第１および第２のメモリセルのメモリトランジスタに共通に結合される第１の導電線と、第１および第２のメモリセルと同一半導体基板上の異なる領域上に配置され、かつその制御ゲートに与えられる電圧に応じて導通／非導通状態が設定されてデータ記憶と異なる動作を行なう周辺トランジスタと、この周辺トランジスタに第２のコンタクトを介して結合され、周辺トランジスタと信号または電圧を授受する第２の導電線を含む。
【００２０】
第１および第２のメモリセルのメモリセルトランジスタと第１のコンタクトとの間の距離は、周辺トランジスタの制御ゲートと第２のコンタクトとの間の距離と異なる設計ルールに基づいて設定される。
【発明の効果】
【００２１】
メモリセルトランジスタの例えばフローティングゲートである電荷蓄積領域と対応の信号線に対するコンタクトとの間の距離と周辺トランジスタの制御ゲートと対応の信号線とのコンタクトの間の距離を、異なる設計ルールで設定することにより、マスク位置合わせずれ等により、メモリセルトランジスタの電荷蓄積領域と信号線間の距離が短くなっても、これらの電荷蓄積領域および信号線間の電界を、電荷蓄積領域に蓄積された電荷が捕獲準位を介してリークするのを抑制するレベルに設定することができ、メモリセルトランジスタの電荷保持特性の劣化を抑制することができる。また、周辺トランジスタに対しては、コンタクトは、不純物の拡散抵抗および制御ゲートと信号線との間のカップリングを最小とするように、ゲート−コンタクト間距離を、例えば最小設計寸法に従って設定することができ、高速動作を安定に行なうことができる。
【００２２】
これにより、メモリ回路とロジック回路などの周辺回路とが同一半導体基板上に集積化される装置においても、同一製造工程で、メモリセルおよび周辺回路をメモリトランジスタの信頼性を維持して作製することができる。
【発明を実施するための最良の形態】
【００２３】
［実施の形態１］
図１は、この発明に従うプログラム可能なメモリ（不揮発性メモリ）において用いられるメモリセルの断面構造を概略的に示す図である。図１において、メモリセルＭＣは、Ｎ型ウェル領域（半導体基板領域：Ｎウェル）１表面に間をおいて形成されるＰ型不純物領域２ａ、２ｂ、および２ｃと、不純物領域２ａおよび２ｂの間のＮウェル１上にゲート絶縁膜を介して形成される選択ゲートＳＧと、不純物領域２ｂおよび２ｃの間のＮウェル１上にゲート絶縁膜を介して形成されるフローティングゲートＦＧとを含む。
【００２４】
選択ゲートＳＧは、たとえばポリシリコンで形成される第１電極層３ａと、第１電極層３ａに接してたとえばタングステンシリサイドで形成される低抵抗の第２電極層４ａとを含む。フローティングゲートＦＧも、同様、第１電極層３ｂおよび第２電極層４ｂを含む。選択ゲートＳＧおよびフローティングゲートＦＧ各々を、２層膜電極構造とすることにより、選択ゲートＳＧの配線抵抗を低減し、また、選択ゲートＳＧおよびフローティングゲートＦＧを同一製造工程で形成する。選択ゲートＳＧは、複数のメモリセルに対して連続的に延在して配設され、対応のメモリセルに対して選択ゲート線ＳＧＬ上の選択信号を共通に伝達する。
【００２５】
不純物領域２ａは、ソース線ＳＬに結合され、不純物領域２ｃがビット線ＢＬに結合される。ソース線ＳＬおよびビット線ＢＬは、選択ゲート線ＳＧＬと交差する方向に延在して配置され、複数のメモリセルに結合される。
【００２６】
この図１に示すメモリセルＭＣは、その断面構造自体は、先の特許文献３に示されるメモリセル構造と同様である。但し、特許文献３においては、選択ゲートＳＧおよびフローティングゲートの電極構造の詳細については示されていない。
【００２７】
メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。フローティングゲートＦＧの蓄積電荷量に応じて選択的に不純物領域２ｂおよび２ｃの間に反転層が形成される。
【００２８】
図２は、図１に示すメモリセルＭＣの電気的等価回路を示す図である。図２に示すように、メモリセルＭＣは、ソース線ＳＬとビット線ＢＬの間に直列に制御される選択トランジスタＳＴＲおよびフローティングゲートトランジスタＦＴＲを含む。選択トランジスタＳＴＲの制御ゲートが、図１に示す選択ゲートＳＧに対応し、選択ゲート線ＳＧＬに接続される。フローティングゲートトランジスタＦＴＲの制御電極は、フローティング状態とされる。したがって、選択ゲート線ＳＧＬが選択状態となり、選択トランジスタＳＴＲが導通状態となった場合、フローティングゲートトランジスタＦＴＲの導通／非導通状態に応じてソース線ＳＬとビット線ＢＬの間に電流が流れる。フローティングゲートトランジスタＦＴＲの導通状態および非導通状態を、それぞれ２値データの各論理値に対応付ける。
【００２９】
図３は、メモリセルＭＣの書込時の印加電圧の一例を示す図である。書込モード時においては、ソース線ＳＬに０Ｖが印加され、選択ゲート線ＳＧＬおよびビット線ＢＬに−７．０Ｖが印加される。基板領域のＮウェル１に対しては、０Ｖが印加される。選択トランジスタＳＴＲにおいては、選択ゲートＳＧに−７．０Ｖの負電圧が印加され、不純物領域２ａおよび２ｂの間にチャネルが形成され、正孔が不純物領域２ａから不純物領域２ｂに流れる。フローティングゲートＦＧは、初期状態（消去状態）は電荷を蓄積していない状態であり、ビット線ＢＬへの負電圧印加に応じて、ビット線ＢＬとの間の容量結合により、その電圧レベルが、負電圧（たとえば−１．０Ｖ）となる。この容量結合による電位低下に応じて不純物領域２ｂおよび２ｃの間に反転層が形成され、不純物領域２ｂから不純物領域２ｃに向かって正孔が流れる。このフローティングゲートトランジスタＦＴＲのチャネル領域の正孔は、ビット線ＢＬに印加される負電圧による高電界により加速され、チャネルホットホールとなり、電子正孔対を形成する。この正孔の加速により生成された正孔および電子対のうちホットエレクトロンが、不純物領域２ｃに印加される電圧−７．０Ｖによる高電界により加速されて、フローティングゲートＦＧに注入される。ホットホール（正孔）は、基板領域のＮウェル１を介して接地ノードへ送出される。フローティングゲートＦＧへの電子の注入により、フローティングゲートＦＧの電位が低下し、チャネル領域の反転層がさらに低抵抗となり（フローティングゲートトランジスタＦＴＲが強いオン状態となり）、さらにチャネルホットエレクトトンが生成されて、フローティングゲートＦＧへ注入される。
【００３０】
フローティングゲートＦＧとビット線ＢＬの間の電位差が電子注入により小さくなり、フローティングゲートトランジスタＦＴＲのドレイン近傍での加速電界が小さくなり、フローティングゲートＦＧへの電子の注入が停止する。フローティングゲートＦＧに電子が注入された状態においては、フローティングゲートＦＧの電位は、例えば負の電圧レベルであり（例えば−３Ｖ）、常時、不純物領域２ｂおよび２ｃの間に反転層が形成され、フローティングゲートトランジスタＦＴＲは、常時導通状態となる。
【００３１】
一方、フローティングゲートＦＧへの電子の注入が行なわれない場合、フローティングゲートトランジスタＦＴＲは、初期状態の接地電位レベルを維持し、等価的に絶対値の大きなしきい値電圧を有する状態となる。２値データ記憶時には、このフローティングゲートトランジスタＦＴＲの導通状態／非導通状態を、記憶データの論理値“０”および“１”に対応付ける。
【００３２】
なお、上述の説明においてはチャネルホットエレクトロンが生成されてフローティングゲートに注入されている。しかしながら、ビット線ＢＬに印加される電圧によるドレイン高電界により、ドレインアバランシェホットエレクトロンが生成されてフローティングゲートＦＧに注入されてもよい。
【００３３】
図４および図５は、メモリセルＭＣの記憶データ読出時の印加電圧を示す図である。図４においては、フローティングゲートＦＧに電荷（電子）が蓄積された状態を示し、図５に、フローティングゲートＦＧが、初期状態の、電子が蓄積されていない状態を示す。
【００３４】
図４および図５に示すように、データ読出時においては、ソース線ＳＬおよびＮウェル（基板領域）１に対しては、接地電圧（０Ｖ）が印加される。選択ゲート線ＳＧＬに、−３．３Ｖが印加され、ビット線ＢＬに、−１．５Ｖが印加される。
【００３５】
図４に示すようにフローティングゲートＦＧに電荷（電子）が蓄積されている状態においては、フローティングゲートトランジスタＦＴＲにおいては反転層が形成される。したがって、ソース線ＳＬから不純物領域２ａおよび２ｂを介して供給される正孔が、不純物領域２ｂおよび２ｃを介してビット線ＢＬに流れる（ＰＭＯＳトランジスタでは多数担体が正孔）。したがって、この状態においては、たとえば−４０μＡのドレイン電流（ビット線ＢＬからソース線ＳＬへ流れる電流）Ｉｄが流れる。
【００３６】
一方、図５に示すように、フローティングゲートＦＧに電荷が蓄積されていない状態では、フローティングゲートトランジスタＦＴＲにおいては、不純物領域２ｂおよび２ｃの間には反転層は形成されないかまたは弱い反転層が形成される。この場合、ビット線ＢＬに負の−１．５Ｖが印加されて、容量結合によりフローティングゲートＦＧの電位が負電位となっても、その容量結合によるフローティングゲートＦＧの電位変化は、しきい値電圧以下である（たとえば、フローティングゲートトランジスタＦＴＲのしきい値電圧が−１．５Ｖに設定する）。
【００３７】
したがって、選択トランジスタＳＴＲが、選択ゲート線ＳＧＬ上の負電圧（−３．３Ｖ）に従って導通状態となり、不純物領域２ｂに正孔が供給されても、不純物領域２ｃへは、多数担体の正孔は流れない。したがって、ソース線ＳＬからビット線ＢＬへ電流はほとんど流れないか、流れてもごくわずかであり、ドレイン電流（ビット線電流）Ｉｄは−１μＡ程度である。したがって、このドレイン電流Ｉｄを図示しない読出回路において検出することにより、メモリセルＭＣの記憶データを読出すことができる。
【００３８】
このメモリセルＭＣは、選択トランジスタＳＴＲおよびフローティングゲートトランジスタＦＴＲも、ゲートが１層であり、通常のシングルゲートＭＯＳトランジスタと同一の構造を有する。したがって、このメモリセルＭＣは、周辺回路と同一製造工程で製造することができ、また、フローティングゲートおよびコントロールゲートの２層のゲートを有する積層ゲート型ＭＯＳトランジスタを利用する場合に比べて、メモリセルＭＣと周辺トランジスタとの段差が少なく、製造工程を簡略化することができるという利点を有する。
【００３９】
したがって、図６に示すように、メモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に対するデータの書込／読出に関連する動作を行なう周辺回路１２とは、同一製造工程で、同一半導体基板上に製造される。この同一製造工程でメモリセルアレイ１０のメモリセルのトランジスタおよび周辺回路１２のトランジスタ（周辺トランジスタと以下称す）と同一製造工程で形成する場合、回路設計として、同一設計ルール（最小設計寸法）に基づいてメモリセルトランジスタおよび周辺トランジスタを設計（レイアウト）した場合、前述のように、データ保持特性の問題が生じるため、メモリセルアレイ１０と周辺回路１２において、フローティングゲートＦＧとビット線ＢＬとの間のコンタクトの距離と周辺トランジスタのコントロールゲートと対応の信号線との間のコンタクト間の距離とにそれぞれ適用される設計ルールを異ならせる。
【００４０】
すなわち、通常、ＭＯＳトランジスタなどを形成する場合、製造工程時におけるマスク位置合わせずれを考慮して、コンタクトの位置が設計される。このビット線コンタクト（ドレインコンタクト）は、フローティングゲートＦＧおよび選択ゲートＳＧを形成した後、自己整合的に不純物イオン注入を行なって不純物領域２ａ−２ｃを形成した後に写真製版およびエッチング技法を用いて、通常、形成される。したがって、マスク位置合わせずれを考慮して、ゲート−コンタクト間のショートなどが生じないようにコンタクトとゲート（コントロールゲートおよびフローティングゲート）の間の距離が設定される。このゲート−コンタクト間距離を、フローティングゲートと周辺トランジスタとに対して異なる設計ルールを適用する。
【００４１】
残りの設計ルールについては、できるだけ同一の設計ルールを適用する。すなわち、メモリセルアレイ１０内のフローティングゲートトランジスタのフローティングゲートＦＧとビット線ＢＬとの間のコンタクト距離を除いて同一設計ルールを適用して、設計の効率化を図る。
【００４２】
今、図７に示すように、フローティングゲートＦＧに対して、ビット線に接続されるドレインコンタクト１４との距離として、最小設計寸法（最小加工寸法）を規定する設計ルールに基づいて距離λが適用される場合を考える。周辺トランジスタも、同様の設計ルールに基づいてゲートとコンタクトとの間の距離か決定される。今、マスク位置合わせずれにより、ドレインコンタクト１４のフローティングゲートＦＧに対する位置が、ＡおよびＢだけずれた状態を考える（フローティングゲートＦＧおよびドレインコンタクトのいずれがずれてもよい）。マスク（フローティングゲート用マスクとドレインコンタクト用マスク）の重ね合わせずれ量ＡおよびＢは、それぞれ、０．３λおよび０．５λである。したがって、重ね合わせずれ量Ａの場合には、フローティングゲートＦＧとドレインコンタクト１４との間の距離は０．７λとなり、重ね合わせずれ量Ｂの場合には、フローティングゲートＦＧとドレインコンタクト１４の間の距離が、０．５λとなる。
【００４３】
通常のシングルゲートＭＯＳトランジスタの場合、ゲートとドレインコンタクト１４のショートを防止でき、また結合容量が小さければ、この重ね合わせずれは、例えばずれ量Ｂの場合でも、トランジスタ動作特性上問題は生じない。しかしながら、フローティングゲートＦＧに電荷を蓄積してデータを記憶する場合、以下に説明する問題が生じる。
【００４４】
図８は、マスクの重ね合わせずれ量とメモリセル電流値の減少量の関係を示す図である。横軸に、マスク重ね合わせずれ量を示し、縦軸に、メモリセル電流値の減少量（電荷のリーク量（抜け量））を示す。データ保持（リテンション）判定のしきい値は、メモリセル電流読出時の判定基準となる参照電流値を示す。測定は、電荷の書込後１００時間経過後に測定される。
【００４５】
図８に示されるように、マスク重ね合わせずれ量Ａの場合には、メモリセル電流の減少量は少なく、書込まれたデータを正確に記憶することができる（ＯＫ）。一方、重ね合わせずれ量Ｂの場合には、メモリセルの電流の値の減少量が大きく、メモリセル電流量が低下し、電荷（電子）非蓄積状態と判定され、データの誤読出が生じる（ＮＧ）。
【００４６】
なお、測定時のメモリセル電流（ドレイン電流）は、図８において判定の閾値を示す線を対称軸として減少量曲線を折り返すことによりえられる。
【００４７】
したがって、個々のマスクの位置合わせずれが許容範囲内であっても、フローティングゲート作成用マスクおよびドレインコンタクト作成用マスクの相対的な位置のずれが大きくなる場合があり、相対的な位置のずれを示すマスク重ね合わせずれとして、０．５λのずれが生じた場合、このメモリの信頼性が損なわれる。このようなマスク重ね合わせずれに起因するデータ保持特性の劣化の問題が、本発明者らにより見出された。したがって、このようなマスク位置合わせずれ（マスク重ね合わせずれ）が生じても、正確にデータ保持特性を維持することが必要となる。
【００４８】
まず、対策を検討する前にリークの発生原因を考える。このドレインコンタクトの相対的位置のずれによるフローティングゲートの蓄積電荷のリークは、以下のようなメカニズムで生じると考えられる。
【００４９】
図９は、このメモリセルのドレインコンタクトの構成を具体的に示す図である。図９において、ドレインコンタクト１４は、ビット線に結合されるアルミニウムでたとえば構成されるメタル配線１５と、このメタル配線１５と不純物領域２ｃの間に形成されるバリアメタル１６を含む。バリアメタル１６は、メタル配線１５がアルミニウムで構成され、また、Ｎウェル（半導体基板領域）１が、シリコン半導体基板領域の場合、このアルミニウムとシリコンとの間の共融反応によるアルミニウムの突き抜け（メタル配線１５が、不純物領域２ｃを超えて基板領域（Ｎウェル）１にまで到達する現象）を防止し、また、このドレインコンタクト１４と不純物領域２ｃとの間にオーミックな電気的接続を形成するために用いられる。
【００５０】
フローティングゲートＦＧとドレインコンタクト１４との間には、ＴＥＯＳ膜（テトラエチルオルトシリケート膜）で構成される層間絶縁膜が形成される。この層間絶縁膜においては、電荷を捕獲する電荷トラップ準位１８が存在する。ドレインコンタクト１４とフローティングゲートＦＧとの間の電界により、電荷トラップ準位１８を介してフローティングゲートＦＧに格納された電荷（電子）が移動する。ドレインコンタクト１４は、ビット線に接続されており、データ読出時、−１．５Ｖであり、フローティングゲートＦＧが書込状態のときには、約−３．０Ｖ程度の電圧レベルである。したがって、ドレインコンタクト１４の電位が高いため、このフローティングゲートＦＧとドレインコンタクト１４の間の電界により、電荷トラップ準位１８を電子が順次移動し、フローティングゲートＦＧに蓄積された電荷（電子）が消失する。
【００５１】
この電荷のリークの度合いは、フローティングゲートＦＧとドレインコンタクト１４の間の電界強度に依存する。したがって、このドレインコンタクト１４とフローティングゲートＦＧの距離が短くなった場合、電荷トラップ準位１８を介して多くの電荷（電子）がドレインコンタクト１４へ流出し、データ（電荷）保持特性が劣化する。このような電荷トラップ準位１８は、層間絶縁膜の膜質とその密度には依存するものの、格子欠陥または不純物は、ある割合で不可避的に層間絶縁膜において存在するため、電荷トラップ準位がある程度存在するのは避けられない。
【００５２】
このようなマスク位置合わせずれを原因とするフローティングゲートに蓄積された電荷（電子）のリークを抑制するために、以下の対策を講じる。なお、フローティングゲートとドレインコンタクトとの間の距離のずれは、マスク位置ずれのみならず、プロセスパラメータの変動によりフローティングゲートのサイズが設計値と異なるなど場合にも生じる。以下の説明においては、特に断らない限り、このようなパラメータ変動によるフローティングゲートとドレインとの間の相対位置のずれまたは距離の変動を、「重ね合わせずれ」または「マスク重ね合わせずれ」と称す。
【００５３】
図１０は、この発明の実施の形態１に従う半導体集積回路装置のメモリセルおよび周辺回路のトランジスタの断面構造を概略的に示す図である。メモリセルＭＣおよび周辺回路の周辺トランジスタＰＨは、共通の半導体基板２０上に形成される。メモリセルＭＣは、このＰ型半導体基板２０上のＮウェル１内に形成され、不純物領域２ａ−２ｃと、選択ゲートＳＧと、フローティングゲートＦＧとを含む。不純物領域２ｃに対してドレインコンタクト１４が電気的に接続される。このメモリセルＭＣの構成は、先の図１に示すメモリセルの構造と同じである。
【００５４】
周辺トランジスタＰＨは、Ｐ型半導体基板２０上の別の領域に配置されるＮウェル２２内に形成され、Ｎウェル２２表面に間を置いて形成されるＰ型不純物領域２３ａおよび２３ｂと、これらの不純物領域２３ａおよび２３ｂ上の間のＮウェル２２表面上に形成されるコントロールゲートＣＧと、不純物領域２３ｂに電気的に接続されるコンタクトＣＴを含む。
【００５５】
コントロールゲートＣＧは、ポリシリコンでたとえば構成される第１電極層２３と、第１電極層２３に接して、たとえばタングステンシリサイドで形成される第２電極層２４を含む。コンタクトＣＴは、不純物領域２３ｂに接触するバリアメタル層２７と、このバリアメタル層２７により覆われるプラグ２６を含む。メモリセルＭＣのトランジスタＳＴＲおよびＦＴＲと周辺トランジスタＰＨとは、以下に述べる点を除いて同じ最小設計寸法のルール（設計ルール）に基づいて設計（レイアウト）される。周辺トランジスタＰＨは、この設計ルール（最小設計寸法）に基づいて、不純物領域２３ａおよび２３ｂを結ぶ方向に沿ったコントロールゲートＣＧとコンタクトＣＴの間の距離が、λに設定される。一方、メモリセルＭＣにおいては、フローティングゲートＦＧとドレインコンタクト１４の間の不純物領域２ｂおよび２ｃに沿った距離λｍは、最小設計寸法を規定する設計ルール（最小設計ルール）に基づいて決定される距離λよりも大きくされ、異なる設計ルールに基づいて設定される。好ましくは、このフローティングゲート−ドレインコンタクト間距離λｍは、１．２λ以上の大きさに設定される。
【００５６】
マスク重ね合わせずれにより、周辺トランジスタＰＨにおいてコントロールゲートＣＧとコンタクトＣＴとの間の距離が、たとえば０．５λとなっても、コントロールゲートＣＧとコンタクトＣＴは層間絶縁膜により電気的に分離されており、短絡は生じない。コントロールゲートＣＧは、制御信号または固定電圧を伝達するだけであり、情報記憶のために電荷の蓄積は行なわないため、電荷のリークの問題は生じない。
【００５７】
一方、メモリセルＭＣにおいて、０．５λのマスク重ね合わせ合わせずれが生じても、フローティングゲート−ドレインコンタクト間距離λｍは、λｍ＝１．２λに設定された場合、０．７λの距離がある。したがって、図８に示すように、この場合においても、マスク重ね合わせずれは、等価的にＡの位置に存在し、安定に電荷を保持することができ、電荷保持特性の劣化を抑制することができる。
【００５８】
したがって、このメモリセルＭＣにおいてフローティングゲート−ドレインコンタクト間距離λｍを、周辺トランジスタＰＨの設計ルール（最小設計寸法）に基づいて決定されるコントロールゲート−コンタクト間距離λよりも大きい値に設定することにより、マスク重ね合わせずれに対する余裕度を大きくすることができ、安定に電荷を保持することができる。
【００５９】
このフローティングゲート−ドレインコンタクト間距離λｍは、マスク位置合わせずれの許容度に基づいて生じうる重ね合わせずれ量の範囲を考慮して、また、周辺トランジスタＰＨおよびメモリセルＭＣの最小設計ルールでのコンタクトに対する距離λの値に基づいて設定される。たとえば、フローティングゲート−ドレインコンタクト間距離λｍが、１．１λに設定される場合において、マスク重ね合わせずれが、０．５λ生じても、距離λｍは、０．６λであり、図８に示す特性曲線から、データ保持特性は保証される。メモリセルＭＣにおいてフローティングゲート−ドレインコンタクト間距離λｍを、周辺トランジスタＰＨの最小設計寸法（設計ルール）に基づいて設定されるコントロールゲート−コンタクト間距離λよりも大きい値に設定するだけであり、残りのパラメータについては同じ設計ルールが適用されるため、周辺回路およびメモリアレイをほぼ同じ設計ルールに基づいてレイアウトして同一製造工程で形成することができる。
【００６０】
図１１は、この発明の実施の形態１に従うメモリセルを含むメモリセルアレイの平面レイアウトを概略的に示す図である。図１１において、メモリセルＭＣがＸ方向およびＹ方向に整列して配置される。Ｙ方向に隣接するメモリセルＭＣの間に、ドレインコンタクト１４が配設される。メモリセルＭＣは、Ｙ方向においてドレインコンタクト１４に関して対称な形状に形成される。各ドレインコンタクト１４のＹ方向の両側に、距離λｍをもってフローティングゲートＦＧが、Ｘ方向に沿って整列して配置される。フローティングゲートＦＧのＹ方向の外側に、Ｘ方向に沿って選択ゲートＳＧが連続的に延在して配設される。選択ゲートＳＧの間には、Ｙ方向に整列してソースコンタクト３０が形成される。ソースコンタクト３０は、Ｘ方向に連続的に延在して形成される不純物領域（２ａ）に結合される。Ｘ方向に関して、ドレインコンタクト１４とソースコンタクト３０とが交互に配設される。ソースコンタクト３０は、Ｘ方向に隣接する２つのメモリセルに対して１つの割合で設けられる。
【００６１】
メモリセルＭＣは、フローティングゲートＦＧとドレインコンタクト１４の間の不純物領域２ｃと、フローティングゲートＦＧと選択ゲートＳＧの間の不純物領域２ｂと、選択ゲートＳＧ外部の不純物領域２ａを含む。不純物領域２ａが近傍のソースコンタクト３０と結合される。メモリセルＭＣの間の糸巻き形状領域（中央の太い矩形領域と両端の細い突出矩形領域とで構成される領域）は、素子分離領域であり、フィールド絶縁膜またはシャロートレンチ分離構造により、Ｘ方向に整列するメモリセルが互いに分離される。
【００６２】
この図１１に示すレイアウトが、Ｘ方向に沿って繰り返し配置され、Ｙ方向については、選択ゲートＳＧに関して対象となるように、図１１に示すレイアウトを選択ゲート線対ごとに折り返して繰返し配置される。
【００６３】
図１１に示すように、ドレインコンタクト１４が、Ｙ方向に隣接するメモリセルＭＣにより共有される。したがって、マスク重ね合わせずれが生じた場合、ドレインコンタクト１４を共有するメモリセルの一方のメモリセルにおいてフローティングゲートＦＧとドレインコンタクト１４の間の距離が、設計値λｍよりも長く、他方のメモリセルのドレインコンタクト１４とフローティングゲートＦＧの間の距離が設計値λｍよりも短くなる。フローティングゲートＦＧとドレインコンタクト１４の間の距離が短くなったメモリセルにおいても、ずれ量をＢとして、フローティングゲート−ドレインコンタクト間距離λｍ‐Ｂは、データ反転が生じない距離に維持され（λｍはλよりも大）、ドレインコンタクト１４をＹ方向において隣接するメモリセルの共有するレイアウトにおいても、データ保持特性を確実に保証することができる。
【００６４】
図１２は、図１１に示すメモリセルアレイのレイアウトに対する上層のメタル配線のレイアウトを概略的に示す図である。図１２において、選択ゲートＳＧ上にこれと整列してＸ方向に延在して選択ゲート線ＳＧＬが配設される。Ｙ方向において、ドレインコンタクトと整列して、ビット線ＢＬが配置され、ソースコンタクトと整列してソース線ＳＬが配置される。ビット線ＢＬおよびソース線ＳＬは、第１メタル配線で形成され、選択ゲート線ＳＧＬは、上層の第２メタル配線で形成される。これらのメタル配線は、アルミニウムまたは銅を主要材料として形成される。
【００６５】
ソース線ＳＬがＹ方向に延在して、図１１に示すソースコンタクト３０と電気的に接続される。選択ゲート線ＳＧＬは、所定のピッチで、図１１に示す選択ゲートＳＧと電気的に接続され、選択ゲートＳＧの電気的抵抗を低減する。ビット線ＢＬが、図１１に示すドレインコンタクト１４と結合される。ソース線ＳＬおよびビット線ＢＬが交互に配置される。
【００６６】
ソース線ＳＬがＹ方向に延在し、図１１に示すソース拡散層（不純物領域２ａ）が、Ｘ方向に延在している。したがって、メモリセルＭＣのソースに対しては、ソース線ＳＬにより拡散抵抗を低減し、ソース電位を安定に所定電位レベル（接地電圧レベル）に維持する。
【００６７】
フローティングゲートＦＧは、フローティング状態にあり、いずれのメタル配線とも接続されない。
【００６８】
図１３は、図１１および図１２に示すメモリセルＭＣの電気的等価回路を示す図である。図１３において、メモリセルＭＣが行列状に配列される。ワード線（選択ゲート線ＳＧＬと選択ゲートＳＧ）がＸ方向に整列するメモリセルＭＣの行の選択トランジスタＳＴＲに共通に配設される。各メモリセル行に対応してワード線ＷＬが配設される。Ｙ方向に沿って整列するメモリセルＭＣの列それぞれに対応してビット線ＢＬが配設される。ビット線ＢＬがフローティングゲートトランジスタＳＴＲのドレインに結合される。２つのビット線当たり１つのソース線ＳＬが設けられ、各ソース線ＳＬがＹ方向に延在する。Ｘ方向に整列するメモリセルＭＣの行においては、対応の選択トランジスタＳＴＲのソース領域が拡散層ＳＤＬにより共通に接続される。この拡散層ＳＤＬは、図１０に示す不純物領域２ａが連続的にＸ方向に延在して形成され、ソース線ＳＬとの交差部において、交差するソース線ＳＬと接続される。このメモリセルアレイは、Ｎウェル１内に形成される。まＴ、ビット線ＢＬと対応のメモリセルのフローティングゲートトランジスタＦＴＲを接続する配線部分がドレインコンタクトに対応する。
【００６９】
この図１３に示すメモリセルアレイ配置においてワード線ＷＬが選択され、ワード線ＷＬｘが非選択状態であり、ビット線ＢＬが選択状態、ビット線ＢＬｘが非選択状態である場合を考える。選択ワード線ＷＬに接続される選択トランジスタＳＴＲがすべてオン状態となり、非選択ワード線ＷＬｘに接続される選択トランジスタＳＴＲは非導通状態を維持する。選択ワード線ＷＬと選択ビット線ＢＬの交差部に配置されるメモリセルＭＣにおいて選択トランジスタＳＴＲおよびフローティングゲートトランジスタＦＴＲが直列に接続され、電流経路が、その記憶データに応じて選択的に形成される。図１３に示すメモリセルＭＣに対してＹ方向に隣接するメモリセルにおいては、対応のワード線ＷＬｘが非選択状態であり、選択トランジスタが非導通状態であり、電流が流れる経路は形成されない。非選択ビット線ＢＬｘ上に対しては、ソース線ＳＬと同一電位が供給されるため、これらの非選択ビット線ＢＬｘと選択ワード線ＷＬの交差部に配置されるメモリセルにおいても、たとえ選択トランジスタＳＴＲがオン状態となっても、電流は流れない。選択ワード線ＷＬと選択ビット線ＢＬの交差部に対応して配置されるメモリセルＭＣに対してのみ、データの書込および読出を行なうことができる。
【００７０】
図１４は、メモリセルと同一製造工程で同一半導体基板上に形成される周辺トランジスタＰＨの平面レイアウトを概略的に示す図である。平面トランジスタＰＨは、不純物領域２３ａおよび２３ｂと、これらの不純物領域２３ａおよび２３ｂの間に配設されるコントロールゲートＣＧを含む。
【００７１】
周辺トランジスタＰＨは、この周辺トランジスタＰＨが配置される周辺回路の機能により、その接続状況が異なり、不純物領域２３ａおよび２３ｂに対応して設けられるコンタクトＣＴａおよびＣＴｂの接続状態は異なる。コントロールゲートＣＧとコンタクトＣＴａおよびＣＴｂの距離は、最小設計寸法（設計ルール）に基づいて、λにともに設定される。
【００７２】
図１４に示す周辺トランジスタＰＨのレイアウトにおいては、コンタクトＣＴａおよびＣＴｂのいずれがソースであるかは、この周辺トランジスタＰＨの適用用途に応じて適宜定められる。ドレインコンタクトは、ＰチャネルＭＯＳトランジスタの場合、ソース電位以下の電位が与えられる端子に対応する。したがって、周辺トランジスタＰＨにおいて、ソース端子およびドレイン端子が固定的に定められ、ソースコンタクトおよびドレインコンタクトに対する距離が異なる場合、メモリセルのフローティングゲートトランジスタのドレインコンタクトに対する距離が、周辺トランジスタＰＨのドレインコンタクトに対する距離λに基づいて設定される。
【００７３】
コントロールゲートＣＧは、図１１に示す選択ゲートＳＧと同一製造工程で作成される。選択ゲート線ＳＧＬは、メモリアレイのワード線の配線抵抗を低減して信号伝播遅延を提言するためにも受けられており、周辺回路において選択ゲート線と同層の第２メタル配線が、コントロールゲートと常に接続されるとは限らない。
【００７４】
メモリセルとしてシングルゲートトランジスタを用い、周辺トランジスタと同一製造工程で製造する。フローティングゲートトランジスタのドレインコンタクトに対する設計ルールのみを異ならせ残りの設計ルールはすべて同一とする。これにより、メモリセルおよび周辺回路の設計およびレイアウトを効率的に行なうことができ、また製造工程を簡略化することができる。
【００７５】
以上のように、この発明の実施の形態１に従えば、プログラム可能なメモリにおいて、メモリセルのフローティングゲートトランジスタとドレインコンタクトの間の距離を、このメモリアレイ周辺回路の周辺トランジスタのコントロールゲートと近接する信号線に対するコンタクトとの距離の、異なる設計ルールに基づいて設定しており、メモリセルのフローティングゲートトランジスタのデータ保持特性を改善することができる。特に、メモリセルのフローティングゲートトランジスタとドレインコンタクトとの距離を、周辺トランジスタのコントロールゲートとコンタクトの間の距離を設計ルールで定められる最小設計寸法に基づいて決定する場合、周辺トランジスタのコントロールゲート−コンタクト間距離よりも長い距離に、フローティングゲートトランジスタとドレインコンタクトの距離を設定することにより、フローティングゲートとドレインとの間の電界を緩和でき、プロセスばらつきによるマスク位置合わせずれまたは寸法のばらつきに起因するマスク重ね合わせずれが生じる場合においても、十分な距離をフローティングゲートとドレインコンタクトの間に確保することができ、データ保持特性の劣化を抑制することができる。
【００７６】
［実施の形態２］
図１５は、この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１５において、半導体集積回路装置５０は、プロセッサ５２と、プロセッサ５２の作業領域等として機能するメモリ５３と、プロセッサ５２の処理に対する時間管理を行なうタイマ５４と、バイトストリームとビットストリームとの間の変換を行なう汎用非同期送受信器（ＵＡＲＴ）５５と、電源の管理を行なう電源管理ユニット（ＰＷＭ）５７と、ＵＡＲＴ５５と外部との間でシリアルにデータをビットストリームの形態で転送するシリアルインターフェイス５６と、プロセッサ５２に対するブートロード用のプログラムおよびフォントなどの固定データを格納するＯＴＰＲＯＭ６０を含む。
【００７７】
メモリ５３は、ＲＡＭ（ランダム・アクセス・メモリ）またはフラッシュメモリ（ＥＥＰＲＯＭ）で構成される。ＯＴＰＲＯＭ６０は、メモリセルのフローティングゲートトランジスタＦＴＲとドレインコンタクトとの間の距離が先の実施の形態１と同様、最小設計ルールと異なるルールに基づいてλｍに設定され、半導体集積回路装置５０のＯＴＰＲＯＭ６０以外の周辺ユニットのトランジスタ（周辺トランジスタ）は、コントロールゲートとソース／ドレインコンタクトとの距離は、設計ルールの最小設計寸法に基づいて、先の実施の形態１と同様、λに設定される。λｍ＞λである。
【００７８】
図１５に示す半導体集積回路装置５０は、ワンチップマイクロコンピュータであり、構成要素のトランジスタが上述のルールを除いて最小設計ルールに基づいて構成要素が設計されて同一の製造工程で形成される（メモリ５３がＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）およびフラッシュメモリを含む場合においても、メモリセルは、プロセッサ５２などの周辺ユニットと同一製造工程で形成される）。
【００７９】
したがって、半導体集積回路装置５０において、種々の機能ブロック（マクロ）を同一半導体基板上に同一設計ルールに基づいてレイアウトして製造する場合においても、ＯＴＰＲＯＭ６０においては、このフローティングゲートトランジスタＦＴＲのドレインコンタクトに対する距離が、最小設計寸法を規定する設計ルール（最小設計ルール）と異なるルールに基づいて設定されており、この半導体集積回路装置５０製造時においてマスク位置合わせずれ、およびトランジスタ各部の寸法のばらつき等が生じても、ＯＴＰＲＯＭ６０の信頼性は確保することができる。
【００８０】
以上のように、この発明の実施の形態２に従えば、ＯＴＰＲＯＭとプロセッサなどの周辺装置が同一半導体基板上に集積化される構成においても、このＯＴＰＲＯＭ６０のフローティングゲートトランジスタのドレインコンタクトとフローティングゲートの距離を、周辺ユニットのトランジスタの最小設計ルール（最小設計寸法を規定する設計ルール）に基づいて設定されるコンタクトに対する距離と異なる値に設定しており、ＣＭＯＳプロセスで製造することのできる信頼性の高いＯＴＰＲＯＭを含む半導体集積回路装置を実現することができる。
【００８１】
［実施の形態３］
図１６は、この発明の実施の形態３に従うメモリセルの電気的等価回路を示す図である。図１６においては、メモリセルＭＴとして、フローティングゲートＦＧＦとコントロールゲートＣＧを有する積層ゲート型トランジスタが用いられる。このフローティングゲートがたトランジスタＦＧＦは、ソースノード（コンタクト）ＳＣおよびドレインノード（コンタクト）ＤＣを有する。メモリセルＭＴは、フローティングゲートＦＧＦに蓄積される電荷量に応じてしきい値電圧が決定され、記憶データに応じてフローティングゲートの蓄積電荷量を調整する。
【００８２】
図１６に示すように、フローティングゲートＦＧＦとコントロールゲートＣＧが積層される積層ゲート型トランジスタを記憶素子として利用する場合においても、同様、本発明の構成を適用することができる。
【００８３】
すなわち、メモリセルＭＴは、ソースおよびドレイン領域が、それぞれ、ソースコンタクトＳＣおよびドレインコンタクトＤＣを介してソース線およびビット線に結合される。この場合、フローティングゲートＦＧＦとドレインコンタクトＤＣの距離は、他の周辺トランジスタの最小設計ルールに基づく寸法（λ）よりも大きな距離λｍに設定する。周辺トランジスタは、コントロールゲートとソース／ドレインコンタクトの距離は、最小設計ルールに従ってλに設定される。周辺トランジスタとメモリセルＭＴとが同一製造工程で同一半導体チップ上に製造されるのは、実施の形態１および２と同様である。
【００８４】
積層ゲート型トランジスタをメモリセルとして利用するメモリも、一括消去型ＰＲＯＭおよびＯＴＰＲＯＭとして利用することができる。ＲＯＭとして利用される場合、プログラム後はデータ読出が行われるだけである。
【００８５】
メモリセルＭＴが、Ｎチャネルトランジスタの場合、データ読出時、ソース線を介してソースコンタクトＳＣが接地電圧レベルに維持される。ドレインコンタクトＤＣが、ビット線に結合され、このメモリセルＭＴの選択／非選択に応じて読出電圧または接地電圧が供給される。メモリセルＭＴにおいては、重ね合わせずれによりフローティングゲートとビット線との間の距離が短くなり、読出時のビット線−フローティングゲート間電界が大きくなることが考えられる。特に、データ読出時において、選択ビット線に正の読出電圧が供給される場合、選択ビット線に接続される非選択メモリセルにおいて、コントロールゲート電圧が接地電圧レベルであり、フローティングゲートからビット線に対して電荷が層間絶縁膜を介してリークすることが考えられる。ドレインコンタクトＤＣとフローティングゲートＦＧＦとの間の距離をλｍに設定することにより、このような読出時の電荷リークを抑制することができる。
【００８６】
フローティングゲートＦＧＦは、電子が注入されると負電位状態にある。この場合、コントロールゲートＣＧが非選択状態で接地電位に維持されていると、非選択メモリセルにおいてソースコンタクトＳＣおよびドレインコンタクトＤＣも接地電圧レベルであり、ドレインコンタクトＤＣおよび／またはソースコンタクトＳＣとフローティングゲートＦＧＦとの間で、電荷（電子）のリークが生じ、データ保持特性が劣化する可能性がある。
【００８７】
したがって、ドレインコンタクトＤＣのみならず、ソースコンタクトＳＣに対しても、フローティングゲートＦＧＦとの間の距離をλｍに設定する。これにより、重ね合わせずれが生じても、フローティングゲートに対するリーク原因となる電界を抑制することができ、データ保持特性を改善することができる。
【００８８】
なお、上述の説明においては、フローティングゲートに電荷を蓄積してデータを保持している。しかしながら、絶縁膜に電荷を蓄積してデータを記憶する不揮発性メモリに対しても、本発明は適用可能である。
【産業上の利用可能性】
【００８９】
この発明に従うプログラム可能なメモリは、ＯＴＰＲＯＭのみならず、電気的に書込可能なＲＯＭに適用することができる（パッケージに紫外線消去窓を設ける）。ＯＴＰＲＯＭに適用した場合、安価で信頼性の高いＲＯＭを実現でき、システムオンチップ（ＳＯＣ）などに適用することができる。
【００９０】
また、実施の形態１においてはメモリセルのプログラム時および読出時の選択ゲート電圧およびビット線電圧は負電圧であるものの、これらの電圧は正の電圧であってもよく負電源を利用しない正電源のみを利用するシステムのメモリに対しても本発明は適用可能である。
【図面の簡単な説明】
【００９１】
【図１】この発明の実施の形態１に従うメモリセルの断面構造を概略的に示す図である。
【図２】図１に示すメモリセルの電気的等価回路を示す図である。
【図３】図１に示すメモリセルの書込時の印加電圧を示す図である。
【図４】図１に示すメモリセルのデータ読出時の印加電圧を示す図である。
【図５】図１に示すメモリセルのデータ読出時の印加電圧を示す図である。
【図６】この発明の実施の形態１に従うプログラム可能なメモリの全体の構成を概略的に示す図である。
【図７】図１に示すメモリセルのフローティングゲートとドレインコンタクトの距離を最小設計ルールに基づいて設定した場合のドレインコンタクトとフローティングゲートとの相対的位置を概略的に示す図である。
【図８】図１に示すメモリセルのフローティングゲートとドレインコンタクトの間の距離とメモリセル電流との関係を示す図である。
【図９】フローティングゲートとドレインコンタクトの間のリーク経路を模式的に示す図である。
【図１０】この発明の実施の形態１に従うプログラム可能なメモリのメモリセルおよび周辺トランジスタの断面構造を概略的に示す図である。
【図１１】この発明の実施の形態１おけるメモリセルの平面レイアウトを概略的に示す図である。
【図１２】図１１に示すレイアウトの上層のメタル配線のレイアウトを概略的に示す図である。
【図１３】図１１および図１０に示すメモリセルアレイの電気的等価回路を示す図である。
【図１４】周辺トランジスタの平面レイアウトを概略的に示す図である。
【図１５】この発明の実施の形態２に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１６】この発明の実施の形態３に従うメモリセルの電気的等価回路を示す図である。
【符号の説明】
【００９２】
１  半導体基板領域（Ｎウェル）、２ａ，２ｂ，２ｃ  不純物領域、３ａ，３ｂ  第１電極層、４ａ，４ｂ  第２電極層、ＳＧ  選択ゲート、ＦＧ  フローティングゲート、ＳＴＲ  選択トランジスタ、ＦＴＲ  フローティングゲートトランジスタ、１４  ドレインコンタクト、ＰＨ  周辺トランジスタ、ＣＧ  コントロールゲート、ＣＴ  コンタクト、２０  半導体基板、２２  半導体基板領域（Ｎウェル）、２３ａ，２３ｂ  不純物領域、３０  ソースコンタクト、５０  半導体集積回路装置、５２  プロセッサ、５３  メモリ、６０  ＯＴＰＲＯＭ、ＭＴ  メモリセル、ＳＣ  ソースコンタクト、ＤＣ  ドレインコンタクト。
【図１】
2006310624.tif 000003
【図２】
2006310624.tif 000004
【図３】
2006310624.tif 000005
【図４】
2006310624.tif 000006
【図５】
2006310624.tif 000007
【図６】
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【図７】
2006310624.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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