(57)【要約】      （修正有） 【課題】イメージャに用いるランプ変調式アナログ・デジタル変換器の変換時間を著しく改善する。 【解決手段】ランプ発生器と、このランプ発生器に接続された制御回路であって、これによりランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、この制御回路は各アナログランプ出力に対応するデジタル符号を発生するようにする当該制御回路と、アナログ入力信号と前記アナログランプ出力とを比較して、両者が等しくなった際に信号を発生する比較回路と、を具えるアナログ・デジタル変換器を構成する。 【選択図】図１３
2006050231.tif 000002
【特許請求の範囲】
【請求項１】
ランプ発生器と、
このランプ発生器に接続された制御回路であって、この制御回路により前記ランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、この制御回路は各アナログランプ出力に対応するデジタル符号を発生するようにする当該制御回路と、
アナログ入力信号と前記アナログランプ出力とを受けるように接続された比較回路であって、この比較回路は、受けたアナログ入力信号が前記アナログランプ出力に等しくなった際に信号を発生するようにした当該比較回路と
を具えるアナログ‐デジタル変換器であって、前記デジタル符号をこのアナログ‐デジタル変換器の出力として用いる当該アナログ‐デジタル変換器。
【請求項２】
請求項１に記載のアナログ‐デジタル変換器において、前記制御回路が、
変換情報を受けて出力するようにしたシステム制御器と、
このシステム制御器に接続されたランプ制御器であって、このランプ制御器により出力変換情報からランプモードを決定するとともに、このランプモードを用いてランプ発生器を制御するためのランプパターンを発生させるようにした当該ランプ制御器と
を具えるアナログ‐デジタル変換器。
【請求項３】
請求項２に記載のアナログ‐デジタル変換器において、前記変換情報が、ショット雑音、雑音余裕度及びオフセット値の少なくとも１つを有しているアナログ‐デジタル変換器。
【請求項４】
請求項２に記載のアナログ‐デジタル変換器において、前記変換情報がアナログ信号の推定したショット雑音を有し、前記ランプ制御器が、ランプステップ幅がショット雑音よりも小さくなるようにこのランプステップ幅を計算するようになっているアナログ‐デジタル変換器。
【請求項５】
請求項２に記載のアナログ‐デジタル変換器において、前記変換情報がアナログ信号の推定したショット雑音と所望の雑音余裕度とを有し、前記ランプ制御器が、ランプステップ幅がショット雑音と雑音余裕度との積よりも小さくなるようにこのランプステップ幅を計算するようになっているアナログ‐デジタル変換器。
【請求項６】
請求項２に記載のアナログ‐デジタル変換器において、前記変換情報が、アナログ信号の推定したショット雑音とオフセット値とを有し、前記ランプ制御器が、ランプステップ幅がオフセット値よりも大きい場合のみ変調されたランプステップ幅を有するようにこのランプステップ幅を計算するようにしたアナログ‐デジタル変換器。
【請求項７】
請求項６に記載のアナログ‐デジタル変換器において、ランプステップ幅がオフセット値よりも小さい場合にこのランプステップ幅を変調しないようになっているアナログ‐デジタル変換器。
【請求項８】
請求項１に記載のアナログ‐デジタル変換器において、前記比較回路が更に、
第１入力端がアナログ入力信号の端子に接続され、第２入力端がアナログランプ出力の端子に接続されている二入力比較器と、
アナログ入力信号がアナログランプ出力に等しいことをこの二入力比較器が検出した際にデジタル符号を取り込むラッチ回路と
を具えているアナログ‐デジタル変換器。
【請求項９】
請求項１に記載のアナログ‐デジタル変換器において、前記比較回路が更に、
アナログ入力の端子とアナログランプ出力の端子とに接続され、アナログ入力とアナログランプ出力との差に基づく電圧を発生するサンプル‐ホールド回路と、
この電圧を発生する端子に接続され、アナログ入力信号がアナログランプ出力に等しいということを前記電圧が示した際に比較器信号を発生する単一入力比較器と、
この単一入力比較器が比較器信号を発生した際にデジタル符号を取り込むラッチ回路と
を具えているアナログ‐デジタル変換器。
【請求項１０】
請求項１に記載のアナログ‐デジタル変換器において、前記ランプ発生器が、
ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有するアナログ‐デジタル変換器。
【請求項１１】
請求項１０に記載のアナログ‐デジタル変換器において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっているアナログ‐デジタル変換器。
【請求項１２】
請求項１０に記載のアナログ‐デジタル変換器において、前記アドレス回路が、
行及び列アドレスを発生する行／列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具えるアナログ‐デジタル変換器。
【請求項１３】
請求項１０に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えているアナログ‐デジタル変換器。
【請求項１４】
請求項１０に記載のアナログ‐デジタル変換器において、各ユニットセルが、
列選択信号の端子に接続された第１入力端と行選択信号の端子に接続された第２入力端とを有するＡＮＤゲートと、
ロック信号の端子に接続された第１入力端と前記ＡＮＤゲートの出力端に接続された第２入力端とを有するＯＲゲートと、
このＯＲゲートの出力端に結合された電圧発生回路と
を具えるアナログ‐デジタル変換器。
【請求項１５】
請求項１０に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、
デジタル符号における空のビットを充填する充填ブロック
を具えるアナログ‐デジタル変換器。
【請求項１６】
ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有するランプ発生器。
【請求項１７】
請求項１６に記載のランプ発生器において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっているランプ発生器。
【請求項１８】
請求項１６に記載のランプ発生器において、前記アドレス回路が、
行及び列アドレスを発生する行／列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具えるランプ発生器。
【請求項１９】
請求項１６に記載のランプ発生器において、このランプ発生器が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えているランプ発生器。
【請求項２０】
請求項１６に記載のランプ発生器において、各ユニットセルが、
列選択信号の端子に接続された第１入力端と行選択信号の端子に接続された第２入力端とを有するＡＮＤゲートと、
ロック信号の端子に接続された第１入力端と前記ＡＮＤゲートの出力端に接続された第２入力端とを有するＯＲゲートと、
このＯＲゲートの出力端に結合された電圧発生回路と
を具えるランプ発生器。
【請求項２１】
アナログ信号を出力する画素のアレイと、
これらアナログ信号をデジタル信号に変換するランプ変調式アナログ‐デジタル変換器と
を具える撮像装置。
【請求項２２】
請求項２１に記載の撮像装置において、前記ランプ変調式アナログ‐デジタル変換器が、
ランプ発生器と、
このランプ発生器に接続された制御回路であって、この制御回路により前記ランプ発生器を制御してこのランプ発生器がランプ変調されたアナログランプ出力を発生するようにし、この制御回路は各アナログランプ出力に対応するデジタル符号を発生するようにする当該制御回路と、
アナログ入力信号と前記アナログランプ出力とを受けるように接続された比較回路であって、この比較回路は、受けたアナログ入力信号が前記アナログランプ出力に等しくなった際に信号を発生するようにした当該比較回路と
を具え、前記デジタル符号を、このアナログ‐デジタル変換器の出力として用いる撮像装置。
【請求項２３】
請求項２２に記載の撮像装置において、前記制御回路が、
変換情報を受けて出力するようにしたシステム制御器と、
このシステム制御器に接続されたランプ制御器であって、このランプ制御器により出力変換情報からランプモードを決定するとともに、このランプモードを用いてランプ発生器を制御するためのランプパターンを発生させるようにした当該ランプ制御器と
を具える撮像装置。
【請求項２４】
請求項２３に記載の撮像装置において、前記変換情報が、ショット雑音、雑音余裕度及びオフセット値の少なくとも１つを有している撮像装置。
【請求項２５】
請求項２３に記載の撮像装置において、前記変換情報がアナログ信号の推定したショット雑音を有し、前記ランプ制御器が、ランプステップ幅がショット雑音よりも小さくなるようにこのランプステップ幅を計算するようになっている撮像装置。
【請求項２６】
請求項２３に記載の撮像装置において、前記変換情報がアナログ信号の推定したショット雑音と所望の雑音余裕度とを有し、前記ランプ制御器が、ランプステップ幅がショット雑音と雑音余裕度との積よりも小さくなるようにこのランプステップ幅を計算するようになっている撮像装置。
【請求項２７】
請求項２３に記載の撮像装置において、前記変換情報が、アナログ信号の推定したショット雑音とオフセット値とを有し、前記ランプ制御器が、ランプステップ幅がオフセット値よりも大きい場合のみ変調されたランプステップ幅を有するようにこのランプステップ幅を計算するようにした撮像装置。
【請求項２８】
請求項２７に記載の撮像装置において、ランプステップ幅がオフセット値よりも小さい場合にこのランプステップ幅を変調しないようになっている撮像装置。
【請求項２９】
請求項２２に記載の撮像装置において、前記比較回路が更に、
第１入力端がアナログ入力信号の端子に接続され、第２入力端がアナログランプ出力の端子に接続されている二入力比較器と、
アナログ入力信号がアナログランプ出力に等しいことをこの二入力比較器が検出した際にデジタル符号を取り込むラッチ回路と
を具えている撮像装置。
【請求項３０】
請求項２２に記載の撮像装置において、前記比較回路が更に、
アナログ入力の端子とアナログランプ出力の端子とに接続され、アナログ入力とアナログランプ出力との差に基づく電圧を発生するサンプル‐ホールド回路と、
この電圧を発生する端子に接続され、アナログ入力信号がアナログランプ出力に等しいということを前記電圧が示した際に比較器信号を発生する単一入力比較器と、
この単一入力比較器が比較器信号を発生した際にデジタル符号を取り込むラッチ回路と
を具えている撮像装置。
【請求項３１】
請求項２２に記載の撮像装置において、前記ランプ発生器が、
ランプ符号を発生する曲線発生器と、
このランプ符号から行及び列アドレスとロック信号とを発生させるアドレス回路と、
各々が電圧出力を有する複数のユニットセルのアレイであって、行及び列アドレスとロック信号とに基づくアナログランプ出力を発生する当該アレイと
を有する撮像装置。
【請求項３２】
請求項３１に記載の撮像装置において、前記ロック信号がユニットセルの行全体を駆動するのに用いられるようになっている撮像装置。
【請求項３３】
請求項３１に記載の撮像装置において、前記アドレス回路が、
行及び列アドレスを発生する行／列変換回路と、
行アドレスに対応する行におけるユニットセルを駆動し、選択された行における各ユニットセルが駆動された後に、選択された行に対するロック信号を発生する行デコーダと、
列アドレスに対応する列におけるユニットセルを駆動する列デコーダと
を具える撮像装置。
【請求項３４】
請求項３１に記載の撮像装置において、この撮像装置が更に、
ユニットセルのアレイの合成出力端に接続され、ペデスタル処理中前記アレイの出力端を分離するスイッチ
を具えている撮像装置。
【請求項３５】
請求項３１に記載の撮像装置において、各ユニットセルが、
列選択信号の端子に接続された第１入力端と行選択信号の端子に接続された第２入力端とを有するＡＮＤゲートと、
ロック信号の端子に接続された第１入力端と前記ＡＮＤゲートの出力端に接続された第２入力端とを有するＯＲゲートと、
このＯＲゲートの出力端に結合された電圧発生回路と
を具える撮像装置。
【請求項３６】
アナログ信号を出力する画素のアレイと、これらアナログ信号をデジタル信号に変換するランプ変調式アナログ‐デジタル変換器とを有する撮像装置を具えるプロセッサシステム。
【請求項３７】
アナログ‐デジタル変換器用のランプ発生器の動作方法であって、
所望の平方根曲線に基づくデジタルランプ符号を発生させる工程と、
このデジタルランプ符号から行及び列アドレスを発生させる工程と、
これら行及び列アドレスにより、ユニットセルアレイ中のユニットセルを駆動する工程と、
選択された行中の全てのユニットセルが駆動された際にこれらユニットセルの行をロックし、駆動され且つロックされたこれらユニットセルの合成電圧出力をランプ発生器のランプ変調された出力として用いる工程と
を有するランプ発生器の動作方法。
【請求項３８】
請求項３７に記載のランプ発生器の動作方法において、所望の平方根曲線により、主としてアナログ信号と関連する推定ショット雑音を補償するランプ発生器の動作方法。
【請求項３９】
請求項３７に記載のランプ発生器の動作方法において、この方法が更に、予め決定した処理中、ランプ発生器の出力を消滅させる工程を有しているランプ発生器の動作方法。
【請求項４０】
請求項３９に記載のランプ発生器の動作方法において、前記予め決定した処理をペデスタル処理とするランプ発生器の動作方法。
【請求項４１】
アナログ‐デジタル変換器中のランプ発生器の動作方法であって、
ランプモード制御信号を入力させる工程と、
これらのランプモード制御信号に基づいてランプモードを選択する工程と、
このランプモードに基づくランプパターンを決定する工程と、
符号をランプ発生器に出力してこのランプ発生器がランプ変調された出力信号を発生するようにする工程と
を有するランプ発生器の動作方法。
【請求項４２】
請求項４１に記載のランプ発生器の動作方法において、この方法が更に、
推定ショット雑音を入力させる工程と、
このショット雑音よりも長くないランプステップ幅を発生させる工程と
を有するランプ発生器の動作方法。
【請求項４３】
請求項４１に記載のランプ発生器の動作方法において、この方法が更に、
推定ショット雑音及び雑音余裕度を入力させる工程と、
この推定ショット雑音と雑音余裕度との積よりも大きくないランプステップ幅を発生させる工程と
を有するランプ発生器の動作方法。
【請求項４４】
請求項４１に記載のランプ発生器の動作方法において、この方法が更に、
推定ショット雑音及びオフセット値を入力させる工程と、
ランプステップ幅がオフセット値よりも小さい場合に、変調されないランプステップ幅を発生させる工程と、
ランプステップ幅がオフセット値よりも大きい場合に、変調されたランプステップ幅を発生させる工程と
を有するランプ発生器の動作方法。
【請求項４５】
請求項４１に記載のランプ発生器の動作方法において、この方法が更に、
符号の空のビットを充填する工程
を有するランプ発生器の動作方法。
【請求項４６】
アナログ‐デジタル変換器の動作方法であって、
所望の平方根曲線に基づくデジタルランプ符号を発生させる工程と、
このデジタルランプ符号から行及び列アドレスを発生させる工程と、
これら行及び列アドレスにより、ユニットセルアレイ中のユニットセルを駆動する工程と、
選択された行中の全てのユニットセルが駆動された際にこれらユニットセルの行をロックし、駆動され且つロックされたこれらユニットセルの合成電圧出力をランプ変調された出力として用いる工程と、
入力アナログ信号をランプ変調された出力と比較する工程と、
ランプ変調された出力が入力アナログ信号に到達した際にデジタルランプ符号を出力する工程と
を有するアナログ‐デジタル変換器の動作方法。
【請求項４７】
請求項４６に記載のアナログ‐デジタル変換器の動作方法において、所望の平方根曲線により、主としてアナログ信号と関連する推定ショット雑音を補償するアナログ‐デジタル変換器の動作方法。
【請求項４８】
請求項４６に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、予め決定した処理中、ランプ発生器の出力を消滅させる工程を有しているアナログ‐デジタル変換器の動作方法。
【請求項４９】
請求項４６に記載のアナログ‐デジタル変換器の動作方法において、前記予め決定した処理をペデスタル処理とするアナログ‐デジタル変換器の動作方法。
【請求項５０】
アナログ‐デジタル変換器の動作方法であって、この方法が、
ランプモード制御信号を入力させる工程と、
これらのランプモード制御信号に基づいてランプモードを選択する工程と、
このランプモードに基づくランプパターンを決定する工程と、
符号をランプ発生器に出力してこのランプ発生器がランプ変調された出力信号を発生するようにする工程と
入力アナログ信号をランプ変調された出力と比較する工程と、
ランプ変調された出力が入力アナログ信号に到達した際に符号を出力する工程と
を有するアナログ‐デジタル変換器の動作方法。
【請求項５１】
請求項５０に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、
推定ショット雑音を入力させる工程と、
このショット雑音よりも長くないランプステップ幅を発生させる工程と
を有するアナログ‐デジタル変換器の動作方法。
【請求項５２】
請求項５０に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、
推定ショット雑音及び雑音余裕度を入力させる工程と、
この推定ショット雑音と雑音余裕度との積よりも大きくないランプステップ幅を発生させる工程と
を有するアナログ‐デジタル変換器の動作方法。
【請求項５３】
請求項５０に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、
推定ショット雑音及びオフセット値を入力させる工程と、
ランプステップ幅がオフセット値よりも小さい場合に、変調されないランプステップ幅を発生させる工程と、
ランプステップ幅がオフセット値よりも大きい場合に、変調されたランプステップ幅を発生させる工程と
を有するアナログ‐デジタル変換器の動作方法。
【請求項５４】
請求項５０に記載のアナログ‐デジタル変換器の動作方法において、この方法が更に、
符号の空のビットを充填する工程
を有するアナログ‐デジタル変換器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、撮像装置（イメージャ）に関するものであり、特に、アナログ画像信号のランプ（傾斜）変調式アナログ‐デジタル変換に関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージャ回路は画素の焦点面を具えており、各画素は基板上に設けたホトセンサ、例えば、光ゲート、光導電体又はホトダイオードを有し、基板の下側部分に光により発生される電荷を蓄積するようになっている。各画素は、基板上又は基板内に形成された電荷検出領域を有し、この電荷検出領域は読み出し回路の一部である出力トランジスタのゲートに接続されている。この電荷検出領域はフローティング拡散領域として構成することができる。あるイメージャ回路では、各画素は、電荷をホトセンサから電荷検出領域へ転送するトランジスタのような少なくとも１つの電子装置と、電荷転送前に電荷検出領域を、予め決定した電荷レベルにリセットする１つの装置、代表的にはトランジスタとを有しうる。
【０００３】
ＣＭＯＳイメージャにおいては、画素の能動素子が、
（１）フォトン−電荷変換と、
（２）画像電荷の蓄積と、
（３）電荷検出領域への電荷の転送前における、この電荷検出領域の既知の状態へのリセットと、
（４）電荷増幅を伴う電荷検出領域への電荷の転送と、
（５）読み出しのための画素の選択と、
（６）画素電荷を表す信号の増幅及び出力と
の必要機能を実行する。光電荷は、電荷蓄積領域から電荷検出領域へ移動させる際に増幅することができる。電荷検出領域における電荷を代表的にはソースホロワ出力トランジスタによって画素出力電圧に変換する。
【０００４】
上述した種類のＣＭＯＳイメージャは、例えば、マイクロン・テクノロジー・インコーポレイテッド（Micron Technology Incorporated）に譲渡された米国特許第 6,140,630号、米国特許第 6,376,868号、米国特許第 6,310,366号、米国特許第 6,326,652号、米国特許第 6,204,524号、米国特許第 6,333,205号に記載されているように、一般に知られている。これらの米国特許は参考のために導入したものである。
【特許文献１】米国特許第６，１４０，６３０号
【特許文献２】米国特許第６，３７６，８６８号
【特許文献３】米国特許第６，３１０，３６６号
【特許文献４】米国特許第６，３２６，６５２号
【特許文献５】米国特許第６，２０４，５２４号
【特許文献６】米国特許第６，３３３，２０５号
【０００５】
４つのトランジスタより成る代表的なＣＭＯＳ画素１０を図１に示す。この画素１０はホトセンサ１２（例えばホトダイオード、光ゲート等）と、転送トランジスタ１４と、フローティング拡散領域ＦＤと、リセットトランジスタ１６と、ソースホロワトランジスタ１８と、行選択トランジスタ２０とを有する。ホトセンサ１２は、転送トランジスタ１４が転送ゲート制御信号ＴＸにより駆動された際に、この転送トランジスタ１４によりフローティング拡散領域ＦＤに接続される。
【０００６】
前記のリセットトランジスタ１６は、フローティング拡散領域ＦＤと、アレイ画素供給電圧Ｖaa_pixの回路点との間に接続されている。リセット制御信号ＲＳＴは、既知のように、リセットトランジスタ１６を駆動し、フローティング拡散領域ＦＤをアレイ画素供給電圧Ｖaa_pixのレベルにリセットする。
【０００７】
ソースホロワトランジスタ１８は、フローティング拡散領域ＦＤに接続されたゲートを有し、アレイ画素供給電圧Ｖaa_pixの回路点と行選択トランジスタ２０との間に接続されている。ソースホロワトランジスタ１８はフローティング拡散領域ＦＤに移された電荷を出力電圧信号Ｖout に変換する。行選択トランジスタ２０は、行選択信号ＳＥＬにより、ソースホロワトランジスタ１８を画素アレイの列ライン２２に選択的に接続し、このソースホロワトランジスタ１８の出力電圧信号Ｖout をこの列アレイ２２に出力するように制御しうる。
【０００８】
画素１０から出力される信号はアナログ電圧である。これらの出力信号は、他の処理のためにアナログからデジタルに変換する必要がある。従って、画素出力信号は通常、アナログ‐デジタル変換器（ＡＤＣ）（図１には図示せず）に送られる。多くのＣＭＯＳイメージセンサは、本質的に比較器とこれに関連する制御論理回路とより成るランプ変調式アナログ‐デジタル変換器を用いている。通常のランプ変調式アナログ‐デジタル変換器では、変換されるべき信号の入力電圧が、徐々に増大する基準電圧と比較される。この徐々に増大する基準電圧は、デジタル‐アナログ変換器（ＤＡＣ）がデジタル符号を順序付けてアナログ電圧に変換することによりこのデジタル‐アナログ変換器により発生される。この徐々に増大する基準電圧がランプ電圧として知られている。動作に当たっては、ランプ電圧が入力電圧の値に到達すると、比較器が、ＤＡＣのデジタル符号を取り込む信号を発生する。取り込まれたデジタル符号がアナログ‐デジタル変換器の出力として用いられる。
【０００９】
ランプ変調式アナログ‐デジタル変換器は代表的に、電力消費量が少ない極めて簡単な回路から成っている。ランプ変調式アナログ‐デジタル変換器に対する問題は、このアナログ‐デジタル変換器により発生させ出力しうる可能なすべてのデジタル値に亙って一時に１つの値ずつ処置する必要があるということである。単一傾斜のランプ変調式アナログ‐デジタル変換器に対するランプ発生器の代表的な構成は２N 個のランプ電圧ユニットセルを有する。図２は、１２ビットランプ変調式アナログ‐デジタル変換器に対するランプ発生器４０の一部を示す。このランプ発生器４０は、４０９６個のユニットセル４２1 、４２2 、…、４２4096（これらユニットセルを集合的には以後“ユニットセル４２”と称する）を有し、これらの出力端はキャパシタ４４に接続され、このキャパシタ４４がランプ出力電圧Ｒamp outputを出力する。これらユニットセル４２は互いに直列に接続されて長いシフトレジスタを形成している。
【００１０】
アナログ‐デジタル変換器が始動すると、論理値“１”が第１のユニットセル４２1 内にロードされる。次のクロックエッジで、第１のユニットセル４２1 内の論理値“１”が第２のユニットセル４２2 にシフトされ、その間に第１のユニットセルに論理値“１”が再びロードされる。この時点では、４０９６個のユニットセル４２のうちの２つに論理値“１”がロードされており、他の全てのユニットセルには論理値“０”がロードされている（例えば、全てのユニットセル４２の初期状態では、論理値“０”がロードされているものと仮定する）。一方、これらユニットセル４２の出力ＯＵＴ_1、ＯＵＴ_2、…、ＯＵＴ_4096 がキャパシタ４２に供給されてランプ電圧出力Ｒamp outputを形成する。この動作は、４０９６個の全てのユニットセルに論理値“１”がロードされるまで継続される。従って、アナログ‐デジタル変換を完成させるには、ランプ電圧発生処理に４０９６個のクロックサイクル（すなわち、２N サイクル）を必要とする。
【００１１】
図３は、図２のランプ発生器４０に用いる代表的なランプ電圧ユニットセル４２i を示す。このユニットセル４２i はＤフリップフロップ５０と、２つのトランジスタ５２及び５６と、キャパシタ５４とを有する。フリップフロップ５０の入力端には、シフトした入力ビットsiが供給される。フリップフロップ５０の出力端Ｑはトランジスタ５２及び５６のゲートに接続されており、しかも次のセル（図示せず）に、シフトした出力soを供給する。第１トランジスタ５２の端子は高基準電圧Ｖref_hiの回路点とキャパシタ５４との間に接続されている。第２トランジスタ５６の端子は低基準電圧Ｖref_loの回路点とキャパシタ５４との間に接続されている。
【００１２】
動作に当たっては、各クロックサイクルに対して、セル４２i から出力電圧out_i が発生される。図２に示すように、各出力out_i はキャパシタ４４で合成されて、ランプ出力Ｒamp outputを形成する。
【００１３】
原理的には、ランプ電圧演算サイクルＮRAMPの個数をＮRAMP＝２N として表すことができる。ここで、Ｎはビット数で表したイメージャ（すなわち、アナログ‐デジタル変換器）のデータ解像度である。例えば、イメージャが１２ビットの解像度を有する場合には、正しいデジタル出力を得るのに１２ビットのランプ変調式アナログ‐デジタル変換器を用いる必要がある。１２ビットのランプ変調式アナログ‐デジタル変換器の場合、入力電圧を適切なデジタル符号（４０９６個の可能性のうちの１つ）に変換するのを達成するのに、いずれの１変換サイクルにおけるステップをも４０９６個とすることができる。同様に、１０ビットのランプ変調式アナログ‐デジタル変換器の場合には、いずれの１変換サイクルにおけるステップも１０２４個とすることができる。例えば、比較器の動作周波数が１００ＭHzであるものと仮定すると、変換には１０ビット及び１２ビットの解像度に対しそれぞれ約１／１００ｋHz及び１／２５ｋHzを要する。これらの変換期間は長く、この期間は、イメージャ（すなわち、アナログ‐デジタル変換器）における解像度の追加の各ビット当り２倍ずつ増大する。
【００１４】
ＣＭＯＳイメージャの時間解像度は増大させるのが望ましい為、アナログ‐デジタル変換器におけるステップ数は減少させるのが望ましい。従って、ランプ変調式アナログ‐デジタル変換器を用いているイメージャにおけるアナログ‐デジタル変換時間をかなり減少させるアナログ‐デジタル変換器の要求及び必要性があるものである。
【００１５】
更に、殆どの自然な信号は量的な変動を有するということが知られている。例えば、入射フォトンの平均数Ｎphotonには、約
【数１】
2006050231.tif 000003
の偏差を伴う変動があり、対応する信号対雑音比（Ｓ／Ｎ）は
【数２】
2006050231.tif 000004
に制限される。
【００１６】
この種類の雑音は、しばしば“ショット雑音”と称されており、イメージャのような殆どの電荷検出装置において生じる。１画素における累積電子の平均数Ｎele に対し、
【数３】
2006050231.tif 000005
のショット雑音成分が存在するおそれがある。このことは、
【数４】
2006050231.tif 000006
のレベルよりも低いアナログ‐デジタル変換出力のビットは実際に無意味であることを意味する。従って、従来のイメージャに用いられているアナログ‐デジタル変換処理にショット雑音の存在を考慮することにより、変換精度及び速度を向上させることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、イメージャに用いるランプ変調式アナログ‐デジタル変換器の変換時間を著しく改善させた当該アナログ‐デジタル変換器を提供するものである。
【００１８】
本発明は更に、光信号検出目的の変換時間を減少させた場合でも、信号品質を維持するアナログ‐デジタル変換器をも提供するものである。
【課題を解決するための手段】
【００１９】
上述した及びその他の特徴及び利点は、本発明の種々の例においては、イメージャにランプ変調式アナログ‐デジタル変換器を設けることにより達成する。このランプ変調式アナログ‐デジタル変換器は、変換精度を改善するために変換処理のステップ数を１ステップ以上減少させるランプ電圧を発生しうるランプ発生器を用いる。
【００２０】
一例では、ランプ発生器がデジタル制御器を用いて必要なランプ電圧の発生を制御するようにする。
【００２１】
他の例では、アナログ‐デジタル変換器が、アナログ‐デジタル変換処理において、ショット雑音及び／又は雑音余裕度とオフセットとを考慮するようにする。
【００２２】
本発明の上述した及びその他の利点及び特徴は、添付図面を参照した以下の実施例の説明から、より一層明らかとなるであろう。
本発明は、イメージャにおけるアナログ‐デジタル変換処理の動作を速めるためにランプ変調式アナログ‐デジタル変換器を用いる。すなわち、アナログ信号が大きくなった際に、デジタル符号の１デジタル値（以後“ＬＳＢ”と称する）だけランプ電圧を増加させるのではなく、ビット解像度が減少するようにランプステップを変調させる。すなわち、ランプ電圧のステップ幅は１ＬＳＢよりも多くを含む。
【００２３】
図４は、ランプ変調式アナログ‐デジタル変換器におけるランプステップ６０を示すグラフである。入力信号ＩＮが増大するにつれ、出力ＯＵＴに対するステップの幅が（以下に詳細に説明するように）増大する。ランプステップ幅を増大させることにより（すなわち、アナログ‐デジタル変換の解像度を減少させることにより）、例えばフレームレートの高いイメージャにおける線形特性を良好に維持した状態で、変換ステップ数を減少させ、これによりアナログ‐デジタル変換処理を速めることができる。
【００２４】
ランプ変調は、アナログ信号のフォトンショット雑音特性を反映する平方根曲線を必要とする。従って、ランプ変調では、レジスタ形のランプ発生器４０（図２）を構成し直す必要がある。図５は、ランプ変調式アナログ‐デジタル変換器に対するランプ発生器７０の一部分を示す。このランプ発生器７０は、シフト用の通路、すなわち、ランプ発生器７０を通る通路を再形成し、このランプ発生器７０を通る通路が、必要とする理想的な平方根曲線を概略で近似するようにする数個の転送スイッチＳＷ1 、ＳＷ2 、ＳＷ3 、ＳＷ4 、ＳＷ5 を用いている。
【００２５】
図示のランプ発生器７０では、４０９６個のユニットセル（集合的に“ユニットセル７２”と称する）が、１０個のユニットセル７２の群に組織化されている。図５は、６個の群７６、７７ａ、７７ｂ、７８ａ、７８ｂ、７８ｃを示している。第１の群７６は、ユニットセル７２1 、…、７２10を有している。第２の群７７ａは、ユニットセル７２11、７２13、…、７２29を有している。第３の群７７ｂは、ユニットセル７２12、７２14、…、７２30を有している。第４の群７８ａは、ユニットセル７２31、７２34、…、７２58を有している。第５の群７８ｂは、ユニットセル７２32、７２35、…、７２59を有している。第６の群７８ｃは、ユニットセル７２33、７２36、…、７２60を有している。第１の群７６は１ＬＳＢ領域を表しており、このことはランプステップ幅が１ＬＳＢ幅のみであることを意味する。第２の群７７ａ及び第３の群７７ｂは２ＬＳＢ領域を表しており、このことはランプステップ幅が２ＬＳＢ幅であることを意味している。第４の群７８ａ、第５の群７８ｂ及び第６の群７８ｃは３ＬＳＢ領域を表しており、このことはランプステップ幅が３ＬＳＢ幅であることを意味している。
【００２６】
各群７６、７７ａ、７７ｂ、７８ａ、７８ｂ、７８ｃでは、ユニットセル７２が直列に接続されている。各群７６、７７ａ、７７ｂ、７８ａ、７８ｂ、７８ｃの出力端は、シフト用の通路をその次の群に切換えるのに、スイッチＳＷ1 、ＳＷ2 、ＳＷ3 、ＳＷ4 、ＳＷ5 の１つに接続される。例えば、１０クロックサイクル後、シフト処理が２ＬＳＢ領域に入り、ランプ幅が１シフト当り（例えば、ユニットセル７２12→７２14→…→７２30の順序で）２ずつ上昇する。２０クロックサイクル後、シフト処理が３ＬＳＢ領域に入り、ランプ幅が１シフト当り（例えば、ユニットセル７２33→７２36→…→７２60の順序で）３ずつ上昇する。
【００２７】
１つよりも多い平方根曲線が必要である場合には、供給路を選択的に切換えるためにより多くの転送スイッチＳＷ1 等が必要となり、これは不必要に複雑になるおそれがある。更に、これらのスイッチ（及び一般にランプ発生器７０）の構成の結果、必要とする平方根曲線の近似が得られる。しかし、この近似はランプ発生器の精度を悪くするおそれがあり、このことは不所望なことである。
【００２８】
上述した欠点を解決した本発明の実施例により構成した代表的なランプ発生器１００を図６に示す。本発明のこのランプ発生器１００によれば、発生された数の必要とする平方根曲線と関連する欠点なしに、ランプ変調を可能にする簡単な回路構成が得られる。このランプ発生器１００はデジタル平方根曲線発生器１０２と、行／列変換器１０４と、行デコーダ１０６と、列デコーダ１０８とより成るデジタル制御器１０１を有する。このデジタル制御器１０１は、ランプユニットセルアレイ１２０を、このアレイ１２０がランプ出力Ｒamp outputを（キャパシタ１１０を介して）発生するように制御する。このランプ発生器１００の動作を以下に更に詳細に説明する。
【００２９】
図７は,図６の代表的なランプ発生器１００の一部分を示す。この図７から明らかなように、アレイ１２０は複数のユニットセル１３０00、…、１３０0y、…、１３０x0、…、１３０xy（これらを集合的に“ユニットセル１３０”と称する）を含む。行デコーダ１０６は、１６×２Ｄフリップフロップ１２２に接続されている。列デコーダ１０８は２５６Ｄフリップフロップ１２４に接続されている。ユニットセル１３０（後に図９につき詳細に説明する）はフリップフロップを有しない。従って、図示のランプ発生器１００は所要のランプステップを発生するのに２N 個のフリップフロップを必要としない。その代わりに、復号された行／列アドレス信号をアレイ１２０に取り込むのに最少数のフリップフロップ１２２及び１２４が用いられる。これらのフリップフロップ１２２及び１２４の回路は、不所望で有害なスパイク雑音を抑圧する。
【００３０】
本発明は、ランプユニットセルアレイ１２０を任意の個数の行及び列に構成しうる融通性のあるトポロジーを有することを銘記すべきである。この融通性は、ランプ発生器１００に対するレイアウトスペースが正方形でない場合に有益である。フリップフロップ１２２及び１２４の個数は、アレイ１２０に用いる行及び列数に依存して変化することにも注意すべきである。図示の例では、図示のアレイ１２０に１６個の行がある為、各々を２行とした１６個（２×１６）のフリップフロップ１２２が行デコーダ１０６に接続されている。同様に、図示のアレイ１２０には２５６個の列がある為、２５６個のフリップフロップ１２４が列デコーダ１０８に接続されている。
【００３１】
図６及び７を参照するに、ランプ符号Ｒamp codeが、デジタル平方根曲線発生器１０２において発生される。このランプ符号Ｒamp codeは、入力である所望の曲線パラメータ（Curve Parameters）に基づいて発生される。このランプ符号Ｒamp codeが行／列変換器１０４に入力され、この変換器が、このランプ符号を行アドレスＲow address及び列アドレスＣolumn address に変換する。
【００３２】
前記の行アドレスＲow addressは行デコーダ１０６に入力されるとともに、前記の列アドレスＣolumn address は列デコーダ１０８に入力される。行アドレスＲow address及び列アドレスＣolumn address はそれぞれデコーダ１０６及び１０８により用いられて、これらデコーダが、アレイ内の個々のユニットセル１３０を選択する行選択信号及び列選択信号を発生する。以下に詳細に説明するように、行デコーダ１０６は、適切な時にユニットセルの行全体を選択するのに用いるロック信号をも発生する。
【００３３】
図８は、本発明の実施例により構成した代表的なランプユニットセルアレイ１２０の一部を示す。図８には、２行×３列に組織化した６個のユニットセル１３０00、１３０01、１３０02、１３０10、１３０11、１３０12を示す。図８はアレイ１２０のうちの小部分のみを示しているものであり、図示の実施例では１６行×２５６列が存在することに注意すべきである。更に、行及び列の個数は、ランプ発生器１００を有するイメージャ及びアナログ‐デジタル変換器の適用分野や所望の解像度に応じて変えることができることにも注意すべきである。
【００３４】
ユニットセル１３０00、１３０01、１３０02の第１行は第１行選択ラインrowsel［０］と第１ロックラインlock［０］とに接続されている。ユニットセル１３０10、１３０11、１３０12の第２行は第２行選択ラインrowsel［１］と第２ロックラインlock［１］とに接続されている。ユニットセル１３０00、１３０10の第１列は第１列選択ラインcolsel［０］に接続されている。ユニットセル１３０01、１３０11の第２列は第２列選択ラインcolsel［１］に接続されており、ユニットセル１３０02、１３０12の第３列は第３列選択ラインcolsel［２］に接続されている。
【００３５】
図９は、ランプユニットセルアレイ１２０（図８）に用いた代表的なランプユニットセル１３０ijを示す。この図９から明らかなように、通常のユニットセル４２i （図３）に用いられているＤフリップフロップ５０の代わりに、ＡＮＤゲート１３２及びＯＲゲート１３４を用いる。このユニットセル１３０ijも２つのトランジスタ１３６及び１つのキャパシタ１３８を有する。ＡＮＤゲート１３２には行選択信号rowselと列選択信号colselとが入力される。このＡＮＤゲート１３２の出力はＯＲゲート１３４に入力され、このＯＲゲートには更にロック信号lockが入力される。ＯＲゲート１３４の出力端はトランジスタ１３６及び１４０のゲートに接続されている。第１トランジスタ１３６の端子は、高基準電圧Ｖref_hiの回路点とキャパシタ１３８との間に接続されている。第２トランジスタ１４０の端子は低基準電圧Ｖref_loの回路点とキャパシタ１４０との間に接続されている。
【００３６】
動作に当り、行選択信号rowselと列選択信号colselとの双方が論理値“１”である場合には、ユニットセル１３０ijが駆動（活性化）し、これにより中間ノードＶcap における電圧を変える。行選択信号rowselが論理値“１”で、列選択信号colselが論理値“０”で、ロック信号lockが論理値“０”である場合には、ユニットセル１３０ijは駆動しない。ロック信号lockが論理値“１”である場合には、行選択信号rowsel及び列選択信号colselの状態にかかわらず、ユニットセル１３０ijが駆動する。
【００３７】
次に、ランプ発生器１００（図６）の動作を説明する。説明を簡単にするために、ランプ変調を用いないものと仮定する。この場合、（デジタル平方根曲線発生器１０２から）発生されたランプ符号は線形的に（例えば、符号が１ずつ上昇するように）１から４０９６に進み、ランプ出力Ｒamp outputが各符号に対し以下のように発生される。
【００３８】
最初に、第１行選択信号rowsel［０］がアサートする（有効となる）。ランプ符号が“１”に等しい場合、第１列選択信号colsel［０］がアサートする。次のサイクルで、ランプ符号が“２”等しい場合、第２列選択信号colsel［１］もアサートする（第１列選択信号colsel［０］はアサートしたままである）。この処理は、ランプ符号が“２５６”（すなわち、アレイ１２０における列数）に等しくなるまで続ける。ランプ符号が“２５７”に等しい場合、第１ロック信号lock［０］がアサートする。これにより、第１行において以前に駆動されたユニットセル１３０を駆動状態にロック（鎖状）する。この時点で、第２行選択信号rowsel［１］及び第１列選択信号colsel［０］もアサートし、アレイ１２０の第２行におけるユニットセル１３０の駆動を開始する。この手順は全ての４０９６の符号が発生されるまで継続される。
【００３９】
図１０は、ランプ発生器１００（図６）の代表的な動作を示す表である。この代表的な表は、ユニットセルアレイ１２０の４行×４列構造に基づくものである。これと同じ技術を本発明のランプ変調するランプ符号に適用する。線形ランプ技術と変調ランプ技術との相違は、ランプ符号をデジタル平方根曲線発生器１０２でいかにして発生させるかだけに限定される。本発明の方法の主要な技術は、追加のランプ符号を処理している間に、行全体のユニットセル１３０を互いにロックするロック信号lockを用いることである。
【００４０】
図１１は、本発明の他の実施例により構成したランプ変調式アナログ‐デジタル変換器に対する他の代表的なランプ発生器２００の一部を示す。図示の実施例は、イメージャにおいてペデスタル設定を得るのに好都合である。ペデスタル設定は、ほんの僅かな光が画素に当たった場合でもアナログ信号がゼロになるのを阻害するおそれのあるオフセットを補償するのに用いられる。アナログ信号はより一層正になるか、更に悪いことに負となるおそれがある。アナログ‐デジタル変換器は正の値のみを出力する為、負の信号はゼロにクリッピングされる。このクリッピングを阻止するために、代表的には、変換処理中に信号に正のオフセット電圧を加える。このオフセット電圧は、クリッピングを回避するのに充分な正にする。ゼロ値よりも高いこの結果のアナログ正レベルをペデスタルと称する。このペデスタル処理は、黒よりも黒い画素を検出するのに必要となる。このペデスタル処理は、低入射光領域の正確性を確保する。
【００４１】
図示のランプ発生器２００は、図６に示すランプ発生器１００と本質的に同じである。従って、ランプ発生器２００はランプユニットセル２３０のアレイ２２０を有する。このアレイ２２０と出力キャパシタ２１０との間のスイッチ２１１がペデスタル設定処理のために加えられている。図示の構成にしない場合、ランプ発生器はペデスタル電圧を得るのに追加のユニットセル（例えば、＋／−１２８ＬＳＢを実現するのに１２８個の追加のユニットセル）を必要とする。その理由は、ランプユニットセルシフトレジスタに一旦論理値“１”が取り込まれると、これらのシフトレジスタは、“オールユニットセルクリア信号”（グローバルクリア信号）がアサートされるまでクリア（リセット）できない為である。しかし、本発明のランプ発生器２００は、（上述した）融通性のある行／列アドレス構造を用いており、デジタル制御信号Ｔ１を単に変えるだけでペデスタル処理を実行しうる。
【００４２】
図１２は図１１のランプ発生器２００の代表的な動作を示す時間線図である。この動作の本質は、ペデスタル構造期間を、
（１）ペデスタル構造前置期間（Pedestal Configuration Pre-Period ）の相と、
（２）ペデスタル構造後置期間（Pedestal Configuration Post-Period）の相と
に分割することである。前置期間の相では、デジタル制御信号Ｔ１がアサートし（スイッチ２１１を閉成し、アレイ出力をキャパシタ２１０に結合し）、従って、ペデスタル設定が得られ、この相で１２８ＬＳＢがプログラミングされる（すなわち、１２８個のユニットセルが同時に駆動される）。
【００４３】
次に、後置期間の相において、制御信号Ｔ１がデアサート（無効化）し（スイッチ２１１を開放し）、これによりキャパシタ２１０をランプユニットセルアレイの出力端から分離する。結合キャパシタ２１０が分離されると、ユニットセル１３０が全てクリアされる（すなわち、初期状態に設定される）。次に、ランプ変調式アナログ‐デジタル変換動作期間（Actual Ramp ADC Operation period）の相において、（上述した）実際のランプ変調動作が生じる（すなわち、デジタル平方根曲線発生器１０２により発生されたランプ符号によりユニットセルがアサートされ、且つ制御信号Ｔ１がアサートされてアレイ出力端を出力キャパシタ２１０に接続する）。
【００４４】
従って、ペデスタル設定処理は数サイクルで終了できるのに対し、他の設計構造ではペデスタル設定の所望の解像度と同数のサイクルが用いられる（例えば、１２８ＬＳＢ設定に対しては１２８サイクルが必要となる）。
【００４５】
本発明のランプ発生器１００及び２００には、追加の回路を要することなく、所望の多くの曲線を導入することができることを銘記すべきである。更に、本発明では、デジタル的に発生させたランプ符号を直接行／列アドレスに変換する為、正確な曲線を利用するものである。本発明のランプ発生器の他の利点は、アナログ及びデジタル回路と制御との間に明確な区分化があるということである。本発明では、ゲート面積が少なくて足りる。その理由は、必要とするフリップフロップの個数が、列数と行数の２倍との合計の個数のみまで減少する為である。
【００４６】
図１３は、本発明の他の実施例により構成したランプ変調式アナログ‐デジタル変換器を示す。この変換器３００はアナログランプ発生器３０２と、比較器３０４と、ラッチ回路３０６と、システム制御器３０８と、ランプ制御器３１０とを有している。
【００４７】
システム制御器３０８は、ランプモードを設定する情報、例えば、予期するショット雑音値又はショット雑音に関連する入力や、要求されるアナログ‐デジタル変換精度を用いてランプ制御器３１０を制御する。このランプ制御器３１０は、システム制御器３０８から受けるランプモード制御信号（Ramp mode control signals ）に基づくランピングパターンを選択又は決定する。ランプ制御器３１０は、デジタルランプ符号を発生するとともに、アナログランプ発生器３０２を制御する制御信号をも発生する。アナログランプ発生器３０２はアナログランプ電圧を出力し、このアナログランプ電圧を比較器３０４の入力ポートの１つに供給する。
【００４８】
比較器３０４はアナログランプ電圧をアナログ入力信号（Analog Input）と比較する。この比較器３０４は、アナログランプ電圧がアナログ入力信号のレベルに到達した際に、その出力をフリップする（オン状態に切換える）。ラッチ回路３０６は、比較器の出力がフリップした際に（ランプ制御器３１０からの）デジタルランプ符号を取り込む。このラッチ回路３０６内に記憶されたデジタル符号を読み取ることにより、デジタル変換された出力（Digital Out ）が得られる。
【００４９】
図１４は、本発明の実施例により構成した代表的なランプ制御器３１０により実行される処理を示す。このランプ制御器３１０は、システム制御器３０８から与えられる制約条件の中でランプパターンを柔軟に再構成し、最適化したランプパターンが得られるようにする。このランプ制御器３１０は、ランプステップを最少にし、これにより最速の変換動作を可能にする。このランプ制御器３１０はランプモード制御信号を入力し（工程３１２）、ランプモードを選択する信号を用いる（工程３１４）。ランプモードが一旦決定されると、ランプ制御器３１０はランプパターンを決定し（工程３１６）、デジタルランプ符号をアナログランプ発生器３０２及びラッチ回路３０６に出力する（工程３１８）。
【００５０】
図１５は、本発明の実施例により構成した他の代表的なランプ制御器３１０ａにより実行される処理を示す。図示のランプ制御器３１０ａでは、ランプパターン再構成法の代わりに、ルックアップテーブル（ＬＵＴ）を用いる。予期される状態を仮定し、ランプパターンを予め計算してルックアップテーブルに記憶しておくことができる。この実施例においては、ランプ制御器３１０ａがランプモード制御信号を入力し（工程３１２）、ランプモードを選択する信号を用いる（工程３１４）。予め発生されたランプ符号（工程３１６ｃ）がランプデータメモリ３１６ｂに記憶される。このランプ制御器３１０ａはランプモードとルックアップテーブルとを用いて、デジタルランプ符号を得るとともに出力する（工程３１６ａ及び３１８）。図示のランプ制御器３１０ａは実行するのに極めて簡単であることを銘記すべきである。
【００５１】
図１６は、本発明の他の実施例により構成した他の代表的なランプ変調式アナログ‐デジタル変換器３５０を示す。この変換器３５０は、図１３の変換器３００に用いられているような二入力比較器３０４の代わりに（インバータを用いて構成した）シングルエンド入力比較器３５８を用いている。この変換器３５０は更に、サンプル‐ホールドスイッチ３５２と、サンプル‐ホールドキャパシタ３５４と、第２のキャパシタ３５６と、ラッチ回路３６０と、アナログランプ発生器３０２と、システム制御器３０８と、ランプ制御器３１０とを有している。図示のシングルエンド入力比較器３５８の構成はしばしば、イメージセンサに用いられ、このイメージセンサの回路寸法及びレイアウトスペースを減少させている。（スイッチ３５２が閉成されると）アナログ入力信号（Analog input）がサンプル‐ホールドキャパシタ３５４の第１の電極においてサンプル及び保持される。アナログランプ発生器３０２の電圧によりサンプル‐ホールドキャパシタ３５４の電極間の電位差をゼロとすると、インバータ／比較器３５８の出力がフリップする。アナログランプ電圧を発生させるのに用いた対応するデジタル符号はラッチ回路３６０に送られ、このラッチ回路で（前述したように）符号を読み出すことができる。
【００５２】
図１７は、図１６の変換器３５０に用いられ、本発明の実施例により構成した代表的なランプ制御器４１０の処理を示す。システム制御器３０８は、予期されるショット雑音値（又はこれに関連する情報）をランプ制御器４１０に伝送する（工程４１２）。このランプ制御器４１０は、ランプステップ幅ＷRAMPをできるだけ大きく設定するが、推定したショット雑音よりも小さく保つという原理に応じてランプパターンを構成する（工程４１４）。デジタルランプ符号がアナログランプ発生器３０２及びラッチ回路３６０に出力される（工程３１８）。
【００５３】
次に、光検出器の電荷積分を一例として用い、図示の実施例の原理を詳細に説明する。ショット雑音は
【数５】
2006050231.tif 000007
として表される。ここで、Ｎelectronは、蓄積された光発生電荷キャリアの個数である。光検出器のノードから比較器の入力端への全アナログ信号チェーンに相当する変換係数ＣＧ（Ｖ／電子）を用い、このアナログ信号チェーンが線形特性であると仮定すると、入力電圧及びショット雑音電圧は、
【数６】
2006050231.tif 000008
及び
【数７】
2006050231.tif 000009
として表される。ランプ制御器４１０は、式（３）で計算したショット雑音をトレースする可変ランプステップ幅を有するランプ符号を発生する。
【００５４】
２０ｋｅ飽和及び１２ビットＡＤＣ解像度としたランプステップパターン４２４の一例を図１８に示す。模範的な構成とする目的のみで、１Ｖp-p （電圧のピークピーク値）のＡＤＣ入力窓を用いるものと仮定する。ランプ電圧４２４は１ＬＳＢのステップ幅で開始する。ここで、１ＬＳＢは１／４０９６Ｖ＝２４４μＶの電圧ステップに相当する。ショット雑音４２２は入力信号４２０が増大するのに伴って増大する。ショット雑音４２２の値が２×２４４μＶ＝４８８μＶを越えると、ランプステップ４２４の幅は２ＬＳＢに変化する。同様に、ランプステップ４２４の幅はトランジェント点毎に増大するが、前述したようにショット雑音電圧４２２よりも小さい幅を保つ。
【００５５】
図１９は、発生されたランプ値（アナログランプ発生器の出力）対ランプ計数値の特性を示すライン４３０のグラフである。このグラフから明らかなように、
（１）信号レベルが小さいと、ＡＤＣは最大のデータ解像度で（すなわち、解像度が１ＬＳＢで）動作し、従って、これにより小さい入力信号に対する検出可能限界に悪影響を及ぼさない、
（２）信号レベルが大きくて、ショット雑音が１２ビット解像度よりも大きくなると、ランプステップ幅が増大する為、ランプサイクルの総数をかなり少なくでき、
（３）ランプステップ幅がショット雑音よりも常に小さくなると、大きなランプステップ幅による輪郭雑音が見えなくなる。
その結果、ステップ幅が増大することにより画質に悪影響を及ぼさない。
【００５６】
図２０は、本発明の他の実施例により構成した代表的なランプ制御器５１０により実施される処理を示す。アナログ‐デジタル変換処理をより一層融通性に富んだものにするために、本例では他の入力パラメータを導入する。このパラメータはショット雑音値とランプステップ幅との間の余裕度を決定し、その助けにより変換精度を制御する。例えば、最高の精度が必要とする場合には、ランプ符号のスキッピングがデータ精度に悪影響を及ぼすおそれがある為、このスキッピングを制限する必要がある。一方、多くの場合代表的には、精度よりも動作速度が重要である。このことは、種々の選択性があることを意味し、従って、変換精度対動作速度に関する質問が必要となる。すなわち、図示の実施例の追加のパラメータを用い、所望の変換精度又は速度に依存して、データ精度を制御しうるようにする。
【００５７】
ランプ制御器５１０は、予期されるショット雑音又はこれに関連するパラメータの値と、これらに対する雑音余裕度の値とを用いてランプパターンを入力する（工程５１２）。ランプ制御器５１０はランプステップ幅を次式（４）により計算する（工程５１４）。
【数８】
2006050231.tif 000010
１よりも小さい雑音余裕度を用いることによりランプステップ幅をショット雑音値よりも小さくすることに注意すべきである。この場合、デジタル雑音（又は輪郭雑音）が減少され、データ精度が改善されうる。例えば、雑音余裕度が０．５に等しい場合、デジタル輪郭成分が半分に減少する。図２１は、図２０の実施例と図１７に示す実施例（この実施例では雑音余裕度を１に設定したものと仮定する）との相違を示している。ライン５２０は信号を表し、ライン５２２はショット雑音を表し、ライン５２４はランプステップを表し、ライン（矢印）５２６は雑音余裕度を表している。動作速度を高速にしたい場合には、雑音余裕度は１よりも大きな値に設定され、これによりランプステップの総数を減少させるとともに変換処理速度を増大させる。
【００５８】
以下の表Iは、種々の雑音余裕度に基づく１ＡＤＣ期間に必要とするランプステップ数を示す。この表では、１２ビットのアナログ‐デジタル変換器及び２０ｋｅ（１０００電子）の飽和信号電子を仮定している。通常の非変調式ランプＡＤＣは４０９６個のステップを必要とする。本発明を用いると、ランプステップ数は、雑音余裕度が２に等しい場合に３．６％に減少し、雑音余裕度が１に等しい場合に７．３％に減少し、雑音余裕度が０．５に等しい場合に１５％に減少する。
【表１】
2006050231.tif 000011
【００５９】
図２２は、本発明の他の実施例により構成した代表的なランプ制御器６１０により実行する処理を示す。図示の実施例では、ランプステップ幅の決定にオフセット制御が用いられる。図示の実施例では、ランプ制御器６１０が、入力目標オフセット値に達するまで固定のランプステップ幅を発生し、次にランプステップ幅変調を開始する。目標オフセット値は、（所望に応じ）予期されるショット雑音及び雑音余裕度と一緒に、システム制御器３０８から入力される（工程６１２）。工程６１４では、ランプステップ幅が次式（５）及び（６）のように計算される。
ＷRAMP＝１ＬＳＢ（ＷRAMP＜オフセットの場合）        （５）
ＷRAMP＜（ショット雑音）×（雑音余裕度（入力されている場合））（ＷRAMP＞オフセットの場合）        （６）
（ランプ値がオフセットを越えるとランプ変調が開始する。）図２３は、本発明の図２２の実施例によるランプ発生器の出力対ランプ計数値を示すライン６３０のグラフである。
【００６０】
図２４は、本発明の他の実施例により構成した代表的なランプ変調式アナログ‐デジタル変換器７００を示す。上述した変換器により発生されるデジタル出力には空のビットがある可能性がある。これらの空のビットを人工的な雑音で満たすことにより、輪郭雑音が減少する。変換器７００はサンプル‐ホールドスイッチ７５２と、サンプル‐ホールドキャパシタ７５４と、キャパシタ７５６と、比較器７０４と、ラッチ回路７０６と、アナログランプ発生器７０２と、システム制御器７０８と、ランプ制御器７１０と、雑音充填ブロック７５８とを有する。雑音充填ブロック７５８は、ランプパターンと空のビットの位置との双方又はいずれか一方に関する情報をランプ制御器７１０から受け、人工的な雑音をデジタルデータに加えて空のビットに充填する。
【００６１】
図２５は、本発明の他の実施例により構成した他の代表的なランプ変調式アナログ‐デジタル変換器８００を示す。この変換器８００はサンプル‐ホールドスイッチ８５２と、サンプル‐ホールドキャパシタ８５４と、キャパシタ８５６と、比較器８０４と、ラッチ回路８０６と、アナログランプ発生器８０２と、システム制御器８０８と、ランプ制御器８１０と、雑音充填ブロック８５８と、情報ブロック８５９とを有している。図示の実施例では、測定データ等のような符号化された有意義な情報を入力するとともに、充填ブロック８５８内の情報を用いて出力デジタル符号の空のビットに充填することにより、この空のビットの充填を達成する。
【００６２】
図２６は、本発明の上述した実施例の何れかにより構成したアナログ‐デジタル変換器を有する撮像装置（イメージャ）９００を示す。このイメージャ９００は、画素１０のアレイと、行デコーダ９２５と、列デコーダ９２７と、差動増幅器９２９と、列方向の比較器９０４及びラッチ回路９０６を含む一連のアナログ‐デジタル変換器回路とを有している。ＡＤＣは、高速動作を得るとともにビデオ信号周波数を得るために並列に構成されている。並列のＡＤＣは共通のアナログランプ発生器９０２と共通のランプ制御器９１０とにより駆動される。アナログランプ発生器９０２とランプ制御器９１０とはシステム制御器９０８により制御される。このイメージャ９００においては、ランプステップ幅変調を用いることにより、低電力で高性能のアナログ‐デジタル変換を実現しうる。
【００６３】
図２７は、システム１０００、すなわち、本発明の（図２６に示す撮像装置９００のような）撮像装置１００８を有するように変更した代表的なプロセッサシステムを示す。このプロセッサシステム１０００は、イメージセンサ装置を含みうるデジタル回路を有するシステムの代表的なものである。このようなシステムには、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、ビークルナビゲーション、テレビジョン電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動き検出システム、像安定化システム及びデータ圧縮システムを含みうるが、これらに限定されるものではない。
【００６４】
システム１０００、例えば、カメラシステムは、一般に、マイクロプロセッサのような中央処理ユニット（ＣＰＵ）１００２を有し、このユニットはバス１０２０を介して入出力（Ｉ／Ｏ）装置１００６と通信する。撮像装置１００８もバス１０２０を介してＣＰＵ１００２と通信する。プロセッサを基礎とするシステム１０００はランダムアクセスメモリ（ＲＡＭ）１００４をも有し、且つフラッシュメモリのような除去可能なメモリ１０１４を有することができ、このメモリ１０１４もバス１０２０を介してＣＰＵ１００２と通信する。撮像装置１００８は、ＣＰＵ、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることができ、単一集積回路上の、又はプロセッサとは異なるチップ上の記憶装置と組み合わせても組み合わせなくても良い。
【００６５】
上述した処理及び装置は、用いうる及び製造しうる多くの好適な方法及び代表的な装置を表すものである。又、上述した説明及び図面は本発明の目的、特徴及び利点を達成する実施例を示すものである。しかし、本発明は上述した実施例に限定されるものではない。現在では予測不可能ではあるが、本発明の精神及び本発明の特許請求の範囲に入る本発明のいかなる変形も本発明の一部であるとみなされるべきである。
【図面の簡単な説明】
【００６６】
【図１】図１は、通常のイメージャ画素回路を示す回路図である。
【図２】図２は、単一傾斜のランプアナログ‐デジタル変換器用の通常のランプ発生器の一部を示すブロック線図である。
【図３】図３は、図２に示すランプ発生器に用いられるユニットセルを示す回路図である。
【図４】図４は、ランプ変調式アナログ‐デジタル変換器における代表的なランプステップを示すグラフである。
【図５】図５は、ランプ変調式アナログ‐デジタル変換器用のランプ発生器の一部を示すブロック線図である。
【図６】図６は、本発明により構成したランプ変調式アナログ‐デジタル変換器用の代表的なランプ発生器を示すブロック線図である。
【図７】図７は、図６に示す代表的なランプ発生器の一部を示す構成図である。
【図８】図８は、図６のランプ発生器に用いられ本発明の実施例により構成したランプユニットセルアレイを示すブロック線図である。
【図９】図９は、図８のアレイに用いられる代表的なランプユニットセルを示す回路図である。
【図１０】図１０は、図６に示すランプ発生器の代表的な動作を説明するための表である。
【図１１】図１１は、本発明の他の実施例により構成したランプ変調式アナログ‐デジタル変換器用の他の代表的なランプ発生器の一部を示す構成図である。
【図１２】図１２は、図１１のランプ発生器の代表的な動作を示すタイミング線図である。
【図１３】図１３は、本発明の他の実施例により構成したランプ変調式アナログ‐デジタル変換器を示すブロック線図である。
【図１４】図１４は、図１３の変換器に用いられ、本発明の実施例により構成した代表的なランプ制御器により実行される処理を示す説明図である。
【図１５】図１５は、図１３の変換器に用いられ、本発明の実施例により構成した代表的な他のランプ制御器により実行される処理を示す説明図である。
【図１６】図１６は、本発明の他の実施例により構成した代表的な他のランプ変調式アナログ‐デジタル変換器を示すブロック線図である。
【図１７】図１７は、図１６の変換器に用いられ、本発明の他の実施例により構成した代表的なランプ制御器により実行される処理を示す説明図である。
【図１８】図１８は、図１７の実施例によるＡＤＣ出力対信号電子を示すグラフである。
【図１９】図１９は、図１７の本発明の実施例によるランプ発生器出力対ランプ計数値を示すグラフである。
【図２０】図２０は、本発明の実施例により構成した代表的なランプ制御器により実行される処理を示す説明図である。
【図２１】図２１は、図２０の本発明の実施例によるＡＤＣ出力対信号電子を示すグラフである。
【図２２】図２２は、本発明の実施例により構成した代表的なランプ制御器により実行される処理を示す説明図である。
【図２３】図２３は、図２２の本発明の実施例によるランプ発生器出力対ランプ計数値を示すグラフである。
【図２４】図２４は、本発明の他の実施例により構成した代表的な他のランプ変調式アナログ‐デジタル変換器を示すブロック線図である。
【図２５】図２５は、本発明の他の実施例により構成した代表的な他のランプ変調式アナログ‐デジタル変換器を示すブロック線図である。
【図２６】図２６は、本発明の何れかの実施例により構成したランプ変調式アナログ‐デジタル変換器を有するイメージャ装置を示す構成図である。
【図２７】図２７は、本発明の実施例により構成した少なくとも１つのイメージャを有するプロセッサシステムを示す構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【手続補正書】
【提出日】平成16年10月7日(2004.10.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
ソースホロワトランジスタ１８は、フローティング拡散領域ＦＤに接続されたゲートを有し、アレイ画素供給電圧Ｖaa_pixの回路点と行選択トランジスタ２０との間に接続されている。ソースホロワトランジスタ１８はフローティング拡散領域ＦＤに移された電荷を出力電圧信号Ｖout に変換する。行選択トランジスタ２０は、行選択信号ＳＥＬにより、ソースホロワトランジスタ１８を画素アレイの列ライン２２に選択的に接続し、このソースホロワトランジスタ１８の出力電圧信号Ｖout をこの列ライン２２に出力するように制御しうる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
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【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正の内容】
【図２０】
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【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
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【外国語明細書】
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