(57)【要約】【課題】  メモリ等の機能装置と接続されるインタフェイス回路に関し、構成素子の共用化による構成素子数の削減とともに、複数の異なる機能回路を実現する。【解決手段】  機能装置（メモリ２）と接続されるインタフェイス回路（３０）であって、複数の回路に構成素子を兼用化させ、その構成素子の制御により所要の機能を得る。直列に接続された第１及び第２の電子デバイス（ＴｒＰ３６、ＴｒＮ３８）と、第１の電子デバイスと第２の電子デバイスとの中間接続部に形成されて機能装置が接続される外部端子（４４）とを備え、第１の電子デバイス及び第２の電子デバイスを制御して異なる機能を持つ機能回路部（３２）を構成している。【選択図】        図４
2006050022.tif 000002
【特許請求の範囲】
【請求項１】
機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２の電子デバイスと、
前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に形成されて前記機能装置が接続される外部端子と、
を備え、前記第１の電子デバイス及び前記第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させることを特徴とするインタフェイス回路。
【請求項２】
機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成されて前記機能装置が接続される外部端子と、
を備え、前記第１のトランジスタ及び前記第２のトランジスタを以て、ドライバ回路を構成し、又は、オフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【請求項３】
前記抵抗素子は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御して所要の抵抗値を設定する構成としたことを特徴とする請求項２記載のインタフェイス回路。
【請求項４】
前記ドライバ回路は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御することによって出力調整をする構成としたことを特徴とする請求項２記載のインタフェイス回路。
【請求項５】
機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、前記機能装置が接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部と、
を備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択し、ドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【請求項６】
機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、外部の機能装置が接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき異なる第１、第２及び第３の入力との間に介在された第１、第２、第３及び第４のスイッチと、
これら第１ないし第４のスイッチの全てを非導通とし、又は何れか一つ以上を導通させるスイッチ制御部と、
を備え、前記第１及び第２のトランジスタの双方を非導通、前記第１及び第２のトランジスタの双方を導通させ、又は前記第１のトランジスタ又は前記第２のトランジスタの何れか一方を導通させることにより、異なる機能回路を構成させることを特徴とするインタフェイス回路。
【請求項７】
前記第１の入力は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに対するドライバ入力、前記第２の入力は、前記第１のトランジスタのゲートに対するバイアス入力であり、前記第３の入力は、前記第２のトランジスタのゲートに対するバイアス入力であることを特徴とする請求項６記載のインタフェイス回路。
【請求項８】
メモリと接続されるコントローラ側に設置されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、前記メモリが接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部と、
を備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択することにより、前記外部端子に接続されるドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【請求項９】
機能装置と接続されるインタフェイス回路の構成方法であって、
直列に接続された第１及び第２の電子デバイスを構成し、
前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に前記機能装置が接続される外部端子を形成し、
前記第１の電子デバイス又は前記第２の電子デバイスと各電子デバイスに対する入力との間にスイッチ部を介在させ、
前記スイッチ部の切替えにより、前記入力を選択して前記第１の電子デバイス及び第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させることを特徴とするインタフェイス回路の構成方法。
【請求項１０】
機能装置と接続されるインタフェイス回路の構成方法であって、
直列に接続されるとともに外部端子に接続された第１及び第２のトランジスタを設置し、
これら第１及び第２のトランジスタの動作を切り替えることによりドライバ回路又は、オフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲ２（Double Data Rate 2）メモリのインタフェイス等に用いられるインタフェイス回路に関し、特に、構成素子を共用化してドライブ回路、ＯＣＤ（Off Chip Driver ）回路の抵抗負荷等、異なる機能回路を構成するインタフェイス回路及びその構成方法に関する。
【背景技術】
【０００２】
ＤＤＲ２メモリのインタフェイス回路について、図１を参照して説明する。図１は、ＯＣＤ回路を構成するコントローラとメモリの接続関係を示している。メモリ２は、制御ＬＳＩ（Large Scale Integration ）からなるコントローラ４の外部端子６に接続されており、バッファ回路で構成されるドライバ回路８及びレシーバ回路１０を備えている。また、コントローラ４には、メモリ２のインタフェイスとしてメモリ２の出力駆動能力の調整を目的としてＯＣＤ機能を搭載することが必要である。コントローラ４のＯＣＤ機能としては、メモリ２側の出力駆動能力を１８〔Ω〕に調整することが必要である。また、ＯＣＤ機能を実現するため、調整用のダミー抵抗負荷として抵抗素子１４が搭載されているとともに、レシーバ回路１６及びドライバ回路１８が設置されている。これらレシーバ回路１６及びドライバ回路１８はバッファ回路である。メモリ２のドライバ回路８のメモリ出力に対して抵抗素子１４の抵抗値Ｒで定まる入力電位からメモリ出力に対する駆動能力を知ることができる。
【０００３】
また、メモリ２とコントローラ４との間の信号は、データを伝送する双方向信号であるＤＱ信号と、コマンドをメモリ２に伝えるＣＭＤ信号とに大別される。ＯＣＤの対象となるのはＤＱ信号である。
【０００４】
ところで、ＯＣＤ動作では、ＣＭＤ信号を用いてメモリ２から任意のＤＣ信号を出力させ、このＤＣ信号をコントローラ４側の抵抗素子１４でプルアップ又はプルダウンさせる。メモリ２から出力Ｈを取り出した場合には、抵抗素子１４をプルダウンさせることにより、メモリ２から電流を引き出し、レシーバ回路１０により端子電位が電圧ＶＤＤの２分の１の電圧ＶＤＤ／２より大きいか否かを判別する。これにより、メモリ２内のドライバ回路８に設置されたＰチャネルトランジスタ側の駆動能力を調整することができる。また、メモリ２から出力Ｌを取り出した場合には、抵抗素子１４をプルアップすることにより、メモリ２内のドライバ回路８のＮチャネルトランジスタ側の駆動能力を調整することができる。
【０００５】
そして、図２のＡに示すように、ＯＣＤ動作のための抵抗素子１４はドライバ回路１８に隣接して設置されている。このドライバ回路１８は、図２のＢに示すように、ＴｒＰ２０及びＴｒＮ２２により構成され、また、抵抗素子１４は、ＴｒＰ２４及びＴｒＮ２６により構成されている。各ＴｒＰ２４、ＴｒＮ２６は、所要の抵抗値Ｒを得るため、ゲート電圧が所定値に制御される。
【０００６】
このような抵抗素子１４及びドライバ回路１８について、ＴｒＰ２０及びＴｒＮ２２、ＴｒＰ２４及びＴｒＮ２６の動作を見ると、図３に示すように、ドライバ回路として機能させる場合（ドライバ動作）には、ＴｒＰ２０からＨ出力、ＴｒＮ２２からＬ出力が得られる。また、ＯＣＤとして機能する場合（ＯＣＤ動作）には、ＴｒＰ２４でＬ側調整、ＴｒＮ２６でＨ側調整が行われる。このようにドライバ回路１８に併設された抵抗素子１４がＴｒＰ２４及びＴｒＮ２６で構成された場合において、ドライバ機能とＯＣＤ機能とを選択的に実現すると、ドライバ動作ではＴｒＰ２０及びＴｒＮ２２のみが動作状態となり、他のＴｒＰ２４、ＴｒＮ２６は動作系から外れ、また、ＯＣＤ動作では、ＴｒＰ２４、ＴｒＮ２６のみが動作状態となり、他のＴｒＰ２０、ＴｒＮ２２は動作系から外れる。抵抗素子１４を構成するＴｒＰ２４及びＴｒＮ２６は動作系から外れた際に、外部端子６に寄生容量として関わることになる。
【０００７】
ところで、ＯＣＤ回路等に関し、次のような特許文献が存在している。
【特許文献１】特開平０４−２９０００８号公報
【特許文献２】特開平１０−１０５３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１には、オフ・チップ・ドライバ（ＯＣＤ）回路として、所定の供給電圧を持つ第１回路と、この第１回路より高い供給電圧を持つ第２回路との間をインタフェイスする構成が開示されている。
【０００９】
特許文献２には、ドライバ及びレシーバ回路としてＯＣＤ回路が開示されている。
【００１０】
ところで、既述した図２の構成に関し、ＯＣＤとして機能していない場合には、抵抗素子１４として機能させるＴｒＰ２４、ＴｒＮ２６が外部端子６に容量成分として加わり、外部端子６の容量Ｃを増加させる。トランジスタ等の回路素子には、端子間容量、素子内部の静電容量等の各種の容量が存在しており、このような回路素子が存在すると、その素子数に応じて外部端子の静電容量が増加することになる。このような静電容量の増加は回路特性を悪化させることになる。このような不都合について、ＯＣＤを開示する既述の特許文献１、２には全く触れられておらず、それを課題として解決する構成の開示や示唆もない。
【００１１】
そこで、本発明は、メモリ等の機能装置と接続されるインタフェイス回路に関し、構成素子の共用化による構成素子数の削減とともに、複数の異なる機能回路を構成することを目的とする。
【００１２】
また、本発明の他の目的は、接続される素子数の削減により、外部端子に対する容量成分を減少させ、回路特性の改善を図ることにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明のインタフェイス回路は、複数の回路に構成素子を兼用化させ、その構成素子の制御により所要の機能を得る構成である。即ち、本発明のインタフェイス回路は、機能装置と接続されるインタフェイス回路であって、直列に接続された第１及び第２の電子デバイスと、前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に形成されて前記機能装置が接続される外部端子とを備え、前記第１の電子デバイス及び前記第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させている。斯かる構成において、機能装置は例えば、メモリを構成する。斯かる構成とすれば、異なる機能を持つ機能回路に共通の構成素子として第１及び第２の電子デバイスが用いられ、構成素子の削減が図られる。このような素子数の削減により、インタフェイス回路の外部端子に接続される素子数が少なくなるので、外部端子に対する容量成分が減少し、回路特性の改善が図られる。
【００１４】
上記目的を達成するため、本発明のインタフェイス回路は、機能装置と接続されるインタフェイス回路であって、直列に接続された第１及び第２のトランジスタと、これら第１及び第２のトランジスタの中間接続部に形成されて前記機能装置が接続される外部端子とを備え、前記第１のトランジスタ及び前記第２のトランジスタを以て、ドライバ回路を構成し、又は、オフ・チップ・ドライバ回路の抵抗素子を構成している。斯かる構成とすれは、ドライバ回路と抵抗素子を構成する能動素子とが共通のトランジスタを以て構成され、各回路毎に個別に且つ独立したトランジスタを用意する必要がなく、構成トランジスタの設置数の削減が図られるとともに、外部端子に対する容量成分が減少し、回路特性の改善が図られる。
【００１５】
上記目的を達成するには、本発明のインタフェイス回路において、前記抵抗素子は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御して所要の抵抗値を設定する構成とすればよく、また、前記ドライバ回路は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御することによって出力調整をする構成とすればよい。
【００１６】
また、上記目的を達成するには、本発明のインタフェイス回路は、機能装置と接続されるインタフェイス回路であって、直列に接続された第１及び第２のトランジスタと、これら第１及び第２のトランジスタの中間接続部に形成され、前記機能装置が接続される外部端子と、前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部とを備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択し、ドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成するようにしてもよい。
【００１７】
また、上記目的を達成するには、本発明のインタフェイス回路は、機能装置と接続されるインタフェイス回路であって、直列に接続された第１及び第２のトランジスタと、これら第１及び第２のトランジスタの中間接続部に形成され、外部の機能装置が接続される外部端子と、前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき異なる第１、第２及び第３の入力との間に介在された第１、第２、第３及び第４のスイッチと、これら第１ないし第４のスイッチの全てを非導通とし、又は何れか一つ以上を導通させるスイッチ制御部とを備え、前記第１及び第２のトランジスタの双方を非導通、前記第１及び第２のトランジスタの双方を導通させ、又は前記第１のトランジスタ又は前記第２のトランジスタの何れか一方を導通させることにより、異なる機能回路を構成させるようにしてもよい。また、斯かる構成において、前記スイッチには、各種の電子デバイス等を用いることができるが、前記スイッチ制御部からの制御入力により制御されるアナログスイッチで構成すればよい。
【００１８】
また、上記目的を達成するには、本発明のインタフェイス回路において、前記第１の入力は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに対するドライバ入力、前記第２の入力は、前記第１のトランジスタのゲートに対するバイアス入力であり、前記第３の入力は、前記第２のトランジスタのゲートに対するバイアス入力である構成としてもよい。
【００１９】
上記目的を達成するため、本発明のインタフェイス回路は、メモリと接続されるコントローラ側に設置されるインタフェイス回路であって、直列に接続された第１及び第２のトランジスタと、これら第１及び第２のトランジスタの中間接続部に形成され、前記メモリが接続される外部端子と、前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部とを備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択することにより、前記外部端子に接続されるドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成するようにしてもよい。斯かる構成とすれば、外部端子に接続されるトランジスタ数を削減でき、外部端子の容量を低減させることができ、回路特性が改善される。
【００２０】
上記目的を達成するため、本発明のインタフェイス回路の構成方法は、機能装置と接続されるインタフェイス回路の構成方法であって、直列に接続された第１及び第２の電子デバイスを構成し、前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に前記機能装置が接続される外部端子を形成し、前記第１の電子デバイス又は前記第２の電子デバイスと各電子デバイスに対する入力との間にスイッチ部を介在させ、前記スイッチ部の切替えにより、前記入力を選択して前記第１の電子デバイス及び第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させる方法である。斯かる構成方法により、第１及び第２の電子デバイスを以て異なる機能を持つ機能回路部、即ち、複数の機能回路が構成され、外部端子に接続される電子デバイスが少なく、外部端子に形成される静電容量を削減でき、回路特性が改善される。
【００２１】
上記目的を達成するため、本発明のインタフェイス回路の構成方法は、機能装置と接続されるインタフェイス回路の構成方法であって、直列に接続されるとともに外部端子に接続された第１及び第２のトランジスタを設置し、これら第１及び第２のトランジスタの動作を切り替えることによりドライバ回路又は、オフ・チップ・ドライバ回路の抵抗素子を構成する方法としてもよい。
【発明の効果】
【００２２】
本発明によれば、次のような効果が得られる。
【００２３】
(1) 本発明のインタフェイス回路によれば、トランジスタ等の電子デバイスを共用化し、その電子デバイスの制御によって複数の異なる機能を持つ回路を構成できるので、少ない構成素子で複数の異なる機能を実現できるとともに、構成素子数の削減を図ることができる。
【００２４】
(2) 本発明のインタフェイス回路によれば、外部端子に接続される素子数を削減でき、その削減によって外部端子の容量成分を低減でき、回路特性を改善することができ、また、例えば、集積回路装置で構成する場合には、電子デバイスの実装密度の低減、その小型化、基板面積の有効利用等、回路設計の自由度を図ることができる。
【００２５】
(3) 本発明のインタフェイス回路の構成方法によれば、トランジスタ等の電子デバイスの共用化とともに、トランジスタ等の電子デバイスの制御により、複数の機能を実現する多機能化されたインタフェイス回路を構成することができる。
【発明を実施するための最良の形態】
【００２６】
第１の実施形態
本発明の第１の実施形態について、図４、図５及び図６を参照して説明する。図４は、本発明の第１の実施形態に係るインタフェイス回路及びその構成方法を示し、図５及び図６は、このインタフェイス回路によって実現される機能回路を示している。
【００２７】
このインタフェイス回路３０には、ドライバ回路、抵抗素子等の複数の異なる機能を持つ機能回路を構成するための機能回路部３２とともに、レシーバ回路３４等が設置されている。機能回路部３２は、第１の能動素子又は電子デバイスとして第１のトランジスタ３６、第２の能動素子又は電子デバイスとして第２のトランジスタ３８が設置され、この実施形態では、トランジスタ３６がＰチャネル型ＦＥＴ（電界効果トランジスタ）、トランジスタ３８がＮチャネル型ＦＥＴ（電界効果トランジスタ）で構成されている。以下、トランジスタ３６はＴｒＰ３６、トランジスタ３８はＴｒＮ３８と称する。これらＴｒＰ３６及びＴｒＮ３８は直列に接続されてトランジスタ対４０を構成しており、このトランジスタ対４０は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）回路で構成することができ、図示しない電源により、ＴｒＰ３６のドレインには電圧ＶＤＤ、ＴｒＮ３８のソースには電圧ＶＳＳ（＜ＶＤＤ）が印加されている。そして、ＴｒＰ３６及びＴｒＮ３８の中間接続点４２には外部端子４４が形成され、図示しないメモリ等の機能装置が接続される。この場合、外部端子４４にはレシーバ回路３４の一方の入力端子が接続され、その他方の入力端子には電圧｛（ＶＤＤ−ＶＳＳ）／２｝が加えられている。レシーバ回路３４はトランジスタ差動増幅器等で構成される。
【００２８】
ＴｒＰ３６及びＴｒＮ３８の各ゲートにはそれぞれ入力端子部４７、４９が設定されており、これら入力端子部４７、４９は、トランジスタ対４０をドライバ回路として機能するための入力端子、ＯＣＤ回路として機能するために抵抗値を設定するための入力端子を兼用している。そこで、これら入力端子部４７、４９と入力信号側との間にはスイッチ部４８が設置され、このスイッチ部４８は、第１のスイッチ（ＳＷ）５１、第２のスイッチ（ＳＷ）５２、第３のスイッチ（ＳＷ）５３及び第４のスイッチ（ＳＷ）５４で構成され、ＴｒＰ３６のゲートには、ＳＷ５１を介してドライバ入力信号ＤＩ、ＳＷ５２を介して抵抗値設定信号ＶＲ1 が加えられ、ＴｒＮ３８のゲートには、ＳＷ５３を介してドライバ入力信号ＤＩ、ＳＷ５４を介して抵抗値設定信号ＶＲ2 が加えられている。即ち、ドライバ入力信号ＤＩはＴｒＰ３６及びＴｒＮ３８のゲートに対する第１の入力、抵抗値設定信号ＶＲ1 はＴｒＰ３６のゲートに対する第２の入力、抵抗値設定信号ＶＲ2 はＴｒＮ３８のゲートに対する第３の入力を構成している。ドライバ入力信号ＤＩは、ＴｒＰ３６又はＴｒＮ３８の何れか一方又は双方をドライバ回路として構成するための入力であり、抵抗値設定信号ＶＲ（＝ＶＲ1 、ＶＲ2 ）は、ＴｒＰ３６又はＴｒＮ３８を抵抗素子として機能させるためのバイアス入力である。
【００２９】
そして、スイッチ制御部として論理回路６０が設置され、論理回路６０は、制御入力信号ＣＩを受けて論理出力としてスイッチ制御出力を発生し、ＳＷ５１、５２、５３、５４に加えている。この実施形態では、制御入力信号ＣＩ1 、ＣＩ2 により発生したスイッチ制御出力を以て、ＳＷ５１、５２、５３、５４の全部を非導通させ、又は何れかの１又は２以上を選択的に導通させている。
【００３０】
斯かる構成によれば、インタフェイス回路３０に設置された機能回路部３２は、ＴｒＰ３６及びＴｒＮ３８からなる単一のトランジスタ対４０で構成され、このトランジスタ対４０を以てドライバ回路又はＯＣＤ回路の抵抗素子として構成される。そこで、機能回路部３２には、トランジスタ対４０をドライバ回路として機能するための入力としてドライバ入力信号ＤＩと、ＯＣＤとして機能するために抵抗値を設定するための入力として抵抗値設定信号ＶＲの双方が加えられる。これらの入力は、制御入力信号ＣＩによる論理回路６０の論理動作により得られる出力により、ＳＷ５１〜５４の選択的な導通又は非導通で選択され、外部端子４４に接続されたトランジスタ対４０に伝えられることにより、所望の動作が行われる。例えば、機能回路部３２が通常のドライバ回路として機能する場合には、ＯＣＤ用の抵抗値設定信号ＶＲを無効とし、ドライバ入力信号ＤＩに従った論理を出力する。また、機能回路部３２がＯＣＤ回路として動作する場合には、ドライバ入力信号ＤＩを無効とし、抵抗値設定信号ＶＲに従った動作により、ＯＣＤ操作のための抵抗値を持つ抵抗素子として機能する。これらの動作を詳細に述べれば、次の通りである。
【００３１】
ＳＷ５２が導通すると、ＴｒＰ３６のゲートには抵抗値設定信号ＶＲ1 がＳＷ５２を通して加えられ、また、ＳＷ５４が導通すると、ＴｒＮ３８のゲートには抵抗値設定信号ＶＲ2 がＳＷ５４を通して加えられる。この場合、ＴｒＰ３６又はＴｒＮ３８により、図５の（Ａ）に示すように、抵抗素子６２が構成されてレシーバ回路３４に併設される。この抵抗素子６２において、ＶＤＤはＴｒＰ３６の動作時を表し、ＶＳＳはＴｒＮ３８の動作時を表している。そして、抵抗素子６２の抵抗値Ｒは、抵抗値設定信号ＶＲ1 、ＶＲ2 の値により例えば、１８〔Ω〕に設定される。
【００３２】
次に、ＳＷ５１及びＳＷ５４が導通すると、ＴｒＰ３６のゲートにドライバ入力信号ＤＩ、同時に、ＴｒＮ３８のゲートに抵抗値設定信号ＶＲ2 が加えられる。この場合、ＴｒＰ３６及びＴｒＮ３８により、図５の（Ｂ）に示すように、ＴｒＰ３６によりドライバ回路６４が構成され、また、ＴｒＮ３８により抵抗素子６２が構成される。
【００３３】
次に、ＳＷ５２及びＳＷ５３が導通すると、ＴｒＰ３６のゲートに抵抗値設定信号ＶＲ1 、同時に、ＴｒＮ３８のゲートにドライバ入力信号ＤＩが加えられる。この場合、ＴｒＰ３６及びＴｒＮ３８により、図５の（Ｃ）に示すように、ＴｒＮ３８によりドライバ回路６４が構成され、また、ＴｒＰ３６により抵抗素子６２が構成される。
【００３４】
次に、ＳＷ５１又はＳＷ５３が導通すると、ＴｒＰ３６及びＴｒＮ３８のゲートにドライバ入力信号ＤＩが加えられる。この場合、ＴｒＰ３６又はＴｒＮ３８により、図６の（Ａ）に示すように、ドライバ回路６４が構成され、このドライバ回路６４がレシーバ回路３４に併設される。
【００３５】
次に、ＳＷ５１〜ＳＷ５４の全てが非導通では、ＴｒＰ３６及びＴｒＮ３８が非導通となり、図６の（Ｂ）に示すように、レシーバ回路３４のみとなる。
【００３６】
このように、ＴｒＰ３６及びＴｒＮ３８からなるトランジスタ対４０で構成された機能回路部３２を以て、抵抗素子６２のみ（図５のＡ）、抵抗素子６２及びドライバ回路６４（図５のＢ、Ｃ）、ドライバ回路６４のみ（図６のＡ）が構成され、抵抗素子６２及びドライバ回路６４の何れもが構成されず、レシーバ回路３４のみ（図６のＢ）となり、限られた素子による多機能化が図られている。斯かる構成とすれば、インタフェイス回路３０のＴｒＰ３６及びＴｒＮ３８を以て多機能化が図られるので、従前の回路に比較して素子数の削減が図られ、しかも、外部端子４４に接続されたトランジスタ対４０及びレシーバ回路３４のみであるから、外部端子４４に接続される素子数は少なく、図１及び図２に既述したように、ドライバ回路１８と抵抗素子１４とを個別の素子で構成する場合に生じる静電容量が大幅に削減される。
【００３７】
第２の実施形態
本発明の第２の実施形態について、図７ないし図１４を参照して説明する。図７は、本発明の第２の実施形態に係るコントローラとメモリの接続構成を示し、図８、図９、図１０、図１１、図１２、図１３及び図１４は、このインタフェイス回路の動作を示している。第１の実施形態と同一部分には同一符号を付してある。
【００３８】
メモリ２には、ＤＤＲ２メモリ等が用いられ、ドライバ回路７２及びレシーバ回路７４が設置されている。ドライバ回路７２はＴｒＰ７６及びＴｒＮ７８を直列に接続して構成され、ＴｒＰ７６のドレインには電圧ＶＤＤ、ＴｒＮ７８のソースには電圧ＶＳＳが加えられている。各ＴｒＰ７６及びＴｒＮ７８の共通化されたゲートには、Ｈ入力又はＬ入力が加えられる。そして、ＴｒＰ７６とＴｒＮ７８の中間接続部はコントローラ４の外部端子４４に接続されている。
【００３９】
また、コントローラ４には既述のインタフェイス回路３０が設置されており、その構成は図４（第１の実施形態）に記載した通りである。
【００４０】
斯かる構成において、動作とともに、インタフェイス回路３０に構成される複数の機能回路の構成方法を説明する。
【００４１】
論理回路６０の出力によりＳＷ５４が導通すると、このＳＷ５４を通して抵抗値設定信号ＶＲ2 がＴｒＮ３８のゲートに加わるので、ＴｒＮ３８が導通し、図５の（Ａ）に示すように、電圧ＶＳＳでプルダウンされた抵抗素子６２が構成される。このとき、ＴｒＰ３６は非導通状態である。メモリ２のＴｒＰ７６及びＴｒＮ７８のゲートにＬ入力が加わると、ＴｒＰ７６が導通状態となり、ＴｒＮ７８が非導通状態となる。この場合、メモリ２側のドライバ回路７２のＴｒＰ７６の能力調整が行われ、図８に示すように、ＴｒＰ７６から外部端子４４を通じてＴｒＮ３８に電流が流れる。破線及び矢印は、その電流及び向きを示している。
【００４２】
論理回路６０の出力によりＳＷ５２が導通すると、このＳＷ５２を通して抵抗値設定信号ＶＲ1 がＴｒＰ３６のゲートに加わるので、ＴｒＰ３６が導通し、図５の（Ａ）に示すように、電圧ＶＤＤでプルアップされた抵抗素子６２が構成される。このとき、ＴｒＮ３８は非導通状態である。メモリ２のＴｒＰ７６及びＴｒＮ７８のゲートにＨ入力が加わると、ＴｒＮ７８が導通状態となり、ＴｒＰ７６が非導通状態となる。この場合、メモリ２側のドライバ回路７２のＴｒＮ７８の能力調整が行われ、図９に示すように、ＴｒＰ３６から外部端子４４を通じてＴｒＮ７８に電流が流れる。
【００４３】
また、論理回路６０の出力によりＳＷ５１及びＳＷ５４が同時に導通し、ＳＷ５１を通してＴｒＰ３６のゲートにドライバ入力信号ＤＩとしてＬ入力を加え、ＳＷ５４を通してＴｒＮ３８のゲートに抵抗値設定信号ＶＲ2 を加えると、図５の（Ｂ）に示すように、ＴｒＰ３６が導通してドライバ回路６４が構成されるとともに、ＴｒＮ３８が導通して電圧ＶＳＳでプルダウンされた抵抗素子６２が構成される。この場合、メモリ２側のＴｒＰ７６及びＴｒＮ７８は共に非導通状態にあるとすれば、図１０に示すように、ドライバ回路であるＴｒＰ３６から抵抗素子であるＴｒＮ３８に電流が流れる。この場合、コントローラ４側にＯＣＤ回路が構成され、ＴｒＰ３６の能力調整が行われる。このとき、レシーバ回路３４にはＬ出力又はＨ出力が得られる。
【００４４】
論理回路６０の出力によりＳＷ５２及びＳＷ５３が同時に導通し、ＳＷ５２を通してＴｒＰ３６のゲートに抵抗値設定信号ＶＲ1 を加え、ＳＷ５３を通してＴｒＮ３８のゲートにドライバ入力信号ＤＩとしてＨ入力を加えると、図５の（Ｃ）に示すように、電圧ＶＤＤでプルアップされた抵抗素子６２がＴｒＰ３６で構成され、ドライバ回路６４がＴｒＮ３８で構成される。この場合、メモリ２側のＴｒＰ７６及びＴｒＮ７８は共に非導通状態にあるとすれば、図１１に示すように、抵抗素子であるＴｒＰ３６からドライバ回路であるＴｒＮ３８に電流が流れる。この場合、コントローラ４側にＯＣＤ回路が構成され、ＴｒＮ３８の能力調整が行われる。このとき、レシーバ回路３４にはＬ出力又はＨ出力が得られる。
【００４５】
論理回路６０の出力によりＳＷ５１及びＳＷ５３が同時に導通し、ＳＷ５１を通してＴｒＰ３６のゲートにドライバ入力信号ＤＩとしてＬ入力又はＨ入力を加えるとともに、ＳＷ５３を通してＴｒＮ３８のゲートにドライバ入力信号ＤＩとしてＬ入力又はＨ入力を加えると、図６の（Ａ）に示すように、ドライバ回路６４がＴｒＰ３６又はＴｒＮ３８で構成される。メモリ２側のＴｒＰ７６及びＴｒＮ７８は共に非導通状態にあるとすれば、図１２に示すように、コントローラ４の外部端子４４からコントローラ４側の出力がメモリ２のレシーバ回路７４に入力され、レシーバ回路７４には、Ｌ出力又はＨ出力が得られる。即ち、コントローラ４がメモリ２に対してドライバ動作を行う。
【００４６】
コントローラ４側のＳＷ５１ないしＳＷ５４を同時に非導通とし、メモリ２側のＴｒＰ７６及びＴｒＮ７８の共通のゲートにＬ入力又はＨ入力を加えて、ＴｒＰ７６を導通又は非導通、ＴｒＮ７８を導通又は非導通とすれば、既述の図６の（Ｂ）に示すように、コントローラ４にはレシーバ回路３４のみとなる。この場合、図１３に示すように、コントローラ４は、レシーバ動作となり、ＴｒＰ７６又はＴｒＮ７８の導通又は非導通による電位変化がコントローラ４の外部端子４４を通じてレシーバ回路３４に加えられ、このレシーバ回路３４には、メモリ２の出力に応じたＬ出力又はＨ出力が得られる。
【００４７】
論理回路６０の出力によりＳＷ５２及びＳＷ５４が同時に導通し、ＳＷ５２を通してＴｒＰ３６のゲートに抵抗値設定信号ＶＲ1 、ＳＷ５４を通してＴｒＮ３８のゲートに抵抗値設定信号ＶＲ2 を加えると、ＴｒＰ３６及びＴｒＮ３８は共に導通して、図５の（Ａ）に示すように、電圧ＶＤＤでプルアップ又は電圧ＶＳＳでプルダウンされた抵抗素子６２がＴｒＰ３６又はＴｒＮ３８で構成される。また、メモリ２側のＴｒＰ７６及びＴｒＮ７８の共通のゲートにＬ入力又はＨ入力が加えられると、ＴｒＰ７６が導通又は非導通、ＴｒＮ７８が非導通又は導通となり、図１４に示すように、これら導通又は非導通による電位変化がコントローラ４の外部端子４４を通じてレシーバ回路３４に加えられ、このレシーバ回路３４には、メモリ２の出力に応じたＬ出力又はＨ出力が現れる。この場合、コントローラ４はメモリ２の出力を受けるレシーバ動作となり、コントローラ４側はＴｒＰ３６及びＴｒＮ３８を共に動作させて抵抗素子６２が終端抵抗として構成され、ＯＤＴ（On Die Termination）機能が達成される。
【００４８】
以上説明した通り、制御入力信号ＣＩによる論理回路６０の出力によりＳＷ５１〜５４の何れもが非導通、１以上が導通し、ドライバ入力信号ＤＩ、抵抗値設定信号ＶＲが選択的にＴｒＰ３６、ＴｒＮ３８のゲートに加わることにより、図５及び図６に示した機能の異なる回路が構成される。このような回路を実現するためのトランジスタは、ＴｒＰ３６及びＴｒＮ３８のみであるから、機能実現のための構成素子数の削減とともに、外部端子４４に接続される素子数が少なく、外部端子４４の容量成分を低減することができる。また、ＴｒＰ３６及びＴｒＮ３８のみであるから、インタフェイス回路３０が集積回路装置で構成された場合、その基板に占める面積は小さく、基板の小型化や、同一面積の基板であれば、その実装回路の拡大や、実装回路の設計の自由度が高められる。
【００４９】
第３の実施形態
本発明の第３の実施形態について、図１５を参照して説明する。図１５は、本発明の第３の実施形態に係るインタフェイス回路を示している。
【００５０】
第１又第２の実施形態では、機能回路部３２をＴｒＰ３６及びＴｒＮ３８で構成された単一のトランジスタ対４０で構成したが、複数のトランジスタ対４０１、４０２、４０３で構成してもよい。この場合、トランジスタ対４０１はＴｒＰ３６１及びＴｒＮ３８１、トランジスタ対４０２はＴｒＰ３６２及びＴｒＮ３８２、トランジスタ対４０３はＴｒＰ３６３及びＴｒＮ３８３で構成される。
【００５１】
そして、このような３組のトランジスタ対４０１〜４０３の各ＴｒＰ３６１、３６２、３６３、ＴｒＮ３８１、３８２、３８３のゲートに対し、抵抗値設定信号ＶＲ1 、ＶＲ2 、ドライバ入力信号ＤＩを選択的に加えるには、スイッチ部４８をＳＷ５１１、５１２、５１３、５２１、５２２、５２３、５３１、５３２、５３３、５４１、５４２、５４３で構成すればよい。また、制御入力信号ＣＩ1 、ＣＩ2 、ＣＩ3 により論理回路６０から得られる論理出力により、スイッチ部４８の各ＳＷ５１１、５１２、５１３、５２１、５２２、５２３、５３１、５３２、５３３、５４１、５４２、５４３が選択的に導通又は非導通に切り替えられる。
【００５２】
このように、機能回路部３２に３組のトランジスタ対４０１〜４０３を設置した場合にも同様に、それぞれのトランジスタ対４０１〜４０３で図５及び図６に示す機能回路を構成することができる。そして、この実施形態においても、既述の構成素子数の削減や、外部端子４４の容量低減等が図られる。
【００５３】
第４の実施形態
本発明の第４の実施形態について、図１６ないし図２０を参照して説明する。図１６は本発明の第４の実施形態に係るコントローラ、図１７はコントローラに接続される論理回路、図１８はインタフェイス回路、図１９はインタフェイス回路、図２０は真理値表を示している。
【００５４】
このコントローラ４には、図１６に示すように、複数のインタフェイス回路３１１、３１２、３１３、３１４、３１５、インタフェイス回路３２１、３２２、３２３、３２４、３２５、各インタフェイス回路３１１〜３１５毎にＳＷ５２１、５２２、５２３、５２４、５２５、各インタフェイス回路３２１〜３２５毎にＳＷ５４１、５４２、５４３、５４４、５４５が設置されている。ＥＢは、外部端子４４（図４）を構成する。インタフェイス回路３１１〜３１５には、ＳＷ５２１〜５２５を介して抵抗値設定信号ＶＲ1 が加えられ、また、インタフェイス回路３２１〜３２５には、ＳＷ５４１〜５４５を介して抵抗値設定信号ＶＲ2 が加えられている。インタフェイス回路３１１〜３１５及びインタフェイス回路３２１〜３２５に表示された倍率（×１、×２、×４、×８、×９）は、機能回路部３２に設置されたＴｒＰ３６、ＴｒＮ３８の面積を表し、駆動能力や抵抗値を設定するための特性値となる。また、各ＳＷ５２１〜５２５、５４１〜５４５は、ＴｒＰ及びＴｒＮからなるトランジスタ対で構成されている。この場合、ＳＷ５２２、５４２のＴｒＮは常時ＯＦＦに設定されている。
【００５５】
コントローラ４の入力信号Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈは、図１７に示す論理回路６０で構成されており、この論理回路６０は、インタフェイス回路３１１〜３１５、３２１〜３２５をＯＣＤ回路として構成するか否かのＯＣＤ切替入力信号ＯＣＤＰＯＬ、ＯＣＤ回路を構成する際のＯＣＤ制御信号ＯＣＤＣＯＮＴ、ＯＣＤ回路に設定される抵抗値を選択する抵抗値選択信号ＤＩＭＭＣＡＬを受け、コントローラ４に対する入力信号Ａ〜Ｈを出力する。この実施形態の論理回路６０は、ＮＡＮＤ回路８２、８４、８６、８８及びＮＯＴ回路９０、９２、９４、９６、９８で構成されている。なお、入力信号Ｂ、Ｃは、ＯＣＤ回路を構成するときのみ、機能回路部３２のドライバ回路を構成するＴｒＰ３６、ＴｒＮ３８をＨｉｇｈ−Ｚにするための信号である。
【００５６】
インタフェイス回路３１１〜３１５の構成について、例えば、インタフェイス回路３１１を例に取ると、図１８に示すように、最終段トランジスタ部として機能回路部３２のＴｒＰ３６が設置され、この機能回路部３２の前段にはプレドライバ部１００が設置されている。このプレドライバ部１００は、ＴｒＰ１０２、ＴｒＮ１０４、ＴｒＰ１０６、ＴｒＮ１０８、ＴｒＮ１１０、ＴｒＰ１１２、ＴｒＰ１１４、ＴｒＰ１１６、ＴｒＮ１１８、ＴｒＮ１２０、ＴｒＰ１２２、ＴｒＰ１２４、ＴｒＮ１２６、ＴｒＮ１２８で構成され、既述のＳＷ５１の機能を包含している。このインタフェイス回路３１１において、ＤＩはドライバ入力信号であり、ＣＲ1 、ＣＲ2 はコントロール信号であり、これらコントロール信号ＣＲ1 、ＣＲ2 により、ドライバ入力信号ＤＩをＴｒＮ３６のゲートに入力し、抵抗値設定信号ＶＲ1 を取り込む場合には、プレドライバ部１００の機能を停止させてＴｒＰ３６のゲートをオープン状態に移行させる。その他のインタフェイス回路３１２〜３１５も同様の構成である。
【００５７】
そして、インタフェイス回路３２１〜３２５の構成について、例えば、インタフェイス回路３２１を例に取ると、図１９に示すように、最終段トランジスタ部として機能回路部３２のＴｒＮ３８が設置され、この機能回路部３２の前段にはプレドライバ部２００が設置されている。このプレドライバ部２００は、ＴｒＰ２０２、ＴｒＰ２０４、ＴｒＮ２０６、ＴｒＮ２０８、ＴｒＰ２１０、ＴｒＰ２１２、ＴｒＮ２１４、ＴｒＮ２１６、ＴｒＰ２１８、ＴｒＰ２２０、ＴｒＰ２２２、ＴｒＮ２２４、ＴｒＮ２２６で構成され、既述のＳＷ５３の機能を包含している。このインタフェイス回路３２１において、ＤＩはドライバ入力信号であり、ＣＲ1 、ＣＲ2 はコントロール信号であり、これらコントロール信号ＣＲ1 、ＣＲ2 により、ドライバ入力信号ＤＩをＴｒＮ３８のゲートに入力し、抵抗値設定信号ＶＲ2 を取り込む場合には、プレドライバ部２００の機能を停止させてＴｒＮ３８のゲートをオープン状態に移行させる。その他のインタフェイス回路３２２〜３２５も同様の構成である。
【００５８】
斯かる構成によれば、図２０の真理値表に記載の通りの動作が得られ、この真理値表において、「１」＝Ｈ、「０」＝Ｌである。そこで、「Ｌｏｗ４０」を得る場合には、Ｃ＝「０」、Ｄ＝「１」の場合、ＳＷ５４１、５４５が導通となり、その他のＳＷ５２１〜５２５、５４２、５４３、５４４が非導通となる。「Ｈｉｇｈ４０」を得る場合には、Ａ＝「０」、Ｂ＝「１」の場合、ＳＷ５２１、５２５が導通となり、その他のＳＷ５２２、５２３、５２４、５４１〜５４５が非導通となる。「Ｌｏｗ１８」を得る場合には、Ｃ＝「０」、Ｄ＝「１」、Ｇ＝「０」、Ｈ＝「１」の場合、ＳＷ５４１、５４３、５４４、５４５が導通となり、その他のＳＷ５２１〜５２５、５４２が非導通となる。また、「Ｈｉｇｈ１８」を得る場合には、Ａ＝「０」、Ｂ＝「１」、Ｅ＝「０」、Ｆ＝「１」の場合、ＳＷ５２１、５２３、５２４、５２５が導通となり、その他のＳＷ５２２、５４１〜５４５が非導通となる。
【００５９】
このような動作によって、既述の通り、最小限のＴｒＰ３６、ＴｒＮ３８のトランジスタ対４０で構成される機能回路部３２により、ＯＣＤ回路の抵抗素子、ドライバ回路が構成され、外部端子４４に接続される構成素子数の削減とともに、それによる静電容量を低減することができる。
【００６０】
次に、上記実施形態の変形例について、以下に列挙する。
【００６１】
(1) 上記実施形態では、機能回路部３２の構成素子、能動素子、電子デバイスとして電界効果トランジスタを例示したが、バイポーラトランジスタで構成してもよいし、トランジスタ以外の電子素子で構成してもよい。
【００６２】
(2) 上記実施形態では、コントローラ４側に設置されたインタフェイス回路３０を例示したが、機能装置であるメモリ２側の回路を既述したインタフェイス回路と同等の構成を適用してもよい。
【００６３】
(3) 上記実施形態では、メモリ２に接続されるコントローラ４について開示し、そのコントローラ４にインタフェイス回路３０を例示した場合について説明したが、本発明のインタフェイス回路は、ＯＣＤ機能やドライバ機能を必要とする機能装置間のインタフェイスとして適用できるものであり、実施形態の回路に限定されるものではない。
【００６４】
(4) 上記実施形態では、ＴｒＰ３６、ＴｒＮ３８等をＣＭＯＳ回路で構成することを例示したが、ＴｒＰ３６、ＴｒＮ３８等を含むインタフェイス回路をＣＭＯＳ以外の回路や素子で構成してもよく、また、ＴｒＰ３６、ＴｒＮ３８をＣＭＯＳ回路で構成し、その前段側にあるスイッチ部４８及び論理回路６０はＣＭＯＳ回路以外の回路、例えば、バイポーラ回路で構成してもよい。
【００６５】
次に、以上述べた本発明のインタフェイス回路及びその構成方法の各実施形態から抽出される技術的思想を請求項の記載形式に準じて付記として列挙する。本発明に係る技術的思想は上位概念から下位概念まで、様々なレベルやバリエーションにより把握できるものであり、以下の付記に本発明が限定されるものではない。
【００６６】
（付記１）  機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２の電子デバイスと、
前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に形成されて前記機能装置が接続される外部端子と、
を備え、前記第１の電子デバイス及び前記第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させることを特徴とするインタフェイス回路。
【００６７】
（付記２）  機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成されて前記機能装置が接続される外部端子と、
を備え、前記第１のトランジスタ及び前記第２のトランジスタを以て、ドライバ回路を構成し、又は、オフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【００６８】
（付記３）  前記抵抗素子は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御して所要の抵抗値を設定する構成としたことを特徴とする付記２記載のインタフェイス回路。
【００６９】
（付記４）  前記ドライバ回路は、前記第１のトランジスタ又は前記第２のトランジスタの一方又は双方を制御することによって出力調整をする構成としたことを特徴とする付記２記載のインタフェイス回路。
【００７０】
（付記５）  機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、前記機能装置が接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部と、
を備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択し、ドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【００７１】
（付記６）  機能装置と接続されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、外部の機能装置が接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき異なる第１、第２及び第３の入力との間に介在された第１、第２、第３及び第４のスイッチと、
これら第１ないし第４のスイッチの全てを非導通とし、又は何れか一つ以上を導通させるスイッチ制御部と、
を備え、前記第１及び第２のトランジスタの双方を非導通、前記第１及び第２のトランジスタの双方を導通させ、又は前記第１のトランジスタ又は前記第２のトランジスタの何れか一方を導通させることにより、異なる機能回路を構成させることを特徴とするインタフェイス回路。
【００７２】
（付記７）  前記第１の入力は、前記第１のトランジスタ及び前記第２のトランジスタのゲートに対するドライバ入力、前記第２の入力は、前記第１のトランジスタのゲートに対するバイアス入力であり、前記第３の入力は、前記第２のトランジスタのゲートに対するバイアス入力であることを特徴とする付記６記載のインタフェイス回路。
【００７３】
（付記８）  メモリと接続されるコントローラ側に設置されるインタフェイス回路であって、
直列に接続された第１及び第２のトランジスタと、
これら第１及び第２のトランジスタの中間接続部に形成され、前記メモリが接続される外部端子と、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間に介在されたスイッチ部と、
を備え、前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択することにより、前記外部端子に接続されるドライバ回路、又はオフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路。
【００７４】
（付記９）  機能装置と接続されるインタフェイス回路の構成方法であって、
直列に接続された第１及び第２の電子デバイスを構成し、
前記第１の電子デバイスと前記第２の電子デバイスとの中間接続部に前記機能装置が接続される外部端子を形成し、
前記第１の電子デバイス又は前記第２の電子デバイスと各電子デバイスに対する入力との間にスイッチ部を介在させ、
前記スイッチ部１切替えにより、前記入力を選択して前記第１の電子デバイス及び第２の電子デバイスを制御して異なる機能を持つ機能回路部を構成させることを特徴とするインタフェイス回路の構成方法。
【００７５】
（付記１０）  機能装置と接続されるインタフェイス回路の構成方法であって、
直列に接続されるとともに外部端子に接続された第１及び第２のトランジスタを設置し、
これら第１及び第２のトランジスタの動作を切り替えることによりドライバ回路又は、オフ・チップ・ドライバ回路の抵抗素子を構成することを特徴とするインタフェイス回路の構成方法。
【００７６】
（付記１１）  機能装置と接続されるインタフェイス回路の構成方法であって、
第１及び第２のトランジスタを直列に接続し、
前記第１のトランジスタ及び前記第２のトランジスタの中間接続部に外部の機能装置が接続される外部端子を形成し、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間にスイッチ部を介在させ、
前記スイッチ部の切替えによって、前記第１のトランジスタ又は第２のトランジスタのゲートに対する前記入力を選択することにより、オフ・チップ・ドライバの抵抗負荷又は出力ドライバを構成させることを特徴とするインタフェイス回路の構成方法。
【００７７】
（付記１２）  機能装置と接続されるインタフェイス回路の構成方法であって、
第１及び第２のトランジスタを直列に接続し、
前記第１及び第２のトランジスタの中間接続部に外部の機能装置が接続される外部端子を形成し、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき異なる第１、第２及び第３の入力との間に第１、第２、第３及び第４のスイッチを設置し、
前記第１ないし第４のスイッチの全てを非導通とし、又は何れか一つ以上を導通させ、
前記第１及び第２のトランジスタの双方を非導通、前記第１及び第２のトランジスタの双方を導通、又は前記第１のトランジスタ又は前記第２のトランジスタの何れか一方を導通させることにより、異なる機能回路を構成させることを特徴とするインタフェイス回路の構成方法。
【００７８】
（付記１３）  メモリと接続されるコントローラ側に設置されるインタフェイス回路の構成方法であって、
直列に接続された第１及び第２のトランジスタを形成し、                            これら第１及び第２のトランジスタの中間接続部に、前記メモリに接続される外部端子を形成し、
前記第１又は第２のトランジスタのゲートとこれらゲートに加えるべき複数の異なる入力との間にスイッチ部を介在させ、
前記スイッチ部の切替えによって、前記第１のトランジスタ又は前記第２のトランジスタのゲートに対する前記入力を選択することにより、前記外部端子に接続されるオフ・チップ・ドライバ回路の抵抗負荷又は出力ドライバを構成することを特徴とするインタフェイス回路の構成方法。
【００７９】
（付記１４）  メモリに接続されるコントローラであって、前記インタフェイス回路を備えたことを特徴とするコントローラ。
【００８０】
以上説明したように、本発明の最も好ましい実施形態等について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００８１】
本発明は、トランジスタ等の電子デバイスで構成されるインタフェイス回路に関し、電子デバイスを共用化することにより、電子デバイスの削減を図るとともに、電子デバイスの制御により複数の機能回路を実現するので、構成素子数の削減による外部端子に寄生する静電容量を減少させ、以て回路特性を改善することができ、各種のインタフェイスに利用できる等、有用である。
【図面の簡単な説明】
【００８２】
【図１】コントローラとメモリの接続関係を示す回路図である。
【図２】コントローラに搭載されたドライバ回路とＯＣＤ回路の抵抗素子の構成を示す回路図である。
【図３】ドライバ回路を構成するトランジスタ、抵抗素子を構成するトランジスタの動作を示す図である。
【図４】第１の実施形態に係るインタフェイス回路を示す回路図である。
【図５】インタフェイス回路で実現される複数の機能回路を示す回路図である。
【図６】インタフェイス回路で実現される複数の機能回路を示す回路図である。
【図７】第２の実施形態に係るコントローラとメモリの接続関係を示す回路図である。
【図８】インタフェイス回路の動作を示す回路図である。
【図９】インタフェイス回路の動作を示す回路図である。
【図１０】インタフェイス回路の動作を示す回路図である。
【図１１】インタフェイス回路の動作を示す回路図である。
【図１２】インタフェイス回路の動作を示す回路図である。
【図１３】インタフェイス回路の動作を示す回路図である。
【図１４】インタフェイス回路の動作を示す回路図である。
【図１５】第３の実施形態に係るインタフェイス回路を示す回路図である。
【図１６】第４の実施形態に係るコントローラを示す回路図である。
【図１７】論理回路を示す回路図である。
【図１８】インタフェイス回路を示す回路図である。
【図１９】インタフェイス回路を示す回路図である。
【図２０】動作を示す図である。
【符号の説明】
【００８３】
２  メモリ（機能装置）
４  コントローラ
３０  インタフェイス回路
３６  ＴｒＰ（第１の電子デバイス、第１のトランジスタ）
３８  ＴｒＮ（第２の電子デバイス、第２のトランジスタ）
４４  外部端子
４８  スイッチ部
５１  第１のスイッチ
５２  第２のスイッチ
５３  第３のスイッチ
５４  第４のスイッチ
６０  論理回路（スイッチ制御部）
６２  抵抗素子
６４  ドライバ回路
【図１】
2006050022.tif 000003
【図２】
2006050022.tif 000004
【図３】
2006050022.tif 000005
【図４】
2006050022.tif 000006
【図５】
2006050022.tif 000007
【図６】
2006050022.tif 000008
【図７】
2006050022.tif 000009
【図８】
2006050022.tif 000010
【図９】
2006050022.tif 000011
【図１０】
2006050022.tif 000012
【図１１】
2006050022.tif 000013
【図１２】
2006050022.tif 000014
【図１３】
2006050022.tif 000015
【図１４】
2006050022.tif 000016
【図１５】
2006050022.tif 000017
【図１６】
2006050022.tif 000018
【図１７】
2006050022.tif 000019
【図１８】
2006050022.tif 000020
【図１９】
2006050022.tif 000021
【図２０】
2006050022.tif 000022
【手続補正書】
【提出日】平成16年8月30日(2004.8.30)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2006050022.tif 000023
【手続補正書】
【提出日】平成16年10月14日(2004.10.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
インタフェイス回路３１１〜３１５の構成について、例えば、インタフェイス回路３１１を例に取ると、図１８に示すように、最終段トランジスタ部として機能回路部３２のＴｒＰ３６が設置され、この機能回路部３２の前段にはプレドライバ部１００が設置されている。このプレドライバ部１００は、ＴｒＰ１０２、ＴｒＮ１０４、ＴｒＰ１０６、ＴｒＮ１０８、ＴｒＮ１１０、ＴｒＰ１１２、ＴｒＰ１１４、ＴｒＰ１１６、ＴｒＮ１１８、ＴｒＮ１２０、ＴｒＰ１２２、ＴｒＰ１２４、ＴｒＮ１２６、ＴｒＮ１２８で構成され、既述のＳＷ５１の機能を包含している。このインタフェイス回路３１１において、ＤＩはドライバ入力信号であり、ＣＲ1 、ＣＲ2 はコントロール信号であり、これらコントロール信号ＣＲ1 、ＣＲ2 により、ドライバ入力信号ＤＩをＴｒＰ３６のゲートに入力し、抵抗値設定信号ＶＲ1 を取り込む場合には、プレドライバ部１００の機能を停止させてＴｒＰ３６のゲートをオープン状態に移行させる。その他のインタフェイス回路３１２〜３１５も同様の構成である。