(57)【要約】  【課題】  電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができる可変抵抗素子および半導体装置を提供する。  【解決手段】  可変抵抗素子１０は、可変抵抗素子層１３を備える。可変抵抗層１３は、電界が印加されることにより電気的特性に変化が生じる層である。そして、可変抵抗層１３には、互いに独立した４つの電極が設けられており、その内の２つの電極で制御電極対１Ａ、１Ｂが構成され、残りの２つの電極で読出電極対１Ｓ、１Ｄが構成されている。制御電極対１Ａ、１Ｂは、可変抵抗層１３に対して電界を印加する目的で形成されている。また、読出電極対１Ｓ、１Ｄは、抵抗変化を利用するデータパスとして構成されている。  【選択図】  図１
2006120702.tif 000002
【特許請求の範囲】
【請求項１】
電界の変化により電気特性が変化する可変抵抗層を有してなる可変抵抗素子であって、
前記可変抵抗層には、互いに独立した第１、第２、第３の３つの電極が接続されており、
前記３つの電極は、前記第１の電極および第２の電極が前記可変抵抗層に対して電圧を印加するための制御電極対として構成され、第３の電極が前記電気特性を検出するための読出電極として構成されている
ことを特徴とする可変抵抗素子。
【請求項２】
前記制御電極対を構成する第１の電極および第２の電極の内の一方の電極と、前記第３の電極とで読出電極対が構成されている
ことを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
前記可変抵抗層には、前記３つの電極の各々から独立した状態で、第４の電極が接続されており、
前記第３の電極と第４の電極とで読出電極対が構成されている
ことを特徴とする請求項１に記載の可変抵抗素子。
【請求項４】
前記制御電極対は、前記可変抵抗層をその厚み方向に挟んで配されており、
前記読出電極対は、前記制御電極対によって挟まれた領域の少なくとも一部を、検出対象経路として含む位置に配されている
ことを特徴とする請求項２または３に記載の可変抵抗素子。
【請求項５】
前記可変抵抗層内において、前記制御電極対間を結ぶ直線と前記読出電極対間を結ぶ直線とは、互いに異なるとともに角度を有する
ことを特徴とする請求項４に記載の可変抵抗素子。
【請求項６】
前記制御電極対の少なくとも一方と前記可変抵抗層との間には、前記可変抵抗層が絶縁性を示す第１の状態であるときの誘電率に対して−１０％以上の誘電率を有する高誘電率層が介挿されている
ことを特徴とする請求項１から５の何れかに記載の可変抵抗素子。
【請求項７】
前記高誘電率層は、前記可変抵抗層が前記第１の状態であるときの抵抗率以上の抵抗率を有する
ことを特徴とする請求項６に記載の可変抵抗素子。
【請求項８】
前記高誘電率層は、化学組成式ＡXＢYで表される材料を含み構成されており、
上記化学組成式において、Ａは、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素である
ことを特徴とする請求項６または７に記載の可変抵抗素子。
【請求項９】
前記可変抵抗層は、前記制御電極対に１回または複数回の電圧パルスが印加された場合に、当該電圧パルスの影響が及ぶ範囲において、その結晶相が前記電圧パルスの極性に応じて導電性を示す第２の状態または絶縁性を示す第１の状態となる
ことを特徴とする請求項１から８の何れかに記載の可変抵抗素子。
【請求項１０】
前記可変抵抗層は、前記制御電極対に１回または複数回の電圧パルスが印加された場合に、当該電圧パルスの影響が及ぶ範囲において、前記電圧パルスの印加条件に応じて、その状態が導電性を示す第２の状態または絶縁性を示す第１の状態またはそれらが混在した第３の状態へ遷移する
ことを特徴とする請求項１から８の何れかに記載の可変抵抗素子。
【請求項１１】
前記可変抵抗層の状態は、前記制御電極対への電圧パルスにおける印加回数およびパルス幅および電圧値の少なくとも１条件により規定される
ことを特徴とする請求項９または１０に記載の可変抵抗素子。
【請求項１２】
前記可変抵抗層は、前記第２の状態における抵抗率に対し、前記第１の状態における抵抗率の比が１００以上である
ことを特徴とする請求項９から１１の何れかに記載の可変抵抗素子。
【請求項１３】
前記可変抵抗層は、ペロブスカイト構造を有する巨大磁気抵抗材料を含み構成されている
ことを特徴とする請求項１から１２の何れかに記載の可変抵抗素子。
【請求項１４】
前記可変抵抗層は、高温超伝導材料を含み構成されている
ことを特徴とする請求項１から１２の何れかに記載の可変抵抗素子。
【請求項１５】
前記可変抵抗層は、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料を含み構成されており、
上記化学組成式において、Ａは、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ａ'は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素であり、
Ｘ、Ｙ、Ｚの各々は、０≦Ｘ≦１、０≦Ｙ≦２、１≦Ｚ≦７の関係を有する
ことを特徴とする請求項１から１２の何れかに記載の可変抵抗素子。
【請求項１６】
前記可変抵抗層は、化学組成式Ｐｒ0.7Ｃａ0.3ＭｎＯ3で表される材料を含み構成されている
ことを特徴とする請求項１から１２の何れかに記載の可変抵抗素子。
【請求項１７】
請求項１から１６の何れかに記載の可変抵抗素子を備える
ことを特徴とする半導体装置。
【請求項１８】
複数の前記可変抵抗素子がマトリクス状に配されてなる不揮発メモリ部を備える
ことを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記可変抵抗素子とフリップフロップとが接続された構成を有し、前記可変抵抗素子が前記フリップフロップへの電力供給停止時におけるデータバックアップ機能を果たす不揮発フリップフロップ部を備える
ことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記不揮発フリップフロップ部が複数接続されてなる不揮発シフトレジスタ部を備える
ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
マルチプレクサと、前記可変抵抗素子を有し構成されたコンフィグレーションメモリとからなる不揮発ルックアップテーブル部を備える
ことを特徴とする請求項１７に記載の半導体装置。
【請求項２２】
前記可変抵抗素子は、スイッチング素子部として備えられている
ことを特徴とする請求項１７に記載の半導体装置。
【請求項２３】
複数の論理素子セルを有し、前記可変抵抗素子が挿入されてなる接続経路が各論理素子セル間に配されてなるプログラマブルロジック回路部を備える
ことを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
前記可変抵抗素子を有するアナログ信号処理回路部を備える
ことを特徴とする請求項１７に記載の半導体装置。
【請求項２５】
前記アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する前記可変抵抗素子の特性を用い、出力値のバラツキを補償する
ことを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する前記可変抵抗素子の特性を用い、出力応答の変更がなされる
ことを特徴とする請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子および半導体装置に関し、特に素子における電極構成に関する。
【背景技術】
【０００２】
ペロブスカイト構造を有する材料、中でも超巨大磁気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ    Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）材料は、磁場などの外部影響を受けて電気的な特性が変化するものであり、電子デバイスへの応用のための研究・開発がなされている。例えば、ＣＭＲ材料の一例としては、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（以下では、「ＰＣＭＯ」と記載する。）材料等をあげることができ、この材料に対してパルスを１回以上印加することによって、その電気特性を変化させることができる。
【０００３】
従来の技術では、ペロブスカイト構造を有する材料を用いた素子を構成する場合に、ＣＭＲ材料から構成される薄膜またはそのバルク材料に対して、２つの電極を形成し、これらの電極の間に電気的なパルスを印加するとともに、同じ電極対を用いてその電気特性の検出も行うという構成を採用する。ここで、単数又は複数の電圧パルスによる電場の強度は、ＣＭＲ材料の電気特性を変化するように物理的状態を切り換えるのに十分な大きさであり、変化され得る特性の１つは、材料の抵抗である。その変化は、初期の変化を誘導するように使用されるパルスと反対の極性を用いると、逆の変化を示すことが可能となる。このような特性を有するＣＲＭ材料を用い、スイッチング素子に適用する技術が研究・開発されている（例えば、特許文献１、非特許文献１）。
【０００４】
これらの文献における従来技術について、図２５を参照しながら説明する。
図２５に示すように、Ｓｉ基板５２１の表面から内方に向けての領域には、不純物拡散領域５２４が形成されており、ゲート酸化層５２５とゲート電極５２６との積層体と、下部電極５２Ａが形成されている。ゲート電極５２６上には、ワード線５２７が積層され、一方、下部電極５２Ａ上には、ＰＣＭＯ材料からなる可変抵抗層５２３、上部電極５２Ｂが順に積層されている。この内、下部電極５２Ａと上部電極５２Ｂとで可変抵抗層５２３が挟まれた構成を有する領域が可変抵抗素子としての領域となっている。
【０００５】
可変抵抗素子領域は、例えば、下部電極５２Ａと上部電極５２Ｂとの間に正極性パルスをかけた場合にセット状態（高抵抗状態）となり、負極性パルスをかけた場合にリセット状態（低抵抗状態）となる。また、図２５に示す従来の素子では、抵抗変化を利用するデータパスとして、電圧パルスを印加する下部電極５２Ａおよび上部電極５２Ｂを用いている。
【特許文献１】米国特許公報第６５８３００３号公報
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ      Ｍｅｅｔｉｎｇ  ２００２年  テクニカル・ダイジェスト  p.p.１９３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術では、可変抵抗層５２３に対して電圧パルスを印加する電極５２Ａ、５２Ｂをデータパスとして共用しているため、この素子領域を組み込んだ電子回路を構成する際に制限が多く、設計時における自由度を低いものとしている。例えば、素子をスイッチとして使用する場合には、スイッチを制御する制御信号とスイッチで制御するデータ信号の二種類信号がある。制御信号をデータ信号がスイッチの２端子を共用すると、二種類信号を切り分けのスイッチが必要となる。
【０００７】
本発明は、このような問題を解決するためにさなされたものであって、電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができる構成の可変抵抗素子およびこの素子を備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
（１）  本発明に係る可変抵抗素子は、電界の変化により電気特性が変化する可変抵抗層を有する構成の素子であって、可変抵抗層に対し互いに独立した第１、第２、第３の３つの電極が接続され、３つの電極の内の第１の電極および第２の電極が可変抵抗層に対して電圧を印加する制御電極対であり、第３の電極が可変抵抗層の電気特性を検出するための読出電極として構成されていることを特徴とする。
（２）  上記（１）に係る可変抵抗素子では、制御電極対を構成する２つの電極（第１の電極および第２の電極）の一方の電極と、第３の電極とで読出電極対が構成されていることを特徴とする。
（３）  上記（１）に係る可変抵抗素子では、可変抵抗層に対して上記３つの電極の各々から独立した状態で第４の電極が接続されており、第３の電極と第４の電極とで読出電極対が構成されていることを特徴とする。
（４）  上記（２）または（３）に係る可変抵抗素子では、可変抵抗層の厚み方向に挟んで制御電極対を配し、読出電極対を可変抵抗層における制御電極対で挟まれた領域の少なくとも一部を検出対象経路として含む位置に配しておくことが望ましい。ここで、可変抵抗層における制御電極対で挟まれた領域では、電界の変化により確実に電気特性に変化を生じる。
【０００９】
なお、上記「検出対象経路」とは、可変抵抗層における電気特性を検出するために対象とする経路のことを示すものである。
（５）  上記（４）に係る可変抵抗素子では、可変抵抗層内において、制御電極対間を結ぶ直線と読出電極対間を結ぶ直線とが、互いに異なるとともに角度を有することを特徴とする。
（６）  上記（１）〜（５）に係る可変抵抗素子では、制御電極対の少なくとも一方と可変抵抗層との間に対して、可変抵抗層が絶縁性を示す第１の状態であるときの誘電率に対して−１０（％）以上となる誘電率を有する高誘電率層を介挿しておくことが望ましい。
（７）  上記（６）に係る可変抵抗素子では、可変抵抗層が上記第１の状態であるときの抵抗率以上の抵抗率を有する高誘電率層を介挿しておくことがより望ましい。
（８）  上記（６）または（７）に係る可変抵抗素子では、高誘電率層を化学組成式ＡXＢYで表される材料を含み構成し、化学組成式におけるＡ、Ｂを次のように選択することが望ましい。
【００１０】
※Ａ；Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素
（９）  上記（１）〜（８）に係る可変抵抗素子では、制御電極対に１回または複数回の電圧パルスを印加した場合に、可変抵抗層における電圧パルスの影響が及ぶ範囲で、その状態が電圧パルスの極性に応じて導電性を示す第２の状態または絶縁性を示す第１の状態となる構成とすることが望ましい。
（１０）  上記（１）〜（８）に係る可変抵抗素子では、制御電極対に１回または複数回の電圧パルスが印加された場合に、可変抵抗層における電圧パルスの影響が及ぶ範囲において、電圧パルスの印加条件に応じて、その状態が導電性を示す第２の状態または絶縁性を示す第１の状態またはそれらが混在した第３の状態へ遷移するという性質を備える。
（１１）  上記（９）または（１０）に係る可変抵抗素子では、可変抵抗層の相状態を既定する条件として、制御電極対への電圧パルスにおける印加回数およびパルス幅および電圧値の少なくとも１条件を適用することができる。
（１２）  上記（９）〜（１１）に係る可変抵抗素子では、可変抵抗層における、第２の状態での抵抗率に対し、第１の状態での抵抗率の比が１００以上とすることが望ましい。
（１３）  上記（１）〜（１２）に係る可変抵抗素子では、ペロブスカイト構造を有する巨大磁気抵抗材料を含み可変抵抗層を構成することが望ましい。
（１４）  上記（１）〜（１２）に係る可変抵抗素子では、高温超伝導材料を含み可変抵抗層を構成することが望ましい。
（１５）  上記（１）〜（１２）に係る可変抵抗素子では、可変抵抗層を化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料を含み構成しておき、化学組成式中のＡ、Ａ'、ＢおよびＸ，Ｙ，Ｚを次のように規定しておくことが望ましい。
【００１１】
※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ'；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
（１６）  上記（１）〜（１２）に係る可変抵抗素子では、Ｐｒ0.7Ｃａ0.3ＭｎＯ3の化学組成式で表される材料を含み可変抵抗層を構成しておくことが望ましい。
（１７）  本発明に係る半導体装置は、上記（１）〜（１６）に係る可変抵抗素子を備えることを特徴とする。
（１８）  上記（１７）に係る半導体装置では、複数の可変抵抗素子をマトリクス状に配することによって不揮発メモリ部を構成することも可能である。
（１９）  上記（１７）に係る半導体装置では、可変抵抗素子をフリップフロップに対して接続し、フリップフロップへの電力供給停止時におけるデータバックアップ機能を可変抵抗素子が有する不揮発フリップフロップ部を構成することも可能である。
（２０）  上記（１９）に係る半導体装置では、不揮発フリップフロップ部を複数接続することで不揮発シフトレジスタ部を構成することも可能である。
（２１）  上記（１７）に係る半導体装置では、可変抵抗素子を有するコンフィグレーションメモリとマルチプレクサとを組み合わせて不揮発ルックアップテーブル部を構成することも可能である。
（２２）  上記（１７）に係る半導体装置では、可変抵抗素子をスイッチング素子部として備えることも可能である。
（２３）  上記（２２）に係る半導体装置では、複数の論理素子セルの各間に、可変抵抗素子が挿入されてなる接続経路を配し、バイナリ状態を制御することで機能変更が可能なプログラマブルロジック回路部を構成することも可能である。
（２４）  上記（１７）に係る半導体装置では、可変抵抗素子を用いてアナログ信号処理回路部を構成することも可能である。
（２５）  上記（２４）に係る半導体装置では、電界の変化に応じて抵抗値が変化する可変抵抗素子の特性を用い、出力値のバラツキを補償するアナログ信号処理回路部を構成することも可能である。
（２６）  上記（２４）に係る半導体装置では、電界の変化に応じて抵抗値が変化する可変抵抗素子の特性を用い、出力応答を変更できるアナログ信号処理回路部を構成することも可能である。
【発明の効果】
【００１２】
本発明に係る可変抵抗素子は、上記（１）のように、制御電極対を構成する第１の電極および第２の電極とは別の第３の電極をもって読出電極を構成しているので、素子における制御とデータパスが分離されている。よって、本発明に係る可変抵抗素子は、当該素子を組み込む際の電子回路の制限を低減するのに有効であり、電子回路の設計における自由度を高いものとすることができる優位性を有する。
【００１３】
従って、本発明に係る可変抵抗素子は、電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができるという優位性を有する。
本発明に係る可変抵抗素子での制御電極対および読出電極の構成については、例えば、次のような２つの構成を採用することができる。
【００１４】
・上記（２）のように、制御電極対を構成する第１の電極および第２の電極の一方の電極と第３の電極とで読出電極対とする構成にする。この場合には、第１の電極および第２の電極の一方を制御電極および読出電極の共用電極となり、第１の電極および第２の電極の他方が制御用の専用電極となる。従って、上記（２）に係る可変抵抗素子では、電子回路の設計に際しての自由度が高く、素子自体の構成が簡易なものである。
【００１５】
・上記（３）のように、第１の電極、第２の電極、第３の電極に対し独立した第４の電極を設けておき、この第４の電極と上記第３の電極をもって読出電極対を構成する。この可変抵抗素子の構成を採用する場合には、制御とデータパスとの完全な分離が図られ、設計の自由度がより一層高いものとなる。
また、本発明に係る可変抵抗素子では、上記（４）のように制御電極対と読出電極対とを配することにより、読出電極対間の検出対象経路中に素子の電気抵抗変化領域が存在することになる。このため、この可変抵抗素子では、可変抵抗層の層全体の電気抵抗を変化させなくてもデータパスの電気抵抗変化を得ることができ、消費電力の低減を図ることが可能となる。
【００１６】
また、本発明に係る可変抵抗素子は、上記（６）のように高誘電率層を介挿させる場合に、低消費電力化を図ることが可能となる。即ち、上記従来の可変抵抗素子では、ＰＣＭＯからなる可変抵抗層の低抵抗状態における抵抗率が低く、リセット状態においてデータパスを流れる電流量が多く、消費電力が大きいという問題を有していた。これに対して、本発明に係る可変抵抗素子では、上記（６）の構成を採用することで、電圧を高誘電率層と可変抵抗層との積層構造に対し印加した場合に、制御電極対間を流れる貫流電流を削減することが可能であり、低消費電力化を図ることが可能となる。
【００１７】
また、本発明に係る可変抵抗素子は、上記（７）の構成を採るとき、可変抵抗層が絶縁性を示す第１の状態である場合において読出電極対間における高誘電率層でのリーク電流を抑制することができる。
ここで、上記（８）の構成では、高誘電率層を成膜する際における安定性という観点から望ましい。
【００１８】
本発明に係る可変抵抗素子では、上記（９）のように電圧パルスの印加により導電性を示す第２の状態と絶縁性を示す第１の状態とを遷移する構成とすれば、確実なスイッチング動作が可能となる。一方、上記（１０）のように、導電性を示す第２の状態、絶縁性を示す第１の状態および混在した第３の状態との３種類以上の相状態を遷移する構成とすれば、多値メモリへの応用やアナログ回路への応用が可能となる。
【００１９】
本発明に係る半導体装置は、上記（１７）のように、制御電極とデータパスとが分離された構成の可変抵抗素子を備えることから、素子での電界の印加による確実な電気特性の変化の検出を確保しながら、電子回路の制限を低減し、設計における自由度を高いものとすることができる。本発明に係る半導体装置の一例としては、次のような装置をあげることはできる。
【００２０】
本発明では、例えば、不揮発メモリ部を備える半導体装置、不揮発フリップフロップ部を備える半導体装置、不揮発シフトレジスタ部を備える半導体装置、不揮発ルックアップテーブル部を備える半導体装置、プログラマブルロジック回路部を備える半導体装置、アナログ信号処理回路部を備える半導体装置などを実現するのに有効である。このような半導体装置に対して、上記本発明に係る可変抵抗素子を適用すれば、上述のように電子回路の制限を低減し、設計における自由度を高いものとすることができる。また、上記（６）に係る可変抵抗素子を適用すれば、前記優位性に加えて消費電力の低減という効果を得ることもできる。
【発明を実施するための最良の形態】
【００２１】
以下では、本発明を実施するための最良の形態について、図面を用いて説明する。なお、以下で説明する実施の形態および変形例などは、本発明における構成および作用を分かりやすく説明するために用いる一例であり、本発明は、以下の形態に限定を受けるものではない。
（実施の形態１）
実施の形態１に係る可変抵抗素子１０について、図１を参照しながら説明する。図１（ａ）は、可変抵抗素子１０の要部を示す平面図であり、図１（ｂ）は、そのＡ−Ａ模式断面図であり、図１（ｃ）は、可変抵抗素子１０の等価回路図である。
【００２２】
１．可変抵抗素子１０の構成
図１（ａ）、（ｂ）に示すように、可変抵抗素子１０では、基板（例えば、シリコン基板）１１の主面上に、第１電極１Ａと平坦化層（例えば、シリコン酸化層）１４が形成され、これらの上に可変抵抗層１３が積層形成されている。さらに、可変抵抗層１３の面上には、第２電極１Ｂ、第３電極１Ｓ、第４電極１Ｄが形成されている。図１（ａ）に示すように、可変抵抗層１３上においては、図１（ｂ）の左側より、第３電極１Ｓ、第２電極１Ｂ、第４電極１Ｄの順に配置されている。そして、可変抵抗層１３上に配された３つの電極１Ｂ、１Ｓ、１Ｄの内、第２電極１Ｂは、第１電極１Ａに対して可変抵抗層１３をその厚み方向に挟む状態で形成されている。
【００２３】
可変抵抗層１３は、電界が印加されることにより結晶相に変化が生じる特性を有し、ペロブスカイト構造を有する巨大磁気抵抗（ＣＲＭ）材料から形成されている。具体的な材料としては、例えば、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（以下では、「ＰＣＭＯ」と記載する。）材料をあげることができる。
可変抵抗素子１０における４つの電極１Ａ、１Ｂ、１Ｓ、１Ｄの内、可変抵抗層１３をその厚み方向に挟持した状態で形成されている第１電極１Ａと第２電極１Ｂとは、可変抵抗層１３に電界を印加するための制御電極対として機能するものである。一方、可変抵抗層１３の面方向（図１（ｂ）の横方向）において、間に第２電極１Ｂを挟んで両外に配置された第３電極１Ｓと第４電極１Ｄとは、可変抵抗層１３における抵抗を検知するための読出電極対として機能するものである。
【００２４】
以上のように、可変抵抗素子１０は、４端子型の不揮発性可変抵抗素子を構成する。
２．可変抵抗素子１０の駆動
可変抵抗素子１０の駆動に際しては、第１電極１Ａと第２電極１Ｂの間に、１回または複数回の電圧パルス（電界パルス）を印加し、この電圧パルスの印加により、可変抵抗層１３における第１電極１Ａと第２電極１Ｂと間に挟まれた領域（以下では、「抵抗変化領域」と記載する。）１３ａの抵抗が変化する。そして、可変抵抗素子１０では、この抵抗の変化によって、可変抵抗層１３の面上に形成された第３電極１Ｓと第４電極１Ｄとの間に流れる電流が変化する。このような可変抵抗素子１０の等価回路図を図１（ｃ）に示す。
【００２５】
図１（ｃ）に示すように、本実施の形態に係る可変抵抗素子１０では、制御電極対を構成する第１電極１Ａおよび第２電極１Ｂと、可変抵抗層１３の抵抗変化を利用するデータパスとしての読出電極対を構成する第３電極１Ｓおよび第４電極１Ｄとが互いに独立した状態で、可変抵抗層１３に対して形成されている。
３．可変抵抗素子１０が有する優位性
本実施の形態に係る可変抵抗素子１０では、第１電極１Ａおよび第２電極１Ｂで構成される制御電極対と、第３電極１Ｓおよび第４電極１Ｄで構成される読出電極対とが、互いに独立した状態で設けられており、このような構成を採用することによって、本実施の形態に係る可変抵抗素子１０を備える電子回路を構成する際の回路構成を簡易なものとすることができる。従って、可変抵抗素子１０を含む半導体装置を設計する際には、その自由度を高くすることができる。
【００２６】
また、可変抵抗素子１０では、読出電極対を構成する第３電極１Ｓおよび第４電極１Ｄを、その間の電流経路に可変抵抗層１３における抵抗変化領域１３ａが存在するように配置されている。このような電極１Ｓ、１Ｄの配置によって、可変抵抗素子１０では、可変抵抗層１３の全体の抵抗を変化させなくても、第３電極１Ｓと第４電極１Ｄとの間の電流を効果的に可変することができ、素子全体としての消費電力の低減を図ることが可能となる。
【００２７】
また、本実施の形態に係る可変抵抗素子１０では、可変抵抗層１３をＰＣＭＯ材料から構成している。このような構成により、可変抵抗素子１０では、第１電極１Ａと第２電極１Ｂとの間に１回または複数回の電圧パルス（電界パルス）を印加した場合に、電界パルスの極性に応じて可変抵抗層１３の結晶相が金属相（導電性を示す第２の状態）から絶縁相（絶縁性を示す第１の状態）へ、あるいは絶縁相から金属相へ遷移する。このような相遷移により、可変抵抗素子１０では、可変抵抗層１３における抵抗変化領域１３ａの抵抗の変化が非常に大きく（金属相における抵抗に対する絶縁相における抵抗の比が１００以上）なり、確実なスイッチング動作が可能となる。
【００２８】
なお、上記では、可変抵抗層１３の形成にＰＣＭＯ材料を用いることとしたが、これ以外にも次のような材料を用いることができる。可変抵抗層１３を構成する材料には、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料を用いることができ、化学組成式中のＡ、Ａ'、ＢおよびＸ，Ｙ，Ｚを次のように規定しておくことが望ましい。
※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ'；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
さらに、可変抵抗層１３の構成には、ペロブスカイト構造を有する高温超伝導（ＨＴＳＣ）材料などを用いることもできる。例えば、化学組成式Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5で表される材料を適用することが可能である。
【００２９】
また、可変抵抗層１３の厚みは、約５〜５００ｎｍの範囲としておくことが望ましく、その形成には、パルスレーザ堆積法、ｒｆスパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾルゲル堆積法、あるいは有機金属化学蒸着法などの堆積技術を用いることが可能である。
（変形例１）
次に、変形例１に係る可変抵抗素子２０について、図２を用いて説明する。
【００３０】
図２（ａ）に示すように、本変形例に係る可変抵抗素子２０は、読出電極対を構成する第３電極２Ｓと第４電極２Ｄの配置が上記可変抵抗素子１０とは異なっており、この点に特徴を有する。可変抵抗素子２０では、基板（例えば、シリコン基板）２１上に、第１電極２Ａとともに、第３電極２Ｓおよび第４電極２Ｄが形成されており、電極２Ｓ、２Ａ、２Ｄの間を埋める状態で平坦化層（例えば、シリコン酸化層）２４が形成されている。そして、電極２Ｓ、２Ａ、２Ｄおよび平坦化層２４の上には、可変抵抗層２３が形成され、さらにその上には、第２電極２Ｂだけが積層されている。可変抵抗層２３の構成材料に付いては、上記実施の形態１と同様に巨大磁気抵抗材料であるＰＣＭＯ材料を用いることができる。
【００３１】
図２（ｂ）に示すように、可変抵抗素子２０においても、制御電極対を構成する第１電極２Ａおよび第２電極２Ｂと、読出電極対を構成する第３電極２Ｓおよび第４電極２Ｄとが互いに独立した状態で可変抵抗層２３に対して形成されている。また、本変形例に係る可変抵抗素子２０においても、第１電極２Ａと第２電極２Ｂとが、可変抵抗層２３をその厚み方向に挟むように対向して配置され、第３電極２Ｓおよび第４電極２Ｄが、抵抗変化領域２３ａを検出経路に含むように配置されている。このように、可変抵抗素子２０は、上記実施の形態１に係る可変抵抗素子１０と同様に、４端子型の不揮発性可変抵抗素子を構成する。
【００３２】
素子２０の駆動に際しては、第１電極２Ａと第２電極２Ｂとの間に、１回または複数回の電圧パルス（電界パルス）を印加することにより、可変抵抗層２３における抵抗変化領域２３ａの抵抗値が変化し、第３電極２Ｓと第４電極２Ｄとの間を流れる電流を変化させることができる。なお、抵抗変化領域２３ａの領域サイズや抵抗値などに付いては、可変抵抗層２３における相状態に基づき、相状態は、例えば電圧パルスにおけるパルスの印加回数、パルス幅、電圧値などにより規定される。
【００３３】
変形例１に係る可変抵抗素子２０では、上記実施の形態１に係る可変抵抗素子１０に対して、第３電極２Ｓおよび第４電極２Ｄの配置が基板２１と可変抵抗層２３とに挟まれた箇所となっている。このように第３電極２Ｓおよび第４電極２Ｄを配置することによって、可変抵抗素子２０は、素子２０に対してトランジスタ素子部を作り込む際の基板２１内での配線が容易となる。
【００３４】
なお、本変形例に係る可変抵抗素子２０においても、制御電極対としての第１電極２Ａおよび第２電極２Ｂと、読出電極対としての第３電極２Ｓおよび第４電極４Ｄとが、互いに独立した状態で別に構成されているので、上記可変抵抗素子１０と同様に、電子回路設計に際しての自由度が高い。また、可変抵抗素子２０でも、上記電極２Ａ、２Ｂ、２Ｓ、２Ｄの配置関係を採用することから、可変抵抗層２３の全体の抵抗を変化させなくても、第３電極２Ｓと第４電極２Ｄとの間の電流を効果的に可変することができ、駆動時における消費電力の低減を図ることが可能となる。
（変形例２）
次に、変形例２に係る可変抵抗素子３０について、図３を用いて説明する。
【００３５】
図３（ａ）に示すように、本変形例に係る可変抵抗素子３０は、基板３１上に形成される第１電極３Ａ、平坦化層３４、可変抵抗層３３、第２電極３Ｂおよび第３電極３Ｓの各配置および構成は上記実施の形態１に係る可変抵抗素子１０と同様である。本変形例に係る可変抵抗素子３０が上記可変抵抗素子１０と異なる構成となっているのは、第４電極３Ｄの配置にある。
【００３６】
本変形例に係る可変抵抗素子３０では、第４電極３Ｄが、上記変形例１に係る第４電極２Ｄと同様に、基板３１と可変抵抗層３３との間に挟まれた状態で配置されている。そして、図３（ａ）の横方向には、可変抵抗層３３の面上における第２電極３Ｂよりも左側に第３電極３Ｓが配置され、基板３１と可変抵抗層３３との間における第１電極３Ａよりも右側に第４電極３Ｄが配置されている。このように読出電極対である第３電極３Ｓと第４電極３Ｄとを配置することにより、可変抵抗層３３内における読出し経路（抵抗検出経路）が第１電極３Ａと第２電極３Ｂとで挟まれる抵抗変化領域３３ａを中に含む構成となる。これについては、上記実施の形態１および変形例１と同様である。
【００３７】
また、本変形例に係る可変抵抗素子３０においても、電極３Ａ、３Ｂ、３Ｓ、３Ｄの形成をもって４端子型の不揮発性可変抵抗素子となっており、等価回路は、図３（ｂ）に示す通りである。可変抵抗素子３０の駆動には、第１電極３Ａと第２電極３Ｂとの間に1回または複数回の電圧パルス（電界パルス）を印加することにより、第１電極３Ａと第２電極３Ｂとの間に挟まれた抵抗変化領域３３ａの電気抵抗が変化し、第３電極３Ｓと第４電極３Ｄとの間を流れる電流を変化させることができる。
【００３８】
本変形例に係る可変抵抗素子３０においても、上記実施の形態１に係る可変抵抗素子１０および変形例１に係る可変抵抗素子２０と同様に、電子回路設計に際しての自由度の高さおよび駆動時における消費電力の低減という優位性を有する。
（実施の形態２）
実施の形態２に係る可変抵抗素子４０について、図４を参照しながら説明する。
【００３９】
図４(a)は、本実施の形態に係る可変抵抗素子４０の要部断面模式図であり、図４(ｂ)は、可変抵抗素子４０の等価回路図である。
図４（ａ）に示すように、本実施の形態に係る可変抵抗素子４０は、基板（例えば、シリコン基板）４１上に、第１電極４Ａ、高誘電率層４２、ＰＣＭＯ材料からなる可変抵抗層４３が順次積層されている。また、可変抵抗層４３の面上には、互いに独立した３つの電極４Ｓ、４Ｂ、４Ｄが形成されている。可変抵抗層４３の面上における３つの電極３Ｓ、３Ｂ、３Ｄの配置は、図４（ａ）の左側より第３電極４Ｓ、第２電極４Ｂ、第４電極４Ｄの順となっている。そして、基板４１と高誘電率層４２との間に形成される第１電極は、第３電極４Ｓの形成領域から第４電極４Ｄの形成領域にわたる全領域に形成されており、高誘電率層４２についても同様である。
【００４０】
ここで、第１電極４Ａと可変抵抗層４３との間に介挿される高誘電率層４２は、例えば、化学組成式Ｂａ(1-X)ＳｒXＴｉＯ3で表される材料から構成されている。
本実施の形態に係る可変抵抗素子４０では、上記実施の形態１などと同様に、第１電極４Ａと第２電極４Ｂとで制御電極対を構成し、第３電極４Ｓと第４電極４Ｄとで読出電極対を構成している。そして、可変抵抗層４３内における第１電極４Ａと第２電極４Ｂとで挟まれる領域およびその近傍が、第１電極４Ａと第２電極４Ｂとの間に電圧パルスを印加した際に結晶相の遷移を生じ電気抵抗が変化する抵抗変化領域４３ａである。可変抵抗素子４０は、４端子型の不揮発性可変抵抗素子を構成し、等価回路は、図４（ｂ）に示す通りである。
【００４１】
本実施の形態に係る可変抵抗素子４０は、第１電極４Ａを基板４１の面上に配し、第１電極４Ａと可変抵抗層４３との間に高誘電率層４２を介挿している構成に特徴を有する。このような構成上の特徴を有する可変抵抗素子４０では、上記実施の形態１に係る可変抵抗素子１０などと同様に、制御電極対４Ａ、４Ｂと読出電極対４Ｓ、４Ｄとを分離することができ、電子回路の設計に際しての自由度を高いものとすることができる。また、本実施の形態に係る可変抵抗素子４０では、電圧パルス（電界パルス）を高誘電率層４２と可変抵抗層４３との積層構造に対して印加した場合に、第１電極４Ａと第２電極４Ｂとの間を流れる貫通電流を削減することができ、低消費電力化が図れる。なお、高誘電率層４２については、図４（ａ）に示すように第１電極４Ａの面全体を覆ってもよいし、第２電極４Ｂと対向する領域を少なくとも含む一部領域に介挿させることとしてもよい。
【００４２】
また、本実施の形態に係る可変抵抗素子４０では、高誘電率層４２の材料としてペロブスカイト構造を有するＢａ(1-X)ＳｒXＴｉＯ3で表される材料を用いていることから、高誘電率層４２は、可変抵抗層４３が絶縁相である場合における誘電率と同等以上（−１０％以上）の誘電率を有しており、可変抵抗層４３に電界が印加されやすくなる。なお、高誘電率層４２の形成に際して用いることのできる材料としては、上記材料には限定されるものではないが、可変抵抗層４３が絶縁相である場合における誘電率に対して、−１０％以上の誘電率を有しているものとすることが望ましい。具体的には、例えば、次のような材料を用いることができる。
【００４３】
※高誘電率層４２の形成に用いることができる材料
化学組成式ＡXＢYで表される材料を含み構成し、化学組成式におけるＡ、Ｂを次のように選択することが望ましい。
Ａ；Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素
Ｂ；Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素
また、可変抵抗素子４０における高誘電率層４２は、可変抵抗層４３が絶縁相である場合における抵抗率以上の抵抗率を有しており、可変抵抗層４３に電界が印加されやすくなり、且つ、可変抵抗層４３が絶縁相である場合において、第３電極４Ｓと第４電極４Ｄとの間での高誘電率層４２におけるリーク電流を抑えることができる。
【００４４】
さらに、本実施の形態に係る可変抵抗素子４０では、第１電極４Ａと第２電極４Ｂとの間への電圧パルスの印加によって可変抵抗層４３の抵抗変化領域４３ａでの電気抵抗が変化し、第３電極４Ｓと第４電極４Ｄとを、その間に形成される検出経路に、抵抗変化領域４３ａを含む状態に配置している。このような構成を採用することで、可変抵抗素子４０では、可変抵抗層４３の全体の抵抗が変化しなくても、第３電極４Ｓと第４電極４Ｄとの間の電流の制御を確実にすることが可能となり、駆動時における消費電力を低減させることができる。なお、本実施の形態に係る可変抵抗素子４０では、制御電極対を構成する２電極４Ａ、４Ｂの一方である第２電極４Ｂの可変抵抗層４３との接続面積を第１電極４Ａよりも小さくしている。このように制御電極対のサイズを互いに異なるようにすることによって、可変抵抗素子４０の駆動時には、可変抵抗層４３中での電界集中を生じさせ、高効率化を図ることができる。
【００４５】
また、可変抵抗素子４０では、ＰＣＭＯ材料を用いて可変抵抗層４３を形成している。このため、上記実施の形態１などと同様に、電圧パルスの印加による抵抗変化領域４３ａでの電気抵抗の変化が非常に大きく（金属相における抵抗に対する絶縁相における抵抗の比が１００以上）、確実なスイッチング動作が可能となる。
（変形例３）
次に、変形例３に係る可変抵抗素子５０について、図５を用いて説明する。
【００４６】
図５（ａ）に示すように、本変形例に係る可変抵抗素子５０は、基板（例えば、シリコン基板）５１上に第１電極５Ａ、第３電極５Ｓ、第４電極５Ｄが互いに間隙をあけて配されている。基板５１の面上に設けられた３つの電極５Ａ、５Ｓ、５Ｄは、図５（ａ）の左側より第３電極５Ｓ、第１電極５Ａ、第４電極５Ｄの順に配置されている。第１電極５Ａの面上および周辺領域には、高誘電率層５２が被覆形成されている。
【００４７】
高誘電率層５２は、上記実施の形態２に係る可変抵抗素子４０の高誘電率層４２と同様の材料（例えば、Ｂａ(1-X)ＳｒXＴｉＯ3で表される材料）をもって構成されており、当該材料以外にも、可変抵抗層５３が絶縁相である場合における誘電率に対して、−１０％以上の誘電率を有する材料を用いることができる。
基板５１の面上における第１電極５Ａ、第３電極５Ｓ、第４電極５Ｄおよび高誘電率層５２の全体を覆うように、可変抵抗層５３が形成されており、さらに可変抵抗層５３の面上における第１電極５Ａの上の領域に第２電極５Ｂが形成されている。なお、図５（ａ）に示すように、本変形例に係る可変抵抗素子５０では、平坦化層の形成を省略しているが、第３電極５Ｓと高誘電率層５２との間、あるいは、高誘電率層５２と第４電極５Ｄとの間を埋めるように形成することも可能である。
【００４８】
本変形例に係る可変抵抗素子５０では、上記実施の形態２などと同様に、第１電極５Ａと第２電極５Ｂとで制御電極対を構成し、第３電極５Ｓと第４電極５Ｄとで読出電極対を構成している。そして、各電極５Ａ、５Ｂ、５Ｓ、５Ｄの配置については、上記変形例１に係る可変抵抗素子２０と同様である。このような構成によって、可変抵抗素子５０でも、図５（ｂ）の等価回路のように、４端子型の不揮発性可変抵抗素子を構成する。可変抵抗素子５０の駆動においては、第１電極５Ａと第２電極５Ｂとの間に、１回または複数回の電圧パルス（電界パルス）を印加することにより、抵抗変化領域５３ａの電気抵抗が変化し、読出電極対を構成する第３電極５Ｓと第４電極５Ｄとの間を流れる電流が変化する。
【００４９】
本変形例に係る可変抵抗素子５０では、電子回路の設計に際しての自由度の高さ、消費電力の低減などの効果を得ることができる。また、可変抵抗素子５０では、上記実施の形態２に係る可変抵抗素子４０と同様に、高誘電率層５２の介挿により、可変抵抗層５３に電界が印加されやすくなり、且つ、可変抵抗層５３が絶縁相である場合において、第３電極５Ｓと第４電極５Ｄとの間でのリーク電流の発生を低減することができる。
（変形例４）
変形例４に係る可変抵抗素子６０について、図６を用いて説明する。
【００５０】
図６（ａ）に示すように、本変形例に係る可変抵抗素子６０は、上記実施の形態１に係る可変抵抗素子１０と同様に、基板（例えば、シリコン基板）６１の面上に第１電極６Ａが配され、第１電極６Ａが配された基板６１の面全体を覆うように、可変抵抗層６３が被覆形成されている。そして、可変抵抗層６３の面上には、高誘電率層６２が形成され、その上の一部に第２電極６Ｂが形成されている。第２電極６Ｂの形成箇所は、第１電極６Ａに対して、可変抵抗層６３および高誘電率層６２をその厚み方向に挟む位置である。
【００５１】
また、高誘電率層６２の面上には、第３電極６Ｓおよび第４電極６Ｄが形成されており、各々の電極６Ｓ、６Ｄは、コンタクトプラグを介して可変抵抗層６３に接続されている。本変形例に係る可変抵抗素子６０においても、第１電極６Ａ、第２電極６Ｂ、第３電極６Ｓ、第４電極６Ｂが互いに独立した状態で形成されており、図６（ｂ）に示すような等価回路となっている。図６（ｂ）に示すように、本変形例に係る可変抵抗素子６０においても、第１電極６Ａと第２電極６Ｂとで制御電極対を構成し、第３電極６Ｓと第４電極６Ｄとで読出電極対を構成する。
【００５２】
可変抵抗層６３は、上記実施の形態２などと同様に、ペロブスカイト構造を有する巨大磁気抵抗材料から構成されている。具体的な可変抵抗層６３の構成材料には、上記同様に、ＰＣＭＯ材料をあげることができる。また、高誘電率層６２は、上記実施の形態２と同様に、例えば、化学組成式Ｂａ(1-X)ＳｒXＴｉＯ3で表される材料をもって構成されている。
【００５３】
以上のように、本変形例に係る可変抵抗素子６０についても、４端子型の不揮発性可変抵抗素子を構成する。
可変抵抗素子６０の駆動に際しては、第１電極６Ａと第２電極６Ｂとの間に1回または複数回の電圧パルス（電界パルス）を印加することにより、可変抵抗層６３における抵抗変化領域６３ａの電気抵抗が変化し、読出電極対を構成する第３電極６Ｓと第４電極６Ｄとの間を流れる電流が変化する。
【００５４】
本変形例に係る可変抵抗素子６０は、上記実施の形態２に係る可変抵抗素子４０と同様の優位性を有するとともに、可変抵抗素子４０よりも表面リーク電流の発生を抑制することができる。また、可変抵抗素子６０では、第３電極６Ｓおよび第４電極６Ｄをコンタクトプラグを介して可変抵抗層６３に接続しており、可変抵抗層６３の上面に高誘電率層６２が積層された構成を採用しているので、第２電極６Ｂと第３電極６Ｓおよび第４電極６Ｄとの間の間隙を小さくすることができる。よって、素子の小型化を図るのに有効である。
（変形例５）
変形例５に係る可変抵抗素子７０について、図７を用いて説明する。
【００５５】
図７（ａ）に示すように、本変形例に係る可変抵抗素子７０は、基板７１（例えば、シリコン基板）の面上に、第１電極７Ａ、第２電極７Ｓ、電極７Ｄが積層形成されており、各電極７Ａ、７Ｓ、７Ｄ間を埋めるように平坦化層（例えば、シリコン酸化層）７４が形成されている。電極７Ａ、７Ｓ、７Ｄは、図７（ａ）の横方向において、左から第３電極７Ｓ、第１電極７Ａ、第４電極７Ｄの順に配置されている。
【００５６】
電極７Ａ、７Ｓ、７Ｄおよび平坦化層７４の面上には、ＰＣＭＯ材料からなる可変抵抗層７３が積層され、さらにその上に、高誘電率層７２および第２電極７Ｂが積層されている。
図７（ｂ）に示すように、第１電極７Ａと第２電極７Ｂとで制御電極対、第３電極７Ｓと第４電極７Ｄとで読出電極対を構成し、可変抵抗素子７０は、上記実施の形態２に係る可変抵抗素子４０などと同様に、４端子型の不揮発性可変抵抗素子となっている。
【００５７】
なお、本変形例に係る可変抵抗素子７０では、上記実施の形態２に係る可変抵抗素子４０の高誘電率層４２の構成材料と同様の材料を用いて、高誘電率層７２を形成することができる。
図７（ａ）に示すように、可変抵抗層７３における抵抗変化領域７３ａは、第１電極７Ａと第２電極７Ｂとで挟まれた領域およびその近傍に形成されることになり、また、第１電極７Ａのサイズが第２電極７Ｂのサイズよりも小さく設定されているので、電極７Ａ、７Ｂ間に電圧パルスを印加した際に電界集中をなすことができる。
【００５８】
本変形例に係る可変抵抗素子７０では、上記実施の形態２に係る可変抵抗素子４０と同様に、電子回路を設計する際の設計の自由度を高くすることができ、また、消費電力を低く抑えることができる。さらに、可変抵抗素子７０においても、高誘電率層７２を介挿させていることから、可変抵抗層７３が絶縁相である場合において、第３電極７Ｓと第４電極７Ｄとの間での高誘電率層７２におけるリーク電流を抑えることができる。
【００５９】
さらに、本変形例に係る可変抵抗素子７０では、素子７０の表面全域に第２電極７Ｂを形成しているので、製造工程中等で還元雰囲気に晒されても高い耐性を有する。
（変形例６）
変形例６に係る可変抵抗素子８０について、図８を用いて説明する。
図８（ａ）に示すように、可変抵抗素子８０は、基板（例えば、シリコン基板）８１の面上の全域に、第１電極８Ａが形成され、その上に第１の高誘電率層８２ｂ、ＰＣＭＯ材料からなる可変抵抗層８３、第２の高誘電率層８２ａが順に積層形成されている。また、第２の高誘電率層８２ａの面上には、互いの間隔をあけて第２電極８Ｂ、第３電極８Ｓ、第４電極８Ｄが形成され、その内、第３電極８Ｓと第４電極８Ｄは、コンタクトプラグによって可変抵抗層８３に接続されている。
【００６０】
第１の高誘電率層８２ａおよび第２の高誘電率層８２ｂは、ともに化学組成式Ｂａ(1-X)ＳｒXＴｉＯ3で表される材料をもって構成されている。
本変形例に係る可変抵抗素子８０でも、４つの電極８Ａ、８Ｂ、８Ｓ、８Ｄが互いに独立した状態で形成されており、図８（ｂ）に示すような４端子型の不揮発性可変抵抗素子となっている。そして、可変抵抗層８３の層中には、第１電極８Ａと第２電極８Ｂとで挟まれる領域およびその近傍に抵抗変化領域８３ａが形成されることになる。抵抗変化領域８３ａが上記変形例５などと同様に、第１電極８Ａと第２電極８Ｂとの可変抵抗層８３に対する接続面積が相違することに起因して、電圧パルス印加時における電界集中を生じさせることができる。
【００６１】
本変形例に係る可変抵抗素子８０についても、電子回路を設計する際の設計の自由度を高くし、また、駆動時における消費電力を低減することができる。また、可変抵抗素子８０では、上記変形例４に係る可変抵抗素子６０と同様に、第２の高誘電率層８２ａの面上における３つの電極８Ｓ、８Ｂ、８Ｄの互いの間の間隔を小さく設定することができる。
（変形例７）
変形例７に係る可変抵抗素子９０について、図９を用いて説明する。
【００６２】
図９（ａ）に示すように、本変形例に係る可変抵抗素子９０は、上記変形例５に係る可変抵抗素子７０と似た構成を有している。本変形例に係る可変抵抗素子９０の構成で上記可変抵抗素子７０と異なるのは、平坦化層が形成されていないことと、第１電極９Ａと可変抵抗層９３との間に第２の高誘電率層９２ｂが介挿されているところにある。
具体的には、可変抵抗素子９０は、基板（例えば、シリコン基板）９１の面上に、第３電極９Ｓ、第１電極９Ａと第４電極９Ｄが互いに間隔をあけて形成され、第１電極９Ａを覆うように第２の高誘電率層９２ｂが形成されている。そして、基板９１の面上における電極９Ｓ、９Ａ、９Ｄおよび第２の高誘電率層９２ｂを覆うように、可変抵抗層９３、第１の高誘電率層９２ａ、第２電極９Ｂが積層形成されている。
【００６３】
可変抵抗層９３、第１の高誘電率層９２ａおよび第２の高誘電率層９２ｂについては、上記変形例６に係る可変抵抗素子８０で用いたのと同様の材料を用い形成することができる。
そして、第１電極９Ａと第２電極９Ｂとは、可変抵抗層９３に対して電界を印加するための制御電極対として構成されており、第３電極９Ｓと第４電極９Ｄとは、可変抵抗層９３における抵抗変化領域９３ａの電気抵抗を検知するための読出電極対として構成されている。また、第１電極９Ａと第２電極９Ｂとは、可変抵抗層９３をその厚み方向に挟むように対向して配置され、第３電極９Ｓと第４電極９Ｄとは、基板９１と可変抵抗層９３との界面領域において、第１電極９Ａを間に挟むように両外に配置されている。
【００６４】
以上のような構成を有する可変抵抗素子９０では、上記実施の形態２に係る可変抵抗素子４０や上記変形例６に係る可変抵抗素子８０と同様に４端子型の不揮発性可変抵抗素子となり（図９（ｂ）参照）、電子回路を設計する際の設計の自由度の高さ、駆動時における消費電力の低減と言った優位性を有する。また、可変抵抗素子９０では、可変抵抗層９３と第１電極９Ａとの間および可変抵抗層９３と第２電極９Ｂとの間に第１の高誘電率層９２ａ、第２の高誘電率層９２ｂを介挿させた構成を採用しているので、可変抵抗層９３が絶縁相である場合において、第３電極９Ｓと第４電極９Ｄとの間でのリーク電流の発生を低減することができる。
【００６５】
また、可変抵抗素子９０では、表面全域を第２電極９Ｂで覆っているので、上記変形例５に係る可変抵抗素子７０と同様に、製造工程中等で還元雰囲気に晒されても高い耐性を有する。
（変形例８）
変形例８に係る可変抵抗素子１００について、図１０を用いて説明する。
【００６６】
図１０（ａ）に示すように、本変形例に係る可変抵抗素子１００は、上記変形例７に係る可変抵抗素子９０に対して、第２電極１０Ｂおよび第４電極１０Ｄの構成が異なっている他は、同一の構成である。以下では、上記変形例７に係る可変抵抗素子９０との相違点を中心として、可変抵抗素子１００の説明をする。
可変抵抗素子１００では、第２電極１０Ｂが第１の高誘電率層１０２ａ上における一部領域、具体的には第２の高誘電率層１０２ｂおよび可変抵抗層１０３を挟んで第１電極１０Ａと対向する状態に形成されている。また、可変抵抗素子１００における第４電極１０Ｄは、第１の高誘電率層１０２ａ上に形成されており、コンタクトプラグにより可変抵抗層１０３に接続されている。
【００６７】
可変抵抗素子１００では、読出電極対を構成する一方の第４電極１０Ｄが第１の高誘電率層１０２ａ上に形成されているのであるが、図１０（ａ）における横方向の形成位置は、第１電極１０Ａと第２電極１０Ｂとの間で形成される抵抗変化領域１０３ａを間に挟んで第３電極１０Ｓと対角となる位置である。このような形成形態を採ることによって、第３電極１０Ｓと第４電極１０Ｄ間の抵抗検出経路は、抵抗変化領域１０３ａをその一部に含むこととなる。
【００６８】
以上のように、本変形例に係る可変抵抗素子１００においても、図１０（ｂ）に示すように、４端子型の不揮発性可変抵抗素子となっている。この構成を採る可変抵抗素子１００は、上記実施の形態２などと同様に、電子回路を設計する際の設計の自由度の高さ、駆動時における消費電力の低減と言った優位性を有する。また、可変抵抗素子１００では、可変抵抗層１０３と第１電極１０Ａとの間および可変抵抗層１０３と第２電極１０Ｂとの間に第１の高誘電率層１０２ａ、第２の高誘電率層１０２ｂを介挿させた構成を採用しているので、可変抵抗層１０３が絶縁相である場合において、第３電極１０Ｓと第４電極１０Ｄとの間でのリーク電流の発生を低減することができる。
【００６９】
なお、本変形例に係る可変抵抗素子１００の形成にあたっては、上記実施の形態２および各変形例と同様の各種材料を使用することができる。また、使用材料および各要素の形態などを適宜変更することも可能である。
（実施の形態３）
次に、実施の形態３に係る可変抵抗素子１１０について、図１１を用いて説明する。
【００７０】
図１１（ａ）に示すように、本実施の形態に係る可変抵抗素子１１０は、実施の形態１、２および変形例１〜８の各可変抵抗素子１０〜１００が４端子型であるのに対して、３端子型であることに構成上の特徴を有する。可変抵抗素子１１０は、基板（例えば、シリコン基板）１１１上に第１電極１１Ａと平坦化層（例えば、シリコン酸化層）１１４が形成され、これらの上に例えばＰＣＭＯ材料からなる可変抵抗層１１３が形成され、さらにその上には第２電極１１Ｂと第３電極１１Ｓが積層形成されている。
【００７１】
可変抵抗素子１１０における３電極１１Ａ、１１Ｂ、１１Ｓの内、第１電極１１Ａと第２電極１１Ｂとは、可変抵抗層１１３に電界を印加するための制御電極対として構成されているものであり、可変抵抗層１１３をその厚み方向に挟む状態で対向配置されている。そして、３電極１１Ａ、１１Ｂ、１１Ｓの残りの１電極である第３電極１１Ｓは、同じ可変抵抗層１１３の面上に形成された第２電極１１Ｂとで抵抗変化領域１１３ａの抵抗を検知するための読出電極対を構成している。即ち、本実施の形態に係る可変抵抗素子１１０では、上記実施の形態１、２などと相違し、制御電極対を構成する一方である第２電極１１Ｂを読出電極対の構成電極として共用している。
【００７２】
このように、本実施の形態に係る可変抵抗素子１１０では、図１１（ｂ）に示すように３端子型の不揮発性可変抵抗素子として構成されている。
可変抵抗素子１１０の駆動に際しては、第１電極１１Ａと第２電極１１Ｂとの間に１回または複数回の電圧パルス（電界パルス）を印加し、このパルス印加により、第１電極１１Ａと第２電極１１Ｂ間に挟まれた抵抗変化領域１１３ａの電気抵抗が変化する。そして、抵抗変化領域１１３ａを抵抗検出経路の一部として含むように構成された読出電極対、即ち、第２電極１１Ｂと第３電極１１Ｓとの間を流れる電流が変化することになる。そして、本実施の形態に係る可変抵抗素子１１０においても、上記実施の形態１、２と同様のＰＣＭＯ材料を用いて可変抵抗層１１３を形成しているので、上記電圧パルスの印加により抵抗変化領域１１３ａにおける電気抵抗の変化が非常に大きく（金属相における抵抗に対する絶縁相における抵抗の比が１００以上）、確実なスイッチング動作も可能となる。また、電圧パルスの印加条件（例えば、電圧パルスの印加回数、パルス幅、電圧値など）の制御により抵抗変化領域１１３ａでの結晶相が金属相から絶縁相あるいはそれらが混在した相へと遷移するようにすれば、可変抵抗素子１１０は、アナログ信号処理回路を構成するのに有効な可変抵抗素子とすることができる。
【００７３】
本実施の形態に係る可変抵抗素子１１０は、３端子型の形態を有しており、第１電極１１Ａと第２電極１１Ｂとで構成される制御電極対と、第２電極１１Ｂと第３電極１１Ｓとで構成される読出電極対とが別系統として形成されている。このため、本実施の形態に係る可変抵抗素子１１０においても、電圧パルスを印加する制御とデータパスを確実に分離することができ、電子回路を設計する際の設計の自由度を高くすることができるという優位性を有する。また、本実施の形態に係る可変抵抗素子１１０は、上記実施の形態１、２および変形例１〜８に係る可変抵抗素子１０〜１００に比べて素子における電極形成数を第４電極の分だけ低減することができ、素子自体の構成を簡易なものとすることができる。
【００７４】
また、可変抵抗素子１１０では、読出電極対を第２電極１１Ｂと第３電極１１Ｓとで構成しているが、その間に形成される抵抗検出経路に抵抗変化領域１１３ａを含んでいる。このため、可変抵抗素子１１０でも、可変抵抗層１１３全体の電気抵抗を変化させなくても、第２電極１１Ｂと第３電極１１Ｓとの間の電流の制御をすることが可能となり、消費電力を低減させることができる。
（変形例９）
変形例９に係る可変抵抗素子１２０の構成について、図１２を用いて説明する。
【００７５】
図１２（ａ）に示すように、本変形例に係る可変抵抗素子１２０は、上記実施の形態３に係る可変抵抗素子１１０に対して、読出電極対の一方を構成する第３電極１２Ｓの配置が相違する構成を有する。即ち、本変形例に係る可変抵抗素子１２０では、第３電極１２Ｓが第１電極１１Ａと同じ基板１２１の面上に形成されており、可変抵抗層１２３の面上には、第２電極１２Ｂが形成された構成となっている。
【００７６】
可変抵抗素子１２０では、基板１２１、可変抵抗層１２３などの形成に上記実施の形態３に係る可変抵抗素子１１０の各形成材料と同様のものを用いることができる。
このような構成を有する可変抵抗素子１２０においても、図１２（ｂ）に示すように３端子型の不揮発性可変抵抗素子を構成することになる。
本変形例に係る可変抵抗素子１２０でも、上記実施の形態３に係る可変抵抗素子１１０と同様に、電圧パルスを印加する制御とデータパスとを確実に分離することができ、また、抵抗検出経路中に抵抗変化領域１２３ａを含み各電極１２Ａ、１２Ｂ、１２Ｓを配しているので、電子回路設計に際しての設計の自由度および消費電力の低減という優位性を有する。
【００７７】
また、可変抵抗素子１２０においても、第２電極１２Ｂを読出電極対の一方の構成要素としているので、上記実施の形態１、２などの可変抵抗素子１０〜１００に比べて第４電極１Ｄ〜１０Ｄの省略分だけ、素子自体の構成を簡易なものとすることができる。
（変形例１０）
変形例１０に係る可変抵抗素子１３０の構成について、図１３を用いて説明する。
【００７８】
図１３（ａ）に示すように、本変形例に係る可変抵抗素子１３０は、上記実施の形態３に係る可変抵抗素子１１０に対して、平坦化層を有さず、高誘電率層１３２を有する点が構成上の相違点である。即ち、可変抵抗素子１３０は、基板（例えば、シリコン基板）１３１の面上に第１電極１３Ａが形成され、その上を覆うように高誘電率層１３２および可変抵抗層１３３が順に積層形成され、可変抵抗層１３３の面上に第２電極１３Ｂおよび第３電極１３Ｓが形成されている。ここで、高誘電率層１３２および可変抵抗層１３３については、上記実施の形態２に係る高誘電率層４２および可変抵抗層４３と同様の材料を用いて形成することができる。
【００７９】
図１３（ｂ）に示すように、可変抵抗素子１３０でも、第１電極１３Ａと第２電極１３Ｂとで制御電極対を構成し、第２電極１３Ｂと第３電極１３Ｓとで読出電極対を構成し、３端子型の不揮発性可変抵抗素子となっている。また、可変抵抗素子１３０でも、上記実施の形態３および変形例９に係る可変抵抗素子１１０、１２０と同様に、第２電極１３Ｂと第３電極１３Ｓとの間における抵抗検出経路に抵抗変化領域１３３ａを含む。
【００８０】
以上のような構成を有する可変抵抗素子１３０でも、電子回路設計に際しての設計の自由度および消費電力の低減という優位性、さらには素子自体の簡易な構成という優位性を有する。
なお、本変形例に係る可変抵抗素子１３０では、第１電極１３Ａを含む基板１３１の面全体を覆うように形成しているが、少なくとも第１電極１３Ａの面を覆うようにすればリーク電流の低減という優位性を得ることができ、必ずしも基板１３１の表面全体を被覆する必要はない。このような高誘電率層の形成形態についての変形例を次に説明する。
（変形例１１）
変形例１１に係る可変抵抗素子１４０の構成について、図１４を用いて説明する。
【００８１】
図１４（ａ）に示すように、本変形例に係る可変抵抗素子１４０は、上記変形例１０に係る可変抵抗素子１３０に対して、高誘電率層１４２の形成形態が相違する構成となっている。具体的には、基板（例えば、シリコン基板）１４１の面上に第１電極１４Ａと第３電極１４Ｓが形成され、この内第１電極１４Ａの表面を覆うように高誘電率層（例えば、化学組成式Ｂａ(1-X)ＳｒXＴｉＯ3で表される材料を用いて形成）１４２が形成され、第３電極１４Ｓと高誘電率層１４２の上全体を覆うようにＰＣＭＯ材料からなる可変抵抗層１４３が形成され、その上の一部に第２電極１４Ｂが形成されている。
【００８２】
本変形例に係る可変抵抗素子１４０においても、第１電極１４Ａと第２電極１４Ｂとで制御電極対を構成し、制御電極対を構成する一方の第２電極１４Ｂと第３電極１４Ｓとで読出電極対を構成する。そして、可変抵抗層１４３の層中における第１電極１４Ａと第２電極１４Ｂとで挟まれる領域には、抵抗変化領域１４３ａが形成され、この抵抗変化領域１４３ａを経路中に含むように読出電極対が構成されている。このように、本変形例に係る可変抵抗素子１４０でも、図１４（ｂ）に示すような３端子型の不揮発性可変抵抗素子を構成する。
【００８３】
本変形例に係る可変抵抗素子１４０は、上記変形例１１に係る可変抵抗素子１３０と同様に、電子回路設計に際しての設計の自由度および消費電力の低減という優位性、さらには素子自体の簡易な構成という優位性、および、可変抵抗層１４３が絶縁相である場合において、リーク電流の発生を低減することができるという優位性を有する。
（変形例１２）
変形例１２に係る可変抵抗素子１５０の構成について、図１５を用いて説明する。
【００８４】
図１５（ａ）に示すように、本変形例に係る可変抵抗素子１５０は、上記変形例９に係る可変抵抗素子１２０に対して、第２電極１５Ｂの形成形態および高誘電率層１５２の介挿という構成上の相違点を有する。以下では、上記変形例９との相違点を中心として、本変形例に係る可変抵抗素子１５０の説明を行う。
図１５（ａ）に示すように、可変抵抗素子１５０は、基板１５１の面上に、第１電極１５Ａ、第３電極１５Ｓおよび平坦化層１５４、可変抵抗層１５３が、上記変形例９に係る可変抵抗素子１２０と同様の形態で形成されている。そして、可変抵抗素子１５０では、可変抵抗層１５３の面上全体に高誘電率層１５２および第２電極１５Ｂが積層形成されている。基板１５１、可変抵抗層１５３、高誘電率層１５２などの形成材料は、上記実施の形態３、変形例９などと同様である。
【００８５】
図１５（ｂ）に示すように、可変抵抗素子１５０では、第１電極１５Ａと第２電極１５Ｂとで制御電極対を構成し、第１電極１５Ａと第３電極１５Ｓとで読出電極対を構成しており、３端子型の不揮発性可変抵抗素子となっている。そして、第１電極１５Ａと第２電極１５Ｂとは、可変抵抗層１５３をその厚み方向に挟むように対向配置され、その内の一方の第１電極１５Ａは、読出電極対の一方として共用されている。
【００８６】
また、第３電極１５Ｓは、基板１５１の面上において、第１電極１５Ａと互いに間隔をあけて並設されており、その間には平坦化層１５４が介挿されている。そして、第１電極１５Ａと第２電極１５Ｂとに挟まれた領域の少なくとも一部が、可変抵抗層１５３と高誘電率層１５２との積層体からなる構成となっている。
以上のような構成を有する可変抵抗素子１５０では、上記実施の形態３に係る可変抵抗素子１１０と同様に、電子回路設計に際しての設計の自由度の高さ、消費電力の低減といった優位性を有する。また、可変抵抗素子１５０は、３端子型の形態を有することから、上記同様に素子自体の構成の簡易さという優位性を有する。さらに、可変抵抗素子１５０では、上記変形例１１と同様に、可変抵抗層１５３が絶縁相である場合において、リーク電流の発生を抑制することができるという優位性も有する。
（変形例１３）
変形例１３に係る可変抵抗素子１６０の構成について、図１６を用いて説明する。
【００８７】
図１６（ａ）に示すように、本変形例に係る可変抵抗素子１６０は、上記変形例１２に係る可変抵抗素子１５０に対して、第２電極１６Ｂおよび第３電極１６Ｓの形成形態が相違する構成を有する。具体的には、基板１６１の面上に、第１電極１６Ａ、平坦化層１６４、可変抵抗層１６３および高誘電率層１６２が順に積層されている。そして、高誘電率層１６２の面上には、第２電極１６Ｂと第３電極１６Ｓとが互いに間隔をあけて形成されており、その内、第３電極１６Ｓは、図１６（ａ）の横方向において、第２電極１６Ｂよりも右側に配置されている。この第３電極１６Ｓの配置により、第１電極１６Ａと第３電極１６Ｓとの間の抵抗検出経路には、可変抵抗層１６３の層中における第１電極１６Ａと第２電極１６Ｂとの間に形成される抵抗変化領域１６３ａを含む。また、第３電極１６Ｓは、高誘電率層１６２を貫通形成されたコンタクトプラグによって可変抵抗層１６３に接続されている。
【００８８】
このような構成を有する可変抵抗素子１６０は、図１６（ｂ）に示すように、第１電極１６Ａと第２電極１６Ｂとで制御電極対を構成し、第１電極１６Ａと第３電極１６Ｓとで読出電極対を構成した３端子型の不揮発性可変抵抗素子となっている。
以上のような構成を有する可変抵抗素子１６０は、上記変形例１２に係る可変抵抗素子１５０と同様に、電子回路設計に際しての設計の自由度の高さ、消費電力の低減、さらには、可変抵抗層１６３が絶縁相である場合において、リーク電流の発生を抑制することができるという優位性を有する。また、可変抵抗素子１６０では、３端子型の形態を有することから素子自体の構成を簡易なものとすることができ、第３電極１６Ｓをコンタクトプラグを介して可変抵抗層１６３に接続することから、素子の小型化を図るのにも優位である。
（実施の形態４）
以下では、上記可変抵抗素子１０〜１６０を適用した半導体装置について、一例を用いて説明する。
【００８９】
実施の形態４に係る半導体装置１７０について、図１７を用いて説明する。なお、図１７では、半導体装置１７０が有するメモリアレイ構成の一部を示す。
図１７に示すように、本実施の形態に係る半導体装置１７０は、読出しワード線ＲＷＬ０〜ＲＷＬ３と書込みワード線ＷＷＬ０〜ＷＷＬ３が、互いに平行であって交互に配設され、これらのワード線ＲＷＬ０〜ＲＷＬ３、ＷＷＬ０〜ＷＷＬ３に対して交差する方向に、ビット線ＢＬ０〜ＢＬ３が配設されている。そして、読出しワード線ＲＷＬ０〜ＲＷＬ３および書込みワード線ＷＷＬ０〜ＷＷＬ３とビット線ＢＬ０〜ＢＬ３との各交差部分には、不揮発可変抵抗素子ＲＣ１７が形成されている。
【００９０】
上記各交差部分における不揮発可変抵抗素子ＲＣ１７は、上記実施の形態３および変形例９〜１３に係る可変抵抗素子１１０〜１６０が用いられており、制御電極対の一方の電極に接続される端子Ａをロー（Ｒｏｗ）方向において共通に接続することにより、書込みワード線ＷＷＬ０〜ＷＷＬ３を構成し、読出電極対の一方の電極に接続される端子Ｓをロー方向において共通に接続することにより、読出しワード線ＲＷＬ０〜ＲＷＬ３を構成する。また、不揮発可変抵抗素子ＲＣ１７は、制御電極対の一方と読出電極対の一方との共用電極としての電極に接続される端子Ｄをコラム（Ｃｏｌｕｍｎ）方向において共通に接続することにより、ビット線ＢＬ０〜ＢＬ３を構成する。このような接続形態をもって、半導体装置１７０では、メモリアレイが構成構成されている。
【００９１】
メモリの初期化動作は、全てのビット線ＢＬ０〜ＢＬ３を接地し、一本の書込みワード線ＷＷＬ０に沿う全てのビット線ＢＬ０〜ＢＬ３上の不揮発可変抵抗素子ＲＣ１７に対して、正極性のパルスを与える。これにより、不揮発可変抵抗素子ＲＣ１７は、同じレベルの高抵抗状態に変化する。残りの書込みワード線ＷＷＬ１〜３に対して、上記プロセスを繰り返すことによって、メモリアレイ全体が同じ高抵抗状態に設定され、抵抗変化させる電圧の極性も設定される。
【００９２】
メモリの通常動作は、複数の書込みワード線ＷＷＬ０〜ＷＷＬ３の中から選択された１本（仮に、ＷＷＬ（ｋ）とする。）と複数のビット線ＢＬ０〜ＢＬ３の中から選択された１本（仮に、ＢＬ（ｌ）とする。）との間にプログラミング電圧を印加しながら、残りの書込みワード線、読出しワード線およびビット線をフローティングに設定して、他のワード線とビット線との間に信号が流れないようにすることにより、上記選択された書込みワード線ＷＷＬ（ｋ）とビット線ＢＬ（ｌ）に接続された不揮発可変抵抗素子ＲＣ１７（ｋｌ）の抵抗が変化する。
【００９３】
半導体装置１７０におけるメモリアレイでは、不揮発可変抵抗素子ＲＣ１７がプログラムされると、データを読み出すことが可能である。１本の読出しワード線ＲＷＬ（ｍ）および１本のビット線ＢＬ（ｎ）の全体にわたって電圧を印加しつつ、残りの書込みワード線、読出しワード線、およびビット線をフローティングに設定し、ビット線と残りのワード線との間に信号が流れないようにする。このような操作の実施により、半導体装置１７０におけるメモリアレイでは、上記プログラムが実行された不揮発可変抵抗素子ＲＣ１７（ｍｎ）からデータが読み出される。次いで、ビットの出力が、不図示の読出し回路を用いて、ビット線に読み出される。
【００９４】
本実施の形態に係る半導体装置１７０では、不揮発可変抵抗素子ＲＣ１７における可変抵抗層の抵抗変化領域（上記実施の形態３などを参照。）での抵抗の変化を論理値に対応させることで、論理値を可変抵抗素子ＲＣ１７に記憶させることが可能となり、簡単な構成で、且つ、それに加えて消費電力の低いメモリを実現することが可能となる。
（変形例１４）
変形例１４に係る半導体装置１８０について、図１８を用いて説明する。図１８は、本実施の形態に係る半導体装置１８０の構成の内、一部のメモリアレイを示す回路図である。
【００９５】
図１８に示すように、本実施の形態に係る半導体装置１８０は、上記実施の形態４に係る半導体装置１７０に対して、不揮発可変抵抗素子ＲＣ１８を４端子型の素子に置き換え、それに伴いビット線を書込みビット線ＷＢＬ０〜ＷＢＬ３と読出しビット線ＲＢＬ０〜ＲＢＬ３とに分割しているところが相違している。
半導体装置１８０では、書込みワード線ＷＷＬ０〜ＷＷＬ３および読出しワード線ＲＷＬ０〜ＲＷＬ３と、書込みビット線ＷＢＬ０〜ＷＢＬ３および読出しビット線ＲＢＬ０〜ＲＢＬ３との各交差部分に、４端子型の不揮発可変抵抗素子ＲＣ１８がマトリクス状に配され、図１８では、４×４のメモリアレイが構成されている。不揮発可変抵抗素子ＲＣ１８は、上記実施の形態１、２あるいは変形例１〜８に係る可変抵抗素子１０〜１００と同様の構成を有するものが用いられている。
【００９６】
不揮発可変抵抗素子ＲＣ１８の制御電極対の一方の電極に接続の端子Ａをロー方向において共通に接続することにより、書込みワード線ＷＷＬ０〜ＷＷＬ３を構成し、制御電極対の他方の電極に接続の端子Ｂをコラム方向において共通に接続することにより、書込みビット線ＷＢＬ０〜ＷＢＬ３を構成し、読出電極対の一方の電極に接続の端子Ｓをロー方向において共通に接続することにより、読出しワード線ＲＷＬ０〜ＲＷＬ３を構成し、読出電極対の他方の電極に接続の端子Ｄをコラム方向において共通に接続することにより、読出しビット線ＲＢＬ０〜ＲＢＬ３を構成し、これによりメモリアレイを構成している。
【００９７】
図１８に示す構成の半導体装置１８０において、メモリの初期化動作は、全てのビット線ＷＢＬ０〜ＷＢＬ３、ＲＢＬ０〜ＲＢＬ３を接地し、１本の書込みワード線ＷＷＬ０に沿う全てのビット線ＷＢＬ０〜ＷＢＬ３、ＲＢＬ０〜ＲＢＬ３上の不揮発可変抵抗素子ＲＣ１８に対して正極性のパルスを与えて、同じレベルの高抵抗状態とする。残りの書込みワード線ＷＷＬ１〜３に対して上記プロセスを繰り返すことによって、メモリ全体が同じレベルの高抵抗状態に設定され、抵抗変化させる電圧の極性も設定される。
【００９８】
メモリの通常動作は、複数の書込みワード線ＷＷＬ０〜ＷＷＬ３の中から選択される１本（仮に、ＷＷＬ（ｋ）とする。）と、複数の書込みビット線ＷＢＬ０〜ＷＢＬ３の中から選択される１本（仮に、ＷＢＬ（ｌ）とする。）との間にプログラミング電圧を印加しつつ、残りの書き込みワード線、読み出しワード線、およびビット線をフローティングに設定し、他のワード線とビット線との間に信号が流れないようにする。このようなプログラムを実行することにより、上記選択された書込みワード線ＷＷＬ（ｋ）と書込みビット線ＷＢＬ（ｌ）に接続された不揮発可変抵抗素子ＲＣ１８（ｋｌ）の抵抗が変化する。
【００９９】
上述のように不揮発可変抵抗素子ＲＣ１８（ｋｌ）にプログラムが実行されると、データを読み出すことが可能である。ＲＣ１８（ｋｌ）における読出しワード線ＲＷＬ（ｋ）および読出しビット線ＲＢＬ（ｌ）全体にわたって電圧を印加しつつ、残りの書込みワード線、読み出しワード線およびビット線をフローティングに設定し、プログラムされた不揮発可変抵抗素子ＲＣ１８（ｋｌ）におけるビット線と残りのワード線との間に信号が流れないようにする。そして、このような処理により、上記プログラムされた不揮発可変抵抗素子ＲＣ１８（ｋｌ）からデータが読み出される。次いで、ビットの出力が、不図示の読出し回路を用いて、ビット線に読み出される。
【０１００】
本変形例に係る半導体装置１８０では、上記実施の形態１、２あるいは変形例１〜８に係る可変抵抗素子を不揮発可変抵抗素子ＲＣ１８に適用し、不揮発可変抵抗素子ＲＣ１８の可変抵抗層の抵抗変化領域における抵抗の変化を論理値に対応させることで、論理値を可変抵抗素子に記憶させることが可能となる。このため、本変形例に係る半導体装置１８０では、簡単な構成で、且つ、それに加えて消費電力の低いメモリアレイを有する。
（実施の形態５）
実施の形態５に係る半導体装置１９０について、図１９〜２２を用いて説明する。
【０１０１】
１．半導体装置１９０の全体構成
図１９は、（ａ）が本実施の形態に係る半導体装置１９０の構成の一部であるプログラマブルロジックデバイスを示すブロック構成図であり、（ｂ）がその内のスイッチポイント１９３を示す模式回路図であり、（ｃ）がスイッチポイント１９３に用いられている不揮発可変抵抗素子を示す等価回路図である。
【０１０２】
図１９（ａ）に示すように、本実施の形態に係る半導体装置１９０のプログラマブルロジックデバイスは、複数の論理回路セル１９１、複数のルーティング用配線１９２および複数のルーティング用スイッチポイント１９３から構成されている。この内、複数の論理回路セル１９１は、マトリクス状に配されており、ルーティング用配線１９２（１１）〜１９２（２２）とルーティング用配線１９２（３１）〜１９２（４２）および接続用配線１９２（５１）〜１９２（６２）などにより互いが接続されている。そして、各ルーティング用配線１９２（１１）〜１９２（４２）および接続用配線１９２（５１）〜１９２（６２）の所定の交差ポイントにスイッチポイント１９３が設けられている。
【０１０３】
スイッチポイント１９３は、上記実施の形態１、２あるいは実施の形態３に係る可変抵抗素子と同様の構成を有する複数の可変抵抗素子がスイッチング素子として設けられ構成されている。
２．スイッチポイント１９３の構成
図１９（ｂ）に示すように、本実施の形態に係る半導体装置１９０が有するスイッチポイント１９３は、ルーティング用配線１９２（ａ）〜１９２（ｄ）に対して、可変抵抗素子からなるスイッチＳ１〜Ｓ６が介挿されている。スイッチＳ１〜Ｓ６は、図１９（ｃ）の等価回路で示される４端子型の不揮発可変抵抗素子で構成されている。即ち、スイッチＳ１〜Ｓ６は、上記実施の形態１、２あるいは変形例１〜８に係る可変抵抗素子１０〜１００を用いることができる。なお、スイッチＳ１〜Ｓ６には、各々の制御電極対に対して電圧パルスの印加を行うための書込みワード線などが接続されているが、図１９（ａ）および図１９（ｂ）などでは、図示を省略する。
【０１０４】
３．半導体装置１９０の駆動
半導体装置１９０の駆動は、例えば、次のような形態をもってなされる。
スイッチＳ１の端子Ｓ（スイッチＳ１における読出電極対の一方の電極に接続される端子）が、ルーティング用配線１９２（ａ）と接続し、スイッチＳ１の端子Ｄ（スイッチＳ１における読出電極対の他方の電極に接続される端子）が、ルーティング用配線１９２（ｄ）と接続し、スイッチＳ１の制御電極対に接続の端子Ａと端子Ｂとの間に電圧パルスを１回または複数回印加することによって、端子Ｓと端子Ｄとの間の抵抗を変化させる。スイッチＳ１の端子Ｓと端子Ｄとの間の抵抗が高抵抗状態になった場合は、ルーティング用配線１９２（ａ）とルーティング用配線１９２（ｄ）が切断され、スイッチＳ１の端子Ｓと端子Ｄとの間の抵抗が低抵抗状態になった場合には、ルーティング用配線１９２（ａ）とルーティング用配線１９２（ｄ）との間が接続される。なお、端子Ａおよび端子Ｂへの電圧パルスの印加回路は不図示である。
【０１０５】
４．論理回路セル１９１の一例
上記半導体装置１９０における論理回路セル１９１の一例について、図２０〜２２を用いて説明する。
図２０に示すように、本実施の形態に係る半導体装置１９０が備える論理回路セル１９１は、ルックアップテーブル（ＬＵＴ）１９４と不揮発フリップフロップ（Ｆ．Ｆ）１９５とマルチプレクサ１９６から構成されている。この内、ルックアップテーブル１９４は、図２１に示す構成を有し、フリップフロップ１９５は、図２１に示す構成を有する。
【０１０６】
４−１．ルックアップテーブル１９４の構成
図２１に示すように、本実施の形態に係る論理回路セル１９１が有するルックアップテーブル１９４は、２入力１出力型の構成を有するものであり、入力信号ＩＮ１、ＩＮ２が入力され、出力信号Lが出力されるマルチプレクサ部１９７ａと、不揮発メモリセルがマトリクス状に配置されてなるコンフィグレーションメモリ部１９7ｂとから構成される。コンフィグレーションメモリ部１９７ａの不揮発メモリセルにおいて、４端子型の不揮発可変抵抗素子１９６Ｒの制御電極の一端が制御線ＷＬ０〜ＷＬ３と接続され、他端は接地線ＧＮＤと接続されている。
【０１０７】
また、読出電極の一端は抵抗素子１９６Ｒ２を介して電源Ｖｃｃと接続され、他端は接地されている。４端子型の不揮発性可変抵抗素子１９６Ｒと抵抗素子１９６Ｒ２とを接続する端子は、インバータを介してマルチプレクサ部１９７ａと接続されている。ここで、抵抗素子１９２Ｒ２の抵抗値は可変抵抗素子１９６Ｒにおける高抵抗状態の抵抗値を設定する役割を果たす。
【０１０８】
コンフィグレーションメモリ部１９７ｂにおける可変抵抗素子１９６Ｒへの書込み動作は、例えば、制御線ＷＬ０〜ＷＬ３とＧＮＤとの間に電圧パルスを印加することにより実行することができる。通常動作の際には、可変抵抗素子１９６Ｒと抵抗素子１９６Ｒ２とを接続する端子の電位がルックアップテーブル１９１のコンフィグレーションデータとなる。
【０１０９】
４−２．不揮発フリップフロップ１９５の構成
図２２に示すように、本実施の形態に係る半導体装置１９０の論理回路セル１９１が有する不揮発フリップフロップ１９５は、フリップフロップ回路部１９８と、４端子型の不揮発可変抵抗素子１９９Ｒを用いて構成された不揮発メモリ部１９９とから構成される。
フリップフロップ部１９８の内部ノードは、トランジスタ１９９Ｔ１を介して不揮発可変抵抗素子１９９Ｒの読出電極の一端と接続され、また、トランジスタ１９９Ｔ３と書込回路を介して可変抵抗素子１９９Ｒの制御電極の一端と接続されている。フリップフロップ回路部１９８の出力は、トランジスタ１９９Ｔ２を介して抵抗素子１９９Ｒ２の一端と接続され、また、トランジスタ１９９Ｔ４と書込み回路を介して不揮発可変抵抗素子１９９Ｒの制御電極の他端と接続されている。可変抵抗素子１９９Ｒの読出電極の他端と抵抗素子１９９Ｒ２の他端とは、接地されている。
【０１１０】
トランジスタ１９９Ｔ１とトランジスタ１９９Ｔ２とは、読出制御線ＲＷを介した制御信号によって制御され、トランジスタ１９９Ｔ３とトランジスタ１９９Ｔ４とは、書込制御線ＷＷを介した制御信号によって制御されている。抵抗素子１９９Ｒ２の抵抗値は可変抵抗素子１９９Ｒの高抵抗状態の抵抗値と低抵抗状態の抵抗値の間の値（望ましくは、その中間値）に設定されている。
【０１１１】
フリップフロップ回路部１９８から不揮発メモリ部１９９へデータを書込む際には、読出制御線ＲＷへの信号をロー（Ｌｏｗ）状態にすることにより、トランジスタ１９９Ｔ１とトランジスタ１９９Ｔ２とをオフ状態とし、書込制御線ＷＷへの信号をハイ（Ｈｉｇｈ）状態にすることにより、トランジスタ１９９Ｔ３とトランジスタ１９９Ｔ４とをオン状態とし、書込み回路を介してフリップフロップ回路部１９８で保存されている値に応じて、不揮発メモリ部１９９における可変抵抗素子１９９Ｒの抵抗を変化させる。
【０１１２】
不揮発メモリ部１９９からフリップフロップ回路部１９８へデータを読出す際には、予めフリップフロップ回路部１９８の電源をオフ状態にしておき、書込制御線ＷＷへの信号をロー状態にし、読出制御線ＲＷへの信号をハイ状態として、フリップフロップ回路部１９８に電圧を印加することによって、可変抵抗素子１９９Ｒと抵抗素子１９９Ｒ２の抵抗値の差で保存されたデータをフリップフロップ回路部１９８に転送する。このような不揮発フリップフロップ１９５を複数個接続することによって、不揮発シフトレジスタを構成することができる。
【０１１３】
本実施の形態に係る半導体装置１９０では、可変抵抗素子の可変抵抗層の抵抗変化領域における抵抗の変化を論理値に対応させることで、簡易な構成を実現することができ、また、それに加えて消費電力の低減を図ることができる。そして、本実施の形態に係る半導体装置１９０では、上記実施の形態１、２および変形例１〜８の可変抵抗素子１０〜１００を用いることによって、不揮発性フリップフロップ１９５、不揮発性ルックアップテーブル１９４、不揮発性レジスタ等のプログラマブルロジックデバイスを有する構成を実現することが可能となる。
【０１１４】
なお、上記実施の形態１、２に係る可変抵抗素子を有しない従来のルックアップテーブルでは、常に電圧を印加しておく必要があるが、本実施の形態に係る半導体装置１９０が備えるルックアップテーブル１９４は、上記実施の形態１、２などに係る可変抵抗素子を備えることから不揮発性の素子となっている。
また、本実施の形態に係る半導体装置１９０では、回路を構成する上で望ましい４端子型の不揮発性可変抵抗素を用いたが、回路構成を変更することによって上記実施の形態３などの３端子型の不揮発性可変抵抗素子を用いることも可能である。
（実施の形態６）
実施の形態６に係る半導体装置２００について、図２３（ａ）を用いて説明する。図２３（ａ）は、実施の形態６に係る４端子型の不揮発可変抵抗素子を用いて構成されたアナログ電源回路を有する半導体装置２００の構成を示す模式回路図である。
【０１１５】
図２３（ａ）に示すように、半導体装置２００では、バッテリ２０１の一端が接地され、他端が電源回路の電源入力端子Ｖｉｎに接続されている。電源入力端子Ｖｉｎは、トランジスタＴｒの入力（エミッタ）端子に接続され、トランジスタＴｒの出力(コレクタ)端子は、電源供給ラインン２０２を介して所定の負荷（不図示）に接続されている。電源供給ライン２０２は、分圧部２０３に接続されており、分圧部２０３は、分圧された電圧を出力するための分圧取出ライン２０４を介して、オペアンプＡＭＰ（ａ）の反転入力端子"−"に接続され、オペアンプＡＭＰ（ａ）の非反転入力端子"＋"は、基準電圧Ｖｒｅｆに接続されている。そしてオペアンプＡＭＰ（ａ）の出力側は、トランジスタＴｒの制御端子（ベース）端子に接続されている。
【０１１６】
半導体装置２００では、トランジスタＴｒからの出力電圧を分圧部２０３で分圧し、分圧された電圧をオペアンプＡＭＰ（ａ）が基準電圧Ｖｒｅｆの基準電圧と等しくなるようにフィードバック制御してトランジスタＴｒのベースに出力し、出力電圧が所定の電圧値となるように制御する。
分圧部２０３を構成する抵抗群の抵抗値は、製造プロセスによってばらつきが生じやすく、出力電圧に厳しい精度が要求される場合には、分圧する抵抗比を高精度に調整するために抵抗値の調整が行われる。分圧部２０３は、上記実施の形態１、２などに係る可変抵抗素子１０、３０と同様の構成を有する４端子型の不揮発性可変抵抗素子２０３Ｒ１、２０３Ｒ２から構成されている。不揮発性可変抵抗素子２０３Ｒ１の制御端子Ａと制御端子Ｂ、および不揮発性可変抵抗素子２０３Ｒ２の制御端子Ｃと制御端子Ｄとの各間に電圧パルスを印加し、印加する電圧パルスのパルス数を制御することによって目標となる抵抗値に調整する。
【０１１７】
本実施の形態に係る半導体装置２００では、上記可変抵抗素子１０〜１００と同様の構成を有する不揮発性可変抵抗素子２０３Ｒ１、２０３Ｒ２を備え、この可変抵抗素子２０３Ｒ１、２０３Ｒ２の可変抵抗層の抵抗変化領域（上記実施の形態１、２を参照。）における抵抗の変化を変調することで、簡易な構成の電子回路を実現することができ、また、それに加えて消費電力の低減を図ることが可能なアナログ電源回路を有する構成を実現することが可能となる。
（実施の形態７）
実施の形態７に係る半導体装置２０５について、図２３（ｂ）を用いて説明する。図２３（ｂ）は本実施の形態に係るアナログ微分回路を有する半導体装置２０５の構成を示す模式回路図である。
【０１１８】
図２３（ｂ）に示すように、半導体装置２０５では、信号入力端子Ｖｉｎが抵抗素子Ｒ１とコンデンサ素子２０６Ｃを介してオペアンプＡＭＰ（ｂ）の反転入力端子"−"に接続され、オペアンプＡＭＰ（ｂ）の非反転入力端子"＋"が抵抗Ｒ２を介して接地されている。また、オペアンプＡＭＰ（ｂ）の反転入力端子"−"が上記実施の形態１、２に係る可変抵抗素子１０、３０と同様の構成を有する４端子型の不揮発可変抵抗素子２０７Ｒを介してオペアンプＡＭＰ（ｂ）の出力端子Ｖｏｕｔに接続されている。
【０１１９】
半導体装置２０５では、アナログ微分回路の入力値を、コンデンサ２０６Ｃと可変抵抗素子２０７Ｒの値によって出力し、可変抵抗素子２０７Ｒの値を変化させることによって、出力応答を変更する。可変抵抗素子２０７Ｒの制御端子Ａと制御端子Ｂとの間に電圧パルスを印加し、印加パルスのパルス数を制御することによって目標となる抵抗値に調整する。
【０１２０】
本実施の形態に係る半導体装置２０５では、上記実施の形態１、２あるいは変形例１〜８に係る可変抵抗素子１０〜１００と同様の構成を有する不揮発性可変抵抗素子２０７Ｒを備え、この不揮発性可変抵抗素子２０７Ｒの可変抵抗層の抵抗変化領域（上記実施の形態１、２あるいは変形例１〜８を参照。）における抵抗の変化を変調することで、簡易な構成の電子回路を実現することができ、また、それに加えて消費電力の低減を図ることが可能なアナログ微分回路を有する構成を実現することが可能となる。
【０１２１】
なお、本実施の形態および上記実施の形態７の半導体装置２００、２０５のように、中に備える不揮発可変抵抗素子２０３Ｒ１、２０３Ｒ２、２０７Ｒをアナログ回路に適用する場合の、可変抵抗素子２０３Ｒ１、２０３Ｒ２、２０７Ｒの電界と抵抗変化率との関係を図２４に示す。
図２４に示すように、可変抵抗素子２０３Ｒ１、２０３Ｒ２、２０７Ｒでは、印加する電圧パルスによって発生する電界と、電気抵抗の変化率とは比例関係を示す。このように可変抵抗素子では、可変抵抗層の抵抗変化領域における電界を変化させるとき、その結晶相は、金属相（導電性を示す第２の状態）、絶縁相（絶縁性を示す第１の状態）、あるいはそれらが混在した相（第１の状態と第２の状態とが混在した第３の状態）へと遷移する。
（その他の事項）
上記実施の形態１〜７および変形例１〜１４では、本発明に係る可変抵抗素子および半導体装置の構成および作用面での特徴を分かりやすく説明するために、一例を用いたが、本発明は、これらに限定を受けるものではない。例えば、上記実施の形態１〜３および変形例１〜１３では、基板１１、２１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１、１２１、１３１、１４１、１５１、１６１の材料としてシリコンを例にあげたが、基板材料として、この他にＬａＡｌＯ3、ＴｉＮまたは他の材料等のアモルファス、多結晶または単結晶のいずれかである任意の適切なものを用いることができる。
【０１２２】
また、上記実施の形態１〜３および変形例１〜１３では、第１電極１Ａ、２Ａ、３Ａ、４Ａ、５Ａ、６Ａ、７Ａ、８Ａ、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａ、および第２電極１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ｂ、１６Ｂ、第３電極１Ｓ、２Ｓ、３Ｓ、４Ｓ、５Ｓ、６Ｓ、７Ｓ、８Ｓ、９Ｓ、１０Ｓ、１１Ｓ、１２Ｓ、１３Ｓ、１４Ｓ、１５Ｓ、１６Ｓ、第４電極１Ｄ、２Ｄ、５Ｄ、６Ｄ、９Ｄ、１０Ｄを導電酸化物または他の導電材料を用いて形成することができる。これらの電極形成において望ましい導電材料としては、その面上にペロブスカイト構造を有する材料のエピタキシャル成長が可能となる、例えば、ＹＢａ2Ｃｕ3Ｏ7（ＹＢＣＯ）等の材料をあげることができる。さらに、電極形成に望ましい材料としては、プラチナをあげることができる。
【０１２３】
また、上記実施の形態１〜３および変形例１〜１３では、可変抵抗層１３、２３、３３、４３、５３、６３、７３、８３、９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３の形成材料として、Ｐｒ0.7Ｃａ0.3ＭｎＯ3（ＰＣＭＯ）材料を一例に用いたが、電気信号に応答して電気特性（電気抵抗）が変化する特性を有する材料であって、素子の抵抗の初期状態が低抵抗状態であり、電圧パルスを１回または複数回印加することにより高抵抗状態に変化するような材料を用いればよい。具体的な使用可能材料としては、例えば、ペロブスカイト構造を有する超巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料等をあげることができる。用いるのに適する高温超伝導材料の一例としては、Ｇｄ0.7Ｃａ0.3ＢａＣｏ2Ｏ5+5をあげることができる。
【０１２４】
また、可変抵抗素子における可変抵抗層の厚みは、約５ｎｍ〜約５００ｎｍの範囲とすることが望ましい。
また、可変抵抗素子の製造過程において、パルスレーザー堆積、ｒｆスパッタリング、電子ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属化学蒸着を含む任意の適切な堆積技術を用いて可変抵抗層を堆積することが可能である。
【０１２５】
また、上記実施の形態２、３および変形例３〜１３では、高誘電率層４２、５２、６２、７２、８２ａ、８２ｂ、９２ａ、９２ｂ、１０２ａ、１０２ｂ、１３２、１４２、１５２、１６２の形成に適した材料として、ペロブスカイト構造を有するＢａ(1-X)ＳｒXＴｉＯ3で表される材料を一例とし用いたが、これに限らず、可変抵抗層が絶縁相である場合における誘電率に対して、−１０％以上の誘電率を有しているＨｉｇｈ−Ｋ材料であれば用いることができる。一例としては、ＳｒＴｉＯ3をあげることができる。
【０１２６】
また、上記実施の形態２、３および変形例３〜１３に係る高誘電率層の形成には、パルスレーザー堆積法、ＲＦスパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾルゲル堆積法、および有機金属化学蒸着法などを含む種々の堆積技術を用いて実施することが可能である。
上記実施の形態１〜７および変形例１〜１４に係る可変抵抗素子に印加する電圧パルスは、可変抵抗層を損傷させずに抵抗変化領域の抵抗率を変化させることが可能な範囲内の電圧であれば採用することができる。望ましくは、電界が３５０ｋＶ／ｃｍ以上となる電圧パルスを印加する。あるいは、電流密度が１×１０4Ａ／ｃｍ2程度となる電圧パルスを印加する。本発明に係る可変抵抗素子では、上述のように、図２４に示す電圧パルスによる抵抗変化率の電界依存性を有する。図２４から、電界を３５０ｋＶ／ｃｍ以上にすると、抵抗変化率が１０となり、可変抵抗素子として実際に用いるのに適する。なお、本発明に係る可変抵抗素子を電子回路内におけるスイッチング素子として用いる場合には、抵抗変化率が１００以上となるようにすることが望ましい。
【０１２７】
なお、可変抵抗素子に対する電圧パルスの印加条件としては、パルスの電圧値およびパルス幅を固定し、パルスの印加回数を変化させることによって、素子の電気抵抗を変化させる方法を採ることができる。ここで、素子に印加する電圧値は、１．２Ｖ〜５Ｖの範囲内で設定することが望ましい。また、パルス幅に関しては、２ｎｓｅｃ．〜３μｓｅｃ．の範囲内で設定することが望ましい。そして、印加電圧パルスにおける立上リと立下リ時間は、１０ｎｓｅｃ．以下とすることが望ましい。
【０１２８】
また、電圧パルスの他の印加条件としては、パルスの電圧値を固定しておき、パルス幅の変化を変化させ、パルス幅の制御によって抵抗変化させる方法を採ることもできる。このときの印加電圧パルスの電圧値を、１．２Ｖ〜５Ｖの範囲内で設定することが望ましく、パルスの立上リと立下リ時間を、１０ｎｓｅｃ．以下に設定することが望ましい。
さらに、電圧パルスの他の印加条件としては、パルス幅を固定し、電圧値の変化によって素子の電気抵抗を変化させる方法を採ることもできる。このとき、印加電圧パルスにおけるパルス幅を、２ｎｓｅｃ．〜３ｎｓｅｃ．の範囲内で設定し、パルスの立上リと立下リ時間を、１０ｎｓｅｃ．以下に設定することが望ましい。
【産業上の利用可能性】
【０１２９】
本発明は、電界の印加による確実な電気特性の変化の検出を確保しながら、電子回路の設計時における設計の自由度を高い可変抵抗素子および半導体装置を実現するのに有効である。
【図面の簡単な説明】
【０１３０】
【図１】（ａ）は、実施の形態１に係る可変抵抗素子１０の要部模式平面図であり、（ｂ）は、そのＡ−Ａ断面における要部模式断面図であり、（ｃ）は、等価回路図である。
【図２】（ａ）は、変形例１に係る可変抵抗素子２０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図３】（ａ）は、変形例２に係る可変抵抗素子３０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図４】（ａ）は、実施の形態２に係る可変抵抗素子４０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図５】（ａ）は、変形例３に係る可変抵抗素子５０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図６】（ａ）は、変形例４に係る可変抵抗素子６０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図７】（ａ）は、変形例５に係る可変抵抗素子７０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図８】（ａ）は、変形例６に係る可変抵抗素子８０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図９】（ａ）は、変形例７に係る可変抵抗素子９０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１０】（ａ）は、変形例８に係る可変抵抗素子１００の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１１】（ａ）は、実施の形態３に係る可変抵抗素子１１０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１２】（ａ）は、変形例９に係る可変抵抗素子１２０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１３】（ａ）は、変形例１０に係る可変抵抗素子１３０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１４】（ａ）は、変形例１１に係る可変抵抗素子１４０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１５】（ａ）は、変形例１２に係る可変抵抗素子１５０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１６】（ａ）は、変形例１３に係る可変抵抗素子１６０の要部模式断面図であり、（ｂ）は、その等価回路図である。
【図１７】実施の形態４に係る半導体装置１７０におけるメモリアレイ構成を示す要部模式回路図である。
【図１８】変形例１４に係る半導体装置１８０におけるメモリアレイ構成を示す要部模式回路図である。
【図１９】（ａ）は、実施の形態５に係るプログラマブルロジックデバイス１９０を示す要部ブロック構成図であり、（ｂ）は、プログラマブルロジックデバイス１９０におけるスイッチポイント１９３を示す模式構成図であり、（ｃ）は、スイッチポイント１９３に構成されている不揮発可変抵抗素子Ｓ１〜Ｓ６の等価回路図である。
【図２０】プログラマブルロジックデバイス１９０における論理回路セル１９１の一例を示すブロック構成図である。
【図２１】論理回路セル１９１を構成する２入力１出力ルックアップテーブル部１９４を示すブロック構成図である。
【図２２】論理回路セル１９１を構成する不揮発フリップフロップ１９５を示すブロック構成図である。
【図２３】（ａ）は、実施の形態６に係る半導体装置２００を示す模式回路図であり、（ｂ）は、実施の形態７に係る半導体装置２０５を示す模式回路図である。
【図２４】可変抵抗素子における抵抗変化率の電界依存性を示す特性図である。
【図２５】従来技術に係る可変抵抗素子の構成を示す要部模式断面図である。
【符号の説明】
【０１３１】
１Ａ〜１６Ａ．第１電極
１Ｂ〜１６Ｂ．第２電極
１Ｓ〜１６Ｓ．第３電極
１Ｄ〜１０Ｄ．第４電極
１１、２１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１、１２１、１３１、１４１、１５１、１６１．基板
４２、５２、６２、７２、８２ａ、８２ｂ、９２ａ、９２ｂ、１０２ａ、１０２ｂ、１３２、１４２、１５２、１６２．高誘電率層
１３、２３、３３、４３、５３、６３、７３、８３、９３、１０３、１１３、１２３、１３３、１４３、１５３、１６３．可変抵抗層
１３ａ、２３ａ、３３ａ、４３ａ、５３ａ、６３ａ、７３ａ、８３ａ、９３ａ、１０３ａ、１１３ａ、１２３ａ、１３３ａ、１４３ａ、１５３ａ、１６３ａ．抵抗変化領域
１４、２４、３４、７４、１１４、１２４、１５４、１６４．平坦化層
１９０．プログラマブルロジックデバイス
１９１．論理回路セル
１９２（１）〜１９２（４）．ルーティング用配線
１９３．スイッチポイント
１９４．ルックアップテーブル
１９５．不揮発フリップフロップ
１９６．マルチプレクサ部
１９７．コンフィグレーションメモリ部
１９８．フリップフロップ回路部
１９９．不揮発メモリセル部
２００、２０５．半導体装置
２０１．電源
２０２．電源供給ライン
２０３．分圧部
２０４．分圧取出ライン
ＷＷＬ０〜ＷＷＬ３．書き込みワード線
ＷＢＬ０〜ＷＢＬ３．書き込みビット線
ＲＷＬ０〜ＲＷＬ３．読み出しワード線
ＲＢＬ０〜ＲＢＬ３．読み出しビット線
【図１】
2006120702.tif 000003
【図２】
2006120702.tif 000004
【図３】
2006120702.tif 000005
【図４】
2006120702.tif 000006
【図５】
2006120702.tif 000007
【図６】
2006120702.tif 000008
【図７】
2006120702.tif 000009
【図８】
2006120702.tif 000010
【図９】
2006120702.tif 000011
【図１０】
2006120702.tif 000012
【図１１】
2006120702.tif 000013
【図１２】
2006120702.tif 000014
【図１３】
2006120702.tif 000015
【図１４】
2006120702.tif 000016
【図１５】
2006120702.tif 000017
【図１６】
2006120702.tif 000018
【図１７】
2006120702.tif 000019
【図１８】
2006120702.tif 000020
【図１９】
2006120702.tif 000021
【図２０】
2006120702.tif 000022
【図２１】
2006120702.tif 000023
【図２２】
2006120702.tif 000024
【図２３】
2006120702.tif 000025
【図２４】
2006120702.tif 000026
【図２５】
2006120702.tif 000027
【手続補正書】
【提出日】平成17年9月20日(2005.9.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
半導体装置２００では、トランジスタＴｒからの出力電圧を分圧部２０３で分圧し、分圧された電圧をオペアンプＡＭＰ（ａ）が基準電圧Ｖｒｅｆの基準電圧と等しくなるようにフィードバック制御してトランジスタＴｒのベースに出力し、出力電圧が所定の電圧値となるように制御する。
分圧部２０３を構成する抵抗群の抵抗値は、製造プロセスによってばらつきが生じやすく、出力電圧に厳しい精度が要求される場合には、分圧する抵抗比を高精度に調整するために抵抗値の調整が行われる。分圧部２０３は、上記実施の形態１、２などに係る可変抵抗素子１０、４０と同様の構成を有する４端子型の不揮発性可変抵抗素子２０３Ｒ１、２０３Ｒ２から構成されている。不揮発性可変抵抗素子２０３Ｒ１の制御端子Ａと制御端子Ｂ、および不揮発性可変抵抗素子２０３Ｒ２の制御端子Ｃと制御端子Ｄとの各間に電圧パルスを印加し、印加する電圧パルスのパルス数を制御することによって目標となる抵抗値に調整する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
図２３（ｂ）に示すように、半導体装置２０５では、信号入力端子Ｖｉｎが抵抗素子Ｒ１とコンデンサ素子２０６Ｃを介してオペアンプＡＭＰ（ｂ）の反転入力端子"−"に接続され、オペアンプＡＭＰ（ｂ）の非反転入力端子"＋"が抵抗Ｒ２を介して接地されている。また、オペアンプＡＭＰ（ｂ）の反転入力端子"−"が上記実施の形態１、２に係る可変抵抗素子１０、４０と同様の構成を有する４端子型の不揮発可変抵抗素子２０７Ｒを介してオペアンプＡＭＰ（ｂ）の出力端子Ｖｏｕｔに接続されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２８
【補正方法】変更
【補正の内容】
【０１２８】
また、電圧パルスの他の印加条件としては、パルスの電圧値を固定しておき、パルス幅の変化を変化させ、パルス幅の制御によって抵抗変化させる方法を採ることもできる。このときの印加電圧パルスの電圧値を、１．２Ｖ〜５Ｖの範囲内で設定することが望ましく、パルスの立上りと立下り時間を、１０ｎｓｅｃ．以下に設定することが望ましい。
さらに、電圧パルスの他の印加条件としては、パルス幅を固定し、電圧値の変化によって素子の電気抵抗を変化させる方法を採ることもできる。このとき、印加電圧パルスにおけるパルス幅を、２ｎｓｅｃ．〜３μｓｅｃ．の範囲内で設定し、パルスの立上りと立下り時間を、１０ｎｓｅｃ．以下に設定することが望ましい。