(57)【要約】【課題】アナログ信号のシグナル・インテグリティ（signal integrity）を改善する。【解決手段】この発明は、アナログ信号を表すサンプルｘ[ｋ]に基づいて、アナログ信号ｘ（ｔ）を生成する方法およびシステムに関する。該方法は、該サンプルをデルタシグマ変調器に入力し、該変調器によりビットシーケンスｑ[ｋ]を出力することを含む。デルタシグマ変調器の量子化要素とデルタ要素の間のフィードバックループに、非線形離散時間関数が導入される。該関数の引数は、現在のビットと、それより以前の少なくとも１つのビットを含む。【選択図】図５
2006050616.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を表すサンプルｘ［ｋ］に基づいて該アナログ信号ｘ（ｔ）を生成する方法であって、
前記サンプルｘ［ｋ］を、ビットシーケンスｑ［ｋ］を出力するデルタシグマ変調器（５５２；６８９）に供給するステップと、
前記デルタシグマ変調器（５５２；６８９）の量子化器要素（５０９；６９１）とデルタ要素（５０６；６０６）の間のフィードバックループ内に、非線形離散時間関数を導入するステップと、を含み、
前記非線形離散時間関数の出力値は、現在のビットの値と、該現在のビットより以前の少なくとも１つのビットの値と、に応じて生成される、
方法。
【請求項２】
前記非線形離散時間関数は、前記デルタシグマ変調器（５５２；６８９）の出力における少なくとも１つのデジタルドライバの非理想性のモデルを表している、
請求項１に記載の方法。
【請求項３】
前記非線形離散時間関数は、該非線形離散時間関数の初期値を生成する初期ステップによって決定され、最適化のステップにおいて、前記初期値を変化させることにより、対応する理想信号からの前記生成されたアナログ信号ｘ（ｔ）の逸脱を極小化する、
請求項１または２記載の方法。
【請求項４】
前記非線形離散時間関数の引数と該非線形離散時間関数の値との組み合わせが、ルックアップテーブル（４３０）内に格納されており、該関数の値は、ビット値のシーケンスに応答して算出される、
請求項１から３のいずれかに記載の方法。
【請求項５】
前記デルタシグマ変調器（５５２；６８９）は、デコーダ（６７１）とスクランブラ（６７３）が後段に位置しているマルチビットのデルタシグマ変調器（６８９）である、
請求項１から４のいずれかに記載の方法。
【請求項６】
前記マルチビットのデルタシグマ変調器（６８９）は、複数のドライバ（６７５ａ、６７５ｂ〜６７５ｎ）を有しており、少なくとも２つのドライバごとに、個別の非線形離散時間関数を前記フィードバックループ内に導入する、
請求項５に記載の方法。
【請求項７】
前記デルタシグマ変調器（５５２；６８９）は、バンドパスのデルタシグマ変調器であって、バンドパスフィルタが後段に位置しており、これにより、バンドパス・デルタシグマ・デジタル／アナログ・コンバータを形成する、
請求項１から６のいずれかに記載の方法。
【請求項８】
前記生成されたアナログ信号ｘ（ｔ）は、被試験デバイス用の入力信号として自動試験装置から供給される、
請求項１から７のいずれかに記載の方法。
【請求項９】
コンピュータなどのデータ処理システム上で稼働した際に、請求項１から８のいずれかに記載の方法を実行する、好ましくはデータ保存媒体上に格納された、ソフトウェアプログラムまたはプロダクト。
【請求項１０】
アナログ信号を表すサンプルｘ［ｋ］に基づいて前記アナログ信号ｘ（ｔ）を生成するシステムであって、該システムは、
前記サンプルｘ［ｋ］に応答してビットシーケンスｑ［ｋ］を出力するデルタシグマ変調器（５５２；６８９）と、
前記デルタシグマ変調器（５５２；６８９）の量子化要素（５０９；６９１）とデルタ要素（５０６；６０６）と間のフィードバックループ内に非線形時間離散関数を導入する手段と、を備え、
前記非線形離散時間関数の引数は、現在のビットと、該現在のビットより以前の少なくとも１つのビットと、を有している、
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、生成対象のアナログ信号のサンプルを供給されたデルタシグマ変調器の出力に基づいて、該アナログ信号のシグナル・インテグリティ（signal integrity）を改善することに関する。
【背景技術】
【０００２】
従来技術においては、後段にドライバ回路とフィルタを有したデルタシグマ変調器を用い、これにより、デルタシグマ・デジタル／アナログ・コンバータを形成することが知られている。しかしながら、このように生成されたアナログ信号は、雑音と回路の非理想性(non-ideality)のために、常に理想のアナログ信号から逸脱することになる。
【０００３】
デルタシグマ変調器の後段に位置するフィルタは、前述のドライバのビットストリームを平均化しているが、理想的なシグナル・インテグリティ(signal integrity)を実現するには、出力信号に対するビットストリームのそれぞれの「ＨＩＧＨ（ハイ）」ビットの寄与度が等しくなると共に、出力信号に対するビットストリームのそれぞれの「ＬＯＷ（ロー）」ビットの寄与度も等しくならなければならない。しかしながら、シンボル間干渉（Ｉｎｔｅｒ  Ｓｙｓｍｂｏｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：ＩＳＩ）として知られるドライバ回路のメモリ効果が、それまでのビットの履歴に応じてビットのパルス形状に影響を及ぼし、よって、前述のフィルタによる平均化プロセスに対するビットの寄与度に影響を及ぼすこととなる。このシンボル間干渉は、安定化時間(settling time)、スルーレートの限界(slew-rate limitation)、不均等な立ち上がり／立ち下がり時間、及びリンギング(ringing)が起因となる。
【０００４】
また、本発明は、自動試験装置（Ａｕｔｏｍａｔｅｄ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ：ＡＴＥ）により供給される入力信号に応答する被試験デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：ＤＵＴ）の評価の改善にも関するものであり、この入力信号は、本発明の方法及びシステムによって改善されたインテグリティを備えている。
【０００５】
集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）は、一般に、適切な動作を確保すべく試験されることが必要とされる。これは、特に、ＩＣの開発と製造の際に必要とされる。後者の場合、ＩＣは通常、最終的な用途に供される前に試験される。試験の際には、被試験デバイス（ＤＵＴ）であるＩＣに対して、様々なタイプの刺激信号(stimulus signal)を印加し、その応答を計測及び処理して、その結果を、通常は、正常なデバイスについて期待される応答と比較する。自動試験装置（ＡＴＥ）は、通常、デバイス固有の試験プログラムに従って、これらのタスクを実行する。尚、ＡＴＥの例としては、例えば、ｈｔｔｐ：／／ｗｗｗ．ａｔｅ．ａｇｉｌｅｎｔ．ｃｏｍ／ｓｔｅ／ｐｒｏｄｕｃｔｓ／ｉｎｔｅｌｌｉｇｅｎｔ＿ｔｅｓｔ／ＳＯＣ＿ｔｅｓｔ／ＳＯＣ＿ｔｅｃｈ＿Ｏｖｉｅｗ．ｓｈｔｍｌに開示されているＡｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社のＡｇｉｌｅｎｔ  ８３０００及び９３０００半導体試験システムファミリーを挙げることができる。これらのファミリーの詳細については、例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７にも開示されている。
【０００６】
さらに、本発明は、一般的な試験装置、並びにあらゆるタイプのアナログ信号の生成にも関する。
【０００７】
高サンプリングレートにより、またはデルタシグマ・デジタル／アナログ・コンバータの分解能を向上させることにより、シグナル・インテグリティを改善することは可能であるが、この周知のシンボル間干渉の問題を、この種の変更によって解決することはできない。
【特許文献１】欧州特許出願公開第８５９３１８号（ＥＰ−Ａ−８５９３１８）明細書
【特許文献２】欧州特許出願公開第８６４９７７号（ＥＰ−Ａ−８６４９７７）明細書
【特許文献３】欧州特許出願公開第８８６２１４号（ＥＰ−Ａ−８８６２１４）明細書
【特許文献４】欧州特許出願公開第８８２９９１号（ＥＰ−Ａ−８８２９９１）明細書
【特許文献５】欧州特許出願公開第１０９２９８３号（ＥＰ−Ａ−１０９２９８３）明細書
【特許文献６】米国特許第５，４９９，２４８号（ＵＳ−Ａ−５，４９９，２４８）明細書
【特許文献７】米国特許第５，４５３，９９５号（ＵＳ−Ａ−５，４５３，９９５）明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、デルタシグマ・デジタル／アナログ・コンバータのシグナル・インテグリティを改善することである。本発明のさらなる目的は、シンボル間干渉（ＩＳＩ）の影響を軽減することである。
【課題を解決するための手段】
【０００９】
本発明の目的は、独立請求項に定義されているように達成される。そして、好適な実施例については、従属請求項に定義されている。
【００１０】
本発明の目的は、デルタシグマ変調器のフィードバックループを変更することにより、より具体的には、計測又はシミュレーションに基づいて最初に生成されたモデルを使用し、シンボル間干渉（ＩＳＩ）の影響をモデル化した非線形離散時間関数を導入することにより、達成される。本発明の好適な実施例においては、この非線形離散時間関数を最適化する、すなわち、出力信号の最良のシグナル・インテグリティのために前述のモデルを最適化するための方法が提供される。
【００１１】
本発明の目的は、シンボル間干渉（ＩＳＩ）の影響をモデル化することにより、達成される。このモデル化の結果は、前述の非線形離散時間関数であり、該関数は、該関数の引数および該関数の値を有するルックアップテーブルとして提供されることができる。このルックアップテーブルは、現在及び以前のビットに従い、デルタシグマ変調器のフィードバックループ内で使用される値を供給する。この補償の目的の１つは、デルタシグマ変調器のデジタル／アナログ・コンバータの出力信号に対するそれぞれの「ＨＩＧＨ」ビットの寄与度(contribution)の均等化と、デルタシグマ変調器のデジタル／アナログ・コンバータの出力に対するそれぞれの「ＬＯＷ」ビットの寄与度の均等化にある。
【００１２】
第１段階において、以前のビットの履歴に従う異なる条件下における現在のビット値の寄与度を計測及び／又はシミュレートし、非線形離散時間関数の初期値を決定する。この結果、非線形離散時間関数の引数は、現在のビットと、該現在のビットより以前の少なくとも１つのビットと、を有している。第２段階において、この初期値を最適化する。この第２段階においては、デルタシグマ変調器のデジタル／アナログ・コンバータにより、該初期値を使用して、予め決められた波形（例：正弦波）を生成する。次いで、この生成したアナログ信号の理想信号からの逸脱を評価する。例えば、生成した正弦波の高調波(harmonic)を計測し、最良のアナログ・シグナル・インテグリティを実現するようく（例：正弦波の場合には、高調波を最大限抑制するよう）、ルックアップテーブル内の非線形離散時間関数の値を最適化する。
【００１３】
本発明に従うデルタシグマ変調器のフィードバックループは、例えば、ルックアップテーブルによって表される非線形離散時間関数を含んでいる。デルタシグマ変調器の現在の出力ビットと、それぞれの該現在の出力ビットよりも以前の少なくとも１つのビットが、この非線形離散時間関数の引数を表している。該以前のビットの値は、直列接続された遅延要素によって供給される。デルタシグマ変調器をソフトウェアとして実現した場合には、本発明のフィードバックループは、更なる待ち時間（latency）を必要とせず、よって、対応する変調器の不安定化を回避することができる。
【００１４】
マルチビットのデルタシグマ・デジタル／アナログ・コンバータにおいて、少なくとも２つの（好ましくは、それぞれの）ドライバごとに、別個の非線形離散時間関数を導入し、これにより、それぞれの個々のドライバごとに、フィードバックループ内における補償を個別に実行する。
【００１５】
本開示において説明している方法の実現は、ハードウェア又はソフトウェアによって可能である。又、ローパス・デルタシグマ・デジタル／アナログ・コンバータの代わりに、本発明について、バンドパス・デルタシグマ・デジタル／アナログ・コンバータを使用することもできる。
【００１６】
本発明は、ＡＴＥからＤＵＴに供給される高いシグナル・インテグリティを有するアナログ信号を生成するのに使用されることができる。こうして、ＤＵＴの性能評価における信頼性が向上する。
【００１７】
また、本発明は、コンピュータなどのデータ処理システム上において稼働した際に、アナログ信号を生成する方法を実行するソフトウェアプログラム又はプロダクトに関する。好ましくは、該プログラム又はプロダクトは、データ保存媒体(data carrier)に格納される。
【００１８】
また、本発明は、本発明に従ってアナログ信号を生成するシステムに関する。
【発明を実施するための最良の形態】
【００１９】
本発明の他の目的及び付随する利点の多くについては、図面との関連で、以下の説明を参照することにより、容易に明らかとなり、十分に理解することができよう。尚、図面のいくつかにおいては、類似の参照符号を使用して類似の要素を識別している。
【００２０】
図１は、フィードバックループ内に本発明に従う変更が施されていない、シングルビットのデルタシグマ・デジタル／アナログ・コンバータ１の主要コンポーネントを示している。シングルビットデルタシグマ変調器２の後段には、ドライバ３およびローパスフィルタ４が位置している。図１の下部には、シングルビットデルタシグマ変調器２の拡大図が示されており、これは、デルタシグマ変調器２のデルタ要素６を表す差動増幅器要素、ループフィルタ７、デルタシグマ変調器２のシグマ要素を表す加算器８、シングルビット量子化器９、フィードフォワードライン９５、及びフィードバックライン９６を有している。
【００２１】
デルタシグマ変調器２の入力において、所望のアナログ信号が、サンプルのシーケンスｘ［ｋ］によって表される。デルタシグマ変調器２の出力には、量子化されたパルス密度変調信号(pulse density modulated signal)ｑ［ｋ］が提供されており、該信号が、ドライバ３に入力され、このドライバ３の出力信号Ｄ（ｔ）が、ローパスフィルタ４に入力される。ローパスフィルタ４の出力として、生成されたアナログ信号ｘ（ｔ）が提供される。
【００２２】
図２は、フィードバックループ内に本発明に従う変更が施されていない、マルチビットのデルタシグマ・デジタル／アナログ・コンバータ２１１の主要コンポーネントを示している。このマルチビット・デルタシグマ・デジタル／アナログ・コンバータ２１１は、マルチビットのデルタシグマ変調器２１２、マルチビット・デジタル／アナログ・コンバータ２１３、及びローパスフィルタ２０４という主要構成ブロックを有している。図２の下部には、マルチビットデルタシグマ変調器２１２の拡大図が示されている。図２の上部には、マルチビット・デジタル／アナログ・コンバータ２１３の拡大図が示されており、これは、好ましくは、ＤＥＭ（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ）を有するフラッシュ(flash)・デジタル／アナログ・コンバータとして実現されている。
【００２３】
マルチビットのデルタシグマ変調器２１２は、図１と同様に、差動増幅器要素２０６、ループフィルタ２０７、加算器２０８、フィードバックライン２９６及びフィードフォワードライン２９５を有している。図２に示されているマルチビット・デルタシグマ・デジタル／アナログ・コンバータ２１１の場合には、量子化器２９１が、マルチビット量子化器である。又、マルチビット・デジタル／アナログ・コンバータ２１３の拡大図からわかるように、このデジタル／アナログ・コンバータは、スクランブラ(scrambler)２７３に入る出力ライン２７２を有するデコーダ２７１を備えている。スクランブラ２７３の出力ライン２７４は、ドライバ入力２７５ａ、２７５ｂ〜２７５ｎに供給される。これらのドライバ２７５ａ、２７５ｂ〜２７５ｎの出力ライン２７６は、加算器２７７に接続される。
【００２４】
デルタシグマ変調器２１２の入力において、所望のアナログ信号は、サンプルのシーケンスｘ［ｋ］によって表されている。このデルタシグマ変調器２１２の出力には、量子化されたパルス密度変調信号ｑ［ｋ］が提供され、この信号が、デジタル／アナログ・コンバータ２１３に供給され、このデジタル／アナログ・コンバータ２１３の出力信号Ｄ（ｔ）が、ローパスフィルタ２０４に供給される。このローパスフィルタ２０４の出力に、生成されたアナログ信号ｘ（ｔ）が提供されることとなる。
【００２５】
図３には、ビットが占める領域（面積）を示す図である。ｘ軸３２１は時間ｔを表しており、単位マーカー３２３により、ビット周期がマーキングされている。ｙ軸３２２に平行な破線は、ビット周期の開始点と終了点をマーキングしたものである。ｙ軸３２２は、信号Ｄ（ｔ）の信号レベルを定性的に示している。Ａ１、Ａ２、Ａ３、及びＡ４は、４つの連続したビット領域を表している。ローパスフィルタ４は、例えば、図１に示されているように、図１のドライバ３のビットストリームを平均化する。
【００２６】
図３は、ドライバ３の入力に供給されたビットシーケンスｑ［ｋ］に対して発生し得るドライバ３の出力信号Ｄ（ｔ）の４つ波形Ｄａ（ｔ）〜Ｄｄ（ｔ）３２０が示されている。時間ｔは、ｘ軸３２１によって表されており、１ビット周期の単位３２３がマーキングされている。波形Ｄａ（ｔ）〜Ｄｄ（ｔ）のレベルは、ｙ軸３２２によって表されている。第１の波形Ｄａ（ｔ）は、シーケンス「１−０」の結果として生成されたものであり、この場合、値は、第１のビット周期Ａ１内において「１」である。第２の波形Ｄｂ（ｔ）は、シーケンス「１−１−０」の結果として生成されたものであり、この場合、値は、第１及び第２ビット周期Ａ１及びＡ２において「１」である。第３の波形Ｄｃ（ｔ）は、シーケンス「１−１−１−０」の結果として生成されたものであり、この場合、値は、第１〜第３ビット周期Ａ１〜Ａ３内において「１」である。第４の波形Ｄｄ（ｔ）は、シーケンス「１−１−１−１−０」の結果として生成されたものであり、この場合、値は、第１〜第４ビット周期Ａ１〜Ａ４において「１」である。尚、ｔ＜０においては、値は長時間にわたって「０」であったと仮定している。
【００２７】
図３からわかるように、ドライバ３の出力信号Ｄ（ｔ）に対するビット値「１」の寄与度(contribution)は、それ以前のビットの履歴によって左右されている。即ち、信号Ｄｂ（ｔ）における第２周期Ａ２内のビット値「１」の寄与度は、信号Ｄｂ（ｔ）における第１周期Ａ１内のビット値「１」の寄与度とは異なっている。
【００２８】
理想的なシグナル・インテグリティを実現するには、ビット値「１」の寄与度が、それ以前のビットの履歴から独立している必要がある。従って、同一のビット値「１」又は「０」について、１ビット周期内におけるドライバ出力信号Ｄ（ｔ）の波形の面積が等しく、且つ、以前のビットの履歴から独立していることが有利である。しかしながら、シンボル間干渉（ＩＳＩ）としても知られるドライバ内のメモリ効果(memory effect)により、１ビットのパルス形状（従って、パルスすなわちビットが占める面積）が、それ以前のビットの履歴に応じて変化してしまう。このようなシンボル間干渉に寄与するものとしては、例えば、安定化時間、スルーレートの限界、不均等な立ち上がり／立ち下がり時間、及びリンギングが挙げられる。
【００２９】
図４には、以前の２つのビットｑ「ｋ−１」及びｑ［ｋ−２］の履歴を考慮したケースについて、本発明の実施形態に従う変更が施されたフィードバックループ内における補償に使用される非線形離散時間関数(non-linear time-discrete function)の一例が、テーブル４３０として示されている。尚、図４において、ａ［ｋ］に付与されている値は、例証を目的として選択されたものに過ぎない。値ａ［ｋ］は、ｑ［ｋ］、ｑ［ｋ−１］、及びｑ「ｋ−２」が「１」である場合に、「＋１」という最大値をとり、ｑ［ｋ］、ｑ［ｋ−１］、及びｑ［ｋ−２］が「０」である場合には、「−１」という最小値をとるという傾向を有していることがわかる。尚、このａ［ｋ］は、デルタシグマ変調器のデルタ要素により、サンプルｘ［ｋ］から減算されることに留意する必要がある。
【００３０】
図５は、本発明の第１の実施例５９９を示している。図５と図１を比較することにより、フィードバックループの変更内容が明らかになる。即ち、図１の場合には、フィードバックループ９６は、量子化器９の出力を差動増幅器要素６の入力に直接接続している。一方、図５においては、フィードバックループは、量子化器５０９の出力ｑ［ｋ］に接続されたフィードバックループの第１の部分５９７に分割され、該第１の部分５９７は、該出力ｑ［ｋ］を、シンボル間干渉（ＩＳＩ）ドライバモデル５５１に供給する。該ドライバモデル５５１は、フィードバックループ内に導入される非線形離散時間関数を表している。このシンボル間干渉ドライバモデル５５１の出力ａ［ｋ］が、フィードバックラインの第２の部分５９８を介して、デルタシグマ変調器のデルタ要素５０６を表す差動増幅器要素に供給される。フィードフォワードライン５９５は、デルタシグマ変調器のシグマ要素５０８を表している加算器に、入力信号ｘ［ｋ］を接続している。デルタ要素５０６の出力信号は、ループフィルタ５０７に供給される。このループフィルタ５０７の出力は、シグマ要素５０８に供給される。量子化器５０９の出力信号ｑ［ｋ］は、ドライバ５０３に供給される。このドライバ５０３の出力に、信号Ｄ（ｔ）が存在している。
【００３１】
第１の実施例５９９の主要構成ブロックの各部分は、グループ分けされており、フィードバックループ内に本発明に従う変更が施されていないシングルビットのデルタシグマ変調器５０５の各部分と、シンボル間干渉（ＩＳＩ）ドライバモデル５５１の各部分と、本発明の第１の実施例５９９において本発明のデルタシグマ変調器５５２を形成するこれら両方のグループの組み合わせと、を示している。
【００３２】
シンボル間干渉ドライバモデル５５１は、フィードバックラインの第１の部分５９７を介して、量子化器５０９の出力ｑ［ｋ］によって駆動される１クロック周期遅延要素５５３ａ、５５３ｂ〜５５３ｎを有している。１クロック周期遅延要素５５３ａ、５５３ｂ〜５５３ｎの出力信号は、制御ワードライン５５４を介して、ルックアップテーブル５５５に供給されている。量子化器５０９のオリジナルの出力信号ｑ［ｋ］の代わりに、ルックアップテーブル５５５の出力ａ［ｋ］が、デルタシグマ変調器のデルタ要素５０６を表す差動増幅器要素に供給されている。従って、フィードバックループは、理想的なビット値の代わりに、それぞれのビットのモデル化された領域（面積）の寄与度をフィードバックするよう、変更されている。この結果、このフィードバックメカニズムは、変動する面積の寄与度を自動的に補償することになる。尚、この補償を備えるシングルビットのデルタシグマ・デジタル／アナログ・コンバータ５５２をソフトウェアで実現する場合には、このような補正のために更なる待ち時間（latency）は不要である（この待ち時間は、変調器を不安定化させるおそれがある）。一方、シングルビットのデルタシグマ・デジタル／アナログ・コンバータをハードウェアで実現する場合には、ルックアップテーブル５５５の実現が十分高速に動作する場合には、更なる待ち時間は存在しない。
【００３３】
図６は、マルチビットのデルタシグマ・デジタル／アナログ・コンバータ６９９のブロック図を示す、本発明の第２の実施例を示している。図６と図２を比較すると、図２に示されているフィードバックライン２９６が、図６においては、２つの部分に分割されており、フィードバックラインの第１の部分６９７が、マルチビットのドライバシンボル間干渉モデル６６１に入っている。マルチビットシンボル間干渉モデル６６１の出力が、フィードバックラインの第２の部分６９８を介して、差動増幅器要素６０６に入力されている。又、該第２実施例においては、マルチビットのドライバシンボル間干渉モデル６６１内に、いくつかのドライバシンボル間干渉モデル６６７ａ、６６７ｂ〜６６７ｎを有している。これらのモデルのそれぞれは、対応するドライバ６７５ａ、６７５ｂ〜６７５ｎの非理想性を補償するのに必要な補償を表している。
【００３４】
第２の実施例６９９の主要構成ブロックの各部分はグループ分けされており、フィードバックループ内に本発明の変更が施されていないマルチビットデルタシグマ変調器６１５の各部分と、マルチビットシンボル間干渉（ＩＳＩ）ドライバモデル６６１の各部分と、本発明の第２の実施例６９９において本発明に従うマルチビットのデルタシグマ変調器６８９を形成するこれら両方のグループの組み合わせと、を示している。
【００３５】
図６の右上部分に示されるように、この実施例は、スクランブラ６７３に入る出力ライン６７２を有するデコーダ６７１を備えている。スクランブラ６７３の出力ライン６７４は、ドライバ入力６７５ａ、６７５ｂ〜６７５ｎに供給されている。このドライバ６７５ａ、６７５ｂ〜６７５ｎの出力ライン６７６は、加算器６７７に供給されている。この加算器６７７の出力に、信号Ｄ（ｔ）が存在している。一方、図６の右下部分において示されるように、マルチビットのドライバシンボル間干渉モデル６６１は、スクランブラ６６４に入る出力ライン６６３を有するデコーダ６６２を備えている。スクランブラ６６４の出力ライン６６５は、個々のドライバシンボル間干渉（ＩＳＩ）モデル６６７ａ、６６７ｂ〜６６７ｎに供給されている。個々のドライバシンボル間干渉（ＩＳＩ）モデル６６７ａ、６６７ｂ〜６６７ｎの出力信号ａ１［ｋ］、ａ２［ｋ］〜ａ３「ｋ」は、ライン６６８を使用して加算器６６９に供給されている。この加算器６６９の出力信号が、フィードバックラインの第２の部分６６８を使用して、デルタ要素６０６に供給されている。
【００３６】
尚、マルチビットのデルタシグマ変調器６１５は、差動増幅器要素６０６、ループフィルタ６０７、加算器６０８、フィードフォワードライン６９５及びマルチビット量子化器６９１を有している。
【図面の簡単な説明】
【００３７】
【図１】フィードバックループ内に本発明の変更が施されていない、シングルビットのデルタシグマ・デジタル／アナログ・コンバータの主要コンポーネントを示す図。
【図２】フィードバックループ内に本発明の変更が施されていない、マルチビットのデルタシグマ・デジタル／アナログ・コンバータの主要コンポーネントを示す図。
【図３】ビットの領域（面積）を示す図。
【図４】２つのビットの履歴を備えるモデル用のテーブルを示す図。
【図５】本発明に従う補償を備えた、シングルビットのデルタシグマ・デジタル／アナログ・コンバータの第１の実施例を示す図。
【図６】本発明の第２の実施例に従う、マルチビットのデルタシグマ・デジタル／アナログ・コンバータを示す図。
【符号の説明】
【００３８】
４３０  ルックアップテーブル
５０６、６０６  デルタ要素
５０９、６９１  量子化器要素
５５２、６８９  デルタシグマ変調器
６７１  デコーダ
６７３  スクランブラ
６７５ａ、６７５ｂ〜６７５ｎ  ドライバ
【図１】
2006050616.tif 000003
【図２】
2006050616.tif 000004
【図３】
2006050616.tif 000005
【図４】
2006050616.tif 000006
【図５】
2006050616.tif 000007
【図６】
2006050616.tif 000008