(57)【要約】【課題】ＦＧ間の容量結合を効果的に抑制することが可能な半導体装置を提供する。【解決手段】ストッパー膜、フローティングゲート材料膜２２ａ、下部ゲート絶縁膜２１及び半導体基板１１をパターニングして溝を形成する工程と、ストッパー膜、フローティングゲート材料膜及び下部ゲート絶縁膜の側面を覆い且つ溝内を下部ゲート絶縁膜の位置より低い位置まで埋め込むように下部絶縁膜３１を形成する工程と、下部絶縁膜上に溝を全て埋め込むように下部絶縁膜とはエッチングレートが異なる上部絶縁膜を形成する工程と、上部絶縁膜のエッチングレートの方が下部絶縁膜のエッチングレートよりも高い条件で上部絶縁膜を全てエッチング除去するとともにフローティングゲート材料膜の側面上部が露出するように下部絶縁膜の一部をエッチング除去する工程と、上部ゲート絶縁膜２３及びコントロールゲート材料膜２６を形成する工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に下部ゲート絶縁膜を形成する工程と、
前記下部ゲート絶縁膜上にフローティングゲート材料膜を形成する工程と、
前記フローティングゲート材料膜上にストッパー膜を形成する工程と、
前記ストッパー膜、前記フローティングゲート材料膜、前記下部ゲート絶縁膜及び前記半導体基板をパターニングして、溝によって区画された第１及び第２のパターン部を形成する工程と、
前記第１及び第２のパターン部を形成する工程により露出した前記第１及び第２のパターン部それぞれの前記ストッパー膜、前記フローティングゲート材料膜及び前記下部ゲート絶縁膜の側面を覆い、且つ前記溝内を前記下部ゲート絶縁膜の位置より低い位置まで埋め込むように下部絶縁膜を形成する工程と、
前記下部絶縁膜上に、前記溝を全て埋め込むように、前記下部絶縁膜とはエッチングレートが異なる上部絶縁膜を形成する工程と、
前記ストッパー膜をストッパーとして前記上部絶縁膜及び前記下部絶縁膜を平坦化する工程と、
前記ストッパー膜を除去した後、前記上部絶縁膜のエッチングレートの方が前記下部絶縁膜のエッチングレートよりも高い条件で、前記上部絶縁膜を全てエッチング除去するとともに前記フローティングゲート材料膜の側面上部が露出するように前記下部絶縁膜の一部をエッチング除去する工程と、
前記フローティングゲート材料膜の表面及び前記下部絶縁膜の表面を覆うように上部ゲート絶縁膜を形成する工程と、
前記上部ゲート絶縁膜上にコントロールゲート材料膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部絶縁膜はプラズマＣＶＤ法によって形成され、
前記上部絶縁膜はポリシラザンを塗布した後に熱処理を行うことによって形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部絶縁膜を全てエッチング除去するとともに前記フローティングゲート材料膜の側面上部が露出するように前記下部絶縁膜の一部をエッチング除去する工程は、バッファフッ酸を用いて行われる
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置の需要が増大してきている。不揮発性半導体記憶装置において、ワード線方向で隣接するメモリセル間の距離が近づいてくると、隣接するフローティングゲート間の容量結合が増大するという問題が生じる。
【０００３】
このような問題を解決するために、メモリセル間に設けられた素子分離絶縁膜に凹部を形成し、この凹部内にコントロールゲート線（ワード線）を形成する方法が提案されている（例えば、特許文献１参照）。以下、このような方法について、図１３〜図１５を参照して説明する。
【０００４】
図１３において、１０１は素子分離溝１０３及び素子形成部１０２を有する半導体基板、１０４は素子分離絶縁膜、１０５は下部ゲート絶縁膜（トンネル絶縁膜）、１０６ａ及び１０６ｂはフローティングゲートとなるポリシリコン膜を示している。図１３の工程では、素子分離絶縁膜１０４及びポリシリコン膜１０６ａ上にポリシリコン膜１０６ｂを形成した後、ポリシリコン膜１０６ｂ上にシリコン酸化膜１１１を形成する。さらに、リソグラフィ及びエッチングによってシリコン酸化膜１１１をパターニングした後、全面にサイドスペーサ用の膜を形成し、ＲＩＥ等によってシリコン酸化膜１１１の側面にサイドスペーサ１１２を形成する。このようにして、シリコン酸化膜１１１及びサイドスペーサ１１２からなり、開口部１１３を有するエッチングマスクが形成される。
【０００５】
次に、図１４に示すように、上記エッチングマスクをマスクとして、ポリシリコン膜１０６ｂ及び素子分離絶縁膜１０４をエッチングし、凹部１１４を形成する。
【０００６】
次に、図１５に示すように、エッチングマスクを除去した後、上部ゲート絶縁膜（ＯＮＯ膜）１０７を形成し、さらにコントロールゲート線となるポリシリコン膜１０８ａ及びＷＳｉ膜１０８ｂを形成する。その後、ＷＳｉ膜１０８ｂ、ポリシリコン膜１０８ａ、上部ゲート絶縁膜１０７、ポリシリコン膜１０６ｂ及びポリシリコン膜１０６ａをパターニングして、メモリセルの分離を行う。
【０００７】
このように、上述した従来技術では、素子分離絶縁膜１０４に形成した凹部１１４をポリシリコン膜１０８ａで埋めることで、隣接するフローティングゲート（ポリシリコン膜１０６ａ及び１０６ｂ）間の容量結合を抑制することが一応可能である。
【０００８】
しかしながら、上述した従来技術では、シリコン酸化膜１１１のパターンはリソグラフィ技術を用いて形成されるため、シリコン酸化膜１１１のパターンと素子分離溝１０３（素子分離絶縁膜１０４）のパターンとの間には位置合わせ誤差が生じ得る。したがって、凹部１１４を素子分離絶縁膜１０４内に確実に形成するためには、位置合わせ誤差を考慮して、シリコン酸化膜１１１及びサイドスペーサ１１２からなるエッチングマスクの幅にマージンを持たせる必要がある。すなわち、エッチングマスクの開口部１１３の幅を、マージンの分だけ、素子分離溝１０３の幅よりも狭くしなければならない。その結果、ポリシリコン膜１０６ｂ及び素子分離絶縁膜１０４をエッチングして得られた凹部１１４の幅も、必然的に素子分離溝１０３の幅よりも狭くなる。そのため、隣接するメモリセル間の間隔、すなわち素子分離溝１０３の幅が狭くなると、凹部１１４をポリシリコン膜１０８ａで埋めることが極めて困難になり、フローティングゲート間の容量結合を抑制することが難しくなる。
【０００９】
このように、従来は、素子分離溝の幅が狭くなると、素子分離絶縁膜の凹部内にコントロールゲート線を形成することが困難になり、フローティングゲート間の容量結合を抑制することが難しくなるという問題があった。
【特許文献１】特開２００１−１６８３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、素子分離溝の幅が狭くなっても、素子分離絶縁膜の凹部内にコントロールゲート線を確実に形成することでき、フローティングゲート間の容量結合を効果的に抑制することが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の一視点に係る半導体装置の製造方法は、半導体基板上に下部ゲート絶縁膜を形成する工程と、前記下部ゲート絶縁膜上にフローティングゲート材料膜を形成する工程と、前記フローティングゲート材料膜上にストッパー膜を形成する工程と、前記ストッパー膜、前記フローティングゲート材料膜、前記下部ゲート絶縁膜及び前記半導体基板をパターニングして、溝によって区画された第１及び第２のパターン部を形成する工程と、前記第１及び第２のパターン部を形成する工程により露出した前記第１及び第２のパターン部それぞれの前記ストッパー膜、前記フローティングゲート材料膜及び前記下部ゲート絶縁膜の側面を覆い、且つ前記溝内を前記下部ゲート絶縁膜の位置より低い位置まで埋め込むように下部絶縁膜を形成する工程と、前記下部絶縁膜上に、前記溝を全て埋め込むように、前記下部絶縁膜とはエッチングレートが異なる上部絶縁膜を形成する工程と、前記ストッパー膜をストッパーとして前記上部絶縁膜及び前記下部絶縁膜を平坦化する工程と、前記ストッパー膜を除去した後、前記上部絶縁膜のエッチングレートの方が前記下部絶縁膜のエッチングレートよりも高い条件で、前記上部絶縁膜を全てエッチング除去するとともに前記フローティングゲート材料膜の側面上部が露出するように前記下部絶縁膜の一部をエッチング除去する工程と、前記フローティングゲート材料膜の表面及び前記下部絶縁膜の表面を覆うように上部ゲート絶縁膜を形成する工程と、前記上部ゲート絶縁膜上にコントロールゲート材料膜を形成する工程と、を備える。
【発明の効果】
【００１２】
本発明によれば、素子分離絶縁膜（下部絶縁膜）の凹部内にコントロールゲート線を容易かつ確実に形成することができ、フローティングゲート間の容量結合を効果的に抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を参照して説明する。
【００１４】
図１は本発明の実施形態に係る半導体装置（ＮＡＮＤ型の不揮発性半導体記憶装置）の構成を模式的に示した平面図である。
【００１５】
図１に示すように、各ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣに選択トランジスタＳＴが接続された構成となっている。ワード線方向に配列したメモリセルＭＣ〜ＭＣは共通のコントロールゲート線（ワード線）２６で接続されており、選択トランジスタＳＴ〜ＳＴは共通の選択ゲート線２６’で接続されている。各選択トランジスタＳＴには、ビット線コンタクト４３を介してビット線４２が接続されている。
【００１６】
図２（ａ）は図１のＡ−Ａに沿った断面図、図２（ｂ）は図１のＢ−Ｂに沿った断面図ある。
【００１７】
半導体基板（シリコン基板）１１は、複数の素子形成部１２を有し、隣接する素子形成部１２は素子分離溝１３によって区画されている。メモリセルＭＣ及び選択トランジスタＳＴは素子形成部１２に形成されており、ビット線方向で隣接するメモリセルＭＣ間ではソース／ドレイン拡散層１４ａが、メモリセルＭＣと選択トランジスタＳＴ間ではソース／ドレイン拡散層１４ｂが、ビット線コンタクト４３を介して対向する選択トランジスタＳＴ間ではソース／ドレイン拡散層１４ｃが共有されている。
【００１８】
メモリセルＭＣは、下部ゲート絶縁膜（トンネル絶縁膜）２１、フローティングゲート２２ａ、上部ゲート絶縁膜（ＯＮＯ膜）２３並びにポリシリコン膜２４ａ及びタングステンシリサイド膜（ＷＳｉ膜）２５ａで形成されたコントロールゲート（コントロールゲート線２６）を備えている。後述するように、素子分離溝１３のパターンを形成する際にフローティングゲート材料膜及び下部ゲート絶縁膜も同時にパターニングされるため、フローティングゲート２２ａ、下部ゲート絶縁膜２１及び素子形成部１２の側面（素子分離溝１３により区切られた側面）は、互いに整合している。
【００１９】
素子分離溝１３内には凹部を有する素子分離絶縁膜３１が形成されている。この素子分離絶縁膜３１は、上方に向かって延伸した部分を含み、該延伸部分はフローティングゲート２２ａの側面に接している。素子分離絶縁膜３１の凹部内にはコントロールゲート線２６（図の例ではポリシリコン膜２４ａ）が形成されており、このコントロールゲート線２６によって隣接するフローティングゲート２２ａ間の容量結合を抑制することが可能である。
【００２０】
選択トランジスタＳＴの各部２２ａ’、２３’、２４ａ’及び２５ａ’を構成する膜はそれぞれ、メモリセルＭＣの各部２２ａ、２３、２４ａ及び２５ａを構成する膜と同一の膜で形成されている。ただし、選択ゲート線２６’は図示しない箇所で電極２２ａ’と接続されている。また、ゲート絶縁膜２１’の膜厚は、メモリセルＭＣの下部ゲート絶縁膜２１の膜厚よりも厚くなっている。
【００２１】
メモリセルＭＣ及び選択トランジスタＳＴは層間絶縁膜４１で覆われている。層間絶縁膜４１上にはビット線４２が形成されており、ビット線４２はビット線コンタクト４３を介してソース／ドレイン拡散層１４ｃに接続されている。
【００２２】
以下、本実施形態に係る半導体装置の製造工程について、図３〜図１２を参照して説明する。なお、図３〜図１１及び図１２（ａ）は図１のＡ−Ａ断面に対応し、図１２（ｂ）は図１のＢ−Ｂ断面に対応したものである。
【００２３】
まず、図３に示すように、シリコン基板等の半導体基板１１上に、下部ゲート絶縁膜２１として、熱酸化法によって厚さ１０ｎｍ程度のシリコン酸化膜を形成する。なお、選択トランジスタを形成する領域には、より厚い絶縁膜を形成する。続いて、フローティングゲート材料膜２２として、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によって厚さ１６０ｎｍ程度のポリシリコン膜を形成する。さらに、ＣＭＰ（chemical mechanical polishing）プロセスにおけるストッパー膜として、ＬＰ−ＣＶＤ法によって厚さ９０ｎｍ程度のシリコン窒化膜２７を形成する。続いて、シリコン窒化膜２７上に、リソグラフィ技術を用いて、フォトレジストパターン２８を形成する。
【００２４】
次に、図４に示すように、フォトレジストパターン２８をエッチングマスクとして、シリコン窒化膜２７、ポリシリコン膜２２、下部ゲート絶縁膜２１及び半導体基板１１をエッチングする。その結果、溝３３並びにパターニングされたシリコン窒化膜２７、ポリシリコン膜２２、下部ゲート絶縁膜２１及び半導体基板１１で形成されたパターン部３０が得られる。半導体基板１１には、素子形成部１２及び深さ２２０ｎｍ程度の素子分離溝１３が形成される。同一のフォトレジストパターン２８をマスクとしてパターニングが行われるため、ポリシリコン膜２２、下部ゲート絶縁膜２１及び素子形成部１２の側面（素子分離溝１３により区切られた側面）は、互いに整合している。
【００２５】
次に、図５に示すように、素子分離絶縁膜となる下部絶縁膜３１として、プラズマＣＶＤ法によって凹部３４を有するシリコン酸化膜を形成する。このシリコン酸化膜３１の厚さは、凹部３４が形成されることなく溝３３が埋め込まれてしまわないよう、溝３３の幅の１／２未満であり、所望の凹部３４が得られるべく、溝３３の幅や深さ等を考慮して決められる。本例ではシリコン酸化膜３１の厚さが、図示しない平坦領域において２００ｎｍ程度の厚さとなるようにする。
【００２６】
次に、図６に示すように、全面にポリシラザンを塗布し、さらに水蒸気添加酸化雰囲気において熱処理を行ってポリシラザンを緻密化する。これにより、ポリシラザンで形成された上部絶縁膜３２が得られる。上部絶縁膜３２としてポリシラザン等の塗布膜を用いることにより、凹部３４が深くても、凹部３４を容易に埋めることができる。
【００２７】
次に、図７に示すように、ＣＭＰ法によって溝３３外に形成された上部絶縁膜３２及び下部絶縁膜３１を除去し、上部絶縁膜３２及び下部絶縁膜３１を平坦化する。このとき、シリコン窒化膜２７がＣＭＰのストッパーとして機能する。上部絶縁膜３２が形成されていないと、ＣＭＰ後に研磨粒子が凹部３４に残るといった問題が生じるが、凹部３４が上部絶縁膜３２で埋められているため、そのような問題は生じない。
【００２８】
次に、図８に示すように、シリコン窒化膜２７を除去し、ポリシリコン膜２２の上面を露出させる。
【００２９】
次に、図９に示すように、上部絶縁膜３２をエッチングによって除去し、凹部３４に対応した凹部３５を形成する。エッチングには、上部絶縁膜３２のエッチングレートの方が下部絶縁膜３１のエッチングレートよりも高い選択エッチングを用いる。本例では、バッファフッ酸（フッ酸とフッ化アンモニウムとの混合液）を用いてエッチングを行う。バッファフッ酸を用いることで、ＣＶＤシリコン酸化膜のエッチングレートに対するポリシラザンのエッチングレートの比（選択比）を高くすることができる。バッファフッ酸の代わりにフッ酸蒸気を用いてもよい。エッチングは膜の上部から進むため、本工程において下部絶縁膜３１の上部もエッチングされ、ポリシリコン膜２２の側面が部分的に露出する。エッチング条件を調整することで、ポリシリコン膜２２の側面の露出量（露出幅）を調整することも可能である。
【００３０】
次に、図１０に示すように、上部ゲート絶縁膜２３として、ＬＰ−ＣＶＤ法によって所定厚さのＯＮＯ膜を形成する。ＯＮＯ膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順次積層されたものである。上部ゲート絶縁膜２３は、少なくともポリシリコン膜２２の露出表面に形成されていればよいが、本例ではＯＮＯ膜をＬＰ−ＣＶＤ法によって堆積するため、上部ゲート絶縁膜２３は下部絶縁膜（素子分離絶縁膜）３１上に延伸した部分を有するように形成される。なお、選択トランジスタを形成する領域では、上部ゲート絶縁膜２３を一部エッチング除去して、ポリシリコン膜２２を部分的に露出させる。
【００３１】
次に、図１１に示すように、上部ゲート絶縁膜２３上に、コントロールゲート材料膜２６を形成し、凹部３５をコントロールゲート材料膜２６で埋める。具体的には、ＬＰ−ＣＶＤ法によって、燐がドープされた厚さ８０ｎｍ程度のポリシリコン膜２４を形成し、続いてスパッタリング法によって、厚さ８５ｎｍ程度のタングステンシリサイド膜（ＷＳｉ膜）２５を形成する。
【００３２】
次に、図１２（ａ）及び図１２（ｂ）に示すように、ＬＰ−ＣＶＤ法によって厚さ３００ｎｍ程度のシリコン窒化膜を形成する。さらに、シリコン窒化膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてシリコン窒化膜をエッチングし、シリコン窒化膜のマスクパターン４４を形成する。このマスクパターン４４は、素子分離溝１３の延伸方向に対して垂直方向に延伸したものである。続いて、マスクパターン４４をエッチングマスクとして、タングステンシリサイド膜２５、ポリシリコン膜２４、上部ゲート絶縁膜２３、ポリシリコン膜２２をパターニングする。これにより、ポリシリコン膜２２のパターンで形成されたフローティングゲート２２ａ、ポリシリコン膜２４ａ及びタングステンシリサイド膜２５ａのパターンで形成されたコントロールゲート線２６が得られる。
【００３３】
その後、ソース／ドレイン拡散層１４ａ、１４ｂ及び１４ｃの形成、層間絶縁膜４１の形成、ビット線４３の形成等を行う。このようにして、図１、図２（ａ）及び図２（ｂ）に示すような半導体装置が得られる。
【００３４】
以上のように、本実施形態では、素子分離絶縁膜となる下部絶縁膜３１上に上部絶縁膜３２を形成し、この上部絶縁膜３２を選択エッチングによって除去することで凹部３５を形成している。そのため、リソグラフィ技術を用いずに凹部３５を形成することができ、従来のように凹部３５を形成するためのマージンを設ける必要がない。したがって、凹部３５の間口の最大幅を素子分離溝１３の幅と同等にすることが可能である。また、フローティングゲート２２ａの側面全体が素子分離溝１３（素子形成部１２）の側面に整合しているため、隣接するフローティングゲート２２ａ間の間隔は実質的に一定であり、フローティングゲート２２ａによって凹部３５の間口の幅が狭められることもない。したがって、本実施形態では、凹部３５の間口を広くすることが可能であり、凹部３５内に容易且つ確実にコントロールゲート線２６を形成することができる。よって、凹部３５内に形成されたコントロールゲート線２６によって、フローティングゲート間の容量結合を効果的に抑制することが可能となる。
【００３５】
なお、素子分離絶縁膜（下部絶縁膜）３１の最上部の位置がフローティングゲート２２ａの下面よりも低いと、コントロールゲート線２６と半導体基板１１との間に上部ゲート絶縁膜（ＯＮＯ膜）２３が介在するだけとなり、コントロールゲート線２６と半導体基板１１との間の容量結合等が問題となる可能性がある。したがって、図２等に示すように、素子分離絶縁膜３１の最上部は、フローティングゲート２２ａの下面よりも高く位置することが好ましい。
【００３６】
また、素子分離絶縁膜３１の最上部の位置がフローティングゲート２２ａの上面よりも高いと、フローティングゲート２２ａの側面全体が素子分離絶縁膜３１で覆われるため、フローティングゲート２２ａの露出面積が小さくなり、フローティングゲート２２ａとコントロールゲート線２６との間の容量を大きくすることが難しい。したがって、図２等に示すように、素子分離絶縁膜３１の最上部は、フローティングゲート２２ａの上面よりも低く位置することが好ましい。
【００３７】
また、コントロールゲート線２６の最下部の位置がフローティングゲート２２ａの下面よりも高いと、隣接するフローティングゲート２２ａ間の容量結合をコントロールゲート線２６によって十分に抑制できないおそれがある。したがって、図２等に示すように、コントロールゲート線２６の最下部（素子分離絶縁膜３１に形成された凹部３５の底部にほぼ対応）は、フローティングゲート２２ａの下面よりも低く位置することが好ましい。
【００３８】
本実施形態では、下部絶縁膜（素子分離絶縁膜）３１に対する上部絶縁膜３２の選択エッチングによって凹部３５を形成するため、選択エッチングの条件等を調整することで、上述したような所望の位置関係を得ることが可能である。
【００３９】
また、上述した実施形態では、図２等に示すように、凹部３５全体がコントロールゲート線２６によって埋められているが、コントロールゲート線２６が凹部３５の表面に沿うように形成されていても、隣接するフローティングゲート２２ａ間の容量結合を抑制することは可能である。ただし、コントロールゲート線２６の断線等を防止する観点から、凹部３５全体がコントロールゲート線２６によって埋められていることが好ましい。
【００４０】
また、下部絶縁膜３１及び上部絶縁膜３２には、上部絶縁膜３２のエッチングレートの方が下部絶縁膜３１のエッチングレートよりも高いものを用いればよいが、下部絶縁膜３１にＣＶＤ絶縁膜を用い、上部絶縁膜３２に塗布膜を用いることで、エッチングの選択比を高くすることができ、上部絶縁膜３２の選択エッチングを容易に行うことができる。
【００４１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図２】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】従来技術に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】従来技術に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】従来技術に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【符号の説明】
【００４３】
ＳＴ…選択トランジスタ      ＭＣ…メモリセル
１１…半導体基板      １２…素子形成部
１３…素子分離溝      １４ａ、１４ｂ、１４ｃ…ソース／ドレイン拡散層
２１…下部ゲート絶縁膜      ２２…フローティングゲート材料膜
２２ａ…フローティングゲート      ２３…上部ゲート絶縁膜
２４、２４ａ…ポリシリコン膜      ２５、２５ａ…タングステンシリサイド膜
２６…コントロールゲート線      ２７…シリコン窒化膜
２８…フォトレジストパターン      ３０…パターン部
３１…下部絶縁膜（素子分離絶縁膜）      ３２…上部絶縁膜
３３…溝      ３４、３５…凹部
４１…層間絶縁膜      ４２…ビット線コンタクト
４３…ビット線      ４４…マスクパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006216990.tif 000014
【図１３】
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【図１４】
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【図１５】
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