(57)【要約】【課題】  大容量の容量素子を小面積で実現する。【解決手段】  半導体装置１００は、シリコン基板１０１と、シリコン基板１０１内に形成された埋込絶縁膜１０４と、シリコン基板１０１上に形成された下部配線１１３と、下部電極、容量膜、および上部電極がこの順で積層された構造を有し、埋込絶縁膜１０４に形成された凹部の壁面を覆うとともに、下部配線１１３の上部を覆い、下部配線１１３と接続され、深さ方向において、少なくとも一部が下部配線１１３の下方にまで延在する容量１２８と、を含む。半導体装置１００は、シリコン基板１０１内に形成された素子分離領域１０２で囲まれた領域に形成されたゲート電極１０８を含むトランジスタ１３５も含む。下部配線１１３は、トランジスタ１３５のゲート電極１０８と同時に形成される。【選択図】  図１
2006216880.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された絶縁膜と、
前記半導体基板上に形成された下部配線と、
下部電極、容量膜、および上部電極がこの順で積層された構造を有し、前記絶縁膜に形成された凹部の壁面を覆うとともに、前記下部配線の上部を覆い、前記下部配線と接続された容量と、を含み、
前記容量の少なくとも一部は、深さ方向において、前記下部配線よりも下方にまで延在していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜は、前記半導体基板内に形成された埋込絶縁膜であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体基板上の前記容量が形成された領域とは異なる領域に形成された、ゲートを含むトランジスタをさらに含み、
前記下部配線は、前記トランジスタの前記ゲートと同じ材料により構成されたことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板上の前記容量が形成された領域とは異なる領域に形成された多層配線構造をさらに含むことができ、
前記下部配線は、前記多層配線構造の一の層に形成された配線と同層に形成されるとともに、同じ材料により構成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記容量は、前記下部配線の上部および側面を覆うように形成されたことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記絶縁膜の前記凹部の少なくとも一の側面が、前記下部配線の側面によって規定されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記下部配線は、前記容量の前記下部電極と接続されたことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記下部配線の、前記下部電極と接続された領域には、サリサイド膜が形成されたことを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記絶縁膜は、第一の絶縁膜と、前記第一の絶縁膜の下層に形成されるとともに、前記第一の絶縁膜のエッチング阻止膜として機能する第二の絶縁膜とを含むことを特徴とする半導体装置。
【請求項１０】
半導体基板に、絶縁膜を形成する工程と、
前記半導体基板上に下部配線を形成する工程と、
前記絶縁膜に、深さ方向において、前記下部配線の下方にまで延在する凹部を形成する工程と、
下部電極、容量膜、および上部電極をこの順で積層して、前記絶縁膜に形成された前記凹部の壁面を覆うとともに、前記下部配線の上部を覆い、前記下部配線と接続される容量を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程において、前記半導体基板内に埋込絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記下部配線を形成する工程は、前記半導体基板上にトランジスタのゲートを形成する工程を含み、前記下部配線は、前記ゲートと同時に形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、前記半導体基板内に、トランジスタの素子分離領域を形成する工程を含み、前記絶縁膜は、前記素子分離領域と略同時に形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程は、前記半導体基板に、前記絶縁膜を形成するための第一の凹部および前記素子分離領域を形成するための第二の凹部を形成する工程と、
前記第一の凹部に選択的に第三の絶縁膜を形成する工程と、
前記半導体基板全面に第四の絶縁膜を形成し、前記第一の凹部および前記第二の凹部を埋め込む工程と、
前記第一の凹部外部に形成された前記第三の絶縁膜および前記第四の絶縁膜、並びに前記第二の凹部外部に形成された前記第四の絶縁膜を除去する工程と、
を含み、
前記第三の絶縁膜は、前記第四の絶縁膜のエッチング阻止膜として機能する材料により構成されたことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０に記載の半導体装置の製造方法において、
前記半導体基板上に第一の配線を形成する工程をさらに含み、
前記絶縁膜を形成する工程において、前記下層配線上に層間絶縁膜を形成し、
前記半導体基板上に下部配線を形成する工程において、前記層間絶縁膜上に前記下部配線となる第二の配線を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記凹部を形成する工程において、前記凹部の底面に前記第一の配線を露出させることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０乃至１６いずれかに記載の半導体装置の製造方法において、
前記凹部を形成する工程において、前記下部配線をマスクとして前記凹部を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、容量とトランジスタとを混載した半導体装置が開示されている。当該半導体装置は、下地上に厚い絶縁膜によって形成される素子形成領域内に形成される溝部に、導電性材料を用いて形成される第一のキャパシタ電極と、その上に形成される絶縁層と、その上に形成される第二のキャパシタ電極と、第二のキャパシタ電極および下地を覆うように絶縁性材料を用いて形成される層間絶縁膜と、第一または第二のキャパシタ電極の表面に導電性材料を用いて形成されるコンタクトと、を含む。このように、第一のキャパシタ電極を溝部に形成することにより、コンタクトを形成する際に設けられる開口部のアスペクト比を低く抑えることができる、とされている。
【特許文献１】特開２００２−２６２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、サーバ等のハイエンド製品の一部では、たとえばデカップリング容量として大規模の容量が必要とされる。そのため、半導体装置の容量領域の大きさを増大することなく、容量素子の容量を大きくする技術の開発が望まれており、上述した特許文献１の構造においても、容量素子の単位面積あたりの容量値のさらなる増大という点で改善の余地があった。
【課題を解決するための手段】
【０００４】
本発明によれば、半導体基板と、前記半導体基板に形成された絶縁膜と、前記半導体基板上に形成された下部配線と、下部電極、容量膜、および上部電極がこの順で積層された構造を有し、前記絶縁膜に形成された凹部の壁面を覆うとともに、前記下部配線の上部を覆い、前記下部配線と接続された容量と、を含み、前記容量の少なくとも一部は、深さ方向において、前記下部配線よりも下方にまで延在していることを特徴とする半導体装置が提供される。
【０００５】
ここで、凹部の壁面は、凹部の側面および底面を含むものとすることができる。このような構成とすることにより、容量の表面積を広く取ることができ、大規模な容量を小面積で実現することができる。また、埋込絶縁膜の壁面に容量が形成されるので、半導体装置全体の膜厚を厚くすることなく、大容量を得ることができる。また、容量が、下部配線と接続されているので、下部配線を介して容量との電気的接続をとることができる。そのため、容量の下部電極と電気的接続を取るために、容量が形成された領域の周辺に下部電極と接続されるコンタクト等を形成する必要がなく、半導体装置を小型化することができる。また、製造工程も簡易化できる。
【０００６】
本発明の半導体装置において、前記絶縁膜は、前記半導体基板内に形成された埋込絶縁膜とすることができる。
【０００７】
また、本発明の半導体装置は、前記半導体基板上の前記容量が形成された領域とは異なる領域に形成された、ゲートを含むトランジスタをさらに含むことができ、前記下部配線は、前記トランジスタの前記ゲートと同じ材料により構成されたものとすることができる。本発明の下部配線は、トランジスタのゲートと同時に形成することができる。これにより、工程を追加することなく、下部配線を形成することができる。このため、ＣＭＯＳ等のトランジスタの製造プロセスを変更することなく、上記大容量の容量素子を得ることができる。
【０００８】
また、本発明の半導体装置は、前記半導体基板上の前記容量が形成された領域とは異なる領域に形成された多層配線構造をさらに含むことができ、前記下部配線は、前記多層配線構造の一の層に形成された配線と同層に形成されるとともに、同じ材料により構成することができる。本発明の下部配線は、多層配線構造の配線と同時に形成することができる。これにより、工程を追加することなく、下部配線を形成することができる。
【０００９】
本発明の半導体装置において、容量は、下部配線の上部および側面を覆うように形成された構成とすることができる。このような構成とすることにより、容量の面積を高さ方向でさらにかせぐことができ、さらに大規模な容量を小面積で実現することができる。
【００１０】
本発明によれば、半導体基板に、絶縁膜を形成する工程と、前記半導体基板上に下部配線を形成する工程と、前記絶縁膜に、深さ方向において、前記下部配線の下方にまで延在する凹部を形成する工程と、下部電極、容量膜、および上部電極をこの順で積層して、前記絶縁膜に形成された凹部の壁面を覆うとともに、前記下部配線の上部を覆い、前記下部配線と接続される容量を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００１１】
本発明によれば、簡易な工程で、大規模な容量を小面積で実現することができる。
【発明の効果】
【００１２】
本発明によれば、大容量の容量素子を小面積で実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第一の実施の形態）
図１は、本実施の形態における半導体装置の構成例を示す断面図である。
半導体装置１００のシリコン基板１０１上には、トランジスタ１３５が形成されるＣＭＯＳ領域と、容量１２８が形成される容量領域とが形成される。半導体装置１００は、シリコン基板１０１と、その上に形成された絶縁膜１１４と、その上に形成された絶縁膜１１６と、その上に形成された層間絶縁膜１３０とを有する。
【００１５】
ＣＭＯＳ領域において、シリコン基板１０１には、素子分離領域１０２が形成される。シリコン基板１０１上の素子分離領域１０２で分離された領域には、ゲート電極１０８を含むトランジスタ１３５が形成される。トランジスタ１３５のソースおよびドレイン（ともに不図示）には、コンタクト１３２が接続される。
【００１６】
容量領域において、シリコン基板１０１には、埋込絶縁膜１０４が形成される。埋込絶縁膜１０４は、ＣＭＯＳ領域の素子分離領域１０２と同工程で形成することができる。シリコン基板１０１上には、下部配線１１３が形成される。下部配線１１３は、ＣＭＯＳ領域のゲート電極１０８と同工程で形成することができる。また、絶縁膜１１６と層間絶縁膜１３０の間には、容量１２８が形成される。本実施の形態において、容量１２８は、その一部が埋込絶縁膜１０４内に入り込むように形成される。また、容量１２８の下部電極は、下部配線１１３と接続される。容量１２８の上部電極は、コンタクト１３４に接続される。ここで、容量１２８は、ＭＩＭ（metal insulator metal）容量とすることができる。
【００１７】
図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、シリコン基板１０１のＣＭＯＳ領域に素子分離領域１０２、容量領域に埋込絶縁膜１０４をそれぞれ形成する。素子分離領域１０２および埋込絶縁膜１０４は、以下のように形成される。まず、シリコン基板１０１に、素子分離領域１０２および埋込絶縁膜１０４を形成するための凹部を形成する。つづいて、凹部を埋め込むように、シリコン基板１０１の全面にＣＶＤ（chemical vapor deposition）法によりシリコン酸化膜を形成する。その後、凹部の外部に露出した絶縁膜をＣＭＰ（chemical mechanical polish）により除去する。これにより、素子分離領域１０２および埋込絶縁膜１０４が形成される。
【００１８】
つづいて、シリコン基板１０１全面に熱処理によりシリコン酸化膜を形成する。次いで、シリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。つづいて、リソグラフィ技術により、ポリシリコン膜をパターニングする。これにより、ＣＭＯＳ領域において素子分離領域１０２で分離された領域にゲート絶縁膜１０６およびゲート電極１０８により構成されるゲート１０９が、容量領域において埋込絶縁膜１０４上に絶縁膜１１０および電極１１２により構成される下部配線１１３が形成される（図２（ａ））。
【００１９】
つづいて、ＣＭＯＳ領域において、ゲート１０９をマスクとして、シリコン基板１０１にイオン注入を行い、ゲート１０９の両側に、それぞれソースまたはドレインとなる第一の拡散層および第二の拡散層（ともに不図示）を形成する。その後、ＣＶＤ法により、シリコン基板１０１全面に、シリコン窒化膜により構成される絶縁膜１１４およびシリコン酸化膜により構成される絶縁膜１１６をこの順で形成する（図２（ｂ））。ここで、絶縁膜１１４は、後の工程でＣＭＯＳ領域にコンタクトを形成するためのスルーホールを形成する際のエッチング阻止膜としても機能する材料により構成することが好ましい。
【００２０】
次いで、絶縁膜１１６上にレジスト膜１１８を形成し、既知のリソグラフィ技術により、埋込絶縁膜１０４上の下部配線１１３が形成された領域を開口させる（図２（ｃ））。
【００２１】
その後、レジスト膜１１８をマスクとして絶縁膜１１６、絶縁膜１１４、および埋込絶縁膜１０４を選択的に除去する。このとき、下部配線１１３もマスクとして機能する。これにより、埋込絶縁膜１０４の下部配線１１３およびレジスト膜１１８が形成された領域以外の領域に、凹部１２０が形成される。ここで、エッチング時間を制御することにより、凹部１２０が埋込絶縁膜１０４を突き抜けないようにすることができる。その後、レジスト膜１１８を除去する（図３（ｄ））。
【００２２】
つづいて、シリコン基板１０１全面に、下部電極１２２、容量膜１２４、および上部電極１２６がこの順で積層された容量１２８を形成する。ここで、下部電極１２２および上部電極１２６は、ＣＶＤ法により形成される。下部電極１２２および上部電極１２６は、たとえばＴｉＮ、ＴａＮ、またはＷＮにより構成される。また、上部電極１２６は、ＴｉＮ、ＴａＮ、またはＷＮの上に、さらにＷ膜が形成された積層構造とすることができる。これにより、後の工程で容量１２８に達するスルーホールを形成する際に、容量１２８がエッチング阻止膜として機能するようにすることができる。容量膜１２４は、たとえばＴａ２Ｏ５等の高誘電率材料により構成することができる。（図３（ｅ））。
【００２３】
容量領域において、埋込絶縁膜１０４に形成される凹部１２０の大きさ、および容量１２８の膜厚は、凹部１２０内に容量１２８を形成したときに、容量１２８により凹部１２０が埋め込まれない構成となるように設計することができる。凹部１２０の大きさは、埋込絶縁膜１０４の大きさ、および下部配線１１３やレジスト膜１１８のパターン配置によって決定されるので、これらの大きさやパターン配置を適宜設計することにより、凹部１２０を所望の大きさとすることができる。
【００２４】
次いで、シリコン基板１０１全面にレジスト膜（不図示）を形成し、埋込絶縁膜１０４上の所定の領域以外の領域を開口させる。その状態で選択的にエッチングを行い、ＣＭＯＳ領域に形成された容量１２８および容量領域に形成された不要な容量１２８を除去する。
【００２５】
その後、シリコン基板１０１全面に層間絶縁膜１３０を形成する。層間絶縁膜１３０は、たとえばシリコン酸化膜により構成することができる。つづいて、エッチングにより、ＣＭＯＳ領域の第一の拡散層および第二の拡散層上の層間絶縁膜１３０、絶縁膜１１６、および絶縁膜１１４を選択的に除去してスルーホール（不図示）を形成する。このとき、容量領域の容量１２８上の所定の領域の層間絶縁膜１３０も同時に選択的に除去してスルーホール（不図示）を形成する。
【００２６】
ここで、容量領域とＣＭＯＳ領域に形成するコンタクト用のスルーホールは、深さが大きく異なる。すなわち、容量領域においては容量１２８に達するまでの深さであるが、ＣＭＯＳ領域においてはシリコン基板１０１に達するまでの深さに形成される。上述したように、上部電極１２６を上層にＷ膜が形成された積層構造とすることにより、Ｗ膜がエッチング阻止膜として機能するため、容量領域とＣＭＯＳ領域のスルーホールの深さが異なっていても、これらを同時に形成することができる。また、他の例において、上部電極１２６をたとえばＴｉＮ膜の単層とした場合、上部電極１２６上に、層間絶縁膜１３０や絶縁膜１１６を構成する材料とはエッチング選択比が異なる材料により構成されたハードマスクを形成することができる。層間絶縁膜１３０や絶縁膜１１６をシリコン酸化膜により構成した場合、ハードマスクとしてシリコン窒化膜を用いることができる。この場合、エッチング時の選択比の違いにより、容量領域とＣＭＯＳ領域のスルーホールの深さが異なっていても、これらを同時に形成することができる。
【００２７】
次いで、シリコン基板１０１全面に金属膜を形成し、ＣＭＯＳ領域のスルーホールおよび容量領域のスルーホールを埋め込む。その後、スルーホール外部に露出した金属膜をＣＭＰにより除去する。これにより、ＣＭＯＳ領域にコンタクト１３２が、容量領域にコンタクト１３４がそれぞれ形成され、図１に示した構成の半導体装置１００が得られる。
【００２８】
図４は、本実施の形態における半導体装置１００の構成の他の例を詳細に示す断面図である。
ここでは、埋込絶縁膜１０４上には一つの下部配線１１３が形成される。下部配線１１３は、図１〜図３に示した絶縁膜１１０および電極１１２に加えて、サイドウォール１４０およびサリサイド膜１４２をさらに含む。サリサイド膜１４２としては、Ｃｏ、Ｎｉ、Ｔｉ、Ｆｅ、Ｐｄ、Ｐｔ等、シリサイド化することが知られている種々の金属のシリサイド化合物を用いることができる。ここでは図示していないが、ＣＭＯＳ領域に形成されたゲート１０９のゲート電極１０８上にもサリサイド膜が形成される。これらのサリサイド膜は、ゲート１０９および下部配線１１３を形成した後に、シリコン基板１０１全面に金属膜を形成し、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させることにより形成される。このようなサリサイド膜を形成することにより、ゲート１０９および下部配線１１３の低抵抗化を図ることができる。
【００２９】
なお、図１〜図３では簡略化して示したが、図１から図３に示した半導体装置１００の下部配線１１３およびゲート１０９も、図４に示したのと同様、サイドウォールおよびサリサイド膜を含む構成とすることができる。
【００３０】
図５は、本実施の形態における半導体装置１００の容量領域の構成例を示す上面図である。
容量領域において、シリコン基板１０１上に直線状に形成された複数の下部配線１１３が略並行に配置される。また、下部配線１１３の間には、シリコン基板１０１内に直線状に形成された凹部（不図示）が配置される。下部配線１１３の上部には、容量１２８が形成される。容量１２８の上部電極１２６は、層間絶縁膜１３０（不図示）に形成されたコンタクト１３４と電気的に接続される。また、容量１２８の下部電極１２２は、下部配線１１３に電気的に接続される。そのため、下部配線１１３およびコンタクト１３４にそれぞれ供給する電位を制御することにより、容量１２８への供給電位を制御することができる。
【００３１】
本実施の形態における半導体装置１００によれば、容量１２８が埋込絶縁膜１０４内部に形成され、容量１２８の表面積を増大できるため、ＣＭＯＳ領域においてコンタクト１３２が貫通する絶縁膜の膜厚を厚くすることなく大容量の容量素子を得ることができる。このように、本発明の半導体装置１００によれば、高密度な容量素子を実現することができる。
【００３２】
また、容量１２８が埋込絶縁膜１０４内部に形成されるため、ＣＭＯＳ領域においてコンタクト１３２が貫通する絶縁膜の膜厚増加を防ぐこともできる。
【００３３】
また、容量１２８の下部電極１２２を下部配線１１３と接続した構成としているため、下部配線１１３を介して下部電極１２２へ所望の電位を供給することができる。下部配線１１３は、ＣＭＯＳ領域に形成されたゲート１０９と同時形成されるため、工程を追加することなく、下部配線１１３を形成することができる。このため、ＣＭＯＳの製造プロセスを変更することなく、上記大容量の容量素子を得ることができる。
【００３４】
さらに、容量１２８は、金属材料により構成された下部電極１２２および上部電極１２６と、高誘電率膜により構成された容量膜１２４とにより構成され、低温で形成されるため、ＣＭＯＳ特性への影響も防ぐことができる。本発明の容量１２８は、電圧依存性や温度依存性を小さくすることができ、低リークとすることができる。
【００３５】
さらに、下部配線１１３を露出させるためのフォトレジスト工程、ＣＭＯＳ領域に形成された容量１２８を除去するためのフォトレジスト工程を追加するだけの簡易な方法で、上記大容量の容量素子を得ることができる。
【００３６】
（第二の実施の形態）
図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
本実施の形態において、図６（ｃ）に示すように、容量領域の埋込絶縁膜１０４は、埋込絶縁膜１４６と、その底部および側面に形成されたエッチング阻止膜１４４とを含む点で、第一の実施の形態の半導体装置１００と異なる。埋込絶縁膜１０４は、種々の方法で形成することができるが、一例として、以下のようにすることができる。
【００３７】
まず、第一の実施の形態で説明したのと同様に、シリコン基板１０１に、素子分離領域１０２および埋込絶縁膜１０４を形成するための凹部を形成する。つづいて、凹部の側壁を覆うようにシリコン基板１０１全面にＣＶＤ法によりシリコン窒化膜を形成する。その後、ＣＭＯＳ領域の凹部に形成されたシリコン窒化膜をエッチング除去する。つづいて、ＣＭＯＳ領域および容量領域双方の凹部を埋め込むように、シリコン基板１０１全面にＣＶＤ法によりシリコン酸化膜を形成する。次いで、凹部の外部に露出したシリコン酸化膜およびシリコン窒化膜をＣＭＰにより除去する。これにより、素子分離領域１０２および埋込絶縁膜１０４が形成される（図６（ａ））。
【００３８】
つづいて、第一の実施の形態において、図２（ａ）を参照して説明したのと同様にして、ＣＭＯＳ領域において素子分離領域１０２で分離された領域にゲート１０９が、容量領域において埋込絶縁膜１０４上に下部配線１１３がそれぞれ形成される（図６（ｂ））。
【００３９】
また、第一の実施の形態において、図２（ｂ）〜図３（ｅ）、および図１を参照して説明したのと同様にして、絶縁膜１１４、絶縁膜１１６、容量１２８（容量領域のみ）、層間絶縁膜１３０、コンタクト１３２、およびコンタクト１３４が形成される（図６（ｃ））。なお、本実施の形態において、埋込絶縁膜１０４には、埋込絶縁膜１４６とはエッチング選択比が異なるエッチング阻止膜１４４が形成されるので、埋込絶縁膜１０４に、容量１２８を形成するための凹部を形成する際に、凹部１２０が埋込絶縁膜１０４を突き抜けてシリコン基板１０１にまで達するのを防ぐことができる。
【００４０】
本実施の形態の半導体装置１００によっても、第一の実施の形態と同様の効果が得られる。また、埋込絶縁膜１０４の底部にエッチング阻止膜１４４が形成されているため、凹部１２０形成時の制御を容易にすることができる。また、凹部１２０を埋込絶縁膜１０４の底部まで形成することができるので、容量１２８の表面積をさらに広くすることができ、容量を大きくすることができる。
【００４１】
（第三の実施の形態）
図７は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
本実施の形態において、図７（ｄ）に示すように、容量１２８の形状が第一の実施の形態と異なる。
【００４２】
まず、第一の実施の形態で説明したのと同様に、シリコン基板１０１に素子分離領域１０２および埋込絶縁膜１０４を形成する。つづいて、ＣＭＯＳ領域にゲート１０９、容量領域に下部配線１１３を形成する（図７（ａ））。
【００４３】
次いで、シリコン基板１０１全面に絶縁膜１１６および層間絶縁膜１５０を形成する（図７（ｂ））。その後、層間絶縁膜１５０上にレジスト膜（不図示）を形成し、容量領域の下部配線１１３上、および下部配線１１３から所定の間隔を有する埋込絶縁膜１０４上の領域を開口させる。つづいて、レジスト膜をマスクとして、エッチングにより、層間絶縁膜１５０、絶縁膜１１６、絶縁膜１１４、および埋込絶縁膜１０４を選択的に除去する。このとき、下部配線１１３上では、下部配線１１３がマスクとなるため、その下方はエッチングされない。これにより、半導体装置１００の容量領域に凹部１５２および凹部１５４が形成される（図７（ｃ））。
【００４４】
つづいて、シリコン基板１０１全面に、下部電極１２２、容量膜１２４、および上部電極１２６がこの順で積層された容量１２８を形成する。次いで、レジスト膜を用いたリソグラフィ技術により、ＣＭＯＳ領域に形成された容量１２８および容量領域に形成された不要な容量１２８を除去する。
【００４５】
その後、シリコン基板１０１全面に層間絶縁膜１５６を形成する。つづいて、ＣＭＯＳ領域にコンタクト１５８、容量領域にコンタクト１６０を形成する（図７（ｄ））。
【００４６】
図８は、本実施の形態における半導体装置１００の容量領域の構成例を示す上面図である。
容量領域において、シリコン基板１０１に直線上に形成された複数の下部配線１１３が配置される。また、下部配線１１３の上部には、容量１２８が形成される。図中破線で示した箇所は、凹部（凹部１５２および凹部１５４）が形成された領域である。容量１２８の上部電極１２６は、層間絶縁膜１５０および層間絶縁膜１５６に形成されたコンタクト１６０と電気的に接続される。また、容量１２８の下部電極１２２は、下部配線１１３に電気的に接続される。そのため、本実施の形態においても、下部配線１１３およびコンタクト１６０にそれぞれ供給する電位を制御することにより、容量１２８への供給電位を制御することができる。
【００４７】
本実施の形態の半導体装置１００によっても、第一および第二の実施の形態と同様の効果が得られる。
【００４８】
（第四の実施の形態）
図９は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
本実施の形態において、ＣＭＯＳ領域のコンタクトが二段階で形成される点で第三の実施の形態における半導体装置１００と異なる。
【００４９】
第三の実施の形態において、図７（ａ）から図７（ｃ）までを参照して説明したのと同様に、シリコン基板１０１上にゲート１０９、下部配線１１３、絶縁膜１１６、および層間絶縁膜１５０等を形成する。つづいて、ＣＭＯＳ領域のコンタクト１６２を形成する領域にスルーホールを形成する。次いで、ＣＭＯＳ領域のスルーホールを金属膜で埋め込み、スルーホール外部に露出した金属膜をＣＭＰにより除去する。これにより、ＣＭＯＳ領域にコンタクト１６２が形成される。その後、容量領域に凹部１５２および凹部１５４を形成する（図９（ａ））。
【００５０】
つづいて、シリコン基板１０１全面に、下部電極１２２、容量膜１２４、および上部電極１２６がこの順で積層された容量１２８を形成する。次いで、レジスト膜を用いたリソグラフィ技術により、ＣＭＯＳ領域に形成された容量１２８および容量領域に形成された不要な容量１２８を除去する。
【００５１】
その後、シリコン基板１０１全面に層間絶縁膜１５６を形成する。つづいて、ＣＭＯＳ領域にコンタクト１６２と接続されるコンタクト１６４、容量領域にコンタクト１６０を形成する（図９（ｂ））。
【００５２】
本実施の形態によれば、ＣＭＯＳ領域で形成されるコンタクトが二段階で形成されるので、コンタクト１６０およびコンタクト１６４の深さの差を低減することができ、コンタクト１６０ためのスルーホールとコンタクト１６４のためのスルーホールを同時に形成した場合でも、スルーホール形成時の容量１２８の上部電極１２６のオーバーエッチを抑えることができる。また、本実施の形態の半導体装置１００によっても、第一〜第三の実施の形態と同様の効果が得られる。
【００５３】
（第五の実施の形態）
図１１〜図１３は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
本実施の形態において、シリコン基板のＣＭＯＳ領域には多層配線構造が形成され、容量は、多層配線構造と同層に形成される。
【００５４】
ここでは、図示していないが、本実施の形態においても、ＣＭＯＳ領域において、シリコン基板（不図示）上にはトランジスタが形成される。その後、シリコン基板上に、第一の層間絶縁膜２００および第二の層間絶縁膜２０２を形成する。次いで、第二の層間絶縁膜２０２には、ＣＭＯＳ領域において第一の配線２０４、容量領域において第二の配線２０６をそれぞれ形成する（図１１（ａ））。第一の配線２０４および第二の配線２０６は、たとえばダマシン法により形成することができる。
【００５５】
つづいて、第二の層間絶縁膜２０２上に、第三の層間絶縁膜２０８を形成する。次いで、ＣＭＯＳ領域にだけ選択的にビアホールを形成し、金属材料を埋め込む。ビアホール外部に露出した金属材料をＣＭＰで除去することにより、ビアプラグ２１０が形成される。つづいて、第三の層間絶縁膜２０８上に第四の層間絶縁膜２１２を形成し、ＣＭＯＳ領域および容量領域に配線溝を形成する。次いで、配線溝を金属材料で埋め込み、配線溝外部に露出した金属材料をＣＭＰで除去することにより、ＣＭＯＳ領域および容量領域にそれぞれ第三の配線２１４および第四の配線２１６が形成される。
【００５６】
なお、ビアプラグ２１０および第三の配線２１４は、デュアルダマシン法で形成することもでき、その場合は、第三の層間絶縁膜２０８および第四の層間絶縁膜２１２を形成した後、ＣＭＯＳ領域および容量領域の双方に配線溝を形成し、その後に容量領域上にだけレジスト膜を形成して、ＣＭＯＳ領域にのみスルーホールを形成するようにすることができる。その後、スルーホールおよび配線溝に金属材料を埋め込み、配線溝外部に露出した金属材料をＣＭＰで除去することにより、ビアプラグ２１０、第三の配線２１４、および第四の配線２１６が形成される。
【００５７】
その後、第四の層間絶縁膜２１２上にメタルキャップ膜２１８を形成する（図１１（ｂ））。その上にレジスト膜（不図示）を形成し、容量領域上の所定の領域を開口させる。次いで、レジスト膜をマスクとして、容量領域の所定の領域のメタルキャップ膜２１８を除去する（図１１（ｃ））。
【００５８】
そのままレジスト膜をマスクとして、第四の層間絶縁膜２１２および第三の層間絶縁膜２０８を選択的に除去する。このとき、第四の配線２１６もマスクとして機能する。これにより、第三の層間絶縁膜２０８の第四の配線２１６およびメタルキャップ膜２１８が形成された領域以外の領域に凹部２２０が形成される（図１２（ｄ））。このとき、第二の配線２０６がエッチング阻止膜として機能する。
【００５９】
その後、シリコン基板全面に、下部電極２２２、容量膜２２４、および上部電極２２６がこの順で積層された容量２２８を形成する。次いで、ＣＭＯＳ領域に形成された容量２２８および容量領域に形成された不要な容量２２８を除去する（図１２（ｅ））。
【００６０】
つづいて、シリコン基板全面に第五の層間絶縁膜２３０を形成する。つづいて、エッチングにより、ＣＭＯＳ領域の第五の層間絶縁膜２３０およびメタルキャップ膜２１８を選択的に除去してスルーホール（不図示）を形成する。このとき、容量領域の容量２２８上の所定の領域の第五の層間絶縁膜２３０も同時に選択的に除去してスルーホール（不図示）を形成する。次いで、シリコン基板全面に金属膜を形成し、ＣＭＯＳ領域のスルーホールおよび容量領域のスルーホールを埋め込む。その後、スルーホール外部に露出した金属膜をＣＭＰにより除去する。これにより、ＣＭＯＳ領域にコンタクト２３２が、容量領域にコンタクト２３４がそれぞれ形成される（図１３）。
【００６１】
本実施の形態における半導体装置１００によれば、容量２２８が多層配線構造中の層間絶縁膜内部に形成され、容量２２８の表面積を増大できるため、大容量の容量素子を得ることができる。このように、本発明の半導体装置１００によれば、高密度な容量素子を実現することができる。
【００６２】
また、容量２２８の下部電極２２２を第四の配線２１６と接続した構成としているため、第四の配線２１６を介して下部電極２２２へ所望の電位を供給することができる。第四の配線２１６は、ＣＭＯＳ領域に形成された第三の配線２１４と同時形成されるため、工程を追加することなく、第四の配線２１６を形成することができる。このため、ＣＭＯＳの製造プロセスを変更することなく、上記大容量の容量素子を得ることができる。
【００６３】
また、以上では、容量２２８の下方に第二の配線２０６が形成された構成を示したが、他の例において、半導体装置１００は、たとえば第二の層間絶縁膜２０２上に絶縁膜により構成されたエッチング阻止膜を有し、第二の配線２０６を有しないようにすることもできる。さらに、以上の例では、容量２２８は、複数の配線層やビアプラグ層にわたって形成された構成とすることもできる。これにより、容量２２８の面積を高さ方向でさらにかせぐことができ、さらに大規模な容量を小面積で実現することができる。
【００６４】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６５】
以上の実施の形態では、凹部１２０が一方向に延在して形成された溝である場合を例として説明したが、凹部１２０は、図１０に示すように、マトリクス状に配置された複数の孔とすることもできる。このような構成とすることにより、容量１２８の表面積を広くすることができ、容量１２８をさらに大容量にすることができる。また凹部１２０の配置はマトリクス状に限られず、千鳥状等種々のパターンとすることができる。このような構成とした場合も、半導体装置１００の容量領域の端部に下部配線１１３を設けることにより、下部配線１１３を介して容量１２８の下部電極１２２との電気的接続を得ることができる。
【００６６】
また、以上の実施の形態において、下部配線１１３を埋込絶縁膜１０４上に形成した構成を示したが、下部配線１１３は、シリコン基板１０１上において、埋込絶縁膜１０４上でない領域に設けられてもよい。
【００６７】
また、第三の実施の形態および第四の実施の形態の半導体装置１００においても、第二の実施の形態で説明したように、埋込絶縁膜１０４の底部にエッチング阻止膜１４４が形成された構成とすることができる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態における半導体装置の構成例を示す断面図である。
【図２】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】実施の形態における半導体装置の構成の他の例を詳細に示す断面図である。
【図５】実施の形態における半導体装置の容量領域の構成例を示す上面図である。
【図６】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】実施の形態における半導体装置の容量領域の構成例を示す上面図である。
【図９】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】実施の形態における半導体装置の容量領域の構成の他の例を示す上面図である。
【図１１】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】実施の形態における半導体装置の製造手順を示す工程断面図である。
【符号の説明】
【００６９】
１００  半導体装置
１０１  シリコン基板
１０２  素子分離領域
１０４  埋込絶縁膜
１０６  ゲート絶縁膜
１０８  ゲート電極
１０９  ゲート
１１０  絶縁膜
１１２  電極
１１３  下部配線
１１４  絶縁膜
１１６  絶縁膜
１１８  レジスト膜
１２０  凹部
１２２  下部電極
１２４  容量膜
１２６  上部電極
１２８  容量
１３０  層間絶縁膜
１３２  コンタクト
１３４  コンタクト
１３５  トランジスタ
１４０  サイドウォール
１４２  サリサイド膜
１４４  エッチング阻止膜
１４６  埋込絶縁膜
１５０  層間絶縁膜
１５２  凹部
１５４  凹部
１５６  層間絶縁膜
１５８  コンタクト
１６０  コンタクト
１６２  コンタクト
１６４  コンタクト
２００  第一の層間絶縁膜
２０２  第二の層間絶縁膜
２０４  第一の配線
２０６  第二の配線
２０８  第三の層間絶縁膜
２１０  ビアプラグ
２１２  第四の層間絶縁膜
２１４  第三の配線
２１６  第四の配線
２１８  メタルキャップ膜
２２０  凹部
２２２  下部電極
２２４  容量膜
２２６  上部電極
２２８  容量
２３０  第五の層間絶縁膜
２３２  コンタクト
２３４  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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