(57)【要約】【課題】工程を単純化しながら開口率を増加させることのできる液晶表示装置及びその製造方法を提供する。【解決手段】第１のマスクを用いてゲートライン、ゲート電極及び共通ラインを含む第１のマスクパターン群を形成する段階と、第２のマスクを用いて前記ゲート絶縁膜上に半導体パターンと、その上に重畳されたデータライン及びソース電極とドレイン電極を含むソース/ドレインパターンを含む第２のマスクパターン群を形成する段階と、第３のマスクを用いて前記保護膜を貫通する画素ホールを形成し、該画素ホール内に前記保護膜と境界をなして位置し、前記ドレイン電極と接続され、前記共通電極と水平電界を形成する画素電極を含むことを特徴とする第３のマスクパターンを形成する段階とを含む。【選択図】図２
2006163407.tif 000002
【特許請求の範囲】
【請求項１】
透明な第１の導電層と不透明な第２の導電層とが積層された二重導電層構造で基板上に形成されたゲートラインと、
前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を定義するデータラインと、
前記データラインと接続されたゲート電極、前記データラインと接続されたソース電極、前記画素電極と接続されたドレイン電極、前記ソース電極及びドレイン電極間のチャンネルを形成する半導体パターンとを含む薄膜トランジスタと、
前記ゲートラインと並んで前記二重導電層構造で前記基板上に形成された共通ラインと、
前記共通ラインの第１の導電層が前記画素領域に延長され、形成された共通電極と、
前記薄膜トランジスタ及びデータラインを覆う保護膜と、
前記画素領域で前記保護膜を貫通する画素ホール内に前記保護膜と境界をなして形成され、前記ドレイン電極と接続され、前記共通電極と水平電界を形成する画素電極と
を含むことを特徴とする液晶表示装置。
【請求項２】
前記ドレイン電極は、前記半導体パターン及びゲート絶縁膜を間に置いて前記共通電極の一部分と重畳されて形成されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記画素電極は、前記ゲート絶縁膜を間に置いて前記共通電極の一部分と重畳されて形成されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記共通電極は、前記ゲートラインと隣り合う第１水平部と、前記第１水平部から前記画素領域に伸張されたフィンガー部と、前記フィンガー部と接続され、前記共通ラインの第１の導電層と接続された第２水平部とを含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
前記共通電極は、前記第１水平部上に前記第２の導電層で形成された光漏れ防止層をさらに含むことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記画素電極は、前記共通電極の第１水平部と重畳された水平部と、前記共通電極のフィンガー部と並んでるフィンガー部とを含むことを特徴とする請求項４に記載の液晶表示装置。
【請求項７】
前記画素ホールは、前記共通電極と非重畳された非重畳部と、前記共通電極と重畳された重畳部とを含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項８】
前記画素ホールの非重畳部は、前記ゲート絶縁膜を露出させ、前記画素ホールの重畳部は、前記共通電極と重畳されたドレイン電極を露出させることを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記画素ホールの非重畳部は、前記保護膜と共に、その下のゲート絶縁膜を貫通して前記基板を露出させ、前記画素ホールの重畳部は、前記保護膜と共に前記共通電極と重畳されたドレイン電極及び半導体パターンを貫通して前記ゲート絶縁膜を露出させることを特徴とする請求項７に記載の液晶表示装置。
【請求項１０】
前記共通電極と重畳されたドレイン電極及び半導体パターンは、前記画素ホール重畳部のエッジ部を覆いながら残存することを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記画素電極は、前記画素ホールのエッジ部を通じて前記ドレイン電極と側面接続されることを特徴とする請求項９に記載の液晶表示装置。
【請求項１２】
前記共通電極と重畳されたダミーパターン及び半導体パターンをさらに含み、前記画素ホールの重畳部は、前記保護膜と共に前記ダミーパターン及び半導体パターンを貫通して前記ゲート絶縁膜を露出させることを特徴とする請求項９に記載の液晶表示装置。
【請求項１３】
前記共通電極と重畳されたダミーパターン及び半導体パターンは、前記画素ホールの重畳部のエッジ部を覆いながら残存することを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記ゲートラインから延長された前記二重導電層構造のゲートパッド下部電極と、前記保護膜及びゲート絶縁膜を貫通するコンタクトホール内に形成され、前記ゲートパッド下部電極と接続されたゲートパッド上部電極を含むゲートパッドとをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項１５】
前記共通ラインから延長された前記二重導電層構造の共通パッド下部電極と、前記保護膜及びゲート絶縁膜を貫通するコンタクトホール内に形成され、前記共通パッド下部電極と接続された共通パッド上部電極を含む共通パッドとをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項１６】
前記データラインから前記半導体パターンと共に延長されたデータパッド下部電極と、前記保護膜を貫通するコンタクトホール内に形成され、前記データパッド下部電極と接続されたデータパッド上部電極とを含むデータパッドとをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項１７】
前記コンタクトホールは、前記データパッド下部電極及び半導体パターンまで貫通するように形成され、前記データパッド上部電極は、前記コンタクトホールのエッジ部を通じて前記データパッド下部電極と側面接続されたことを特徴とする請求項１６に記載の液晶表示装置。
【請求項１８】
前記画素電極は、透明導電層、チタン、タングスタンのうちいずれでなることを特徴とする請求項１に記載の液晶表示装置。
【請求項１９】
第１のマスクを用いて基板上に透明な第１の導電層及び不透明な第２の導電層が積層された二重導電層構造のゲートライン、ゲート電極、共通ラインと、前記共通ラインの第１の導電層が延長された単一層構造の共通電極とを含む第１のマスクパターン群を形成する段階と、
前記第１のマスクパターン群を覆うゲート絶縁膜を形成する段階と、第２のマスクを用いて前記ゲート絶縁膜上に半導体パターンと、その上に重畳されたデータライン及びソース電極と、ドレイン電極を含むソース/ドレインパターンとを含む第２のマスクパターン群を形成する段階と、
前記第２のマスクパターン群を覆う保護膜を形成する段階と、
第３のマスクを用いて前記保護膜を貫通する画素ホールを形成し、該画素ホール内に前記保護膜と境界をなして位置し、前記ドレイン電極と接続され、該画素ホール内に上記保護膜と境界をなして位置し、前記ドレイン電極と接続され、前記共通電極と水平電界を形成する画素電極を含む第３のマスクパターン群を形成する段階と
を含むことを特徴とする液晶表示装置の製造方法。
【請求項２０】
前記第１のマスクパターン群を形成する段階は、前記基板上に前記第１及び第２の導電層を積層する段階と、前記第２の導電層上にハーフトーンマスクまたは回折露光マスクを用いたフォトリソグラフィー工程で互いに異なる厚さを有する第１及び第２のフォトレジストパターンを形成する段階と、前記第１及び第２のフォトレジストパターンを用いたエッチング工程で、前記第１及び第２の導電層をパターニングして前記二重導電層構造を有する前記第１のマスクパターン群を形成する段階と、アッシング工程で第１のフォトレジストパターンを薄くし、前記第２のフォトレジストパターンを除去する段階と、前記アッシングされた第１のフォトレジストパターンを用いたエッチング工程で、前記共通電極上の第２の導電層を除去する段階と、前記アッシングされた第１のフォトレジストパターンを除去する段階とを含むことを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２１】
前記ドレイン電極は、前記半導体パターン及びゲート絶縁膜を間に置いて前記共通電極の一部分と重畳されるようにし、ストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２２】
前記画素電極は、前記ゲート絶縁膜を間に置いて前記共通電極の一部分と重畳されるようにし、ストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２３】
前記ストレージキャパシタに含まれた共通電極は、その上に前記第２の導電層が残るように形成されることを特徴とする請求項２２に記載の液晶表示装置の製造方法。
【請求項２４】
前記共通電極は、前記ゲートラインと隣り合う第１水平部、前記第１水平部から伸張されたフィンガー部、前記フィンガー部と接続され、前記共通ラインの第１の導電層と接続された第２水平部を含むように形成されることを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２５】
前記画素電極は、前記共通電極の第１水平部と重畳された水平部、前記共通電極のフィンガー部と並んでるフィンガー部を含むように形成されることを特徴とする請求項２４に記載の液晶表示装置の製造方法。
【請求項２６】
前記第１のマスクパターンー群を形成する段階は、ゲートラインから延長された前記二重導電層構造のゲートパッド下部電極を形成する段階をさらに含み、前記画素ホール及び第３のマスクパターン群を形成する段階は、前記保護膜及びゲート絶縁膜を貫通する第１のコンタクトホールを形成し、該第１のコンタクトホール内に前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階をさらに含むことを特徴とする請求項１９に記載の液晶表示装置の製造方法。
【請求項２７】
前記第２のマスクパターン群を形成する段階は、前記データラインから前記半導体パターンと共に延長されたデータパッド下部電極を形成する段階をさらに含み、前記画素ホール及び第３のマスクパターン群を形成する段階は、前記保護膜を貫通する第３のコンタクトホールを形成し、第２のコンタクトホール内に前記データパッド下部電極と接続されたデータパッド上部電極を形成する段階をさらに含むことを特徴とする請求項２６に記載の液晶表示装置の製造方法。
【請求項２８】
前記第１のマスクパターン群を形成する段階は、前記共通ラインから延長された前記二重導電層構造の共通パッド下部電極を形成する段階をさらに含み、前記画素ホール及び第３のマスクパターン群を形成する段階は、前記保護膜及びゲート絶縁膜を貫通する第３のコンタクトホールを形成し、該第３のコンタクトホール内に前記共通パッド下部電極と接続された共通パッド上部電極を形成する段階をさらに含むことを特徴とする請求項２７に記載の液晶表示装置の製造方法。
【請求項２９】
前記第３のマスクパターン群を形成する段階は、前記保護膜上に前記第３のマスクとして反透過マスクまたは回折露光マスクを用いて厚さの異なる第１及び第２のフォトレジストパターンを形成する段階と、前記第１及び第２のフォトレジストパターンを介して露出された保護膜及びゲート絶縁膜をエッチングして、前記第１及び第３のコンタクトホールを形成する段階と、アッシング工程で前記第１のフォトレジストパターンの厚さを薄くし、前記第２のフォトレジストパターンを除去する段階と、前記アッシングされた第１のフォトレジストパターンを介して露出された保護膜をエッチングして前記画素ホールと、第２のコンタクトホールを形成する段階と、前記第１のフォトレジストパターンを覆う第３の導電層を形成する段階と、前記第１のフォトレジストパターンと共にその上の第３の導電層をリフトオフさせ、前記画素ホール第１〜第３のコンタクトホール内に位置する第３のマスクパターン群を形成する段階とを含むことを特徴とする請求項２８に記載の液晶表示装置の製造方法。
【請求項３０】
前記画素ホールは、前記共通電極と非重畳され、前記ゲート絶縁膜を露出させる非重畳部と、前記共通電極と重畳され、該共通電極と重畳されたドレイン電極を露出させる重畳部を含むように形成されることを特徴とする請求項２９に記載の液晶表示装置の製造方法。
【請求項３１】
前記画素電極は、前記画素ホールを介して露出されたドレイン電極と重畳され、接続されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
【請求項３２】
前記第３のマスクパターン群を形成する段階は、前記保護膜上に前記第３のマスクを用いてフォトレジストパターンを形成する段階と、前記フォトレジストパターンを介して露出された保護膜及びゲート絶縁膜をエッチングして前記画素ホールと第１〜第３のコンタクトホールを形成する段階と、前記フォトレジストパターンを覆う第３の導電層を形成する段階と、前記フォトレジストパターンをその上の第３の導電層と共にリフトオフさせ、前記画素ホールと第１〜第３のコンタクトホール内に位置する第３のマスクパターン群を形成する段階とを含むことを特徴とする請求項２８に記載の液晶表示装置の製造方法。
【請求項３３】
前記画素ホールは、前記共通電極と非重畳された非重畳部と、前記共通電極と重畳された重畳部を含むように形成され、前記画素ホールの非重畳部は、前記保護膜及びゲート絶縁膜を貫通して前記基板を露出させ、前記画素ホールの重畳部は前記保護膜と共に前記共通電極と重畳されたドレイン電極及び半導体パターンを貫通して前記ゲート絶縁膜を露出させるように形成されることを特徴とする請求項３２に記載の液晶表示装置の製造方法。
【請求項３４】
前記共通電極と重畳されたドレイン電極及び半導体パターンは、前記画素ホールの重畳部のエッジ部を覆いながら残存することを特徴とする請求項３３に記載の液晶表示装置の製造方法。
【請求項３５】
前記画素電極は、前記画素ホールのエッジ部を通じて前記ドレイン電極と側面接続されることを特徴する請求項３４に記載の液晶表示装置の製造方法。
【請求項３６】
前記ゲート絶縁膜を間に置いて前記共通電極と重畳されたダミーパターン及び半導体パターンを形成する段階をさらに含み、前記画素ホールの重畳部は、前記保護膜と共に前記ダミーパターン及び半導体パターンを貫通して前記ゲート絶縁膜を露出させるように形成されることを特徴とする請求項３３に記載の液晶表示装置の製造方法。
【請求項３７】
前記共通電極と重畳されたダミーパターン及び半導体パターンは、前記画素ホールの重畳部のエッジ部を覆いながら残存することを特徴とする請求項３６に記載の液晶表示装置の製造方法。
【請求項３８】
前記第２のコンタクトホールは、前記データパッド下部電極及び半導体パターンまで貫通するように形成され、前記データパッド上部電極は、前記第２のコンタクトホールのエッジ部を通じて前記データパッド下部電極と側面接続されることを特徴とする請求項３２に記載の液晶表示装置の製造方法。
【請求項３９】
前記画素電極は、透明導電層、チタン、タングスタンのうちいずれかでなることを特徴とする請求項２９または３２に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平電界を用いる液晶表示装置に関し、特に工程を単純化する水平電界薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、電界を用いて誘電異方性を有する液晶の光透過率を調節することにより画像を表示する。このため、液晶表示装置は、液晶セルのマトリクスを通じて画像を表示する液晶表示パネル(以下、液晶パネルと称す)と、その液晶パネルを駆動する駆動回路を備える。
【０００３】
図１を参照すると、従来の液晶パネルは液晶２４を間に置いて接合されたカラーフィルター基板１０と薄膜トランジスタ基板２０とで構成される。
カラーフィルター基板１０は、上部ガラス基板２上に順次形成されたブラックマトリクス４と、カラーフィルター６及び共通電極８とを備える。ブラックマトリクス４は、上部ガラス基板２にマトリクス形態で形成される。このようなブラックマトリクス４は、上部ガラス基板２の領域をカラーフィルター６が形成される複数のセル領域で分け、隣り合うセル間の光干渉及び外光の反射を防止する。カラーフィルター６は、ブラックマトリクス４により区分されたセル領域に、赤Ｒ、緑Ｇ、青Ｂに区分されるように形成され、赤色、緑色、青色の光をそれぞれ透過させる。共通電極８は、カラーフィルター６上に全面塗布された透明導電層で液晶２４の駆動の際、基準となる共通電圧(Ｖcom)を供給する。そして、カラーフィルター６の平坦化のため、カラーフィルター６と共通電極８との間には、オーバーコート層(OvＥrcoat LayＥr；図示せず)がさらに形成されることもある。
【０００４】
薄膜トランジスタ基板２０は、下部ガラス基板１２でゲートライン１４とデータライン１６の交差で定義されたセル領域毎に形成される薄膜トランジスタ１８と、画素電極２２とを備える。薄膜トランジスタ１８は、ゲートライン１２からのゲート信号に応答してデータライン１６からのデータ信号を画素電極２２に供給する。透明導電層で形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給して液晶２４を駆動する。
【０００５】
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧(Ｖcom)により形成される電界によって回転し、光透過率を調節することにより階調が具現される。
【０００６】
そして、液晶パネルは、カラーフィルター基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に保持させるためのスペーサー(図示せず)をさらに備える。
【０００７】
このような液晶パネルのカラーフィルター基板１０及び薄膜トランジスタ基板２０は、複数のマスク工程を用いて形成される。一つのマスク工程は、薄膜蒸着(コーティング)工程、洗浄工程、フォトリソグラフィー工程(以下、フォト工程と称す)、エッチング工程、フォトレジスト剥離工程、検査工程などのような複数の工程を含む。
【０００８】
特に、薄膜トランジスタ基板は、半導体工程を含むと共に複数のマスク工程を必要とするため、製造工程が複雑で、液晶パネルの製造コスト上昇の主な要因となっている。これにより、薄膜トランジスタ基板は、標準マスク工程である５マスク工程からマスク工程数を減らす方向に発展している。
【０００９】
一方、液晶表示装置は、液晶を駆動させる電界の方向により、垂直電界印加型と水平電界印加型に大別される。
垂直電界印加型液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によりＴＮ(TwistＥd NＥmatic)モードの液晶を駆動する。垂直電界印加型液晶表示装置は、開口率が大きい長所を有する反面、視野角が９０度程度の狭い短所を有する。
【００１０】
水平電界印加型液晶表示装置は、下部基板と並んで配置された画素電極と共通電極との間の水平電界によりＩＰＳ(In PlanＥ Switching)モードの液晶を駆動する。水平電界印加型液晶表示装置は、視野角が１６０度程度の広い長所を有する。
【００１１】
このような水平電界印加型液晶表示装置の薄膜トランジスタ基板においても、半導体工程を含む複数のマスク工程を必要とするため、製造工程が複雑な短所がある。よって、製造コストを節減するためには、マスク工程数の削減が必要である。
【００１２】
また、水平電界印加型薄膜トランジスタ基板は、水平電界を形成するように各画素領域にフィンガー状に形成された共通電極及び画素電極を備える。ここで、共通電極は、通常、ゲートラインと共にゲート金属、即ち、不透明な金属から形成されるので開口率が低下される問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従って、本発明の目的は、工程を単純化することができる水平電界薄膜トランジスタ基板及びその製造方法を提供することにある。
【００１４】
本発明の他の目的は、開口率を向上させることができる水平電界薄膜トランジスタ基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明に係る液晶表示装置は、透明な第１の導電層と、不透明な第２の導電層とが積層された二重導電層構造で基板上に形成されたゲートラインと、前記ゲートラインとゲート絶縁膜を間に置いて交差して画素領域を定義するデータラインと、前記ゲートラインと接続されたゲート電極、前記データラインと接続されたソース電極、前記画素電極と接続されたドレイン電極、前記ソース電極及びドレイン電極間のチャンネルを形成する半導体パターンを含む薄膜トランジスタと、前記ゲートラインと並んで前記二重導電層構造で前記基板上に形成された共通ラインと、前記共通ラインの第１の導電層が前記画領域に延長されて形成された共通電極と、前記薄膜トランジスタ及びデータラインを覆う保護膜と、前記画素領域で前記保護膜を貫通する画素ホール内に前記保護膜と境界をなして形成され、前記ドレイン電極と接続され、前記共通電極と水平電界を形成する画素電極とを含む。
【００１６】
また、本発明に係る液晶表示装置の製造方法は、第１のマスクを用いて基板上に透明な第１の導電層及び不透明な第２の導電層が積層された二重導電層構造のゲートライン、ゲート電極、共通ラインと、前記共通ラインの第１の導電層が延長された単一層構造の共通電極とを含む第１のマスクパターン群を形成する段階と、前記第１のマスクパターン群を覆うゲート絶縁膜を形成する段階と、第２のマスクを用いて前記ゲート絶縁膜上に半導体パターンと、その上に重畳されたデータライン及びソース電極と、ドレイン電極を含むソース/ドレインパターンを含む第２のマスクパターン群を形成する段階と、前記第２のマスクパターン群を覆う保護膜を形成する段階と、第３のマスクを用いて前記保護膜を貫通する画素ホールを形成し、該画素ホール内に前記保護膜と境界をなして位置し、前記ドレイン電極と接続され、前記共通電極と水平電界を形成する画素電極を含む第３のマスクパターン群を形成する段階とを含む。
【発明の効果】
【００１７】
上述のように、本発明に係る液晶表示装置及びその製造方法は、ハーフトーン(または、回折露光)マスクを用いて単一層構造の共通電極を二重導電層構造の他の第１のマスクパターン群と共に形成する。
【００１８】
また、本発明に係る液晶表示装置及びその製造方法は、保護膜のパターニングの際、用いられたフォトレジストパターンのリフトオフ工程で透明導電膜をパターニングし、第３のマスクパターン群を形成する。
【００１９】
また、本発明に係る液晶表示装置及びその製造方法は、ハーフトーン(または、回折露光)マスクを用いて部分露光で保護膜を貫通する画素ホールと、第２のコンタクトホールを、フル露光でゲート絶縁膜まで貫通する第１及び第３のコンタクトホールを形成する。
【００２０】
これにより、本発明の液晶表示装置及びその製造方法は、３マスク工程で工程を単純化することができる。
【００２１】
また、本発明に係る液晶表示装置及びその製造方法は、フル露光で画素ホール及び第３のコンタクトホールを形成することにより、部分露光で形成する場合よりフォトレジストパターンのアッシング工程と、アッシングされたフォトレジストパターンを介して露出された保護膜エッチング工程を削除することができる。この結果、工程時間を減らすことができる。
【００２２】
さらに、本発明に係る液晶表示装置及びその製造方法は、フル露光で画素ホールを形成することにより、部分露光で形成する場合より、線幅を狭く有することができる。この結果、画素ホール内に形成された画素電極の線幅が減少して、画素電極と共通電極との間の開口率が増加する効果を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好ましい実施の形態を図２〜図１７Ｅを参照して詳細に説明する。
図２は、本発明における第１の実施の形態に係る水平電界薄膜トランジスタ基板を示す平面図であり、図３は、図２に示した薄膜トランジスタ基板をIII-III’、IV’、Ｖ-Ｖ’、VI−VI’線に沿って切断して示す断面図である。
【００２４】
図２及び図３に示す薄膜トランジスタ基板は、下部基板１５０上にゲート絶縁膜１５２を間に置いて交差して画素領域を定義するゲートライン１０２及びデータライン１０４、該ゲートライン１０２及びデータライン１０４と画素電極１１８に接続された薄膜トランジスタ(TFT)、画素領域に水平電界を形成するように形成された画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０を備える。そして、薄膜トランジスタ基板は、共通電極１２２とドレイン電極１１２の重畳部に形成されたストレージキャパシタ(Cst)、ゲートライン１０２と接続されたゲートパッド１２４、データライン１０４と接続されたデータパッド１３２、共通ライン１２０と接続された共通パッド１４０をさらに備える。
【００２５】
ゲートライン１０２は、ゲートドライバ(図示せず)からのスキャン信号を、データライン１０４は、データドライバ(図示せず)からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４は、ゲート絶縁膜１５２を間に置いて交差して各画素領域を定義する。ここで、ゲートライン１０２は、透明な導電層からなる第１の導電層１０１、不透明な金属からなる第２の導電層１０３が積層された二重導電層構造で形成される。
【００２６】
薄膜トランジスタ(TFT)は、ゲートライン１０２のスキャン信号に応答してデータライン１０４上のビデオ信号が画素電極１１８に充填され、保持されるようにする。このため、薄膜トランジスタ(TFT)は、ゲートライン１０２に含まれたゲート電極、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向し、画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１５２を間に置いてゲートライン１０２と重畳され、ソース電極１１０とドレイン電極１１２との間にチャンネルを形成する活性層１１４、ソース電極１１０及びドレイン電極１１２とのオーミック接触のため、チャンネル部を除いた活性層１１４上に形成されるオーミックコンタクト層１１６を備える。
【００２７】
そして、活性層１１４及びオーミックコンタクト層１１６を含む半導体パターン１１５は、データライン１０４及びデータパッド下部電極１３４とも重畳されるように形成される。
【００２８】
共通ライン１２０と共通電極１２２は、液晶駆動のための基準電圧、即ち、共通電圧を各画素に供給する。
【００２９】
共通ライン１２０は、表示領域でゲートライン１０２と並んで形成された内部共通ライン１２０Ａ、非表示領域で内部共通ライン１２０Ａと共通接続された外部共通ライン１２０Ｂを備える。このような共通ライン１２０は、前記ゲートライン１０２と共に第１及び第２の導電層１０１，１０３が積層された二重導電層構造で形成される。
【００３０】
共通電極１２２は、画素領域内に形成され、内部共通ライン１２０Ａと接続される。具体的には、共通電極１２２は、ゲートライン１０２と隣り合う第１水平部１２２Ａ、第１水平部１２２Ａから画素領域側に伸張されたフィンガー部１２２Ｂを備える。また、共通電極１２２は、フィンガー部１２２Ｂと共通接続され、内部共通ライン１２０Ａと接続された第２水平部１２２Ｃをさらに備える。このような共通電極１２２は、共通ライン１２０の第１の導電層１０１のような透明導電層で形成される。
【００３１】
ストレージキャパシタ(Ｃst)は、共通電極１２２の第１水平部１２２Ａがゲート絶縁膜１５２、半導体パターン１１５を間に置いてドレイン電極１１２と重畳されて形成される。ここで、ドレイン電極１１２は薄膜トランジスタ(TFT)、つまり、ゲートライン１０２との重畳部から延長されて共通電極１２２の第１水平部１２２Ａと最大に広く重畳されるように形成される。これにより、共通電極１２２と、ドレイン電極１１２との広い重畳面積によりストレージキャパシタ(Ｃst)の容量が増加することにより、ストレージキャパシタ(Ｃst)は、画素電極１１８に充填されたビデオ信号が次の信号が充填されるまで、安定的に保持することができる。
【００３２】
画素電極１１８は、保護膜１５４を貫通する画素ホール１１９内に保護膜１５４と境界をなして形成され、ドレイン電極１１２と接続される。
具体的には、画素ホール１１９は、共通電極１２２と非重畳された非重畳部と、共通電極１２２と重畳された重畳部とを備える。画素ホール１１９の非重畳部は、共通電極１２２のフィンガー部１２２Ｂと並ぶように保護膜１５４を貫通してゲート絶縁膜１５２を露出させる。画素ホール１１９の重畳部は、保護膜１５４を貫通して共通電極１２２の第１水平部１２２Ａ及びフィンガー部１２２Ｂの下段部と重畳されたドレイン電極１１２を露出させる。
【００３３】
画素電極１１８は、このような画素ホール１１９内に保護膜１５４と境界をなして形成されるので、ドレイン電極１１２と全面接続された水平部１１８Ａ、該水平部１１８Ａから共通電極１２２のフィンガー部１２２Ｂと並ぶように伸張されたフィンガー部１１８Ｂを備える。この際、画素電極１１８と共通電極１２２との重畳部には、ドレイン電極１１２及び半導体パターン１１５が存在し、その下のゲート絶縁膜１５２がエッチングされるのを防止することにより、画素電極１１８と共通電極１２２間のショート不良を防止することができる。
【００３４】
このような画素電極１１８に、薄膜トランジスタ(TFT)を介してビデオ信号が供給されると、画素電極１１８のフィンガー部１１８Ｂと共通電圧が供給された共通電極１２２のフィンガー部１２２Ｂとの間には水平電界が形成される。このような水平電界により薄膜トランジスタ基板とカラーフィルター基板との間に水平方向に配列された液晶分子が、誘電異方性により回転する。そして、液晶分子の回転程度により画素領域を通過する光透過率が異なることにより、階調を具現する。
【００３５】
ゲートライン１０２は、ゲートパッド１２４を通じてゲートドライバ(図示せず)と接続される。ゲートパッド１２４は、ゲートライン１０２から延長されたゲートパッド下部電極１２６、ゲート絶縁膜１５２及び保護膜１５４を貫通する第１のコンタクトホール１２８を介して露出されたゲートパッド下部電極１２６と接続されたゲートパッド上部電極１３０を備える。ここで、ゲートパッド下部電極１２６は、ゲートライン１０２のように第１及び第２の導電層１０１、１０３が積層された二重層構造を有する。
【００３６】
データライン１０４は、データパッド１３２を通じてデータドライバ(図示せず)と接続される。データパッド１３２は、データライン１０４から、その下の半導体パターン１１５と共に延長されたデータパッド下部電極１３４、保護膜１５４を貫通する第２のコンタクトホール１３６を介して露出されたデータパッド下部電極１３４と接続されたデータパッド上部電極１３８を備える。
【００３７】
共通ライン１２０は、共通パッド１４０を通じて共通電圧源(図示せず)からの基準電圧が供給される。共通パッド１４０は、外部共通ライン１２０Ｂから延長された共通パッド下部電極１４２、ゲート絶縁膜１５２及び保護膜１５４を貫通する第３のコンタクトホール１４４を介して露出された共通パッド下部電極１４２と接続された共通パッド上部電極１４６を備える。ここで、共通パッド下部電極１４２は、共通ライン１２０のように、第１及び第２の導電層１０１、１０３が積層された二重層構造を有する。
【００３８】
このように、本発明の実施の形態に係る水平電界薄膜トランジスタ基板においては、共通電極１２２が画素電極１１８と同様に透明導電層で形成されるので、開口率を向上させることができる。これは、共通電極１２２のフィンガー部１２２Ｂと画素電極１１８のフィンガー部１１８Ｂとの間に水平電界が形成される場合、透明導電層で形成された各フィンガー部１２２Ｂ,１１８Ｂの両側部（エッジ部から内側に１μｍ程度）が開口率に寄与することができるからである。また、共通ライン１２０は、第１及び第２の導電層１０１，１０３が積層された二重層構造で形成され、ラインの抵抗を減らすことができる。
【００３９】
また、図４に示すように、共通電極１２２のフィンガー部１２２Ｂと、画素電極１２２Ｂは凹凸状で形成されることもある。この場合、共通電極１２２のフィンガー部１２２Ｂで、データライン１０４と隣り合うエッジ部は、データライン１０４と並んで形成されるか、凹凸状で形成されることもある。また、データライン１０４と隣り合う共通電極１２２のフィンガー部１２２Ｂに沿って、凹凸状で形成されることもある。
【００４０】
このような長所を有する本発明に係る薄膜トランジスタ基板は、次のように３マスク工程で形成される。
図５Ａ及び図５Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図及び断面図を、図６Ａ〜図６Ｅは第１のマスク工程を具体的に説明するための断面図を示すものである。
第１のマスク工程で下部基板１４２上にゲートライン１０２、ゲートパッド下部電極１２６、共通ライン１２０、共通電極１２２、共通パッド下部電極１４２を含む第１のマスクパターン群が形成される。ここで、共通電極１２２を除いた第１のマスクパターン群は、第１及び第２の導電層１０１、１０３が積層された二重導電層構造で、共通電極１２２は、第１の導電層１０１のみで形成される。このように二重導電層及び単一層構造を有する第１のマスクパターン群はハーフトーン(Half Tone)マスクまたは回折露光マスクを用いることにより、一つのマスク工程で形成される。以下では、第１のマスクとして、ハーフトーンマスクを用いた場合を例として説明する。
【００４１】
具体的には、図６Ａに示すように、下部基板１５０上にスパッタリング方法等の蒸着方法を通じて第１及び第２の導電層１０１、１０３が積層され、その上に第１のフォトレジスト１６７が形成される。第１の導電層１０１としては、ITO、TO、IZO、ITZOなどのような透明導電物質が、第２の導電層１０３としては、Mo、Ti、Cu、AlNd、Al、Cr、MoW系等のMo合金、Cu合金などが用いられる。
【００４２】
次に、第１のフォトレジスト１６７をハーフトーンマスクを用いたフォトリソグラフィー工程で露光及び現像することにより、図６Ｂに示すように、段差を有する第１のフォトレジストパターン１６８が形成される。ハーフトーンマスクは、紫外線(UV)を遮断する遮断部、部分透過させる部分透過部、全て透過させる透過部に区分される。これにより、ハーフトーンマスクの遮断部と重畳された遮断領域P1には、第１Ａのフォトレジストパターン１６８Ａが、部分透過部と重畳された部分露光領域P2には、第１Ａのフォトレジストパターン１６８Ａより薄い第１Ｂのフォトレジストパターン１６８Ｂが残り、透過部と重畳されたフル(Full)露光領域P3のフォトレジストは除去される。
【００４３】
次に、第１のフォトレジストパターン１６８を用いたエッチング工程で第１及び第２の導電層１０１、１０３をパターニングすることにより、図６Ｃに示すように、二重導電層構造のゲートライン１０２、ゲートパッド下部電極１２６、共通ライン１２０、共通電極１２２、共通パッド下部電極１４２を含む第１のマスクパターン群が形成される。
【００４４】
次に、酸素(O2)プラズマを用いたアッシング工程で図６dに示すように、第１Ａのフォトレジストパターン１６８Ａの厚さは薄くなり、第１Ｂのフォトレジストパターン１６８Ｂは除去される。そして、アッシングされた第１Ａのフォトレジストパターン１６８Ａを用いたエッチング工程で共通電極１２２上の第２の導電層１０３が除去される。この際、アッシングされた第１Ａのフォトレジストパターン１６８Ａに沿って、パターニングされた第２の導電層１０３の両側部がさらに一度エッチングされることにより、第１のマスクパターン群の第１及び第２の導電層１０１，１０３は階段形態で一定の段差を有する。これにより、第１及び第２の導電層１０１，１０３の側面側が高い急傾斜を有する場合、その上から発生できるゲート絶縁膜１５２のステップカバレジ不良を防止することができる。
【００４５】
そして、第１のマスクパターン群上に残存する第１Ａのフォトレジストパターン１６８Ａが、図６Ｅに示すように除去される。
【００４６】
図７Ａ〜図７Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための平面図及び断面図を示すものであり、図８Ａ〜図８Ｅは、第２のマスク工程を具体的に説明するための断面図を示すものである。
【００４７】
第１のマスクパターン群が形成された下部基板１５０上にゲート絶縁膜１５２が形成され、その上に第２のマスク工程でデータライン１０４、ソース電極１１０、ドレイン電極１１２、データパッド下部電極１３４を含むソース/ドレインパターンと、ソース/ドレインパターンの背面に沿って重畳された活性層１１４及びオーミックコンタクト層１１６を含む半導体パターン１１５を含む第２のマスクパターン群が形成される。このような第２のマスクパターン群は、回折露光マスクまたはハーフトーンマスクを用いた一つのマスク工程で形成される。以下では、第２のマスクとして回折露光マスクを用いた場合を説明する。
【００４８】
具体的には、図８Ａのように、第１のマスクパターン群が形成された下部基板１５０上にゲート絶縁膜１５２、非晶質シリコン層１０５、不純物(n＋またはp＋)がドーピングされた非晶質シリコン層１０７、ソース/ドレイン金属層１０９が順次形成される。例えば、ゲート絶縁膜１５２、 非晶質シリコン層１０５、不純物がドーピングされた非晶質シリコン層１０７は、PECVD方法で、ソース/ドレイン金属層１０９は、スパッタリング方法で形成される。ゲート絶縁膜１５２としては、SiOx、SiNx等のような無機絶縁物質が、ソース/ドレイン金属層１０９としては、Cr、Mo、MoW、Al/Cr、Cu、Al(Nd)、Al/Mo、Al/(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Cu),Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金, Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金等が用いられる。そして、ソース/ドレイン金属層１０９上に第２のフォトレジスト１８１が塗布される。
【００４９】
次に、回折露光マスクを用いたフォトリソグラフィー工程で第２のフォトレジスト１８１を露光及び現像することにより、図８Ｂに示すように、段差を有する第２のフォトレジストパターン１８２が形成される。回折露光マスクは、紫外線を遮断する遮断部、紫外線を回折させる部分透過部、全て透過させる透過部に分けられる。これにより、回折露光マスクの遮断部と重畳された遮断領域P1には、第２Ａのフォトレジストパターン１８２Ａが、部分透過部と重畳された回折露光領域P2には、第２Ａのフォトレジストパターン１８２Ａより薄い第２Ｂフォトレジストパターン１８２Ｂが残り、透過部と重畳されたフル(Full)露光領域P3の第２のフォトレジストは除去される。
【００５０】
次に、第２のフォトレジストパターン１８２を用いたエッチング工程でソース/ドレイン金属層１０９、不純物がドーピングされた非晶質シリコン層１０７、非晶質シリコン層１０５がパターニングされることにより、図８Ｃに示すように、データライン１０４、ソース電極１１０、ドレイン電極１１２、データパッド下部電極１３４を含むソース/ドレインパターンと、その下の半導体パターン１１５が形成される。特に、ドレイン電極１１２は、ソース電極１１０と一体化され、共通電極１２２の第１水平部１２２Ａと重畳され、後続工程で画素電極と重畳される第１水平部１２２Ａのエッジ部を捕獲するように突出される。
【００５１】
次に、酸素(O2)プラズマを用いたアッシング工程で、図８ｄに示すように、第２Ａのフォトレジストパターン１８２Ａは薄くなり、第２Ｂのフォトレジストパターン１８２Ｂは除去される。そして、アッシングされた第２Ａのフォトレジストパターン１８２Ａを用いたエッチング工程で露出されたソース/ドレインパターンと、その下のオーミックコンタクト層１１６が除去されることにより、ソース電極１１０とドレイン電極１１２とは分離され、活性層１１４が露出される。この際、アッシングされた第２Ａのフォトレジストパターン１８２Ａに沿ってソース/ドレインパターンの両側部がさらに一度エッチングされることにより、ソース/ドレインパターンと半導体パターン１１５は、階段形態で一定の段差を有する。
【００５２】
そして、ストリップ工程でソース/ドレインパターン上に残存していた第２Ａのフォトレジストパターン１８２Ａは、図８Ｅのように除去される。
【００５３】
図９Ａ〜図９Ｂは、本発明の実施の形態に係る薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための平面図及び断面図であり、図１０Ａ〜図１０Ｆは、第３のマスク工程を具体的に説明するための断面図である。
【００５４】
第３のマスク工程で画素ホール１１９と、第１〜第３のコンタクトホール１２８、１３６、１４４を含む保護膜１５４が形成され、画素電極１１８及びゲートパッド上部電極１３０、データパッド上部電極１３８、共通パッド上部電極１４６を含む第３のマスクパターン群が形成される。ここで、第３のマスクパターン群は、画素ホール１１９と、第１〜第３のコンタクトホール１２８、１３６、１４４の形成の際、用いられたフォトレジストパターン上に透明導電層を形成した後、該フォトレジストパターンをリフトオフ(Lift-off)させることにより形成される。
【００５５】
詳述すると、図１０Ａのように、第２のマスクパターン群が形成されたゲート絶縁膜１５２上に、PECVD、スピンコーティング(Spin Coating)、スピンレスコーティング(Spinless Coating)等の方法で保護膜１５４が形成され、その上に第３のフォトレジスト１６９が塗布される。保護膜１５４としては、ゲート絶縁膜１４４のような無機絶縁物質が用いられるか、誘電率が小さいアクリル系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が用いられる。
【００５６】
次に、ハーフトーンマスクまたは回折露光マスクを用いたフォトリソグラフィー工程で、第３のフォトレジスト１６９を露光及び現像することにより、図１０Ｂのように段差を有する第３のフォトレジストパターン１７０が形成される。例えば、ハーフトーンマスクを用いる場合、ハーフトーンマスクの遮断部と重畳された遮断領域P１には、第３Ａのフォトレジストパターン１７０Ａが、部分透過部と重畳された部分露光領域P2には、第３Ａのフォトレジストパターン１７０Ａより薄い第３Ｂのフォトレジストパターン１７０Ｂが残り、透過部と重畳されたフル露光領域P３の第３のフォトレジストは除去される。
【００５７】
このような第３のフォトレジストパターン１７０を介して露出された保護膜１５４と、その下のゲート絶縁膜１５２を乾式エッチングすることにより、図１０Ｃに示すように、ゲートパッド下部電極１２６及び共通パッド下部電極１４２をそれぞれ露出させる第１及び第３のコンタクトホール１２８，１４４が形成される。このような乾式エッチング工程で第３のフォトレジストパターン１７０の高さが全体的に低くなる。
【００５８】
次に、アッシング工程で図１０Ｄのように第３Ａのフォトレジストパターン１７０Ａの厚さはさらに薄くなり、第３Ｂのフォトレジストパターン１７０Ｂは除去される。そして、アッシングされた第３のフォトレジストパターン１７０Ａを介して露出された保護膜１５４を乾式エッチングすることにより、ドレイン電極１１２を露出させる画素ホール１１９と、データパッド下部電極１３４を露出させる第２のコンタクトホール１３６が形成される。この場合、保護膜１５４の過エッチングでアッシングされた第３Ａのフォトレジストパターン１７０Ａのエッジ部が保護膜１５４のエッジ部より突出された形成を有する。
【００５９】
このような保護膜１５４及びゲート絶縁膜１５２の乾式エッチング工程及び第３のフォトレジストパターン１７０のアッシング工程は同一のチャンバーで連続的に行う。
【００６０】
そして、図１０Ｅのように、第３Ａのフォトレジストパターン１７０Ａを覆う透明導電層１７２がスパッタリング等のような蒸着方法で形成される。この際、突出された第３Ａのフォトレジストパターン１７０Ａのエッジ部により直進性を有し、蒸着された透明導電層１７２は、保護膜１５４のエッジ部からオープンされることにより、ストリッパー浸透経路が形成される。透明導電層１７２としては、前述の第１の導電層１０１のようにITO、TO、IZOなどが用いられる。また、透明導電層１７２は、Ti、Wなどのように耐蝕性が強く、強度の高い不透明な金属とも置き換えることもできる。
【００６１】
そして、ストリップ工程で第３Ａのフォトレジストパターン１７０Ａと、その上の透明導電層１７２を共にリフトオフさせることにより、図１０Ｆのように、画素電極１１８、ゲートパッド上部電極１３０、共通パッド上部電極１４６、データパッド上部電極１３８を含む第３のマスクパターン群が形成される。この際、保護膜１５４のエッジ部から透明導電膜１７２がオープンされたストリッパー浸透経路を通じて第３Ａのフォトレジストパターン１７０Ａと、保護膜１５４との間にストリッパーが容易に浸透されることにより、リフトオフ効率が向上される。この結果、画素電極１１８は、画素ホール１１８内に形成され、ドレイン電極１１２と接続される。ゲートパッド上部電極１３０は、第１のコンタクトホール１２８内に形成され、ゲートパッド下部電極１２６と接続される。データパッド上部電極１３８は、第２のコンタクトホール１３６内に形成され、データパッド下部電極１３４と接続される。共通パッド上部電極１４６は、第３のコンタクトホール１４４内に形成され、共通パッド下部電極１４２と接続される。このような第２のマスクパターン群は、該当ホール内で保護膜１５４と境界をなす。
【００６２】
このように、本発明の第１の実施の形態に係る薄膜トランジスタ基板の製造方法は、ハーフトーン(または回折露光)マスクを用いて単一層構造の共通電極１２２と、二重導電層構造のゲートライン１０２、共通ライン１２０、ゲートパッド下部電極１２６、共通パッド下部電極１４２を含む第１のマスクパターン群を形成する。また、本発明の第１の実施の形態に係る薄膜トランジスタ基板の製造方法は、ハーフトーン(または、回折露光)マスクを用いて画素ホール１１９と第１〜第３のコンタクトホール１２８，１３６、１４４を形成し、この際、用いられたフォトレジストパターンのリフトオフ工程で透明導電層をパターニングして画素電極１１８、ゲートパッド上部電極１３０、共通パッド上部電極１４６、データパッド上部電極１３８を含む第３のマスクパターン群を形成する。この結果、本発明の薄膜トランジスタ基板の製造方法は、透明な共通電極１２２のフィンガー部１２２Ｂにより開口率を向上させながらも、３マスク工程で、工程を単純化することができる。
【００６３】
図１１は、本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板を示す平面図であり、図１２は、図１１に示した薄膜トランジスタ基板をVII-VII'、IV’、Ｖ-Ｖ’、VI-VI'線に沿って切断して示す断面図である。
【００６４】
ゲートライン２０２及びデータライン２０４は、ゲート絶縁膜２５２を間に置いて交差して各画素領域を定義する。ここで、ゲートライン２０２は、透明な導電層からなる第１の導電層２０１、不透明な金属からなる第２の導電層２０３が積層された二重層構造で形成される。
【００６５】
薄膜トランジスタ(TFT)は、ゲートライン２０２に含まれたゲート電極、データライン２０４と接続されたソース電極２１０、ソース電極２１０と対向し、画素電極２１８と接続されたドレイン電極２１２、ゲート絶縁膜２５２を間に置いてゲートライン２０２と重畳され、ソース電極２１０とドレイン電極２１２との間にチャンネルを形成する活性層２１４、ソース電極２１０及びドレイン電極２１２とのオーミック接触のためのチャンネル部を除いた活性層２１４上に形成されたオーミックコンタクト層２１６を備える。
【００６６】
そして、活性層２１４及びオーミックコンタクト層２１６を含む半導体パターン２１５は、データライン２０４及びデータパッド下部電極２３４とも重畳されるように形成される。
【００６７】
共通ライン２２０は、表示領域でゲートライン２０２と並んで形成された内部共通ライン２２０Ａ、非表示領域で内部共通ライン２２０Ａと共通接続された外部共通ライン２２０Ｂとを備える。このような共通ライン２２０は、前記ゲートライン２０２のように第１及び第２の導電層２０１、２０３が積層された二重層構造で形成される。
【００６８】
共通電極２２２は、各画素領域で内部共通ライン２２０Ａと接続される。具体的には、共通電極２２２は、ゲートライン２０２と隣り合う第１水平部２２２Ａ、第１水平部２２２Ａから画素領域側に伸張されたフィンガー部２２２Ｂを備える。また、共通電極２２２は、フィンガー部２２２Ｂと共通接続され、内部共通ライン２２０Ａと接続された第２水平部２２２Ｃをさらに備える。ここで、共通電極２２２のフィンガー部２２２Ｂ及び第２水平部２２２Ｃは、共通ライン１２０の第１の導電層１０１のような透明導電層のみ形成されるが、第１水平部２２２Ａは共通ライン２２０のような二重導電層構造で形成される。
【００６９】
画素電極２１８は、画素ホール２１９内に保護膜２５４と境界をなして形成され、該画素ホール２１９を通じて露出されたドレイン電極２１２と側面接続される。
具体的には、画素ホール２１９は、共通電極２２２との非重畳部と重畳部とを備える。このような画素ホール２１９の非重畳部は、保護膜２５４及びゲート絶縁膜２５２を貫通して共通電極２２２のフィンガー部２２２Ｂと並んで形成される。画素ホール２１９の重畳部は、共通電極２２２の第１水平部２２２Ａ及びフィンガー部２２２Ｂの下段部と重畳された部分で保護膜１５４、ドレイン電極２１２、半導体パターン２１５を貫通して形成される。この際、共通電極２２２と重畳されたドレイン電極２１２及び半導体パターン２１５のエッチングで、その下のゲート絶縁膜２５２がエッチングされることを防止する。これにより、画素ホール２１９の重畳部には、共通電極２２２を覆うゲート絶縁膜２５２が存在するため、画素電極２１８と共通電極２２２とのショート不良を防止することができる。そして、共通電極２２２と重畳されたドレイン電極２１２及び半導体パターン２１５は、画素ホール２１９の重畳部のエッジ部を覆う形態で残存する。
【００７０】
画素電極２１８は、このような画素ホール２１９内に保護膜２５４と境界をなして形成されるので、共通電極２２２の第１水平部２２２Ａと重畳された水平部２１８Ａ、該水平部２１８Ａから共通電極２２２のフィンガー部２２２Ｂと並んで伸張されたフィンガー部２１８Ｂを備える。そして、画素電極２１８は、画素ホール２１９のエッジ部を通じてドレイン電極２１２及び半導体パターン２１５と側面接続される。
【００７１】
また、画素電極２１８のフィンガー部２１８Ｂが延長されて共通電極２２２の第２水平部２２２Ｃと重畳され、該重畳部にはゲート絶縁膜２５２がエッチングされ、ショート不良が発生されないようにダミーパターン２１１及び半導体パターン２１５が残存する。
【００７２】
ストレージキャパシタ(Ｃst)は、画素電極２１８の水平部２１８Ａが、ゲート絶縁膜２５２を間に置いて共通電極２２２の第１水平部２２２Ａと重畳されて形成される。これにより、画素電極２１８の水平部２１８Ａと共通電極２２２の第１水平部２２２Ａとの間隔が減少するので、ストレージキャパシタ(Ｃst)の容量はさらに増大される。ここで、二重導電層構造を有する共通電極２２２の第１水平部２２２Ａは、ストレージキャパシタ(Ｃst)を介して光漏れを防止する役割をする。
【００７３】
ゲートパッド２２４は、ゲートライン２０２と接続された二重導電層構造のゲートパッド下部電極２２６、ゲート絶縁膜２５２及び保護膜２５４を貫通する第１のコンタクトホール２２８内に形成され、ゲートパッド下部電極２２６と接続されたゲートパッド上部電極２３０を備える。
【００７４】
データパッド２３２は、データライン２０４からその下の半導体パターン２１５と共に延長されたデータパッド下部電極２３４、保護膜２５４とデータパッド下部電極２３４及び半導体パターン２１５を貫通する第２のコンタクトホール２３６内に形成され、データパッド下部電極２３４と側面接続されたデータパッド上部電極２３８を備える。
【００７５】
共通パッド２４０は、外部共通ライン２２０Ｂと接続された二重導電層構造の共通パッド下部電極２４２、ゲート絶縁膜２５２及び保護膜２５４を貫通する第３のコンタクトホール２４４内に形成され、共通パッド下部電極２４２と接続された共通パッド上部電極２４６を備える。
【００７６】
また、図１３に示すように、共通電極２２２のフィンガー部２２２Ｂと画素電極２２２Ｂは、凹凸状で形成されることもある。この場合、共通電極２２２のフィンガー部２２２Ｂでデータライン２０４と隣り合うエッジ部は、データライン２０４と並んで形成されるか、凹凸状で形成される。また、データライン２０４と隣り合う共通電極２２２のフィンガー部２２２Ｂに沿って、凹凸状で形成される。
【００７７】
このような構造を有する本発明の薄膜トランジスタ基板は、次のように３マスク工程で形成される。
図１４Ａ〜図１４Ｂは、本発明の第２の実施の形態に係る反透過型薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図及び断面図を示したのである。
第１のマスク工程で下部基板２５０上にゲートライン２０２、ゲートパッド下部電極２２６、共通ライン２２０、共通電極２２２、共通パッド下部電極２４２を含む第１のマスクパターン群が形成される。ここで、共通電極２２２のフィンガー部２２２Ｂ及び第２水平部２２２Ｃを除いた第１のマスクパターン群は、第１及び第２の導電層２０１、２０３が積層された二重導電層構造で、共通電極２２２及びフィンガー部２２２Ｂ及び第２水平部２２２Ｃは、第１の導電層１０１である透明導電層のみで形成される。このように二重導電層及び単一層構造を有する第１のマスクパターン群は、ハーフトーンマスクまたは回折露光マスクを用いることにより、一つのマスク工程で形成される。このような第１のマスク工程は、図７Ａ〜図７Ｅで前述したのと同様であるため、省略する。但し、共通電極２２２の第１水平部２２２Ａが光漏れ防止のため、二重導電層構造として形成されることのみ異なる。
【００７８】
図１５Ａ〜図１５Ｂは、本発明の第２の実施の形態に係る薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための平面図及び断面図を示したのである。
第１のマスクパターン群が形成された下部基板２５０上にゲート絶縁膜２５２が形成され、その上に第２のマスク工程でデータライン２０４、ソース電極２１０、ドレイン電極２１２、データパッド下部電極２３４、ダミーパターン２１１を含むソース/ドレインパターンと、ソース/ドレインパターンの背面に沿って重畳された活性層２１４及びオーミックコンタクト層２１６を含む半導体パターン２１５を含む第２のマスクパターン群が形成される。このような第２のマスクパターン群は、回折露光マスクまたはハーフトーンマスクを用いた一つのマスク工程で形成される。このような第２のマスク工程は、図９Ａ〜図９Ｅで前述したのと同様であるため、省略する。但し、共通電極２２２の第２水平部２２２Ｃと重畳されたダミーパターン２１１が、半導体パターン２１５と共にさらに形成されることのみ異なる。
【００７９】
図１６Ａ〜図１６Ｂは、本発明の第２の実施の形態の係る薄膜トランジスタ基板の製造方法のうち第３のマスク工程を説明するための平面図及び断面図であり、図１７Ａ〜図１７Ｅは、第３のマスク工程を具体的に説明するための断面図である。
【００８０】
保護膜２５４の形成後、第３のマスク工程で画素ホール２１９と第１〜第３のコンタクトホール２２８，２３６，２４４が形成され、画素電極２１８及びゲートパッド上部電極２３０、データパッド上部電極２３８、共通パッド上部電極２４６を含む第３のマスクパターン群が形成される。ここで、第３のマスクパターン群は画素ホール２１９と第１乃至第３のコンタクトホール２２８、２３６、２４４の形成の際、用いられたフォトレジストパターン上に透明導電層を形成した後、該フォトレジストパターンをリフトオフさせることにより形成される。
【００８１】
詳述すると、図１７Ａのように、第２のマスクパターン群が形成されたゲート絶縁膜２５２上にPECVD、スピンコーティング、スピンレスコーティング等の方法で、保護膜２５４が形成され、その上にフォトレジスト２６９が塗布される。
【００８２】
次に、第３のマスクを用いたフォトリソグラフィー工程でフォトレジスト２６９を露光及び現像して、図１７Ｂのように第３のマスクの遮断部と重畳された遮断領域P1にのみフォトレジストパターン２７０が残り、透過部に重畳されたフル露光領域P2のフォトレジストは除去される。
【００８３】
このようなフォトレジストパターン２７０を介して保護膜２５４とゲート絶縁膜２５２を乾式エッチングすることにより、図１７Ｃに示すように、画素ホール２１９と第１〜第３のコンタクトホール２２８、２３６、２４４が形成される。画素ホール２１９は、共通電極２２２と非重畳された部分では、保護膜２５４及びゲート絶縁膜２５２を貫通し、共通電極２２２と重畳された部分では、保護膜２５４→ドレイン電極２１２→半導体パターン２１５を貫通し、共通電極２２と重畳された他の部分では保護膜２５４→ダミーパターン２１１→半導体パターン２１５を貫通して形成される。この際、ソース/ドレイン金属層の材料としては、乾式エッチングが容易なＭoなどを用いる。これにより、画素ホール２１９と共通電極２２２の重畳部にはゲート絶縁膜２５２が残る。第１〜第３のコンタクトホール２２８、２４４は、保護膜２５４及びゲート絶縁膜２５２を貫通し、第２のコンタクトホール２３６は、保護膜２５４→データパッド下部電極２３４→半導体パターン２１５を貫通して形成される。この場合、保護膜２５４の過エッチングで、フォトレジストパターン２７０のエッジ部が保護膜２５４のエッジ部より突出された形態を有する。
【００８４】
そして、図１７Ｄのようにフォトレジストパターン２７０を覆う透明導電層２７２がスパッタリングなどのような蒸着方法で形成される。この際、突出されたフォトレジストパターン２７０のエッジ部により、直進性を有し、蒸着された透明導電層２７２は、保護膜２５４のエッジ部からオープンされることにより、ストリッパー浸透経路が形成される。
【００８５】
そして、ストリップ工程でフォトレジストパターン２７０とその上の透明導電層２７２を共にリフトオフさせることにより、図１１Ｅのように画素電極２１８、ゲートパッド上部電極２３０、共通パッド上部電極２４６、データパッド上部電極２３８を含む第３のマスクパターン群が形成される。この際、保護膜２５４のエッジ部から透明導電膜２７２がオープンされたストリッパー浸透経路を通してフォトレジストパターン２７０と保護膜２５４の間にストリッパーが容易に浸透されることにより、リフトオフ効率が向上される。この結果、画素電極２１８は、画素ホール２１９内に形成され、ドレイン電極２１２と側面接続される。ゲートパッド上部電極２３０は、第１のコンタクトホール２２８内に形成され、ゲートパッド下部電極２２６と接続される。データパッド上部電極２３８は、第２のコンタクトホール２３６内に形成され、データパッド下部電極２３４と側面接続される。共通パッド上部電極２４６は、第３のコンタクトホール２４４内に形成され、共通パッド下部電極２４２と接続される。このような第２のマスクパターン群は、該当ホール内で保護膜１５４と境界をなす。
【００８６】
このような本発明の第２の実施の形態に係る薄膜トランジスタ基板の製造方法は、画素ホール２１９及び第３のコンタクトホール２３６をフル露光領域に形成することから、部分露光領域で画素ホール１１９および第３のコンタクトホール１３６を形成する第１の実施の形態と異なる。これにより、第１の実施の形態の第３のマスク工程に含まれたフォトレジストパターンのアッシング工程とアッシングされたフォトレジストパターンを通じて露出された保護膜エッチング工程が削除されることにより、工程時間を減らし、生産性を向上させることができる。また、後続に進行される画素電極２１８のリフトオフ工程を容易にでき、工程性が確保される。
【００８７】
また、フル露光で画素ホール２１９を形成すると、部分露光で形成された第１の実施の形態の画素ホール１１９より線幅を狭く有することができる。この結果、画素ホール２１９内に形成された画素電極２１８の線幅が減少し、画素電極２１８のフィンガー部２１８Ｂと共通電極２２２のフィンガー部２２２Ｂとの間の開口率が増加する効果を得ることができる。
【００８８】
上述のように、本発明に係る水平電界薄膜トランジスタ基板及びその製造方法は、ハーフトーン(または、回折露光)マスクを用いて単一層構造の共通電極を二重導電層構造の他の第１のマスクパターン群と共に形成する。
【００８９】
また、本発明に係る水平電界薄膜トランジスタ基板及びその製造方法は、保護膜のパターニングの際、用いられたフォトレジストパターンをリフトオフ工程で透明導電膜をパターニングして第３のマスクパターン群を形成する。
【００９０】
また、本発明に係る水平電界薄膜トランジスタ基板及びその製造方法は、ハーフトーン(または、回折露光)マスクを用いて部分露光で保護膜を貫通する画素ホールと第２のコンタクトホールを、フル露光でゲート絶縁膜まで貫通する第１及び第３のコンタクトホールを形成する。
【００９１】
これにより、本発明の薄膜トランジスタ基板及びその製造方法は、３マスク工程で工程を単純化することができる。
【００９２】
また、本発明に係る水平電界薄膜トランジスタ基板及びその製造方法は、フル露光で画素ホールの第３のコンタクトホールを形成することにより、部分露光として形成した場合より、フォトレジストパターンのアッシング工程とアッシングされたフォトレジストパターンを介して露出された保護膜エッチング工程を削除することができる。この結果、工程の時間を減らすことができる。
【００９３】
さらに、本発明の係る水平電界薄膜トランジスタ基板及びその製造方法は、フル露光で画素ホールを形成することにより、部分露光で形成する場合より、線幅を狭く有することができる。この結果、画素ホール内に形成された画素電極の線幅か減少し、画素電極と共通電極との間の開口率が向上する効果を得ることができる。
【００９４】
以上説明したように、当業者であれば、本発明の技術思想を脱しない範囲内で、多様な変更及び修正が可能であることがわかる。従って、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限られるのではなく、特許請求の範囲により定められるべきである。
【図面の簡単な説明】
【００９５】
【図１】従来の液晶表示パネルの構造を概略的に示す斜視図である。
【図２】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板を示す平面図である。
【図３】図２に示した水平電界薄膜トランジスタ基板を、III-III'、IV-IV'、Ｖ−Ｖ'、VI−VI'線に沿って切断して示す断面図である。
【図４】図２に示した水平電界薄膜トランジスタ基板において、共通電極及び画素電極の構造を変更して示した平面図である。
【図５Ａ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図である。
【図５Ｂ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための断面図である。
【図６Ａ】本発明の第１のマスク工程を具体的に説明するための断面図である。
【図６Ｂ】本発明の第１のマスク工程を具体的に説明するための断面図である。
【図６Ｃ】本発明の第１のマスク工程を具体的に説明するための断面図である。
【図６Ｄ】本発明の第１のマスク工程を具体的に説明するための断面図である。
【図６Ｅ】本発明の第１のマスク工程を具体的に説明するための断面図である。
【図７Ａ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための平面図である。
【図７Ｂ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための断面図である。
【図８Ａ】本発明の第２のマスク工程を具体的に説明するための断面図である。
【図８Ｂ】本発明の第２のマスク工程を具体的に説明するための断面図である。
【図８Ｃ】本発明の第２のマスク工程を具体的に説明するための断面図である。
【図８Ｄ】本発明の第２のマスク工程を具体的に説明するための断面図である。
【図８Ｅ】本発明の第２のマスク工程を具体的に説明するための断面図である。
【図９Ａ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための平面図である。
【図９Ｂ】本発明の第１の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための断面図である。
【図１０Ａ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１０Ｂ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１０Ｃ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１０Ｄ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１０Ｅ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１０Ｆ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１１】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板を示す平面図である。
【図１２】図１１に示した薄膜トランジスタ基板をVII-VII'、IV’、Ｖ-Ｖ’、VI-VI'線に沿って切断して示す断面図である。
【図１３】図１１に示した水平電界薄膜トランジスタ基板で、共通電極及び画素電極の構造を変更して示す平面図である。
【図１４Ａ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための平面図である。
【図１４Ｂ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第１のマスク工程を説明するための断面図である。
【図１５Ａ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための平面図である。
【図１５Ｂ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第２のマスク工程を説明するための断面図である。
【図１６Ａ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための平面図である。
【図１６Ｂ】本発明の第２の実施の形態に係る水平電界薄膜トランジスタ基板の製造方法のうち、第３のマスク工程を説明するための断面図である。
【図１７Ａ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１７Ｂ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１７Ｃ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１７Ｄ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１７Ｅ】本発明の第３のマスク工程を具体的に説明するための断面図である。
【図１】
2006163407.tif 000003
【図２】
2006163407.tif 000004
【図３】
2006163407.tif 000005
【図４】
2006163407.tif 000006
【図５Ａ】
2006163407.tif 000007
【図５Ｂ】
2006163407.tif 000008
【図６Ａ】
2006163407.tif 000009
【図６Ｂ】
2006163407.tif 000010
【図６Ｃ】
2006163407.tif 000011
【図６Ｄ】
2006163407.tif 000012
【図６Ｅ】
2006163407.tif 000013
【図７Ａ】
2006163407.tif 000014
【図７Ｂ】
2006163407.tif 000015
【図８Ａ】
2006163407.tif 000016
【図８Ｂ】
2006163407.tif 000017
【図８Ｃ】
2006163407.tif 000018
【図８Ｄ】
2006163407.tif 000019
【図８Ｅ】
2006163407.tif 000020
【図９Ａ】
2006163407.tif 000021
【図９Ｂ】
2006163407.tif 000022
【図１０Ａ】
2006163407.tif 000023
【図１０Ｂ】
2006163407.tif 000024
【図１０Ｃ】
2006163407.tif 000025
【図１０Ｄ】
2006163407.tif 000026
【図１０Ｅ】
2006163407.tif 000027
【図１０Ｆ】
2006163407.tif 000028
【図１１】
2006163407.tif 000029
【図１２】
2006163407.tif 000030
【図１３】
2006163407.tif 000031
【図１４Ａ】
2006163407.tif 000032
【図１４Ｂ】
2006163407.tif 000033
【図１５Ａ】
2006163407.tif 000034
【図１５Ｂ】
2006163407.tif 000035
【図１６Ａ】
2006163407.tif 000036
【図１６Ｂ】
2006163407.tif 000037
【図１７Ａ】
2006163407.tif 000038
【図１７Ｂ】
2006163407.tif 000039
【図１７Ｃ】
2006163407.tif 000040
【図１７Ｄ】
2006163407.tif 000041
【図１７Ｅ】
2006163407.tif 000042