(57)【要約】【課題】  正論理で構成しても負論理で構成しても、出力信号のパルス幅を同一にできる双方向シフトレジスタを提供すること。【解決手段】  データ線駆動回路２００は、シフトレジスタ単位回路Ａを複数段備える。シフトレジスタ単位回路Ａは、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢに同期してＸ転送開始パルスＳＴＸを転送する第１および第２のトランスファゲート２０１、２０２と、入力信号を反転して出力する第１の論理回路２０３と、転送方向制御信号ＤＩＲの論理レベルに応じて互いに排他的に有効となる第１および第２のクロックドインバータ２０４、２０５と、を備える。第１の論理回路２０３の出力端は、クロックドインバータ２０４、２０５の入力端に接続され、クロックドインバータ２０４、２０５の出力端は、トランスファゲート２０１、２０２を介して、第１の論理回路２０３の入力端に接続される。【選択図】        図３
2006216091.tif 000002
【特許請求の範囲】
【請求項１】
転送方向制御信号の論理レベルによって示される方向に開始パルスを転送するシフトレジスタ単位回路を複数段備えた双方向シフトレジスタであって、
前記シフトレジスタ単位回路は、クロック信号およびこのクロック信号を反転させた反転クロック信号のうち一方に同期して開始パルスを転送する第１のトランスファゲートと、他方に同期して開始パルスを転送する第２のトランスファゲートと、
入力信号を反転して出力する第１の論理回路と、
転送方向制御信号の論理レベルに応じて互いに排他的に有効となる第１および第２のクロックドインバータと、を備え、
前記第１の論理回路の出力端は、前記第１および第２のクロックドインバータの入力端に接続され、
前記第１および第２のクロックドインバータの出力端は、前記第１および第２のトランスファゲートを介して、前記第１の論理回路の入力端に接続されることを特徴とする双方向シフトレジスタ。
【請求項２】
リセット信号を出力するリセット回路をさらに備え、
前記第１の論理回路は、前記第１または第２のトランスファゲートから出力された信号と前記リセット信号とをそれぞれ反転させて論理積を演算するノア回路であることを特徴とする請求項１に記載の双方向シフトレジスタ。
【請求項３】
リセット信号を出力するリセット回路をさらに備え、
前記第１の論理回路は、前記第１または第２のトランスファゲートから出力された信号と前記リセット信号とをそれぞれ反転させて論理和を演算するナンド回路であることを特徴とする請求項１に記載の双方向シフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向シフトレジスタに関し、例えば、液晶のデータ線駆動回路や走査線駆動回路、これらの駆動回路を用いた電気光学装置、および電子機器に用いられる。
【背景技術】
【０００２】
従来より、画像表示領域に画像を表示する電気光学装置として液晶表示装置が知られている。この液晶表示装置は、例えば、画像表示領域に配線されたデータ線や走査線に、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や走査線駆動回路を有している。このようなデータ線駆動回路や走査線駆動回路は、サンプリング信号を出力する双方向シフトレジスタを備えており、このサンプリング信号に基づいて、各画素に画像信号が書き込まれる。
【０００３】
＜１：従来例に係る双方向シフトレジスタの構成＞
図１４は、従来例に係る正論理で構成された双方向シフトレジスタ１００の一部の回路図である。
この双方向シフトレジスタ１００は、複数の薄膜トランジスタを含んで構成されたｎ個のシフトレジスタ単位回路Ａ１、Ａ２、…、Ａｎと、ｎ−１個の論理演算単位回路Ｂ１、Ｂ２、…、Ｂ（ｎ−１）と、を含んで構成されている。ここで、ｎは２以上の自然数である。
【０００４】
以下、シフトレジスタ単位回路Ａ１〜Ａ４および論理演算単位回路Ｂ１〜Ｂ３について詳細に説明するが、他のシフトレジスタ単位回路Ａ５〜Ａｎや論理演算単位回路Ｂ４〜Ｂ（ｎ−１）も同様の構成である。
シフトレジスタ単位回路Ａ１〜Ａ４には、第１クロック信号ＣＫ１、反転第１クロック信号ＣＫ１Ｂ、第２クロック信号ＣＫ２、および反転第２クロック信号ＣＫ２Ｂが供給され、これらクロック信号ＣＫ１、ＣＫ１Ｂ、ＣＫ２、ＣＫ２Ｂに同期して転送開始パルスＳＴを転送し、出力信号Ｐ１〜Ｐ４を出力する。ここで、このシフトレジスタ単位回路Ａ１〜Ａ４には、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢが供給され、これによって、転送方向が制御される。
【０００５】
論理演算単位回路Ｂ１〜Ｂ３は、それぞれ、シフトレジスタ単位回路Ａ１〜Ａ４の出力信号Ｐ１〜Ｐ４に基づいて、サンプリング信号Ｓｍ１〜Ｓｍ３を生成する。
【０００６】
具体的には、論理演算単位回路Ｂは、それぞれ、２段のシフトレジスタ単位回路Ａに対応した正論理の論理積を演算するアンド回路である。すなわち、論理演算単位回路Ｂｍ（ｍはｎ−１以下の自然数）には、シフトレジスタ単位回路Ａｍからの出力信号Ｐｍ、および、シフトレジスタ単位回路Ａｍ＋１からの出力信号Ｐ（ｍ＋１）が入力される。この論理演算単位回路Ｂｍは、これら出力信号Ｐｍおよび出力信号Ｐ（ｍ＋１）の論理積を演算して、サンプリング信号Ｓｍｍとして出力する。
なお、双方向シフトレジスタを負論理で構成した場合、論理演算単位回路Ｂは、シフトレジスタ単位回路Ａに対応した負論理の論理積を演算するノア回路とする。
【０００７】
シフトレジスタ単位回路Ａ１〜Ａ４は、例えば、それぞれ、第１および第２のクロックドインバータ１０１、１０２と、インバータ１０３と、第１および第２のトランスファゲート１０４、１０５と、を有する。第１および第２のクロックドインバータ１０１、１０２の出力端は、インバータ１０３の入力端に接続され、インバータ１０３の出力端は、第１および第２のトランスファゲート１０４、１０５を介して、第１および第２のクロックドインバータ１０１、１０２の入力端に接続されている（特許文献１参照）。
【０００８】
第１のクロックドインバータ１０１の制御端子には、第１クロック信号ＣＫ１および反転第１クロック信号ＣＫ１Ｂ、ならびに、第２クロック信号ＣＫ２および反転第２クロック信号ＣＫ２Ｂのうち一方が供給され、第２のクロックドインバータ１０２の制御端子には、他方が供給される。
【０００９】
第１のトランスファゲート１０４の制御端子には転送方向制御信号ＤＩＲが供給され、第２のトランスファゲート１０５の制御端子には反転転送方向制御信号ＤＩＲＢが供給される。これにより、第１および第２のトランスファゲート１０４、１０５のうち一方のみをオンにして、転送開始パルスＳＴの転送方向が設定される。ここでは、反転転送方向制御信号ＤＩＲＢの論理レベルがＨレベル（ハイレベル）の場合を想定する。つまり、第１のトランスファゲート１０４は全て高インピーダンス状態であり、第２のトランスファゲート１０５は全てオン状態であり、転送開始パルスＳＴを図１４中左から右に転送する。
【００１０】
次に、シフトレジスタ単位回路Ａ１〜Ａ４の動作について説明する。
Ｈアクティブの転送開始パルスＳＴが入力されるとともに、第１クロック信号ＣＫ１がＨレベル、第２クロック信号ＣＫ２がＬレベルである状態を想定する。
【００１１】
この状態では、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、入力がＨレベルで出力がＬレベル（ローレベル）のインバータとして動作しており、出力信号Ｐ１の出力がＨレベルとなっている。
一方、シフトレジスタ単位回路Ａ１において、第２のクロックドインバータ１０２は、高インピーダンス状態であり、また、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０１も、入力側がＨレベルの高インピーダンス状態である。
【００１２】
この状態から、第１クロック信号ＣＫ１がＬレベルになり、第２クロック信号ＣＫ２がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、入力がＨレベルで出力がＬレベルのインバータとして動作する状態から、高インピーダンス状態となる。同時に、第２のクロックドインバータ１０２は、高インピーダンス状態から、入力がＨレベルで出力がＬレベルのインバータとして動作する状態となる。したがって、シフトレジスタ単位回路Ａ１において、第２のクロックドインバータ１０２およびインバータ１０３によって、ラッチ回路が構成され、出力信号Ｐ１の出力は、依然としてＨレベルとなっている。
【００１３】
一方、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０２は、入力側がＨレベルの高インピーダンス状態から、入力がＨレベルで出力がＬレベルのインバータとして動作する状態となり、出力信号Ｐ２の出力がＨレベルとなる。
【００１４】
続いて、この状態から、第２クロック信号ＣＫ２がＬレベルになり、第１クロック信号ＣＫ１がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、高インピーダンス状態から、入力がＬレベルで出力がＨレベルのインバータとして動作する状態となる。同時に、第２のクロックドインバータ１０２は、入力がＨレベルで出力がＬレベルのインバータとして動作する状態から、高インピーダンス状態となる。したがって、出力信号Ｐ１の出力は、Ｌレベルとなる。
【００１５】
一方、シフトレジスタ単位回路Ａ２においては、ラッチ回路が構成されて、依然として、出力信号Ｐ２の出力がＨレベルとなる。また、シフトレジスタ単位回路Ａ３において、出力信号Ｐ３の出力がＬレベルからＨレベルとなる。
【００１６】
以上より、シフトレジスタ単位回路Ａ１〜Ａｎにおいて、出力信号Ｐ１〜ＰｎがＬレベルからＨレベルに遷移するタイミングは、第１のクロックドインバータ１０１が、入力側がＨレベルの高インピーダンス状態からオン状態となるタイミングによって決定される。
また、出力信号Ｐ１〜ＰｎがＨレベルからＬレベルに遷移するタイミングも、第１のクロックドインバータ１０１が、入力側がＬレベルの高インピーダンス状態からオン状態となるタイミングによって決定される。
【００１７】
次に、双方向シフトレジスタを負論理で構成した場合のシフトレジスタ単位回路Ａ１〜Ａ４の動作について説明する。
【００１８】
Ｌアクティブの転送開始パルスＳＴが入力されるとともに、第１クロック信号ＣＫ１がＨレベル、第２クロック信号ＣＫ２がＬレベルである状態を想定する。
この状態では、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、入力がＬレベルで出力がＨレベル（ハイレベル）のインバータとして動作しており、出力信号Ｐ１の出力がＬレベルとなっている。
一方、シフトレジスタ単位回路Ａ１において、第２のクロックドインバータ１０２は、高インピーダンス状態であり、また、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０１も、入力側がＬレベルの高インピーダンス状態である。
【００１９】
この状態から、第１クロック信号ＣＫ１がＬレベルになり、第２クロック信号ＣＫ２がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、入力がＬレベルで出力がＨレベルのインバータとして動作する状態から、高インピーダンス状態となる。同時に、第２のクロックドインバータ１０２は、高インピーダンス状態から、入力がＬレベルで出力がＨレベルのインバータとして動作する状態となる。したがって、シフトレジスタ単位回路Ａ１において、第２のクロックドインバータ１０２およびインバータ１０３によって、ラッチ回路が構成され、出力信号Ｐ１の出力は、依然としてＬレベルとなっている。
【００２０】
一方、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０２は、入力側がＬレベルの高インピーダンス状態から、入力がＬレベルで出力がＨレベルのインバータとして動作する状態となり、出力信号Ｐ２の出力がＬレベルとなる。
【００２１】
続いて、この状態から、第２クロック信号ＣＫ２がＬレベルになり、第１クロック信号ＣＫ１がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のクロックドインバータ１０１は、高インピーダンス状態から、入力がＨレベルで出力がＬレベルのインバータとして動作する状態となる。同時に、第２のクロックドインバータ１０２は、入力がＬレベルで出力がＨレベルのインバータとして動作する状態から、高インピーダンス状態となる。したがって、出力信号Ｐ１の出力は、Ｈレベルとなる。
【００２２】
一方、シフトレジスタ単位回路Ａ２においては、ラッチ回路が構成されて、依然として、出力信号Ｐ２の出力がＬレベルとなる。また、シフトレジスタ単位回路Ａ３において、出力信号Ｐ３の出力がＨレベルからＬレベルとなる。
【００２３】
以上より、シフトレジスタ単位回路Ａ１〜Ａｎにおいて、出力信号Ｐ１〜ＰｎがＨレベルからＬレベルに遷移するタイミングは、第１のクロックドインバータ１０１が、入力側がＬレベルの高インピーダンス状態からオン状態となるタイミングによって決定される。
また、出力信号Ｐ１〜ＰｎがＬレベルからＨレベルに遷移するタイミングも、第１のクロックドインバータ１０１が、入力側がＨレベルの高インピーダンス状態からオン状態となるタイミングによって決定される。
【００２４】
＜１−１：インバータの構成＞
上述したシフトレジスタ単位回路Ａ１〜Ａｎ等を構成するインバータは、以下のような構成である。
図１５は、インバータのトランジスタレベルでの回路図である。
インバータは、ｐチャネルＭＯＳトランジスタ１１１（以降、ｐＭＯＳと呼ぶ）とｎチャネルＭＯＳトランジスタ１１２（以降、ｎＭＯＳと呼ぶ）とを組合せたＣＭＯＳ形である。具体的には、ｐＭＯＳ１１１およびｎＭＯＳ１１２のゲートは、入力端に接続され、ｐＭＯＳ１１１およびｎＭＯＳ１１２のドレインは、出力端に接続されている。
このインバータでは、入力がＨレベルの場合、ｐＭＯＳ１１１がオフ、ｎＭＯＳ１１２がオンとなる。すると、ｎＭＯＳ１１２側の電圧が出力端に現れて、出力はＬレベルとなる。一方、入力がＬレベルの場合、ｎＭＯＳ１１２がオフ、ｐＭＯＳ１１１がオンとなる。すると、ｐＭＯＳ１１１側の電圧が出力端に現れて、出力はＨレベルとなる。
【００２５】
＜１−２：第１クロック信号で動作するクロックドインバータの構成＞
上述したシフトレジスタ単位回路Ａ１〜Ａｎを構成する、第１クロック信号ＣＫ１がＨレベルの場合に動作するクロックドインバータは、以下のような構成である。
図１６は、第１クロック信号ＣＫ１で動作するクロックドインバータのトランジスタレベルでの回路図である。
このクロックドインバータは、２つのｐＭＯＳおよび２つのｎＭＯＳが直列に接続されて構成される。具体的には、第２のｐＭＯＳ１１３、第１のｐＭＯＳ１１１、第１のｎＭＯＳ１１２、および第２のｎＭＯＳ１１４の順に接続されている。第１のｐＭＯＳ１１１および第１のｎＭＯＳ１１２は、上述したインバータと同様の構成である。また、このクロックドインバータは、第１クロック信号ＣＫ１がＨレベルになると動作するため、第２のｐＭＯＳ１１３には、反転第１クロック信号ＣＫ１Ｂが供給され、第２のｎＭＯＳ１１４には、第１クロック信号ＣＫ１が供給される。
【００２６】
第１クロック信号ＣＫ１で動作するクロックドインバータの動作は、以下の４通りになる。
（１−１）入力レベルがＨの場合、第１クロック信号ＣＫ１によって第２のｎＭＯＳ１１４がオン状態となることにより、高インピーダンス状態からオン状態となる。
（１−２）入力レベルがＨの場合、第１クロック信号ＣＫ１によって第２のｎＭＯＳ１１４がオフ状態となることにより、オン状態から高インピーダンス状態となる。
（１−３）入力レベルがＬの場合、反転第１クロック信号ＣＫ１Ｂによって第２のｐＭＯＳ１１３がオン状態となることにより、高インピーダンス状態からオン状態となる。
（１−４）入力レベルがＬの場合、反転第１クロック信号ＣＫ１Ｂによって第２のｐＭＯＳ１１３がオフ状態となることにより、オン状態から高インピーダンス状態となる。
【００２７】
＜１−３：第２クロック信号で動作するクロックドインバータの構成＞
図１７は、第２クロック信号ＣＫ２で動作するクロックドインバータのトランジスタレベルでの回路図である。
このクロックドインバータは、第１クロック信号ＣＫ１で動作するクロックドインバータと略同様の構成であるが、第２クロック信号ＣＫ２がＨレベルになると動作するため、第２のｐＭＯＳ１１３には、反転第２クロック信号ＣＫ２Ｂが供給され、第２のｎＭＯＳ１１４には、第２クロック信号ＣＫ２が供給される。
【００２８】
第２クロック信号ＣＫ２で動作するクロックドインバータの動作は、以下の４通りになる。
（２−１）入力レベルがＨの場合、第２クロック信号ＣＫ２によって第２のｎＭＯＳ１１４がオン状態となることにより、高インピーダンス状態からオン状態となる。
（２−２）入力レベルがＨの場合、第２クロック信号ＣＫ２によって第２のｎＭＯＳ１１４がオフ状態となることにより、オン状態から高インピーダンス状態となる。
（２−３）入力レベルがＬの場合、反転第２クロック信号ＣＫ２Ｂによって第２のｐＭＯＳ１１３がオン状態となることにより、高インピーダンス状態からオン状態となる。
（２−４）入力レベルがＬの場合、反転第２クロック信号ＣＫ２Ｂによって第２のｐＭＯＳ１１３がオフ状態となることにより、オン状態から高インピーダンス状態となる。
【特許文献１】特開平１１−１７６１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
＜１−４：反転クロック信号生成回路＞
ところで、上述したクロックドインバータに供給される反転クロック信号は、具体的には、以下のような反転クロック信号生成回路１２０で生成される。
図１８は、反転クロック信号生成回路１２０の回路図である。
反転クロック信号生成回路は、インバータ１２１と、このインバータ１２１の入出力側の配線に寄生する容量１２２、１２３と、で構成される。インバータ１２１は、それぞれ、図１５に示すインバータと同様の構成である。
【００３０】
インバータ１２１にクロック信号ＣＫ１、ＣＫ２を供給すると、このクロック信号ＣＫ１、ＣＫ２は、第１のインバータ１２１で反転され、反転クロック信号ＣＫ１Ｂ、ＣＫ２Ｂとなる。
【００３１】
ところで、ｐＭＯＳとｎＭＯＳとでは、正孔の移動度と電子の移動度とに差があるため、オン、オフ動作の電圧レベル、つまり閾値が異なる。
したがって、図１８に示す反転クロック信号生成回路を用いて、反転クロック信号ＣＫ１Ｂ、ＣＫ２Ｂを生成することで、図１９、図２０に示すように、反転クロック信号ＣＫ１Ｂ、ＣＫ２Ｂは、クロック信号ＣＫ１、ＣＫ２に対して遅延時間Ｔｄが生じる。
【００３２】
すなわち、クロック信号ＣＫ１、ＣＫ２がＨレベルからＬレベルに遷移し始めても、インバータを構成するｐＭＯＳが直ちにオン、ｎＭＯＳが直ちにオフとなることはない。つまり、一定電圧下がったレベルにおいて、ｎＭＯＳがオフとなるよりも早いタイミングでｐＭＯＳがオンとなる。すると、ｐＭＯＳ側の電圧が出力端に現れるから、反転クロック信号ＣＫ１Ｂ、ＣＫ２ＢがＬレベルからＨレベルに遷移し始める。
また、クロック信号ＣＫ１、ＣＫ２がＬレベルからＨレベルに遷移し始めても、インバータを構成するｐＭＯＳが直ちにオフ、ｎＭＯＳが直ちにオンとなることはない。そして、一定電圧上がったレベルにおいて、ｐＭＯＳがオフされるまで、ｐＭＯＳ側の電圧が出力端に現れて、反転クロック信号ＣＫ１Ｂ、ＣＫ２ＢはＨレベルのままである。
【００３３】
よって、クロック信号ＣＫ１、ＣＫ２の立ち上がりと、クロック信号ＣＫ１Ｂ、ＣＫ２Ｂの立ち上がりとの間に、遅延時間Ｔｄが発生する。また、クロック信号ＣＫ１、ＣＫ２の立ち下がりと、クロック信号ＣＫ１Ｂ、ＣＫ２Ｂの立ち下がりとの間にも、遅延時間Ｔｄが発生する。ここで、クロック信号ＣＫ１、ＣＫ２は、Ｈレベルとなる期間が互いに重ならないようになっている。
【００３４】
＜１−５：クロック信号および反転クロック信号が出力信号に与える影響＞
以上のクロック信号ＣＫ１、ＣＫ２、および、このクロック信号ＣＫ１、ＣＫ２に対して遅延時間Ｔｄが生じた反転クロック信号ＣＫ１Ｂ、ＣＫ２Ｂを、双方向シフトレジスタ１００に供給する。
図１９は、双方向シフトレジスタを正論理で構成した場合のタイミングチャートである。
シフトレジスタ単位回路Ａ１〜Ａｎのうち、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第１クロック信号ＣＫ１がＨレベルになることにより、入力側がＨレベルの高インピーダンス状態からオン状態となる。したがって、奇数番目の出力信号Ｐは、時刻Ｔ１Ａ、Ｔ３Ａにおいて、（１−１）第１クロック信号ＣＫ１によって第２のｎＭＯＳ１１４がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【００３５】
一方、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第１クロック信号ＣＫ１がＨレベルになることにより、入力側がＬレベルの高インピーダンス状態からオン状態となる。したがって、奇数番目の出力信号Ｐは、時刻Ｔ４Ａ、Ｔ７Ａにおいて、（１−３）反転第１クロック信号ＣＫ１Ｂによって第２のｐＭＯＳ１１３がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００３６】
また、シフトレジスタ単位回路Ａ１〜Ａｎのうち、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第２クロック信号ＣＫ２がＨレベルになることにより、入力側がＨレベルの高インピーダンス状態からオン状態となる。
したがって、偶数番目の出力信号Ｐは、時刻Ｔ２Ａ、Ｔ５Ａにおいて、（２−１）第２クロック信号ＣＫ２によって第２のｎＭＯＳ１１４がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【００３７】
一方、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第２クロック信号ＣＫ２がＨレベルになることにより、入力側がＬレベルの高インピーダンス状態からオン状態となる。したがって、偶数番目の出力信号Ｐは、時刻Ｔ６Ａ、Ｔ８Ａにおいて、（２−３）反転第２クロック信号ＣＫ２Ｂによって第２のｐＭＯＳ１１３がオン状態となることによって、ＨレベルからＬレベルに遷移する。
【００３８】
よって、双方向シフトレジスタを正論理で構成した場合、出力信号Ｐのパルス幅は、Ｔｐ＋Ｔｄとなる。
【００３９】
図２０は、双方向シフトレジスタを負論理で構成した場合のタイミングチャートである。
シフトレジスタ単位回路Ａ１〜Ａｎのうち、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第１クロック信号ＣＫ１がＨレベルになることにより、入力側がＬレベルの高インピーダンス状態からオン状態となる。したがって、奇数番目の出力信号Ｐは、時刻Ｔ１Ｂ、Ｔ４Ｂにおいて、（１−３）反転第１クロック信号ＣＫ１Ｂによって第２のｐＭＯＳ１１３がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００４０】
一方、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第１クロック信号ＣＫ１がＨレベルになることにより、入力側がＨレベルの高インピーダンス状態からオン状態となる。したがって、奇数番目の出力信号Ｐは、時刻Ｔ３Ｂ、Ｔ７Ｂにおいて、（１−１）第１クロック信号ＣＫ１によって第２のｎＭＯＳ１１４がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【００４１】
また、シフトレジスタ単位回路Ａ１〜Ａｎのうち、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第２クロック信号ＣＫ２がＨレベルになることにより、入力側がＬレベルの高インピーダンス状態からオン状態となる。
したがって、偶数番目の出力信号Ｐは、時刻Ｔ２Ｂ、Ｔ６Ｂにおいて、（２−３）反転第２クロック信号ＣＫ２Ｂによって第２のｐＭＯＳ１１３がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００４２】
一方、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のクロックドインバータ１０１は、第２クロック信号ＣＫ２がＨレベルになることにより、入力側がＨレベルの高インピーダンス状態からオン状態となる。したがって、偶数番目の出力信号Ｐは、時刻Ｔ５Ｂ、Ｔ８Ｂにおいて、（２−１）第２クロック信号ＣＫ２によって第２の２ＭＯＳ１１４がオン状態となることによって、ＬレベルからＨレベルに遷移する。
【００４３】
よって、双方向シフトレジスタを負論理で構成した場合、出力信号Ｐのパルス幅は、Ｔｐ−Ｔｄとなる。
【００４４】
したがって、双方向シフトレジスタを正論理で構成した場合と負論理で構成した場合とで、出力信号Ｐのパルス幅が、２Ｔｄだけ異なる。そのため、上述した双方向シフトレジスタを例えばデータ線駆動回路として用いると、設計変更の際、出力信号のパルス幅の変化を考慮する必要があり、設計作業に時間がかかっていた。
【００４５】
本発明は、双方向シフトレジスタを正論理で構成しても負論理で構成しても、出力信号のパルス幅を同一にできる双方向シフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【００４６】
本発明のシフトレジスタは、転送方向制御信号の論理レベルによって示される方向に開始パルスを転送するシフトレジスタ単位回路を複数段備えた双方向シフトレジスタであって、前記シフトレジスタ単位回路は、クロック信号およびこのクロック信号を反転させた反転クロック信号のうち一方に同期して開始パルスを転送する第１のトランスファゲートと、他方に同期して開始パルスを転送する第２のトランスファゲートと、入力信号を反転して出力する第１の論理回路と、転送方向制御信号の論理レベルに応じて互いに排他的に有効となる第１および第２のクロックドインバータと、を備え、前記第１の論理回路の出力端は、前記第１および第２のクロックドインバータの入力端に接続され、前記第１および第２のクロックドインバータの出力端は、前記第１および第２のトランスファゲートを介して、前記第１の論理回路の入力端に接続されることを特徴とする。
【００４７】
上述したように、従来では、開始パルスを転送するタイミングをクロックドインバータで制御していた。このクロックドインバータでは、入力信号のレベルによって、高インピーダンス状態からオン状態になるタイミングを制御するのはｐＭＯＳかｎＭＯＳか決まっている。そのため、双方向シフトレジスタを正論理で構成した場合と負論理で構成した場合とで、シフトレジスタ単位回路からの出力信号のパルス幅が異なっていた。
そこで、この発明によれば、開始パルスを転送するタイミングをトランスファゲートで制御した。よって、入力信号のレベルにかかわらず高インピーダンス状態からオン状態になるタイミングを制御するのは、ｐＭＯＳまたはｎＭＯＳのうち動作のタイミングが早い方になる。したがって、双方向シフトレジスタを正論理で構成しても負論理で構成しても、シフトレジスタ単位回路からの出力信号のパルス幅は同一となる。よって、設計変更する際、出力信号のパルス幅の変化を考慮する必要がなく、設計作業を迅速に行うことができる。
【００４８】
また、入力信号を反転させて出力するインバータやクロックドインバータは、トランスファゲートと異なり、電力を消費する構造である。従来では、シフトレジスタ単位回路を構成する５つの回路素子のうち、２つのクロックドインバータ、１つのインバータ、および１つのトランスファゲートが動作する。よって、電力を消費する回路素子は３つである。これに対し、本発明では、シフトレジスタ単位回路を構成する５つの回路素子のうち、２つのトランスファゲート、第１の論理回路、および１つのクロックドインバータが動作する。よって、電力を消費する回路素子は２つである。したがって、従来のシフトレジスタに比べて、消費電力を低減できる。
【００４９】
本発明では、リセット信号を出力するリセット回路をさらに備え、前記第１の論理回路は、前記第１または第２のトランスファゲートから出力された信号と前記リセット信号とをそれぞれ反転させて論理積を演算するノア回路であることが好ましい。
【００５０】
従来では、液晶の初期状態が不安定なため、各画素の初期の表示状態にばらつきが生じていた。しかしながら、この発明によれば、開始パルスおよびリセット信号をＨアクティブとし、このリセット信号を第１の論理回路に入力することにより、全てのシフトレジスタ単位回路の初期状態を容易に同一にできる。
【００５１】
本発明では、リセット信号を出力するリセット回路をさらに備え、前記第１の論理回路は、前記第１または第２のトランスファゲートから出力された信号と前記リセット信号とをそれぞれ反転させて論理和を演算するナンド回路であることが好ましい。
【００５２】
従来では、液晶の初期状態が不安定なため、各画素の初期の表示状態にばらつきが生じていた。しかしながら、この発明によれば、開始パルスおよびリセット信号をＬアクティブとし、このリセット信号を第１の論理回路に入力することにより、全てのシフトレジスタ単位回路の初期状態を容易に同一にできる。
【発明を実施するための最良の形態】
【００５３】
＜２．電気光学装置の全体構成＞
図１は、本実施形態に係る双方向シフトレジスタとしてのデータ線駆動回路２００が適用された電気光学装置１の全体構成を示すブロック図である。
まず、電気光学装置１は、電気光学材料として液晶を用いる。この電気光学装置１は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）が形成された素子基板と、この素子基板に所定間隔おいて対向配置された対向基板と、これら素子基板および対向基板の間に設けられた液晶とを有する。
【００５４】
電気光学装置１は、液晶パネルＡＡの他に、タイミング発生回路３００、および画像処理回路４００を備える。液晶パネルＡＡの素子基板上には、画像表示領域Ａ、走査線駆動回路５００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１〜Ｌ３が形成される。
【００５５】
この電気光学装置１に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期して、第１Ｙクロック信号ＹＣＫ１、反転第１Ｙクロック信号ＹＣＫ１Ｂ、第２Ｙクロック信号ＹＣＫ２、反転第２Ｙクロック信号ＹＣＫ２Ｂ、第１Ｘクロック信号ＸＣＫ１、第１反転Ｘクロック信号ＸＣＫ１Ｂ、第２Ｘクロック信号ＸＣＫ２、第２反転Ｘクロック信号ＸＣＫ２Ｂ、Ｙ転送開始パルスＳＴＹ、Ｘ転送開始パルスＳＴＸ、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢを生成して、走査線駆動回路５００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００５６】
ここで、第１Ｙクロック信号ＹＣＫ１および第２Ｙクロック信号ＹＣＫ２は、走査線２を選択する期間を特定する信号であり、反転第１Ｙクロック信号ＹＣＫ１Ｂおよび反転第２Ｙクロック信号ＹＣＫ２Ｂは、第１Ｙクロック信号ＹＣＫ１および第２Ｙクロック信号ＹＣＫ２の論理レベルを反転したものである。第１Ｘクロック信号ＸＣＫ１および第２Ｘクロック信号ＸＣＫ２は、データ線３を選択する期間を特定する信号であり、第１反転Ｘクロック信号ＸＣＫ１Ｂおよび第２反転Ｘクロック信号ＸＣＫ２Ｂは、第１Ｘクロック信号ＸＣＫ１および第２Ｘクロック信号ＸＣＫ２の論理レベルを反転したものである。また、Ｙ転送開始パルスＳＴＹは、走査線２の選択開始を指示するパルスであり、Ｘ転送開始パルスＳＴＸは、データ線３の選択開始を指示するパルスである。
【００５７】
さらに、転送方向制御信号ＤＩＲは、走査線２およびデータ線３の選択順序を指示する信号である。具体的には、転送方向制御信号ＤＩＲの論理レベルがＨレベルのとき、転送方向制御信号ＤＩＲは、各走査線２を上から下に順次選択するとともに、各データ線３を左から右に選択することを指示する。一方、転送方向制御信号ＤＩＲの論理レベルがＬレベルのとき、転送方向制御信号ＤＩＲは、各走査線２を下から上に順次選択するとともに各データ線３を右から左に選択することを指示する。
【００５８】
本実施形態では、走査線駆動回路５００およびデータ線駆動回路２００に対して、共通の転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢを供給しているが、タイミング発生回路３００において、走査線の選択用の信号とデータ線の選択用の信号とを個別に生成して、これらを走査線駆動回路５００およびデータ線駆動回路２００に供給してもよいことは勿論である。
【００５９】
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、ＲＧＢ各色の画像データをＤ／Ａ変換して、画像信号４０Ｒ、４０Ｇ、４０Ｂを生成して液晶パネルＡＡに供給する。
【００６０】
＜２−２：画像表示領域＞
画像表示領域Ａには、図１に示すように、ｋ（ｋは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成され、ｌ（ｌは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成される。各走査線２と各データ線３との交差部分には、ＴＦＴ５０、画素電極６、蓄積容量５１が設けられている。ＴＦＴ５０のゲートは走査線２に接続され、ソースはデータ線３に接続され、ドレインは画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極（後述する）と、これら両電極間に配置された液晶とによって構成される。つまり、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列される。
【００６１】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンとなるので、データ線３から所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００６２】
液晶分子の配向や秩序は、各画素に印加される電圧レベルに応じて変化するので、光変調による階調表示が可能である。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限され、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、電気光学装置１全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
【００６３】
蓄積容量５１は、保持された画像信号がリークするのを防ぐために、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比を実現できる。
【００６４】
＜２−３：データ線駆動回路およびサンプリング回路＞
データ線駆動回路２００は、第１Ｘクロック信号ＸＣＫ１、第１反転Ｘクロック信号ＸＣＫ１Ｂ、第２Ｘクロック信号ＸＣＫ２、および第２反転Ｘクロック信号ＸＣＫ２Ｂに同期して順次アクティブとなるサンプリング信号Ｓｍ１〜Ｓｍｌを生成する。また、データ線駆動回路２００は、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢによってサンプリング信号Ｓｍ１〜Ｓｍｌをアクティブにする順番を制御することが可能である。具体的には、転送方向制御信号ＤＩＲがＬレベルかつ反転転送方向制御信号ＤＩＲＢがＨレベルである場合、サンプリング信号はＳ１→Ｓ２→…Ｓｌの順にアクティブとなり、転送方向制御信号ＤＩＲがＨレベルかつ反転転送方向制御信号ＤＩＲＢがＬレベルである場合、サンプリング信号はＳｌ→Ｓ（ｌ−１）→…Ｓ１の順にアクティブとなる。
【００６５】
サンプリング回路２４０は、ｎ個のスイッチＳＷ１〜ＳＷｌを備える。各スイッチＳＷ１〜ＳＷｌは、ＴＦＴで構成され、ゲートに供給される各サンプリング信号Ｓｍ１〜Ｓｍｌが順次アクティブになると、各スイッチＳＷ１〜ＳＷｌが順次オン状態となる。すると、画像信号供給線Ｌ１〜Ｌ３を介して供給される画像信号４０Ｒ、４０Ｇ、４０Ｂがサンプリングされ、各データ線３に順次供給される。したがって、Ｓ１→Ｓ２→…Ｓｌの順にサンプリング信号がアクティブとなれば、データ線３は左から右に順次選択される一方、Ｓｌ→Ｓ（ｌ−１）→…Ｓ１の順にサンプリング信号がアクティブとなれば、データ線３は右から左に順次選択されることになる。なお、サンプリング回路２４０をデータ線駆動回路２００に含めてもよいことは勿論である。
【００６６】
図２は、データ線駆動回路２００の構成を示すブロック図である。データ線駆動回路２００は、ｎ個のシフトレジスタ単位回路Ａ１、Ａ２、…、Ａｎ（ｎは、２以上の自然数）と、ｎ−１個の論理演算単位回路Ｂ１、Ｂ２、…、Ｂ（ｎ−１）と、リセット回路Ｃと、を含んで構成されている。
このうち、論理演算単位回路Ｂについては、上述した双方向シフトレジスタ１００と略同様の構成である。つまり、論理演算単位回路Ｂは、データ線駆動回路２００を正論理で構成した場合は、アンド回路であり、負論理で構成した場合は、ノア回路である。
また、リセット回路Ｃは、リセット信号ＲをシフトレジスタＡ１〜Ａｎに供給する。
【００６７】
図３は、データ線駆動回路２００の一部の回路図である。このデータ線駆動回路２００は、正論理で構成される。以下、シフトレジスタ単位回路Ａ１〜Ａ４について詳細に説明するが、他のシフトレジスタ単位回路Ａ５〜Ａｎも同様の構成である。
【００６８】
シフトレジスタ単位回路Ａ１〜Ａ４は、それぞれ、第１および第２のトランスファゲート２０１、２０２と、第１の論理回路２０３と、第１および第２のクロックドインバータ２０４、２０５と、を有する。第１の論理回路２０３の出力端は、第１および第２のクロックドインバータ２０４、２０５の入力端に接続され、第１および第２のクロックドインバータ２０４、２０５の出力端は、第１および第２のトランスファゲート２０１、２０２を介して、第１の論理回路２０３の入力端に接続されている。
【００６９】
第１の論理回路２０３は、第１または第２のトランスファゲート２０１、２０２から出力された信号とリセット回路Ｃから出力されたリセット信号Ｒとを反転させて論理積を演算するノア回路である。したがって、第１の論理回路２０３は、リセット信号ＲがＬレベルである限り、第１または第２のトランスファゲート２０１、２０２からの入力信号を反転して出力する。一方、リセット信号ＲがＨレベルになると、第１論理回路２０３は、第１または第２のトランスファゲート２０１、２０２からの入力信号のレベルにかかわらず、Ｌレベルの信号を出力する。
なお、データ線駆動回路を負論理で構成する場合は、第１の論理回路２０３をナンド回路とする。この場合、第１の論理回路２０３は、リセット信号ＲがＨレベルである限り、第１または第２のトランスファゲート２０１、２０２からの入力信号を反転して出力する。一方、リセット信号ＲがＬレベルになると、第１論理回路２０３は、第１または第２のトランスファゲート２０１、２０２からの入力信号のレベルにかかわらず、Ｈレベルの信号を出力する。
【００７０】
第１のトランスファゲート２０１の制御端子には、第１Ｘクロック信号ＸＣＫ１および第２Ｘクロック信号ＸＣＫ２のうち一方が供給され、第２のトランスファゲート２０２の制御端子には、第１Ｘクロック信号ＸＣＫ１および第２Ｘクロック信号ＸＣＫ２のうち他方が供給される。シフトレジスタ単位回路Ａ１〜Ａ４は、これら第１Ｘクロック信号ＸＣＫ１、第２Ｘクロック信号ＸＣＫ２、第１Ｘクロック信号ＸＣＫ１および第２Ｘクロック信号ＸＣＫ２に同期して、Ｘ転送開始パルスＳＴＸを転送する。
【００７１】
また、第１のクロックドインバータ２０４の制御端子には転送方向制御信号ＤＩＲが供給され、第２のクロックドインバータ２０５の制御端子には反転転送方向制御信号ＤＩＲＢが供給される。これにより、第１および第２のクロックドインバータ２０４、２０５のうち一方のみをオンにして、Ｘ転送開始パルスＳＴＸの転送方向が設定される。
ここでは、反転転送方向制御信号ＤＩＲＢの論理レベルがＨレベルの場合を想定する。つまり、第１のクロックドインバータ２０４は全て高インピーダンス状態であり、第２のクロックドインバータ２０５は全てオン状態であり、Ｘ転送開始パルスＳＴＸを図３中左から右に転送する。
【００７２】
次に、シフトレジスタ単位回路Ａ１〜Ａ４の動作について説明する。
ＨアクティブのＸ転送開始パルスＳＴＸが入力されるとともに、第１Ｘクロック信号ＸＣＫ１がＨレベル、第２Ｘクロック信号ＸＣＫ２がＬレベルである状態を想定する。
この状態では、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、オン状態であり、出力信号Ｐ１の出力がＨレベルとなっている。
一方、シフトレジスタ単位回路Ａ１において、第２のトランスファゲート２０２は、高インピーダンス状態であり、また、シフトレジスタ単位回路Ａ２において、第１のトランスファゲート２０１も、入力側がＬレベルの高インピーダンス状態である。
【００７３】
この状態から、第１Ｘクロック信号ＸＣＫ１がＬレベルになり、第２Ｘクロック信号ＸＣＫ２がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、オン状態から高インピーダンス状態となる。同時に、第２のトランスファゲート２０２は、高インピーダンス状態からオン状態となる。したがって、シフトレジスタ単位回路Ａ１において、第２のトランスファゲート２０２および第１の論理回路２０３によって、ラッチ回路が構成され、出力信号Ｐ１の出力は、依然としてＨレベルとなっている。
【００７４】
一方、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０２は、入力側がＬレベルの高インピーダンス状態からオン状態となり、出力信号Ｐ２の出力がＨレベルとなる。
【００７５】
続いて、この状態から、第２Ｘクロック信号ＸＣＫ２がＬレベルになり、第１Ｘクロック信号ＸＣＫ１がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、高インピーダンス状態からオン状態となる。同時に、第２トランスファゲート２０２は、オン状態から高インピーダンス状態となる。したがって、出力信号Ｐ１の出力は、Ｌレベルとなる。
【００７６】
一方、シフトレジスタ単位回路Ａ２においては、ラッチ回路が構成されて、依然として、出力信号Ｐ２の出力がＨレベルとなる。また、シフトレジスタ単位回路Ａ３において、出力信号Ｐ３の出力がＬレベルからＨレベルとなる。
【００７７】
以上より、シフトレジスタ単位回路Ａ１〜Ａｎにおいて、出力信号Ｐ１〜ＰｎがＬレベルからＨレベルに遷移するタイミングは、第１のトランスファゲート２０１が、高インピーダンス状態からオン状態となるタイミングによって決定される。
また、出力信号Ｐ１〜ＰｎがＨレベルからＬレベルに遷移するタイミングも、第１のトランスファゲート２０１が、高インピーダンス状態からオン状態となるタイミングによって決定される。
【００７８】
次に、データ線駆動回路を負論理で構成した場合のシフトレジスタ単位回路Ａ１〜Ａ４の動作について説明する。
【００７９】
ＬアクティブのＸ転送開始パルスＳＴＸが入力されるとともに、第１Ｘクロック信号ＸＣＫ１がＨレベル、第２Ｘクロック信号ＸＣＫ２がＬレベルである状態を想定する。
この状態では、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、オン状態であり、出力信号Ｐ１の出力がＬレベルとなっている。
一方、シフトレジスタ単位回路Ａ１において、第２のトランスファゲート２０２は、高インピーダンス状態であり、また、シフトレジスタ単位回路Ａ２において、第１のトランスファゲート２０１も、入力側がＨレベルの高インピーダンス状態である。
【００８０】
この状態から、第１Ｘクロック信号ＸＣＫ１がＬレベルになり、第２Ｘクロック信号ＸＣＫ２がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、オン状態から高インピーダンス状態となる。同時に、第２のトランスファゲート２０２は、高インピーダンス状態からオン状態となる。したがって、シフトレジスタ単位回路Ａ１において、第２のトランスファゲート２０２および第１の論理回路２０３によって、ラッチ回路が構成され、出力信号Ｐ１の出力は、依然としてＬレベルとなっている。
【００８１】
一方、シフトレジスタ単位回路Ａ２において、第１のクロックドインバータ１０２は、入力側がＨレベルの高インピーダンス状態からオン状態となり、出力信号Ｐ２の出力がＬレベルとなる。
【００８２】
続いて、この状態から、第２Ｘクロック信号ＸＣＫ２がＬレベルになり、第１Ｘクロック信号ＸＣＫ１がＨレベルになると、シフトレジスタ単位回路Ａ１において、第１のトランスファゲート２０１は、高インピーダンス状態からオン状態となる。同時に、第２トランスファゲート２０２は、オン状態から高インピーダンス状態となる。したがって、出力信号Ｐ１の出力は、Ｈレベルとなる。
【００８３】
一方、シフトレジスタ単位回路Ａ２においては、ラッチ回路が構成されて、依然として、出力信号Ｐ２の出力がＬレベルとなる。また、シフトレジスタ単位回路Ａ３において、出力信号Ｐ３の出力がＨレベルからＬレベルとなる。
【００８４】
以上より、シフトレジスタ単位回路Ａ１〜Ａｎにおいて、出力信号Ｐ１〜ＰｎがＨレベルからＬレベルに遷移するタイミングは、第１のトランスファゲート２０１が、高インピーダンス状態からオン状態となるタイミングによって決定される。
また、出力信号Ｐ１〜ＰｎがＬレベルからＨレベルに遷移するタイミングも、第１のトランスファゲート２０１が、高インピーダンス状態からオン状態となるタイミングによって決定される。
【００８５】
＜２−３−１：第１Ｘクロック信号で動作するトランスファゲートの構成＞
上述したシフトレジスタ単位回路Ａ１〜Ａｎを構成する、第１Ｘクロック信号ＸＣＫ１がＨレベルの場合に動作するトランスファゲートは、以下のような構成である。
図４は、第１Ｘクロック信号ＸＣＫ１で動作するトランスファゲートのトランジスタレベルでの回路図である。
【００８６】
このトランスファゲートは、ｐＭＯＳ２１１およびｎＭＯＳ２１２で構成される。具体的には、ｐＭＯＳ２１１およびｎＭＯＳ２１２のソースは、入力端に接続され、ｐＭＯＳ２１１およびｎＭＯＳ２１２のドレインは、出力端に接続されている。また、このトランスファゲートは、第１Ｘクロック信号ＸＣＫ１がＨレベルになると動作するため、ｐＭＯＳ２１１には、反転第１Ｘクロック信号ＸＣＫ１Ｂが供給され、ｎＭＯＳ２１２には、第１Ｘクロック信号ＸＣＫ１が供給される。
このトランスファゲートでは、入力のレベルにかかわらず、ｐＭＯＳ２１１またはｎＭＯＳ２１２がオン状態になれば、オン状態となる。また、入力のレベルにかかわらず、ｐＭＯＳ２１１およびｎＭＯＳ２１２の両方が高インピーダンス状態となってはじめて、高インピーダンス状態となる。
【００８７】
したがって、第１Ｘクロック信号ＸＣＫ１がＨレベルになると動作するトランスファゲートの動作は、以下の２通りになる。
（３−１）反転第１Ｘクロック信号ＸＣＫ１ＢによってｐＭＯＳ２１１がオン状態となるか、第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２がオン状態となることにより、高インピーダンス状態からオン状態となる。
（３−２）反転第１Ｘクロック信号ＸＣＫ１ＢによってｐＭＯＳ２１１が高インピーダンス状態となり、かつ、第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２が高インピーダンス状態となることにより、オン状態から高インピーダンス状態となる。
【００８８】
＜２−３−２：第２Ｘクロック信号で動作するトランスファゲートの構成＞
図５は、第２Ｘクロック信号ＸＣＫ２で動作するトランスファゲートのトランジスタレベルでの回路図である。
このトランスファゲートは、第１Ｘクロック信号ＸＣＫ１がＨレベルの場合に動作するトランスファゲートと略同様の構成であるが、第２Ｘクロック信号ＸＣＫ２がＨレベルになると動作するため、ｐＭＯＳ２１１には、反転第２Ｘクロック信号ＸＣＫ２Ｂが供給され、ｎＭＯＳ２１２には、第２Ｘクロック信号ＸＣＫ２が供給される。
【００８９】
第２Ｘクロック信号ＸＣＫ２がＨレベルになると動作するトランスファゲートの動作は、以下の２通りになる。
（４−１）反転第２Ｘクロック信号ＸＣＫ２ＢによってｐＭＯＳ２１１がオン状態となるか、第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２がオン状態となることにより、高インピーダンス状態からオン状態となる。
（４−２）反転第２Ｘクロック信号ＸＣＫ２ＢによってｐＭＯＳ２１１が高インピーダンス状態となり、かつ、第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２が高インピーダンス状態となることにより、オン状態から高インピーダンス状態となる。
【００９０】
＜２−３−３：クロック信号および反転クロック信号が出力信号に与える影響＞
上述した反転クロック信号生成回路１２０で生成した第１Ｘクロック信号ＸＣＫ１、反転第１Ｘクロック信号ＸＣＫ１Ｂ、第２Ｘクロック信号ＸＣＫ２、および反転第２Ｘクロック信号ＸＣＫ２Ｂを、データ線駆動回路２００に供給する。
これらの第１Ｘクロック信号ＸＣＫ１、反転第１Ｘクロック信号ＸＣＫ１Ｂ、第２Ｘクロック信号ＸＣＫ２、および反転第２Ｘクロック信号ＸＣＫ２Ｂは、上述したクロック信号ＣＫ１、ＣＫ２、および反転クロック信号ＣＫ１Ｂ、ＣＫ２Ｂと同様に、クロック信号ＸＣＫ１、ＸＣＫ２の立ち上がりと、クロック信号ＸＣＫ１Ｂ、ＸＣＫ２Ｂの立ち上がりとの間に、遅延時間Ｔｄが発生する。また、クロック信号ＸＣＫ１、ＸＣＫ２の立ち下がりと、クロック信号ＸＣＫ１Ｂ、ＸＣＫ２Ｂの立ち下がりとの間にも、遅延時間Ｔｄが発生する。ここで、クロック信号ＸＣＫ１、ＸＣＫ２は、Ｈレベルとなる期間が互いに重ならないようになっている。
【００９１】
図６は、データ線駆動回路を正論理で構成した場合のタイミングチャートである。なお、図６中、従来の双方向シフトレジスタ１００のタイミングチャートを２点鎖線で示している。すなわち、シフトレジスタ単位回路Ａ１〜Ａｎのうち、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第１Ｘクロック信号ＸＣＫ１がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、奇数番目の出力信号Ｐは、時刻Ｔ１Ａ、Ｔ３Ａにおいて、（３−１）第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【００９２】
一方、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第１Ｘクロック信号ＸＣＫ１がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、奇数番目の出力信号Ｐは、時刻Ｔ３Ａ、Ｔ９Ａにおいて、（３−１）第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００９３】
また、シフトレジスタ単位回路Ａ１〜Ａｎのうち、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第２Ｘクロック信号ＸＣＫ２がＨレベルになることにより、入力側がＨレベルの高インピーダンス状態からオン状態となる。よって、偶数番目の出力信号Ｐは、時刻Ｔ２Ａ、Ｔ５Ａにおいて、（４−１）第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２がオン状態となることにより、出力信号ＰがＬレベルからＨレベルに遷移する。
【００９４】
一方、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第２Ｘクロック信号ＸＣＫ２がＨレベルになることにより、入力側がＬレベルの高インピーダンス状態からオン状態となる。よって、偶数番目の出力信号Ｐは、時刻Ｔ５Ａ、Ｔ１０Ａにおいて、（４−１）第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００９５】
よって、データ線駆動回路を正論理で構成した場合、出力信号Ｐのパルス幅は、Ｔｐとなる。
【００９６】
図７は、データ線駆動回路を負論理で構成した場合のタイミングチャートである。
シフトレジスタ単位回路Ａ１〜Ａｎのうち、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第１Ｘクロック信号ＸＣＫ１がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、奇数番目の出力信号Ｐは、時刻Ｔ９Ｂ、Ｔ３Ｂにおいて、（３−１）第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２がオン状態となることにより、ＨレベルからＬレベルに遷移する。
【００９７】
一方、奇数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第１Ｘクロック信号ＸＣＫ１がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、奇数番目の出力信号Ｐは、時刻Ｔ３Ｂ、Ｔ７Ｂにおいて、（３−１）第１Ｘクロック信号ＸＣＫ１によってｎＭＯＳ２１２がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【００９８】
また、シフトレジスタ単位回路Ａ１〜Ａｎのうち、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第２Ｘクロック信号ＸＣＫ２がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、偶数番目の出力信号Ｐは、時刻Ｔ１０Ｂ、Ｔ５Ｂにおいて、（４−１）第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２がオン状態となることにより、出力信号ＰがＨレベルからＬレベルに遷移する。
【００９９】
一方、偶数番目のシフトレジスタ単位回路Ａにおいて、第１のトランスファゲート２０１は、第２Ｘクロック信号ＸＣＫ２がＨレベルになることにより、高インピーダンス状態からオン状態となる。よって、偶数番目の出力信号Ｐは、時刻Ｔ５Ｂ、Ｔ８Ｂにおいて、（４−１）第２Ｘクロック信号ＸＣＫ２によってｎＭＯＳ２１２がオン状態となることにより、ＬレベルからＨレベルに遷移する。
【０１００】
よって、データ線駆動回路を負論理で構成した場合、出力信号のパルス幅は、Ｔｐとなる。
【０１０１】
＜２−４：走査線駆動回路＞
次に、走査線駆動回路５００について説明する。図８は、走査線駆動回路５００の構成を示すブロック図である。走査線駆動回路５００は、Ｙシフトレジスタ５０２、レベルシフタ５０３、およびバッファ５０４を備える。
Ｙシフトレジスタ５０２は、第１Ｘクロック信号ＸＣＫ１、反転第１Ｘクロック信号ＸＣＫ１Ｂ、第２Ｘクロック信号ＸＣＫ２、および反転第２Ｘクロック信号ＸＣＫ２Ｂの代わりに、第１Ｙクロック信号ＹＣＫ１、反転第１Ｙクロック信号ＹＣＫ１Ｂ、第２Ｙクロック信号ＹＣＫ２、および反転第２Ｙクロック信号ＹＣＫ２Ｂが供給される点、およびシフトレジスタ単位回路の段数を除いて、上述したデータ線駆動回路２００と同様に構成されている。
【０１０２】
レベルシフタ５０３は、Ｙシフトレジスタ５０２の各出力信号のレベルをシフトして走査線２を駆動するのに適したレベルに変換している。また、バッファ５０４は、レベルシフタ５０３の各出力信号をローインピーダンスに変換し、走査信号Ｙ１、Ｙ２、…Ｙｍとして各走査線２に出力する。なお、この走査線駆動回路５００において、Ｙシフトレジスタ５０２として負論理で構成されたものを適用してもよいことは勿論である。
【０１０３】
本実施形態によれば、以下のような効果がある。
【０１０４】
データ線駆動回路を正論理で構成しても負論理で構成しても、出力信号Ｐのパルス幅はＴＰであり、同一である。そのため、例えばデータ線駆動回路２００を設計変更する際、出力信号Ｐのパルス幅の変化を考慮する必要がなく、設計作業を迅速に行うことができる。
【０１０５】
また、シフトレジスタ単位回路Ａ１〜Ａｎを構成する５つの回路素子のうち、２つのトランスファゲート２０１、２０２、第１の論理回路２０３、ならびに、クロックドインバータ２０４またはクロックドインバータ２０５が動作する。よって、電力を消費する回路素子は２つである。したがって、従来のシフトレジスタに比べて、消費電力を低減できる。
【０１０６】
リセット回路Ｃを設け、このリセット回路Ｃからのリセット信号Ｒを第１の論理回路２０３に入力した。これにより、第１論理回路２０３は、第１または第２のトランスファゲート２０１、２０２からの入力信号のレベルにかかわらず、正論理の場合はＬレベルの信号を出力し、負論理の場合はＨレベルの信号を出力するから、全てのシフトレジスタ単位回路Ａの初期状態を容易に同一にできる。
【０１０７】
また、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢを用いて、Ｘ転送開始パルスＳＴＸの転送方向を制御したので、例えば、画像信号４０Ｒ、４０Ｇ、４０Ｂの供給順序を変更せずに、液晶の表示画像を左右や上下に反転できる。
【０１０８】
＜２−５：液晶パネルの構成例＞
次に、上述した電気的構成に係る電気光学装置１の全体構成について図９および図１０を参照して説明する。ここで、図９は、電気光学装置１の構成を示す斜視図であり、図１０は、図９におけるＡ−Ａ断面図である。液晶パネルＡＡは、画素電極６等が形成されたガラスや半導体等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを備え、これら素子基板１５１および対向基板１５２の間隙に液晶１５５が封入されている。
【０１０９】
対向基板１５２の外周部には、素子基板１５１および対向基板１５２の間隙を封止するシール部材１５４が設けられている。このシール部材１５４は、素子基板１５１および対向基板１５２とともに、液晶１５５が封入される空間を形成する。シール部材１５４には、素子基板１５１および対向基板１５２の間隔を保持するため、スペーサ１５３が混入されている。なお、シール部材１５４には、液晶１５５を封入するための開口部が形成されており、この開口部は、液晶１５５の封入後に封止材１５６で封止されている。
【０１１０】
ここで、素子基板１５１の対向面であって、シール部材１５４の外側一辺においては、上述したデータ線駆動回路２００が形成されて、Ｙ方向に延在するデータ線３を駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、タイミング発生回路３００からの各種信号や画像信号４０Ｒ、４０Ｇ、４０Ｂを入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路５００が形成されて、Ｘ方向に延在する走査線２をそれぞれ両側から駆動する構成となっている。一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルＡＡの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルＡＡに光を照射するバックライトが設けられ、特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。
【０１１１】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。なお、データ線駆動回路２００、走査線駆動回路５００等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Tape  Automated  Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip  On  Grass）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【０１１２】
＜３．応用例＞
上述した実施形態においては液晶を備えた電気光学装置を例示したが、液晶以外の電気光学物質を用いた電気光学装置にも本発明は適用される。電気光学物質とは、電気信号（電流信号または電圧信号）の供給によって透過率や輝度といった光学的特性が変化する物質である。例えば、有機ＥＬ（Electro  Luminescent）や発光ポリマーなどのＯＬＥＤ素子を電気光学物質として用いた表示パネルや、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、あるいはヘリウムやネオンなどの高圧ガスを電気光学物資として用いたプラズマディスプレイパネルなど各種の電気光学装置に対しても上記実施形態と同様に本発明が適用され得る。
【０１１３】
＜４．電子機器＞
次に、上述した実施形態および応用例に係る電気光学装置１を適用した電子機器について説明する。図１１に、電気光学装置１を適用したモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、表示ユニットとしての電気光学装置１と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置１はデータ線駆動回路２００の構成が簡略化されるので、狭ピッチで高精細な画像を表示することができる。
【０１１４】
図１２に、電気光学装置１を適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示ユニットとしての電気光学装置１を備える。スクロールボタン３００２を操作することによって、電気光学装置１に表示される画面がスクロールされる。図１３に、電気光学装置１を適用した情報携帯端末（ＰＤＡ：Personal  Digital  Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン３００１および電源スイッチ４００２、ならびに表示ユニットとしての電気光学装置１を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１に表示される。
【０１１５】
なお、電気光学装置１が適用される電子機器としては、図１１〜図１３に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１が適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施形態に係るシフトレジスタが適用されたデータ線駆動回路を備えた電気光学装置の全体構成を示すブロック図である。
【図２】前記データ線駆動回路の構成を示すブロック図である。
【図３】前記データ線駆動回路の一部の回路図である。
【図４】クロック信号で動作するトランスファゲートのトランジスタレベルでの回路図である。
【図５】反転クロック信号で動作するトランスファゲートのトランジスタレベルでの回路図である。
【図６】前記データ線駆動回路を正論理で構成した場合のタイミングチャートである。
【図７】前記データ線駆動回路を負論理で構成した場合のタイミングチャートである。
【図８】前記電気光学装置の走査線駆動回路の構成を示すブロック図である。
【図９】前記電気光学装置の構造を説明するための斜視図である。
【図１０】前記電気光学装置の構造を説明するためのＡ−Ａ断面図である。
【図１１】前記した電気光学装置を適用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図１２】前記した電気光学装置を適用した携帯電話機の構成を示す斜視図である。
【図１３】前記した電気光学装置を適用した情報携帯端末の構成を示す斜視図である。
【図１４】本発明の従来例に係る双方向シフトレジスタの一部の回路図である。
【図１５】インバータのトランジスタレベルでの回路図である。
【図１６】クロック信号で動作するクロックドインバータのトランジスタレベルでの回路図である。
【図１７】反転クロック信号で動作するクロックドインバータのトランジスタレベルでの回路図である。
【図１８】反転クロック信号生成回路の回路図である。
【図１９】前記双方向シフトレジスタを正論理で構成した場合のタイミングチャートである。
【図２０】前記双方向シフトレジスタを負論理で構成した場合のタイミングチャートである。
【符号の説明】
【０１１７】
２００…データ線駆動回路、２０１…第１のトランスファゲート、２０２…第２のトランスファゲート、２０３…第１の論理回路、２０４…第１のクロックドインバータ、２０５…第２のクロックドインバータ、Ａ…シフトレジスタ単位回路、Ｃ…リセット回路、ＤＩＲ…転送方向制御信号、Ｒ…リセット信号、ＳＴＸ…転送開始パルス（開始パルス）、ＸＣＫ１、ＸＣＫ２…第１Ｘクロック信号、第２Ｘクロック信号（クロック信号）、ＸＣＫ１Ｂ、ＸＣＫ２Ｂ…反転第１Ｘクロック信号、反転第２Ｘクロック信号（反転クロック信号）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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