(57)【要約】  【課題】  ベース・コレクタ寄生容量を低減するために、半導体装置のベースパッドのレイアウト構造を提供するとともに、それを利用した３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法を提供する。  【解決手段】  半導体基板１１１に対して、＜０１−１＞方向または＜０１１＞方向に整列されたベース領域１２２ｃと、前記ベース領域１２２ｃに対して所定の角度で傾いたベースパッド領域１２２ａと、＜０１０＞方向に整列されるとともに、前記ベース領域１２２ｃと前記ベースパッド領域１２２ａとを連結するベースフィーディング領域１２２ｂとから成るベースパッドのレイアウト構造を、３段メサ構造のヘテロ接合型バイポーラトランジスタの製造時に利用して、ベース・コレクタ容量を低減すると同時に、トランジスタの高速化を実現する。【選択図】      図６
2006310517.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対して結晶格子方向が＜０１−１＞方向または＜０１１＞方向に整列されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、半導体基板に対して結晶格子方向が＜０１０＞方向に整列されるとともに、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから成って、ベース・コレクタ寄生容量を低減することを特徴とする半導体装置のベースパッドのレイアウト構造。
【請求項２】
半導体基板に半導体層を積層して形成されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから構成され、
前記ベースフィーディング領域を構成するベースフィーディングのメタル層と前記半導体基板との間は空洞が形成され、前記ベースパッド領域を構成する半導体層と前記ベース領域を構成する半導体層とは電気的に分離されることによって、前記ベースパッド領域を、ベース・コレクタ寄生容量に寄与させないことを特徴とする半導体装置のベースパッドのレイアウト構造。
【請求項３】
前記ベースパッド領域は、正方形あるいは長方形をなす方形であることを特徴とする請求項１または請求項２に記載の半導体装置のベースパッドのレイアウト構造。
【請求項４】
３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法において、
ＩｎＰ半絶縁性基板に対して結晶格子方向が＜０１−１＞方向または＜０１１＞方向に整列されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、前記ＩｎＰ半絶縁性基板に対して結晶格子方向が＜０１０＞方向に整列されるとともに、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから構成されるようにベースパッドのレイアウトパターンを形成する第１工程と、
前記ＩｎＰ半絶縁性基板上に、ＩｎＧａＡｓサブコレクタ層と、ＩｎＰエッチング停止層と、ＩｎＧａＡｓベース・コレクタ層と、ＩｎＰエミッタ層と、ＩｎＧａＡｓエミッタキャップ層を、エピタキシャル成長法で順次積層する第２工程と、
前記第２工程によって積層された積層構造物上に、エミッタメタルを蒸着し、ベースメタル層が前記ベースパッドのレイアウトパターンのように自己整合するようにＩｎＧａＡｓエミッタキャップ層とＩｎＰエミッタ層を順次エッチングしてＩｎＧａＡｓベース・コレクタ層の上部面を露出させた後に、前記ベースパッドのレイアウトパターンに沿ってベースメタル層を蒸着する第３工程と、
エミッタ領域を保護するための第１フォトレジストを前記ベース領域と前記ベースフィーディング領域の一部に形成する第４工程と、
前記第１フォトレジストと前記ベースメタル層をマスクし、前記ＩｎＧａＡｓベース・コレクタ層と前記ＩｎＰエッチング停止層をエッチングして前記サブコレクタ層の上面を露出させるとともに、サイドエッチングを用いて前記ベースフィーディング領域の下部に空洞部分を形成する第５工程と、
前記ＩｎＧａＡｓサブコレクタ層の上にコレクタメタルを蒸着する第６工程と、
前記エミッタ領域、及び、前記ベース領域の下部を保護するように第２フォトレジストを形成した後、前記ベースフィーディング領域の下部の前記ＩｎＧａＡｓサブコレクタ層をサイドエッチングすることによって、前記ベースパッド領域と前記ベース領域を分離してから前記第２フォトレジストを除去する第７工程とによって構成されることを特徴とする３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項５】
前記第５工程及び前記第７工程で使用されるサイドエッチングは、結晶格子方向に応じてエッチング速度が異なる異方性エッチングを使用して前記ベースフィーディング領域の下部をエッチングすることを特徴とする請求項４に記載の３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項６】
前記第５工程及び前記第７工程で使用されるサイドエッチングは、ＩｎＧａＡｓからなる層に対しては、Ｈ２ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏのエッチング液で、ＩｎＰからなる層に対しては、ＨＣ１：Ｈ３ＰＯ４のエッチング液で行われることを特徴とする請求項４または請求項５に記載の３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項７】
前記第５工程及び前記第７工程で使用されるサイドエッチングのエッチング速度は、エッチング液の種類、濃度、及び温度によって決定することを特徴とする請求項４乃至請求項６のいずれかに記載の３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項８】
前記第７工程の前記サイドエッチングは、前記ＩｎＰ半絶縁性基板を除いて、前記ベースフィーディング領域の下部に位置する前記積層構造物をエッチングで除去することにより、ベース・コレクタ寄生容量を低減することを特徴とする請求項４乃至請求項７のいずれかに記載の３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項９】
前記ヘテロ接合型バイポーラトランジスタがダブルヘテロ接合型バイポーラトランジスタの場合、前記ＩｎＧａＡｓベース・コレクタ層はベース層となり、前記ＩｎＰエッチング停止層はコレクタ層となることを特徴とする請求項４乃至請求項８のいずれかに記載の３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベース・コレクタ寄生容量を低減するための半導体装置のベースパッドのレイアウト構造、及びそれを用いたヘテロ接合型バイポーラトランジスタの製造方法に関し、具体的には、簡単なベースパッドのレイアウト構造を利用して、３段メサ構造のヘテロ接合型バイポーラトランジスタの活性ベース領域とベースパッド領域をウェットエッチングによって分離して、ベースパッドに起因するベース・コレクタ容量を低減するヘテロ接合型バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
インターネット利用者の爆発的な増加と、単純な写真やテキストファイルを扱う低容量データ伝送から動画ファイルを扱う高容量データ転送への急激なシフトに対応するため、近年、超高速広帯域ケーブル通信および無線通信の分野において全世界的な研究活動が行われている。
【０００３】
超高速広帯域通信網には、ローカル・マルチポイント配信サービス無線通信（ＬＭＤＳ、２８ＧＨｚ帯）や光ファイバ通信（ＯＣ−７６８、４０Ｇｂｐｓ光ファイバ網）などがある。情報サービスの急速な需要増加に応えるためには、更に帯域を増やすことが必要であり、現在、１００ＧＨｚを超える帯域の超高速広帯域通信網に関する研究が行われている。
【０００４】
このような超高速広帯域通信網を構築するためには、その高周波帯域で動作する半導体素子の開発、小型化、高性能化が特に重要であり、そのため、超高速動作が可能な半導体素子の研究が盛んに行われている。
【０００５】
特にヘテロ接合型バイポーラトランジスタ（以下ＨＢＴと略す）は、超高速広帯域通信網でデータを送受信するために使用される超高周波半導体素子として大きな注目を集めている。そして、更なる高速動作を図るために、その素子の寄生成分を低減する研究が集中的に行われている。また、ＨＢＴの高速性能はベース・コレクタ容量によって制限されることが知られている。そのため、高速動作を改善することを目指して、ベース・コレクタ容量を減らす研究報告がこれまで数多くなされている。
【０００６】
ＨＢＴの最高動作周波数ｆｍａｘは、ベース抵抗ＲBと、ベース・コレクタ容量ＣBCと、電流利得遮断周波数ｆTを使用して、以下の数式で近似的に表せる。
【０００７】
【数１】
2006310517.tif 000003
【０００８】
上記数式より、ＨＢＴの動作速度はベース・コレクタ容量の減少に伴って上昇することが分かる。
【０００９】
上記ベース・コレクタ容量は、活性ベース領域による容量と、連結ビア用のベースパッドによる容量とに大きく分けることができる。活性ベース領域は、最近の素子製造技術の向上によって、活性領域の縮小化に比例して小さくなってきている。しかしながら、ビアプロセスが複雑であるために、ベースパッドの縮小化は実現が難しいのが現状である。
【００１０】
こうしたことを反映して、最新の技術では、ベース領域とベースパッド領域の大きさをほとんど同じにすることができるようになってきている。すなわち、素子の小型化によって、ベース領域とベースパッド領域それぞれの寄生容量の大きさはほぼ同じになってきているが、ベース・コレクタ容量を低減させる意味で、ベースパッド領域の容量を更に低減させることは極めて重要なことである。
【００１１】
上記ＨＢＴのベースパッド領域のベース・コレクタ容量を減らすために、従来技術として、特許文献１や特許文献２に開示されている技術がある。特許文献１や特許文献２は、ベース・コレクタ容量を低減させるために、イオン注入法やエピタキシャル再生法を採用する技術を開示している。
【００１２】
また、これらとは異なるが、新二重ポリイミド平坦化法を使用したＩｎＰ／ＩｎＧａＡｓ（インジウムリン／インジウムガリウムヒ素）ＨＢＴのベース・コレクタ容量を低減化させる方法が、非特許文献１に紹介されている。
【００１３】
【特許文献１】米国特許第４３８０７７４号明細書
【特許文献２】米国特許第５６７２５２２号明細書
【非特許文献１】ヒュンコル・シン（Hyunchol Shin）、ガスラー・Ｃ（Gaesler C.）、ライアー・Ｈ（Leier H.）著、「新二重ポリイミド平坦化法を使用したＩｎＰ／ＩｎＧａＡｓのＨＢＴのベース・コレクタ容量低減化（Reduction of base-collector capacitance in InP/InGaAs HBT's using a novel double polyimide planarization process）」、ＩＥＥＥエレクトロン・デバイス・レターズ（IEEE Electron Device Letters）、米国、IEEE Electron Devices Society、１９９８年８月、第１９巻第８版、ｐ．２９７−２９９
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、特許文献１や特許文献２に開示されている技術は、ベース・コレクタ容量を低減させるためにイオン注入によるエピタキシャル再生法を使用している。そのため、イオン注入装置などの高価な装置を要し、信頼性と再現性の問題が付きまとうエピタキシャル再生工程を要する。また、非特許文献１に紹介されている方法は、工程技術が非常に複雑で、ＨＢＴ素子を損傷させる可能性のある反応性イオンエッチング工程を要する。
【００１５】
本発明は、斯かる問題を解決するためになされたものであり、ベース・コレクタ寄生容量が低減可能な半導体装置のベースパッドのレイアウト構造を提供するとともに、それを用いて、３段メサ構造のヘテロ接合型バイポーラトランジスタの活性ベース領域とベースパッド領域をウェットエッチングによって分離して、ベースパッドに起因するベース・コレクタ容量を低減するヘテロ接合型バイポーラトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明では半導体装置のベースパッドのレイアウト構造と、それを用いたヘテロ接合型バイポーラトランジスタの製造方法を次のように構成した。
【００１７】
ベース・コレクタ寄生容量を低減するために、本発明に係わる半導体装置のベースパッドのレイアウト構造は、半導体基板に対して結晶格子方向が＜０１−１＞方向または＜０１１＞方向に整列されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、半導体基板に対して結晶格子方向が＜０１０＞方向に整列されるとともに、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから成る。
【００１８】
また、本発明に係わる半導体装置のベースパッドのレイアウト構造は、半導体基板に半導体層を積層して形成されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから構成され、前記ベースフィーディング領域を構成するベースフィーディングのメタル層と前記半導体基板との間は空洞が形成され、前記ベースパッド領域を構成する半導体層と前記ベース領域を構成する半導体層とは電気的に分離されることによって、前記ベースパッド領域を、ベース・コレクタ寄生容量に寄与させないことを特徴とする。
【００１９】
更に、本発明に係わる３段メサ構造のヘテロ接合型バイポーラトランジスタの製造方法は、半導体基板に対して結晶格子方向が＜０１−１＞方向または＜０１１＞方向に整列されたベース領域と、前記ベース領域に対して所定の角度で傾いたベースパッド領域と、半導体基板に対して結晶格子方向が＜０１０＞方向に整列されるとともに、前記ベース領域と前記ベースパッド領域とを連結するベースフィーディング領域とから構成されるようにベースパッドのレイアウトパターンを形成する第１工程と、ＩｎＰ半絶縁性基板上に、ＩｎＧａＡｓサブコレクタ層と、ＩｎＰエッチング停止層と、ＩｎＧａＡｓベース・コレクタ層と、ＩｎＰエミッタ層と、ＩｎＧａＡｓエミッタキャップ層を、エピタキシャル成長法で順次積層する第２工程と、前記第２工程によって積層された積層構造物上に、エミッタメタルを蒸着し、ベースメタル層が前記ベースパッドのレイアウトパターンのように自己整合するようにＩｎＧａＡｓエミッタキャップ層とＩｎＰエミッタ層を順次エッチングしてＩｎＧａＡｓベース・コレクタ層の上部面を露出させた後に、前記ベースパッドのレイアウトパターンに沿ってベースメタル層を蒸着する第３工程と、エミッタ領域を保護するための第１フォトレジストを前記ベース領域と前記ベースフィーディング領域の一部に形成する第４工程と、前記第１フォトレジストと前記ベースメタル層をマスクし、前記ＩｎＧａＡｓベース・コレクタ層と前記ＩｎＰエッチング停止層をエッチングして前記サブコレクタ層の上面を露出させるとともに、サイドエッチングを用いて前記ベースフィーディング領域の下部に空洞部分を形成する第５工程と、前記ＩｎＧａＡｓサブコレクタ層の上にコレクタメタルを蒸着する第６工程と、前記エミッタ領域、及び、前記ベース領域の下部を保護するように第２フォトレジストを形成した後、前記ベースフィーディング領域の下部の前記ＩｎＧａＡｓサブコレクタ層をサイドエッチングすることによって、前記ベースパッド領域と前記ベース領域を分離してから前記第２フォトレジストを除去する第７工程とによって構成される構成される。
【発明の効果】
【００２０】
本発明に係わる半導体装置のベースパッドのレイアウト構造によると、その構造が簡単であるため、ＩｎＰ層／ＩｎＧａＡｓ層からなるヘテロ接合型バイポーラトランジスタのみならず、ヘテロ接合電界効果トランジスタや、受光ダイオードや、受光増幅トランジスタなどのメサ構造からなる半導体装置に幅広く応用が可能で、簡単にベース・コレクタ容量を低減でき、その結果、半導体装置の動作速度を上げることが可能になる。
【００２１】
また、本発明に係わる半導体装置のベースパッドのレイアウト構造によると、ベースフィーディング領域は空洞が形成されると同時に、ベースパッド領域の半導体層とベース領域の半導体層とは電気的に分離されているため、ベースパッド領域に起因する寄生容量がベース・コレクタ寄生容量に付加されず、簡単な構造で半導体装置の動作速度を上げることが可能になる。
【００２２】
本発明に係わるテロ接合型バイポーラトランジスタによれば、その製造方法において、追加工程が不要で、既存工程をそのまま活用して開発費および製造設備費を抑制するとともに、開発・製造準備期間の大幅な短縮が可能になり、従来の技術では、技術的、経済的に課題があったヘテロ接合型バイポーラトランジスタの高速動作化を容易に実現することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の詳細を添付図に基づいて説明する。なお、説明の便宜上、シングルＨＢＴの実施形態に関して説明するが、本発明は、シングルＨＢＴ及びダブルＨＢＴのいずれにも適用することが可能である。
【００２４】
図１は、図３（ａ）に示すベースメタル層１２２を形成するためのパターンとしてのベースパッドのレイアウトを平面視したもので、（ａ）はベース領域が＜０１−１＞方向に整列された例で、（ｂ）はベース領域が＜０１１＞方向に整列された例である。尚、本願明細書において、例えば、＜０１−１＞のように数字を＜  ＞で囲んだ表示は結晶方向を表し、数字の直前に付した“−”記号は、その数字が負の方向であることを示す。
【００２５】
ベースパッドのレイアウトは、半導体基板に対して＜０１−１＞方向、または＜０１１＞方向に整列されたベース領域１２２ｃと、該ベース領域１２２ｃに対して一定角度（４５°）で傾いた正方形あるいは長方形からなる方形のベースパッド領域１２２ａと、＜０１０＞方向に整列されてベース領域１２２ｃとベースパッド領域１２２ａとを連結するベースフィーディング領域１２２ｂとからなる。
【００２６】
本発明の特徴は、ベース領域１２２ｃとベースパッド領域１２２ａとを分離させて、これら２つの領域をベースフィーディング領域１２２ｂで連結してベースパッドのレイアウトを構成することである。本発明は、そのため、ベースパッド領域を従来のベース領域の延長部分とする従来技術とは異なっている。
【００２７】
ちなみに、図６に示される構造は、ベースパッド領域１２２ａとベース領域１２２ｃの間に、ベースフィーディング領域１２２ｂの下部をサイドエッチングすることによって空洞部分を形成したものである。このようなベースパッドのレイアウト構造は、ＩｎＰ層とＩｎＧａＡｓ層をウェットエッチングするときには、＜０１０＞方向のほうが＜０１−１＞方向あるいは＜０１１＞方向よりエッチング速度が速いこと、また、ＩｎＰ層をウェットエッチングするときには、＜０１１＞方向のサイドエッチングがほとんど起こらないということに基づいている。
【００２８】
上記したレイアウト構造を使用すると、図５（ｂ）に示すように、ＩｎＰ半絶縁性半導体基板１１１を除く全てのエピタキシャル構造がエッチングで形成可能で、ベース・コレクタ容量を低減させることができる。ベース領域１２２ｃとベースパッド領域１２２ａを分離すると、ベースパッドによる寄生容量を、ＨＢＴのベース・コレクタ容量から電気的に隔離することが可能になる。ベースパッド領域１２２ａの下部にあるＩｎＰ領域とＩｎＧａＡｓ領域は、電気的には何も貢献をせず、単純にベースパッド領域１２２ａを支持する支柱の役割を果たすため、ベースパッドに起因するベース・コレクタ容量は著しく減少するようになる。
【００２９】
図２は、本発明に係わるＩｎＰ／ＩｎＧａＡｓのシングルＨＢＴ或いはダブルＨＢＴの製造に必要な一般的な積層構造を示す断面図である。
【００３０】
ＭＯＣＶＤ（有機金属気相成長法）やＭＢＥ（分子線エピタキシ法）などのエピタキシャル成長法を使用することによって、ＩｎＰ半絶縁性基板１１１上に、ＩｎＧａＡｓサブコレクタ層１１６と、ＩｎＰエッチング停止層１１５と、ＩｎＧａＡｓベース・コレクタ層１１４と、ＩｎＰエミッタ層１１３と、ＩｎＧａＡｓエミッタキャップ層１１２を順次積層する。
【００３１】
図３〜図５は、本発明により製造されるＨＢＴ素子の各工程における断面図を示している。本発明によるＨＢＴ素子の製造方法は、図２に示す積層構造上に、図３（ａ）に示すように、＜０１−１＞または＜０１１＞方向に整列したエミッタメタル層１２１を蒸着する工程と、ベースメタル層１２２が上記のベースパッドのレイアウトに基づいてベース自己整合するように、ＩｎＧａＡｓエミッタキャップ層１１２とＩｎＰエミッタ層１１３を順にエッチングする工程と、ＩｎＧａＡｓベース・コレクタ層１１４の上部に各領域１２２ａ、１２２ｂ、１２２ｃからなるベースパッドのレイアウトパターンのベースメタル層１２２を蒸着する工程とからなる。
【００３２】
その後、図３（ｂ）に示すように、フォトレジストパターン１３１をベースフィーディング領域１２２ｂとベース領域１２２ｃの一部の上に、エミッタ領域を保護するために形成する。引き続き、図４（ａ）に示すように、フォトレジストパターン１３１とベースメタル層１２２をエッチングマスクすることによって、ＩｎＡｓＧｓベース・コレクタ層１１４とＩｎＰエッチング停止層１１５を順次エッチングしていく。そうすると、ＩｎＧａＡｓサブコレクタ層１１６の上部が露出する。
【００３３】
この工程では、結晶格子方向によってエッチング速度が異なる異方性エッチング特性を利用してベースフィーディング領域の下部分をサイドエッチングすることによって、ベースパッド領域とベース領域が分離される。この工程において、ＩｎＧａＡｓベース・コレクタ層１１４をエッチングする場合、使用されるエッチング液はＨ３ＰＯ４：Ｈ２０２：Ｈ２０である。
【００３４】
エッチング液Ｈ３Ｐ０４：Ｈ２０２：Ｈ２０に対して、ＩｎＧａＡｓベース・コレクタ層１１４の下方のＩｎＰエッチング停止層１１５は選択性が高く、ＩｎＰエッチング停止層１１５はほとんどエッチングされない。一方、ＩｎＰエッチング停止層１１５をエッチングする場合は、エッチング液ＨＣ１：Ｈ３ＰＯ４を用いる。エッチング液ＨＣ１：Ｈ３ＰＯ４に対して、ＩｎＰエッチング停止層１１５の下方のＩｎＧａＡｓサブコレクタ層１１６は選択性が高く、ほとんどエッチングされない。すなわち、ＩｎＧａＡｓサブコレクタ層１１６とＩｎＰエッチング停止層１１５はそれぞれ上記のエッチング液を用いて選択的にエッチングが可能であり、また、多少のオーバエッチングでは大きな問題にはならない。
【００３５】
上記の工程で、ベースフィーディング領域（図４（ａ）に示す左側のベースメタル層１２２下方の空洞部分）は＜０１０＞方向に整列しているため、エッチングが急速に進行して空洞部分が形成される。この時、エッチング速度は、エッチング液の種類と、濃度と、温度によって決定される。
【００３６】
その後、図４（ｂ）に示すように、ＩｎＧａＡｓサブコレクタ層１１６の上にコレクタメタル層１２３を蒸着する。
【００３７】
引き続き、図５（ａ）に示すように、エミッタ領域と、ベース領域の下部を保護するために、ベースパッド領域１２２ａを除く全領域に保護用のフォトレジストパターン１３２を形成して、左側のベースメタル層１２２下方の空洞部分のＩｎＧａＡｓサブコレクタ層１１６をエッチングする。この工程では、結晶格子方向によってエッチング速度が異なる異方性エッチング特性を利用してベースフィーディング領域の下方をサイドエッチングすることによって、ベースパッド領域とベース領域を分離する。
【００３８】
この時、エッチング液は、ＩｎＧａＡｓベース・コレクタ層１１４をエッチングする時に使用したＨ３ＰＯ４：Ｈ２０２：Ｈ２０を使用する。エッチング液Ｈ３Ｐ０４：Ｈ２０２：Ｈ２０に対して、下のＩｎＰ半絶縁性基板１１１及びＩｎＰエッチング停止層１１５は選択性が高く、ＩｎＰエッチング停止層１１５はほとんどエッチングされない。この時、エッチング速度は、エッチング液の種類と、濃度と、温度によって決定される。
【００３９】
上記の工程によって、ＩｎＰ半絶縁性基板１１１を除くベースフィーディング領域１２２ｂの下部（空洞部分が形成される部分）の全領域をエッチングすることによって、ベース・コレクタ容量を低減させることが可能になる。更に、ベース領域とベースパッド領域を分離することによって、寄生容量も電気的に隔離することができる。
【００４０】
また、ベースパッド領域の下方のＩｎＰ層とＩｎＧａＡｓ層は、電気的には何も貢献をせず、単純にベースパッド領域を支持する支柱の役割を果たすため、ベースパッドに起因するベース・コレクタ容量は著しく減少するようになる。
【００４１】
次に、図５（ｂ）に示すように、最後にフォトレジストパターン１３２を除去することによって、最終的なＨＢＴ構造が完成する。シングルＨＢＴのベース・コレクタ層に使用されるＩｎＧａＡｓベース・コレクタ層１１４は、ダブルＨＢＴの場合はベース層となる。シングルＨＢＴのエッチング停止層に使用されるＩｎＰ層１１５は、ダブルＨＢＴの場合はコレクタ層となる。
【００４２】
図６は、図２〜図５に示す工程を経た後の最終的なＨＢＴ構造の斜視図である。図７は、図２〜図５に示す工程を経た後の最終的なＨＢＴ構造の電子顕微鏡写真である。図６と図７は、本発明によって実現される最終なＨＢＴ構造を示している。
【００４３】
以上説明したように、ベースパッドに起因するベース・コレクタ容量は、簡単なベースパッドのレイアウト構造と、活性ベース領域とベースパッド領域とを分離させるウェットエッチングとによって、低減させることが可能になる。
【００４４】
また、本発明では３段メサ構造のＨＢＴを製造するために、ベースパッドのレイアウトを若干変更して、従来のウェットエッチング法を使用するため、追加工程が不要である。
【００４５】
以上、本発明の実施形態につき説明したが、発明の主旨を逸脱しない範囲でさらに種々の変更を加えて実施することが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明に係わるベースパッドのレイアウト構造を平面視したもので、（ａ）はベース領域が＜０１−１＞方向に整列された例で、（ｂ）はベース領域が＜０１１＞方向に整列された例である。
【図２】本発明に係わるＨＢＴ素子の標準的な積層構造を示す。
【図３】本発明に係わるＨＢＴ素子の一つの工程における断面図である。
【図４】本発明に係わるＨＢＴ素子の一つの工程における断面図である。
【図５】本発明に係わるＨＢＴ素子の一つの工程における断面図である。
【図６】本発明に係わるＨＢＴ素子の最終構造の斜視図である。
【図７】本発明に係わるＨＢＴ素子の最終構造の電子顕微鏡写真である。
【符号の説明】
【００４７】
１１１    半絶縁性半導体基板
１１２    エミッタキャップ層
１１３    エミッタ層
１１４    ベース・コレクタ層
１１５    エッチング停止層
１１６    サブコレクタ層
１２１    エミッタメタル層
１２２    ベースメタル層
１２２ａ  ベースパッド領域
１２２ｂ  ベースフィーディング領域
１２２ｃ  ベース領域
１２３    コレクタメタル層
１３１、１３２    フォトレジストパターン
【図１】
2006310517.tif 000004
【図２】
2006310517.tif 000005
【図３】
2006310517.tif 000006
【図４】
2006310517.tif 000007
【図５】
2006310517.tif 000008
【図６】
2006310517.tif 000009
【図７】
2006310517.tif 000010