(57)【要約】【課題】  開口率が高いアクティブマトリクス基板を提供する。【解決手段】  本発明に係るアクティブマトリクス基板１は、容量形成用のトレンチ６４を有する容量形成部ａ表面に形成された基板６０と、基板６０の容量形成部ａ以外の部分の上に設けられ、ゲート絶縁層４１を有するＴＦＴ４０と、基板６０の容量形成部ａの上に設けられ、誘電層５１を有する補助容量素子５０と、を有し、誘電層５１とゲート絶縁層４１とは、同一膜で形成されており、誘電層５１の層厚はゲート絶縁層５１の層厚よりも薄いものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層を有する容量素子と、
を有するアクティブマトリクス基板であって、
上記誘電層と上記ゲート絶縁層とは、同一膜で形成されており、該誘電層のうち最も薄い部分の層厚は該ゲート絶縁層の層厚よりも薄いアクティブマトリクス基板。
【請求項２】
請求項１に記載されたアクティブマトリクス基板において、
上記スイッチング素子は、薄膜トランジスタであるアクティブマトリクス基板。
【請求項３】
請求項１に記載されたアクティブマトリクス基板において、
上記容量素子は、上記スイッチング素子を介して電荷を保持するための補助容量素子であるアクティブマトリクス基板。
【請求項４】
請求項１に記載されたアクティブマトリクス基板において、
上記容量形成部は、１又は複数の有底角柱孔状のトレンチを有するアクティブマトリクス基板。
【請求項５】
請求項１に記載されたアクティブマトリクス基板において、
上記誘電層のうち最も薄い部分の層厚が上記ゲート絶縁層の層厚の９０％以下であるアクティブマトリクス基板。
【請求項６】
請求項１に記載されたアクティブマトリクス基板において、
上記容量素子は、上記基板と上記誘電層の少なくとも一部分との間に介設された第１容量電極をさらに有するアクティブマトリクス基板。
【請求項７】
請求項４に記載されたアクティブマトリクス基板において、
上記トレンチの底面の幅に対する深さの比であるアスペクト比が０．２以上且つ５．０以下であるアクティブマトリクス基板。
【請求項８】
容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層を有する容量素子と、
を有し、
上記誘電層と上記ゲート絶縁層とは、同一膜で形成されており、
上記誘電層のうち最も薄い部分の層厚は上記ゲート絶縁層の層厚よりも薄いアクティブマトリクス基板を備えた容量性表示装置。
【請求項９】
請求項８に記載された容量性表示装置において、
その表示形式が液晶表示形式である容量性表示装置。
【請求項１０】
容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層と、該誘電層の上に設けられた第２容量電極とを有する容量素子と、
を有するアクティブマトリクス基板の製造方法であって、
上記誘電層と上記ゲート絶縁層とを化学気相成長法又は物理気相成長法を用いて同時に形成することを特徴とするアクティブマトリクス基板の製造方法。
【請求項１１】
請求項１０に記載されたアクティブマトリクス基板の製造方法において、
上記第２容量電極を化学気相成長法により形成することを特徴とするアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びそれを用いた容量性表示装置に関するものである。
【背景技術】
【０００２】
従来のアクティブマトリクス型液晶表示装置は、アクティブマトリクス基板３００と、その上に設けられた液晶層と、液晶層の上に設けられた上部共通電極とにより構成されている。
【０００３】
図２０は、アクティブマトリクス基板３００の等価回路図である。
【０００４】
このアクティブマトリクス基板３００は、相互に並行に延びる複数のゲート電極３１０と、そのゲート電極３１０の延びる方向に直交する方向に相互に並行に延びる複数のソース電極３３０と、を有する。複数のゲート電極３１０と複数のソース電極３３０との交差部のそれぞれには、ゲート電極３１０とソース電極３３０の双方に接続された薄膜トランジスタ（以下、「ＴＦＴ」と略すことがある。）３４０が設けられている。そして、これらのＴＦＴ３４０は、アクティブマトリクス基板３００の表面に設けられた画素電極３６０に接続されている。
【０００５】
また、ＴＦＴ３４０のそれぞれは、補助容量素子３５０に接続されており、その補助容量素子３５０の一端は、ゲート電極３１０の延びる方向に平行な方向に相互に並行して延びる複数の補助容量電極３２０のいずれかに接続されている。
【０００６】
この従来のアクティブマトリクス基板３００を備えた液晶表示装置では、ＴＦＴ３４０が選択され画素電極３６０に画像信号が書き込まれた場合、その画像信号の書き込みと同時に、一端が画素電極３６０に接続された補助容量素子３５０にも電荷が蓄積される。そのため、ＴＦＴ３４０が非選択状態になった後においても、補助容量素子３５０に保持された電荷によって画素電極３６０に書き込まれた画像信号の減衰が抑制され、所定期間の間、表示画像が保持される仕組みとなっている。
【０００７】
ところで、ＴＦＴ３４０と補助容量素子３５０とは、一般的に光透過性が低い材料により形成されている。そのため、ＴＦＴ３４０と補助容量素子３５０とが形成されていない領域が有効な表示領域を構成している。従って、特に、単位面積あたりにより多くのＴＦＴ３４０が配設されている高精細な液晶表示装置では、パネル面積に対するＴＦＴ３４０と補助容量素子３５０との占める面積の割合が大きく、開口率が小さいという問題がある。
【０００８】
このような問題に鑑みて、トレンチ構造の補助容量素子を備えたアクティブマトリクス基板が提案されている（例えば、特許文献１、２、３等）。
【０００９】
図１９は、特許文献１に記載されたトレンチ構造の補助容量素子２０９を備えたアクティブマトリクス基板２００の補助容量素子（トレンチ容量素子）２０９及びＴＦＴ２１０部分の概略断面図である。
【００１０】
このアクティブマトリクス基板２００は、ＴＦＴ２１０と補助容量素子２０９とを有する。補助容量素子２０９は、石英基板２０４の表面に形成されたトレンチ２０５の上に形成されており、第１電極層２０６、誘電層２０７、及び第２電極層２０８がこの順に積層してなるものである。一方、ＴＦＴ２１０は、石英基板２０４上に設けられたプレーナ型のＴＦＴであり、半導体領域を構成するポリシリコン層２１１上に形成されている。半導体領域の上には２層のゲート絶縁層２１２、２１３を介してゲート電極２１４が形成されていると共に、層間絶縁層２１５を介して画素電極２１６がＴＦＴ２１０のドレイン領域に電気的に接続している。また、ＴＦＴ２１０のソース領域には個々の信号ラインに接続する金属配線２１７が設けられている。これらの積層構造の最上部にはパッシベーション層２１８が被覆されている。
【００１１】
このアクティブマトリクス基板２００では、補助容量素子２０９がトレンチ２０５の上に形成されている。従って、基板２０４の単位面積あたりの一対の電極層２０６及び２０８の有効面積が大きい。よって、補助容量素子２０９の平面的な寸法を大きくすることなく補助容量素子２０９の静電容量値を増加することができる。その結果、この補助容量素子２０９が形成されたアクティブマトリクス基板２００では、補助容量素子２０９の表示領域に占める割合を少なくすることができる。よって高い開口率を実現することができる。
【００１２】
また、このアクティブマトリクス基板２００では、ＴＦＴ２１０のゲート絶縁層２１２と、補助容量素子２０９の誘電層２０７とは同一膜により形成されている。従って、このアクティブマトリクス基板２００は、ゲート絶縁層２１２と誘電層２０７とを同一工程で形成することができ、容易且つ安価に製造することができるものである。
【特許文献１】特開昭６４−８１２６２号公報
【特許文献２】特開平６−７５２４８号公報
【特許文献３】特開平６−２７４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のように、アクティブマトリクス基板２００の高い開口率を実現する観点から、基板２０４に対する補助容量素子２０９の占有面積は可能な限り小さい方が好ましい。基板２０４に対する補助容量素子２０９の占有面積をさらに小さくするためには、補助容量素子２０９の単位面積あたりの静電容量値をさらに大きくする必要がある。ここで、補助容量素子２０９の静電容量値は、補助容量素子２０９の誘電層２０７の有効面積に比例し、誘電層２０７の層厚に反比例するものである。そのため、誘電層２０７の層厚をより薄くすることによって、補助容量素子２０９の単位面積あたりの静電容量値を大きくすることができる。
【００１４】
一方、ＴＦＴ２１０に設けられたゲート絶縁層２１２は、ＴＦＴ２１０の耐圧性を担保する機能を有するものである。従って、ゲート絶縁層２１２は、ＴＦＴ２１０の十分な耐圧を実現する観点から、ある程度以上の層厚に形成する必要がある。よって、同一膜のうちゲート絶縁層２１２の部分は比較的厚く、誘電層２０７の部分は比較的薄く形成することが好ましい。
【００１５】
しかしながら、アクティブマトリクス基板２００では、ゲート絶縁層２１２と誘電層２０７とは、非常に良質な絶縁膜を得やすい熱酸化法により形成される。ゲート絶縁層２１２と誘電層２０７とを熱酸化法により形成した場合、ゲート絶縁層２１２と誘電層２０７との層厚は略同一となり、それらの層厚を相互に異ならしめることができない。従って、アクティブマトリクス基板２００では、ＴＦＴ２１０に十分な耐圧を付与するために、ゲート絶縁層２１２の層厚をある程度以上の層厚に形成した場合、誘電層２０７を所定の薄さに形成することができないという問題がある。その結果、アクティブマトリクス基板２００では、補助容量素子２０９の基板２０４に対する占有面積を十分に小さくすることができず、所望の開口率を実現することができないという問題がある。
【００１６】
本発明は、係る点に鑑みてなされたものであり、その目的とするところは、開口率の高いアクティブマトリクス基板を実現することにある。
【課題を解決するための手段】
【００１７】
本発明に係るアクティブマトリクス基板は、容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層を有する容量素子と、
を有し、
上記誘電層と上記ゲート絶縁層とは、同一膜で形成されており、該誘電層のうち最も薄い部分の層厚は該ゲート絶縁層の層厚よりも薄いものである。
【００１８】
このアクティブマトリクス基板では、誘電層は、容量形成用の凹部又は凸部を有する容量形成部の上に設けられている。従って、誘電層の平面的な占有面積に比べて誘電層の有効面積が大きい。よって、占有面積の小さな容量素子で所望の静電容量値を実現することができる。その結果、容量素子の占める面積を最小限にすることができ、より開口率が高いアクティブマトリクス基板を実現することができる。
【００１９】
尚、本明細書において容量素子の占有面積とは、アクティブマトリクス基板を真上から見た場合に、容量素子が占める基板上の面積のことをいう。
【００２０】
また、本発明に係るアクティブマトリクス基板では、誘電層とゲート絶縁層とは同一膜で形成されている。従って、誘電層とゲート絶縁層とを同一工程で同時に形成することができる。よって、本発明に係るアクティブマトリクス基板は、安価且つ容易に製造することができる。
【００２１】
また、本発明に係るアクティブマトリクス基板では、誘電層のうち最も薄い部分の層厚は、ゲート絶縁層の層厚よりも薄く構成されている。すなわち、このアクティブマトリクス基板は、層厚の厚いゲート絶縁層と、層厚の薄い誘電層とを有するものである。
【００２２】
この構成によれば、スイッチング素子の十分な耐圧を保ちながら、容量素子の単位面積あたりの静電容量値を十分に大きくすることができ、占有面積の小さな容量素子により所望の静電容量値を実現することができる。その結果、高い開口率を有するアクティブマトリクス基板を実現することができる。
【００２３】
また、本発明に係るアクティブマトリクス基板では、上記スイッチング素子が薄膜トランジスタ（ＴＦＴ）により構成されているものであっても構わない。また、上記スイッチング素子は、例えばＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード等の二端子素子等であっても構わない。
【００２４】
また、本発明に係るアクティブマトリクス基板では、上記容量素子は、上記スイッチング素子を介して電荷を保持するための補助容量素子であっても構わない。
【００２５】
また、本発明に係るアクティブマトリクス基板は、上記容量形成部は、１又は複数の有底角柱孔状のトレンチを有するものであっても構わない。
【００２６】
また、本発明に係るアクティブマトリクス基板では、上記誘電層のうち最も薄い部分の層厚が上記ゲート絶縁層の層厚の９０％以下であることがより好ましい。
【００２７】
この構成によれば、スイッチング素子の十分な耐圧を保ちながら、容量素子の単位面積あたりの静電容量値を十分に大きくすることができ、占有面積の小さな容量素子により所望の静電容量値を実現することができる。その結果、高い開口率を有するアクティブマトリクス基板を実現することができる。
【００２８】
また、本発明に係るアクティブマトリクス基板では、上記容量素子は、上記基板と上記誘電層の少なくとも一部分との間に介設された第１容量電極をさらに有するものであっても構わない。
【００２９】
また、本発明に係るアクティブマトリクス基板では、上記トレンチの底面の幅に対する深さの比であるアスペクト比が０．２以上且つ５．０以下であることがより好ましい。
【００３０】
この構成によれば、容量素子の単位面積あたりの静電容量値をより大きくすることができる。よって、容量素子の占有面積をより小さくすることができる。この結果、高い開口率を有するアクティブマトリクス基板を実現することができる。
【００３１】
本発明に係る容量性表示装置は、容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層を有する容量素子と、
を有し、
上記誘電層と上記ゲート絶縁層とは、同一膜で形成されており、
上記誘電層のうち最も薄い部分の層厚は上記ゲート絶縁層の層厚よりも薄いアクティブマトリクス基板を備えたものである。
【００３２】
上述の通り本発明に係るアクティブマトリクス基板は、高い耐圧を有し、且つ高開口率である。従って、本発明に係るアクティブマトリクス基板を備えた容量性表示装置もまた、高い耐圧を有し、且つ高開口率、高輝度、且つ高コントラストである。
【００３３】
また、本発明に係る容量性表示装置は、その表示形式が液晶表示形式であっても構わない。
【００３４】
本発明に係るアクティブマトリクス基板の製造方法は、容量形成用の凹部又は凸部を有する容量形成部が表面に形成された基板と、
上記基板の上記容量形成部以外の部分の上に設けられ、ゲート絶縁層を有するスイッチング素子と、
上記基板の上記容量形成部の上に設けられ、誘電層と、該誘電層の上に設けられた第２容量電極とを有する容量素子と、
を有するアクティブマトリクス基板の製造方法であって、
上記誘電層と上記ゲート絶縁層とを化学気相成長法又は物理気相成長法を用いて同時に形成することを特徴とするものである。
【００３５】
このアクティブマトリクス基板の製造方法によれば、誘電層とゲート絶縁層とを同一材料で同時に形成することができる。従って、このアクティブマトリクス基板の製造方法によれば、容易且つ安価にアクティブマトリクス基板を製造することができる。
【００３６】
また、容量形成用の凹部又は凸部を有する容量形成部の上に形成された誘電層と、ゲート絶縁層とを化学気相成長法（ＣＶＤ法）又は、例えばスパッタリング法等の物理気相成長法（ＰＶＤ法）により形成することとにより、誘電層のうち最も薄い部分の層厚をゲート絶縁層の層厚より薄く形成することができる。すなわち、このアクティブマトリクス基板の製造方法によれば、比較的層厚の厚いゲート絶縁層と、比較的平均層厚の薄い誘電層とを形成することができる。従って、本発明に係るアクティブマトリクス基板の製造方法によれば、十分な耐圧を有するスイッチング素子を備え、且つ占有面積あたりの静電容量値が大きく、占有面積の小さな容量素子を有し、開口率が高いアクティブマトリクス基板を製造することができる。
【００３７】
また、本発明に係るアクティブマトリクス基板の製造方法は、上記第２容量電極を化学気相成長法により形成することを特徴とするものであっても構わない。
【００３８】
この構成によれば、第２容量電極にボイド（空孔）が発生することを効果的に抑制することができる。その結果、アクティブマトリクス基板の表面を平滑にすることができ、また、基板洗浄工程やフォトリソフラフィー工程等の基板製造工程において、洗浄液やフォトレジスト等がアクティブマトリクス基板に残留することを効果的に抑制することができる。
【発明の効果】
【００３９】
以上説明したように、本発明によれば、誘電層が容量形成用の凹部又は凸部を有する容量形成部の上に形成されており、且つ誘電層とゲート絶縁層とは同一膜で形成されており、さらに誘電層のうち最も薄い部分の層厚はゲート絶縁層の層厚よりも薄いので、高い耐圧、且つ高開口率を実現することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００４１】
図１は、本発明に係るアクティブマトリクス基板１の等価回路図である。
【００４２】
図２は、アクティブマトリクス基板１の部分平面図である。
【００４３】
図３は、図２中ＩＩＩ−ＩＩＩで示した部分の概略断面図である。
【００４４】
図４は、図２中ＩＶ−ＩＶで示した部分の概略断面図である。
【００４５】
このアクティブマトリクス基板１は、基板６０上に設けられた相互に並行に延びる複数のゲート電極１０と、そのゲート電極１０の延びる方向に直交する方向に、相互に並行に延びる複数のソース電極３０とを有する。ゲート電極１０とソース電極３０との交差部のそれぞれには、それぞれゲート電極１０とソース電極３０との双方に接続されたＴＦＴ４０が設けられている。そして、ＴＦＴ４０は、ドレイン電極８０を介してアクティブマトリクス基板１の表面に設けられた画素電極１１０に接続されている。また、ＴＦＴ４０のそれぞれは、補助容量素子５０に接続されており、補助容量素子５０の一端はゲート電極１０の延びる方向に平行な方向に相互に並行に延びる複数の補助容量電極（第２容量電極）２０のいずれかに接続されている。
【００４６】
基板６０は、基板本体６１と、基板本体６１を覆うように設けられた保護層６２と酸化シリコン層６３とを備えたものであり、基板６０の容量形成部ａには、酸化シリコン層６３を貫通する有底角柱孔状のトレンチ６４が設けられている。
【００４７】
基板本体６１は、例えば、無アルカリガラス等のガラス基板や石英基板、セラミックス等の無機材料、又は、ポリイミド、ポリエステル等の有機材料からなる基板により構成することができるが、本発明においては何らこれに限定されるものではなく、アクティブマトリクス基板１の機械的強度を担保できる基板であればよい。
【００４８】
基板本体６１を覆うように設けられた保護層６２は、トレンチ６４を形成するために基板６０をエッチングする際に、基板本体６１が同時にエッチングされないように基板本体６１を保護する機能を有するものである。保護層６２は、例えばチッ化シリコン層によって形成することができるが、本発明においては何らこれに限定されるものではなく、トレンチ６４を設けるためのエッチングに用いるエッチング液に対する耐性が高いものであればよい。
【００４９】
尚、アクティブマトリクス基板１では、保護層６２は、基板本体６１の上に直接形成されているが、基板本体６１と保護層６２との間に、例えば酸化シリコン層等からなるベースコート層をさらに設けても構わない。
【００５０】
また、このアクティブマトリクス基板１では、酸化シリコン層６３はトレンチ６４を除いた基板本体６１全体に形成されているが、本発明は何らこの構成に限定されるものではない。
【００５１】
図５は、酸化シリコン層６３の一形態を説明するための説明図である。
【００５２】
酸化シリコン層６３は、基板６０の表面にトレンチ６４を容易に形成することができるように設けられたものである。従って、図５に示すように、酸化シリコン層６３は容量形成部ａの上にのみ形成されていても勿論構わない。
【００５３】
また、アクティブマトリクス基板１では、基板６０は基板本体６１と、その上に形成された保護層６２と、酸化シリコン層６３とからなるものであり、トレンチ６４は酸化シリコン層６３に設けられているが、本発明は何らこの構成に限定されるものではない。すなわち、基板６０は、トレンチ６４が形成された基板本体６１のみからなるものであっても勿論構わない。
【００５４】
基板６０の上には、容量形成部ａに跨ってシリコン層７０が形成されている。このシリコン層７０は、例えばポリシリコン（Ｓｉ）等の半導体材料からなり、容量形成部ａ以外の部分の上に形成された半導体領域７０ａと、例えばリン等がドープされたポリシリコン（Ｓｉ）等の導電性材料からなり、容量形成部ａに跨って形成された電極領域７０ｂとからなる。そして、容量形成部ａ以外の部分の上に形成されたシリコン層７０の半導体領域７０を覆うようにＴＦＴ４０が設けられている。
【００５５】
このＴＦＴ４０は、半導体領域７０ａを構成するシリコン層７０と、その半導体領域７０ａを覆うように形成されたゲート絶縁層４１と、ゲート絶縁層４１を介して半導体領域７０ａの上を跨ぐように配線されたゲート電極１０と、ゲート電極１０を覆うように設けられた第１層間絶縁層９０と、電極領域７０ｂを構成するシリコン層７０に電気的に接続され、ゲート電極１０と離間するように配設されたソース電極３０と、そのソース電極３０と対向する側に、電極領域７０ｂを構成するシリコン層７０に電気的に接続され、ゲート電極１０と離間するように配設されたドレイン電極８０と、を備えたものである。
【００５６】
ゲート絶縁層４１は、ゲート電極１０とシリコン層７０との間を絶縁し、ＴＦＴ４０の耐圧性を担保する機能を有するものである。このゲート絶縁層４１は、例えば酸化シリコン層により形成することができるが、何らこれに限定されるものではない。すなわちゲート絶縁層４１は、例えば、チッ化シリコン層、又は酸化タンタル層、酸化シリコン層／チッ化シリコン層／酸化シリコン層の三層構造等、ＴＦＴ４０に十分な耐圧性を付与することができる層により形成することができる。
【００５７】
ゲート電極１０は、例えばタンタル（Ｔａ）やタングステン（Ｗ）等の導電性材料により形成することができる。
【００５８】
第１層間絶縁層９０は、ゲート電極１０とソース電極３０及びドレイン電極８０とが直接接触しないようにそれらを絶縁する機能を有する層であり、例えば酸化シリコン層等により形成することができる。
【００５９】
ソース電極３０は、例えばアルミニウム（Ａｌ）等の導電性材料からなり、ゲート絶縁層４１と第１層間絶縁層９０とを貫通するスルーホール３１を介してシリコン層７０の電極領域７０ｂに接続するように設けられている。
【００６０】
ドレイン電極８０は、例えばアルミニウム（Ａｌ）等の導電性材料からなり、ゲート絶縁層４１と第１層間絶縁層９０とを貫通するスルーホール８１を介してシリコン層７０の電極領域７０ｂに接続するように設けられている。
【００６１】
尚、アクティブマトリクス基板１では、ＴＦＴ４０は、トップゲート構造を有するが、本発明においては何らこれに限定されるものではない。すなわち、ＴＦＴ４０は、ボトムゲート構造を有するＴＦＴであっても勿論構わない。
【００６２】
また、アクティブマトリクス基板１では、スイッチング素子としてＴＦＴ４０を用いているが、本発明は何らこれに限定されるものではない。例えば、スイッチング素子としてＴＦＴ４０の代わりにＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード等の二端子素子等を用いても勿論構わない。
【００６３】
補助容量素子５０は、トレンチ６４が形成された容量形成部ａの上に形成されており、トレンチ６４を覆うように形成され、電極領域７０ｂを構成するシリコン層７０と、シリコン層７０覆うように設けられた誘電層５１と、誘電層５１の上に設けられた補助容量電極（第２容量電極）２０とを備えたものである。
【００６４】
この補助容量素子５０のうち最下層に設けられたシリコン層７０は、導電性の電極領域７０ｂに形成されており、第１容量電極を構成している。そしてこの第１容量電極はＴＦＴ４０のドレイン電極８０に接続されている。
【００６５】
図３に示すように、アクティブマトリクス基板１では、電極領域７０ｂを構成するシリコン層７０（第１容量電極）は、トレンチ６４を覆うように形成されている。しかし、本発明は何らこの構成に限定されるものではない。電極領域７０ｂを構成するシリコン層７０（第１容量電極）は、基板６０と誘電層５１の一部分との間、すなわちトレンチ６４の一部分に設けられていても勿論構わない。
【００６６】
図６は、電極領域７０ｂを構成するシリコン層７０（第１容量電極）の一形態を説明するためのアクティブマトリクス基板１の部分断面図である。
【００６７】
本発明では、図６（ａ）に示すように、電極領域７０ｂを構成するシリコン層７０（第１容量電極）はトレンチ６４の内周面にのみ設けられていても構わない。また、電極領域７０ｂを構成するシリコン層７０（第１容量電極）はトレンチ６４の底面にのみに設けられているものであっても（図６（ｂ））、また、トレンチ６４の側面にのみ設けられているものであっても（図６（ｃ））勿論構わない。
【００６８】
また、補助容量電極（第２容量電極）２０は、例えばタンタル（Ｔａ）やタングステン（Ｗ）等の導電性材料からなるものである。
【００６９】
誘電層５１は、ＴＦＴ４０の一部を構成するゲート絶縁層４１と同一膜で形成されているものである。そして、誘電層５１のうち最も層厚が薄い部分の層厚は、ゲート絶縁層４１の層厚よりも薄く形成されている。具体的には、アクティブマトリクス基板１では、トレンチ６４の底面及び側面に設けられた誘電層５１の層厚γ及びβがゲート絶縁層４１の層厚よりも薄く、トレンチの上面に設けられた誘電層５１の層厚αはゲート絶縁層４１の層厚と等しく形成されている。ここで、補助容量素子５０の静電容量値は誘電層５１の層厚に反比例するため、誘電層５１のうちトレンチ６４の底面及び側面に形成された部分の層厚を薄くすることによって、平均層厚を薄くすることができる。よって、補助容量素子５０の単位面積あたりの静電容量値を大きくすることができる。従って、占有面積の小さな補助容量素子によって所望の静電容量値を実現することができる。その結果、開口率が高いアクティブマトリクス基板１を実現することができる。
【００７０】
また、補助容量素子５０は、トレンチ６４の上に設けられている。従って、補助容量素子５０は、基板６０の単位面積あたりの有効面積（シリコン層７０及び補助容量電極２０と誘電層７０との接触面積）が広く、静電容量値が大きいものである。
【００７１】
図７は、補助容量素子５０をトレンチ６４の上に設けることによる補助容量素子５０の静電容量値の増加を説明するための説明図である。
【００７２】
図８は、補助容量素子５０の単位面積あたりの静電容量値とトレンチ６４の底面のステップカバレッジとの相関を示すグラフである。
【００７３】
また、図９は、所望の静電容量値を実現するために必要な補助容量素子５０の基板６０に対する占有面積と底面のステップカバレッジとの相関を示すグラフである。
【００７４】
以下、図７〜９を用いて、補助容量素子５０をトレンチ６４の上に設けることにより補助容量素子５０の基板６０の単位面積あたりの静電容量値が大きくなること、及び、それにより補助容量素子５０の占有面積を小さくすることができること、及び底面のステップカバレッジと補助容量素子５０との相関について詳細に説明する。尚、ここでステップカバレッジとは、トレンチ６４における誘電層５１の被覆状態のことをいう。そのうち側面のステップカバレッジとは、トレンチ側面の誘電層５１の層厚（β）のトレンチ上面の誘電層５１の層厚（α）に対する割合（％）をいう。また、底面のステップカバレッジとは、トレンチ底面の誘電層５１の層厚（γ）のトレンチ上面の誘電層５１の層厚（α）に対する割合（％）をいう。また、図８及び図９においては、側面のステップカバレッジと底面のステップカバレッジとは同一の値である。
【００７５】
図７（ａ）に示すようにトレンチ６４を設けない場合の１単位面積あたりの静電容量値をＣａとする。また、図７（ｂ）に示すように幅、深さ、間隔がすべて１μｍであるトレンチ６４を有し、トレンチ上面の誘電層５１の層厚（α）とトレンチ側面の誘電層５１の層厚（β）とトレンチ底面の誘電層５１の層厚（γ）とのすべてが同一である場合、すなわち誘電層５１の層厚がゲート絶縁層４１の層厚と等しい場合（ステップカバレッジが１００％である場合）の１単位面積あたりの静電容量値をＣｂとする。そして、図７（ｂ）に示すように幅、深さ、間隔がすべて１μｍであるトレンチ６４を有し、側面のステップカバレッジが４０％、底面のステップカバレッジが５０％である場合の１単位面積あたりの静電容量値をＣｃとする。すると、静電容量値Ｃａ、Ｃｂ、及びＣｃの相関関係は、以下の数式（１）及び（２）に示す関係となる。
【００７６】
（数式１）
Ｃｂ＝｛１／２＋（１／２）×（α／β）×（１＋α−γ）＋２×（１／２）×（α／γ）｝Ｃａ
＝２Ｃａ
【００７７】
（数式２）
Ｃｃ＝｛１／２＋２×（１／２）×（α／β）×（１＋α−γ）＋（１／２）×（α／γ）｝Ｃａ
＝［１／２＋２×（１／２）×｛１／（０．４）｝×（１＋α−０．５α）＋（１／２）×｛１／（０．５）｝］Ｃａ
＝｛４＋（５α／４）｝Ｃａ
＝｛２＋（５α／８）｝Ｃｂ
【００７８】
数式１に示すように、トレンチ６４の上に補助容量素子５０を設けることによって平面上に補助容量素子５０を設けた場合よりも基板６０の単位面積あたりの静電容量値が２倍になる。すなわち、トレンチ６４の上に補助容量素子５０を設けた場合は、補助容量素子５０の占有面積を平面上に補助容量素子５０を設けた場合の半分にすることができる。従って、トレンチ６４の上に補助容量素子５０を設けることによって開口率の高いアクティブマトリクス基板１を実現することができる。
【００７９】
また、数式２に示すように、誘電層５１の層厚β及びγがαよりも薄い場合は、誘電層５１の層厚が均一である場合よりさらに単位面積あたりの静電容量値が大きくなり、ＣｃはＣｂの２倍以上、Ｃａの４倍以上となる。すなわち、誘電層５１のうち最も層厚が薄い部分の層厚を薄くし、誘電層５１の平均層厚をゲート絶縁層４１の層厚よりもすることによって（底面のステップカバレッジを小さくすることによって）、さらに補助容量素子５０の占有面積を小さくすることができる。
【００８０】
また、図８に示すように、底面のステップカバレッジが小さくなればなるほど補助容量素子５０の単位面積あたりの静電容量値は大きくなる。従って、図９に示すように底面のステップカバレッジが小さくなるにつれて補助容量素子５０の占有面積を小さくすることができる。
【００８１】
以上より、トレンチ６４の上に補助容量素子５０を設け、底面のステップカバレッジを小さくすること、すなわち、誘電層５１のうち最も層厚が薄い部分の層厚よりもゲート絶縁層４１の層厚を薄くし、誘電層５１の平均層厚を薄くすることによって、さらに補助容量素子５０の単位面積あたりの静電容量値を大きくすることができる。よって、補助容量素子５０の占有面積を小さくすることができる。その結果、より開口率が高いアクティブマトリクス基板１を実現することができる。
【００８２】
尚、好ましい側面及び底面のステップカバレッジの範囲は９０％以下である。この構成によれば、図８及び図９より補助容量素子５０の単位面積あたりの静電容量値を８％増加させることができる。よって、補助容量素子５０の占有面積をステップカバレッジが１００％である場合と比較して８％削減することができるからである。より好ましい側面及び底面のステップカバレッジの範囲は７０％以下、さらに好ましい側面及び底面のステップカバレッジの範囲は５０％以下である。
【００８３】
また、このアクティブマトリクス基板１では、トレンチ６４の底面の幅に対する深さの比であるアスペクト比が０．２以上且つ５．０以下に構成されている。アスペクト比を０．２以上にすることでより補助容量素子５０の単位面積あたりの静電容量値を大きくすることができ、補助容量素子５０の占有面積を小さくすることができる。その結果、開口率の高いアクティブマトリクス基板１を実現することができるからである。
【００８４】
以下、アスペクト比と補助容量素子５０の単位面積あたりの静電容量値との関係について詳細に説明する。
【００８５】
図１０は、補助容量素子５０の単位面積あたりの静電容量値とトレンチ６４のアスペクト比との相関を表すグラフである。
【００８６】
また、図１１は、補助容量素子５０の静電容量値を一定とした場合の補助容量素子５０の占有面積とトレンチ６４のアスペクト比との相関を表すグラフである。
【００８７】
尚、図１０及び図１１では、「本発明（実線）」は、トレンチ６４の底面の幅とトレンチ６４の間隔とが同一で、且つ底面のステップカバレッジが９０％であるアクティブマトリクス基板１に関するデータを示すものである。また、「従来（点線）」は、トレンチの底面の幅とトレンチの間隔とが同一で、ステップカバレッジが１００％である（すなわち、誘電層５１の層厚がゲート絶縁層４１の層厚と等しい）アクティブマトリクス基板のデータを示すものである。
【００８８】
図１０に示すように、アスペクト比が０．２である場合、ステップカバレッジが９０％であるアクティブマトリクス基板１では、アスペクト比が０である場合（すなわち、トレンチが設けられていない場合）と比較して、単位面積あたりの静電容量値が約６％大きい。そして、アスペクト比の増加と共に単位面積あたりの静電容量値はさらに大きくなっていく傾向にある。その結果、図１１に示すように、アクティブマトリクス基板１では、アスペクト比が０．２である場合は、アスペクト比が０である場合よりも補助容量素子５０の占有面積を６％小さくすることができる。そして、アスペクト比が大きくなるに従って、補助容量素子５０の占有面積を小さくすることができる。
【００８９】
上記のように、アスペクト比を大きくすることにより補助容量素子５０の占有面積を小さくすることができ、より開口率の高いアクティブマトリクス基板を実現することができる。しかしながら、アスペクト比が０．２未満であれば、十分に補助容量素子５０の占有面積を小さくすることができず、所望の開口率を得ることができない。一方、アスペクト比が５より大きい場合は補助容量素子５０の形成が困難になる。従って、好ましいアスペクト比の範囲は０．２以上且つ５．０以下である。
【００９０】
尚、アクティブマトリクス基板１では、トレンチ６４は補助容量電極２０の延びる方向に細長い有底
角柱孔状に形成されており、複数のトレンチ６４は相互に並行に延びるように形成されている（ラインアンドスペース構造）。しかし、本発明は何らこれに限定されるものではない。
【００９１】
図１２は、トレンチ６４の一形態を説明するためのアクティブマトリクス基板１の平面図である。
【００９２】
図１２に示すように、トレンチ６４は、縦と横の長さが略同一である有底角柱孔であって、容量形成部にマトリクス状に配設されているものであっても勿論構わない（ドットマトリクス構造）。この構成によっても同様に、補助容量素子５０の占有面積を小さくすることができ、所望の開口率を実現することができる。
【００９３】
また、図３や図１２に示すように、必ずしも容量形成部に複数のトレンチ６４が設けられている必要はなく、１個のトレンチ６４が容量形成部ａに設けられているものであっても勿論構わない。
【００９４】
尚、このアクティブマトリクス基板１では、補助容量素子５０は、容量形成部ａにはＴＦＴ４０を介して電荷を保持するためのものであるが、本発明は何らこの構成に限定されるものではない。すなわち、補助容量素子５０は、その他の目的で設けられている容量素子であっても勿論構わない。また、ドライバー部に容量素子を形成してもかまわない。
【００９５】
上述のようにこのアクティブマトリクス基板１は、高い開口率を有するものである。従って、このアクティブマトリクス基板１を用いた、例えば液晶表示装置等の容量性表示装置もまた開口率が高く、高輝度且つ高コントラストなものである。
【００９６】
以下、このアクティブマトリクス基板１の製造方法について詳細に説明する。
【００９７】
図１３〜１５は、アクティブマトリクス基板１の製造工程を説明する説明図である。
【００９８】
尚、図１３〜１５のそれぞれは、図３のＶ−Ｖ部分及びＩＶ−ＩＶ部分の断面図を並べて描画したものである。
【００９９】
まず、例えば、ガラス基板等からなる基板本体６１の上に、例えば化学気相成長法等の公知の成膜方法を用いてチッ化シリコン等からなる保護層６２を形成する。次に保護層６２の上に、例えばスパッタリング法等の公知の成膜方法を用いて酸化シリコン層６３を形成する（図１３（ａ））。
【０１００】
次に、例えばフォトリソフラフィー等のエッチング方法を用いて酸化シリコン層６３にトレンチ６４を形成することにより基板６０を形成する（図１３（ｂ））。ここで、チッ化シリコン等からなる保護層６２はフォトリソフラフィーに用いるエッチング液に対する耐エッチング性が良好なものである。そのため、基板６０にフォトリソフラフィーを用いてトレンチ６４をエッチングする場合、保護層６２の上に形成された酸化シリコン層６３のみがエッチングされ、保護層６２及び保護層６２に覆われた基板本体６１は浸食されることはない。
【０１０１】
次に、基板６０の容量形成部ａ及びＴＦＴを形成する部分を覆うように、例えば化学気相成長法（以下、「ＣＶＤ法」と略すことがある。）を用いてアモルファスシリコン膜を形成する。次いで、そのアモルファスシリコン膜にレーザーアニールを施し、ポリシリコン化する。そしてポリシリコン化した膜を所望の形状にパターニングすることによりシリコン層７０を形成する（図１３（ｃ））。
【０１０２】
尚、シリコン層７０を形成する前に基板６０の上に、例えばＣＶＤ法等により酸化シリコンからなるベースコート層をさらに形成しても構わない。
【０１０３】
次に、シリコン層７０を覆うように酸化シリコン層を形成し、フォトリソフラフィー等により所望の形状にパターニングすることにより同一膜からなるゲート絶縁層４１と誘電層５１とを同時に形成する（図１３（ｄ））。従って、この製造方法によれば、ゲート絶縁層４１と誘電層５１とを別個に形成、パターニングする必要がなく、少ない製造工程で容易且つ安価にアクティブマトリクス基板１を製造することができる。
【０１０４】
ゲート絶縁層４１と誘電層５１とを構成する酸化シリコン層は、例えばプラズマＣＶＤ法等のＣＶＤ法又は物理気相成長法（以下、「ＰＶＤ法」と略すことがある。）により形成することが好ましい。ゲート絶縁層４１と誘電層５１とを構成する酸化シリコン層をＣＶＤ法又はＰＶＤ法により形成することにより、平坦面に形成されたゲート絶縁層４１及びトレンチ６４上面の平坦面に形成された誘電層５１の部分より、トレンチ６４の側面及び底面に形成された誘電層５１の部分を薄く形成することができる。すなわち、誘電層５１のうち最も層厚が薄い部分の膜厚をゲート絶縁層４１の膜厚より薄くすることができる。よって、誘電層５１のステップカバレッジを小さくすることができる。その結果、誘電層５１を備えた補助容量素子５０の単位面積あたりの静電容量値を大きくすることができ、補助容量素子５０の占有面積を小さくすることができる。従って、高い開口率を有するアクティブマトリクス基板１を製造することができる。
【０１０５】
ゲート絶縁層４１と誘電層５１とを構成する酸化シリコン層を例えばプラズマＣＶＤ法により形成する場合は、具体的に以下の工程を行う。
【０１０６】
まず、原料となるテトラエトキシシラン（ＳｉＥｔ4）やモノシラン（ＳｉＨ4）等をガス状態にする（ガス化工程）。次に、ガス状態にしたモノシラン（ＳｉＨ4）等を反応器（チャンバー）に導入する。基板を３５０℃程度の温度に保持し、酸素雰囲気下又は二酸化窒素雰囲気下で先にチャンバー内に導入したモノシラン（ＳｉＨ4）等をプラズマ化する（プラズマ化工程）。そして、そのプラズマ化されたモノシラン（ＳｉＨ4）等を基板６０上に吸着させることによりゲート絶縁層４１と誘電層５１とを構成する酸化シリコン層を形成する（吸着工程）。
【０１０７】
尚、ゲート絶縁層４１と誘電層５１とを構成する酸化シリコン層をプラズマＣＶＤ法により形成する場合、基板温度は高い方がより好ましい。
【０１０８】
図１６は、基板温度と誘電層５１の側面のステップカバレッジとの相関を示すグラフである。
【０１０９】
また、図１７は、基板温度と誘電層５１の底面のステップカバレッジとの相関を示すグラフである。
【０１１０】
図１６及び図１７に示すように、基板温度が高いほど誘電層５１の側面及び底面のステップカバレッジが小さくなる。すなわち、誘電層５１のうち最も層厚が薄い部分の層厚をゲート絶縁層４１の層厚より、より小さくすることができる。そして、誘電層５１の平均層厚をより薄くすることができる。よって、誘電層５１を備えた補助容量素子５０の単位面積あたりの静電容量値をより大きくすることができる。その結果、補助容量素子５０の占有面積をより小さくすることができ、開口率の高いアクティブマトリクス基板１を製造することができる。好ましい基板温度は、３５０〜４５０℃である。
【０１１１】
次に、ゲート絶縁層４１と誘電層５１との上に、それぞれゲート電極１０及び補助容量電極（第２容量電極）２０を形成する（図１４（ａ））。ゲート電極１０及び補助容量電極２０は、何ら限定されるものではなく、例えばタンタル（Ｔａ）やタングステン（Ｗ）、珪化タングステン（ＳｉＷ）、リン等をドープしたシリコン等により形成することができる。
【０１１２】
ゲート電極１０と補助容量電極２０との形成方法としては、例えばスパッタリング法やＣＶＤ法等が挙げられる。また、ゲート電極１０と補助容量電極２０とを同時に同一材料により形成しても勿論構わない。同時に形成することにより、アクティブマトリクス基板１を少ない製造工程により容易且つ安価に製造することができる。
【０１１３】
補助容量電極２０の製造方法は、上述の通り限定されるものではないが、その中でも特に、層厚の厚い膜を好適に形成することができるＣＶＤ法により形成することがより好ましい。
【０１１４】
図１８は、補助容量電極２０の層厚が厚い場合と薄い場合とを説明するための補助容量電極２０部分の断面図である。
【０１１５】
図１８（ｂ）に示すように、例えばＣＶＤ法以外のスパッタリング法等で補助容量電極２０を形成した場合は、補助容量電極２０の層厚が薄くなり、補助容量電極２０の内部にボイド（空孔）が形成される。また、さらに補助容量電極２０の層厚が薄い場合には補助容量電極２０の一部に断線が生じる虞がある。補助容量電極２０にボイドが生じた場合、アクティブマトリクス基板１の表面に凹凸形状が形成され、例えば液晶表示装置に用いた場合液晶の配向不良が起こる虞がある。また、ボイドに洗浄液やフォトレジスト液等が残留する虞があり、後工程で不具合が発生する虞がある。
【０１１６】
しかしながら、比較的層厚の厚い膜を形成するのに適したＣＶＤ法により層厚の厚い補助容量電極２０を形成した場合、補助容量電極２０の内部にボイドが発生することがなく、表面が平坦なアクティブマトリクス基板１を製造することができる。また、アクティブマトリクス基板１の表面にフォトレジスト液や洗浄液等が残留することもない。
【０１１７】
尚、補助容量電極２０をＣＶＤ法を用いてタングステン（Ｗ）により形成する場合は、原料としてフッ化タングステン（ＷＦ6）を用い、水素（Ｈ2）雰囲気下で行うことが好ましい。
【０１１８】
このようにゲート電極１０及び補助容量電極２０を形成した後、シリコン層７０にリン等のイオンを注入し、次いで活性化アニールをすることによりシリコン層７０に半導体領域７０ａと電極領域７０ｂとを形成する。
【０１１９】
次に、基板６０の全体を覆うように、例えばスパッタリング法やＣＶＤ法等により酸化シリコン層や有機絶縁膜等を形成する。そして、その酸化シリコン層等を例えばフォトリソフラフィー等により所望の形状にパターニングすることにより第１層間絶縁膜９０を形成する（図１４（ｂ））。
【０１２０】
次に、第１層間絶縁膜９０とゲート絶縁層４１とシリコン層７０とを貫通するように設けられたスルーホール３１及び８１にそれぞれソース電極３０及びドレイン電極８０を形成する（図１４（ｃ））。ソース電極３０及びドレイン電極８０は、何ら限定されるものではなく、例えばアルミニウム等により形成することができる。また、ソース電極３０及びドレイン電極８０の製造方法は、何ら限定されるものではなく、例えばスパッタリング法やＣＶＤ法等により成膜後、フォトリソフラフィー等によりパターニングすることにより形成することができる。
【０１２１】
次に、ソース電極３０及びドレイン電極８０を覆うように基板６０全体を覆うように、例えばスパッタリング法やＣＶＤ法等により酸化シリコン層や有機絶縁膜等を形成する。そして、その酸化シリコン層等を例えばフォトリソフラフィー等により所望の形状にパターニングすることにより第２層間絶縁膜１００を形成する（図１５（ａ））。
【０１２２】
そして、第２層間絶縁膜１００を貫通するスルーホール１１１を覆い、ドレイン電極８０に連通するように画素電極１１０を形成する（図１５（ｂ））ことによりアクティブマトリクス基板１を製造することができる。画素電極１１０は、何ら限定されるものではなく、例えばインジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等により形成することができる。また、画素電極１１０の製造方法も何ら限定されるものではなく
例えばスパッタリング法やＣＶＤ法等により形成することができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明に係るアクティブマトリクス基板１の等価回路図である。
【図２】アクティブマトリクス基板１の部分平面図である。
【図３】図２中ＩＩＩ−ＩＩＩで示した部分の概略断面図である。
【図４】図２中ＩＶ−ＩＶで示した部分の概略断面図である。
【図５】酸化シリコン層６３の一形態を説明するための説明図である。
【図６】電極領域７０ｂを構成するシリコン層７０（第１容量電極）の一形態を説明するためのアクティブマトリクス基板１の部分断面図である。
【図７】補助容量素子５０をトレンチ６４の上に設けることによる補助容量素子５０の静電容量値の増加を説明するための説明図である。
【図８】補助容量素子５０の単位面積あたりの静電容量値とトレンチ６４の底面のステップカバレッジとの相関を示すグラフである。
【図９】所望の静電容量値を実現するために必要な補助容量素子５０の占有面積と底面のステップカバレッジとの相関を示すグラフである。
【図１０】補助容量素子５０の単位面積あたりの静電容量値とトレンチ６４のアスペクト比との相関を表すグラフである。
【図１１】補助容量素子５０の静電容量値を一定とした場合の補助容量素子５０の占有面積とトレンチ６４のアスペクト比との相関を表すグラフである。
【図１２】トレンチ６４の一形態を説明するためのアクティブマトリクス基板１の平面図である。
【図１３】アクティブマトリクス基板１の製造工程を説明する説明図である。
【図１４】アクティブマトリクス基板１の製造工程を説明する説明図である。
【図１５】アクティブマトリクス基板１の製造工程を説明する説明図である。
【図１６】チャンバー内の雰囲気温度と誘電層５１の側面のステップカバレッジとの相関を示すグラフである。
【図１７】チャンバー内の雰囲気温度と誘電層５１の底面のステップカバレッジとの相関を示すグラフである。
【図１８】補助容量電極２０の層厚が厚い場合と薄い場合とを説明するための補助容量電極２０部分の断面図である。
【図１９】トレンチ構造の補助容量素子を備えたアクティブマトリクス基板２００のトレンチ容量素子（補助容量）２０９及びＴＦＴ２１０部分の概略断面図である。
【図２０】アクティブマトリクス基板３００の等価回路図である。
【符号の説明】
【０１２４】
１、２００、３００  アクティブマトリクス基板
１０、２１４、３１０  ゲート電極
２０、３２０  補助容量電極
３０、３３０  ソース電極
３１、８１、１１１  スルーホール
４０、２１０、３４０  ＴＦＴ
４１、２１２、２１３  ゲート絶縁層
５０、２０９、３５０  補助容量素子
５１、２０７  誘電層
６０  基板
６１  基板本体
６２  保護層
６３  酸化シリコン層
６４、２０５  トレンチ
２０６  第１電極層
２０８  第２電極層
７０  シリコン層
７０ａ  半導体領域
７０ｂ  電極領域
８０  ドレイン電極
９０  第１層間絶縁層
１００  第２層間絶縁層
１１０、２１６、３６０  画素電極
２０４  石英基板
２１１  ポリシリコン層
２１５  層間絶縁層
２１７  金属配線
２１８  パッシベーション層
【図１】
2006064967.tif 000003
【図２】
2006064967.tif 000004
【図３】
2006064967.tif 000005
【図４】
2006064967.tif 000006
【図５】
2006064967.tif 000007
【図６】
2006064967.tif 000008
【図７】
2006064967.tif 000009
【図８】
2006064967.tif 000010
【図９】
2006064967.tif 000011
【図１０】
2006064967.tif 000012
【図１１】
2006064967.tif 000013
【図１２】
2006064967.tif 000014
【図１３】
2006064967.tif 000015
【図１４】
2006064967.tif 000016
【図１５】
2006064967.tif 000017
【図１６】
2006064967.tif 000018
【図１７】
2006064967.tif 000019
【図１８】
2006064967.tif 000020
【図１９】
2006064967.tif 000021
【図２０】
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