(57)【要約】【課題】  冗長メモリセルを設けることによるレイアウト面積の増大やアクセス時間の増大を抑制できる半導体記憶装置を提供する。【解決手段】  独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、複数のメモリバンクにそれぞれ一対一の関係で設けられた、メモリバンクのメモリセルに対してデータを読み書きするための複数のリード／ライトアンプと、複数のメモリバンクにそれぞれ一対一の関係で設けられた、対応するメモリバンクの不良メモリセルに代わって使用される冗長メモリセルである複数の救済ビットレジスタと、不良メモリセルに対するアクセスであるか否かを判定する救済判定回路と、不良メモリセルに対するアクセスである場合に、対応するリード／ライトアンプの動作を停止させる切換制御回路とを有する構成とする。【選択図】  図１
2006268970.tif 000002
【特許請求の範囲】
【請求項１】
独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、前記メモリバンクのメモリセルに対してデータを読み書きするための複数のリード／ライトアンプと、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、対応するメモリバンクの不良メモリセルに代わって使用される冗長メモリセルである複数の救済ビットレジスタと、
前記不良メモリセルに対するアクセスであるか否かを判定する救済判定回路と、
前記不良メモリセルに対するアクセスである場合に、対応する前記リード／ライトアンプの動作を停止させる切換制御回路と、
を有する半導体記憶装置。
【請求項２】
独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、前記メモリバンクのメモリセルに対してデータを読み書きするための複数のリード／ライトアンプと、
複数の前記メモリバンクで共有される、前記メモリバンクの不良メモリセルに代わって使用される冗長メモリセルである複数の救済ビットレジスタと、
前記不良メモリセルに対するアクセスであるか否かを判定する救済判定回路と、
前記不良メモリセルに対するアクセスである場合に、複数の前記リード／ライトアンプの動作をそれぞれ停止させる切換制御回路と、
を有する半導体記憶装置。
【請求項３】
前記救済ビットレジスタが、前記リード／ライトアンプ内に設けられた請求項１または２記載の半導体記憶装置。
【請求項４】
前記切換制御回路は、
前記不良メモリセルからのデータの読み出し時のみ、前記リード／ライトアンプの動作をそれぞれ停止させる請求項１から３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記救済判定回路は、
前記不良メモリセルのアドレスが格納される複数の救済アドレス格納レジスタと、
前記救済アドレス格納レジスタに格納された不良メモリセルのアドレスと外部から入力されるアドレス信号とを比較する比較回路と、
を有する請求項１から４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記救済アドレス格納レジスタは、
前記不良メモリセルのアドレスを記憶するためのアンチヒューズ素子を有する請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセルアレイが独立してアクセス可能な複数のメモリバンクに分割された半導体記憶装置に関する。
【背景技術】
【０００２】
近年の半導体記憶装置では、大容量化に伴うメモリセルや周辺回路等の微細化により、意図せずに作り込まれる欠陥部位が増大する傾向にある。そのため、半導体記憶装置に、通常使用されるメモリセルである正規メモリセルと、正規メモリセルで不良が発生した場合に代替する冗長メモリセルとを備え、不良が発生した正規メモリセル（以下、不良メモリセルと称す）を冗長メモリセルに置き換えることで製品の歩留りを向上させる不良救済技術が重要になってきている。
【０００３】
不良メモリセルを冗長メモリセルに置き換えるためには、不良メモリセルのアドレスを記憶しておく必要があり、そのための記憶素子として、導体をレーザや電流により溶断して絶縁するヒューズ素子、あるいは絶縁体を過電圧により絶縁破壊させて導通させるアンチヒューズ素子等が使用される。
【０００４】
従来の半導体記憶装置では、メモリチップの試験時にレーザ等を用いて物理的に導体を溶断することで不良アドレスを記憶させる、記憶素子としての特性が安定しているヒューズ素子が一般的に用いられてきた。しかしながら、レーザによりヒューズ素子を溶断する方法では、メモリチップをパッケージに封入した（組立て）後で発生した不良を救済できないため、製品の歩留りを十分に向上させることができない問題がある。
【０００５】
そこで、近年は組立て後における不良メモリセルの救済も可能なアンチヒューズ素子を不良アドレスの記憶に用いる構成が採用されつつある。アンチヒューズは、比較的少ない電流で不良メモリセルのアドレス情報の書き込みが可能であり、パッケージ封入後に発生した不良を救済できるだけでなく、アンチヒューズ素子を短絡させるための機能を備えたテスト装置を比較的安価に実現できる。
【０００６】
なお、複数の揮発性メモリと不揮発性メモリとが搭載されるメモリモジュールにおいて、メモリモジュールの試験時に不良と判定された揮発性メモリの不良アドレス及び該揮発性メモリを判別するための情報を不揮発性メモリに格納しておき、システムの立ち上げ時に不揮発性メモリからそれらの情報を揮発性メモリへ転送し、揮発性メモリの不良アドレスに対するアクセス発生時、対応する冗長メモリセルにアクセスすることでメモリモジュールに搭載後の揮発性メモリを救済する技術が特許文献１に記載されている。
【特許文献１】特開２００４−５５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリセルアレイが独立してアクセス可能な複数のメモリバンクに分割された半導体記憶装置では、冗長メモリセルを各メモリバンクで使用するために複数備える必要がある。特に複数の冗長メモリセルを各メモリバンクで共有できれば半導体記憶装置の製品歩留りを向上させることが可能であるため、それらをまとめて配置すれば冗長メモリセルの制御回路をより簡易に実現できる。
【０００８】
しかしながら、複数の冗長メモリセルをまとめて配置する構成では、そのための専有エリアを確保する必要がある。また、通常、冗長メモリセルがメモリバンクから離れて位置することになるため、配線長が長くなることでレイアウト面積が増大し、さらにメモリセルに対するアクセス時間も長くなるおそれがある。
【０００９】
近年の情報処理処理装置等は、ＣＰＵ等の処理装置の高速化によって半導体記憶装置のアクセス時間が情報処理装置としての処理速度のボトルネックになっている。そのため、半導体記憶装置に対する、さらなる大容量化及びアクセス時間の短縮要求が益々大きくなっている。
【００１０】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、冗長メモリセルを設けることによるレイアウト面積の増大やアクセス時間の増大を抑制できる半導体記憶装置を提供することを目的とする。
【００１１】
また、本発明の他の目的は、冗長メモリセルをより効率的に利用して製品歩留りを向上させることができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため本発明の半導体記憶装置は、独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、前記メモリバンクのメモリセルに対してデータを読み書きするための複数のリード／ライトアンプと、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、対応するメモリバンクの不良メモリセルに代わって使用される冗長メモリセルである複数の救済ビットレジスタと、
前記不良メモリセルに対するアクセスであるか否かを判定する救済判定回路と、
前記不良メモリセルに対するアクセスである場合に、対応する前記リード／ライトアンプの動作を停止させる切換制御回路と、
を有する構成である。
【００１３】
または、独立してアクセスが可能な複数のメモリバンクを有する半導体記憶装置であって、
複数の前記メモリバンクにそれぞれ一対一の関係で設けられた、前記メモリバンクのメモリセルに対してデータを読み書きするための複数のリード／ライトアンプと、
複数の前記メモリバンクで共有される、前記メモリバンクの不良メモリセルに代わって使用される冗長メモリセルである複数の救済ビットレジスタと、
前記不良メモリセルに対するアクセスであるか否かを判定する救済判定回路と、
前記不良メモリセルに対するアクセスである場合に、複数の前記リード／ライトアンプの動作をそれぞれ停止させる切換制御回路と、
を有する構成である。
【００１４】
上記のように構成された半導体記憶装置では、不良メモリセルに代わってデータが格納される救済ビットレジスタを各メモリバンクに対応して設けているため、それらを物理的に近接して配置することが可能であり、救済ビットレジスタとメモリバンク間を接続する配線を最短することができる。
【００１５】
また、各メモリバンクで複数の救済ビットレジスタを共有することで、任意の１つのメモリバンクで複数の不良メモリセルが発生しても、それらを救済できる可能性が向上する。
【発明の効果】
【００１６】
本発明によれば、救済ビットレジスタを各メモリバンクに対して物理的に近接して配置することが可能であり、救済ビットレジスタとメモリバンク間を接続する配線を最短することができるため、メモリバンクに対するアクセススピードの低下が抑制され、救済ビットレジスタを配置するためのレイアウト面積も最小限に抑制することができる。
【００１７】
また、各メモリバンクで複数の救済ビットレジスタを共有することで、任意の１つのメモリバンクで複数の不良メモリセルが発生しても、それらを救済できる可能性が向上する。したがって、不良メモリセルをより効率的に救済することが可能であり、製品の歩留りをさらに向上させることができる。
【発明を実施するための最良の形態】
【００１８】
次に本発明について図面を参照して説明する。
【００１９】
（第１の実施の形態）
図１は本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図であり、図２は図１に示した救済判定回路の一構成例を示す回路図である。
【００２０】
図１に示すように、第１の実施の形態の半導体記憶装置は、独立してアクセスが可能な複数のメモリバンク１０（図１では第１のメモリバンク１０1〜第４のメモリバンク１０4）と、各メモリバンク１０で共通に使用される、データ伝送用のバスであるリード／ライトバス２０と、データの入出力端子であるＤＱ端子とリード／ライトバス２０間に配置される、入出力データを一時的に保持するＤＱ入出力バッファ回路３０と、各メモリバンク１０に対応して設けられた、メモリバンク１０に対してデータを読み書きする複数のリード／ライトアンプ４０（図１では第１のリード／ライトアンプ４０1〜第４のリード／ライトアンプ４０4）と、ＤＱ入出力バッファ回路３０から出力されるライトデータをリード／ライトバス２０へ送出するライトドライバ回路５０と、各メモリバンク１０に対応して設けられた、リードデータをリード／ライトバス２０へ送出する複数のリードドライバ回路６０（図１では第１のリードドライバ回路６０1〜第４のリードドライバ回路６０4）と、不良メモリセルに対するアクセスであるか否かを判定する救済判定回路７０と、各メモリバンク１０に対応して設けられた、救済判定回路７０の判定結果にしたがって対応するリード／ライトアンプの動作を制御する複数の切換制御回路８０（図１では第１の切換制御回路８０1〜第４の切換制御回路８０4）とを有する構成である。
【００２１】
なお、図１では、メモリバンク１０、リード／ライトアンプ４０、リードドライバ回路６０及び切換制御回路８０をそれぞれ４つずつ有する構成を示しているが、これらの数は４つの限定されるものではなく、いくつであってもよい。
【００２２】
図２に示すように、救済判定回路７０は、不良メモリセルのアドレスが格納される複数の救済アドレス格納レジスタ７１（図２では第１の救済アドレス格納レジスタ７１1〜第４の救済アドレス格納レジスタ７１4）と、救済アドレス格納レジスタ７１に格納された不良メモリセルのアドレスと外部から入力されるアドレス信号とを比較する比較回路７２と、比較回路７２の出力結果を半導体記憶装置のデータ書き込み時またはデータ読み出し時に応じて出力するための論理ゲート回路７３とを有する構成である。
【００２３】
なお、図２では、救済アドレス格納レジスタ７１を４つ有する構成を示しているが、救済アドレス格納レジスタ７１の数はメモリバンク１０に数に対応していれば、いくつであってもよい。
【００２４】
第１の救済アドレス格納レジスタ７１1〜第４の救済アドレス格納レジスタ７１4には、例えばアンチヒューズ素子がそれぞれ用いられる。なお、救済アドレス格納レジスタ７１には、ヒューズ素子を用いてもよく、ＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリを用いてもよい。救済アドレス格納レジスタ７１にアンチヒューズ素子を用いた構成では、組立て後における不良メモリセルの救済が可能になる。
【００２５】
本実施形態では、第１の救済アドレス格納レジスタ７１1〜第４の救済アドレス格納レジスタ７１4と第１のメモリバンク１０1〜第４のメモリバンク１０4とが、それぞれ一対一の関係にあり、任意のメモリバンク１０で不良メモリセルが発生した場合、対応する救済アドレス格納レジスタ７１にそのアドレスが格納される。例えば、第１のメモリバンク１０1の不良メモリセルのアドレスは第１の救済アドレス格納レジスタ７１1に格納され、第２のメモリバンク１０2の不良メモリセルのアドレスは第２の救済アドレス格納レジスタ７１2に格納される。また、第３のメモリバンク１０3の不良メモリセルのアドレスは第３の救済アドレス格納レジスタ７１3に格納され、第４のメモリバンク１０4の不良メモリセルのアドレスは第４の救済アドレス格納レジスタ７１4に格納される。
【００２６】
比較回路７２は、第１の救済アドレス格納レジスタ７１1〜第４の救済アドレス格納レジスタ７１4に格納された不良メモリセルのアドレスと外部から供給されるアドレス信号とを比較し、その一致／不一致を検出する複数の排他的論理和回路を備え、それらの検出結果である救済アドレスヒット信号ＡＦＨＩＴ０〜３を出力する。また、論理和回路を備え、後述する第２の実施の形態の処理で使用する、救済アドレスヒット信号ＡＦＨＩＴ０〜３の論理和結果である救済アドレス検出信号ＡＦＨＩＴＯＲを出力する。
【００２７】
論理ゲート回路７３は、複数の論理積回路を備え、救済アドレスヒット信号ＡＦＨＩＴ０〜３と半導体記憶装置の内部リードコマンドＲＤとの論理積結果である読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０〜３、並びに救済アドレスヒット信号ＡＦＨＩＴ０〜３と半導体記憶装置の内部ライトコマンドＷＴとの論理積結果である書き込み用の救済アドレスヒット信号ＡＦＨＩＴＷ０〜３を出力する。
【００２８】
図１に示す第の切換制御回路８０1〜第４の切換制御回路８０4は、それぞれ論理積回路を備え、第１のリード／ライトアンプ４０1〜第４のリード／ライトアンプ４０4による第１のメモリバンク１０1〜第４のメモリバンク１０4からのデータの読み出し動作を制御するための制御信号ＲＡＥ０〜３を出力する。
【００２９】
なお、図１に示すＮＲＡＥ（Normal Read Amp Enable）０〜３は、リード／ライトアンプ４０が備える、メモリバンク１０からデータを読み出すリードアンプを活性化するためのリードイネーブル信号であり、ＷＡＥ（Write Amp Enable）０〜３はメモリバンク１０へデータを格納するライトアンプを活性化するためのライトイネーブル信号である。
【００３０】
また、第１のリードドライバ回路６０1〜第４のリードドライバ回路６０4へ入力されるＲＤ０〜３はメモリバンク１０から読み出されたリードデータをリード／ライトバス２０へ送出するための駆動信号であり、ライトドライバ回路５０へ入力されるＢＵＳＤＲＶＷはメモリバンク１０へ格納するライトデータをリード／ライトバス２０へ送出するための駆動信号である。これらの信号と上述した内部リードコマンドＲＤ、内部ライトコマンドＷＴ（図２参照）とは、外部から供給されるリード命令あるいはライト命令に基づき、半導体記憶装置が有する不図示の制御回路から所定のタイミングで出力される、半導体記憶装置の制御のために通常用いられる信号である。この制御回路については周知の構成を用いればよいため、ここでは詳細な説明を省略する。
【００３１】
本実施形態の半導体記憶装置は、不良メモリセルに代わってデータが格納される冗長メモリセルである救済ビットレジスタ９０（図１では第１の救済ビットレジスタ９０1〜第４の救済ビットレジスタ９０4）を、例えば各メモリバンク１０に対応して設けた第１のリード／ライトアンプ４０1〜第４のリード／ライトアンプ４０4にそれぞれ備えた構成である。第１の救済ビットレジスタ９０1〜第４の救済ビットレジスタ９０4と第１のメモリバンク１０1〜第４のメモリバンク１０4とは、それぞれ一対一の関係で割り当てられ、任意のメモリバンク１０内の不良メモリセルに対するアクセスが発生した場合は、該不良メモリセルに代わって対応する救済ビットレジスタ９０へアクセスされる。
【００３２】
具体的には、第１のメモリバンク１０1で不良メモリセルが発生した場合、対応する第１の救済ビットレジスタ９０1にデータが格納され、第２のメモリバンク１０2で不良メモリセルが発生した場合、対応する第２の救済ビットレジスタ９０2にデータが格納される。また、第３のメモリバンク１０3で不良メモリセルが発生した場合、対応する第３の救済ビットレジスタ９０3にデータが格納され、第４のメモリバンク１０4で不良メモリセルが発生した場合、対応する第４の救済ビットレジスタ９０4にデータが格納される。
【００３３】
図２に示すように、メモリバンク１０に対するアクセスが発生すると、外部から入力されたアドレス信号は、アドレス信号用の入出力バッファ回路１００を介してアドレスデコーダ１１０及び救済判定回路７０へそれぞれ供給される。アドレスデコーダ１１０は、入力されたアドレス信号からＲｏｗアドレス及びＣｏｌｕｍｎアドレスをそれぞれ生成し、それらをデコードすることでアクセス先のメモリセルに対するデータの書き込み／読み出しを可能にする。
【００３４】
一方、救済判定回路７０の比較回路７２は、第１の救済アドレス格納レジスタ７１1〜第４の救済アドレス格納レジスタ７１4に格納された不良メモリセルのアドレスと外部から入力されたアドレス信号とを比較し、それらが一致するとき、アクセスが発生したメモリバンク１０に対応する救済アドレスヒット信号（ＡＦＨＩＴ０〜３のいずれか一つ）を有意な値で出力する。
【００３５】
論理ゲート回路７３は、比較回路７２の出力信号にしたがって、メモリバンク１０からのデータの読み出し時は、対応する読み出し用の救済アドレスヒット信号（ＡＦＨＩＴＲ０〜３のいずれか一つ）を有意な値で出力し、メモリバンク１０に対するデータの書き込み時は、対応する書き込み用の救済アドレスヒット信号（ＡＦＨＩＴＷ０〜３のいずれか一つ）を有意な値で出力する。
【００３６】
読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０〜３及び書き込み用の救済アドレスヒット信号ＡＦＨＩＴＷ０〜３は、救済ビットレジスタ９０を活性化するためのイネーブル信号として用いられる。救済ビットレジスタ９０は、書き込み用の救済アドレスヒット信号を受信すると、リード／ライトバス２０を介して伝送されたライトデータを保持する。また、読み出し用の救済アドレスヒット信号を受信すると、保持したデータを対応するリードドライバ回路６０へ出力する。このとき、リードドライバ回路６０は、救済ビットレジスタ９０から受信したデータを駆動信号ＲＤ０〜３のタイミングでリード／ライトバス２０へ送出する。
【００３７】
第１の切換制御回路８０1〜第４の切換制御回路８０4は、半導体記憶装置の制御回路から供給されるリードイネーブル信号ＮＲＡＥ０〜３と読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０〜３との論理積結果を生成し、リードアンプの動作を制御するための制御信号ＲＡＥ０〜３を出力する。第１のリード／ライトアンプ４０1〜第４のリード／ライトアンプ４０4は、対応する救済ビットレジスタ９０からのデータ読み出し時、第１の切換制御回路８０1〜第４の切換制御回路８０4から出力される制御信号ＲＡＥ０〜３にしたがって対応するメモリバンク１０からのデータ読み出し動作を停止する。
【００３８】
例えば、外部から入力されたアドレス信号が第１の救済アドレス格納レジスタ７１1に格納されたアドレスと一致している場合、比較回路７２は救済アドレスヒット信号ＡＦＨＩＴ０を有意な値で出力し、論理ゲート回路７３は、データ読み出し時、対応する読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０を有意な値で出力し、データ書き込み時、対応する書き込み用の救済アドレスヒット信号ＡＦＨＩＴＷ０を有意な値で出力する。この場合、第１のメモリバンク１０1に対応して設けられた第１の救済ビットレジスタ９０1に対してデータが読み書きされる。また、リードドライバ回路６０1は、救済ビットレジスタ９０1から受信したデータを駆動信号ＲＤ０のタイミングでリード／ライトバス２０へ送出する。
【００３９】
第１の切換制御回路８０1は、半導体記憶装置の制御回路から供給されるイネーブル信号ＮＲＡＥ０と読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０との論理積結果である、リードアンプの動作を制御するための制御信号ＲＡＥ０を出力する。第１のリード／ライトアンプ４０1は、第１の切換制御回路８０1から出力される制御信号ＲＡＥ０にしたがって第１のメモリバンク１０1からのデータ読み出し動作を停止する。
【００４０】
なお、図１に示した構成では、救済ビットレジスタ９０に対するデータ格納時、リード／ライトバス２０を介して伝送されたデータは、救済ビットレジスタ９０だけでなくメモリバンク１０にも格納される。これは、救済ビットレジスタ９０へのデータ格納時、メモリバンク１０内のアクセス先は不良メモリセルであり、該不良メモリセルに格納されたデータを読み出すことはないため、不要な制御回路の増加を招くライトアンプの停止制御を行っていないためである。切換制御回路８０は、救済ビットレジスタ９０へのデータ格納時、ライトアンプの動作を停止させるために、上記リードアンプと同様の構成を備えていてもよい。
【００４１】
本実施形態の半導体記憶装置によれば、不良メモリセルに代わってデータが格納される救済ビットレジスタ９０を各メモリバンク１０に対応して設けているため、それらを物理的に近接して配置することが可能であり、救済ビットレジスタ９０とメモリバンク１０間を接続する配線を最短することができる。したがって、メモリバンクに対するアクセススピードの低下が抑制され、救済ビットレジスタを配置するためのレイアウト面積も最小限に抑制することができる。
（第２の実施の形態）
第１の実施の形態では、不良メモリセルに代わってデータが格納される救済ビットレジスタを各メモリバンクに対応して設けた構成を示した。しかしながら、このような構成では救済ビットレジスタの数に限りがあるため、任意の１つのメモリバンクで複数の不良メモリセルが発生すると、一部の不良メモリセルしか救済できないおそれがある。第２の実施の形態の半導体記憶装置は、第１の実施の形態で示した複数の救済ビットレジスタを、各メモリバンクで共有できる例である。
【００４２】
図３は本発明の半導体記憶装置の第２の実施の形態の構成を示すブロック図である。
【００４３】
図３に示すように、第２の実施の形態の半導体記憶装置は、各メモリバンクに対応して設けられた複数の切換制御回路１２０（図３では第１の切換制御回路１２０1〜第４の切換制御回路１２０4）の構成が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００４４】
本実施形態の切換制御回路１２０は、救済ビットレジスタからのデータ読み出し時に、リード／ライトアンプによるメモリバンクからのデータ読み出し動作を制御するための制御信号を生成する論理積回路１２１と、救済ビットレジスタからのデータ読み出し時に、対応するリードドライバ回路以外の動作を停止させるための制御信号を生成するセレクタ回路１２２とを有する構成である。
【００４５】
論理積回路１２１は、上述した半導体記憶装置の制御回路から供給されるリードイネーブル信号（ＮＲＡＥ０〜３）と救済判定回路７０から出力される救済アドレス検出信号ＡＦＨＩＴＯＲとの論理積結果を出力し、救済ビットレジスタからのデータ読み出し時にリード／ライトアンプによるメモリバンクからのデータの読み出し動作を停止させる制御信号ＲＡＥ０〜３を生成する。
【００４６】
セレクタ回路１２２は、データ読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０〜３とリードドライバ回路の駆動信号ＲＤ０〜３とを入力とし、救済判定回路７０から出力される救済アドレス検出信号ＡＦＨＩＴＯＲにしたがって、不良メモリセルの救済時は救済アドレスヒット信号ＡＦＨＩＴＲ０〜３を出力し、メモリバンクからのデータの読み出し時は駆動信号ＲＤ０〜３をリードドライバ回路６０へ出力する。
【００４７】
本実施形態の半導体記憶装置は、図２に示した救済判定回路が備える第１の救済アドレス格納レジスタ〜第４の救済アドレス格納レジスタに任意のメモリバンクで発生した不良メモリセルのアドレスを格納する。そして、第１の救済ビットレジスタ〜第４の救済ビットレジスタに対するデータ格納時は、第１の救済アドレス格納レジスタ〜第４の救済アドレス格納レジスタに格納されたアドレスにしたがって対応する救済ビットレジスタにデータが書き込まれる。また、第１の救済ビットレジスタ〜第４の救済ビットレジスタからのデータ読み出し時は、第１の救済ビットレジスタ〜第４の救済ビットレジスタに格納されたアドレスにしたがって対応する救済ビットレジスタからデータが読み出される。
【００４８】
以下、第１のメモリバンクの不良メモリセルのアドレスが第４の救済アドレス格納レジスタに格納されている場合を例にして、本実施形態の半導体記憶装置の動作を図４を用いて具体的に説明する。
【００４９】
図４は図３に示した半導体記憶装置の動作を示す図であり、同図（ａ）は救済ビットレジスタへのデータ書き込み時の動作を示すタイミングチャート、同図（ｂ）は救済ビットレジスタへのデータ読み出し時の動作を示すタイミングチャートである。
【００５０】
まず、第１のメモリバンクの不良アドレスにデータを格納する場合、図４（ａ）に示すように、書き込み対象のデータはＤＱ端子を介してＤＱ入出力バッファ回路に入力される。また、外部から入力されたライト命令に基づいて内部ライトコマンドＷＴが生成され、ライトドライバ回路を駆動するための駆動信号ＢＵＳＤＲＶＷが出力される。ＤＱ入出力バッファ回路で保持された書き込み対象のデータは駆動信号ＢＵＳＤＲＶＷのタイミングでリード／ライトバスへ送出される。
【００５１】
また、外部から入力されたアドレス信号ＡＤＤｉはアドレス用の入出力バッファ回路を介して救済判定回路へ供給される。ここでは、アドレス信号ＡＤＤｉが第４の救済アドレス格納レジスタに格納されたアドレスＡＦＲＥＧ３ｉと一致するため、比較回路からは救済アドレスヒット信号ＡＦＨＩＴ３が有意な値で出力され、論理ゲート回路からはデータ書き込み用の救済アドレスヒット信号ＡＦＨＩＴＷ３が有意な値で出力される。
【００５２】
データ書き込み用の救済アドレスヒット信号ＡＦＨＩＴＷ３は、第４のメモリバンクの第４の救済ビットレジスタへ供給され、第４の救済ビットレジスタは、不図示の制御回路から出力されるイネーブル信号ＷＡＥ３のタイミングでリード／ライトバスを介して伝送されたデータを格納する。
【００５３】
一方、第１のメモリバンクの不良アドレスからデータを読み出す場合、図４（ｂ）に示すように、外部から入力されたアドレス信号ＡＤＤｉはアドレス用の入出力バッファ回路を介して救済判定回路へ供給される。ここでは、アドレス信号ＡＤＤｉが第４の救済アドレス格納レジスタに格納されたアドレスＡＦＲＥＧ３ｉと一致するため、比較回路からは救済アドレスヒット信号ＡＦＨＩＴ３及び救済アドレス検出信号ＡＦＨＩＴＯＲがそれぞれ有意な値で出力され、論理ゲート回路からはデータ読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ３が有意な値で出力される。
【００５４】
データ読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ３は、第４のメモリバンクの第４の救済ビットレジスタへ供給され、第４の救済ビットレジスタは、保持しているデータを対応する第４のリードドライバ回路へ出力する。
【００５５】
このとき、第１のメモリバンク〜第４のメモリバンクでは、半導体記憶装置の制御回路から供給されるリードイネーブル信号ＮＲＡＥ０〜３が第１の切換制御回路１２０1〜第４の切換制御回路１２０4の各論理積回路１２１によりマスクされ、制御信号ＲＡＥ０〜３により各リードアンプの動作がそれぞれ停止される。また、第１の切換制御回路１２０1〜第４の切換制御回路１２０4の各セレクタ回路１２２からはデータ読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ０〜３が対応するリードドライバ回路へそれぞれ供給される。ここでは、第４のメモリバンクに対応するデータ読み出し用の救済アドレスヒット信号ＡＦＨＩＴＲ３のみが有意な値となっているため、第４のリードドライバ回路にのみ駆動信号ＢＵＳＤＲＶＲ３が供給され、第４のリードドライバ回路から第４の救済ビットレジスタに格納されたデータがリード／ライトバスへ送出される。
【００５６】
本実施形態の半導体記憶装置によれば、各メモリバンクで複数の救済ビットレジスタを共有することができるため、任意の１つのメモリバンクで複数の不良メモリセルが発生しても、それらを救済できる可能性が向上する。したがって、第１の実施の形態の半導体記憶装置の効果に加えて、不良メモリセルをより効率的に救済することが可能であり、製品の歩留りをさらに向上させることができる。
【００５７】
また、メモリバンクに対する通常のデータ読み出し／書き込み経路に論理回路等を挿入することなく、各メモリバンクで複数の救済ビットレジスタの共有化を実現しているため、アクセススピードの低下やレイアウト面積の増大等を招くことがない。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体記憶装置の第１の実施の形態の構成を示すブロック図である。
【図２】図１に示した救済判定回路の一構成例を示す回路図である。
【図３】本発明の半導体記憶装置の第２の実施の形態の構成を示すブロック図である。
【図４】図３に示した半導体記憶装置の動作を示す図であり、同図（ａ）は救済ビットレジスタへのデータ書き込み時の動作を示すタイミングチャート、同図（ｂ）は救済ビットレジスタへのデータ読み出し時の動作を示すタイミングチャートである。
【符号の説明】
【００５９】
１０1    第１のメモリバンク
１０2    第２のメモリバンク
１０3    第３のメモリバンク
１０4    第４のメモリバンク
２０    リード／ライトバス
３０    ＤＱ入出力バッファ回路
４０1    第１のリード／ライトアンプ
４０2    第２のリード／ライトアンプ
４０3    第３のリード／ライトアンプ
４０4    第４のリード／ライトアンプ
５０    ライトドライバ回路
６０1    第１のリードドライバ回路
６０2    第２のリードドライバ回路
６０3    第３のリードドライバ回路
６０4    第４のリードドライバ回路
７０    救済判定回路
７１1    第１の救済アドレス格納レジスタ
７１2    第２の救済アドレス格納レジスタ
７１3    第３の救済アドレス格納レジスタ
７１4    第４の救済アドレス格納レジスタ
７２    比較回路
７３    論理ゲート回路
８０1、１２０1    第１の切換制御回路
８０2、１２０2    第２の切換制御回路
８０3、１２０3    第３の切換制御回路
８０4、１２０4    第４の切換制御回路
９０1    第１の救済ビットレジスタ
９０2    第２の救済ビットレジスタ
９０3    第３の救済ビットレジスタ
９０4    第４の救済ビットレジスタ
１００    入出力バッファ回路
１１０    アドレスデコーダ
【図１】
2006268970.tif 000003
【図２】
2006268970.tif 000004
【図３】
2006268970.tif 000005
【図４】
2006268970.tif 000006