(57)【要約】【課題】  チャネル移動度が高い半導体素子およびその製造方法を提供する。【解決手段】  ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、上記ＳｉＣを酸化させない条件で、ＳｉＯ２からなる酸化膜を、上記半導体基板上に形成する酸化膜形成工程と、上記酸化膜と上記半導体基板との界面のＳｉＣを酸窒化させることにより、酸窒化膜を形成する酸窒化膜形成工程とを含む製造方法である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、
上記ＳｉＣを酸化させない条件で、上記半導体基板上にＳｉＯ２を形成することにより、当該ＳｉＯ２からなる酸化膜を形成する酸化膜形成工程と、
上記酸化膜と上記半導体基板との界面のＳｉＣを酸窒化させることにより、酸窒化膜を形成する酸窒化膜形成工程とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
上記酸化膜形成工程は、ＣＶＤ法により、上記酸化膜を形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
上記酸化膜形成工程は、上記半導体基板上にＳｉを堆積することによりＳｉ膜を形成する薄膜形成工程と、
上記Ｓｉ膜を酸素を含むガス雰囲気下で熱処理することにより、上記ＳｉＯ２からなる酸化膜を形成する熱処理工程とを含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
上記酸窒化膜形成工程は、Ｎ２ＯまたはＮＯ雰囲気下で熱処理することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
上記酸窒化膜形成工程では、厚さ１ｎｍ以上１０ｎｍ以下の酸窒化膜を形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
上記酸窒化膜形成工程では、厚さ１ｎｍ以上６ｎｍ以下の酸窒化膜を形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、
上記ＳｉＣを酸化させない条件で、上記半導体基板上にＳｉＯ２を形成することにより、当該ＳｉＯ２からなる酸化膜を形成する酸化膜形成工程と、
Ｎ２ＯまたはＮＯ雰囲気下で酸化膜が積層された半導体基板を熱処理する熱処理工程とを含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタのチャネル移動度が高い半導体素子およびその製造方法に関するものであり、より詳細には半導体基板としてＳｉＣを用いた半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、高電力、高周波、高温デバイス応用に有望な半導体材料である。そして、既存の半導体材料では達成できない上記ＳｉＣを用いた高性能トランジスタの実現が期待されているが、ＳｉＣを半導体基板として半導体素子を製造した場合、酸化膜とＳｉＣとの界面に高密度の欠陥が存在し、この部分の抵抗成分がデバイス性能を大幅に低下させることが知られている。
【０００３】
具体的には、ＳｉＣのＭＯＳ型トランジスタを作製するとき、従来ではＯ２などのガス雰囲気中でＳｉＣを酸化することにより厚い酸化膜を形成している。しかし、この方法で形成したＭＯＳ型トランジスタは、酸化膜とＳｉＣとの界面に多数の欠陥が発生してしまう。そして、この欠陥によって電子の走行が著しく妨げられ、トランジスタの性能指標であるチャネル移動度が５〜２０ｃｍ2／Ｖｓに留まっている。
【０００４】
そこで、チャネル移動度を向上させるために、例えば、半導体基板であるＳｉＣ上に、ゲート絶縁膜を形成した後、Ｈ２Ｏで熱処理を施したり（特許文献１参照）、温度の異なる２段階の酸化工程を行ったり（特許文献２参照）することが提案されている。
【特許文献１】特開２００３−８６７９２公報（公開日；２００３年３月２０日）
【特許文献２】特開２００２−２２２９４５公報（公開日；２００２年８月９日）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の構成では、実際に半導体素子として使用できるレベルのチャネル移動度は得られていない。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、チャネル移動度が高い半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者らは、これらの問題点を解決すべく、半導体素子およびその製造方法について鋭意検討した。その結果、チャネル移動度の高速化を阻害する要因の一つとして、従来の方法では、ＳｉＣと酸化膜であるＳｉＯ２との界面に「界面遷移層」が生じることを見出した。
【０００８】
具体的には、例えばＭＯＳデバイス（ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）など）等の半導体素子を作製する場合、ＳｉＣである半導体基板の表面に酸化膜であるＳｉＯ２膜を形成することが必須である。そして、従来では、上記ＳｉＣを熱酸化させることにより上記ＳｉＯ２膜を形成している。しかしながら、ＳｉＣを熱酸化させてＳｉＯ２膜を形成する従来の方法では、ＳｉＯ２とＳｉＣとの界面に多量の欠陥が発生し、この領域を走行する電子の速度が著しく遅くなってしまい、例えば、抵抗が増大する等のデバイス性能が低下してしまう。本発明者らは、例えば、Ｏ２、Ｈ２Ｏ、Ｎ２Ｏ等の雰囲気下でＳｉＣを加熱、酸化することによってＳｉＣ表面にＳｉＯ２を形成すると、ＳｉＯ２とＳｉＣとの界面に、上記問題の原因となるＳｉＣｘＯｙで表される厚い「界面遷移層（ＳｉＯ２でもＳｉＣでもない中間層）」が形成されることを見出した。
【０００９】
そして、本発明者らは、さらに鋭意検討した結果、上記ＳｉＯ２とＳｉＣとの界面に生じる界面遷移層を無くすとともに、ＳｉＯ２とＳｉＣとの界面に、界面遷移層とは異なる別の層を形成することにより、従来と比べて、著しくチャネル移動度を向上させることができることを見出し、本発明を完成するに至った。
【００１０】
すなわち、本発明に係る半導体素子の製造方法は、上記課題を解決するために、ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、上記ＳｉＣを酸化させない条件で、上記半導体基板上にＳｉＯ２を形成することにより、当該ＳｉＯ２からなる酸化膜を形成する酸化膜形成工程と、上記酸化膜と上記半導体基板との界面のＳｉＣを酸窒化させることにより、酸窒化膜を形成する酸窒化膜形成工程とを含むことを特徴としている。
【００１１】
上記の方法では、半導体基板であるＳｉＣ上に、当該ＳｉＣを酸化させたものではないＳｉＯ２からなる酸化膜を形成し、その後で、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを酸窒化させたＳｉＣの酸窒化膜を形成している。これにより、従来のようにＳｉＣを酸化させた際に生じるＳｉＣｘＯｙで表される界面遷移層を生じさせることがない。従って、上記界面遷移層が生じることによるチャネル移動度の減少を防止することができる。そして、さらに、ＳｉＣとＳｉＯ２との界面にＳｉＣの酸窒化膜を形成するので、より一層チャネル移動度を向上させることができる。
【００１２】
また、本発明に係る半導体素子の製造方法は、上記酸化膜形成工程が、ＣＶＤ（気相化学堆積法）により、上記酸化膜を形成する方法であることがより好ましい。
【００１３】
また、本発明に係る半導体素子の製造方法は、上記ＳｉＣ上に堆積したＳｉ膜を酸素を含むガス雰囲気下で熱処理することにより、上記ＳｉＯ２からなる酸化膜を形成する熱処理工程とを含むことがより好ましい。
【００１４】
上記の構成とすることで、より確実にＳｉＣを酸化させることなくＳｉＯ２からなる酸化膜を形成することができる。
【００１５】
また、本発明に係る半導体素子の製造方法は、上記酸窒化膜形成工程が、Ｎ２ＯまたはＮＯ雰囲気下で熱処理することがより好ましい。
【００１６】
上記の構成とすることで、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを確実に酸窒化することができる。
【００１７】
また、本発明に係る半導体素子の製造方法は、上記酸窒化膜形成工程では、厚さ１ｎｍ以上１０ｎｍ以下、より好ましくは１ｎｍ以上６ｎｍ以下の酸窒化膜を形成することがより好ましい。上記酸窒化膜の膜厚が、１ｎｍよりも薄い場合には、ＳｉＯ２膜／ＳｉＣ界面に発生する欠陥の影響を強く受けることになり、チャネル移動度が低くなる虞がある。一方、上記酸窒化膜の膜厚が、１０ｎｍよりも厚い場合には、この酸窒化膜形成時に、やはり上記界面遷移層が形成され、チャネル移動度が低くなる虞がある。従って、上記酸窒化膜を上記範囲内となるように形成することで、チャネル移動度をより一層向上させることができる。
【００１８】
また、本発明に係る半導体素子の製造方法は、ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、上記ＳｉＣを酸化させない条件で、上記半導体基板上にＳｉＯ２を形成することにより、当該ＳｉＯ２からなる酸化膜を形成する酸化膜形成工程と、Ｎ２ＯまたはＮＯ雰囲気下で酸化膜が積層された半導体基板を熱処理する熱処理工程とを含む方法であってもよい。
【００１９】
また、本発明に係る半導体素子は、上記製造方法によって得られたものである。これにより、チャネル移動度がより一層向上した半導体素子を提供することができる。
【発明の効果】
【００２０】
本発明に係る半導体素子の製造方法は、上記酸化膜形成工程は、上記半導体基板上にＳｉＯ２を形成することによりＳｉＯ２からなる酸化膜を形成する工程、あるいは上記半導体基板上にＳｉを堆積することによりＳｉ膜を形成する薄膜形成工程と、上記Ｓｉ膜を酸素を含むガス雰囲気下で熱処理することにより、上記ＳｉＯ２からなる酸化膜を形成する熱処理工程とを含むので、チャネル移動度がより一層向上した半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の一形態について説明すれば、以下の通りである。本実施の形態にかかる半導体素子の製造方法は、半導体基板であるＳｉＣ上に、当該ＳｉＣを熱酸化させない条件でＳｉＯ２からなる酸化膜を形成（酸化膜形成工程）した後で、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを酸窒化させたＳｉＣの酸窒化膜（ＳｉＯｘＮｙ）を形成（酸窒化膜形成工程）する方法である。これについて説明する。
【００２２】
（酸化膜形成工程）
以下に、ＳｉＣ上にＳｉＯ２膜を形成する酸化膜形成工程について説明する。本実施の形態では、ＳｉＣをＯ２、Ｈ２Ｏ、Ｎ２Ｏ、ＮＯなどの雰囲気ガス中で高温（通常１０００〜１２００℃）に加熱することにより形成されるＳｉＯ２膜とは、異なる方法で形成されたＳｉＯ２膜を上記ＳｉＣ上またはＳｉＣ表面に形成している。
【００２３】
具体的な形成方法としては、例えば、（Ａ）上記ＳｉＣが熱酸化されない条件でＣＶＤを行うことにより、ＳｉＣ上にＳｉＯ２膜を堆積させる方法、（Ｂ）ＳｉＣ上にＳｉ膜を形成した後、当該Ｓｉを上記ＳｉＣが熱酸化されない条件で酸化させることにより、ＳｉＯ２膜を形成する方法が挙げられる。なお、これらの方法について以下に詳述するが、具体的なＳｉＯ２膜の形成方法については、上記に限定されるものではなく、ＳｉＣを熱酸化してＳｉＯ２膜を得る方法以外の方法で、ＳｉＯ２膜を形成する方法であればよい。
【００２４】
ここで、上記（Ａ）ＳｉＣ上にＣＶＤ法によって、ＳｉＯ２膜を堆積させる方法について説明する。上記ＣＶＤ法としては、例えば、熱ＣＶＤ、および、プラズマＣＶＤ等が挙げられる。なお、これらＣＶＤを用いて、ＳｉＣにＳｉＯ２膜を堆積させる場合、上記ＳｉＣが熱酸化されない条件で当該ＣＶＤを行う。
【００２５】
具体的には、熱ＣＶＤにより、上記ＳｉＣにＳｉＯ２膜を堆積（形成）する場合の操作条件としては、例えば、ＳｉＨ４流量：２ｓｃｃｍ、Ｎ２Ｏ流量：２５０ｓｃｃｍ、Ｎ２流量：１０００ｓｃｃｍ、圧力：２６６０Ｐａ、基板温度：６００℃等の条件であればよい。なお、堆積時間については、堆積させるＳｉＯ２膜の膜厚によって適宜設定すればよく、例えば、３分程度でよい。
【００２６】
また、プラズマＣＶＤにより、上記ＳｉＣにＳｉＯ２膜を堆積する場合の操作条件としては、ＳｉＨ４流量：３ｓｃｃｍ、Ｎ２Ｏ流量：２００ｓｃｃｍ、Ｎ２流量：２００ｓｃｃｍ、圧力：５０Ｐａ、高周波電力：１２０Ｗ、基板温度：４５０℃等の条件であればよい。なお、堆積時間（処理時間）については、堆積させるＳｉＯ２膜の膜厚によって適宜設定すればよく、例えば、２分程度でよい。
【００２７】
そして、上記条件で熱ＣＶＤ、プラズマＣＶＤを行った場合には、ＳｉＣを熱酸化することなく、当該ＳｉＣ上にＳｉＯ２膜を形成することができる。
【００２８】
次に、上記（Ｂ）ＳｉＣ上にＳｉ膜を形成した後、当該Ｓｉを上記ＳｉＣが熱酸化されない条件で酸化させることによりＳｉＯ２膜を形成する方法について説明する。
【００２９】
ＳｉＣ上にＳｉ膜を堆積させる方法としては、例えば、熱ＣＶＤを用いて堆積させる方法が挙げられる。なお、上記以外の方法を用いて、ＳｉＣ上にＳｉ膜を堆積させてもよいが、熱ＣＶＤを用いる場合であっても、他の方法であっても、上記ＳｉＣが熱酸化されない条件でＳｉ膜を堆積させる必要がある。
【００３０】
具体的には、熱ＣＶＤによってＳｉ膜を堆積する場合には、例えば、ＳｉＨ４流量：３ｓｃｃｍ、Ｈ２流量：２０００ｓｃｃｍ、圧力：１０６４０Ｐａ、基板温度：７００℃の条件で行えばよい。なお、堆積時間（処理時間）については、堆積させるＳｉ膜の膜厚によって適宜設定すればよく、例えば、４分程度でよい。
【００３１】
次に、堆積したＳｉ膜を例えばドライＯ２雰囲気で熱処理することにより、Ｓｉが熱酸化されたＳｉＯ２膜を形成することができる。換言すると、ＳｉＣ上に堆積したＳｉ膜を酸化させてＳｉＯ２膜にする。具体的には、Ｏ２流量：１０００ｓｃｃｍ、温度８００℃程度で、２時間反応させることにより、Ｓｉが熱酸化されたＳｉＯ２膜を形成することができる。そして、ＳｉＣを熱酸化させることなく、当該ＳｉＣ上に堆積させたＳｉを熱酸化させることにより、高品質な（欠陥の少ない）ＳｉＯ２／ＳｉＣ界面を形成することができる。上記の堆積したＳｉ膜を酸化する雰囲気として、ウェットＯ２、Ｎ２Ｏなどであってもよい。
【００３２】
このように、ＳｉＣを酸化させることなく、当該ＳｉＣ上にＳｉＯ２膜を形成させることにより、ＳｉＣを酸化させてＳｉＯ２膜を得る従来の方法のように厚い界面遷移層が生成されることがない。
【００３３】
ここで、上記（Ａ）、（Ｂ）の方法が、ＳｉＣを熱酸化させない理由について説明する。ＳｉＣは結晶面によって熱酸化の速度および熱酸化が起こる温度が異なる。最もよく用いられる（０００１）面では、約９００℃以上の温度で熱酸化が始まることになる。また、（０００−１）面、（１１−２０）面は酸化が進行しやすく、８５０℃程度から酸化されることになる。従って、上記ＳｉＣを熱酸化して、ＳｉＯ２膜を形成するには、上記以上の温度が必要となる。実際には、９００℃では形成速度が遅すぎるので、実用上成膜速度の関係から、デバイス作製に必要な厚さ（４０〜８０ｎｍ程度）のＳｉＯ２膜（酸化膜）を形成するために、通常は１１００〜１２００℃の高温が用いられる。
【００３４】
ところが、上記（Ａ）、（Ｂ）の方法では、上記ＳｉＣが熱酸化する温度よりも低い温度で、ＳｉＯ２膜の堆積を行っているために、ＳｉＣを熱酸化させることなく、ＳｉＯ２膜を堆積することができる。なお、結晶学では数字の上に−を付けることが慣例であるが、本実施の形態では負の表示としている。
【００３５】
上記酸化膜形成工程において、上記半導体基板であるＳｉＣの上に堆積させるＳｉＯ２膜の膜厚としては、使用する用途や条件等によって変わるが、例えば、電力用デバイス応用の場合は４０〜８０ｎｍ程度のＳｉＯ２膜厚、高周波用デバイス応用の場合は５〜４０ｎｍ程度のＳｉＯ２膜厚がより好ましい。
【００３６】
（酸窒化膜形成工程）
次に、ＳｉＣの上にＳｉＯ２膜を形成した後、当該ＳｉＣを酸窒化させてＳｉＣとＳｉＯ２膜との界面にＳｉＣの酸窒化膜を形成する酸窒化膜形成工程について説明する。
【００３７】
ＳｉＣの酸窒化膜を形成するには、例えば、Ｎ２ＯまたはＮＯ雰囲気下で熱処理を行えばよい。
【００３８】
具体的には、Ｎ２Ｏ流量：１００ｓｃｃｍ、Ｎ２流量：１０００ｓｃｃｍ、圧力：１気圧、温度：１３００℃の条件下で、例えば、３時間熱処理を行えばよい。あるいは、Ｎ２Ｏ流量：１０００ｓｃｃｍ、圧力：１気圧、温度：１３００℃の条件下で、例えば、２時間の熱処理でもよい。なお、最適な酸窒化条件は、ＳｉＣ上に形成されているＳｉＯ２膜の厚さによって変わる。すなわち、ＳｉＣ上に形成されているＳｉＯ２膜が薄い場合には、比較的短時間の酸窒化処理が望ましく、ＳｉＣ上に形成されているＳｉＯ２膜が厚い場合には、最適な酸窒化処理時間が相対的に長くなる。この理由は、後述のように、酸窒化処理によって形成される酸窒化膜の膜厚と深く関連している。また、上記の説明では、Ｎ２Ｏを用いた場合における条件を示しているが、ＮＯの場合も上記と同様である。
【００３９】
そして、この酸窒化膜形成工程において、形成する酸窒化膜の膜厚としては、少しでも存在していればよいが、１〜１０ｎｍの範囲内がより好ましく、１〜６ｎｍの範囲内がさらに好ましく、２〜５ｎｍの範囲内が特に好ましい。上記酸窒化膜の膜厚が、１ｎｍよりも薄い場合には、ＳｉＯ２膜／ＳｉＣ界面に発生する欠陥の影響を強く受けることになり、実効チャネル移動度が低くなる虞がある。一方、上記酸窒化膜の膜厚が、１０ｎｍよりも厚い場合には、この酸窒化膜形成時に、やはり上記界面遷移層が形成され、チャネル移動度が低くなる虞がある。
【００４０】
（半導体素子）
そして、上記の酸化膜形成工程と酸窒化膜形成工程とを行うことにより、ＳｉＣからなる半導体基板に酸化膜が形成された半導体素子を製造することができる。
【００４１】
具体的には、上記酸化膜形成工程の上記（Ａ）の方法を用いて絶縁膜を形成する場合、例えば、図１に示すように、半導体基板であるＳｉＣ上にＣＶＤによってＳｉＯ２膜を堆積した後、ＳｉＣとＳｉＯ２との界面に存在しているＳｉＣを酸窒化することにより酸窒化膜を形成している。
【００４２】
また、上記酸化膜形成工程の上記（Ｂ）の方法を用いて絶縁膜を形成する場合、例えば、図２に示すように、半導体基板であるＳｉＣ上にＣＶＤによってＳｉ膜を形成した後、ＳｉＣが熱酸化されない条件にてＳｉ堆積膜を熱酸化させることにより、ＳｉＣ上にＳｉＯ２膜を積層している。そして、その後で、ＳｉＣとＳｉＯ２との界面に存在しているＳｉＣを酸窒化することにより酸窒化膜を形成している。
【００４３】
このように、半導体素子を製造することで、上記酸窒化膜は、大気と接することなく形成される。これにより、上記酸窒化膜が、大気と接することにより、生じる欠陥を防止することができる。
【００４４】
そして、本実施の形態にかかる半導体素子は、半導体基板であるＳｉＣ上に当該ＳｉＣが酸窒化された酸窒化膜とＳｉＯ２とが順に積層された構成であって、ＳｉＣと酸窒化膜と、および、酸窒化膜とＳｉＯ２とが直接、接している構成である。より具体的には、本実施の形態にかかる半導体素子は、ＳｉＣが酸化されることにより発生するＳｉＣｘＯｙで表される界面遷移層（ＳｉＯ２でもＳｉＣでもない中間層）を有していない。
【００４５】
以上のように、本実施の形態にかかる半導体素子の製造方法は、ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、上記ＳｉＣを酸化させない条件で、ＳｉＯ２からなる酸化膜を、上記半導体基板上に形成する酸化膜形成工程と、上記酸化膜と上記半導体基板との界面のＳｉＣを酸窒化させることにより、酸窒化膜を形成する酸窒化膜形成工程とを含む方法である。
【００４６】
上記の方法では、半導体基板であるＳｉＣ上に、当該ＳｉＣを酸化させたものではないＳｉＯ２からなる酸化膜を堆積し、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを酸窒化させたＳｉＣの酸窒化膜を形成している。これにより、ＳｉＣを酸化させた際に生じるＳｉＣｘＯｙで表される界面遷移層を生じさせることがない。これにより、上記界面遷移層が生じることによるチャネル移動度の減少を防止することができる。そして、さらに、ＳｉＣとＳｉＯ２との界面にＳｉＣの酸窒化膜を形成するので、より一層チャネル移動度を向上させることができる。
【００４７】
また、本実施の形態にかかる半導体素子の製造方法は、上記酸化膜形成工程が、（Ａ）ＣＶＤ法によりＳｉＯ２からなる酸化膜を上記半導体基板上に堆積する方法、または、（Ｂ）上記半導体基板上にＳｉからなるＳｉ薄膜を堆積する薄膜形成工程と、上記Ｓｉ薄膜を酸素を含むガス雰囲気下で熱処理することにより、ＳｉＯ２からなる酸化膜を形成する熱処理工程とを含む方法であることがより好ましい。これにより、より確実にＳｉＣを酸化させることなくＳｉＯ２からなる酸化膜を形成することができる。
【００４８】
また、本実施の形態にかかる半導体素子の製造方法は、上記酸窒化膜形成工程を、Ｎ２ＯまたはＮＯ雰囲気下で熱処理する方法とすることで、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを確実に酸窒化することができる。
【００４９】
また、本実施の形態にかかる半導体素子の製造方法は、上記酸窒化膜形成工程では、厚さ１ｎｍ以上１０ｎｍ以下、より好ましくは１ｎｍ以上６ｎｍ以下の酸窒化膜を形成する方法がより好ましい。上記酸窒化膜の膜厚が、１ｎｍよりも薄い場合には、ＳｉＯ２膜／ＳｉＣ界面に発生する欠陥の影響を強く受けることになり、チャネル移動度が低くなる虞がある。一方、上記酸窒化膜の膜厚が、１０ｎｍよりも厚い場合には、この酸窒化膜形成時に、やはり上記界面遷移層が形成され、チャネル移動度が低くなる虞がある。従って、上記酸窒化膜を上記範囲内となるように形成することで、チャネル移動度をより一層向上させることができる。
【００５０】
また、本実施の形態にかかる半導体素子は、上記製造方法によって得られたものであるので、チャネル移動度がより一層向上した半導体素子を提供することができる。
【００５１】
なお、上記界面遷移層（ＳｉＣｘＯｙ）が存在するか否かを確認する方法としては、例えば、二次イオン質量分析（ＳＩＭＳ）およびＸ線光電子分光（ＸＰＳ）の深さ分析等の方法が挙げられる。具体的には、ＳＩＭＳによってＣ、Ｏ、Ｎ、Ｓｉ原子の深さ方向分布を分析すれば、界面遷移層の存在の有無と厚さを決定できる。
【００５２】
また、本実施の形態にかかる半導体素子の製造方法は、ＳｉＣからなる半導体基板上に酸化膜が形成された半導体素子の製造方法において、上記半導体基板上に、上記ＳｉＣを熱酸化して得られるＳｉＯ２以外の方法により、ＳｉＯ２からなる酸化膜を形成する酸化膜形成工程と、上記酸化膜と上記半導体基板との界面のＳｉＣを酸窒化させることにより、酸窒化膜を形成する酸窒化膜形成工程とを含む方法であってもよい。上記の構成によれば、半導体基板であるＳｉＣ上に、ＳｉＣを酸化させることなくＳｉＯ２からなる酸化膜を形成することで、ＳｉＣとＳｉＯ２との界面に、当該ＳｉＣとＳｉＯ２とは組成が異なる別の層（ＳｉＣｘＯｙ（ｘとｙは任意の定数））が形成されることを防止できる。また、酸窒化膜を形成することで、従来のようにＳｉＣとＳｉＯ２との界面に生じる欠陥を防止できるので、界面を急峻にすることができる。
【００５３】
また、本発明にかかる半導体素子は、上記以外の方法によって製造してもよく、例えば、ＳｉＣ上に数ｎｍの酸窒化膜を形成した後、ＣＶＤ法によってＳｉＯ２膜を堆積し、さらにＮ２ＯまたはＮＯにより酸窒化を行うことにより製造してもよい。
【実施例】
【００５４】
以下、実施例および比較例により、本発明をさらに詳細に説明するが、本発明はこれらにより何ら限定されるものではない。
〔実施例１〕
本実施例では、上記半導体素子を備えた半導体装置である反転型ｎチャネルＭＯＳＦＥＴを作成して、実効チャネル移動度を評価した。以下に上記ＭＯＳＦＥＴの製造工程について説明する。
（ＭＯＳＦＥＴ）
本実施例における、ＭＯＳＦＥＴの製造工程は、（Ａ）ソース・ドレイン領域の形成工程、（Ｂ）ゲート絶縁膜の形成工程、（Ｃ）ソース・ドレイン電極の形成工程、（Ｄ）ゲート電極の形成工程の４つの工程を含むものである。なお、以下の説明では、半導体基板として、４Ｈ−ＳｉＣ（０００１）エピタキシャル基板を用いた例について説明している。
【００５５】
（Ａ）ソース・ドレイン領域の形成工程
図３は、本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるソース・ドレイン領域の形成工程を説明する図面である。
【００５６】
まず、図３（ａ）に示すように、基板３１とエピタキシャル層（本発明における半導体基板（ＳｉＣ）に相当）３２とを有するエピタキシャル基板を用いて、当該エピタキシャル層３２の表面にＡｌ膜３３を形成した後、このＡｌ膜３３上にレジストを塗布し、露光・現像を行うことで、レジスト３８のパターニングを行った。次に、図３（ｂ）に示すように。パターニングされたレジスト３８をマスクとしてＡｌ膜３３のエッチングを行うことにより、Ａｌ膜３３のパターニングを行った。その後、図３（ｃ）に示すように、パターニングされたレジスト３８およびＡｌ膜３３をマスクとして、表面が露出している部分に、エピタキシャル層３２に、Ｐ（リン）イオン（Ｐ＋）の注入を行った。次に、図３（ｄ）に示すように、レジスト３８およびＡｌ膜３３を除去した後、アニールすることにより、ｎ＋拡散層４０、４１を形成した。Ｐ＋イオン注入は３００℃で行った。注入ドーズ量は４ｘ１０１５ｃｍ−２である。また、注入後に１６００℃、２０分間のアニールを行ってイオン注入により発生した結晶欠陥を低減した。
【００５７】
これにより、エピタキシャル基板にソース・ドレイン領域を形成した。
【００５８】
（Ｂ）ゲート絶縁膜の形成工程
図４は、本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるゲート絶縁膜の形成工程を説明する図面である。
【００５９】
まず、熱ＣＶＤによって上記４Ｈ−ＳｉＣ（０００１）エピタキシャル層３２上に、ＳｉＯ２膜（酸化膜）４２を形成した。このときの処理条件は、ＳｉＨ４流量：２ｓｃｃｍ、Ｎ２Ｏ流量：２５０ｓｃｃｍ、Ｎ２流量：１０００ｓｃｃｍ、圧力：２６６０Ｐａ、基板温度：６００℃であり、この処理条件で３分間処理した。これにより、エピタキシャル層（ＳｉＣ）３２上に、７０ｎｍのＳｉＯ２膜４２を堆積した（酸化膜形成工程）。このとき、ＳｉＣとＳｉＯ２との界面には、当該ＳｉＣが酸化されることにより生じる界面遷移層は、生じていなかった。
【００６０】
次に、Ｎ２Ｏ流量：１００ｓｃｃｍ、Ｎ２流量：１０００ｓｃｃｍ、圧力：１気圧、温度：１３００℃の条件下で、３時間熱処理することにより、エピタキシャル層３２であるＳｉＣと、当該ＳｉＣ上に堆積したＳｉＯ２膜４２との界面に、ＳｉＣの酸窒化膜を形成した（酸窒化膜形成工程）。すなわち、ＳｉＣとＳｉＯ２との界面に存在するＳｉＣを酸窒化させることにより、ＳｉＣの酸窒化膜３９を形成した。
【００６１】
これにより、ＳｉＯ２膜４２とＳｉＣの酸窒化膜３９とからなるゲート絶縁膜を形成した。
【００６２】
（Ｃ）ソース・ドレイン電極の形成工程
図５は、本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるコンタクトホールの形成工程を説明する図面である。
【００６３】
まず、図５（ａ）に示すように、ゲート絶縁膜（ＳｉＯ２膜４２とＳｉＣの酸窒化膜３９）上にフォトリソグラフィーによってコンタクトホール形成用のレジストパターン４３を形成した。次に、図５（ｂ）に示すように、レジストパターン４３をマスクして、ゲート絶縁膜をエッチングした。その後、図５（ｃ）に示すように、レジストパターン４３の上からＮｉ膜４４を蒸着した。次に、図５（ｄ）に示すように、ゲート絶縁膜上に形成されているＮｉ膜４４およびレジストパターン４３を除去することにより、ソース・ドレイン電極４５、４６を形成した。また、基板３１の裏側にＴｉ／Ａｌ電極膜４７を蒸着した。これらの電極の接触抵抗を低減するために、Ｎ２ガス雰囲気中で１０００℃、２分の熱処理を行った。
【００６４】
（Ｄ）ゲート電極の形成工程
図６は、本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるゲート電極の形成工程を説明する図面である。
【００６５】
まず、図６（ａ）に示すように、ソース・ドレイン電極４５、４６およびゲート絶縁膜の表面にレジスト４８を塗布し、露光・現像を行うことにより、当該レジスト４８のパターニングを行った。
【００６６】
次に、図６（ｂ）に示すように、パターニングされたレジスト４８上にＡｌ膜４９を蒸着した。その後、図６（ｃ）に示すように、レジスト４８と当該レジスト上に形成されているＡｌ膜４９を除去することにより、ゲート電極５０を形成した。そして、最後にフォーミングガス雰囲気中で、４００℃、１０分間の熱処理を行った。
【００６７】
これにより、本実施例にかかるＭＯＳＦＥＴを製造した。
（実効チャネル移動度の測定）
上記のようにして得られたＭＯＳＦＥＴの実効チャネル移動度を測定した。具体的には、上記（Ｂ）ゲート絶縁膜の形成工程の酸窒化膜形成工程において、熱処理時間を変えることによって、ＳｉＣの酸窒化膜３９の膜厚、換言すると、酸化膜厚を変化させたときの、実効チャネル移動度を測定した。その結果を、表１および図７に示す。ＳｉＣ酸窒化膜の厚さが２〜１０ｎｍのとき、高いチャネル移動度が得られている。特にＳｉＣ酸窒化膜の厚さが２〜５ｎｍのとき、チャネル移動度は５０〜６０ｃｍ２／Ｖｓとなり、従来のドライＯ２酸化の場合（酸窒化膜なし）に比べて約８倍の値となった。
【００６８】
【表１】
2006216918.tif 000003
【００６９】
〔実施例２〕
４Ｈ−ＳｉＣ（０００−１）エピタキシャル基板を用いた以外は、実施例１と同様にして、ＭＯＳＦＥＴを製造した。そして、得られたＭＯＳＦＥＴの実効チャネル移動度を測定した。測定結果を図７に示す。なお、この実効チャネル移動度の最高値は、ＳｉＣ酸窒化膜の膜厚が２〜３ｎｍのとき、８１ｃｍ２／Ｖｓであった。
〔実施例３〕
４Ｈ−ＳｉＣ（１１−２０）エピタキシャル基板を用いた以外は、実施例１と同様にして、ＭＯＳＦＥＴを製造した。そして、得られたＭＯＳＦＥＴの実効チャネル移動度を測定した。測定結果を図７に示す。なお、この実効チャネル移動度の最高値は、ＳｉＣ酸窒化膜の膜厚が２〜３ｎｍのとき、１２８ｃｍ２／Ｖｓであった。
〔実施例４〕
ＭＯＳＦＥＴの製造工程のうち、上記（Ｂ）ゲート絶縁膜の形成工程の（酸化膜形成工程）以外は、実施例１と同様にして、ＭＯＳＦＥＴを製造した。以下に、本実施例における（Ｂ）ゲート絶縁膜の形成工程以外について説明する。
（酸化膜形成工程）
まず、熱ＣＶＤによって上記エピタキシャル層上に、Ｓｉ膜を形成した。このときの処理条件は、ＳｉＨ４流量：３ｓｃｃｍ、Ｈ２流量：２０００ｓｃｃｍ、圧力：１０６４０Ｐａ、基板温度：７００℃であり、この条件で４分間処理した。これにより、エピタキシャル層（ＳｉＣ）上に、厚さ約４０ｎｍのＳｉ膜を堆積した。
【００７０】
次に、Ｓｉ膜が堆積されたエピタキシャル基板を、Ｏ２流量：１０００ｓｃｃｍ、温度８００℃程度で、２時間反応させることによりＳｉ膜を熱酸化して、ＳｉＯ２膜４２を形成した。
【００７１】
このようにして、本実施例にかかるＭＯＳＦＥＴを製造した。そして、得られたＭＯＳＦＥＴの実効チャネル移動度を測定した。具体的には、上記（Ｂ）ゲート絶縁膜の形成工程の酸窒化膜形成工程において、熱処理時間を変えることによって、ＳｉＣの酸窒化膜３９の膜厚、換言すると、酸化膜厚の増分を変化させたときの、実効チャネル移動度を測定した。その結果を、表２および図８に示す。ＳｉＣ酸窒化膜の厚さが２〜１０ｎｍのとき、チャネル移動度の向上が確認された。特にＳｉＣ酸窒化膜の厚さが２〜５ｎｍのとき、チャネル移動度は５０〜６０ｃｍ２／Ｖｓとなり、従来のドライＯ２酸化の場合（酸窒化膜なし）に比べて約８倍の値となった。
【００７２】
【表２】
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【００７３】
〔比較例１〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、Ｏ２雰囲気、１１５０℃、４時間のＳｉＣ熱酸化によりゲート絶縁膜を形成した以外は、実施例１と同様にして、本比較例のＭＯＳＦＥＴを製造した。つまり、この比較例では、ＳｉＣの酸窒化膜がなく、ＳｉＣを熱酸化させることにより、ゲート絶縁膜であるＳｉＯ２膜を形成している。そして得られた４Ｈ−ＳｉＣ（０００１）上ＭＯＳＦＥＴのチャネル移動度を測定したところ７．３ｃｍ２／Ｖｓであった。
〔比較例２〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、Ｈ２Ｏ雰囲気、１１００℃、２時間のＳｉＣ熱酸化によりゲート絶縁膜を形成した以外は、実施例１と同様にして、本比較例のＭＯＳＦＥＴを製造した。つまり、この比較例では、ＳｉＣの酸窒化膜がなく、ＳｉＣを熱酸化させることにより、ゲート絶縁膜であるＳｉＯ２膜を形成している。そして得られた４Ｈ−ＳｉＣ（０００１）上ＭＯＳＦＥＴのチャネル移動度を測定したところ１２ｃｍ２／Ｖｓであった。
〔比較例３〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、Ｏ２雰囲気、１２５０℃、２時間のＳｉＣ熱酸化によりゲート絶縁膜を形成した以外は、実施例１と同様にして、本比較例のＭＯＳＦＥＴを製造した。つまり、この比較例では、ＳｉＣの酸窒化膜がなく、ＳｉＣを熱酸化させることにより、ゲート絶縁膜であるＳｉＯ２膜を形成している。そして得られた４Ｈ−ＳｉＣ（０００１）上ＭＯＳＦＥＴのチャネル移動度を測定したところ２．６ｃｍ２／Ｖｓであった。
〔比較例４〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、Ｎ２Ｏ雰囲気、１３００℃、８時間のＳｉＣ熱酸化によりゲート絶縁膜を形成した以外は、実施例１と同様にして、本比較例のＭＯＳＦＥＴを製造した。つまり、この比較例では、ＳｉＣを酸窒化させることにより、ゲート絶縁膜を形成している。そして得られた４Ｈ−ＳｉＣ（０００１）上ＭＯＳＦＥＴのチャネル移動度を測定したところ２１ｃｍ２／Ｖｓであった。
〔比較例５〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、ＣＶＤによってＳｉＣ上にＳｉＯ２膜を堆積した後、Ｏ２雰囲気で１２００℃、６０分の熱処理することによりゲート絶縁膜を形成した以外は、実施例１と同様にして、本比較例のＭＯＳＦＥＴを製造した。つまり、この比較例では、ＳｉＣを酸窒化させることなく堆積したゲート絶縁膜を形成している。そして得られた４Ｈ−ＳｉＣ（０００１）上ＭＯＳＦＥＴのチャネル移動度を測定したところ７.０ｃｍ２／Ｖｓであった。
〔参考比較例〕
上記（Ｂ）ゲート絶縁膜の形成工程の代わりに、Ｏ２雰囲気で４Ｈ−ＳｉＣ（０００１）を熱酸化した後に、Ｎ２Ｏ雰囲気で熱処理する方法が、文献〔藤平、樽井、今泉、大塚、高見、尾関、応用物理学会ＳｉＣ及び関連ワイドギャップ半導体研究会第１２回講演会予稿集 ｐ.73〕に開示されている。このときのチャネル移動度は、２５ｃｍ２／Ｖｓである。
【００７４】
そして、これら、実施例および比較例の結果を表３に示す。なお、表中の実施例１および４の実効チャネル移動度については、最大値を記載している。
【００７５】
【表３】
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【００７６】
この表３の結果より、ＳｉＣを熱酸化させることなく（ＳｉＣの非熱酸化）酸化膜であるＳｉＯ２膜をＳｉＣに形成し、その後、ＳｉＣとＳｉＯ２との界面のＳｉＣを酸窒化することにより、実効チャネル移動度が著しく向上していることがわかる。
【００７７】
具体的には、例えば、実施例１と比較例５とを比較すると、ＳｉＣを熱酸化させることなくＳｉＯ２膜を形成しただけでは、実効チャネル移動度は低いことがわかる。また、実施例１と参考比較例とを比較すると、ＳｉＯ２膜を酸窒化しただけでは、実効チャネル移動度は低いことがわかる。また、実施例１と比較例１、３とを比較すると、ＳｉＣを熱酸化させることによりＳｉＯ２膜を形成して、酸窒化させないと実効チャネル移動度が最も悪いことがわかる。
【００７８】
つまり、実効チャネル移動度を従来よりも向上させるには、（１）ＳｉＣの非熱酸化（界面遷移層を形成しないこと）、および、（２）ＳｉＣとＳｉＯ２との界面のＳｉＣを酸窒化、の２つの条件が必要であることがわかる。そして、２つの条件を満たした本発明にかかるＭＯＳＦＥＴは、従来の方法（比較例）により製造されたＭＯＳＦＥＴと比べて、２〜８倍の特性が得られることがわかる。
【００７９】
また、表１、２の結果より、形成する酸窒化膜の膜厚は、１〜１０ｎｍの範囲内がより好ましく、１〜６ｎｍの範囲内がさらに好ましく、２〜５ｎｍの範囲内が特に好ましいことが分かる。
【産業上の利用可能性】
【００８０】
本発明にかかる半導体素子は、例えば、ＭＯＳＦＥＴ等の半導体装置に好適に適用できる。
【図面の簡単な説明】
【００８１】
【図１】半導体基板であるＳｉＣ上にＣＶＤによってＳｉＯ２膜を堆積した後、ＳｉＣとＳｉＯ２との界面に存在しているＳｉＣを酸窒化することにより酸窒化膜を形成することにより半導体素子を製造する製造方法を説明する図面である。
【図２】半導体基板であるＳｉＣ上にＣＶＤによってＳｉ膜を形成した後、ＳｉＣが熱酸化されない条件にてＳｉ膜を熱酸化させることにより、ＳｉＣ上にＳｉＯ２膜を積層させ、かつ酸窒化することにより酸窒化膜を形成することにより半導体素子を製造する製造方法を説明する図面である。
【図３】本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるソース・ドレイン領域の形成工程を説明する図面である。
【図４】本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるゲート絶縁膜の形成工程を説明する図面である。
【図５】本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるソース・ドレイン電極の形成工程を説明する図面である。
【図６】本実施例にかかるＭＯＳＦＥＴの製造工程の一工程であるゲート電極の形成工程を説明する図面である。
【図７】実施例１〜３における酸化膜厚を変化させたときの実効チャネル移動度を測定したグラフである。
【図８】実施例４における酸化膜厚を変化させたときの実効チャネル移動度を測定したグラフである。
【符号の説明】
【００８２】
３１  基板
３２  エピタキシャル層
３８  レジスト
３９  酸窒化膜
４０  イオン注入層
４３  レジストパターン
４５  ソース・ドレイン電極（Ｎｉ）
４６  ソース・ドレイン電極（Ｎｉ）
４７  Ｔｉ／Ａｌ電極膜
４８  レジスト
５０  ゲート電極（Ａｌ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006216918.tif 000010
【図６】
2006216918.tif 000011
【図７】
2006216918.tif 000012
【図８】
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