(57)【要約】【課題】  ゲート電極（ワード線）の駆動能力低下を抑制しながら、メモリセルの読出し特性を向上できる技術を提供する。また、ワード線間スペース領域のリーク電流を低減させて、メモリセルの読出し特性を向上できる技術を提供する。【解決手段】  半導体基板１上に複数の浮遊ゲート電極１３およびゲート電極１４を形成する。そして、浮遊ゲート電極１３間のワード線間スペース領域にシールド電極１８を形成する。このシールド電極１８には、０Ｖあるいは負電圧を印加する。さらに、シールド絶縁膜１６と半導体基板１の界面をゲート絶縁膜８と半導体基板１の界面より低くする。【選択図】  図３
2006310564.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数のメモリセルを有する不揮発性半導体記憶装置であって、
前記メモリセルは、
（ａ）前記半導体基板に形成されたソース領域およびドレイン領域と、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成された浮遊ゲート電極と、
（ｄ）前記浮遊ゲート電極上に形成された絶縁膜と、
（ｅ）前記絶縁膜上に形成されたゲート電極とを備え、
さらに、複数の前記メモリセル間には、側壁絶縁膜を介して前記浮遊ゲート電極に隣接するシールド電極が形成され、
前記シールド電極の高さは、前記ゲート電極の高さよりも低いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シールド電極の高さは、前記浮遊ゲート電極の高さよりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記シールド電極と前記半導体基板の間にはシールド絶縁膜が形成されており、
前記シールド絶縁膜と前記半導体基板との界面は、前記ゲート絶縁膜と前記半導体基板との界面より低い位置に形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記シールド絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、２ビット以上の情報を記憶することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記シールド電極には、０Ｖまたは負電圧を印加することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記ソース領域および前記ドレイン領域を共有する複数の前記メモリセルは、並列接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記ソース領域および前記ドレイン領域は、前記半導体基板上に補助ゲート絶縁膜を介して形成された補助ゲート電極下に形成されるチャネル領域であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記ソース領域および前記ドレイン領域を共有する複数の前記メモリセルは、直列接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記ゲート電極は、タングステン膜から形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板上に複数のメモリセルを形成する不揮発性半導体記憶装置の製造方法であって、
（ａ）前記半導体基板上に補助ゲート絶縁膜を形成する工程と、
（ｂ）前記補助ゲート絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜上に第１絶縁膜を形成する工程と、
（ｄ）前記導電膜をパターニングして補助ゲート電極を形成する工程と、
（ｅ）前記補助ゲート電極の側壁に第１側壁絶縁膜を形成する工程と、
（ｆ）露出した前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｈ）前記第１導電膜および前記第１絶縁膜上に絶縁膜を形成する工程と、
（ｉ）前記絶縁膜上に第２導電膜を形成する工程と、
（ｊ）前記第２導電膜上に第２絶縁膜を形成する工程と、
（ｋ）前記第２導電膜をパターニングしてゲート電極を形成する工程と、
（ｌ）前記第１導電膜をパターニングして浮遊ゲート電極を形成する工程と、
（ｍ）前記ゲート電極および前記浮遊ゲート電極の側面に第２側壁絶縁膜を形成する工程と、
（ｎ）露出した前記半導体基板上にシールド絶縁膜を形成する工程と、
（ｏ）前記シールド絶縁膜および前記第２絶縁膜上に第３導電膜を形成する工程と、
（ｐ）前記第３導電膜をパターニングして前記浮遊ゲート電極に隣接するシールド電極を形成する工程とを備え、
前記シールド電極の高さを前記ゲート電極の高さより低く形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記シールド電極の高さを前記浮遊ゲート電極の高さより低く形成することを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記（ｎ）工程は、前記半導体基板のシールド絶縁膜形成領域を所定の厚さだけエッチングした後、前記シールド絶縁膜を形成することにより、前記半導体基板と前記シールド絶縁膜の界面を前記半導体基板と前記ゲート絶縁膜の界面より低くすることを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記シールド絶縁膜の膜厚を前記ゲート絶縁膜の膜厚よりも薄く形成することを特徴とする請求項１３記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記メモリセルは、２ビット以上の情報を記憶することを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記シールド電極は、ポリシリコン膜から形成されていることを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板上に複数のメモリセルを形成する不揮発性半導体記憶装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜をパターニングする工程と、
（ｄ）前記第１導電膜間に素子分離領域を形成する工程と、
（ｅ）前記第１導電膜および前記素子分離領域上に絶縁膜を形成する工程と、
（ｆ）前記絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記第２導電膜上に第２絶縁膜を形成する工程と、
（ｈ）前記第２導電膜をパターニングしてゲート電極を形成する工程と、
（ｉ）前記第１導電膜をパターニングして浮遊ゲート電極を形成する工程と、
（ｊ）前記浮遊ゲート電極および前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
（ｋ）前記ゲート電極に整合して不純物拡散領域を形成することにより、ソース領域およびドレイン領域を形成する工程と、
（ｌ）露出した前記半導体基板上にシールド絶縁膜を形成する工程と、
（ｍ）前記シールド絶縁膜および前記第２絶縁膜上に第３導電膜を形成する工程と、
（ｎ）前記第３導電膜をパターニングして前記浮遊ゲート電極に隣接するシールド電極を形成する工程とを備え、
前記シールド電極の高さを前記ゲート電極の高さより低く形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記シールド電極の高さを前記浮遊ゲート電極の高さより低く形成することを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記メモリセルは、２ビット以上の情報を記憶することを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記シールド電極は、ポリシリコン膜から形成されていることを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、メモリセルの読出しに適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つであるフラッシュメモリは携帯性、衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータや携帯電話機等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはビットコスト低減が重要な要素であり、メモリセルの微細化に加え、１セルに２ビット以上を記憶させる多値記憶技術により、このビットコスト低減が推進されている。
【０００３】
しかしながら、微細化が進むと、読み出すメモリセルの浮遊ゲート電極と隣接する浮遊ゲート電極の間隔が狭くなり、両者の容量結合比が無視できなくなる。その結果、隣接する浮遊ゲート電極の書込み状態或いは消去状態に応じて、読出すメモリセルのしきい値が、（読出しセルしきい値変化）＝（隣接セルの書込み状態の変化）×（隣接浮遊ゲート電極間の容量結合比）だけ変化するという問題が顕在化する。
【０００４】
このしきい値変化により、メモリセルが誤って読み出される可能性がある。特に、しきい値の分布を狭帯化し、夫々のしきい値分布間を狭く設定している多値メモリには重要な問題となる。
【０００５】
このしきい値の変化に対する技術は、例えば特開２００３−１８８２８７号公報（特許文献１）に記載されているように、メモリセルトランジスタの浮遊ゲート電極間に例えば不純物が添加されたポリシリコンなどの導電材料を埋めこみ、ソース領域またはドレイン領域の電位に固定することが挙げられる。
【特許文献１】特開２００３−１８８２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した特許文献１に記載されているメモリセルにおいては、メモリセルの微細化が進むにつれて、以下の問題が顕在化する。
【０００７】
例えば，特許文献１において、ワード線スペース領域のシールドゲート電極の高さが浮遊ゲート電極の高さより高く、さらにゲート電極（ワード線）を覆うように形成されている場合には、ワード線とシールドゲート電極との間の容量が大きくなる。このため、ワード線の駆動能力が劣化してメモリセルの読出し性能が劣化する問題点がある。すなわち、ワード線の周囲にシールドゲート電極を形成することにより、ワード線の周囲の寄生容量が増加するので、ワード線の時定数（電圧立ち上がり時間）が増え、駆動能力が低下する。
【０００８】
また、メモリセルの微細化に伴い、読出し特性を劣化させる要因としてワード線スペース領域でのリーク電流の増加が挙げられる。リーク電流は読出し判定電流より十分に低い必要があり、判定電流以上となるとメモリセルを読み出せなくなる。メモリセル配列が並列接続であるＡＮＤ型メモリセルでは、メモリセルの微細化が進み浮遊ゲート電極幅が狭くなるとソース／ドレイン拡散層の間隔が狭くなるため、ワード線スペース領域でのリーク電流が顕在化する可能性がある。
【０００９】
ワード線スペース領域のリーク電流に関しては、同領域に高濃度不純物領域を形成しても、メモリセルの微細化に伴いドレイン空乏層の広がりを無視できなくなり、リーク電流が流れてしまいメモリセルの読出し特性が劣化する。
【００１０】
本発明の目的は、ゲート電極（ワード線）の駆動能力低下を抑制しながら、メモリセルの読出し特性を向上できる技術を提供することにある。
【００１１】
また、本発明の他の目的は、ワード線スペース領域のリーク電流を低減させて、メモリセルの読出し特性を向上できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による不揮発性半導体記憶装置は、半導体基板上に複数のメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、（ａ）前記半導体基板に形成されたソース領域およびドレイン領域と、（ｂ）前記半導体基板上に形成されたゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された浮遊ゲート電極と、（ｄ）前記浮遊ゲート電極上に形成された絶縁膜と、（ｅ）前記絶縁膜上に形成されたゲート電極とを備え、さらに、複数の前記メモリセル間には、側壁絶縁膜を介して前記浮遊ゲート電極に隣接するシールド電極が形成され、前記シールド電極の高さは、前記ゲート電極の高さよりも低いことを特徴とするものである。
【００１５】
また、本発明による不揮発性半導体記憶装置の製造方法は、半導体基板上に複数のメモリセルを形成する不揮発性半導体記憶装置の製造方法であって、（ａ）前記半導体基板上に補助ゲート絶縁膜を形成する工程と、（ｂ）前記補助ゲート絶縁膜上に導電膜を形成する工程と、（ｃ）前記導電膜上に第１絶縁膜を形成する工程と、（ｄ）前記導電膜をパターニングして補助ゲート電極を形成する工程と、（ｅ）前記補助ゲート電極の側壁に第１側壁絶縁膜を形成する工程と、（ｆ）露出した前記半導体基板上にゲート絶縁膜を形成する工程と、（ｇ）前記ゲート絶縁膜上に第１導電膜を形成する工程と、（ｈ）前記第１導電膜および前記第１絶縁膜上に絶縁膜を形成する工程と、（ｉ）前記絶縁膜上に第２導電膜を形成する工程と、（ｊ）前記第２導電膜上に第２絶縁膜を形成する工程と、（ｋ）前記第２導電膜をパターニングしてゲート電極を形成する工程と、（ｌ）前記第１導電膜をパターニングして浮遊ゲート電極を形成する工程と、（ｍ）前記ゲート電極および前記浮遊ゲート電極の側面に第２側壁絶縁膜を形成する工程と、（ｎ）露出した前記半導体基板上にシールド絶縁膜を形成する工程と、（ｏ）前記シールド絶縁膜および前記第２絶縁膜上に第３導電膜を形成する工程と、（ｐ）前記第３導電膜をパターニングして前記浮遊ゲート電極に隣接するシールド電極を形成する工程とを備え、前記シールド電極の高さを前記ゲート電極の高さより低く形成することを特徴とするものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
シールド電極の高さをゲート電極の高さより低くしたので、ゲート電極の駆動能力低下を抑制しながら、メモリセルの読出し特性を向上できる。
【００１８】
また、シールド電極下に形成されているシールド絶縁膜と半導体基板の界面を、浮遊ゲート電極下に形成されているゲート絶縁膜と半導体基板の界面より低くしたので、メモリセル間に形成されるオープンフィールドでのリーク電流を低減することができる。このため、メモリセルの読出し特性を向上できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面を見やすくするため、平面図であってもハッチングを付す場合がある。
【００２４】
（実施の形態１）
図１は、本実施の形態１における不揮発性半導体記憶装置の一例を示した一部上面図であり、図２〜図５は、それぞれ、図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線で切断した断面図である。
【００２５】
図１において、本実施の形態１における不揮発性半導体記憶装置は、Ｙ軸方向に延在する複数の補助ゲート電極６が形成されている。この補助ゲート電極６に例えば正電圧を印加することにより、補助ゲート電極６の直下の半導体領域にチャネルが形成されるようになっている。チャネル領域は、補助ゲート電極６に沿って形成され、ソース領域あるいはドレイン領域となる拡散層１９に接続される。したがって、補助ゲート電極６下のチャネル領域はソース領域あるいはドレイン領域となる。すなわち、補助ゲート電極６は、Ｙ軸方向に延在するチャネル領域よりなるソース領域およびドレイン領域を形成するために設けられている。
【００２６】
補助ゲート電極６に交差する方向、すなわちＸ軸方向に延在する方向には、複数のゲート電極（ワード線）１４が形成されている。そして、補助ゲート電極６間のゲート電極１４下には、不揮発性メモリセルＣ１、Ｃ２が形成されている。すなわち、不揮発性メモリセルＣ１、Ｃ２は、同じソース領域およびドレイン領域間に並列に接続するように形成されている（ＡＮＤ型メモリセル）。各不揮発性メモリセルＣ１、Ｃ２には、それぞれ情報が記憶できるようになっている。また、複数のゲート電極１４の間（ワード線スペース領域、オープンフィールド）には、ゲート電極１４に並行するようにシールド電極１８が形成されている。
【００２７】
次に、図２（図１のＡ−Ａ線で切断した断面図）において、半導体基板１上にはｐ型ウェル２が形成され、このｐ型ウェル２上には、補助ゲート絶縁膜３を介して補助ゲート電極６が形成されている。この補助ゲート電極６下には駆動時にチャネル領域（図示せず）が形成され、このチャネル領域がソース領域あるいはドレイン領域となる。補助ゲート電極６の間には、ゲート絶縁膜８を介して浮遊ゲート電極１３が形成されている。この浮遊ゲート電極１３と補助ゲート電極６とは、補助ゲート電極６の側壁に形成された側壁絶縁膜（第１側壁絶縁膜）７によって互いに絶縁されている。補助ゲート電極６上には絶縁膜５が形成され、この絶縁膜５および浮遊ゲート電極１３上には、絶縁膜１０が形成されている。そして、絶縁膜１０上には、ゲート電極１４が形成されている。
【００２８】
浮遊ゲート電極１３は、電荷を蓄積する電荷蓄積膜として機能する。すなわち、浮遊ゲート電極１３に電子が蓄積されると、チャネルが形成されるしきい値（電圧）が高くなる。このため、ゲート電極１４に読出し電圧を印加した場合、浮遊ゲート電極１３下にはチャネルが形成されず、補助ゲート電極６間に形成されているソース領域とドレイン領域は導通せず電流が流れない。これに対し、浮遊ゲート電極１３に電子が蓄積されていないと、チャネルが形成されるしきい値が低くなる。このため、ゲート電極１４に読出し電圧を印加した場合、浮遊ゲート電極下にチャネルが形成され、ソース領域とドレイン領域との間に電流が流れる。このように浮遊ゲート電極１３に蓄積される電荷の有無に応じて、不揮発性メモリセルに情報を記憶させることができる。
【００２９】
図３（図１のＢ−Ｂ線で切断した断面図）において、半導体基板１上には、複数の不揮発性メモリセルに対応した浮遊ゲート電極１３およびゲート電極１４が形成されている。そして、隣接する浮遊ゲート電極１３の間には、シールド電極１８が形成されている。浮遊ゲート電極１３とシールド電極１８とは、側壁絶縁膜（側壁絶縁膜、第２側壁絶縁膜）１５で絶縁されている。また、シールド電極１８は、シールド絶縁膜１６によって半導体基板１（ｐ型ウェル２）と絶縁されている。
【００３０】
シールド電極１８の機能について以下に説明する。不揮発性メモリセルの高集積化に伴い、隣接する浮遊ゲート電極１３間の距離は狭くなってきている。浮遊ゲート電極１３間の距離が狭くなると、いわゆるＶｔｈぼけと呼ばれる現象が生じる。つまり、浮遊ゲート電極１３には、電荷が蓄積されるが、隣接する浮遊ゲート電極１３の電荷の蓄積状況に応じて、読出し対象としている不揮発性メモリセルのしきい値が変化してしまう現象が生じるのである。読出し対象としているしきい値の変化は、（隣接セルの書込み状態の変化）×（隣接浮遊ゲート電極間の容量結合比）だけ変化する。このようにしきい値が隣接する浮遊ゲート電極１３の影響を受けると、例えば、読出し対象としている不揮発性メモリセルのゲート電極１４に読出し電圧を印加した場合、ソース領域とドレイン領域との間に電流が流れないはずなのにしきい値が低下して電流が流れてしまう問題が発生する。あるいは、逆に、ソース領域とドレイン領域との間に電流が流れるはずなのにしきい値が上昇して電流が流れない問題が発生する。すると、読出し対象としている不揮発性メモリセルの情報を正常に読み出すことができず、不揮発性半導体記憶装置の読出し特性の信頼性が低下する。
【００３１】
そこで、隣接する浮遊ゲート電極１３間にシールド電極１８を設けることが行われる。シールド電極１８は導電性材料から形成されており、このシールド電極１８を０Ｖ（接地）にすることにより、シールド効果を得ている。すなわち、シールド電極１８のシールド効果により、隣接する浮遊ゲート電極１３からの影響を低減することができるので、いわゆるＶｔｈぼけを低減することができる。
【００３２】
しかし、シールド電極１８は通常、浮遊ゲート電極１３の高さより高く形成し、さらにゲート電極１４を覆うように形成されている。したがって、ゲート電極１４の周囲の寄生容量が大きくなるという新たな問題が発生する。寄生容量が大きくなるとゲート電極１４、すなわち、ワード線の時定数（寄生容量×抵抗）が増加して、駆動能力が劣化してしまう。
【００３３】
このため、本実施の形態１では、図３に示すように、隣接する浮遊ゲート電極１３間にシールド電極１８を形成し、かつ、シールド電極１８の高さを浮遊ゲート電極１３の高さよりも低くしている。そして、シールド電極１８に０Ｖあるいは負電圧を印加する。このようにシールド電極１８を形成することで、いわゆるＶｔｈぼけを抑制しながら、ゲート電極（ワード線）１４の駆動能力を維持できる。すなわち、シールド電極１８は、ゲート電極１４の周囲を覆うように形成されていないので、寄生容量の増加を抑制できる。シールド電極１８の高さをゲート電極１４の高さより低くすることで、寄生容量を低減する効果が得られるが、さらに、シールド電極１８の高さをゲート電極１４の下に形成されている浮遊ゲート電極１３の高さより低くすることが、寄生容量を低減する観点から、望ましい。なお、図３には示されていないが、ゲート電極１４間に形成されているシールド電極１８は、すべて、その端部で電気的に結線されている。すなわち、すべてのシールド電極１８には、０Ｖあるいは負電圧が同時に印加される。
【００３４】
次に、図４（図１のＣ−Ｃ線で切断した断面図）において、半導体基板１上には、横方向（Ｙ方向）に延在する補助ゲート電極６が形成されており、絶縁膜５を介した補助ゲート電極６上には絶縁膜１０およびゲート電極１４が形成されている。ゲート電極１４は、紙面に垂直な方向（Ｘ方向）に延在している。
【００３５】
図５（図１のＤ−Ｄ線で切断した断面図）は、不揮発性メモリセルが形成されていないオープンフィールドでの断面を示している。図５において、一対の補助ゲート電極６間には、シールド絶縁膜１６を介してシールド電極１８が形成されている。一対の補助ゲート電極６下には、チャネルによってソース領域およびドレイン領域が形成されるが、オープンフィールドでは、このソース領域とドレイン領域の間でリーク電流が流れないことが望ましい。
【００３６】
しかし、不揮発性メモリセルの高集積化に伴い、オープンフィールドにおけるソース領域とドレイン領域との距離が短くなってきている。このため、リーク電流が増大する問題が発生する。
【００３７】
そこで、本実施の形態１では、半導体基板１（ｐ型ウェル２）とシールド絶縁膜１６の界面を、半導体基板１（ｐ型ウェル２）とゲート絶縁膜８との界面よりも低くしている（図３参照）。これにより、不揮発性メモリセルが形成されていないオープンフィールドにおいて、ソース領域とドレイン領域との間の実質距離を遠ざけることができ、リーク電流を低減することができる。すなわち、シールド絶縁膜１６が半導体基板１に食い込んでいるので、リーク電流の経路は、シールド絶縁膜１６を避けるように形成される。つまり、ソース領域とドレイン領域との直線距離よりも、シールド絶縁膜１６を避ける分だけリーク電流の経路が長くなるので、リーク電流を低減することができる。
【００３８】
次に、本実施の形態１における不揮発性メモリセルの書込み動作、消去動作、読出し動作に対して図６〜図８を用いて説明する。
【００３９】
不揮発性メモリセルの書込み動作は、ソース領域／ドレイン領域となる半導体領域、ゲート電極、補助ゲート電極に、それぞれ所定の電圧を印加することにより行う。
【００４０】
具体的には、図６に示すように、半導体領域２０ａに５Ｖ、半導体領域２０ｂをオープン、半導体領域２０ｃに０Ｖ、書込み選択メモリセルのゲート電極１４ａに１５Ｖ、補助ゲート電極６ａに８Ｖ、補助ゲート電極６ｂに１Ｖ、補助ゲート電極６ｃに５Ｖを印加する。
【００４１】
この電圧条件では、補助ゲート電極６ａ下および選択メモリセル下の領域が強反転してチャネルが形成されるため、ドレイン領域となる半導体領域２０ａの電位が選択メモリセル下まで到達する。
【００４２】
また、ソース領域の電位（半導体領域２０ｃの電位）に関しても、強反転状態の補助ゲート電極６ｃ下のチャネルと弱反転状態の補助ゲート電極６ｂ下のチャネルを通じて、補助ゲート電極６ｂ下まで到達する。
【００４３】
このとき、書込み選択メモリセルと、このセルに隣接する補助ゲート電極６ｂ間の絶縁膜下のチャネルに強い電界が発生し、ホットエレクトロンが発生する。発生したホットエレクトロンは、書込み選択メモリセルの浮遊ゲート電極に注入され、書込み選択メモリセルのしきい値は上昇する（ソース  サイド  ホットエレクトロン  インジェクション書込み方式）。このようにして書込み選択メモリセルに対して書込み動作を行うことができる。
【００４４】
このとき、書込み非選択メモリセル下およびワード線（ゲート電極）間のスペース領域（オープンフィールド）におけるリーク電流を抑制し、書込み選択メモリセルのチャネル電流を大きくして書込み効率を向上するために、書込み非選択メモリセルのゲート電極１４ｂ、シールド電極１８には、それぞれ、−２Ｖ、０Ｖを印加する。
【００４５】
また、選択したワード線上のメモリセル間の素子分離は、補助ゲート電極６ｄに−２Ｖを印加することにより行う。
【００４６】
選択メモリセルを消去する場合には、図７に示すように、半導体領域２０ａに０Ｖ、半導体領域２０ｂに０Ｖ、半導体領域２０ｃに０Ｖ、選択ワード線（ゲート電極１４ａ）に−１８Ｖ、補助ゲート電極６ａに０Ｖ、補助ゲート電極６ｂに０Ｖ、補助ゲート電極６ｃに０Ｖを印加する。
【００４７】
また、非選択メモリセルのゲート電極１４ｂ、シールド電極１８、補助ゲート電極６ｄには、それぞれ、−２Ｖ、０Ｖ、０Ｖを印加する。
【００４８】
これにより、選択メモリセルの浮遊ゲート電極から半導体基板に電子が放出され、しきい値が低下する。このようにして選択メモリセルに対して消去動作を行うことができる。
【００４９】
選択メモリセルの読出し動作を行う場合には、図８に示すように、半導体領域２０ａに０Ｖ、半導体領域２０ｂに１Ｖ、半導体領域２０ｃに０Ｖ、補助ゲート電極６ａに４Ｖ、補助ゲート電極６ｂに４Ｖ、補助ゲート電極６ｃに−２Ｖを印加する。このとき、素子分離は２系統の補助ゲート電極６ｃと６ｄに−２Ｖを印加することにより行う。
【００５０】
また、非選択メモリセルのゲート電極１４ｂ、シールド電極１８には、それぞれ、−２Ｖ、０Ｖを印加する。このように、選択メモリセルの読出し動作の際、シールド電極１８に０Ｖを印加することにより、選択メモリセルの周囲をシールドすることで、非選択メモリセルの書込み状態に起因したＶｔｈぼけを抑制することができる。
【００５１】
ここで、本実施の形態１ではシールド電極１８に印加する電圧を常に０Ｖとしているが、リーク電流抑制効果を高める観点から負電圧を印加しても良い。
【００５２】
次に、本実施の形態１である不揮発性半導体記憶装置の製造方法を図９〜図１７を用いて説明する。図９〜図１６では、それぞれ図１に示したＸ軸方向に平行な断面（図１のＡ−Ａ断面に対応）とＹ軸方向に平行な断面（図１のＢ−Ｂ断面に対応）が記載されている。
【００５３】
まず、半導体基板１上に第１導電型（例えばｐ型）の半導体領域（ｐ型ウェル）２を形成した後、熱酸化法により補助ゲート電極と半導体基板１とを絶縁する補助ゲート絶縁膜３を形成する（図９）。
【００５４】
次に、補助ゲート電極となるポリシリコン膜（導電膜）４および絶縁膜である窒化シリコン膜／酸化シリコン膜（第１絶縁膜）５を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｏｎ）法により順に堆積する（図９）。そして、フォトリソグラフィ技術とドライエッチング技術を用いてパターニングすることにより、補助ゲート電極６を形成する（図１０）。
【００５５】
続いて、補助ゲート電極と浮遊ゲート電極を絶縁するための酸化シリコン膜をＣＶＤ法により堆積し、エッチング技術により補助ゲート電極６の側面に側壁絶縁膜（サイドウォール、第１側壁酸化膜）７を形成する（図１１）。
【００５６】
次に、浮遊ゲート電極と半導体基板１を絶縁するゲート絶縁膜８を熱酸化法にて形成し、その後、浮遊ゲート電極となるポリシリコン膜（第１導電膜）９を堆積する。そして、堆積したポリシリコン膜９の一部をエッチバックして浮遊ゲート電極となるポリシリコン膜９の高さを窒化シリコン膜/酸化シリコン膜５より低くする（図１２）。
【００５７】
次に、窒化シリコン膜／酸化シリコン膜５のうち、上部に形成された酸化シリコン膜をエッチングし、その後、浮遊ゲート電極とゲート電極を絶縁する酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる絶縁膜（絶縁膜）１０を堆積する。さらに、ゲート電極となるポリシリコン膜（第２導電膜）１１、酸化シリコン膜（第２絶縁膜）１２を堆積する（図１３）。
【００５８】
その後、フォトリソグラフィ技術を使用してポリシリコン膜１１をパターニングすることにより、ゲート電極１４を形成する。そして、ゲート電極１４をマスクとしたパターニングにより浮遊ゲート電極１３を形成する（図１４）。
【００５９】
続いて、酸化シリコン膜を堆積しエッチングすることで、浮遊ゲート電極１３およびゲート電極１４の側面に側壁絶縁膜（第２側壁絶縁膜）１５を形成する。
【００６０】
この際に、シールド絶縁膜１６と半導体基板１の界面を、ゲート絶縁膜８と半導体基板１の界面より低い位置に形成するために、露出した半導体基板１の表面をエッチングする。ここで、半導体基板１は、半導体領域２も含めて半導体基板１としている。
【００６１】
続いて、シールド電極のシールド絶縁膜１６を熱酸化法により形成し、シールド電極（ワードスペース部のシールド電極、オープンフィールド上のシールド電極）となるポリシリコン膜（第３導電膜）１７を堆積する（図１５）。
【００６２】
その後、ポリシリコン膜１７の一部をエッチバックすることにより、シールド電極１８を形成し、このシールド電極１８の高さを浮遊ゲート電極１３の高さより低くする（図１６）。このとき、シールド電極１８に一括して電圧を印加するために、シールド電極１８の高さを、窒化シリコン膜／酸化シリコン膜５のうち残存する窒化シリコン膜より高くする。
【００６３】
続いて、図には示してはいないが、メモリセル、周辺回路と配線との層間絶縁膜を形成した後、ゲート電極１４、補助ゲート電極６、ソース領域／ドレイン領域となる拡散層や周辺回路と導通をとるためのコンタクト孔を形成する。そして、金属膜を堆積した後、パターニングすることにより配線を形成する。このようにして、不揮発性半導体記憶装置を形成することができる。
【００６４】
図１７は、本実施の形態１における不揮発性半導体記憶装置の略平面図である。図１７において、Ｙ方向に延在するように一定間隔を空けてゲート電極３０が形成されている。
このゲート電極３０は、コンタクト孔３１を介して配線３２に接続されている。
【００６５】
また、ゲート電極３０の間の領域には、シールド電極３３が形成されている。このシールド電極３３は、ゲート電極３０の外周で結束され、一括して給電可能となっている。そして、シールド電極３３の両端にコンタクト孔３４を複数個配置することにより、シールド電極３３の抵抗を低くして、駆動能力を高くしている。このシールド電極３３は、コンタクト孔３４を介して配線３５と接続されている。シールド電極３３への電圧印加は、端部に形成されているダミーゲート電極３０ａから行う。ダミーゲート電極３０ａは、ゲート電極３０の最外周に形成されており、ゲート電極３０として機能しないものである。
【００６６】
シールド電極３３は、このダミーゲート電極３０ａにコンタクト孔を介して接続されており、ダミーゲート電極３０ａに０Ｖあるいは負電圧を印加することにより、シールド電極３３に０Ｖあるいは負電圧が印加されるようになっている。
【００６７】
図１７において、ゲート電極３０に交差する方向、すなわち、Ｘ軸方向に延在する方向には、補助ゲート電極３６が形成されている。この補助ゲート電極３６には、コンタクト孔３７を介して上層配線と接続されており、所定の電圧が印加されるようになっている。補助ゲート電極３６に所定の電圧が印加されてオンすると、補助ゲート電極３６下の半導体領域にチャネルが形成される。このチャネルは、拡散層３８に接続されており、チャネルがソース領域あるいはドレイン領域として機能する。すなわち、チャネルの電位は、拡散層３８にコンタクト孔３９を介して印加された電圧と同電位になる。
【００６８】
上述した工程を経て製造された不揮発性半導体記憶装置のリーク電流の抑制効果を、本発明者らが検討した構造と比較しながら説明する。
【００６９】
図１８は、本実施の形態１における不揮発性半導体記憶装置の構造および本発明者らが検討した不揮発性半導体記憶装置の構造を示したものである。図１８（ａ）は、シールド電極を設けない構造を示しており、図１８（ｂ）は、ゲート電極１４間のスペース領域に高濃度不純物領域２１を形成した構造を示している。高濃度不純物拡散領域２１は、例えば、イオン種：ＢＦ２、打ち込みエネルギー：５０ｋｅＶ、ドーズ量：１×１０１３（ｃｍ−２）の条件で形成されている。図１８（ｃ）は、ゲート電極１４間のスペース領域にシールド電極１８を設けた構造を示しており、図１８（ｄ）は、ゲート絶縁膜８と半導体基板１の界面よりもシールド絶縁膜１６と半導体基板１の界面を低くした構造を示している。
【００７０】
図１８に示した４通りの構造に対してゲート電圧とチャネル電流との関係を示した。図１９は、４通りの構造に対してゲート電圧とチャネル電流との関係を示したグラフである。図１９において、横軸はゲート電圧（Ｖ）を示しており、縦軸はチャネル電流（Ａ）を示している。図１９中の（ａ）〜（ｄ）の曲線は、それぞれ、図１８の（ａ）〜（ｄ）の構造に対応している。
【００７１】
例えば、図１９中の（ａ）曲線を見てみると、ゲート電圧が所定値以上（オン状態）では、一定のチャネル電流が流れるが、ゲート電圧が所定値以下（オフ）になると、チャネル電流は減少する。しかし、チャネル電流は０にならずに一定値に落ち着く。この一定値に落ち着いた電流は、オフ状態でも流れるリーク電流を示している。図１９中（ａ）〜（ｄ）において、リーク電流は、（ａ）〜（ｄ）の順に低くなっていることがわかる。すなわち、図１９より、リーク電流の抑制効果は、（ａ）＜（ｂ）＜（ｃ）＜（ｄ）の順に高くなることがわかる。したがって、図１８（ｄ）に示したように、シールド電極１８を設けるとともに、シールド絶縁膜１６と半導体基板１の界面をゲート絶縁膜８と半導体基板１の界面よりも低くすることで、リーク電流を大幅に低減することができる。これは、ゲート電極１４間のスペース領域にある半導体基板表面が補助ゲート電極から離れるので、補助ゲート電極からの電界が緩和されるためである。また、シールド絶縁膜１６を半導体基板１に食い込ませることにより、リーク電流の経路を実質的に迂回させて長くできるためである。また、リーク電流の抑制効果はシールド絶縁膜１６の膜厚が薄いほど顕著となるため、シールド絶縁膜１６の膜厚をゲート絶縁膜８の膜厚よりも薄く形成することが望ましい。なお、図１９中の（ｃ）に示すように、シールド電極を設けることでも、図１９中の（ａ）や（ｂ）に比べてリーク電流を低減できる効果が得られる。
【００７２】
次に、シールド電極による読出し選択メモリセルのしきい値変化の抑制効果について述べる。ここでは、例として、メモリセルの構造を、半導体基板１から浮遊ゲート電極１３までの高さが、半導体基板１から絶縁膜５までの高さの２倍、ゲート電極のゲート幅を９０ｎｍ、側壁絶縁膜１５の膜厚を３０ｎｍ、シールド電極１８の幅を３０ｎｍとする（図２、図３参照）。そして、シールド電極１８には、常に０Ｖ若しくは一定の負電圧（負バイアス）が印加されており、隣接メモリセルのしきい値変化に伴う、読出し選択メモリセルの浮遊ゲート電極１３の電位変化をシールドする場合を考える。
【００７３】
図２０は、シールド電極１８の高さの浮遊ゲート電極１３の高さに対する比率（シールド電極の高さ／浮遊ゲート電極の高さ）と読出し選択メモリセルの容量結合によるしきい値変化の関係を、メモリセルが多値メモリと２値メモリの場合について示した図である。多値メモリとは、一つのメモリセルに２ビット以上の情報を記憶できるものであり、２値メモリは、一つのメモリセルに２ビットの情報を記憶できるものである。また、図２１は、多値メモリおよび２値メモリのしきい値ウィンドウの一例を示した図である。
【００７４】
図２１に示すように、２値メモリと比較して多値メモリの場合には、しきい値ウィンドウが広く、しきい値の分布を狭帯化してそれぞれのしきい値分布間を狭く設定していることがわかる。
【００７５】
上述したように、読出し選択メモリセルしきい値変化は、（隣接メモリセルのしきい値変化）×（隣接浮遊ゲート電極間の容量結合比）で表される。このため、しきい値ウィンドウの大きい多値メモリの方が、隣接セルのしきい値変化に伴う読出し選択メモリセルのしきい値変化が大きくなる。例えば、図２１に示すように、２値メモリでは、しきい値の変化幅が最大３Ｖであるのに対し、多値メモリでは、しきい値の変化幅が最大５Ｖである。したがって、本実施の形態１は、特に多値メモリに適用すると効果が大きい。
【００７６】
図２０に示すように、多値メモリおよび２値メモリの両方で、シールド電極の高さ／浮遊ゲート電極の高さを大きくしていくと、読出し選択メモリセルのしきい値変化は小さくなる。これは、シールド電極の高さを高くすればするほど、シールド効果を向上することができるからである。しかし、シールド電極の高さを高くすると、ゲート電極（ワード線）の寄生容量が増加して駆動能力が低下するので、シールド電極の高さを高くしすぎることは、ゲート電極の駆動能力の観点から望ましくない。ここで、例えば、多値メモリにおいて、隣接メモリセルのしきい値変化（５Ｖの変化）に対して読出し選択メモリセルのしきい値変化０．１Ｖを許容すると、（シールド電極の高さ／浮遊ゲート電極の高さ）を０．７にすれば良いことがわかる。
【００７７】
次に、シールド電極の高さを浮遊ゲート電極の高さより低くした構造が、ゲート電極（ワード線）の時定数に与える効果について述べる。時定数は（ゲート電極の抵抗）×（ゲート電極に対する周りの容量の総和）で表される。時定数が大きくなると、ゲート電極における印加電圧の立ち上がり時間が長くなるため、ゲート電極の駆動能力が劣化し、読出し特性が劣化する。
【００７８】
図２２に、（シールド電極の高さ／浮遊ゲート電極の高さ）とゲート電極に対する周りの容量の総和（寄生容量）の関係を示す。図２２において、横軸はシールド電極の高さ／浮遊ゲート電極の高さを示しており、縦軸はゲート電極に対する周りの容量の総和を示したものである。シールド電極を形成しない場合における寄生容量を１としている。図２２を見てわかるように、シールド電極の高さを浮遊ゲート電極の高さより下げることで、ゲート電極に対する周りの容量の総和の増加を抑制することができる。
【００７９】
例えば、（シールド電極の高さ／浮遊ゲート電極の高さ）が０．７の場合、ゲート電極に対する周りの容量の総和は、シールド電極を形成しない場合と比較して４倍に抑えることができる。このとき、ゲート電極をポリメタル化するなどにより現状の０．２５倍まで抵抗を下げれば、ゲート電極の駆動能力低下を防ぐことが可能となることがわかる。すなわち、シールド電極を浮遊ゲート電極の高さを超えてゲート電極を覆うように形成すると、ゲート電極に対する寄生容量は低抵抗化でカバーできないほど増加する。しかし、本実施の形態１による構造によれば、シールド電極を形成したことによる寄生容量の増加は、ゲート電極の低抵抗化でカバーできる範囲となるので、シールド電極を設けたことによるゲート電極の駆動能力低下を抑制することができる。例えば、ゲート電極の低抵抗化は、ゲート電極の構成材料であるタングステンシリサイド（ＷＳｉ）膜をタングステン（Ｗ）膜に代えることで実現することができる。
【００８０】
また、シールド電極を形成すると、ゲート電極の寄生容量が増加するため、ゲート電極と浮遊ゲート電極との容量結合比（カップリング比）が低下して、書込み速度および消去速度が劣化する。この場合、浮遊ゲート電極の高さを高くすることで、ゲート電極と浮遊ゲート電極の結合面積を増大することにより、容量結合比を確保することができる。
【００８１】
以上から、不揮発性半導体記憶装置を構成するメモリセルのゲート電極間にシールド電極を設け、このシールド電極に常に０Ｖ若しくは負電圧を印加することにより、隣接浮遊ゲートの書込み・消去に伴う注目メモリセルのしきい値変化を抑制することができる。
【００８２】
また、シールド電極の高さを浮遊ゲート電極より低くすることにより、ゲート電極の時定数の劣化を抑えることができる。
【００８３】
さらに、シールド電極を形成したことにより、ゲート電極間のスペース領域におけるリーク電流を抑制することができる。このリーク電流の抑制効果は、ゲート絶縁膜と比較して、シールド絶縁膜を低い位置に形成すると顕著となり、メモリセルの読出し特性を向上することができる。
【００８４】
（実施の形態２）
本実施の形態２と前記実施の形態１との違いは、不揮発性半導体記憶装置を構成するメモリセルの配列が、前記実施の形態１では並列接続であるのに対し、本実施の形態２では直列接続であることである。すなわち、前記実施の形態１ではＡＮＤ型構造をしているのに対し、本実施の形態２では、ＮＡＮＤ型構造をしている。
【００８５】
図２３は、本実施の形態２における不揮発性半導体記憶装置の一例を示した一部上面図である。図２３において、Ｘ軸方向には、複数のゲート電極（ワード線）５０が延在しており、ゲート電極５０の間には、Ｘ軸方向に延在するシールド電極５４が形成されている。また、ゲート電極５０と交差する方向、すなわちＹ軸方向には、拡散層５２が形成されている。この拡散層５２は、ソース領域／ドレイン領域となる。前記実施の形態１では、ソース領域とドレイン領域は、補助ゲート電極下に形成されるチャネルによって形成されていた。これに対し、本実施の形態２では、拡散層５２により形成される。そして、ゲート電極５０と拡散層５２の交差する領域にメモリセルＣ１〜Ｃ４が形成されている。メモリセルＣ１とメモリセルＣ２とは、一つの拡散層５２に対して直列接続されている。また、拡散層５２間には素子分離領域４５が形成されている。
【００８６】
前記実施の形態１では、二つの補助ゲート電極下に形成される二つのチャネルのうち、一方がソース領域となり、他方がドレイン領域となっている。そして、これらのソース領域とドレイン領域の間に複数のメモリセルが並列接続されている。この構造では、メモリセルの形成されていないオープンフィールドにおいて、ソース領域とドレイン領域の間をリーク電流が流れる問題が発生する。
【００８７】
これに対し、本実施の形態２では、一つの拡散層５２の一端をソース領域とし、他端をドレイン領域としている。そして、この拡散層５２に直列に不揮発性メモリセルを配置して動作させる。拡散層５２同士は、素子分離領域４５で分離されているため、リーク電流が発生する問題点は発生しない。しかし、本実施の形態２でも、隣接するメモリセルの書込み・消去に伴う注目メモリセルのしきい値変動が生じる、いわゆるＶｔｈぼけが発生する点は前記実施の形態１と同様である。したがって、本実施の形態２でも以下に述べる構造をとることにより、Ｖｔｈぼけを防止することができる。
【００８８】
図２４〜図２６は、それぞれ、図２３におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線で切断した断面図である。
【００８９】
図２４において、メモリセルは半導体基板４０に形成されたウェル４１、ゲート絶縁膜４２、素子分離領域４５、絶縁膜（絶縁膜）４６、絶縁膜（第２絶縁膜）４８、浮遊ゲート電極４９、ゲート電極（制御ゲート）５０を有している。
【００９０】
ウェル４１と浮遊ゲート電極４９は、ゲート絶縁膜４２（トンネル絶縁膜）により、浮遊ゲート電極４９とゲート電極５０は、絶縁膜４６により絶縁されている。また、ウェル４１は、酸化シリコン膜を素子分離溝に埋め込んだ素子分離領域４５によって分離されている。
【００９１】
図２５において、浮遊ゲート電極４９とゲート電極５０の側壁には側壁絶縁膜（側壁絶縁膜）５１が形成されている。そして、浮遊ゲート電極４９間には、側壁絶縁膜５１を介してシールド電極５４が形成されており、このシールド電極５４の下部には、シールド絶縁膜５３が形成されている。また、シールド絶縁膜５３の下部の半導体基板４０内には、拡散層５２が形成されている。この拡散層５２は、例えばｎ型不純物拡散領域から形成されている。このように本実施の形態２においても、前記実施の形態１と同様にシールド電極５４を設け、このシールド電極５４に０Ｖあるいは負電圧を印加することにより、隣接メモリセルの電荷蓄積状態の変化に伴う、注目メモリセルのしきい値の変動を抑制することができる。そして、前記実施の形態１と同様に、シールド電極５４の高さをゲート電極５０の高さ、さらに望ましくは浮遊ゲート電極４９の高さより低くすることにより、ゲート電極５０の周囲の寄生容量を低減することができる。すなわち、本実施の形態２によれば、シールド電極５４を設けることで、いわゆるＶｔｈぼけを低減できるとともに、シールド電極５４の高さを浮遊ゲート電極４９の高さより低くすることで、ゲート電極の寄生容量を減らし、ゲート電極の駆動能力低下を抑制できる。なお、図面には示されていないが、ゲート電極５０間に形成されているシールド電極５４は、すべて、その端部で電気的に結束されている。
【００９２】
図２６において、半導体基板４０には、ウェル４１および拡散層５２が形成されているとともに、素子分離領域４５が形成されている。素子分離領域４５で分離された個々の拡散層５２上に図２６に現われないがメモリセルが直列接続されている。また、拡散層５２上には、シールド絶縁膜５３が形成されており、このシールド絶縁膜５３上にシールド電極５４が形成されている。
【００９３】
次に、本実施の形態２における不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００９４】
図２７〜図３２は、本実施の形態２における不揮発性半導体記憶装置の製造方法を示した断面図であり、図３３は、本実施の形態２における不揮発性半導体記憶装置の略平面図である。図２７〜図３２においては、それぞれ図２３に示したＸ軸方向に平行な断面（図２３のＡ−Ａ断面に対応）とＹ軸方向に平行な断面（図２３のＢ−Ｂ断面に対応）が記載されている。
【００９５】
まず、半導体基板４０上にイオン注入法によってウェル４１を形成した後、熱酸化法により例えば、酸化シリコン膜よりなるゲート絶縁膜４２を形成する。その後、浮遊ゲート電極となるポリシリコン膜（第１導電膜）４３、酸化シリコン膜４４を化学堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法）により順に堆積させる（図２７）。
【００９６】
次に、フォトリソグラフィ技術とドライエッチング技術により、ポリシリコン膜４３をパターニングする（図２８）。
【００９７】
続いて、パターニングしたポリシリコン膜４３上の酸化シリコン膜４４をマスクにして、半導体基板４０をエッチングすることにより素子分離溝を形成した後、形成した素子分離溝に埋め込むように酸化シリコン膜を堆積してエッチバックすることにより、例えばＳＴＩ（Shallow Trench Isolation）と呼ばれる素子分離領域４５を形成する（図２９）。
【００９８】
次に、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜よりなる絶縁膜（絶縁膜）４６を順に堆積させた後、ゲート電極となるポリシリコン膜（第２導電膜）４７、例えば酸化シリコン膜よりなる絶縁膜（第２絶縁膜）４８を堆積し（図３０）、フォトリソグラフィ技術とドライエッチング技術によりパターニングして、ゲート電極５０および浮遊ゲート電極４９を形成する（図３１）。
【００９９】
続いて、酸化シリコン膜を堆積しエッチングすることで、ゲート電極５０および浮遊ゲート電極４９の側面に側壁絶縁膜を形成した後、露出した半導体基板１内にメモリセルのソース領域／ドレイン領域となる拡散層５２をイオン注入法により形成する。
【０１００】
その後、シールド絶縁膜５３を熱酸化法により形成し、シールド電極（ワード線間スペース領域に形成される電極）となるポリシリコン膜（第３導電膜）を堆積して一部をエッチバックする。これにより、シールド電極５４を形成するとともに、シールド電極５４の高さを浮遊ゲート電極４９の高さより低くする（図３２）。
【０１０１】
続いて、図には示してはいないが、メモリセル、周辺回路と配線との層間絶縁膜を形成した後、ゲート電極５０、ソース領域／ドレイン領域となる拡散層や周辺回路と導通をとるためのコンタクト孔を形成する。そして、金属膜を堆積した後、パターニングすることにより配線を形成する。このようにして、不揮発性半導体記憶装置を形成することができる。
【０１０２】
図３３は、本実施の形態２における不揮発性半導体記憶装置の略平面図である。図３３において、Ｙ方向に延在するように一定間隔を空けてゲート電極６０が形成されている。
このゲート電極６０は、コンタクト孔６１を介して配線６２に接続されている。
【０１０３】
また、ゲート電極６０の間の領域には、シールド電極６３が形成されている。このシールド電極６３は、ゲート電極６０の外周で結束され、一括して給電可能となっている。そして、シールド電極６３の両端にコンタクト孔６４を複数個配置することにより、シールド電極６３の抵抗を低くして、駆動能力を高くしている。このシールド電極６３はコンタクト孔６４を介して配線６５に接続している。シールド電極６３への電圧印加は、端部に形成されているダミーゲート電極６０ａから行う。ダミーゲート電極６０ａは、ゲート電極６０の最外周に形成されており、ゲート電極６０として機能しないものである。
【０１０４】
シールド電極６３は、このダミーゲート電極６０ａにコンタクト孔を介して接続されており、ダミーゲート電極６０ａに０Ｖあるいは負電圧を印加することにより、シールド電極６３に０Ｖあるいは負電圧が印加されるようになっている。
【０１０５】
本実施の形態２においても前記実施の形態１と同様に、メモリセルのワード間スペース領域にシールド電極を形成し、このシールド電極に常に０Ｖ若しくは負電圧を印加することにより、隣接浮遊ゲート電極の書込み・消去に伴う注目メモリセルのしきい値変化を抑制することができる。
【０１０６】
また、シールド電極の高さを浮遊ゲート電極より低くすることにより、ゲート電極（ワード線）の時定数の劣化を抑えることができるので、ゲート電極の駆動能力低下を抑制することができる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
前記実施の形態１と前記実施の形態２で奏する効果を説明すると以下のようになる。
【０１０９】
フラッシュメモリにおいて、ワード線間スペース領域にシールド電極を形成することにより、隣接浮遊ゲート電極の干渉による注目メモリセルのしきい値変化を抑制することができる。
【０１１０】
また、シールド電極の高さを浮遊ゲート電極より低くすることにより、ゲート電極の時定数の劣化を抑えることができる。
【０１１１】
また、シールド電極を形成したことにより、ワード線間スペース領域でのリーク電流を抑制することができる。リーク電流の抑制効果は、浮遊ゲート電極下に形成されるゲート絶縁膜と比較して、シールド絶縁膜を低い位置に形成すると顕著な効果が得られる。
【産業上の利用可能性】
【０１１２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置を示した一部上面図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】図１のＢ−Ｂ線で切断した断面図である。
【図４】図１のＣ−Ｃ線で切断した断面図である。
【図５】図１のＤ−Ｄ線で切断した断面図である。
【図６】不揮発性半導体記憶装置の書込み動作を説明した図である。
【図７】不揮発性半導体記憶装置の消去動作を説明した図である。
【図８】不揮発性半導体記憶装置の読出し動作を説明した図である。
【図９】実施の形態１における不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１５】図１４に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１６】図１５に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図１７】実施の形態１における不揮発性半導体記憶装置を示した略平面図である。
【図１８】（ａ）、（ｂ）は本発明者らが検討した不揮発性半導体記憶装置の構造を示した断面図であり、（ｃ）、（ｄ）は実施の形態１における不揮発性半導体記憶装置の構造を示した断面図である。
【図１９】ゲート電圧とチャネル電流との関係を示したグラフである。
【図２０】（シールド電極の高さ／浮遊ゲート電極の高さ）と容量結合によるしきい値の変化の関係を示したグラフである。
【図２１】多値メモリのしきい値分布と２値メモリのしきい値分布を示した図である。
【図２２】ゲート電極に対する周りの容量の総和と（シールド電極の高さ／浮遊ゲート電極の高さ）との関係を示したグラフである。
【図２３】実施の形態２における不揮発性半導体記憶装置を示した一部上面図である。
【図２４】図２３のＡ−Ａ線で切断した断面図である。
【図２５】図２３のＢ−Ｂ線で切断した断面図である。
【図２６】図２３のＣ−Ｃ線で切断した断面図である。
【図２７】実施の形態２における不揮発性半導体記憶装置の製造工程を示した断面図である。
【図２８】図２７に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図２９】図２８に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図３０】図２９に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図３１】図３０に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図３２】図３１に続く不揮発性半導体記憶装置の製造工程を示した断面図である。
【図３３】実施の形態２における不揮発性半導体記憶装置を示した略平面図である。
【符号の説明】
【０１１４】
１  半導体基板
２  半導体領域
３  補助ゲート絶縁膜
４  ポリシリコン膜
５  窒化シリコン膜／酸化シリコン膜
６  補助ゲート電極
７  側壁絶縁膜
８  ゲート絶縁膜
９  ポリシリコン膜
１０  絶縁膜
１１  ポリシリコン膜
１２  酸化シリコン膜
１３  浮遊ゲート電極
１４  ゲート電極
１５  側壁絶縁膜
１６  シールド絶縁膜
１７  ポリシリコン膜
１８  シールド電極
１９  拡散層
３０  ゲート電極
３０ａ  ダミーゲート電極
３１  コンタクト孔
３２  配線
３３  シールド電極
３４  コンタクト孔
３５  配線
３６  補助ゲート電極
３７  コンタクト孔
３８  拡散層
３９  コンタクト孔
４０  半導体基板
４１  ウェル
４２  ゲート絶縁膜
４３  ポリシリコン膜
４４  酸化シリコン膜
４５  素子分離領域
４６  絶縁膜
４７  ポリシリコン膜
４８  絶縁膜
４９  浮遊ゲート電極
５０  ゲート電極
５１  側壁絶縁膜
５２  拡散層
５３  シールド絶縁膜
５４  シールド電極
６０  ゲート電極
６０ａ  ダミーゲート電極  
６１  コンタクト孔
６２  配線
６３  シールド電極
６４  コンタクト孔
６５  配線
【図１】
2006310564.tif 000003
【図２】
2006310564.tif 000004
【図３】
2006310564.tif 000005
【図４】
2006310564.tif 000006
【図５】
2006310564.tif 000007
【図６】
2006310564.tif 000008
【図７】
2006310564.tif 000009
【図８】
2006310564.tif 000010
【図９】
2006310564.tif 000011
【図１０】
2006310564.tif 000012
【図１１】
2006310564.tif 000013
【図１２】
2006310564.tif 000014
【図１３】
2006310564.tif 000015
【図１４】
2006310564.tif 000016
【図１５】
2006310564.tif 000017
【図１６】
2006310564.tif 000018
【図１７】
2006310564.tif 000019
【図１８】
2006310564.tif 000020
【図２１】
2006310564.tif 000021
【図２２】
2006310564.tif 000022
【図２３】
2006310564.tif 000023
【図２４】
2006310564.tif 000024
【図２５】
2006310564.tif 000025
【図２６】
2006310564.tif 000026
【図２７】
2006310564.tif 000027
【図２８】
2006310564.tif 000028
【図２９】
2006310564.tif 000029
【図３０】
2006310564.tif 000030
【図３１】
2006310564.tif 000031
【図３２】
2006310564.tif 000032
【図３３】
2006310564.tif 000033
【図１９】
2006310564.tif 000034
【図２０】
2006310564.tif 000035