(57)【要約】【課題】  データの保持能力の劣化を抑制した半導体記憶装置を提供する。【解決手段】  半導体記憶装置１００は、半導体層１０と、半導体層内に設けられたソース層２０と、半導体層内に設けられたドレイン層３０と、ソース層とドレイン層との間の半導体層に設けられたボディ領域４０と、ボディ領域上に設けられたゲート絶縁膜５０と、ゲート絶縁膜上に設けられたゲート電極６０とを備え、ボディ領域に電荷を蓄積または放出することによってデータの書込みまたはデータの読出しが可能であり、データ保持時のソース層の電位ＶＳＲとデータ保持時のゲート電極の電位ＶＧＲとの差は、データの書込み時の前記ソース層の電位ＶＳＷと電位ＶＧＲとの差よりも小さい。【選択図】  図４
2006260722.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層内に設けられたソース層と、
前記半導体層内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ボディ領域に電荷を蓄積または放出することによってデータの書込みまたはデータの読出しが可能であり、
データ保持時の前記ソース層の電位ＶＳＲとデータ保持時の前記ゲート電極の電位ＶＧＲとの差は、データの書込み時の前記ソース層の電位ＶＳＷと前記電位ＶＧＲとの差よりも小さいことを特徴とする半導体記憶装置。
【請求項２】
半導体層と、
前記半導体層内に設けられたソース層と、
前記半導体層内に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ボディ領域に電荷を蓄積または放出することによってデータの書込みまたはデータの読出しが可能であり、
データの読出し時の前記ソース層の電位ＶＳＲＯとデータの読出し時の前記ゲート電極の電位ＶＧＲＯとの差は、データ保持時の前記ソース層の電位ＶＳＲと前記電位ＶＧＲＯとの差よりも小さいことを特徴とする半導体記憶装置。
【請求項３】
前記電位ＶＳＲとデータ保持時の前記ゲート電極の電位ＶＧＲとの差は、データの書込み時の前記ソース層の電圧ＶＳＷと前記電位ＶＧＲとの差よりも小さいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えた半導体記憶装置の駆動方法であって、
前記ゲート電極に電位ＶＧＷを印加し、尚且つ、前記ソース層に電位ＶＳＷを印加して、データの書込みを実行し、
前記ゲート電極に電位ＶＧＲを印加し、尚且つ、前記ソース層に、前記電位ＶＳＷと前記電位ＶＧＲとの差よりも前記電位ＶＧＲとの差が小さい電位ＶＳＲを印加して、データを保持すること特徴とする半導体記憶装置の駆動方法。
【請求項５】
半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ゲート電極に電位ＶＧＲを印加し、尚且つ、前記ソース層に電位ＶＳＲを印加して、書き込まれたデータを保持し、
前記ゲート電極に電位ＶＧＲＯを印加し、尚且つ、前記電位ＶＳＲとデータ読出し時の前記ゲート電極の電位ＶＧＲＯとの差よりも前記電位ＶＧＲＯとの差が小さい電位ＶＳＲＯを前記ソース層に印加して、データを読み出すこと特徴とする半導体記憶装置の駆動方法。
【請求項６】
前記電位ＶＳＲとデータ保持状態における前記ゲート電極の電位ＶＧＲとの差は、データの書込み時における前記ソース層の電位ＶＳＷと前記電位ＶＧＲとの差よりも小さいこと特徴とする請求項５に記載の半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
ＤＲＡＭに代わる半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリが注目されている。ＦＢＣメモリは、ボディ領域にホールを蓄積または放出することよってデータ“１”または“０”を記憶する。ＦＢＣメモリは、１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のＤＲＡＭに比べて微細化において優れている。
【０００３】
しかし、ボディ領域にホールが蓄積された状態（データ“１”の状態）を保持するためには、ゲート電極を大きな負電位にする必要がある。このため、強電界がボディ領域とソース・ドレイン層との間の接合部分に逆バイアス方向に印加される。この電界は、ホールが蓄積されていない状態（データ“０”の状態）にあるボディ領域にホールを蓄積するように作用する。その結果、データ“０”の保持能力が劣化するというデータリテンションの問題が生じる。
【特許文献１】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、データの保持能力の劣化を抑制した半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ボディ領域に電荷を蓄積または放出することによってデータの書込みまたはデータの読出しが可能であり、データ保持時の前記ソース層の電位ＶＳＲとデータ保持時の前記ゲート電極の電位ＶＧＲとの差は、データの書込み時の前記ソース層の電位ＶＳＷと前記電位ＶＧＲとの差よりも小さい。
【０００６】
本発明に係る他の実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ボディ領域に電荷を蓄積または放出することによってデータの書込みまたはデータの読出しが可能であり、データの読出し時の前記ソース層の電位ＶＳＲＯとデータの読出し時の前記ゲート電極の電位ＶＧＲＯとの差は、データ保持時の前記ソース層の電位ＶＳＲと前記電位ＶＧＲＯとの差よりも小さい。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えた半導体記憶装置の駆動方法であって、
前記ゲート電極に電位ＶＧＷを印加し、尚且つ、前記ソース層に電位ＶＳＷを印加して、データの書込みを実行し、前記ゲート電極に電位ＶＧＲを印加し、尚且つ、前記ソース層に、前記電位ＶＳＷと前記電位ＶＧＲとの差よりも前記電位ＶＧＲとの差が小さい電位ＶＳＲを印加して、データを保持する。
【０００８】
本発明に係る他の実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層と、前記半導体層内に設けられたドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられたボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ゲート電極に電位ＶＧＲＯを印加し、尚且つ、前記電位ＶＳＲとデータ読出し時の前記ゲート電極の電位ＶＧＲＯとの差よりも前記電位ＶＧＲＯとの差が小さい電位ＶＳＲＯを前記ソース層に印加して、データを読み出す。
【発明の効果】
【０００９】
本発明に係る半導体記憶装置はデータの保持時間を従来よりも長い。
【００１０】
本発明に係る半導体記憶装置の駆動方法はデータの保持時間を従来よりも長くすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ１００（以下、メモリ１００ともいう）の平面図である。メモリ１００の周辺部には、メモリ１００を制御するための周辺回路（図示せず）が設けられていてもよい。
【００１３】
メモリ１００は、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬを備えている。ワード線ＷＬおよびソース線ＳＬはほぼ平行に延びている。ビット線ＢＬはワード線ＷＬおよびソース線ＳＬに対してほぼ垂直方向へ延びている。ビット線コンタクトＢＣは、ビット線ＢＬと、ビット線ＢＬの下に設けられたドレイン層（図２参照）との間を電気的に接続している。
【００１４】
メモリセル（図２参照）は、ワード線ＷＬとビット線ＢＬとの交点に設けられている。複数のメモリセルＭＣは、マトリックス状に配列され、メモリセルアレイを構成する。ワード線ＷＬは、メモリセルアレイのロウ（行）ごとに設けられている。ビット線ＢＬは、メモリセルアレイのカラム（列）ごとに設けられている。ソース線ＳＬは、複数のワード線ＷＬに対して１つずつ設けられている。尚、ロウとカラムとの位置関係は相互に交換可能である。
【００１５】
図２は、図１に示すＡ−Ａ線に沿った断面図である。図３は、図１に示すＢ−Ｂ線に沿った断面図である。図２では、メモリセルＭＣが３つ図示されている。メモリセルＭＣは、半導体基板５と、ＢＯＸ層７と、半導体層１０と、ｎ型のソース層２０と、ｎ型のドレイン層３０と、ｐ型のボディ領域４０と、ゲート絶縁膜５０と、ゲート電極（以下、ワード線ともいう）６０とを備えている。
【００１６】
ソース層２０およびドレイン層３０は、半導体層内に設けられている。ボディ領域４０は、ソース層２０とドレイン層３０との間の半導体層１０内に設けられている。ゲート絶縁膜５０はボディ領域４０上に設けられている。ゲート電極６０はゲート絶縁膜上に設けられている。
【００１７】
半導体層１０は、例えば、ＳＯＩ層であり、シリコン単結晶からなる。ゲート絶縁膜５０は、例えば、シリコン酸化膜である。ゲート電極６０は、例えば、ドープトポリシリコンまたは金属である。このように、メモリセルＭＣは、ＳＯＩ基板上にＭＯＳトランジスタとして形成されている。
【００１８】
さらに、メモリ１００は、シリサイド層７０をさらに備えている。シリサイド層７０は、ソース層２０、ドレイン層３０およびワード線６０の抵抗を低減させるために、ソース層２０、ドレイン層３０およびワード線６０上に設けられている。
【００１９】
層間絶縁膜９０が、ワード線ＷＬとビット線ＢＬとの間の間隙に設けられている。層間絶縁膜９０は、例えば、シリコン酸化膜からなる。図３に示すように、ボディ領域４０の前後または左右にはＳＴＩ（Shallow Trench Isolation）８０が設けられている。ＳＴＩ８０は、トレンチ内にシリコン酸化膜を充填することによって形成される。ボディ領域４０は、ソース層２０、ドレイン層３０、ゲート電極６０および他のメモリセルから絶縁されており、電気的に浮遊状態にある。従って、ボディ領域４０の電位は、基板５、ワード線ＷＬ、ソース層２０およびドレイン層３０のそれぞれの電位に依存して変化し得る。ＦＢＣメモリは、このボディ領域４０に電荷を蓄積または放出することによってデータを記憶することができる。
【００２０】
図４は、メモリ１００の動作のシミュレーション結果を示すタイミングチャートである。太線がソース電圧、細線がボディ電位、破線がドレイン電圧（ビット電圧）、一点鎖線がゲート電圧（ワード電圧）を示す。ソース電圧は、ソース層２０の電位またはソース線ＳＬの電位である。ボディ電位は、ボディ領域４０の電位である。ドレイン電圧は、ドレイン層３０の電位またはビット線ＢＬの電位である。ゲート電圧は、ゲート電極６０の電位またはワード線ＷＬの電位である。
【００２１】
データ書込み時におけるゲート電圧、ソース電圧およびドレイン電圧をそれぞれＶＧＷ、ＶＳＷおよびＶＤＷとする。データ保持時におけるゲート電圧、ソース電圧およびドレイン電圧をそれぞれＶＧＲ、ＶＳＲおよびＶＤＲとする。データ読出し時におけるゲート電圧、ソース電圧およびドレイン電圧をそれぞれＶＧＲＯ、ＶＳＲＯおよびＶＤＲＯとする。
【００２２】
シミュレーションでは、Ｎチャネル型ＦＢＣメモリ１００（以下、メモリ１００ともいう）を用いた。このメモリ１００の構成は次のとおりである。ゲート長は０．１２μｍ、ゲート絶縁膜（シリコン酸化膜）５０の膜厚は６ｎｍ、半導体層（ＳＯＩ）１０の膜厚は２５ｎｍ、ＢＯＸ層７の膜厚は１４ｎｍ、ボディ領域４０内のアクセプタ不純物濃度は約１．６×１０１８ｃｍ−３、Ｐ型半導体基板５のアクセプタ不純物濃度は約１．８×１０１８ｃｍ−３。
【００２３】
図４において、０ｎｓｅｃ〜１０ｎｓｅｃの時間Ｔ１ではメモリセルＭＣにデータ“１”を書き込んでいる。１４ｎｓｅｃ〜２２ｎｓｅｃの時間Ｔ２ではメモリセルＭＣ内のデータ“１”を保持している。２４ｎｓｅｃ〜２６ｎｓｅｃの時間Ｔ３ではメモリセルＭＣからデータ“１”を読み出している。３０ｎｓｅｃ〜４０ｎｓｅｃの時間Ｔ４ではメモリセルＭＣにデータ“０”を書き込んでいる。４４ｎｓｅｃ〜５２ｎｓｅｃの時間Ｔ５ではメモリセルＭＣ内のデータ“０”を保持している。５４ｎｓｅｃ〜５６ｎｓｅｃの時間Ｔ６ではメモリセルＭＣからデータ“０”を読み出している。
【００２４】
時間Ｔ１ではメモリセルＭＣにデータ“１“を書き込むために、例えば、ゲート電圧ＶＧＷを１．５Ｖ、ドレイン電圧ＶＤＷを２．２Ｖにする。ソース電圧ＶＳＷは、基準電圧、例えば、０Ｖである。これによってＦＢＣを飽和状態にバイアスし、ボディ領域４０内でインパクトイオン化を引き起こす。その結果、正孔がボディ領域４０内に蓄積されるので、ボディ領域の電位が上昇する。この状態がデータ“１”を書き込んだ状態である。この書込み動作は、従来の動作と同様でよい。
【００２５】
時間Ｔ２ではメモリセルＭＣ内のデータ“１“を保持する（retain）ために、ゲート電圧を負電位（例えば、−２Ｖ）にシフトさせる。ボディ電位は、ボディ領域４０とゲート電極６０との容量結合により、ゲート電圧ＶＧＲへ近づくように変化する。例えば、ボディ電位は、−０．８０８Ｖになる。
【００２６】
さらに、ソース電圧をゲート電圧のシフト方向と同じ方向（負電位の方向）へ変化させる。例えば、ソース電圧を０Ｖから−０．８Ｖへシフトさせる。ドレイン電圧もソース電圧と同じ電圧にシフトさせる。このように、データ保持時のソース電圧ＶＳＲおよびドレイン電圧ＶＤＲ（例えば、−０．８Ｖ）とデータ保持時のゲート電圧ＶＧＲ（例えば、−２Ｖ）との差（例えば、１．２Ｖ）は、データの書込み時のソース電圧ＶＳＷ（例えば、０Ｖ）とゲート電圧ＶＧＲとの差（例えば、２Ｖ）よりも小さい。このとき、ボディ電位は、ボディ領域４０とソース層およびドレイン層２０、３０との容量結合により、ゲート電圧ＶＧＲへさらに近づくように変化する。例えば、ボディ電位は、−０．８２８Ｖになる。
【００２７】
本実施形態では、ボディ電位は、負電位（例えば、−０．８８２Ｖ）になる。ドレイン電圧ＶＤＲおよびソース電圧ＶＳＲは、データ“１”を保持しているときのボディ電位とほぼ等しい電圧に設定される。この場合、ボディ領域４０とソース・ドレイン層２０、３０との間の接合部分は熱平衡状態にあるので、この接合部分にかかる電界強度は従来よりも弱いものの、ホールの保持特性に問題は無い。よって、メモリセルＭＣは、データ“１”を充分に保持することができる。
【００２８】
ドレイン電圧ＶＤＲおよびソース電圧ＶＳＲが、データ“１”を保持しているときのボディ電位より若干高い場合、ボディ領域４０とソース・ドレイン層２０、３０との間の接合部には、逆バイアスが印加される。この場合、メモリセルＭＣは、データ“１”を保持することができるので問題は無い。一方で、ドレイン電圧ＶＤＲおよびソース電圧ＶＳＲが、データ“１”を保持しているときのボディ電位より若干低い場合、ボディ領域４０とソース・ドレイン層２０、３０との間の接合部には、順バイアスが印加される。この場合、データ“１”を保持するボディ領域からホールが徐々に流れ出し、ボディ電位はドレイン電圧ＶＤＲおよびソース電圧ＶＳＲへ接近する。しかし、データ“０”を保持しているボディ領域へのリーク電流は低減する。従って、従来よりも長時間、データ“１”とデータ“０”との識別が可能である限りにおいて、ドレイン電圧ＶＤＲおよびソース電圧ＶＳＲは、データ“１”を保持しているときのボディ電位より低くてもよい。
【００２９】
時間Ｔ３では、メモリセルＭＣからデータ“１“を読み出すために、ゲート電圧を正電位（例えば、１．５Ｖ）にする。これとともに、ドレイン電圧は、ソース電圧を基準としてゲート電圧のシフト方向と同じ方向へ変化させる。例えば、ドレイン電圧は、−０．８Ｖから−０．６Ｖへ変化させる。このとき、ソース電圧は、−０．８Ｖのままである。これにより、センスアンプ（図示せず）がドレイン電流を検出してデータを識別する。
【００３０】
時間Ｔ４ではメモリセルＭＣにデータ“０“を書き込むために、例えば、ゲート電圧ＶＧＷを１．５Ｖ、ドレイン電圧ＶＤＷを−１Ｖにする。ソース電圧ＶＳＷは、基準電圧、例えば、０Ｖである。これにより、ボディ領域４０とドレイン層３０との間のｐｎ接合を順方向にバイアスする。従って、ボディ領域４０内に蓄積されていた正孔が消滅し、ボディ領域４０の電位が低下する。この状態がデータ“０”を書き込んだ状態である。この書込み動作は、従来の動作と同様でよい。
【００３１】
時間Ｔ５ではメモリセルＭＣ内のデータ“０“を保持する。時間Ｔ５におけるゲート電圧、ソース電圧およびドレイン電圧のデータ保持動作は時間Ｔ２におけるそれらのデータ保持動作と同様である。従って、データ保持時のソース電圧ＶＳＲおよびドレイン電圧ＶＤＲ（例えば、−０．８Ｖ）とデータ保持時のゲート電圧ＶＧＲ（例えば、−２Ｖ）との差（例えば、１．２Ｖは、データの書込み時のソース電圧ＶＳＷ（例えば、０Ｖ）とゲート電圧ＶＧＲとの差（例えば、２Ｖ）よりも小さい。
【００３２】
このとき、ボディ電位は、ゲート電圧ＶＧＲへ近づくように変化する。データ“０”を保持している場合、ボディ領域に蓄積されているホールの数が少ない。従って、このときのボディ電位は、データ“１”を保持しているときのボディ電位よりも深い負電位（例えば、−１．５３Ｖ）になる。ボディ電位とソース電圧との電位差、並びに、ボディ電位とドレイン電圧との電位差は、例えば、０．７３Ｖとなる。これらの電位差は、ボディ領域４０とソース・ドレイン層２０、３０との間の接合部分に対して逆バイアス方向に作用する。このときボディ領域にかかる最大電界は、０．４８８ＭＶ／ｃｍであった。
【００３３】
従来のＦＢＣメモリでは、ソース電圧は、変化させることなく、常時、基準電圧（例えば、０Ｖ）に固定されていた。これに伴い、ドレイン電圧も、データ保持状態では基準電圧であった。一方、ゲート電圧は、データ保持のために第１の実施形態と同様に所定の負電位（例えば、−２．０Ｖ）にする必要がある。このため、ボディ電位も、負電位（例えば、−１．５３Ｖ）になる。従って、ボディ電位とソース電圧との電位差、並びに、ボディ電位とドレイン電圧との電位差は、第１の実施形態よりも大きく、例えば、１．５３Ｖであった。これらの電位差も、ボディ領域とソース・ドレイン層との間の接合部分に対して逆バイアス方向に作用する。従って、ボディ領域にかかる最大電界は、０．７０８ＭＶ／ｃｍと比較的大きかった。
【００３４】
尚、この従来例で示した数値は、本実施形態と同様のデバイス構造を有するＦＢＣメモリを用いてシミュレーションを行った結果である。
【００３５】
データ“０”を格納したメモリセルの閾値電圧とデータ“１” を格納したメモリセルの閾値電圧との差ΔＶｔは、従来例では０．５０４Ｖであるのに対し、第１の実施形態では、それは０．４８６Ｖであった。第１の実施形態の閾値電圧差ΔＶｔは従来のそれよりも多少低下するものの、データの識別には問題のないレベルである。
【００３６】
一般に、ボディ領域とソース・ドレイン層との間の接合部に逆バイアスが印加されている場合、リーク電流が必然的に存在する。よって、ボディ領域にかかる電界が大きいと、ボディ領域へリークするホールが多くなるので、データ“０” を保持しているボディ領域の電位が速く上昇してしまう。その結果、データ“０”の保持時間が短くなる。
【００３７】
第１の実施形態では、データ保持時において、ソース電圧ＶＳＲをゲート電圧ＶＧＲに接近させることによって、ボディ領域にかかる最大電界が低下する。これにより、データ“０”を従来よりも長く保持することができる。
【００３８】
時間Ｔ６では、ＦＢＣメモリ１００からデータ“０“を読み出すために、ゲート電圧を正電位（例えば、１．５Ｖ）にする。これとともに、ドレイン電圧は、ソース電圧を基準としてゲート電圧のシフト方向と同じ方向へ変化させる。例えば、ドレイン電圧は、−０．８Ｖから−０．６Ｖへ変化させる。このとき、ソース電圧は、−０．８Ｖのままである。これにより、センスアンプ（図示せず）がドレイン電流を検出してデータを識別する。このように、データの書込み、データの読出しおよびデータの保持が実行される。
【００３９】
第１の実施形態では、データの保持状態においてソース電圧ＶＳＲおよびドレイン電圧ＶＧＲの両方の電圧をゲート電圧ＶＧＲに接近させた。これにより、ボディ領域４０にかかる電界強度を効果的に低下させることができる。その結果、データ“０”の保持時間を従来よりも長くすることができる。
【００４０】
また、データの保持時において、データ“１”を保持するボディ領域４０とソース・ドレイン層２０、３０とは熱平衡状態にある。その結果、データ“１”の保持特性は劣化しない。さらに、ソース・ドレイン層２０、３０がデータ“１”を保持するボディ領域４０から僅かにずれていても、データの識別を可能とする閾値電圧差ΔＶｔを従来よりも長く維持することができる。
【００４１】
第１の実施形態では、データの書込み状態からデータ保持状態に遷移する場合（Ｔ１〜Ｔ２）において、ゲート電圧がＶＧＲになった後に、ソース電圧がＶＳＷからＶＳＲに変化し、かつ、ドレイン電圧がＶＤＷからＶＤＲに変化している。これは、ボディ領域４０に蓄積されたホールを維持し、閾値電圧差ΔＶｔを大きく維持するためである。より詳細には、ワード線ＷＬが駆動されているときにはチャネルが形成される。そのため、ボディ領域４０は、ソース層２０、ドレイン層３０およびチャネルと容量的に結合している。このとき、ソース層２０およびドレイン層３０の電位を変化させた場合、ボディ電位の変化が大きい。一方、ワード線ＷＬが駆動されていないときには、チャネルが形成されていない。そのため、ボディ領域４０とチャネルとの容量結合が無い。このとき、ソース層２０およびドレイン層３０の電位を変化させた場合、ボディ電位の変化は比較的小さい。ボディ電位の変化が小さいと、消滅するホール数が少なくなる。その結果、閾値電圧差ΔＶｔを大きく維持することができる。
【００４２】
また、データの書込み状態からデータ保持状態に遷移する場合、ソース電圧のＶＳＷからＶＳＲへの変化およびドレイン電圧のＶＤＷからＶＤＲへの変化は同時であることが好ましい。これにより、データの読出し、データの書込み、データの保持のサイクルタイムが短くなり、ＦＢＣメモリへの高速アクセスが可能となる。
【００４３】
ボディ領域４０の全容量に対するドレイン−ボディ間容量およびソース−ボディ間容量の割合を小さくすることによって、ゲート電圧、ソース電圧およびドレイン電圧を、書込み状態から保持状態へ同時に遷移させてもよい。これにより、さらに、データの読出し、データの書込み、データの保持のサイクルタイムが短くなり、ＦＢＣメモリへの高速アクセスが可能となる。
【００４４】
ボディ領域４０の全容量に対するドレイン−ボディ間容量およびソース−ボディ間容量の割合を小さくするためには、ドレイン−ボディ間容量およびソース−ボディ間容量を小さくすること、並びに、ボディ領域４０と半導体基板５との容量を大きくすることが考えられる。ドレイン−ボディ間容量およびソース−ボディ間容量を小さくするためには、ＳＯＩ層１０の膜厚を薄くすればよい。ボディ領域４０と半導体基板５との容量を大きくするためには、ＢＯＸ層７の膜厚を薄くすればよい。
【００４５】
図５は、ＦＢＣメモリ１００の他の動作のシミュレーション結果を示すタイミングチャートである。図５に示す動作では、データ保持時のソース電圧およびドレイン電圧が０Ｖになるように、図４に示すソース電圧、ドレイン電圧、ゲート電圧およびボディ電位をシフトさせたものである。図４と図５とを比較すると、これらの電圧は、＋０．８Ｖだけ正電圧の方向へシフトしている。
【００４６】
ボディ領域４０にかかる最大電界は、ソース電圧およびドレイン電圧とボディ電圧との相対的な電位差で決定される。よって、ソース電圧、ドレイン電圧、ゲート電圧およびボディ電位を全体的にシフトさせても、第１の実施形態の効果は失われない。
【００４７】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったＦＢＣメモリ１００の動作を示すタイミングチャートである。第１の実施形態では、データの読出し時（時間Ｔ３）において、ソース電圧はデータ保持時のソース電圧を維持していた。従って、上述のように、メモリセルの閾値電圧差ΔＶｔが低下してしまった。そこで、第２の実施形態では、データの読出し時において、ソース電圧ＶＳＲＯを、データ保持時のソース電圧ＶＳＲよりもデータの読出し時のゲート電圧ＶＧＲＯに近づける。
【００４８】
図６において、時間Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５およびＴ６における動作は、図５に示す第１の実施形態の動作と同様である。時間Ｔ２ａと時間Ｔ５ａとにおける動作は互いに同じであるので、時間Ｔ２ａにおける動作のみ説明する。
【００４９】
２０ｎｓｅｃ〜２４ｎｓｅｃの時間Ｔ２ａではソース電圧を、例えば、０Ｖから０．３Ｖまでシフトさせている。このソース電圧のシフト方向は、データの読出し時にゲート電圧がシフトする方向と同じ方向である。データの読出し動作の直前から読出し動作中にかけて、ソース電圧ＶＳＲＯを、データの読出し時のゲート電圧ＶＧＲＯに近付けて電位ＶＳＲＯにする。
【００５０】
データの読出し時のソース電圧ＶＳＲＯが０．３Ｖの場合、閾値電圧差ΔＶｔは０．５０４Ｖ であった。また、ソース電圧ＶＳＲＯが０．８Ｖの場合も、閾値電圧差ΔＶｔは０．５０４Ｖであった。
【００５１】
ソース電圧をＶＳＲ（例えば、０Ｖ）からＶＳＲＯ（例えば、０．３Ｖ以上）に上昇させることにより、ボディ領域４０とソース層２０との接合部が逆バイアスされる。その後、あるいは、それぞれと同時に、ゲート電圧をＶＧＲＯに上昇させている。これにより、ボディ−ソース間の接合部に印加される順バイアス電圧が緩和されるので、ボディ領域４０内のホールの消滅を抑制することができる。その結果、閾値電圧差ΔＶｔの低下を防止することができる。
【００５２】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従ったＦＢＣメモリ１００の動作を示すタイミングチャートである。第２の実施形態では、データの読出し時（時間Ｔ３）におけるゲート電圧ＶＧＲＯがデータの書込み時（時間Ｔ１、Ｔ４）におけるゲート電圧ＶＧＷと同じであった。
【００５３】
しかし、データの書込み時のゲート電圧ＶＧＷは、データ“１”を高速に書き込むためにインパクトイオン電流がボディ領域４０に大きく流れるように設定されている。ゲート電圧ＶＧＷと同じ電圧でデータを読み出した場合、ソース層２０およびドレイン層３０の寄生抵抗のばらつきによって、データ“０”とデータ“１”との読出し電流差がメモリセルＭＣごとにばらつく。これは、歩留り低下の原因となる。
【００５４】
そこで、図７に示すように、データの読出し時のゲート電圧ＶＧＲＯをデータの書込み時のゲート電圧ＶＧＷよりもデータ読出し時のソース電圧ＶＳＲＯに近くする。本実施形態では、データの読出し時のゲート電圧ＶＧＲＯをデータの書込み時のゲート電圧ＶＧＷよりも小さい。これにより、データの読出し時におけるゲート・ソース間電圧をデータの書込み時のそれよりも小さくする。好ましくは、ゲート電圧ＶＧＲＯは、ゲート電圧ＶＧＷよりも０.３Ｖ〜０．５Ｖ低く設定する。これにより、データ“０”とデータ“１”との読出し電流差が安定し、高い歩留まりと高速書き込みとを両立することができる。
【００５５】
図８および図９は、本発明に係る実施形態に従ったＦＢＣメモリセルの部分的回路図である。図８は、オープン型ビット線構成のＦＢＣメモリセルを示し、図９は、フォールデット（folded）型ビット線構成のＦＢＣメモリセルを示している。オープン型ビット線構成のＦＢＣメモリセルは、センスアンプの一方のメモリセルアレイからのデータをその他方のメモリセルアレイからのリファレンス信号と比較することによって、データを検出する。フォールデット型ビット線構成のＦＢＣメモリセルは、同一のメモリセルアレイ内の２つのビット線のうち、一方のビット線からのデータを他方のビット線からのリファレンス信号と比較することによって、データを検出する。図８および図９の構成は、第１から第３の実施形態のいずれの動作を採用してもよい。
【００５６】
図８では、２本のワード線ＷＬ２ｉおよびＷＬ２ｉ＋１に対して、1本のソース線ＳＬｉが選択可能である。メモリセルＭＣＡまたはメモリセルＭＣＢにデータを書き込む場合には、ソース線ＳＬｉを選択する。このとき、ソース線ＳＬｉを、例えば、０．８Ｖにする。ソース線ＳＬｉ以外のソース線は保持状態の電位、即ち、０Ｖとする。これにより、総てのソース線を駆動する場合よりも、高速かつ消費電力の低いＦＢＣメモリが実現される。
【００５７】
また、一部のソース線ＳＬｉのみが選択されるので、非選択セルに保持されたデータ“１”が誤ってデータ“０”に書き換えられてしまう現象（“０”ディスターブという）が抑制される。
【００５８】
例えば、非選択のメモリセルＭＣＢがデータ“１”を保持しているとき、選択されたメモリセルＭＣＡにデータ“０”を書き込むと仮定する。このとき、ビット線ＢＬ１に大きな負電圧を与えると、メモリセルＭＣＡだけでなく、メモリセルＭＣＢからもホールを引き抜いてしまう。これにより、非選択のメモリセルＭＣＢに誤ってデータ“０”が書き込まれてしまう。これが、“０”ディスターブである。
【００５９】
選択されたメモリセルにデータ“０”を書き込むためには、ビット線に与える電位は低いほど好ましい。これは、データ“０”とデータ“１”との閾値電圧差ΔＶｔが大きくなるからである。これに対し、ビット線に与える電位が低いと、“０”ディスターブの可能性が大きくなる。従来から、閾値電圧差ΔＶｔおよび“０”ディスターブはトレードオフの関係にあり、両方を解決する技術が望まれていた。
【００６０】
上記実施形態では、或るソース線を選択し、この選択されたソース線に電圧を印加する。従って、閾値電圧差および“０”ディスターブの両方の問題を解決することができる。
【００６１】
例えば、図５に示す動作では、データ“０”の書込み時（時間Ｔ４）において、ワード線ＷＬ２ｉに２．３Ｖを与える。複数のソース線ＳＬのうちソース線ＳＬｉを選択し、ソース線ＳＬｉに０.８Ｖを与える。さらに、ビット線ＢＬ１に−０．２Ｖを印加する。このとき、選択されたメモリセルのボディ電位は、０．４８７Ｖである。
【００６２】
一方、ビット線ＢＬ１に接続され、かつ、ワード線ＷＬ２ｉおよびワード線ＷＬ２ｉ＋１に接続されていないメモリセルＭＣＣは、データ“１”を格納しているとする。このとき、メモリセルＭＣＣのボディ電位は−０．０８２Ｖである。即ち、データ“１”の保持時のボディ電位とデータ“０”の書込み時のボディ電位と電位差は、０．５６９Ｖであった。
【００６３】
しかし、従来のように、ソース線ＳＬｉを０Ｖとした場合には、閾値電圧差ΔＶｔは０．４９５Ｖであった。従って、本実施形態によれば、閾値電圧差および“０”ディスターブの両方の問題を解決することができる。
【００６４】
ここで、ソース線ＳＬｉは、メモリセルＭＣＡおよびＭＣＢに共通に接続されている。よって、メモリセルＭＣＡが選択され、メモリセルＭＣＢが非選択である場合には、メモリセルＭＣＢに対する“０”ディスターブが懸念される。これに対処するために、メモリセルＭＣＡの選択時に、メモリセルＭＣＢに接続された非選択ワード線ＷＬ２ｉ＋１の電位を他の非選択ワード線ＷＬの電位よりも低下させてもよい。これにより、選択メモリセルＭＣＡに接続するソース線ＳＬｉおよびビット線ＢＬ１に接続された非選択メモリセルＭＣＢの“０”ディスターブを抑制することができる。
【００６５】
尚、選択ワード線ＷＬ２ｉの駆動によって、ワード線ＷＬ２ｉに接続された総てのメモリセルＭＣが影響を受ける。よって、ワード線ＷＬ２ｉに接続された総てのメモリセルＭＣのデータを読み出し、再度、書き込むことが好ましい。
【００６６】
図９に示すように、フォールデッド型ビット線構成では、メモリセルＭＣがロウ方向におよびカラム方向に半ピッチずつずれている。従って、ビット線ＢＬおよびソース線ＳＬを共有するメモリセルが無い。即ち、ソース線ＳＬｉを共有するメモリセルＭＣＡおよびメモリセルＭＣＢは、互いに異なるビット線ＢＬ１およびＢＬ２に接続されている。これにより、メモリセルＭＣＡおよびメモリセセルＭＣＢには同時にデータを書き込むことができる。
【００６７】
例えば、ワード線ＷＬ２ｉおよびＷＬ２ｉ＋１を同時に選択し、メモリセルＭＣＡおよびメモリセセルＭＣＢにデータ“０”を書き込むことができる。この構成によれば、隣り合う選択ワード線ＷＬ２ｉおよびＷＬ２ｉ＋１以外のワード線ＷＬに接続されたメモリセルＭＣに誤ってデータ“０”を書き込むことがない。
【００６８】
尚、選択ワード線ＷＬ２ｉおよびＷＬ２ｉ＋１の駆動によって、ワード線ＷＬ２ｉおよびＷＬ２ｉ＋１に接続された総てのメモリセルＭＣが影響を受ける。よって、ワード線ＷＬ２ｉおよびＷＬ２ｉ＋１に接続された総てのメモリセルＭＣのデータを読み出し、再度、書き込むことが好ましい。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ１００の平面図。
【図２】図１に示すＡ−Ａ線に沿って切断したときの断面図。
【図３】図１に示すＢ−Ｂ線に沿って切断したときの断面図。
【図４】ＦＢＣメモリ１００の動作のシミュレーション結果を示すタイミングチャート。
【図５】ＦＢＣメモリ１００の他の動作のシミュレーション結果を示すタイミングチャート。
【図６】本発明に係る第２の実施形態に従ったＦＢＣメモリ１００の動作を示すタイミングチャート。
【図７】本発明に係る第３の実施形態に従ったＦＢＣメモリ１００の動作を示すタイミングチャート。
【図８】本発明に係る実施形態に従ったＦＢＣメモリセルの部分的回路図。
【図９】本発明に係る実施形態に従ったＦＢＣメモリセルの部分的回路図。
【符号の説明】
【００７０】
１００  ＦＢＣメモリ
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
５  半導体基板
７  ＢＯＸ層
１０  半導体層（ＳＯＩ層）
２０  ソース層
３０  ドレイン層
４０  ボディ領域
５０  ゲート絶縁膜
６０  ゲート電極
ＶＧＷ  データ書込み時のゲート電圧
ＶＳＷ  データ書込み時のソース電圧
ＶＤＷ  データ書込み時のドレイン電圧
ＶＧＲ  データ保持時のゲート電圧
ＶＳＲ  データ保持時のソース電圧
ＶＤＲ  データ保持時のドレイン電圧
ＶＧＲＯ  データ読出し時のゲート電圧
ＶＳＲＯ  データ読出し時のソース電圧
ＶＤＲＯ  データ読出し時のドレイン電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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