(57)【要約】【課題】垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法を提供する。【解決手段】本発明のトランジスタ構造体は、横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、半導体パターンの第３及び第４の側面に直接接触しながら配置される不純物パターンと、ゲートパターンと半導体パターンとの間に介在されるゲート絶縁膜パターンと、を備える。これにより、ゲートパターンがチャネル領域の側面に配置されるので、半導体装置の集積度を増加させることと同時にトランジスタのチャネル幅を増加させうる。【選択図】図２
2006216957.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域及び前記チャネル領域の間に配置された連結領域から構成されながら、半導体基板の所定領域に配置される活性パターンと、
前記活性パターンの両側に配置される素子分離膜パターンと、
前記素子分離膜パターンと前記チャネル領域との間に配置されたゲートパターンと、
前記ゲートパターンと前記半導体基板の間及び前記ゲートパターンと前記活性パターンとの間に介在されたゲート絶縁膜パターンと、
前記連結領域に形成されるソース／ドレーン電極と、
前記ゲートパターンを連結する下部配線と、
を含むことを特徴とする半導体装置。
【請求項２】
前記ゲートパターンは、多結晶シリコン、銅、アルミニウム、タングステン、タンタル、チタン、タングステン窒化膜、タンタル窒化膜、チタン窒化膜、タングステンシリサイド及びコバルトシリサイドの中で選択された少なくとも一つ物質より成ること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲートパターンは、
前記ゲート絶縁膜パターンに接する浮遊ゲートパターンと、
前記浮遊ゲートパターン上に配置される制御ゲートパターンと、
前記浮遊ゲートパターン及び前記制御ゲートパターンの間に介在されるゲート層間絶縁膜パターンと、
を含み、
前記下部配線は、前記制御ゲートパターンに電気的に接続すること
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記浮遊ゲートパターン及び前記制御ゲートパターンは、多結晶シリコンより成り、
前記ゲート層間絶縁膜パターンは、順次に積層されたシリコン酸化膜−シリコン窒化膜−シリコン酸化膜より成ること
を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜パターンは、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中で選択された少なくとも一つより成ること
を特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜パターンは、前記ゲートパターンと前記素子分離膜パターンとの間に延長されること
を特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ソース／ドレーン電極は、前記半導体基板の連結領域に形成される不純物領域を含み、
前記不純物領域は、前記チャネル領域と異なる導電型を有すること
を特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ソース／ドレーン電極は、前記チャネル領域の上部面より低い下部面を有しながら前記不純物領域に接続するプラグ電極をさらに含むこと
を特徴とする請求項７に記載の半導体装置。
【請求項９】
前記下部配線は、
前記ゲートパターンに接続するゲートプラグと、
前記活性パターンに平行な方向に配置されて前記ゲートプラグを連結するゲートラインと、
を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記下部配線は、
前記ゲートパターンに接続するゲートプラグと、
前記ゲートプラグを連結する局部配線と、
前記局部配線を連結するゲートラインと、
を備え、
前記局部配線は、前記チャネル領域の両側に配置された一対のゲートパターンに接続する二つのゲートプラグを連結すること
を特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記下部配線を横切りながら前記ソース／ドレーン電極を連結する上部配線をさらに含むこと
を特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記上部配線は、前記ソース／ドレーン電極に接続するコンタクトプラグをさらに含むこと
を特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記下部配線を横切りながら前記ソース／ドレーン電極の一部を連結する上部配線と、
前記上部配線によって連結されないソース／ドレーン電極のそれぞれに電気的に接続する情報貯蔵構造体と、
をさらに含み、
前記情報貯蔵構造体は、ＤＲＡＭキャパシタ、磁気トンネル接合、強誘電体キャパシタ及び相変換抵抗体の中で選択された一つであること
を特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記ゲートパターンと前記半導体基板との間に配置されて、前記ゲート絶縁膜パターンによって囲まれるトンネル絶縁膜をさらに含み、
前記トンネル絶縁膜の厚さは、前記ゲート絶縁膜パターンより薄いこと
を特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記トンネル絶縁膜下の半導体基板に形成されるトンネル不純物領域をさらに含み、
前記トンネル不純物領域は、前記半導体基板と異なる導電型であること
を特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記ゲートパターン下の半導体基板に形成される下部不純物領域をさらに含み、
前記下部不純物領域は、前記半導体基板のような導電型を有すること
を特徴とする請求項１に記載の半導体装置。
【請求項１７】
半導体基板の所定領域に素子分離膜パターンを形成して、複数のチャネル領域と、前記チャネル領域の間に配置された連結領域と、前記チャネル領域の左右に配置されたゲート領域と、を備える予備活性パターンを形成する段階と、
前記チャネル領域より低い上部面を有するように前記予備活性パターンのゲート領域をリセスさせることによって、前記チャネル領域及び前記連結領域から構成される活性パターンを形成する段階と、
前記活性パターンの側壁を覆うゲート絶縁膜を形成する段階と、
前記チャネル領域の両側に配置されて、前記ゲート絶縁膜が形成された前記リセスされたゲート領域を充填するゲートパターンを形成する段階と、
前記活性パターンの連結領域にソース／ドレーン電極を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記素子分離膜パターンを形成する段階は、
前記半導体基板上にマスク膜を形成する段階と、
前記マスク膜及び前記半導体基板を順次にパターニングして、前記予備活性パターンを限定する素子分離トレンチを形成する段階と、
前記素子分離トレンチを充填する素子分離膜を形成する段階と、
前記マスク膜が露出されるときまで前記素子分離膜を平坦化エッチングする段階と、
を含み、
前記マスク膜はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及びシリコン膜の中で選択された少なくとも一つで形成すること
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記活性パターンを形成する段階は、
前記活性パターンを覆いながら前記ゲート領域の上部面を露出させるマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして使用して前記ゲート領域を異方性エッチングすることによって、前記活性パターンの側壁を露出させる前記リセスされたゲート領域を形成する段階と、
を含み、
前記ゲート領域をエッチングする段階は、前記マスクパターン及び前記素子分離膜パターンに関してエッチング選択性を有するエッチングレシピを使用して実施すること
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記ゲート絶縁膜を形成する段階は、熱酸化工程を実施して前記リセスされたゲート領域の下部面及び前記活性パターンの露出された側壁にシリコン酸化膜を形成する段階を含むこと
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２１】
前記ゲート絶縁膜を形成する段階は、化学気相蒸着工程を実施して、前記活性パターンが形成された結果物の全面にシリコン酸化膜、シリコン窒化膜及び高誘電膜の中で選択された少なくとも一つを形成する段階を含むこと
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２２】
前記ゲートパターンを形成する段階は、
前記ゲート絶縁膜が形成された結果物上に、前記リセスされたゲート領域を充填するゲート導電膜を形成する段階と、
前記素子分離膜パターンの上部面が露出されるときまで前記ゲート導電膜を平坦化エッチングして、前記チャネル領域の両側に配置されるゲートパターンを形成する段階と、
を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２３】
前記ゲート導電膜は、多結晶シリコン、銅、アルミニウム、タングステン、タンタル、チタン、タングステン窒化膜、タンタル窒化膜、チタン窒化膜、タングステンシリサイド及びコバルトシリサイドの中で選択された少なくとも一つ物質で形成すること
を特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記ゲートパターンを形成する段階は、
前記ゲート絶縁膜が形成された結果物上に前記リセスされたゲート領域を充填する、浮遊ゲート導電膜、ゲート層間絶縁膜及び制御ゲート導電膜を順次に形成する段階と、
前記素子分離膜パターンの上部面が露出されるときまで前記制御ゲート導電膜、前記ゲート層間絶縁膜及び前記浮遊ゲート導電膜を平坦化エッチングして、前記リセスされたゲート領域を順次に充填する浮遊ゲートパターン、ゲート層間絶縁膜パターン及び制御ゲートパターンを形成する段階と、
を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２５】
前記ゲートパターンを形成した後、前記ゲートパターンを連結する下部配線を形成する段階をさらに含み、
前記下部配線を形成する段階は、
前記ゲートパターンに接続するゲートプラグを形成する段階と、
前記活性パターンに平行な方向に配置されて前記ゲートプラグを連結するゲートラインを形成する段階と、
を含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２６】
前記ゲートパターンを形成した後、前記ゲートパターンを連結する下部配線を形成する段階をさらに含み、
前記下部配線を形成する段階は、
前記制御ゲートパターンに接続するゲートプラグを形成する段階と、
前記活性パターンに平行な方向に配置されて前記ゲートプラグを連結するゲートラインを形成する段階と、
を含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２７】
前記ゲートラインを形成する前に、
前記チャネル領域の左右に配置された一対のゲートパターンに接続するゲートプラグを連結する局部配線を形成する段階をさらに含むこと
を特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２８】
前記ソース／ドレーン電極を形成する段階は、前記半導体基板の連結領域内に前記半導体基板と異なる導電型を有する不純物領域を形成する段階を含むこと
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２９】
前記ソース／ドレーン電極を形成する段階は、
前記連結領域の所定領域をエッチングして、前記連結領域内に所定の深さを有するコンタクトホールを形成する段階と、
前記コンタクトホールを通じて露出される前記連結領域の内側壁に前記半導体基板と異なる導電型を有する不純物領域を形成する段階と、
を含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記ソース／ドレーン電極を形成した後、前記下部配線を横切りながら前記ソース／ドレーン電極を連結する上部配線を形成する段階をさらに含むこと
を特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３１】
前記ソース／ドレーン電極を形成した後、
前記下部配線を横切りながら前記ソース／ドレーン電極の一部を連結する上部配線を形成する段階と、
前記上部配線によって連結されないソース／ドレーン電極のそれぞれに電気的に接続する情報貯蔵構造体を形成する段階と、
をさらに含み、
前記情報貯蔵構造体を形成する段階は、ＤＲＡＭキャパシタ、磁気トンネル接合、強誘電体キャパシタ及び相変換抵抗体のうちの一つを形成する段階を含むこと
を特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項３２】
前記活性パターンを形成した後、
前記リセスされたゲート領域下部の半導体基板に下部不純物領域を形成する段階をさらに含み、前記下部不純物領域は、前記半導体基板のような導電型を有すること
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項３３】
前記ゲート絶縁膜を形成する段階は、
前記リセスされたゲート領域の下部面及び前記活性パターンの露出された側壁に予備ゲート絶縁膜を形成する段階と、
前記リセスされたゲート領域の中央で前記予備ゲート絶縁膜の上部面を露出させる開口部を有するマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして使用して前記露出された予備ゲート絶縁膜をエッチングすることによって、前記半導体基板の上部面を露出させるトンネル領域を形成する段階と、
前記マスクパターンを除去して前記予備ゲート絶縁膜を露出させる段階と、
前記トンネル領域にトンネル絶縁膜を形成する段階；
を含み、
前記トンネル絶縁膜は、前記ゲート絶縁膜より薄い厚さで形成されること
を特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項３４】
前記トンネル絶縁膜を形成する段階は、熱酸化工程及び化学的気相蒸着工程を使用して実施すること
を特徴とする請求項３３に記載の半導体装置の製造方法。
【請求項３５】
前記マスクパターンは、写真工程及びエッチング工程を通じて形成されるフォトレジストパターン及び蒸着工程及び異方性エッチング工程を通じて形成されるスペーサのうちの一つで形成されること
を特徴とする請求項３３に記載の半導体装置の製造方法。
【請求項３６】
横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、
前記半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、
前記半導体パターンの第３及び第４の側面に直接接触しながら配置される不純物パターンと、
前記ゲートパターンと前記半導体パターンとの間に介在されるゲート絶縁膜パターン；を備えることを特徴とする半導体装置のトランジスタ構造体。
【請求項３７】
前記ゲートパターンは、
前記半導体パターンの電位を変化させることができる電気的信号が印加される制御ゲートパターンと、
前記制御ゲートパターンと前記ゲート絶縁膜との間に介在される浮遊ゲートパターンと、
前記制御ゲートパターンと前記浮遊ゲートパターンとの間に介在されるゲート層間絶縁膜パターンと、
を備えることを特徴とする請求項３６に記載の半導体装置のトランジスタ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、より詳しくは、垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の集積度は、１８個月又は１年毎に二倍ずつ増加するというムーアの法則又は黄の法則を遵守してきて、このような増加趨勢は、今後も続くことと予想される。このような集積度の増加を持続させるためには、半導体装置を構成する電子素子が占有する面積を縮小させることが必要である。だが、この縮小は、電子素子から要求される多様な特性を充足させなければならない要求によって制約を受ける。
【０００３】
ＭＯＳトランジスタと関しては、短チャネル効果は半導体装置の縮小と関連された制約の代表的な例である。短チャネル効果は、トランジスタのチャネル長さ（すなわち、ソース電極とドレーン電極の間の間隔）が狭くなることによって発生する現象であって、パンチスルー、ドレーン起因バリヤ立下り（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ；ＤＩＢＬ）及びスレッショルド下変動などのようなトランジスタの特性を劣化させる問題を誘発する。これに加えて、トランジスタのチャネル長さが縮小する場合、ソース／ドレーン電極と基板の間の寄生静電容量の増加及び漏洩電流の増加のような問題も現れている。このような問題によって、トランジスタのチャネル長さを縮めることは前述したように制約される。
【０００４】
一方、プレーナー型ＭＯＳトランジスタの場合、半導体装置の集積度を増加させるさらに他の方法であって、トランジスタのチャネル幅を縮めることを考慮できる。だが、チャネル幅（Ｗ）は、以下式によって表現されるように、ドレーン電流（Ｉｄ）に比例するので、チャネル幅の縮小はトランジスタの電流伝送能力を減少させる。
【０００５】
【数１】
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ここで、Ｌはチャネル長。
【０００６】
また、一般的なフラッシュメモリ装置は、浮遊ゲート電極と半導体基板との間に均一な厚さを有するゲート絶縁膜を備える。だが、ゲート絶縁膜のこのような均一な厚さなので、フラッシュメモリ装置の製品特性を改善することは限界を有する。例えば、フラッシュメモリ装置の情報貯蔵能力を改善するためには、ゲート絶縁膜の厚さを厚くすることが好ましいが、このようなゲート絶縁膜の厚さ拡大は読み取り及び書き取り動作の特性を低下させる。従って、ゲート絶縁膜の厚さは、要求される特性を折衷できるように選択される。ＥＥＰＲＯＭのような不揮発性メモリ装置の単位セルは、このような限界を克服できるように選択トランジスタとセルトランジスタとを備える。だが、ＥＥＰＲＯＭは二つのトランジスタを備えるので単位セルの面積が広い問題を有する。
【０００７】
結論的に、一般的なプレーナー型ＭＯＳトランジスタにおいて、トランジスタの特性改善と積集度の増加という技術的要請は互いに両立しにくい。すなわち、このような技術的要請を両立させることができる新しい構造のトランジスタが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の技術的課題は、集積度を増加させうる半導体装置を提供するところにある。
【０００９】
本発明の技術的課題は、拡大されたチャネル長さを有する半導体装置を提供するところにある。
【００１０】
本発明の他の技術的課題は、増加された集積度及び改善された特性を有する半導体装置のトランジスタ構造体を提供するところにある。
【００１１】
本発明のさらに他の技術的課題は、集積度を増加させうる半導体装置の製造方法を提供するところにある。
【００１２】
本発明のさらに他の技術的課題は、トランジスタのチャネル長さを広めさせる半導体装置の製造方法を提供するところにある。
【００１３】
本発明のさらに他の技術的課題は、半導体装置の集積度を増加させることと同時にトランジスタの特性を改善できる半導体装置の製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前述した技術的課題を達成するために、本発明は、チャネル領域として使用される半導体パターンの両方側面に配置されるゲートパターンを備えるトランジスタ構造体を提供する。このトランジスタ構造体は、横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、半導体パターンの第３及び第４の側面に直接接触して配置される不純物パターンと、ゲートパターンと半導体パターンとの間に介在されるゲート絶縁膜パターンと、を備える。
【００１５】
この際、ゲートパターンは、制御ゲートパターン、浮遊ゲートパターン及び制御ゲートパターンと浮遊ゲートパターンとの間に介在されるゲート層間絶縁膜パターンを備えることによって、フラッシュメモリのゲート構造体を形成することもできる。制御ゲートパターンには、半導体パターンの電位を変化させることができる電気的信号が印加され、浮遊ゲートパターンは、制御ゲートパターンとゲート絶縁膜との間に介在されることによって、電気的に孤立する。
【００１６】
前述した他の技術的課題を達成するために、本発明は、チャネル領域の両方側面に配置されるゲートパターンを備える半導体装置を提供する。この半導体装置は、チャネル領域及びチャネル領域の間に配置された連結領域から構成されながら、半導体基板の所定領域に配置される活性パターンと、活性パターンの両側に配置される素子分離膜パターンと、素子分離膜パターンとチャネル領域との間に配置されたゲートパターンと、ゲートパターンと半導体基板の間及びゲートパターンと活性パターンとの間に介在されたゲート絶縁膜パターンと、を備える。連結領域には、ソース／ドレーン電極が形成され、ゲートパターンは下部配線によって連結する。
【００１７】
本発明の一実施形態によれば、前記ゲートパターンは、多結晶シリコン、銅、アルミニウム、タングステン、タンタル、チタン、タングステン窒化膜、タンタル窒化膜、チタン窒化膜、タングステンシリサイド及びコバルトシリサイドの中で選択された少なくとも一つ物質より成ることができ、ゲート絶縁膜パターンは、シリコン酸化膜、シリコン窒化膜及び高誘電膜（ｈｉｇｈ−ｋ  ｄｉｅｌｅｃｔｒｉｃｓ）の中で選択された少なくとも一つより成ることができる。この際、ゲート絶縁膜パターンは、ゲートパターンと素子分離膜パターンとの間に延長されることが好ましい。
【００１８】
本発明の一実施形態によれば、下部配線を横切りながらソース／ドレーン電極を連結する上部配線をさらに含むことができる。この際、上部配線は、ソース／ドレーン電極に接続するコンタクトプラグをさらに備える。
【００１９】
本発明の他の実施形態によれば、上部配線は、下部配線を横切りながらソース／ドレーン電極の一部を連結し、上部配線によって連結されないソース／ドレーン電極のそれぞれには、情報貯蔵構造体が電気的に接続できる。この際、情報貯蔵構造体は、ＤＲＡＭキャパシタ、磁気トンネル接合（ＭＴＪ）、強誘電体キャパシタ及び相変換抵抗体の中で選択された一つでありうる。
【００２０】
前述した他の技術的課題を達成するために、本発明は、ゲートパターンをチャネル領域の両方側面に形成する段階を含む半導体装置の製造方法を提供する。この方法は、半導体基板の所定領域に素子分離膜パターンを形成して、複数のチャネル領域と、チャネル領域の間に配置された連結領域と、チャネル領域の左右に配置されたゲート領域と、を備える予備活性パターンを形成する段階を含む。以後、チャネル領域より低い上部面を有するように予備活性パターンのゲート領域をリセスさせることによって、チャネル領域及び連結領域から構成される活性パターンを形成する。リセスされたゲート領域によって、露出される半導体基板には、ゲート絶縁膜が形成され、ゲート絶縁膜が形成されたリセスされたゲート領域は、ゲートパターンによって充填される。以後、活性パターンの連結領域にはソース／ドレーン電極が形成される。
【００２１】
本明細書で、ある膜が他の膜又は基板上にあると言及される場合にそれは他の膜又は基板上に直接形成できるか、又はそれらの間に第３の膜が介在されることもできることを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のため誇張されたことである。また、本明細書の多様な実施形態で、第１、第２、第３などの用語が多様な領域、膜などを記述するするために使用されたが、これら領域、膜がこのような用語によって限定されてはいけない。これら用語は、単にいずれか所定領域又は膜を他の領域又は膜と区別させるために使用されただけである。従って、いずれか一つの実施形態での第１の膜質に言及された膜質が他の実施形態では、第２の膜質に言及されることもできる。ここに説明されて例示される各実施形態は、それの相補的な実施形態も含む。
【発明の効果】
【００２２】
本発明によれば、一つの半導体パターンは、二つのトランジスタのチャネル領域に共有できる。これに加えて、一つの不純物領域は、二つ又は四つのトランジスタのソース／ドレーン電極に共有できる。これにより、半導体装置の集積度を画期的に増加させうる。
【００２３】
また、本発明によれば、トランジスタのゲート電極は、チャネル領域の側面に配置されるので、リセスされたゲート領域の深さ（すなわち、チャネル領域の高さ）を増加させることによってトランジスタのチャネル幅を増加させることが可能である。この場合、前述した半導体装置の集積度増加は、トランジスタのチャネル幅縮小なしでなることができる。結果的に、本発明によれば、半導体装置の集積度を増加させることと同時にトランジスタの特性を改善できる。
【００２４】
本発明の実施形態によれば、ゲートパターンとチャネル領域との間にはゲート絶縁膜パターンが介在され、ゲートパターンと半導体基板との間にはトンネル絶縁膜が介在される。これにより、この実施形態によるフラッシュメモリ装置では、読み取り動作のためのチャネル領域と書き取り動作のためのトンネル領域が空間的に分離される。その結果、読み取り動作及び書き取り動作の特性を独立的に改善することが可能である。例えば、実施形態で説明されたように、効率的な書き取り動作のため、トンネル絶縁膜をゲート絶縁膜パターンより薄く形成することが可能である。書き取り動作の効率は、トンネル絶縁膜下に形成される不純物領域の導電型及び濃度を調節することによってさらに改善できる。結果的に、本発明に従うフラッシュメモリ装置では、読み取り動作及び書き取り動作の特性が全て改善できる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００２６】
図１Ａは、本発明の一実施形態による半導体装置のトランジスタ構造体を説明するための平面図であり、図１Ｂ及び図１Ｃは本発明の一実施形態による半導体装置を説明するための工程断面図である。図１Ｂ及び図１Ｃは、それぞれ図１Ａの点線Ｉ−Ｉ’及びＩＩ−ＩＩ’に沿って示される断面図である。
【００２７】
図１Ａ〜図１Ｃを参照すれば、半導体基板１００の所定領域にトランジスタのチャネル領域として使用される半導体パターン１１０が形成される。半導体パターン１１０は、半導体基板１００のような導電型を有する半導体（例えば、シリコン）より成る。
【００２８】
本発明によれば、半導体パターン１１０は、第１、第２、第３及び第４の側面、そして上部面と下部面とを有する直方体であることが好ましい（図２参照）。この場合、半導体パターン１１０の下部面は、半導体基板１００に直接接触する。また、第１の側面及び第２の側面は、一方向で互いに対向し、第３の側面及び第４の側面は、これに垂直な他の方向で互いに対向する。
【００２９】
半導体パターン１１０の両側（例えば、第１及び第２の側面）には、不純物パターン１５０が配置され、半導体パターン１１０のさらに他の両側（例えば、第３及び第４の側面）には、ゲートパターン１３５が配置される。不純物パターン１５０は、トランジスタのソース／ドレーン電極として使用され、このため不純物パターン１５０は、半導体パターン１１０に直接接触するように配置される。不純物パターン１５０は、半導体パターン１１０及び半導体基板１００と異なる導電型の不純物を含有する。
【００３０】
ゲートパターン１３５は、半導体パターン１１０の電位を制御するためのゲート電極として使用され、ゲートパターン１３５と半導体パターン１１０との間にはゲート絶縁膜パターン１２５が介在される。ゲート絶縁膜パターン１２５は延長されて、ゲートパターン１３５と半導体基板１００とを分離させる。ゲートパターン１３５は、多結晶シリコン、銅、アルミニウム、タングステン、タンタル、チタン、タングステン窒化膜、タンタル窒化膜、チタン窒化膜、タングステンシリサイド及びコバルトシリサイドの中で選択された少なくとも一つ物質より成ることができる。また、ゲート絶縁膜パターン１２５は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中で選択された少なくとも一つより成ることができる。
【００３１】
前述した実施形態によれば、一つの半導体パターン１１０は、二つのトランジスタが共有するチャネル領域に該当する。これに加えて、一つの半導体パターン１１０の両側に配置される一対の不純物パターン１５０やはり二つのトランジスが共有されるソース／ドレーン電極に該当する。結果的に、所定の半導体パターン１１０の周辺に形成される一対のトランジスタは、チャネル領域及びソース／ドレーン電極にそれぞれ半導体パターン１１０及び不純物パターン１５０を共有する。このように、半導体パターン１１０及び不純物パターン１５０は、二つのトランジスタによって共有されるので、単位面積当たり形成されるトランジスタの個数を増加させうる。他方、図１０Ａ及び図１０Ｂに示されたように、ソース／ドレーン電極として使用される一つの不純物領域は、四つのトランジスタによって共有されても良い。その結果、本発明に従う半導体装置は、通常のプレーナー型トランジスタを有する半導体装置に比べてさらに高い集積度を有する。
【００３２】
本発明に従うＭＯＳトランジスタのゲート電極は、チャネル領域（すなわち、半導体パターン１１０）の側面に配置されるという点で、ゲート電極がチャネル領域の上部に配置される一般的なプレーナー型ＭＯＳトランジスタと差異を有する。また、半導体基板１００からゲートパターン１３５と不純物パターン１５０の上部面までの高さは概して同じである。すなわち、これらは概して同じ厚さを有する。この際、‘ＡとＢの厚さが概して同じである’という表現は、ＡとＢの厚さの差がＡ又はＢの厚さの２０％より小さいことを意味する。
【００３３】
ゲートパターン１３５は、その上部に配置されるゲートプラグ１７２を通じてゲート電圧が印加されるゲートライン１７４に接続され、不純物パターン１５０は、その上部に配置されるコンタクトプラグ１８２を通じて接地電圧又は信号電圧が印加されるソース／ドレーンライン１８４に接続される。好ましくは、ゲートプラグ１７２及びゲートライン１７４は、ソース／ドレーンライン１８４より低い高さに配置される下部配線１７０を構成し、コンタクトプラグ１８２及びソース／ドレーンライン１８４は、上部配線１８０を構成する。
【００３４】
ゲートパターン１３５及び不純物パターン１５０の上部には、下部層間絶縁膜１６２及び上部層間絶縁膜１６４が配置されて、ゲートライン１７４及びソース／ドレーンライン１８４を構造的に支持することと同時に電気的に絶縁させる。ゲートプラグ１７２は、下部層間絶縁膜１６２を貫通してゲートパターン１３５に接続し、コンタクトプラグ１８２は、下部及び上部層間絶縁膜１６２，１６４を貫通して不純物パターン１５０に接続する。
【００３５】
本発明の一実施形態によれば、一つの半導体パターン１１０の周辺に形成される二つのゲートパターン１３５は、それぞれ相異なる下部配線１７０に接続する（図１Ａ参照）。同様に、一つの半導体パターン１１０の周辺に形成される二つの不純物パターン１５０やはりそれぞれ相異なる上部配線１８０に接続する。
【００３６】
一方、本発明によるトランジスタ構造体は、浮遊ゲート型フラッシュメモリのセルトランジスタを構成しても良い。この実施形態によれば、ゲートパターン１３５は、順次に積層された浮遊ゲートパターン１３６と、ゲート層間絶縁膜パターン１３７と、制御ゲートパターン１３８と、より成る（図１０Ａ及び図１０Ｂ）。この際、下部配線１７０は、制御ゲートパターン１３８に電気的に連結され、浮遊ゲートパターン１３６は、電気的に浮遊される。すなわち、浮遊ゲートパターン１３６は、ゲート絶縁膜パターン１２５によって半導体パターン１１０及び半導体基板１００から離隔され、ゲート層間絶縁膜パターン１３７によって制御ゲートパターン１３８から離隔される。
【００３７】
また、本発明に従うトランジスタ構造体は、浮遊トラップ型フラッシュメモリのセルトランジスタを構成しても良い。この実施形態によれば、ゲート絶縁膜パターン１２５は、シリコン窒化膜を含む絶縁膜であることができ、好ましくは、順次に積層されたシリコン酸化膜−シリコン窒化膜−シリコン酸化膜から構成される。このようなフラッシュメモリに適用される本発明の実施形態は以後、図４〜図１０を参照してより詳細に説明する。
【００３８】
本発明の他の実施形態によれば、下部配線１７０及び上部配線１８０の構造は変形できる。図３Ａは、このような変形された実施形態による配線構造体を備える半導体装置を説明するための平面図である。図３Ｂ及び図３Ｃは、それぞれ図３Ａの点線ＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’に沿って断面を示す工程断面図である。この実施形態は、配線構造を除外すれば、前述した実施形態と同様なので、以下では前述した実施形態と重複される内容についての説明は省略する。
【００３９】
図３Ａ、図３Ｂ及び図３Ｃを参照すれば、一つの半導体パターン１１０の周辺に形成される二つのゲートパターン１３５は、半導体パターン１１０を横切る局部配線１７６によって連結され（図３Ｃ参照）、局部配線１７６はその上部に配置される上部ゲートプラグ１７８を通じてゲートライン１７４に接続される（図３Ａ参照）。
【００４０】
この実施形態によれば、局部配線１７６によって連結されたゲートパターン１３５には、同一なゲート電圧が印加されるため、一つの半導体パターン１１０をチャネル領域として用いるトランジスタの個数は一つである。だが、この実施形態によるトランジスタのチャネル幅は前述した実施形態に比べて増加する。
【００４１】
より具体的に説明すれば、本発明に従うトランジスタのチャネル幅はチャネル領域（すなわち、半導体パターン１１０）に接するゲートパターン１３５の高さ（図２のＨ）に相応する。前述したように、ゲートパターン１３５が局部配線１７６によって連結される場合、チャネル領域に接するゲートパターン１３５の面積は、前述した図１Ａ〜図１Ｃを参照して説明した実施形態に比べて二倍になる。従って、この実施形態によるチャネル幅は、前述した実施形態に比べて大略二倍である。このようにトランジスタのチャネル幅が拡大する場合、トランジスタの電流伝送能力が増加できる。他方、トランジスタのチャネル長さは、ソース電極とドレーン電極の間の長さとして、前述した本発明の実施形態によれば、半導体パターン１１０又はゲートパターン１３５の長さ（図２のＬ）に相応する。従って、図１Ａ及び図３Ａに示された実施形態で、チャネル長さは同一である。
【００４２】
この実施形態によれば、不純物パターン１５０のうちの一つは、前述した実施形態と同一に、上部配線１８０に接続される反面、他の一つの不純物パターン１５０は、その上部に配置される所定の情報貯蔵装置１９０に連結される。情報貯蔵装置１９０は、図３Ｂに示したように、下部電極１９２、上部電極１９６及びこれらの間に介在された誘電膜１９４を備えるＤＲＡＭのセルキャパシタでありうる。
【００４３】
本発明の変形された実施形態によれば、情報貯蔵装置１９０は、不揮発性磁気メモリ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＭＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ；ＦｅＲＡＭ）及び相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ；ＰＲＡＭ）で情報貯蔵のための構造として使用される磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；ＭＴＪ）、強誘電体キャパシタ及び相変換抵抗体であることもできる。
【００４４】
図４Ａ〜図１０Ａは、本発明の一実施形態による半導体装置の製造方法を説明するための平面図であり、図４Ｂ〜図１０Ｂは、本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【００４５】
図４Ａ及び図４Ｂを参照すれば、半導体基板１００上にマスク膜２１０を形成する。マスク膜２１０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及び多結晶シリコン膜の中で選択された少なくとも一つで形成できる。本発明の一部実施形態によれば、マスク膜２１０は、順次に積層されたシリコン酸化膜及びシリコン窒化膜である。
【００４６】
以後、マスク膜２１０及び半導体基板１００をパターニングして、予備活性パターン２００を限定する素子分離トレンチ１０２を形成する。予備活性パターン２００は、後続工程を通じてトランジスタが形成される領域に複数のチャネル領域２０１と、複数の連結領域２０２及び複数のゲート領域２０３と、から構成される。チャネル領域２０１は、一方向（例えば、縦方向）に沿って配列され、連結領域２０２は、チャネル領域２０１の間に配置され、ゲート領域２０３は、他の方向（例えば、横方向）に沿ってチャネル領域２０１の左右に配置される。すなわち、一つのチャネル領域の両側には、一対の連結領域２０２とこれらに垂直な一対のゲート領域２０３が配置される。
【００４７】
素子分離トレンチ１０２を形成する段階は、異方性エッチングの方法で実施し、マスク膜２１０はこのエッチング工程でエッチングマスクとして使用される。この際、マスク膜２１０は、後続平坦化エッチング段階でエッチング停止膜として使用されることもできる（図５Ｂ及び図８Ｂ参照）。マスク膜２１０の厚さはこのようなエッチングマスク及びエッチング停止膜として使用される間リセスされる厚さを考慮して決定することが好ましい。本発明によれば、マスク膜２１０は、大略２００Å〜３０００Åの厚さで形成できる
【００４８】
図５Ａ及び図５Ｂを参照すれば、予備活性パターン２００が形成された結果物上に素子分離膜を形成した後、マスク膜２１０の上部面が露出されるときまで素子分離膜を平坦化エッチングする。その結果、予備活性パターン２００の周りには、素子分離トレンチ１０２を充填する素子分離膜パターン１０５が形成される。
【００４９】
本発明の実施形態によれば、素子分離膜はシリコン酸化膜を使用して形成することが好ましいが、シリコン窒化膜、多結晶シリコン膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜などがさらに使用されても良い。また、異方性エッチング工程から発生したエッチング損傷を治癒するため、素子分離膜を形成する前に熱酸化工程をさらに実施しても良い。このような熱酸化工程によって、素子分離トレンチ１０２の内壁には、シリコン酸化膜（図示せず）が形成される。これに加えて、不純物の浸透によるトランジスタの特性変化を防止するため、素子分離膜を形成する前に、拡散防止膜（図示せず）をさらに形成しても良い。拡散防止膜は、化学的気相蒸着を通じて形成されるシリコン窒化膜であることが好ましい。
【００５０】
一方、本発明によれば、トランジスタのチャネルとして使用されるチャネル領域２０１は、通常的なプレーナー型トランジスタ構造に比べて、素子分離膜１０５と接する面積が最小化される。従って、熱酸化工程又は拡散防止膜形成工程などは選択的に省略することもできる。
【００５１】
図６Ａ及び図６Ｂを参照すれば、予備活性パターン２００上にゲート領域２０３を露出させるフォトレジストパターンを形成する。以後、フォトレジストパターンをエッチングマスクとして使用して露出されたゲート領域２０３でマスク膜２１０及び予備活性パターン２００をエッチングする。その結果、フォトレジストパターン下には、チャネル領域２０１と連結領域２０２が交代に配置される活性パターン２０５及びマスク膜２１０のエッチング結果物であるマスクパターン２１５が形成される。また、活性パターン２０５と素子分離膜パターン１０５との間には、チャネル領域２０１の側壁を露出させるリセスされたゲート領域２０３’が形成される。以後、フォトレジストパターンを除去してマスクパターン２１５の上部面を露出させる。
【００５２】
リセスされたゲート領域２０３’の深さは、本発明に従うトランジスタのチャネル幅（Ｈ）を決定する。チャネル幅は、電流伝送能力のようなトランジスタの電気的特性に影響を与える工程パラメータであるため、大きいことが好ましい。従来技術で説明したように、通常的なプレーナー型トランジスタを備える半導体装置の場合、チャネル幅の増加は集積度の減少を齎す単位セル面積の拡大に繋がるので制限的である。反面、本発明の実施形態によれば、チャネル幅はリセスされたゲート領域２０３’によって露出されるチャネル領域２０１の高さに該当する。従って、リセスされたゲート領域２０３’の深さを拡大させることによって、セル面積の拡大なしでトランジスタのチャネル幅を増加させうる。これにより、本発明は従来技術でのような制限を受けない。
【００５３】
以後、リセスされたゲート領域２０３’を通じて露出される半導体基板１００上に、トランジスタのゲート絶縁膜として使用されるゲート絶縁膜パターン１２５を形成する。本発明の一実施形態によれば、ゲート絶縁膜パターン１２５は、熱酸化工程を通じて形成されるシリコン酸化膜でありうる。この場合、ゲート絶縁膜パターン１２５は、活性パターン２０５の露出される側壁（すなわち、チャネル領域２０１の側面）及びリセスされたゲート領域２０３’の底面に形成される。他方、リセスされたゲート領域２０３’を形成するためのエッチング工程から発生されたエッチング損傷は熱酸化工程によって治癒されることができる。
【００５４】
図７Ａ及び図７Ｂを参照すれば、ゲート絶縁膜パターン１２５が形成された結果物上にゲート導電膜１３０を形成する。ゲート導電膜１３０は、多結晶シリコン、銅、アルミニウム、タングステン、タンタル、チタン、タングステン窒化膜、タンタル窒化膜、チタン窒化膜、タングステンシリサイド及びコバルトシリサイドの中で選択された少なくとも一つ物質で形成でき、これを形成する方法としては、化学的気相蒸着技術を使用できる。ゲート導電膜１３０を銅で形成する場合には、電気鍍金技術を使用できる。
【００５５】
フラッシュメモリの製造方法に関する本発明の一実施形態によれば、ゲート導電膜１３０は、順次に積層された浮遊ゲート導電膜１３１、ゲート層間絶縁膜１３２及び制御ゲート導電膜１３３より成ることができる。浮遊ゲート導電膜１３１及び制御ゲート導電膜１３３は、多結晶シリコンで形成され、ゲート層間絶縁膜１３２は、シリコン窒化膜を含む絶縁膜で形成できる。好ましくは、ゲート層間絶縁膜１３２は、順次に積層されたシリコン酸化膜−シリコン窒化膜−シリコン酸化膜で形成される。
【００５６】
図８Ａ及び図８Ｂを参照すれば、マスクパターン２１５及び素子分離膜パターン１０５が露出されるときまでゲート導電膜１３０を平坦化エッチングして、リセスされたゲート領域２０３’を充填するゲートパターン１３５を形成する。
【００５７】
本発明によれば、チャネル領域２０１に関するエッチング損傷を防止するため、平坦化エッチングはマスクパターン２１５が除去されない限度内で実施する。好ましくは、平坦化エッチングは、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）の技術を使用して実施される。
【００５８】
ゲートパターン１３５は、順次に積層された浮遊ゲートパターン１３６と、ゲート層間絶縁膜パターン１３７と、制御ゲートパターン１３８と、から構成される。ゲート層間絶縁膜パターン１３７は、制御ゲートパターン１３８の側面及び下部面に接するように形成され、浮遊ゲートパターン１３６は、ゲート層間絶縁膜パターン１３７の外側面及び下部面に接触するように形成される。浮遊ゲートパターン１３６は、素子分離膜パターン１０５及びゲート絶縁膜パターン１２５によって囲まれる。ゲート絶縁膜パターン１２５は、浮遊ゲートパターン１３６とチャネル領域２０１との間にそして浮遊ゲートパターン１３６と半導体基板１００との間に介在される。
【００５９】
図９Ａ及び図９Ｂを参照すれば、ゲートパターン１３５が形成された結果物上に下部層間絶縁膜１６２（図１Ｂ及び図１Ｃ参照）を形成した後、これをパターニングしてゲートパターン１３５の上部面を露出させるゲートコンタクトホールを形成する。次いで、ゲートコンタクトホールを通じてゲートパターン１３５に接続する下部配線１７０を形成する。
【００６０】
一方、半導体装置の消耗電力減少及び動作速度の増加のため、下部配線１７０は、金属性物質で形成されることが好ましい。例えば、下部配線１７０はアルミニウム、銅及びタングステンの中で選択された少なくとも一つの物質で形成できる。
【００６１】
本発明の一実施形態によれば、下部配線１７０は、ゲートコンタクトホールを充填するゲートプラグ１７２及びゲートプラグ１７２を連結するゲートライン１７４から構成される。本発明の他の実施形態によれば、下部層間絶縁膜の厚さが薄い場合、下部配線１７０は、ワイヤリング工程を通じて形成できる。この場合、ゲートプラグ１７２及びゲートライン１７４は一体を成しながら同時に形成される。
【００６２】
前述したフラッシュメモリに関する実施形態によれば、下部配線１７０（特に、ゲートプラグ１７２）は、制御ゲートパターン１３８に接続される。反面、浮遊ゲートパターン１３６は、素子分離膜パターン１０５、ゲート絶縁膜パターン１２５及び下部層間絶縁膜によって電気的に孤立する。
【００６３】
また、活性パターン２０５の両側に配置されるゲートパターン１３５は、相異なる下部配線１７０によって連結される。すなわち、活性パターン２０５の一側に配置されるゲートパターン１３５を連結する下部配線１７０は、活性パターン２０５の他の側に配置されるゲートパターン１３５を連結する下部配線１７０と電気的に分離される。この場合、下部配線１７０は、図９Ｂに示したように、ゲートパターン１３５の間に介在される素子分離膜パターン１０５の上部に配置され、マスクパターン２１５に平行な方向を有する。
【００６４】
図１０Ａ及び図１０Ｂを参照すれば、下部配線１７０が形成された結果物上に上部層間絶縁膜１６４（図１Ｂ及び図１Ｃ）を形成した後、これをパターニングして連結領域２０２を露出させるソース／ドレーンコンタクトホール１６８（図１１）を形成する。次いで、ソース／ドレーンコンタクトホール１６８を通じて露出される連結領域２０２にソース／ドレーン電極１５０（図１１）を形成する。
【００６５】
ソース／ドレーン電極１５０は、チャネル領域２０１と異なる導電型の不純物を高濃度で含有する不純物領域であることが好ましい。不純物領域１５０は、ソース／ドレーンコンタクトホール１６８を有する上部層間絶縁膜１６４をイオン注入マスクとして使用するイオン注入工程を通じて形成できる。
【００６６】
以後、ソース／ドレーン電極１５０に接続する上部配線１８０を形成する。上部配線１８０やはり低い比抵抗を有する金属性物質で形成されることが好ましい。本発明の一実施形態によれば、上部配線１８０は、ソース／ドレーンコンタクトホール１６８を充填するコンタクトプラグ１８２及びコンタクトプラグ１８２を連結するソース／ドレーンライン１８４から構成される。
【００６７】
図１１は、本発明の変形された実施形態によるソース／ドレーン電極１５０の形成方法を説明するための工程断面図であって、図１０Ｂの点線Ｖ−Ｖ’に沿って断面を示す。
【００６８】
図１１を参照すれば、ソース／ドレーン電極１５０を形成する段階は、連結領域２０２に所定深さのコンタクトホールを形成した後、コンタクトホールを通じて露出される連結領域２０２の内側壁に不純物を注入する段階をさらに含むことができる。コンタクトホールは、上部層間絶縁膜１６４をエッチングマスクとして使用してソース／ドレーンコンタクトホール１６８を通じて露出される連結領域２０２を異方性エッチングすることによって形成される。
【００６９】
この実施形態によれば、不純物を注入する段階は、イオン注入工程又は拡散工程などを使用できる。好ましくは、不純物を注入する段階は、不純物の濃度が高い多結晶シリコンプラグでコンタクトホールを充填する段階を含むこともできる。この場合、多結晶シリコンプラグに含有された不純物が拡散されて、ソース／ドレーン電極１５０として使用される不純物領域を形成する。このような多結晶シリコンプラグは、示されたように、上部配線１８０を構成するコンタクトプラグ１８２を代わりをすることができる。
【００７０】
図１２は、本発明のさらに他の変形された実施形態による半導体装置の製造方法を説明するための斜視図である。より詳しくは、この実施形態は浮遊トラップ型フラッシュメモリの製造方法に適用されうる。
【００７１】
図１２を参照すれば、図６Ａ及び図６Ｂで説明したゲート絶縁膜パターン１２５を形成する段階は、化学気相蒸着技術を使用して形成されても良い。この場合、ゲート絶縁膜パターン１２５は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中で選択された少なくとも一つで形成できる。また、チャネル領域２０１のエッチング損傷を治癒するための熱処理工程がさらに実施されても良い。
【００７２】
浮遊トラップ型フラッシュメモリに関する実施形態によれば、ゲート絶縁膜パターン１２５は、順次に積層されたシリコン酸化膜−シリコン窒化膜−シリコン酸化膜より成ることができる。この実施形態で、前記シリコン窒化膜は、トラップサイトが豊かなので、情報貯蔵のための構造物として用いられることができる。
【００７３】
他方、化学気相蒸着技術を使用して形成される物質膜は、結果物の全面に形成されるので、ゲート絶縁膜パターン１２５は素子分離膜パターン１０５とゲートパターン１３５の間及びマスクパターン２１５とゲートパターン１３５との間にも形成できる。
【００７４】
図１３は、本発明の一実施形態によるフラッシュメモリのセルアレイを示す回路図である。
【００７５】
図１３を参照すれば、セルトランジスタのソース／ドレーン電極は、複数のビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５）によって連結される。ビットライン（ＢＬ１、ＢＬ２、ＢＬ３，ＢＬ４、ＢＬ５）は、複数のワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を横切りながら配置される。ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）は、セルトランジスタのゲート電極を連結する。
【００７６】
本発明の一実施形態によれば、フラッシュメモリのセルトランジスタは、ホットキャリヤインジェクションを用いてプログラムされ、ＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネリングを用いて消去される。より詳しくは、第２のワードライン（ＷＬ２）、第２のビットライン（ＢＬ２）及び第３のビットライン（ＢＬ３）によって選択される所定のセルトランジスタ（Ａ）を考慮すれば、プログラム動作のため選択されたワードライン（ＷＬ２）には、プログラム電圧（ＶＰＧＭ）を印加し、選択されないワードライン（ＷＬ１、ＷＬ３、ＷＬ４）には接地電圧を印加する。この際、第１及び第２のビットライン（ＢＬ１、ＢＬ２）には、接地電圧を印加し、第３ビットライン乃至第５ビットライン（ＢＬ３、ＢＬ４、ＢＬ５）には、ドレーン電圧（ＶＤ）を印加する。この際、プログラム電圧（ＶＰＧＭ）は、大略１２ボルトであり、ドレーン電圧（ＶＤ）は大略５ボルトであることが好ましい。
【００７７】
この実施形態で、消去動作のためには、選択されたワードライン（ＷＬ２）には、接地電圧を印加し、基板（Ｂｕｌｋ）には消去電圧（ＶＥＲＡＳＥ）を印加し、ビットライン（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５）は電気的に孤立（ｆｌｏａｔ）させる。この際、選択されないワードライン（ＷＬ１、ＷＬ３、ＷＬ４）には、消去電圧（ＶＥＲＡＳＥ）を印加することによって、選択されないセルの消去を防止できる。消去電圧（ＶＥＲＡＳＥ）は、大略１５ボルト〜２０ボルトでありうる。
【００７８】
また、読み取り動作のためには、通常的なフラッシュメモリの場合のように、選択されたワードラインに読み取り電圧（ＶＲＥＡＤ）を印加し、ソース及びドレーン電極に該当するビットライン（ＢＬ２、ＢＬ３）にそれぞれ接地電圧及びドレーン電圧（ＶＤ）を印加する。読み取り電圧（ＶＲＥＡＤ）は、大略１ボルト〜３ボルトであり、ドレーン電圧（ＶＤ）は、大略０．１ボルト〜１ボルトでありうる。
【００７９】
本発明の他の実施形態によれば、フラッシュメモリのセルトランジスタは、ＦＮトンネリングを用いてプログラムされることができる。この場合、選択されたワードライン（ＷＬ２）には、プログラム電圧（ＶＰＧＭ）を印加し、第２及び第３のビットライン（ＢＬ２、ＢＬ３）及び基板（Ｂｕｌｋ）には接地電圧を印加する。この際、選択されないセルトランジスタが選択されたワードライン（ＷＬ２）に印加されるプログラム電圧（ＶＰＧＭ）によってプログラムされることを防止するため、選択されないセルトランジスタに接続するビットライン（ＢＬ１、ＢＬ４、ＢＬ５）には、所定のドレーン電圧（ＶＤ）が印加される。消去電圧（ＶＥＲＡＳＥ）は、大略１５ボルト〜２０ボルトでありうる。
【００８０】
前述したフラッシュメモリのセルトランジスタの動作方法及び動作条件は、トランジスタ構造体の構造及び配線構造の特徴を考慮して多様に変形できる。
【００８１】
図１４Ａ〜図１４Ｄは、本発明の一実施形態によるフラッシュメモリの製造方法を説明するための工程断面図であって、図１Ａの点線ＩＩ−ＩＩ’に沿って断面を示す。この実施形態は、ゲート絶縁膜パターン１２５を形成するさらに他の方法に関するものであり、リセットされたゲート領域２０３’を形成するまでの工程は前述した実施形態と同一である。また、ゲート導電膜１３０を形成する工程及びその後続工程に関しても、前述した実施形態は、この実施形態に同一に適用されうる。以下の説明では、簡略化のため前述した実施形態と重複される内容は省略される。
【００８２】
図１４Ａを参照すれば、リセスされたゲート領域２０３’を形成した後（図６Ａ及び図６Ｂ参照）、リセスされたゲート領域２０３’を通じて露出された半導体基板１００に下部不純物領域３１０を形成する。具体的に、下部不純物領域３１０は、リセスされたゲート領域２０３’の下部面に形成され、半導体基板１００のような導電型を有する。これにより、下部不純物領域３１０が形成された半導体基板１００は、チャネル領域２０１に比べてさらに高いスレッショルド電圧を有する。
【００８３】
このようなスレッショルド電圧の差によって、この実施形態によるトランジスタのチャネルは、チャネル領域２０１に限定される。すなわち、トランジスタのゲート電極（すなわち、ゲートパターン１３５）に印加されるゲート電圧がチャネル領域２０１のスレッショルド電圧と下部不純物領域３１０のスレッショルド電圧の間の値を有する場合、リセスされたゲート領域２０３’下の半導体基板１００−すなわち、下部不純物領域３１０−には（電荷が流れることができる電気的通路である）チャネルが形成されない。このように、チャネルとして使用される領域の限定は、トランジスタのターンオン電流の変動を縮めるので、トランジスタの読み取り動作特性は改善できる。
【００８４】
下部不純物領域３１０を形成する段階は、所定の第１のイオン注入工程３００を含むことができる。この際、リセスされたゲート領域２０３’の形成のためのエッチング工程でエッチングマスクとして使用されたフォトレジストパターンは、第１のイオン注入工程３００でイオンマスクとして使用できる。本発明の他の実施形態によれば、フォトレジストパターンを除去した後、素子分離膜パターン１０５及びマスクパターン２１５をイオンマスクとして使用しても良い。
【００８５】
図１４Ｂを参照すれば、下部不純物領域３１０が形成された結果物に関して熱酸化工程を実施して、チャネル領域２０１の側壁及び下部不純物領域３１０の上部面に予備ゲート絶縁膜１２２を形成する。
【００８６】
本発明の他の実施形態によれば、予備ゲート絶縁膜１２２は、化学気相蒸着技術を使用して形成されるシリコン酸化膜、シリコン窒加膜及び高誘電膜のうちの一つでありうる。図１２と連関されて説明された方法は、この実施形態に同一に適用できる。
【００８７】
本発明のさらに他の実施形態によれば、予備ゲート絶縁膜１２２を形成した後、下部不純物領域３１０を形成しても良い。この場合、予備ゲート絶縁膜１２２は、第１のイオン注入工程３００でイオンチャネリングが発生する問題を減少させる。
【００８８】
図１４Ｃを参照すれば、予備ゲート絶縁膜１２２が形成された結果物上に、予備ゲート絶縁膜１２２の上部面一部を露出させる開口部３２８を有するフォトレジストパターン３２５を形成する。好ましくは、開口部３２８は、リセスされたゲート領域２０３’の中央で予備ゲート絶縁膜１２２の上部面を露出させる。次いで、フォトレジストパターン３２５をイオン注入マスクとして使用する第２のイオン注入工程３２０を実施する。これにより、開口部３２８下の半導体基板１００には、トンネル不純物領域３２０が形成される。この際、トンネル不純物領域３２０は、半導体基板１００及び下部不純物領域３１０と異なる導電型でありうる。また、トンネル不純物領域３２０は、下部不純物領域３１０より高い不純物濃度を有する。
【００８９】
一方、本発明の他の実施形態によれば、所定のスペーサ３２５’がフォトレジストパターン３２５を代わりをすることができる（図１５参照）。スペーサ３２５’を形成する段階は、予備ゲート絶縁膜１２２が形成された結果物上にスペーサ膜を形成した後、スペーサ膜を異方性エッチングする段階を含む。この際、スペーサ膜は、予備ゲート絶縁膜１２２及び素子分離膜パターン１０５に関してエッチング選択比を有する物質で形成されることが好ましい。例えば、スペーサ膜はシリコン窒化膜又はシリコン酸化膜でありうる。また、スペーサ膜を異方性エッチングする段階は、リセスされたゲート領域２０３’の底で予備ゲート絶縁膜１２２が露出されるときまで実施し、その結果として開口部３２８を有するスペーサ３２５’が形成される。
【００９０】
図１４Ｄを参照すれば、フォトレジストパターン３２５又はスペーサ３２５’をエッチングマスクとして使用して、予備ゲート絶縁膜１２２をエッチングする。これにより、半導体基板１００の上部面（より詳しくは、トンネル不純物領域３２０の上部面）を露出させるトンネル領域が形成される。
【００９１】
以後、フォトレジストパターン３２５又はスペーサ３２５’を除去した後、トンネル領域にトンネル絶縁膜１２８を形成する。トンネル絶縁膜１２８を形成する段階は、熱酸化工程を含み、この場合予備ゲート絶縁膜１２２によって覆われたチャネル領域２０１及び半導体基板１００やはり酸化される。その結果、示されたように、予備ゲート絶縁膜１２２の厚さは増加して、ゲート絶縁膜パターン１２５を形成する。このように形成されたゲート絶縁膜パターン１２５は、トンネル絶縁膜１２８に比べて厚い厚さを有する。
【００９２】
本発明の他の実施形態によれば、トンネル絶縁膜１２８は、化学気相蒸着技術を使用して形成されるシリコン酸化膜、シリコン窒化膜及び高誘電膜のうち一つでありうる。前述したように、図１２と関連されて説明された方法はこの実施形態に同一に適用されうる。
【００９３】
以後、トンネル絶縁膜１２８及びゲート絶縁膜パターン１２５が形成された結果物上にリセスされたゲート領域２０３’を充填するゲート導電膜１３０を形成する。ゲート導電膜１３０を形成する段階及びその後続段階については、フラッシュメモリ装置と関連されて説明された実施形態が同一に適用されうる（図４〜図１１参照）。
【００９４】
図１４Ａ〜図１４Ｄ及び図１５を参照して説明された実施形態によれば、チャネル領域２０１とゲートパターン１３５との間には、ゲート絶縁膜パターン１２５が介在され、トンネル不純物領域３２０とゲートパターン１３５との間にはトンネル絶縁膜１２８が介在される。この際、トンネル絶縁膜１２８は、前述したようにゲート絶縁膜パターン１２５より薄いので、本発明に従うフラッシュメモリ装置は、効率的な書き取り動作が可能である。なぜならば、よく知られたように、ＦＮトンネリングが起こる確率は、誘電膜の厚さが縮小するほど増加するためである。この実施形態によれば、フラッシュメモリのセルトランジスタは、ホットキャリヤインジェクションを用いてプログラムされ、ＦＮトンネリングを用いて消去される。消去動作は、半導体基板１００と制御ゲートパターン１３８の間の電圧差を用いることが好ましい。
【００９５】
これに加えて、本発明によれば、トンネル絶縁膜１２８下に形成されるトンネル不純物領域３２０の不純物濃度を調節することによって、書き取り動作の効率を増加させうる。
【図面の簡単な説明】
【００９６】
【図１Ａ】本発明の一実施形態による半導体装置を説明するための平面図である。
【図１Ｂ】本発明の一実施形態による半導体装置を説明するための工程断面図である。
【図１Ｃ】本発明の一実施形態による半導体装置を説明するための工程断面図である。
【図２】本発明の好適な実施形態による半導体装置のトランジスタ構造体を示す斜視図である。
【図３Ａ】本発明の他の実施形態による半導体装置を説明するための平面図である。
【図３Ｂ】本発明の他の実施形態による半導体装置を説明するための工程断面図である。
【図３Ｃ】本発明の他の実施形態による半導体装置を説明するための工程断面図である。
【図４Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図４Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図５Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図５Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図６Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図６Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図７Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図７Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図８Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図８Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図９Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図９Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図１０Ａ】本発明の一実施形態による半導体装置の製造方法を説明するための平面図である。
【図１０Ｂ】本発明の一実施形態による半導体装置の製造方法を説明するための斜視図である。
【図１１】本発明の変形された一実施形態による半導体装置の製造方法を説明するための工程断面図である。
【図１２】本発明の他の変形された実施形態による半導体装置の製造方法を説明するための斜視図である。
【図１３】本発明に従うフラッシュメモリを示す回路図である。
【図１４Ａ】本発明の一実施形態によるフラッシュメモリの製造方法を説明するための工程断面図である。
【図１４Ｂ】本発明の一実施形態によるフラッシュメモリの製造方法を説明するための工程断面図である。
【図１４Ｃ】本発明の一実施形態によるフラッシュメモリの製造方法を説明するための工程断面図である。
【図１４Ｄ】本発明の一実施形態によるフラッシュメモリの製造方法を説明するための工程断面図である。
【図１５】本発明の変形された実施形態によるフラッシュメモリの製造方法を説明するための工程断面図である。
【符号の説明】
【００９７】
１００  半導体基板
１１０  半導体パターン
１２５  ゲート絶縁膜パターン
１３５  ゲートパターン
１３６  浮遊ゲートパターン
１３７  ゲート層間絶縁膜パターン
１３８  制御ゲートパターン
１５０  不純物パターン
１６２  下部層間絶縁膜
１６４  上部層間絶縁膜
１７０  下部配線
１７２  ゲートプラグ
１７４  ゲートライン
１８０  上部配線
１８２  コンタクトプラグ
１８４  ソース／ドレーンライン
【図１Ａ】
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【図１Ｂ】
2006216957.tif 000005
【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５】
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