(57)【要約】【課題】  本発明の課題は、処理内容の異なる画像データを効率良く且つ簡易な構成で処理できる画像処理プロセッサを得ることである。【解決手段】  画像データ及び画像データの属性を示したライン情報を受ける画像入力部３と、画像入力部３から入力した画像データとライン情報とを分離するセレクタ５と、セレクタ５で分離した画像データを一時保存するラインバッファ７と、セレクタ５で分離したライン情報を一時保存するライン情報レジスタ９と、ラインバッファ７に保存した画像データを処理するＳＩＭＤ型のプロセッサコア１１により構成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
画像データ及び画像データの属性を示したライン情報を受ける画像入力部と、画像入力部から入力した画像データとライン情報とを分離するセレクタと、セレクタで分離した画像データを一時保存するラインバッファと、セレクタで分離したライン情報を一時保存するライン情報レジスタと、ラインバッファに保存した画像データを処理するＳＩＭＤ型のプロセッサコアにより構成されていることを特徴とする画像処理プロセッサ。
【請求項２】
ライン情報レジスタ内のライン情報に基づいてプロセッサコア内の画像データを処理する制御部を備えていることを特徴とする請求項１に記載の画像処理プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読取った画像データに画像処理を施す画像処理プロセッサに関する。
【背景技術】
【０００２】
一般的に、スキャナ等で読み取った画像データは、画像ポート１０３を通してライン単位でプロセッサ１００に入力され、入力された画像データはラインバッファ１０７で一時保存され、その後プロセッサコア１１１で画像処理が施される（図９、図１０参照）。そして、画像処理が施された画像データはプリンタから出力される。画像処理においては空間フィルタ等の処理を施すことが多いが、空間フィルタ等の処理を高速に行うために複数のプロセッサエレメントを並列に並べて、それらを同時に演算を行うＳＩＭＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｍｕｌｔｉ  Ｄａｔａ）型プロセッサを用いている（例えば、特許文献１）。
【０００３】
係るＳＩＭＤ型プロセッサでは、画像ポートから入力された画像データはラインバッファに蓄えられる。その後、ＳＩＭＤ内部で並列計算する量に切り分けられて（ＳＩＭＤ単位）その単位毎に並列演算される。
【０００４】
一方、画像処理はその画像データの内容によって、その処理内容が異なることもあり、例えば、画像データに対してシェーディング補正を行う場合には、白基準データの入力時と、それ以外の有効データ補正時ではその処理内容が異なる。よって、従来のＳＩＭＤ型プロセッサでは、「白基準データ入力時」と「有効データ補正時」のモードを区別するために、予めシステムで決められたラインの入力順番を状態変数としてＲＡＭに保存し、それをファームウェアで計数管理して判別したり（第１の方法）、別途ホストインターフェースから画像データの転送タイミングに合わせて、ライン情報を付与したりしていた（第２の方法）。
【０００５】
【特許文献１】特開２００１−８４２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述の第１の方法では、プロセッサコアのファームウェアに様々な状態変数が必要となり、その処理が煩雑で処理速度が遅くなり、画像データを効率良く処理でき難いという問題があった。一方、第２の方法では、外部からのライン情報の授受タイミングとデータストリームの転送タイミングを合わせるのが難しく、構成も複雑になるという問題があった。
【０００７】
本発明は、処理内容の異なる画像データを効率良く且つ簡易な構成で処理できる画像処理プロセッサを得ることを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、請求項１に記載された発明は、画像データ及び画像データの属性を示したライン情報を受ける画像入力部と、画像入力部から入力した画像データとライン情報とを分離するセレクタと、セレクタで分離した画像データを一時保存するラインバッファと、セレクタで分離したライン情報を一時保存するライン情報レジスタと、ラインバッファに保存した画像データを処理するＳＩＭＤ型のプロセッサコアにより構成されていることを特徴とする。
【０００９】
請求項２に記載された発明は、請求項１に記載の発明において、ライン情報レジスタ内のライン情報に基づいてプロセッサコア内の画像データを処理する制御部を備えていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、画像処理プロセッサ内に入力された画像データ及び画像データの属性を示したライン情報とを、それぞれ分離して保存するので、レジスタ内のライン情報からラインバッファ内に保存された画像データの属性を知ることができる。よって、ライン情報に従って画像データに所望の画像処理を実行でき、処理内容の異なる画像データを効率良く処理することができる。
【００１１】
画像データの属性がライン情報として付与されるので、従来例のような別途ホストインターフェースを必要としないから構成が簡単である。
【発明を実施するための最良の形態】
【００１２】
以下に、添付図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明の第１実施の形態に係る画像処理プロセッサの概略構成図、図２は画像データにライン情報を付与する状態を示す概略構成図、図３はライン情報と画像データとを合わせた状態を示す概略図、図４は図３に示すライン情報の詳細図、図５はＳＩＭＤ型の画像処理プロセッサを示す概略図、図６は画像データを複数のラインに分割した状態を示す概略図、図７は本発明の画像処理プロセッサの適用例を示す概略図である。
【００１３】
第１実施の形態に係る画像処理プロセッサ１は、図７に示すようにスキャナ１０で読取った画像データに対して画像処理を施すものであり、画像処理が終了した処理済み画像データはプリンタ２０から出力される。
【００１４】
画像処理プロセッサ１は、画像データと画像データの属性を示したライン情報とを受ける入力画像ポート（画像入力部）３と、画像データとライン情報とを分離するセレクタ５と、分離した画像データを一時保存するラインバッファ７と、分離したライン情報を保存するライン情報レジスタ９と、並列計算を行うＳＩＭＤ型のプロセッサコア１１とから構成されている。尚、スキャナ１０には、イメージセンサが備えられており、イメージセンサでは、図６に示すように画像データを複数のラインに分割して読み取る。
【００１５】
プロセッサコア１１は、図５に示すように、複数の算術論理演算器（ＡＬＵ）及び累積加算器（ＡＣＣ）とを備えており、複数のラインデータ（R0〜Rn）に対して演算を行ない、演算結果を累積加算器に格納するようにしている。
【００１６】
画像データに付与されるライン情報は、画像入力装置としてのスキャナ１０からは一般的に直接生成できないが、ＦＰＧＡ（Ｆield  Programmable  Gate  Array）回路（ライン情報付与部１３）を組み込むことで、画像データに対して必要なライン情報を生成及び付与することができる。また、ＦＰＧＡ回路では画像データとライン情報とを一体にした１つのデータラインとして再構成する（図３参照）。
【００１７】
このように、ＦＰＧＡ回路を用いてライン情報の生成・付与を行っているので、画像データの状況に応じて動作するいわゆるステートマシンの機能により、ライン情報の生成及び付与をそれほど負荷が無く実行することができる。また、設計の自由度も非常に高い。
【００１８】
ライン情報の例としては、図４に示すように、画像データの先頭ラインを表す「先頭ラインビット」、画像データの末尾ラインをあらわす「末尾ラインビット」、シェーディング補正用の「白基準ビット」及び「黒基準ビット」、また、ＲＧＢ（Ｒed、Green、Blue）やＣＭＹＫ（Ｃyan、Magenta、Yellow、Black）の各色情報がライン別に入力される「色情報ビット」等が考えられる。
【００１９】
次に、本実施の形態に係る画像処理プロセッサの作用及び効果を説明する。スキャナ１０で読み取られた画像データは、ライン情報付与部１３としてのＦＰＧＡ回路により、
所定のライン情報が付与される。次にライン情報が付与されたラインデータは、予め設定された「量」及び「領域」だけ、画像入力ポート３からプロセッサ内のセレクタ５に送られる。尚、セレクタ５に転送される「量」や「位置」の設定方法は任意とする。セレクタ５に送られたラインデータは、ライン情報と有効な画像データ（有効画素）とに分けられ、ライン情報はライン情報レジスタ９に転送されると共に、有効な画像データはラインバッファ７に転送される。以上の一連の動作が所定のライン数だけ繰り返される。尚、１つのラインの大きさや画像データの末尾ラインビットの情報は別途定められた手段で検知される。
【００２０】
本実施の形態では、画像データに所定のライン情報を付与し、画像処理プロセッサ１内に入力された画像データ及び画像データの属性を示したライン情報とを、それぞれ分離して保存するので、ライン情報レジスタ９内のライン情報からラインバッファ７内に保存された画像データの属性を知ることができる。よって、ライン情報に従って画像データに所望の画像処理を実行でき、処理内容の異なる画像データを効率良く処理することができる。画像データの属性がライン情報として付与されるので、従来例のような別途ホストインターフェースを必要としないから構成が簡単である。
【００２１】
次に、他の実施の形態を説明するが、以下の説明において、上述した第１実施の形態と同一の作用効果を奏する部分には同一の符号を付することにより、その部分の詳細な説明を省略し、以下の説明では上述の第１実施の形態と異なる点を主に説明する。図８は第２実施の形態に係る画像処理プロセッサを示す概略構成図である。第２の実施形態では、
ラインバッファ７とライン情報レジスタ９とプロセッサコア１１を制御する制御部１５（ファームウェアからアクセス可能とする）、そして処理後のデータを出力する出力画像ポート１７から構成されている。
【００２２】
ライン情報レジスタ９に格納されたライン情報は、上述したようにそのラインデータの特性・属性をあらわしている。ファームウェアはこのレジスタの情報を読むことによって、その動作を切り替えることができる。例えば、ライン情報がシェーディング補正用の白基準ビットである場合、白基準ビットが「真」ならば、シェーディング補正の白保存ルーチンを起動する。白基準ビットが「偽」であれば、そのラインデータにはシェーディング補正を行わないので（通常部分の画像データであるから）、シェーディング補正とは異なる補正本体処理を起動すれば良い。処理が終了した画素データは、出力画像ポート１７から順次外部へと出力される。これをライン毎に繰り返して、最終的には読取り原稿の一面の画像処理を終える。
【００２３】
このように、ライン情報レジスタ９内のライン情報に基づいて画像データに処理を施しているので、画像データの属性を素早く検知して、処理内容の異なる画像データを効率良く処理することが可能となる。
【００２４】
尚、本発明は上述した実施の形態に限定されず、その要旨を逸脱しない範囲で種々の変形が可能である。ライン情報付与部１３としてＦＰＧＡ回路を用いたが、これに限定されず、ＡＳＩＣ回路を用いても良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施の形態に係る画像処理プロセッサを示す概略構成図である。
【図２】画像データにライン情報を付与する状態を示す概略構成図である。
【図３】ライン情報と画像データとを合わせた状態を示す概略図である。
【図４】図３に示すライン情報の詳細図である。
【図５】ＳＩＭＤ型の画像処理プロセッサを示す概略図である。
【図６】画像データを複数のラインに分割した状態を示す概略図である。
【図７】本発明の画像処理プロセッサの適用例を示す概略図である。
【図８】本発明の第２実施の形態に係る画像処理プロセッサを示す概略構成図である。
【図９】画像データの一部を抜き出して示す概略図である。
【図１０】従来例に係る画像処理プロセッサを示す概略構成図である。
【符号の説明】
【００２６】
１          画像処理プロセッサ
３          画像入力部
５          セレクタ
７          ラインバッファ
９          ライン情報レジスタ
１１        プロセスコア
１５        制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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