(57)【要約】【課題】  新規な構成にて感度に優れたホール素子およびその製造方法を提供する。【解決手段】  Ｐ型シリコン基板１の上にはＮ型エピタキシャル層２が形成されている。Ｎ型エピタキシャル層２において４つのＮ+領域（電極用拡散領域）３，４，５，６が形成されている。エピタキシャル層２の主表面Ｓ１においてＮ+領域４の周り、Ｎ+領域５の周り、およびＮ+領域６の周りに所定深さの絶縁層９が形成され、絶縁層９にてＮ+領域３とＮ+領域４との間に形成される電流経路領域Ａ１を規制している。Ｎ+領域５，６の側面が絶縁層９で被覆され、絶縁層９から露出する底面でエピタキシャル層２とのコンタクトがとられている。【選択図】      図４
2006210731.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（２）の所定の深さ位置に第１の電極用拡散領域（３）を形成するとともに、半導体基板（２）の主表面（Ｓ１）に第２の電極用拡散領域（４）と、当該第２の電極用拡散領域（４）を挟んで第３および第４の電極用拡散領域（５，６）を形成してなるホール素子であって、
前記半導体基板（２）の主表面（Ｓ１）において前記第２の電極用拡散領域（４）の周り、第３の電極用拡散領域（５）の周り、および第４の電極用拡散領域（６）の周りに所定深さの絶縁層（９）を形成して、当該絶縁層（９）にて前記第１の電極用拡散領域（３）と第２の電極用拡散領域（４）との間に形成される電流経路領域（Ａ１）を規制するとともに第３および第４の電極用拡散領域（５，６）の側面を前記絶縁層（９）で被覆して絶縁層（９）から露出する底面で前記半導体基板（２）とのコンタクトをとるようにしたことを特徴とするホール素子。
【請求項２】
前記絶縁層（９）、第３の電極用拡散領域（５）および第４の電極用拡散領域（６）を、第２の電極用拡散領域（４）よりも深く形成したことを特徴とする請求項１に記載のホール素子。
【請求項３】
半導体基板（４０）の所定の深さ位置に第１の電極用拡散領域（４３）を形成するとともに、半導体基板（４０）の主表面（Ｓ１）に第２の電極用拡散領域（４４）と、当該第２の電極用拡散領域（４４）を挟んで第３および第４の電極用拡散領域（４５，４６）を形成してなるホール素子であって、
前記半導体基板（４０）の主表面（Ｓ１）において前記第２の電極用拡散領域（４４）の周りに前記半導体基板（４０）の導電型とは逆導電型の拡散領域（４７）を所定深さまで形成して当該拡散領域（４７）にて前記第１の電極用拡散領域（４３）と第２の電極用拡散領域（４４）との間に形成される電流経路領域（Ａ２）を規制するとともに、前記半導体基板（４０）の内部における前記逆導電型の拡散領域（４７）より深い部位に前記電流経路領域（Ａ２）を規制する絶縁層（４８）を埋め込んだことを特徴とするホール素子。
【請求項４】
前記第１の電極用拡散領域（３，４３）と第２の電極用拡散領域（４，４４）の距離（Ｌ１，Ｌ１０）と、第３の電極用拡散領域（５，４５）と第４の電極用拡散領域（６，４６）の距離（Ｌ２，Ｌ１１）を等しくしたことを特徴とする請求項１〜３のいずれか１項に記載のホール素子。
【請求項５】
半導体基板（２）の所定の深さ位置に第１の電極用拡散領域（３）を形成するとともに、半導体基板（２）の主表面（Ｓ１）に第２の電極用拡散領域（４）と、当該第１の電極用拡散領域（４）を挟んで第３および第４の電極用拡散領域（５，６）を形成してなるホール素子の製造方法であって、
ベース基板としての半導体基板（１）の上に、当該基板（１）の導電型とは逆導電型で半導体基板となるエピタキシャル層（２）を、界面部に第１の電極用拡散領域（３）を埋め込んだ状態で形成する第１工程と、
前記エピタキシャル層（２）の主表面（Ｓ１）における第２の電極用拡散領域（４）、第３の電極用拡散領域（５）および第４の電極用拡散領域（６）の各形成予定部位の周りに絶縁層埋込用トレンチ（１３）を形成する第２工程と、
絶縁層埋込用トレンチ（１３）の内部を絶縁層（９）で埋め込む第３工程と、
前記エピタキシャル層（２）に第３の電極用拡散領域（５）および第４の電極用拡散領域（６）を側面が前記絶縁層（９）と接するようにして形成するとともに第２の電極用拡散領域（４）を形成する第４工程と、
を備えたことを特徴とするホール素子の製造方法。
【請求項６】
半導体基板（３１）の所定の深さ位置に第１の電極用拡散領域（３）を形成するとともに、半導体基板（３１）の主表面（Ｓ１）に第２の電極用拡散領域（４）と、当該第２の電極用拡散領域（４）を挟んで第３および第４の電極用拡散領域（５，６）を形成してなるホール素子の製造方法であって、
半導体基板（３１）の表面に第１の電極用拡散領域（３）を形成する第１工程と、
前記半導体基板（３１）における前記第１の電極用拡散領域（３）の形成面とベース基板（３０）とを酸化膜（３２）を介して貼り合わせる第２工程と、
前記半導体基板（３１）の主表面（Ｓ１）を研磨して薄膜化する第３工程と、
前記半導体基板（３１）の主表面（Ｓ１）における第２の電極用拡散領域（４）、第３の電極用拡散領域（５）および第４の電極用拡散領域（６）の各形成予定部位の周りに絶縁層埋込用トレンチ（３３）を形成する第４工程と、
絶縁層埋込用トレンチ（３３）の内部を絶縁層（９）で埋め込む第５工程と、
前記半導体基板（３１）に第３の電極用拡散領域（５）および第４の電極用拡散領域（６）を側面が前記絶縁層（９）と接するようにして形成するとともに第２の電極用拡散領域（４）を形成する第６工程と、
を備えたことを特徴とするホール素子の製造方法。
【請求項７】
半導体基板（４１，４２）の所定の深さ位置に第１の電極用拡散領域（４３）を形成するとともに、半導体基板（４１，４２）の主表面（Ｓ１）に第２の電極用拡散領域（４４）と、当該第２の電極用拡散領域（４４）を挟んで第３および第４の電極用拡散領域（４５，４６）を形成してなるホール素子の製造方法であって、
半導体基板（４１）の表面に第１の電極用拡散領域（４３）を形成する第１工程と、
前記半導体基板（４１）における前記第１の電極用拡散領域（４３）を形成した面とは反対面において、第１の電極用拡散領域（４３）と第２の電極用拡散領域（４４）との間に形成される電流経路領域（Ａ２）となる部位の周りにトレンチ（４９）を形成する第２工程と、
前記半導体基板（４１）の上に絶縁層（４８）を堆積してトレンチ（４９）を絶縁層（４８）で充填する第３工程と、
前記絶縁層（４８）を研磨して前記半導体基板（４１）を露出させる第４工程と、
前記半導体基板（４１）の上にエピタキシャル層（４２）を形成する第５工程と、
前記エピタキシャル層（４２）の主表面（Ｓ１）に、第２の電極用拡散領域（４４）、第３の電極用拡散領域（４５）、第４の電極用拡散領域（４６）、および、第２の電極用拡散領域（４４）の周りで前記電流経路領域（Ａ２）を規制するための、エピタキシャル層（４２）の導電型とは逆導電型の拡散領域（４７）を、それぞれ形成する第６工程と、
を備えたことを特徴とするホール素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子およびその製造方法に関するものである。
【背景技術】
【０００２】
集積化可能な磁電変換素子としてホール素子があり、ホール素子において縦型ホール素子と呼ばれるものがある（例えば、特許文献１参照）。縦型ホール素子は半導体基板の厚さ方向に電流を流す構造である。詳しくは、例えばＰ型シリコン基板上のＮ型エピタキシャル層の表面に形成したＮ+領域と所定の深さに埋め込んだＮ+埋込領域との間に電流通路を形成し、基板表面に平行に磁界が作用したときに発生するホール電圧をＮ型エピタキシャル層の表面に形成した一対のＮ+領域間で検出する。また、特許文献１においては、基板に形成したトレンチ間にチャネル領域を形成してトレンチで規定された領域内で電流を流すとともにトレンチの底部に沿って形成した高濃度拡散層をホール電圧検出領域とすることにより、感度を高くしている。
【特許文献１】特開平４−２６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、上記特許文献１に記載のホール素子においてはトレンチ底部に沿って拡散領域（ホール電圧検出領域）を形成しているために構造が複雑であるとともに更なる感度向上を図る上で障害となり、さらには、製造工程も複雑化なものとなっている（具体的には二段エピ成長を行う必要等により複雑化を招く）。
【０００４】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて感度に優れたホール素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載の発明は、半導体基板の主表面において第２の電極用拡散領域の周り、第３の電極用拡散領域の周り、および第４の電極用拡散領域の周りに所定深さの絶縁層を形成して、当該絶縁層にて第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域を規制するとともに第３および第４の電極用拡散領域の側面を前記絶縁層で被覆して絶縁層から露出する底面で半導体基板とのコンタクトをとるようにしたことを特徴としている。
【０００６】
請求項１に記載の発明によれば、絶縁層により第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域を規制することにより、電流経路領域の拡がりを防止して電子の拡散が抑えられ電流密度が向上する。また、絶縁層により第３および第４の電極用拡散領域の側面を被覆して絶縁層から露出する底面で半導体基板とのコンタクトをとることにより、コンタクトの位置（拡散領域の底面の位置）を適宜な位置に容易に調整可能な構造となり、第３および第４の電極用拡散領域でホール電圧を検出するときにおいて電流経路領域（磁気検出部）における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。このようにしてホール素子の感度向上を図ることができる。
【０００７】
請求項２に記載のように、請求項１に記載のホール素子において、絶縁層、第３の電極用拡散領域および第４の電極用拡散領域を、第２の電極用拡散領域よりも深く形成することにより、電流経路領域（磁気検出部）における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高める上で好ましいものとなる。
【０００８】
請求項３に記載の発明は、半導体基板の主表面において第２の電極用拡散領域の周りに半導体基板の導電型とは逆導電型の拡散領域を所定深さまで形成して当該拡散領域にて第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域を規制するとともに、半導体基板の内部における逆導電型の拡散領域より深い部位に電流経路領域を規制する絶縁層を埋め込んだことを特徴としている。
【０００９】
請求項３に記載の発明によれば、半導体基板の導電型とは逆導電型の拡散領域により第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域を規制することにより、電流経路領域の拡がりを防止して電子の拡散が抑えられる。また、埋め込んだ絶縁層により電流経路領域を規制することにより、電流経路領域の拡がりを防止して電子の拡散が抑えられる。これによって、電流密度が向上しホール素子の感度向上を図ることができる。
【００１０】
請求項４に記載の発明は、請求項１〜３のいずれか１項に記載のホール素子において、第１の電極用拡散領域と第２の電極用拡散領域の距離と、第３の電極用拡散領域と第４の電極用拡散領域の距離を等しくしたことを特徴としている。
【００１１】
請求項４に記載の発明によれば、第１の電極用拡散領域と第２の電極用拡散領域との間に電流を流して第３の電極用拡散領域と第４の電極用拡散領域でホール電圧を検出する状態と、第３の電極用拡散領域と第４の電極用拡散領域との間に電流を流して第１の電極用拡散領域と第２の電極用拡散領域でホール電圧を検出する状態とを繰り返すチョッパ駆動を行う場合において、電流電極間距離と電圧電極間距離が等しくなり、オフセットキャンセル効果がより効率的に得られる。
【００１２】
請求項１に記載のホール素子の製造方法として、請求項５に記載のように、ベース基板としての半導体基板の上に、当該基板の導電型とは逆導電型で半導体基板となるエピタキシャル層を、界面部に第１の電極用拡散領域を埋め込んだ状態で形成する第１工程と、前記エピタキシャル層の主表面における第２の電極用拡散領域、第３の電極用拡散領域および第４の電極用拡散領域の各形成予定部位の周りに絶縁層埋込用トレンチを形成する第２工程と、絶縁層埋込用トレンチの内部を絶縁層で埋め込む第３工程と、前記エピタキシャル層に第３の電極用拡散領域および第４の電極用拡散領域を側面が前記絶縁層と接するようにして形成するとともに第２の電極用拡散領域を形成する第４工程と、を備えたものであると、第４工程において、第３の電極用拡散領域および第４の電極用拡散領域の深さを調整することにより、絶縁層から露出する底面での半導体基板とのコンタクトの位置（拡散領域の底面の位置）を調整することができる。このようにコンタクトの位置（拡散領域の底面の位置）を調整して第３および第４の電極用拡散領域でホール電圧を検出するときにおいて第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域（磁気検出部）における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。また、この製造方法により電流経路領域を規制する絶縁層を配置することができる。
【００１３】
また、請求項１に記載のホール素子の製造方法として、請求項６に記載のように、半導体基板の表面に第１の電極用拡散領域を形成する第１工程と、前記半導体基板における前記第１の電極用拡散領域の形成面とベース基板とを酸化膜を介して貼り合わせる第２工程と、前記半導体基板の主表面を研磨して薄膜化する第３工程と、前記半導体基板の主表面における第２の電極用拡散領域、第３の電極用拡散領域および第４の電極用拡散領域の各形成予定部位の周りに絶縁層埋込用トレンチを形成する第４工程と、絶縁層埋込用トレンチの内部を絶縁層で埋め込む第５工程と、前記半導体基板に第３の電極用拡散領域および第４の電極用拡散領域を側面が前記絶縁層と接するように形成するとともに第２の電極用拡散領域を形成する第６工程と、を備えたものであると、第６工程において、第３の電極用拡散領域および第４の電極用拡散領域の深さを調整することにより、絶縁層から露出する底面での半導体基板とのコンタクトの位置（拡散領域の底面の位置）を調整することができる。このようにコンタクトの位置（拡散領域の底面の位置）を調整して第３および第４の電極用拡散領域でホール電圧を検出するときにおいて第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域（磁気検出部）における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。また、この製造方法により電流経路領域を規制する絶縁層を配置することができる。
【００１４】
また、請求項３に記載のホール素子の製造方法として、請求項７に記載のように、半導体基板の表面に第１の電極用拡散領域を形成する第１工程と、前記半導体基板における前記第１の電極用拡散領域を形成した面とは反対面において、第１の電極用拡散領域と第２の電極用拡散領域との間に形成される電流経路領域となる部位の周りにトレンチを形成する第２工程と、前記半導体基板の上に絶縁層を堆積してトレンチを絶縁層で充填する第３工程と、前記絶縁層を研磨して前記半導体基板を露出させる第４工程と、前記半導体基板の上にエピタキシャル層を形成する第５工程と、前記エピタキシャル層の主表面に、第２の電極用拡散領域、第３の電極用拡散領域、第４の電極用拡散領域、および、第２の電極用拡散領域の周りで前記電流経路領域を規制するための、エピタキシャル層の導電型とは逆導電型の拡散領域を、それぞれ形成する第６工程と、を備えたものであると、この製造方法により電流経路領域を規制する絶縁層および拡散領域（エピタキシャル層の導電型とは逆導電型の拡散領域）を配置することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１は、本実施形態のホールＩＣにおけるホール素子の形成箇所での平面図である。図２は図１のＶ−Ｖ断面図である。図３は図１のＷ−Ｗ断面図である。図４は、図１のＶ−Ｖ断面での斜視図である。
【００１６】
３軸直交座標として、基板の面方向において直交する軸をＸ軸およびＹ軸とするとともに基板の厚さ方向をＺ軸とする。本ホール素子は、基板の面方向のうちのＹ軸方向に作用する磁束密度Ｂを検出するための素子であり、ホールＩＣにおいてはホール素子とは同一チップ内にホール素子の出力の増幅や演算等を行う回路が集積化されている。
【００１７】
Ｐ型シリコン基板１の上にはＮ型エピタキシャル層２が形成されている。半導体基板としてのＮ型エピタキシャル層２において４つの電極用拡散領域としてＮ+領域３，４，５，６が形成されている。
【００１８】
詳しくは、Ｎ型エピタキシャル層２とＰ型シリコン基板１との界面部には埋込Ｎ+領域３が形成されている。つまり、Ｎ型エピタキシャル層２の主表面Ｓ１から所定の深さ位置に第１の電極用拡散領域としてのＮ+領域３が形成されている。また、Ｎ型エピタキシャル層２の上面である主表面Ｓ１には第２の電極用拡散領域としてのＮ+領域４が形成されている。Ｎ+領域４と埋込Ｎ+領域３とはＺ軸方向（基板の厚さ方向）において重なる位置に形成されている。Ｎ+領域４と埋込Ｎ+領域３とは同一形状、同一寸法となっている。さらに、Ｎ型エピタキシャル層２の主表面Ｓ１においてＮ+領域４を挟んで第３の電極用拡散領域としてのＮ+領域５および第４の電極用拡散領域としてのＮ+領域６が形成されている。Ｎ+領域４，５，６は、図１に示すように左右方向（Ｘ軸方向）に離間して並設されており、Ｎ+領域５とＮ+領域６とは、Ｎ+領域４を中心とした対称位置にそれぞれ配置されている。
【００１９】
図３に示すように、埋込Ｎ+領域３からは配線としての埋込Ｎ+領域７がＰ型シリコン基板１とＮ型エピタキシャル層２との界面部に沿うように延設されている。さらに、埋込Ｎ+領域７の端部において、Ｎ型エピタキシャル層２の厚み方向に配線としてのＮ+領域８が延設され、Ｎ+領域８はＮ型エピタキシャル層２の表面に露出している。これにより、Ｎ+領域７，８を通して埋込Ｎ+領域３と電気的に接続することができるようになっている。
【００２０】
また、Ｎ型エピタキシャル層２の上面（主表面Ｓ１）においてＮ+領域４の周り、Ｎ+領域５の周りおよびＮ+領域６の周りには絶縁層９が形成されている。絶縁層９としてシリコン酸化物を用いている。絶縁層９は、平面形状としては図１に示すように四角枠体を三つ左右に並べた形状をなしている。つまり、Ｘ軸方向に３つの四角枠部１０，１１，１２を接するようにして並設した構成となっている。中央の四角枠部１０は左右方向を長辺とする長方形状をなしており、図１での左右方向の中央部にＮ+領域４が位置している。
【００２１】
また、図１での左側の四角枠部１１は正方形状をなしており、Ｎ+領域５の側面と接している。さらに、右側の四角枠部１２も正方形状をなしており、Ｎ+領域６の側面と接している。絶縁層９（四角枠部１０，１１，１２）は、図２，３に示すようにＮ型エピタキシャル層２の上面から所定深さに形成されており、Ｎ+領域４よりも深く形成されている。
【００２２】
Ｎ+領域５はＮ+領域４よりも深く形成され、かつ絶縁層９（四角枠部１１）と同じ深さとなっている。同様に、Ｎ+領域６はＮ+領域４よりも深く形成され、かつ絶縁層９（四角枠部１２）と同じ深さとなっている。
【００２３】
このようにして、Ｎ+領域５，６は側面が絶縁層９（四角枠部１１，１２）と接しており、底面（下面）のみがＮ型エピタキシャル層２と接している。これにより、電極用のＮ+領域５，６の底面がコンタクト部となり、このコンタクト部の位置はＮ+領域５，６の深さを調整することにより適宜に調整することができる。
【００２４】
図２，３に示すように、エピタキシャル層２における上面（主表面Ｓ１）に形成したＮ+領域４と、エピタキシャル層２に埋め込んだ埋込Ｎ+領域３との間に電流を流す際において電流が流れる電流経路領域Ａ１は次のようになる。電流経路領域Ａ１は、絶縁層９の四角枠部１０で囲まれた領域およびその下方に形成される。つまり、図４に示すように、エピタキシャル層２の主表面Ｓ１においてＮ+領域４の周りに形成した所定深さの絶縁層９（四角枠部１０）にてＮ+領域３とＮ+領域４との間に形成される電流経路領域Ａ１を規制している。これによって、電流経路領域Ａ１の拡がりを防止して電子の拡散が抑えられる。その結果、電流密度が向上しホール素子の感度が向上する。
【００２５】
また、図４に示すように、エピタキシャル層２の主表面Ｓ１においてＮ+領域５の周りおよびＮ+領域６の周りに形成した所定深さの絶縁層９（四角枠部１１，１２）にてＮ+領域５およびＮ+領域６の側面を被覆して絶縁層９から露出する底面でＮ型エピタキシャル層２とのコンタクトがとられている。これにより、コンタクトの位置（Ｎ+領域５，６の底面の位置）を適宜な位置に容易に調整可能な構造となり、Ｎ+領域５，６でホール電圧を検出するときにおいて電流経路領域（磁気検出部）Ａ１における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。これによってオフセット電圧のずれの発生を抑制することができホール素子の感度が向上する。特に、絶縁層９、Ｎ+領域５，６を、Ｎ+領域４よりも深く形成することにより、電流経路領域（磁気検出部）Ａ１における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高める上で好ましいものとなる。また、狭い領域に深いＮ+領域５，６を配置することができる。その結果、ホール素子の占有面積を小さくでき、小型化を図ることができる。
【００２６】
図５には本実施形態のホールＩＣの電気的構成を示し、ホール素子およびその周辺回路の構成を示す。
図５において、ホール素子は４つの電極としてＮ+領域３，４，５，６を有している。Ｎ+領域４，５とプラス側電源端子Ｖｃｃとの間には切替スイッチＳＷ１が配置されている。また、Ｎ+領域３，６とグランド端子との間には切替スイッチＳＷ２が配置されている。さらに、Ｎ+領域４，５と、一方のホール電圧検出端子との間には切替スイッチＳＷ３が配置されている。また、Ｎ+領域３，６と、他方のホール電圧検出端子との間には切替スイッチＳＷ４が配置されている。
【００２７】
そして、第１の状態として、切替スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を図５中、実線で示す位置にすることにより、Ｎ+領域３，４間にホール電流ｉ１が流れ、Ｎ+領域５，６間に発生するホール電圧を検出する。また、第２の状態として、切替スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を図５中、破線で示す位置にすることにより、Ｎ+領域５，６間にホール電流ｉ２が流れ、Ｎ+領域３，４間に発生するホール電圧を検出する。なお、第１の状態ではホール電圧はＮ+領域５がマイナス側となるとともにＮ+領域６がプラス側となる。また、第２の状態ではホール電圧はＮ+領域４がプラス側となるとともにＮ+領域３がマイナス側となる。
【００２８】
この第１の状態と第２の状態を繰り返しつつ測定を行うことによりオフセットをキャンセルすることが可能となる。詳しくは、以下の通りである。
第１の状態においては、出力電圧Ｖｓｈは、
Ｖｓｈ＝−Ｖｈ＋Ｖｏｓ
となる。ただし、Ｖｈはホール電圧、Ｖｏｓはオフセット電圧である。
【００２９】
第２の状態においては、出力電圧Ｖｓｈ’は、
Ｖｓｈ’＝Ｖｈ＋Ｖｏｓ
となる。ただし、Ｖｈはホール電圧、Ｖｏｓはオフセット電圧である。
【００３０】
よって、その出力電圧の差（Ｖｓｈ’−Ｖｓｈ）は、
Ｖｓｈ’−Ｖｓｈ＝２Ｖｈ
Ｖｈ＝（Ｖｓｈ’−Ｖｓｈ）／２
となり、オフセット電圧Ｖｏｓはキャンセル可能となる。
【００３１】
このようにチョッパ駆動を行う場合において、本実施形態においては図２に示すようにＮ+領域３とＮ+領域４の距離Ｌ１と、Ｎ+領域５とＮ+領域６の距離Ｌ２が等しい（Ｌ１＝Ｌ２）。より詳しくは、Ｎ+領域３およびＮ+領域４における対向面での距離Ｌ１と、Ｎ+領域５の底面とＮ+領域６の底面での最小距離Ｌ２とが等しい。これにより、電流電極間の距離と電圧電極間の距離が等しくなり、チョッパ駆動によるオフセットキャンセル効果がより効率的に得られる。
【００３２】
次に、製造方法を、図６〜図１１を用いて説明する。図６〜図１１は、図２に対応する部位（図１のＶ−Ｖ）での縦断面図である。
まず、図６に示すように、Ｐ型シリコン基板１を用意する。このＰ型シリコン基板１はベース基板としての半導体基板である。そして、Ｐ型シリコン基板１の上面にＮ+領域３およびＮ+領域７（図３参照）を形成する。さらに、図７に示すように、Ｐ型シリコン基板１の上に、Ｎ型エピタキシャル層（基板１の導電型とは逆導電型で半導体基板となるエピタキシャル層）２を、界面部にＮ+領域３を埋め込んだ状態で形成する（第１工程）。
【００３３】
さらに、図８に示すように、エピタキシャル層２の主表面Ｓ１における図１での絶縁層９の配置領域、即ち、Ｎ+領域４、Ｎ+領域５およびＮ+領域６の各形成予定部位の周りに絶縁層埋込用トレンチ１３を形成する（第２工程）。そして、図９に示すように、トレンチ１３の内部をＳｉＯ2の絶縁層９（四角枠部１０，１１，１２）で埋め込む（第３工程）。その後、Ｎ型エピタキシャル層２の表面を平坦化する。
【００３４】
引き続き、図１０，１１に示すように、エピタキシャル層２にＮ+領域５およびＮ+領域６を側面が絶縁層９と接するようにして形成するとともにＮ+領域４を形成する（第４工程）。詳しくは、図１０に示すように、エピタキシャル層２における四角枠部１１，１２で囲まれた領域の表面部にイオン注入によりＮ+領域５，６を四角枠部１１，１２と同じ深さとなるように形成する。さらに、図１１に示すように、エピタキシャル層２における四角枠部１０で囲まれた領域の表面部にイオン注入によりＮ+領域４を形成する。この図１０，１１において、Ｎ+領域４に比べてＮ+領域５，６は深く形成する。また、図３のＮ+領域８も形成する。
【００３５】
ここで、Ｎ+領域５，６の形成時にイオン注入エネルギーを調整することにより適切なＮ+領域５，６の深さにすることができる。つまり、Ｎ+領域５，６の深さを調整することにより、絶縁層９から露出する底面でのＮ型エピタキシャル層２とのコンタクトの位置（Ｎ+領域５，６の底面の位置）を調整することができる。このようにコンタクトの位置（Ｎ+領域５，６の底面の位置）を調整してＮ+領域５，６でホール電圧を検出するときにおいて電流経路領域（磁気検出部）Ａ１における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。
【００３６】
以上により、図１，２，３に示すホール素子が完成し、電流経路領域Ａ１を規制する絶縁層９を配置することができる。
絶縁層９としてシリコン酸化物を用いたが、これに限ることなく例えばシリコン窒化物を用いてもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００３７】
図１２は本実施形態のホールＩＣにおけるホール素子の形成箇所での平面図である。図１３は図１２のＶ−Ｖ断面図である。図１４は図１２のＷ−Ｗ断面図である。
第１の実施形態では基板としてはベース基板（１）の上にエピタキシャル成長させたものを用いたが、本実施形態ではこれに代わり図１３，１４に示すように、Ｐ型シリコン基板３０の上にＮ型シリコン基板３１をシリコン酸化膜３２を介して貼り合せたものを用いている。その他の構成は第１の実施形態と同じであり、同一の符号を付すことによりその説明は省略する。
【００３８】
次に、製造方法を、図１５〜図２１を用いて説明する。図１５〜図２１は、図１３に対応する部位（図１２のＶ−Ｖ）での縦断面図である。
まず、図１５に示すように、半導体基板としてのＮ型シリコン基板３１を用意し、その表面にＮ+領域３およびＮ+領域７（図１４参照）を形成する（第１工程）。そして、図１６に示すように、Ｎ型シリコン基板３１におけるＮ+領域３の形成面とベース基板としてのＰ型シリコン基板３０とをシリコン酸化膜３２を介して貼り合せる（第２工程）。
【００３９】
さらに、図１７に示すように、Ｎ型シリコン基板３１の主表面Ｓ１を研磨して薄膜化する（第３工程）。
そして、図１８に示すように、Ｎ型シリコン基板３１の主表面Ｓ１における図１２での絶縁層９の配置領域、即ち、Ｎ+領域４、Ｎ+領域５およびＮ+領域６の各形成予定部位の周りに絶縁層埋込用トレンチ３３を形成する（第４工程）。そして、図１９に示すように、トレンチ３３の内部をＳｉＯ2の絶縁層９（四角枠部１０，１１，１２）で埋め込む（第５工程）。その後、Ｎ型シリコン基板３１の表面を平坦化する。
【００４０】
引き続き、図２０，２１に示すように、Ｎ型シリコン基板３１にＮ+領域５およびＮ+領域６を側面が絶縁層９と接するようにして形成するとともにＮ+領域４を形成する（第６工程）。詳しくは、図２０に示すように、Ｎ型シリコン基板３１における四角枠部１１，１２で囲まれた領域の表面部にイオン注入によりＮ+領域５，６を四角枠部１１，１２と同じ深さとなるように形成する。さらに、図２１に示すように、Ｎ型シリコン基板３１における四角枠部１０で囲まれた領域の表面部にイオン注入によりＮ+領域４を形成する。図２０，２１において、Ｎ+領域４に比べてＮ+領域５，６は深く形成する。また、図１４のＮ+領域８も形成する。
【００４１】
ここで、Ｎ+領域５，６の形成時にイオン注入エネルギーを調整することにより適切なＮ+領域５，６の深さにすることができる。つまり、Ｎ+領域５，６の深さを調整することにより、絶縁層９から露出する底面でのＮ型エピタキシャル層２とのコンタクトの位置（Ｎ+領域５，６の底面の位置）を調整することができる。このようにコンタクトの位置（Ｎ+領域５，６の底面の位置）を調整してＮ+領域５，６でホール電圧を検出するときにおいて電流経路領域（磁気検出部）Ａ１における抵抗成分の対称性（ホイートストンブリッジの平衡性）を高めることができる。
【００４２】
以上により、図１２，１３，１４に示すホール素子が完成し、電流経路領域Ａ１を規制する絶縁層９を配置することができる。
なお、基板として第１の実施形態においては図２に示すようにＰ型シリコン基板１の上にＮ型エピタキシャル層２を形成したものを用い、第２の実施形態においては図１３に示すように基板３０と基板３１とを貼り合せたものを用いた。これに限らず、１枚のシリコン基板のみで構成することとし、当該基板の一方の面（主表面Ｓ１）にＮ+領域４，５，６を、他方の面（裏面）にＮ+領域３を形成してもよい。
（第３の実施の形態）
次に、本発明を具体化した第３の実施形態を図面に従って説明する。
【００４３】
図２２は本実施形態のホールＩＣにおけるホール素子の形成箇所での平面図である。図２３は図２２のＶ−Ｖ断面図である。図２４は図２２のＷ−Ｗ断面図である。図２５は、図２２のＶ−Ｖ断面での斜視図である。
【００４４】
本実施形態での基板４０は、Ｎ型シリコン基板４１の上にＮ型エピタキシャル層４２を形成したものを用いている（後記する製造工程説明用の図３０参照）。半導体基板としての基板４０において４つの電極用拡散領域としてＮ+領域４３，４４，４５，４６が形成されている。
【００４５】
詳しくは、Ｎ型シリコン基板４１の下面、即ち、基板４０の主表面Ｓ１からの所定の深さ位置には第１の電極用拡散領域としてのＮ+領域４３が形成されている。また、基板４０の主表面Ｓ１（Ｎ型エピタキシャル層４２の上面）に第２の電極用拡散領域としてのＮ+領域４４が形成されている。Ｎ+領域４３とＮ+領域４４とは基板の厚さ方向（Ｚ軸方向）において重なる位置に形成されている。Ｎ+領域４３とＮ+領域４４とは同一形状、同一寸法となっている。さらに、基板４０の主表面Ｓ１（Ｎ型エピタキシャル層４２の上面）においてＮ+領域４４を挟んで左右（Ｘ軸方向）に第３の電極用拡散領域としてのＮ+領域４５および第４の電極用拡散領域としてのＮ+領域４６が形成されている。より詳しくは、Ｎ+領域４５とＮ+領域４６は、図２２においてＮ+領域４４を中心とした対称位置にそれぞれ配置されている。
【００４６】
さらに、基板４０の主表面Ｓ１においてＮ+領域４４の周りにＰ型領域（基板４０の導電型とは逆導電型の拡散領域）４７が形成されている。Ｐ型領域４７は、平面形状としては図２２に示すように四角枠状をなし、詳しくは左右方向（Ｘ軸方向）を長辺とする長方形状をなしている。長方形の四角枠状をなすＰ型領域４７の中央部にＮ+領域４４が位置している。Ｐ型領域４７は、図２３，２４に示すように所定深さを有しており、Ｎ型エピタキシャル層２の上面からＮ+領域４４よりも深く形成されている。
【００４７】
このＰ型領域４７によりＮ+領域４３とＮ+領域４４との間に形成される電流経路領域Ａ２を規制している。これにより、電流経路領域Ａ２の拡がりを防止して電子の拡散が抑えられる。その結果、電流密度が向上しホール素子の感度が向上する。
【００４８】
また、基板４０の内部におけるＰ型領域４７より深い部位、詳しくはＮ型エピタキシャル層４２の下におけるＮ型シリコン基板４１には電流経路領域Ａ２を規制する絶縁層４８が埋め込まれている。つまり、絶縁層４８は電流経路領域Ａ２を貫通孔４８ａとして形成されている。絶縁層４８としてシリコン酸化物を用いている。この絶縁層４８により、電流経路領域Ａ２の拡がりを防止して電子の拡散が抑えられる。その結果、電流密度が向上しホール素子の感度が向上する。
【００４９】
次に、製造方法を、図２６〜図３２を用いて説明する。図２６〜図３２は、図２３に対応する部位（図２２のＶ−Ｖ）での縦断面図である。
まず、図２６に示すように、半導体基板としてのＮ型シリコン基板４１を用意し、その表面にＮ+領域４３を形成する（第１工程）。そして、図２７に示すように、Ｎ型シリコン基板４１におけるＮ+領域４３を形成した面とは反対面において、Ｎ+領域４３とＮ+領域４４との間に形成される電流経路領域Ａ２となる部位の周りにトレンチ４９を形成する（第２工程）。
【００５０】
そして、図２８に示すように、基板４１の上にＳｉＯ2の絶縁層４８を堆積してトレンチ４９を絶縁層４８で充填する（第３工程）。その後、図２９に示すように、絶縁層４８をＣＭＰ等により研磨して基板４１を露出させる（第４工程）。
【００５１】
引き続き、図３０に示すように、Ｎ型シリコン基板４１の上にＮ型エピタキシャル層４２を形成する（第５工程）。さらに、図３１，３２に示すように、エピタキシャル層４２の主表面Ｓ１に、Ｎ+領域４４，４５，４６、および、Ｎ+領域４４の周りで電流経路領域Ａ２を規制するためのＰ型領域（エピタキシャル層４２の導電型とは逆導電型の拡散領域）４７を、それぞれ形成する（第６工程）。詳しくは、図３１に示すように、エピタキシャル層４２における表面部にイオン注入によりＰ型領域４７を形成する。また、図３２に示すように、エピタキシャル層４２における表面部にイオン注入によりＮ+領域４４，４５，４６を形成する。
【００５２】
以上により、図２２，２３，２４に示すホール素子が完成し、電流経路領域Ａ１を規制する絶縁層４８およびＰ型領域４７を配置することができる。
本実施形態においても図５を用いて説明したようにチョッパ駆動を行っている。この場合において、本実施形態においては図２３に示すようにＮ+領域４３とＮ+領域４４の距離Ｌ１０と、Ｎ+領域４５とＮ+領域４６の距離Ｌ１１が等しい（Ｌ１０＝Ｌ１１）。より詳しくは、Ｎ+領域４３およびＮ+領域４４における対向面での距離Ｌ１０と、Ｎ+領域４５の側面とＮ+領域４６の側面での最小距離Ｌ１１とが等しい。これにより、電流電極間の距離と電圧電極間の距離が等しくなり、チョッパ駆動によるオフセットキャンセル効果がより効率的に得られる。
【００５３】
絶縁層４８としてシリコン酸化物を用いたが、これに限ることなく例えばシリコン窒化物を用いてもよい。
なお、第１〜第３の各実施形態においては半導体基板の材料としてシリコンを用いたが、これに限ることなく、他にもＧａＡｓやＩｎＡｓやＩｎＳｂ等であってもよい。
【００５４】
また、第１〜第３の各実施形態での導電型について、Ｐ型、Ｎ型の導電型は逆にしてもよい。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態のホールＩＣにおけるホール素子の形成箇所での平面図。
【図２】図１のＶ−Ｖ断面図。
【図３】図１のＷ−Ｗ断面図。
【図４】図１のＶ−Ｖ断面での斜視図。
【図５】実施形態のホールＩＣの電気的構成図。
【図６】第１の実施形態における製造工程を示す縦断面図。
【図７】第１の実施形態における製造工程を示す縦断面図。
【図８】第１の実施形態における製造工程を示す縦断面図。
【図９】第１の実施形態における製造工程を示す縦断面図。
【図１０】第１の実施形態における製造工程を示す縦断面図。
【図１１】第１の実施形態における製造工程を示す縦断面図。
【図１２】第２の実施形態のホールＩＣにおけるホール素子の形成箇所での平面図。
【図１３】図１２のＶ−Ｖ断面図。
【図１４】図１２のＷ−Ｗ断面図。
【図１５】第２の実施形態における製造工程を示す縦断面図。
【図１６】第２の実施形態における製造工程を示す縦断面図。
【図１７】第２の実施形態における製造工程を示す縦断面図。
【図１８】第２の実施形態における製造工程を示す縦断面図。
【図１９】第２の実施形態における製造工程を示す縦断面図。
【図２０】第２の実施形態における製造工程を示す縦断面図。
【図２１】第２の実施形態における製造工程を示す縦断面図。
【図２２】第３の実施形態のホールＩＣにおけるホール素子の形成箇所での平面図。
【図２３】図２２のＶ−Ｖ断面図。
【図２４】図２２のＷ−Ｗ断面図。
【図２５】図２２のＶ−Ｖ断面での斜視図。
【図２６】第３の実施形態における製造工程を示す縦断面図。
【図２７】第３の実施形態における製造工程を示す縦断面図。
【図２８】第３の実施形態における製造工程を示す縦断面図。
【図２９】第３の実施形態における製造工程を示す縦断面図。
【図３０】第３の実施形態における製造工程を示す縦断面図。
【図３１】第３の実施形態における製造工程を示す縦断面図。
【図３２】第３の実施形態における製造工程を示す縦断面図。
【符号の説明】
【００５６】
１…Ｐ型シリコン基板、２…Ｎ型エピタキシャル層、３…Ｎ+領域、４…Ｎ+領域、５…Ｎ+領域、６…Ｎ+領域、９…絶縁層、１０…四角枠部、１１…四角枠部、１２…四角枠部、１３…トレンチ、３０…Ｐ型シリコン基板、３１…Ｎ型シリコン基板、３２…シリコン酸化膜、３３…トレンチ、４０…基板、４１…Ｎ型シリコン基板、４２…Ｎ型エピタキシャル層、４３…Ｎ+領域、４４…Ｎ+領域、４５…Ｎ+領域、４６…Ｎ+領域、４７…Ｐ型領域、４８…絶縁層、４９…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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