(57)【要約】【課題】  フィールド酸化膜の上に配線層を形成し、層間絶縁膜に対して、配線層や素子領域との電気的な接続を行うためのコンタクトホールを同時に形成する場合において、それぞれのコンタクトホールのアスペクト比の相違による不具合を解消し、半導体装置の歩留まりなどへの影響を抑制する。【解決手段】  フィールド酸化膜２を形成する工程の後に、コンタクトホール８が形成される位置を含む領域において、フィールド酸化膜２の膜厚を薄くする工程を行う。フィールド酸化膜２を薄くすることで、配線層５の表面と素子領域３におけるシリコン基板１の表面との高低差を少なくすることができる。これにより、上記不具合を解消でき、半導体装置の歩留まりまでへの影響を抑制することができる。【選択図】        図２
2006310605.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子領域における素子分離を行うべく、前記半導体基板の表面にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜の上に配線層を形成する工程と、
前記素子領域および前記配線層の上に層間絶縁膜を形成する工程と、  前記層間絶縁膜に対して前記素子領域における所望位置と電気的な接続を行うための第１コンタクトホールと前記配線層における所望位置と電気的な接続を行うための第２コンタクトホールとを同時に形成する工程とを含み、
前記フィールド絶縁膜を形成する工程の後に、前記第２コンタクトホールが形成される位置を含む領域において、前記フィールド絶縁膜の膜厚を薄くする工程を有していることを特徴とする半導体装置の製造方法。
【請求項２】
前記フィールド絶縁膜を薄くする工程は、前記第２コンタクトホールが形成される位置が開口するマスクを前記フィールド絶縁膜の上に形成する工程と、
前記マスクを用いたエッチングを施すことで、前記フィールド絶縁膜の膜厚を薄くする工程とを含んでいることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フィールド絶縁膜の膜厚を薄くする工程は、前記第２コンタクトホールが形成される位置のみにおいて、前記フィールド絶縁膜を薄くすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記配線層を形成する工程では、前記配線層が前記フィールド絶縁膜のうち膜厚が薄くされた部分のみでなく膜厚が薄くされていない部分まで形成されるようにすることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を部分的に除去する工程とを含み、
前記フィールド絶縁膜の膜厚を薄くする工程は、前記ゲート絶縁膜を部分的に除去する工程と同時に行われることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記フィールド絶縁膜を形成する工程は、ＳＴＩもしくはＬＯＣＯＳ酸化によって前記フィールド絶縁膜を形成するものであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
半導体基板の素子領域における素子分離を行うべく、前記半導体基板の表面にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜の上に配線層を形成する工程と、
前記素子領域および前記配線層の上に層間絶縁膜を形成する工程と、  前記層間絶縁膜に対して前記素子領域における所望位置と電気的な接続を行うための第１コンタクトホールと前記配線層における所望位置と電気的な接続を行うための第２コンタクトホールとを同時に形成する工程とを含み、
前記配線層を形成する工程では、前記フィールド絶縁膜よりも外側まで張り出すように前記配線層を形成し、
前記第１、第２コンタクトホールを形成する工程では、前記第２コンタクトホールが前記配線層のうち、前記フィールド絶縁膜よりも外側に張り出された部分と接するようにすることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１、第２コンタクトホールを形成する工程では、前記第２コンタクトホールが前記配線層のうち、前記フィールド絶縁膜よりも外側に張り出された部分の端部と接するようにすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１、第２コンタクトホールを形成する工程では、前記第２コンタクトホールが前記配線層のうち、前記フィールド絶縁膜よりも外側に張り出された部分の端部およびその端部より内側と部分的にオーバラップするようにすることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表面において素子との電気的な接続を行うためのコンタクトホールと、フィールド絶縁膜の上に形成した配線層との電気的な接続を行うためのコンタクトホールとを同時に形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造プロセスでは、素子の微細化や多層化で、素子分離幅、段差の抑制、ＩＬＤ（Inter  Layer  Dielectic）膜やＩＭＤ（Inter  Metal  Dielectric）膜などの平坦化が要求される。また、平坦化加工においては、加工手法が簡単であること、かつ、低コストに行えることが望まれる（例えば、特許文献１参照）。
【０００３】
従来では、素子分離領域のＳＴＩ（Shallow  Trench  Isolation）およびＩＬＤ膜やＩＭＤ膜のＣＭＰ（Chemical  Mechanical  Polishing）による完全平坦化技術や、素子分離をRecessed  LOCOSによって行うことで素子分離領域の段差を抑えたり、レジスト等を用いたエッチバック法にてＩＬＤ膜やＩＭＤ膜を平坦にする技術がある。これらは、いずれも要求される最小レイアウトやコスト面を考慮して、採用の可否が決定されるものである。
【特許文献１】特開平２００２−３１９６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、平坦化プロセスでは、その要求や仕様からくる構造や手法により、平坦化を行ったときに、後工程での加工が困難になるケースがある。
【０００５】
例えば、図１５に示されるように、シリコン基板Ｊ１上に通常のＬＯＣＯＳ酸化によってフィールド酸化膜Ｊ２を形成することで素子領域Ｊ３における素子分離を行った場合について検討してみる。この場合、フィールド酸化膜Ｊ２を形成した後に、ゲート酸化膜Ｊ４や配線層Ｊ５を形成する。このとき、配線層Ｊ５は、例えばアナログ素子などで主に使用されるＰｏｌｙ−Ｓｉによって構成され、フィールド酸化膜Ｊ２の上に形成される。
【０００６】
そして、層間絶縁膜となるＩＬＤ膜Ｊ６を形成したのち、エッチバック法により、図示しないレジスト等を用いてＩＬＤ膜Ｊ６を平坦化する。この後、図示しないが、ＩＬＤ膜Ｊ６の表面をレジストコートした後、レジストをステッパにて露光してレジストをパターニングする。その後、レジストをマスクとしたエッチングを行うことで、ＩＬＤ膜Ｊ６を部分的に除去することで、素子領域Ｊ３の所定位置との電気的な接続を行うためのコンタクトホールＪ７および配線層Ｊ５の所定位置との電気的な接続を行うためのコンタクトホールＪ８を同時に形成する。
【０００７】
以上のようなプロセスを経て、コンタクトホールＪ７、Ｊ８が形成されることになるが、素子領域Ｊ３と配線層Ｊ５の高さの相違、つまりこれらの上に形成されるＩＬＤ膜Ｊ６の厚みの相違により、コンタクトホールＪ７、Ｊ８のアスペクト比（コンタクトホールＪ７、Ｊ８の高さ／コンタクトホールＪ７、Ｊ８の径）に差が生じる。このため、エッチング特性上、配線層Ｊ５の所望位置との電気的な接続を行うためのコンタクトホールＪ８は過剰エッチングされ、その反面、素子領域Ｊ３の所定位置との電気的な接続を行うためのコンタクトホールＪ７はエッチング不足となる可能性がある。
【０００８】
このように、層間絶縁膜となるＩＬＤ膜Ｊ６の平坦化工程を行った場合、後工程において不具合が生じる。このため、半導体装置の歩留まりなどに影響を及ぼしてしまうという問題がある。
【０００９】
本発明は上記点に鑑みて、フィールド酸化膜の上に配線層を形成し、層間絶縁膜に対して、配線層や素子領域との電気的な接続を行うためのコンタクトホールを同時に形成する場合において、それぞれのコンタクトホールのアスペクト比の相違による不具合を解消し、半導体装置の歩留まりなどへの影響を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、フィールド絶縁膜（２）を形成する工程の後に、第２コンタクトホール（８）が形成される位置を含む領域において、フィールド絶縁膜（２）の膜厚を薄くする工程を行うことを特徴としている。
【００１１】
このように、フィールド絶縁膜（２）を薄くすることで、配線層（５）の表面と素子領域（３）における半導体基板（１）の表面との高低差を少なくすることができる。このため、層間絶縁膜（６）を平坦化した後において、フィールド絶縁膜（２）を薄くしていない場合と比べて、配線層（５）の上に残る層間絶縁膜（６）の膜厚を厚くすることができる。これにより、素子領域（３）の上とフィールド絶縁膜（２）の上とで、層間絶縁膜（６）の膜厚があまり変わらないものとなり、層間絶縁膜（６）に形成する第１、第２コンタクトホール（７、８）のアスペクト比の差をほとんど無くすことができる。
【００１２】
このため、配線層（５）の所望位置との電気的な接続を行うための第２コンタクトホール（８）が過剰エッチングされたり、素子領域（３）の所定位置との電気的な接続を行うための第１コンタクトホール（７）がエッチング不足となったりすることを防止することができる。したがって、配線層（５）や素子領域（３）との電気的な接続を行うための第１、第２コンタクトホール（７、８）を同時に形成する場合に、第１、第２コンタクトホール（７、８）のアスペクト比の相違による不具合を解消でき、半導体装置の歩留まりなどへの影響を抑制することが可能となる。
【００１３】
例えば、このようにフィールド絶縁膜（２）を薄くする工程は、請求項２に示されるように、第２コンタクトホール（８）が形成される位置が開口するマスク（１０)をフィールド絶縁膜（２）の上に形成する工程と、マスク（１０）を用いたエッチングを施すことで、フィールド絶縁膜（２）の膜厚を薄くする工程とを含んだ工程によって行われる。
【００１４】
請求項３に記載の発明は、フィールド絶縁膜（２）の膜厚を薄くする工程では、第２コンタクトホール（８）が形成される位置のみにおいて、フィールド絶縁膜（２）を薄くすることを特徴としている。
【００１５】
このように、第２コンタクトホール（８）が形成される位置のみにおいて、フィールド絶縁膜（２）を薄くするようにすれば、フィールド絶縁膜（２）をフォトエッチングする際に用いるマスクのレイヤーを、第２コンタクトホール（８）を形成する際に用いるマスクのリサイズによって製造することが可能となる。
【００１６】
請求項４に記載の発明は、配線層（５）を形成する工程では、配線層（５）がフィールド絶縁膜（２）のうち膜厚が薄くされた部分のみでなく膜厚が薄くされていない部分まで形成されるようにすることを特徴としている。
【００１７】
このように、配線層（５）の端部がフィールド絶縁膜（２）のうち膜厚が薄くされていない部分まで掛かるように形成することで、配線層（５）をパターニングする際のフォトのフォーカスマージンやエッチング特性に関して、従来と同様となる。このため、従来の加工方法によって配線層（５）をパターニングすることができる。
【００１８】
請求項５に記載の発明では、半導体基板（１）の表面にゲート絶縁膜（４）を形成する工程と、ゲート絶縁膜（４）を部分的に除去する工程とを含み、フィールド絶縁膜（２）の膜厚を薄くする工程は、ゲート絶縁膜（４）を部分的に除去する工程と同時に行われることを特徴としている。
【００１９】
このように、ゲート絶縁膜（４）を部分的に除去する工程が有る場合には、フィールド絶縁膜（２）を薄くする工程をその工程と同時に行うようにすることで、製造工程の簡略化を図ることができる。
【００２０】
なお、フィールド絶縁膜（２）を形成する工程は、請求項６に示されるように、ＳＴＩもしくはＬＯＣＯＳ酸化によって行うことができる。
【００２１】
請求項７に記載の発明では、配線層（５）を形成する工程において、フィールド絶縁膜（２）よりも外側まで張り出すように配線層（５）を形成し、第１、第２コンタクトホール（７、８）を形成する工程において、第２コンタクトホール（８）が配線層（５）のうち、フィールド絶縁膜（２）よりも外側に張り出された部分と接するようにすることを特徴としている。
【００２２】
このようにすれば、配線層（５）が形成された場所が元々半導体基板（１）の表面とあまり高さが変わらないことから、配線層（５）の表面と半導体基板（１）の表面ともあまり高低差が無いものとなる。したがって、層間絶縁膜（６）のうち配線層（５）の上に形成された部分とゲート絶縁膜（４）の上に形成された部分とで、あまり膜厚が変わらないものとなり、第１、第２コンタクトホール（７、８）のアスペクト比もほとんど変わらないものとなる。これにより、上記請求項１と同様の効果を得ることができる。
【００２３】
請求項８に記載の発明では、第１、第２コンタクトホール（７、８）を形成する工程において、第２コンタクトホール（８）が配線層（５）のうち、フィールド絶縁膜（２）よりも外側に張り出された部分の端部と接するようにすることを特徴としている。
【００２４】
このようにすれば、第２コンタクトホール（８）のアスペクト比を更に高いものとすることができ、より半導体装置の電気特性の悪化などを防止することが可能となる。
【００２５】
請求項９に記載の発明では、第１、第２コンタクトホール（７、８）を形成する工程において、第２コンタクトホール（８）が配線層（５）のうち、フィールド絶縁膜（２）よりも外側に張り出された部分の端部およびその端部より内側と部分的にオーバラップするようにすることを特徴としている。
【００２６】
このようにすれば、第２コンタクトホール（８）のアスペクト比を更に高いものとしつつ、より確実に配線層（５）と第２コンタクトホール（８）内に形成される金属とのオーミックコンタクトが取れるようにすることができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、理解を容易にするために示しているが、それに限定されるものではない。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２９】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本発明の第１実施形態が適用された半導体装置の断面構成を示した図である。以下、この図を参照して、本実施形態の半導体装置の構造について説明する。
【００３０】
図１に示されるように、半導体基板に相当するシリコン基板１の表面には、通常のＬＯＣＯＳ酸化によって形成したフィールド酸化膜２が形成されている。このフィールド酸化膜２により、素子領域３における素子分離が行われている。
【００３１】
素子領域３において、シリコン基板１の表面には、素子領域３内に作りこまれた絶縁ゲート型の半導体素子（図示せず）に用いられるゲート酸化膜４が形成されている。
【００３２】
また、フィールド酸化膜２は、その上面が除去されることで膜厚が薄くされている。このフィールド酸化膜２の表面には、例えばアナログ素子などで主に使用されるＰｏｌｙ−Ｓｉによって構成された配線層５が備えられている。この配線層５の表面の高さは、下地となるフィールド酸化膜２の上面が薄くされているため、フィールド酸化膜２の上面が薄くされていない場合と比べて低くなっており、素子領域３におけるシリコン基板１の表面の高さに対して高低差が少なくされている。
【００３３】
そして、フィールド酸化膜２、ゲート酸化膜４および配線層５の上には、層間絶縁膜を構成するＩＬＤ膜６が形成されており、このＩＬＤ膜６に、素子領域３の所定位置との電気的な接続を行うためのコンタクトホール７および配線層５の所定位置との電気的な接続を行うためのコンタクトホール８が形成されている。これらコンタクトホール７、８のアスペクト比（コンタクトホール７、８の高さ／コンタクトホール７、８の径）は、それぞれ、１．８と１．７となっており、ほとんど差が無いものとなっている。
【００３４】
続いて、上記のように構成された半導体装置の製造方法について、図２に示す製造工程図を参照して説明する。
【００３５】
まず、シリコン基板１における素子領域３に、Ｎ型やＰ型ウェル等の不純物層を形成することで素子を作りこみ、その後、通常のＬＯＣＯＳ酸化により、７００ｎｍ程度の膜厚でフィールド酸化膜２を形成する。
【００３６】
次に、熱酸化などによってゲート酸化膜４を形成したのち、ゲート酸化膜４およびフィールド酸化膜２の表面にフォトレジスト１０を塗布する。続いて、フォトレジスト１０をステッパにて露光したのち現像処理を行うことで、図２（ａ）に示されるように、例えば素子領域３に形成されるメモリ素子のトンネルウィンドウ１１の形成予定領域と配線層５の形成予定領域において、フォトレジスト１０を開口させる。
【００３７】
そして、図２（ｂ）に示されるように、フォトレジスト１０の開口部を通じて酸化膜除去用のフッ酸系の薬液を用いたウェットエッチングを行うことで、ゲート酸化膜４を除去してシリコン基板１を露出させると共に、フィールド酸化膜２が所望の膜厚となるまでエッチングする。これにより、トンネルウィンドウ１１を形成すると同時に、フィールド酸化膜２の膜厚が薄くなり、フィールド酸化膜２と素子領域３におけるシリコン基板１の表面との高低差が少なくなる。
【００３８】
次に、図２（ｃ）に示されるように、剥離剤によってフォトレジスト１０を除去した後、例えばＰｏｌｙ−Ｓｉ層を堆積し、このＰｏｌｙ−Ｓｉ層をパターニングすることで、フィールド酸化膜２の表面に配線層５を形成する。このとき形成された配線層５の表面の高さは、フィールド酸化膜２の膜厚が薄くされているために低くなっており、素子領域３におけるシリコン基板１の表面との高低差が少なくなる。
【００３９】
そして、層間絶縁膜となるＩＬＤ膜６を形成したのち、エッチバック法により、図示しないレジスト等を用いてＩＬＤ膜６を平坦化する。この後、図示しないが、ＩＬＤ膜６の表面をレジストコートした後、レジストをステッパにて露光してレジストをパターニングする。その後、レジストをマスクとしたエッチングを行い、ＩＬＤ膜６を部分的に除去することで、素子領域３の所定位置との電気的な接続を行うためのコンタクトホール７および配線層５の所定位置との電気的な接続を行うためのコンタクトホール８を同時に形成する。
【００４０】
このとき、上述したように、配線層５の表面と素子領域３におけるシリコン基板１の表面との高低差が少なくされている。このため、ＩＬＤ膜６を平坦化した後において、フィールド酸化膜２を薄くしていない場合と比べて、配線層５の上に残るＩＬＤ膜６の膜厚を厚くすることができる。これにより、素子領域３の上とフィールド酸化膜２の上とで、ＩＬＤ膜６の膜厚があまり変わらないものとなり、ＩＬＤ膜６に形成するコンタクトホール７、８のアスペクト比の差をほとんど無くすことができる。
【００４１】
このため、配線層５の所望位置との電気的な接続を行うためのコンタクトホール８が過剰エッチングされたり、素子領域３の所定位置との電気的な接続を行うためのコンタクトホール７がエッチング不足となったりすることを防止することができる。したがって、配線層５や素子領域３との電気的な接続を行うためのコンタクトホール７、８を同時に形成する場合に、それぞれのコンタクトホール７、８のアスペクト比の相違による不具合を解消でき、半導体装置の歩留まりなどへの影響を抑制することが可能となる。
【００４２】
参考として、図３に、コンタクトホール７、８のアスペクト比とコンタクト抵抗との関係を示す。この図に示されるように、コンタクトホール７、８のアスペクト比が小さいと、コンタクト抵抗は大きく、また、ウェハ面内におけるコンタクト抵抗のバラツキも大きい。しかしながら、アスペクト比が大きくすると、ある値からコンタクト抵抗の値が横ばいとなり、コンタクト抵抗のバラツキも小さくなる。
【００４３】
これは、アスペクト比が小さい場合、つまりＩＬＤ膜６の膜厚が薄い場合には、配線層５と電気的な接続を行うためのコンタクトホール８の形成時のオーバエッチング量が大きくなり、酷いときには配線層５を貫通してしまって半導体装置の電気特性が悪化するためである。
【００４４】
これに対して、本実施形態のように、ＩＬＤ膜６の膜厚の差がほとんど無くなるようにして、各コンタクトホール７、８のアスペクト比の差を無くせるようにすれば、コンタクトホール８の形成時のオーバエッチングを抑制することができ、半導体装置の電気特性の悪化を防止することができる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。図４は、本発明の第２実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００４６】
この図に示されるように、本実施形態では、配線層５の端部がフィールド酸化膜２のうち膜厚が薄くされていない部分まで掛かるように配線層５のパターニングが行われるようにしている。これは、配線層５におけるフォトエッチング形状のバラツキなどを考慮したもので、このように配線層５がフィールド酸化膜２のうち膜厚が薄くされていない部分まで形成されるようにすれば、配線層５をフィールド酸化膜２の膜厚を薄くしなかった場合と同じ高さでパターニングすれば済むことになる。
【００４７】
つまり、膜厚が薄くされた部分に関して、フィールド酸化膜２の膜厚が一定でなかったとしても、膜厚が薄くされていない部分に関しては、フィールド酸化膜２の膜厚が一定となっている。このため、仮に、フィールド酸化膜２のうち薄くされた部分の高さにバラツキがあって、その上に形成された配線層５の高さにバラツキが生じても、フィールド酸化膜２のうち膜厚が薄くされていない所に形成した配線層５の高さはバラツキが無いものとなる。
【００４８】
したがって、本実施形態のように、配線層５の端部がフィールド酸化膜２のうち膜厚が薄くされていない部分まで掛かるように形成することで、配線層５をパターニングする際のフォトのフォーカスマージンやエッチング特性に関して、従来と同様となる。このため、従来の加工方法によって配線層５をパターニングすることができる。
【００４９】
（第３実施形態）
本発明の第３実施形態について説明する。図５は、本発明の第３実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００５０】
この図に示されるように、本実施形態では、フィールド酸化膜２のうち膜厚を薄くする部分がコンタクトホール８が形成される部分のみとなるようにしている。このようにすれば、フィールド酸化膜２をフォトエッチングする際に用いるマスクのレイヤーを、コンタクトホール８を形成する際に用いるマスクのリサイズによって製造することが可能となる。
【００５１】
（第４実施形態）
本発明の第４実施形態について説明する。図６は、本発明の第４実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００５２】
この図に示されるように、本実施形態は、第２実施形態で示したように、配線層５の端部がフィールド酸化膜２における膜厚が薄くされていない部分まで形成された構造と、第３実施形態で示したように、フィールド酸化膜２のうち膜厚を薄くする部分をコンタクトホール８が形成される部分のみとした構造とを組み合わせたものである。このような構造とすれば、第２実施形態の効果と第３実施形態の効果を双方共に得ることが可能となる。      
【００５３】
（第５実施形態）
本発明の第５実施形態について説明する。図７は、本発明の第５実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００５４】
本実施形態は、ＳＴＩやRecessed  LOCOS等のように、フィールド酸化膜２の表面の高さがほぼシリコン基板１の表面と同じとなるような場合について、本発明の一実施形態を適用するものである。
【００５５】
例えば、図８に示されるように、ＳＴＩやRecessed  LOCOS等のよってフィールド酸化膜２が形成された場合、フィールド酸化膜２の表面の高さがほぼシリコン基板１と同様の高さとなるため、上記のような問題は顕著になり難いが、このような構造に対しても本発明を適用することが可能である。
【００５６】
図７に示されるように、ＳＴＩやRecessed  LOCOS等のよって形成したフィールド酸化膜２に対して、配線層５を形成する前に、第１実施形態と同様のウェットエッチング等を施すことで、コンタクトホール８の形成予定領域において、フィールド酸化膜２の膜厚を薄くしたものである。
【００５７】
このように、ＳＴＩやRecessed  LOCOS等のよってフィールド酸化膜２を形成した場合にも、上記と同様に、コンタクトホール８の形成予定領域において、フィールド酸化膜２の膜厚を薄くしておけば、配線層５の表面の高さをほぼシリコン基板１の表面と同じ高さにすることが可能となる。
【００５８】
このため、フィールド酸化膜２の膜厚を薄くしない場合と比べて、よりコンタクトホール７、８のアスペクト比を同等に近づけることができ、より上記効果を発揮させることが可能となる。
【００５９】
（第６実施形態）
本発明の第６実施形態について説明する。図９は、本発明の第６実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００６０】
図９に示されるように、本実施形態では、第２実施形態と同様、配線層５の端部がフィールド酸化膜２のうち膜厚が薄くされていない部分まで掛かるように配線層５のパターニングが行われるようにしている。このように、第５実施形態と第２実施形態とを組み合わせることで、これら各実施形態の効果を得ることが可能となる。
【００６１】
（第７実施形態）
本発明の第７実施形態について説明する。図１０は、本発明の第７実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００６２】
図１０に示されるように、本実施形態では、第３実施形態と同様、フィールド酸化膜２のうち膜厚を薄くする部分がコンタクトホール８が形成される部分のみとなるようにしている。このように、第５実施形態と第３実施形態とを組み合わせることで、これら各実施形態の効果を得ることが可能となる。
【００６３】
（第８実施形態）
本発明の第８実施形態について説明する。図１１は、本発明の第８実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００６４】
図１１に示されるように、本実施形態では、第５実施形態で説明したように、ＳＴＩやRecessed  LOCOS等のよってフィールド酸化膜２を形成しておき、これに対して、第２実施形態で示したように、配線層５の端部がフィールド酸化膜２における膜厚が薄くされていない部分まで形成された構造と、第３実施形態で示したように、フィールド酸化膜２のうち膜厚を薄くする部分をコンタクトホール８が形成される部分のみとした構造とを組み合わせたものである。
【００６５】
このように、第５実施形態と第２、第３実施形態とを組み合わせることで、これら各実施形態の効果を得ることが可能となる。
【００６６】
（第９実施形態）
本発明の第９実施形態について説明する。図１２は、本発明の第９実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００６７】
本実施形態は、フィールド酸化膜２の膜厚を薄くするのではなく、配線層５をフィールド酸化膜２よりも張り出すように、つまり元々シリコン基板１の表面とあまり高さが変わらない場所まで配線層５を形成しておいて、その場所にコンタクトホール８を形成するものである。
【００６８】
図１２に示すように、フィールド酸化膜２の両側に張り出すように配線層５が形成され、配線層５がゲート酸化膜４の表面まで形成された構造となっている。そして、配線層５のうちゲート酸化膜４の表面に形成された部分において、コンタクトホール８が形成されている。
【００６９】
このような構造の場合、上述したように配線層５が形成された場所が元々シリコン基板１の表面とあまり高さが変わらないことから、配線層５の表面とシリコン基板１の表面ともあまり高低差が無いものとなる。したがって、ＩＬＤ膜６のうち配線層５の上に形成された部分とゲート酸化膜４の上に形成された部分とで、あまり膜厚が変わらないものとなり、コンタクトホール７、８のアスペクト比もほとんど変わらないものとなる。これにより、上記第１実施形態と同様の効果を得ることができる。
【００７０】
（第１０実施形態）
本発明の第１０実施形態について説明する。図１３は、本発明の第１０実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００７１】
図１３に示されるように、本実施形態は、第９実施形態に対して、配線層５の端部にコンタクトホール８が形成されるようにし、配線層５の端部において、コンタクトホール８内に形成される金属とのオーミックコンタクトが取れるようにしたものである。このようにすれば、コンタクトホール８のアスペクト比を更に高いものとすることができ、より半導体装置の電気特性の悪化などを防止することが可能となる。
【００７２】
（第１１実施形態）
本発明の第１１実施形態について説明する。図１４は、本発明の第１１実施形態が適用された場合の半導体装置の断面構成を示した図である。なお、本実施形態は、基本的に第１実施形態と同様であるため、異なる部分についてのみ説明するものとする。
【００７３】
図１４に示されるように、本実施形態は、第９実施形態に対して、配線層５の端部にコンタクトホール８が形成されるようにし、かつ、コンタクトホール８と配線層５とが部分的にオーバラップするようにしたものである。このようにすれば、コンタクトホール８のアスペクト比を更に高いものとしつつ、より確実に配線層５とコンタクトホール８内に形成される金属とのオーミックコンタクトが取れるようにすることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】コンタクトホールのアスペクト比とコンタクト抵抗との関係を示したグラフである。
【図４】本発明の第２実施形態における半導体装置の断面構成を示す図である。
【図５】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【図６】本発明の第４実施形態における半導体装置の断面構成を示す図である。
【図７】本発明の第５実施形態における半導体装置の断面構成を示す図である。
【図８】フィールド酸化膜をＳＴＩやRecessed  LOCOSで形成した場合の半導体装置の断面構成を示す図である。
【図９】本発明の第６実施形態における半導体装置の断面構成を示す図である。
【図１０】本発明の第７実施形態における半導体装置の断面構成を示す図である。
【図１１】本発明の第８実施形態における半導体装置の断面構成を示す図である。
【図１２】本発明の第９実施形態における半導体装置の断面構成を示す図である。
【図１３】本発明の第１０実施形態における半導体装置の断面構成を示す図である。
【図１４】本発明の第１１実施形態における半導体装置の断面構成を示す図である。
【図１５】従来の半導体装置の断面構成を示す図である。
【符号の説明】
【００７５】
１…シリコン基板（半導体基板）、２…フィールド酸化膜（フィールド絶縁膜）、３…素子領域、４…ゲート酸化膜（ゲート絶縁膜）、５…配線層、６…ＩＬＤ膜（層間絶縁膜）、７、８…コンタクトホール（第１、第２コンタクトホール）、１０…フォトレジスト（マスク）、１１…トンネルウィンドウ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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