(57)【要約】【課題】  小容量で高精度な薄膜キャパシタ素子とその製造方法を提供する。【解決手段】  基板１上に形成されて所定角度傾斜した傾斜端面２ａを有する下部電極２と、下部電極２上に積層されて傾斜端面２ａに連続する同等に傾斜した傾斜端面３ａを有する絶縁層３と、これら下部電極２および絶縁層３の傾斜端面２ａ，３ａ上に該端面２ａ，３ａに沿って順次形成された誘電体層４（肉薄傾斜部４ａ）および上部電極５とを備え、下部電極２の傾斜端面２ａを肉薄傾斜部４ａを介して上部電極５と対向する面となすことにより、小容量の薄膜キャパシタ素子が得られる。この薄膜キャパシタ素子を製造する際に、下部電極２の厚みは高精度に制御可能であり、異方性エッチングを採用することで傾斜端面２ａや肉薄傾斜部４ａの表面の傾斜角度も高精度に制御可能なので、傾斜端面２ａの大きさや肉薄傾斜部４ａの膜厚に依存する容量値の精度が確保しやすい。【選択図】  図１
2006120842.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されて該基板の法線方向に対し所定角度傾斜した端面を有する下部電極と、この下部電極上に積層されて前記端面に連続する同等に傾斜した端面を有する絶縁層と、これら下部電極および絶縁層の前記端面上に該端面に沿って順次形成された誘電体層および上部電極とを備え、前記下部電極の前記端面を前記誘電体層を介して前記上部電極と対向する面となしたことを特徴とする薄膜キャパシタ素子。
【請求項２】
基板上に下部電極材料を成膜する下部電極成膜工程と、
前記下部電極材料の膜上に絶縁層材料を成膜する絶縁層成膜工程と、
前記絶縁層材料の膜上に第１のレジストマスクを形成する第１のマスク形成工程と、
前記第１のレジストマスクをベーク処理して該レジストマスクの側面を傾斜させる第１のベーク処理工程と、
前記第１のベーク処理工程後に、前記第１のレジストマスクに覆われていない前記絶縁層材料および前記下部電極材料を異方性エッチングにより除去して、該レジストマスクの前記側面の延長方向に同等に傾斜した傾斜端面を有する絶縁層および下部電極を形成する第１のエッチング工程と、
前記第１のエッチング工程後に、前記第１のレジストマスクを剥離してから、前記下部電極および前記絶縁層の前記傾斜端面を含む領域を覆う誘電体層材料を成膜する誘電体層成膜工程と、
前記誘電体層材料の膜上に第２のレジストマスクを形成する第２のマスク形成工程と、
前記第２のレジストマスクをベーク処理して該レジストマスクの側面を傾斜させる第２のベーク処理工程と、
前記第２のベーク処理工程後に、前記第２のレジストマスクに覆われていない前記誘電体層材料を異方性エッチングにより除去して、該レジストマスクの前記側面の延長方向に同等に傾斜した傾斜端面を有する誘電体層を形成する第２のエッチング工程と、
前記下部電極および前記絶縁層の前記傾斜端面と前記誘電体層を介して対向する上部電極を形成する上部電極形成工程と
を含むことを特徴とする薄膜キャパシタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型電子回路に用いられる薄膜キャパシタ素子と、その製造方法とに関する。
【背景技術】
【０００２】
図１１は従来より知られている薄膜キャパシタ素子の断面図である（例えば、特許文献１参照）。同図に示すように、従来の薄膜キャパシタ素子は、基板２１上に形成された下部電極２２と誘電体層２３および上部電極２４の積層構造からなり、容量値は下部電極２２と上部電極２４とが重なり合って相対向する領域で規定される。
【０００３】
基板２１にはアルミナ基板などが用いられており、下部電極２２は基板２１上にＣｕ等をスパッタ法やメッキ法により形成し、これを所望のパターン形状にエッチングしたものである。誘電体層２３は下部電極２２と基板２１上にＳiＯ2等をスパッタ法やＣＶＤ法により形成し、これを所望のパターン形状にエッチングしたものである。上部電極２４は誘電体層２３と基板２１上にＣｕ等をスパッタ法やメッキ法により形成し、これを所望のパターン形状にエッチングしたものである。
【特許文献１】特開２００２−２５８５４（第２頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の薄膜キャパシタ素子の容量値は、下部電極２２と上部電極２４とが重なり合う領域で規定されるが、下部電極２２や上部電極２４を所望のパターン形状にエッチングする際に、その平面的な大きさや位置合わせの精度は現状では０．１〜１μｍが限度とされている。したがって、小容量の薄膜キャパシタ素子を形成するために両電極２２，２４が重なり合う領域を極めて狭く規定しようとすると、僅かな位置ずれに起因する容量値のバラツキが顕著となり、製造歩留まりは極端に劣化してしまう。なお、誘電体層２３を厚くして両電極２２，２４の対向間隔を広げれば小容量のキャパシタ素子を形成することはできるが、薄膜素子において厚膜化が促進されることは好ましくはない。また、誘電体層２３の材料の比誘電率が十分に低ければ特に厚膜化しなくても小容量のキャパシタ素子を形成することは可能であるが、実際には、比誘電率が十分に低くて安価で誘電体層２３として好適な誘電体材料が知られているわけではなく、結局、両電極２２，２４が重なり合う領域を狭めて小容量化を図るという手法が最も現実的である。
【０００５】
本発明は、このような従来技術の実情に鑑みてなされたもので、その第１の目的は、容量値のバラツキが少ない高精度な小容量の薄膜キャパシタ素子を提供することにある。また、本発明の第２の目的は、小容量の薄膜キャパシタ素子を良好な歩留まりにて製造可能な製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記第１の目的を達成するため、本発明の薄膜キャパシタ素子では、基板上に形成されて該基板の法線方向に対し所定角度傾斜した端面を有する下部電極と、この下部電極上に積層されて前記端面に連続する同等に傾斜した端面を有する絶縁層と、これら下部電極および絶縁層の前記端面上に該端面に沿って順次形成された誘電体層および上部電極とを備え、前記下部電極の前記端面を前記誘電体層を介して前記上部電極と対向する面となす構成にした。
【０００７】
このように構成された薄膜キャパシタ素子は、下部電極および絶縁層の連続する傾斜端面上に該傾斜端面に沿って誘電体層および上部電極が順次形成されているため、下部電極の小面積な傾斜端面が誘電体層を介して上部電極と対向することになり、小容量の薄膜キャパシタ素子が得られる。かかる薄膜キャパシタ素子は、異方性エッチングによって下部電極および絶縁層の傾斜端面を一括して形成することができるため、下部電極の傾斜端面の傾斜角度を高精度に形成することが可能であり、下部電極の厚みも高精度に制御可能である。また、下部電極および絶縁層の傾斜端面を覆う誘電体層の表面も、異方性エッチングによって該傾斜端面と略平行に形成することが可能である。したがって、この薄膜キャパシタ素子は、下部電極の傾斜端面の大きさや該傾斜端面を覆う誘電体層の膜厚に依存する容量値を精度良く規定することができて、小容量でありながら所要の精度が確保しやすい。
【０００８】
また、前記第２の目的を達成するため、本発明の薄膜キャパシタ素子の製造方法では、基板上に下部電極材料を成膜する下部電極成膜工程と、前記下部電極材料の膜上に絶縁層材料を成膜する絶縁層成膜工程と、前記絶縁層材料の膜上に第１のレジストマスクを形成する第１のマスク形成工程と、前記第１のレジストマスクをベーク処理して該レジストマスクの側面を傾斜させる第１のベーク処理工程と、該第１のベーク処理工程後に、前記第１のレジストマスクに覆われていない前記絶縁層材料および前記下部電極材料を異方性エッチングにより除去して、該レジストマスクの前記側面の延長方向に同等に傾斜した傾斜端面を有する絶縁層および下部電極を形成する第１のエッチング工程と、該第１のエッチング工程後に、前記第１のレジストマスクを剥離してから、前記下部電極および前記絶縁層の前記傾斜端面を含む領域を覆う誘電体層材料を成膜する誘電体層成膜工程と、前記誘電体層材料の膜上に第２のレジストマスクを形成する第２のマスク形成工程と、前記第２のレジストマスクをベーク処理して該レジストマスクの側面を傾斜させる第２のベーク処理工程と、該第２のベーク処理工程後に、前記第２のレジストマスクに覆われていない前記誘電体層材料を異方性エッチングにより除去して、該レジストマスクの前記側面の延長方向に同等に傾斜した傾斜面を有する誘電体層を形成する第２のエッチング工程と、前記下部電極および前記絶縁層の前記傾斜端面と前記誘電体層を介して対向する上部電極を形成する上部電極形成工程とを含むこととする。
【０００９】
このような薄膜キャパシタ素子の製造過程において、基板上に順次成膜された下部電極材料と絶縁層材料をエッチングして所定形状の下部電極および絶縁層を形成する際に、第１のレジストマスクの側面をベーク処理にて傾斜させてから異方性エッチングを行うと、該側面の延長方向で絶縁層および下部電極の端面を同等に傾斜させることができる。このとき、第１のレジストマスクの該側面の傾斜角度は、第１のベーク処理工程でベーク温度とベーク時間を適宜選択することにより高精度に制御可能である。また、これら下部電極および絶縁層の傾斜端面を覆う誘電体層材料をエッチングして所定形状の誘電体層を形成する際に、第２のレジストマスクの側面をベーク処理にて傾斜させてから異方性エッチングを行うと、該側面の延長方向で誘電体層の表面を同等に傾斜させることができる。このときも、第２のレジストマスクの該側面の傾斜角度は、第２のベーク処理工程でベーク温度とベーク時間を適宜選択することにより高精度に制御可能なので、下部電極および絶縁層の傾斜端面をほぼ一定の膜厚で覆う誘電体層が形成できる。なお、周知のように下部電極の厚みは下部電極成膜工程で高精度に制御可能である。したがって、下部電極の小面積な傾斜端面と上部電極との間に所定の膜厚の誘電体層を介設して構成される小容量の薄膜キャパシタ素子が、良好な歩留まりにて製造可能となる。すなわち、このキャパシタ素子の容量値は、下部電極の傾斜端面の大きさや該傾斜端面を覆う誘電体層の膜厚に依存するため、下部電極の厚みと該傾斜端面の傾斜角度を高精度に規定すると共に、該傾斜端面を覆う誘電体層の膜厚を高精度に規定しておくことにより、小容量ではあっても容量値のバラツキを効果的に抑制して製造歩留まりを高めることができる。
【発明の効果】
【００１０】
本発明の薄膜キャパシタ素子は、下部電極の小面積な傾斜端面が誘電体層を介して上部電極と対向する構成になっており、下部電極の厚みやその傾斜端面の傾斜角度、誘電体層の表面の傾斜角度等は、製造段階で高精度に制御することが可能なため、下部電極の傾斜端面の大きさや該傾斜端面を覆う誘電体層の膜厚に依存する容量値を精度良く規定することができる。それゆえ、小容量でありながら所要の精度が確保しやすい薄膜キャパシタ素子が得られる。
【００１１】
また、本発明の薄膜キャパシタ素子の製造方法によれば、レジストマスクの側面の傾斜角度をベーク処理段階で制御したうえで異方性エッチングを行うことにより、下部電極および絶縁層の傾斜端面や該傾斜端面を覆う誘電体層の表面の傾斜角度を精度良く規定することができるため、下部電極の小面積な傾斜端面と上部電極との間に所定の膜厚の誘電体層を介設して構成される小容量の薄膜キャパシタ素子を、良好な歩留まりにて製造することができる。
【発明を実施するための最良の形態】
【００１２】
発明の実施の形態を図面を参照して説明すると、図１は本発明の実施形態例に係る薄膜キャパシタ素子の断面図、図２は該薄膜キャパシタ素子の平面図、図３〜図６は該薄膜キャパシタ素子の製造工程を示す断面図、図７〜図１０は該薄膜キャパシタ素子の製造工程を示す平面図である。なお、図１は図２のＩ−Ｉ線に沿う断面図、図３は図７のIII−III線に沿う断面図、図４は図８のIV−IV線に沿う断面図、図５は図９のＶ−Ｖ線に沿う断面図、図６は図１０のVI−VI線に沿う断面図である。
【００１３】
図１および図２に示す薄膜キャパシタ素子は、基板１上に形成されて傾斜端面２ａを有する下部電極２と、下部電極２上に積層されて傾斜端面２ａに連続する傾斜端面３ａを有する絶縁層３と、傾斜端面２ａ，３ａを覆う肉薄傾斜部４ａを有して絶縁層３上に形成された誘電体層４と、基板１上から誘電体層４の肉薄傾斜部４ａの表面（傾斜面）上へ延設された上部電極５とによって主に構成されている。
【００１４】
基板１はアルミナ基板からなる。下部電極２は基板１上に成膜された下部電極材料（Ｔａ層）を所望のパターン形状にエッチングしたものであり、絶縁層３は下部電極材料の膜上に成膜された絶縁層材料（ＳiＯ2層）を所望のパターン形状にエッチングしたものであり、これら下部電極２および絶縁層３は後述するように異方性エッチングにより一括してパターニングされる。誘電体層４は基板１上から絶縁層３上にかけて成膜された誘電体材料（ＳiＯ2層）を所望のパターン形状にエッチングしたものであり、上部電極５は基板１上から誘電体層４上および絶縁層３上にかけて成膜された上部電極材料（Ｔａ層）を所望のパターン形状にエッチングしたものである。
【００１５】
このように構成される薄膜キャパシタ素子は、下部電極２の傾斜端面２ａが誘電体層４の肉薄傾斜部４ａを介して上部電極５と対向している部分、すなわち、図１のＣ部がキャパシタとして動作する部位となる。この薄膜キャパシタ素子において、肉薄傾斜部４ａは下部電極２および絶縁層３の連続する傾斜端面２ａ，３ａに沿って形成されているが、これら傾斜端面２ａ，３ａは異方性エッチングにより一括形成されたものなので、その傾斜角度は高精度に規定することができる。また、上部電極５に覆われている肉薄傾斜部４ａの表面も異方性エッチングにより形成されたものなので、肉薄傾斜部４ａの膜厚も高精度に規定することができる。また、下部電極２の膜厚は、スパッタ法によって高精度に規定することができる。すなわち、この薄膜キャパシタ素子は、傾斜端面２ａの大きさや肉薄傾斜部４ａの膜厚に依存する容量値を精度良く規定することができるため、小容量でありながら所要の精度が確保しやすい構造になっている。
【００１６】
次に、本実施形態例に係る薄膜キャパシタ素子の製造方法を、図３〜図６の断面図と図７〜図１０の平面図に基づいて説明する。ここで、図３と図７は基板投入から絶縁層材料を成膜するまでの製造過程を示し、図４と図８は第１のレジストマスクを形成してから剥離するまでの製造過程を示し、図５と図９は誘電体層材料を成膜してから第２のレジストマスクを剥離するまでの製造過程を示し、図６と図１０は上部電極材料を成膜してからエッチングするまでの製造過程を示している。
【００１７】
まず、図３（ａ）と図７（ａ）に示すように、アルミナ基板である基板１を投入した後、図３（ｂ）と図７（ｂ）に示すように、基板１上に下部電極材料（Ｔａ）１２をＲＦスパッタ法にて５０〜２００ｎｍ成膜する（下部電極成膜工程）。次に、図３（ｃ）と図７（ｃ）に示すように、下部電極材料１２の膜上に絶縁層材料（ＳiＯ2）１３をＲＦスパッタ法にて５００ｎｍ成膜する（絶縁層成膜工程）。
【００１８】
この後、絶縁層材料１３の膜上にフォトレジストをスピンコートし、これをマスキング状態で露光して現像することにより、図４（ａ）と図８（ａ）に示すように、所望形状の第１のレジストマスク６を形成する（第１のマスク形成工程）。次に、第１のレジストマスク６をベーク処理することにより、図４（ｂ）と図８（ｂ）に示すように、第１のレジストマスク６の側面６ａを傾斜させる（第１のベーク処理工程）。このとき、側面６ａの傾斜角度はベーク温度とベーク時間を適宜選択することによって高精度に制御することができる。次に、第１のレジストマスク６に覆われていない絶縁層材料１３および下部電極材料１２を異方性エッチングによって除去することにより、図４（ｃ）と図８（ｃ）に示すように、傾斜端面２ａ，３ａを有する所望のパターン形状の下部電極２および絶縁層３を形成する（第１のエッチング工程）。この異方性エッチングは、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）と称されるドライエッチングによって行い、真空チャンバー内に導入する反応性ガスとしてはＣＦ4を用いる。これにより、第１のレジストマスク６に覆われていない下部電極材料（Ｔａ）１２や絶縁層材料（ＳiＯ2）１３を高速のイオンや活性種によって効率よく除去することができ、下部電極２と絶縁層３にはそれぞれ第１のレジストマスク６の側面６ａの延長方向に、該側面６ａと同等に傾斜した傾斜端面２ａ，３ａが形成される。こうして下部電極２および絶縁層３を形成した後、図４（ｄ）と図８（ｄ）に示すように第１のレジストマスク６を剥離する。
【００１９】
次に、図５（ａ）と図９（ａ）に示すように、基板１上から絶縁層３上にかけて誘電体層材料（ＳiＯ2）１４をＲＦスパッタ法にて３００〜６００ｎｍ成膜する（誘電体層成膜工程）。これにより、下部電極２および絶縁層３の傾斜端面２ａ，３ａは誘電体層材料１４によって覆われる。この後、誘電体層材料１４の膜上にフォトレジストをスピンコートし、これをマスキング状態で露光して現像することにより、図５（ｂ）と図９（ｂ）に示すように、所望形状の第２のレジストマスク７を形成する（第２のマスク形成工程）。次に、第２のレジストマスク７をベーク処理することにより、図５（ｃ）と図９（ｃ）に示すように、第２のレジストマスク７の側面７ａを傾斜させる（第２のベーク処理工程）。このとき、側面７ａの傾斜角度はベーク温度とベーク時間を適宜選択することによって高精度に制御することができる。次に、第２のレジストマスク７に覆われていない誘電体層材料１４を異方性エッチングによって除去することにより、図５（ｄ）と図９（ｄ）に示すように、傾斜端面２ａ，３ａを覆う肉薄傾斜部４ａを有する誘電体層４を形成する（第２のエッチング工程）。この異方性エッチングによって、第２のレジストマスク７の側面７ａの延長方向で肉薄傾斜部４ａの表面は該側面７ａと同等に傾斜することとなる。それゆえ、肉薄傾斜部４ａの表面の傾斜角度を傾斜端面２ａ，３ａと同等に規定しておくことによって、肉薄傾斜部４ａをほぼ一定の膜厚に形成することができる。こうして誘電体層４を形成した後、図５（ｅ）と図９（ｅ）に示すように第２のレジストマスク７を剥離する。
【００２０】
しかる後、図６（ａ）と図１０（ａ）に示すように、基板１上から誘電体層４上および絶縁層３上にかけて上部電極材料（Ｔａ）１５をＲＦスパッタ法にて５０〜２００ｎｍ成膜する（上部電極成膜工程）。次に、上部電極材料１５の膜上にフォトレジストをスピンコートし、これをマスキング状態で露光して現像することにより、図６（ｂ）と図１０（ｂ）に示すように、所望形状の第３のレジストマスク８を形成する（第３のマスク形成工程）。次に、第３のレジストマスク８をベーク処理することにより、図６（ｃ）と図１０（ｃ）に示すように、第３のレジストマスク８の側面８ａを傾斜させる（第３のベーク処理工程）。このとき、側面８ａの傾斜角度はベーク温度とベーク時間を適宜選択することによって高精度に制御することができる。次に、第３のレジストマスク８に覆われていない上部電極材料１５を異方性エッチングによって除去することにより、図６（ｄ）と図１０（ｄ）に示すように、所望のパターン形状の上部電極５を形成する（第３のエッチング工程）。こうして上部電極５を形成した後、第３のレジストマスク８を剥離することによって、図１と図２に示す薄膜キャパシタ素子が得られる。この薄膜キャパシタ素子は、下部電極２の小面積な傾斜端面２ａが誘電体層４の肉薄傾斜部４ａを介して上部電極５と対向しているため、該対向部分が小容量のキャパシタとして動作することになる。
【００２１】
このように本実施形態例に係る薄膜キャパシタ素子の製造方法においては、基板１上に順次成膜された下部電極材料１２と絶縁層材料１３をエッチングして所定形状の下部電極２および絶縁層３を形成する際に、第１のレジストマスク６の側面６ａをベーク処理にて傾斜させてから異方性エッチングを行うため、該側面６ａの延長方向に形成される下部電極２および絶縁層３の傾斜端面２ａ，３ａの傾斜角度を高精度に制御することができる。また、これら下部電極２および絶縁層３の傾斜端面２ａ，３ａを覆う誘電体層材料１４をエッチングして所定形状の誘電体層４を形成する際にも、第２のレジストマスク７の側面７ａをベーク処理にて傾斜させてから異方性エッチングを行うため、該側面７ａの延長方向に形成される誘電体層４の肉薄傾斜部４ａの表面（傾斜面）の傾斜角度を高精度に制御することができて、傾斜端面２ａ，３ａを覆う肉薄傾斜部４ａをほぼ一定の膜厚に形成することができる。また、下部電極２の厚みは下部電極成膜工程で高精度に制御可能である。したがって、下部電極２の小面積な傾斜端面２ａと上部電極５との間に所定の膜厚の誘電体層４（肉薄傾斜部４ａ）を介設して構成される小容量の薄膜キャパシタ素子が、良好な歩留まりにて製造可能となる。すなわち、このキャパシタ素子の容量値は下部電極２の傾斜端面２ａの大きさや肉薄傾斜部４ａの膜厚に依存するが、上述した製造方法によれば、傾斜端面２ａの大きさや肉薄傾斜部４ａの膜厚を０．０１〜０．１μｍ（１０〜１００ｎｍ）という高い精度で規定することができるため、小容量ではあっても容量値のバラツキを効果的に抑制して製造歩留まりを高めることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態例に係る薄膜キャパシタ素子の断面図である。
【図２】該薄膜キャパシタ素子の平面図である。
【図３】該薄膜キャパシタ素子の製造工程を示す断面図である。
【図４】該薄膜キャパシタ素子の製造工程を示す断面図である。
【図５】該薄膜キャパシタ素子の製造工程を示す断面図である。
【図６】該薄膜キャパシタ素子の製造工程を示す断面図である。
【図７】該薄膜キャパシタ素子の製造工程を示す平面図である。
【図８】該薄膜キャパシタ素子の製造工程を示す平面図である。
【図９】該薄膜キャパシタ素子の製造工程を示す平面図である。
【図１０】該薄膜キャパシタ素子の製造工程を示す平面図である。
【図１１】従来例に係る薄膜キャパシタ素子の断面図である。
【符号の説明】
【００２３】
１  基板
２  下部電極
２ａ，３ａ  傾斜端面
３  絶縁層
４  誘電体層
４ａ  肉薄傾斜部
５  上部電極
６  第１のレジストマスク
６ａ，７ａ，８ａ  側面
７  第２のレジストマスク
８  第３のレジストマスク
１２  下部電極材料
１３  絶縁層材料
１４  誘電体層材料
【図１】
2006120842.tif 000003
【図２】
2006120842.tif 000004
【図３】
2006120842.tif 000005
【図４】
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【図５】
2006120842.tif 000007
【図６】
2006120842.tif 000008
【図７】
2006120842.tif 000009
【図８】
2006120842.tif 000010
【図９】
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【図１０】
2006120842.tif 000012
【図１１】
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