(57)【要約】【課題】  フォトリソグラフィー工程を削減するとともに、活性領域の縮小により半導体装置の集積度を高める。【解決手段】  フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２をパターニングすることによりゲートトレンチ１１４ｂを形成する。次に、ゲートトレンチ１１４ｂ内にゲート電極材料１１１〜１１３を埋め込み、これをエッチバックした後、シリコン窒化膜１０２を除去する。そして、これにより形成されたコンタクトホール内にコンタクトプラグを埋め込む。これにより、拡散層コンタクトパターンを用いることなく、コンタクトプラグを形成できるとともに、コンタクトプラグの周縁が素子分離領域と活性領域の境界と実質的に一致することから、活性領域を縮小することが可能となる。【選択図】          図５
2006120904.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域に囲まれ、ソース／ドレイン拡散領域及びチャネル領域を有する活性領域と、前記チャネル領域上に設けられたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側面を覆うサイドウォール及び前記ゲート電極の上面を覆うキャップをさらに備え、前記サイドウォール及び前記キャップは、互いに同じ絶縁材料によって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁材料が酸化シリコンであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクトプラグの上面と前記キャップの上面が同一平面を構成していることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記素子分離領域は、素子分離用溝に絶縁体が埋め込まれた構造を有していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
メモリセル領域及び周辺回路領域を少なくとも有する半導体装置であって、
前記メモリセル領域及び周辺回路領域は、いずれも、素子分離領域に囲まれ、ソース／ドレイン拡散領域及びチャネル領域を有する複数の活性領域と、前記チャネル領域上にそれぞれ設けられたゲート電極と、前記ソース／ドレイン拡散領域にそれぞれ接続されたコンタクトプラグとを備え、
前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、いずれも前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする半導体装置。
【請求項７】
半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、
前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、
少なくとも前記フィールド形成用絶縁膜をパターニングすることによりゲートトレンチを形成する第３のステップと、
前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、
前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、
前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第４のステップは、前記ゲートトレンチの側面部分に絶縁材料からなるサイドウォールを形成する第３のサブステップと、導電材料によって前記ゲートトレンチを埋める第４のサブステップと、不要な前記導電材料を除去することにより、前記ゲート電極を形成する第５のサブステップとを含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第５のサブステップは、前記ゲート電極の上面が前記フィールド形成用絶縁膜の上面よりも低くなるよう、前記導電材料を除去することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォールを構成する絶縁材料は、前記フィールド形成用絶縁膜の材料とは異なることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第４のステップは、前記ゲート電極の上面に絶縁材料からなるキャップを形成する第６のサブステップをさらに含むことを特徴とする請求項９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第６のサブステップは、前記フィールド形成用絶縁膜及び前記ゲート電極を覆う絶縁膜を形成した後、前記フィールド形成用絶縁膜の上面が露出するまで前記絶縁膜を研磨することにより行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記キャップを構成する絶縁材料は、前記フィールド形成用絶縁膜の材料とは異なることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記フィールド形成用絶縁膜の材料が窒化シリコンであることを特徴とする請求項７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、活性領域にＭＯＳトランジスタが形成された半導体装置に関する。また、本発明は半導体装置の製造方法に関し、特に、活性領域にＭＯＳトランジスタを形成する方法に関する。
【背景技術】
【０００２】
従来、半導体基板上にＭＯＳトランジスタを形成する方法としては、以下の方法が一般的に用いられている。まず、フィールド形成用絶縁膜をマスクとして半導体基板に素子分離領域を形成する。次に、フィールド形成用絶縁膜を剥離して活性領域を露出させた後、導電膜を堆積させ、これをパターニングすることによってゲート電極を形成する。そして、ゲート電極の側面にサイドウォールを形成した後、ソース／ドレイン拡散領域に接続するコンタクトプラグを形成することによって、ＭＯＳトランジスタが完成する。
【０００３】
しかしながら、従来の方法では、フィールド形成用絶縁膜を形成するためのマスクパターン（アクティブフィールドパターン）、ゲート電極を形成するためのマスクパターン（ゲート電極パターン）及びコンタクトプラグを形成するためのマスクパターン（拡散層コンタクトパターン）といった３つのマスクパターンが必須であり、これらの一部を省略することは不可能であった。このため、工程数の削減によるコストダウンが困難であるばかりでなく、マスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際にコンタクトプラグと活性領域との位置ずれを考慮しなければならないことから、コンタクトプラグ形成時のマージンを考慮して活性領域をある程度広く確保する必要があり、活性領域を縮小することも困難であった。
【０００４】
しかも、ＬＤＤ（Lightly Doped Drain）領域やセルフアラインコンタクトを形成するためには、ゲート電極上にキャップ絶縁膜を設ける必要があり、この場合にはゲート電極を含む積層体の合計膜厚がゲート電極の２倍程度となり、アスペクト比が非常に大きくなってしまう。このため、ゲート電極のパターニングにおいて加工マージンが不足したり、サイドウォールやコンタクトプラグなど、ゲート電極間に形成する各種材料の埋め込みマージンや、一旦ゲート電極間に埋め込んだ後除去する層間絶縁膜の加工マージンが不足するといった問題も生じる。この問題は、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルトランジスタのように、ポリメタル構造の採用によりゲート電極の膜厚が大きく、且つ、ゲート電極間が非常に狭いトランジスタにおいては特に顕著となる。
【０００５】
尚、アスペクト比による問題は、特許文献１及び２に記載されているように、ＤＲＡＭのメモリセルトランジスタの製造において、ダマシンプロセスを応用することによりある程度解消する。また、ダマシンプロセスによれば、ゲート電極よりも先にゲート間絶縁膜が形成されることから、ゲート間絶縁膜の被覆率不足による不良（コンタクト同士のショート）を防止することが可能となる。しかしながら、この場合であってもフォトリソグラフィー工程を大幅に削減したり、活性領域を大幅に縮小することは困難であった。
【特許文献１】特開２００２−４３５４４号公報
【特許文献２】特開２００２−１１０９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、フォトリソグラフィー工程を削減することが可能な半導体装置及びその製造方法を提供することである。
【０００７】
また、本発明の他の目的は、活性領域の縮小により集積度を高めることが可能な半導体装置及びその製造方法を提供することである。
【０００８】
また、本発明のさらに他の目的は、ゲート電極材料やゲート電極間に形成する各種材料の埋め込みが容易な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、素子分離領域に囲まれ、ソース／ドレイン拡散領域及びチャネル領域を有する活性領域と、前記チャネル領域上に設けられたゲート電極と、前記ソース／ドレイン拡散領域に接続されたコンタクトプラグとを備え、前記コンタクトプラグの周縁のうち前記素子分離領域側の辺は、前記素子分離領域と前記活性領域の境界と実質的に一致していることを特徴とする。
【００１０】
本発明によれば、コンタクトプラグの周縁よりもさらに外側部分には実質的に活性領域が存在しないことから、活性領域の縮小により集積度を高めることが可能となる。
【００１１】
また、本発明による半導体装置の製造方法は、半導体基板上に所定のパターンを有するフィールド形成用絶縁膜を形成する第１のステップと、前記フィールド形成用絶縁膜を用いて素子分離領域を形成する第２のステップと、少なくとも前記フィールド形成用絶縁膜をパターニングすることによりゲートトレンチを形成する第３のステップと、前記ゲートトレンチ内に少なくともゲート電極を埋め込む第４のステップと、前記フィールド形成用絶縁膜を除去することにより、コンタクトホールを形成する第５のステップと、前記コンタクトホール内にコンタクトプラグを埋め込む第６のステップとを備えることを特徴とする。
【００１２】
本発明によれば、フィールド形成用絶縁膜を利用することによってゲート電極やコンタクトプラグを形成していることから、コンタクトプラグを活性領域に対して自己整合的に形成することができる。これにより、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグを形成することができることから、フォトリソグラフィー工程数を削減することが可能となる。また、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。
【００１３】
本発明における第２のステップは、前記フィールド形成用絶縁膜をマスクとして前記半導体基板に素子分離用溝を形成する第１のサブステップと、前記素子分離用溝を絶縁体によって埋め込む第２のサブステップとを含んでいることが好ましい。これによれば、素子分離領域がＳＴＩ構造となるため高い平坦性を得ることができ、その結果、ゲートトレンチの形成などの加工を容易に行うことが可能となる。
【発明の効果】
【００１４】
このように、本発明によれば、拡散層コンタクトパターンが不要となることから、フォトリソグラフィー工程数が削減されるだけでなく、活性領域の縮小により集積度を高めることも可能となる。さらに、ゲートトレンチやコンタクトホールのアスペクト比が抑えられることから、ゲート電極を構成する各種材料の埋め込みや、コンタクトプラグを構成する各種材料の埋め込みを容易に行うことも可能となる。
【００１５】
したがって、本発明は、ＤＲＡＭのように高い集積度が求められ、且つ、コストダウンに対する要求が非常に強い半導体装置への適用が特に効果的である。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について、本発明の対象をＤＲＡＭとした場合を例に説明する。
【００１７】
ＤＲＡＭの表面は、多数のメモリセルが配置される「メモリセル領域」と、デコーダなどの周辺回路が配置される「周辺回路領域」に分けられるが、本実施形態による方法では、メモリセル領域のトランジスタ（メモリセルトランジスタ）と、周辺回路領域のトランジスタを同じ方法を用いて同時に形成する。したがって、以下の説明に用いる断面図（図１など）では、左側にメモリセル領域Ｍの部分断面を図示し、右側に周辺回路領域Ｐの部分断面を図示している。
【００１８】
まず、図１に示すように、熱酸化により半導体基板１００の表面にシリコン酸化膜１０１を形成し、さらに、シリコン酸化膜１０１上にＣＶＤ(Chemical Vapor Deposition）法によりシリコン窒化膜１０２を形成する。そして、図示しないマスクパターン（アクティブフィールドパターン）を用いて、活性領域となる部分以外のシリコン窒化膜１０２を除去する。これにより、半導体基板１００の表面は、活性領域となる部分のみがシリコン窒化膜１０２によって覆われた状態となる。このようにしてパターニングされたシリコン窒化膜１０２は、素子分離領域を形成するための「フィールド形成用絶縁膜」として用いられる。
【００１９】
次に、フィールド形成用絶縁膜であるシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１及び半導体基板１００をエッチングし、深さ３５０ｎｍ程度の素子分離用溝１０３を形成する。次いで、半導体基板１００を約１０００℃で熱酸化することにより、素子分離用溝１０３の内壁に膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を形成した後、ＣＶＤ法によって膜厚４５０〜５００ｎｍ程度の厚いシリコン酸化膜１０４を堆積させる。これにより、素子分離用溝１０３はシリコン酸化膜１０４によって埋め込まれた状態となる。そして、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing）法により、シリコン窒化膜１０２の上面が露出するまでシリコン酸化膜１０４を研磨し、その表面を平坦化すれば、素子分離領域１０５が完成する。このように、トレンチ構造を有する素子分離領域１０５は、一般に、ＳＴＩ（Shallow Trench Isolation）と呼ばれる。半導体基板１００のうち、素子分離領域１０５に囲まれた領域は活性領域１０６となる。
【００２０】
次に、シリコン窒化膜１０２を介してホウ素（Ｂ）などの不純物をイオン注入することにより、活性領域１０６にｐ型ウエル層１０７を形成する。尚、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、Ｎ型ＭＯＳトランジスタを形成すべき領域をマスクで覆った状態で、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入することによりｎ型ウエル層（ディープｎウェル層）を形成し、次いで、マスクを用いることなくホウ素（Ｂ）などの不純物をイオン注入することによりｐ型ウエル層１０７を形成すればよい。
【００２１】
図２は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＡ−Ａ線に沿った断面が図１に示すメモリセル領域Ｍの断面に対応している。図２に示すように、上記の工程が完了すると、メモリセル領域Ｍには素子分離領域１０５に囲まれた複数の活性領域１０６が規則的に配置された状態となる。上述の通り、この段階では、活性領域１０６はフィールド形成用絶縁膜であるシリコン窒化膜１０２によって覆われている。
【００２２】
次に、図示しないマスクパターン（ゲート電極パターン）を用いて、ゲート電極を形成すべき領域１１４ａに存在するシリコン窒化膜１０２及びシリコン酸化膜１０４を除去することにより、図３に示すように、ゲートトレンチ１１４ｂを形成する。これにより、活性領域１０６では、ゲートトレンチ１１４ｂの底部において半導体基板１００（或いはシリコン酸化膜１０１）の表面が露出した状態となる。
【００２３】
次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜１０８を全面に形成した後、図４に示すように、シリコン酸化膜１０８をエッチバックする。これにより、半導体基板１００の表面とほぼ平行な面に形成されたシリコン酸化膜１０８は全て除去され、ゲートトレンチ１１４ｂの側面部分にサイドウォール１０８ａが形成される。また、活性領域１０６では、ゲートトレンチ１１４ｂの底部において半導体基板１００の表面が露出した状態となる。このように、本実施形態においては、ゲート電極よりも先にゲート間絶縁膜（サイドウォール１０８ａ）が形成されることから、ゲート間絶縁膜の被覆率不足による不良（コンタクト同士のショート）を防止することが可能となる。
【００２４】
この状態で、リン（Ｐ）やヒ素（Ａｓ）などの不純物を斜め方向からイオン注入することにより、サイドウォール１０８ａの下部にＬＤＤ領域１０９を形成する。さらに、必要に応じてホウ素（Ｂ）などの不純物を垂直方向からイオン注入することにより、チャネル領域１０７ａにチャネルドープを行っても構わない。尚、ＬＤＤ領域１０９の形成やチャネル領域１０７ａへのチャネルドープを、メモリセル領域Ｍと周辺回路領域Ｐとで別個に行う場合には、一方をマスクした状態でそれぞれ別個にイオン注入を行えばよい。また、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、Ｐ型ＭＯＳトランジスタを形成すべき領域に対しては、ホウ素（Ｂ）などの不純物を斜め方向からイオン注入することによりＬＤＤ領域１０９を形成し、必要に応じて、リン（Ｐ）やヒ素（Ａｓ）などの不純物を垂直方向からイオン注入することにより、チャネル領域１０７ａにチャネルドープを行えばよい。
【００２５】
その後、熱酸化を行うことにより半導体基板１００の表面に膜厚６〜７ｎｍ程度のゲート絶縁膜１１０を形成する。
【００２６】
次に、図５に示すように、リン(Ｐ）などの不純物をドープしたポリシリコン膜１１１、窒化タングステン(ＷＮｘ）膜１１２及びタングステン(Ｗ）膜１１３を順次堆積させる。ポリシリコン膜１１１の形成にはＣＶＤ法を用いることができ、その膜厚は、ゲートトレンチ１１４ｂが完全に埋まらないよう、ある程度薄い膜厚に設定する必要がある。例えば、メモリセル領域Ｍにおけるゲートトレンチ１１４ｂの深さ及び幅がそれぞれ２００ｎｍ及び１００ｎｍであれば、ポリシリコン膜１１１の膜厚としては、２０〜３０ｎｍ程度に設定すればよい。また、窒化タングステン膜１１２及びタングステン膜１１３の形成にはＣＶＤ法を用いることができる。窒化タングステン膜１１２の膜厚は、ポリシリコン膜１１１と同様、ゲートトレンチ１１４ｂが完全に埋まらないよう、十分薄い膜厚に設定する必要がある。窒化タングステン膜１１２はバリア層として用いられるため、その膜厚は５〜１０ｎｍ程度で十分である。一方、タングステン膜１１３の膜厚は、少なくともゲートトレンチ１１４ｂが完全に埋まるよう、十分に厚く設定する必要がある。
【００２７】
次に、図６に示すように、タングステン膜１１３及び窒化タングステン膜１１２をエッチバックし、さらに、ポリシリコン膜１１１をエッチバックする。エッチバック量としては、タングステン膜１１３及びポリシリコン膜１１１の上面が、フィールド形成用絶縁膜であるシリコン窒化膜１０２の上面よりも低くなる（半導体基板１００の表面に近くなる）ように設定する必要がある。これにより生じる段差は、追って説明するキャップの加工（研磨加工）マージンを吸収できるように設定され、例えば、研磨変動量が最大５０ｎｍ程度であれば、段差が８０ｎｍ〜１２０ｎｍとなるように設定すればよい。これにより、ゲートトレンチ１１４ｂの内部には、ゲート電極１１４が埋め込まれた状態となる。
【００２８】
図７は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＢ−Ｂ線に沿った断面が図６に示すメモリセル領域Ｍの断面に対応している。図７に示すように、上記の工程が完了すると、活性領域１０６は、シリコン窒化膜１０２で覆われた部分、ゲート電極１１４で覆われた部分、サイドウォール１０８ａで覆われた部分からなる３つの部分に分けられることになる。
【００２９】
次に、図８に示すように、ＣＶＤ法により厚いシリコン酸化膜１１５を全面に形成した後、図９に示すように、シリコン窒化膜１０２の上面が露出するまでＣＭＰ法によりシリコン酸化膜１１５を研磨する。これにより、ゲート電極１１４の上面がキャップ１１５ａによって覆われた状態となる。尚、ゲート電極１１４の側面は、上述の通り、サイドウォール１０８ａによって覆われている。本実施形態では、サイドウォール１０８ａを構成する絶縁材料とキャップ１１５ａを構成する絶縁材料がいずれも酸化シリコンである点が重要である。
【００３０】
次に、図１０に示すように、エッチングによりシリコン窒化膜１０２を全て除去し、これによりコンタクトホール１２０ａを形成する。エッチングの方法については特に限定されないが、少なくとも、サイドウォール１０８ａ及びキャップ１１５ａの材料である酸化シリコンに対して高い選択比を確保できる方法を用いる必要がある。このようなエッチング方法としては、例えば、りん酸（Ｈ３ＰＯ４）系エッチャントを用いたウエットエッチングが挙げられる。
【００３１】
次に、リン（Ｐ）やヒ素（Ａｓ）などの不純物をイオン注入し、Ｎ型のソース／ドレイン拡散領域１１６を形成する。尚、ソース／ドレイン拡散領域１１６の形成をメモリセル領域Ｍと周辺回路領域Ｐとで別個に行う場合には、一方をマスクした状態でそれぞれ別個にイオン注入を行えばよい。また、周辺回路領域Ｐに形成する回路をＣＭＯＳ構造とする場合には、Ｐ型ＭＯＳトランジスタを形成すべき領域に対しては、ホウ素（Ｂ）などの不純物をイオン注入することにより、Ｐ型のソース／ドレイン拡散領域１１６を形成すればよい。これにより、ソース／ドレイン拡散領域１１６は、活性領域１０６に対して自己整合的に形成されることになる。
【００３２】
次に、図１１に示すように、ソース／ドレイン拡散領域１１６上のシリコン酸化膜１０１を除去した後、チタン（Ｔｉ）膜１１７、窒化チタン（ＴｉＮｘ）膜１１８及びブランケットタングステン（Ｗ）膜１１９をＣＶＤ法により順次堆積させる。チタン膜１１７はシリサイドを形成するための膜であり、窒化チタン膜１１８はチタン膜１１７とブランケットタングステン膜１１９との間のバリア層としての役割を果たす。これらの膜厚は、それぞれ８〜１２ｎｍ程度及び１３〜１７ｎｍ程度に設定すればよい。一方、ブランケットタングステン膜１１９の膜厚は、少なくともコンタクトホール１２０ａが完全に埋まるよう、十分に厚く設定する必要がある。本実施形態においては、コンタクトホール１２０ａのアスペクト比が十分に小さいため、上述した各種導電材料の埋め込みは、困難無く行うことが可能である。
【００３３】
次に、図１２に示すように、キャップ１１５ａの上面が露出するまでＣＭＰ法によりチタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９を研磨する。これにより、コンタクトホール１２０ａ（図１０参照）内にコンタクトプラグ１２０が埋め込まれた状態となる。
【００３４】
図１３は、上記の工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図であり、図中のＣ−Ｃ線に沿った断面が図１２に示すメモリセル領域Ｍの断面に対応している。図１３に示すように、上記の工程が完了すると、コンタクトプラグ１２０は活性領域１０６に対して自己整合的に形成されることになる。このため、図１２及び図１３に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになる。このことは、活性領域１０６が実質的にゲート電極１１４、サイドウォール１０８ａ及びコンタクトプラグ１２０によってのみ覆われることを意味する。したがって、メモリセル領域Ｍにおいては、マスクずれに起因するリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来のようにマスクパターン（拡散層コンタクトパターン）を用いてコンタクトプラグを形成する際のマージンなどを考慮して活性領域１０６をやや広めに形成する必要がなく、活性領域１０６の面積を最小限に抑えることが可能となる。
【００３５】
その後は、図１４に示すように、一般的な方法を用いて、メモリセル領域Ｍにはビット線１２１やメモリセルキャパシタ１２２を形成し、周辺回路領域Ｐには必要な各種配線１２３を形成した後、図示しないが、メモリセル領域Ｍ及び周辺回路領域Ｐとも、さらに上部に必要な層数の配線層すれば、本実施形態による半導体装置が完成する。
【００３６】
以上説明したように、本実施形態では、フィールド形成用絶縁膜であるシリコン窒化膜１０２を利用してゲート電極１１４やコンタクトプラグ１２０を形成していることから、コンタクトプラグ１２０を活性領域１０６に対して自己整合的に形成することができる。つまり、マスクパターン（拡散層コンタクトパターン）を用いることなく、コンタクトプラグ１２０を形成することができる。これによりフォトリソグラフィー工程数が削減されるばかりでなく、図１２及び図１３に示すように、コンタクトプラグ１２０の周縁のうち素子分離領域１０５側の辺１２０ｂは、素子分離領域１０５と活性領域１０６の境界と実質的に一致することになるため、メモリセル領域Ｍにおいてはリフレッシュ特性の低下を防止することが可能となり、周辺回路領域Ｐにおいては、従来に比べ、活性領域を大幅に縮小することが可能となる。
【００３７】
また、本実施形態によれば、ゲートトレンチ１１４ｂやコンタクトホール１２０ａのアスペクト比が十分に抑えられることから、ゲート電極１１４を構成する各種材料の埋め込みや、コンタクトプラグ１２０を構成する各種材料の埋め込みを容易に行うことができる。
【００３８】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３９】
例えば、上記実施形態においては、本発明の適用対象をＤＲＡＭとしているが、本発明の対象がこれに限定されるものではなく、他の半導体メモリやプロセッサ、さらには、ＤＲＡＭ混載プロセッサなど、種々の半導体装置に適用することが可能である。
【００４０】
また、上記実施形態においては、素子分離領域１０５がＳＴＩ構造を有しているが、素子分離領域１０５をＬＯＣＯＳ法（Local Oxidation of Silicon）によって形成しても構わない。但し、本実施形態のように、素子分離領域１０５をＳＴＩ構造とすれば、素子分離領域１０５上のシリコン酸化膜１０４をほぼ平坦とすることができるため、ゲートトレンチの形成などの加工をより容易に行うことが可能である。
【００４１】
また、上記実施形態においては、ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の積層体によってゲート電極１１４を構成しているが、ゲート電極の構造・材料については特に限定されない。したがって、ポリシリコン膜のみからなる単層構造であっても構わない。同様に、上記実施形態においては、チタン膜１１７、窒化チタン膜１１８及びブランケットタングステン膜１１９の積層体によってコンタクトプラグ１２０を構成しているが、コンタクトプラグの構造・材料についても特に限定されない。
【図面の簡単な説明】
【００４２】
【図１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０１の形成〜ｐ型ウエル層１０７の形成）を示す部分断面図である。
【図２】図１に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１１４ｂの形成〜シリコン酸化膜１０８の形成）を示す部分断面図である。
【図４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（サイドウォール１０８ａの形成）を示す部分断面図である。
【図５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１１１、窒化タングステン膜１１２及びタングステン膜１１３の形成）を示す部分断面図である。
【図６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ゲート電極１１４の形成）を示す部分断面図である。
【図７】図６に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１１５の形成）を示す部分断面図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（キャップ１１５ａの形成）を示す部分断面図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（コンタクトホール１２０ａの形成）を示す部分断面図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ソース／ドレイン拡散領域１１６の形成〜ブランケットタングステン膜１１９の形成）を示す部分断面図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（コンタクトプラグ１２０の形成）を示す部分断面図である。
【図１３】図１２に示す工程が完了したメモリセル領域Ｍのパターン形状を示す部分平面図である。
【図１４】本発明の好ましい実施形態による半導体装置の部分断面図である。
【符号の説明】
【００４３】
１００      半導体基板
１０１      シリコン酸化膜
１０２      シリコン窒化膜
１０３      素子分離用溝
１０４      シリコン酸化膜
１０５      素子分離領域
１０６      活性領域
１０７      ｐ型ウエル層
１０７ａ    チャネル領域
１０８      シリコン酸化膜
１０８ａ    サイドウォール
１０９      ＬＤＤ領域
１１０      ゲート絶縁膜
１１１      ポリシリコン膜
１１２      窒化タングステン膜
１１３      タングステン膜
１１４      ゲート電極
１１４ａ    ゲート電極を形成すべき領域
１１４ｂ    ゲートトレンチ
１１５      シリコン酸化膜
１１５ａ    キャップ
１１６      ソース／ドレイン拡散領域
１１７      チタン膜
１１８      窒化チタン膜
１１９      ブランケットタングステン膜
１２０      コンタクトプラグ
１２０ａ    コンタクトホール
１２０ｂ    コンタクトホールの辺
１２１      ビット線
１２２      メモリセルキャパシタ
１２３      各種配線
Ｍ          メモリセル領域
Ｐ          周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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