(57)【要約】【課題】  異なるアクセスタイムを有する複数のアクセス対象に対する余分なアクセスタイムを削減できる集積回路装置、電子機器及びデータアクセス方法を提供する。【解決手段】  集積回路装置２００は、ウェイトサイクル数がｋ（２≦ｋ、ｋは整数）種類である第１〜第ｍ（ｋ≦ｍ、ｍは整数）のデータ記憶部と、第ｊ（１≦ｊ≦ｍ、ｊは整数）のチップセレクト指定レジスタに、第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号のいずれを用いて第ｊのデータ記憶部に対してアクセスするかを指定するための第１〜第ｍのチップセレクト指定レジスタと、アドレスデータに基づき第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別するアドレスデコーダとを含む。第ｊのチップセレクト指定レジスタで指定されたチップセレクト信号がアクティブで、第ｊのデータ記憶部に対するアクセスであると判別されたとき、アクセスが許可される。【選択図】      図４
2006163936.tif 000002
【特許請求の範囲】
【請求項１】
アクセス要求元が各データ記憶部にアクセスするときのウェイトサイクル数がｋ（２≦ｋ、ｋは整数）種類である第１〜第ｍ（ｋ≦ｍ、ｍは整数）のデータ記憶部と、
第ｊ（１≦ｊ≦ｍ、ｊは整数）のチップセレクト指定レジスタに、前記アクセス要求元が第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号のいずれを用いて第ｊのデータ記憶部に対してアクセスするかを指定するための指定情報が設定される第１〜第ｍのチップセレクト指定レジスタと、
前記アクセス要求元からのアドレスデータに基づいて、前記第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別するアドレスデコーダとを含み、
前記アクセス要求元からのアクセスがあった場合に、前記第ｊのチップセレクト指定レジスタに設定された指定情報より指定された前記第１〜第ｎのチップセレクト信号の１つがアクティブであり、且つ前記アクセスが前記アドレスデコーダにより前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセスを許可することを特徴とする集積回路装置。
【請求項２】
請求項１において、
第ｊのアクセス禁止検出回路が、前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセス禁止を検出する第１〜第ｍのアクセス禁止検出回路と、
第ｊのアクセス無効化回路が、前記第ｊのアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセスを無効化する第１〜第ｍのアクセス無効化回路とを含み、
前記第ｊのアクセス禁止検出回路が、
前記第ｊのチップセレクト指定レジスタにより指定された前記第１〜第ｎのチップセレクト信号の１つが非アクティブであり、且つ前記アクセス要求元からのアクセスが、前記アドレスデコーダにより前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記第ｊのデータ記憶部に対するアクセス禁止を検出し、
前記第ｊのアクセス無効化回路が、
前記第ｊのアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセスを無効化することを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記第ｊアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセス禁止を、前記アクセス要求元に対する割り込みにより通知することを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
所与の画像生成部が前記アクセス要求元として前記第１〜第ｍのデータ記憶部の１つに保持させた画像データを、表示部を駆動する表示ドライバに対して供給することを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項６】
表示パネルと、
画像データに基づいて前記表示パネルを駆動する表示ドライバと、
前記表示ドライバに対し、前記第１〜第ｍのデータ記憶部の１つに保持されたデータを前記画像データとして供給する請求項４記載の集積回路装置とを含むことを特徴とする電子機器。
【請求項７】
アクセス要求元が各データ記憶部にアクセスするときのウェイトサイクル数がｋ（２≦ｋ、ｋは整数）種類である第１〜第ｍ（ｋ≦ｍ、ｍは整数）のデータ記憶部に対するデータアクセス方法であって、
第ｊ（１≦ｊ≦ｍ、ｊは整数）のデータ記憶部に対し、前記アクセス要求元からの第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号のいずれを用いてアクセスするかを指定し、
前記アクセス要求元からのアクセスがあった場合に、前記アクセス要求元からのアドレスデータに基づいて、前記第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別し、
前記第ｊのデータ記憶部に対して指定された前記第１〜第ｎのチップセレクト信号の１つがアクティブであり、且つ前記アクセスが前記アドレスデータに基づいて前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記アクセス要求元の第ｊのデータ記憶部に対するアクセスを許可することを特徴とするデータアクセス方法。
【請求項８】
請求項７において、
前記アクセスが前記アドレスデータに基づいて前記第ｊのデータ記憶部に対するアクセスであり、且つ第ｊのデータ記憶部に対して指定された前記第１〜第ｎのチップセレクト信号の１つが非アクティブであると判別されたとき、前記アクセス要求元の第ｊのデータ記憶部に対するアクセス禁止を検出し、
前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセスを無効化することを特徴とするデータアクセス方法。
【請求項９】
請求項７又は８において、
前記第ｊのデータ記憶部に対するアクセス禁止を、前記アクセス要求元に対する割り込みにより通知することを特徴とするデータアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、電子機器及びデータアクセス方法に関する。
【背景技術】
【０００２】
中央演算処理装置（Central Processing Unit：ＣＰＵ）は、一般的に、メモリＩＣ（Integrated Circuit）や周辺ＩＣにアクセスしながら所定のデータ処理を行う。近年の半導体技術の進展により、ＣＰＵの高性能化が進むと共に、メモリＩＣの大容量化やメモリＩＣや周辺ＩＣのアクセスタイムが短くなり、データ処理能力の向上が図られている。
【０００３】
ところが、メモリＩＣの構造や周辺ＩＣの特性等に応じて、ＣＰＵがアクセスするＩＣのアクセスタイムが異なる。そのためＣＰＵは、アクセス対象に応じてバスサイクルを長くする等して、種々のＩＣにアクセスできるようにしている。最近では、周辺ＩＣの高機能化に伴い、レジスタ以外に、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等のメモリブロックが集積化され、ＣＰＵが周辺ＩＣ内のレジスタやメモリブロックにアクセスすることが多くなっている。
【０００４】
図１２に、ＣＰＵと周辺ＩＣとの一般的な接続関係を模式的に示す。
【０００５】
ＣＰＵ（広義にはアクセス要求元）１０は、周辺ＩＣ２０とバスを介して接続される。バスは、アドレスデータＡＤを伝送するためのアドレスバスやアクセスデータＤを伝送するためのデータバス、アクセス制御信号線を含む。アクセス制御信号線を介して、リードライト制御信号ＲＷ、チップセレクト信号ＣＳがＣＰＵ１０から周辺ＩＣ２０に供給される。リードライト制御信号ＲＷは、周辺ＩＣ２０へのアクセスがリードアクセスかライトアクセスかを指定するための制御信号である。チップセレクト信号ＣＳは、周辺ＩＣ２０へのアクセスであることを指定するための制御信号である。またアクセス制御信号線を介してウェイト信号ＷＡＩＴが、周辺ＩＣからＣＰＵ１０に供給される。ウェイト信号ＷＡＩＴは、ＣＰＵ１０のバスサイクルの終了を待たせるための制御信号である。
【０００６】
周辺ＩＣ２０は、ホストインタフェース（InterFace：Ｉ／Ｆ）回路２２、データ記憶部（広義にはアクセス対象）としての第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２とを含む。
【０００７】
第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２は、それぞれ正常にデータにアクセスするためのアクセスタイムが定められる。図１２では、第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のアクセスタイムが異なる。そのためＣＰＵ１０が第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２にアクセスする場合に、最短のアクセスタイムでアクセスするためのウェイトサイクル数が異なる。図１２では、第１のメモリＭＥＭ１のウェイトサイクル数が３クロック、第２のメモリＭＥＭ２のウェイトサイクル数が５クロック、第１のレジスタＲＥＧ１のウェイトサイクル数が１クロック、第２のレジスタＲＥＧ２のウェイトサイクル数が０クロックである。
【０００８】
即ち、例えばＣＰＵ１０の基本バスサイクルが２クロックであるものとすると、ＣＰＵ１０は、第１のメモリＭＥＭ１に対して５（＝２＋３）クロックでアクセスできる。同様に、ＣＰＵ１０は、第２のメモリＭＥＭ２に対して７（＝２＋５）クロックでアクセスでき、第１のレジスタＲＥＧ１に対して３（＝２＋１）クロック、第２のレジスタＲＥＧ２に対して２（＝２＋０）クロックでアクセスできる。
【０００９】
ホストＩ／Ｆ回路２２は、ＣＰＵ１０からのアドレスデータＡＤ、アクセスデータＤ、アクセス制御信号を受けて、第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２の１つに対してアクセス制御を行う。またホストＩ／Ｆ回路２２は、ＣＰＵ１０からのアクセス対象に応じてバスサイクルの終了を待たせるウェイト信号ＷＡＩＴを出力する。
【００１０】
図１３（Ａ）、図１３（Ｂ）に、図１２のＣＰＵ１０のアクセスタイミングのタイミング図を示す。
【００１１】
図１３（Ａ）は、ＣＰＵ１０の第１のメモリＭＥＭ１に対するリードアクセスのタイミング図を表したものである。図１３（Ｂ）は、ＣＰＵ１０の第１のレジスタＲＥＧ１に対するライトアクセスのタイミング図を表したものである。
【００１２】
図１３（Ａ）、図１３（Ｂ）に示すように、周辺ＩＣ２０が、ウェイト信号ＷＡＩＴによりＣＰＵ１０のバスサイクルの終了を待たせる。例えば、アクセス対象毎にアクセスアドレスとウェイト時間とを割り当てておき、ＣＰＵ１０からのアクセスアドレスをデコードすることで、アクセス対象に必要なウェイト時間を判別し、該ウェイト時間に対応してウェイト信号ＷＡＩＴを出力する。
【００１３】
こうすることで、例えば図１３（Ａ）に示すように、ＣＰＵ１０からのリードアドレスＲＡ（或いはリードライト制御信号ＲＷを含む）をデコードするだけで、ウェイトサイクル数３に対応したタイミングでウェイト信号ＷＡＩＴをアクティブ（Ｌレベル）にできる。或いは、例えば図１３（Ｂ）に示すように、ＣＰＵ１０からのライトアドレスＷＡ（或いはリードライト制御信号ＲＷを含む）をデコードするだけで、ウェイトサイクル数１に対応したタイミングでウェイト信号ＷＡＩＴをアクティブにできる。
【００１４】
以上のようにＣＰＵ１０は、周辺ＩＣ２０のアクセス対象に応じた最短のアクセスタイムでそれぞれをアクセスできる。
【特許文献１】特開平５−３０７５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図１２のＣＰＵ１０の種類によっては、ウェイト信号ＷＡＩＴによりバスサイクルの終了を待たせることができないものがある。このようなＣＰＵが、図１２の周辺ＩＣ２０の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２の１つをアクセスする場合、これらの中で最長のアクセスタイムに合わせて、一律のウェイトサイクル数でアクセスしなければならない。図１２の周辺ＩＣ２０の場合、第２のメモリＭＥＭ２のアクセスタイムが最長で、そのウェイトサイクル数は５である。
【００１６】
従って、例えば図１２のＣＰＵ１０が、第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のそれぞれを１回ずつアクセスしたときの合計のウェイトサイクル数は、９（＝３＋５＋１＋０）クロックである。これに対して、ウェイト信号ＷＡＩＴで制御できないＣＰＵが、図１２の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のそれぞれを１回ずつアクセスしたときの合計のウェイトサイクル数は、２０（＝５＋５＋５＋５）クロックとなる。
【００１７】
このようにウェイト信号ＷＡＩＴで制御できないＣＰＵでは、周辺ＩＣ２０の全般的なアクセスタイムが長くなり、データ処理能力を低下させてしまうという問題がある。
【００１８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、アクセス要求元を例えばウェイト信号で制御することなく、異なるアクセスタイムを有する複数のアクセス対象に対する余分なアクセスタイムを削減できる集積回路装置、電子機器及びデータアクセス方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために本発明は、
アクセス要求元が各データ記憶部にアクセスするときのウェイトサイクル数がｋ（２≦ｋ、ｋは整数）種類である第１〜第ｍ（ｋ≦ｍ、ｍは整数）のデータ記憶部と、
第ｊ（１≦ｊ≦ｍ、ｊは整数）のチップセレクト指定レジスタに、前記アクセス要求元が第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号のいずれを用いて第ｊのデータ記憶部に対してアクセスするかを指定するための指定情報が設定される第１〜第ｍのチップセレクト指定レジスタと、
前記アクセス要求元からのアドレスデータに基づいて、前記第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別するアドレスデコーダとを含み、
前記アクセス要求元からのアクセスがあった場合に、前記第ｊのチップセレクト指定レジスタに設定された指定情報より指定された前記第１〜第ｎのチップセレクト信号の１つがアクティブであり、且つ前記アクセスが前記アドレスデコーダにより前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセスを許可する集積回路装置に関係する。
【００２０】
本発明においては、複数のデータ記憶部を有する集積回路装置において、第１〜第ｍのデータ記憶部のそれぞれについて、第１〜第ｎのチップセレクト信号のいずれか１つを用いてアクセスできるようにしている。そして、データ記憶部毎に、第１〜第ｎのチップセレクト信号のいずれを用いるかを指定できるようにしている。
【００２１】
チップセレクト信号が１つの場合には、第１〜第ｍのデータ記憶部のうち最長のアクセスタイムを有するデータ記憶部に合わせてアクセスする必要があった。これに対して、チップセレクト信号の数を２以上でｍより小さい数としたので、ｎ個のグループに分割して、少なくとも１つのグループでは最長のアクセスタイムを有するデータ記憶部に合わせてアクセスする必要がなくなる。この結果、最悪のアクセスタイムを有するデータ記憶部を基準に一律のウェイトサイクル数のバスサイクルを実行する必要がなくなり、集積回路装置に対するデータアクセス能力の低下を抑えることができるようになる。
【００２２】
なお、ｎとｍが同じ場合には、データ記憶部毎にチップセレクト信号を割り当てれば済むが、ｎを２以上でｍより小さい数の場合としたので、最悪のアクセスタイムを有するデータ記憶部を基準に一律のアクセスタイムでアクセスする必要がなくなる。
【００２３】
また本発明に係る集積回路装置では、
第ｊのアクセス禁止検出回路が、前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセス禁止を検出する第１〜第ｍのアクセス禁止検出回路と、
第ｊのアクセス無効化回路が、前記第ｊのアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセスを無効化する第１〜第ｍのアクセス無効化回路とを含み、
前記第ｊのアクセス禁止検出回路が、
前記第ｊのチップセレクト指定レジスタにより指定された前記第１〜第ｎのチップセレクト信号の１つが非アクティブであり、且つ前記アクセス要求元からのアクセスが、前記アドレスデコーダにより前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記第ｊのデータ記憶部に対するアクセス禁止を検出し、
前記第ｊのアクセス無効化回路が、
前記第ｊのアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセスを無効化することができる。
【００２４】
本発明によれば、第１〜第ｍのチップセレクト指定レジスタの設定内容に誤りがあっても、集積回路装置の第１〜第ｍのデータ記憶部が不正にアクセスされることを防止できる。
【００２５】
また本発明に係る集積回路装置では、
前記第ｊアクセス禁止検出回路によって検出された前記第ｊのデータ記憶部に対するアクセス禁止を、前記アクセス要求元に対する割り込みにより通知することができる。
【００２６】
本発明によれば、アクセス要求元が、割り込みによる通知を受けて、第ｊのデータ記憶部に対するアクセス禁止があったことを認識できるため、無効化されたアクセスがいずれのアクセスであるかを確認できるようになる。
【００２７】
また本発明に係る集積回路装置では、
所与の画像生成部が前記アクセス要求元として前記第１〜第ｍのデータ記憶部の１つに保持させた画像データを、表示部を駆動する表示ドライバに対して供給することができる。
【００２８】
本発明によれば、画像生成部として機能するアクセス要求元に、ウェイト信号による制御する機能を省略させることができる上に、データアクセス能力の低下を抑える集積回路装置を提供できる。
【００２９】
また本発明は、上記のいずれか記載の集積回路装置を含む電子機器に関係する。
【００３０】
また本発明は、
表示パネルと、
画像データに基づいて前記表示パネルを駆動する表示ドライバと、
前記表示ドライバに対し、前記第１〜第ｍのデータ記憶部の１つに保持されたデータを前記画像データとして供給する上記記載の集積回路装置とを含む電子機器に関係する。
【００３１】
本発明によれば、ウェイト信号による制御する機能を省略させることができる上に、データアクセス能力の低下を抑える集積回路装置を含む電子機器を提供できる。この結果、電子機器の低コスト化を図ることが可能となる。
【００３２】
また本発明は、
アクセス要求元が各データ記憶部にアクセスするときのウェイトサイクル数がｋ（２≦ｋ、ｋは整数）種類である第１〜第ｍ（ｋ≦ｍ、ｍは整数）のデータ記憶部に対するデータアクセス方法であって、
第ｊ（１≦ｊ≦ｍ、ｊは整数）のデータ記憶部に対し、前記アクセス要求元からの第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号のいずれを用いてアクセスするかを指定し、
前記アクセス要求元からのアクセスがあった場合に、前記アクセス要求元からのアドレスデータに基づいて、前記第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別し、
前記第ｊのデータ記憶部に対して指定された前記第１〜第ｎのチップセレクト信号の１つがアクティブであり、且つ前記アクセスが前記アドレスデータに基づいて前記第ｊのデータ記憶部に対するアクセスであると判別されたとき、前記アクセス要求元の第ｊのデータ記憶部に対するアクセスを許可するデータアクセス方法に関係する。
【００３３】
また本発明に係るデータアクセス方法では、
前記アクセスが前記アドレスデータに基づいて前記第ｊのデータ記憶部に対するアクセスであり、且つ第ｊのデータ記憶部に対して指定された前記第１〜第ｎのチップセレクト信号の１つが非アクティブであると判別されたとき、前記アクセス要求元の第ｊのデータ記憶部に対するアクセス禁止を検出し、
前記アクセス要求元の前記第ｊのデータ記憶部に対するアクセスを無効化することができる。
【００３４】
また本発明に係るデータアクセス方法では、
前記第ｊのデータ記憶部に対するアクセス禁止を、前記アクセス要求元に対する割り込みにより通知することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３６】
１．  集積回路装置
図１に、ＣＰＵと本実施形態における集積回路装置との接続関係を模式的に示す。
【００３７】
図１において、図１２と同一部分には同一符号を付し、適宜説明を省略する。
【００３８】
ＣＰＵ（広義にはアクセス要求元）１００は、集積回路装置２００とバスを介して接続される。バスは、アドレスデータＡＤを伝送するためのアドレスバスやアクセスデータＤを伝送するためのデータバス、アクセス制御信号線を含む。アクセス制御信号線を介して、リードライト制御信号ＲＷ、複数のチップセレクト信号がＣＰＵ１００から集積回路装置２００に供給される。図１では、チップセレクト信号が２種類（第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２）である例を示している。
【００３９】
リードライト制御信号ＲＷは、集積回路装置２００へのアクセスがリードアクセスかライトアクセスかを指定するための制御信号である。
【００４０】
第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２は、集積回路装置２００が有する複数のデータ記憶部（広義にはリソース）（図１では第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２）のうち、各チップセレクト信号に割り当てられたデータ記憶部群へのアクセスであることを指定するための制御信号である。
【００４１】
即ち、集積回路装置２００が有する複数のデータ記憶部のそれぞれは、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のいずれか１つに割り当てることができるようになっている。そして、アクセス要求元であるＣＰＵ１００が、アクセス対象となるデータ記憶部に応じて、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のいずれか１つをアクティブにしてアクセスする。
【００４２】
本実施形態における集積回路装置２００は、図１２のようなウェイト信号ＷＡＩＴを出力する機能が省略されている。これにより、ＣＰＵ１００は、集積回路装置２００からのウェイト信号ＷＡＩＴにより、ＣＰＵ１０のバスサイクルの終了を待たせる機能を不要にできる。
【００４３】
集積回路装置２００は、ホストＩ／Ｆ回路２１０、データ記憶部（広義にはアクセス対象）としての第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２とを含む。
【００４４】
図１２で説明したように、第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のアクセスタイムは、互いに異なる。そのためＣＰＵ１００が第１及び第２のメモリＭＥＭ１、ＭＥＭ２と第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のいずれかにアクセスする毎に、ウェイトサイクル数が異なる。図１では、第１のメモリＭＥＭ１のウェイトサイクル数が３クロック、第２のメモリＭＥＭ２のウェイトサイクル数が５クロック、第１のレジスタＲＥＧ１のウェイトサイクル数が１クロック、第２のレジスタＲＥＧ２のウェイトサイクル数が０クロックである。
【００４５】
即ち、例えばＣＰＵ１００の基本バスサイクルが２クロックであるものとすると、ＣＰＵ１００は、第１のメモリＭＥＭ１に対して５（＝２＋３）クロックでアクセスできる。同様に、ＣＰＵ１００は、第２のメモリＭＥＭ２に対して７（＝２＋５）クロックでアクセスでき、第１のレジスタＲＥＧ１に対して３（＝２＋１）クロック、第２のレジスタＲＥＧ２に対して２（＝２＋０）クロックでアクセスできる。
【００４６】
ホストＩ／Ｆ回路２１０は、ＣＰＵ１００からのアドレスデータＡＤ、アクセスデータＤ、アクセス制御信号を受けて、第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２の１つに対してアクセス制御を行う。
【００４７】
次に、このような構成を有する図１の集積回路装置２００の効果について、本実施形態の比較例との対比して説明する。比較例では、ＣＰＵが、チップセレクト信号ＣＳａ、ＣＳｂを用いて、各チップセレクト信号を用いて周辺ＩＣとメモリとをアクセスする構成を有している。
【００４８】
図２に、比較例における構成ブロック図を示す。
【００４９】
但し、図２において図１２と同一部分には同一符号を付し、適宜説明を省略する。
【００５０】
図２では、ＣＰＵ３００が、周辺ＩＣ２０及びメモリＩＣ３２０とバスを介して接続される。バスは、アドレスデータＡＤを伝送するためのアドレスバスやアクセスデータＤを伝送するためのデータバス、アクセス制御信号線を含む。アクセス制御信号線を介して、リードライト制御信号ＲＷがＣＰＵ１００から周辺ＩＣ２０及びメモリＩＣ３２０に供給される。またアクセス制御信号線を介して、チップセレクト信号ＣＳａが、ＣＰＵ３００から周辺ＩＣ２０に供給され、チップセレクト信号ＣＳｂが、ＣＰＵ３００からメモリＩＣ３２０に供給される。
【００５１】
ＣＰＵ３００は、図１のＣＰＵ１００と同様に、ウェイト信号ＷＡＩＴによりバスサイクルの終了を待たせる機能を有しない。そしてＣＰＵ３００は、チップセレクト信号ＣＳａを用いて周辺ＩＣ２０をアクセスすると共に、チップセレクト信号ＣＳｂを用いてメモリＩＣ３２０をアクセスする。
【００５２】
ここで、周辺ＩＣ２０のウェイトサイクル数が５クロック、メモリＩＣ３２０のウェイトサイクル数が２クロックであるものとする。
【００５３】
この場合、ＣＰＵ３００は、アクセス対象に応じて、予め決められたウェイトサイクル数のバスサイクルでアクセスする。そのためＣＰＵ３００は、まず、アクセス対象が周辺ＩＣ２０であるかメモリＩＣ３２０であるかを判別する。そして、アクセス対象に応じてチップセレクト信号をアクティブにした状態で、ＣＰＵ３００が、該アクセス対象に応じたウェイトサイクル数を有するバスサイクルでアクセスする。
【００５４】
例えばＣＰＵ３００は、周辺ＩＣ２０をアクセスする場合にはチップセレクト信号ＣＳａをアクティブにして、ウェイトサイクル数が５クロックのバスサイクルを実行する。またＣＰＵ３００は、メモリＩＣ３２０をアクセスする場合にはチップセレクト信号ＣＳｂをアクティブにして、ウェイトサイクル数が３クロックのバスサイクルを実行する。
【００５５】
図３に、図１の本実施形態の効果を説明する図を示す。
【００５６】
図３では、図２の比較例との対比において、図１の本実施形態の効果を示している。より具体的には、ＣＰＵが、周辺ＩＣ２０の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のそれぞれを１回ずつアクセスしたときの合計のウェイトサイクル数を示している。
【００５７】
比較例では、ＣＰＵ３００は、周辺ＩＣ２０の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２の中で最長のアクセスタイムに合わせて、アクセスしなければならない。周辺ＩＣ２０の場合、第２のメモリＭＥＭ２のアクセスタイムが最長で、そのウェイトサイクル数は５である。
【００５８】
そのため例えば、ＣＰＵ３００が、周辺ＩＣ２０の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のそれぞれを１回ずつアクセスしたときの合計のウェイトサイクル数は、２０（＝５＋５＋５＋５）クロックとなる。
【００５９】
これに対して、本実施形態では、集積回路装置２００が複数のチップセレクト信号を受け付け、チップセレクト信号毎にデータ記憶部を割り当てることができる。
【００６０】
そこで例えば第２のメモリＭＥＭ２を第２のチップセレクト信号ＣＳ２に割り当て、第１のメモリＭＥＭ１、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２を第１のチップセレクト信号ＣＳ１に割り当てるものとのする。
【００６１】
第１のチップセレクト信号ＣＳ１に割り当てられた第１のメモリＭＥＭ１、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のうち、最長のアクセスタイムを有するのは、ウェイトサイクル数が３クロック必要である第１のメモリＭＥＭ１である。従って、第１のチップセレクト信号ＣＳ１を用いた場合は、ＣＰＵ３００は、ウェイトサイクル数を３クロック有するバスサイクルでアクセスする。
【００６２】
第２のチップセレクト信号ＣＳ２に割り当てられた第２のメモリＭＥＭ２には、ウェイトサイクル数が５クロック必要である。従って、第２のチップセレクト信号ＣＳ２を用いた場合は、ＣＰＵ３００は、ウェイトサイクル数を５クロック有するバスサイクルでアクセスする。
【００６３】
従って、ＣＰＵ１００が、周辺ＩＣ２０の第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のそれぞれを１回ずつアクセスしたときの合計のウェイトサイクル数は、１４（＝３×３＋５）クロックとなる。このため、無駄にウェイトサイクル数を増やさずに済み、周辺ＩＣ２０の全般的なアクセスタイムを短くでき、結果的にデータ処理能力の低下を抑えることができるようになる。
【００６４】
以上のように、アクセス要求元であるＣＰＵが複数のチップセレクト信号を出力できる場合であっても、図２に示すようにアクセス対象側においてデータ記憶部毎にチップセレクト信号を割り当てることができないときには、最悪のアクセスタイムを有するデータ記憶部を基準に一律のウェイトサイクル数のバスサイクルを実行する必要がある。ところが、図１で説明したように、アクセス対象側においてデータ記憶部毎にチップセレクト信号を割り当てることで、最悪のアクセスタイムを有するデータ記憶部を基準に一律のウェイトサイクル数のバスサイクルを実行する必要がなくなり、集積回路装置２００に対するデータアクセス能力の低下を抑えることができるようになる。
【００６５】
図４に、図１の集積回路装置２００の詳細な構成例のブロック図を示す。
【００６６】
集積回路装置２００は、第１〜第ｍ（ｍは整数）のデータ記憶部（ＭＥＭ１、ＭＥＭ２、ＲＥＧ１、ＲＥＧ２、・・・）と、データ記憶部毎に第１〜第ｎ（２≦ｎ＜ｍ、ｎは整数）のチップセレクト信号ＣＳ１〜ＣＳｎのいずれを用いるかを指定するための第１〜第ｍのチップセレクト指定レジスタＣＳ１ｒｅｇ〜ＣＳｍｒｅｇと、アドレスデコーダＡＤＥＣとを含むことができる。
【００６７】
第１〜第ｍのデータ記憶部にＣＰＵ１００（アクセス要求元）がアクセスするときのウェイトサイクル数は、ｋ（２≦ｋ≦ｍ、ｋは整数）種類である。
【００６８】
第ｊ（１≦ｊ≦ｍ、ｊは整数）のチップセレクト指定レジスタＣＳｊｒｅｇには、第ｊのデータ記憶部に対し、ＣＰＵ１００（アクセス要求元）からの第１〜第ｎのチップセレクト信号ＣＳ１〜ＣＳｎのいずれを用いてアクセスするかを指定するための指定情報が設定される。アドレスデコーダＡＤＥＣは、ＣＰＵ１００（アクセス要求元）からのアドレスデータに基づいて、第１〜第ｍのデータ記憶部のいずれに対するアクセスであるかを判別する。第１〜第ｍのデータ記憶部の各データ記憶部には、予めアドレスが割り当てられる。そのためアクセス要求からのアドレスデータに基づいて、どのデータ記憶部に割り当てられたアドレスであるかを判別できる。
【００６９】
ＣＰＵ１００（アクセス要求元）からのアクセスがあった場合に、第ｊのチップセレクト指定レジスタに設定された指定情報より指定された第１〜第ｎのチップセレクト信号の１つがアクティブであり、且つＣＰＵ１００からのアクセスがアドレスデコーダＡＤＥＣにより第ｊのデータ記憶部に対するアクセスであると判別されたとき、ＣＰＵ１００の第ｊのデータ記憶部に対するアクセスを許可する。
【００７０】
なお図４では、ｍが４の場合を示している。即ち、第１〜第４のデータ記憶部として、第１のメモリＭＥＭ１、第２のメモリＭＥＭ２、第１のレジスタＲＥＧ１及び第２のレジスタＲＥＧ２を備えている。
【００７１】
また図４では、ｋが４の場合を示している。即ち、第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のウェイトサイクル数が３クロック、５クロック、１クロック、０クロックの４種類である。
【００７２】
更に図４では、ｎが２の場合を示している。即ち、第１〜第ｎのチップセレクト信号として、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２が供給されている。
【００７３】
図４に示すように、ｍ、ｋ、ｎの組み合わせに限定されるものではなく、第１〜第ｍのデータ記憶部のウェイトサイクル数のばらつき、ＣＰＵ１００のデータアクセス能力、チップセレクト信号の本数増加に伴う製造コストの増加等を考慮して、ｍ、ｋ、ｎを適宜組み合わせることができる。
【００７４】
図４において、アドレスデコーダＡＤＥＣは、第１〜第４のアドレスデコーダＤＥＣ１〜ＤＥＣ４を含む。第１のアドレスデコーダＤＥＣ１は、第１のデータ記憶部としての第１のメモリＭＥＭ１に対応して設けられる。そして第１のアドレスデコーダＤＥＣ１は、ＣＰＵ１００からのアドレスデータＡＤに基づいて、ＣＰＵ１００からのアクセスが第１のメモリＭＥＭ１に対するアクセスであるか否かを判別する。そして第１のアドレスデコーダＤＥＣ１により、ＣＰＵ１００からのアクセスが第１のメモリＭＥＭ１に対するアクセスであると判別され、且つ第１のチップセレクト指定レジスタＣＳ１ｒｅｇに設定された指定情報に対応したチップセレクト信号（図３では、第１のチップセレクト信号ＣＳ１）がアクティブのとき、ＣＰＵ１００からの第１のメモリＭＥＭ１に対するアクセスを許可する。
【００７５】
同様に、第２のアドレスデコーダＤＥＣ２は、第２のデータ記憶部としての第２のメモリＭＥＭ２に対応して設けられる。そして第２のアドレスデコーダＤＥＣ２は、ＣＰＵ１００からのアドレスデータＡＤに基づいて、ＣＰＵ１００からのアクセスが第２のメモリＭＥＭ２に対するアクセスであるか否かを判別する。そして第２のアドレスデコーダＤＥＣ２により、ＣＰＵ１００からのアクセスが第２のメモリＭＥＭ２に対するアクセスであると判別され、且つ第２のチップセレクト指定レジスタＣＳ２ｒｅｇに設定された指定情報に対応したチップセレクト信号（図３では、第２のチップセレクト信号ＣＳ２）がアクティブのとき、ＣＰＵ１００からの第２のメモリＭＥＭ２に対するアクセスを許可する。
【００７６】
同様に、第３のアドレスデコーダＤＥＣ３は、第３のデータ記憶部としての第１のレジスタＲＥＧ１に対応して設けられる。そして第３のアドレスデコーダＤＥＣ３は、ＣＰＵ１００からのアドレスデータＡＤに基づいて、ＣＰＵ１００からのアクセスが第１のレジスタＲＥＧ１に対するアクセスであるか否かを判別する。そして第３のアドレスデコーダＤＥＣ３により、ＣＰＵ１００からのアクセスが第１のレジスタＲＥＧ１に対するアクセスであると判別され、且つ第３のチップセレクト指定レジスタＣＳ３ｒｅｇに設定された指定情報に対応したチップセレクト信号（図３では、第１のチップセレクト信号ＣＳ１）がアクティブのとき、ＣＰＵ１００からの第１のレジスタＲＥＧ１に対するアクセスを許可する。
【００７７】
同様に、第４のアドレスデコーダＤＥＣ４は、第４のデータ記憶部としての第２のレジスタＲＥＧ２に対応して設けられる。そして第４のアドレスデコーダＤＥＣ４は、ＣＰＵ１００からのアドレスデータＡＤに基づいて、ＣＰＵ１００からのアクセスが第２のレジスタＲＥＧ２に対するアクセスであるか否かを判別する。そして第４のアドレスデコーダＤＥＣ４により、ＣＰＵ１００からのアクセスが第２のレジスタＲＥＧ２に対するアクセスであると判別され、且つ第４のチップセレクト指定レジスタＣＳ４ｒｅｇに設定された指定情報に対応したチップセレクト信号（図３では、第１のチップセレクト信号ＣＳ１）がアクティブのとき、ＣＰＵ１００からの第２のレジスタＲＥＧ２に対するアクセスを許可する。
【００７８】
図４に示す集積回路装置２００では、更に、各チップセレクト指定レジスタの指定情報で指定されたチップセレクト信号とは異なるチップセレクト信号を用いたＣＰＵ１００からのアクセスを検出し、このアクセスを無効化することができるようになっている。こうすることで、第１〜第ｍのチップセレクト指定レジスタの設定内容に誤りがあっても、集積回路装置２００の第１〜第ｍのデータ記憶部が不正にアクセスされることを防止できる。
【００７９】
そのため、集積回路装置２００は、第１〜第ｍのアクセス禁止検出回路ＡＰＤ１〜ＡＰＤｍと、第１〜第ｍのアクセス無効化回路ＩＶ１〜ＩＶｍとを含むことができる。第ｊ（１≦ｊ≦ｍ、ｊは整数）のアクセス禁止検出回路ＡＰＤｊ及び第ｊのアクセス無効化回路ＩＶｊは、第ｊのデータ記憶部に対応して設けられる。
【００８０】
第ｊのアクセス禁止検出回路ＡＰＤｊは、ＣＰＵ１００（アクセス要求元）の第ｊのデータ記憶部に対するアクセス禁止を検出する。第ｊのアクセス無効化回路ＩＶｊが、第ｊのアクセス禁止検出回路ＡＰＤｊによって検出された第ｊのデータ記憶部に対するアクセスを無効化する。より具体的には、第ｊのアクセス禁止検出回路ＡＰＤｊが、ＣＰＵ１００（アクセス要求元）からのアクセスが、アドレスデコーダＡＤＥＣ（第ｊのアドレスデコーダ）により第ｊのデータ記憶部に対するアクセスであると判別され、且つ第ｊのチップセレクト指定レジスタＣＳｊｒｅｇにより指定された第１〜第ｎのチップセレクト信号の１つが非アクティブのとき、第ｊのデータ記憶部に対するアクセス禁止を検出する。そして、第ｊのアクセス無効化回路ＩＶｊが、第ｊのアクセス禁止検出回路ＡＰＤｊによって検出された第ｊのデータ記憶部に対するアクセスを無効化する。
【００８１】
更に集積回路装置２００は、第１〜第ｍのアクセス無効化回路によって無効化されたアクセスがあったことを、例えば割り込み信号によりＣＰＵ１００に対して通知するようにしてもよい。
【００８２】
図４において集積回路装置２００は、第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４を含むことができる。各アクセス制御回路は、各データ記憶部に対応して設けられている。第１のアクセス制御回路ＡＣ１は、第１のデータ記憶部としての第１のメモリＭＥＭ１に対応して設けられる。第２のアクセス制御回路ＡＣ２は、第２のデータ記憶部としての第２のメモリＭＥＭ２に対応して設けられる。第３のアクセス制御回路ＡＣ３は、第３のデータ記憶部としての第１のレジスタＲＥＧ１に対応して設けられる。第４のアクセス制御回路ＡＣ４は、第４のデータ記憶部としての第２のレジスタＲＥＧ２に対応して設けられる。
【００８３】
そして、各アクセス制御回路が、各チップセレクト指定レジスタと各アクセス禁止検出回路とを含む。第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４の構成は、それぞれ同様であるため、以下では第１のアクセス制御回路ＡＣ１について説明する。
【００８４】
第１のアクセス制御回路ＡＣ１は、第１のチップセレクト指定レジスタＣＳ１ｒｅｇと、第１のアクセス禁止検出回路ＡＰＤ１と、第１のアクセス無効化制御回路ＩＶＣ１とを含むことができる。第１のチップセレクト指定レジスタＣＳ１ｒｅｇには、第１のメモリＭＥＭ１に対するアクセスを行う際に、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のいずれを用いるかを指定する指定情報が設定される。第１のアクセス禁止検出回路ＡＰＤ１は、第１のチップセレクト指定レジスタＣＳ１ｒｅｇの指定情報とは異なるチップセレクト信号を用いたか否かを検出する。第１のアクセス無効化制御回路ＩＶＣ１は、第１のアクセス禁止検出回路ＡＰＤ１によって検出された、ＣＰＵ１００からのアクセスを無効化する制御を行う。
【００８５】
図５に、図４の第１のアクセス制御回路ＡＣ１の構成例のブロック図を示す。
【００８６】
第１のアクセス禁止検出回路ＡＰＤ１は、セレクタＳＥＬ１１と、デコード結果マスク回路ＤＭ１と、リセットセットフリップフロップＲＳＦＦ１とを含む。セレクタＳＥＬ１１は、第１のチップセレクト指定レジスタＣＳ１ｒｅｇの指定情報で指定されたチップセレクト信号を選択出力する。デコード結果マスク回路ＤＭ１は、第１のアドレスデコーダＤＥＣ１からのデコード結果信号ＤＲ１と、セレクタＳＥＬ１１との出力の反転信号との論理積演算を行う。第１のアドレスデコーダＤＥＣ１において、ＣＰＵ１００からのアクセスが第１のメモリＭＥＭ１に対するアクセスであると判別されたとき、デコード結果信号ＤＲ１がＨレベルとなる。また、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のそれぞれのアクティブレベルはＬレベルである。従って、デコード結果信号ＤＲ１がＨレベルで、且つセレクタＳＥＬ１１からの出力がアクティブレベルのとき、デコード結果マスク回路ＤＭ１の出力はＨレベルとなる。リセットセットフリップフロップＲＳＦＦ１は、デコード結果マスク回路ＤＭ１の出力がＨレベルに変化したときに、保持内容が更新される。例えば初期状態で第１のフラグ信号ＦＬ１がＨレベルのとき、デコード結果マスク回路ＤＭ１の出力がＨレベルに変化した時点でＬレベルに変化する。リセットセットフリップフロップＲＳＦＦ１は、図示しない第１のフラグ用リセットレジスタをＣＰＵ１００がアクセスすることで、初期状態に設定されるようになっている。
【００８７】
第１のアクセス無効化制御回路ＩＶＣ１は、セレクタＳＥＬ１２を含む。セレクタＳＥＬ１２は、第１のチップセレクト指定レジスタＣＳ１ｒｅｇの指定情報で指定されたチップセレクト信号とは異なるチップセレクト信号を、第１のアクセス無効化制御信号ＩＣ１として選択出力する。
【００８８】
図４に示すように、集積回路装置２００は、フラグレジスタＩＮＴＦを含む。フラグレジスタＩＮＴＦの各ビットには、第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４からの第１〜第４のフラグ信号ＦＬ１〜ＦＬ４が設定される。このフラグレジスタＩＮＴＦの設定内容は、ＣＰＵ１００が監視できるようになっている。
【００８９】
また集積回路装置２００は、第１〜第４のフラグ信号ＦＬ１〜ＦＬ４の論理積演算結果を、ＣＰＵ１００の割り込み信号ＩＮＴとして出力する。ＣＰＵ１００は、この割り込み信号ＩＮＴによる通知を受けて、フラグレジスタＩＮＴＦの設定内容を読み出し、どのアクセスが不正であったかを確認できるようになる。
【００９０】
また集積回路装置２００は、第１〜第４のアクセス無効化回路ＩＶ１〜ＩＶ４を含むことができる。第１〜第４のアクセス無効化回路ＩＶ１〜ＩＶ４は、第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４からの第１〜第４のアクセス無効化制御信号ＩＣ１〜ＩＣ４に基づいて、第１〜第４のアドレスデコーダＤＥＣ１〜ＤＥＣ４のデコード結果信号ＤＲ１〜ＤＲ４をマスク制御して、アクセス禁止が検出されたデータ記憶部に対するＣＰＵ１００からのアクセスを無効化できる。
【００９１】
以上のような第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４、アドレスデコーダＡＤＥＣ、第１〜第４のアクセス無効化回路ＩＶ１〜ＩＶ４、フラグレジスタＩＮＴＦ、割り込み信号ＩＮＴを出力するための論理積演算回路は、集積回路装置２００のホストＩ／Ｆ回路２１０に内蔵させることができる。
【００９２】
図６に、図１のＣＰＵ１００がアクセスするアドレス空間の一例を示す。
【００９３】
ＣＰＵ１００が、図４に示す集積回路装置２００に対してアクセスする。この場合、ＣＰＵ１００がアクセスするアドレス空間には、集積回路装置２００の第１〜第４のデータ記憶部のそれぞれに対して予めアドレスが割り当てられている。
【００９４】
例えば第１のチップセレクト信号ＣＳ１に、０ｘ１００００番地から０ｘ１ＦＦＦＦ番地までのアドレス空間を割り当てる。第２のチップセレクト信号ＣＳ２に、２００００番地から２ＦＦＦＦ番地までのアドレス空間を割り当てる。ここで、例えば「０ｘ１００００」は、１６進数表示で「１００００」であることを示す。
【００９５】
そして、０ｘ１００００番地から０ｘ１ＦＦＦＦ番地までのアドレス空間と、０ｘ２００００番地から０ｘ２ＦＦＦＦ番地までのアドレス空間とに、同じように、第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２のアドレスを割り当てる。
【００９６】
ＣＰＵ１００では、集積回路装置２００のデータ記憶部をアクセスする際には、データ記憶部毎に第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のいずれかが割り当てられている。そして、ＣＰＵ１００が第２のメモリＭＥＭ２にアクセスするとき、０ｘ２００００番地から０ｘ２ＦＦＦＦ番地の範囲で第２のメモリＭＥＭ２に割り当てられたアドレスを用いる。またＣＰＵ１００が第１のメモリＭＥＭ１、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２にアクセスするとき、０ｘ１００００番地から０ｘ１ＦＦＦＦ番地の範囲で第１のメモリＭＥＭ１、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２に割り当てられたアドレスを用いる。
【００９７】
そして、第１のチップセレクト信号ＣＳ１がアクティブとなるアドレス空間へのアクセス時には、ウェイトサイクル数が３クロックとなるようにバスサイクルを実行する。また第２のチップセレクト信号ＣＳ２がアクティブとなるアドレス空間へのアクセス時には、ウェイトサイクル数が５クロックとなるようにバスサイクルを実行する。こうすることで、下位１６ビットをデコードすることなく、下位１６ビットを除く上位ビットが「１」であるか「２」であるかをデコードするだけで、第１及び第２のチップセレクト信号ＣＳ１、ＣＳ２のいずれかをアクティブにして、集積回路装置２００のデータ記憶部にアクセスできる。
【００９８】
図７に、本実施形態におけるライトアクセス時のタイミングの一例を示す。
【００９９】
図７は、ＣＰＵ１００の第１のレジスタＲＥＧ１に対するライトアクセスのタイミング図を表したものである。
【０１００】
ＣＰＵ１００は、アクセスアドレスとしてライトアドレスを示すアドレスデータＡＤを出力すると共に、ライトデータであるアクセスデータＤを出力する。このとき、リードライト制御信号ＲＷがＬレベル、第１のチップセレクト信号ＣＳ１がアクティブ、第２のチップセレクト信号ＣＳ２が非アクティブとなる。
【０１０１】
集積回路装置２００の第１、第２及び第４のアドレスデコーダＤＥＣ１、ＤＥＣ２、ＤＥＣ４が、アドレスデータＡＤに基づいて、該アクセスが第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第２のレジスタＲＥＧ２に対するアクセスではないと判別する。一方、第３のアドレスデコーダＤＥＣ３が、アドレスデータＡＤに基づいて、該アクセスが第１のレジスタＲＥＧ１に対するアクセスであると判別する。
【０１０２】
そして、集積回路装置２００の第３のアクセス制御回路ＡＣ３では、第３のアドレスデコーダＤＥＣ３からのデコード結果信号ＤＲ３を参照して、チップセレクト指定レジスタの指定情報により指定された第１のチップセレクト信号ＣＳ１がアクティブのときには正常なアクセスであると判断する。このとき、第１のレジスタＲＥＧ１に対するアクセスが許可され、ＣＰＵ１００はウェイトサイクル数が３クロックであるバスサイクルを実行し、ＣＰＵ１００からのライトデータが第１のレジスタＲＥＧ１に書き込まれる。
【０１０３】
一方、第３のアクセス制御回路ＡＣ３では、第３のアドレスデコーダＤＥＣ３からのデコード結果信号ＤＲ３を参照して、チップセレクト指定レジスタの指定情報により指定された第１のチップセレクト信号ＣＳ１が非アクティブのときには不正なアクセスであると判断する。このとき、第３のフラグ信号ＦＬ３をＬレベルにして、フラグレジスタＩＮＴＦに設定する。
【０１０４】
図８に、本実施形態におけるリードアクセス時のタイミングの一例を示す。
【０１０５】
図８は、ＣＰＵ１００の第２のメモリＭＥＭ２に対するリードアクセスのタイミング図を表したものである。
【０１０６】
ＣＰＵ１００は、アクセスアドレスとしてリードアドレスを示すアドレスデータＡＤを出力する。このとき、リードライト制御信号ＲＷがＨレベル、第１のチップセレクト信号ＣＳ１が非アクティブ、第２のチップセレクト信号ＣＳ２がアクティブとなる。
【０１０７】
集積回路装置２００の第１、第３及び第４のアドレスデコーダＤＥＣ１、ＤＥＣ３、ＤＥＣ４が、アドレスデータＡＤに基づいて、該アクセスが第１のメモリＭＥＭ１、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２に対するアクセスではないと判別する。一方、第２のアドレスデコーダＤＥＣ２が、アドレスデータＡＤに基づいて、該アクセスが第２のメモリＭＥＭ２に対するアクセスであると判別する。
【０１０８】
そして、集積回路装置２００の第２のアクセス制御回路ＡＣ２では、第２のアドレスデコーダＤＥＣ２からのデコード結果信号ＤＲ２を参照して、チップセレクト指定レジスタの指定情報により指定された第２のチップセレクト信号ＣＳ２がアクティブのときには正常なアクセスであると判断する。このとき、第２のメモリＭＥＭ２に対するアクセスが許可され、ＣＰＵ１００はウェイトサイクル数が５クロックであるバスサイクルを実行し、第２のメモリＭＥＭ２からのリードデータがＣＰＵ１００に対して出力される。
【０１０９】
一方、第２のアクセス制御回路ＡＣ２では、第２のアドレスデコーダＤＥＣ２からのデコード結果信号ＤＲ２を参照して、チップセレクト指定レジスタの指定情報により指定された第２のチップセレクト信号ＣＳ２が非アクティブのときには不正なアクセスであると判断する。このとき、第２のフラグ信号ＦＬ２をＬレベルにして、フラグレジスタＩＮＴＦに設定する。
【０１１０】
以上説明したように、異なるアクセスタイムを有する複数のデータ記憶部を有する集積回路装置２００において、データ記憶部毎にチップセレクト信号を割り当てるようにしたので、集積回路装置２００が有するデータ記憶部の最悪のアクセスタイムで一律にアクセスする必要がなくなる。従って、余分なウェイトサイクル数を削減できるので、集積回路装置２００に対するデータアクセス能力を向上させることができるようになる。
【０１１１】
２．  電子機器
本実施形態における集積回路装置は、電子機器に搭載される表示システムを構成する表示コントローラに適用できる。
【０１１２】
図９に、上述の表示システムの構成例のブロック図を示す。図９に示す表示システムが、電子機器に搭載される。
【０１１３】
表示システム６００は、ホスト６０５（広義には画像生成部）、表示コントローラ６１０、表示ドライバ６２０、表示パネル６３０を含む。ホスト６０５は、図１のＣＰＵ１００と、その他に図１では図示しないメモリとを有し、該メモリに記憶されたプログラムを読み込んだＣＰＵが該プログラムに対応した処理を実行することで所定の機能を実現する。ここでは、ホスト６０５が、画像生成部として、表示パネル６３０に表示させる画像に対応した画像データを生成又は加工し、表示コントローラ６１０に供給する。
【０１１４】
表示コントローラ６１０は、表示パネル６３０を駆動する表示ドライバ６２０にホスト１０からの画像データ、又は該画像データを加工処理した画像データを供給することができる。
【０１１５】
表示コントローラ６１０は、本実施形態における集積回路装置の機能及び構成を有する。この場合、ホスト６０５（所与の画像生成部）がアクセス要求元として第１〜第ｍのデータ記憶部の１つに保持させた画像データを、表示部を駆動する表示ドライバに対して供給できる。
【０１１６】
表示ドライバ６２０は、表示コントローラ６１０からの画像データに基づいて表示パネル６３０を駆動することができる。表示パネル６３０として、例えばアクティブマトリクス型或いは単純マトリクス型のＬＣＤパネルを採用できる。
【０１１７】
このように表示コントローラ６１０は、ホスト６０５及び表示ドライバ６２０の間に設けられ、表示コントローラ６１０がホスト６０５に代わって例えば画像データの加工処理を行うことで、ホスト６０５の処理負荷を軽減できる。
【０１１８】
従って、本実施形態における電子機器は、表示パネル６３０と、画像データに基づいて表示パネル６３０を駆動する表示ドライバ６２０と、表示ドライバ６２０に対し、第１〜第ｍのデータ記憶部の１つに保持されたデータを画像データとして供給する表示コントローラ６１０（集積回路装置）とを含むということができる。
【０１１９】
図１０に、図９の表示コントローラ６１０の構成例のブロック図を示す。
【０１２０】
図１０において、図４と同一部分には同一符号を付し、適宜説明を省略する。
【０１２１】
図１０に示す表示コントローラ６１０は、第１〜第４のデータ記憶部としての第１及び第２のメモリＭＥＭ１、ＭＥＭ２、第１及び第２のレジスタＲＥＧ１、ＲＥＧ２の他に、ホストＩ／Ｆ回路６１２、ＬＣＤＩ／Ｆ回路（広義には表示ドライバインタフェース）６１４、メモリコントローラ６１６を含む。
【０１２２】
ホストＩ／Ｆ回路６１２は、図１のホストＩ／Ｆ回路２２の構成及び機能を有する。即ち、ホストＩ／Ｆ回路６１２は、図４の第１〜第４のアクセス制御回路ＡＣ１〜ＡＣ４、アドレスデコーダＡＤＥＣ、第１〜第４のアクセス無効化回路ＩＶ１〜ＩＶ４、フラグレジスタＩＮＴＦ、割り込み信号ＩＮＴを出力するための論理積演算回路を含むことができる。
【０１２３】
ＬＣＤＩ／Ｆ回路６１４は、メモリコントローラ６１６を介して第１又は第２のメモリＭＥＭ１、ＭＥＭ２から読み出された画像データを表示ドライバ６２０に出力する。ＬＣＤＩ／Ｆ回路６１４は、画像データのインタフェース処理（表示ドライバとの間の送信処理や、信号のバッファリング）を行い、インタフェース処理後の画像データを表示ドライバ６２０に出力する。ＬＣＤＩ／Ｆ回路６１４は、同期信号発生回路（図示せず）を含み、表示パネル６３０を駆動するための同期信号（垂直同期信号VSYNC、水平同期信号HSYNC、ドットクロックDCK等）を生成し、該同期信号を表示ドライバ６２０に供給することができる。
【０１２４】
ホストＩ／Ｆ回路６１２及びＬＣＤＩ／Ｆ回路６１４は、メモリコントローラ６１６に対してアクセス要求を出力する。そして、メモリコントローラ６１６が、両Ｉ／Ｆ回路のアクセス要求（ＷＲＱ、ＲＲＱ）の調停を行う。メモリコントローラ６１６は、調停した結果、選択したＩ／Ｆ回路のアクセス要求を、その要求に応じて第１又は第２のメモリＭＥＭ１、ＭＥＭ２に対してリード要求又はライト要求を行う。なおメモリコントローラ６１６は、調停の結果、選択されたＩ／Ｆ回路に対してアクノリッジ信号（ＷＡＣＫ、ＲＡＣＫ）を通知して、その要求が受け入れられたことを通知する。
【０１２５】
このような表示コントローラ６１０では、第１又は第２のメモリＭＥＭ１、ＭＥＭ２に、表示パネル６３０に表示させるための例えば１画面分（或いは少なくとも１走査ライン分）の画像データが保持される。
【０１２６】
図１１に、図１０の表示システムを含む電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
【０１２７】
図１１において、図９又は図１０と同一部分には同一符号を付し、適宜説明を省略する。
【０１２８】
携帯電話機７００は、カメラモジュール７１０を含む。カメラモジュール７１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ６１０に供給する。
【０１２９】
携帯電話機７００は、表示パネル６３０を含む。表示パネル６３０として、液晶表示パネルを採用できる。この場合、表示パネル６３０は、表示ドライバ６２０によって駆動される。表示パネル６３０は、複数の走査線、複数のデータ線、複数の画素を含む。表示ドライバ６２０は、複数の走査線の１又は複数本単位で走査線を選択する走査ドライバの機能を有すると共に、画像データに対応した電圧を複数のデータ線に供給するデータドライバの機能を有する。
【０１３０】
表示コントローラ６１０は、表示ドライバ６２０に接続され、表示ドライバ６２０に対してＲＧＢフォーマットの画像データを供給する。画像データのＲＧＢフォーマットとＹＵＶフォーマットの間の変換は、表示コントローラ６１０内で行うことができる。
【０１３１】
ホスト６０５は、表示コントローラ６１０に接続される。ホスト６０５は、表示コントローラ６１０を制御する。またホスト６０５は、アンテナ７２０を介して受信された画像データを、変復調部７３０で復調した後、表示コントローラ６１０に供給できる。表示コントローラ６１０は、この画像データに基づき、表示ドライバ６２０により表示パネル６３０に表示させる。
【０１３２】
ホスト６０５は、カメラモジュール７１０で生成された画像データを変復調部７３０で変調した後、アンテナ７２０を介して他の通信装置への送信を指示できる。
【０１３３】
ホスト６０５は、操作入力部７４０からの操作情報に基づいて画像データの送受信処理、カメラモジュール７１０の撮像、表示パネルの表示処理を行う。
【０１３４】
なお、図１１では、表示パネル６３０として液晶表示パネルを例に説明したが、これに限定されるものではない。表示パネル６３０は、エレクトロクミネッセンス、プラズマディスプレイ装置であってもよく、これらを駆動する表示ドライバに画像データを供給する表示コントローラに適用できる。
【０１３５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１３６】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１３７】
【図１】ＣＰＵと本実施形態における集積回路装置との接続関係を示す模式図。
【図２】比較例における構成ブロック図。
【図３】図１の本実施形態の効果を説明する図。
【図４】図１の集積回路装置の詳細な構成例のブロック図。
【図５】図４の第１のアクセス制御回路の構成例のブロック図。
【図６】図１のＣＰＵのメモリマップの一例を示す図。
【図７】本実施形態におけるライトアクセス時のタイミングの一例を示す図。
【図８】本実施形態におけるリードアクセス時のタイミングの一例を示す図。
【図９】本実施形態における電子機器に搭載される表示システムの構成例のブロック図。
【図１０】図９の表示コントローラの構成例のブロック図。
【図１１】図１０の表示システムを含む電子機器の構成例のブロック図。
【図１２】ＣＰＵと周辺ＩＣとの一般的な接続関係を示す模式図。
【図１３】図１３（Ａ）、図１３（Ｂ）は図１２のＣＰＵのアクセスタイミングを示すタイミング図。
【符号の説明】
【０１３８】
１０、１００、３００  ＣＰＵ、  ２０  周辺ＩＣ、
２２、２１０  ホストＩ／Ｆ回路、  ２００  集積回路装置、  ３２０  メモリＩＣ、
ＡＣ１〜ＡＣ４  第１〜第４のアクセス制御回路、  ＡＤ  アドレスデータ、
ＡＤＥＣ  アドレスデコーダ、  ＡＰＤ１  第１のアクセス禁止検出回路、
ＣＳ  チップセレクト信号、  ＣＳ１  第１のチップセレクト信号、
ＣＳ２  第２のチップセレクト信号、
ＣＳ１ｒｅｇ  第１のチップセレクト指定レジスタ、  Ｄ  アクセスデータ、
ＤＥＣ１〜ＤＥＣ４  第１〜第４のアドレスデコーダ、
ＤＲ１〜ＤＲ４  デコード結果信号、  ＦＬ１〜ＦＬ４  第１〜第４のフラグ信号、
ＩＣ１〜ＩＣ４  第１〜第４のアクセス無効化信号、  ＩＮＴ  割り込み信号、
ＩＮＴＦ  フラグレジスタ、  ＩＶ１〜ＩＶ４  第１〜第４のアクセス無効化回路、
ＩＶＣ１  第１のアクセス無効化制御回路、  ＭＥＭ１  第１のメモリ、
ＭＥＭ２  第２のメモリ、  ＲＥＧ１  第１のレジスタ、  ＲＥＧ２  第２のレジスタ、
ＲＷ  リードライト制御信号、  ＷＡＩＴ  ウェイト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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