(57)【要約】【課題】ＴＥＧの検査時に必要な労力を少なくすることができる半導体装置の製造方法を提供する。【解決手段】  ＴＥＧ用低耐圧トランジスタのゲート電極４ｄとポリシリコン配線１４を接続配線１４ｄで接続し、ＴＥＧ用高耐圧トランジスタのゲート電極４ｅとポリシリコン配線１４を、接続配線１４ｅで接続する。接続配線１４ｄの少なくとも一部を、ポリシリコン電極４ｄより細くする。ＴＥＧ用高耐圧トランジスタの検査を行う場合、接続配線１４ｄを溶断する必要があるが、接続配線１４ｄの少なくとも一部は細くなっているため、溶断に必要なレーザー照射の回数を少なくすることができる。このため、ＴＥＧの検査時に必要な労力を少なくすることができる。【選択図】      図４
2006310525.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第１ゲート絶縁膜、及び第２のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第２ゲート絶縁膜を形成する工程と、
前記ＴＥＧ用第１ゲート絶縁膜上に位置するＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート絶縁膜上に位置するＴＥＧ用第２ゲート電極、前記半導体基板の上方に位置する電圧印加配線、前記ＴＥＧ用第１ゲート電極と前記電圧印加配線とを接続する第１接続配線、及び、前記ＴＥＧ用第２ゲート電極と前記電圧印加配線とを接続する第２接続配線を形成する工程と、
前記第１接続配線にレーザーを照射することにより、前記第１接続配線を切断する工程と、
前記電圧印加配線に第１の電圧を印加することにより、前記第２のＴＥＧ用トランジスタの検査を行う工程と、
を具備し、
前記第１接続配線を形成する工程において、前記第１接続配線は、レーザーが照射される部分の幅が、該第１接続配線の最も太い部分より細く形成される半導体装置の製造方法。
【請求項２】
半導体基板に、第１のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第１ゲート絶縁膜、及び第２のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第２ゲート絶縁膜を形成する工程と、
前記ＴＥＧ用第１ゲート絶縁膜上に位置するＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート絶縁膜上に位置するＴＥＧ用第２ゲート電極、前記半導体基板の上方に位置する電圧印加配線、前記ＴＥＧ用第１ゲート電極と前記電圧印加配線とを接続する第１接続配線、及び、前記ＴＥＧ用第２ゲート電極と前記電圧印加配線とを接続する第２接続配線を形成する工程と、
前記第１接続配線にレーザーを照射することにより、前記第１接続配線を切断する工程と、
前記電圧印加配線に第１の電圧を印加することにより、前記第２のＴＥＧ用トランジスタの検査を行う工程と、
を具備し、
前記第１接続配線を形成する工程において、前記第１接続配線は、レーザーが照射される部分の幅が、前記ＴＥＧ用第１ゲート絶縁膜の幅より細く形成される半導体装置の製造方法。
【請求項３】
前記第１接続配線を形成する工程において、前記第１接続配線は、少なくともレーザーが照射される部分の幅が、１μｍ以下に形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ＴＥＧ用第１ゲート絶縁膜及び前記ＴＥＧ用第２ゲート絶縁膜を形成する工程において、前記ＴＥＧ用第２ゲート絶縁膜は、前記ＴＥＧ用第１ゲート絶縁膜より厚く形成される請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記ＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート電極、前記電圧印加配線、前記第１接続配線、及び、前記第２接続配線それぞれを形成する工程と、前記第１接続配線を切断する工程の間に、前記電圧印加配線に、前記第１の電圧より低い第２の電圧を印加することにより、前記第１のＴＥＧ用トランジスタの検査を行う工程をさらに具備する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ＴＥＧ用第１ゲート絶縁膜及び前記ＴＥＧ用第２ゲート絶縁膜それぞれは、複数のチップ領域それぞれを互いに分離するスクライブライン上に位置する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ＴＥＧ用第１ゲート絶縁膜及び前記ＴＥＧ用第２ゲート絶縁膜を形成する工程において、前記チップ領域に位置する素子用第１ゲート絶縁膜及び素子用第２ゲート絶縁膜それぞれを形成し、
前記ＴＥＧ用第１ゲート電極及び前記ＴＥＧ用第２ゲート電極を形成する工程において、前記素子用第１ゲート絶縁膜上に位置する素子用第１ゲート電極、及び前記素子用第２ゲート絶縁膜上に位置する素子用第２ゲート電極それぞれを形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記素子用第１ゲート絶縁膜の厚さは前記ＴＥＧ用第１ゲート絶縁膜の厚さに略等しく、前記素子用第２ゲート絶縁膜の厚さは前記ＴＥＧ用第２ゲート絶縁膜の厚さに略等しい請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板の上方に形成され、第１のＴＥＧ用トランジスタのゲート電極である第１ゲート電極と、
前記半導体基板の上方に形成され、第２のＴＥＧ用トランジスタのゲート電極である第２ゲート電極と、
前記半導体基板の上方に形成された電圧印加配線と、
前記第１ゲート電極と前記電圧印加配線とを接続する第１接続配線と、
前記第２ゲート電極と前記電圧印加配線とを接続する第２接続配線と、
を具備し、前記第１接続配線は、一部が該第１接続配線の最も太い部分より細い半導体装置。
【請求項１０】
半導体基板の上方に形成され、第１のＴＥＧ用トランジスタのゲート電極である第１ゲート電極と、
前記半導体基板の上方に形成され、第２のＴＥＧ用トランジスタのゲート電極である第２ゲート電極と、
前記半導体基板の上方に形成された電圧印加配線と、
前記第１ゲート電極と前記電圧印加配線とを接続する第１接続配線と、
前記第２ゲート電極と前記電圧印加配線とを接続する第２接続配線と、
を具備し、前記第１接続配線は、一部が前記第１ゲート電極より細い半導体装置。
【請求項１１】
前記第１のＴＥＧ用トランジスタ、前記第２のＴＥＧ用トランジスタ、前記電圧印加配線、前記第１接続配線、及び前記第２接続配線は、第１のチップ領域及び第２のチップ領域を互いに分離するスクライブライン上に形成されている請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＥＧ（Test Element Group）を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、ＴＥＧの検査時に必要な労力を少なくすることができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置が製造されるシリコンウェハには、半導体装置の製造時に、半導体装置を検査するための素子であるＴＥＧが形成されることが多い（例えば特許文献１参照）。
【特許文献１】特開２００２−３５９２７０号公報（第２段落）
【０００３】
図６（Ａ）は、従来のＴＥＧの構造の一例を説明する為の平面図であり、図６（Ｂ）は図６（Ａ）のＡ−Ａ断面図である。本図に示すＴＥＧは、複数のチップ領域を分割するスクライブライン上に形成されており、第１ＴＥＧ領域１０１ａに形成された低耐圧トランジスタと、第２ＴＥＧ領域１０１ｂに形成された高耐圧トランジスタとを有する。高耐圧トランジスタはＬＯＣＯＳオフセット構造を有しており、ソースとなる不純物領域１０７ｃとチャネル領域の間、及びドレインとなる不純物領域１０７ｄとチャネル領域の間それぞれに、ＬＯＣＯＳ酸化膜１０２を有している。高耐圧トランジスタのゲート絶縁膜１０３ｂは、低耐圧トランジスタのゲート絶縁膜１０３ａより厚い。
【０００４】
低耐圧トランジスタのゲート電極１０４ａと高耐圧トランジスタのゲート電極１０４ｂは、それぞれ接続配線１１４ａ，１１４ｂを介して同一のポリシリコン配線１１４に接続している。
【０００５】
低耐圧トランジスタ及び高耐圧トランジスタを含む全面上には、層間絶縁膜１０８が形成されている。層間絶縁膜１０８には、タングステンプラグ１０９ａ，１０９ｂ，１０９ｃ，１０９ｄが埋め込まれている。タングステンプラグ１０９ａは、低耐圧トランジスタのソースとなる不純物領域１０７ａ上に位置しており、タングステンプラグ１０９ｂは、低耐圧トランジスタのドレインとなる不純物領域１０７ｂ上に位置している。タングステンプラグ１０９ｃ，１０９ｄそれぞれは、高耐圧トランジスタの不純物領域１０７ｃ，１０７ｄ上それぞれに位置している。
【０００６】
層間絶縁膜１０８上にはＡｌ合金配線１１０が形成されている。Ａｌ合金配線１１０は、層間絶縁膜１０８上の接続配線１１０ａ及びタングステンプラグ１０９ａを介して、低耐圧トランジスタの不純物領域１０７ａに接続している。また、Ａｌ合金配線１１０は、層間絶縁膜１０８上の接続配線１１０ｂ及びタングステンプラグ１０９ｃを介して、高耐圧トランジスタの不純物領域１０７ｃに接続している。
【０００７】
また、層間絶縁膜１０８上にはＡｌ合金パッド１１２ａ，１１２ｂが形成されている。Ａｌ合金パッド１１２ａは、層間絶縁膜１０８上の接続配線１１１ａ及びタングステンプラグ１０９ｂを介して、低耐圧トランジスタの不純物領域１０７ｂに接続している。Ａｌ合金パッド１１２ｂは、層間絶縁膜１０８上の接続配線１１１ｂ及びタングステンプラグ１０９ｄを介して、高耐圧トランジスタの不純物領域１０７ｄに接続している。
【０００８】
このような構造を有するＴＥＧにおいて、低耐圧トランジスタの検査を行うときには、パッド１１２ａに端子（図示せず）を接続し、かつポリシリコン配線１１４及びＡｌ合金配線１１０に所定の電圧を加える。これにより、低耐圧トランジスタのゲート電極１０４ａ及びソースとなる不純物領域１０７ａそれぞれには所定の電圧が印加される。なお、高耐圧トランジスタのゲート電極１０４ｂ及びソースとなる不純物領域１０７ｃそれぞれにも電圧が印加されるが、ゲート電極１０４ｂに印加される電圧が低いため、高耐圧トランジスタは動作しない。
【０００９】
一方、高耐圧トランジスタの検査を行うとき、ポリシリコン配線１１４には、低耐圧トランジスタの検査のときより高い電圧が印加される。このため、低耐圧トランジスタのゲート絶縁膜１０３ａが絶縁破壊を起こす可能性があるが、絶縁破壊を起こすと高耐圧トランジスタのゲート絶縁膜１０３ｂに必要な高さの電圧が印加できなくなる。
これを防止するためには、検査前に、ポリシリコン配線１１４とゲート電極１０４ａを接続する接続配線１１４ａを、レーザー照射によって溶断する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ポリシリコン配線と低耐圧トランジスタのゲート電極を接続する配線が太いと、溶断時に複数回レーザー照射を行う必要がある。このため、ＴＥＧの検査時に労力を要していた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＴＥＧの検査時に必要な労力を少なくすることができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、  半導体基板に、第１のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第１ゲート絶縁膜、及び第２のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第２ゲート絶縁膜を形成する工程と、
前記ＴＥＧ用第１ゲート絶縁膜上に位置するＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート絶縁膜上に位置するＴＥＧ用第２ゲート電極、前記半導体基板の上方に位置する電圧印加配線、前記ＴＥＧ用第１ゲート電極と前記電圧印加配線とを接続する第１接続配線、及び、前記ＴＥＧ用第２ゲート電極と前記電圧印加配線とを接続する第２接続配線を形成する工程と、
前記第１接続配線にレーザーを照射することにより、前記第１接続配線を切断する工程と、
前記電圧印加配線に第１の電圧を印加することにより、前記第２のＴＥＧ用トランジスタの検査を行う工程と、
を具備し、
前記第１接続配線を形成する工程において、前記第１接続配線は、レーザーが照射される部分の幅が、該第１接続配線の最も太い部分より細く形成される。
【００１２】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第１ゲート絶縁膜、及び第２のＴＥＧ用トランジスタのゲート絶縁膜であるＴＥＧ用第２ゲート絶縁膜を形成する工程と、
前記ＴＥＧ用第１ゲート絶縁膜上に位置するＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート絶縁膜上に位置するＴＥＧ用第２ゲート電極、前記半導体基板の上方に位置する電圧印加配線、前記ＴＥＧ用第１ゲート電極と前記電圧印加配線とを接続する第１接続配線、及び、前記ＴＥＧ用第２ゲート電極と前記電圧印加配線とを接続する第２接続配線を形成する工程と、
前記第１接続配線にレーザーを照射することにより、前記第１接続配線を切断する工程と、
前記電圧印加配線に第１の電圧を印加することにより、前記第２のＴＥＧ用トランジスタの検査を行う工程と、
を具備し、
前記第１接続配線を形成する工程において、前記第１接続配線は、レーザーが照射される部分の幅が、前記ＴＥＧ用第１ゲート絶縁膜の幅より細く形成される。
【００１３】
これらの半導体装置の製造方法によれば、前記第１接続配線は、レーザーが照射される部分の幅が細い。このため、前記第１接続敗戦の溶断を、従来と比べて容易に行える。従って、ＴＥＧの検査時に必要な労力を少なくすることができる。
【００１４】
前記ポリシリコン膜をパターニングする工程において、前記第１接続配線は、少なくともレーザーが照射される部分の幅が、１μｍ以下に形成されるのが好ましい。
【００１５】
前記ＴＥＧ用第１ゲート絶縁膜及び前記ＴＥＧ用第２ゲート絶縁膜を形成する工程において、前記ＴＥＧ用第２ゲート絶縁膜は、前記ＴＥＧ用第１ゲート絶縁膜より厚く形成されていてもよい。
この場合、前記ＴＥＧ用第１ゲート電極、前記ＴＥＧ用第２ゲート電極、前記電圧印加配線、前記第１接続配線、及び、前記第２接続配線それぞれを形成する工程と、前記第１接続配線を切断する工程の間に、前記電圧印加配線に、前記第１の電圧より低い第２の電圧を印加することにより、前記第１のＴＥＧ用トランジスタの検査を行う工程をさらに具備してもよい。
【００１６】
前記第１ＴＥＧ領域及び前記第２ＴＥＧ領域それぞれは、複数のチップ領域それぞれを互いに分離するスクライブライン上に位置してもよい。
【００１７】
この場合、前記ＴＥＧ用第１ゲート絶縁膜及び前記ＴＥＧ用第２ゲート絶縁膜を形成する工程において、前記チップ領域に位置する素子用第１ゲート絶縁膜及び素子用第２ゲート絶縁膜それぞれを形成し、
前記ＴＥＧ用第１ゲート電極及び前記ＴＥＧ用第２ゲート電極を形成する工程において、前記素子用第１ゲート絶縁膜上に位置する素子用第１ゲート電極、及び前記素子用第２ゲート絶縁膜上に位置する素子用第２ゲート電極それぞれを形成してもよい。
さらにこの場合、前記素子用第１ゲート絶縁膜の厚さは前記ＴＥＧ用第１ゲート絶縁膜の厚さに略等しく、前記素子用第２ゲート絶縁膜の厚さは前記ＴＥＧ用第２ゲート絶縁膜の厚さに略等しいのが好ましい。
【００１８】
本発明に係る半導体装置は、半導体基板の上方に形成され、第１のＴＥＧ用トランジスタのゲート電極である第１ゲート電極と、
前記半導体基板の上方に形成され、第２のＴＥＧ用トランジスタのゲート電極である第２ゲート電極と、
前記半導体基板の上方に形成された電圧印加配線と、
前記第１ゲート電極と前記電圧印加配線とを接続する第１接続配線と、
前記第２ゲート電極と前記電圧印加配線とを接続する第２接続配線と、
を具備し、前記第１接続配線は、一部が該第１接続配線の最も太い部分より細い。
【００１９】
本発明に係る他の半導体装置は、半導体基板の上方に形成され、第１のＴＥＧ用トランジスタのゲート電極である第１ゲート電極と、
前記半導体基板の上方に形成され、第２のＴＥＧ用トランジスタのゲート電極である第２ゲート電極と、
前記半導体基板の上方に形成された電圧印加配線と、
前記第１ゲート電極と前記電圧印加配線とを接続する第１接続配線と、
前記第２ゲート電極と前記電圧印加配線とを接続する第２接続配線と、
を具備し、前記第１接続配線は、一部が前記第１ゲート電極より細い。
【００２０】
これらの半導体装置において、前記第１のＴＥＧ用トランジスタ、前記第２のＴＥＧ用トランジスタ、前記電圧印加配線、前記第１の接続配線、及び前記第２の接続配線は、第１のチップ領域及び第２のチップ領域を互いに分離するスクライブライン上に形成されている。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態について説明する。図１〜図４の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の図である。各図において、（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ断面図である。本実施形態によって製造される半導体装置は、複数のチップ領域を有している。複数のチップ領域それぞれは、第１素子領域に位置する低耐圧トランジスタ、及び第２素子領域に位置する高耐圧トランジスタを有している。また、複数のチップ領域を互いに分離するスクライブライン上に、第１ＴＥＧ領域に位置するＴＥＧ用低耐圧トランジスタと、第２ＴＥＧ領域に位置するＴＥＧ用高耐圧トランジスタとを有している。高耐圧トランジスタ及びＴＥＧ用高耐圧トランジスタそれぞれはＬＯＣＯＳオフセット構造を有しており、チャネル領域とソースの間、及びチャネル領域とドレインの間が、ＬＯＣＯＳ酸化膜によって分離されている。
【００２２】
まず、図１の各図に示すように、シリコン基板１のうち、高耐圧トランジスタのチャネル領域とソースの間、及びチャネル領域とドレインの間それぞれに位置する部分、並びにＴＥＧ用高耐圧トランジスタのチャネル領域とソースの間、及びチャネル領域とドレインの間それぞれに位置する部分に、低濃度不純物領域６ｂ，６ｅを形成する。
【００２３】
次いで、シリコン基板１に素子分離膜２を、ＬＯＣＯＳ酸化法により形成する。これにより、第１素子領域１ａは素子分離膜２によって他の領域から分離される。また、第２素子領域において高耐圧トランジスタのチャネル領域となる部分、ソースとなる部分、及びドレインとなる部分それぞれは、素子分離膜２によって他の領域から分離される。
また、スクライブライン１ｃに位置する第１ＴＥＧ領域１ｄも、素子分離膜２によって他の領域から分離される。さらに、第２ＴＥＧ領域１ｅにおいて、ＴＥＧ用高耐圧トランジスタのチャネル領域となる部分、ソースとなる部分、及びドレインとなる部分それぞれも、素子分離膜２によって他の領域から分離される。
【００２４】
次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂのチャネル領域に位置するシリコン基板１には、高耐圧トランジスタのゲート絶縁膜３ｂが形成され、第２ＴＥＧ領域１ｅに位置するシリコン基板１には、ＴＥＧ用高耐圧トランジスタのゲート絶縁膜３ｅが形成される。また、第１素子領域１ａ及び第１ＴＥＧ領域１ｄそれぞれに位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。
【００２５】
次いで、第１素子領域１ａ、第２素子領域１ｂ、第１ＴＥＧ領域１ｄ、及び第２ＴＥＧ領域１ｅを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａ上及び第１ＴＥＧ領域１ｄそれぞれ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとしたエッチングにより、第１素子領域１ａ及び第１ＴＥＧ領域１ｄそれぞれに位置する熱酸化膜を除去する。その後、フォトレジスト膜を除去する。
【００２６】
次いで、シリコン基板１を再び熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、低耐圧トランジスタのゲート絶縁膜３ａが形成され、第１ＴＥＧ領域に位置するシリコン基板１には、ＴＥＧ用低耐圧トランジスタのゲート絶縁膜３ｄが形成される。また、ゲート絶縁膜３ｂ，３ｅそれぞれも厚くなる。なお、ゲート絶縁膜３ａ，３ｄは互いに略同一の厚さであり、ゲート絶縁膜３ｂ，３ｅは互いに略同一の厚さである。
【００２７】
なお、上記した２つの熱酸化工程において、高耐圧トランジスタ及びＴＥＧ用トランジスタそれぞれのソース及びドレインとなる領域に位置するシリコン基板１にも、熱酸化膜３ｆが形成される。
【００２８】
次いで、図２の各図に示すように、素子分離膜２及びゲート絶縁膜３ａ，３ｂ，３ｅ，３ｆそれぞれを含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、ポリシリコン膜をエッチングする。これにより、ゲート絶縁膜３ａ，３ｂ，３ｄ，３ｅそれぞれ上には、低耐圧トランジスタのゲート電極４ａ、高耐圧トランジスタのゲート電極４ｂ、ＴＥＧ用低耐圧トランジスタのゲート電極４ｄ、及びＴＥＧ用高耐圧トランジスタのゲート電極４ｅが形成される。
【００２９】
また、スクライブライン１ｃに位置する素子分離膜２上には、ポリシリコン配線１４及び接続配線１４ｄ，１４ｅが形成される。接続配線１４ｄ，１４ｅそれぞれは、ポリシリコン配線１４とゲート電極４ｄ，４ｅそれぞれを接続する。接続配線１４ｅの太さはゲート電極４ｅと同じ太さであるが、接続配線１４ｄは、一部を除いてゲート電極４ｄと同じ太さである。接続配線１４ｄの前記した一部は、他の部分より細くなっている。この細くなっている部分の太さは、１μｍ以下であるのが好ましい。
【００３０】
次いで、図３の各図に示すように、素子分離膜２、及びゲート電極４ａ，４ｂ，４ｄ，４ｅそれぞれをマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１ａ，第１ＴＥＧ領域１ｄそれぞれに位置するシリコン基板１には、低濃度不純物領域６ａ，６ｄが形成される。
【００３１】
次いで、ゲート電極４ａ，４ｂ，４ｄ，４ｅを含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，４ｄ，４ｅそれぞれの側壁には、サイドウォール５が形成される。また、ポリシリコン配線１４、及び接続配線１４ｄ，１４ｅそれぞれの側壁にもサイドウォールが形成される。なお、このエッチング工程において熱酸化膜３ｆが除去される。
【００３２】
次いで、素子分離膜２、ゲート電極４ａ，４ｂ，４ｄ，４ｅ、及びサイドウォール５をマスクとして、シリコン基板１に不純物を注入する。これにより、シリコン基板１には、低耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ａ、高耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ｂ、ＴＥＧ用低耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ｄ、及びＴＥＧ用高耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ｅが形成される。
【００３３】
このようにして、チップ領域には低耐圧トランジスタ及び高耐圧トランジスタが形成され、スクライブラインにはＴＥＧ用低耐圧トランジスタ及びＴＥＧ用高耐圧トランジスタが形成される。低耐圧トランジスタとＴＥＧ用低耐圧トランジスタは互いに同一の構成を有しており、高耐圧トランジスタとＴＥＧ用高耐圧トランジスタは互いに同一の構成を有している。
【００３４】
次いで、図４の各図に示すように、低耐圧トランジスタ、高耐圧トランジスタ、ＴＥＧ用低耐圧トランジスタ、及びＴＥＧ用高耐圧トランジスタそれぞれを含む全面上に、層間絶縁膜８をＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、不純物領域７ａ，７ｂ，７ｄ，７ｅそれぞれ上に位置する接続孔８ａ，８ｂ，８ｄ，８ｅが形成される。その後、レジストパターンを除去する。
【００３５】
次いで、接続孔それぞれの中及び層間絶縁膜８上に、タングステン膜をＣＶＤ法により形成する。次いで、層間絶縁膜８上に位置するタングステン膜を、ＣＭＰ法により除去する。これにより、接続孔８ａ，８ｂ，８ｄ，８ｅそれぞれの中にはタングステンプラグ９ａ，９ｂ，９ｄ，９ｅが埋め込まれる。
【００３６】
次いで、層間絶縁膜８上及びタングステンプラグそれぞれ上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。
【００３７】
次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金配線１０ａ，１０ｂ，１５、接続配線１５ｄ，１５ｅ，１６ｄ，１６ｅ、及びＡｌ合金パッド１７ｄ，１７ｅが形成される。Ａｌ合金配線１０ａ，１０ｂそれぞれは、タングステンプラグ９ａ，９ｂを介して不純物領域７ａ，７ｂに接続している。
【００３８】
Ａｌ合金配線１５は、接続配線１５ｄ及びタングステンプラグ９ｄを介して、ＴＥＧ用低耐圧トランジスタのソースとなる不純物領域７ｄに接続している。また、Ａｌ合金配線１５は、接続配線１５ｅ及びタングステンプラグ９ｅを介して、ＴＥＧ用高耐圧トランジスタのソースとなる不純物領域７ｅにも接続している。
【００３９】
Ａｌ合金パッド１７ｄは、接続配線１６ｄ及びタングステンプラグ９ｄを介して、低耐圧トランジスタのドレインとなる不純物領域７ｄに接続している。Ａｌ合金パッド１７ｅは、接続配線１６ｅ及びタングステンプラグ９ｅを介して、ＴＥＧ用高耐圧トランジスタのドレインとなる不純物領域７ｅに接続している。
【００４０】
このような構造を有する半導体装置において、低耐圧トランジスタの検査を行うときには、Ａｌ合金パッド１７ｄに端子（図示せず）を接続し、ポリシリコン配線１４及びＡｌ合金配線１５に所定の電圧（例えば５Ｖ前後程度）を加える。これにより、低耐圧トランジスタのゲート電極４ｄ及びソースとなる不純物領域７ｄそれぞれには所定の電圧が印加され、低電圧トランジスタの検査が行われ、第１素子領域に形成された低耐圧トランジスタの特性が基準を満たすか否かが判断される。
【００４１】
なお、高耐圧トランジスタのゲート電極４ｅ及びソースとなる不純物領域７ｅそれぞれにも電圧が印加されるが、ゲート絶縁膜３ｅが厚いため、高耐圧トランジスタは動作しない。
【００４２】
一方、ＴＥＧ用高耐圧トランジスタの検査を行うときには、まず、接続配線１４ｄの細くなっている部分を、レーザー照射によって溶断する。溶断される部分は、従来と比べて細いため、レーザーの照射回数を従来と比べて低減させることができる。特に細くなっている部分の幅を１μｍ程度又はこれ以下にすると、一回のレーザー照射で接続配線１４ｄを溶断することができる。
【００４３】
その後、Ａｌ合金パッド１７ｅに端子（図示せず）を接続し、ポリシリコン配線１４及びＡｌ合金配線１５に所定の電圧（例えば１０Ｖ以上）を加える。接続配線１４ｄは溶断されているため、ＴＥＧ用低耐圧トランジスタのゲート電極４ｄには電圧が印加されず、ゲート絶縁膜３ｄの絶縁破壊が防止される。これにより、ＴＥＧ用高耐圧トランジスタのゲート電極４ｅ及びソースとなる不純物領域７ｅそれぞれには必要な高さの電圧が印加され、高耐圧トランジスタの検査が行われる。そして、第２素子領域に形成された高耐圧トランジスタの特性が基準を満たすか否かが判断される。
【００４４】
以上、本発明の第１の実施形態によれば、スクライブライン１ｃに形成されたＴＥＧにおいて、ＴＥＧ用低耐圧トランジスタのゲート電極４ｄとポリシリコン配線１４を接続する接続配線１４ｄの幅を、少なくとも一部で細くしている。ＴＥＧ用高耐圧トランジスタの検査を行う場合には接続配線１４ｄをレーザー照射で溶断する必要があるが、接続配線１４ｄの幅が細いため、レーザー照射回数を従来と比べて少なくすることができる。
従って、ＴＥＧの検査時に必要な労力を少なくすることができる。
【００４５】
図５は、第２の実施形態に係る半導体装置の構成を説明する為の断面図である。本図に示す半導体装置は、第２ＴＥＧ領域１ｅに形成されるＴＥＧ用高耐圧トランジスタの構造を除いて、第１の実施形態によって製造される半導体装置と同一の構造を有する。本実施形態のＴＥＧ用高耐圧トランジスタにおいて、ソース及びドレインとなる２つの不純物領域７ｅそれぞれとチャネル領域の間には素子分離膜２が形成されていない。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４６】
この半導体装置の製造方法は以下の通りである。まず、ＬＯＣＯＳ酸化法を用いてシリコン基板１に素子分離膜２を形成する。次いで、ゲート絶縁膜３ａ，３ｂ，３ｄ，３ｅ、ゲート電極４ａ，４ｂ，４ｄ，４ｅ、ポリシリコン配線１４、接続配線１４ｄ，１４ｅを形成する。これらの形成方法は、第１の実施形態と同一である。
【００４７】
次いで、素子分離膜２、及びゲート電極４ａ，４ｂ，４ｄ，４ｅそれぞれをマスクとして、シリコン基板１に不純物を注入する。これにより、低濃度不純物領域６ａ，６ｄが形成されるとともに、第２ＴＥＧ領域１ｅに位置するシリコン基板１にも、低濃度不純物領域６ｅが形成される。
【００４８】
次いで、サイドウォール５、不純物領域７ａ，７ｂ，７ｄ，７ｅ、層間絶縁膜８、接続孔８ａ，８ｂ，８ｄ，８ｅ、タングステンプラグ９ａ，９ｂ，９ｄ，９ｅ、Ａｌ合金配線１０ａ，１０ｂ、１５、接続配線１５ｄ，１５ｅ，１６ｄ，１６ｅ、及びＡｌ合金パッド１７ｄ，１７ｅを形成する。これらの形成方法は第１の実施形態と同一である。
【００４９】
その後、第１の実施形態と同一の方法により、ＴＥＧ用低耐圧トランジスタの検査、及びＴＥＧ用高耐圧トランジスタの検査を行う。本実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００５０】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、ＴＥＧは、スクライブライン以外の場所に形成されてもよい。
【図面の簡単な説明】
【００５１】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図２】（Ａ）は図１の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図３】（Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図４】（Ａ）は図３の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図５】（Ａ）は第２の実施形態に係る半導体装置を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【図６】（Ａ）は従来のＴＥＧの構造の一例を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図。
【符号の説明】
【００５２】
１…シリコン基板、１ａ…第１素子領域、１ｂ…第２素子領域、１ｃ…スクライブライン、１ｄ，１０１ａ…第１ＴＥＧ領域、１ｅ，１０１ｂ…第２ＴＥＧ領域、２…素子分離膜、３ａ，３ｂ，３ｄ，３ｅ，１０３ａ，１０３ｂ…ゲート絶縁膜、４ａ，４ｂ，４ｄ，４ｅ，１０４ａ，１０４ｂ…ゲート電極、５…サイドウォール、６ａ，６ｂ，６ｄ，６ｅ…低濃度不純物領域、７ａ，７ｂ，７ｄ，７ｅ，１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ…不純物領域、８，１０８…層間絶縁膜、８ａ，８ｂ，８ｄ，８ｅ…接続孔、９ａ，９ｂ，９ｄ，９ｅ，１０９ａ，１０９ｂ，１０９ｃ，１０９ｄ…タングステンプラグ、１０ａ，１０ｂ，１５，１１０…Ａｌ合金配線、１４，１１４…ポリシリコン配線、１４ｄ，１４ｅ，１５ｄ，１５ｅ，１６ｄ，１６ｅ，１１０ａ，１１０ｂ，１１１ａ，１１１ｂ，１１４ａ，１１４ｂ…接続配線、１７ｄ，１７ｅ，１１２ａ，１１２ｂ…Ａｌ合金パッド、１０２…ＬＯＣＯＳ酸化膜
【図１】
2006310525.tif 000003
【図２】
2006310525.tif 000004
【図３】
2006310525.tif 000005
【図４】
2006310525.tif 000006
【図５】
2006310525.tif 000007
【図６】
2006310525.tif 000008