(57)【要約】  【課題】光学系の収差により、セルの配置方向でデバイス特性及びパス遅延が変動する現象を設計時に取り込んでタイミング検証を行なえるようにして、設計マージンの精度を高められるようにする。  【解決手段】例えばワークステーションにより構成される設計支援装置１００は、ＣＰＵ１０１と、主記憶（メインメモリ）１０２と、出力部１０３とを有している。ＬＳＩの遅延計算には、検証の対象であるＬＳＩのレイアウトデータ２０１と、検証の対象であるＬＳＩを構成するセル群における各セルの配置方向を含めた遅延ライブラリ２０２を読み込みながら行なう。これにより、ウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるため、設計マージンの精度を向上することができ、半導体集積回路の歩留りを向上することができる。【選択図】      図１
2006023873.tif 000002
【特許請求の範囲】
【請求項１】
論路回路を構成する複数のセルの種類ごと又は前記論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける前記遅延値に基づいて、前記論理回路の遅延をシミュレーションする半導体集積回路の設計方法であって、
前記シミュレーションは、少なくとも１つの前記セルを含むブロックに対して行ない、
前記遅延ライブラリにおける前記遅延値に、前記ブロックに含まれる前記セルごとの配置方向に依存して変動する遅延値を用いることを特徴とする半導体集積回路の設計方法。
【請求項２】
前記セルごとの配置方向に依存して変動する遅延値には、前記ブロックがウェハ上に形成された場合における単位露光領域内の露光時の物理的要因によって前記ブロックに生じる遅延値を用いることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記遅延ライブラリは、前記露光に用いる露光装置に依存した遅延値を含むことを特徴とする請求項１又は２に記載の半導体集積回路の設計方法。
【請求項４】
論路回路を構成する複数のセルの種類ごと又は前記論理回路における信号経路ごとに算出した遅延値に、前記セルごとの配置方向に依存して変動する遅延値を反映させた遅延ライブラリを作成する工程（ａ）と、
前記論理回路を用いた半導体集積回路におけるレイアウトデータからレイアウトパラメータを抽出することにより、ネットリストを作成する工程（ｂ）と、
作成した前記ネットリストから、一の信号経路に沿ったネットを抽出する工程（ｃ）と、
抽出された前記ネットに沿って、前記セルの配置方向を検出する工程（ｄ）と、
配置方向が検出された前記セルに対して、前記遅延ライブラリにおける前記検出されたセルの配置方向と対応する遅延値を参照しながら、前記セルの遅延値を計算する工程（ｅ）とを備えていることを特徴とする半導体集積回路の設計方法。
【請求項５】
論路回路を構成する複数のセルの種類ごと又は前記論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける前記遅延値に基づいて、前記論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置であって、
前記遅延ライブラリから、前記セルごとの配置方向に依存して変動する変動量を反映させた遅延値を読み込んで保持する第１のメモリ部と、
少なくとも１つの前記セルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対して前記シミュレーションを行なう第２のメモリ部とを備え、
前記セルのレイアウト情報において、前記セルの配置方向は、前記ブロックから前記半導体チップ領域、及び該半導体チップ領域から前記単位露光領域へと階層を移す際にも引き継がれることを特徴とする半導体集積回路の設計支援装置。
【請求項６】
論路回路を構成する複数のセルの種類ごと又は前記論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける前記遅延値に基づいて、前記論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置であって、
前記遅延ライブラリから、前記セルごとの配置方向に依存して変動する変動量を反映させた遅延値を読み込んで保持する第１のメモリ部と、
少なくとも１つの前記セルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対して前記シミュレーションを行なう第２のメモリ部とを備え、
前記セルのネットリストにおいて、前記セルの配置方向は、前記ブロックから前記半導体チップ領域、及び該半導体チップ領域から前記単位露光領域へと階層を移す際にも引き継がれることを特徴とする半導体集積回路の設計支援装置。
【請求項７】
前記遅延ライブラリは、露光を行なう露光装置に依存した遅延値を含むことを特徴とする請求項５又は６に記載の半導体集積回路の設計支援装置。
【請求項８】
論路回路を構成する複数のセルの種類ごと又は前記論理回路における信号経路ごとに算出した遅延値が格納され、前記論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置に用いる遅延ライブラリであって、
前記遅延値は、前記セルの配置方向及び露光に用いられる露光装置ごとに格納されていることを特徴とする遅延ライブラリ。
【請求項９】
前記複数のセルのうち１つのセルを代表セルとし、該代表セルの複数の配置方向及び複数の露光装置に対してそれぞれ第１の遅延値を算出し、算出した第１の遅延値から前記代表セルにおける遅延特性変動係数が決定され、
前記各セルの基準となる１つの配置方向及び基準となる１つの露光装置に対してそれぞれ第２の遅延値を算出し、
算出された各第２の遅延値に、前記遅延特性変動係数をそれぞれ乗ずることにより、前記遅延値が決定されていることを特徴とする請求項８に記載の遅延ライブラリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタを用いた大規模集積回路（ＬＳＩ）を設計する際に、論理回路を伝播する信号の遅延をシミュレーションにより算出する半導体集積回路の設計方法、その設計支援装置及び遅延ライブラリ方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳトランジスタを含むＬＳＩの集積度や性能の向上を目指して、半導体装置におけるパターン（回路パターン）の微細化が急ピッチで進められている。パターンの微細化に伴い、リソグラフィ工程においては、理論的な解像度の限界付近でのパターン形成が行なわれるようになってきており、このため、光近接効果や縮小投影露光装置におけるレンズ収差がパターンに与える影響が大きくなっている。
【０００３】
光近接効果の影響を補正する手法として、光学的近接補正（ＯＰＣ：Optical Proximity Corrction）法があるが、プロセス技術だけで回避することは困難である。また、レンズ収差は、縮小投影露光装置ごとに固有の傾向（ばらつき）を示すことが多く、このような要因と微細化とにより、デバイスごとのばらつきが増大しているため、ＬＳＩ設計の前段階で、ＬＳＩのばらつきを含め高精度にパス遅延を計算することが困難となってきている。
【０００４】
このような問題を解決する１つの方法として、単位露光領域を複数の領域に分割し、その分割された領域ごとにばらつきの大きさ情報を持つ遅延ライブラリが提案されている（例えば、特許文献１を参照。）。
【０００５】
図１１に従来の半導体集積回路の設計方法であって、遅延のシミュレーション方法の処理フローを示す。概略を説明すると、図１１に示すように、まず、工程ＳＴ１０１において、半導体集積回路のレイアウトデータを読み込み、読み込まれたレイアウトデータからレイアウトパラメータを抽出する（ＬＰＥ：Layout Parameter Extaraction）。具体的には、マスクデータから素子寸法を表わすデバイスパラメータを抽出する。さらに、レイアウトデータから、回路の接続情報であるネットリストを生成する。
【０００６】
次に、工程ＳＴ１０２において、生成されたネットリストから、遅延を求めたい信号経路（パス）に沿ったネットを抽出して、パスに沿ったネットデータを作成する。
【０００７】
次に、工程ＳＴ１０３において、パスに沿ったネットデータに対して、単位露光領域を分割した分割領域ごとにばらつきの大きさ情報を持つ遅延ライブラリを参照し、次の工程ＳＴ１０４において、パスに沿ったネットの遅延の計算を行なう。このパスに沿ったネットごとの遅延計算を、シミュレーション対象である半導体集積回路のすべてのパスに対して行なう。
【特許文献１】特開２００３−１９６３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、本願発明者らは、種々の検討の結果、従来の半導体集積回路の設計方法は、単位露光領域を複数の領域に分割した領域ごとにばらつきの大きさの情報を持つ遅延ライブラリを用いたとしても、微細化が進む近年では、縮小投影露光装置のレンズ収差が原因となり、ＬＳＩを構成する最小のレイアウト単位であるセルが配置される方向（レイアウト方向）によって、パスの遅延に差が生じるということを見出した。その一例を図１２（ａ）〜図１２（ｃ）に示す。図１２（ａ）は、図１２（ｂ）に示す第１のインバータ回路のようにＰＭＯＳが図面の上方に位置するレイアウトと、図１２（ｃ）に示す第２のインバータ回路のようにＮＭＯＳが図面の上方に位置するレイアウトとを交互に横方向に並べた回路に対して測定した各飽和ドレイン電流（Ｉｄsat ）を表わしている。図１２（ａ）は、ゲート幅Ｗが０．３２μｍ、０．６４μｍ及び１．２８μｍの３種類のインバータ回路を測定しており、符号Ａはゲート幅が０．３２μｍでＰＭＯＳが上方に位置する第１のインバータ回路群を示し、符号Ｂはゲート幅が０．３２μｍでＮＭＯＳが上方に位置する第２のインバータ回路群を示している。図１２（ａ）から分かるように、各飽和ドレイン電流の値は、第１のインバータ回路群の方が第２のインバータ回路群よりも高い。
【０００９】
このように、デバイスの動作特性がセルの配置方向に依存する現象は、セルの種類が変わってもセルの配置方向によるパス遅延の変動量は異なり、また、縮小投影露光装置によっても異なる。さらには、縮小投影露光装置が同一の機種であっても、その装置を複数使用する場合には、装置（号機）ごとでも異なる。
【００１０】
このようなデバイス特性がセルの配置方向に依存する現象をプロセス的に解決する方法として、レンズ収差を抑制する方法が考えられるが、このレンズ収差を抑制する方法は極めて困難である。また、レンズ収差によるＭＯＳトランジスタの寸法ずれをＯＰＣにより補正する方法も考えられるが、この方法を適用する場合はフォトマスクを縮小投影露光装置ごとに用意しなくてはならず、現実的でない。
【００１１】
本発明は、前記従来の問題を解決し、光学系の収差により、セルの配置方向によってデバイス特性及びパス遅延が変動する現象を設計時のタイミング検証に反映することにより、動作タイミングにおける設計マージンの精度を高められるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体集積回路の設計方法を、遅延ライブラリに登録されるセルごとの遅延値に、各セルの配置方向（レイアウト方向）に依存する遅延値を用いる構成とする。
【００１３】
具体的に、本発明に係る半導体集積回路の設計方法は、論路回路を構成する複数のセルの種類ごと又は論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける遅延値に基づいて、論理回路の遅延をシミュレーションする半導体集積回路の設計方法を対象とし、シミュレーションは、少なくとも１つのセルを含むブロックに対して行ない、遅延ライブラリにおける遅延値にブロックに含まれるセルごとの配置方向に依存して変動する遅延値を用いることを特徴とする。
【００１４】
第１の半導体集積回路の設計方法によると、遅延ライブラリに登録された遅延値に、少なくとも１つのセルを含むブロック内に配置されるセルごとの配置方向に依存して変動する遅延値を用いて論理回路の遅延をシミュレーションするため、ブロック内に配置されるセルに対してその配置方向に応じてタイミング検証を行なえるようになるので、セルの配置方向の影響を受けなくなり、その結果、設計マージンの精度を向上することができる。
【００１５】
第１の半導体集積回路の設計方法において、セルごとの配置方向に依存して変動する遅延値には、ブロックがウェハ上に形成された場合における単位露光領域内の露光時の物理的要因によってブロックに生じる遅延値を用いることが好ましい。
【００１６】
また、第１の半導体集積回路の設計方法において、遅延ライブラリは、露光に用いる露光装置に依存した遅延値を含むことが好ましい。このようにすると、露光装置に依存した遅延値をもシミュレーションに含めることができるため、遅延値の露光装置に対する依存性、すなわち露光装置ごとのばらつきをなくすことができる。
【００１７】
本発明に係る第２の半導体集積回路の設計方法は、論路回路を構成する複数のセルの種類ごと又は論理回路における信号経路ごとに算出した遅延値に、セルごとの配置方向に依存して変動する遅延値を反映させた遅延ライブラリを作成する工程（ａ）と、論理回路を用いた半導体集積回路におけるレイアウトデータからレイアウトパラメータを抽出することにより、ネットリストを作成する工程（ｂ）と、作成したネットリストから一の信号経路に沿ったネットを抽出する工程（ｃ）と、抽出されたネットに沿って、セルの配置方向を検出する工程（ｄ）と、配置方向が検出されたセルに対して、遅延ライブラリにおける検出されたセルの配置方向と対応する遅延値を参照しながら、セルの遅延値を計算する工程（ｅ）とを備えていることを特徴とする。
【００１８】
第２の半導体集積回路の設計方法によると、セルごとの配置方向に応じて変動する遅延値を反映させた遅延ライブラリを作成しておき、続いて、配置方向が検出されたセルに対して、遅延ライブラリにおける検出されたセルの配置方向と対応する遅延値を参照しながら、セルの遅延値を計算するため、ウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるようになるので、セルの配置方向の影響を受けなくなり、その結果、設計マージンの精度を向上することができる。
【００１９】
本発明に係る第１の半導体集積回路の設計支援装置は、論路回路を構成する複数のセルの種類ごと又は論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける遅延値に基づいて、論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置を対象とし、遅延ライブラリから、セルごとの配置方向に依存して変動する変動量を反映させた遅延値を読み込んで保持する第１のメモリ部と、少なくとも１つのセルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対してシミュレーションを行なう第２のメモリ部とを備え、セルのレイアウト情報において、セルの配置方向は、ブロックから半導体チップ領域及び該半導体チップ領域から単位露光領域へと階層を移す際にも引き継がれることを特徴とする。
【００２０】
第１の半導体集積回路の設計支援装置によると、遅延ライブラリから、セルごとの配置方向に依存して変動する変動量を反映させた遅延値を読み込んでおき、少なくとも１つのセルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対してシミュレーションを行なう際に、セルのレイアウト情報において、セルの配置方向が、ブロックから半導体チップ領域及び該半導体チップ領域から単位露光領域へと階層を移す際にも引き継がれるため、いずれの階層においても、セルの配置方向を検出ことができる。
【００２１】
本発明に係る第２の半導体集積回路の設計支援装置は、論路回路を構成する複数のセルの種類ごと又は論理回路における信号経路ごとに算出した遅延値が格納された遅延ライブラリにおける遅延値に基づいて、論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置を対象とし、遅延ライブラリから、セルごとの配置方向に依存して変動する変動量を反映させた遅延値を読み込んで保持する第１のメモリ部と、少なくとも１つのセルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対してシミュレーションを行なう第２のメモリ部とを備え、セルのネットリストにおいて、セルの配置方向は、ブロックから半導体チップ領域、及び該半導体チップ領域から単位露光領域へと階層を移す際にも引き継がれることを特徴とする。
【００２２】
第２の半導体集積回路の設計支援装置によると、遅延ライブラリから、セルごとの配置方向に依存して変動する遅延値を読み込んでおき、少なくとも１つのセルを含むブロック、該ブロックを複数含む半導体チップ領域及び該半導体チップ領域を複数含む単位露光領域に対してシミュレーションを行なう際に、セルのネットリストにおいて、セルの配置方向が、ブロックから半導体チップ領域及び該半導体チップ領域から単位露光領域へと階層を移す際にも引き継がれるため、いずれの階層においても、セルの配置方向を検出ことができる。
【００２３】
第１又は第２の半導体集積回路の設計支援装置において、遅延ライブラリは、露光を行なう露光装置に依存した遅延値を含むことが好ましい。
【００２４】
本発明に係る遅延ライブラリは、論路回路を構成する複数のセルの種類ごと又は論理回路における信号経路ごとに算出した遅延値が格納され、論理回路の遅延をシミュレーションする半導体集積回路の設計支援装置に用いる遅延ライブラリを対象とし、遅延値はセルの配置方向及び露光に用いられる露光装置ごとに格納されていることを特徴とする。
【００２５】
本発明の遅延ライブラリによると、セルの遅延値が該セルの配置方向及び露光に用いられる露光装置ごとに格納されているため、本発明の遅延ライブラリを用いて論理回路の遅延のシミュレーションを行なうと、ウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるようになるので、セルの配置方向の影響を受けなくなり、その結果、設計マージンの精度を向上することができる。
【００２６】
本発明の遅延ライブラリにおいて、複数のセルのうち１つのセルを代表セルとし、該代表セルの複数の配置方向及び複数の露光装置に対してそれぞれ第１の遅延値を算出し、算出した第１の遅延値から代表セルにおける遅延特性変動係数が決定され、各セルの基準となる１つの配置方向及び基準となる１つの露光装置に対してそれぞれ第２の遅延値を算出し、算出された各第２の遅延値に、遅延特性変動係数をそれぞれ乗ずることにより遅延値が決定されていることが好ましい。このように、複数のセルのうちから代表セルを選定し、選定された代表セルにおける遅延特性変動係数を用いて他のセルの遅延値の配置角度依存性及び露光機の号機依存性を算出するため、本発明の遅延ライブラリの作成を容易に行なえるようになる。
【発明の効果】
【００２７】
本発明に係る半導体集積回路の設計方法、その設計支援装置及び遅延ライブラリによると、ウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるようになるため、セルの配置方向の影響を受けなくなるので、設計マージンの精度を向上することができ、その結果、半導体集積回路の歩留りが向上する。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態に基づいて図面を参照しながら説明する。図１は本発明の第１の実施形態に係る半導体集積回路の設計支援装置のブロック構成を示し、図２は該設計支援装置を用いた半導体集積回路の設計方法であって、ＬＳＩのタイミング検証方法のフローを示している。
【００２９】
図１に示すように、設計支援装置１００は、例えばワークステーションであって、ＣＰＵ１０１と、主記憶（メインメモリ）１０２と、出力部１０３とから構成されている。
【００３０】
また、遅延の計算時には、検証の対象であるＬＳＩのレイアウトデータ２０１と、検証の対象であるＬＳＩを構成するセル群の各セルの配置方向を含めた遅延ライブラリ２０２を読み込む構成である。
【００３１】
以下、前記のように構成された半導体集積回路の設計支援装置の動作を図２を参照しながら説明する。
【００３２】
図２に示すように、まず、工程ＳＴ１１において、半導体集積回路（ＬＳＩ）のレイアウトデータ２０１を読み込み、読み込まれたレイアウトデータ２０１からレイアウトパラメータを抽出する（ＬＰＥ：Layout Parameter Extaraction）。具体的には、マスクデータから素子寸法を表わすデバイスパラメータを抽出する。さらに、レイアウトデータから、回路の接続情報であるネットリストを生成する。
【００３３】
次に、工程ＳＴ１２において、生成されたネットリストから、遅延を求めたい信号経路（パス）に沿った一のネットを抽出して、該一のパスに沿ったネットデータを作成する。
【００３４】
次に、工程ＳＴ１３において、一のパスに沿ったネットを構成する各セルに対して、レイアウトデータ２０１から、ウェハ上に形成されるセルの配置方向を検出する。なお、セルの配置方向の検出方法は後述する。
【００３５】
次に、工程ＳＴ１４において、セルの配置方向に応じた遅延情報を含む遅延ライブラリ２０２を参照することにより、セルの配置方向に依存する遅延の変動を考慮しながら、次の工程ＳＴ１５において、一のパスに沿ったネットの遅延計算を行なう。この一のパスに沿ったネットごとの遅延計算を、シミュレーション対象である半導体集積回路の他のすべてのパスに対して行なう。これにより、ウェハ上に配置される各セルの配置方向を考慮したタイミング計算をＬＳＩ規模で行なうことができる。
【００３６】
以下、図３（ａ）〜図３（ｅ）を参照しながらセルの配置方向の検出方法を説明する。
【００３７】
図３（ａ）は、ゲート１０を共有するＰＭＯＳ１１とＮＭＯＳ１２とからなるインバータセル１３を示し、符号１３１を付した記号Ｆは、該記号Ｆ自体に線対称性及び回転対称性を持たないため、この状態で配置されたインバータセル１３の配置方向がウェハの基準線に対して０°であることを表わしている。
【００３８】
図３（ｂ）はパスに沿ったネットの最下段の階層であって、左から右への各配置方向が０°、１８０°及び９０°にそれぞれ設定された第１のインバータセル１３Ａ、第２のインバータセル１３Ｂ及び第３のインバータセル１３Ｃからなるブロック２０の一例を表わしている。ここで、符号２００を付した記号ＦＡは、ブロック２０の配置方向がウェハの基準線に対して０°であることを表わしている。
【００３９】
図３（ｃ）はブロック２０を、例えば上列の左上から右上への各配置方向が０°、２７０°及び１８０°等にそれぞれ設定された第１のブロック２０Ａ、第２のブロック２０Ｂ及び第３のブロック２０Ｃ等からなるチップ領域３０の一例を表わしている。ここで、符号３００を付した記号ＦＢは、チップ領域３０の配置方向がウェハの基準線に対して０°であることを表わしている。
【００４０】
また、図３（ｄ）はチップ領域３０を、例えば上列の左上から右上への各配置方向が２７０°、０°及び２７０°等にそれぞれ設定された第１のチップ領域３０Ａ、第２のチップ領域３０Ｂ及び第３のチップ領域３０Ｃ等からなる単位露光領域（１ショット領域）４０の一例を表わしている。ここで、図３（ｅ）に示すように、符号４００を付した記号ＦＣは、単位露光領域４０の配置方向がウェハ５０の基準線に対して０°であることを表わしている。
【００４１】
このように、インバータセル１３の配置方向の情報を、図３（ｂ）、図３（ｃ）及び図３（ｄ）と、ネット又はブロック２０からチップ領域３０へ、該チップ領域３０から単位露光領域４０へと階層が上がっていく際に保持し且つ加算していくことにより、どの階層を基準としてもセルの配置方向を検出することができる。例えば、図３（ｂ）に示す、１８０°回転して配置された第２のインバータセル１３Ｂは、図３（ｃ）に示す第２のブロックにおいては、該第２のブロック２０Ｂが２７０°回転しているため、１層目の１８０°の回転と２層目の２７０°の回転を加算すると４５０°となり、実質的には９０°回転して配置されていることになる。
【００４２】
ネット又はブロックの階層が上がってもセルの配置方向を保持し、最終的な配置方向を検出する具体的な方法として、図４（ａ）に示すように、セルの配置方向（配置角度）を付加したネットリスト６０を用いる。ネットリスト６０は、ブロックの階層を有し、セルの配置方向を示す配置角度情報を保持している。ネットリスト６０は、親ブロックの中に、該親ブロックから見た配置角度情報を持つ子ブロックが記述されており、さらに親ブロックも、さらに上の階層から見た配置角度情報を持っている（符号６１、６２、６３）。
【００４３】
なお、ここでは、例えば、符号６１の左辺は、ネットリスト６０が示すブロックをさらに上の階層から見た配置角度を示す配置角度変数名を表わし、その右辺は、変数値すなわちネットリスト６０が示すブロックを上の階層から見た配置角度を表わしている。但し、符号６１の右辺の配置角度は、上の階層のブロックから配置角度を引き渡されていない場合にのみ有効であり、配置角度が引き渡されている場合は、引き渡された配置角度が有効となる。
【００４４】
例えば図４（ｂ）に示す、第１のフリップフロップ７１及び第２のフリップフロップ７２の間に、配置角度が０°の第１のインバータセル７３、配置方向が９０°の第２のインバータセル、配置角度が１８０°のＮＯＲ回路７５等を含むパス遅延回路において、上述した配置角度情報を有するネットリストを適用し、セルの配置方向情報を含む遅延ライブラリを参照することにより、セルの配置方向による遅延変動を考慮した遅延計算を行なうことができる。
【００４５】
なお、本発明に係る第１の実施形態は、半導体製造プロセスにおけるリソグラフィ工程の露光時に起こり得るレンズ収差に起因する遅延のばらつきを考慮した設計評価方法であるが、本発明の適用範囲はセルの配置方向のみならず、複数の露光機の装置ごと、すなわち露光機の号機ごとの依存等にも適用可能である。
【００４６】
従って、第１の実施形態によると、半導体集積回路（論理回路）における遅延のばらつきをセルの配置方向及び露光機の号機ごとに算出可能であるため、半導体装置の製造プロセスにおいて、露光機の号機をセルの品種に合わせて選択して使用することにより、動作タイミングにおける設計マージンを小さくすることが可能となり、設計マージンの精度を上げることができる。
【００４７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４８】
第２の実施形態においては、セルの配置方向及び露光機の号機ごとに遅延データを持つ遅延ライブラリの作成方法を説明する。
【００４９】
図５は本発明の第２の実施形態に係る露光機の号機及びセルの配置方向（配置角度）に依存する遅延の変動を反映した遅延ライブラリの作成方法の処理フローを示している。すなわち、シミュレーション対象であるＬＳＩのレイアウトの最小単位であるセルを含むレイアウトデータ２０１に対して、設計段階におけるＭＯＳトランジスタのゲート長に対して、半導体装置として加工処理を施した後のゲート長によるセルレベルでの遅延を算出する手順を示している。
【００５０】
図５に示すように、まず、工程ＳＴ２１において、ＬＳＩのレイアウトデータ２０１を参照しながら、露光に用いる露光機の号機とセルの配置角度とを選択する。ここでは、後工程である光学シミュレーションを行なうための条件を選択するだけであり、露光機の号機及びセルの配置角度を選択する順序は特に規定されない。
【００５１】
次に、工程ＳＴ２２において、選択された露光機の号機及びセルの配置角度をシミュレーション条件の入力パラメータとし、光学的近接補正（ＯＰＣ）処理を施したレイアウトデータのうち、ＭＯＳトランジスタのゲート長に対して光学シミュレーションを実行する。これにより、リソグラフィ工程及びエッチング工程後のゲート長を描画するように寸法補正されたレイアウトデータを生成する。
【００５２】
次に、工程ＳＴ２３において、寸法補正されたレイアウトデータから、素子寸法を表わすデバイスパラメータを抽出するレイアウトパラメータ抽出（ＬＰＥ）処理を行なうことにより、回路の接続情報であって光学シミュレーションによるゲート長が反映されたネットリストを生成する。
【００５３】
次に、工程ＳＴ２４において、生成されたネットリストからＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis）を用いたシミュレーションを行なって、遅延ライブラリを作成する。
【００５４】
この一連の処理を、すべての露光機の号機及びすべてのセルの配置角度で繰り返し実行することにより、露光機の号機及びセルの配置角度に依る遅延の変動を反映した遅延ライブラリ２０２を得ることができる。
【００５５】
図６に遅延ライブラリ２０２のライブラリデータの一例を示す。図６は、露光機のＡ号機及びＢ号機等ごとで且つセルの配置角度０°、９０°、１８０°及び２７０°ごとのインバータセルＩＮＶ−１、ＩＮＶ−２、ＩＮＶ−３等の遅延の平均値を表わしている。
【００５６】
このように、第２の実施形態に係る遅延ライブラリ２０２を作成すると、レイアウトの最小単位であるセルの遅延値を該セルの配置方向及び露光に用いられる露光機ごとに保持しているため、露光機ごとにウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるようになるので、セルの配置方向の影響を受けなくなり、その結果、設計マージンの精度を向上することができる。
【００５７】
なお、第１の実施形態においては、工程ＳＴ２２において光学シミュレーションを行なっているが、ＭＯＳトランジスタ製造工程におけるゲート形成後のゲートの測長（実測）データを用いてもよい。
【００５８】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００５９】
第３の実施形態においては、セルの配置方向及び露光機の号機ごとに遅延データを持つ遅延ライブラリの他の作成方法を説明する。
【００６０】
第２の実施形態においては、ＬＳＩのレイアウトデータ２０１のすべてのセルデータに対して光学シミュレーション及びＬＰＥによりネットリストを生成して、さらに遅延ライブラリ２０２を作成したが、第３の実施形態においては、レイアウトデータ２０１の中から代表セルを選定し、選定された代表セルに対して、露光機の号機ごと及びセルの配置角度ごとに遅延特性変動係数を求め、この遅延特性変動係数を他のセルに乗じることにより、すべての露光機の号機及びすべてのセルの配置角度に依存した遅延値を求める。
【００６１】
図７は本発明の第３の実施形態に係る露光機の号機及びセルの配置方向（配置角度）に依る遅延の変動を反映した遅延ライブラリの作成方法を示すフローチャートである。
【００６２】
図７に示すように、第３の実施形態に係る遅延ライブラリの作成方法は、まず、工程ＳＴ３０において、シミュレーション対象であるＬＳＩのレイアウトの最小単位であるセルを含むレイアウトデータ２０１から１つの代表セルを選定し、選定した代表セルから、露光機の号機及びセルの配置角度に基づいた遅延特性変動係数Ｋ（２０３）を算出する。
【００６３】
次に、工程ＳＴ４０において、レイアウトデータ２０１から基準となる露光機の号機及びセルの基準となる配置角度を選択し、選択された露光機の号機及びセルの配置角度に対して、各セルの遅延ライブラリ２０２Ｂを作成する。なお、工程ＳＴ３０及び工程ＳＴ４０の処理順序は問われない。
【００６４】
ここで、代表セルとは、複数のセルのうちの１つであり、例えば図６におけるインバータセルＩＮＶ−１である。また、基準となる露光機の号機とは、例えば図６における露光機のＡ号機であり、基準となるセルの配置角度とは、例えば図６における０°のセル角度である。
【００６５】
次に、工程ＳＴ５０において、基準となる露光機の号機及びセルの基準となる配置角度に応じた遅延データに、遅延特性変動係数Ｋをそれぞれ乗じることにより、遅延ライブラリ２０２を作成する。
【００６６】
以下、工程ＳＴ３０及びＳＴ４０の詳細を説明する。
【００６７】
図８は第３の実施形態に係る露光機の号機及びセルの配置角度に基づいた遅延特性変動係数Ｋを算出する工程ＳＴ３０のフローチャートを示している。
【００６８】
図８に示すように、まず、工程ＳＴ３１において、レイアウトデータ２０１から１つの代表セルを選定する。ここでは、例えば図６に示したインバータセルＩＮＶ−１を代表セルとする。代表セルは、該代表セルの遅延のシミュレーション結果がすべてのセルのレイアウトの配置方向に依る遅延に直接に関与するため、代表セルの選定は慎重に行なう必要がある。選定基準は、一例として、レイアウトデータ２０１のなかで最も使用頻度が高いセルを選定すれば、ＬＳＩの全体にわたって各パスに対する遅延計算の精度を平均的に向上させることができる。また、他の例として、クリティカルパスの遅延計算の精度の向上を図る場合には、該クリティカルパスが伝播するセルをレイアウトデータ２０１から選択すればよい。なお、代表セルは複数のセルであってもよい。
【００６９】
次に、工程ＳＴ３２において、複数の露光機のなかから１つの号機を選択し、複数のミラーのなかから１つのミラーを選択し、さらに複数の配置角度のなかから１つの角度を選択する。
【００７０】
次に、工程ＳＴ３３において、選択された露光機の号機及び配置角度をシミュレーション条件の入力パラメータとし、代表セルに対して光学的近接補正（ＯＰＣ）処理を施したレイアウトデータのうち、ＭＯＳトランジスタのゲート長に対して光学シミュレーションを実行する。これにより、リソグラフィ工程及びエッチング工程後のゲート長を描画するように寸法補正されたレイアウトデータを生成する。
【００７１】
次に、工程ＳＴ３４において、寸法補正されたレイアウトデータから、素子寸法を表わすデバイスパラメータを抽出するレイアウトパラメータ抽出（ＬＰＥ）処理を行なうことにより、回路の接続情報であって光学シミュレーションによるゲート長が反映されたネットリストを生成する。
【００７２】
次に、工程ＳＴ３５において、生成されたネットリストから、代表セルの遅延データを作成する。この一連の処理を、すべての露光機の号機及び代表セルのすべての配置角度に対して繰り返し実行する。
【００７３】
次に、工程ＳＴ３６において、図１０（ａ）に示すように、ミラーの種類、セルの配置角度及び露光機の号機ごとに、遅延特性変動係数Ｋのデータ２０３を例えばテーブル形式で作成する。ここでは、遅延特性変動係数Ｋの基準値は、セルの配置角度を０°とし、ミラーをａとし、露光機をＡ号機とし、このときの遅延特性変動係数Ｋの値を１．００としている。
【００７４】
次に、工程ＳＴ４０を説明する。
【００７５】
図９は第３の実施形態に係る基準となる露光機の号機及びセルの基準となる配置角度に基づいた基準となる遅延ライブラリ２０２Ａを作成する工程４０のフローチャートを示している。
【００７６】
図９に示すように、まず、工程ＳＴ４１において、ＬＳＩのレイアウトデータ２０１を参照しながら、露光に用いる基準となる露光機の号機とセルの基準となる配置角度とを選択する。ここでは、後工程である光学シミュレーションを行なうための条件を選択するだけであり、露光機の号機及びセルの配置角度を選択する順序は特に規定されない。
【００７７】
次に、工程ＳＴ４２において、選択された露光機の号機及びセルの配置角度をシミュレーション条件の入力パラメータとし、光学的近接補正（ＯＰＣ）処理を施したレイアウトデータのうち、ＭＯＳトランジスタのゲート長に対して光学シミュレーションを実行する。これにより、リソグラフィ工程後のゲート長を描画するように寸法補正されたレイアウトデータを生成する。
【００７８】
次に、工程ＳＴ４３において、寸法補正されたレイアウトデータから、素子寸法を表わすデバイスパラメータを抽出するレイアウトパラメータ抽出（ＬＰＥ）処理を行なうことにより、回路の接続情報であって光学シミュレーションによるゲート長が反映されたネットリストを生成する。
【００７９】
次に、工程ＳＴ４４において、生成されたネットリストからＳＰＩＣＥを用いたシミュレーションを行なって、基準となる号機及びセルの基準となる配置角度における遅延データを算出する。この一連の処理を、すべてのセルに対して繰り返し実行することにより、例えば図１０（ｂ）に示す基準遅延ライブラリ２０２Ａが得られる。
【００８０】
従って、図７に示した工程ＳＴ５０において、工程ＳＴ４４で作成された基準遅延ライブラリ２０２Ａの各遅延データに、工程ＳＴ３６で算出された遅延特性変動係数Ｋの値をそれぞれ乗算することにより、図１０（ｃ）に示した露光機の号機及びセルの配置角度を網羅した遅延ライブラリ２０２を得ることができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体集積回路の設計方法、その設計支援装置及び遅延ライブラリは、ウェハ上に配置される各セルの配置方向に応じてタイミング検証を行なえるため、セルの配置方向の影響を受けなくなるので、設計マージンの精度を向上することができ、半導体集積回路の歩留りが向上するというを有し、ＭＩＳトランジスタを用いた大規模集積回路を設計する際に、論理回路を伝播する信号の遅延をシミュレーションにより算出する半導体集積回路の設計方法等として有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る半導体集積回路の設計支援装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の設計方法を示すフローチャート図である。
【図３】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体集積回路の設計方法に使用され、（ａ）はインバータセルの模式的な平面図であり、（ｂ）は複数のインバータセルを配置方向と共に表わしたシミュレーション対象であるブロックを示す模式図であり、（ｃ）は複数のブロックをその配置方向と共に表わした半導体チップの模式的な平面図であり、（ｄ）は複数の半導体チップをその配置方向と共に表わした単位露光領域の模式的な平面図であり、（ｅ）は複数の単位露光領域に区画された半導体ウェハの模式的な斜視図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体集積回路の設計方法に使用され、（ａ）はセル配置角度の情報を持つネットリストの一例を示す図であり、（ｂ）は一のパスに沿ったネットを示す回路図である。
【図５】本発明の第２の実施形態に係る遅延ライブラリの作成方法を示すフローチャート図である。
【図６】本発明の第２の実施形態に係る遅延ライブラリの一例を示す図である。
【図７】本発明の第３の実施形態に係る遅延ライブラリの作成方法を示すフローチャート図である。
【図８】本発明の第３の実施形態に係る遅延ライブラリの作成方法を示し、露光機の号機及びセルの配置角度に基づいた遅延特性変動係数Ｋを算出する工程を示すフローチャート図である。
【図９】本発明の第３の実施形態に係る遅延ライブラリの作成方法を示し、基準となる露光機の号機及びセルの基準となる配置角度に基づいた基準遅延ライブラリを作成する工程を示すフローチャート図である。
【図１０】（ａ）、（ｂ）及び（ｃ）は本発明の第３の実施形態に係る遅延ライブラリの作成方法を示し、（ａ）は基準遅延ライブラリの一例を示し、（ｂ）は遅延特性変動係数Ｋの一例を示し、（ｃ）は遅延ライブラリの一例を示す図である。
【図１１】従来の半導体集積回路の設計方法を示すフローチャート図である。
【図１２】（ａ）、（ｂ）及び（ｃ）は本発明の課題を説明するための図を示し、（ａ）は複数のインバータ回路を接続した場合の飽和ドレイン電流のばらつきを示すグラフであり、（ｂ）及び（ｃ）はインバータ回路の配置方向を説明する平面図である。
【符号の説明】
【００８３】
１００    設計支援装置
１０１    ＣＰＵ
１０２    主記憶
１０３    出力部
２０１    ＬＳＩレイアウトデータ
２０２    遅延ライブラリ
２０２Ａ  基準遅延ライブラリ
１０      ゲート
１１      ＰＭＯＳ
１２      ＮＭＯＳ
１３      インバータセル
２０      ブロック
２０Ａ    ブロック
２０Ｂ    ブロック
２０Ｃ    ブロック
３０      チップ領域
３０Ａ    チップ領域
３０Ｂ    チップ領域
３０Ｃ    チップ領域
４０      単位露光領域
５０      ウェハ
６０      ネットリスト
６１      配置角度情報
６２      配置角度情報
６３      配置角度情報
７１      第１のフリップフロップ
７２      第２のフリップフロップ
７３      第１のインバータセル
７４      第２のインバータセル
７５      第３のインバータセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006023873.tif 000011
【図１０】
2006023873.tif 000012
【図１１】
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【図１２】
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