(57)【要約】      （修正有）【課題】波形生成器を使用してパルス配置精度を向上する。【解決手段】バイナリパルス信号を形成するためのパルス配置システムであって、バイナリパルス信号は、一定のパルスレート周期の逆数である一定のパルスレートにおいて、個別のパルス幅を有しているシステムであり、一定のパルスレート周期よりも短い持続時間のビットクロック周期を有するビットクロックを生成する手段２０８と、前方エッジおよび後方エッジを有するパルスを合成する手段２２０であって、合成されたパルスの前方エッジおよび後方エッジは、一定のパルスレート周期内において、ビットクロック周期のＮ倍の位置に配置されており、ここで、Ｎはゼロを含む自然数である手段２２０と、対応するパルス幅の関数として、バイナリパルス信号の連続したパルスについて、ビットクロック周期を個別に選択する手段２２６とを含んでなるシステムを提供する。【選択図】図４
2006050634.tif 000002
【特許請求の範囲】
【請求項１】
一定のパルスレート周期の逆数である一定のパルスレートで、個別のパルス幅を有し、連続するバイナリパルス信号中のバイナリパルス信号を形成するパルス配置法であって、
前記一定のパルスレート周期よりも短い持続時間のビットクロック周期を有するビットクロックを生成するステップと、
前方エッジおよび後方エッジを有するパルスを合成するステップであって、前記合成されたパルスの前記前方エッジおよび後方エッジは、前記一定のパルスレート周期内において、前記ビットクロック周期のＮ倍の位置に配置され、ここで、Ｎはゼロを含む自然数であるステップと、
対応するパルス幅の関数として、前記バイナリパルス信号の連続するパルスについて、前記ビットクロック周期を個別に選択するステップと
を含んでなる方法。
【請求項２】
前記ビットクロック周期を選択するステップは、それぞれのパルスについて理想的なパルス幅を判定するステップと、複数の異なるビットクロック周期について、理想的なパルス幅と前記ビットクロック周期をＮ倍したものとの差をそれぞれ示す、対応する量子化誤差を判定するステップと、前記複数のビットクロック周期の中から、最小の量子化誤差を有するビットクロック周期を選択するステップとによって実行される請求項１に記載の方法。
【請求項３】
前記ビットクロック周期を供給する少なくとも２つの供給源を使用するものであり、一度に１つのパルスを合成するように１つのビットクロック源だけを使用し、後続するパルスのために前記ビットクロック周期を供給するように別の供給源のうちの少なくとも１つを準備するものである請求項１に記載の方法。
【請求項４】
前記パルス配置は、前方パルス幅変調と後方パルス幅変調とデュアルサイドパルス幅変調とを表している請求項１から３のいずれかに記載の方法。
【請求項５】
前記合成対象のパルスの前記前方エッジおよび後方エッジの配置は、アルゴリズムによって決定され、具体的には、前記合成対象のパルスの前記前方エッジおよび後方エッジによって定義されるパルス幅はアルゴリズムによって決定され、該アルゴリズムは、好ましくは、ナチュラルサンプリング、均一サンプリング、ＺｅＰｏＣ、または、クリック変調を含むものである請求項１から４のいずれかに記載の方法。
【請求項６】
量子化誤差をノイズシェイピングするステップを更に有しており、該量子化誤差は、理想的なパルス幅からの実現可能なパルス幅のずれにより生成され、該理想的なパルス幅は、前記アルゴリズムにより決定されるものである請求項５に記載の方法。
【請求項７】
波形生成器を使用する既定のアナログ信号のパルスに基づいた信号生成のために使用されるものである請求項１から６のいずれかに記載の方法。
【請求項８】
前記波形生成器用の制御データは、事前処理されてメモリ内に保存されるか、リアルタイムアルゴリズムによって供給されるか、または、これら両方の組み合わせたものであり、該制御データは、最小絶対量子化誤差に対する前記ビットクロック周期を選択する信号処理に基づくものである請求項７記載の方法。
【請求項９】
前記一定のパルスレート周期は、Ｎ／Ｍ  位相ロックループ（ＰＬＬ）に基づくものである請求項１から８のいずれかに記載の方法。
【請求項１０】
コンピュータなどのデータ処理システム上で稼働した場合に、請求項１から９のいずかに記載の方法を実行し、好ましくはデータ保存媒体上に保存されているソフトウェアプログラム。
【請求項１１】
バイナリパルス信号を形成するためのパルス配置システムであって、該バイナリパルス信号は、一定のパルスレート周期の逆数である一定のパルスレートにおいて、個別のパルス幅を有しているシステムであり、
前記一定のパルスレート周期よりも短い持続時間のビットクロック周期を有するビットクロックを生成する手段と、
前方エッジおよび後方エッジを有するパルスを合成する手段であって、該合成されたパルスの前記前方エッジおよび後方エッジは、前記一定のパルスレート周期内において、前記ビットクロック周期のＮ倍の位置に配置されており、ここで、Ｎはゼロを含む自然数である手段と、
対応するパルス幅の関数として、前記バイナリパルス信号の連続したパルスについて、前記ビットクロック周期を個別に選択する手段と
を含んでなるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正確なパルス配置法の改善に関し、具体的には、波形生成器を使用して、正確なアナログ信号を生成するためのパルス幅変調ＰＷＭ（pulse width modulation：以下、「ＰＷＭ」とよぶ）またはパルス位置変調（pulse position modulation：以下、「ＰＰＭ」とよぶ）を表す正確なパルスの配置を目的とするものである。
【背景技術】
【０００２】
ＰＷＭ（パルス幅変調）を使用してアナログ信号を生成することができる。即ち、パルスレートを一定に維持しつつ、信号処理により、理想的なパルス幅を算出する。理想的なパルス幅は、その生成対象のアナログ信号によって左右されるものであり、これは、ナチュラルサンプリング、クリック変調（click modulation）、ＺｅＰｏＣ（zero position coding）、または均一サンプリング（uniform sampling）を使用することによって見出すことができる。
【０００３】
そして、この理想的なパルス幅が判明すれば、通常、この理想的なパルス幅を、ある高周波ビットクロックの最も近い倍数に量子化し、この結果、実際のパルス幅が生成されることになるが、この実際のパルス幅は、理想的なパルス幅とは異なっている。このプロセスの結果、量子化誤差が生じる。この量子化誤差は、信号処理によって算出された理想的なパルス幅と実際のパルス幅とのずれに起因するものである。この量子化誤差は、理想的なパルス幅と実際のパルス幅との間のずれに伴って増大することになる。特許文献１などの従来技術では、高精細なバッファ遅延チェーンからのタブ（tab）を使用して、高精細なタイミング分解能を得ている。
【０００４】
前述の量子化誤差は、ノイズシェイピングが可能である。但し、事前処理アルゴリズムにより、量子化誤差を効果的にノイズシェイピングするには、前述の量子化プロセスによって発生する量子化誤差が、十分に予測可能である必要がある。しかしながら、バッファ遅延チェーン内における単一バッファの遅延は、ユニットごとに異なっており、事前に正確に知ることができないため、特許文献１などの高精細なバッファ遅延チェーンからのタブを使用した高精細なタイミングによっては、この要件を充足することはできない。従って、この場合には、ノイズシェイピングにより信号品質を大幅に改善することはできない。
【０００５】
【特許文献１】米国特許出願公開第２００２／０１８０５４７Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
パルス配置（特に、波形生成器を使用した信号合成のためのパルス配置）を改善することが、本発明の目的である。
【０００７】
この目的は、独立請求項により規定されるように達成される。そして、更なる実施例が従属請求項に規定されている。
【課題を解決するための手段】
【０００８】
ＰＷＭまたはＰＰＭを使用する波形生成器において、この改善されたパルス配置を使用することにより、発生する量子化誤差が大幅に低減する。
【０００９】
本発明に関係するパルス配置を表すのに必要な重要なパラメータとしては、３つのものが存在している。まず、パルスレートは時間当たりのパルスの数を定義するものであり、本明細書に開示する本発明の場合には、これは時間の経過に伴って一定である。なお、本明細書において使用するパルスレート周期（ＴＲ）は、このパラメータのちょうど逆数である。そして、第２のパラメータはパルス幅（ＴＷ）であり、これは、「オン時間」、即ち、前方エッジから後方エッジまでのパルスの持続時間を定義し、ゼロからパルスレート周期（ＴＲ）までの範囲に及ぶ。そして、第３のパラメータはビットクロック周期（ＴＢ）であり、これは、通常、パルスレート周期（ＴＲ）よりも短くなっており、パルスの前方エッジ(leading edge)または後方エッジ（trailing edge）が発生可能な時点は、このビットクロック周期（ＴＢ）の倍数だけ間隔があいている。
【００１０】
所望の波形の信号を合成するには、第１段階において、所望の理想的なパルス幅を決定することである。これは、アルゴリズムによって実行し、好ましくは、ナチュラルサンプリング、均一サンプリング、ＺｅＰｏＣ、またはクリック変調によって行われる。この段階の終了時点まで、サンプリングまたは変調が理想的に実行された場合には、結果として、理想的なパルス幅を得ることができる。
【００１１】
なお、ＺｅＰｏＣまたはクリック変調においては、異なる方法を使用して理想的なパルス幅を決定しているが、これらの場合にも丸めが行われている。従って、エッジを正確に配置して量子化誤差を極小化するニーズが、同様に存在している。
【００１２】
次の段階においては、信号処理によって実現するパルス幅（ＴＷ）とビットクロック周期（ＴＢ）とを算出する。本発明は、理想的なパルス幅に非常に近接したパルス幅（ＴＷ）を実現する（換言すれば、量子化誤差を極小化する）方法を示すものである。この信号処理の課題（task）は、パルスレート周期（ＴＲ）を正確に一定に維持しつつ、量子化誤差（ｑ）を極小化するべく、それぞれのパルスについてビットクロック周期（ＴＢ）を選択することにある。
【００１３】
この段階では、パルス幅（ＴＷ）とビットクロック周期（ＴＢ）とがわかっており、パルスレート周期（ＴＲ）は一定であることも判明しているため、波形の合成に必要なすべてのパラメータが判明し、データソースに保存された状態にある。この代わりに、これらをリアルタイムアルゴリズムによって算出することも可能であり、または、リアルタイムアルゴリズムと事前処理とデータソース内における保存とを組み合わせたものでありうる。この段階では、傾きカウンタと、幅カウンタと、ビットクロック周期（ＴＢ）用の可変クロック源と、前述のデータソースとを使用することにより、生成器の出力パルスを容易に合成することができる。傾きカウンタと幅カウンタとは、少なくとも１つの可変ビットクロック（（ＴＢ）の逆数））によってクロッキングされている。パルスレート周期（ＴＲ）は、制御された傾きカウンタによって設定され、制御された幅カウンタにより、パルスの「オン時間」が設定される。なお、可変ビットクロック源は、例えば、Ｎ／Ｍ  位相ロックループ（phase locked loop：ＰＬＬ）発振器、またはダイレクト・デジタル・シンセサイザ（direct digital synthesizer：ＤＤＳ）として実現することができる。
【００１４】
本発明は、コンピュータなどのデータ処理システム上において稼働した際に、正確なパルス配置法を実行するソフトウェアプログラムまたはプロダクトにも関係するものである。好ましくは、このプログラムまたはプロダクトは、データ保存媒体上に保存されている。
【００１５】
さらに、本発明は、本発明による正確なパルス配置システムにも関係するものである。
【発明を実施するための最良の形態】
【００１６】
本発明のその他の目的および付随する利点の多くについては、添付の図面との関連で、以下の説明を参照することにより、容易に明らかとなり、十分に理解することができよう。なお、いくつかの添付図面においては、同様の参照符号により同様の要素を識別している。
【００１７】
（以下の説明において使用されるパラメータの定義の概要）
１／ＴＲ：パルスレートである。
ＴＲ：パルスレート周期である。
Ｒ：傾きカウンタを制御する値である。
ＴＷ：パルス幅である。
ＴＷｉ：個々のパルスのパルス幅であり、パルス１の場合にはＴＷ１であり、パルス２の場合にはＴＷ２である（以下、同様）。
Ｗ：幅カウンタを制御する値である。
１／ＴＢ：ビットクロック周波数である。
ＴＢ：ビットクロック周期である。
ＴＢｒ：個々のパルスのビットクロック周期であり、パルス１の場合にはＴＢ１であり、パルス２の場合にはＴＢ２である（以下、同様）。
Ｄ：図５のＤカウンタ３３５を制御する値である。
ｑ：量子化誤差である。
ｑｉ：個々のパルスの量子化誤差であり、パルス１の場合にはｑ１であり、パルス２の場合にはｑ２である（以下、同様）。
Ｎ、Ｍ：図５のＮ／Ｍ  ＰＬＬシンセサイザにおいて使用するパラメータである。
ＴＣ：図５の基準クロックの周期である。
ＴＭ、ＴＶ：図５の信号３３０および信号３３２の周期である。
【００１８】
図１は、ナチュラルサンプリングの特定の場合におけるパルス配置に関係する信号のタイミング図を示している。時間は、通常、Ｘ座標と呼ばれる横軸（abscissa）６によって表されており、信号レベルは、通常、Ｙ座標と呼ばれる縦軸（ordinate）７によって表されている。そして、Ｘ座標の単位として、ビットクロック周期（ＴＢ）３が示されており、Ｙ座標の信号レベルは、単位がなく定量的にのみ示されている。このタイミング図には、次の４つの信号１、２、４、５が示されている。
【００１９】
・傾き（ramp）５：１パルスレート周期（ＴＲ）内において、ゼロからその最大値に増大している。
【００２０】
・理想パルス２：それぞれの個々のパルスは、パルス幅ＴＷ１、ＴＷ２、ＴＷ３、ＴＷ４を有することにより特徴付けられている。それぞれの個々のパルスの前方エッジは、傾き５のレベルがゼロである時点において発生しており、それぞれの個々のパルスの後方エッジは、個々のパルス幅ＴＷｉ（即ち、図１に示されているように、第１パルスの場合にはＴＷ１であり、第２パルスの場合にはＴＷ２である（以下、同様））の持続時間後に発生している。
【００２１】
・アナログ信号１：本発明において開示する方法によって生成された波形の一例を表している。
【００２２】
・量子化パルス４：複数のビットクロック周期（ＴＢ）だけ間隔があいている前方エッジおよび後方エッジを有している。
【００２３】
理想的なパルスのパルス幅ＴＷｉは、傾き５がアナログ信号１と交差する時点によって決定されている。そして、これらの理想的なパルスには、量子化誤差は含まれていない。前述のように、本発明によれば、この図１に示されている傾き５の傾きレートと同一であるパルスレート周期ＴＲは、時間が経過しても正確に一定でなければならない。傾きレートは、ＴＲ＝ＲｘＴＢの場合には正確に一定である。しかしながら、本発明において開示されているような実際のシステムでは、理想的なパルス２のパルス幅ＴＷｉを量子化パルス４に丸めなければならない。この結果、生じるタイミング誤差は、＋／−０．５ｘＴＢであり、予想される平均絶対誤差は０．２５ｘＴＢである。これは、量子化パルス４のエッジの場合には、理想的なパルス２のエッジとは対照的に、ビットクロック周期ＴＢの倍数だけ間隔をあけて配置しなければならないという事実に起因するものである。
【００２４】
図２は、従来技術によるパルス幅変調器１０のブロックダイアグラムを示している。なお、この図には、低域通過フィルタ１５の出力において、アナログ信号１６を視覚化するために、バイナリチャネル１４と、このバイナリチャネル１４の後段に位置する低域通過フィルタ１５とが示されており、本発明の実施例は、このバイナリチャネル１４および／または低域通過フィルタ１５を有することがあるが、以下に後続するすべての図面では、このバイナリチャネル１４と低域通過フィルタ１５とは含まれていない。
【００２５】
この図２に示されている生成器１０は、データソース８と、固定ビットクロック１１によってクロッキングされるゲート装置９と、パルス幅変調信号１２を出力するクリッパ・リミッタ１３とを有している。この図２には、バイナリチャネル１４と、これに後続してアナログ信号１６を出力する低域通過フィルタ１５も示されている。この図２では、固定ビットクロックを有するゲート装置９を使用して、データソース８の内容をクロックに基づいて出力する。そして、後段に位置するクリッパ・リミッタ１３により、パルス幅変調信号のＬＯＷレベルおよびＨＩＧＨレベルを所望の値に設定することができる。
【００２６】
図３は、従来技術によるパルス幅変調器のさらに詳細な図を示している。この場合には、固定クロック源１１７の出力１１１により、傾きカウンタ１１８と幅カウンタ１１９とをクロッキングしている。そして、このカウンタ１１８の出力１２４およびカウンタ１１９の出力１２５が、パルス形成装置１２０に供給され、この装置から、パルス幅変調信号１１２が出力される。傾きカウンタ１１８は、固定値Ｒ１２２によって制御されており、この値は、パルスレートによって左右される。一方、幅カウンタ１１９は、値Ｗ１２３によって制御されており、データソース１０８を制御している傾きカウンタ１１８からの信号「Ｎｅｘｔ」により、パルスレート周期ＴＲの終了時点において、必要な次の幅カウンタ値Ｗが、データソース１０８からクロックに基づいて出力される。
【００２７】
図４は、本発明の第１実施例を示している。この図４を図３と比べることにより、従来技術と、開示される本発明との相違点が明らかになる。即ち、図３の固定クロック源１１７は、図４においては、可変クロック源２２６によって置換されている。そして、可変クロック周期ＴＢｒ（または、図中の「Period」）が、データソース２０８から、ライン２２７を介して、この可変クロック源２２６に供給されている。図４の場合には、傾きカウンタ２１８用の制御値ｒも、図３のように固定されてはおらず、可変であって、ライン２２２を介してデータソース２０８から供給されている。幅カウンタ２１９用の制御値ｗは、ライン２２３を介してデータソース２０８から供給されている。そして、このカウンタ２１８の出力２２４およびカウンタ２１９の出力２２５が、パルス形成装置２２０に供給されており、この装置から、パルス幅変調信号２１２が出力されることになる。なお、パルスレート周期ＴＲの終了時点において、データソース２０８を制御する傾きカウンタ２１８からの信号「Ｎｅｘｔ」２２１により、必要な次の幅カウンタ値ｗおよび次の制御値ｒが、データソース２０８からクロックに基づいて出力される。
【００２８】
すべての傾きについて同一の連続したビットクロック周波数を使用する代わりに、確実にパルスレートＴＲを正確に一定に維持しつつ、量子化誤差ｑｉを極小化するように、それぞれのパルス（ｉ）について、ビットクロック周期ＴＢｒを選択している。このように、それぞれのパルスについてビット周期ＴＢｒを個別に選択することにより、図１の説明に関連して紹介した理想的なパルス幅に非常に近接するように、実際のパルス幅を選択することができる。
【００２９】
この最適なクロック周期ＴＢｒを判定するための実行可能なＰＰＭアルゴリズムは、次に示すとおりである。
【００３０】
それぞれのパルスｊについて、可能なクロック周期ＴＢｊは、次のとおりである。
【００３１】
ＴＲ＝ｊ・ＴＢｊ；ｊ∈Ｊ＝｛１，．．．，ｒｏｕｎｄ（ｆmax・ＴＲ−０．５）｝
【００３２】
ここで、ＴＲは、傾き時間またはパルスレート周期であり、ｆmaxは、クロック生成器において可能な最大周波数である。
【００３３】
理想的なパルス幅Ｗにおける対応する量子化誤差は、次のとおりである。
【００３４】
ｑｊ＝ＴＢｊ・ｒｏｕｎｄ（Ｗ／ＴＢｊ）−Ｗ
【００３５】
次に示す最小量子化誤差ｑｒを有するｊ＝ｒを選択（し、更にクロック周期ＴＢｒを選択）する。
【００３６】
（すべてのｊ∈Ｊについて）ｑｒ≦ｑｊ
【００３７】
また、データソース２０８から供給される３つの制御値（ｒ、Ｐｅｒｉｏｄ、ｗ）は、次のように表すことができる。
【００３８】
（ｒ、ＴＢｒ＝ＴＲ／ｒ、ｗ＝ｒｏｕｎｄ（Ｗ／ＴＲ））
【００３９】
残りの量子化誤差をさらにノイズシェイピングすることができる。
【００４０】
このパルスごとにビットクロックＴＢを変化させる能力があることで、固定ビットクロックＴＢによって結果的に生成される量子化誤差と比べて、格段に小さな量子化誤差を実現可能であることは、図１から明らかである。例えば、図１の第１および第２パルスの場合には、第１量子化パルスは、３ビットクロック周期の持続時間に丸められており、これは、理想的なパルスよりも、ビットクロック周期の約３分の１だけ短くなっている。従って、例えば、このビットクロック周期の約９分の１だけ、このパルス用のビットクロック周期を拡大することにより、この第１パルスにおける量子化誤差を減少させることができる。一方、図１の第２量子化パルスの場合には、理想的なパルスから多少長くなっているため、この場合には、例えば、ビットクロック周期を短くすることにより、量子化誤差を低減することができる。なお、図１の第３量子化パルスの場合には、量子化パルスの長さが、理想的なパルスと等しくなっており、これは換言すれば、この場合には、ビットクロックＴＢが、量子化誤差を極小化するための最良の値であるということである。
【００４１】
なお、本発明の実施例における残りの小さな量子化誤差は、十分に予測可能であるため、ノイズシェイピングを使用することにより、所望の周波数範囲内に抑制することができる。
【００４２】
図５は、周期ＴＭ３３０およびＴＶ３３２を供給するＮ／Ｍ  ＰＬＬ発振器３２９を使用した本発明の第２実施例のブロックダイアグラムを示している。傾きカウンタ３１８は、値Ｒ３２２によって制御されており、この値により、パルスレート周期ＴＲを表す出力信号３２８が結果的に生成されることになる。Ｄカウンタ３３５は、値Ｄによって制御されており、この値により、ビットクロック周期ＴＢを表す出力信号３３１が結果的に生成されることになる。そして、幅カウンタ３１９は、値Ｗ３２３によって制御されており、この値により、それぞれ単一パルスの持続時間を表す出力信号３２５が結果的に生成される。Ｄカウンタ３３５の出力信号３３１は、幅カウンタ３１９に供給されている。そして、幅カウンタ３１９の出力信号３２５と傾きカウンタ３１８の出力信号３２８とが、パルス形成装置３２０に供給されており、この装置からパルス信号３１２が出力される。
【００４３】
Ｎ／Ｍ  ＰＬＬ発振器３２９を使用することにより、一定のパルスレート周期（ＴＲ）が保証される。また、ビットクロック周期（ＴＢ）を、このＮ／Ｍ  ＰＬＬ発振器３２９に基づいたものにすることもできる。
【００４４】
Ｎの多数の選択肢を得るように、大きな値Ｍを選択するほうが有利であるが、安定化時間を考慮すれば、あまり大きくしないほうがよい。そして、Ｎ（そして、従ってＷ）は、最良の量子化誤差を実現するように選択される。
【００４５】
次の式は、図５に関係する信号の周期の依存性を示している。
【００４６】
傾き時間３２８：ＴＲ＝ＭｘＲｘＴＣ
パルス幅３２５：ＴＷ＝Ｍｘ（Ｄ＋Ｗ／Ｎ）ｘＴＣ
Ｐｅｒｉｏｄ３３２：ＴＶ＝Ｍ／ＮｘＴＣ
【００４７】
図６は、所謂「ピンポン（ping-pong）」モードにおいて第１および第２可変ビットクロック源４２６ａおよび４２６ｂを使用する本発明の第３実施例の部分的なブロックダイアグラムを示している。第１可変クロック源４２６ａは、奇数番目の傾きおよびパルスの生成の際にアクティブになり、第２可変クロック源４２６ｂは、この同一の期間において偶数番目の傾きおよびパルス用の新しい周波数に切り替わる。そして、第２可変クロック源４２６ｂがアクティブになり、第１クロック源４２６ａは次の奇数番目の傾きおよびパルスに必要な周波数に切り替わることができる。出力４３４は、これらの可変クロック源４２５ａと可変クロック源４２６ｂとの間にスイッチングされる。なお、可変クロック源４２６ａおよび４２６ｂは、ビットクロック周期の望ましい値４３３によって制御されている。
【図面の簡単な説明】
【００４８】
【図１】ナチュラルサンプリングの場合のパルス配置に関係する信号のいくつかのタイミング図を示している。
【図２】従来技術によるＰＷＭを示すブロックダイアグラムである。
【図３】従来技術によるＰＷＭを更に詳細に示すブロックダイアグラムである。
【図４】本発明の第１実施例を示すブロックダイアグラムである。
【図５】可変ビットクロック源を詳細に示すと共に、本発明の第２実施例を示すブロックダイアグラムである。
【図６】本発明の第３実施例の一部である２つの可変ビットクロック源を示すブロックダイアグラムである。
【図１】
2006050634.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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