(57)【要約】【課題】高精度なサンプルホールド回路を提供する。【解決手段】サンプル期間において、スイッチＳ１およびスイッチ回路Ｓ４はＯＮ状態、スイッチＳ３はＯＦＦ状態にされる。切替期間において、まず、スイッチ回路Ｓ４がＯＦＦ状態に切り替えられ、次にスイッチＳ１がＯＦＦ状態に切り替えられ、続いて、スイッチＳ３がＯＮ状態に切り替えられる。各トランジスタＱ１，Ｑ２は同一トランジスタサイズであり、各ゲート・ドレイン容量Ｃｎ，Ｃｐは等しい。そこで、バイアス電圧TPHを適宜設定することにより、各スイッチＳ４ａ，Ｓ４ｂがＯＦＦ側に切り替わる際にクロック・フィールド・スルーによって各ゲート・ドレイン容量Ｃｎ，Ｃｐに蓄積される各電荷Ｑｎ，Ｑｐを互いに打ち消し合わせ、コンデンサＣ１に蓄積させないようにする。ホールド期間において、スイッチＳ１およびスイッチ回路Ｓ４はＯＦＦ状態、スイッチＳ３はＯＮ状態にされる。【選択図】  図１
2006216205.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加された入力電圧をサンプリングし、そのサンプリングした入力電圧をホールドして出力端子から出力するサンプルホールド回路において、
前記入力電圧によって充電されるコンデンサと、
前記入力端子と前記コンデンサの第１電極との間に接続された第１スイッチと、
前記出力端子と前記コンデンサの第１電極との間に接続された第２スイッチと、
前記コンデンサの第２電極に反転入力端子が接続された差動増幅器と、
前記差動増幅器の非反転入力端子に基準電圧を印加する基準電圧源と、
前記差動増幅器の出力電圧を増幅して前記出力端子から出力する第１出力回路と、
前記差動増幅器の出力電圧を増幅して前記差動増幅器の反転入力端子へ出力する第２出力回路と、
前記差動増幅器と前記第２出力回路との間に接続された第３スイッチと
を備え、
前記差動増幅器と前記第１出力回路および前記第２出力回路とから演算増幅器が構成され、
前記第２出力回路は、直列接続された導電型の異なる第１トランジスタおよび第２トランジスタを備え、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタの入力側とを接続すると共に、前記第２トランジスタにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタおよび前記第２トランジスタを共にオフさせ、
前記第３スイッチは第１スイッチのオン動作に同期して同相動作し、前記第２スイッチは前記第１スイッチのオン動作に同期して逆相動作することを特徴とするサンプルホールド回路。
【請求項２】
請求項１に記載のサンプルホールド回路において、
前記第１スイッチは一定のデューティサイクルでオンオフ動作を繰り返し、
前記第３スイッチのオンオフ動作のデューティサイクルは、前記第１スイッチのデューティサイクルに対して第１遅延時間だけ小さく設定されていることを特徴とするサンプルホールド回路。
【請求項３】
請求項２に記載のサンプルホールド回路において、
前記第２スイッチのオンオフ動作のデューティサイクルは、前記第１スイッチのデューティサイクルに対して第２遅延時間だけ小さく設定されていることを特徴とするサンプルホールド回路。
【請求項４】
請求項１〜３のいずれか１項に記載のサンプルホールド回路において、
前記差動増幅器の出力電圧に基づいて、前記第２トランジスタに印加される前記バイアス電圧を生成するバイアス電圧生成回路を備えたことを特徴とするサンプルホールド回路。
【請求項５】
請求項１〜４のいずれか１項に記載のサンプルホールド回路において、
前記第２出力回路はＣＭＯＳ型バッファ回路であり、
前記第１トランジスタはＮチャネルＭＯＳトランジスタであり、
前記第２トランジスタはＰチャネルＭＯＳトランジスタであり、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタのゲートとを接続すると共に、前記第２トランジスタのゲートにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタのゲートに低い電圧を印加してオフさせると共に、前記第２トランジスタのゲートに高い電圧を印加してオフさせることを特徴とするサンプルホールド回路。
【請求項６】
請求項１〜４のいずれか１項に記載のサンプルホールド回路において、
前記第２出力回路はＣＭＯＳ型バッファ回路であり、
前記第１トランジスタはＰチャネルＭＯＳトランジスタであり、
前記第２トランジスタはＮチャネルＭＯＳトランジスタであり、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタのゲートとを接続すると共に、前記第２トランジスタのゲートにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタのゲートに高い電圧を印加してオフさせると共に、前記第２トランジスタのゲートに低い電圧を印加してオフさせることを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサンプルホールド回路に関するものである。
【背景技術】
【０００２】
サンプルホールド回路は、連続変化するアナログ入力信号をデジタル信号に変換するため、入力信号を一定時間サンプルとして取り出し（標本化、サンプリング）、そのサンプリングした入力信号の電圧を一定に保持（ホールド）して出力端子から出力する回路である。
サンプルホールド回路は、Ａ／Ｄ変換器の前段に接続されたり、各種センサの出力端子に接続されるなど、電子回路に広く使用されている。
【０００３】
従来より、第１〜第４のスイッチ回路、第１の容量、第２の容量、演算増幅器を含んで構成されたサンプルホールド回路が開示されている（特許文献１参照）。
第１のスイッチ回路は、一端がサンプルホールド回路の入力端に接続され、他端が第１の容量の一端に接続されている。
第２のスイッチ回路は、一端が基準電圧源端に接続され、他端が前記第１の容量に容量値が等しい第２の容量の一端に接続され、前記第１のスイッチ回路の立ち上がりに同期しかつデューティサイクルの小さい動作をする。
演算増幅器は、反転入力端が前記第１の容量の他端に接続され、正転入力端が前記第２の容量の一端に接続されている。
第３のスイッチ回路は、前記演算増幅器の出力端と前記第１の容量の前記一旦との間に挿入され、かつ前記第１のスイッチ回路と逆動作をする。
第４のスイッチ回路は、前記演算増幅器の前記反転入力端及び前記出力端との間に挿入され、かつ前記第２のスイッチ回路と同相動作する。
【特許文献１】特開平２−２０２７２０号公報（第１〜５頁  図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電子回路において、高速なスイッチング動作を行うスイッチ回路には半導体型が使用されるが、半導体型の中でもＣＭＯＳ（Complementary MOS）型トランスミッションゲート（アナログスイッチ）が主に使われている。
ＣＭＯＳ型トランスミッションゲートは、リーク電流，オフセット電圧，オン抵抗が小さく、モノリシックＩＣ（Integrated Circuit）化した場合における半導体チップ上の占有面積（レイアウト面積）が小さいという特長をもつ。
【０００５】
そして、特許文献１でも、前記スイッチ回路の具体例としてＣＭＯＳ型トランスミッションゲートが開示されている。
尚、特許文献１では、トランスミッションゲートを「トランスファーゲート」と記載している。
【０００６】
ＣＭＯＳ型トランスミッションゲートでは、オン状態からオフ状態に切り替わるとき、ＣＭＯＳ型トランスミッションゲートを構成する両トランジスタの電極間（ゲート・ドレイン間およびゲート・ソース間）の寄生容量を介して電荷が流れる現象が起こる。尚、この現象は、クロック・フィールド・スルーと呼ばれる。
【０００７】
特許文献１の技術において、第２のスイッチ回路および第２の容量を省いた場合には、第４のスイッチ回路がオン状態からオフ状態に切り替わるとき、第４のスイッチ回路を構成するＣＭＯＳ型トランスミッションゲートのクロック・フィールド・スルーによる注入電荷が第１の容量に蓄積され、サンプルホールド回路の入力電圧と出力電圧との間に当該注入電荷による誤差電圧が生じる。
【０００８】
そこで、特許文献１の技術では、第２のスイッチ回路および第２の容量を設け、第２のスイッチ回路がオン状態からオフ状態に切り替わるとき、第２のスイッチ回路を構成するＣＭＯＳ型トランスミッションゲートのクロック・フィールド・スルーによる注入電荷を第２の容量に蓄積させている。
ここで、第２の容量と第１の容量の容量値は等しく、第２のスイッチ回路と第４のスイッチ回路とは同時にオン状態からオフ状態に切り替わる。
【０００９】
そのため、第４のスイッチ回路のクロック・フィールド・スルーによる第１注入電荷が演算増幅器の反転入力端（反転入力端子）に流れ込むのと同時に、第２のスイッチ回路のクロック・フィールド・スルーによる第２注入電荷が演算増幅器の正転入力端（非反転入力端子）に流れ込む。
ここで、第１注入電荷と第２注入電荷とは等しいため、第１注入電荷による誤差電圧と第２注入電荷による誤差電圧とが互いにキャンセルし合い、サンプルホールド回路の入力電圧と出力電圧は等しくなる。
【００１０】
しかし、特許文献１の技術には、以下の問題がある。
［第１問題］
特許文献１の技術において、前記した誤差電圧のキャンセルを完全に行うには、基準電圧源の電圧と、演算増幅器の出力端の電圧（サンプルホールド回路の出力電圧）とが同一電圧でなければならない。
しかし、実際には基準電圧源の電圧と出力電圧とが違うため、前記した誤差電圧のキャンセルを完全に行うことは困難であり、キャンセルしきれずに残った誤差電圧が、サンプルホールド回路の入力電圧と出力電圧との間の誤差電圧になるという問題がある。
【００１１】
尚、ＣＭＯＳ型トランスミッションゲートに限らず、他の型式の半導体型スイッチ回路（例えば、ダイオードブリッジ型、バイポーラトランジスタ型など）を用いた場合でも、前記と同様にスイッチ回路のクロック・フィールド・スルーによる誤差電圧が生じる。
【００１２】
［第２問題］
コンデンサ（静電容量）は、モノリシックＩＣ化した場合に半導体チップ上のレイアウト面積がＭＯＳトランジスタに比べて大きくなり、十分なホールド時間を得るには大きなレイアウト面積が必要となる。
特許文献１の技術では、第２の容量の分だけ、サンプルホールド回路をモノリシックＩＣ化した場合に半導体チップ上のレイアウト面積が増大し、半導体チップの面積縮小化の障害になるという問題がある。
【００１３】
本発明は上記問題を解決するためになされたものであって、その目的は、スイッチの切替動作のクロック・フィールド・スルーによる誤差電圧の発生を防止することが可能で高精度なサンプルホールド回路を提供することにある。
また、本発明の別の目的は、モノリシックＩＣ化した場合に半導体チップ上のレイアウト面積を小さくして高集積化を図ることが可能なサンプルホールド回路を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１に記載の発明は、
入力端子に印加された入力電圧をサンプリングし、そのサンプリングした入力電圧をホールドして出力端子から出力するサンプルホールド回路において、
前記入力電圧によって充電されるコンデンサと、
前記入力端子と前記コンデンサの第１電極との間に接続された第１スイッチと、
前記出力端子と前記コンデンサの第１電極との間に接続された第２スイッチと、
前記コンデンサの第２電極に反転入力端子が接続された差動増幅器と、
前記差動増幅器の非反転入力端子に基準電圧を印加する基準電圧源と、
前記差動増幅器の出力電圧を増幅して前記出力端子から出力する第１出力回路と、
前記差動増幅器の出力電圧を増幅して前記差動増幅器の反転入力端子へ出力する第２出力回路と、
前記差動増幅器と前記第２出力回路との間に接続された第３スイッチと
を備え、
前記差動増幅器と前記第１出力回路および前記第２出力回路とから演算増幅器が構成され、
前記第２出力回路は、直列接続された導電型の異なる第１トランジスタおよび第２トランジスタを備え、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタの入力側とを接続すると共に、前記第２トランジスタにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタおよび前記第２トランジスタを共にオフさせ、
前記第３スイッチは第１スイッチのオン動作に同期して同相動作し、前記第２スイッチは前記第１スイッチのオン動作に同期して逆相動作することを技術的特徴とする。
【００１５】
請求項２に記載の発明は、
請求項１に記載のサンプルホールド回路において、
前記第１スイッチは一定のデューティサイクルでオンオフ動作を繰り返し、
前記第３スイッチのオンオフ動作のデューティサイクルは、前記第１スイッチのデューティサイクルに対して第１遅延時間だけ小さく設定されていることを技術的特徴とする。
【００１６】
請求項３に記載の発明は、
請求項２に記載のサンプルホールド回路において、
前記第２スイッチのオンオフ動作のデューティサイクルは、前記第１スイッチのデューティサイクルに対して第２遅延時間だけ小さく設定されていることを技術的特徴とする。
【００１７】
請求項４に記載の発明は、
請求項１〜３のいずれか１項に記載のサンプルホールド回路において、
前記差動増幅器の出力電圧に基づいて、前記第２トランジスタに印加される前記バイアス電圧を生成するバイアス電圧生成回路を備えたことを技術的特徴とする。
【００１８】
請求項５に記載の発明は、
請求項１〜４のいずれか１項に記載のサンプルホールド回路において、
前記第２出力回路はＣＭＯＳ型バッファ回路であり、
前記第１トランジスタはＮチャネルＭＯＳトランジスタであり、
前記第２トランジスタはＰチャネルＭＯＳトランジスタであり、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタのゲートとを接続すると共に、前記第２トランジスタのゲートにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタのゲートに低い電圧を印加してオフさせると共に、前記第２トランジスタのゲートに高い電圧を印加してオフさせることを技術的特徴とする。
【００１９】
請求項６に記載の発明は、
請求項１〜４のいずれか１項に記載のサンプルホールド回路において、
前記第２出力回路はＣＭＯＳ型バッファ回路であり、
前記第１トランジスタはＰチャネルＭＯＳトランジスタであり、
前記第２トランジスタはＮチャネルＭＯＳトランジスタであり、
前記第３スイッチはそのオン動作時に、前記差動増幅器の出力端子と前記第１トランジスタのゲートとを接続すると共に、前記第２トランジスタのゲートにバイアス電圧を印加してオンさせ、
前記第３スイッチはそのオフ動作時に、前記第１トランジスタのゲートに高い電圧を印加してオフさせると共に、前記第２トランジスタのゲートに低い電圧を印加してオフさせることを技術的特徴とする。
【発明の効果】
【００２０】
（請求項１）
請求項１の発明のサンプル期間において、第１スイッチおよび第３スイッチはオン状態、第２スイッチはオフ状態に切替制御される。
入力電圧は、オン状態の第１スイッチを介してコンデンサに印加され、その入力電圧によってコンデンサが充電される。
【００２１】
このとき、第３スイッチがオン状態であるため演算増幅器には負帰還がかけられ、イマジナル・ショートにより演算増幅器（差動増幅器）の各入力端子間の電圧（差動入力電圧）はゼロになるため、反転入力端子の電圧は、非反転入力端子の電圧（基準電圧）に等しくなる。
しかし、演算増幅器に入力オフセット電圧がある場合には、反転入力端子の電圧は、基準電圧に入力オフセット電圧を加算した値になる。
よって、サンプル期間においてコンデンサに蓄積される電荷は、基準電圧に入力オフセット電圧を加算した値から入力電圧を減算した値に、コンデンサの静電容量を乗算した値になる。
【００２２】
次に、切替期間において、第１スイッチおよび第３スイッチはオフ状態に切り替えられ、第２スイッチはオン状態に切り替えられる。
このとき、第３スイッチがオン動作からオフ動作に切り替わる際に、第３スイッチを構成する半導体スイッチ回路のクロック・フィールド・スルーによる注入電荷が生じる。
そして、第３スイッチのクロック・フィールド・スルーによる注入電荷は、第２出力回路の各トランジスタの電極間容量に蓄積される。
【００２３】
ここで、第３スイッチがオン動作時の第２トランジスタの入力側電圧はバイアス電圧であり、そのバイアス電圧と、第３スイッチがオフ動作時の第２トランジスタの入力側電圧との差電圧を第１差電圧（ΔＶｐ）とする。
また、第３スイッチがオン動作時の第１トランジスタの入力側電圧は差動増幅器の出力電圧であり、その出力電圧と、第３スイッチがオフ動作時の第１トランジスタの入力側電圧との差電圧を第２差電圧（ΔＶｎ）とする。
【００２４】
ここで、各トランジスタを同一トランジスタサイズにすると、各トランジスタ２の電極間容量は等しくなる。
よって、バイアス電圧を適宜設定することにより、第１差電圧と第２差電圧をほぼ等しくすれば、各トランジスタの電極間容量に蓄積される電荷をほぼ等しくすることが可能になり、当該各電荷は互いに打ち消し合って消滅し、当該各電荷がコンデンサに蓄積されるのを防止できる。
【００２５】
そして、ホールド期間（出力期間）において、第１スイッチおよび第３スイッチはオフ状態、第２スイッチはオン状態に切替制御される。
ホールド期間においてコンデンサに蓄積される電荷は、基準電圧に入力オフセット電圧を加算した値から第１出力回路の出力電圧（サンプルホールド回路の出力電圧）を減算した値に、コンデンサの静電容量を乗算した値になる。
【００２６】
サンプル期間においてコンデンサに蓄積される電荷と、ホールド期間においてコンデンサに蓄積される電荷とは保持されて同じであるため、入力電圧と出力電圧も等しくなる。
また、演算増幅器の入力オフセット電圧もキャンセルされる。
【００２７】
従って、請求項１の発明によれば、サンプルホールド回路の入力電圧と出力電圧との間に、第３スイッチのクロック・フィールド・スルーによる誤差電圧が発生するのを防止すると共に、演算増幅器の入力オフセット電圧による誤差電圧が発生するのを防止し、入力電圧と出力電圧とを等しくすることが可能になるため、高精度なサンプルホールド回路を実現できる。
【００２８】
また、請求項１の発明によれば、基準電圧源の基準電圧と出力電圧とが違っている場合でも、第３スイッチのクロック・フィールド・スルーによる誤差電圧が発生せず、クロック・フィールド・スルーの影響を受けないため、特許文献１の技術の前記第１問題を解決できる。
【００２９】
加えて、請求項１の発明によれば、特許文献１の第１の容量に該当するコンデンサを設けるだけで、特許文献１の第２の容量に該当するコンデンサを設ける必要がないため、サンプルホールド回路をモノリシックＩＣ化した場合における半導体チップ上のレイアウト面積を小さくして高集積化を図ることが可能になり、特許文献１の技術の前記第２問題を解決できる。
【００３０】
（請求項２）
請求項２の発明によれば、第１遅延時間を設定することにより、第１スイッチがオン状態からオフ状態に切り替わる際の入力電圧の変動の影響を受けることなく、第３スイッチをオン状態からオフ状態に切り替えることが可能になるため、第３スイッチがオフ状態に切り替わった時点における入力電圧を高精度にサンプルホールドできる。
【００３１】
尚、第１遅延時間については、カット・アンド・トライで実験的に最適値を見つけて設定すればよく、例えば、第１スイッチがオン状態になっている時間の１／５に設定すればよい。
この場合、第１スイッチのオンオフ動作のデューティサイクルを５０％にすれば、第３スイッチのオンオフ動作のデューティサイクルは第１遅延時間分だけ小さい４０％になる。
【００３２】
（請求項３）
請求項３の発明によれば、第２遅延時間を設定することにより、第１スイッチがオフ状態に完全に切り替わった後で第２スイッチをオン状態に切り替え、第１スイッチおよび第２スイッチが同時にオン状態になるのを確実に防止可能になるため、入力電圧を正確にサンプルホールドできる。
【００３３】
尚、第２遅延時間については、カット・アンド・トライで実験的に最適値を見つけて設定すればよく、例えば、第１スイッチがオン状態になっている時間の１／５に設定すればよい。
この場合、第１スイッチのオンオフ動作のデューティサイクルを５０％にすれば、第２スイッチのオンオフ動作のデューティサイクルは第２遅延時間分だけ小さい４０％になる。
【００３４】
（請求項４：第２実施形態または第４実施形態に該当）
請求項４の発明によれば、差動増幅器の出力電圧に基づいてバイアス電圧を生成することにより、請求項１の発明の前記各差電圧（ΔＶｎ，ΔＶｐ）が等しくなるようなバイアス電圧を容易かつ確実に設定できるため、請求項１の発明の作用・効果を更に確実に得ることができる。
【００３５】
（請求項５：第１実施形態または第２実施形態に該当）
請求項５の発明では、第２出力回路を高性能なＣＭＯＳ型バッファ回路で構成している。ＣＭＯＳ型バッファ回路は、他の型式のバッファ回路（例えば、バイポーラトランジスタを用いたバッファ回路など）に比べて、簡単な構成で高性能であり、モノリシックＩＣ化した場合における半導体チップ上のレイアウト面積が小さいため、請求項１〜４の発明の作用・効果を更に確実に得ることができる。
【００３６】
（請求項６：第３実施形態または第４実施形態に該当）
請求項６の発明においても、請求項５の発明と同様の作用・効果が得られる。
【００３７】
（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。
【００３８】
「第１スイッチ」は、スイッチＳ１に該当する。
「第２スイッチ」は、スイッチＳ３に該当する。
「第３スイッチ」は、スイッチ回路Ｓ４（スイッチＳ４ａ，Ｓ４ｂ）に該当する。
「第１出力回路」は、出力回路ＯＣｂに該当する。
「第２出力回路」は、出力回路ＯＣａに該当する。
【００３９】
「第１トランジスタ」は、第１実施形態のサンプルホールド回路１０または第２実施形態のサンプルホールド回路２０ではトランジスタＱ１に該当し、第３実施形態のサンプルホールド回路３０または第４実施形態のサンプルホールド回路４０ではトランジスタＱ２に該当する。
「第１トランジスタの入力側」は、トランジスタＱ１またはトランジスタＱ２のゲートに該当する。
【００４０】
「第２トランジスタ」は、第１実施形態のサンプルホールド回路１０または第２実施形態のサンプルホールド回路２０ではトランジスタＱ２に該当し、第３実施形態のサンプルホールド回路３０または第４実施形態のサンプルホールド回路４０ではトランジスタＱ１に該当する。
「第１遅延時間」は、遅延時間ｔａに該当する。
「第２遅延時間」は、遅延時間ｔｂに該当する。
【発明を実施するための最良の形態】
【００４１】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一構成部材については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００４２】
（第１実施形態）
図１は、第１実施形態のサンプルホールド回路１０を示す回路図である。
サンプルホールド回路１０は、不平衡型の演算増幅器（オペアンプ）ＯＰ、スイッチＳ１，Ｓ３、基準電圧源ＶB、コンデンサＣ１、入力端子Ｖin、出力端子Ｖout、制御回路１１から構成されている。
不平衡型の演算増幅器ＯＰは、不平衡型の差動増幅器ＤＡ、出力回路ＯＣａ，ＯＣｂ、端子AOUTａ，AOUTｂ、電源端子ＶDD、スイッチ回路Ｓ４、位相補償回路ＰＣから構成されている。
【００４３】
入力端子Ｖinは、直列接続されたスイッチＳ１およびコンデンサＣ１を介して差動増幅器ＤＡの反転入力端子INMに接続されると共に、スイッチＳ３を介して出力端子Ｖoutに接続されている。
つまり、コンデンサＣ１の第１電極はスイッチＳ１に接続され、コンデンサＣ１の第２電極は差動増幅器ＤＡの反転入力端子INMに接続されている。
差動増幅器ＤＡの反転入力端子INMおよび非反転入力端子（正転入力端）INPは、演算増幅器ＯＰの反転入力端子および非反転入力端子として機能する。
差動増幅器ＤＡの非反転入力端子INPは基準電圧源ＶBに接続され、一定電圧である基準電圧ＶBが印加されている。
【００４４】
出力回路ＯＣａは、ＮチャネルＭＯＳトランジスタＱ１およびＰチャネルＭＯＳトランジスタＱ２から構成されたＣＭＯＳ型バッファ回路である。各トランジスタＱ１，Ｑ２は直列接続され、トランジスタＱ１のソースは接地され、トランジスタＱ２のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加されている。
各トランジスタＱ１，Ｑ２のドレインは、端子AOUTａを介して差動増幅器ＤＡの反転入力端子INMに接続されている。
各トランジスタＱ１，Ｑ２のゲートはスイッチ回路Ｓ４に接続されている。
【００４５】
トランジスタＱ１のゲート・ドレイン間には寄生容量（ゲート・ドレイン容量）Ｃｎが形成されている。
トランジスタＱ２のゲート・ドレイン間には寄生容量（ゲート・ドレイン容量）Ｃｐが形成されている。
各トランジスタＱ１，Ｑ２は同一トランジスタサイズであり、各ゲート・ドレイン容量Ｃｎ，Ｃｐは等しい（Ｃｎ＝Ｃｐ）。
【００４６】
出力回路ＯＣｂは、ＮチャネルＭＯＳトランジスタＱ３およびＰチャネルＭＯＳトランジスタＱ４から構成されたＣＭＯＳ型バッファ回路である。
各トランジスタＱ３，Ｑ４は直列接続され、トランジスタＱ３のソースは接地され、トランジスタＱ４のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加されている。
各トランジスタＱ３，Ｑ４のドレインは、端子AOUTｂを介して出力端子Ｖoutに接続されている。
【００４７】
トランジスタＱ３のゲートは差動増幅器ＤＡの出力端子に接続されている。
トランジスタＱ４のゲートには一定電圧であるバイアス電圧TPHが印加されており、トランジスタＱ４はトランジスタＱ３の負荷として機能する。
そのため、出力回路ＯＣｂは、反転増幅器として機能し、差動増幅器ＤＡの出力端子から出力される出力電圧を反転増幅し、その反転増幅された出力電圧（出力信号）を端子AOUTｂを介して出力端子Ｖoutから出力する。
【００４８】
尚、各出力回路ＯＣａ，ＯＣｂは同一特性である。すなわち、各トランジスタＱ１，Ｑ３は同一トランジスタサイズで同一特性であり、各トランジスタＱ２，Ｑ４は同一トランジスタサイズで同一特性である。
【００４９】
位相補償回路ＰＣは、トランジスタＱ３と、そのゲート・ドレイン間に接続されたコンデンサＣａとから構成され、出力端子Ｖoutの出力信号の位相を補償することにより、サンプルホールド回路１０の発振を防止して動作を安定化させている。
【００５０】
スイッチ回路Ｓ４は、２接点式の２つのスイッチＳ４ａ，Ｓ４ｂから構成されている。
スイッチ回路Ｓ４がＯＮ状態（オン動作時）になると各スイッチＳ４ａ，Ｓ４ｂは同時にＯＮ（オン）側に切り替えられ、スイッチ回路Ｓ４がＯＦＦ状態（オフ動作時）になると各スイッチＳ４ａ，Ｓ４ｂは同時にＯＦＦ（オフ）側に切り替えられる。
【００５１】
スイッチ回路Ｓ４がＯＮ状態になると（各スイッチＳ４ａ，Ｓ４ｂがＯＮ側に切り替えられると）、トランジスタＱ１のゲートが差動増幅器ＤＡの出力端子に接続されると共に、トランジスタＱ２のゲートにはバイアス電圧TPHが印加されてトランジスタＱ２がオンし、トランジスタＱ２はトランジスタＱ１の負荷として機能する。
【００５２】
そのため、スイッチ回路Ｓ４がＯＮ状態になると、出力回路ＯＣａは、反転増幅器として機能し、差動増幅器ＤＡの出力端子から出力される出力電圧（出力信号）を反転増幅し、その反転増幅された出力電圧を端子AOUTａを介して差動増幅器ＤＡの反転入力端子INMへ出力する。
すなわち、スイッチ回路Ｓ４がＯＮ状態になると、差動増幅器ＤＡの出力端子と反転入力端子INMとが出力回路ＯＣａおよびスイッチ回路Ｓ４を介して接続され、演算増幅器ＯＰには負帰還がかけられる。
【００５３】
スイッチ回路Ｓ４がＯＦＦ状態になると（各スイッチＳ４ａ，Ｓ４ｂがＯＦＦ側に切り替えられると）、トランジスタＱ１のゲートが接地されてトランジスタＱ１がオフすると共に、トランジスタＱ２のゲートが電源端子ＶDDに接続されて電源電圧ＶDDが印加されトランジスタＱ２がオフする。
そのため、スイッチ回路Ｓ４がＯＦＦ状態になると、出力回路ＯＣａの各トランジスタＱ１，Ｑ２のドレインは一定電圧に固定されると共に、差動増幅器ＤＡの出力端子と反転入力端子INMとのスイッチ回路Ｓ４を介した接続が遮断される。
【００５４】
尚、１接点式の各スイッチＳ１〜Ｓ３は１個のＣＭＯＳ型トランスミッションゲートによって構成され、２接点式の各スイッチＳ４ａ，Ｓ４ｂは２個のＣＭＯＳ型トランスミッションゲートによって構成されている。
制御回路１１は、各スイッチＳ１〜Ｓ３およびスイッチ回路Ｓ４の切り替えを制御する。
【００５５】
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
【００５６】
［１−１］
図２は、サンプルホールド回路１０の動作を説明するためのタイミングチャートである。
サンプルホールド回路は、入力端子Ｖinに印加された入力電圧Ｖinをサンプリングし、そのサンプリングした入力電圧Ｖinをホールドして出力端子Ｖoutから出力する。
【００５７】
スイッチＳ１のＯＮ／ＯＦＦ動作のデューティサイクルは５０％である。
スイッチ回路Ｓ４はスイッチＳ１のＯＮ動作に同期して同相動作し、スイッチ回路Ｓ４のＯＮ／ＯＦＦ動作のデューティサイクルは、スイッチＳ１のデューティサイクルに対して遅延時間ｔａ分だけ小さく設定されている。
スイッチＳ３はスイッチＳ１のＯＮ動作に同期して逆相動作し、スイッチＳ３のＯＮ／ＯＦＦ動作のデューティサイクルは、スイッチＳ１のデューティサイクルに対して遅延時間ｔｂ分だけ小さく設定されている。
【００５８】
＜サンプル期間＞
サンプル期間Ｔｓにおいて、制御回路１１は、スイッチＳ１およびスイッチ回路Ｓ４をＯＮ状態、スイッチＳ３をＯＦＦ状態に切替制御する。
入力端子Ｖinには連続変化するアナログ入力信号が入力されており、そのアナログ入力信号の電圧（入力電圧）Ｖinは、ＯＮ状態のスイッチＳ１を介してコンデンサＣ１に印加され、その入力電圧ＶinによってコンデンサＣ１が充電される。
【００５９】
このとき、スイッチ回路Ｓ４がＯＮ状態であるため演算増幅器ＯＰには負帰還がかけられ、イマジナル・ショートにより演算増幅器ＯＰ（差動増幅器ＤＡ）の各入力端子INM，INP間の電圧（差動入力電圧）はゼロになるため、反転入力端子INMの電圧ＶINMは、非反転入力端子INPの電圧ＶBに等しくなる。
しかし、演算増幅器ＯＰに入力オフセット電圧Ｖofsがある場合には、電圧ＶINMは数式１で表される。
【００６０】
ＶINM＝ＶB＋Ｖofs    ………（数式１）
【００６１】
よって、サンプル期間ＴｓにおいてコンデンサＣ１に蓄積される電荷Ｑｓは、入力電圧Ｖin、電圧ＶINM、基準電圧ＶB、入力オフセット電圧Ｖofs、コンデンサＣ１の静電容量Ｃ１を用いて、数式２で表される。
【００６２】
Ｑｓ＝Ｃ１（ＶINM−Ｖin）＝Ｃ１（ＶB＋Ｖofs−Ｖin）    ………（数式２）
【００６３】
＜切替期間＞
切替期間Ｔｃにおいて、制御回路１１は、まず、スイッチ回路Ｓ４をＯＦＦ状態に切り替え、次に、遅延時間ｔａ後にスイッチＳ１をＯＦＦ状態に切り替え、続いて、遅延時間ｔｂ後にスイッチＳ３をＯＮ状態に切り替える。
【００６４】
このとき、スイッチ回路Ｓ４の各スイッチＳ４ａ，Ｓ４ｂがＯＮ側からＯＦＦ側に切り替わる際に、各スイッチＳ４ａ，Ｓ４ｂを構成するＣＭＯＳ型トランスミッションゲートのクロック・フィールド・スルーによる注入電荷が生じる。
そして、スイッチＳ４ａのクロック・フィールド・スルーによる注入電荷は、出力回路ＯＣａにおけるトランジスタＱ２のゲート・ドレイン容量Ｃｐに蓄積される。
また、スイッチＳ４ｂのクロック・フィールド・スルーによる注入電荷は、出力回路ＯＣａにおけるトランジスタＱ１のゲート・ドレイン容量Ｃｎに蓄積される。
【００６５】
ここで、スイッチＳ４ａがＯＮ側のときのトランジスタＱ２のゲート電圧はバイアス電圧TPHであり、スイッチＳ４ａがＯＦＦ側のときのトランジスタＱ２のゲート電圧は電源電圧ＶDDであり、各電圧TPH，ＶDDの差電圧をΔＶｐとする。
また、スイッチＳ４ｂがＯＮ側のときのトランジスタＱ１のゲート電圧は差動増幅器ＤＡの出力電圧であり、スイッチＳ４ｂがＯＦＦ側のときのトランジスタＱ１のゲート電圧は接地電圧であり、出力電圧と接地電圧の差電圧をΔＶｎとする。
【００６６】
すると、スイッチＳ４ａがＯＮ側からＯＦＦ側に切り替わるときに、ゲート・ドレイン容量Ｃｐに蓄積される電荷Ｑｐは、数式３で表される。
また、スイッチＳ４ｂがＯＮ側からＯＦＦ側に切り替わるときに、ゲート・ドレイン容量Ｃｎに蓄積される電荷Ｑｎは、数式４で表される。
【００６７】
Ｑｐ＝Ｃｐ×ΔＶｐ    ………（数式３）
【００６８】
Ｑｎ＝Ｃｎ×ΔＶｎ    ………（数式４）
【００６９】
ここで、各トランジスタＱ１，Ｑ２は同一トランジスタサイズであり、各ゲート・ドレイン容量Ｃｎ，Ｃｐは等しい（Ｃｎ＝Ｃｐ）。
よって、バイアス電圧TPHを適宜設定することにより、各差電圧ΔＶｎ，ΔＶｐをほぼ等しくすれば（ΔＶｎ≒ΔＶｐ）、各電荷Ｑｎ，Ｑｐをほぼ等しくすることが可能になる（Ｑｎ≒Ｑｐ）。
そして、各電荷Ｑｎ，Ｑｐをほぼ等しくすれば、各電荷Ｑｎ，Ｑｐは互いに打ち消し合って消滅し、各電荷Ｑｎ，ＱｐがコンデンサＣ１に蓄積されるのを防止できる。
尚、バイアス電圧TPHについては、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【００７０】
＜ホールド期間＞
ホールド期間（出力期間）Ｔｈにおいて、制御回路１１は、スイッチＳ１およびスイッチ回路Ｓ４をＯＦＦ状態、スイッチＳ３をＯＮ状態に切替制御する。
ホールド期間ＴｈにおいてコンデンサＣ１に蓄積される電荷Ｑｈは、出力端子Ｖoutの電圧（出力電圧）Ｖout、電圧ＶINM、基準電圧ＶB、入力オフセット電圧Ｖofs、コンデンサＣ１の静電容量Ｃ１を用いて、数式５で表される。
【００７１】
Ｑｈ＝Ｃ１（ＶINM−Ｖout）＝Ｃ１（ＶB＋Ｖofs−Ｖout）    ………（数式５）
【００７２】
コンデンサＣ１に蓄積された電荷は各期間Ｔｓ，Ｔｃ，Ｔｈで保持されて同じであり、各電荷Ｑｓ，Ｑｈは等しくなるため（Ｑｓ＝Ｑｈ）、数式２および数式５より、入力電圧Ｖinと出力電圧Ｖoutも等しくなる（Ｖin＝Ｖout）。
また、数式２および数式５に示すように、演算増幅器ＯＰの入力オフセット電圧Ｖofsもキャンセルされる。
【００７３】
従って、第１実施形態によれば、サンプルホールド回路１０の入力電圧Ｖinと出力電圧Ｖoutとの間に、スイッチ回路Ｓ４のクロック・フィールド・スルーによる誤差電圧が発生するのを防止すると共に、演算増幅器ＯＰの入力オフセット電圧Ｖofsによる誤差電圧が発生するのを防止し、各電圧Ｖin，Ｖoutを等しくすることが可能になるため、高精度なサンプルホールド回路１０を実現できる。
【００７４】
［１−２］
第１実施形態によれば、基準電圧ＶBと出力電圧Ｖoutとが違っている場合でも、スイッチ回路Ｓ４のクロック・フィールド・スルーによる誤差電圧が発生せず、クロック・フィールド・スルーの影響を受けないため、特許文献１の技術の前記第１問題を解決できる。
【００７５】
［１−３］
第１実施形態によれば、特許文献１の第１の容量に該当するコンデンサＣ１を設けるだけで、特許文献１の第２の容量に該当するコンデンサを設ける必要がないため、サンプルホールド回路１０をモノリシックＩＣ化した場合における半導体チップ上のレイアウト面積を小さくして高集積化を図ることが可能になり、特許文献１の技術の前記第２問題を解決できる。
【００７６】
［１−４］
遅延時間ｔａを設定することにより、スイッチＳ１がＯＮ状態からＯＦＦ状態に切り替わる際の入力電圧Ｖinの変動の影響を受けることなく、スイッチ回路Ｓ４をＯＮ状態からＯＦＦ状態に切り替えることが可能になるため、スイッチ回路Ｓ４がＯＦＦ状態に切り替わった時点における入力電圧Ｖinを高精度にサンプルホールドできる。
【００７７】
尚、遅延時間ｔａについては、カット・アンド・トライで実験的に最適値を見つけて設定すればよく、例えば、スイッチＳ１がＯＮ状態になっている時間の１／５に設定すればよい。
この場合、スイッチＳ１のＯＮ／ＯＦＦ動作のデューティサイクルは５０％であるため、スイッチ回路Ｓ４のＯＮ／ＯＦＦ動作のデューティサイクルは遅延時間ｔａ分だけ小さい４０％になる。
【００７８】
［１−５］
遅延時間ｔｂを設定することにより、スイッチＳ１がＯＦＦ状態に完全に切り替わった後でスイッチＳ３をＯＮ状態に切り替え、各スイッチＳ１，Ｓ３が同時にＯＮ状態になるのを確実に防止可能になるため、入力電圧Ｖinを正確にサンプルホールドできる。
【００７９】
尚、遅延時間ｔｂについては、カット・アンド・トライで実験的に最適値を見つけて設定すればよく、例えば、スイッチＳ１がＯＮ状態になっている時間の１／５に設定すればよい。
この場合、スイッチＳ１のＯＮ／ＯＦＦ動作のデューティサイクルは５０％であるため、スイッチＳ３のＯＮ／ＯＦＦ動作のデューティサイクルは遅延時間ｔｂ分だけ小さい４０％になる。
【００８０】
［１−６］
各出力回路ＯＣａ，ＯＣｂはＣＭＯＳ型バッファ回路である。ＣＭＯＳ型バッファ回路は、他の型式のバッファ回路（例えば、バイポーラトランジスタを用いたバッファ回路など）に比べて、簡単な構成で高性能であり、モノリシックＩＣ化した場合における半導体チップ上のレイアウト面積が小さいため、前記作用・効果を高めることができる。
【００８１】
（第１実施形態の具体例）
図３は、第１実施形態の具体例（実施例）の要部構成を示す要部回路図である。
図３に示す具体例において、差動増幅器ＤＡは、ＮチャネルＭＯＳトランジスタＱ５，Ｑ６、ＰチャネルＭＯＳトランジスタＱ７〜Ｑ９、電源端子ＶDDから構成されている。
図３に示す具体例のように差動増幅器ＤＡを構成すれば、第１実施形態の前記作用・効果を確実に得ることができる。
【００８２】
差動入力トランジスタＱ７のゲートは反転入力端子INMに接続され、差動入力トランジスタＱ８のゲートは非反転入力端子INPに接続されている。
各トランジスタＱ７，Ｑ８のソースはトランジスタＱ９のドレインに接続され、トランジスタＱ９のソースは電源端子ＶDDに接続されて電源電圧ＶＤＤが印加されている。
トランジスタＱ９のゲートにはバイアス電圧TPHが印加されており、トランジスタＱ９は各トランジスタＱ７，Ｑ８に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
【００８３】
各トランジスタＱ５，Ｑ６のソースは接地され、各トランジスタＱ５，Ｑ６のゲートは各トランジスタＱ５，Ｑ７のドレインに接続され、各トランジスタＱ５，Ｑ６はトランジスタＱ５を入力側とするワイドラー型カレントミラー回路を構成している。そのカレントミラー回路は、各トランジスタＱ７，Ｑ８の能動負荷として機能する。
トランジスタＱ８のドレインは差動増幅器ＤＡの出力端子として機能すると共に、トランジスタＱ６のドレインに接続されている。
各トランジスタＱ７，Ｑ８は同一トランジスタサイズで同一特性であり、各トランジスタＱ５，Ｑ６は同一トランジスタサイズである。
【００８４】
（第２実施形態）
図４は、第２実施形態のサンプルホールド回路２０を示す回路図である。
サンプルホールド回路２０において、第１実施形態のサンプルホールド回路１０と異なるのは、差動増幅器ＤＡの出力電圧に基づいてバイアス電圧TPHを生成するTPH生成回路２１が設けられている点だけである。
第２実施形態によれば、差動増幅器ＤＡの出力電圧に基づいてバイアス電圧TPHを生成することにより、第１実施形態の前記［１−１］における各差電圧ΔＶｎ，ΔＶｐが等しくなるようなバイアス電圧TPHを容易かつ確実に設定できるため、前記［１−１］の作用・効果を更に確実に得ることができる。
【００８５】
（第２実施形態の第１具体例）
図５は、第２実施形態の第１具体例の要部構成を示す要部回路図である。
図５に示す第１具体例において、図３に示す第１実施形態の具体例と異なるのは、TPH生成回路２１が設けられている点だけである。
第１具体例のTPH生成回路２１は、ＮチャネルＭＯＳトランジスタＱ１０，Ｑ１１、ＰチャネルＭＯＳトランジスタＱ１２〜Ｑ１４、電源端子ＶDDから構成されている。
第１具体例のようにTPH生成回路２１を構成すれば、第２実施形態の前記作用・効果を確実に得ることができる。
【００８６】
トランジスタＱ１０のソースは接地され、トランジスタＱ１０のゲートはトランジスタＱ６のドレインに接続され、トランジスタＱ１０のドレインはトランジスタＱ１２のドレインに接続されている。
トランジスタＱ１１のソースは接地され、トランジスタＱ１１のゲートは各トランジスタＱ５，Ｑ６のゲートに接続され、トランジスタＱ１１のドレインはトランジスタＱ１３のドレインに接続されている。つまり、各トランジスタＱ５，Ｑ６，Ｑ１１は、入力側トランジスタＱ５を共通とする二連出力形のワイドラー型カレントミラー回路を構成している。
【００８７】
各トランジスタＱ１２，Ｑ１３のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、各トランジスタＱ１２，Ｑ１３のゲートはトランジスタＱ１２のドレインに接続され、各トランジスタＱ１２，Ｑ１３はトランジスタＱ１２を入力側とするワイドラー型カレントミラー回路を構成している。
トランジスタＱ１４のゲートとドレインは接続されている。
各トランジスタＱ１３，Ｑ１４は並列接続され、その共通のドレインからバイアス電圧TPHが生成される。
各トランジスタＱ５，Ｑ６，Ｑ１１は同一トランジスタであり、各トランジスタＱ１２〜Ｑ１４は同一トランジスタサイズである。
【００８８】
（第２実施形態の第２具体例）
図６は、第２実施形態の第２具体例の要部構成を示す要部回路図である。
図６に示す第２具体例において、図５に示す第１具体例と異なるのは、差動増幅器ＤＡの内部構成だけである。
第２具体例の差動増幅器ＤＡは、ＮチャネルＭＯＳトランジスタＱ５，Ｑ６，Ｑ１５〜Ｑ１７、ＰチャネルＭＯＳトランジスタＱ７〜Ｑ９，Ｑ１８〜Ｑ２１、電源端子ＶDDから構成された対称型である。
第２実施形態において、第２具体例のように差動増幅器ＤＡを構成すれば、第１具体例よりも差動増幅器ＤＡの性能を高めることが可能になるため、第２実施形態の前記作用・効果をより確実に得ることができる。
【００８９】
各トランジスタＱ１５〜Ｑ２１は差動増幅回路を構成している。
差動入力トランジスタＱ１７のゲートは反転入力端子INMに接続され、差動入力トランジスタＱ１６のゲートは非反転入力端子INPに接続されている。
つまり、差動入力トランジスタＱ１６，Ｑ１７と、逆導電型の差動入力トランジスタＱ７，Ｑ８とは対称な回路型式をなしている。
【００９０】
各トランジスタＱ１６，Ｑ１７のソースはトランジスタＱ１５のドレインに接続され、トランジスタＱ１５のソースは接地されている。
トランジスタＱ１５のゲートにはバイアス電圧TNLが印加されており、トランジスタＱ１５は各トランジスタＱ１６，Ｑ１７に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
【００９１】
各トランジスタＱ１８，Ｑ１９のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、各トランジスタＱ１８，Ｑ１９のゲートは各トランジスタＱ１６，Ｑ１９のドレインに接続され、トランジスタＱ１８のドレインは各トランジスタＱ５，Ｑ６，Ｑ１１のゲートに接続され、各トランジスタＱ１８，Ｑ１９はトランジスタＱ１９を入力側とするワイドラー型カレントミラー回路を構成し、そのカレントミラー回路はトランジスタＱ１６の能動負荷として機能する。
【００９２】
各トランジスタＱ２０，Ｑ２１のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、各トランジスタＱ２０，Ｑ２１のゲートは各トランジスタＱ１７，Ｑ２０のドレインに接続され、トランジスタＱ２１のドレインはトランジスタＱ１０のゲートに接続され、各トランジスタＱ２０，Ｑ２１はトランジスタＱ２０を入力側とするワイドラー型カレントミラー回路を構成し、そのカレントミラー回路はトランジスタＱ１７の能動負荷として機能する。
各トランジスタＱ１６，Ｑ１７は同一トランジスタサイズで同一特性であり、各トランジスタＱ１８〜Ｑ２１は同一トランジスタサイズである。
【００９３】
（第３実施形態）
図７は、第３実施形態のサンプルホールド回路３０を示す回路図である。
サンプルホールド回路３０は、不平衡型の演算増幅器ＯＰ、スイッチＳ１，Ｓ３、基準電圧源ＶB、コンデンサＣ１、入力端子Ｖin、出力端子Ｖout、制御回路１１から構成されている。
不平衡型の演算増幅器ＯＰは、不平衡型の差動増幅器ＤＡ、出力回路ＯＣａ，ＯＣｂ、端子AOUTａ，AOUTｂ、電源端子ＶDD、スイッチ回路Ｓ４、位相補償回路ＰＣから構成されている。
【００９４】
第３実施形態のサンプルホールド回路３０において、第１実施形態のサンプルホールド回路１０と異なるのは、スイッチ回路Ｓ４がＯＮ状態になると（各スイッチＳ４ａ，Ｓ４ｂがＯＮ側に切り替えられると）、トランジスタＱ２のゲートが差動増幅器ＤＡの出力端子に接続され、トランジスタＱ１のゲートにはバイアス電圧TNLが印加され、トランジスタＱ１はトランジスタＱ２の負荷として機能する点だけである。
【００９５】
［第３実施形態の作用・効果］
第３実施形態によれば、以下の作用・効果を得ることができる。
【００９６】
［３−１］
図２は、サンプルホールド回路３０の動作を説明するためのタイミングチャートである。
制御回路１１は、第１実施形態と同様に各スイッチＳ１，Ｓ３およびスイッチ回路Ｓ４を切替制御する。
サンプル期間Ｔｓおよびホールド期間Ｔｈにおいて、第３実施形態のサンプルホールド回路３０の動作は、第１実施形態の前記［１−１］に記載したサンプルホールド回路１０の動作と同じである。
【００９７】
切替期間Ｔｃにおいて、スイッチ回路Ｓ４の各スイッチＳ４ａ，Ｓ４ｂがＯＮ側からＯＦＦ側に切り替わる際に、各スイッチＳ４ａ，Ｓ４ｂを構成するＣＭＯＳ型トランスミッションゲートのクロック・フィールド・スルーによる注入電荷が生じ、スイッチＳ４ａのクロック・フィールド・スルーによる注入電荷は出力回路ＯＣａにおけるトランジスタＱ２のゲート・ドレイン容量Ｃｐに蓄積され、スイッチＳ４ｂのクロック・フィールド・スルーによる注入電荷は出力回路ＯＣａにおけるトランジスタＱ１のゲート・ドレイン容量Ｃｎに蓄積される。
【００９８】
ここで、第３実施形態のサンプルホールド回路３０では、スイッチＳ４ａがＯＮ側のときのトランジスタＱ２のゲート電圧は差動増幅器ＤＡの出力電圧であり、スイッチＳ４ａがＯＦＦ側のときのトランジスタＱ２のゲート電圧は電源電圧ＶDDであり、出力電圧と電源電圧ＶDDの差電圧をΔＶｐとする。
また、第３実施形態のサンプルホールド回路３０では、スイッチＳ４ｂがＯＮ側のときのトランジスタＱ１のゲート電圧はバイアス電圧TNLであり、スイッチＳ４ｂがＯＦＦ側のときのトランジスタＱ１のゲート電圧は接地電圧であり、バイアス電圧TNLと接地電圧の差電圧をΔＶｎとする。
【００９９】
すると、スイッチＳ４ａがＯＮ側からＯＦＦ側に切り替わるときに、ゲート・ドレイン容量Ｃｐに蓄積される電荷Ｑｐは、第１実施形態と同様に、前記数式３で表される。
また、スイッチＳ４ｂがＯＮ側からＯＦＦ側に切り替わるときに、ゲート・ドレイン容量Ｃｎに蓄積される電荷Ｑｎは、第１実施形態と同様に、前記数式４で表される。
【０１００】
ここで、各トランジスタＱ１，Ｑ２は同一トランジスタサイズであり、各ゲート・ドレイン容量Ｃｎ，Ｃｐは等しい（Ｃｎ＝Ｃｐ）。
よって、バイアス電圧TNLを適宜設定することにより、各差電圧ΔＶｎ，ΔＶｐをほぼ等しくすれば（ΔＶｎ≒ΔＶｐ）、各電荷Ｑｎ，Ｑｐをほぼ等しくすることが可能になる（Ｑｎ≒Ｑｐ）。
そして、各電荷Ｑｎ，Ｑｐをほぼ等しくすれば、各電荷Ｑｎ，Ｑｐは互いに打ち消し合って消滅し、各電荷Ｑｎ，ＱｐがコンデンサＣ１に蓄積されるのを防止できる。
尚、バイアス電圧TNLについては、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【０１０１】
［３−２］
前記［３−１］により、第３実施形態によれば、第１実施形態の前記［１−２］〜［１−５］と同様の作用・効果を得ることができる。
【０１０２】
（第３実施形態の具体例）
図８は、第３実施形態の具体例の要部構成を示す要部回路図である。
図８に示す具体例において、差動増幅器ＤＡは、ＰチャネルＭＯＳトランジスタＱ３５，Ｑ３６、ＮチャネルＭＯＳトランジスタＱ３７〜Ｑ３９、電源端子ＶDDから構成されている。
図８に示す具体例のように差動増幅器ＤＡを構成すれば、第３実施形態の前記作用・効果を確実に得ることができる。
【０１０３】
差動入力トランジスタＱ３７のゲートは反転入力端子INMに接続され、差動入力トランジスタＱ３８のゲートは非反転入力端子INPに接続されている。
各トランジスタＱ３７，Ｑ３８のソースはトランジスタＱ３９のドレインに接続され、トランジスタＱ３９のソースは接地されている。
トランジスタＱ３９のゲートにはバイアス電圧TNLが印加されており、トランジスタＱ３９は各トランジスタＱ３７，Ｑ３８に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
【０１０４】
各トランジスタＱ３５，Ｑ３６のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、各トランジスタＱ３５，Ｑ３６のゲートは各トランジスタＱ３５，Ｑ３７のドレインに接続され、各トランジスタＱ３５，Ｑ３６はトランジスタＱ３５を入力側とするワイドラー型カレントミラー回路を構成している。そのカレントミラー回路は、各トランジスタＱ３７，Ｑ３８の能動負荷として機能する。
トランジスタＱ３８のドレインは差動増幅器ＤＡの出力端子として機能すると共に、トランジスタＱ３６のドレインに接続されている。
各トランジスタＱ３７，Ｑ３８は同一トランジスタサイズで同一特性であり、各トランジスタＱ３５，Ｑ３６は同一トランジスタサイズである。
【０１０５】
つまり、図８に示す差動増幅器ＤＡは、図３に示す差動増幅器ＤＡを構成する各トランジスタＱ５〜Ｑ９の導電型を逆にして構成したものである。
【０１０６】
（第４実施形態）
図９は、第４実施形態のサンプルホールド回路４０を示す回路図である。
サンプルホールド回路４０において、第３実施形態のサンプルホールド回路３０と異なるのは、差動増幅器ＤＡの出力電圧に基づいてバイアス電圧TNLを生成するTNL生成回路４１が設けられている点だけである。
第４実施形態によれば、差動増幅器ＤＡの出力電圧に基づいてバイアス電圧TNLを生成することにより、第３実施形態の前記［３−１］における各差電圧ΔＶｎ，ΔＶｐが等しくなるようなバイアス電圧TNLを容易かつ確実に設定できるため、前記［３−１］の作用・効果を更に確実に得ることができる。
【０１０７】
（第４実施形態の第１具体例）
図１０は、第４実施形態の第１具体例の要部構成を示す要部回路図である。
図１０に示す第１具体例において、図８に示す第３実施形態の具体例と異なるのは、TNL生成回路４１が設けられている点だけである。
第１具体例のTNL生成回路４１は、ＰチャネルＭＯＳトランジスタＱ４０，Ｑ４１、ＮチャネルＭＯＳトランジスタＱ４２〜Ｑ４４、電源端子ＶDDから構成されている。
第１具体例のようにTNL生成回路４１を構成すれば、第４実施形態の前記作用・効果を確実に得ることができる。
【０１０８】
トランジスタＱ４０のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、トランジスタＱ４０のゲートはトランジスタＱ３６のドレインに接続され、トランジスタＱ４０のドレインはトランジスタＱ４２のドレインに接続されている。
トランジスタＱ４１のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加され、トランジスタＱ４１のゲートは各トランジスタＱ３５，Ｑ３６のゲートに接続され、トランジスタＱ４１のドレインはトランジスタＱ４３のドレインに接続されている。つまり、各トランジスタＱ３５，Ｑ３６，Ｑ４１は、入力側トランジスタＱ３５を共通とする二連出力形のワイドラー型カレントミラー回路を構成している。
【０１０９】
各トランジスタＱ４２，Ｑ４３のソースは接地され、各トランジスタＱ４２，Ｑ４３のゲートはトランジスタＱ４２のドレインに接続され、各トランジスタＱ４２，Ｑ４３はトランジスタＱ４２を入力側とするワイドラー型カレントミラー回路を構成している。
トランジスタＱ４４のゲートとドレインは接続されている。
各トランジスタＱ４３，Ｑ４４は並列接続され、その共通のドレインからバイアス電圧TNLが生成される。
各トランジスタＱ３５，Ｑ３６，Ｑ４１は同一トランジスタであり、各トランジスタＱ４２〜Ｑ４４は同一トランジスタサイズである。
【０１１０】
つまり、図１０に示すTNL生成回路４１は、図５に示すTPH生成回路２１を構成する各トランジスタＱ１０〜Ｑ１４の導電型を逆にして構成したものである。
【０１１１】
（第４実施形態の第２具体例）
図１１は、第４実施形態の第２具体例の要部構成を示す要部回路図である。
図１１に示す第２具体例において、図１０に示す第１具体例と異なるのは、差動増幅器ＤＡの内部構成だけである。
第２具体例の差動増幅器ＤＡは、ＰチャネルＭＯＳトランジスタＱ３５，Ｑ３６，Ｑ４５〜Ｑ４７、ＮチャネルＭＯＳトランジスタＱ３７〜Ｑ３９，Ｑ４８〜Ｑ５１、電源端子ＶDDから構成された対称型である。
第４実施形態において、第２具体例のように差動増幅器ＤＡを構成すれば、第１具体例よりも差動増幅器ＤＡの性能を高めることが可能になるため、第４実施形態の前記作用・効果をより確実に得ることができる。
【０１１２】
各トランジスタＱ４５〜Ｑ５１は差動増幅回路を構成している。
差動入力トランジスタＱ４７のゲートは反転入力端子INMに接続され、差動入力トランジスタＱ４６のゲートは非反転入力端子INPに接続されている。
つまり、差動入力トランジスタＱ４６，Ｑ４７と、逆導電型の差動入力トランジスタＱ３７，Ｑ３８とは対称な回路型式をなしている。
【０１１３】
各トランジスタＱ４６，Ｑ４７のソースはトランジスタＱ４５のドレインに接続され、トランジスタＱ４５のソースは電源端子ＶDDに接続されて電源電圧ＶDDが印加されている。
トランジスタＱ４５のゲートにはバイアス電圧TPHが印加されており、トランジスタＱ４５は各トランジスタＱ４６，Ｑ４７に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
【０１１４】
各トランジスタＱ４８，Ｑ４９のソースは接地され、各トランジスタＱ４８，Ｑ４９のゲートは各トランジスタＱ４６，Ｑ４９のドレインに接続され、トランジスタＱ４８のドレインは各トランジスタＱ３５，Ｑ３６，Ｑ４１のゲートに接続され、各トランジスタＱ４８，Ｑ４９はトランジスタＱ４９を入力側とするワイドラー型カレントミラー回路を構成し、そのカレントミラー回路はトランジスタＱ４６の能動負荷として機能する。
【０１１５】
各トランジスタＱ５０，Ｑ５１のソースは接地され、各トランジスタＱ５０，Ｑ５１のゲートは各トランジスタＱ４７，Ｑ５０のドレインに接続され、トランジスタＱ５１のドレインはトランジスタＱ４０のゲートに接続され、各トランジスタＱ５０，Ｑ５１はトランジスタＱ５０を入力側とするワイドラー型カレントミラー回路を構成し、そのカレントミラー回路はトランジスタＱ４７の能動負荷として機能する。
各トランジスタＱ４６，Ｑ４７は同一トランジスタサイズで同一特性であり、各トランジスタＱ４８〜Ｑ５１は同一トランジスタサイズである。
【０１１６】
つまり、図１１に示すTNL生成回路４１は、図６に示すTPH生成回路２１を構成する各トランジスタＱ１０〜Ｑ２１の導電型を逆にして構成したものである。
【０１１７】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【０１１８】
［１］図３に示す第１実施形態の具体例における差動増幅器ＤＡを、図６に示す第２実施形態の第２具体例における差動増幅器ＤＡに置き換えてもよい。
また、図８に示す第３実施形態の具体例における差動増幅器ＤＡを、図１１に示す第４実施形態の第２具体例における差動増幅器ＤＡに置き換えてもよい。
【０１１９】
［２］上記各実施形態では、スイッチ回路Ｓ４がＯＦＦ状態になると（各スイッチＳ４ａ，Ｓ４ｂがＯＦＦ側に切り替えられると）、トランジスタＱ１のゲートが接地されてトランジスタＱ１がオフすると共に、トランジスタＱ２のゲートが電源端子ＶDDに接続されて電源電圧ＶDDが印加されトランジスタＱ２がオフする。
【０１２０】
しかし、スイッチ回路Ｓ４がＯＦＦ状態になったとき、トランジスタＱ１のゲートに適宜な低い電圧を印加させてトランジスタＱ１をオフさせると共に、トランジスタＱ２のゲートに適宜な高い電圧を印加させてトランジスタＱ２をオフさせるようにしてもよい。
尚、各トランジスタＱ１，Ｑ２のゲートに印加する電圧については、各トランジスタＱ１，Ｑ２が確実にオフするように、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【０１２１】
［３］上記各実施形態の各スイッチＳ１，Ｓ３およびスイッチ回路Ｓ４はＣＭＯＳ型トランスミッションゲートによって構成されているが、他の型式の半導体型スイッチ回路（例えば、ダイオードブリッジ型、バイポーラトランジスタ型など）によって構成してもよい。
【０１２２】
［４］上記各実施形態のＭＯＳトランジスタＱ１〜Ｑ５１をバイポーラトランジスタに置き換えてもよい。この場合には、ＰチャネルＭＯＳトランジスタをＰＮＰトランジスタに置き換え、ＮチャネルＭＯＳトランジスタをＮＰＮトランジスタに置き換えればよい。
【０１２３】
［５］上記各実施形態の前記カレントミラー回路はワイドラー型であるが、その他の型式のカレントミラー回路（例えば、ウィルソン型、カスコード型、ソース抵抗（エミッタ抵抗）を追加した抵抗追加型など）に置き換えてもよい。
【図面の簡単な説明】
【０１２４】
【図１】本発明を具体化した第１実施形態のサンプルホールド回路１０を示す回路図。
【図２】本発明を具体化した各実施形態の動作を説明するためのタイミングチャート。
【図３】第１実施形態の具体例の要部構成を示す要部回路図。
【図４】本発明を具体化した第２実施形態のサンプルホールド回路２０を示す回路図。
【図５】第２実施形態の第１具体例の要部構成を示す要部回路図。
【図６】第２実施形態の第２具体例の要部構成を示す要部回路図。
【図７】本発明を具体化した第３実施形態のサンプルホールド回路３０を示す回路図。
【図８】第３実施形態の具体例の要部構成を示す要部回路図。
【図９】本発明を具体化した第４実施形態のサンプルホールド回路４０を示す回路図。
【図１０】第４実施形態の第１具体例の要部構成を示す要部回路図。
【図１１】第４実施形態の第１具体例の要部構成を示す要部回路図。
【符号の説明】
【０１２５】
１０，２０，３０，４０…サンプルホールド回路
１１…制御回路
２１…TPH生成回路
４１…TPL生成回路
ＯＰ…演算増幅器
INM…反転入力端子
INP…非反転入力端子
Ｓ１，Ｓ３…スイッチ
Ｓ４…スイッチ回路
ＶB…基準電圧源
Ｃ１…コンデンサ
Ｖin…入力端子（入力電圧）
Ｖout…出力端子（出力電圧）
ＤＡ…差動増幅器
ＯＣａ，ＯＣｂ…出力回路
AOUTａ，AOUTｂ…端子
ＶDD…電源端子
ＰＣ…位相補償回路
TPH，TPL…バイアス電圧
Ｑ１〜Ｑ５１…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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