(57)【要約】      （修正有）【課題】  半導体装置のプロセスマージンの評価及び信頼性評価を、時間的にもコスト的にも、従来の評価よりも低減するための評価用ＴＥＧ及び評価用マスクを提供する。【解決手段】  容量ブロック１０毎にＭＯＳＦＥＴの寸法が異なり、かつ、容量ブロック１０毎に電気測定するための測定用パッド１２を有するＴＥＧを形成する。さらに、通常の半導体装置の製品と構成が近くなるように、入力部と、記憶部と、出力部と、電源回路とを有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成されているトランジスタを有する所定の領域と、
一の前記所定の領域に含まれる前記トランジスタの寸法と、他の前記所定の領域に含まれる前記トランジスタの寸法とが異なる評価用ＴＥＧ。
【請求項２】
請求項１に記載の評価用ＴＥＧであって、
前記評価用ＴＥＧは、前記トランジスタの寸法が異なる複数の前記所定の領域を有する記憶部と、
前記記憶部に情報を入力するための入力部及び前記記憶部の前記情報を出力するための出力部の両方、またはいずれか一方を有し、
前記記憶部と前記入力部及び前記記憶部と前記出力部の両方、またはいずれか一方とが電気的に接続するための電気配線を有する評価用ＴＥＧ。
【請求項３】
請求項１または２に記載の評価用ＴＥＧであって、
前記所定の領域は、所定の記憶容量毎に分割されることにより規定されている評価用ＴＥＧ。
【請求項４】
請求項１または２に記載の評価用ＴＥＧであって、
前記所定の領域は、異なる所定の機能毎に分割されることにより規定されている評価用ＴＥＧ。
【請求項５】
請求項１乃至４のいずれか一項に記載の評価用ＴＥＧであって、
前記所定の領域毎に、電源と電気的に接続された測定用パッドを有する評価用ＴＥＧ。
【請求項６】
請求項１乃至４のいずれか一項に記載の評価用ＴＥＧを形成する工程における、前記トランジスタを形成する工程で、前記一の所定の領域と前記他の所定の領域とのトランジスタの寸法が異なるように形成すべくパターン形成された評価用マスク。
【請求項７】
請求項５に記載の評価用ＴＥＧを形成するために、前記測定用パッドを形成するための工程で使用するための評価用マスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ等のトランジスタを有するメモリ部を含む半導体装置における、当該メモリ部及び半導体装置の信頼性評価を行うための評価用ＴＥＧ及び当該ＴＥＧを作成するための評価用マスクに関する。
【背景技術】
【０００２】
上記のような半導体装置を評価するために、例えば、特許文献１に開示されているように、評価したい半導体装置の近傍にダミーチップを設け、プローブ測定を確実に行うようにしている。
【０００３】
また、半導体装置の、特にＳＲＡＭ等のトランジスタを有するメモリ部が設計値通りに製造されているか否かを判断するために、例えば、当該トランジスタのゲート長やコンタクトホール径等の寸法のプロセスの許容値の範囲（以下「プロセスマージン」という。）を評価することがある。また、半導体装置がより厳しい環境で使用される機会が多くなるに伴い、上記のプロセスマージンの評価と合わせて、当該メモリ部を有する半導体装置の信頼性評価をしたいという要望がある。
【０００４】
【特許文献１】特開平１０−５０７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のプロセスマージンを評価する場合、当該半導体装置を形成する半導体基板ごとに、プロセス条件を割り振らなければならなかった。したがって、評価するプロセス条件が多いと、その分だけ半導体基板を使用しなければならなかった。また、信頼性まで評価するためには、当該半導体基板を半導体装置毎にチップ化し、さらに製品の種類によっては、パッケージ化する必要があり、時間及びコストがかかるという課題があった。
【０００６】
本発明の目的は、半導体装置のプロセスマージンの評価及び信頼性評価を、時間的にもコスト的にも、従来の評価よりも低減するための評価用ＴＥＧ及び評価用マスクを提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は、半導体基板に形成されているトランジスタを有する所定の領域と、一の前記所定の領域に含まれる前記トランジスタの寸法と、他の前記所定の領域に含まれる前記トランジスタの寸法とが異なる評価用ＴＥＧであることを要旨とする。
【０００８】
本発明に係る評価用ＴＥＧ（Test Element Group）によれば、一の所定の領域に含まれる前記トランジスタの寸法と、他の前記所定の領域に含まれる前記トランジスタの寸法とが異なることにより、一の所定の領域のトランジスタの寸法と、他の所定の領域のトランジスタの寸法と、どちらのトランジスタの寸法が適しているか、一の半導体基板で評価することができる。したがって、半導体基板を余計に使用することなく、トランジスタを形成する工程でのプロセスマージンを把握できる。これにより、上記のプロセスマージンの評価にかかる時間及びコストを、従来の評価にかかる時間及びコストよりも低減することができる。
【０００９】
また、本発明は、上記に記載の評価用ＴＥＧであって、前記評価用ＴＥＧは、前記トランジスタの寸法が異なる複数の前記所定の領域を有する記憶部と、前記記憶部に情報を入力するための入力部及び前記記憶部の前記情報を出力するための出力部の両方、またはいずれか一方を有し、前記記憶部と前記入力部及び前記記憶部と前記出力部の両方、またはいずれか一方とが電気的に接続するための電気配線を有することを要旨とする。
【００１０】
本発明に係る評価用ＴＥＧによれば、入力部や出力部とメモリ部との電気測定を行うことができることにより、記憶部のトランジスタの寸法が異なる所定の領域を評価することにより、トランジスタの寸法が適しているか否かを判断できるだけでなく、入力部や出力部との評価まで加味したトランジスタの寸法の許容範囲を決定できる。また、当該評価用ＴＥＧは、製品に近い構成になっているので、当該評価ＴＥＧをチップ化することにより信頼性評価をすることができる。
【００１１】
また、上記の評価用ＴＥＧにおける所定の領域は、所定の記憶容量毎に分割されることにより規定されていてもよいし、異なる所定の機能毎に分割されることにより決定されていてもよい。
【００１２】
また、本発明は、上記に記載の評価用ＴＥＧであって、前記所定の領域毎に、電源と電気的に接続された測定用パッドを有することを要旨とする。
本発明に係る評価用ＴＥＧによれば、所定の領域毎に測定用パッドを有することにより、所定の領域毎の電気的特性を評価できる。
【００１３】
また、本発明は、上記に記載の評価用ＴＥＧを形成する工程における、前記トランジスタを形成する工程で、前記一の所定の領域と前記他の所定の領域とのトランジスタの寸法が異なるように形成すべくパターン形成された評価用マスクであることを要旨とする。
また、本発明は、前記測定用パッドを形成するための工程で使用するための評価用マスクであることを要旨とする。
本発明に係る評価用マスクを使用することにより、上記の評価用ＴＥＧを形成できる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置の評価用ＴＥＧ及び評価用マスクについて、図１〜図３を用いて説明する。
図１は、半導体装置の評価用ＴＥＧの一例として、液晶パネルを駆動させるためのＬＣＤ（Liquid Crystal Display）ドライバＴＥＧの電気ブロック図を示す。ＬＣＤドライバＴＥＧ２００は、入力部としてのＭＰＵ（Micro Processor Unit）インタフェイス２０１と、記憶部としての液晶表示用のＳＲＡＭ（Static Random Access Memory）２０２と、出力部としてのＳＥＧ（SEGment）ドライバ２０３と、電源回路２０４とを有する。ＭＰＵインタフェイス２０１とＳＲＡＭ２０２、ＳＲＡＭ２０２とＳＥＧドライバ２０３、ＳＥＧドライバ２０３と電源回路２０４とは、電気配線２０５によって、電気的に接続されている。また、ＬＣＤドライバＴＥＧ２００は、当該ＬＣＤドライバＴＥＧ２００を駆動させるための高位電源としてのＶＤＤ２０６と、低位電源として接地電位にするためのＧＮＤ２０７とが電気的に接続されている。
【００１５】
ＭＰＵインタフェイス２０１では、外部からの電気信号による情報（データ）を受信し、その情報をＳＲＡＭ２０２に送信する。ＳＲＡＭ２０２では、上記の情報を記憶する。ＳＲＡＭ２０２は、例えば、４つのｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と２つの抵抗などの負荷素子、または４つのｎ型のＭＯＳＦＥＴと２つのｐ型のＭＯＳＦＥＴを用いて、１つのフリップフロップ回路（図示せず）を形成しており、当該フリップフロップ回路を複数有している。次に、ＳＲＡＭ２０２に記憶された情報を、ＳＥＧドライバ２０３に送信する。
【００１６】
ＳＥＧドライバ２０３では、ＳＲＡＭ２０２からの情報を受信し、当該情報に応じた液晶パネルが有する画素（以下「セグメント」という。）としての液晶を駆動させる。液晶を駆動させるためには、高電圧が必要である。電源回路２０４は、ＳＥＧドライバ２０３を介して駆動させるセグメントに高電圧を印加する。
【００１７】
次に、図２の模式断面図を用いて、記憶部としてのＳＲＡＭ２０２の内部構造を説明する。ＳＲＡＭ２０２は、８つの所定の領域１０に分割されている。ここでは所定の領域は、所定の記憶容量毎、例えば、１つの領域の記憶容量が１Ｍバイト毎に分割されることにより決定されている。ここでは、上記の１つの所定の領域を容量ブロック１０と称する。
【００１８】
容量ブロック１０ａ〜容量ブロック１０ｈまでの各容量ブロック１０には、電気配線１１で電気的に接続されている測定用パッド１２を有している。容量ブロック１０ａ〜１０ｈは、上記に説明したＭＯＳＦＥＴを有するフリップフロップ回路が形成されている。ＳＲＡＭ２０２では、上記の各容量ブロック１０ごとにＭＯＳＦＥＴの寸法が異なるように形成されている。本実施形態でいう、ＭＯＳＦＥＴの寸法を以下に説明する。
【００１９】
図３にＭＯＳＦＥＴの模式断面図を示す。まず、ＭＯＳＦＥＴ１００の構造について説明する。ＭＯＳＦＥＴ１００は、半導体基板としてのシリコン基板１０１を用いて形成されている。シリコン基板１０１の上には、ゲート絶縁膜１０４としての酸化シリコン膜が形成されている。ゲート絶縁膜１０４の上には、ゲート電極１０５としてのポリシリコン膜が形成されている。ゲート絶縁膜１０４及びゲート電極１０５で形成されている部分をゲート部１０６とする。ゲート部１０６の側壁部には、サイドウォール１０７が形成されている。サイドウォール１０７は、例えば、酸化シリコン膜や窒化シリコン膜等の絶縁膜で形成されている。
【００２０】
ゲート部１０６の両側のシリコン基板１０１の表面近傍の内部に、ソース部１０２及びドレイン部１０３が形成されている。ここで、ＭＯＳＦＥＴ１００におけるソース部１０２及びドレイン部１０３は、構造上は左右対称であること以外は、ほぼ同一の構造を有する。したがって、以下、ソース部１０２及びドレイン部１０３を「ソース／ドレイン１０２等」という。ソース／ドレイン１０２等は、ｐ型のＭＯＳＦＥＴ１００の場合には、ＢやＢＦ２等のイオンが導入され、ｎ型のＭＯＳＦＥＴ１００の場合にはＰやＡｓ等のイオンが導入されることにより形成される。
【００２１】
ソース／ドレイン１０２等には、エクステンション領域１０２ａ及びエクステンション領域１０３ａ（以下「エクステンション領域１０２ａ等」という。）が、サイドウォール１０７の下側に形成されている。エクステンション領域１０２ａ等は、ゲート長１０６ａが小さくなるに伴い、ソース部１０２とドレイン部１０３との距離も小さくなる。ソース／ドレイン１０２等がシリコン基板１０１の表面近傍よりも深く形成されると、単チャネル効果が生じやすくなり、ＭＯＳＦＥＴ１００の電気特性不良となる。したがって、微細化に伴ってゲート長１０６ａが小さくなっているＭＯＳＦＥＴ１００では、トランジスタの寸法としてのエクステンション領域１０２ａ等の長さや、サイドウォール１０７の幅の大きさ等を適正に形成することは重要である。
【００２２】
シリコン基板１０１の上には、第１の層間絶縁膜１０８が酸化シリコン膜や窒化シリコン膜等で形成されている。第１の層間絶縁膜１０８には、ソース部１０２と電気的に接続されているコンタクトプラグ１０９が形成されている。コンタクトプラグ１０９は、第１の層間絶縁膜１０８をソース部１０２まで開孔したコンタクトホール１１０と、当該コンタクトホール１１０に埋め込むようにして形成されたタングステン等の導電性の材料とにより形成されている。
【００２３】
第１の層間絶縁膜１０８の上には、所望の場所に形成されているＡｌまたは、ＡｌとＴｉ、ＴｉＮ等の層状構造で形成されている電気配線１１２を有している。電気配線１１２の一部と、コンタクトプラグ１０９とは、電気的に接続されている。また、電気配線１１２を覆うようにして、第２の層間絶縁膜１１１が酸化シリコン膜や窒化シリコン膜等で形成されている。第２の層間絶縁膜１１１には、電気配線１１２と電気的に接続されているビアプラグ１１３が形成されている。ビアプラグ１１３は、第２の層間絶縁膜１１１を電気配線１１２まで開孔したビアホール１１４と、当該ビアホール１１４に埋め込むようにして形成されたタングステン等の導電性の材料とにより形成されている。
第２の層間絶縁膜１１１の上に、さらに、電気配線、層間絶縁膜及びビアプラグ等を形成した複数の多層配線構造にすることができる。
【００２４】
上記のようなＭＯＳＦＥＴ１００では、微細化の要求に伴い、製造プロセス上のＭＯＳＦＥＴ１００の寸法の許容値（プロセスマージン）を規定することが重要である。ここで、ＭＯＳＦＥＴ１００の寸法とは、例えば、ゲート部１０６のゲート長１０６ａや、コンタクトホール１１０の開口部１１０ａの開口径や、ビアホール１１４の開口部１１４ａの開口径等が挙げられる。その他にも、エクステンション領域１０２ａ及び１０３ａを規定するサイドウォール１０７の幅や、ソース／ドレイン１０２等の領域なども、ＭＯＳＦＥＴ１００の寸法として捉えることができる。
【００２５】
本実施形態では、ＭＯＳＦＥＴ１００の寸法の一例として、コンタクトホール１１０の開口部１１０ａの開口径の許容値を規定する方法について、以下に説明する。
まず、図２に示したＳＲＡＭ２０２を用いて、容量ブロック１０ａ〜容量ブロック１０ｈまでの各容量ブロック１０に、それぞれ異なる開口径を有する開口部１１０ａを形成する。ここでは、開口部１１０ａの開口径を０．０１μｍずつ変化させて形成する。すなわち、容量ブロック１０ａには、開口部１１０ａの開口径を０．２２μｍのコンタクトホール１１０を形成し、同様にして、容量ブロック１０ｂには、開口径を０．２３μｍのコンタクトホール１１０を形成する。同様にして、容量ブロック１０ｃ〜１０ｇ及び最後の容量ブロック１０ｈには０．２９μｍのコンタクトホール１１０を形成する。
【００２６】
上記のように、コンタクトホール１１０の開口部１１０ａの開口径を、容量ブロック１０ａ〜１０ｈまで０．０１μｍずつ変化させて形成するために、評価用マスク（図示せず）を予め用意しておく。コンタクトホール１１０の製造プロセスでは、フォトリソグラフィー法を用いて、フォトレジスト（図示せず）を所定の領域に対して紫外光を用いて露光した後、現像して当該フォトレジストにパターン形成する。その後、ドライエッチング法を用いて第１の層間絶縁膜１０８等を加工する。評価用マスクは、上記のフォトリソグラフィー法でシリコン基板１０１、またはシリコン基板１０１上に形成されている膜の上に所望のパターンをフォトレジストを用いて形成するためのものである。
【００２７】
また、上記の容量ブロック１０毎に、電気測定することができるように、測定用パッド１２を形成するための評価用マスクを予め用意しておく。測定用パッド１２と、シリコン基板１０１の表面に形成されているゲート部１０６及びソース／ドレイン１０２等とを電気的に接続するために、所定の電気配線１１２等と接続できるようなマスクレイアウトを所定の層ごとに作成する。
上記の評価用マスクを用いて、容量ブロック１０毎にＭＯＳＦＥＴ１００の寸法が異なり、かつ、容量ブロック１０毎に電気測定するための測定用パッドを形成することができる。
【００２８】
上記のＬＣＤドライバＴＥＧ２００を用いて、ＳＲＡＭ２０２を、容量ブロック１０毎に電気測定することにより、容量ブロック１０ａ〜１０ｈの電気特性が正常であるか否かを判定することができる。電気特性の一例として、例えば、ＭＯＳＦＥＴ１００のリーク電流特性で判定する場合、判定する電流値以下の場合には、正常であり、それ以外は異常であると判定する。上記のコンタクトホール１１０を変化させた容量ブロック１０ａ〜１０ｈにおいて、容量ブロック１０ｃ〜１０ｆまでが正常と判定され、それ以外は異常であると判定された場合には、コンタクトホール１１０の開口部１１０ａの開口径は、０．２４μｍ〜０．２７μｍの範囲が許容値（プロセスマージン）となる。
【００２９】
これにより、トランジスタの寸法としてのコンタクトホール１１０の開口部１１０ａの開口径の適切な許容範囲を、従来の方法とは異なり、１枚のシリコン基板１０１で評価することができる。したがって、シリコン基板１０１を余計に使用することなく、ＭＯＳＦＥＴ１００の製造工程におけるプロセスマージンを把握できる。これにより、上記のプロセスマージンの評価にかかる時間及びコストを、従来の評価にかかる時間及びコストよりも低減することができる。
【００３０】
また、ＬＣＤドライバＴＥＧ２００は、上記のように製品としてのＬＣＤドライバに極めて近い構成を有しているので、上記のＬＣＤドライバＴＥＧ２００のための余計な設備の準備をほとんどすることなく、通常の製品で行われるＬＣＤドライバと同様に、信頼性評価の試験を行うことができる。
【００３１】
なお、本実施形態では、コンタクトホール１１０の開口部１１０ａの開口径について説明したが、これに限らず、上記に説明したビアホール１１４やゲート長１０６ａ等も同様に寸法の許容値、プロセスマージンを決定することができる。
【００３２】
（変形例１）
図４に、半導体としてのロジック半導体を評価するためのロジック半導体ＴＥＧ３００を示す。同図では、４つの所定の機能の機能ブロック２０を有している。機能ブロック２０として、例えば、情報（データ）を処理するためのＭＰＵ（Micro Processor Unit）、上記のＭＰＵよりも機能を絞り込んだＭＣＵ（Micro Controller Unit）、音声や画像等の情報（データ）の処理に特化したＤＳＰ（Digital Signal Proscessor）等が挙げられる。
【００３３】
また、ロジック半導体ＴＥＧ３００は、当該ＬＣＤドライバＴＥＧ２００を駆動させるための高位電源としてのＶＤＤ３０６と、低位電源として接地電位にするためのＧＮＤ３０７とが電気的に接続されている。各機能ブロック２０には、電気配線２１で電気的に接続されている測定用パッド２２を有している。各機能ブロック２０では、上記の実施形態で説明したＭＯＳＦＥＴを有するフリップフロップ回路が形成されている。上記の各機能ブロック２０ごとにＭＯＳＦＥＴの寸法が異なるように形成されている。
【００３４】
上記のように、各機能ブロック２０毎に、トランジスタとしてのＭＯＳＦＥＴの寸法を変えるように形成することにより、上記の実施形態と同様の効果が得られる。ロジック半導体ＴＥＧ３００は、上記の実施形態とほぼ同様に、ロジック半導体ＴＥＧ３００を形成するための評価用マスクを予め作成することにより製造することができる。
【００３５】
（変形例２）
上記の評価用ＴＥＧとして、ＬＣＤドライバを用いて説明したが、これに限らず、例えば、信頼性が厳しく要求される車載用の半導体装置等にも適用することができる。
【００３６】
（変形例３）
上記の評価用ＴＥＧでは、ＳＲＡＭを用いていたが、これに限らず、ＳＲＡＭのＤＲＡＭでも上記と同様の効果が得られる。
【００３７】
（変形例４）
上記の評価用ＴＥＧでは、ＭＯＳＦＥＴの寸法を容量ブロック毎、または、機能ブロックごとに変更していたが、これに限らず、ＭＯＳＦＥＴの代わりにバイポーラトランジスタを用いる半導体装置でも、当該バイポーラトランジスタの寸法を変更しても同様の効果が得られる。
【図面の簡単な説明】
【００３８】
【図１】半導体装置としてのＬＣＤドライバＴＥＧの構成を示す電気ブロック図。
【図２】メモリ部の内部構造を示す模式平面図。
【図３】ＳＲＡＭを構成するＭＯＳＦＥＴの模式断面図。
【図４】変形例における半導体装置としてのロジック半導体ＴＥＧの内部の構成を示す模式平面図。
【符号の説明】
【００３９】
１０…所定の領域としての容量ブロック、１１、２１…電気配線、１２、２２…測定用パッド、２０…所定の領域としての機能ブロック、１００…ＭＯＳＦＥＴ、１０１…シリコン基板、１０２…ソース部、１０３…ドレイン部、１０２ａ、１０３ａ…エクステンション領域、１０４…ゲート絶縁膜、１０５…ゲート電極、１０６…ゲート部、１０６ａ…ゲート長、１０７…サイドウォール、１０８…第１の層間絶縁膜、１０９…コンタクトプラグ、１１０…コンタクトホール、１１０ａ…コンタクトホール開口部、１１１…第２の層間絶縁膜、１１２…電気配線、１１３…ビアプラグ、１１４…ビアホール、１１４ａ…ビア開口部、２００…半導体装置の評価用ＴＥＧとしてのＬＣＤドライバ、２０１…入力部としてのＭＰＵインタフェイス、２０２…記憶部としてのＳＲＡＭ、２０３…出力部としてのＳＥＧドライバ、２０４…電源回路、２０５…電気配線、２０６、３０６…高位電源としてのＶＤＤ、２０７、３０７…低位電源としてのＧＮＤ。
【図１】
2006310526.tif 000003
【図２】
2006310526.tif 000004
【図３】
2006310526.tif 000005
【図４】
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