(57)【要約】【課題】リーク電流を抑制でき、デバイスの特性を向上できる半導体装置の製造方法を提供することを目的としている。【解決手段】半導体装置は、支持基板３１上に埋め込み酸化物層３２を介在して形成された第１の半導体層３３と、この支持基板上に形成された第２の半導体層３４とを備え、上記第１の半導体層中に第１の素子が形成され、上記第２の半導体層中に第２の素子が形成されている。そして、上記支持基板と第２の半導体層との界面ＪＳは、埋め込み酸化物層の下面と実質的に等しいか、あるいは埋め込み酸化物層より深い部分に位置することを特徴としている。上記第２の素子の活性領域を、上記支持基板と第２の半導体層との界面を避けて形成できるので、リーク電流を抑制でき、デバイスの特性を向上できる。【選択図】      図１
2006310882.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に埋め込み酸化物層を介在して第１の半導体層が形成されたＳＯＩ基板における、前記第１の半導体層及び前記埋め込み酸化物層を選択的に除去し、半導体基板の一部の表面を露出させる工程と、
前記半導体基板の露出された領域を深さ方向に除去する工程と、
前記半導体基板を深さ方向に除去した領域内を第２の半導体層で埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に埋め込み酸化物層を介在して第１の半導体層が形成されたＳＯＩ基板における、前記第１の半導体層及び前記埋め込み酸化物層の一部を選択的に除去する工程と、
前記第１の半導体層の側壁に側壁保護膜を形成する工程と、
前記埋め込み酸化物層の残存されている一部を除去し、前記半導体基板の表面を露出させる工程と、
前記半導体基板の露出されている表面上に第２の半導体層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１，第２の半導体層中に第１，第２の素子を形成する工程を更に具備することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の露出された領域を深さ方向に除去する工程は、溶液を用いたウェットエッチング法で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の表面を露出させる工程は、溶液を用いたウェットエッチング法で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板を深さ方向に除去した領域内を第２の半導体層で埋め込む工程は、エピタキシャル成長法を用いて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第２の半導体層を形成する工程は、エピタキシャル成長法を用いて行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板の露出された領域を深さ方向に除去する工程の後に、前記半導体基板を深さ方向に除去した領域の側壁に側壁保護膜を形成する工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記側壁保護膜は、窒化シリコンであることを特徴とする請求項２または８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板の露出された領域を深さ方向に除去する工程の後に、前記半導体基板の露出面に水素アニールを行う工程を更に具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板の表面を露出させる工程の後に、前記半導体基板の露出面に水素アニールを行う工程を更に具備することを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、部分ＳＯＩ基板を用いた半導体装置の製造方法に関するものであり、更に詳しくは、ＳＯＩ（Silicon On Insulator）基板における一部の領域のシリコン層とＢＯＸ（Buried OXide）層を選択的に除去することにより、非ＳＯＩ領域を形成した部分ＳＯＩウェーハのＳＯＩ領域と非ＳＯＩ領域それぞれに素子を形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板上にＭＯＳＦＥＴを形成した構造は、高性能ロジックデバイスとして有望である。しかし、いわゆる基板浮遊効果のため、オフ状態となるべきゲート電圧であっても、ソース−ドレイン間電圧の条件によっては寄生ＭＯＳＦＥＴや寄生バイポーラトランジスタが動作してしまい、ソース−ドレイン間にリーク電流が流れることが知られている。このような特性は、例えばＤＲＡＭのメモリセル用トランジスタのように、リーク電流に対するスペックが厳しい用途にはリテンションの劣化等の問題を引き起こし好ましくない。また、ＤＲＡＭのセンスアンプ回路では、基板浮遊効果によってペアトランジスタのしきい値電圧がずれるため、センスマージンも低下する。これらの問題により、ＳＯＩ基板に高性能ロジック回路と同様なＭＯＳＦＥＴ構造でＤＲＡＭを形成するのは困難である。
【０００３】
一方、高性能ロジック回路とＤＲＡＭを混載したデバイスの需要は大きく、ＳＯＩ構造を用いて高性能化したロジックデバイスにＤＲＡＭを混載する技術の確立が望まれている。
【０００４】
ＳＯＩ領域と非ＳＯＩ領域とを有する部分ＳＯＩ基板は、例えばＤＲＡＭ混載ロジックデバイス（embeded ＤＲＡＭ：ｅＤＲＡＭ）のように、ＳＯＩ基板とバルク基板の両方を必要とする回路に有用である。このような部分ＳＯＩ基板の製造方法の１つに、ＳＯＩ基板における埋め込み酸化物層（ＢＯＸ層）上のシリコン層（ＳＯＩ層と称す）とＢＯＸ層を選択的にエッチングして除去し、このエッチングした領域をシリコンで埋め戻す方法が考えられる。
【０００５】
図３３乃至図３７はそれぞれ、従来の半導体装置の製造方法について説明するためのもので、部分ＳＯＩ基板の製造工程を示す断面図である。図３３において、１１はＳＯＩ基板で、このＳＯＩ基板１１は、張り合わせ法などにより、支持基板１２、ＢＯＸ層１３及びＳＯＩ層１４が積層されて形成される。
【０００６】
次に、図３４に示すように、上記ＳＯＩ基板１１におけるＳＯＩ層１４を部分的に剥離する。引き続き、上記ＳＯＩ層１４を剥離した部分のＢＯＸ層１３を剥離し、図３５に示すように支持基板１２の表面を露出させた開口部１５を形成する。
【０００７】
そして、図３６に示すように、上記開口部１５内の支持基板１２上にシリコン層１６を形成することにより非ＳＯＩ領域を形成する。
【０００８】
上述した方法で部分ＳＯＩ基板を形成すると、図３７に示すように、シリコン層１６の形成界面１６ＡにおけるＳＯＩ基板１１の表面１１Ａからの距離Δ１は、ＳＯＩ層１４とＢＯＸ層１３の厚さの和Δ２とほぼ等しく、現在のＳＯＩ基板１１では０．３〜０．６μｍほどである。
【０００９】
しかしながら、上記のような製造方法で形成された非ＳＯＩ領域に、トランジスタやＤＲＡＭのトレンチ型メモリセルを形成すると、デバイスの活性領域がシリコン層１６の形成界面１６Ａを横切るため、リーク電流の増加やポーズ特性の劣化が大きく、所望の電気特性が得られない。
【００１０】
図３８は、ＤＲＡＭのトレンチ型メモリセルＭＣの断面構成図であり、リーク電流の経路を示している。図３８において、ＣＴはセルトランジスタ、ＣＣはセルキャパシタ（トレンチキャパシタ）、２１はソース領域、２２はドレイン領域、２３はゲート電極、２４はゲート絶縁膜、２５は空乏層である。図示するように、セルトランジスタＣＴのソース，ドレイン領域２１，２２と空乏層２５がシリコン層１６の形成界面１６Ａを横切っている。
【００１１】
上記セルトランジスタＣＴのオフ時には、ソース，ドレイン領域２１，２２間にリーク電流Ｉｏｆｆが流れる。また、ソース領域２１と支持基板１２間には接合リーク電流Ｉｊが存在している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記のように、従来の部分ＳＯＩ基板を用いた半導体装置の製造方法は、リーク電流の増加やポーズ特性の劣化が大きいという問題があった。
【００１３】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リーク電流の増加やポーズ特性の劣化を低減できる部分ＳＯＩ基板を用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
この発明の一態様に係る半導体装置の製造方法は、半導体基板上に埋め込み酸化物層を介在して第１の半導体層が形成されたＳＯＩ基板における、前記第１の半導体層及び前記埋め込み酸化物層を選択的に除去し、半導体基板の一部の表面を露出させる工程と、前記半導体基板の露出された領域を深さ方向に除去する工程と、前記半導体基板を深さ方向に除去した領域内を第２の半導体層で埋め込む工程とを具備する。
【００１５】
また、この発明の他の一態様に係る半導体装置の製造方法は、半導体基板上に埋め込み酸化物層を介在して第１の半導体層が形成されたＳＯＩ基板における、前記第１の半導体層及び前記埋め込み酸化物層の一部を選択的に除去する工程と、前記第１の半導体層の側壁に側壁保護膜を形成する工程と、前記埋め込み酸化物層の残存されている一部を除去し、前記半導体基板の表面を露出させる工程と、前記半導体基板の露出されている表面上に第２の半導体層を形成する工程とを具備する。
【発明の効果】
【００１６】
以上説明したように、この発明によれば、リーク電流の増加やポーズ特性の劣化を低減できる部分ＳＯＩ基板を用いた半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態について図面を参照して説明する。  
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る半導体装置について説明するための断面構成図である。この図１では、ＤＲＡＭ（トレンチ型のメモリセル）とロジック回路を構成するＭＯＳＦＥＴを混載する場合を例にとって示している。
【００１８】
支持基板（シリコン基板）３１上には、埋め込み酸化物層（ＢＯＸ層）３２が形成され、この埋め込み酸化物層３２上には、シリコン層（ＳＯＩ層）３３が設けられてＳＯＩ領域が形成されている。一方、上記支持基板３１の埋め込み酸化物層３２が存在しない領域（非ＳＯＩ領域）上には、エピタキシャルシリコン層３４が形成されている。上記支持基板３１と上記エピタキシャルシリコン層３４との界面ＪＳは、上記埋め込み酸化物層３２の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層３４の表面は、上記ＳＯＩ層３３の表面よりも低く、且つ埋め込み酸化物層３２の上面よりも高くなっている。
【００１９】
上記埋め込み酸化物層３２が形成されているＳＯＩ領域には、ロジック回路を構成するＭＯＳＦＥＴ  Ｑが形成され、上記埋め込み酸化物層３２が形成されていない非ＳＯＩ領域上にはＤＲＡＭのトレンチ型メモリセルＭＣが形成される。
【００２０】
上記ＭＯＳＦＥＴ  Ｑは、ＳＯＩ層３３におけるＳＴＩ構造の素子分離領域３５で区画された領域に形成されている。すなわち、ＳＯＩ層３３中にソース領域３６とドレイン領域３７が離隔して形成されている。これらソース，ドレイン領域３６，３７間のＳＯＩ層３３上には、ゲート絶縁膜３８が形成され、このゲート絶縁膜３８上にゲート電極３９が形成されている。
【００２１】
一方、セルトランジスタＣＴとセルキャパシタ（トレンチキャパシタ）ＣＣとからなるメモリセルＭＣは、エピタキシャルシリコン層３４と支持基板３１中に形成されている。上記支持基板３１とエピタキシャルシリコン層３４との接合部（破線ＪＳで示す）近傍には埋め込みｎウェル領域４０が形成されている。このｎウェル領域４０上に形成されたｐウェル領域４１中には、セルトランジスタＣＴのソース領域４２とドレイン領域４３が離隔して形成されている。これらソース，ドレイン領域４２，４３間のエピタキシャルシリコン層３４上には、ゲート絶縁膜４４が形成され、このゲート絶縁膜４４上にゲート電極４５が形成されている。また、上記エピタキシャルシリコン層３４には、上記ソース領域４２に接してソース電極４６が埋め込み形成され、ドレイン領域４３側には素子分離領域４７が埋め込まれている。上記ドレイン領域４３と上記素子分離領域４７との間には、バリッドストラップ（Buried Strap）４８が設けられている。また、上記埋め込みｎウェル領域４０には、カラー酸化膜４９が形成されている。そして、セルキャパシタＣＣのトレンチ内が、酸化膜を介在してポリシリコン層５０で埋め込まれている。上記トレンチの周辺の支持基板３１中には不純物拡散層５１が形成されている。上記ポリシリコン層５０は、セルキャパシタＣＣの一方の電極として働き、上記不純物拡散層５１は他方の電極として働く。
【００２２】
図１に示すように、エピタキシャルシリコン層３４と支持基板３１との界面ＪＳは、カラー酸化膜４９を横切るように、素子の活性領域、すなわちセルトランジスタＣＴにおけるソース，ドレイン領域４２，４３及びバリッドストラップ４８、並びにセルキャパシタＣＣの不純物拡散層５１を避けて形成されている。
【００２３】
このような構成によれば、セルトランジスタＣＴのソース，ドレイン領域４２，４３としての不純物拡散層や空乏層、並びにセルキャパシタＣＣの不純物拡散層５１が支持基板３１とエピタキシャルシリコン層３４の界面ＪＳにかからない。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分ＳＯＩ基板の非ＳＯＩ領域上に形成したデバイスの電気特性を向上できる。
【００２４】
［第２の実施の形態］
図２は、この発明の第２の実施の形態に係る半導体装置について説明するための断面構成図である。この図２では、第１の実施の形態と同様に、ＤＲＡＭ（トレンチ型のメモリセル）とロジック回路を構成するＭＯＳＦＥＴを混載する場合を例にとって示している。
【００２５】
支持基板（シリコン基板）３１上には、埋め込み酸化物層（ＢＯＸ層）３２が形成され、この埋め込み酸化物層３２上には、シリコン層（ＳＯＩ層）３３が設けられてＳＯＩ領域が形成されている。一方、上記支持基板３１の埋め込み酸化物層３２が存在しない領域（非ＳＯＩ領域）上には、エピタキシャルシリコン層３４が形成されている。上記支持基板３１と上記エピタキシャルシリコン層３４との界面ＪＳは、上記埋め込み酸化物層３２の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層３４の表面は、上記ＳＯＩ層３３の表面よりも高くなっている。
【００２６】
他の基本的な構成は、図１と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第２の実施の形態に係る半導体装置では、エピタキシャルシリコン層３４と支持基板３１との界面ＪＳを、セルキャパシタＣＣを横切り、セルトランジスタＣＴにおけるソース，ドレイン領域４２，４３及びバリッドストラップ４８を横切らないように、セルトランジスタＣＴとセルキャパシタＣＣを形成している。
【００２７】
このような構成によれば、セルトランジスタＣＴのソース，ドレイン領域４２，４３としての不純物拡散層や空乏層が支持基板３１とエピタキシャルシリコン層３４の界面ＪＳにかからなくできる。これによって、リーク電流を低減でき、部分ＳＯＩ基板の非ＳＯＩ領域上に形成したデバイスの電気特性を向上できる。
【００２８】
［第３の実施の形態］
図３は、この発明の第３の実施の形態に係る半導体装置について説明するための断面構成図である。この図３では、第１の実施の形態と同様に、ＤＲＡＭ（トレンチ型のメモリセル）とロジック回路を構成するＭＯＳＦＥＴを混載する場合を例にとって示している。
【００２９】
支持基板（シリコン基板）３１上には、埋め込み酸化物層（ＢＯＸ層）３２が形成され、この埋め込み酸化物層３２上には、シリコン層（ＳＯＩ層）３３が設けられてＳＯＩ領域が形成されている。一方、上記支持基板３１の埋め込み酸化物層３２が存在しない領域（非ＳＯＩ領域）上には、エピタキシャルシリコン層３４が形成されている。上記支持基板３１と上記エピタキシャルシリコン層３４との界面ＪＳは、上記埋め込み酸化物層３２の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層３４の表面は、上記ＳＯＩ層３３の表面よりも十分高くなっている。
【００３０】
他の基本的な構成は、図１及び図２と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第３の実施の形態に係る半導体装置では、エピタキシャルシリコン層３４と支持基板３１との界面ＪＳを、セルトランジスタＣＴにおけるソース，ドレイン領域４２，４３及びバリッドストラップ４８、及びセルキャパシタＣＣの不純物拡散層５１の全てを横切らないように、セルトランジスタＣＴとセルキャパシタＣＣを形成している。
【００３１】
このような構成によれば、セルトランジスタＣＴのソース，ドレイン領域４２，４３としての不純物拡散層や空乏層、セルキャパシタＣＣの不純物拡散層５１が支持基板３１とエピタキシャルシリコン層３４の界面ＪＳにかからなくできる。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分ＳＯＩ基板の非ＳＯＩ領域上に形成したデバイスの電気特性を向上できる。
【００３２】
［第４の実施の形態］
図４は、この発明の第４の実施の形態に係る半導体装置について説明するための断面構成図である。この図４では、第１乃至第３の実施の形態と同様に、ＤＲＡＭ（トレンチ型のメモリセル）とロジック回路を構成するＭＯＳＦＥＴを混載する場合を例にとって示している。
【００３３】
支持基板（シリコン基板）３１上には、埋め込み酸化物層（ＢＯＸ層）３２が形成され、この埋め込み酸化物層３２上には、シリコン層（ＳＯＩ層）３３が設けられてＳＯＩ領域が形成されている。一方、上記支持基板３１の埋め込み酸化物層３２が存在しない領域（非ＳＯＩ領域）上には、支持基板３１を掘り下げた深い位置からエピタキシャルシリコン層３４が形成されている。すなわち、上記支持基板３１と上記エピタキシャルシリコン層３４との界面ＪＳは、上記埋め込み酸化物層３２より深い部分に位置している。また、上記エピタキシャルシリコン層３４の表面は、上記ＳＯＩ層３３の表面と実質的に同じ高さになっている。
【００３４】
他の基本的な構成は、図１乃至図３と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第４の実施の形態に係る半導体装置では、エピタキシャルシリコン層３４と支持基板３１との界面ＪＳが、セルキャパシタＣＣを横切り、セルトランジスタＣＴにおけるソース，ドレイン領域４２，４３及びバリッドストラップ４８を横切らないように、セルトランジスタＣＴとセルキャパシタＣＣを形成している。
【００３５】
このような構成によれば、セルトランジスタＣＴのソース，ドレイン領域４２，４３としての拡散層や空乏層が支持基板３１とエピタキシャルシリコン層３４の界面ＪＳにかからなくできる。これによって、リーク電流を低減でき、部分ＳＯＩ基板の非ＳＯＩ領域上に形成したデバイスの電気特性を向上できる。しかも、ＳＯＩ領域と非ＳＯＩ領域の表面がほぼ同じ高さになるので、上層に形成される配線層の段切れなどによる不良が抑制できる。
【００３６】
［第５の実施の形態］
図５は、この発明の第５の実施の形態に係る半導体装置について説明するための断面構成図である。この図５では、第１乃至第４の実施の形態と同様に、ＤＲＡＭ（トレンチ型のメモリセル）とロジック回路を構成するＭＯＳＦＥＴを混載する場合を例にとって示している。
【００３７】
支持基板（シリコン基板）３１上には、埋め込み酸化物層（ＢＯＸ層）３２が形成され、この埋め込み酸化物層３２上には、シリコン層（ＳＯＩ層）３３が設けられてＳＯＩ領域が形成されている。一方、上記支持基板３１の埋め込み酸化物層３２が存在しない領域（非ＳＯＩ領域）上には、支持基板３１を掘り下げた深い位置からエピタキシャルシリコン層３４が形成されている。すなわち、上記支持基板３１と上記エピタキシャルシリコン層３４との界面ＪＳは、上記埋め込み酸化物層３２より十分深い部分に位置している。また、上記エピタキシャルシリコン層３４の表面は、上記ＳＯＩ層３３の表面より十分高くなっている。
【００３８】
他の基本的な構成は、図１乃至図４と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第５の実施の形態に係る半導体装置では、エピタキシャルシリコン層３４と支持基板３１との界面ＪＳが、セルトランジスタＣＴにおけるソース，ドレイン領域４２，４３及びバリッドストラップ４８、並びにセルキャパシタＣＣの不純物拡散層５１を横切らないように、セルトランジスタＣＴとセルキャパシタＣＣを形成している。
【００３９】
このような構成によれば、セルトランジスタＣＴのソース，ドレイン領域４２，４３としての拡散層や空乏層、並びにセルキャパシタＣＣの拡散層が支持基板３１とエピタキシャルシリコン層３４の界面ＪＳにかからなくできる。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分ＳＯＩ基板の非ＳＯＩ領域上に形成したデバイスの電気特性を向上できる。しかも、ＳＯＩ領域と非ＳＯＩ領域の表面の段差が緩和できるので、上層に形成される配線層の段切れなどによる不良が抑制できる。
【００４０】
［第６の実施の形態］
次に、上述したような半導体装置の製造方法について図６乃至図１０により詳しく説明する。
【００４１】
まず、図６に示すように、張り合わせ法により、シリコン基板（支持基板）３１、ＢＯＸ層３２、ＳＯＩ層３３を積層したＳＯＩ基板を形成する。もちろん、張り合わせ法ではなく、シリコン基板（支持基板）３１上にＢＯＸ層３２を形成し、このＢＯＸ層３２上にＳＯＩ層３３を形成することもできる。
【００４２】
次に、上記ＳＯＩ層上に保護酸化膜６１を形成し、この保護酸化膜６１上にＳｉＮ層６２を形成する。この際、上記ＢＯＸ層３２の厚さは約４００ｎｍ、ＳＯＩ層の厚さは約２００ｎｍに設定した。
【００４３】
その後、ＰＥＰを用いて上記ＳｉＮ層６２のパターンニングを行い、ＳｉＮ層を部分的に除去する。このパターニングされたＳｉＮ層６２をマスクにして、図７に示すように、保護酸化膜６１及びＳＯＩ層３３を選択的に除去する。ここでは、ドライエッチング法を用いた。
【００４４】
引き続き、上記ＳｉＮ層６２をマスクにして、ＢＯＸ層３２を除去し、シリコン基板３１の表面を露出させる（図８）。このＢＯＸ層３２の除去には、溶液によるウェットエッチングを用いたが、プラズマによるドライエッチングを用いることもできる。
【００４５】
次に、図９に示すように、エッチングによりシリコン基板３１を１μｍ程度除去し、非ＳＯＩ領域を形成するための段差部６３を形成する。このシリコン基板３１のエッチングには、ダメージの少ない溶液によるウェットエッチングを用いた。
【００４６】
その後、図１０に示すように、上記段差部６３を埋め込むように、シリコン層３４を形成する。このシリコン層３４の形成には、選択エピタキシャル成長法を用いた。シリコン層３４の選択エピタキシャル成長は、例えば、原料ガスにＳｉＨ２Ｃｌ２とＨＣｌ、キャリアガスにＨ２を用い、成長圧力６．７×１０３Ｐａ、成長温度１０００℃の条件にて行なった。埋め戻したシリコン層３４の厚さは、１．６μｍでありＳＯＩ層３３の上面と実質的に同じ高さである。
【００４７】
そして、マスクに用いた保護酸化膜６１及びＳｉＮ層６２を除去して、部分ＳＯＩ基板の製造を終了する。
【００４８】
引き続き、周知の製造工程により、上記ＳＯＩ層３２中にロジック回路を構成するＭＯＳＦＥＴ、シリコン層３４中にトレンチ型のメモリセルをそれぞれ形成する。
【００４９】
上記のような製造方法によれば、図４に示したような構造の半導体装置が得られる。
【００５０】
なお、図１１に示すように、上記段差部６３を埋め込む際、シリコン層３４の厚さを、例えば１．８μｍにすれば、シリコン層３４の上面はＳＯＩ層３３の表面よりも高くなり、図５に示したような構造の半導体装置が得られる。
【００５１】
上記方法にて形成した非ＳＯＩ領域の電気特性を評価するため、図１２に示すようなダイオードを基板面内に１１２個作製し、接合リーク特性の評価を行った。図１２において、７１はｐ型半導体領域、７２はｐ型ウェル領域、７３はｎ型不純物拡散層、７４は素子分離酸化膜、７５はＡｌ電極、７６は空乏層である。ここでは、シリコン基板３１上に形成されたエピタキシャルシリコン層３４の厚さΔ４を変化させている。
【００５２】
電気特性の評価に用いたダイオードは、次のような工程で作成した。まず、１〜２Ωｃｍの抵抗率のｐ型シリコン基板３１に、イオン注入により不純物濃度５．０×１０１７［ａｔｏｍｓ／ｃｍ３］、深さ約１．０μｍのｐ型ウェル領域７２を形成する。次に、上記ｐ型ウェル領域７２中に、イオン注入により不純物濃度１．０×１０１８〜１．０×１０２０［ａｔｏｍｓ／ｃｍ３］のｎ型の不純物拡散層７３を接合深さ０．２μｍ、接合面積１．０ｍｍ２で形成する。その後、ＴＥＯＳにより素子分離酸化膜７４を形成し、最後にＡｌ電極７５を形成することによりダイオードを形成した。
【００５３】
電気特性としては、ダイオードに２Ｖ及び４Ｖの逆バイアスを印加したときのリーク電流の有無を評価した。このとき、空乏層７６はそれぞれ、約０．２５μｍ及び０．４μｍ伸びていた。
【００５４】
まず、全ダイオードに対するリーク電流が流れたダイオードの割合を評価した。図１３及び図１４にリーク電流が流れたダイオードの割合を示す。比較のために、シリコン層３４の厚さΔ４を、０、０．１、０．３、０．５μｍとしたサンプルについても示す。その結果、この発明による非ＳＯＩ領域（シリコン層の厚さが１．６、１．８μｍ）に形成したダイオードについては、リーク電流の流れたものが２％未満と少ないが、シリコン層３４の厚さΔ４が０〜０．３μｍのサンプルについては、逆バイアスの大小（空乏層幅Δ３の大小）にかかわらず５０％近くのダイオードでリーク電流が流れた。シリコン層の厚さΔ４が０．５μｍのサンプルについては、逆バイアスが２Ｖの時（空乏層幅Δ３＝０．２５μｍ）は、約２％のダイオードしかリーク電流が流れていないのに対し、逆バイアスが４Ｖ（空乏層幅Δ３＝０．４μｍ）のときには、約５０％のダイオードでリーク電流が流れた。
【００５５】
図１５にリーク電流と空乏層幅との関係を示す。本図から明らかなように、シリコン層３４の形成界面ＪＳが不純物拡散層あるいは空乏層を横切るとリーク電流が流れることがある。本実験より得られたシリコン層３４の厚さΔ４とリーク電流との関係を図１６に示す。
【００５６】
以上の結果より、非ＳＯＩ領域を持つ部分ＳＯＩ基板を形成する際には、シリコン層３４の形成界面ＪＳがデバイスの不純物拡散層あるいは空乏層にかからないようにすることで、リーク電流を抑制し、電気特性の優れた高品質の部分ＳＯＩ基板が得られることがわかる。
【００５７】
［第７の実施の形態］
図１７乃至図２４はそれぞれ、半導体装置の他の製造方法を示している。本実施の形態は、第６の実施の形態に示した半導体装置の製造方法において、段差部を形成した後に、側壁保護膜を形成するものである。側壁保護膜を形成することで、段差部の側壁に露出しているＳＯＩ層からのシリコンの成長を抑制することができ、基板表面において非ＳＯＩ領域とＳＯＩ領域の境界に形成されるバンプを抑制する効果がある。
【００５８】
すなわち、図１７乃至図２０に示す工程は、前述した第６の実施の形態における図６乃至図９と同様である。よって同一部分に同じ符号を付してその詳細な説明は省略する。
【００５９】
次に、図２１に示すように、ＳＯＩ層３３及びシリコン基板３１の露出面に酸化膜６４を形成する。この酸化膜６４の形成には熱酸化法を用いた。
【００６０】
引き続き、図２２に示すように、側壁保護膜６５を形成する。側壁保護膜６５にはＳｉＮを用いた。
【００６１】
次に、図２３に示すように、このＳｉＮ膜６５の側壁を残して除去する。この側壁を残した除去には、異方性エッチングであるプラズマによるエッチング法を用いた。その後、上記シリコン基板３１表面の酸化膜６４をエッチングにより除去し、段差部６３の形成を終了する。エッチングにはダメージの少ない、ウェットエッチング法を用いた。
【００６２】
次に、段差部６３を埋めるように、シリコン層３４を形成する。このシリコン層３４の成膜条件は、第６の実施の形態と同様である。
【００６３】
そして、上記ＳＯＩ層３３の保護酸化膜６１及び上記ＳｉＮ層６２を除去して、部分ＳＯＩ基板の製造を終了する。
【００６４】
その後、周知の製造工程により、上記ＳＯＩ層３２中にロジック回路を構成するＭＯＳＦＥＴ、シリコン層３４中にトレンチ型のメモリセルをそれぞれ形成する。
【００６５】
上記のような製造方法によれば、図４に示したような構造の半導体装置が得られる。
【００６６】
上記方法にて作製した非ＳＯＩ領域の電気特性を第６の実施の形態と同様に評価した。その結果、本第７の実施の形態に係る製造方法においては、リーク電流の流れたダイオードは２％未満であり、高品質な部分ＳＯＩ基板を得ることができた。
【００６７】
なお、図２５に示すように、上記段差部６３を埋め込む際、シリコン層３４の厚さを、例えば１．８μｍにすれば、シリコン層３４の上面はＳＯＩ層３３の表面よりも高くなり、図５に示したような構造の半導体装置が得られる。
【００６８】
［第８の実施の形態］
図２６乃至図３２はそれぞれ、半導体装置の更に他の製造方法を示している。本実施の形態は、シリコン基板をエッチングにより除去することなく、シリコン層を埋め戻した構造であり、その厚さが、ＢＯＸ層とＳＯＩ層の厚さの和よりも大きくなっている。
【００６９】
すなわち、図２６及び図２７に示す工程は、前述した第７の実施の形態における図１７及び図１８と同様である。よって同一部分に同じ符号を付してその詳細な説明は省略する。
【００７０】
次に、図２８に示すように、ＢＯＸ層３２の一部を除去する。このＢＯＸ層３２の除去には、プラズマによるドライエッチングあるいは溶液によるウェットエッチングを用いる。
【００７１】
その後、図２９に示すように、ＳＯＩ層３３の側壁を保護するための側壁保護膜６５を形成する。この側壁保護膜６５にはＳｉＮを用いた。
【００７２】
次に、図３０に示すように、ＳｉＮ膜６５を側壁を残して除去する。この側壁を残した除去には、異方性エッチングであるプラズマによるエッチング法を用いた。
【００７３】
引き続き、図３１に示すように、ＢＯＸ層３２の残りを除去し、開口部６６の形成を終了する。このＢＯＸ層３２の除去にはダメージの少ないウェットエッチング法を用いた。
【００７４】
次に、図３２に示すように、開口部６６を埋めるように、シリコン層３４を形成する。上記シリコン層３４の形成には、シリコンを選択エピタキシャル成長させる方法を用いた。成膜条件は第６，第７の実施の形態と同様である。
【００７５】
そして、上記ＳＯＩ層３３の保護酸化膜６１及び上記ＳｉＮ層６２を除去して、部分ＳＯＩ基板の製造を終了する。
【００７６】
その後、周知の製造工程により、上記ＳＯＩ層３２中にロジック回路を構成するＭＯＳＦＥＴ、シリコン層３４中にトレンチ型のメモリセルをそれぞれ形成する。
【００７７】
上記のような製造方法によれば、エピタキシャルシリコン層３４の厚さに応じて図１、図２及び図３に示したような構造の半導体装置が得られる。すなわち、エピタキシャルシリコン層３４の表面をＳＯＩ層３３の表面よりも低く、且つ埋め込み酸化物層３２の上面よりも高くすれば図１に示した構造の半導体装置が得られる。また、エピタキシャルシリコン層の表面をＳＯＩ層３３の表面よりも高くすれば図２に示した構造の半導体装置が得られる。更に、また、エピタキシャルシリコン層の表面をＳＯＩ層３３の表面よりも十分高くすれば図３に示した構造の半導体装置が得られる。
【００７８】
上記方法にて形成した非ＳＯＩ領域の電気特性を第６，第７の実施の形態と同様に評価した。この結果、本第８の実施の形態に係る部分ＳＯＩ基板においては、リーク電流の流れたダイオードは２％未満であり、高品質な部分ＳＯＩ基板を得ることができた。
【００７９】
［第９の実施の形態］
本第９の実施の形態は、上述した第６乃至第８の実施の形態に係る半導体装置の製造方法において、支持基板（シリコン基板）３１の表面を露出させた後、エピタキシャルシリコン層３４を形成する前に、露出した支持基板３１の表面に熱処理（水素アニール）を施すものである。水素アニールを施すことにより、シリコン基板３１の露出部のＣＯＰ（Crystal Originated Particle）及び露出部近傍のＢＭＤ（Bulk Microdefect）を消滅させ、ＤＺ（Denuded Zone）層を形成することができる。これによって、シリコン基板３１と上記エピタキシャルシリコン層３４との界面近傍におけるシリコン基板３１の酸素濃度は、ＢＯＸ層３２の直下近傍におけるシリコン基板３１の酸素濃度より低くなる。
【００８０】
この製造方法により、リーク電流のより高い抑制効果とリテンションの更なる改善を図れる。
【００８１】
以上第１乃至第９の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８２】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するための断面構成図。
【図２】この発明の第２の実施の形態に係る半導体装置について説明するための断面構成図。
【図３】この発明の第３の実施の形態に係る半導体装置について説明するための断面構成図。
【図４】この発明の第４の実施の形態に係る半導体装置について説明するための断面構成図。
【図５】この発明の第５の実施の形態に係る半導体装置について説明するための断面構成図。
【図６】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示す断面図。
【図７】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示す断面図。
【図８】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示す断面図。
【図９】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示す断面図。
【図１０】この発明の第６の実施の形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示す断面図。
【図１１】この発明の第６の実施の形態に係る半導体装置の製造方法の他の例について説明するためのもので、第５の工程を示す断面図。
【図１２】非ＳＯＩ領域の電気特性を評価するために用いたダイオードの断面図。
【図１３】リーク電流の流れたダイオードの割合を示す特性図。
【図１４】リーク電流の流れたダイオードの割合を示す特性図。
【図１５】リーク電流と空乏層幅の関係を示す図。
【図１６】シリコン層の厚さとリーク電流との関係を示す図。
【図１７】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示す断面図。
【図１８】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示す断面図。
【図１９】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示す断面図。
【図２０】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示す断面図。
【図２１】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示す断面図。
【図２２】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第６の工程を示す断面図。
【図２３】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第７の工程を示す断面図。
【図２４】この発明の第７の実施の形態に係る半導体装置の製造方法について説明するためのもので、第８の工程を示す断面図。
【図２５】この発明の第７の実施の形態に係る半導体装置の製造方法の他の例について説明するためのもので、第８の工程を示す断面図。
【図２６】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第１の工程を示す断面図。
【図２７】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第２の工程を示す断面図。
【図２８】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第３の工程を示す断面図。
【図２９】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第４の工程を示す断面図。
【図３０】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第５の工程を示す断面図。
【図３１】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第６の工程を示す断面図。
【図３２】この発明の第８の実施の形態に係る半導体装置の製造方法について説明するためのもので、第７の工程を示す断面図。
【図３３】従来の半導体装置の製造方法について説明するためのもので、第１の工程を示す断面図。
【図３４】従来の半導体装置の製造方法について説明するためのもので、第２の工程を示す断面図。
【図３５】従来の半導体装置の製造方法について説明するためのもので、第３の工程を示す断面図。
【図３６】従来の半導体装置の製造方法について説明するためのもので、第４の工程を示す断面図。
【図３７】従来の半導体装置の製造方法について説明するためのもので、第５の工程を示す断面図。
【図３８】ＤＲＡＭのトレンチ型メモリセルの断面構成図であり、リーク電流の経路を示す図。
【符号の説明】
【００８３】
３１…支持基板（シリコン基板）
３２…埋め込み酸化物層（ＢＯＸ層）
３３…シリコン層（ＳＯＩ層）
３４…エピタキシャルシリコン層
３５…素子分離領域
３６…ソース領域
３７…ドレイン領域
３８…ゲート絶縁膜
３９…ゲート電極
４０…埋め込みｎウェル領域
４１…ｐウェル領域
４２…ソース領域
４３…ドレイン領域
４４…ゲート絶縁膜
４５…ゲート電極
４６…ソース電極
４７…素子分離領域
４８…バリッドストラップ
４９…カラー酸化膜
５０…ポリシリコン層
５１…不純物拡散層
６１…保護酸化膜
６２…ＳｉＮ層
６３…段差部
６４…酸化膜
６５…側壁保護膜
６６…開口部
【図１】
2006310882.tif 000003
【図２】
2006310882.tif 000004
【図３】
2006310882.tif 000005
【図４】
2006310882.tif 000006
【図５】
2006310882.tif 000007
【図６】
2006310882.tif 000008
【図７】
2006310882.tif 000009
【図８】
2006310882.tif 000010
【図９】
2006310882.tif 000011
【図１０】
2006310882.tif 000012
【図１１】
2006310882.tif 000013
【図１２】
2006310882.tif 000014
【図１３】
2006310882.tif 000015
【図１４】
2006310882.tif 000016
【図１５】
2006310882.tif 000017
【図１６】
2006310882.tif 000018
【図１７】
2006310882.tif 000019
【図１８】
2006310882.tif 000020
【図１９】
2006310882.tif 000021
【図２０】
2006310882.tif 000022
【図２１】
2006310882.tif 000023
【図２２】
2006310882.tif 000024
【図２３】
2006310882.tif 000025
【図２４】
2006310882.tif 000026
【図２５】
2006310882.tif 000027
【図２６】
2006310882.tif 000028
【図２７】
2006310882.tif 000029
【図２８】
2006310882.tif 000030
【図２９】
2006310882.tif 000031
【図３０】
2006310882.tif 000032
【図３１】
2006310882.tif 000033
【図３２】
2006310882.tif 000034
【図３３】
2006310882.tif 000035
【図３４】
2006310882.tif 000036
【図３５】
2006310882.tif 000037
【図３６】
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【図３７】
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【図３８】
2006310882.tif 000040