(57)【要約】  【課題】  少ない消費電力をもって確実な抵抗状態の変化を生じ得る可変抵抗素子とその駆動方法、およびこの素子を用いた半導体装置を提供する。  【解決手段】  メモリ素子１は、ｐ型シリコン基板１０に、２箇所の不純物拡散領域１１とゲート電極１３およびゲート絶縁層１２から構成される電界効果型トランジスタ素子部と、下部電極１９と上部電極２１とで可変抵抗層２０を挟み構成された可変抵抗素子部とからなる。  可変抵抗素子部では、下部電極１９と上部電極２１とが、可変抵抗層２０に対する接続面積が相違する構成となっている。そして、この電極１９、２１の接続領域の相違により、可変抵抗層２０では、電界集中が生じ、下部電極１９が接続された部分近傍に抵抗変化領域２０ａが発生する。  【選択図】  図１
2006120701.tif 000002
【特許請求の範囲】
【請求項１】
電界の変化により電気特性が変化する可変抵抗層と、前記可変抵抗層に対して接続された第１および第２の電極とを有してなる可変抵抗素子であって、
前記第１および第２の電極は、前記可変抵抗層に対して、互いに相違するサイズをもって接続されている
ことを特徴とする可変抵抗素子。
【請求項２】
前記可変抵抗層は、ペロブスカイト構造を有する材料からなる
ことを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
前記可変抵抗層は、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料からなり、
上記化学組成式において、Ａは、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ａ'は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｘ、Ｙ、Ｚの各々は、０≦Ｘ≦１、０≦Ｙ≦２、１≦Ｚ≦７の関係を有する
ことを特徴とする請求項２に記載の可変抵抗素子。
【請求項４】
前記第１および第２の電極の少なくとも一方と前記可変抵抗層との間には、前記可変抵抗層が高抵抗状態であるときの誘電率に対して−１０％以上の誘電率を有する高誘電率層が介挿されている
ことを特徴とする請求項１から３の何れかに記載の可変抵抗素子。
【請求項５】
前記高誘電率層は、ペロブスカイト構造を有する材料を含んでいる
ことを特徴とする請求項４に記載の可変抵抗素子。
【請求項６】
基板と、当該基板上に形成された絶縁層とを有し、
前記第１の電極は、前記絶縁層の表面からその厚み方向に形成された孔に対して、電極材料が埋め込まれることで形成されており、
前記可変抵抗層は、前記第１の電極と接続状態を有し、前記絶縁層の表面に積層され、
前記第２の電極は、前記可変抵抗層の表面に積層されている
ことを特徴とする請求項１から５の何れかに記載の可変抵抗素子。
【請求項７】
前記絶縁層の抵抗率は、高抵抗状態であるときの前記可変抵抗層の抵抗率以上である
ことを特徴とする請求項６に記載の可変抵抗素子。
【請求項８】
前記絶縁層は、ペロブスカイト構造を有する材料からなる
ことを特徴とする請求項６または７に記載の可変抵抗素子。
【請求項９】
前記可変抵抗層には、前記第１または第２の電極の一方と対をなして前記電気特性を検出するための第３の電極が、前記第１および第２の電極の各々から独立した状態で接続されている
ことを特徴とする請求項１から８の何れかに記載の可変抵抗素子。
【請求項１０】
前記可変抵抗層には、前記電気特性を検出するための第３および第４の電極が、前記第１および第２の電極の各々から独立した状態で接続されており、
前記第３の電極と第４の電極との間に形成される抵抗検出経路中には、抵抗変化領域が介在されている
ことを特徴とする請求項１から８の何れかに記載の可変抵抗素子。
【請求項１１】
前記第１の電極と第２の電極とは、前記可変抵抗層に対する互いの接続サイズが、１．５以上３以下の比率に設定されている
ことを特徴とする請求項１から１０の何れかに記載の可変抵抗素子。
【請求項１２】
ペロブスカイト構造を有する材料からなり、電界の変化により電気特性が変化する可変抵抗層と、前記可変抵抗層に接続された第１および第２の電極とを有してなる可変抵抗素子に対して、前記第１および第２の電極に電圧パルスを印加して駆動する可変抵抗素子の駆動方法であって、
前記第１および第２の電極への電圧パルスの印加は、前記可変抵抗層において、表面における一方の電極が接続された部分およびその近傍領域で電界の集中を図ることで、当該領域での抵抗値が変化し、且つ、前記領域以外での抵抗値が略不変となる条件をもってなされる
ことを特徴とする可変抵抗素子の駆動方法。
【請求項１３】
前記第１および第２の電極は、互いに相違するサイズをもって、前記可変抵抗層に対し接続されている
ことを特徴とする請求項１２に記載の可変抵抗素子の駆動方法。
【請求項１４】
前記第１の電極と第２の電極とは、前記可変抵抗層に対する互いの接続サイズが、１．５以上３以下の比率に設定されている
ことを特徴とする請求項１３に記載の可変抵抗素子。
【請求項１５】
請求項１から１１の何れかに記載の可変抵抗素子によって単位メモリセルが構成され、当該単位メモリセルがマトリクス状に配置・接続されることで構成される単純マトリクス型メモリを有する
ことを特徴とする半導体装置。
【請求項１６】
前記可変抵抗素子は、前記第１および第２の電極の一方がビット線に接続されるとともに、他方がワード線に接続されている
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記可変抵抗素子は、前記第１および第２の電極の一方がプレート線に接続されるとともに、他方が選択トランジスタを介してビット線に接続されており、
前記選択トランジスタのゲートは、ワード線に接続されている
ことを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子とその駆動方法、および半導体装置に関し、電界の変化をもって電気特性が変化する可変抵抗層における抵抗変化領域の制御技術に関する。
【背景技術】
【０００２】
記録されたデータが電源オフの状態でも消えない不揮発性メモリは、デジタルスチルカメラや携帯電話などのモバイル機器の発展に歩調を合わせて、爆発的な広がりを見せている。従来の不揮発性メモリは、トランジスタの浮遊ゲートに電荷を蓄積するフラッシュメモリが主流となっている。しかし、不揮発性を維持して、フラッシュメモリの浮遊ゲートを形成するトンネル酸化層をスケーリングすることは困難であり、次世代の不揮発性メモリが待望されている。
【０００３】
このような要望を受けて、近年、電圧パルスを印加して電界を変化させ、当該電界の変化により抵抗変化を示す薄膜を用いた可変抵抗素子によってメモリ素子（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＲＲＡＭ）を構成しようとする提案がなされている（例えば、特許文献１、非特許文献１）。このようなメモリ素子は、微細加工可能な不揮発性メモリとして注目され、フラッシュメモリに代るものとして期待されている。
【０００４】
これら文献に係る可変抵抗素子を用いたＲＲＡＭの構造とその動作について、図１４を参照しながら説明する。図１４は、ＲＲＡＭの構造を示す模式断面図である。
図１４に示すように、ＲＲＡＭは、ｐ型シリコン基板１４０の表面から厚み方向内方に向けてｎ型不純物拡散領域が形成され、各々がソース電極およびドレイン電極となる。そして、ｐ型シリコン基板１４０の面上におけるソース電極およびドレイン電極を構成する２箇所のｎ型不純物拡散領域間には、ゲート絶縁層１４２およびゲート電極１４３が順に積層されている。ＲＲＡＭでは、この部分をもって電界効果型トランジスタが構成されており、選択スイッチとして機能する。電界効果型トランジスタが構成されたｐ型シリコン基板１４０上には、層間絶縁層１４４が被覆形成されており、ゲート１４３と一方のｎ型不純物拡散領域１４１には、それぞれワード線１４５およびコモン線１４６が接続されている。
【０００５】
また、ソース電極であるもう一方のｎ型不純物拡散領域１４１上には、下部電極１４７が形成され、その上方には超巨大磁気抵抗効果（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ；ＣＭＲ）材料であるＰＣＭＯ（Ｐｒ0.7Ｃａ0.3ＭｎＯ3）材料からなる可変抵抗層１４８が堆積されている。また、可変抵抗層１４８上には、ビット線を兼ねる上部電極１４９が積層配置されている。ここで、可変抵抗層１４８を構成するＰＣＭＯ材料は、ペロブスカイト構造を有するものであって、ＲＲＡＭでは、ノーマリー状態では可変抵抗層１４８が低抵抗状態であり、選択スイッチをオンした状態でビット線に書き込みパルスを印加することによって可変抵抗層１４８が高抵抗化される。ＲＲＡＭにおいて可変抵抗層１４８を低抵抗状態へと復帰させるには、コモン線にリセットパルスを印加する。
【０００６】
ペロブスカイト構造を有するＣＭＲ材料からなる可変抵抗層１４８では、高抵抗状態と低抵抗状態との抵抗比率が１００〜１０００倍に達し、高低の各抵抗状態をデータ１、０を対応付けることが可能となる。
ＲＲＡＭでは、書き込まれたデータを読み出すには、ビット線から可変抵抗層１４８へと電流を流し、可変抵抗層１４８の抵抗状態による電圧降下の大小をビット線に接続されたセンスアンプ（不図示）により検出する。電圧パルスを印加して誘起された可変抵抗層１４８の抵抗変化は、不揮発性を示す。
【特許文献１】米国特許６２０４１３９号公報
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  ２００２年  テクニカル・ダイジェスト  ｐ．ｐ．１９３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のＲＲＡＭでは、下部電極１４７および上部電極１４９に電界パルスを印加した場合に、可変抵抗層１４８の全体に一様な電界が発生する。このため、上記ＲＲＡＭでは、上記のごとく１００〜１０００倍の抵抗比率を得ようとする場合、高エネルギの印加を必要とし、書き込みパルス、リセットパルスの電圧値を高くするために消費電力の上昇を招く。上述のようにモバイル機器に使用される不揮発性メモリにとって、大きな消費電力は機器の使用時間を制限するので致命的である。
【０００８】
本発明は、上記問題を解決しようとなされたものであって、少ない消費電力をもって確実な抵抗状態の変化を生じ得る可変抵抗素子とその駆動方法、およびこの素子を用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る可変抵抗素子は、次の特徴を有する。
（１）  本発明に係る可変抵抗素子は、電界の変化により電気特性が変化する可変抵抗層と、可変抵抗層に対して接続された第１および第２の電極とを有してなる構成を有する素子であって、第１および第２の電極は、可変抵抗層に対して、互いに相違するサイズをもって接続されていることを特徴とする。
【００１０】
なお、上記において、「第１および第２の電極が可変抵抗層に対し接続されている」とは、可変抵抗層の表面に直接電極が接続されている場合は勿論、間に層が介挿された状態をも含んでいる。ここで、可変抵抗層に対し電極が直接接続されている場合には、「接続サイズ」は接合面積を意味するものであり、一方、間に層が介在している場合には、電極における可変抵抗層に対して最も近接する部分での対向面積を意味するものである。
（２）  上記（１）に係る可変抵抗素子において、可変抵抗層が、ペロブスカイト構造を有する材料からなることを特徴とする。
（３）  上記（２）に係る可変抵抗素子において、可変抵抗層が、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料からなることを特徴とする。ここで、上記化学組成式においては、Ａ、Ａ'、ＢおよびＸ、Ｙ、Ｚを次のように規定する。
【００１１】
※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ'；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
（４）  上記（１）〜（３）に係る可変抵抗素子において、第１および第２の電極の少なくとも一方と前記可変抵抗層との間には、可変抵抗層が高抵抗状態であるときの誘電率に対して−１０％以上の誘電率を有する高誘電率層が介挿されていることを特徴とする。
（５）  上記（４）に係る可変抵抗素子において、高誘電率層がペロブスカイト構造を有する材料を含んでいることを特徴とする。
（６）  上記（１）〜（５）に係る可変抵抗素子において、素子の構成要素として、上記可変抵抗層および第１および第２の電極の他に、基板と、当該基板上に形成された絶縁層とを有し、第１の電極が絶縁層の表面からその厚み方向に形成された孔に対して、電極材料が埋め込まれることで形成されており、可変抵抗層が第１の電極と接続状態を有して絶縁層の表面に積層され、第２の電極が可変抵抗層の表面に積層されていることを特徴とする。
（７）  上記（６）に係る可変抵抗素子において、絶縁層の抵抗率を高抵抗状態であるときの可変抵抗層の抵抗率以上とすることを特徴とする。
（８）  上記（６）、（７）に係る可変抵抗素子において、絶縁層をペロブスカイト構造を有する材料を用いて形成しておくことを特徴とする。
（９）  上記（１）〜（８）に係る可変抵抗素子において、可変抵抗層に対して、第１または第２の電極の一方と対をなして可変抵抗層の電気特性を検出するための第３の電極を、第１および第２の電極の各々から独立した状態で接続しておくことを特徴とする。
（１０）  上記（１）〜（８）に係る可変抵抗素子において、可変抵抗層に対して、可変抵抗層の電気特性を検出するための第３および第４の電極を、第１および第２の電極の各々から独立した状態で接続しておき、第３の電極と第４の電極との間に形成される全ての抵抗検出経路中に抵抗変化領域が介在されるようにしておくことを特徴とする。
（１１）  上記（１）〜（１０）に係る可変抵抗素子において、第１の電極と第２の電極とは、可変抵抗層に対する互いの接続サイズが、１．５以上３以下の比率に設定されていることを特徴とする。
【００１２】
また、本発明に係る可変抵抗素子の駆動方法は、次の特徴を有する。
（１２）  本発明に係る可変抵抗素子の駆動方法は、ペロブスカイト構造を有する材料からなり、電界の変化により電気特性が変化する可変抵抗層と、可変抵抗層に接続された第１および第２の電極とを有してなる可変抵抗素子に対して、第１および第２の電極に電圧パルスを印加して駆動する方法であって、第１および第２の電極への電圧パルスの印加は、可変抵抗層において、表面における一方の電極が接続された部分およびその近傍領域で電界の集中を図ることで、当該領域での抵抗値が変化し、且つ、領域以外での抵抗値が略不変となる条件をもってなされることを特徴とする。
（１３）  上記（１２）に係る可変抵抗素子の駆動方法において、第１および第２の電極は、互いに相違する接続領域サイズをもって、可変抵抗層に対し接続されていることを特徴とする。
（１４）  上記（１３）に係る可変抵抗素子の駆動方法において、前記第１の電極と第２の電極とは、前記可変抵抗層に対する互いの接続サイズが、１．５以上３以下の比率に設定されていることを特徴とする。
【００１３】
また、本発明に係る半導体装置は、次の特徴を有する。
（１５）  上記（１）〜（１１）に係る可変抵抗素子を備え、当該可変抵抗素子によって構成された単位メモリセルがマトリクス状に配置・接続されることで単純マトリクス型メモリが構成されていることを特徴とする。
（１６）  上記（１５）に係る半導体装置において、可変抵抗素子は、第１および第２の電極の一方がビット線に接続されるとともに、他方がワード線に接続されていることを特徴とする。
（１７）  上記（１５）に係る半導体装置において、可変抵抗素子は、第１および第２の電極の一方がプレート線に接続されるとともに、他方が選択トランジスタを介してビット線に接続されており、選択トランジスタのゲートは、ワード線に接続されていることを特徴とする。
【発明の効果】
【００１４】
本発明に係る可変抵抗素子は、上記（１）のように、第１および第２の電極が互いに相違する領域サイズをもって可変抵抗層に対し接続された構成となっている。このため、本発明に係る可変抵抗素子では、第１および第２の電極に対して電圧パルスを印加したときに、小さいサイズをもって接続された電極近傍に集中した状態で電界が発生する。よって、本発明に係る可変抵抗素子では、第１および第２の電極に対して従来よりも低い電圧の印加で、小さな接続サイズの電極近傍に確実な抵抗変化を得ることが可能である。そして、可変抵抗層内における抵抗変化を検出するには、第1および第２の電極を用い実施することが可能である。また、本発明に係る可変抵抗素子では、同じ領域サイズをもって可変抵抗層に２電極が接続されている上記従来の可変抵抗素子に対して、同等の電圧値を有する電圧パルスを印加した場合における抵抗変化の保持特性が向上される。
【００１５】
従って、本発明に係る可変抵抗素子は、低い消費電力をもって確実な抵抗状態の変化を生じ得るという優位性を有する。
また、本発明に係る可変抵抗素子は、上記（４）に係る構成を採るとき、高誘電率層の介挿により可変抵抗層に分圧される電圧値が高くなり、第１および第２の電極への印加電圧の低減を図ることが可能なものとなる。
【００１６】
また、本発明に係る可変抵抗素子は、上記（６）に係る構成を採るとき、第１の電極を絶縁層に埋め込まれた構造とすることから、素子サイズの小型化という優位性を有する。また、この可変抵抗素子では、可変抵抗層を平坦面の上に形成するという構成を採ることができ、可変抵抗層の層質の安定性という観点から優位性を有する。
また、本発明に係る可変抵抗素子は、上記（７）に係る構成を採るとき、絶縁層および可変抵抗層で構成される積層体を貫通して流れる電流の低減が図られ、低消費電力という観点からより一層の優位性を有する。
【００１７】
また、本発明に係る可変抵抗素子は、上記（９）または（１０）に係る構成を採るとき、制御とデータパスとの分離を図ることができ、電子回路を設計する上で設計の自由度が高くなるという優位性を有する。なお、このような構成を有する可変抵抗素子は、論理回路等に使用されるスイッチング素子として利用可能であり、また、アナログ回路等において調整可能な抵抗素子として利用可能である。
【００１８】
本発明に係る可変抵抗素子の駆動方法は、上記（１１）のように、可変抵抗層の表面における一方の電極が接続された箇所およびその近傍でのみ抵抗変化を生じる条件をもって電圧パルスを印加する。このため、本発明に係る可変抵抗素子の駆動方法では、可変抵抗層における上記近傍領域に電界集中させることができ、低い消費電力をもって確実な抵抗変化を生じる。
【００１９】
本発明に係る半導体装置は、上記（１３）のように、上記（１）〜（１０）に係る可変抵抗素子を単位メモリセルの構成要素とし、当該単位メモリセルをマトリクス状に配し接続することで単純マトリクス型メモリが構成されている、上述の通り低い消費電力をもって確実な装置駆動が図られる。
なお、本発明に係る半導体装置は、上記（１５）の構成を採るとき、低い駆動電圧で確実な装置駆動が可能であり、また、選択スイッチにより非選択セルへのディスターブが起こらないアクティブマトリクス構成の集積メモリ装置が構成される。
【発明を実施するための最良の形態】
【００２０】
以下では、本発明を実施するための最良の形態について、図面を用いて説明する。なお、以下で用いる実施の形態に係る各例は、本発明の構成およびそれから奏される効果を分かりやすく説明するために用いる一例であって、本発明は、その特徴とする部分以外にこれらに限定を受けるものではなく、適宜の変更が可能である。
（実施の形態１）
１．メモリ素子１の構成
実施の形態１に係るメモリ素子１の構成について、図１を用いて説明する。図１は、（ａ）がメモリ素子１の一部断面図であり、（ｂ）がその等価回路図である。
【００２１】
図１（ａ）に示すように、本実施の形態に係るメモリ素子１では、ｐ型シリコン基板１０の表面からその内方に向けて、２ヶ所のｎ型不純物拡散領域１１とその周囲に素子分離領域１４が形成されている。これらｎ型不純物拡散領域１１および素子分離領域１４が形成されたｐ型シリコン基板１０の表面上には、第１層間絶縁層１５、第２層間絶縁層１７および可変抵抗層２０が順に積層されている。また、第１層間絶縁層１５と第２層間絶縁層１７との境界から第２層間絶縁層１７の厚み方向（Ｚ方向上向き）にビット線ＢＬ（図１（ｂ）参照。）となるメタル配線１６が形成されており、コンタクトプラグによりｎ型不純物拡散領域１１の一方に接続されている。
【００２２】
第１層間絶縁層１５の層厚は、例えば、６００ｎｍに設定されており、また、第２層間絶縁層１７の層厚は、例えば、８００ｎｍに設定されている。さらに、可変抵抗層２０は、ペロブスカイト構造を有する超巨大磁気抵抗材料（以下では、「ＣＭＲ材料」と記載する。）を用い、例えば、層厚が１００ｎｍに設定されている。ＣＭＲ材料の一例として、本実施の形態では、化学組成式Ｐｒ0.7Ｃａ0.3ＭｎＯ3で表される材料（以下では、「ＰＣＭＯ材料」と記載する。）を用いている。この可変抵抗層２０は、印加する電界の変化によってその電気特性が変化する特徴を有しており、電気特性が変化するメカニズムとしては、印加する電界の変化によって結晶相が遷移し、その結晶相の遷移に伴い電気特性が変化すると考えられる。
【００２３】
また、ｐ型シリコン基板１０の表面上であって２ヶ所のｎ型不純物拡散領域１１に挟まれた領域には、第１層間絶縁層１５の厚み方向（Ｚ方向上向き）にゲート絶縁層１２およびゲート電極１３が順に積層されている。なお、ゲート電極１３には、図１（ａ）では不図示のワード線ＷＬ（図１（ｂ）参照。）が接続されている。本実施の形態に係るメモリ素子１では、２ヶ所のｎ型不純物拡散領域１１、ゲート絶縁層１２およびゲート電極１３により電界効果トランジスタ部ＰＴ（図１（ｂ）参照。）が構成される。そして、２ヶ所のｎ型不純物拡散領域１１の内、メタル配線１６に接続された側が電界効果トランジスタ部ＰＴのドレイン電極に相当し、他方がソース電極に相当する。
【００２４】
第２層間絶縁層１７と可変抵抗層２０との境界から第２層間絶縁層１７の厚み方向に向けた一部領域には、下部電極１９が形成されている。下部電極１９は、、電界効果トランジスタ部ＰＴのソース電極に相当する側のｎ型不純物拡散領域１１の上に形成されており、コンタクトプラグ１８により互いが接続されている。コンタクトプラグ１８および下部電極１９については、第１層間絶縁層１５および第２層間絶縁層１７を貫くヴィアホールに対し、埋め込みによって形成されている。また、下部電極１９は、例えば、層厚が２００ｎｍで、直径φ19が２４０ｎｍに設定されている。
【００２５】
可変抵抗層２０の表面上における一部領域には、可変抵抗層２０に対して下部電極１９よりも大きな接続面積を有し、上部電極２１が形成されている。そして、上部電極２１と下部電極１９とは、可変抵抗層２０をその厚み方向（Ｚ方向）に挟んで、対向配置されている。上部電極２１は、例えば、層厚が２００ｎｍで、直径φ21が８００ｎｍに設定されており、可変抵抗層２０に対し、下部電極１９よりも直径で５６０ｎｍ大きな面積をもって接続されている。メモリ装置１では、可変抵抗層２０とこれを挟み配された下部電極１９および上部電極２１により可変抵抗素子部ＶＲが構成されている。なお、図１（ａ）では、図示を省略しているが、上部電極２１には、プレート線ＰＬに接続されている（図１（ｂ）を参照）。
【００２６】
図１（ｂ）に示すように、本実施の形態に係るメモリ素子１は、選択用トランジスタとなる電界効果トランジスタ部ＰＴと可変抵抗素子部ＶＲとが組み合わされ構成されており、可変抵抗素子部ＶＲの一方の電極（下部電極１９）が、電界効果トランジスタ部ＰＴのソース電極（図１（ａ）におけるＸ方向右側のｎ型不純物拡散領域１１）に接続されている。そして、可変抵抗型スイッチ素子部ＶＲのもう一方の電極（上部電極２１）は、プレート線ＰＬに接続されている。
【００２７】
また、メモリ素子１における電界効果トランジスタ部ＰＴのゲート電極１３は、ワード線ＷＬに接続されており、ドレイン電極（図１（ａ）におけるＸ方向左側のｎ型不純物拡散領域１１）は、ビット線ＢＴに接続されている。
以上のように、本実施の形態に係るメモリ素子１は、後述のメモリ装置における単位メモリセルを構成するものである。
２．メモリ素子１の製造方法
次に、上記構成の本実施の形態に係るメモリ素子１の製造方法について、図２および図３を用いて説明する。図２および図３は、メモリ素子１の製造方法をステップ毎に示す工程図である。
【００２８】
図２（ａ）に示すように、ｐ型シリコン基板１０に対して、トランジスタ形成プロセスを用いて電界効果トランジスタ部ＰＴを形成し、さらに素子分離領域１４および第１層間絶縁層１５、第２層間絶縁層１７を形成する。また、メタル配線１６の形成についても実施しておく。このステップで用いるトランジスタ形成プロセスは、半導体産業で公知の技術であるため、ここでの説明を省略する。
【００２９】
次に、図２（ｂ）に示すように、第２層間絶縁層１７の表面から、第１層間絶縁層１５および第２層間絶縁層１７を貫通し、電界効果トランジスタ部ＰＴにおけるソース電極に相当する側のｎ型不純物拡散領域１１（図２（ｂ）の右側）に到達するヴィアホールをドライエッチング法を用いて形成する。そして、形成したヴィアホールに対して、ＣＶＤ法を用いて所要の高さまでタングステン（Ｗ）を埋め込みコンタクトプラグ１８を形成する。さらに、コンタクトプラグ１８の上方に、スパッタ法を用いて白金（Ｐｔ）を埋め込み下部電極１９を形成する。
【００３０】
この後、ＣＭＰ研磨法を用いて、下部電極１９の表面が第２層間絶縁層１７の表面に対し面一となるまで平坦化する。
次いで、図３（ｃ）に示すように、一部に下部電極１９が露出する第２層間絶縁層１７の表面全体に、パルスレーザー堆積（ＰＬＤ）法を用いてＰＣＭＯ材料を堆積し、可変抵抗層２０を形成する。このときの堆積条件には、例えば、基板温度が６３０℃、酸素圧力が１００ｍＴｏｒｒ（１．３３×１０-2ｋＰａ）の下で、波長２４８ｎｍ、パワー５５０ｍＪのＫｒＦレーザをＰｒ、Ｃａ、Ｍｎターゲットに１０分間照射するという条件を採用する。これにより、層厚が１００ｎｍの可変抵抗層２０の形成がなされる。
【００３１】
次に、図３（ｄ）に示すように、可変抵抗層２０の表面上に対して、スパッタ法を用いて白金（Ｐｔ）を全面堆積し、その後に、パターニングすることで上部電極２１が形成される。
なお、上記では、各配線の形成については、その説明を省略している。
以上の各ステップを経て本実施の形態に係るメモリ素子１の形成が完了する。
３．メモリ装置２の構成
次に、上記メモリ素子１を構成要素として備えるメモリ装置２について、図４を用いて説明する。
【００３２】
図４に示すように、本実施の形態に係るメモリ装置２は、上記メモリ素子１を二次元マトリクス状に配置し、これらに周辺回路であるロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳＡなどを組み合わせることで構成される半導体装置である。具体的には、４行×４列のマトリクス状に配された１６個のメモリ素子１には、上述のように、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬが接続されており、ワード線ＷＬは、ロウデコーダＲＤに接続されている。ビット線ＢＬおよびプレート線ＰＬは、カラムデコーダＣＤに接続されている。また、各ビット線ＢＬにおけるカラムデコーダＣＤとは反対側の端部には、スイッチＳＷを介してセンスアンプＳＡが接続されている。
【００３３】
各センスアンプＳＡには、レファレンスレベル入力ＲＥＦと出力端子ＤＯが接続されている。
ロウデコーダＲＤは、メモリ素子１の選択パルスをワード線ＷＬへ印加する機能を有した回路で構成されており、カラムデコーダＣＤは、ビット線ＢＬおよびプレート線ＰＬに対して書き込みパルスを印加する機能を有する回路で構成されている。また、センスアンプＳＡは、ビット線ＢＬの電位を検出してメモリ素子１からデータを読み出す機能を有する回路で構成されている。
４．メモリ装置２の駆動方法
メモリ装置２の駆動方法について、図５を用いて説明する。図５は、（ａ）が書き込み動作におけるワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位波形図であり、（ｂ）が読み出し動作におけるワード線ＷＬ、ビット線ＢＬおよびプレート線ＰＬの電位波形図である。
【００３４】
４−１．書き込み動作
図５（ａ）に示すように、メモリ装置２の書き込み動作では、先ず、書き込み対象となるワードアクセスのため、ロウデコーダＲＤからワード線ＷＬに正極性パルスを印加し、メモリ素子１における選択スイッチである電界効果トランジスタＰＴをターンオンする。次いで、カラムデコーダＣＤは、データが"０"の場合、破線で示すようにビット線ＢＬを接地電位とし、プレート線ＰＬに書き込みパルスを印加する。また、カラムデコーダＣＤは、データが"１"の場合、実線で示すようにビット線ＢＬに書き込みパルスを印加し、プレート線ＰＬを接地電位とする。
【００３５】
メモリ素子１における可変抵抗素子部ＶＲは、可変抵抗層２０における抵抗変化領域２０ａ（図１（ａ）を参照。）が、データが"０"の場合に低抵抗状態となり、データが"１"の場合に高抵抗状態となる。即ち、ＰＣＭＯ材料からなる可変抵抗層２０の抵抗変化領域２０ａは、データが"１"の場合にカラムデコーダＣＤから印加される１回または複数回の書き込みパルスにより、データが"０"の場合の低抵抗状態時に比べて、その抵抗値が１００〜１０００倍に変化する。ここで、データが"１"の場合にカラムデコーダＣＤが印加する書き込みパルスは、例えば、電圧値が７Ｖで、パルス幅が１００ｎｓｅｃ．に設定される。
【００３６】
４−２．読み出し動作
次に、メモリ素子１に書き込まれたデータの読み出し動作について、図５（ｂ）を用いて説明する。
図５（ｂ）に示すように、メモリ装置２の読み出し動作では、先ず、スイッチＳＷをターンオンすることでセンスアンプＳＡとビット線ＢＬとを接続し、ビット線ＢＬをハイレベルにプリチャージする。これにより、センスアンプＳＡは活性化される。次に、プレート線ＰＬを接地し、ロウデコーダＲＤからワード線ＷＬに選択パルスを印加する。この選択パルスの印加により、ビット線ＢＬからは、可変抵抗素子部ＶＲを介してプレート線ＰＬに電流が流れる。
【００３７】
メモリ素子１は、記録データが"０"であるか"１"であるかによって抵抗変化領域２０ａの抵抗値が１００〜１０００倍の相違を示す。これより、記録データが"０"であるメモリ素子１が接続されたビット線ＢＬの電位（図５（ｂ）の破線。）は、記録データが"１"のメモリ素子１に接続のビット線ＢＬの電位（図５（ｂ）の実線。）に比べて電圧降下が大きくなる。センスアンプＳＡでは、レファレンスレベル入力ＲＥＦの入力電位とビット線ＢＬの電位との差を比較し、出力端子ＤＯに対してデータの出力をする。
５．メモリ素子１およびメモリ装置２が有する優位性
本実施の形態に係るメモリ素子１では、図１（ａ）に示すように、可変抵抗素子部ＶＲの可変抵抗層２０に接続される下部電極１９と上部電極２１との接続サイズを互いに異ならせている。具体的には、下部電極１９の直径φ19が２４０ｎｍであるのに対して、上部電極２０の直径φ21が８００ｎｍであり、この差分が可変抵抗層２０に対する接続サイズの差分に相当している。このように可変抵抗層２０に対する上下電極１９、２１の接続サイズを相違させることで、本実施の形態に係るメモリ素子１では、電圧パルスを印加した際の可変抵抗層２０内における電界集中が図られる。よって、図１（ａ）にも示すように、可変抵抗層２０内における抵抗変化領域２０ａは、接続サイズが小さい下部電極１９が接続された部分近傍に形成され、上記図１４に示すような両電極の接続サイズが同じ従来のメモリ素子に比べて電界強度が高く、印加電圧を低く設定しても十分な抵抗変化を得ることができる。
【００３８】
また、本実施の形態に係るメモリ素子１は、図１（ａ）に示すように、可変抵抗素子部ＶＲが電界効果トランジスタ部ＰＬの上方領域に形成されたスタック構造を有するものである。この構成を有するメモリ素子１では、占有面積の小さな素子構成となり、スペース効率という観点から優位性を有する。
従って、本実施の形態に係るメモリ素子１では、可変抵抗素子部ＶＲにおける可変抵抗層２０の下部電極１９が接続された側の近傍部分に電界の集中を図ることができ、低い消費電力でも確実な抵抗変化を得ることができる。また、本実施の形態に係るメモリ装置２では、複数のメモリ素子１を備えているので、可変抵抗層１４８に対して同一面積で制御電極対（下部電極１４７と上部電極１４９とで構成される対）が設けられた従来のメモリ素子を備えるメモリ装置（図１４参照。）に比べて、省電力という優位性を有する。ここで、可変抵抗層１４８に対する下部電極１４７の接続サイズと上部電極１４９の接続サイズとの望ましい比率は、１．５以上３以下である。
【００３９】
なお、図１４に示すように、従来のメモリ素子においても、下部電極１４７と上部電極１４９との電極自体のサイズは相違して形成されているが、可変抵抗層１４８に対する接続サイズは、両電極１４７、１４９で同一である。また、製造過程でその接続サイズにバラツキを生じたとしても、サイズの差異は小さく、本実施の形態に係るメモリ素子１のように３倍以上の差異を有するものではない。
６．メモリ素子１の優位性の確認
上述のように、本実施の形態に係るメモリ素子１では、可変抵抗層２０に対する下部電極１９と上部電極２１との接続サイズを互いに相違させることで、電圧パルスを印加した場合の可変抵抗層２０内における電界集中を図り、消費電力の低減が図られている。以下では、本実施の形態に係るメモリ素子１が有する優位性の確認実験について、図６を用いて説明する。図６は、（ａ）が実施例としての可変抵抗素子の模式断面図であり、（ｃ）が比較例としての可変抵抗素子の模式断面図である。また、図６（ｂ）は、実施例に係る可変抵抗素子に対して１０Ｖの電圧を印加したときの電界強度分布図であり、（ｄ）は、比較例に係る可変抵抗素子に同じく１０Ｖの電圧を印加した時の電界強度分布図である。
【００４０】
６−１．実施例
図６（ａ）に示すように、実施例に係る可変抵抗素子は、ＰＣＭＯ材料から構成された厚み１００ｎｍの可変抵抗層とこれを厚み方向に挟み配された上部電極ＴＥおよび下部電極ＢＥとからなる。実施例に係る可変抵抗素子では、可変抵抗層に対する上部電極ＴＥの接続サイズ（幅）が３００ｎｍであり、下部電極ＢＥの接続サイズ（幅）が１００ｎｍである。図６（ａ）に示すように、実施例に係る可変抵抗素子では、可変抵抗層における等電位線が、小さなサイズで接続された下部電極ＢＥの接続部分近傍で密集しており、電界強度が高くなっている。
【００４１】
図６（ｂ）に示すように、実施例に係る可変抵抗素子では、電極中心における層厚方向位置ｙの電界強度Ｅが下部電極ＢＥの接続部分で約１５００ｋＶ／ｃｍとなり、上部電極ＴＥの接続部分で約６５０ｋＶ／ｃｍとなっている。
６−２．比較例
図６（ｃ）に示すように、比較例に係る可変抵抗素子は、可変抵抗層に対する上部電極ＴＥの接続サイズ（幅）が１００ｎｍである点で、上記実施例に係る可変抵抗素子と構成上相違する。即ち、比較例に係る可変抵抗素子は、可変抵抗層に対して上部電極ＴＥおよび下部電極ＢＥがともに１００ｎｍのサイズ（幅）をもって接続されている。
【００４２】
比較例に係る可変抵抗素子では、可変抵抗層の厚み方向に対称な状態で等電位線が存在する。そして、図６（ｄ）に示すように、比較例に係る可変抵抗素子では、電界強度Ｅが層厚方向位置ｙに関係なく１０００ｋＶ／ｃｍで一定となっている。
６−３．実施例と比較例との比較
図６（ａ）と図６（ｃ）とを比較すると、実施例に係る可変抵抗素子では、比較例に係る可変抵抗素子に対して、下部電極ＢＥが接続された部分に電界が集中されているのが分かる。そして、図６（ｂ）と図６（ｄ）とを比較すると、実施例に係る可変抵抗素子では、比較例に係る可変抵抗素子と同じ電圧値の電圧パルスを印加しているにもかかわらず、電界の集中により下部電極ＢＥが接続された部分での電界強度Ｅが比較例に比べて１．５倍の１５００ｋＶ／ｃｍとなっている。また、実施例に係る可変抵抗素子では、比較例に係る可変抵抗素子よりも高い電界強度Ｅが、可変抵抗層の厚み方向の中央５０ｎｍ付近まで広がっている。
【００４３】
従って、可変抵抗層に対する接続サイズを上部電極ＴＥと下部電極ＢＥとで相違させた実施例に係る可変抵抗素子では、低い電力消費でも確実に可変抵抗層に電荷の変化を生じさせることが可能である。
６−４．上部電極ＴＥの接続サイズＬTEをパラメータとしたシミュレーション
次に、可変抵抗層に対する下部電極ＢＥの接続サイズ（幅）ＬBEを１００ｎｍに固定した上で、上部電極ＴＥの接続サイズ（幅）ＬTEを変化させていったときの下部電極ＢＥが接続された部分での電界強度ＥBEを、シミュレーションにより求めた。その結果を、図７に示す。図７は、横軸が上部電極ＴＥの接続サイズ（幅）ＬTEであり、縦軸が電界強度で規格化された電界強度ＥBEである。
【００４４】
図７に示すように、上部電極ＴＥの接続サイズＬTEを下部電極ＢＥと同一の１００ｎｍから上昇させて行くと、これに伴い電界強度ＥBEは上昇する。そして、上部電極ＴＥの接続サイズＬTEが約３００ｎｍを超えると、電界強度ＥＢＥは約１．５〜１．６で飽和状態となる。これより、電界強度ＥＢＥの上昇を図るためには、上部電極ＴＥと下部電極ＢＥとの接続サイズ比を大きくすればよいのであるが、図７から明らかなように、メモリ素子の小型化というファクターを視野に入れ、電界強度ＥBEの向上を図るには、上部電極ＴＥの接続サイズを下部電極ＢＥに対して２〜３倍とすることすることが望ましい。このような接続サイズの設定により、低消費電力を図りながら、メモリ装置の高集積化を果たすことが可能となる。
【００４５】
なお、上記における望ましい電極の接続サイズの比は、可変抵抗層の厚みや、これを構成する材料などによって適宜変更が必要となる。また、本実施の形態に係るメモリ装置２では、図４における列方向にプレート線ＰＬを分離して、ビット単位でデータの上書きが可能なデバイス構造としている。例えば、複数のメモリ素子１でプレート線ＰＬが共通の構造とし、ブロック単位でデータ"０"に消去した後、適宜データ"１"を書き込む構成とした場合には、プレート線ＰＬの分離が不要となって電極の接続サイズ比を大きくできるので、さらなる電界強度の向上を達成することができる。
【００４６】
このように、本実施の形態に係るメモリ素子のように上部電極ＴＥと下部電極ＢＥとで可変抵抗層に対する接続サイズを相違させることで、接続サイズが小さい側の電極接続部分における電界強度を高められる。このため、同じ抵抗値の変化を得ようとする場合に、本実施の形態に係るメモリ素子１では、従来のメモリ素子に比べて印加電圧の低減が可能となり、消費電力が低減される。例えば、上述の実施例に係る可変抵抗素子を用いる場合には、比較例に係る可変抵抗素子に１０Ｖの電圧を印加した場合に得られる電界強度とするのに、７Ｖの電圧を印加すれば足りる。
【００４７】
ところで、図６（ａ）および図６（ｂ）に示すように、実施例に係る可変抵抗素子では、大きい接続サイズを有する上部電極ＴＥ側での電界強度Ｅが小さくなっており、実質的に可変抵抗層がこの部分では抵抗変化を示さなくなっている。しかし、小さい接続サイズを有する下部電極ＢＥ側で大きな抵抗変化を示すことになり、素子全体としての抵抗変化に問題を生じることはない。これは、図１に示すように、可変抵抗層２０内における抵抗変化領域２０ａが下部電極１９が接続された側に限定される。
【００４８】
一方、図６（ａ）の実施例に係る可変抵抗素子は、図６（ｃ）の比較例に係る可変抵抗素子に印加するのと同等の電圧を印加して駆動した場合、以下のような優位性も有することになる。
上記実施例に係る可変抵抗素子では、接続サイズが小さい下部電極ＢＥの接続部分近傍での電界強度が、比較例に係る可変抵抗素子に比べて１．５倍に高められているので、この領域にはより高いエネルギーが印加されている。その作用により、上記実施例に係る可変抵抗素子では、抵抗変化の保持特性が比較例に係る可変抵抗素子に比べて改善されるという優位性を有する。
【００４９】
次に、実施例および比較例に係る可変抵抗素子での高抵抗状態と低抵抗状態との抵抗比の保持特性について、図８を用いて説明する。図８（ａ）は、実施例に係る可変抵抗素子の可変抵抗層に対して１０Ｖの電圧を印加したときの室温における高抵抗および低抵抗状態の抵抗比の保持特性を示す特性図であり、（ｂ）は、比較例に係る可変抵抗素子についての抵抗比の保持特性を示す特性図である。ここで、抵抗比とは、高抵抗状態と低抵抗状態における抵抗値の比を指すものであり、保持特性とは、電圧印加時から一定時間が経過した後における可変抵抗層の抵抗比を測定してその変化を求めたものである。
【００５０】
図８（ａ）に示すように、上部電極ＴＥと下部電極ＢＥとの可変抵抗層に対する接続サイズが異なる実施例に係る可変抵抗素子では、室温にて１日（８．６４×１０4ｓｅｃ．）放置した場合にも大きく抵抗比が減少することはない。図８（ａ）から推定すると、実施例に係る可変抵抗素子では、約１０年に相当する３．１５×１０8ｓｅｃ．放置した後の抵抗比は４０倍となる。
【００５１】
一方、図８（ｂ）に示すように、上部電極ＴＥと下部電極ＢＥとで可変抵抗層に対する接続サイズが同一の比較例に係る可変抵抗素子では、３０分（１．８×１０3ｓｅｃ．）放置後に高抵抗状態は消失し、抵抗比は１となる。
以上のように、上部電極ＴＥと下部電極ＢＥとで可変抵抗層に対する接続サイズを異なる構成を有する実施例に係る可変抵抗素子では、接続サイズが上部電極ＴＥと下部電極ＢＥとで同一の比較例に係る可変抵抗素子に対して、長時間放置後における抵抗比の保持性に優れている。
（実施の形態２）
実施の形態２に係るメモリ素子３およびこれを備えるメモリ装置４について、図９および図１０を用いて説明する。図９は、（ａ）が実施の形態２に係るメモリ素子３の構成を示す模式断面図であり、（ｂ）がその等価回路図である。
１．メモリ素子３の構成
本実施の形態に係るメモリ素子３は、ｐ型シリコン基板８０における一方の主表面上に、第１層間絶縁層８１、第２層間絶縁層８３、可変抵抗層８６、第３層間絶縁層８８、第２メタル配線９０が順に積層された構成を有している。そして、第１層間絶縁層８１と第２層間絶縁層８３との境界から第２層間絶縁層８３の厚み方向（Ｚ方向上向き）には、ビット線となる第１メタル配線８２が形成されている。また、第２層間絶縁層８３と可変抵抗層８８との境界から第２層間絶縁層８３の厚み方向（Ｚ方向下向き）には、下部電極８５が形成されている。下部電極８５は、第１メタル配線８２との間がコンタクトプラグ８４で接続されている。
【００５２】
また、可変抵抗層８６と第３層間絶縁層８８との境界から第３層間絶縁層８８の厚み方向（Ｚ方向上向き）には、上部電極８７が形成されている。上部電極８７は、ワード線となる第２メタル配線９０との間がコンタクトプラグ８９により接続されている。ここで、上部電極８７は、下部電極８５よりも大きなサイズをもって可変抵抗層８６に対し接続されている。
【００５３】
メモリ素子３の構成中で第１メタル配線８２、コンタクトプラグ８４および下部電極８５は、第２層間絶縁層８３を貫くように形成されたヴィアホールに対してそれぞれの構成材料が埋め込まれることで形成されている。また、上部電極８７およびコンタクトプラグ８９についても、同様に第３層間絶縁層８８を貫くように形成されたヴィアホールに各構成材料が埋め込まれ構成されている。
【００５４】
図９（ｂ）に示すように、上記構成を有する本実施の形態に係るメモリ素子３は、可変抵抗素子部ＶＲｓの上部電極８７がワード線ＷＬｓに接続され、下部電極８５がビット線ＢＬｓに接続され、クロスポイント型のメモリ構成を有し、後述のメモリ装置４において、単位メモリセルを構成する。
上記構成において、可変抵抗層８６は、ペロブスカイト構造を有するＣＭＲ材料、具体的にはＰＣＭＯ材料が用いられ形成されている。
【００５５】
なお、本実施の形態に係るメモリ素子３については、上記実施の形態１に係るメモリ素子１と同様に、一般的な半導体プロセスにより製造可能である。
２．メモリ装置４の構成
本実施の形態に係るメモリ装置４の構成について、図１０を用いて説明する。図１０は、メモリ素子３を単位メモリセルとして構成されたメモリ装置４を示す模式回路図である。
【００５６】
図１０に示すように、メモリ装置４は、上記実施の形態１と同様に、メモリ素子３を二次元マトリクス状に配置し、これらに周辺回路ＲＤｓ、ＣＤｓ、ＳＡｓなどを組み合わせることで構成される半導体装置である。具体的には、４行×４列のマトリクス状に配された１６個のメモリ素子３の各々には、上述のように、ワード線ＷＬｓおよびビット線ＢＬｓが接続されており、ワード線ＷＬは、ロウデコーダＲＤｓに接続されている。ビット線ＢＬｓは、カラムデコーダＣＤｓに接続されている。また、各ビット線ＢＬｓにおけるカラムデコーダＣＤｓとは反対側の端部には、スイッチＳＷｓを介してセンスアンプＳＡｓが接続されている。各センスアンプＳＡｓには、レファレンスレベル入力ＲＥＦｓと出力端子ＤＯｓが接続されている。
【００５７】
ロウデコーダＲＤｓ、カラムデコーダＣＤｓおよびセンスアンプＳＡｓが有する各機能は、上記実施の形態１と同様である。
３．メモリ装置４の駆動方法
メモリ装置４の駆動方法について、説明する。
３−１．消去動作
先ず、メモリ装置４の駆動における消去動作について、表１を用いて説明する。
【００５８】
【表１】
2006120701.tif 000003
【００５９】
表１は、メモリ装置４の駆動における消去動作時のワード線ＷＬｓおよびビット線ＢＬｓへの印加電圧を示す。
表１に示すように、メモリ装置４の駆動における消去動作では、ロウデコーダＲＤｓに接続された全てのワード線ＷＬｓに電圧Ｖｓを印加し、カラムデコーダＣＤｓに接続された全てのビット線ＢＬｓを接地電位（ＧＮＤ）とする。このようなワード線ＷＬｓおよびビット線ＢＬｓへの電圧印加により、メモリ装置４における全てのメモリ素子３では、可変抵抗素子部ＶＲｓが低抵抗状態となる。
【００６０】
３−２．書き込み動作
次に、メモリ装置４の駆動における書き込み動作について、表２を用いて説明する。
【００６１】
【表２】
2006120701.tif 000004
【００６２】
表２は、メモリ装置４の駆動における書き込み動作時のワード線ＷＬｓおよびビット線ＢＬｓへの印加電圧を示す。
表２に示すように、メモリ装置４の駆動における書き込み動作では、行方向に選択されたワード線ＷＬｓが接地電位（ＧＮＤ）におけれ、非選択のワード線ＷＬｓに電圧（２／３）Ｖｓが印加される。また、列方向に選択されたビット線ＢＬｓには、電圧Ｖｓが印加され、非選択のビット線ＢＬｓには、電圧（１／３）Ｖｓが印加される。そして、このような書き込み動作によって、選択されたワード線ＷＬｓと選択されたビット線ＢＬｓとのクロスポイントに接続されたメモリ素子３の可変抵抗素子部ＶＲｓの抵抗値が変化することになる。例えば、電圧Ｖｓを７Ｖとし、電圧印加時間を１００ｎｓｅｃ．とするとき、上記選択されたワード線ＷＬｓと選択されたビット線ＢＬｓとのクロスポイントに接続されたメモリ素子３（以下では、「選択セル」と記載する。）では、可変抵抗素子部ＶＲｓの抵抗値が、上記選択セル以外のメモリセル（以下では、「非選択セル」という。）における可変抵抗素子部ＶＲｓの抵抗値に対して、１００〜１０００倍となる。
【００６３】
可変抵抗素子部ＶＲｓが高抵抗状態の場合は、データ"１"がメモリ素子３に記録され、低抵抗状態の場合は、データ"０"がメモリ素子３に記録されていることになる。なお、選択されたワード線ＷＬｓおよび選択されたビット線ＢＬｓに接続された非選択セルには、電圧（−１／３）Ｖｓあるいは電圧（１／３）Ｖｓが印加されることになるが、これによる抵抗変化は無視できるほど小さく、問題を生じることはない。
【００６４】
３−３．読み出し動作
次に、メモリ装置４の駆動における読み出し動作について、表３を用いて説明する。
【００６５】
【表３】
2006120701.tif 000005
【００６６】
表３は、メモリ装置４の駆動における読み出し動作時のワード線ＷＬｓおよびビット線ＢＬｓへの印加電圧を示す。
メモリ装置４の駆動における読み出し動作では、先ず、スイッチＳＷｓをターンオンしてセンスアンプＳＡｓとビット線ＢＬｓとを接続し、センスアンプＳＡｓの活性化を図る。次に、ロウデコーダＲＤｓから選択されたワード線ＷＬｓに電圧Ｖｓを印加して可変抵抗素子部ＶＲｓに電流を流し、センスアンプＳＡｓによりレファレンスレベル入力ＲＥＦｓと電流値とを比較・検出し、出力端子ＤＯｓにデータ出力される。例えば、メモリ素子３の可変抵抗素子部ＶＲｓが高抵抗状態の場合と低抵抗状態の場合とでは、可変抵抗素子部ＶＲｓに流れる電流の比が１００倍以上である。これより、メモリ装置４の駆動における読み出し動作では、メモリ素子３の可変抵抗素子部ＶＲｓに記録されているデータが"０"か、あるいは"１"であるかを容易に判別することができる。
【００６７】
以上のように、本実施の形態に係るメモリ装置４の駆動がなされる。
４．メモリ素子３およびメモリ装置４が有する優位性
本実施の形態に係るメモリ素子３およびメモリ装置４でも、第１の実施形態と同様に、可変抵抗素子部ＶＲｓにおいて、可変抵抗層８６に対する上部電極８７と下部電極８６との接続サイズを相違させ、電圧印加時における電界を接続サイズの小さい下部電極８５が接続された側に集中させることができる。このため、図９に示すように、本実施の形態に係るメモリ素子３においても、可変抵抗層８６における抵抗変化領域８６ａが下部電極８５が接続された部分の近傍に形成され、上記実施の形態１と同様に、低い消費電力でも確実な抵抗変化を得ることができる。また、本実施の形態に係るメモリ装置４でも、複数のメモリ素子３を備えているので、図１４に示す従来のメモリ素子を備えるメモリ装置に比べて、省電力という優位性を有する。
（実施の形態３）
次に、実施の形態３に係る可変抵抗素子５について、図１１を参照しながら説明する。図１１（ａ）は、実施の形態３に係る可変抵抗素子５の模式断面図であり、（ｂ）は、可変抵抗素子５を上方より見た模式平面図である。
１．可変抵抗素子５の構成
図１１（ａ）に示すように、可変抵抗素子５は、シリコン基板１１０の一方の表面上の一部領域に、下部電極１１１が積層形成され、これを覆うように高誘電率層１１２が積層形成されている。そして、高誘電率層１１２の面上には、可変抵抗層１１３が積層され、この上に独立した形態をもって第１、第２および第３の３つの上部電極１１４〜１１６が形成されている。
【００６８】
下部電極１１１は、例えば、厚みが２００ｎｍ、直径がφ８００ｎｍで形成されており、対して、３つの上部電極１１３〜１１６は、例えば、各々が厚みが２００ｎｍ、直径がφ２４０ｎｍで形成されている。そして、下部電極１１１および３つの上部電極１１４〜１１６の配置関係は、図１１（ｂ）に示すように、第１上部電極１１５が高誘電率層１１２および可変抵抗層１１３をその厚み方向に挟んで対向配置されており、第２上部電極１１４および第３上部電極１１６は、可変抵抗層１１３の面方向において、第１上部電極１１５の両外に配置されている。
【００６９】
可変抵抗層１１３は、ペロブスカイト構造を有するＣＲＭ材料から構成されており、電圧パルスの印加による電界の変化によって電気的特性において変化を生じる。可変抵抗層１１３の構成材料としては、例えば、上記実施の形態１，２と同様のＰＣＭＯ材料を用いることができる。可変抵抗層１１３の形成には、上記実施の形態１と同様の方法を用い、成長時間を２分間に設定する。このように形成される可変抵抗層１１３は、比誘電率が８５であり、抵抗率が低抵抗状態で０．１Ω・ｃｍ、高抵抗状態で１００Ω・ｃｍである。
【００７０】
高誘電率層１１２は、可変抵抗層１１３が高抵抗状態である場合に有する誘電率に対して−１０％以上の誘電率を有するものであり、例えば、ペロブスカイト構造を有する材料の一種であるＳｒＴｉＯ3（以下では、「ＳＴ」と記載する。）を用いて、厚み８０ｎｍで形成されている。高誘電率層１１２の形成には、ゾルゲル法を用いて構成材料を堆積し、これを６５０℃で焼成することでなされる。高誘電率層１１２における比誘電率は、１００であり、リーク電流は、１ｎＡ／ｃｍ2以下である。
【００７１】
本実施の形態に係る可変抵抗素子５では、上記実施の形態１、２に係るメモリ素子１、３の可変抵抗素子部ＶＲ、ＶＲｓと相違し、可変抵抗層１１３に対して４電極１１１、１１４〜１１６を接続している。この内、高誘電率層１１２および可変抵抗層１１３の積層体をその厚み方向に挟んで接続された下部電極１１１と第１上部電極１１５とは、可変抵抗層１１３に対して電圧パルスを印加するための制御電極対として構成されている。そして、図１１（ａ）に示すように、下部電極１１１と第１上部電極１１５とで可変抵抗層１１３に対する接続サイズが、上記実施の形態１、２と同様に相違するよう設定されているので、可変抵抗層１１３における抵抗変化領域１１３ａは、接続サイズが小さい第１上部電極１１５が接続された部分近傍に集中して形成される。
【００７２】
一方、可変抵抗層１１３の表面に接続される第２上部電極１１４と第３上部電極１１６とは、可変抵抗層１１３の抵抗値を検出するための読出電極として構成されており、その間を結ぶ経路中に抵抗変化領域１１３ａを含んでいる。
２．可変抵抗素子５の駆動方法
以下では、本実施の形態に係る可変抵抗素子５をスイッチ素子として用いる場合の駆動方法について説明する。
【００７３】
制御電極対を構成する下部電極１１１と第１上部電極１１５との間に電圧パルスを印加する。具体的には、下部電極１１１を接地状態とし、且つ、第１上部電極１１５に７Ｖの電圧パルスを印加することで、可変抵抗層１１３の抵抗変化領域１１３ａは、高抵抗状態（以下では、「セット状態」と記載する。）となる。一方、第１上部電極１１５を接地状態とし、下部電極１１１に７Ｖの電圧パルスを印加することで、可変抵抗層１１３における抵抗変化領域１１３ａは、低抵抗状態（以下では、「リセット状態」と記載する。）となる。
【００７４】
読出電極対を構成する第２上部電極１１４と第３上部電極１１６との間を流れる電流は、リセット状態では低抵抗の可変抵抗層１１３を流れることができるが、セット状態では積層された高誘電率層１１２および可変抵抗層１１３の何れも流れることができない。このような可変抵抗層１１３の抵抗変化領域１１３ａの状態変化をもって、可変抵抗素子５では、スイッチ動作が可能となる。
３．可変抵抗素子５が有する優位性
本実施の形態に係る可変抵抗素子５においても、上記実施の形態１、２に係るメモリ素子１、３と同様に、制御電極対を構成する下部電極１１１と第１上部電極１１５とで高誘電率層１１２および可変抵抗層１１３に対する接続サイズを相違させた構成を有しているので、可変抵抗層１１３内での電界を接続サイズの小さい第１上部電極１１５が接続された部分近傍に集中的に発生させることができる。このため、従来の可変抵抗素子のように可変抵抗層１１３全体の抵抗値を変化させなくても、抵抗変化領域１１３ａにおける抵抗値を変化させるだけで確実なスイッチング動作を得ることができ、低い消費電力を達成できる構成である。
【００７５】
また、本実施の形態に係る可変抵抗素子５では、制御電極対の一方を構成する下部電極１１１と可変抵抗層１１３との間に、高誘電率層１１２を介挿された構成を有しているので、可変抵抗層１１３における電界集中効果が一層高められている。そして、高誘電率層１１２における抵抗率は、高抵抗状態であるときの可変抵抗層１１３以上になっていることから、可変抵抗層１１３が高抵抗状態となっているときの高誘電率層１１２でのリーク電流を抑制することが可能な構成である。
【００７６】
なお、本実施の形態では、上述のように、高誘電率層１１２および可変抵抗層１１３に対する制御電極対の接続サイズを互いに相違する構成と、制御電極対の一方の電極（下部電極１１１）と可変抵抗層１１３との間に高誘電率層１１２を介挿させるという構成とを重畳させて採用し、これによって可変抵抗層１１３における電界集中を得ているが、後者の高誘電率層１１２の介挿という構成のみによっても、可変抵抗層１１３における電界集中を実現することは可能である。即ち、上記従来例に係る電極構成を有する可変抵抗素子においても、制御電極対に一方と可変抵抗層との間に高誘電率層１１２を介挿させれば、可変抵抗層における電界集中を実現できる。
【００７７】
さらに、本実施の形態に係る可変抵抗素子５では、可変抵抗層１１３に対して電圧パルスを印加するための制御電極対とは構成上独立した状態で、読出電極対を形成している。このように制御電極対と読出電極対とを別個独立に構成することで、可変抵抗素子５を用い電子回路を設計する上で、設計の自由度を高いものとすることができるという優位性も得られる。なお、本実施の形態では、制御電極対に対して、読出電極対を構成する両電極１１４、１１６を別に構成したが、必ずしも読出電極対を構成する２電極の両方を制御電極対から独立した状態で構成する必要はない。例えば、読出電極対の一方を制御電極対を構成する下部電極１１１あるいは第１上部電極１１５と共用することでも、電極対の構成としては制御とデータパスとを別にすることができ、設計の自由度の高さという優位性を得ることはできる。また、この場合には、可変抵抗素子自体の構成の簡易さという優位性も得ることができる。
【００７８】
本実施の形態に係る可変抵抗素子５は、デジタル回路におけるデータパス中の切り替えスイッチに適用することが可能である。この場合、データパスに読出電極対を挿入し、制御電極対に切り替え制御回路を接続してセット状態とリセット状態とを切り替えることにより、データパス上の信号の流れを制御することができる。なお、本実施の形態に係る可変抵抗素子５は、これ以外にも適用することが可能であって、その産業上の利用価値は高い。
（実施の形態４）
実施の形態４に係る可変抵抗素子６について、図１２を用いて説明する。図１２（ａ）は、実施の形態４に係る可変抵抗素子６の模式断面図であり、（ｂ）は、可変抵抗素子６をその上方より見た模式平面図である。
【００７９】
本実施の形態に係る可変抵抗素子６は、上記実施の形態３に係る可変抵抗素子５に対して電極構成に相違点を有する。以下では、実施の形態３に係る可変抵抗素子５との相違点を中心として説明を進め、共通部分についての説明を省略する。
図１２（ａ）に示すように、本実施の形態に係る可変抵抗素子６は、可変抵抗層１２３の表面上に２つの電極１２４、１２５が設けられており、３端子型の素子構成を有している。シリコン基板１２０と高誘電率層１２２との境界付近に形成された下部電極１２１と、第１上部電極１２５とは、高誘電率層１２２と可変抵抗層１２３との積層体をその厚み方向に挟み対向配置されている。そして、下部電極１２１と第１上部電極１２５とは、可変抵抗層１２３に対して電圧パルスを印加するための制御電極対として構成されている。ここで、図１２（ｂ）に示すように、高誘電率層１２２に対する下部電極１２１の接続サイズは、可変抵抗層１２３に対する第１上部電極１２５の接続サイズと比較して、約３倍の幅であって、面積で約９倍になっている。
【００８０】
可変抵抗層１２３の表面上に並設された第１上部電極１２５と第２上部電極１２４とは、可変抵抗層１２３の抵抗変化領域１２３ａでの抵抗値を検出するための読出電極対として構成されている。即ち、可変抵抗素子６では、制御電極対の一方の電極と読出電極対の一方電極の電極とが共用した構造となっている。このような構造により、本実施の形態に係る可変抵抗素子６は、上記実施の形態３に係る可変抵抗素子５と比較して、電極数の低減を図ることが可能であって、素子サイズの小型化を図ることが可能であるという優位性を有する。
【００８１】
可変抵抗素子６の駆動は、高誘電率層１２２と可変抵抗層１２３との積層対に対してその厚み方向に対向配置された下部電極１２１と第１上部電極１２５との間に電圧パルスを印加することで実施される。具体的には、下部電極１２１を接地状態とし、第１上部電極１２５に７Ｖの電圧を印加することで、可変抵抗層１２３における抵抗変化領域１２３ａを高抵抗状態とすることができ、一方、第１上部電極１２５を接地状態にして、下部電極１２１に７Ｖの電圧を印加することで抵抗変化領域１２３ａを低抵抗状態とすることができる。そして、読出電極対を構成する第１上部電極１２５と第２上部電極１２４との間の抵抗検出経路には、抵抗変化領域１２３ａを含み、この間での電流が流れるか否かをもってセット状態とリセット状態とを実現することができ、スイッチング動作を得ることが可能となる。
【００８２】
本実施の形態に係る可変抵抗素子６においても、制御電極対を構成する下部電極１２１と第１上部電極１２５とが上述のように可変抵抗層１２３あるいは高誘電率層１２２に対して異なる接続サイズを有し形成されているので、可変抵抗層１２３における電界の集中を図ることができる。また、本実施の形態に係る可変抵抗素子６においても、上記実施の形態３に係る可変抵抗素子５と同様に、下部電極１２１と可変抵抗層１２３との間に高誘電率層１２２を介挿させているので、一層の電界集中を図ることが可能となっている。これらの事項より、本実施の形態に係る可変抵抗素子６においても、低い消費電力で確実な抵抗変化を得ることができる。また、可変抵抗素子６においても、高誘電率層１２２の介挿により、可変抵抗層１２３が高抵抗状態となっているときのリーク電流の抑制が可能であり、制御電極対と読出電極対とを分けた構成より、電子回路設計における自由度が高いという優位性を有する。
【００８３】
なお、可変抵抗層１２３における電界集中は、必ずしも下部電極１２１と第１上部電極１２５との接続サイズを相違させなくても、高誘電率層１２２の介挿だけをもってしももなすことができる。また、図１２（ａ）に示すように、本実施の形態に係る可変抵抗素子６では、可変抵抗層１２３における抵抗変化領域１２３ａが少なくとも高誘電率層１２２に達するような状態とする必要がある。
（実施の形態５）
実施の形態５に係る可変抵抗素子７について、上記実施の形態３に係る可変抵抗素子５との相違点を中心に、図１３を用いて説明する。図1３は、実施の形態５に係る可変抵抗素子７の構成を示す模式断面図である。
【００８４】
本実施の形態に係る可変抵抗素子７では、上記実施の形態３に係る可変抵抗素子５と同様に４端子型の素子構成を有するが、下部電極１３１と可変抵抗層１３２とが直接接続された構成となっており、間に高誘電率層が介挿されていない。
本実施の形態に係る可変抵抗素子７においても、制御電極対を構成する下部電極１３１と第１上部電極１３５とが可変抵抗層１３２に対して相違するサイズをもって接続されている。このため、制御電極対に電圧パルスを印加した場合における抵抗変化領域１３２ａは、小さいサイズで接続された第１上部電極１３５の接続部分近傍に形成されることになる。
【００８５】
可変抵抗素子７の駆動では、例えば、下部電極１３１を接地状態とし、第１上部電極１３５に書き込み電圧ＶＷを印加することで可変抵抗層１３２における抵抗変化領域１３２ａを高抵抗状態（これをハーフセット状態と呼ぶ）とし、一方、第１上部電極１３５を接地状態とし、下部電極１３１に１０Ｖの消去電圧を印加することで抵抗変化領域１３２ａを低抵抗状態とすることが可能となる。そして、読出電極対を構成する第２上部電極１３４と第３上部電極１３６との間を流れる電流は、リセット状態では低抵抗状態の可変抵抗層１３２全体を流れることができるが、ハーフセット状態では可変抵抗層１３２の一部（高抵抗状態となっていない部分）しか流れることができない。特に、可変抵抗素子７では、平面構成を上記図１１（ｂ）に示すような構成とすることで、ハーフセット状態とリセット状態における電流の差を大きくできる。
【００８６】
また、制御電極対を構成する下部電極１３１と第１上部電極１３５とで可変抵抗層１３２に対する接続サイズを相違させ、且つ、読出電極対である第２上部電極１３４と第３上部電極１３６とが形成されている可変抵抗層１３２の表面上に配された第１上部電極１３５の接続サイズを下部電極１３１に対して小さくすることで、可変抵抗層１３２における第１上部電極１３５が接続された部分近傍に電界集中させ、可変抵抗層１３２の一部しか通電しないようにしている。即ち、図１３に示すように、可変抵抗層１３２における抵抗変化領域１３２ａは、書き込み電圧ＶＷの値に応じて変化し、これよりハーフセット状態における読出電極対間の抵抗値を印加電圧ＶＷをもって任意に制御することができる。あるいは、書き込み電圧ＶＷの印加時間ＴＷの長さによっても、抵抗値は制御可能である。
【００８７】
以上のように、本実施の形態に係る可変抵抗素子７では、４端子型の素子構成を有し、高誘電率層を介挿させていない点で上記実施の形態３に係る可変抵抗素子５と相違するものの、同様の効果が得られる。
なお、本実施の形態に係る可変抵抗素子７では、下部電極１３１および第１〜第３上部電極１３４〜１３６をもって４端子型の素子構成を採用したが、上記実施の形態４に係る可変抵抗素子６と同様の、３端子型の素子構成を採用することも可能である。
【００８８】
本実施の形態に係る可変抵抗素子７は、アナログ回路における抵抗調整に利用できる。この場合、可変抵抗素子７の読出電極対を調整端子に接続し、そのハーフセット状態における抵抗値を制御電極対に印加する書き込み電圧ＶＷあるいは書き込み時間ＴＷを制御することによって抵抗値を任意に設定することができる。あるいは、複数の可変抵抗素子７の読出電極対を直列接続し、その中の任意数の可変抵抗素子７を同一の書き込み電圧ＶＷ、印加時間ＴＷをもって印加し、ハーフセット状態とすることで直列接続の両端を任意の抵抗に設定することもできる。本実施の形態に係る可変抵抗素子７は、これら以外に対しての適用も可能であり、その産業上の利用価値は高い。
（その他の事項）
上記実施の形態１〜５では、可変抵抗層２０、８６、１１３、１２３、１３２ をＰＣＭＯ材料を用い構成することとしたが、これ以外のＣＭＲ材料や高温超伝導材料を用いることも可能である。例えば、次のような材料を用いて形成することが可能である。
【００８９】
可変抵抗層を形成するための材料としては、例えば、化学組成式ＡXＡ'(1-X)ＢYＯZで表される材料を用いることができる。ここで、上記化学組成式においては、Ａ、Ａ'、ＢおよびＸ、Ｙ、Ｚを次のように規定される。
※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ'；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
また、可変抵抗層に対する制御電極対の互いの接続サイズについては、上記実施の形態１〜５以外の関係を採用することも可能である。例えば、実施の形態１、２では、上部電極２１、８７を下部電極１９、８５よりも小さいサイズで可変抵抗層２０、８６に対して接続される構成としてもよく、実施の形態３〜５では、上部電極１１５、１２５、１３５を下部電極１１１、１２１、１３１よりも大きいサイズで可変抵抗層１１３、１３２、１３２あるいは高誘電率層１１２、１２２に対して接続される構成としてもよい。
【００９０】
また、制御電極対における電極の接続サイズの大小関係を逆にした場合は、実施の形態３、４において、高誘電率層１１２、１２２と可変抵抗層１１３、１２３の積層順序を逆にし、さらに、読出電極対を可変抵抗層１１３、１２３の下側に配置する。即ち、実施の形態３では、第２上部電極１１４および第３上部電極１１６を可変抵抗層１１３の下側に配置し、実施の形態４では、第２上部電極１２４を可変抵抗層１２３の下側に配置する。
【００９１】
また、実施の形態５においては、読出電極対は上下電極の大きさの大小に関係なく、可変抵抗層１３２の上下いずれに配置してもかまわないが、図１３に示すように、可変抵抗層１３２に対して小さい接続サイズを有する電極側に読出電極対を配置した方が素子サイズを小さくできる。
また、実施の形態３、４に示したような可変抵抗層１１３、１２３と高誘電率層１１２、１２２とを積層した構造は、そのまま実施の形態１、２に示す２端子型のメモリ素子における可変抵抗素子部ＶＲ、ＶＲｓに適用することが可能である。その場合には、実施の形態３、４における低電圧駆動、漏れ電流の抑制といった効果を付加することが可能となる。
【００９２】
また、上記実施の形態３、４では、可変抵抗層１１３、１２３に対する第１上部電極１１５、１２５の接続サイズを、高誘電率層１１２、１２２に対する下部電極１１１、１２１の接続サイズよりも小さい構成としているが、これに限られるものではなく、同じ大きさとしてもよい。その場合にも、高誘電率層１１２、１２２の介挿という構成上の特徴によって、駆動時における可変抵抗層１１３、１２３での電界集中をなすことができる。また、第１上部電極１１５、１２５と下部電極１１１、１２１の間の積層体としては、可変抵抗層１１３、１２３と高誘電率層１１２、１２２以外の層が介挿された構成とすることもできる。
【００９３】
また、本発明に係る可変抵抗素子、メモリ素子では、高誘電率層１１２、１２２に代えて、可変抵抗層１１３、１２３の誘電率に対して−１０％以上の誘電率を有する材料からなる高誘電率層を用いてもよく、ペロブスカイト構造を有する材料からなる高誘電率層を用いるとさらに望ましい。
また、本発明に係る可変抵抗素子、メモリ素子では、高誘電率層１１２、１２２に代えて、高抵抗状態にある可変抵抗層１１３、１２３の抵抗率以上の抵抗率を有する材料からなる絶縁層を用いてもよく、ペロブスカイト構造を有する材料からなる絶縁層を用いるとさらに望ましい。
【産業上の利用可能性】
【００９４】
本発明の抵抗変化型素子およびメモリ装置は低電圧で動作可能であり、様々な電子回路への搭載に適する。メモリ装置、デジタル回路、アナログ回路に応用可能であり、産業状の利用価値は高い。
【図面の簡単な説明】
【００９５】
【図１】（ａ）は、実施の形態１に係るメモリ素子１の模式断面図であり、（ｂ）は、メモリ素子１の等価回路図である。
【図２】メモリ素子１の製造過程における各ステップを示す工程図である。
【図３】メモリ素子１の製造過程における各ステップを示す工程図である。
【図４】メモリ素子１を用い構成されたメモリ装置２の回路図である。
【図５】（ａ）は、メモリ装置２のデータ書き込み動作における電位波形図であり、（ｂ）は、メモリ装置２のデータ読出し動作における電位波形図である。
【図６】（ａ）は、実施例に係る可変抵抗素子の模式断面図であり、（ｂ）は、その電界強度分布図であり、（ｃ）は、比較例に係る可変抵抗素子模式断面図であり、（ｄ）は、その電界強度分布図である。
【図７】可変抵抗素子における電極の接続サイズと電界強度との関係を示す特性図である。
【図８】（ａ）は、実施例に係る可変抵抗素子での抵抗比の保持特性図であり、（ｂ）は、比較例に係る可変抵抗素子での抵抗比の保持特性図である。
【図９】実施の形態２に係るメモリ素子３の構成を示す模式断面図である。
【図１０】メモリ素子３を用い構成されたメモリ装置４の回路図である。
【図１１】（ａ）は、実施の形態３に係る可変抵抗素子５の構成を示す模式断面図であり、（ｂ）は、その模式平面図である。
【図１２】（ａ）は、実施の形態４に係る可変抵抗素子６の構成を示す模式断面図であり、（ｂ）は、その模式平面図である。
【図１３】実施の形態５に係る可変抵抗素子７の構成を示す模式断面図である。
【図１４】従来における可変抵抗型のメモリ素子の構成を示す模式断面図である。
【符号の説明】
【００９６】
１０、８０、１１０、１２０、１３０．シリコン基板
１１．不純物拡散領域
１２．ゲート絶縁層
１３．ゲート電極
１４．素子分離層
１５、８１．第１層間絶縁層
１６．メタル配線
１７、８３．第２層間絶縁層
１８、８４、８９．コンタクトプラグ
１９、８５、１１１、１２１、１３１．下部電極
２０、８６、１１３、１２３、１３２．可変抵抗層
２１、８７．上部電極
２０ａ、８６ａ、１１３ａ、１２３ａ、１３２ａ．抵抗変化領域
８２．第１メタル配線
８８．第３層間絶縁層
９０．第２メタル配線
１１２、１２２．高誘電率層
１１４、１２４．第２上部電極
１１５、１２５、１３５．第１上部電極
１１６、１２６．第３上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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