(57)【要約】【課題】活性領域とフローティングゲートとの間のマージンを確保したフラッシュメモリ素子のゲート形成方法を提供すること。【解決手段】半導体基板２０を含む結果物の表面上に素子分離用絶縁層２２を形成する工程と、絶縁層２２を平坦化する工程と、選択ラインが形成される、窒化膜及び絶縁層２２の所定箇所を除去し、残留する前記窒化膜を除去する工程と、結果物の表面上にゲート酸化膜２３及びフローティングゲート用導電層２４を順次形成し、これらが分離されるまで結果物の表面を平坦化する工程と、絶縁層２２の一部を除去する工程と、結果物の表面上にＯＮＯ層２５及びキャッピング用導電層２６を順次形成する工程と、選択ラインが形成される、導電層２６及びＯＮＯ層２５の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層２７Ａを形成する工程と、導電層２７Ａの所定箇所を除去し、ゲート構造を形成する工程とを含む。【選択図】図２Ｋ
2006310757.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に窒化膜を蒸着によって形成した後に、素子分離のためのリソグラフィ処理及びエッチングを行い、前記半導体基板を含む結果物の表面上に素子分離用絶縁層を形成する第１ステップと、
前記窒化膜が露出するまで前記素子分離用絶縁層を平坦化する第２ステップと、
選択ラインが形成される、前記窒化膜及び前記素子分離用絶縁層の所定箇所を除去し、残留する前記窒化膜を除去する第３ステップと、
前記窒化膜が除去された結果物の表面上にゲート酸化膜及びフローティングゲート用導電層を順次形成し、前記ゲート酸化膜及び前記フローティングゲート用導電層が分離されるまで結果物の表面を平坦化する第４ステップと、
前記フローティングゲート用導電層の有効面積を増大させるために、前記素子分離用絶縁層の一部を除去する第５ステップと、
前記素子分離用絶縁層の一部が除去された結果物の表面上に、ＯＮＯ層及びキャッピング用導電層を順次形成する第６ステップと、
選択ラインが形成される、前記キャッピング用導電層及び前記ＯＮＯ層の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層を形成する第７ステップと、
前記コントロールゲート用導電層の所定箇所を除去し、ゲート構造を形成する第８ステップとを含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
【請求項２】
前記第２ステップ又は前記第４ステップの平坦化する処理が、化学機械研磨（ＣＭＰ）により行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項３】
前記第３ステップの前記素子分離用絶縁層及び前記窒化膜の除去が、ドライエッチング又はウェットエッチングを用いて行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項４】
前記第７ステップの前記キャッピング用導電層及び前記ＯＮＯ層の除去が、ドライエッチング又はウェットエッチングを用いて行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関し、より詳細には、フラッシュメモリ素子のゲート形成方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子は、電荷を格納するフローティング（ｆｌｏａｔｉｎｇ）ゲートと、格納された電荷を消去及びプログラムするためのコントロールゲートとを備えるスタックゲート（ｓｔａｃｋｅｄ  ｇａｔｅ）型の構造を有する。また、フラッシュメモリ素子の信頼性を向上させるためには、フローティングゲートが半導体基板上に画定される活性領域を完全に覆わなければならない。従って、隣接するゲート間の関係を考慮すると、活性領域とフローティングゲートとの間のオーバーレイマージン（ｏｖｅｒｌａｙ  ｍａｒｇｉｎ）は、フラッシュメモリ素子の信頼性において重要な要素となる。
【０００３】
しかしながら、近年、素子の高集積化が進み、パターンサイズがますます微細化されるにつれ、フラッシュメモリ素子におけるゲート形成が限界に近づき、オーバーレイマージンを確保することが難しくなっている。そのため、自己整合フローティングゲート（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ：  ＳＡＦＧ）技術が新しく考案されたが、このＳＡＦＧ技術にもまた、以下のような問題が存在する。以下、添付の図面を参照して従来技術に係る問題を説明する。尚、以下において、種々の処理が行われた半導体基板及びそれに付加された物をあわせて結果物と記す。
【０００４】
図１Ａ〜図１Ｈは、従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【０００５】
まず、図１Ａに示すように、半導体基板１０の表面上に窒化膜１１を十分な厚さに蒸着によって形成し、素子分離のためのリソグラフィ処理及びエッチングを行う。
【０００６】
次いで、図１Ｂに示すように、結果物の表面上に、活性領域を分離させるための素子分離用の絶縁層１２を形成する。
【０００７】
次いで、図１Ｃに示すように、素子分離用の絶縁層１２の形成後に、窒化膜１１が露出するまで化学機械研磨（ＣＭＰ）を実施して結果物の表面を平坦化する。
【０００８】
次いで、図１Ｄに示すように、残留する窒化膜１１をウェット又はドライエッチングにより完全に除去する。
【０００９】
次いで、図１Ｅに示すように、窒化膜１１が完全に除去された結果物の表面上にゲート酸化膜１３とフローティングゲート用の導電層１４とを順次形成し、ゲート酸化膜１３及びフローティングゲート用の導電層１４が分離されるまでＣＭＰを実施して結果物の表面を平坦化する。
【００１０】
次いで、図１Ｆに示すように、フローティングゲート用の導電層１４の有効面積を増大させるために、素子分離用の絶縁層１２の一部をウェットエッチング又はドライエッチングにより除去する。
【００１１】
次いで、図１Ｇに示すように、素子分離用の絶縁層１２の一部が除去された結果物の表面上に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）層１５とキャッピング（ｃａｐｐｉｎｇ）用の導電層１６とを順次形成する。
【００１２】
次いで、図１Ｈに示すように、ＯＮＯ層１５を除去するための感光膜パターン（図示せず）を結果物の表面上に形成し、これをマスクとして用いてキャッピング用の導電層１６とＯＮＯ層１５との所定箇所を除去する。ここで、キャッピング用の導電層１６とＯＮＯ層１５とを除去する理由は、ソース選択ライン（図示せず）とドレイン選択ライン（図示せず）とを形成するために、フローティングゲートとコントロールゲート（図示せず）とを互いに接触させなければならないためである。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、素子の高集積化により、導電層１４から形成されるフローティングゲート間のスペースが非常に狭く形成され、また、図示していないが、フローティングゲートの側壁がネガティブ（ｎｅｇａｔｉｖｅ）な傾斜に形成される場合には、フローティングゲートの側壁表面にキャッピング用の導電層１６とＯＮＯ層１５とが残留し、この側壁表面に残留するキャッピング用の導電層１６ＡとＯＮＯ層１５Ａとがフローティングゲート間にブリッジを発生させ、これによってフラッシュメモリ素子の電気的特性が低下するという問題がある。
【００１４】
本発明は、上記従来技術の問題点を解決するためになされたものであり、その目的は、半導体基板上に画定される活性領域とフローティングゲートとの間のオーバーレイマージンを十分に確保し、ゲートの側壁表面に残留する導電層及びＯＮＯ層を確実に除去することができるフラッシュメモリ素子のゲート形成方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明のフラッシュメモリ素子のゲート形成方法は、半導体基板の表面上に窒化膜を蒸着によって形成した後に、素子分離のためのリソグラフィ処理及びエッチングを行い、前記半導体基板を含む結果物の表面上に素子分離用絶縁層を形成する第１ステップと、前記窒化膜が露出するまで前記素子分離用絶縁層を平坦化する第２ステップと、選択ラインが形成される、前記窒化膜及び前記素子分離用絶縁層の所定箇所を除去し、残留する前記窒化膜を除去する第３ステップと、前記窒化膜が除去された結果物の表面上にゲート酸化膜及びフローティングゲート用導電層を順次形成し、前記ゲート酸化膜及び前記フローティングゲート用導電層が分離されるまで結果物の表面を平坦化する第４ステップと、前記フローティングゲート用導電層の有効面積を増大させるために、前記素子分離用絶縁層の一部を除去する第５ステップと、前記素子分離用絶縁層の一部が除去された結果物の表面上に、ＯＮＯ層及びキャッピング用導電層を順次形成する第６ステップと、選択ラインが形成される、前記キャッピング用導電層及び前記ＯＮＯ層の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層を形成する第７ステップと、前記コントロールゲート用導電層の所定箇所を除去し、ゲート構造を形成する第８ステップとを含むことを特徴とする。
【００１６】
また、前記第２ステップ又は前記第４ステップの平坦化する処理が、化学機械研磨（ＣＭＰ）により行われることもできる。
【００１７】
また、前記第３ステップの前記素子分離用絶縁層及び前記窒化膜の除去が、ドライエッチング又はウェットエッチングを用いて行われることもできる。
【００１８】
また、前記第７ステップの前記キャッピング用導電層及び前記ＯＮＯ層の除去が、ドライエッチング又はウェットエッチングを用いて行われることもできる。
【発明の効果】
【００１９】
本発明によれば、素子分離用の絶縁層を平坦化させた後、選択ラインが形成される部分だけ露出させた感光膜パターンを形成し、この部分をウェットエッチング又はドライエッチングによって除去するので、ゲートの側壁表面に残留する導電層及びＯＮＯ層を容易に除去することができ、フラッシュメモリ素子の特性を大きく向上させることができる。
【００２０】
また、導電層及びＯＮＯ層が残留する問題を容易に解決することができるため、開発期間を短縮させることができ、これによってフラッシュメモリ素子の歩留まりの向上に寄与することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。
【００２２】
図２Ａ〜図２Ｋは、本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【００２３】
まず、図２Ａに示すように、半導体基板２０の表面上に窒化膜２１を十分な厚さに蒸着によって形成し、素子分離のためのリソグラフィ処理及びエッチングを行う。
【００２４】
次いで、図２Ｂに示すように、結果物の表面上に、活性領域を分離させるための素子分離用の絶縁層２２を形成する。
【００２５】
次いで、図２Ｃに示すように、素子分離用の絶縁層２２の形成後に、窒化膜２１が露出するまで化学機械研磨（ＣＭＰ）を実施して結果物の表面を平坦化する。
【００２６】
次いで、図２Ｄに示すように、選択ラインが形成される所定の箇所だけを露出させる感光膜パターン（図示せず）を結果物の表面上に形成し、窒化膜２１と素子分離用の絶縁層２２との所定箇所をウェットエッチング又はドライエッチングにより除去した後、感光膜パターンを除去する。
【００２７】
次いで、図２Ｅに示すように、ウェットエッチング又はドライエッチングにより残留する窒化膜２１を完全に除去する。
【００２８】
次いで、図２Ｆに示すように、窒化膜２１が完全に除去された結果物の表面上にゲート酸化膜２３とフローティングゲート用の導電層２４とを順次形成し、ゲート酸化膜２３及びフローティングゲート用の導電層２４が分離されるまでＣＭＰを実施して結果物の表面を平坦化する。
【００２９】
次いで、図２Ｇに示すように、フローティングゲート用の導電層２４の有効面積を増大させるために、素子分離用の絶縁層２２の一部をウェットエッチング又はドライエッチングにより除去する。
【００３０】
次いで、図２Ｈに示すように、素子分離用の絶縁層２２の一部が除去された結果物の表面上に、ＯＮＯ層２５とキャッピング用の導電層２６とを順次形成する。
【００３１】
次いで、図２Ｉに示すように、選択ライン（図示せず）が形成される部分のＯＮＯ層２５を除去するための感光膜パターン（図示せず）を結果物の表面上に形成し、ウェットエッチング又はドライエッチングによりキャッピング用の導電層２６とＯＮＯ層２５との所定箇所を除去した後、感光膜パターンを除去する。
【００３２】
次いで、図２Ｊに示すように、結果物の表面上にコントロールゲート（図示せず）用の導電層２７を形成する。
【００３３】
次いで、図２Ｋに示すように、コントロールゲート用の導電層２７の表面上にゲートライン形成用の感光膜パターン（図示せず）を形成した後、ドライエッチングによりゲート構造を形成する。
【００３４】
以上、本実施の形態によると、ゲートの側壁表面に残留する導電層及びＯＮＯ層を容易に除去することができ、フラッシュメモリ素子の特性を大きく向上させることができる。また、導電層及びＯＮＯ層が残留する問題を容易に解決することができるため、開発期間を短縮させることができ、これによってフラッシュメモリ素子の歩留まりの向上に寄与することができる。
【００３５】
また、本実施の形態においては、キャパシタの形成にＯＮＯ層を用いたが、他の実施の形態として、他の異なる物質を用いてキャパシタを形成してもよい。
【００３６】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｂ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｃ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｄ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｅ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｆ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｇ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図１Ｈ】従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ａ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｂ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｃ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｄ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｅ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｆ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｇ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｈ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｉ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｊ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【図２Ｋ】本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
【符号の説明】
【００３８】
２０      半導体基板
２１      窒化膜
２２      素子分離用の絶縁層
２３      ゲート酸化膜
２４      フローティングゲート用の導電層
２５      ＯＮＯ層
２６      キャッピング用の導電層
２７      コントロールゲート用の導電層
【図１Ａ】
2006310757.tif 000003
【図１Ｂ】
2006310757.tif 000004
【図１Ｃ】
2006310757.tif 000005
【図１Ｄ】
2006310757.tif 000006
【図１Ｅ】
2006310757.tif 000007
【図１Ｆ】
2006310757.tif 000008
【図１Ｇ】
2006310757.tif 000009
【図１Ｈ】
2006310757.tif 000010
【図２Ａ】
2006310757.tif 000011
【図２Ｂ】
2006310757.tif 000012
【図２Ｃ】
2006310757.tif 000013
【図２Ｄ】
2006310757.tif 000014
【図２Ｅ】
2006310757.tif 000015
【図２Ｆ】
2006310757.tif 000016
【図２Ｇ】
2006310757.tif 000017
【図２Ｈ】
2006310757.tif 000018
【図２Ｉ】
2006310757.tif 000019
【図２Ｊ】
2006310757.tif 000020
【図２Ｋ】
2006310757.tif 000021