(57)【要約】【課題】  かなり低いオン状態抵抗で高いVbdを実現し、またその一方で、アクティブなデバイスセルを周辺領域から分離するエッジ終端領域を最小化する、高電圧トランジスタ構造の改良。【解決手段】  高電圧トランジスタが、ドレイン、ソース、及び、前記ドレインから前記ソースに向かって延びる一又はそれ以上のドリフト領域を含む。フィールドプレート部材は、ドリフト領域を横方向に取り囲み、誘電体層によって前記ドリフト領域から絶縁される。【選択図】      図７
2006216927.tif 000002
【特許請求の範囲】
【請求項１】
第一の導電型のドレイン、
前記第一の導電型のソース、及び、
前記ドレインから前記ソースに向かって縦方向に延びる、前記第一の導電型の複数のドリフト領域
を備え、前記ドリフト領域のうちの隣り合う領域は、誘電体層によって第一の横方向に分離され、前記ドリフト領域の各々は、指先領域で、第二の横方向に終端し、さらに、
前記第一及び第二の横方向に前記ドリフト領域の各々を取り囲む前記誘電体層内に配置されたフィールドプレート部材、
を備えることを特徴とする高電圧トランジスタ。
【請求項２】
前記指先領域が丸い形状を持つ
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項３】
前記誘電体層の内側領域が、前記ドリフト領域を前記フィールドプレート部材から分離し、前記誘電体層の外側領域が、前記フィールドプレート部材を前記高電圧トランジスタのスクライブ領域から分離する
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項４】
前記内側及び外側領域が、実質的に同じ幅を持つ
ことを特徴とする請求項3に記載の高電圧トランジスタ。
【請求項５】
前記高電圧トランジスタが、平坦な底面を持つ半導体基板上に製造され、前記縦方向が、前記平坦な底面に対して垂直に向けられ、かつ、前記第一及び第二の横方向が、前記平坦な底面と平行に向けられる、
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項６】
前記ドリフト領域の各々は、長さが前記縦方向に向けられ、幅が第一の横方向に向けられており、前記長さが前記幅の5倍より大きい、
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項７】
前記第一の導電型がn-型を含む
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項８】
前記フィールドプレート部材が、前記縦方向に延び、前記ドリフト領域と実質的に平行に向けられた
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項９】
前記ソースを各ドリフト領域から分離する、第二の導電型の本体領域をさらに備える
ことを特徴とする請求項1に記載の高電圧トランジスタ。
【請求項１０】
第一の導電型のドレイン、
前記第一の導電型のソース、
誘電体材料で埋められた第一の溝、
前記誘電体材料に配置された第一の導電フィールドプレート部材、及び
前記第一の溝を横方向に取り囲み、前記ドレインから前記ソースに向かって縦方向に延びる、前記第一の導電型のドリフト領域、
を備え、前記誘電体材料が、前記第一の導電フィールドプレート部材を前記ドリフト領域から絶縁し、さらに、
前記誘電体材料で埋められた、前記ドリフト領域を横方向に取り囲む第二の溝、及び
前記第二の溝の誘電体材料に配置された第二の導電フィールドプレート部材、
を備え、前記第二の溝の誘電体材料が、前記第二の導電フィールドプレート部材を前記ドリフト領域から絶縁することを特徴とする高電圧トランジスタ。
【請求項１１】
前記ドリフト領域が、前記縦方向と直交する第一及び第二の横方向にリング形状を有する
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項１２】
前記リング形状が前記第一の横方向に延びた
ことを特徴とする請求項11に記載の高電圧トランジスタ。
【請求項１３】
前記リング形状が実質的に直線で囲まれている
ことを特徴とする請求項11に記載の高電圧トランジスタ。
【請求項１４】
前記第二の溝の前記誘電体材料の内側領域が、前記ドリフト領域を前記第二の導電フィールドプレート部材から分離し、前記誘電体材料の外側領域が、前記第二の導電フィールドプレート部材を前記高電圧トランジスタのスクライブ領域から分離する
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項１５】
前記内側及び外側領域が、実質的に同じ幅を持つ
ことを特徴とする請求項14に記載の高電圧トランジスタ。
【請求項１６】
前記第二の導電フィールドプレート部材が、前記縦方向と直交する第一及び第二の横方向にリング形状を備える
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項１７】
前記第一の導電フィールドプレート部材が、丸い形状を持つ指先領域において、第一の横方向に終端する
ことを特徴とする請求項16に記載の高電圧トランジスタ。
【請求項１８】
前記第一の導電フィールドプレート部材が、前記ドレインの一部を横方向に取り囲む
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項１９】
前記高電圧トランジスタが、平坦な底面を持つ半導体基板上に製造され、前記縦方向が、前記平坦な底面に対して垂直に向けられ、かつ、前記第一及び第二の横方向が、前記平坦な底面と平行に向けられる、
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項２０】
前記ドリフト領域の各々は、長さが前記縦方向に向けられ、幅が第二の横方向に向けられており、前記長さが前記幅の5倍より大きい
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項２１】
前記第一の導電型がn-型を含む
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項２２】
前記ソースを前記ドリフト領域から分離する、第二の導電型の本体領域をさらに備える
ことを特徴とする請求項10に記載の高電圧トランジスタ。
【請求項２３】
基板、及び、
複数の内側の溝を横方向に取り囲む外側の溝を含む前記基板の複数の溝、
を備え、前記外側の溝及び内側の溝が、前記基板の溝の表面から底面まで縦方向に延び、第一の横方向に延びる複数のドリフト領域を備えるメサ領域を定め、前記ドリフト領域の両端が、第二の横方向に延びる前記メサ領域の一部によって1つに繋がれており、さらに、
各々が、前記内側の溝のうちの対応する一つに配置され、誘電体材料によって前記メサ領域から絶縁される、複数の第一のフィールドプレート部材、及び、
第二の誘電体材料によって前記メサ領域から絶縁されている、前記外側の溝に配置された第二のフィールドプレート部材
を備えることを特徴とする高電圧トランジスタ。
【請求項２４】
前記第二のフィールドプレート部材が、前記縦方向と直交する第一及び第二の横方向に、リング形状を持つ
ことを特徴とする請求項23に記載の高電圧トランジスタ。
【請求項２５】
前記第一及び第二の誘電体材料が酸化物を含む
ことを特徴とする請求項23に記載の高電圧トランジスタ。
【請求項２６】
前記外側の溝の前記第二の誘電体材料の内側領域が、前記メサ領域を前記第二のフィールドプレート部材から分離し、前記外側の溝の前記第二の誘電体材料の外側領域が、前記第二のフィールドプレート部材を前記高電圧トランジスタのスクライブ領域から分離する
ことを特徴とする請求項23に記載の高電圧トランジスタ。
【請求項２７】
前記内側及び外側領域が、実質的に同じ幅を持つ
ことを特徴とする請求項26に記載の高電圧トランジスタ。
【請求項２８】
前記基板が平坦な底面を持ち、前記縦方向が、前記平坦な底面に対して垂直に向けられる
ことを特徴とする請求項23に記載の高電圧トランジスタ。
【請求項２９】
第一の導電型のドレイン、
前記第一の導電型のソース、
前記ドレインから前記ソースに向かって縦方向に延びる、前記第一の導電型のドリフト領域、及び、
誘電体層によって前記ドリフト領域から絶縁された、前記ドリフト領域を横方向に取り囲むフィールドプレート部材、
を備えることを特徴とする高電圧トランジスタ。
【請求項３０】
前記ドリフト領域が、横方向に延び、丸い指先領域のすべての端において終端する
ことを特徴とする請求項29に記載の高電圧トランジスタ。
【請求項３１】
前記誘電体層の内側領域が、前記ドリフト領域を前記フィールドプレート部材から分離し、前記誘電体層の外側領域が、前記フィールドプレート部材を前記高電圧トランジスタの指先領域から分離する
ことを特徴とする請求項29に記載の高電圧トランジスタ。
【請求項３２】
前記内側及び外側の領域が、実質的に同じ幅を持つ
ことを特徴とする請求項31に記載の高電圧トランジスタ。
【請求項３３】
前記高電圧トランジスタが、平坦な底面を持つ半導体基板上に製造され、前記縦方向が、前記平坦な底面に対して垂直に向けられ、かつ、前記横方向が、前記平坦な底面と平行に向けられる
ことを特徴とする請求項30に記載の高電圧トランジスタ。
【請求項３４】
前記第一の導電型がn-型を含む
ことを特徴とする請求項29に記載の高電圧トランジスタ。
【請求項３５】
前記フィールドプレート部材が、前記縦方向に延び、前記ドリフト領域と実質的に平行に向けられた
ことを特徴とする請求項29に記載の高電圧トランジスタ。
【請求項３６】
前記ソースを前記ドリフト領域から分離する、第二の導電型の本体領域をさらに備える
ことを特徴とする請求項29に記載の高電圧トランジスタ。
【請求項３７】
基板、
前記基板の外側の溝、及び
前記外側の溝によって横方向に取り囲まれた一又はそれ以上の内側の溝、
を備え、前記外側の溝及び前記一又はそれ以上の内側の溝が、一又はそれ以上のドリフト領域を備えるメサ領域を定め、さらに、
各々が、前記一又はそれ以上の内側の溝のうちの対応する一つに配置され、誘電体材料によって前記メサ領域から絶縁された一又はそれ以上の内側のフィールドプレート部材、及び
前記誘電体材料によって前記メサ領域から絶縁された、前記外側の溝に配置された外側のフィールドプレート部材、
を備えることを特徴とする高電圧トランジスタ。
【請求項３８】
前記外側のフィールドプレート部材が、リング形状を持つ
ことを特徴とする請求項37に記載の高電圧トランジスタ。
【請求項３９】
前記第一及び第二の誘電体材料が、酸化物を含む
ことを特徴とする請求項37に記載の高電圧トランジスタ。
【請求項４０】
前記外側の溝が、前記外側のフィールドプレート部材を前記高電圧トランジスタのスクライブ領域から分離する
ことを特徴とする請求項37に記載の高電圧トランジスタ。
【請求項４１】
前記一又はそれ以上のドリフト領域が、丸い指先領域の横方向のすべての端において終端する
ことを特徴とする請求項37に記載の高電圧トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板に製造された半導体デバイスに関するものである。特に、本発明は、高電圧に耐えることのできる電界効果半導体トランジスタ構造に関するものである。
【０００２】
(関連出願)
本出願は、2003年3月21日に出願された米国特許出願第10/393,759号の一部継続(CIP)出願であり、この米国特許出願第10/393,759号は、現在では米国特許第6,573,558号である2001年9月7日に出願された米国特許出願第09/948,930号の継続出願であり、これらは両方とも、本CIP出願の出願人に割り当てられたものである。
【背景技術】
【０００３】
高電圧電界効果トランジスタ(HVFET)は、半導体技術分野ではよく知られている。たいてい、HVFETは、デバイスが「オフ」状態にあるとき、加えられた高電圧をサポートする拡張ドレイン領域を含むデバイス構造を備える。この形式のHVFETは、オフライン電源、モーター制御等のためのAC/DCコンバータのような出力変換応用例に、一般的に用いられる。これらのデバイスは高電圧で切り替わり、「オン」状態における電流に対する抵抗を最小化する一方で、オフ状態における高いブロッキング電圧を実現することができる。ブロッキング又は降伏電圧は、一般的には、Vbdと表される。頭辞語Rspは、抵抗と表面積との積を参照し、デバイスのオン状態の性能を説明するために一般的に使用される。その拡張ドレイン領域と逆の導電型の最上位層を持つ拡張ドレイン領域を有する従来技術のHVFETの例が、米国特許第4,811,075号に見られる。
【０００４】
従来のHVFETでは、デバイスがオフのとき、ドレインに加えられた高電圧をサポートするため、拡張ドレイン領域は、普通、軽くドープされる。デバイスがより高い電圧を維持できるよう、電界をより広い領域にわたって広げるために、拡張ドレイン領域の長さはまた増大される。しかしながら、デバイスがオン(すなわち、導電)であるとき、電流は、拡張ドレイン領域を通って流れる。ドーピングの減少と拡張ドレイン領域の長さの増大との組合せは、それらは両方ともオン状態抵抗の増大を引き起こすので、それゆえ、デバイスのオン状態性能に対する有害な影響を持つ。言い換えると、従来の高電圧FET設計は、VbdとRspのどちらをとるかの兼ね合いを特徴とする。
【０００５】
定量的な例を提供するため、典型的な従来技術の縦型HVFET(NMOS-型)は、約16Ω-mm2のRspで600VのVbdを持つとすることができる。拡張ドレイン領域の長さを増やすことは、より高いRsp値を犠牲にして、Vbdを600V以上に増やすことによって、デバイス性能に影響を及ぼすであろう。逆に、拡張ドレイン領域の長さを減らすことは、オン状態抵抗を16Ω-mm2以下にまで改善するであろうが、デバイス構造におけるこのような変更はまた、Vbdを600Vより小さくするであろう。
【０００６】
低いRsp値で、より高いVbd電圧をサポートするためのデバイス構造が、米国特許第4,754,310号、第5,438,215号、及びT.Fujihira著,Jpn.J.Appl.Phys.,Vol.36,pp.6254-6262,Oct.1977の「半導体超接合デバイスの理論」という名称の論文で開示されている。このデバイス構造では、拡張ドレイン領域は、例えばPNPNP...というような逆の導電型を持つ半導体材料の交互の層を備える。一方の導電型の層に高電圧を加えたとき、全ての層が、電荷担体を相互に枯渇させる。これは、単一層デバイスとくらべて、ずっと高い導電層ドーピング濃度で高いVbdを可能にする。もちろん、ドーピング濃度が高ければ高いほど、トランジスタデバイスのRspを有利に下げる。例えば、G.Deboy他著,IEDMtech.Digest,pp.683-685,1998の「新世代の高電圧MOSFETがシリコンの限界線を打破する」という名称の論文において、著者らは、600VのVbd、及び約4Ω-mm2のRspを持つ縦型NMOSデバイスについて報告している。
【０００７】
高電圧機能を実現するという課題へのもう1つの手法が、S.Merchant他著,Proc.Intl.Symp,on PowerDevices and ICs,pp.31-35,1991の「薄いSOIデバイスにおける高降伏電圧の実現」というレポートで開示されている。このレポートは、半導体基板の表面に配置された埋め込み酸化物層の表面に置かれたシリコンの薄い層を備える拡張ドレイン領域を、教示している。作動中、下位のシリコン基板が、その薄いシリコン層からの電荷を高電圧で使い尽くす。表面のシリコン層が充分薄く、かつ、埋め込み酸化物層が充分厚い限り、高いVbd値が得られることを、著者は主張している。例えば、600VのVbd、及び約8Ω-mm2のRspを持つラテラルNMOSデバイスが、この手法を使って得られる。
【０００８】
当業者にとって関心の在り得る、背景説明を与える他の参照は、米国特許出願第6,184,555号、第6,191,447号、第6,075,259号、第5,998,833号、第5,637,898号、国際特許出願PCT/IB98/第02060号(国際広報第WO99/34449号)、及び、T.Letavic他著,Proc.ISPSD,pp49-52,1997の「薄層絶縁体上シリコンに基づく、高性能600Vスマートパワー技術」という論文を含む。
【０００９】
従来のHVFET設計に関連するもう1つの問題は、様々な領域間に生じる大きい電界をサポートするために、それらが通常、広い全周又はエッジ終端領域を必要とするということである。例として、従来のHVFRT設計は、600Vのデバイスにおいて200μm〜300μmの範囲の幅のエッジ終端領域を要求することとできる。当然、この広いエッジ終端領域は、貴重なシリコン領域を使い、生産コストの増大をまねく。
【００１０】
それゆえ、必要なことは、かなり低いオン状態抵抗で高いVbdを実現し、またその一方で、アクティブなデバイスセルを周辺領域から分離するエッジ終端領域を最小化する、高電圧トランジスタ構造の改良である。
【００１１】
添付図面の図で、限定ではなく、例として、本発明を示す。
【００１２】
(詳細な説明)
エッジ終端構造を持つ拡張ドレイン又はドリフト領域を有する高電圧電界効果トランジスタ(HVFET)を開示する。HVFETは、固有の低いオン状態抵抗を持ち、オフ状態で、高電圧をサポートする。以下の説明では、本発明の完全な理解を提供するために、材料の型、ドーピングレベル、構造的特徴、処理ステップ等のような多数の具体的な詳細を示す。半導体技術分野の当業者は、これら詳細の多くがなくても、本発明を実施することができるということを、理解するであろう。他の例では、本発明を不明瞭にするのを避けるため、よく知られた要素、技術、及び処理ステップを、詳細に説明していない。
【００１３】
図1は、本発明の一実施形態による縦型n-チャネル(すなわち、NMOS)HVFET20の断面側面図である。図中の要素は、描写であり、明瞭さのために倍率変更するように描かれたものではないことを、理解すべきである。示した全ての拡散/ドープされた領域において、逆の導電型を利用することにより、p-チャネルトランジスタを実現することができることも分かる。さらに、図は、2つの別個のデバイスを示しているように見えるが、環状インターディジタル手法、さもなければ反復手法で、このようなトランジスタ構造が一般的に製造されることを、当業者は理解するであろう。
【００１４】
図1のデバイス構造は、(例えば、多結晶シリコンから成る)ゲート30、及び、下位の半導体領域からゲート30を絶縁するゲート絶縁層29を持つ絶縁ゲート電界効果トランジスタ(IGFET)を含む。ゲート絶縁層29は、普通の二酸化ケイ素、又は他の適当な誘電絶縁材料を含むことができる。縦型HVFET20の拡張ドレイン領域は、p-型本体領域26間に置かれ、N+基板21まで下向きに延びる、一又はそれ以上のN-型ドリフト領域22を備える。例えば、図1は、P-本体領域26aと26bの間のゲート酸化膜29aの下からN+基板21まで下向きに延びるドリフト領域22aを示している。同様に、ドリフト領域22bは、P-本体領域26cと26dの間のゲート酸化膜29bからN+基板21まで下向きに延びる。
【００１５】
ソース電極32は、N+ソース領域27に電気的に接続され、このN+ソース領域27は、それぞれのP-本体領域26に配置される。例えば、N+ソース領域27aはP-本体領域26aに配置され、N+領域27bはP-本体領域27bに配置される等である。様々な代替のソース電極接続もまた可能であることが分かる。ゲート30のすぐ下のP-本体領域の域は、トランジスタのIGFETチャネル領域を備える。この特定の実施形態では、ゲート領域は金属酸化物半導体(MOS)であり、IGFETはNMOSトランジスタである。従って、HVFET20のチャネル領域は、一方の端においてN+ソース領域27で定められ、もう一方の端においてN-型ドリフト領域22で定められ、このN-型ドリフト領域22は、ゲート酸化膜29からN+基板21まで下向きに縦方向に延びる。絶縁層33は、ゲート30をソース電極32から分離する。
【００１６】
n-型拡張ドレイン又はドリフト領域22は、絶縁領域又は誘電体層28により、横方向に分離される。図1の実施形態では、誘電体層28は、ドリフト領域22の縦の全長に沿って、P-本体領域26の下からN+基板21まで下向きに縦方向に延びる。例として、誘電体層28は、二酸化ケイ素を含むとすることができるが、窒化ケイ素のような他の絶縁材料もまた使用することができる。フィールドプレート部材24は、誘電体層28の各々の中に配置され、半導体基板21及びドリフト領域22から完全に絶縁される。フィールドプレート部材24は、多量にドープされた多結晶シリコン、金属、金属合金等のような材料の誘電体層を備える。図1の実施形態に示すように、フィールドプレート部材24の各々が、ソース電極32に電気的に接続される。かわりに、フィールドプレート部材は、別個の電極に接続されることもできる。ゲート30もまた、別個の電極に接続される(示されていない)。ドレイン電極31は、N+基板21の底面への電気的接続を提供する。
【００１７】
図1の縦型NMOS高電圧トランジスタ20の拡張ドレイン領域は、複数の、ドープされた半導体材料(例えば、n-型)、絶縁材料(例えば、二酸化ケイ素)、及び導電材料(例えば、多量にドープされた多結晶シリコン)の横方向に交互の層から成る。オン状態では、電極のチャネルがP-本体領域26の表面に沿って形成されるように、充分な電圧がゲートに加えられる。これは、ソース電極32、N+ソース領域27から、P-本体領域26で形成されたチャネル領域を通って、N-型ドリフト領域22を下向きに通って、N+基板21を通って、ドレイン電極31までの電子電流のパスを提供する。
【００１８】
従来の縦型HVNMOSトランジスタでは、N-型ドリフト領域は、通常非常に厚く(すなわち、長い)、かつ軽くドープされ、これらの両方とも、高オン状態抵抗に寄与するものであることに、半導体技術分野の当業者は注目するであろう。それに対して、図1のデバイス構造では、N-型ドリフト領域のドーピングはかなり高くなることができ、オン状態抵抗を、劇的に下げるようになる。
【００１９】
オフ状態では、それぞれのドレイン及びソース電極31及び32の全体にわたって、高電圧(例えば、200V〜1200V)が加えられる。電圧が増大するにつれて、ドリフト領域22の反対側のフィールドプレート領域24の存在が、N-型ドリフト領域を自由キャリアの無い状態にする。結果として生じる電界が、ドレインからソースまでのパスに沿ってほぼ一定であるように、ドリフト領域22のドーピング特性を調整することができる。例えば、ドーピング濃度は、N+基板21付近で最も高く、P-本体領域26付近で最も低く、かつ、その間で線形に変化することができる。他の実施形態では、ドリフト領域22のドーピング特性の勾配は、ドリフト領域の縦の深さの関数として変化する(すなわち、異なる勾配)。言い換えると、ドーピング特性の勾配は、基板21付近で最も急で、P-本体領域26付近で最も浅いとすることができる。本発明のこの側面を、以下でより詳細に説明する。
【００２０】
N-型ドリフト領域22と酸化物層28の両方の幅は、早期の電子なだれ降伏を防ぐように、設計されるべきである。ドリフト領域をかなり狭くすることにより、電子なだれ降伏を避けることができ、これは電離パスを減らし、従って、電子なだれが生じるところの臨界電界を増大させる。同じ点に関して、酸化物層28をかなり広くすることは、デバイス構造が、所定の電界においてより大きい電圧をサポートすることを可能にする。
【００２１】
例として、ほぼ4.0μmの酸化物層の幅を持つ高さ約50μm、及び幅約2.0μmのドリフト領域を有する、図1により製造されたデバイスは、約600Vをサポートすることができる。このようなデバイスでは、ドリフト領域のドーピングは、P-本体領域付近の約2×1015cm-3からN+基板付近の約4×1016cm-3まで、線形に変化することができる。このようなデバイスのオン状態抵抗は、約1.7Ω-mm2である。
【００２２】
各ドリフト領域の寄与は全く一定であるので、より小さい全セルピッチ(すなわち、フィールドプレート、酸化物層、及びドリフト領域の複合幅)で製造されたとき、HVFET20におけるデバイス性能を改善することができることを、当業者はわかるであろう。
【００２３】
ここで図2を参照すると、本発明のもう1つの実施形態によるラテラルNMOS高電圧トランジスタ40が示されている。図2のHVFET40は、電流が、縦方向に対して、横方向にドリフト領域を通って流れることを除いて、図1のトランジスタ構造に関して説明したのと同じ原理により作動する。図2の実施形態では、フィールドプレート部材44が、酸化物層49によって半導体材料から完全に絶縁されることに、注目されたい。
【００２４】
この例では、それぞれ、ソース及びドレイン電極46及び45のすぐ下の酸化物層49a内に、フィールドプレート部材44aが配置される。フィールドプレート部材44bは、N-型ドリフト領域42aの下、かつN-型ドリフト領域42bの上の酸化物層49b内に、配置される。フィールドプレート部材を、図面の範囲外の特定の位置にあるフィールドプレート電極に接続することができる。トランジスタの拡張ドレインを備えるN-型ドリフト領域は、P-本体領域48の下からN+ドレイン領域43まで横断して、横方向に延びる。N+ドレイン領域43は、ドリフト領域42a及び42bの両方を、ドレイン電極45と接続する。
【００２５】
ソース電極46に電気的に接続されるN+ソース領域47は、P-本体領域48に隣接して配置される。HVFET40は、ゲート55に接続するゲート電極56を備える縦型MOSゲート構造12を利用する。この実施形態では、ゲート55は、ゲート電極56から縦方向に延びる多結晶シリコンの層を備える。示すように、ゲート55は、P-本体領域の下に延び、酸化物層50まで下向きに延びることができる。ゲート55は、ゲート酸化膜53によって、N+ソース領域47、P-本体領域48、及びN-型ドリフト領域42から絶縁される。酸化物領域58は、ゲート電極56を、ソース電極46から分離する。
【００２６】
酸化物層50は、N+基板41を、ゲート55、N-型ドリフト領域42、及びN+ドレイン領域43から絶縁する。わかるように、酸化物層50は、領域42、43、及び55の各々の下で、N+基板41の上に横向きに延びる。基板電極57は、N+基板41の底面への電気的接続を提供する。この基板は、ドリフト領域42bの底面フィールドプレートとして働くことができる。
【００２７】
HVFET40のオン状態及びオフ状態の動作は、図1の実施形態で説明したのと同様である。しかしながら、この場合、ソース及びドレイン電極は、表面に置かれる。これは、電子が、ドレイン電極に到達する前に、N+ソース領域を通って下向きに、ゲート酸化膜53に隣接するP-本体領域48に形成されるチャネル領域を横切って、N-型ドリフト領域42を横断して横向きに、N+ドレイン領域43を通って上向きに流れる、ということを意味している。
【００２８】
たとえ図2が溝ゲート構造を示していても、平面ゲート構造もまた使用できるであろうことに、注目されたい。さらに、代替実装において、溝ドレイン構造も使用できるであろう。さらに、図2の実施形態は、2つの横向きに延びる平行なN-型ドリフト領域42a及び42bを備える拡張ドレイン領域を示しているが、他の実施形態は、二以上の平行なドリフト領域を利用することもできる。言い換えると、図2の実施形態は、ただ2つのドリフト領域に限定されるのではなく、製造制限内で、ドリフト、酸化物、及びフィールドプレート領域の任意の数の層を含むことができるであろう。
【００２９】
図3A及び3Bは、本発明によるラテラルHVFETのもう1つの実施形態を示している。図3Aは、ラテラルHVFETトランジスタ60の上面図であり、図3Bは、ドリフト領域62aを通って延びる切断線A-A'に沿って捕らえられた、同じデバイスの断面側面図である。（ソース電極66、ドレイン電極65、ゲート75、ゲート酸化膜73、及び酸化物層79は、混乱を避けるため、図3Aには示されていないことに注目されたい。これらの要素は、図3Bの断面側面図に示されている。）
【００３０】
図3のラテラルデバイス構造は、図2に示す構造と似ている。しかし、ドリフト、酸化物、及びフィールドプレートの階層領域を互いの表面上に(縦方向に)配置するのではなく、図3の実施形態は、これらの領域が並べて配置される。図2の実施形態とは異なり、N-型ドリフト領域62、酸化物層69、及びフィールドプレート部材64の各々は、下位の絶縁層70から上位基板表面に向かって延びる。N-型ドリフト領域62、及びフィールドプレート部材64のどちらも、絶縁層70によってN+基板61から絶縁される。一実施形態では、層70は、二酸化ケイ素を含む。更なる電極77は、N+基板61の底面への電気的接続を提供する。
【００３１】
HVFETトランジスタ60の平面ゲート及びドレイン構成が、図3Bの側面図に示されている。そのかわりに、溝ドレイン構造、及び/又は溝ゲート構造を利用することもできる。この実施形態では、ゲート部材75が、P-本体領域68の上に配置され、ゲート酸化膜73によって半導体基板から絶縁される。ソース電極66はN+ソース領域67と接触し、このN+ソース領域67はP-本体領域68に配置される。P-本体領域68は、それ自身、N-型ドリフト領域62に配置されるように示されている。
【００３２】
N+ドレイン領域63は、N-型ドリフト領域62の反対の端に配置され、ドレイン電極65に電気的に接続される。
【００３３】
図2及び3の実施形態は各々、フィールドプレート部材が、例えばグランドのような最低チップ電位に繋がれるのを示している。ソースは、(最低チップ電位で)フィールドプレート部材に結び付けられることができる、あるいはそのかわりに、ソース領域は浮いたままとすることもできる。言い換えると、図1〜3の実施形態は、ソースフォロワ構成に限定されない。本発明のどのトランジスタ構造も、四端子デバイスとして実装することができ、そこでは、ドレイン、ソース、フィールドプレート部材、及び絶縁ゲート部材が、別個の回路端子に接続される。もう1つの実施形態では、フィールドプレート及び絶縁ゲート部材を、一つに接続することができる。
【００３４】
ここで図4を参照すると、本発明により構築された縦型HVFETトランジスタ80のもう1つの実施形態の断面側面図を示している。図4に示すデバイス構造は、平面ゲートが溝ゲート構造で置き換えられたことを除いて、図1の構造と同様である。図1の縦型デバイス構造におけるように、トランジスタ80は、P-本体領域86からN+基板81まで下向きに縦方向に延びる、一又はそれ以上のN-型ドリフト領域82を備える。ドリフト領域82の各々は、両側に酸化物層88が隣接している。例えば、N-型ドリフト領域82aは、一方の側で酸化物層88aに接し、反対側で酸化物層88bに接している。
【００３５】
ソース電極92に電気的に接続されることのできるフィールドプレート部材84は、酸化物層88の各々の中に配置され、ドリフト領域及び基板半導体材料から完全に絶縁される。N-型ドリフト領域82、酸化物層88、及びフィールドプレート部材84は、集合的に、横方向に延びる並列階層構造を備え、これは、オン状態における電流の方向に対して垂直である。
【００３６】
縦型HVFETトランジスタ80の溝ゲート構造は、フィールドプレート部材84とP-本体領域86の間に配置されたゲート部材90を備える。図4の実施形態では、N+ソース領域87のペアが、P-本体領域86の各々において反対側に配置される。どのP-本体領域86も、対応するN-型ドリフト領域82の一方の端に置かれる。薄いゲート絶縁層89(例えば、酸化物)は、ゲート部材90(例えば、多結晶シリコン)の各々をP-本体半導体材料から絶縁する。
【００３７】
例えば、図4は、P-本体領域86aの反対側に沿って配置されたゲート部材90a及び90bを示している。N+ソース領域87a及び87bは、P-本体領域86aにおいて反対側に、ゲート部材に隣接して配置される、すなわち、領域87a及び87bの両方とも、ソース電極92に電気的に接続される。P-本体領域86の一部は、N+ソース領域87とドリフト領域82との間に延びる。トランジスタ80がオン状態にあるとき、電流が、ソース電極92から、N+領域87を通って、P-本体86を横切って、N-型ドリフト領域82及びN+基板81を通って下向きに、ドレイン電極91まで流れるように、導電チャネル領域が、P-本体領域86aの側面に沿って形成される。
【００３８】
図4の各P-本体領域86に配置されるように示されたN+ソース領域87のペアを、かわりに、ソース電極92に隣接する領域86の全幅にわたって延びる単一N+領域で置き換えることができることを、当業者は分かるであろう。この場合、P-本体領域を、様々な点においてソース電極に接続することができる(図のページ内で次元的に)。一実施形態では、ソース電極92は、N+ソース87を通って突き出て、下位のP-本体領域86に接触することができる(図5K参照)。
【００３９】
図4の実施形態の溝ゲート構造は、図1に示すT字形半導体領域を取り除くことにより単純化された製造プロセスの利点を、潜在的に提供する。また、トランジスタ80の縦型HVNMOS構造は、P-本体領域間に形成されたJFET構造を取り除くことにより、より低いオン抵抗を提供することができる。
【００４０】
図4の実施形態では、P-本体領域に最も近い(すなわち、ソースに最も近い)ドレインドリフト領域のドーピング濃度が第一の勾配を持つことができ、P-本体領域から最も遠い(すなわち、ドレインに最も近い)ドレインドリフト領域のドーピング濃度が第二の勾配を持ち、後者の勾配は前者の勾配よりも大きい。一実装では、ドレインに最も近いところのドーピング濃度の勾配は、ソースに最も近いところのドーピング濃度の勾配より少なくとも10％大きい。
【００４１】
ドリフト領域と平行な縦方向の電界成分がドーピング特性の勾配に比例することを、半導体技術分野の当業者は理解するであろう。これは、所定のドリフト長において、より大きい単勾配ドーピング特性で製造されたトランジスタデバイスは、より小さい単勾配ドーピング特性で製造されたデバイスより高いオフ状態降伏電圧を特徴とすることを、意味する。一実装では、ソースにより近いドリフト領域の部分が、ドレイン電極に最も近い部分にくらべてより低いドーピング濃度を持つ線形勾配ドーピング特性で、HVFET80を製造することができる。もう1つの実装では、オン状態及びオフ状態の両方の降伏電圧を最適化する多勾配ドレインドーピング特性を利用することができる。例えば、ソース電極に最も近いドリフト領域の上位部分では、より低いドーピング濃度勾配が、ドリフト領域のこの部分の増幅率を制限することにより、オン状態降伏電圧を改善する。同時に、ドレイン電極に最も近いドリフト領域のより下位の部分ほど、より高いドーピング濃度勾配を持つことができ、これは、ドリフト領域のこの部分におけるより高い電界となり、従って、デバイスのオフ状態降伏電圧を増大させる。
【００４２】
更なる例として、本発明の一実施形態では、600Vの降伏電圧を持つ、図4に示すようなHVFET構造を、約1μm〜3μmの範囲の幅、約40μm〜60μmのドリフト領域長、及びほぼ3μm〜5μmの(フィールドプレート24とドリフト領域22の間で計測される)誘電体層幅を持つ多勾配N-型ドリフト領域22で製造することができる。このドリフト領域は、P-本体領域の下の最初の0〜5μmにおいて、約1×1015cm-3から2×1015cm-3の範囲の一定ドーピングの部分を持つことができる。ドリフト領域の次のより低い部分は、ドリフト領域22の真ん中(縦の深さ)付近で約1×1016cm-3から2×1016cm-3の濃度まで、第一の勾配で線形に増大するドーピング濃度を持つことができる。その点において、ドーピング濃度は、ドリフト領域のドレイン端、すなわち基板81付近において約4×1016cm-3から5×1016cm-3のレベルまで、より高い勾配でではなく、線形に増大することができる。
【００４３】
オン及びオフ状態において、より高い又はより低い降伏電圧を持つトランジスタデバイスを実装するために、個別の勾配、及び勾配が変わるところのドリフト領域の深さは、ドリフト領域の幅、ドリフト領域の長さ、誘電体幅等の組合せで変化し得ることがわかる。様々な異なるトランジスタ構造において、多勾配ドリフト領域の概念を利用できることもまた、理解すべきである。例えば、図1、2、3、4、5G、5K、及び6(以下の説明参照)に示すデバイス構造のどれも、デバイス性能を最適化するために、多勾配ドリフト領域ドーピング濃度特性を利用することができる。
【００４４】
図5A〜5Kは、本発明による縦型高電圧トランジスタを製造するために利用することのできる様々な処理ステップを示している。説明した製造方法は、図5Kのデバイスを形成するためだけでなく、図4に示す縦型デバイス構造を形成するためにも使用できる。
【００４５】
図5Aは、N+基板100上にn-型半導体材料のエピタキシャル層101を形成する最初の処理ステップ後の、縦型高電圧トランジスタを示している。加えられた電圧を200Vから1000Vの範囲でサポートするために、デバイス構造は、約15μmから120μmの厚さのエピタキシャル層を持つべきである。N+基板100は、ドレイン電極まで流れる電流に対するその抵抗を最小化するために多量にドープされ、ドレイン電極は、完全デバイスの基板の底面に置かれる。例えば、研磨又はエッチングにより、基板100を薄くすることができ、さらにトランジスタのオン抵抗を減らすために、その底面に金属を蒸着することができる。たいてい、上面処理が完了した後、これらの処理ステップを実行するであろう。
【００４６】
エピタキシャル層101の厚さ及びドーピングが、主に、デバイスの降伏電圧を定める。エピタキシャル層が形成されるとき、ドーピングを実行することができる。例えば、ドーピング濃度は、ドレイン付近(N+基板100に隣接する底面において)で最も高く、ソース付近(表面において)で最も低いとすることができる。幾つかの実装では、エピタキシャル層101の表面より下のどこかの点において、線形勾配が止まることもある。
【００４７】
エピタキシャル層101が形成された後、層101の表面は適当にマスクされ、次に、深い溝がエピタキシャル層内に、或いはそのかわりに、エピタキシャル層を完全に貫通してエッチングされる。図5Bは、エピタキシャル層101及び基板100の一部のエッチングの後の、デバイス構造の断面図を示している。以下に説明するように、エッチングされた溝の横幅は、誘電体と導電補充層との複合した厚さで定まることに、注目されたい。
【００４８】
隣接する溝間の間隔は、エピタキシャル層材料の残りのメサの必要な幅によって定まり、これは、デバイスの降伏電圧要求で順に決定される。それは、最終的にデバイス構造のN-型ドリフト領域を形成するエピタキシャル材料のメサである。材料のこのメサは、(ページ内の)直交方向にかなりの横向きの距離を延びることができることを、理解すべきである。図5の実施形態は、単一のN-型ドリフト領域を備える拡張ドレイン領域を持つデバイスを示しているが、図5の縦型高電圧トランジスタは、並列に配列された複数のN-型ドリフト領域で構成することができることがわかる。N-型ドリフト領域の幅を狭くすることは、電離飛跡を限定することによって高いVbdに備える。幾つかの実装では、より大きい幅を持つドリフト領域は、オン状態性能における利点を提供することができる。それゆえ、所定のデバイス要求及び製造能力について、メサ幅を最適化することができることを理解すべきである。一実装では、その厚さは、ほぼ0.4から3.0ミクロンの範囲である。この例では、メサの厚さは約1μmである。
【００４９】
図5Cは、エッチングされた溝を、例えば二酸化ケイ素のような誘電体材料で部分的に埋めた後の図5Bのデバイス構造を示している。示すように、図5の実施形態では、酸化物領域102aが、エッチングされたエピタキシャル領域101の一方の側を覆う一方で、酸化物領域102bが、エピタキシャル領域101のもう一方の側を覆う。酸化物領域102はまた、どの溝においても、N+基板100の表面を覆う。
【００５０】
様々な良く知られた方法を使って、誘電体材料を溝の中に導入することができる。例えば、領域102は、熱によって成長され、化学蒸着によって蒸着され、及び/又は液体の形で回転され得る。エピタキシャル層材料101から形成されたメサの所定の幅について、誘電体層の幅を、要求された降伏電圧を提供するようにセットすることができ、より広い誘電体層がより高いVbdを提供する。一実装では、図5のデバイス構造は、4μmの酸化物層幅を持つ。他のVbd性能を持つデバイスでは、この厚さは、約2μm〜5μmの範囲とすることができる。
【００５１】
図5Dは、溝の残りの部分を導電材料で埋め、フィールドプレート領域103を形成するように表面を平坦化するステップ後の、図5Cのデバイス構造を示している。例えば、導電材料は、多量にドープされた多結晶シリコン、金属(又は、金属合金)、及び/又はシリサイドを含むことができる。導電領域103a及び103bは、デバイスのフィールドプレート部材を形成する。殆どの場合、デバイスの導電性又は降伏電圧特性に直接寄与することなく、フィールドプレート部材がシリコン領域を占有するので、フィールドプレート部材103a及び103bは、確実に製造できるほど狭く作られるはずである。一実施形態では、フィールドプレート部材103の幅は、ほぼ0.5μm〜3.0μmである。エッチバック及び/又は化学機械研磨のような従来技術により、表面の平坦化を実行することができる。
【００５２】
処理のこの時点において、デバイスの拡張ドレイン領域の製造は、実質的に完了している。残りの処理ステップは、(図5G及び図6に示すような)独立高電圧空乏層式MOSFETデバイス構造、又は低電圧MOSFET構造を内蔵する高電圧FET(例えば図5K)、又は他の高電圧デバイスを製造するようにされることができる。
【００５３】
図5Eは、エピタキシャル層101表面においてN+ソース領域105を導入した後の、図5Dのデバイス構造の断面側面図である。通常の蒸着、拡散、及び/又は注入処理技術を使って、ソース領域105を形成することができる。
【００５４】
N+ソース領域105の形成の後、中間レベルの誘電体層106がデバイス上に形成されるとする。図5の実施形態では、中間レベルの誘電体層106は、通常の二酸化ケイ素、及び/又は従来の方法で蒸着及びパターン成型されることのできる他の材料を含むことができる。開口部は誘電体層106に形成され、一又はそれ以上の導電材料(例えば、金属、シリサイド等)が、図5Fに示す構造を生成するように蒸着及びパターン成型される。この断面図では、ソース電極109は、N+ソース領域105への電気的接続を提供し、電極110a及び110bは、それぞれ、フィールドプレート部材103a及び103bへの電気的接続を提供する。
【００５５】
図5Gは、N+基板100の底面にドレイン電極111を形成した後の、図5Fのデバイス構造を示している。例えば、金属スパッタリングの従来技術を使って、ドレイン電極111を形成することができる。前に説明したように、ドレイン接触抵抗を下げるように、基板の底面は、研磨、注入等を初めに施すことができる。
【００５６】
図5Gのデバイスは、独立ドリフト領域を持つ完全高電圧トランジスタを表している、すなわち、図5Gのデバイスは、エピタキシャル層の表面において、低電圧直列MOSFET構造を含まない。そのかわり、エピタキシャル層で形成された拡張ドリフト領域が、P-本体領域を含むことなく、それ自身で、MOSFETの機能を実行する。このデバイス構造では、電子がソース電極109からドレイン電極111まで流れるための連続的なn-型パスが存在するので、電流を完全にオフにすることはできないということに、当業者は注目するであろう。しかしながら、メサのようなエピタキシャル層101が高ドレイン電圧でピンチオフされたとき、図5Gのデバイス構造の電流が飽和する。
【００５７】
図6のデバイス構造は、図5Gのデバイスより低い電圧で、拡張ドレイン領域のピンチオフを実現する。これは、N-型ドリフト領域の表面付近のフィールドプレート部材103とエピタキシャル層101の間の間隔を減らし、それにより、かなり低い電圧で縦ドリフト領域をピンチオフするように静電容量を増やすことによって、実現される。図6は、ピンチオフ電圧、従って飽和電流を制御するように、酸化物領域102a及び102b内に横方向に延びる多層フィールドプレート構造を示している。そのかわりに、フィールドプレート部材は、一段線形勾配横拡張、又は同じ結果を実現するように設計された何か他の断面形状を備えることもできる。
【００５８】
幾つかの回路応用例では、通常の外部低電圧スイッチングMOSFETと直列に、図5G(又は図6)の独立トランジスタ構造を利用することは有利となり得ることを、当業者は分かるであろう。このような応用例では、高電圧(例えば、700V)トランジスタデバイスの電流を完全にオフにするために、低電圧(例えば、400V)MOSFETを切換目的のために使用することもできるであろう。
【００５９】
ここで図5H〜5Kを参照すると、絶縁ゲートMOS構造を含む縦型HVNMOSトランジスタを製造するために使用することのできる代替処理シーケンスを示している。
【００６０】
溝112a及び112bは、絶縁ゲート構造の形成を収容するように、エピタキシャル層101の反対側のそれぞれの誘電体層102a及び102bに形成される。溝112a及び112bの深さは、エピタキシャル層101の表面から、意図されたMOSFETチャネル長及びフィールドプレートの考慮により決定される深さまで延びる。この例では、溝の深さは約1μm〜5μmである。例として、パターン成型されたマスキング層を半導体基板に適当に加え、次に、酸化物層102内への従来のドライ又はウェットエッチング技術が続くことにより、溝112を形成することができる。
【００６１】
図5Iは、溝112内にゲート誘電体層116及びゲート部材113を形成した後のデバイスを示している。露出したエピタキシャル層101の側壁に酸化物を成長、又は蒸着することにより、ゲート誘電体層116a及び116bを形成することができる。デバイスの閾値電圧、及び他のデバイス性能の目標値が、層116の厚さを定める。一実施形態では、層116は、約250〜1000オングストロームの厚さを持つ二酸化ケイ素を含む。
【００６２】
示した実施形態では、誘電体層102の一部が、フィールドプレート部材103をゲート部材113から絶縁する。そのかわりに、溝112がフィールドプレート部材103の表面部分を露出させることができ、かつ層116を作成するために使用された同じ処理ステップをまた、フィールドプレートをゲート部材から絶縁するように、フィールドプレートの側壁に誘電体層を形成するために使用することもできる。
【００６３】
誘電体層116が溝112の側壁に形成されると、ドープされた多結晶シリコンのような導電材料を、溝の残りの部分を埋めるために蒸着することができる。この実装では、ドープされた多結晶シリコンが、MOSトランジスタ構造のゲート部材113a及び113bを形成する。図5Iの実施形態では、従来のエッチバック及び/又はCMP技術を使って、表面を平坦化した。
【００６４】
図5Jは、エピタキシャル層101の表面において、P-本体領域107及びN+ソース領域105を導入した後のデバイスを示している。標準の注入、蒸着、及び/又は熱拡散の処理ステップを使って、領域107及び105を形成することができる。完全デバイスでは、ゲート部材113に充分な電圧を加えることが、導電チャネルを、N+ソース領域105とエピタキシャル領域101の間のP-本体領域107の側壁部分に沿って形成させる。それゆえ、チャネル長は、P-本体領域107、及びN+ソース領域105の深さで定まる。示した特定の実施形態では、前者は、ほぼ0.5μm〜3.0μmとすることができ、後者は、約0.1μm〜0.5μmの範囲とすることができる。より短いチャネル長はより低いチャネル抵抗という結果となり、これは同様に、デバイスのオン抵抗も下げる。しかしながら、短すぎるチャネルは突抜け現象の問題を引き起こすことを、理解すべきである。他の実施形態では、P-本体及び/又はN+ソースを、例えばエピタキシャル層101の溝エッチングの前、或いは酸化物層102の溝エッチングの前のような、処理のより早期に形成することができる。
【００６５】
図5Kは、中間レベルの誘電体層106(例えば、二酸化ケイ素、窒化ケイ素等)の形成後の完全HVFETデバイス構造を示している。接触開口部を形成するように、この層を蒸着及びパターン成型することができる。示した実施形態では、層106のエッチングの後、フィールドプレート、ゲート部材、N+及びP-本体領域のエッチングが続く。これの後に、ソース電極109、ゲート電極115、及びフィールドプレート電極110を作成するために、一又はそれ以上の導電層(例えば、金属、シリサイド等)の蒸着及びパターン成型が続き、これらの電極は、デバイスのそれぞれの領域への電気的接続を提供する。上で説明したオプションのエッチングステップは、ソース電極が、N+ソース領域をパターン成型することなくP-本体領域と接触することを可能にし、従って、処理を簡単化する。更なるP-型ドーピング処理もまた、P-本体への接触の改善に含まれることがある。ドレイン電極111を形成するために、(研磨、エッチング、注入等によるオプションの処理の後)導電層をまた基板100の底面に付けることもできる。
【００６６】
図5Kの断面図において、ソース電極109がP-本体107まで下向きに延びているのが示される一方で、他の実施形態では、電極はソース領域105の上側表面まで延びるだけとすることができるということに、注目されたい。
【００６７】
図1及び4〜6に示す構造の1つの特徴は、フィールドプレートが、ドリフト領域をHVFETの周辺領域から分離するということである。基板の周辺領域は、典型的には、ドレイン電極と実質的に同じ電位であり、縦型トランジスタデバイス構造の場合、これは通常、シリコン基板の底面に置かれる。逆に、フィールドプレートは、ソース電極(例えば、グランド)と実質的に同じ電位である。これらのデバイス構造では、周辺領域をフィールドプレートから分離する誘電体材料は、ドレインとソースとの間の大きな電位差(例えば、HVFETの定格降伏電圧によって、200V〜1200V)をサポートするのに充分厚くされる。
【００６８】
ここで図7を参照すると、本発明の一実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの断面透視図を示している。図7に示すデバイス構造は、図1,4,5G,5K及び6で前に示した、明瞭さのためにゲート、ソース、及び/又は本体構造が割愛された構造の一般形であることに、注目されたい。明瞭さの理由のため、表面メタライゼーション層(例えば、ソース電極)もまた示されていない。デバイスのドレイン半導体領域を形成する基板81への電気的接続を提供する底面ドレイン電極91が、示されている。よりよいコントラストのため、誘電体領域88はまた、異なる塗りつぶしパターンで描かれている。図7〜10に示すエッジ終端構造のどれも、図1、4、5G、5K及び6に示すどのデバイス構造でも、加えて同様なデバイス構造の実施形態でも利用することができるということを、理解すべきである。
【００６９】
図7の実施形態では、ドリフト領域82が、HVFETのエッジにおいて突然終端する長く狭いメサ領域を備える。わかるように、ドリフト領域82のどれも、(ページ内の)横方向に、丸い半円形指先領域85で終端する。どの指先領域85も領域88によって横方向に取り囲まれるように、誘電体領域88(例えば、酸化物)は、指先領域85の各々を包む。同様に、隣接するフィールドプレート84は、各指先領域85を包むことにより、互いにつながる。この手法で、単一の相互接続フィールドプレート部材84が形成される。フィールドプレート84とドリフト領域82の各々との間の離隔距離は、ドリフト領域82のエッジに沿った全ての点において実質的に同じである。すなわち、フィールドプレート部材84は、指先領域85のまわりの全ての接線方向の点を含む各ドリフト領域から、実質的に等距離である。
【００７０】
フィールドプレート84は誘電体領域88によって完全に絶縁され、(ドリフト領域と反対側に面する)フィールドプレート84の外側は、基板81から絶縁されており、この基板81は、ドレイン半導体材料を含む。この実施形態では、誘電体領域88と基板81の間の境界を形成する誘電体88の外側の横方向エッジ93は、フィールドプレート84の接続部分の輪郭、すなわちフィールドプレート部材84a及び84b、84b及び84c等をつなぐカーブした部分をなぞることに、注目されたい。例えば、カーブしたコーナー領域93aは、部材84a及び84bをつなぐフィールドプレート部分の半円形をなぞる。同様に、ぎざぎざの部分93b及び93cは、それぞれ、部材84b及び84cの端において、フィールドプレート84のぎざぎざの領域をなぞる。このように、任意の点からドリフト領域82のエッジに沿って誘電体88の横方向外側エッジ93の対応する直交して面している点まで、フィールドプレート84を横断して捕らえられたエッジ終端構造の断面は、実質的に対称である。
【００７１】
図7に示す構造の一実装では、ドリフト領域82の各々は0.4μmから3μmの範囲の幅を持ち、フィールドプレートの幅は1μmから3μmの範囲であり、(フィールドプレート84の両側の)誘電体幅は2μmから5μmの範囲である。これらと同じ寸法を、以下に説明する他の実施形態に適用することができる。このように、本発明により製造されたHVFETは、エッジ終端領域を、最も外側のドリフト領域のエッジからダイのスクライブ領域までの間の距離が約13μm、又はそれより小さいと定められることができる。
【００７２】
本発明による、電界過密を緩和するエッジ終端構造のもう1つの実施形態が、図8の断面透視図に示されており、ここでは、狭いメサドリフト領域82のペアが、その端において結合又は接続されている。例として、図8は、横の端において領域95で繋がれた延長ドリフト領域82a及び82bを示している。ドリフト領域82c及び82d(示されていない)も同様に、トランジスタの横エッジにおいて、一つに繋がれる。この実施形態では、フィールドプレート部材84bは、HVFETのエッジにおいて指先領域99で突然終端する一方で、フィールドプレート部材84a及び84cは、HVFETのエッジにおいてフィールドプレート領域98で接続される。接続されたプレート部材84a及び84cはまた、一つ置きに、すなわち交互に、HVFET内のフィールドプレート部材と接続する。一つに繋がれていない交互のフィールドプレート部材(例えば、部材84b、84d等)はどれも、HVFETのエッジにおいて指先領域99で突然終端する。前述のように、誘電体層88は、フィールドプレート部材の両側を取り囲み、接続しているフィールドプレート領域98の形状をなぞるカーブしたコーナー領域、及び窪んだ部分(例えば、93c)を含む。このように、一のフィールドプレート部材から、ドリフト領域を通って、次のフィールドプレート領域までの最短線を通って捕らえられた、図8に示すエッジ終端構造のどの断面も、実質的に同じである。
【００７３】
図9は、本発明のもう1つの実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの断面透視図である。横の端においてドリフト領域82のペアを1つに繋ぐのではなく、図9の実施形態は、横方向の接続領域122で全てのドリフト領域82を1つに繋ぐことを除いて、図9のエッジ終端構造は、図8に示す構造と同様である。全ての内側フィールドプレート部材、すなわち84b,84c等は、HVFETの横エッジにおいて、指先領域99で突然終端する。外側の2つのフィールドプレート部材(すなわち、84a、及び示されていないもう一方の外側フィールドプレート部材)は、フィールドプレート領域104によって、HVFETのエッジにおいて一つに繋がれる。従って、図9に示す実施形態では、最も外側のフィールドプレート部材は、内側のドリフト領域82及び内側フィールドプレート部材を完全に取り囲む連続したリングを形成するように、接続される。(この文脈中の「リング」及び「取り囲む」という語は、フィールドプレートが円又は楕円の形状又はデザインであることを必ずしも意味するわけではない。本明細書の文脈中で、「リング」及び「取り囲む」という語は、横方向に取り囲むどの形状又はデザインも、円形、楕円形、直線等であることを意味することを意図されている。)
【００７４】
図10は、本発明の更にもう1つの実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの上面図である。この実施形態では、ドリフト領域82、誘電体領域88、及びフィールドプレート部材84の各々は、同心手法で配列された連続した領域として形成される。例えば、連続した誘電体領域88aが同心的に内側ドレイン基板領域81aを取り囲み、連続したフィールドプレート部材84aが同心的に誘電体領域88aを取り囲み、連続した誘電体領域88bが同心的にフィールドプレート部材84aを取り囲み、連続したドリフト領域82が同心的に誘電体領域88bを取り囲み、連続した誘電体領域88cが同心的にドリフト領域82を取り囲み、連続したフィールドプレート部材84bが同心的に誘電体領域88cを取り囲み、連続した誘電体領域88dが同心的にフィールドプレート部材84bを取り囲み、かつ、外側のドレイン基板領域81bが同心的に誘電体領域88dを取り囲む。
【００７５】
上で説明した同心領域は、内側ドレイン基板領域81aで始まる、すなわち円形又は楕円系の形状であるHVFETの中心で始まることができることがわかる。エッジ又はコーナー領域における湾曲の最小半径を、高電界を避けるようにセットすることができる。最も内側の基板領域81aの形状に関係なく、最も外側の基板領域81bに近づくにつれて、連続した領域は、より正方形又は長方形の形状に徐々になるとすることができる。さらに、図10の実施形態は単一のドリフト領域82を示しているが、デバイス構造は、この点に関して限定されない、すなわち、むしろ複数の連続したドリフト領域が存在し得り、その各ドリフト領域は、HVFETの外側エッジに近づくにつれて、前の領域よりも徐々により大きくなる。
【００７６】
本発明を特定の実施形態と組合せて説明したが、多数の変更及び代替が、本発明の技術的範囲内に充分に入ることを、半導体デバイス及び製造技術分野の当業者は分かるであろう。従って、本明細書及び図面は、限定的な観点ではなく、例示的な観点で考えられるものである。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施形態による縦型高電圧電界効果トランジスタ(HVFET)のデバイス構造の断面側面図である。
【図２】本発明により製造されたラテラルHVFETの一実施形態の断面側面図である。
【図３Ａ】本発明のもう1つの実施形態により製造されたラテラルHVFETの上面図である。
【図３Ｂ】切断線A-A'に沿って捕らえられた、図3Aに示すラテラルHVFETの断面側面図である。
【図４】本発明により製造された縦型HVFETデバイス構造のもう1つの実施形態の断面側面図である。
【図５Ａ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｂ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｃ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｄ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｅ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｆ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｇ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｈ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｉ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｊ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図５Ｋ】本発明のさらにもう1つの実施形態による製造プロセスにおける様々な段階において捕らえられた、縦型HVFETデバイス構造の断面側面図である。
【図６】本発明により製造された縦型HVFETデバイス構造の、さらにもう1つの実施形態の断面側面図である。
【図７】本発明の一実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの断面透視図である。
【図８】本発明のもう1つの実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの断面透視図である。
【図９】本発明のさらにもう1つの実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの断面透視図である。
【図１０】本発明のさらにもう1つの実施形態によるエッジ終端構造を持つ縦型HVFETデバイスの上面図である。
【符号の説明】
【００７８】
20  縦型NMOS HVFET
21  N+基板
22a  N-型ドリフト領域
22b  N-型ドリフト領域
24a  フィールドプレート
24b  フィールドプレート
24c  フィールドプレート
26a  P本体
26b  P本体
26c  P本体
26d  P本体
27a  N+
27b  N+
27c  N+
27d  N+
28a  酸化物層
28b  酸化物層
28c  酸化物層
28d  酸化物層
29a  ゲート酸化膜
29b  ゲート酸化膜
30a  ゲート
30b  ゲート
31  ドレイン電極
32  ソース電極
33  絶縁層
40  ラテラルNMOS高電圧トランジスタ
41  N+基板
42a  N-型ドリフト領域
42b  N-型ドリフト領域
42c  N-型ドリフト領域
42d  N-型ドリフト領域
43  N+
44a  フィールドプレート
44b  フィールドプレート
45  ドレイン電極
46  ソース電極
47  N+
48  P本体
49a  酸化物層
49b  酸化物層
50  酸化物層
53  ゲート酸化膜
55  ゲート
56  ゲート電極
57  基板電極
58  酸化物領域
60  ラテラルHVFETトランジスタ
61  N+基板
62a  N-型ドリフト領域
63  N+
64a  フィールドプレート
64b  フィールドプレート
64c  フィールドプレート
65  ドレイン電極
66  ソース電極
67  N+
68  P本体
69a  酸化物層
69b  酸化物層
69c  酸化物層
70  絶縁層
73  ゲート酸化膜
75  ゲート
77  基板電極
79  酸化物層
80  縦型HVFETトランジスタ
81  N+基板
82a  N-型ドリフト領域
82b  N-型ドリフト領域
82c  N-型ドリフト領域
84  フィールドプレート
84a  フィールドプレート
84b  フィールドプレート
84c  フィールドプレート
85a  指先領域
85b  指先領域
86a  P本体
86b  P本体
87a  N+ソース領域
87b  N+ソース領域
87c  N+ソース領域
87d  N+ソース領域
88  酸化物層
88a  酸化物層
88b  酸化物層
88c  酸化物層
89a  絶縁層
89b  絶縁層
90a  ゲート
90b  ゲート
90c  ゲート
90d  ゲート
91  ドレイン電極
92  ソース電極
93a  カーブしたコーナー領域
93b  ぎざぎざの部分
93c  ぎざぎざの部分
95  領域
98  フィールドプレート領域
99  指先領域
100  N+基板
101  Epi
102a  Ox
102b  Ox
103a  FP
103b  FP
104  フィールドプレート領域
105  N+
106  誘電体層
107  P本体
109  ソース
110a  FP
110b  FP
111  ドレイン
112a  溝
112b  溝
113a  ゲート
113b  ゲート
115a  MOSゲート
115b  MOSゲート
116a  誘電体層
116b  誘電体層
122  接続領域
【図１】
2006216927.tif 000003
【図２】
2006216927.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2006216927.tif 000009
【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
2006216927.tif 000014
【図５Ｈ】
2006216927.tif 000015
【図５Ｉ】
2006216927.tif 000016
【図５Ｊ】
2006216927.tif 000017
【図５Ｋ】
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【図６】
2006216927.tif 000019
【図７】
2006216927.tif 000020
【図８】
2006216927.tif 000021
【図９】
2006216927.tif 000022
【図１０】
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