(57)【要約】【課題】  異なる幅の配線が隣接して形成される場合、各配線の寸法精度を向上することが困難であった。【解決手段】  半導体基板１上に第１の絶縁膜２、第１の導電膜３、第３の絶縁膜４、第２の導電膜５，６、第２の絶縁膜７を順次形成し、第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、第１のレジストを用いて、少なくとも第２の絶縁膜７をパターニングして第２の絶縁膜を含むマスクパターンを形成し、メモリセルのゲートより幅の広いセレクトゲートの形成領域におけるマスクパターンのスペースに選択的に第２のレジスト９を形成し、第２のレジスト及びマスクパターンを用いて、第１の導電膜をパターニングする。【選択図】      図３
2006216975.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、
前記第１の導電膜の上で、セレクトゲートの形成領域を除く領域に第３の絶縁膜を形成し、
前記第１の導電膜及び前記第３の絶縁膜の上に第２の導電膜を形成し、
前記第２の導電膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、
前記第１のレジストを用いて、少なくとも前記第２の絶縁膜をパターニングして前記第２の絶縁膜を含むマスクパターンを形成し、
前記メモリセルのゲートより幅の広いセレクトゲートの形成領域における前記マスクパターンのスペースに選択的に第２のレジストを形成し、
前記第２のレジスト及び前記マスクパターンを用いて、前記第１の導電膜をパターニングする
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、
前記第１の導電膜の上で、セレクトゲートの形成領域を除くメモリセルの形成領域に第３の絶縁膜を形成し、
前記第１の導電膜及び前記第３の絶縁膜の上に第２の導電膜を形成し、
第２の導電膜の上に第２の絶縁膜を形成し、
前記メモリセルの形成領域における前記第２の絶縁膜上に、メモリセルのゲートと略同一の幅と間隔の第１のパターンを複数個有するとともに、前記メモリセルの形成領域と隣接するセレクトゲートの形成領域における前記第２の絶縁膜上に、セレクトゲートｎ個分（ｎは２以上の正の整数）と前記セレクトゲートの間隔ｎ−１個分の幅の第２のパターンを有する第１のレジストを形成し、
前記第１のレジストを用いて前記第２の絶縁膜及び前記第１の導電膜がパターニングされた前記メモリセルのゲートを形成し、
前記セレクトゲートの形成領域における前記セレクトゲート相互のスペースとなる部分を除いて、前記第２の絶縁膜上に第２のレジストを形成し、
前記第２のレジストを用いて前記第２の絶縁膜及び前記第１の導電膜がパターニングされた前記セレクトゲートを形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、
前記第１の導電膜の上で、セレクトゲートの形成領域を除く領域に第２の絶縁膜を形成し、
前記第１の導電膜及び前記第２の絶縁膜の上に第２の導電膜を形成し、
前記第２の導電膜の上に第３の絶縁膜を形成し、
メモリセルのゲートより幅が広いセレクトゲートの形成領域に対応した位置に前記第３の絶縁膜よりエッチングレートが小さい第４の絶縁膜を形成し、
前記メモリセルのゲートの形成領域における前記第３の絶縁膜上に選択的に、前記メモリセルのゲートと略同一の幅と間隔のパターンを複数個有するレジストを形成し、
前記レジスト及び前記第４の絶縁膜を用いて、前記第３の絶縁膜、第２の導電膜、第２の絶縁膜及び前記第１の導電膜をパターニングし、前記メモリセルのゲート、及びセレクトゲートを形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第４の絶縁膜は前記第３の絶縁膜の内部に形成されることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第４の絶縁膜は前記第３の絶縁膜の上に形成されることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記レジストは前記第４の絶縁膜上にも形成されることを特徴とする請求項４又は５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に、不揮発性半導体記憶装置等の配線層の構造の改良を図った不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
例えばＮＡＮＤ型不揮発性半導体記憶装置は、直列接続された複数のメモリセルからなるメモリセルユニットをビット線やソース線に接続するためのセレクトゲート（ＳＧ）を有している。各メモリセルの制御ゲートはワード線（ＷＬ）に接続され、各セレクトゲートはセレクトゲート線に接続されている。セレクトゲートは、例えばメモリセルと同様に、トンネル酸化膜、フローティングゲート用のポリシリコン（ＦＧ Ｐｏｌｙ）膜、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層されたＯＮＯ膜、コントロールゲート用のポリシリコン（ＣＧ Ｐｏｌｙ）膜、タングステンシリサイド（ＷＳｉ）膜、窒化シリコン（ＳｉＮ）膜を有している。これらの膜を順次形成した後、リソグラフィー工程によって、レジストをパターニングし、このパターニングされたレジストをマスクとしてドライエッチング工程により、ＳｉＮ膜、ＷＳｉ膜、ＣＧ Ｐｏｌｙ膜、ＯＮＯ膜、ＦＧ Ｐｏｌｙ膜を加工して、ワード線及びセレクトゲート線が形成される。
【０００３】
前記セレクトゲートは、メモリセルユニットを構成する１６本あるいは３２本のワード線に対して２個配置される。このセレクトゲート及びセレクトゲート線は、セレクトゲートのカットオフ特性を向上させるため、そのチャネル長方向の幅がワード線の幅よりも太く設定されている。このため、セレクトゲート線及びワード線を形成する際のリソグラフィー工程において、セレクトゲート線に隣接するワード線は、ワード線が周期的に配置された領域に比べて、複雑な光近接効果を受ける。
【０００４】
しかも、セレクトゲート線の相互間にビット線等のコンタクトがある場合、セレクトゲート線の相互間にスペースが形成される。このため、ワード線に対する光近接効果が一層複雑化する。このように複雑な光近接効果を受けるレジストを露光するマスクを作成する際、マスクに光近接効果補正（ＯＰＣ）を施すことにより、太い配線に隣接する配線の寸法を制御している。このマスクのＯＰＣは、シミュレーションによって行われる。しかし、ＯＰＣのシミュレーションモデルは現在開発の途上であるため、十分な精度を得ることができない。このため、焦点深度のマージンが低下し、それに伴いレジストが細くなって倒れることがある。したがって、太いセレクトゲート線に隣接するワード線の寸法精度を維持することが困難となっていた。
【０００５】
上記光近接効果を抑制するための一例として、セレクトゲート線の幅をワード線と同一の幅とし、１つのメモリセルユニットの両側に２個ずつ、計４個のセレクトゲート及びセレクトゲート線を設ける技術が開発されている（特許文献１参照）。
【０００６】
上記の例では不揮発性半導体記憶装置のワード線とそれに隣接するセレクトゲート線との光近接効果について説明した。しかし、半導体装置には、異なる幅の配線が隣接して形成される場合が多く、回路構成や配線構成によっては、特許文献１に開示された構成を採用し得ないことがある。
【特許文献１】特開２００３−５１５５７号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、異なる幅の配線が隣接して形成される場合においても、各配線の寸法精度を向上することが可能な不揮発性半導体記憶装置の製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置の製造方法の第１の態様は、半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、前記第１の導電膜の上で、セレクトゲートの形成領域を除く領域に第３の絶縁膜を形成し、前記第１の導電膜及び前記第３の絶縁膜の上に第２の導電膜を形成し、前記第２の導電膜上に第２の絶縁膜を形成し、前記第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、前記第１のレジストを用いて、少なくとも前記第２の絶縁膜をパターニングして前記第２の絶縁膜を含むマスクパターンを形成し、前記メモリセルのゲートより幅の広いセレクトゲートの形成領域における前記マスクパターンのスペースに選択的に第２のレジストを形成し、前記第２のレジスト及び前記マスクパターンを用いて、前記第１の導電膜をパターニングすることを特徴とする。
【０００９】
本発明の不揮発性半導体記憶装置の製造方法の第２の態様は、半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、前記第１の導電膜の上で、セレクトゲートの形成領域を除くメモリセルの形成領域に第３の絶縁膜を形成し、前記第１の導電膜及び前記第３の絶縁膜の上に第２の導電膜を形成し、第２の導電膜の上に第２の絶縁膜を形成し、前記メモリセルの形成領域における前記第２の絶縁膜上に、メモリセルのゲートと略同一の幅と間隔の第１のパターンを複数個有するとともに、前記メモリセルの形成領域と隣接するセレクトゲートの形成領域における前記第２の絶縁膜上に、セレクトゲートｎ個分（ｎは２以上の正の整数）と前記セレクトゲートの間隔ｎ−１個分の幅の第２のパターンを有する第１のレジストを形成し、前記第１のレジストを用いて前記第２の絶縁膜及び前記第１の導電膜がパターニングされた前記メモリセルのゲートを形成し、前記セレクトゲートの形成領域における前記セレクトゲート相互のスペースとなる部分を除いて、前記第２の絶縁膜上に第２のレジストを形成し、前記第２のレジストを用いて前記第２の絶縁膜及び前記第１の導電膜がパターニングされた前記セレクトゲートを形成することを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の製造方法の第３の態様は、半導体基板上に第１の絶縁膜、第１の導電膜を順次形成し、前記第１の導電膜の上で、セレクトゲートの形成領域を除く領域に第２の絶縁膜を形成し、前記第１の導電膜及び前記第２の絶縁膜の上に第２の導電膜を形成し、前記第２の導電膜の上に第３の絶縁膜を形成し、メモリセルのゲートより幅が広いセレクトゲートの形成領域に対応した位置に前記第３の絶縁膜よりエッチングレートが小さい第４の絶縁膜を形成し、前記メモリセルのゲートの形成領域における前記第３の絶縁膜上に選択的に、前記メモリセルのゲートと略同一の幅と間隔のパターンを複数個有するレジストを形成し、前記レジスト及び前記第４の絶縁膜を用いて、前記第３の絶縁膜、第２の導電膜、第２の絶縁膜及び前記第１の導電膜をパターニングし、前記メモリセルのゲート、及びセレクトゲートを形成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、異なる幅の配線が隣接して形成される場合においても、各配線の寸法精度を向上することが可能な不揮発性半導体記憶装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１乃至図５は、第１の実施形態を示すものであり、ＮＡＮＤ型不揮発性半導体記憶装置のワード線と直交する方向、すなわち、メモリセル及びセレクトゲートのチャネル長方向に沿った断面図を示している。
【００１４】
図１に示すように、シリコン基板１上にトンネル酸化膜２、フローティングゲート用ポリシリコン（ＦＧ Ｐｏｌｙ）膜３、ＯＮＯ膜４が順次形成される。このＯＮＯ膜４において、後にセレクトゲート線が形成される領域、あるいは隣接する２つのセレクトゲート線及びこれらセレクトゲート線間スペースに対応する領域が除去される。また、ポリシリコン膜３は、図１の紙面と直交する方向にパターニングされ、図示せぬ所定の幅とスペースを有するパターンに形成されている。さらに、隣接するポリシリコン膜３のパターンのスペース部分に自己整合的に、図示せぬ素子分離領域が形成されている。次いで、ＯＮＯ膜４及びポリシリコン膜３上にコントロールゲート用ポリシリコン（ＣＧ Ｐｏｌｙ）膜５、ＷＳｉ膜６及びＳｉＮ膜７が順次形成される。
【００１５】
この後、ＳｉＮ膜７上に所定の幅とスペースを有するレジストパターンが選択的に形成される。このようにして形成されたレジスト８のパターンは、例えばワード線と対応する幅とスペースを有している。このレジスト８をマスクとして、ＳｉＮ膜７及びＷＳｉ膜６が例えばドライエッチングによってエッチングされる。次いで、レジストが除去される。
【００１６】
この後、図２に示すように、ＳｉＮ膜７及びＷＳｉ膜６をマスクとして、ポリシリコン膜５及びＯＮＯ膜４を例えばドライエッチングによって、エッチングする。このようにして、ＳｉＮ膜７を含む周期的なマスクパターンが形成される。
【００１７】
その次に、図３に示すように、セレクトゲート線が形成される領域に対応してレジスト９が形成される。この実施形態に適用されるＮＡＮＤ型不揮発性半導体記憶装置は、例えばビット線のコンタクトの両側にメモリセルユニットが配置され、これらメモリセルユニットがセレクトゲートを介してビット線のコンタクトにそれぞれ接続される。このため、２つのメモリセルユニットの各セレクトゲートが隣接して配置される。したがって、前記レジスト９は、コンタクトを挟んで対向する２つのセレクトゲートの形成領域に対応して形成される。この状態において、レジスト９及びＳｉＮ膜７乃至ＯＮＯ膜４をマスクとしてフローティングゲート用ポリシリコン膜３が例えばドライエッチングによって、エッチングされ、その後、レジスト９が除去される。
【００１８】
このようにして、図４に示すように、ワード線ＷＬと、セレクトゲート線ＳＧＬが形成される。セレクトゲート線ＳＧＬは、上部にワード線と同様の幅を有する２つの凸部と、これら凸部の間に形成された１つの凹部とを有している。この凹部の幅はワード線相互間のスペースと同様である。また、セレクトゲート線ＳＧＬの下部は、ワード線２個分と１つのスペース分の幅を有している。このため、セレクトゲート線ＳＧＬは、ワード線ＷＬのほぼ３倍の幅を有している。尚、ここでは、ビット線のコンタクトと隣接するセレクトゲート線ＳＧＬをワード線ＷＬの略３倍の幅で形成した例が示されているが、ソース線側のセレクトゲート線についても全く同様に形成することができる。
【００１９】
この後、図５に示すように、周知の製造工程により、ワード線ＷＬとセレクトゲート線ＳＧＬを覆う絶縁膜１１、ソース・ドレイン領域としての拡散層１２やビット線のコンタクト１３等が形成され、ＮＡＮＤ型不揮発性半導体記憶装置が形成される。コンタクト１３は、例えばタングステン（Ｗ）により形成されている。コンタクト１３と基板１の相互間には、図示せぬ例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）が形成されている。
【００２０】
尚、図２に示すエッチング工程は、ほぼＯＮＯ膜４までエッチングしている。しかし、これに限らず、コントロールゲート用ポリシリコン膜５までエッチングしたり、ＷＳｉ膜６まで、あるいはＳｉＮ膜７までエッチングしたりしてもよい。
【００２１】
上記第１の実施形態によれば、セレクトゲート線ＳＧＬ上部の幅及びスペースをワード線のそれと同一に設定している。このため、リソグラフィー工程において、ワード線の形成領域におけるパターンの周期性を、セレクトゲート線の形成領域においても崩すことがない。したがって、これら配線の形成領域において、光近接効果が周期的であるため、リソグラフィーにおける焦点深度のマージンを向上できる。この結果、周期的なパターンを有する各配線の幅とスペースを微細化する上で有利である。
【００２２】
しかも、セレクトゲート線ＳＧＬの幅をワード線ＷＬの幅より広くできる。このため、素子が微細化された場合においても、セレクトゲートのカットオフ特性を向上できる。
【００２３】
図６は、第１の実施形態の変形例を示している。上記第１の実施形態においては、図５に示したセレクトゲート線ＳＧＬのポリシリコン膜３が紙面と垂直な方向に配置された各メモリセルに対応してパターニングされている。このため、紙面と垂直な方向に連続して形成されているセレクトゲート線ＳＧＬのポリシリコン膜５にコンタクトを設け、このポリシリコン膜５からポリシリコン膜３に電位を供給することで、選択されたメモリセルユニットのセレクトゲートを動作させる必要がある。このため、セレクトゲート線ＳＧＬと対応する部分のＯＮＯ膜４は除去されている。しかし、セレクトゲート線ＳＧＬのポリシリコン膜３が、紙面と垂直な方向に連続して形成されている場合、図６に示すように、セレクトゲート線ＳＧＬと対応する部分にＯＮＯ膜４を形成していてもよい。この場合、セレクトゲート線ＳＧＬの任意の位置において、ポリシリコン膜３へのコンタクトを設けることで、選択されたメモリセルユニットのセレクトゲートを動作させることが可能となるからである。あるいは、ポリシリコン膜３の任意の位置でＯＮＯ膜４を除去し、ポリシリコン膜５をポリシリコン膜３に接続することもできる。尚、図６において、ＯＮＯ膜４は、ワード線相互間のスペースとほぼ等しい幅の開口部を有しているが、この開口部の有無はＷＳｉ層６、ポリシリコン層５のエッチング条件によるものであり任意である。
【００２４】
また、セレクトゲート線ＳＧＬのポリシリコン膜３が紙面と垂直な方向に配置された各メモリセルに対応してパターニングされている場合において、図６に示すように、セレクトゲート線ＳＧＬと対応する部分にＯＮＯ膜４を形成してもよい。この場合、各セレクトゲート線ＳＧＬのＯＮＯ膜４に、図６に示すように開口部を形成し、この開口部を介して、ポリシリコン膜５をポリシリコン膜３に接続してもよい。
【００２５】
（第２の実施形態）
図７乃至図１２は、第２の実施形態を示している。尚、以下の各実施形態において、第１の実施形態と同一部分には、同一符号を付す。
【００２６】
第２の実施形態は、第１の実施形態の図３において、セレクトゲート線となる領域を覆うレジスト９を形成したのに対して、セレクトゲート線となる領域に予めＳｉＮ膜よりエッチングレートが小さい絶縁膜、例えばアルミナ（Ａｌ２Ｏ３）を形成し、この絶縁膜をマスクとして、セレクトゲート線を形成する。
【００２７】
すなわち、図７に示すように、先ず、第１の実施形態と同様に、シリコン基板１上にトンネル酸化膜２、フローティングゲート用ポリシリコン膜３、ＯＮＯ膜４、コントロールゲート用ポリシリコン膜５、ＷＳｉ膜６及びＳｉＮ膜７が順次形成される。この後、セレクトゲート線となる領域に対応して、ＳｉＮ膜７に開口６−１が形成される。
【００２８】
次いで、図８に示すように、全面に例えばアルミナ（Ａｌ２Ｏ３）からなる絶縁膜２１が形成され、開口６−１が絶縁膜２１により埋め込まれる。  
この後、図９に示すように、ＳｉＮ膜７をストッパーとして、化学的機械研磨（ＣＭＰ）により、絶縁膜２１が研磨され、平坦化される。このようにして、セレクトゲート線の形成領域に絶縁膜２１が形成される。
【００２９】
次に、図１０に示すように、ＳｉＮ膜７及び絶縁膜２１の上にレジスト２２のパターンが形成される。このレジスト２２の幅及びレジスト２２のスペースは、ワード線の幅とスペースに略一致されている。
【００３０】
次いで、図１１に示すように、レジスト２２をマスクとして、ＳｉＮ膜７がエッチングされる。絶縁膜２１はＳｉＮ膜７よりもエッチングレートが小さいが、若干エッチングされる。このため、レジスト２２で覆われていない絶縁膜２１の上部に凹部が形成される。この後、レジスト２２が除去される。
【００３１】
その後、図１２（ａ）に示すように、ＳｉＮ膜７と絶縁膜２１をマスクとして、ＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４、フローティングゲート用ポリシリコン膜３がエッチングされる。このようにして、最上層に絶縁膜２１を有するセレクトゲート線ＳＧＬと、最上層にＳｉＮ膜７を有するワード線ＷＬが形成される。この時、絶縁膜２１は、ＳｉＮ膜７よりもエッチングレートが小さいため、セレクトゲート線領域の積層膜全体の膜厚はワード線領域の積層膜全体の膜厚よりも厚くなっている。
【００３２】
上記のようにして形成されたセレクトゲート線ＳＧＬは、上部にワード線と同様の幅を有する２つの絶縁膜２１からなる凸部を有し、これら凸部間のスペースは、ワード線相互間のスペースと一致されている。一方、セレクトゲート線ＳＧＬの下部は、実質的にワード線２個分と１つのスペース分の幅を有している。このため、セレクトゲート線ＳＧＬは、ワード線ＷＬのほぼ３倍の幅を有している。尚、このような、セレクトゲート線ＳＧＬにおいて、上部における２つの凸部のうちの１つの幅と下部の幅は、レジスト２２を形成する際のレジスト２２と絶縁膜２１との合わせずれを加えた幅で形成されてもよい。
【００３３】
この後、周知の製造工程により、ソース・ドレイン領域やビット線等が形成され、ＮＡＮＤ型不揮発性半導体記憶装置が形成される。
【００３４】
図１２（ｂ）は、隣接するセレクトゲート線ＳＧＬの相互間にコンタクト２７を形成した状態を示している。ここで、ワード線ＷＬ及びセレクトゲート線ＳＧＬの側壁は、例えばシリコン酸化膜２６により覆われ、隣接するセレクトゲート線ＳＧＬの相互間にコンタクト２７が形成されている。コンタクト２７は、例えばタングステン（Ｗ）により形成されている。コンタクト２７と基板１の相互間には、図示せぬ例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）が形成されている。このコンタクトの構成は、以下に示す各実施形態にも適用可能である。
【００３５】
尚、図１０に示す工程において、セレクトゲート線と対応する領域は、ＳｉＮ膜７が全て除去され、絶縁膜２１のみとなっている。しかし、セレクトゲート線と対応する領域の上層の一部のみを絶縁膜２１とし、絶縁膜２１の下部にＳｉＮ膜７を残しておいてもよい。
【００３６】
上記第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。しかも、第２の実施形態によれば、絶縁膜２１としてセレクトゲート線ＳＧＬ間の埋め込み材料（例えばタングステン）に対してもエッチングレートが小さい材料（例えばアルミナ）を用いている。このため、セレクトゲート線相互間にセルフアラインでコンタクトを形成する際、アルミナからなる絶縁膜２１をＳｉＮ膜７より優れたマスク材として使用できる。
【００３７】
（第３の実施形態）
図１３乃至図１６は、第３の実施形態を示している。第２の実施形態は、絶縁膜２１をＳｉＮ膜７の内部に形成した。これに対して、第３の実施形態では、絶縁膜２１をＳｉＮ膜７の上でセレクトゲート線の形成領域に対応して形成している。
【００３８】
すなわち、図１３に示すように、シリコン基板１上にトンネル酸化膜２、フローティングゲート用ポリシリコン膜３、ＯＮＯ膜４、コントロールゲート用ポリシリコン膜５、ＷＳｉ膜６及びＳｉＮ膜７が順次形成される。この後、ＳｉＮ膜７の上に、ＳｉＮ膜７よりエッチングレートが小さい膜、例えばＡｌ２Ｏ３からなる絶縁膜２１が形成される。この絶縁膜２１の上に、セレクトゲート線の形成領域に対応してレジスト２３が形成される。このレジスト２３をマスクとして絶縁膜２１がエッチングされ、セレクトゲート線の形成領域のみに絶縁膜２１が残される。その後、レジスト２３が除去される。
【００３９】
次に、図１４に示すように、ＳｉＮ膜７及び絶縁膜２１の上にパターニングされたレジスト２４が形成される。このレジスト２４の幅及びスペースは、ワード線の幅とワード線間のスペースと略一致されている。
【００４０】
次いで、図１５に示すように、レジスト２４及び絶縁膜２１をマスクとして、ＳｉＮ膜７がエッチングされる。絶縁膜２１はＳｉＮ膜７よりもエッチングレートが小さいが、若干エッチングされる。このため、レジスト２４で覆われていない絶縁膜２１の上部に凹部が形成される。この後、レジスト２４が除去される。
【００４１】
その後、図１６に示すように、絶縁膜２１及びＳｉＮ膜７をマスク材として、ＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４、フローティングゲート用ポリシリコン膜３がエッチングされ、セレクトゲートＳＧＬ線及びワード線ＷＬが形成される。この時、絶縁膜２１は、ＳｉＮ膜７よりエッチングレートが小さいため、絶縁膜２１は残る。しかし、全て除去されたとしても、ワード線ＷＬ線の上部に残るＳｉＮ膜７よりもセレクトゲート線ＳＧＬの上部に残るＳｉＮ膜７の方が厚い。このため、この後、隣接するセレクトゲート線ＳＧＬの相互間にセルフアラインにより、コンタクトを形成する際に、ＳｉＮ膜７をマスクとして用いることができるため、別途マスク用の膜を形成する必要がない。
【００４２】
上記第３の実施形態によっても、第１、第２の実施形態と同様の効果を得ることができる。
【００４３】
第１乃至第３の実施形態は、ＮＡＮＤ型の不揮発性半導体記憶装置のメモリセルアレイに本発明を適用した場合について説明した。しかし、本発明は、異なる幅の配線が隣接して形成される回路パターンであれば、メモリセルアレイに限定されるものではなく、例えば不揮発性半導体記憶装置の周辺回路のパターン形成に適用できる。
【００４４】
図１７、図１８は、第１の実施形態に対応する変形例を示している。尚、図１７、図１８に示す概念は、第２、第３の実施形態にも適用可能である。
【００４５】
図１７は、例えば不揮発性半導体記憶装置の周辺回路に本発明を適用した場合を示しており、第１の配線Ｌ１と第２の配線Ｌ２を有する回路パターンを示している。これら第１、第２の配線Ｌ１、Ｌ２は、ともにＯＮＯ膜４を持たない以外は、第１の実施形態と同様の構成となっている。
【００４６】
このような構成の周辺回路は、上記第１の実施形態と同様の製造方法により形成することができる。すなわち、先ず、第１の配線Ｌ１と略一致する幅とスペースを有するレジストパターンを形成して、ＳｉＮ膜７より下方の任意の位置までエッチングする。この後、第２の配線Ｌ２の形成領域にレジストを形成した後、ＷＳｉ膜６、ポリシリコン膜５、３の残りの部分をエッチングすればよい。
【００４７】
このような構成によっても、第１の実施形態と同様の効果を得ることができる。
【００４８】
また、第１乃至第３の実施形態において、セレクトゲート線ＳＧＬは、ワード線ＷＬのほぼ３倍の幅を有する場合について説明した。しかし、隣接する配線同士の幅の関係は、これに限定されるものではない。
【００４９】
図１８において、第３の配線Ｌ３の幅は、第１の配線Ｌ１の幅のほぼ５倍に設定されている。一般に、第３の配線Ｌ３の幅は、第１の配線Ｌ１の幅ｎ本分と、第１の配線Ｌ１の配線間スペースｎ−１本分の幅とにより設定されていればよい。第１の配線Ｌ１と第３の配線Ｌ３とがこのような関係を有していれば、第１、第３の配線Ｌ１、Ｌ３を第１乃至第３の実施形態と同様の方法により形成でき、第１乃至第３の実施形態と同様の効果を得ることができる。
【００５０】
さらに、第１乃至第３の実施形態は不揮発性半導体記憶装置に限らず、その他の半導体装置の回路パターンの形成に適用できる。この場合、トンネル酸化膜２、フローティングゲート用ポリシリコン膜３、ＯＮＯ膜４、コントロールゲート用ポリシリコン膜５、ＷＳｉ膜６の積層構造は、これに限定されるものではなく、任意の構成を選択することができる。
【００５１】
（第４の実施形態）
図１９（ａ）は、セレクトゲート線ＳＧＬとワード線ＷＬの配置の一例を示している。この配置の場合、セレクトゲート線ＳＧＬの相互間にスペースがある。このため、これらセレクトゲート線ＳＧＬとワード線ＷＬに対応してレジストを形成しようとすると光近接効果が複雑化し、寸法精度が良好なレジストを形成することが困難となる。
【００５２】
これを解決するため、第１乃至第３の実施形態は、セレクトゲート線の形成領域に形成されるレジストパターンの幅とスペースをワード線のそれと一致させた。これに対して、第４の実施形態は、セレクトゲート線の形成領域に形成するレジストのパターンを、ワード線ともセレクトゲート線とも異なるパターンとしている。
【００５３】
すなわち、図１９（ｂ）に示すように、第４の実施形態は、ワード線に対応したレジストパターン３１−１と、２つのセレクトゲート線ＳＧＬと、これらセレクトゲート線ＳＧＬ間のスペースを合わせた領域と対応したレジストパターン３１−２を形成し、先ず、ワード線の形成領域を加工する。この後、レジストパターン３１−２を除去し、２つのセレクトゲート線ＳＧＬ間のスペースと対応して開口を有するレジストを形成し、このレジストを用いてセレクトゲート線を形成している。
【００５４】
図２０乃至図２３は、第４の実施形態を示している。
【００５５】
図２０に示すように、第１乃至第３の実施形態と同様にシリコン基板１上にトンネル酸化膜２、フローティングゲート用ポリシリコン膜３、ＯＮＯ膜４、コントロールゲート用ポリシリコン膜５、ＷＳｉ膜６及びＳｉＮ膜７が順次形成される。この後、各ワード線の形成領域、及びセレクトゲート線２本分とセレクトゲート線間のスペース１本分が配置される領域に対応してレジスト３１が選択的に形成される。すなわち、ワード線と対応する領域に形成されたレジスト３１−１は、ワード線の配線幅及びスペースに略一致されている。また、このように周期的に配列されたレジスト３１−１の間に形成されたレジスト３１−２は、実質的に２つのセレクトゲート線ＳＧＬと、これらのセレクトゲート線ＳＧＬ間スペース１つ分の幅を有している。
【００５６】
次に、図２１に示すように、上記レジスト３１−１、３１−２をマスクとして、ＳｉＮ膜７を例えばドライエッチングによってエッチングする。次いで、レジストを除去する。  
この後、図２２に示すように、ＳｉＮ膜７をマスクとしてＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４及びフローティングゲート用ポリシリコン膜３を例えばドライエッチングによりエッチングする。このようにして、それぞれメモリセルユニットを構成するワード線の形成領域において、周期的な配線幅及びスペースを有するワード線群が形成される。次いで、こうして形成されたワード線群の相互間で、隣接する２つのセレクトゲート線間のスペースとなる部分を除いてレジスト３２が形成される。
【００５７】
この後、レジスト３２をマスクとして、ワード線群の相互間で２つのセレクトゲート線の形成領域の間に位置するＳｉＮ膜７、ＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４及びフローティングゲート用ポリシリコン膜３が例えばドライエッチングによりエッチングされる。  
このようにして、図２３に示すように、隣接する２つのセレクトゲート線ＳＧＬが形成される。セレクトゲート線ＳＧＬの幅は、レジスト３２を形成する際のスペースによって変えることができる。
【００５８】
第４の実施形態によれば、ワード線に対応するレジスト３１−１に隣接して、２つのセレクトゲート線ＳＧＬと、これらセレクトゲート線ＳＧＬ間のスペースとに対応した幅が広いレジスト３１−２を形成している。このように単に太い配線を形成するようにレジスト３１−２を形成した場合、レジスト３１−２に隣接するレジスト３１−１の光近接効果が単純となる。このため、ＯＰＣによるマスク補正が容易となる。したがって、マスクの精度、及びレジストの寸法精度を向上でき、所望の幅を有するワード線を形成することができる。
【００５９】
（第５の実施形態）
図２４乃至図２６は、第５の実施形態を示している。図２４において、ＳｉＮ膜７内の絶縁膜２１は、セレクトゲート線の形成領域に対応して形成されている。第５の実施形態において、ＳｉＮ膜７内に絶縁膜２１を形成するまでの工程は、第２の実施形態における図７乃至図９と同様であるため説明は省略する。
【００６０】
図２４において、ＳｉＮ膜７の上には、ワード線の形成領域に対応してレジスト３３が形成されている。このレジスト３３の幅及び間隔はワード線と略一致されている。また、セレクトゲート線の形成領域と対応する箇所には、レジスト３３が形成されていない。すなわち、図１９（ｃ）に示すように、隣接するメモリセルユニットを構成するワード線ＷＬの形成領域の相互間にはスペースが形成されている。
【００６１】
この後、図２５に示すように、前記レジスト３３をマスクとしてＳｉＮ膜７を例えばドライエッチングによりエッチングする。絶縁膜２１は、ＳｉＮ膜７よりエッチングレートが小さいが、レジスト３３によって、マスクされていないため、若干エッチングされる。次いで、レジスト３３が除去される。
【００６２】
その後、図２６に示すように、ＳｉＮ膜７と絶縁膜２１をマスクとして、ＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４、フローティングゲート用ポリシリコン膜３を例えばドライエッチングによりエッチングする。これにより、セレクトゲート線ＳＧＬとワード線ＷＬが形成される。
【００６３】
前記絶縁膜２１は、セレクトゲート線を形成するエッチングのマスク材としての機能を有している。また、ワード線ＷＬは、ＳｉＮ膜７をマスクとして形成されている。よって、セレクトゲート線ＳＧＬとワード線ＷＬの高さは、ＳｉＮ膜７と絶縁膜２１のエッチングレートの差により異なる。
【００６４】
また、図２４において、セレクトゲート線の形成領域は絶縁膜２１のみであり、ＳｉＮ膜７が残っていない。しかし、絶縁膜２１の下部にＳｉＮ膜７を残しておいてもよい。
【００６５】
第５の実施形態によれば、第４の実施形態とは異なり、セレクトゲート線が形成される領域に対応してレジストが形成されていない。このような構成によっても、ワード線に対応するレジストの光近接効果は単純である。このため、ＯＰＣにより容易にマスクを補正でき、寸法精度が良好なレジスト及び、ワード線を形成することができる。
【００６６】
また、絶縁膜２１は、第２の実施形態と同様に、絶縁膜２１としてセレクトゲート線間の埋め込み材料に対してもエッチングレートが小さい材料を用いた場合、セレクトゲート線相互間にセルフアラインでコンタクトを形成する際、この材料をＳｉＮ膜７より優れたマスク材として使用できる。例えば絶縁膜２１として前記アルミナ（Ａｌ２Ｏ３）を用い、埋め込み材料としてタングステンを用いた場合、アルミナの方がタングステン及びＳｉＮ膜よりエッチングレートが低い。したがって、ＳｉＮ膜よりも、コンタクトのオーバーエッチングを防止でき、コンタクトとセレクトゲート線の短絡を確実に防止できる。
【００６７】
（第６の実施形態）
図２７乃至図２９は、第６の実施形態を示している。第６の実施形態は第３の実施形態と第５の実施形態を変形したものであり、ＳｉＮ膜７の上でセレクトゲート線を形成する領域に対応して絶縁膜２１を形成している。
【００６８】
図２７において、絶縁膜２１の上にセレクトゲート線の形成領域に対応してレジスト３４を形成し、このレジスト３４をマスクとして絶縁膜２１をエッチングするまでの工程は第３の実施形態と同様である。このため、説明は省略する。次いで、レジスト３４が除去される。
【００６９】
この後、図２８に示すように、ＳｉＮ膜７の上でワード線の形成領域に対応してレジスト３５が形成される。このレジスト３５は、幅及び相互間隔がワード線と略一致されている。また、ＳｉＮ膜７及び絶縁膜２１の上でセレクトゲート線の形成領域と対応する箇所にはレジスト３５が形成されていない。すなわち、図１９（ｃ）に示すように、隣接するメモリセルユニットを構成するワード線ＷＬの形成領域の相互間にはスペースが形成されている。次いで、レジスト３５及び絶縁膜２１をマスクとしてＳｉＮ膜７を例えばドライエッチングによりエッチングする。その後、レジスト３５が除去される。
【００７０】
次に、図２９に示すように、絶縁膜２１及びＳｉＮ膜７をマスクとして、ＷＳｉ膜６、コントロールゲート用ポリシリコン膜５、ＯＮＯ膜４、フローティングゲート用ポリシリコン膜３を例えばドライエッチングによりエッチングする。これにより、セレクトゲート線ＳＧＬ及びワード線ＷＬが形成される。この時、絶縁膜２１は、ＳｉＮ膜７よりもエッチングレートが小さいため、ややエッチングされても残存する。あるいは、加工中に絶縁膜２１が除去されてしまったとしても、セレクトゲート線領域の配線の高さは、ワード線領域の配線よりも高くなる。
【００７１】
第６の実施形態によっても、第５の実施形態と同様の効果を得ることができる。
【００７２】
尚、上記第４乃至第６の実施形態は、不揮発性半導体記憶装置のメモリセルアレイの回路パターンを形成する場合について説明した。しかし、これに限定されるものではなく、第１乃至第３の実施形態と同様に、不揮発性半導体記憶装置の周辺回路のパターンや、その他の半導体装置の回路パターンの形成に適用することも可能である。
【００７３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態の製造工程を示すものであり、ＳｉＮ膜上にレジストを形成した状態を示す断面図。
【図２】図１に続く製造工程を示すものであり、ＯＮＯ膜までをエッチングした状態を示す断面図。
【図３】図２に続く製造工程を示すものであり、セレクトゲート線を形成する領域にレジストを形成した状態を示す断面図。
【図４】図３に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【図５】図４に続く製造工程を示すものであり、ビット線のコンタクトを形成した状態を示す断面図。
【図６】第１の実施形態の変形例を示す断面図。
【図７】第２の実施形態に係る製造工程を示すものであり、ＳｉＮ膜に開口を形成した状態を示す断面図。
【図８】図７に続く製造工程を示すものであり、基板全面に絶縁膜を形成した状態を示す断面図。
【図９】図８に続く製造工程を示すものであり、絶縁膜により開口を埋め込んだ状態を示す断面図。
【図１０】図９に続く製造工程を示すものであり、ＳｉＮ膜及び絶縁膜上にレジストを形成した状態を示す断面図。
【図１１】図１０に続く製造工程を示すものであり、ＳｉＮ膜をエッチングした状態を示す断面図。
【図１２】図１１に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【図１３】第３の実施形態に係る製造工程を示すものであり、ＳｉＮ膜上に絶縁膜を形成した状態を示す断面図。
【図１４】図１３に続く製造工程を示すものであり、ＳｉＮ膜及び絶縁膜上にレジストを形成した状態を示す断面図。
【図１５】図１４に続く製造工程を示すものであり、ＳｉＮ膜をエッチングした状態を示す断面図。
【図１６】図１５に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【図１７】第１の実施形態の変形例を示すものであり、第１の実施形態を半導体装置の周辺回路に適用した例を示す断面図。
【図１８】第１の実施形態において、異なる幅を有する配線の変形例を示す断面図。
【図１９】図１９（ａ）は、セレクトゲート線ＳＧＬとワード線ＷＬの配置の一例を示す平面図、図１９（ｂ）は第４の実施形態に係るレジストの形状を示す平面図、図１９（ｃ）は第５、第６の実施形態に係るレジストの形状を示す平面図。
【図２０】第４の実施形態に係る製造工程を示すものであり、ＳｉＮ膜上にレジストを形成した状態を示す断面図。
【図２１】図２０に続く製造工程を示すものであり、ＳｉＮ膜をエッチングした状態を示す断面図。
【図２２】図２１に続く製造工程を示すものであり、セレクトゲート線間のスペースを形成するためのレジストを形成した状態を示す断面図。
【図２３】図２２に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【図２４】第５の実施形態に係る製造工程を示すものであり、絶縁膜が埋め込まれたＳｉＮ膜上にレジストを形成した状態を示す断面図。
【図２５】図２４に続く製造工程を示すものであり、ＳｉＮ膜をエッチングした状態を示す断面図。
【図２６】図２５に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【図２７】第６の実施形態に係る製造工程を示すものであり、ＳｉＮ膜上に絶縁膜を形成した状態を示す断面図。
【図２８】図２７に続く製造工程を示すものであり、ＳｉＮ膜をエッチングした状態を示す断面図。
【図２９】図２８に続く製造工程を示すものであり、セレクトゲート線及びワード線を形成した状態を示す断面図。
【符号の説明】
【００７５】
１…シリコン基板、３…フローティングゲート用ポリシリコン膜、４…ＯＮＯ膜、５…コントロールゲート用ポリシリコン膜、６…ＷＳｉ膜、７…ＳｉＮ膜、８、９、２２、２３、２４、３１〜３５…レジスト、３１−１、３１−２…レジストパターン、２１…絶縁膜、ＳＧＬ…セレクトゲート線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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