(57)【要約】【課題】高誘電体膜を介するリーク電流の低減が可能な半導体装置を提供する。【解決手段】単結晶のシリコン領域６と、シリコン領域６上に設けられシリコンとゲルマニウムの少なくとも１つの元素を含む多結晶又はアモルファスの半導体膜７と、半導体膜７上に設けられた高誘電体膜８と、高誘電体膜８上に設けられた電極１２を有する。【選択図】図１
2006210512.tif 000002
【特許請求の範囲】
【請求項１】
単結晶のシリコン領域と、
前記シリコン領域上に設けられ、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶又はアモルファスの半導体膜と、
前記半導体膜上に設けられた高誘電体膜と、
前記高誘電体膜上に設けられた電極を有することを特徴とする半導体装置。
【請求項２】
前記高誘電体膜中の電界の強さが３００ＭＶ／ｍである場合に前記高誘電体膜を膜厚方向に流れるリーク電流の電流密度が１×１０−２Ａ／ｍ２以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体膜の膜厚の最小値と最大値の差が１ｎｍ以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記高誘電体膜がアルミニウムを有する酸化膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
単結晶のシリコン領域の上に、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶又はアモルファスの半導体膜を堆積させることと、
前記半導体膜上に高誘電体膜を堆積させることと、
前記高誘電体膜を７００℃以上で熱処理することと、
前記高誘電体膜上に電極膜を堆積させることを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体膜を有する半導体装置、及び、その半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、高誘電体膜を有する半導体装置であるディープトレンチ内に設けた酸化アルミニウム（Ａｌ２Ｏ３）膜等の高誘電体膜をキャパシタ絶縁膜とするＤＲＡＭが検討されている（例えば、特許文献１参照。）。キャパシタ絶縁膜に高誘電体膜を用いることによりキャパシタの容量を大きくすることができ、あるいは、キャパシタを小型化することができる。しかし、この高誘電体膜をキャパシタ絶縁膜に用いたＤＲＡＭではキャパシタのリーク電流が大きくなりやすく、キャパシタに電荷を蓄積できない場合があった。このようなリーク電流の問題は、ＤＲＡＭに限らず、ＭＯＳＦＥＴのゲート酸化膜に高誘電体膜を用いる場合にも生じる場合があった。
【特許文献１】特開２００２−３１４０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、高誘電体膜を介するリーク電流の低減が可能な半導体装置を提供することにある。
【０００４】
また、本発明の目的は、高誘電体膜を介するリーク電流の低減が可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記問題点を解決するための本発明の第１の特徴は、単結晶のシリコン領域と、このシリコン領域上に設けられシリコンとゲルマニウムの少なくとも１つの元素を含む多結晶又はアモルファスの半導体膜と、この半導体膜上に設けられた高誘電体膜と、この高誘電体膜上に設けられた電極を有する半導体装置にある。
【０００６】
また、本発明の第２の特徴は、単結晶のシリコン領域の上にシリコンとゲルマニウムの少なくとも１つの元素を含む多結晶又はアモルファスの半導体膜を堆積させることと、半導体膜上に高誘電体膜を堆積させることと、高誘電体膜を７００℃以上で熱処理することと、高誘電体膜上に電極膜を堆積させることを有する半導体装置の製造方法にある。
【発明の効果】
【０００７】
本発明によれば、高誘電体膜を介するリーク電流の低減が可能な半導体装置を提供できる。
【０００８】
また、本発明によれば、高誘電体膜を介するリーク電流の低減が可能な半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、シリコン基板１、シリコン（Ｓｉ）領域６、半導体膜７、高誘電体膜８、電極１２、カラー酸化膜１０、ソース・ドレイン領域１５、１６、ゲート絶縁膜１２とゲート電極１４を有している。第１の実施の形態の半導体装置は、高誘電体膜８をキャパシタ絶縁膜に用いたＤＲＡＭである。ＤＲＡＭはディープトレンチを有し、キャパシタはディープトレンチに設けられる。また、ＤＲＡＭは選択トランジスタを有し、選択トランジスタはキャパシタに接続している。
【００１１】
シリコン基板１には、ｐ型の単結晶シリコン基板を用いることができる。シリコン基板１上にはディープトレンチが設けられている。
【００１２】
シリコン領域６は、単結晶シリコンである。シリコン領域６の導電型は、シリコン基板１とは異なりｎ型である。ドーパントとしては、砒素（Ａｓ）や燐（Ｐ）を用いることができる。シリコン領域６は、単結晶のシリコン基板１の表面を含むように、シリコン基板１内に設けられている。シリコン領域６は、ディープトレンチの表面を含むように設けられている。キャパシタは、キャパシタ絶縁膜と、キャパシタ絶縁膜の両側にそれぞれ設けられるプレート電極と蓄積電極を有するが、このシリコン領域６は、プレート電極として機能する。
【００１３】
半導体膜７は、シリコン領域６上でディープトレンチ内に設けられている。半導体膜７は、シリコンとゲルマニウム（Ｇｅ）の少なくとも１つの元素を含む。半導体膜７は、多結晶又はアモルファスである。半導体膜７は、真性半導体であるか、又は、シリコン領域６と同じ導電型の半導体である。半導体膜７が真性半導体でないのなら、シリコン領域６と同じｎ型である。ドーパントとしては、砒素（Ａｓ）や燐（Ｐ）を用いることができる。半導体膜７の膜厚の最小値と最大値の差は、１ｎｍ以下である。シリコン領域６と高誘電膜８とが接しないように、シリコン領域６と高誘電膜８の間に半導体膜７が設けられている。半導体膜７は、真性半導体であればキャパシタ絶縁膜として機能し、ｎ型であればプレート電極として機能すると考えられる。
【００１４】
高誘電体膜８は、半導体膜７上でディープトレンチ内に設けられている。高誘電体膜８には、酸化アルミニウム（Ａｌ２Ｏ３）膜を用いることができる。
【００１５】
電極１２は、高誘電体膜８上に設けられ、ディープトレンチ内に埋め込まれている。電極１２は、ｎ型の多結晶シリコンでよい。電極１２は、キャパシタの蓄積電極として機能する。高誘電体膜７中の電界の強さが３００ＭＶ／ｍになるようにシリコン領域６と電極１２の間に電圧を印加した場合に、高誘電体膜８を膜厚方向に流れるリーク電流の電流密度は１×１０−２Ａ／ｍ２以下になる。電極１２は、ソース・ドレイン領域１５にディープトレンチ内で接し、電気的に接続している。
【００１６】
カラー酸化膜１０は、半導体膜７と高誘電体膜８の端面の上でディープトレンチ内に設けられている。カラー酸化膜１０は、シリコン領域６とソース・ドレイン領域１５の間で寄生トランジスタがオンするのを防ぐ電気的素子分離膜として機能する。
【００１７】
ソース・ドレイン領域１５、１６は、シリコン基板１の表面を含むシリコン基板１内に形成されている。ソース・ドレイン領域１５、１６は、不純物拡散層である。ゲート絶縁膜１２は、シリコン基板１の上に形成されている。ゲート絶縁膜１２はシリコン酸化膜でよい。ゲート電極１４は、ゲート絶縁膜１２の上に形成されている。ゲート絶縁膜１２は、ｎ型の多結晶シリコンでよい。シリコン基板１、ソース・ドレイン領域１５、１６、ゲート絶縁膜１２とゲート電極１４により選択トランジスタが構成されている。
【００１８】
第１の実施の形態の半導体装置は、次のように製造することができる。
【００１９】
まず、図２に示すように、ｐ型の単結晶シリコン基板１を用意する。シリコン基板１の上にシリコン酸化膜２を成膜する。シリコン酸化膜２の上にシリコン窒化膜３を成膜する。ホトリソグラフィにより、ディープトレンチのパターンにシリコン酸化膜２とシリコン窒化膜３をパターニングする。シリコン窒化膜３をマスクにシリコン基板１をエッチングして、ディープトレンチ４を形成する。
【００２０】
図３に示すように、ディープトレンチ４の下部に砒素ガラス部５を埋め込む。半導体装置を熱処理して、砒素ガラス部５からシリコン基板１へ砒素を固相拡散させ、シリコン基板１内にｎ型の単結晶シリコンのシリコン領域６を形成する。砒素ガラス部５をエッチングして取り除く。
【００２１】
図４に示すように、半導体膜７をウェハ全面に成膜する。ディープトレンチ４の表面にも半導体膜７は均一に成膜する。半導体膜７は、シリコン領域６の上に堆積することになる。半導体膜７としては、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶膜又はアモルファス膜が好ましい。具体的には、多結晶シリコン膜、アモルファスシリコン膜、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、アモルファスシリコンゲルマニウム膜、多結晶ゲルマニウム膜、アモルファスゲルマニウム膜及びこれらの膜の積層膜を成膜することができる。半導体膜７は、減圧CVD（Chemical  Vapor  Deposition）法で成膜することができる。また、成膜の際に、砒素や燐等のＶ属元素を添加してもよい。半導体膜７の膜厚は、２０ｎｍ以下であればよく、好ましくは１０ｎｍ以下０．５ｎｍ以上である。半導体膜７の膜厚が０．５ｎｍ以上であれば、高誘電体膜の熱処理の際に半導体膜７は局所的に流動できるからである。また、半導体膜７の膜厚が２０ｎｍ以下であれば、ディープトレンチ４内の露出する表面の表面積を小さくしすぎることもない。
【００２２】
高誘電体膜８を半導体膜７の上に重ねてウェハ全面に成膜する。ディープトレンチ４の表面にも高誘電体膜８は均一に成膜する。高誘電体膜８としては、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＢＳＴ（チタン酸バリウムストロンチウム）、ＳＴＯ（チタン酸ストロンチウム）、ＰＺＴ（ジルコン酸チタン酸鉛）を用いることができる。例えば、Ａｌ２Ｏ３膜は、ＣＶＤ法またはＡＬＤ（Atomic  Layer  Deposition）法で形成する。
【００２３】
次に、高誘電体膜８と半導体膜７の熱処理を行う。高誘電体膜８として、Ａｌ２Ｏ３膜を用い、半導体膜７として多結晶シリコン膜を用いた場合を説明する。Ａｌ２Ｏ３膜８を熱処理すると緻密化する。図９に示すように、Ａｌ２Ｏ３膜８に膜厚方向に３００ＭＶ／ｍの電界を印加した場合におけるＡｌ２Ｏ３膜８を膜厚方向に流れるリーク電流密度は、熱処理の熱処理温度に依存している。熱処理温度が７００℃未満の場合、リーク電流密度が１×１０−２Ａ／ｍ２を超え、熱処理温度が下がるほどリーク電流密度が著しく増大する。熱処理温度が７００℃の場合、リーク電流密度が１×１０−２Ａ／ｍ２になる。熱処理温度が８００℃以上の場合、リーク電流密度が１×１０−４Ａ／ｍ２になる。熱処理温度が９００℃の場合でも、リーク電流密度は１×１０−４Ａ／ｍ２になる。熱処理温度を７００℃から８００℃とするとリーク電流密度を2桁低減することができる。リーク電流密度が高いとキャパシタ絶縁膜となるＡｌ２Ｏ３膜８に蓄積された電荷がリークしてしまいデバイス動作上問題となるため、７００℃以上、好ましくは、８００℃以上の熱処理することが必要である。
【００２４】
なお、熱処理を行うとＡｌ２Ｏ３膜８が緻密化するのに合わせてＡｌ２Ｏ３膜８が膜収縮する。特に、半導体膜７を省いてＡｌ２Ｏ３膜８を直接シリコン基板１に成膜すると、ディープトレンチ内において、Ａｌ２Ｏ３膜８に機械的ストレスが加わり欠陥が生じる場合があった。このような場合、この欠陥を介して多大なリーク電流が流れ、キャパシタ絶縁膜としてＡｌ２Ｏ３膜８に電荷を蓄積できなくなる場合があった。
【００２５】
しかし、Ａｌ２Ｏ３膜８とシリコン基板１の間に多結晶シリコン膜７を配置することにより、熱処理を行っても、Ａｌ２Ｏ３膜８は収縮するが、多結晶シリコン膜７もこの熱処理によって結晶化し、この結晶化の際に局所的に流動するので、Ａｌ２Ｏ３膜８にかかる機械的ストレスを緩和できる。Ａｌ２Ｏ３膜８に生じる欠陥の発生を抑制することができる。シリコン基板１とＡｌ２Ｏ３膜８との界面に、シリコン基板１とＡｌ２Ｏ３膜８とが接しないように、多結晶シリコン膜７を配置することになる。第１の実施の形態では高誘電体膜８にＡｌ２Ｏ３膜を適用した場合について説明したが、他の高誘電体膜８についても熱処理後に膜収縮が生じるのでリーク電流を低減できる同様の効果が得られる。
【００２６】
図５に示すように、レジスト部９をディープトレンチ４の下部のみに埋め込む。レジスト部９をマスクに高誘電体膜８と半導体膜７をエッチングし、除去する。レジスト部９を除去する。図６に示すように、ディープトレンチ４内でシリコン基板１の露出面にカラー絶縁膜１０を成膜する。図７に示すように、レジスト部１１をディープトレンチ４の下部からカラー絶縁膜１０の途中まで埋め込む。レジスト部１１をマスクにカラー絶縁膜１０の露出部をエッチングし、除去する。ディープトレンチ４の上部にシリコン基板１を露出させる。レジスト部１１を除去する。図８に示すように、蓄積電極１２をディープトレンチ４内に埋め込む。蓄積電極１２としては、砒素を添加した多結晶シリコン膜を用いることができる。こうして、キャパシタが完成する。最後に、図１に示すように、ゲート絶縁膜１３とゲート電極１４を成膜する。ゲート絶縁膜１３としてはシリコン酸化膜を用いることができる。ゲート電極１４としては砒素を添加した多結晶シリコン膜を用いることができる。ゲート電極１４に自己整合させてソース・ドレイン領域１５、１６を形成する。こうして、選択トランジスタも完成する。
【００２７】
（第２の実施の形態）
第１の実施の形態ではディープトレンチ内のキャパシタ絶縁膜８とシリコン基板１の間に半導体膜７を配置した場合について説明したが、シリコン基板１上に熱処理によって膜収縮をする絶縁膜を形成する場合には、どのような構造においても絶縁膜を介してシリコン基板１を流れるリーク電流が低減できる等の効果がある。第２の実施の形態では、トランジスタのゲート絶縁膜とシリコン基板１の間に半導体膜を配置した場合について説明する。ゲート絶縁膜を介してシリコン基板１を流れるリーク電流を低減できる。
【００２８】
本発明の第２の実施の形態に係る半導体装置は、図１０に示すように、シリコン基板１、シリコン領域６、半導体膜７、高誘電体膜８、蓄積電極１２、カラー酸化膜１０、ソース・ドレイン領域１５、１６、半導体膜１７、高誘電体膜であるゲート絶縁膜１８とゲート電極１４を有している。第２の実施の形態の半導体装置は、高誘電体膜をキャパシタ絶縁膜８とゲート絶縁膜１８に用いたＤＲＡＭである。ＤＲＡＭはディープトレンチ内にキャパシタを有する。また、ＤＲＡＭは選択トランジスタを有し、選択トランジスタはキャパシタに接続している。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置とは、ゲート絶縁膜１８が高誘電体膜である点と、ゲート絶縁膜１８とシリコン基板１の間に半導体膜１７を配置している点が異なっている。
【００２９】
半導体膜１７は、シリコン基板１とソース・ドレイン領域１５、１６の上に設けられている。半導体膜１７は、シリコンとゲルマニウムの少なくとも１つの元素を含む。半導体膜１７は、多結晶又はアモルファスである。半導体膜１７は、真性半導体であるか、又は、シリコン基板１と同じ導電型の半導体である。半導体膜１７が真性半導体でないのなら、シリコン基板１と同じｐ型である。ドーパントとしては、ボロン（Ｂ）やインジウム（Ｉｎ）を用いることができる。半導体膜１７の膜厚の最小値と最大値の差は、１ｎｍ以下である。シリコン基板１と高誘電膜１８とが接しないように、シリコン基板１と高誘電膜１８の間に半導体膜１７が設けられている。
【００３０】
高誘電体膜１８は、半導体膜１７の上でゲート電極１４の下に設けられている。高誘電体膜１８には、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＢＳＴ、ＳＴＯ、ＰＺＴを用いることができる。高誘電体膜１８中の膜厚方向の電界の強さが３００ＭＶ／ｍになるようにシリコン基板１とソース・ドレイン領域１５、１６とゲート電極１４との間に電圧を印加した場合に、高誘電体膜１８を膜厚方向に流れるリーク電流の電流密度は１×１０−２Ａ／ｍ２以下になる。
【００３１】
第２の実施の形態の半導体装置は、次のように製造することができる。まず、第１の実施の形態の半導体装置の製造方法と製造開始の図２から図８までのキャパシタを形成するまでの工程を同様に実施することができる。
【００３２】
次に、図１１に示すように、半導体膜１７をウェハ全面に成膜する。シリコン基板１の表面にも半導体膜１７は均一に成膜する。半導体膜１７としては、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶膜又はアモルファス膜が好ましい。半導体膜１７は、減圧CVD法で成膜することができる。また、成膜の際に、ボロンやインジウム等のＩＩＩ属元素を添加してもよい。半導体膜１７の膜厚は、２０ｎｍ以下であればよく、好ましくは１０ｎｍ以下０．５ｎｍ以上である。半導体膜１７の膜厚が０．５ｎｍ以上であれば、高誘電体膜１８の熱処理の際に半導体膜１７は局所的に流動できるからである。また、半導体膜１７の膜厚が２０ｎｍ以下であれば、高誘電体膜１８の熱処理の際に、シリコン基板１の結晶格子に格子整合するように半導体膜１７を結晶化することができる。
【００３３】
高誘電体膜１８を半導体膜１７の上に重ねてウェハ全面に均一に成膜する。そして、高誘電体膜１８と半導体膜１７の熱処理を行う。高誘電体膜１８として、Ａｌ２Ｏ３膜を用い、半導体膜１７として多結晶シリコン膜を用いた場合を説明する。Ａｌ２Ｏ３膜１８を熱処理すると緻密化する。そして、緻密化するのに合わせてＡｌ２Ｏ３膜１８が膜収縮する。しかし、Ａｌ２Ｏ３膜１８とシリコン基板１の間に多結晶シリコン膜１７を配置することにより、熱処理によりＡｌ２Ｏ３膜１８は収縮するが、多結晶シリコン膜１７もこの熱処理によって結晶化し、この結晶化の際に局所的に流動するので、Ａｌ２Ｏ３膜１８にかかる機械的ストレスを緩和できる。Ａｌ２Ｏ３膜１８に生じる欠陥の発生を抑制することができ、第１の実施の形態と同程度の温度の熱処理に対して同程度のリーク電流を低減できる効果が得られる。なお、第２の実施の形態でのリーク電流は、高誘電体膜１８を経由してシリコン基板１を流れることになる。また、シリコン基板１とＡｌ２Ｏ３膜１８とが接しないように、シリコン基板１とＡｌ２Ｏ３膜１８との界面に多結晶シリコン膜１７を配置することになる。第２の実施の形態では高誘電体膜１８にＡｌ２Ｏ３膜を適用した場合について説明したが、他の高誘電体膜１８についても熱処理後に膜収縮が生じるので高誘電体膜１８を経由してシリコン基板１を流れるリーク電流を低減できる効果が得られる。
【００３４】
最後に、図１０に示すように、高誘電体膜１８の上にゲート電極１４を成膜する。ゲート電極１４としては砒素を添加した多結晶シリコン膜を用いることができる。ゲート電極１４をパターニングする。ゲート電極１４に自己整合させてソース・ドレイン領域１５、１６を形成する。こうして、選択トランジスタが完成する。なお、第２の実施の形態は、選択トランジスタに限らず、ゲート絶縁膜を有するトランジスタに適用することができる。
【００３５】
（第３の実施の形態）
図１２に示すように、第３の実施の形態ではシリコン基板１の平面上に絶縁膜８を配置するために、シリコン基板１と絶縁膜８の間に半導体膜７を配置した場合について説明する。シリコン基板１上に熱処理によって膜収縮をする高誘電体膜のような絶縁膜８を形成する場合には、絶縁膜８とシリコン基板１の間に半導体膜７を配置することにより、絶縁膜８を経由してシリコン基板１を流れるリーク電流が低減できる。
【００３６】
第３の実施の形態に係る半導体装置は、図１２に示すように、シリコン基板１、半導体膜７、絶縁膜８と電極１２を有している。このように、第３の実施の形態の半導体装置は、ＭＩＳ構造を有している。ＭＩＳ構造をベースに、第３の実施の形態の半導体装置はキャパシタやＭＩＳトランジスタを構成することができる。
【００３７】
半導体膜７は、シリコン基板１の上に設けられている。半導体膜７は、シリコンとゲルマニウムの少なくとも１つの元素を含む。半導体膜７は、多結晶又はアモルファスである。半導体膜７は、真性半導体であるか、又は、シリコン基板１と同じ導電型の半導体である。半導体膜７の膜厚の最小値と最大値の差は、１ｎｍ以下である。シリコン基板１と絶縁膜８とが接しないように、シリコン基板１と絶縁膜８の間に半導体膜７が設けられている。
【００３８】
絶縁膜８は、半導体膜７の上で電極１２の下に設けられている。絶縁膜８には、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＢＳＴ、ＳＴＯ、ＰＺＴのような高誘電体膜を用いることができる。高誘電体膜８中の膜厚方向の電界の強さが３００ＭＶ／ｍになるようにシリコン基板１と電極１２との間に電圧を印加した場合に、絶縁膜８を膜厚方向に流れるリーク電流の電流密度は１×１０−２Ａ／ｍ２以下になる。
【００３９】
第３の実施の形態の半導体装置は、次のように製造することができる。
【００４０】
まず、図１３に示すように、半導体膜７をウェハ全面に成膜することにより、シリコン基板１の平面に半導体膜７を均一に成膜する。半導体膜７としては、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶膜又はアモルファス膜が好ましい。半導体膜７は、減圧CVD法で成膜することができる。また、成膜の際に、シリコン基板１と同じ導電型になるようにドーパントを添加してもよい。半導体膜７の膜厚は、２０ｎｍ以下であればよく、好ましくは１０ｎｍ以下０．５ｎｍ以上である。
【００４１】
絶縁膜８を半導体膜７の上に重ねてウェハ全面に均一に成膜する。そして、絶縁膜８と半導体膜７の熱処理を行う。絶縁膜８として、Ａｌ２Ｏ３膜を用い、半導体膜７として多結晶シリコン膜を用いた場合を説明する。Ａｌ２Ｏ３膜８は熱処理すると緻密化する。そして、緻密化するのに合わせてＡｌ２Ｏ３膜８が膜収縮する。しかし、Ａｌ２Ｏ３膜８とシリコン基板１の間に多結晶シリコン膜７を配置することにより、熱処理によりＡｌ２Ｏ３膜８は収縮するが、多結晶シリコン膜７もこの熱処理によって結晶化し、この結晶化の際に局所的に流動するので、Ａｌ２Ｏ３膜８にかかる機械的ストレスを緩和できる。Ａｌ２Ｏ３膜８に生じる欠陥の発生を抑制することができ、第１の実施の形態と同程度の温度の熱処理に対して同程度のリーク電流を低減できる効果が得られる。なお、第３の実施の形態でのリーク電流は、Ａｌ２Ｏ３８を経由してシリコン基板１を流れることになる。また、シリコン基板１とＡｌ２Ｏ３膜８とが接しないように、シリコン基板１とＡｌ２Ｏ３膜８との界面に多結晶シリコン膜７を配置することになる。第３の実施の形態では絶縁膜８にＡｌ２Ｏ３膜を適用した場合について説明したが、他の絶縁膜８についても熱処理後に膜収縮が生じるので絶縁膜８を経由してシリコン基板１を流れるリーク電流を低減できる効果が得られる。最後に、図１２に示すように、絶縁膜８の上に電極１２を成膜する。電極１２としてはシリコン基板１と同じ導電型のドーパントを添加した多結晶シリコン膜を用いることができる。電極１２をパターニングする。こうして、ＭＩＳ構造が完成する。
【００４２】
（第４の実施の形態）
図１４に示すように、第４の実施の形態ではシリコン基板１の凸部を有する凹凸面上に絶縁膜８を配置するために、シリコン基板１と絶縁膜８の間に半導体膜７を配置した場合について説明する。シリコン基板１上に熱処理によって膜収縮をする高誘電体膜のような絶縁膜８を形成する場合には、絶縁膜８とシリコン基板１の間に半導体膜７を配置することにより、絶縁膜８を経由してシリコン基板１を流れるリーク電流が低減できる。なお、凸部は柱状であってもよく、柱状化してシリコン基板１の表面積が大きくなり絶縁膜８のシリコン基板１を覆う面積が大きくなればなるほど、リーク電流を低減する効果が大きくなると考えられる。
【００４３】
第４の実施の形態に係る半導体装置は、図１４に示すように、シリコン基板１、半導体膜７、絶縁膜８と電極１２を有している。このように、第４の実施の形態の半導体装置も、ＭＩＳ構造を有している。このＭＩＳ構造をベースに、第４の実施の形態の半導体装置はキャパシタやＭＩＳトランジスタを構成することができる。
【００４４】
半導体膜７は、シリコン基板１の表面上に設けられている。半導体膜７は、シリコンとゲルマニウムの少なくとも１つの元素を含む。半導体膜７は、多結晶又はアモルファスである。半導体膜７は、真性半導体であるか、又は、シリコン基板１と同じ導電型の半導体である。半導体膜７の膜厚の最小値と最大値の差は、１ｎｍ以下である。シリコン基板１と絶縁膜８とが接しないように、シリコン基板１と絶縁膜８の間に半導体膜７が設けられている。
【００４５】
絶縁膜８は、半導体膜７の上で電極１２の下に設けられている。絶縁膜８には、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ＢＳＴ、ＳＴＯ、ＰＺＴのような高誘電体膜を用いることができる。高誘電体膜８中の膜厚方向の電界の強さが３００ＭＶ／ｍになるようにシリコン基板１と電極１２との間に電圧を印加した場合に、絶縁膜８を膜厚方向に流れるリーク電流の電流密度は１×１０−２Ａ／ｍ２以下になる。
【００４６】
第４の実施の形態の半導体装置は、次のように製造することができる。
【００４７】
まず、図１５に示すように、シリコン基板１の上にシリコン酸化膜２を成膜する。シリコン酸化膜２の上にシリコン窒化膜３を成膜する。ホトリソグラフィにより、半導体柱１９のパターンにシリコン酸化膜２とシリコン窒化膜３をパターニングする。シリコン窒化膜３をマスクにシリコン基板１をエッチングして、半導体柱１９を形成する。図１６に示すように、シリコン酸化膜２とシリコン窒化膜３を除去する。
【００４８】
図１７に示すように、半導体膜７をシリコン基板１の表面の全面に均一に成膜する。半導体膜７としては、シリコンとゲルマニウムの少なくとも１つの元素を含む多結晶膜又はアモルファス膜が好ましい。具体的には、多結晶シリコン膜、アモルファスシリコン膜、多結晶シリコンゲルマニウム膜、アモルファスシリコンゲルマニウム膜、多結晶ゲルマニウム膜、アモルファスゲルマニウム膜及びこれらの膜の積層膜を成膜することができる。半導体膜７は、減圧CVD法で成膜することができる。また、成膜の際に、シリコン基板１と同じ導電型になるようなドーパントを添加してもよい。半導体膜７の膜厚は、２０ｎｍ以下であればよく、好ましくは１０ｎｍ以下０．５ｎｍ以上である。
【００４９】
絶縁膜８を半導体膜７の上に重ねてウェハ全面に均一に成膜する。絶縁膜８として、例えば、Ａｌ２Ｏ３膜であれば、ＣＶＤ法またはＡＬＤ法で形成する。そして、絶縁膜８と半導体膜７の熱処理を行う。絶縁膜８として、Ａｌ２Ｏ３膜を用い、半導体膜７として多結晶シリコン膜を用いた場合を説明する。Ａｌ２Ｏ３膜８は熱処理すると緻密化する。そして、緻密化するのに合わせてＡｌ２Ｏ３膜８が膜収縮する。しかし、Ａｌ２Ｏ３膜８とシリコン基板１の間に多結晶シリコン膜７を配置することにより、熱処理によりＡｌ２Ｏ３膜８は収縮するが、多結晶シリコン膜７もこの熱処理によって結晶化し、この結晶化の際に局所的に流動するので、Ａｌ２Ｏ３膜８にかかる機械的ストレスを緩和できる。Ａｌ２Ｏ３膜８に生じる欠陥の発生を抑制することができ、第１の実施の形態と同程度の温度の熱処理に対して同程度のリーク電流を低減できる効果が得られる。なお、第４の実施の形態でのリーク電流は、絶縁膜８を経由してシリコン基板１を流れることになる。また、シリコン基板１と絶縁膜８とが接しないように、シリコン基板１と絶縁膜８との界面に半導体膜７を配置することになる。最後に、図１４に示すように、絶縁膜８の上に電極１２を成膜する。電極１２としてはシリコン基板１と同じ導電型のドーパントを添加した多結晶シリコン膜を用いることができる。こうして、ＭＩＳ構造が完成する。
【００５０】
本発明は第１乃至第４の実施の形態に限られない。第１乃至第４の実施の形態では、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【図面の簡単な説明】
【００５１】
【図１】第１の実施の形態に係る半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図３】第１の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図４】第１の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図５】第１の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図６】第１の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図７】第１の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図８】第１の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図９】第１の実施の形態に係る半導体装置の製造途中の熱処理温度と高誘電体膜のリーク電流密度の関係を表すグラフである。
【図１０】第２の実施の形態に係る半導体装置の断面図である。
【図１１】第２の実施の形態に係る半導体装置の製造途中の断面図である。
【図１２】第３の実施の形態に係る半導体装置の断面図である。
【図１３】第３の実施の形態に係る半導体装置の製造途中の断面図である。
【図１４】第４の実施の形態に係る半導体装置の断面図である。
【図１５】第４の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図１６】第４の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図１７】第４の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【符号の説明】
【００５２】
１    半導体基板
２    酸化シリコン膜
３    窒化シリコン膜
４    ディープトレンチ
５    砒素ガラス部
６    プレート電極
７    半導体膜
８    高誘電体膜
９    レジスト部
１０  カラー絶縁膜
１１  レジスト部
１２  電極
１３  ゲート絶縁膜
１４  ゲート電極
１５  ソース領域
１６  ドレイン領域
１７  半導体膜
１８  高誘電体膜
１９  半導体柱
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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