(57)【要約】【課題】内部電圧発生回路の出力電圧を安定化させる。【解決手段】内部電圧発生回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧に基づいて前記内部電圧を出力する駆動回路と、駆動回路の周波数特性を変更する位相補償回路とを有し、前記位相補償回路は、半導体基板に形成された第2導電形のウェル領域と、このウェル領域に形成された前記第2導電形の第1領域と、前記ウェル領域の上に絶縁膜を介して形成された多結晶シリコンまたは金属から成る層を有するキャパシタを含む。このとき、前記キャパシタは、しきい値電圧が負であるＭＯＳキャパシタとされ、それが内部電圧発生回路の出力に接続される。それによれば、印加される電圧の大きさに依存せずに集電容量が安定であり、かつＭＯＳＦＥＴの作成工程と整合性をとって簡便に形成できる。【選択図】図２０
2006310871.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧用ボンディングパッドから供給される外部電圧を内部電圧に変換する内部電圧発生回路と、前記内部電圧を電源として動作する内部回路とが第１導電形の半導体基板上に形成された半導体装置であって、
前記内部電圧発生回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧に基づいて前記内部電圧を出力する駆動回路と、前記駆動回路の周波数特性を変更する位相補償回路とを有し、
前記位相補償回路は、前記半導体基板に形成された第2導電形のウェル領域と、前記ウェル領域に形成された前記第2導電形の第1領域と、前記ウェル領域の上に絶縁膜を介して形成された多結晶シリコンまたは金属から成る層を有するキャパシタを含むことを特徴とする半導体装置。
【請求項２】
請求項１において、前記駆動回路は、差動増幅器と、その出力と接続された出力段とを有することを特徴とする半導体装置。
【請求項３】
請求項１乃至請求項２のいずれかにおいて、前記位相補償回路は、前記キャパシタと直列に接続された抵抗をさらに具備し、前記差動増幅器には前記基準電圧と前記出力段の出力とが入力されることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかにおいて、前記半導体基板には複数のＭＯＳＦＥＴが形成され、前記ウェル領域は前記ＭＯＳＦＥＴが形成されるウェル領域と同じ作成工程で形成され、前記絶縁膜は前記ＭＯＳＦＥＴのゲート絶縁膜と共通の層であり、前記多結晶シリコン又は金属からなる層は前記ＭＯＳＦＥＴのゲートと共通の層であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかにおいて、前記第１導電形はＰ形であり、前記第２導電形はＮ形であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれかにおいて、前記キャパシタはしきい値電圧が負であるＭＯＳキャパシタであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれかにおいて、前記第１領域の不純物濃度は、前記ウェル領域の不純物濃度より高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、１６Ｍビット以上の記憶容量をもつ、ダイナミックメモリのような、超大規模集積回路に関する。
【背景技術】
【０００２】
半導体集積回路内で、外部電源電圧や温度による変動の少ない、安定な基準電圧が必要になることがある。ＬＳＩの電圧リミッタについては、たとえば、アイ・エス・エス・シー・シー・ダイジェスト・オブ・テクニカル・ペーパーズ，第２７２頁から第２７３頁，１９８６年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical Ｐapers，pp.２７２−２７３，Ｆeb.１９８６）などがある。最後の論文において述べられているように、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等のメモリＬＳＩにおいては、外部電源電圧よりも低い電圧をＬＳＩチップ上に設けた回路（電圧リミッタ）で発生し、それを電源として用いることがある。この内部電源電圧は、メモリ動作を安定にするために、外部電源電圧や温度による変動の少ない安定した電圧である必要があり、そのためには安定な基準電圧が必要である。また、アナログ回路を内蔵したＬＳＩでは、参照用の電圧として安定した基準電圧を必要とする場合が多い。
【０００３】
このような要求に応える基準電圧発生回路としては、たとえば米国特許第３９７５６４８号や第４１００４３７号などで提案されている回路がある。図７にその回路図を示す。これは、Ｈチャネルのエンハンスメント形ＭＯＳＦＥＴ（以下ＥＭＯＳと略す）とデプリーション形ＭＯＳＦＥＴ（以下ＤＭＯＳと略す）とのしきい値電圧の差を利用して、安定な電圧を得る回路である。図中、Ｑ91がＥＭＯＳ、Ｑ90，Ｑ92，Ｑ93がＤＭＯＳであり、ＶCC，ＶBBはそれぞれ正電圧，負電圧の外部電源である。ＥＭＯＳとＤＭＯＳとのしきい値電圧の差が出力電圧ＶRとなる。以下、この回路の動作を説明する。
【０００４】
Ｑ90，Ｑ91に流れる電流をＩ90，Ｑ92，Ｑ93に流れる電流をＩ91とする。４つのＭＯＳＦＥＴがいずれも飽和領域で動作しているとすると、次の４式が成り立つ。
【０００５】
Ｉ90＝(β90／２)・(−ＶTD)2                …（１）
Ｉ90＝(β91／２)・(Ｖ99−ＶTE)2            …（２）
Ｉ91＝(β92／２)・(Ｖ99−ＶR−ＶTD)2       …（３）
Ｉ91＝(β93／２)・(−ＶTD)2                …（４）
ここでＶ99はノード９９の電圧、ＶTE，ＶTDはそれぞれＥＭＯＳ，ＤＭＯＳのしきい値電圧（ＶTE＞０，ＶTD＜０）、β90，β91，β92，β93はそれぞれＱ90，Ｑ91，Ｑ92，Ｑ93のコンダクタンス係数である。（１）〜（４）式より、
ＶR＝ＶTE−(１＋(β90／β91)−(β93／β92))・ＶTD    …（５）
ここでβ90およびβ93が十分に小さいか、あるいはβ90／β91＝β93／β92となるように各ＭＯＳＦＥＴの定数を定めれば、
ＶR＝ＶTE−ＶTD                            …（６）
となる。すなわち、出力電圧ＶRとしてＥＭＯＳとＤＭＯＳとのしきい値電圧の
差の電圧が得られ、これは外部電源ＶCCやＶBBの電圧に依存しない安定な電圧で
ある。
【０００６】
近年、半導体装置の高集積化が進むにつれて、半導体素子の微細化に伴う耐圧の低下が問題になってきた。この問題は半導体装置の電源電圧を下げれば解決できるが、これは外部インタフェースの関係で必ずしも好ましくない。そこで、外部から印加する電源電圧は従来のまま（たとえばＴＴＬ（transistor transistor logic）コンパチブルの場合は５Ｖ）としておき、それよりも低い電圧（たとえば３Ｖ）の内部電源を半導体装置内で作るという方法が提案されている。たとえばアイ・イー・イー・イー，ジャーナル・オブ・ソリッド・ステート・サーキッツ，第２２巻，第３号，第４３７頁から第４４１頁，１９８７年６月（ＩＥＥＥ Ｊournal of Ｓolid-Ｓtate Ｃircuits，Ｖol.ＳＣ-２２，Ｎo.３，pp.４３７−４４１，Ｊune １９８７）には、この方法をＤＲＡＭ（ダイナミックランダムアクセスメモリ）に適用した例、および外部電源から内部電源を発生するための回路（電圧リミッタ回路）について記述されている。
【０００７】
図７（ｂ）に上記文献に記載されている電圧リミッタ回路の回路図を示す。図中、ＶＬが電圧リミッタ回路であり、基準電圧発生回路ＶＲと駆動回路Ｂから成る。Ｚは電圧リミッタの負荷、すなわち電圧リミッタの出力電圧ＶLを電源として動作する回路である。基準電圧発生回路ＶRは、外部電源電圧ＶCCや温度による変動の少ない安定な電圧ＶRを発生する。駆動回路Ｂは、電圧値がＶRと同じで駆動能力の大きい電圧ＶLを発生する回路であり、Ｑ106〜Ｑ111から成る差動増幅器ＤＡと出力ＭＯＳトランジスタＱ112から成る。差動増幅器ＤＡの２個の入力端子のうち、一方にはＶRが接続され、他方には出力ＶLが帰還されているので、この回路は出力ＶLが入力ＶRに追随するように動作する。出力ＶLの駆動能力は、出力ＭＯＳトランジスタＱ112のチャネル幅によって決まる。したがって、Ｑ112のチャネル幅を負荷の消費電流に見合った大きさを設計しておけば、安定な内部電源電圧ＶLを負荷に供給することができる。
【０００８】
【非特許文献１】アイ・エス・エス・シー・シー・ダイジェスト・オブ・テクニカル・ペーパーズ，第２７２頁から第２７３頁，１９８６年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical Ｐapers，pp.２７２−２７３，Ｆeb.１９８６）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記した従来技術に基づいて、本発明者らが、具体的な超大規模集積回路（例えば、ＤＲＡＭでいえば、１６Ｍbit以上のＬＳＩ）について、詳細に検討したところ、次に詳説する問題点を発見した。この問題は大きくわけて、基準電圧発生回路に関するものと、電圧リミッタ回路に関するものと、これらのテストに関するものである。
【００１０】
まず、上記図７（ａ）に示した従来技術の問題点は、ＥＭＯＳとＤＭＯＳという性質の異なるデバイスを用いるため、それらの特性を合せるのが難しいことである。上の説明では簡単のため特性が同じとしたが、実際にはコンダクタンス係数β，βの温度依存性ｄβ／ｄＴ、しきい値電圧の温度依存性ｄＶT／ｄＴ等の特性がかなり異なる。これは以下に述べるような理由により、ＥＭＯＳとＤＭＯＳとのしきい値電圧差ＶTE−ＶTDをかなり大きくしなければならないからである。
【００１１】
ＥＭＯＳはゲート・ソース間電圧が０Ｖのときには確実に非導通状態にならなければならない。そのためには、そのしきい値電圧ＶTEは、製造ばらつきやサブスレッショルド特性を考慮すると、かなり高く（たとえばＶTE≧０.５Ｖ）設定する必要がある。また、ＤＭＯＳは式（１）および（４）で示されるように電流源として用いられる場合があるので、電流値のばらつきを抑えるためには、そのしきい値電圧ＶTDの絶対値はかなり大きく（たとえばＶTD≦−１.５Ｖ）設定しなければならない。したがってＶTE−ＶTDはかなり大きく（たとえばＶTE−ＶTD≧２Ｖ）なり、これはＭＯＳＦＥＴのチャネル領域の不純物プロファイルが大幅に異なることを意味する。これによって、上で述べたようなＭＯＳＦＥＴとしての特性の不一致が生ずる。本発明の１つの目的は、上記問題点を解決し、ブプリーション形のＦＥＴを用いない基準電圧発生回路を提供することにある。
【００１２】
上記図７（ｂ）に示す従来技術の第１の問題点は、電圧リミッタ回路の動作の安定性について考慮されていないことである。一般に、図７（ｂ）の駆動回路Ｂのような帰還のかかった増幅器は、十分な位相余裕があるように設計しなければ、動作が不安定になる。これを図２（ａ），（ｂ）を用いて説明する。帰還をかけないときの増幅器の周波数対利得および周波数対位相の関係が図のようになっていたとすると、利得が０ｄＢになる周波数において、位相遅れが１８０°にどれだけ余裕があるかを示す数値が、位相余裕である。位相余裕が負であれば帰還増幅器は発振するし、正であっても余裕が小さい場合、動作が不安定になる。一般に安定に動作するためには位相余裕は４５°以上必要であると言われている。そのためには、周波数対利得の特性が折れ曲がる点（ポール）のうち、２番目の点Ｐ2（傾きが６ｄＢ／octから１２ｄＢ／octに変わる点）における利得が０ｄＢ以下でなければならない。電圧リミッタ回路は、内部回路に安定な内部電源電圧を供給するのがその使命であるから、発振したり動作が不安定になったりしてはならないのはもちろんのことである。
【００１３】
この問題に対する対策としては、位相遅れを補償する各種の方法が、たとえばポール・アール・グレイ，ロバート・ジー・マイヤー共著，アナリシス・アンド・デザイン・オブ・アナログ・インテグレーテッド・サーキッツ，第２版，ジョン・ウィリー・アンド・サンズ社（Ｐaul Ｒ.Ｇray and Ｒobert Ｇ.Ｍeyer：Ａnalysys and Ｄesign of Ａnalog Ｉntergrated Ｃircuits，２nd Ｅd.，Ｊohn Ｗiley and sons Ｉnc. に示されている。しかし、位相補償を実際の半導体装置の電圧リミッタ回路に適用するには、次のような問題がある。電圧リミッタ回路の負荷となる回路は、実際の半導体装置の内部回路であり、その中には容量，抵抗，インダクタンス，非線形素子、あるいはそれらの組合せなど極めて多種・多様なものが含まれる。しかも、それらの負荷が、時間的に一定ではなく、半導体装置の動作モードによって変化することがある。たとえば、半導体装置が動作状態にあるときと、待機状態にあるときとでは、負荷に流れる電流が大きく異なる。これによって、図７（ｂ）の駆動回路Ｂの出力段のバイアス条件が変化し、その結果増幅器全体の周波数特性も変化する。電圧リミッタ回路を安定に動作させるためには、このような複雑な性質をもった増幅器が常に安定に動作するようにする必要がある。それには、従来の位相補償法だけは不十分である。
【００１４】
上記従来技術の第２の問題点は、半導体チップ上の配置や配線について配慮されていないことである。特に、内部電源電圧ＶLで動作する回路が複数個ある場合の、電圧リミッタ回路の配置やその出力電圧ＶLの配線については配慮されていなかった。
【００１５】
本発明者らは、上記従来技術を半導体メモリに適用した場合、以下に述べるような問題が生ずることを発見した。図３および図４に上記従来技術を半導体メモリに適用した例を示す。図３において、１は半導体メモリチップ全体、３は周辺回路、７は電圧リミッタ回路のうちの駆動回路（電圧リミッタ回路のうちの基準電圧発生回路はここでは記載を省略してある）、１４ａ〜１４ｄはパルス発生回路、２ａ〜２ｄは微細ＭＯＳトランジスタで構成されているメモリマットである。
【００１６】
メモリマットは微細素子を使用しているため、内部電源電圧ＶLで動作させる。駆動回路７とパルス発生回路１４ａ〜１４ｄはこのための回路である。７は内部電源電圧ＶLを発生し、１４ａ〜１４ｄは振幅ＶLのパルスφP1〜φP4をそれぞれ発生する。この例では、パルス発生回路が１４ａ〜１４ｄの４個あるのに対して、駆動回路は７の１個だけである。したがって、この電圧リミッタ回路によって発生した内部電源電圧ＶLを各パルス発生回路に供給するためには、チップの上辺から下辺にわたる長い配線が必要であり、配線の寄生インピーダンスが大きくなって雑音発生の原因となる。このインピーダンスを小さくするために配線幅を太くすると、今度は配線のチップ上の占有面積が増すという問題が生ずる。
【００１７】
図４は、図３における配線が長くなるという問題を避けるために、各パルス発生回路に対応して１個ずつ駆動回路７ａ，７ｂ，７ｃ，７ｄを設けた例である。こうすれば、電圧リミッタ回路とパルス発生回路との間の配線長を短くすることができるが、パルス発生回路数と同じ数（ここでは４個）の電圧リミッタ回路が必要となる。したがって、電圧リミッタ回路のチップ上の占有面積および消費電流が図３の場合に比べて増加する。パルス発生回路の数がさらに大きくなった場合には、電圧リミッタ回路の占有面積と消費電力の増加は、高集積化，低消費電力化を目的とする半導体装置にとって重大な問題となる。
【００１８】
上記従来技術の第３の問題点は、ＣＭＯＳ回路の動作速度について考慮されていないことである。この問題を、微細加工技術の最先端を駆使して製造されるダイナミックランダムアクセスメモリ（以下ＤＲＡＭと略す）を用いて説明する。
【００１９】
図５は、Ｎウェル形ＣＭＯＳ・ＤＲＡＭの回路ブロック構成の一部を示す。図中のメモリセルアレー部はＰ形基板上にある。センスアンプ部はＮチャネルおよびＰチャネルＭＯＳトランジスタから成り、ＰチャネルＭＯＳトランジスタの基板に相当するＮウェルは電源電圧に接続されている。
【００２０】
アイ・エス・エス・シー・シー，エフ・エー・エム１８.６，１９８４年，第２８２頁（ＩＳＳＣＣ，ＦＡＭ１８.６，１９８４，ｐ２８２）において論じられているように、ＭＯＳトランジスタの寸法を小さくしてＤＲＡＭの集積度を上げて行くと、ＭＯＳトランジスタのホットキャリヤによるストレス耐圧の低下などの問題が生じる。これを防ぐために、集積度向上のために微細化が必要なメモリアレーで使用する電源電圧のみを、上記ストレス耐圧を考慮して下げることが考えられる。これは、たとえばＤＲＡＭの周辺回路部（Ｘデコーダ，Ｙデコーダなど）に外部電源電圧ＶCC，センスアンプを含むメモリセルアレー部にＶCCより低い動作電圧ＶL（｜ＶL｜＜｜ＶCC｜）を用いることである。すなわち、図５中のセンスアンプのＰチャネルＭＯＳトランジスタのソースにつながる電圧供給線をＶLとし、周辺回路部の電圧供給線をＶCCとする。
【００２１】
しかしながら、ＣＭＯＳ・ＤＲＡＭにおいて、上述の如くメモリアレー部の動作電圧を低くすると、著しく動作速度が低下することが判明した。詳細な解析の結果、その原因がＰチャネルＭＯＳトランジスタのバックゲートバイアス効果によるしきい値電圧上昇であることが明らかになった。すなわち、Ｐ形基板中のＮウェル中に形成されたＰチャネルＭＯＳトランジスタのソースの電位が内部電源電圧ＶL、Ｎウェル（ＰチャネルＭＯＳトランジスタのバックゲート）の電位が外部電源電圧ＶCCであると、ＰチャネルＭＯＳトランジスタにＶCC−ＶLのバックゲートバイアスがかかり、そのしきい値電圧が上昇する。
【００２２】
図６は、ゲート長１.２μｍ、ゲート幅１０μｍのＰチャネルＭＯＳトランジスタのバックゲート（Ｎウェル）電圧とソース電圧との差（バックゲートバイアス）に対し、しきい値電圧をプロットしたものである。この例では、バックゲートバイアスが２Ｖ印加されると、約０.３５Ｖしきい値電圧が上昇する。現在ＬＳＩで多く用いられている電源電圧ＶCCに対し、たとえばＶL＝３Ｖとすると、０.３５Ｖのしきい値電圧上昇は動作電圧の１０％を越えており、それがそのまま速度劣化につながる。
【００２３】
本発明の他の１つの目的は、上記第１の問題点を解決し、動作の安定は電圧リミッタ回路を提供することにある。
【００２４】
本発明の他の目的は、上記第２の問題点を解決し、低雑音，小占有面積，低消費電力の電圧リミッタ回路を提供することにある。
【００２５】
本発明の更に他の目的は、上記第３の問題点を解決し、高速かつ高信頼性のＣＭＯＳ・ＬＳＩ（large scale intergrated aircuit）を提供することにある。
【００２６】
本発明の目的は、上記した他、更に、超大規模集積回路の実際の構成を提供することにある。
【００２７】
本発明の更に他の目的は、超大規模集積回路の実際のレイアウトを提供することにある。
【００２８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００３０】
上記目的を達成するため、本発明では、エンハンスメント形でしきい値電圧の異なる２個のＦＥＴを用い、それらに一定比の電流を流したときの電位差を取り出して基準電圧とする。
【００３１】
上記第１の問題を解決するため、本発明では、電圧リミッタが多くの種類の負荷を駆動する必要があるときは、電圧リミッタを構成する駆動回路を負荷の種類に応じて複数個に分割し、それぞれに位相補償を施す。負荷の種類や大きさが半導体装置の動作モードによって時間的に変化するときは、各動作モードによって駆動回路や位相補償回路の回路定数を変化させる。あるいは、各動作モードごとに個別の駆動回路を設け、そららの出力を接続して電圧リミッタの出力とする。
【００３２】
上記第２の問題は、電圧リミッタ回路とその出力を電源として用いるパルス発生回路などの負荷回路とを近接して配置し、アドレス信号などの制御信号によって選択／非選択の関係にある複数の負荷回路で１個の電圧リミッタ回路を共有することにより解決される。
【００３３】
上記第３の問題を解決するため、本発明では、ＣＭＯＳ・ＬＳＩにおいてウェル中に形成されたＭＯＳトランジスタのバックゲート（ウェル）電圧を、ソース端に供給される動作電圧と等しくする。
【００３４】
デプリーション形のＦＥＴを用いず、エンハンスメント形でしきい値電圧の異なる２個のＦＥＴを用いるので、それらのしきい値電圧の差を、十分小さくできる（原理的にはいくら小さくてもよい）。したがって、前記従来技術に比べて２個のＦＥＴの特性を合せることは容易であり、従来よりもさらに安定な基準電圧を得ることができる。
【００３５】
電圧リミッタが多くの種類の負荷を駆動する必要があるとき、駆動回路を負荷に応じて複数個に分割し、それぞれに位相補償を施すことによって、負荷の種類に応じた最適な位相補償が可能になる。また、半導体装置の動作モードによって、駆動回路や位相補償回路の回路定数を変化させたり、各動作モードごとに個別の駆動回路を設け、それらの出力を接続して電圧リミッタの出力としたりすることによって、負荷の変動に対応した最適な位相補償が可能になる。それによって動作の安定な電圧リミッタ回路を作ることができる。
【００３６】
電圧リミッタ回路とその出力を電源として用いるパルス発生回路などの負荷回路とを近接して配置することにより、これらの間の配線のインピーダンスを小さくすることができ、発生する雑音のレベルを抑えることができる。また、アドレス信号などの制御信号によって選択／非選択の関係にある複数の負荷回路で１個の電圧リミッタ回路を共有することにより、電圧リミッタ回路の数を減らすことができる。したがって、該回路の占有面積と消費電力とを低減することができる。ここで、電圧リミッタ回路は、負荷回路のうち選択状態にある回路だけを駆動すればよい。したがって、共有することによって電圧リミッタ回路の電流駆動能力を増加させる必要はない。
【００３７】
ＣＭＯＳ・ＬＳＩにおいて、ウェル中に形成されたＭＯＳトランジスタは、ウェル電圧を内部電源電圧ＶLとすることにより、バックゲートバイアス効果によるしきい値電圧の上昇を防ぐことができる。
【発明の効果】
【００３８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３９】
本発明によれば、内部電圧の検査結果がデジタル信号で外部に出力されるので、内部電圧を外部からメモリテスタなどで検査することが容易になる。
【００４０】
以上本発明によれば、超大規模半導体集積回路を実際に設けることができ、かつ、これらの特性，安定動作等も達成することができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明を実施例を用いて説明する。
【００４２】
この説明は、理解を容易にする為に、第１，第２，第３のグループに分け、この順に説明する。よって、それぞれのグループにおいて実際の超大規模集積回路への応用が説明される。しかし、これは、これらのグループが全く独立のものを意味するものでないことは、当業者であれば、理解できるであろう。すなわち、これらのグループは、それぞれ組み合せて実施することが技術的に可能である場合には、その組み合わせを当然に示唆しているのである。更に、以下の説明で明らかになるが、第１，第２、及び第３のグループは、互いに排せきしあう技術ではなく、ほとんどの場合、組合せることにより、より相乗的に効果を発揮する技術であることは、当業者であれば、理解しうるであろう。
【００４３】
〔第１グループ〕
以下、本発明の第１のグループの実施例を図面により説明する。以下の説明では正の基準電圧を発生する場合について説明するが、トランジスタの極性等を逆にすることによって負の基準電圧を発生することもできる。
【００４４】
図１（ａ）に本発明の第１の実施例の回路図を示す。この回路は、ＮチャネルＭＯＳＦＥＴ・Ｑ61〜Ｑ63とＰチャネルＭＯＳＦＥＴ・Ｑ64，Ｑ65から成り、ＶDDは正電圧の外部電源である。ＮチャネルＭＯＳＦＥＴのうち、Ｑ62とＱ63は標準しきい値電圧ＶTEを持つエンハンスメント形ＦＥＴ（以下ＥＭＯＳと略す）であり、Ｑ61はＶTEよりも高いしきい値電圧ＶTEEを持つエンハンスメント形ＦＥＴ（以下ＥＥＭＯＳと略す）である。以下、この回路の動作を説明する。
【００４５】
ＰチャネルＭＯＳＦＥＴ・Ｑ64とＱ65とは、ゲートおよびソースを共有しており、いわゆるカレントミラー回路７０を構成している。すなわち、Ｑ64のドレイン電流Ｉ1とＱ65のドレイン電流Ｉ2との比が一定になるように動作する。その電流比（ミラー比）は、Ｑ64とＱ65との定数比によって定まる。Ｑ61〜Ｑ63の定数が等しく、いずれも飽和領域で動作しているとすると、次の３式が成り立つ。
【００４６】
Ｉ1＝(βEE／２)・(Ｖ1−ＶTEE)2          …（７）
Ｉ1＝(βE／２)・(Ｖ1−ＶR−ＶTE)2       …（８）
Ｉ2＝(βE／２)・(ＶR−ＶTE)2            …（９）
ここでβEEはＥＥＭＯＳ（Ｑ61）のコンダクタンス係数、βEはＥＭＯＳ（Ｑ62，Ｑ63）のコンダクタンス係数、Ｖ1はノード６１の電圧である。（７）〜（９）式より、
Ｖ1＝２ＶR                              …（10）
ＶR＝(ＶTEE−ｘＶTE)／(２−ｘ)          …（11）
ただし、
ｘ＝(αβE)／(βEE)                     …（12）
ここでαはカレントミラー回路７０のミラー比（Ｉ1：Ｉ2＝α：１）である。特にＱ64とＱ65の定数が同一の場合はα＝１である。このとき、βEE≒βEならば
ＶR＝ＶTEE−ＶTE                        …（13）
となる。すなわち、基準電圧ＶRとしてＥＥＭＯＳとＥＭＯＳとのしきい値電圧の差の電圧が得られ、これは外部電源ＶDDの電圧に依存しない安定な電圧である。なお、ＶRのかわりにＶ1（＝２ＶR）を基準電圧として用いてもよい。
【００４７】
この基準電圧発生回路の特徴は、前記の従来技術に比べてＭＯＳＦＥＴの特性を合せることが容易なことである。Ｑ61〜Ｑ63を飽和領域で動作させるためには、ＶTEE≧２ＶTE、すなわちＶTEE−ＶTE≧ＶTEであればよい。しきい値電圧差ＶTEE−ＶTEは従来に比べて小さく（たとえば０.７Ｖでき、チャネル領域の不純物プロファイルの相違を従来に比べて小さくできるからである。
【００４８】
本発明による回路ではしきい値電圧の温度依存性ｄＶT／ｄＴの差異を小さくできるので、温度に対しても安定な基準電圧を得ることができるが、さらに温度依存性を小さくするにはミラー比αを調整すればよい。次にその方法を説明する。（１１）式を温度Ｔによって微分すると、
dＶR／dＴ＝(1／(2−ｘ))・(dＶTEE／dＴ)
−(ｘ／(2−ｘ))・(dＶTE／dT)…（14）
したがってｄＶTEE／ｄＴ＝ｘ・ｄＶTE／ｄＴとなるようにミラー比αを設定すれば、基準電圧の温度依存性ｄＶR／ｄＴ＝０にできる。
【００４９】
なお、本回路に用いるＭＯＳＦＥＴのチャネル長は、ある程度長い方が望ましい。たとえば、半導体装置の他の回路でチャネル長１μｍ程度のＭＯＳＦＥＴが用いられていたとしても、本回路ではそれよりも長い、たとえば５μｍ以上のチャネル長のＭＯＳＦＥＴを用いるのがよい。（７）〜（９）式では簡単のため、飽和領域のドレイン電流はゲート・ソース間電圧にのみ依存するとしたが、実際にはドレイン・ソース間電圧によっても多少変化する。チャネル長が長いほどこの変化の割合（ドレインコンダクタンス）が小さく、したがって基準電圧の安定度が良くなる。また、短チャネル効果によるしきい値電圧変動を抑えるためにも、チャネル長は長い方がよい。
【００５０】
図１ (ａ)，(ｂ)，(ｃ) の回路では、基準電圧を作るためのＭＯＳＦＥＴ・Ｑ61〜Ｑ63のバックゲートはそれぞれのソースに接続されているが、共通の基板端子に接続するようにしてもよい。しかし、ＭＯＳＦＥＴのしきい値電圧はバックゲート電圧によって変化するので、その影響を避けるためにはソースに接続した方がよい。
【００５１】
ここで本発明に用いるカレントミラー回路について補足しておく。カレントミラー回路は、図１（ａ）の実施例に用いられている２個のＭＯＳＦＥＴから成る回路に限られない。たとえば、図１（ｂ）または（ｃ）の回路でもよい。これらの回路はそれぞれカスコード形，ウィルソン形という名称で知られている回路である。これらの回路の特徴は、ミラー特性が良いことである。すなわち、図１（ａ）のカレントミラー回路では、Ｑ64とＱ65のドレイン・ソース間電圧の変化によってミラー比αがわずかに変化するが、図１（ｂ）または図１（ｃ）の回路ではその変化量が少ない。したがって、本発明に適用した場合、ミラー比をより正確に設定でき、より安定な基準電圧を得ることができる。また、カレントミラー回路としては、図１（ｄ）に示すような、ＭＯＳＦＥＴのかわりにバイポーラトランジスタを用いた回路でもよい。以下の実施例では、簡単のため、主として図１（ａ）のカレントミラー回路を用いた図を掲げてあるが、これらの実施例に図１（ｂ）〜（ｄ）の回路を適用してもよいことは言うまでもない。
【００５２】
図８に本発明の第２の実施例を示す。この回路は図１（ａ）のＱ63を抵抗Ｒ61で置き換えたものである。Ｑ61とＱ62の定数が等しく、いずれも飽和領域で動作しているとすると、次の３式が成り立つ。
【００５３】
Ｉ1＝(βEE／２)・(Ｖ1−ＶTEE)2          …（15）
Ｉ1＝(βE／２)・(Ｖ1−ＶR−ＶTE)2       …（16）
Ｉ2＝ＶR／Ｒ61                          …（17）
これらの式より、ミラー比α＝１，βEE≒βEとして計算すると、
ＶR＝ＶTEE−ＶTE                        …（18）
となり、基準電圧ＶRとしてＥＥＭＯＳとＥＭＯＳとのしきい値電圧の差の電圧が得られる。
【００５４】
本実施例の特徴は、ＥＥＭＯＳとＥＭＯＳとのしきい値電圧の差を、図１（ａ）の場合よりもさらに小さくできる（原理的にはいくら小さくてもよい）ことである。そのため、ＭＯＳＦＥＴの特性を合せることがさらに容易である。ただし、通常のＭＯＳプロセスでは、一般に抵抗よりもＭＯＳＦＥＴの方が占有面積が小さくできるので、しきい値電圧差がある程度大きくてもよい場合は図１（ａ）の実施例の方が望ましい。
【００５５】
図９（ａ）に本発明の他の実施例を示す。図１（ａ）の実施例との相違点は、電流Ｉ1とＩ2との比を一定に保つ方法にある。図１（ａ）の場合は、カレントミラー回路７０が直接Ｉ1とＩ2の比を一定に保っていたが、本実施例では２組のカレントミラー回路７１および７２が間接的にこれを実現する。すなわち、４個のＮチャネルＭＯＳＦＥＴから成るカレントミラー回路７１（これは前述のカスコード形である）がＩ2とＩ3とを一定比に保つと同時に、２個のＰチャネルＭＯＳＦＥＴから成るカレントミラー回路７２がＩ3と（Ｉ1＋Ｉ2）とを一定比に保つ。これによりＩ1とＩ2との比が一定に保たれる。たとえば、回路７１のミラー比をＩ2：Ｉ3＝１：１、回路７２のミラー比をＩ3：（Ｉ1＋Ｉ2）＝１：２とすれば、Ｉ1：Ｉ2＝１：１となる。
【００５６】
本実施例の特徴は、Ｑ62のドレイン・ソース間電圧がほぼ一定になることである。図１（ａ）の実施例では、Ｑ62のドレイン（ノード６２）の電圧はほぼＶDD−｜ＶTP｜（ＶTPはＰチャネルＭＯＳＦＥＴのしきい値電圧）であり、これは外部電源電圧ＶDDの変動によって変化する。ドレイン電圧の変化は、ドレインコンダクタンスによるドレイン電流の変化をもたらし、基準電圧ＶRの変動を招く。それに対して本実施例では、Ｑ62のドレイン電圧は２ＶRに保たれているので、ＶDDに対してより安定な基準電圧を得ることができる。
【００５７】
図９（ｂ）の回路の同様な趣旨の実施例である。この回路では、２個のＥＥＭＯＳから成るカレントミラー回路７３がＩ2とＩ4とを一定比に保ち、２個のＰチャネルＭＯＳＦＥＴから成るカレントミラー回路７２が、Ｉ4と（Ｉ1＋Ｉ2）とを一定比に保つことにより、Ｉ1とＩ2の比が一定に保たれる。
【００５８】
これまでの実施例は、いずれもＮチャネルＭＯＳＦＥＴのしきい値電圧差を基準とする回路であったが、ＰチャネルＭＯＳＦＥＴのしきい値電圧差を、基準とすることもできる。図１０（ａ），（ｂ）にその例を示す。Ｑ74は標準しきい値電圧ＶTPを持つＰチャネルＭＯＳＦＥＴであり、Ｑ73はＶTPよりも低い（負で絶対値が大きい）しきい値電圧ＶTPEを持つＰチャネルＭＯＳＦＥＴである。Ｑ74とＱ73がいずれも飽和領域で動作しているとすると、次の２式が成り立つ。
【００５９】
Ｉ1＝（βPE／２)・(−Ｖ3−ＶTPE)2           …（19）
Ｉ2＝（βP／２)・(ＶR−Ｖ3−ＶTP)2          …（20）
ここでＶ3はノード６３の電圧、βPE，βEはそれぞれＱ73，Ｑ74のコンダクタンス係数である。こららの式より、Ｉ1：Ｉ2＝１：１、βPE≒βEとして計算すると、
ＶR＝ＶTP−ＶTPE                            …（21）
となり、基準電圧ＶRとしてＰチャネルＭＯＳＦＥＴのしきい値電圧差が得られる。
【００６０】
本実施例は、Ｐ形の基板上に形成される半導体集積回路であって安定な基準電圧を必要とするものに組み込むのに好適である。前述のように、基準電圧を作るためのＭＯＳＦＥＴのバックゲートはそれぞれのソースに接続することが望ましい。しかし、Ｐ形の基板上の半導体集積回路では、ＮチャネルＭＯＳＦＥＴは基板上に直接形成され、そのバックゲートはすべて共通の基板端子に接続されるのが普通である。したがって基板電圧が変動すると、ＮチャネルＭＯＳＦＥＴのしきい値電圧が変化する。それに対して、ＰチャネルＭＯＳＦＥＴはＮ形のウェル内に形成されるので、各ＭＯＳＦＥＴのバックゲート（ウェル）をソースに接続することによって、基板電圧変動の影響を受けないようにすることができる。たとえば、ＤＲＡＭでは、Ｐ形の基板を用い、チップ上に設けた基板電圧発生回路で発生した電圧（通常−３Ｖ程度）を基板に印加するのが普通である。しかしこの基板電圧は、外部電源電圧の変動やメモリの動作によって変動しやすい。このような場合には、本実施例の回路が特に有効である。逆に、Ｎ形の基板上に形成される半導体集積回路では、ＮチャネルＭＯＳＦＥＴのしきい値電圧差を基準とする回路の方がよい。
【００６１】
図１０（ｂ）も同様にＰチャネルＭＯＳＦＥＴのしきい値電圧差を基準とする回路である。これまでの実施例との相違点は、動作点（動作電流）の設定方法にある。これまでの実施例は、基準電圧発生回路内で自動的に動作点が定まる、いわゆるセルフバイアス方式の回路であった。しかし、本回路では、動作点を設定するための回路７６が独立に設けられている。動作点設定回路７６に流れる電流Ｉ5は、主として抵抗Ｒ62（ＭＯＳＦＥＴで置換してもよい）によって定まる。基準電圧発生回路の動作電流Ｉ1およびＩ2は、Ｉ5と２組のカレントミラー回路７２および７５によって定まる。たとえば、回路７２のミラー比をＩ5：（Ｉ1＋Ｉ2）＝１：２、回路７５のミラー比をＩ5：Ｉ2＝１：１とすれば、Ｉ1＝Ｉ2＝Ｉ5となる。
【００６２】
本回路は、動作点設定回路が独立しているので、セルフバイアス方式の回路よりも、デバイスのばらつきによる動作点の変動が少なく、したがって消費電流のばらつきが少ないという特徴がある。
【００６３】
なお、セルフバイアス方式の回路では、起動回路を付けておくことが望ましい。起動回路とは、回路が望ましくない安定点に陥るのを防止するための回路である。たとえば図９（ａ）の回路では、望ましい安定点は前述のように正常にＶRを発生している状態であり、このときノード６３の電圧Ｖ3＝２ＶR、ノード６４の電圧Ｖ4≒ＶDD−｜ＶTP｜である。しかし、これ以外にもＩ1＝Ｉ2＝０という安定点があり、このときＶ3＝０、Ｖ4＝ＶDD、ＶＲ＝０である。回路がこの安定点に陥るのを防ぐには、たとえば図１１に示すような起動回路７７を付ければよい。ＰチャネルＭＯＳＦＥＴ・Ｑ75，Ｑ76および抵抗Ｒ63（ＭＯＳＦＥＴによって置換してもよい）は電流源を構成している。回路が望ましくない安定点にあるときはＶ3＝０でＥＥＭＯＳ・Ｑ77は非常通状態であるから、ノード６０が電流源によって充電される。するとＱ78が導通状態になってノード６３の電圧を上昇させ、回路を望ましくない安定点から脱出させるように働く。回路が望ましい安定点に到達するとＶ3がＶTEEを越えてＱ77が導通状態になり、ノード６０の電圧が下がる。するとＱ78は非導通状態になり、基準電圧発生回路本体の動作には影響を及ぼさなくなる。
【００６４】
次に、本発明をＤＲＡＭに適用した例を示す。図１２は、メモリアレーを外部電源電圧ＶCCよりも低い内部電圧ＶLで動作させるために、オンチップ電圧リミッタを設けたＤＲＡＭの構成図である。内部電圧ＶLを発生するために、本発明による基準電圧発生回路を用いている。図中、６は本発明による基準電圧発生回路、２４は差動アンプ、７ａおよび７ｂはバッファ、３０はワード線昇圧回路、２はメモリセルＭＣを縦横に配列したメモリアレー、３３はセンスアンプ、３１はワードドライバである。
【００６５】
差動アンプ２４と２個の抵抗Ｒ21，Ｒ22は、基準電圧発生回路６の出力電圧ＶRから、次式のようにメモリアレーの動作電圧ＶR′を作るための回路である。
【００６６】
ＶR′＝((Ｒ21＋Ｒ22)／(Ｒ22))・ＶR      …（22）
ＶRは、前述のようにＦＥＴのしきい値電圧差を基準としているため、必ずしもメモリアレーの動作電圧として適当な電圧であるとは限らない。そのためにこの回路によってＶRからＶR′への変換を行っている。たとえば、ＶR＝１Ｖ，ＶR′＝３Ｖならば、Ｒ21：Ｒ22＝２：１とすればよい。また、Ｒ21とＲ22を可変にして、ＶR′の微調整、いわゆるトリミングができるようにしてもよい。トリミングの方法としては、たとえば前記米国特許に記載されている方法を用いることができる。
【００６７】
バッファ７ａおよび７ｂは、ＶR′の電流駆動能力を高めるための回路である。バッファは、ＭＯＳＦＥＴ・Ｑ21〜Ｑ24と電流源Ｉ25から成る差動アンプと、ＭＯＳＦＥＴ・Ｑ26と電流源Ｉ27から成る出力段によって構成されている。なお、７ｂの構成は７ａと同一なので、図では記載を省略してある。この回路は、出力段から差動アンプの入力へフィードバックがかかっているので、出力ＶL1，ＶL2の電圧が入力電圧ＶR′に追随するように動作する。すなわち、電圧値はそのままで駆動能力の大きな出力ＶL1，ＶL2を得ることができる。ＶL1，ＶL2は、それぞれセンスアンプ，メモリセルのワード線を駆動するのに用いられる。本実施例では、ワード線電圧をメモリアレーの動作電圧（ここではＶL1）よりも高くする、ワードブーストと呼ばれる手法を用いている。そのために、ワード線昇圧回路３０を設けてある。そのために、ワード線昇圧回路３０を設けてある。ただし、３０の電源は、外部電源ＶCCではなく内部電源ＶL2である。したがって、ワード線駆動信号φXはＶL2を基準に昇圧される。ワードドライバ３１は、φXとデコーダ出力ＸＤとを受けて、ワード線ＷＬを駆動する。
【００６８】
本実施例に用いられているセンスアンプ３３は、ＰチャネルＭＯＳＦＥＴ・Ｑ125，Ｑ126とＮチャネルＭＯＳＦＥＴ・Ｑ127，Ｑ128から成る、通常のＣＭＯＳセンスアンプである。３３は、φSを高レベルに、／φSを低レベルにしてＭＯＳＦＥＴ・Ｑ136，Ｑ137を導通させることにより、起動される。ただし、Ｑ137のソースは、外部電源ＶCCではなく内部電源ＶL1に接続されているので、３３は動作することにより、データ線の高レベル側はＶL1に、低レベル側は設置電位になる。すなわち、データ線の振幅はＶL1に抑えられる。
【００６９】
次に、本発明をＤＲＡＭに適用した他の実施例を紹介する。図１３は本発明を適用した１６ＭビットＤＲＡＭの回路図、図１４はチップ内レイアウト図、図１５は電圧リミッタ１３の詳細レイアウト図である。なお、レイアウト図においては、簡単のため、一部の回路は記載を省略してある。図中、１は半導体チップ、２はメモリアレー、３１はワードドライバ、３２はロウデコーダ、３３はセンスアンプ、３４はデータ線プリチャージ回路、３５はデータ線選択回路、３６Ｌおよび３６Ｒはスイッチ回路、３７はカラムデコーダ、３８はメインアンプ、３９はデータ出力バッファ、４０はデータ入力バッファ、４１は書込み回路、４２はロウアドレスバッファ、４３はカラムアドレスバッファ、４４はタイミング発生回路、４５はセンスアンプ駆動信号発生回路、４６はワード線電圧発生回路、４７はデータ線プリチャージ線圧発生回路、４８は基板電圧発生回路である。電圧リミッタ回路１３の中の６は本発明による基準電圧発生回路、６ａは電圧変換回路、７ａ，７ｂ，７ｃは駆動回路、４ａ，４ｂ，４ｃは接地ＶSSのボンディングパッド、５ａ，５ｂは外部電源電圧ＶCCのボンディングパッドである。基準電圧発生回路６は外部電源電圧ＶCC（ここでは５Ｖ）に対して安定化された電圧ＶR（ここでは１.１Ｖ）を発生し、電圧変換回路６ａはそれぞれＶR′（ここでは３.３Ｖ）に変換する。駆動回路は、ＶR′をもとに、メモリアレー用の電源電圧ＶL1、周辺回路用の電源電圧ＶL2を発生する。この例では、ＶL1，ＶL2の電圧レベルは、ともに３.３Ｖである。
【００７０】
本実施例の第１の特徴は、周辺回路にも電圧リミッタ回路を適用したことである。ＶL1は４５および４７に、ＶL2は３２，３７，３８，４０，４１，４２，４３，４４，４６，４８にそれぞれ供給される。すなわち、データ出力バッファ３９以外の回路は内部電源電圧ＶL1もしくはＶL2で動作する。周辺回路をも外部電源電圧ＶCCよりも低い安定化された電圧ＶL1で動作させることにより、周辺回路で消費される電力を低減することができ、またその動作を安定化することができる。
【００７１】
本実施例の第２の特徴は、電圧リミッタ回路１３を半導体チップの中央に配置したことである。これにより、内部電源電圧ＶL1，ＶL2の配線１１ａ，１１ｂのインピーダンスによる電圧降下が小さくなる。そのため、ＶL1，ＶL2を電源とする回路の動作が安定かつ高速になる。
【００７２】
本実施例の第３の特徴は、接地配線の方法にある。まず、基準電圧発生回路および電圧変換回路用としては、専用の短い接地配線８を設ける。次に、駆動回路用としては接地配線９ａおよび９ｂを設ける。そして、電圧リミッタ回路用のボンディングパッド４ｂは、他の回路用のボンディングパッド４ａ，４ｃとは別に設ける。これにより、各回路が動作するときに流れる電流によって接地配線上に発生する雑音が、他の回路に悪影響を与えるのを防止できる。特に、基準電圧発生回路および電圧変換回路の接地配線に雑音が生ずると、内部電源電圧ＶL1，ＶL2のレベルが変動し、チップ内のほとんどすべての回路に影響を与えるので、この配線８は極力短くし、かつ他の接地配線とは分離しておくことが望ましい。そのためには、ポンディングパッドから別にしておくのが最も望ましいが、ボンディングパッドは共通にして配線の取り出し部から分離するという方式でもよい。また、図には示していないが、メモリアレー用の接地配線も、他の配線とは分離しておくことが望ましい。なぜならば、ＤＲＡＭでは、センスアンプが増幅動作を行うとき、多数のデータ線（その容量は通常合計数千ｐＦ）が同時に充放電され、接地配線に大きな雑音が発生するからである。
【００７３】
本実施例の第４の特徴は、電源配線の方法にある。外部電源電圧ＶCC用のボンディングパッドは、メモリアレー用の５ａと、周辺回路用の５ｂとで別に設ける。メモリアレー用の駆動回路７ａは５ａに、周辺回路用の駆動回路７ｂ，７ｃは５ｂにそれぞれ近接して配置する。これにより、電源電圧１０ａ，１０ｂでの電圧降下を低減できる。もちろんこの電圧降下分は各駆動回路で吸収するようになっているが、降下分があまりに大きいと吸収しきれなくなり、内部電源電圧ＶL1もしくはＶL2の低下を招くことがある。これを防ぐためには、本実施例のように、配線１０ａ，１０ｂのインピーダンスを小さくすることが望ましい。周辺回路用とメモリアレー用とでボンディングパッドを別に設けたのは、上述の接地の場合と同様、回路が動作するときに流れる電流によって電源電線上に発生する雑音が、他の回路に悪影響を与えるのを防止するためである。基準電圧発生回路および電圧変換回路用の電源は、ここでは５ｂから配線しているが、もちろん別のボンディングパッドを設けてもよい。
【００７４】
なお、図には示していないが、データ出力バッファ用の接地配線および電源配線も、他の接地配線および電源配線とはそれぞれ分離しておくことが望ましい。なぜならば、データ出力バッファが動作するときには外部負荷（通常数百ｐＦ）が充放電されるため、接地配線および電源配線（データ出力バッファは外部電源電圧ＶCCで直接動作する）に大きな雑音が発生するからである。
【００７５】
以下、本実施例の各部について詳細に説明する。
【００７６】
まず、基準電圧発生回路６について述べる。基準電圧発生回路としては、図１（ａ）〜（ｄ），図８〜図１１に示した回路を用いることができる。ここで、前述のように、基板電位変動の影響を少なくするためには、各ＭＯＳＦＥＴのバックゲートはそれぞれのソースに接続することが望ましい。たとえば図１０（ａ），（ｂ）の回路では、ＰチャネルＭＯＳＦＥＴ・Ｑ73とＱ74とのしきい値電圧差が基準電圧ＶRとなる。この場合は、Ｑ73とＱ74としては、たとえば図１６（ａ），（ｂ）に示す構造のＰチャネルＭＯＳＦＥＴを用いればよい。同図１６（ａ）はレイアウト図、図１６（ｂ）は断面図である。図中、１０１はＰ形の半導体基板、１０２はＮ形のウェル、１０３はＮ＋拡散層、１０７はＰ＋拡散層、１０４はアイソレーション用のＳｉＯ2、１０６はゲートとなる多結晶シリコンもしくは金属、１１３は層間絶縁膜、１０８は配線層、１１５は保護膜、１１６はコンタクト孔である。ソース拡散層（図の左側のＰ＋拡散層）とＮウェルとが、配線層１０８によって接続されている。この端子が図１０（ａ），（ｂ）の回路図のノード６６に相当する。この構造は通常のＣＭＯＳプロセスで作ることができる。図１７（ａ），（ｂ）は、ウェルを二重構造にした例である。図中，１１１はＮ形の基板、１１２はＰ形のウェルである。このように、ウェルを二重構造にして、外側のウェル１１２の電位を固定（たとえば接地）することにより、基板１１１とＭＯＳＦＥＴのバックゲート１０２とが静電的にシールドされる。したがって、それらの間の寄生容量を介した干渉雑音を防止でき、基板電位変動の影響をほぼ完全になくすることができる。なお、基板１１１はたとえば外部電源ＶCCに接続すればよい。この構造は通常のＣＭＯＳプロセスにウェルを形成する工程を一つ追加するだけで作ることができ、比較的低コストで大きな効果が得られる。
【００７７】
図１（ａ）〜（ｄ）、図８、図９（ａ），（ｂ）図１１の回路では、ＮチャネルＭＯＳＦＥＴ・Ｑ61とＱ62とのしきい値電圧差が基準電圧となる。これらの回路を用いる場合は、図１６（ａ），（ｂ）または図１７（ａ），（ｂ）において導電形を逆にした構造のＮチャネルＭＯＳＦＥＴを用いればよい。
【００７８】
基準電圧を発生するための一対のＭＯＳＦＥＴ図１０（ａ），（ｂ）の場合はＱ73とＱ74、図１（ａ）〜（ｄ）、図８、図７（ａ），（ｂ）、図１１の場合はＱ61とＱ62）のレイアウトパターンは、幾何学的に合同な図形とし、配置する方向も同一にするのが、製造プロセスのばらつきの影響を少なくする意味で望ましい。たとえば、ソース・ドレイン拡散層上のコンタクト孔の配置方法を同一にすることにより、拡散層抵抗の影響を同じにすることができる。また、チャネルの方向を同じにすることにより、結晶面方向による移動度の差の影響をなくすことができる。
【００７９】
次に、電圧変換回路６ａについて述べる。電圧変換回路の一実現方法を図１８に示す。図中、２４は差動増幅器、２５はトリミング回路、Ｑ39〜Ｑ47およびＱ49はＰチャネルＭＯＳＦＥＴ、Ｆ4〜Ｆ7はヒューズである。これに関連する実施例が図３５，図３７，図３９（ａ）で説明されるので、これを参照すれば、一層明らかになるであろう。この回路は、基準電圧ＶRの定数倍の電圧ＶR′を発生する。また、製造プロセスなどによるＶRのばらつきを補償するための電圧の微調整（トリミング）が可能である。
【００８０】
差動増幅器２４の入力端子の一方には、ＶRが入力され、他方にはＶR′をＭＯＳＦＥＴＱ44〜Ｑ47およびＱ39〜Ｑ42によって分割した電圧ＶR″が帰還されている。２４の増幅率が十分大きいとすれば、出力電圧ＶR′は次式で与えられる。
【００８１】
ＶR′＝((ＲT1＋ＲT2)／ＲT2)・ＶR
ここで、ＲT1はＱ44〜Ｑ47から成る回路を等価的に抵抗とみなしたときの抵抗値、ＲT2はＱ39〜Ｑ42から成る回路を等価的に抵抗とみなしたときの抵抗値である。ヒューズを切断することによりＲT1，ＲT2が変わるので、ＶR′を調整することができる。ＶR，ＶR′の標準値は、前述のようにそれぞれ１.１Ｖ，３.３Ｖであるから、ヒューズを切断しないときはＲT1：ＲT2＝２：１としておく。ＶR＞１.１ＶのときはＦ4〜Ｆ6を切断することによりＲT2を大きくし、ＶR＜１.１ＶのときはＦ7を切断することによりＲT1を大きくして、ＶR′が標準値から大きくはずれないように調節することができる。
【００８２】
ＭＯＳＦＥＴ・Ｑ49およびＱ50はテストモードのときにＶR′＝０Ｖとするためのものである。テストモードのときは信号ＴEがＶCCレベルになり、出力ＶR′は０Ｖになる。
【００８３】
図１８に示した回路は、米国特許第４１００４３７号に記載されている回路に比べて、通常のＭＯＳプロセスで作った場合の占有面積が小さいという利点がある。すなわち、米国特許に記載されている回路では、出力電圧ＶR′を分割するための素子として、抵抗を用いていたのに対し、図１８の回路ではＭＯＳＦＥＴを用いている。回路の消費電流を低減するためには、電圧分割用素子の等価抵抗はかなり大きく（数百ｋΩ程度）なければならない。通常のＭＯＳプロセスでは、抵抗よりもＭＯＳＦＥＴの方が、小面積で等価抵抗の大きい素子が得られる。ただし、ＭＯＳＦＥＴを用いると、そのしきい値電圧の変動によってＶR′の特性が変動することが懸念されるが、ＭＯＳＦＥＴのチャネル幅・チャネル長を十分大きくしてばらつきを抑え、バックゲートをソースに接続して基板電位変動の影響を回避し、さらにしきい値電圧のばらつき分も見込んでヒューズの切断方法を選択することにより、解決できる。なお、このトリミングに用いるＭＯＳＦＥＴは、基板電位変動の影響を少なくするため、図１６（ａ），（ｂ）または図１７（ａ），（ｂ）に示した構造にすることが望ましい。
【００８４】
基準電圧ＶR，ＶR′の端子には、接地との間に大きな容量のキャパシタを付加しておくのが望ましい。これは、ＶR，ＶR′の高周波に対するインピーダンスを低減させ、高周波雑音をバイパスさせるためである。特に、図１５のように、ＶR′の配線１２ａがやむを得ず他の配線と交差する場合には、電圧リミッタ回路の動作を安定化する（発振を防止する）意味もある。この理由を図１９を参照して説明する。
【００８５】
駆動回路７ａ，７ｂは、それぞれＶR′から電流駆動能力の大きい電圧ＶL1，ＶL2を作る。このＶL1，ＶL2自体、あるいはパルス発生回路１４のようなＶL2を電源として動作する回路の出力（その電圧レベルはＶL2）の配線１６がＶR′の配線が、ＶR′の配線１２ａと交差していると、１７ａ〜１７ｃに示すように、配線間の寄生容量ＣC3を介した帰還ループが生ずる。このループの利得が１（０ｄＢ）より大きいと回路は発振し、１より小さくても余裕が少ないと回路動作が不安定になる。これを防止するためには、ＶR′と接地との間にＣC1〜ＣC3よりも十分大きなキャパシタＣR1，ＣR2を挿入し、ループの利得を十分小さく（たとえば−１０ｄＢ以下）しておけばよい。
【００８６】
ここで用いるキャパシタの実現方法の一例を図２０（ａ），（ｂ）に示す。図２０（ａ）はレイアウト図、図２０（ｂ）は断面図である。図中、１０１はＰ形の半導体基板、１０２はＮ形のウェル、１０３はＮ＋拡散層、１０４はアイソレーション用のＳｉＯ2、１０５はゲート絶縁膜、１０６はゲートとなる多結晶シリコンもしくは金属、１１３は層間絶縁膜、１０８は配線層、１１５は保護層、１１６はコンタクト孔である。キャパシタは、通常のＭＯＳキャパシタと同じように、ゲート絶縁膜をはさんで、ゲート１０６と基板表面１０２ａとの間に形成される。キャパシタ絶縁膜として薄いゲート絶縁膜を用いているために、比較的小面積で大きな静電容量が得られるのが特徴である。ただし、通常のＭＯＳキャパシタと異なる点は、ゲート下にＮウェルがあるためにしきい値電圧（フラットバンド電圧）が負であることである。したがって、ゲート側が正になるように一方向の電圧が印加されるかぎり、その収電容量はほとんど一定であるという特徴がある。このキャパシタを作るのに必要な工程は、ウェル形成，アイソレーション領域形成，ゲート絶縁膜形成，ゲート形成，拡散層形成、および配線の各工程であるが、これらはいずれも通常のＣＭＯＳプロセスに含まれている工程である。したがって、ＣＭＯＳプロセスで製造される半導体装置ならば、本キャパシタを作るために特に工程を追加する必要はない。
【００８７】
駆動回路７ａ，７ｂの一実現方法を図２１（ａ）に示す。図中、２１は差動増幅器であり、ＭＯＳＦＥＴ・Ｑ21〜Ｑ25から成る。２２は出力段であり、ＭＯＳＦＥＴ・Ｑ26〜Ｑ27から成る。ＣLは駆動回路の負荷（メモリアレーもしくは周辺回路）を等価的に１つのキャパシタで表したものである。差動増幅器２１の２個の入力端子のうち、一方には基準電圧ＶR′が入力され、他方には出力段からＶL1（ＶL2）が帰還されている。したがって、この回路はＶL1（ＶL2）がＶR′に追随するように動作する。２３は２１，２２から成る帰還増幅器の動作を安定にするための、いわゆる位補償回路である。ＭＯＳＦＥＴ・Ｑ28〜Ｑ30は、駆動回路が非活性状態のとき出力を高インピーダンスにするため、およびテストモードのときにＶL1（ＶL2）をＶCCレベルにするためである。すなわち、非活性状態のときはテスト信号ＴＥが低レベル、活性化信号φ1′（φ2′）が低レベルであり、Ｑ26のゲートＶCCレベルになり、出力ＶL1（ＶL2）が高インピーダンスになる。また、このときはＱ25，Ｑ27が非導通状態になるため、回路の消費電力が低減される。テストモードのときは、ＴＥがＶCCレベルになり、Ｑ6のゲートが低レベルになり、ＶCCが直接出力される。駆動回路７ｃの一実現方法を図２１（ｂ）に示す。この回路でも、活性化信号φ3′が低レベルのときは、出力は高インピーダンスになる。なお、この回の位相補償回路は７ｂのそれで兼用できる（７ｂと７ｃは並列に接続されているため）ので、ここには特に位相補償回路は設けていない。
【００８８】
前述のように、駆動回路７ａはＶL1を、７ｂと７ｃとはＶL2を発生するための回路である。通常状態では、７ｃは常に活性化され、７ａと７ｂはメモリが動作状態のときのみ活性化される。そのため、活性化信号φ3′は常にＶCCレベル、φ1′とφ2′とはメモリの動作タイミング（タイミングの詳細は後述に従ってＶCCレベルになる。テストモードのときは、φ1′，φ2′，φ3′はすべて低レベルになり、テスト信号ＴＥがＶCCレベルになる。このときＶL1とＶL2は共にＶCCに等しくなる。これは、外部電源電圧を直接印加して、メモリの動作（たとえばアクセス時間の電源電圧依存性）を調べるのに有効である。電源投入直後はＶL1とＶL2の立上りを早くするために、φ1′，φ2′，φ3′をすべて活性化することが望ましい。また、後述のように、ＶL2はワード線電圧ＶCHおよび基板電圧ＶBBを発生するのに用いられる。そこで、ＶCHおよびＶBBの電圧レベルが標準値から外れたときにφ2′を活性化するようにすると、これらの電圧の安定度をよくすることができる。なお、活性化信号φ1′，φ2′，φ3′およびテスト信号ＴＥの高レベルをＶL2でなくてＶCCとしているのは、ＰチャネルＭＯＳＦＥＴ・Ｑ28，Ｑ29を確実に非導通状態にするためである。
【００８９】
駆動回路７ａと７ｂとは、電流駆動能力が大きくなければならない。メモリが動作状態のとき、７ａと７ｂとは大きな（数百〜数千ｐＦ）負荷容量を駆動する必要があるからである。特に７ａは、センスアンプが増幅動作をするとき、多数のデータ線を駆動しなければならない。たとえば、データ線１本の容量を０.３ｐＦ、同時に動作するセンスアンプの数を８１９２とすると、合計の容量は２５００ｐＦにもなる。そのため、７ａ，７ｂの出力ＭＯＳＦＥＴ・Ｑ26としては、たとえばチャネル幅／チャネル長が３０００μｍ／１.２μｍ程度のものを用いる。７ｃは、メモリが待機状態のときにリーク電流を保証する程度の電流駆動能力があればよいので、その出力ＭＯＳＦＥＴは１００μｍ／１.２μｍ程度でよい。
【００９０】
接続回路１５は、ＶL1とＶL2との電位差が大きくなりすぎないようにするためのものである。ＶL2とＶL1との電位差が大きいと、メモリアレーと周辺回路との間で信号の授受のミスマッチが起こりうるからである。この回路の一例を図２２に示す。図中、Ｑ1，Ｑ2，Ｑ5はＮチャネルＭＯＳＦＥＴ、Ｑ4はＰチャネルＭＯＳＦＥＴである。ＮチャネルＭＯＳＦＥＴのしきい値電圧をＶTNとすると、Ｑ1はＶL1−ＶL2＞ＶTNのときに、Ｑ2はＶL2−ＶL1＞ＶTNのときにそれぞれ導通する。したがって、ＶL1とＶL2との電位差はＶTN以内に保たれる。Ｑ5のゲートには電源投入直後にのみ高レベルになる信号ＷＫが入力されている。これは特に、ＶL1とＶL2との負荷の時定数が大きく異なる場合に、電位差が生ずるのを防止するのに有効である。Ｑ1，Ｑ2，Ｑ5のいずれも非導通の場合でもコンダクタンスの比較的小さいＭＯＳＦＥＴ・Ｑ4は導通している。これは、たとえばメモリが待機状態にある間に、ＶL1＝ＶL2とする役割を果たす。
【００９１】
メモリアレー２内には、ＭＯＳＦＥＴＱ121とキャパシタＣ122から成る、いわゆる１トランジスタ・１キャパシタ形ダイナミックメモリセルＭＣijが、ワード線ＷＬiとデータ線ＤＬjとの交点に配置されている。図にはワード線は２本、データ線は１対しか示していないが、実際には縦横に多数配置されている。キャパシタＣ122の一端ＰＬ（プレート）は直流電流に接続する。その電圧レベルは任意であるが、キャパシタＣ122の耐圧の観点からは、メモリアレーの動作電圧の１／２、すなわちＶL1／２が望ましい。
【００９２】
ワードドライバ３１は、ロウデコーダ３２の出力を受けて、選択されたワード線を駆動する回路である。本実施例では、ワード線電圧をメモリアレーの動作電圧（ここではＶL1＝３.３Ｖ）よりも高くする。いわゆるワード線昇圧方式を採用している。この方式の利点は、メモリセルの蓄積電圧を大きくできることである。そのため、ワード線電圧発生回路４６で作られた電圧ＶCH（ＶCH＞ＶL1）を選択されたワード線に供給する。
【００９３】
センスアンプ３３は、データ線上の微小信号を増幅するための回路であり、ＮチャネルＭＯＳＦＥＴ・Ｑ125，Ｑ126から成るフリップフロップと、ＰチャネルＭＯＳＦＥＴＱ127，Ｑ128から成るフリップフロップによって構成されている。センスアンプはφSを高レベル、／φSを低レベルとしてＭＯＳＦＥＴＱ136，Ｑ137を導通状態にすることによって、活性化される。
【００９４】
データ線プリチャージ回路３４は、メモリセル読出しに先立って各データ線を所定の電圧ＶPに設定するための回路である。プリチャージ信号φPを印加することによって、ＭＯＳＦＥＴＱ129〜Ｑ131が導通状態になり、データ線ＤＬj／ＤＬjの電圧はＶPに等しくなる。なお、データ線プリチャージ電圧ＶPは任意の電圧でよいが、データ線充放電電流を低減する観点からは、メモリアレーの動作電圧の１／２、すなわちＶL2／２にするのが望ましい。
【００９５】
データ線選択回路３５は、カラムデコーダ３７の出力φYSを受けて、選択されたデータ線対をＭＯＳＦＥＴ・Ｑ132，Ｑ133を通して入出力線Ｉ／Ｏ，／Ｉ／Ｏに接続する回路である。本実施例では、カラムデコーダ３７は端に１個だけ配置し、その出力φYSを複数のデータ線選択回路に分配するという、いわゆる多分割データ線と呼ばれる手法を用いている。これはカラムデコーダの占有面積低減に有効である。
【００９６】
本実施例では、センスアンプ３３，データ線プリチャージ回路３４，データ線選択回路３５を左右のメモリアレーで共有する、いわゆるシェアドセンス，シェアドＩ／Ｏと呼ばれる手法を採用している。これは、３３，３４，３５を共有することにより、その占有面積を低減するのに有効である。そのため、メモリアレーと３３，３４，３５との間に、スイッチ信号φSHLおよびφSHRによって制御されるスイッチ回路３６Ｌおよび３６Ｒが設けられている。
【００９７】
メインアンプ３８，データ出力バッファ３９，データ入力バッファ４０，書込み回路４１は、データの入出力のための回路である。読出しの場合は、センスアンプ３３にラッチされているデータが、入出力線，メインアンプ３８，データ出力バッファ３９を介して、データ出力端子Ｄontに出力される。書込みの場合は、データ入力端子Ｄinから入力されたデータが、データ入力バッファ４０，書込み回路４１を介して入出力線に設定され、さらにデータ線選択回路３５，データ線を通してメモリセルに書き込まれる。本実施例では、前述のように、３８，４０，４１は内部電源電圧ＶL2で動作させて、消費電力の低減と動作の安定化を図っている。データ出力バッファ３９のみは、外部インタフェース（ここではＴＴＬコンパチブル）の都合上、外部電源電圧ＶCC（＝５Ｖ）で動作されている。
【００９８】
ロウアドレスバッファ４２，カラムアドレスバッファ４３は、外部アドレス信号Ａを受けて、それぞれロウデコーダ３２，カラムデコーダ３７にアドレス信号を供給する回路である。タイミング発生回路４４は、外部制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥを受けて、メモリの動作に必要なタイミング信号を発生する回路である。これらの回路も、内部電源電圧でＶL2で動作させて、消費電力の低減と動作の安定化を図っている。
【００９９】
ワード線電圧発生回路４６は、前述のように、ワード線電圧ＶCH（ここでは約５Ｖ）を発生する回路である（後述のようにこの電圧はスイッチ回路でも使用される）。データ線プリチャージ電圧発生回路４７は、データ線プリチャージ電圧ＶP）（ここでは１.６５Ｖ）を発生する回路である。基板電圧発生回路４８は、半導体基板に印加する電圧ＶBB（ここでは−２Ｖ）を発生する回路である。これらの回路の電源は、ＶCCではなく、安定化されたＶL1もしくはＶL2である。そのため、ＶCCが変化しても出力電圧の変動が少ないという利点がある。
【０１００】
次に、このＤＲＡＭの読出しの場合の動作を、図２３の動作波形図を参照しながら説明する。
【０１０１】
待機状態（／ＲＡＳ，／ＣＡＳともに高レベル）のときは、データ線プリチャージ信号φPおよびスイッチ信号φSHL，φSHRがともに高レベル（＝ＶL2）であり、データ線ＤＬ，／ＤＬがＶPに設定されている。また、センスアンプ駆動信号φSAN，φSAPおよび入出力線Ｉ／Ｏ，／Ｉ／ＯもＶPにプリチャージされている（これらのプリチャージ回路は図１３には示されていない）。この状態では、電圧リミッタの駆動回路活性化信号のうち、φ3′のみが高レベル（＝ＶCC）、φ1′，φ2′は低レベルである。したがって、消費電力の小さい待機時用の駆動回路７ｃのみが活性化されており、これによって内部電源電圧ＶL2のレベルが保持されている。また、接続回路１５を通してＶL1のレベルも保持されている。電流駆動能力が大きいが消費電力も大きい７ａ，７ｂは非活性状態である。こうすることにより、待機時の消費電力を低減することができる。
【０１０２】
／ＲＡＳが低レベルになると、まず周辺回路用の駆動回路活性化信号φ2′が高レベル（＝ＶCC）になる。これにより、電流駆動能力の大きい７ｂが活性化され、ＶL2を電源として動作する周辺回路に大電流を供給できるようになる。プリチャージ信号φPが低レベル（＝０Ｖ）になり、選択されたメモリアレー側のスイッチ信号（図２３の場合はφSHL）はＶCHレベルまで昇圧され、反対側のスイッチ信号（図２３の場合はφSHR）は０Ｖになる。φSHLを昇圧するのは、次のような理由による。センスアンプの電圧振幅は後述のようにＶL1であるが、φSHLのレベルがＶL2であると、データ線の電圧振幅がＶL2−ＶTNに低下し、その結果メモリセルの蓄積電圧もＶL2−ＶTNに低下してしまう（ＶTNはＮチャネルＭＯＳＦＥＴ・Ｑ123，Ｑ124のしきい値電圧）。φSHLを昇圧することによってこれを防止し、メモリセルの蓄積電圧を確保することができる。
【０１０３】
次に、ロウアドレスバッファ４２およびロウデコーダ３２が動作すると、１本のワード線ＷＬiが選択され、その電圧がＶCHになる。ＷＬi上の各メモリセルから各データ線に信号電荷が読出され、データ線の電位が変化する。図１８の動作波形は、メモリセルのキャパシタにあらかじめ高電位（≒ＶL1）が蓄積されていた場合の例であり、データ線ＤＬjの電位がわずかに上昇し、／ＤＬjとの間に電位差を生じている。
【０１０４】
センスアンプの動作に先立って、メモリアレー用の駆動回路活性化信号φ1′が高レベル（＝ＶCC）になる。これにより、駆動回路７ａが活性化され、ＶL1を電源として動作するセンスアンプ駆動信号発生回路４５に大電流を供給できるようになる。次に、φSが高レベル（＝ＶL2）、／φSが低レベル（＝０Ｖ）になる。これにより、ＭＯＳＦＥＴ・Ｑ136，Ｑ137が導通状態になり、φSANはをＱ136通して接地され、φSAPはＱ137を通してＶL1に接続される。これによって、データ線ＤＬj／ＤＬj間の微小な電位差が増幅され、一方（図２３の場合はＤＬj）はＶL1に、他方（図２３は／ＤＬj）は０Ｖになる。
【０１０５】
／ＣＡＳが低レベルになると、カラムアドレスバッファ４３，カラムデコーダ３７が動作し、１本のデータ線が選択される。これにより、データ線選択信号φYSが高レベル（＝ＶL2）になり、データ線選択回路３５を通してデータ線が入出力線に接続される。センスアンプ３３にラッチされていたデータは、入出力線，メインアンプ３８，データ出力バッファ３９を介して、データ出力端子Ｄontに出力される。
【０１０６】
／ＲＡＳが高レベルに戻ると、まずワード線ＷＬiが低レベルになり、φS，／φS，φSHL，φSHR，φPが元のレベルに復帰する。メモリアレー用の駆動回路活性化信号φ1′はここで低レベル（＝０Ｖ）になり、駆動回路７ａが非活性状態になる。さらに、／ＣＡＳが高レベルに戻ると、周辺回路用の駆動回路活性化信号φ2′も低レベル（＝０Ｖ）になり、駆動回路７ｂが非活性状態になる。
【０１０７】
以上の説明から明らかなように、駆動回路の活性化信号φ1′およびφ2′は、それぞれ必要なときにのみ高レベルになる。すなわち、φ1′はセンスアンプの動作開始直前から／ＲＡＳが高レベルに戻るまで、φ2′は／ＲＡＳまたは／ＣＡＳが低レベルにあるときに、それぞれ高レベルになる。これにより、駆動回路７ａ，７ｂで消費される電力の低減が実現できる。
【０１０８】
以上説明したように、本実施例によれば、デプリーション形のＦＥＴを用いず、エンハンスメント形のＦＥＴ同士のしきい値電圧差を基準とする基準電圧発生回路を作ることができる。エンハンスメント形のＦＥＴ同士の特性を合せることはデプリーション形とエンハンスメント形のＦＥＴの特性を合せることよりも容易であるから、従来よりも安定な基準電圧を得ることができる。したがって、たとえば前述のメモリＬＳＩの電圧リミッタに適用した場合、より安定な内部電源電圧を発生することができる。
【０１０９】
〔第２グループ〕
以下、図面を参照して本発明の第２のグループの実施例を説明する。以下の説明では、主として本発明をＭＯＳ技術による半導体装置に適用した例を示すが、本発明は他の半導体装置、たとえばバイポーラやＢｉＣＭＯＳ技術による半導体装置にも適用できる。また、外部電源電圧および内部電源電圧は正である場合について述べるが、負である場合でも、トランジスタの極性などを逆にすることによって本発明が適用できる。
【０１１０】
まず、第２のグループの基本概念を説明する。
【０１１１】
図２４に本実施例を示す。図中、ＶＬが電圧リミッタ回路であり、外部電源電圧ＶCCから内部電源電圧ＶL1〜ＶL3（以下、ＶLi（ｉ＝１，２，３）として説明する）を発生する。電圧リミッタ回路ＶＬは、基準電圧発生回路ＶＲと駆動回路Ｂ1〜Ｂ3（以下Ｂi（ｉ＝１，２，３）として説明する）から成る。基準電圧発生回路ＶＲは、外部電源電圧ＶCCや温度による変動が少ない安定な電圧ＶRを発生し、各駆動回路Ｂi（Ｂ1〜Ｂ3）は、ＶRをもとに電流駆動能力の大きい電圧ＶL1を発生する。各駆動回路Ｂiは、帰還増幅器Ａiと相位補償回路Ｃi（ｉ＝１，２，３）から成る。Ｚ1〜Ｚ3は、電圧リミッタ回路ＶＬの負荷となる半導体装置内の回路であり、それぞれＶL1〜ＶL3を電源として動作する。φ1〜φ3は、それぞれ負荷回路Ｚ1〜Ｚ3を制御するタイミング信号である。φ1′〜φ3′は、それぞれφ1〜φ3に同期したタイミング信号である。
【０１１２】
本実施例の第１の特徴は、電圧リミッタ回路の負荷となる内部回路をＺ1〜Ｚ3の３個の分割し、それに応じて電圧リミッタ回路内の駆動回路もＢ1〜Ｂ3の３個に分割し、それぞれに位相補償を施したことである。一般に、半導体装置内の回路には、容量，抵抗，インダクタンス，非線形素子、あるいはそれらの組合せなど極めて多種・多様なものが含まれる。しかも、それらが半導体チップ上に分散して（すなわち分布定数的に）存在する。そのような複雑な負荷を有する帰還増幅器を安定に動作させるための位相補償は極めて難しい。本実施例のように、負荷回路を種類や大きさによって複数個に分割すれば、各負荷回路に適した帰還増幅器および位相補償回路の設計は比較的容易になる。これにより各駆動回路の動作を安定にすることができる。
【０１１３】
負荷回路の分割方法としては、例えば下記の方法が考えられる。
〔１〕抵抗性負荷と容量性負荷とに分割する方法。
〔２〕負荷の大きさ（消費電流）によって分割する方法。
〔３〕回路の動作タイミングによって分割する方法。
〔４〕回路の半導体チップ内の物理的位置によって分割する方法。
【０１１４】
物理的位置によって分割した場合は、必要に応じて駆動回路Ｂ1〜Ｂ3を分散配置することが望ましい。
【０１１５】
本実施例の第２の特徴は、各駆動回路Ｂiに、各負荷を制御するタイミング信号φiに同期した信号φi′が入力されていることである。一般に、半導体装置内の回路に流れる電流は、動作モードによって大きく変化する。このことは、電源側から見れば、負荷のインピーダンスが変化することを意味する。このような負荷変動に対応できるようにするために、本実施例では、タイミング信号φi′を用いる。φi′によって帰還増幅器Ａiや位相補償回路Ｃiの回路定数を変化させ、常に負荷の動作モードに適応した特性にすることができる。これにより、常に駆動回路の動作を安定にすることができる。
【０１１６】
なお、本実施例では、負荷回路Ｚ1〜Ｚ3の動作電圧ＶL1〜ＶL3のレベルはすべて等しいとしている。そのため、基準電圧発生回路は１個だけ設け、その出力ＶRを駆動回路Ｂ1〜Ｂ3で共通に使用している。負荷回路によって動作電圧が異なる場合は、図２５のように基準電圧発生回路を複数個設ければよい。あるいは基準電圧発生回路は１個だけとしておき、駆動回路Ｂ1〜Ｂ3内に電圧変換機構を設けてもよい。
【０１１７】
図２６に本発明の他の実施例を示す。本実施例の特徴は、負荷回路Ｚ1の動作モードに対応して複数（ここでは２個）の駆動回路を設け、それらの出力をスイッチで切替えていることである。駆動回路Ｂ11，Ｂ12にはそれぞれ、Ｚ1の動作に同期したタイミング信号φi′およびその補信号／φi′が入力されている。Ｂ11，Ｂ12の出力ＶL11，ＶL12のうちの一方が、スイッチＳＷで選択されて、負荷Ｚ1に供給される。φ1′が高レベル、φ1′が低レベルのときは、Ｂ11が活性化、Ｂ12が非活性化され、スイッチＳＷはＶL11側に接続される。逆に、φ1′が低レベル、／φ1′が高レベルのときは、Ｂ11が非活性化、Ｂ12が活性化され、スイッチＳＷはＶL12側に接続される。すなわち、２個の駆動回路Ｂ11，Ｂ12のうちの一方だけが負荷回路Ｚ1に内部電源電圧ＶL1を供給するのに使用され、他方は切り離された状態にある。
【０１１８】
図２４の実施例では、負荷の変動に対応するために、駆動回路の回路定数を変えるという方法を採っていた。しかし、負荷のインピーダンスが動作モードによって極めて大きく変化し、単なる回路定数の変更だけでは複数の動作モードで安定に動作させることが困難なことがある。このようなときに本実施例の方法が有効である。各駆動回路は１つの動作モード専用に設計すればよいからである。たとえば、Ｚ1が動作状態にあるときと待機状態にあるときとで、非常に大きな消費電流の変化があるとする。この場合は、駆動回路Ｂ11はＺ1が動作状態にあるときに、Ｂ12はＺ1が待機状態にあるときにそれぞれ安定に動作するように、帰還増幅器および位相補償回路を設計しておけばよい。
【０１１９】
本実施例では、使用されない方の駆動回路は非活性化しているが、これは必ずしも必要ではない。使用されない方の駆動回路はスイッチによって切り離されるからである。しかし、消費電力を低減するためには非活性状態にしておく方が望ましい。また、スイッチによって駆動回路の出力を切り替えているが、駆動回路が非活性状態のときにその出力が高インピーダンスになるように設計しておけば、スイッチは不要である。
【０１２０】
図２４の実施例では、駆動回路を分割しているために、内部電源電圧ＶL1〜ＶL3の間に電位の差が生じることが懸念される。内部電源電圧間の電位差が大きいと、負荷回路Ｚ1〜Ｚ3相互間に信号の授受がある場合にミスマッチが起こったり、素子が破壊したりすることがある。図２７にこれを防止する一方法を示す。簡単のため、負荷および駆動回路を２個に分割した場合について示してある。本実施例では、２個の内部電源電圧同士を２個のＮチャネルＭＯＳトランジスタＱ1，Ｑ2によって接続している。ＭＯＳトランジスタのしきい値電圧をＶTHとすると、Ｑ1はＶL1−ＶL2＞ＶTHのときに、Ｑ2はＶL2−ＶL1＞ＶTHのときにそれぞれ導通する。したがって、ＶL1とＶL2との間の電位差はＶTH以内に保たれる。
【０１２１】
内部電源電圧同士を接続する方法は、図２７に示したものに限られない。図２８（ａ）〜（ｅ）にいくつかの例を示す。最も単純な方法は、同図（ａ）ないし（ｅ）のように、抵抗あるいは等価的に抵抗とみなせる素子によって接続する方法である。同図（ｄ）は、図２７と同様に、内部電源電圧間の電位差が一定値を越えないようにする方法である。ここでは、ＭＯＳトランジスタのかわりにダイオードＤ1，Ｄ2を用いている。ＶL1とＶL2との間の電位差は、ダイオードのオン電圧以内に抑えられる。同図（ｅ）は、電源投入直後にのみ高レベルになる信号ＷＫを用いて、ＶL1とＶL2とを接続する方法である。これは特に、負荷ＶL1とＶL2との立上りの時定数が大きく異なる場合に、電位差が生じるのを防止するのに有効である。もちろん、図２７および図２８（ａ）〜（ｅ）のうちいくつかを組合せた接続方法を採用してもよい。
【０１２２】
なお、ここで述べた接続方法は、位相補償を施していない電圧リミッタに対しても有効である。
【０１２３】
図２４〜図２７では簡単のため、負荷回路を単一のインピーダンスＺiで表していた。しかし、実際の半導体装置における負荷は図２９に示すように、半導体チップ内に分布している場合が多い。このような場合は、分布した負荷の途中あるいは遠い端の部分から増幅器Ａiへ帰還をかけてもよい。図の例では、Ａ1へは分布した負荷Ｚ11〜Ｚ19の近端から帰還をかけているが、Ａ2へは負荷Ｚ21〜Ｚ29の中央部から、Ａ3へは負荷Ｚ31〜Ｚ39の遠端からそれぞれ帰還をかけている。こうすることによる利点は、配線のインピーダンスによる内部電源電圧の低下部を補償でき、駆動回路から遠い負荷の動作を安定化できることである。分布した負荷の途中あるいは遠端から帰還をかける場合は、位相補償回路の入力も同じ個所からとることが望ましい。
【０１２４】
［帰還増幅器と位相補償回路］
次に、本発明に用いるのに好適な帰還増幅器と位相補償回路について説明する。
【０１２５】
図３０（ａ）に帰還増幅器Ａｉと位相補償回路Ｃiの一実施例を示す。図中、２１は差動増幅器であり、ＭＯＳトランジスタＱ21〜Ｑ25から成る。２２は出力段であり、ＭＯＳトランジスタＱ26，Ｑ27から成る。差動増幅器２１の２個の入力端子のうち、一方には基準電圧ＶRが入力され、他方には出力段からＶLが帰還されている。Ｃiは位相補償回路であり、抵抗ＲDとキャパシタＣDが直列に接続されている。この回路の帰還をかけないときの小信号等価回路を図３０（ｂ）に示す。簡単のため、負荷が単独の容量ＣLである場合を示してある。ここで、ｇm1，ｇm2はそれぞれ差動増幅器、出力段の伝達コンダクタンス、ｒ1，ｒ2はそれぞれ差動増幅器、出力段の出力抵抗、ＣGは出力段の入力容量（Ｑ26のゲート容量）である。
【０１２６】
この回路の周波数特性を図３１（ａ），（ｂ）を用いて説明する。まず位相補償を施さない場合について述べる。図３１（ａ）は位相補償回路がない場合の周波数対利得の関係である。図中、ａは差動増幅器２１の利得ｖi′／ｖi、ｂは出力段２２の利得ｖo／ｖi′、ｃは総合の利得ｖo／ｖiである。ａ，ｂはそれぞれ、ｆ1，ｆ2なる周波数で６ｄＢ／ｏｃｔの割合で低下し始める。ここで、
ｆ1＝１／(２πＣGｒ1)，  ｆ2＝１／(２πＣLｒ2)
である。この例ではｆ1＞ｆ2であるから、総合の利得ｃ＝Ｖo／Ｖiは、周波数がｆ2を越えると６ｄＢ／ｏｃｔで、さらにｆ1を越えると１２ｄＢ／ｏｃｔの割合で低下する。これらの点ｆ2，ｆ1がいわゆるポール周波数である。前述のように、帰還増幅器が安定に動作するためには、１２ｄＢ／ｏｃｔで低下し始める点（ここではｆ1）における利得が０ｄＢ以下でなければならない。図から明らかなように、ｆ1とｆ2とが比較的近接していると、この条件が満たされないことが多い。図３１（ａ）では満たされていない。したがって、ｆ1とｆ2とを十分離すことによって、帰還増幅器を安定化することができる。
【０１２７】
ここで位相補償回路Ｃiを付加すると、周波数特性が図３１（ｂ）のようになる。すなわち、差動増幅器２１の利得は変わらないが、出力段の利得はＰ21，Ｚ2，Ｐ22の３ヵ所で折れ曲がった特性になる。Ｐ21とＰ22はポール、Ｚ2は零点と呼ばれる点である。これらの点の周波数は次のとおりである。
【０１２８】
ｆ21＝１／(２π(ＣDｒ2＋ＣLｒ2ＣDＲD))
ｆ22＝(ＣDｒ2＋ＣLｒ2ＣDＲD)／(２πＣLＣDｒ2ＲD)
ｆ2＝１／(２πＣDＲD)
この図から明らかなように、ｆ2を差動増幅器のポール周波数ｆ1の近傍に設定することによって、すなわちＣDＲD≒ＣGｒ1とすることによって、総合の利得のｆ1における折れ曲がりがなくなる。その結果、総合の利得は、周波数がｆ21を越えると６ｄＢ／ｏｃｔで、さらにｆ22を越えると１２ｄＢ／ｏｃｔの割合で低下するようになる。ここで、ＣD＝ｎＣGｒ1／ｒ2、ＲD＝ｒ2／ｎとしてｎを十分大きくすれば、ｆ21とｆ22とを十分離すことができるので、帰還増幅器を安定化することができる。
【０１２９】
図３２（ａ）に帰還増幅器と位相補償回路の他の実施例を示す。この回路では、出力段２２の入力と出力との間にキャパシタＣFを挿入することによって、位相補償を行っている。この回路の帰還をかけないときの小信号等価回路を図３２（ｂ）に、その周波数特性を図３３に示す。この場合は、差動増幅器の方の利得が、Ｐ11，Ｚ1，Ｐ12の３ヵ所で折れ曲がった特性となる。この場合も前実施例
と同様、ｆ1≒ｆ2となるように設定し、ｆ11とｆ12とを十分離すことによって、帰還増幅器を安定化することができる。本実施例の特徴は、位相補償用のキャパシタＣFが増幅段の入力と出力との間に挿入されているため、いわゆるミラー効果により見掛けの静電容量が大きくなることである。したがって、実際の静電容量が比較的小さくても位相補償を行うことができるので、キャパシタの占有面積を低減することができる。
【０１３０】
ここで図３０（ａ）もしくは図３２（ａ）の位相補償回路に用いるキャパシタについて説明する。これらのキャパシタとしては、静電容量がかなり大きく（通常数百〜数千ｐＦ）、しかも電圧依存性の小さいものが必要である。図３４（ａ）に通常のＣＭＯＳプロセスでこれを実現する一方法を示す。図中、１０１はＰ形の半導体基板、１０２はＮ形ウェル、１０３はＮ+拡散層、１０４はアイソレーション用のＳｉＯ2、１０５はゲート絶縁膜、１０６はゲートである。キャパシタは、通常のＭＯＳキャパシタと同じように、ゲート絶縁膜１０５をはさんで、ゲート１０６と基板表面１０２ａとの間に形成される。キャパシタ絶縁膜として薄いゲート絶縁膜を用いているために、比較的小面積で大きな静電容量が得られるのが特徴である。ただし、通常のＭＯＳキャパシタと異なる点は、ゲート下にＮウェルがあるために、しきい値電圧が負であることである。これを図３４（ｂ）を用いて説明する。横軸はキャパシタに印加する電圧（ゲート側が正）、縦軸は静電容量である。しきい値電圧（フラットバンド電圧）は、静電容量が大きく変化するときの印加電圧Ｖ0であるが、Ｖ0＜０である。したがって、ゲート側が正になるように一方向の電圧が印加されるかぎり、その収電容量はほとんど一定であるという特徴がある。双方向の電圧が印加されうる場合は、図３４（ａ）に示したキャパシタを２個用い、図３４（ｃ）のように互いに逆方向に並列接続すればよい。
【０１３１】
本実施例のキャパシタを作るのに必要な工程は、ウェル形成，アイソレーション領域形成，ゲート絶縁膜形成，ゲート形成，拡散層形成、および配線の各工程であるが、これらはいずれも通常のＣＭＯＳプロセスに含まれている工程である。したがって、ＣＭＯＳプロセスで作られる半導体装置ならば、本キャパシタを作るために特に工程を追加する必要はない。
【０１３２】
また、本発明を適用する半導体装置によっては、積層容量が利用できることがある。たとえば、積層容量をメモリセルのキャパシタとして用いたＤＡＲＭがそうである。このような場合は、積層容量を位相補償用キャパシタとして用いてもよい。積層容量を用いたＤＲＡＭについては、アイ・イー・イー・イー，ジャーナル・オブ・ソリッド・ステート・サーキッツ，第１５巻、第４号，第６６１頁から第６６６頁，１９８０年８月（ＩＥＥＥ Ｊournal of Ｓolid-Ｓtate Ｃircuits，Ｖol.ＳＣ−２２，Ｎo.３，pp.６６１−６６６，Ａug.１９８０）に記述されている。
【０１３３】
［基準電圧発生回路］
次に、本発明による電圧リミッタ回路に用いるのに適した基準電圧発生回路について説明する。なお、ここで述べる基準電圧発生回路は、位相補償を施していない電圧リミッタ回路にもちろん用いることができる。また、グループ１で説明した実施例を応用することができることもいうまでもない。
【０１３４】
電気リミッタの出力電圧ＶLは、基準電圧ＶRを基に作られる。したがって、ＶRの特性によって、ＶLの特性を任意に設定できる。半導体装置において電圧リミッタ回路を使用する際には、ＶLの外部電源電圧ＶCC依存性が特に重要であるから、ＶRのＶCC依存性に特に留意して設計する必要がある。これに関しては、種々の目的に応じた特性例とその発生法が、特願昭５６−５７１４３，特願昭５６−１６８６９８，特願昭５７−２２００８３，特願昭６０−２６１２１３，特願昭６３−８３７２，特願昭６３−１２５７４２，米国特許第４１００４３７号などに開示されている。これらの回路が本発明に適用可能なことはいうまでもない。
【０１３５】
図２４〜図２７の実施例では、基準電圧ＶRを直接駆動回路に入力していた。しかし、基準電圧発生回路で得られる電圧は、必ずしも半導体装置内で用いる内部電源電圧として適当な値であるとは限らない。この場合は電圧の変換が必要になる。また、場合によっては、基準電圧の製造プロセスによるばらつきを補償するために、電圧の微調整、いわゆるトリミングが必要になることがある。電圧の変換およびトリミングの方法としては、前記の米国特許第４１００４３７号に記載されている方法を用いてもよいが、ここでは通常のＭＯＳプロセスで作られる半導体装置に適した方法を紹介する。
【０１３６】
図３５に回路図を示す。図中、ＤＡは差動増幅器、Ｑ31〜Ｑ43はＰチャネルＭＯＳトランジスタ、Ｆ1〜Ｆ8はヒューズである。ＶRが入力電圧（基準電圧発生回路の出力）、ＶR′が出力電圧（駆動回路の入力となる）である。ＤＡの入力端子の一方には、ＶRが入力され、他方にはＶR′をＭＯＳトランジスタＱ31〜Ｑ42によって分割したＶR″が帰還されている。ＤＡの増幅率が十分大きいとすれば、出力電圧ＶR′は次式で与えられる。
【０１３７】
ＶR′＝((Ｒ1＋Ｒ2)／Ｒ2)・ＶR
ここで、Ｒ1はＱ31〜Ｑ38から成る回路を等価的に抵抗とみなしたときの抵抗値、Ｒ2はＱ39〜Ｑ42から成る回路を等価的に抵抗とみなしたときの抵抗値である。ヒューズを切断することによりＲ1，Ｒ2が変わるので、ＶR′を調整することができる。
【０１３８】
具体的なトリミングの方法を図３６を用いて説明する。この図は、入力ＶRと出力ＶR′との関係を示したものである。図中、ｄがヒューズを全く切断しないときの特性である。ヒューズＦ1，Ｆ2，Ｆ3を順に切断すると、上記Ｒ1が大きくなるので、ｃ，ｂ，ａで示すようにＶR′は高くなる。ヒューズＦ4，Ｆ5，Ｆ6を順に切断すると、上記Ｒ2が大きくなるので、ｅ，ｆ，ｇで示すようにＶR′は低くなる。したがって、まずＶRを観測し、図１３を見てＶR′が最も目標値ＶR0′に近くなるように、ヒューズの切断方法を選択すればよい。われわれの目標は、ＶRが広い範囲でばらついても、ＶR′がある範囲内ＶR0′±ΔＶR′に入るようにすることである。そのためには、図中に破線で示したように、あるトリミング方法（たとえばａ）を採用したときにＶR′＝ＶR0′＋ΔＶR′になるときに、それと隣接するトリミング方法（たとえばｂ）を採用するとＶR′＝ＶR0′−ΔＶR′になるように、回路定数（各ＭＯＳトランジスタのチャネル幅／チャネル長）を選んでおけばよい。
【０１３９】
図３７にトリミング回路の他の実施例を示す。出力電圧ＶR′を低くするときは、図３５と同様に、ヒューズＦ4，Ｆ5，Ｆ6を順に切断すればよい。図３５との相違点は、出力電圧ＶR′を高くする方法にある。この場合は、まずヒューズＦ7を切断し（この時点で入出力特性は図３６のｈのようになるように回路定数を選んでおく）、次にＦ4，Ｆ5，Ｆ6を順に切断していけばよい。本回路は、図３５の回路よりもヒューズの数が少なく、したがって占有面積を小さくできるという利点がある。
【０１４０】
図３５および図３７に示した回路は、前記米国特許に記載されている回路に比べて、通常のＭＯＳプロセスで作った場合の占有面積が小さいという利点がある。すなわち、米国特許に記載されている回路では、出力電圧ＶR′を分割するための素子として、抵抗を用いていたのに対し、図３５および図３７の回路ではＭＯＳトランジスタを用いている。回路の消費電流を低減するためには、電圧分割用素子の等価抵抗はかなり大きく（数百ｋπ程度）しなければならない。通常のＭＯＳプロセスでは、抵抗よりもＭＯＳトランジスタの方が、小面積で等価抵抗の大きい素子が得られる。ただし、ＭＯＳトランジスタを用いると、そのしきい値電圧の変動によってＶR′の特性が変動することが懸念されるが、各トランジスタのチャネル幅・チャネル長を十分大きくしてばらつきを抑え、バックゲートをソースに接続して基板電位変動の影響を回避し、さらにしきい値電圧のばらつき分も見込んでヒューズの切断方法を選択することにより、解決できる。
【０１４１】
次に、トリミング回路に用いるＭＯＳトランジスタについて、図３８（ａ），（ｂ）によって説明する。前述のように、各トランジスタのバックゲートは、基板電位変動の影響を抑えるために、それぞれのソースに接続することが望ましい。たとえば、基板がＰ形の場合は、図３８（ａ）に示すようなＰチャネルＭＯＳトランジスタを用いればよい。基板がＮ形の場合は、図３８（ａ）において導電形をすべて逆にしたＮチャネルＭＯＳトランジスタを用いればよい。また、図３８（ｂ）のように、二重のウェル構造にして、外側のウェル１１２の電位を固定（ここでは接地）することにより、基板電位変動に対してさらに強くすることができる。
【０１４２】
次に、トリミング回路に用いるヒューズについて説明する。ヒューズとしては、たとえば多結晶シリコンなど、半導体メモリの欠陥救済に用いられているものと同じものが利用できる。したがって、欠陥救済回路を有する半導体メモリならば、ヒューズを作るために特に工程を追加する必要はない。ヒューズの切断方法は、レーザ光を用いる方法でも、電気的な方法でもよい。レーザ光を用いる方法には、切断用のトランジスタが不要であるため、占有面積を小さくできるという利点があり、電気的な方法には、高価なレーザ光照射装置を用いなくてもよいという利点がある。
【０１４３】
図３９（ａ）にＶRからＶR′への変換回路の他の実施例を示す。図３５あるいは図３７の回路との相違点は、ＰチャネルＭＯＳトランジスタＱ48を追加したことである。これにより、出力電圧ＶR′の最大値はＶCC−｜ＶTP｜（ＶTPはＰチャネルＭＯＳトランジスタのしきい値電圧）に抑えられる。これを図３９を用いて説明する。この図は、ＶRとＶR′のＶCC依存性を示したものである。図３５あるいは図３７の回路では、ＶCCが低いときＶR′≒ＶCCである。しかし図３９（ａ）の回路では、Ｑ48の追加により、ＶCCが低いときＶR′＝ＶCC−｜ＶTP｜と、｜ＶTP｜の分だけ低くなる。
【０１４４】
本実施例の利点は、ＶCCが通常動作状態（たとえば５Ｖ）よりもかなり低いとき（たとえば３Ｖ）の、内部電源電圧ＶLの電圧安定度がよいことである。これを図３９（ｃ）を用いて説明する。この図は、図３０（ａ）もしくは図３２（ａ）の駆動回路において、ＶCCが低いときの電力電圧ＶLと電流ＩLの関係の一例である。ＶR′を発生するのに図３５あるいは図３７の回路を用いた場合は、ＶCCが低いときはＶL≒ＶR′≒ＶCCであるから、駆動回路の出力ＭＯＳトランジスタ（図３０（ａ）もしくは図３２（ａ）のＱ26）のドレイン・ソース間電圧がほとんど０であり、電流駆動能力が小さい。そのため、出力電流（負荷の消費電流）ＩLが大きくなると、ＶLが低下してしまう。これに対してＶR′を発生するのに図３９（ａ）の回路を用いた場合は、ＶL≒ＶR′≒ＶCC−｜ＶTP｜であるから、駆動回路の出力ＭＯＳトランジスタのドレイン・ソース間電圧はほぼ｜ＶTP｜（この例では０.５Ｖ）に等しい。したがって、その電流駆動能力は比較的大きく、ＶLの低下量は小さい。すなわち、あらかじめＶLを少し低く設定しておくことにより、電圧変動量を動作する半導体装置内の回路の、ＶCCが低いときの動作がより安定になり、ＶCCに対する動作マージンが大きくなる。
【０１４５】
なお、図３９（ａ）の回路Ｑ48も、前述のトリミング回路のＭＯＳトランジスタと同様、基板電位変動の影響を抑えるために、図３８（ａ），（ｂ）に示す構造にしておくのが望ましい。
【０１４６】
［チップ内配置・配線］
次に、本発明を実際の半導体チップ内に実装する場合の、回路配置方法、ならびに基準電圧ＶRや内部電源電圧ＶＬの配線方法について述べる。本発明を適用する半導体装置として、ここではＤＲＡＭを例に取り上げるが、もちろん他の半導体装置にも本発明は適用可能である。また、ここで述べる配置・配線方法は、位相補償を施していない電圧リミッタ回路に対しても有効である。
【０１４７】
図４０に電圧リミッタ回路をＤＲＡＭに適用した場合の、望ましい回路配置および配線の一例を示す。図中、１は半導体チップ、２ａ，２ｂは微細ＭＯＳトランジスタで構成されているメモリアレー、３ａ，３ｂ，３ｃは周辺回路である。４，５はそれぞれ接地ＶGND、外部電源電圧ＶCC用のボンディングパッド、６は基準電圧発生回路、７ａ，７ｂ，７ｃ，７ｄは駆動回路である。６と７ａ〜７ｄとにより電圧リミッタ回路を構成している。７ａ，７ｂ，７ｃはそれぞれ、周辺回路３ａ，３ｂ，３ｃを駆動する内部電源電圧ＶL1，ＶL2，ＶL3を発生する。７ｄはメモリアレー２ａ，２ｂを駆動する内部電源電圧ＶL4を発生する。
【０１４８】
本実施例の特徴は、基準電圧発生回路６と駆動回路７ａ〜７ｄとを分離し、基準電圧発生回路は接地電位入力用ボンディングパッドの近傍に、駆動回路はそれぞれの負荷回路の近傍に配置したことである。そのため、接地電位入力用ボンディングパッドから基準電圧発生回路までの接地配線８、および各駆動回路から各負荷回路までの内部電源電圧配線１１ａ〜１１ｄが短くなり、それらのインピーダンスが小さくなる。これにより、配線８上の雑音が減少するので、基準電圧発生回路の接地レベルが安定し、安定な基準電圧ＶRが得られる。また、配線１１ａ〜１１ｄのインピーダンスによる内部電源電圧ＶL1〜ＶL4の電圧降下が減少するので、ＶL1〜ＶL4のレベルが安定し、負荷回路の動作が安定になる。
【０１４９】
本実施例のもう一つの特徴は、接地配線の方法にある。まず、基準電圧発生回路用としては、専用の短い配線８を設ける。他の回路用としては、配線９ａ〜９ｄを設ける。すなわち、各駆動回路とその負荷回路とは共通の線で配線するが、他の駆動回路や負荷回路とは分離する。この配線方式の利点は、各回路が動作するときに流れる電流によって接地配線上に発生する雑音が、他の回路に悪影響を与えるのを防止できることである。特に、基準電圧発生回路の接地配線に雑音が生ずると、すべての内部電源電圧ＶL1〜ＶL4のレベルが変動するので、基準電圧発生回路用の接地配線だけは必ず他の接地配線とは分離しておくことが望ましい。また、メモリアレー用の接地配線も他の接地配線と分離しておくことが望ましい。なぜならば、ＤＲＡＭではセンスアンプが増幅動作を行うとき、多数のデータ線（その容量は通常数千ｐＦ）が同時に充放電され、接地配線に大きな雑音が発生するからである。
【０１５０】
図４１に回路配置および配線の他の実施例を示す。本実施例では、周辺回路３がチップの中央に集中して配置され、さらに接地および外部電源電圧ＶCC用のボンディングパッド４，５もチップの中央に配置されている。本実施例でも、基準電圧発生回路６は接地電位入力用ボンディングパッドの近傍に、駆動回路７ａ，７ｄはそれぞれの負荷回路の近傍に配置されている。
【０１５１】
この実施例の利点は、図４１から明らかなように、配線長が短くなることである。これにより、外部電源電圧ＶCCの変動や負荷回路に流れる電流の変動に対して強くなる。すなわち、前実施例では、ＶCC用ボンディングパッドと各駆動回路との間の配線１０が長いため、そのインピーダンスが大きく、負荷回路の消費電流によってＶCCのレベルが低下する。もちろんこの低下分は各駆動回路で吸収するようになっているが、低下量があまりに大きいと吸収しきれなくなり、内部電源電圧ＶLのレベルの低下を招くことがある。これに対して本実施例では、ＶCC配線１０のインピーダンスが小さいので、その分大きな負荷電流を流すことができる。またＶCCの低下に対しても強い。
【０１５２】
図４０もしくは図４１において、接地配線の雑音を特に問題にしているのは、基準電圧ＶRおよび内部電源電圧ＶLiが接地電位を基準にして発生されるからである。逆に、ＶR，ＶLiが外部電源電圧ＶCCを基準として発生される場合は、ＶCC配線の雑音の方が問題になる。この場合は、基準電圧発生回路をＶCCボンディングパッドの近傍に配置し、ＶCC用配線を各回路ごとに分離すればよい。
【０１５３】
なお、図４０もしくは図４１に示した配置・配線方法において、基準電圧ＶRを基準電圧発生回路から各駆動回路まで配線しているが、この配線１２にはシールドを施しておくのが望ましい。半導体チップ内の他の回路から雑音を受けてＶRが変動するのを防ぐためである。通常の半導体製造プロセスで実現できるシールド方法の例を次に説明する。
【０１５４】
図４２（ａ），（ｂ）に、シールドを施した配線の一実施例のそれぞれ平面図および断面図を示す。図中、１０１は半導体基板、１０４はＳｉＯ2、１０８は第１の配線層、１０９ａ，１０９ｂ，１０９ｃは第２の配線層、１１３，１１４は層間絶縁膜、１１５は保護膜である。１０９ｂが基準電圧ＶRの配線である。その周囲の１０８，１０９，１０９ｃがシールド用の配線であり、一定電位（ここでは接地）に固定されている。１０９ｂの下方に１０８を設けたことにより基板１０１との容量結合による雑音を防止でき、左右に１０９ａ，１０９ｃを設けたことにより隣接する配線（図示せず）との容量結合による雑音を防止できる。図４２（ｃ）および（ｄ）は、シールドを施した配線の他の実施例である。本実施例では、ＶRを第１の配線層１０８ｂで配線し、その左右（１０８ａ，１０８
ｃ）、下方（１０６）および上方（１０９）にそれぞれシールド用配線を設けている。上方にもシールド配線を設けることにより、上方の空間を通した容量結合による雑音をも防止でき、シールドがより効果的になる。
【０１５５】
さらに図６１（ａ），（ｂ）のように、コンタクト孔１１６ａ，１１６ｃ、およびスルーホール１１７ａ，１１７ｃを設けてシールド用配線同士を接続すれば、シールドが完全になる。図６１（ｃ），（ｄ）にシールドを施した配線の他の実施例を示す。本実施例では、多結晶シリコン層１０６がＶRの配線である。その下方にはウェル１１２が形成され、Ｐ形拡散層１０７ａ，１０７ｃ、およびコンタクト孔１１６ａ，１１６ｃを介して、上方の第１の配線層１０８に接続されている。すなわち、１０６の周囲を１１２，１０７ａ，１１６ａ，１０８，１１６ｃ，１０７ｃで囲むことによりシールドしている。本実施例の利点は、シールドに第２の配線層を使用していないので、これを図６１（ｃ）の１０９に示すように、他の目的に使用できることである。これは、たとえばＶRの配線と他の配線とが交差する部分に使用するのに有効である。
【０１５６】
なお、以上のようなシールドにより、ＶRと接地との間に寄生容量が付くが、これはむしろ好ましい効果をもたらす。この寄生容量は、ＶR配線の高周波に対するインピーダンスを低減させ、高周波雑音をバイパスさせる、いわゆるデカップリングコンデンサとして働くからである。シールド線だけでは、デカップリングコンデンサとして静電容量が不足の場合は、別にキャパシタと負荷してももちろんさしつかえない。
【０１５７】
上の例では、シールド線を固定する電位は接地電位としているが、安定な電位ならば必ずしも接地電位でなくてもよい。しかし、接地電位にするのが、最も簡単であり、しかも上に述べたように寄生容量がデカップリングコンデンサとして働くので望ましい。特に、基準電圧発生回路用の接地配線（図４０，図４１に示す８の部分）に接続するのが、他の回路の動作によって発生する雑音を避ける意味でよい。前述のようにＶRがＶCCを基準にして発生される場合は、シールド線はＶCCに固定する方がよい。
【０１５８】
図４３に回路配置および配線の他の実施例を示す。図中、１は半導体メモリチップ、３は周辺回路、７ａ，７ｂ，７ｃはそれぞれ内部電源電圧ＶLを発生する駆動回路、１４ａ，１４ｂ，１４ｃ，１４ｄは駆動回路の出力を電源として用いて電圧振幅ＶLのパルスφP1，φP2，φP3，φP4を発生するパルス発生回路、２ａ，２ｂ，２ｃ，２ｄはそれぞれφP1，φP2，φP3，φP4によって動作する微細ＭＯＳトランジスタを用いたメモリアレーである。なお、ここでは基準電圧発生回路は、記載を省略してある。図４４にこれらの回路の動作タイミングを示す。
【０１５９】
本実施例の半導体メモリチップ１には単一の外部電源電圧ＶCC（たとえば５Ｖ）が印加されている。駆動回路７ａ，７ｂ，７ｃからはＶCCから降下させた内部電源電圧ＶＬ（たとえば３Ｖ）が出力され、パルス発生回路１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ入力されている。そして、パルス発生回路には図４４に示すタイミングパルスφTと、アドレス信号ａiと逆相の／ａiが入力されている。
【０１６０】
周辺回路３は、外部アドレス信号Ａiを受けて内部アドレス信号ａiおよび／ａiを、外部制御信号（ここではロウアドレスストローブ信号／ＲＡＳ，カラムアドレスストローブ／ＣＡＳ、および書込みエネーブル信号／ＷＥ）を受けて内部タイミングパルスφTを発生する。周辺回路は、チップの集積度にはあまり影響しないのであえて微細素子を用いる必要がないこと、および注飛インタフェースの都合により、外部電源電圧ＶCCで直接動作させているが、もちろん内部電源電圧で動作させてもよい。
【０１６１】
メモリはアドレスによって選択されたアレーのみが動作する。この例では、ａi＝“０”（／ａi＝“１”）のときアレー２ａと２ｃが選択（２ｂと２ｄは非選択）、ａi＝“１”（／ａi＝“０”）のときアレー２ｂと２ｄが選択（２ａと２ｃは非選択）の状態となる。そのために、選択されたアレー用のパルスのみが出力される。すなわち、図４４に示すように、ａi＝“０”のときは、パルス発生回路１４ａと１４ｃがタイミングパルスφTによりφP1，φP3を出力してアレー２ａと２ｃを、逆にａi＝“１”のときは、パルス発生回路１４ｂと１４ｄがタイミングパルスφTによりφP2，φP4を出力してアレー２ｂと２ｄを動作させる。
【０１６２】
本実施例の特徴は、各駆動回路を各パルス発生回路に近接して配置し、しかもパルス発生回路１４ｂと１４ｃとで駆動回路７ｂを共有していることである。そのため、図３に比べて配線が短くなり、配線のインピーダンスが小さくなり、これによって発生する雑音のレベルを抑えることができる。また、図４に比べて、駆動回路数が１個減り、これによってチップ占有面積と消費電力の低減が実現できる。しかも、パルス発生回路１４ｂと１４ｃとは同時には動作しないので、駆動回路７ｂは１個のパルス発生回路のみを駆動できればよく、電流駆動能力を２倍にする必要はない。
【０１６３】
パルス発生回路１４ａ〜１４ｄは、たとえば図４５（ａ），（ｂ）に示した回路で実現できる。図４５（ａ）において、５１は、ＰチャネルＭＯＳトランジスタＱ51，Ｑ52とＮチャネルＭＯＳトランジスタＱ53，Ｑ54から成る２入力ＮＡＮＤ回路である。この回路の電源はＶCCであり、入力はタイミングパルスとアドレス信号ａi（または／ａi）である。５２は、ＰチャネルＭＯＳトランジスタＱ55とＮチャネルＭＯＳトランジスタＱ56から成るインバータであり、その電源はＶLである。ａiが“１”（電位ＶCC）のときにφTが入力されると、内部電源ＶLの振幅のパルスφPが入力される。なお、ここではＮＡＮＤ回路は外部電源電圧ＶCCで動作させているが、内部電源電圧ＶLで動作させてもよい。
【０１６４】
図４６は、図４３の実施例に比べて、駆動回路の数をさらに１個減らした例である。アドレス信号ａi，／ａi、タイミングパルスφT、およびパルスφP1〜φP4は、図４３で説明したものと同じである。
【０１６５】
本実施例では、パルス発生回路１４ａと１４ｂとで駆動回路７ａを、１４ｃと１４ｄとで７ｂをそれぞれ共有している。そのため、図４３の実施例に比べて、駆動回路数が１個減り、これによるチップ面積と消費電力を低減できる。ここで図４４に示すように、１４ａと１４ｂ、１４ｃと１４ｄとはそれぞれ同時には動作しない。したがって、駆動回路７ａと７ｂとはそれぞれ１個のパルス発生回路のみを駆動できればよく、駆動能力を２倍にする必要はない。
【０１６６】
図４７は、メモリアレーが８個の分割されている場合に本発明を適用した実施例である。図中、１は半導体チップ、３は周辺回路、２ａ〜２ｈはメモリアレー、７ａ，７ｂは駆動回路、１４ａ〜１４ｈはパルス発生回路である。本実施例では、８個のアレーのうち２個がアドレス信号ａi，ａjによって選択され、選択されたアレーのみが動作する。すなわち、ａiａj＝“００”のときは２ａと２ｅ、ａiａj＝“０１”のときは２ｂと２ｆ，ａiａj＝“１０”のときは２ｃと２ｇ、ａiａj＝“１１”のときは２ｄと２ｈがそれぞれ選択される。そのため、選択されたアレー用のパルスφPk（ｋ＝１〜８）のみが出力される。すなわち、図４８に示すように、アドレス信号ａiａj＝“００”のときはパルスφP1φP5、ａiａj＝“０１”のときはパルスφP2とφP6、ａiａj＝“１０”のときはパルスφP3とφP7、ａiａj＝“１１”のときはパルスφP4とφPがそれぞれ出力される。これらのパルスφPk（ｋ＝１〜８）は、φTのタイミングで出力されるパルスであり、その振幅は内部電源電圧ＶLである。
【０１６７】
本実施例では、メモリアレーを動作させるための８個のパルス発生回路で２個の駆動回路７ａ，７ｂを共有している。このようにすることにより、駆動回路数を大幅に減らすことができ、占有面積と消費電力の低減を実現することができる。
【０１６８】
［ＤＲＡＭへの適用例］
最後に、本発明をＤＲＡＭに適用した例について述べる。図４９は本発明を適用したＤＲＡＭの構成図である。図中、２０１は電源電圧（ＶCC）供給用ボンディングパッドで、外部電源に接続されている。２０２は差動増幅器、２０３は内部降圧された電源電圧（ＶL）の供給線、２０４はＰチャネルＭＯＳセンスアンプの駆動ＭＯＳトランジスタ、２０５はＮチャネルＭＯＳセンスアンプの起動ＭＯＳトランジスタ、２０６はＰチャネルＭＯＳセンスアンプ、２０７はＮチャネルＭＯＳセンスアンプ、２０８はメモリセル、２０９はＰチャネルＭＯＳセンスアンプのＮ形ウェル部、２１０はセルアレー部とセンスアンプ部を含むメモリブロック、２１１はＸデコーダ、２１２はＹデコーダ、２１３はショート・プリチャージ信号線、２１４は電源線ＶL／２である。電源電圧ＶCCは、Ｘデコーダ，Ｙデコーダ，ゲート保護ならびに信号発生回路などの周辺回路で使う。内部降圧された電源電圧ＶLは、本実施例の場合、センスアンプ駆動ＭＯＳトランジスタ２０４につながるＰチャネルＭＯＳトランジスタのバックゲート（ウェル）とＹデコーダの一部に使っている。
【０１６９】
センスアンプのようないわゆるＣＭＯＳ回路の場合、Ｐ形の基板を用いると、ＰチャネルＭＯＳトランジスタはＮ形のウェル内に形成されるのが普通である。この場合、図５０の断面図に示すように、Ｎウェル（ＰチャネルＭＯＳトランジスタのバックゲート）の電位は外部電源電圧ＶCCではなく、そのソースに供給される動作電圧（この場合はＶL）とするのが望ましい。この理由を次に述べる。
【０１７０】
たとえばＶCC＝５Ｖ，ＶL1＝３Ｖとすると、データ線プリチャージレベルが１.５Ｖであるから、センスアンプ起動前、ＰチャネルＭＯＳトランジスタには１.５Ｖのバックゲートバイアスがかかり、起動後は０Ｖになる。図６を参照すると、センスアンプ起動前のしきい値電圧（絶対値）は約０.８６Ｖ、起動後は約０.５７Ｖである。もしＮウェル電圧をＶCC（＝５Ｖ）としていると、各々１.１Ｖ，０.９２Ｖとなる。これはＶL1とした場合に比較してあまりに大きい。図５１は、上記ＤＲＡＭのセンス系の動作速度を、ＰチャネルＭＯＳトランジスタのしきい値電圧に対してプロットした図である。同図からわかるように、０.１Ｖのしきい値電圧上昇は約２ｎｓの遅延に相当するので、この場合Ｎウェル電圧をＶL1（＝３Ｖ）とすることで約５ｎｓ以上の高速化が実現できることがわかる。超高集積化時代のＣＭＯＳＬＳＩは、より動作電圧を下げ、基板（ウェル）濃度を上げる（バックゲートバイアス効果が大きくなる）傾向があるので、上記本発明の効果はさらに重要になる。
【０１７１】
ここで、Ｎウェル電圧をＰチャネルＭＯＳトランジスタに供給される内部電源電圧ＶLと等しくするにあたり、容量結合などによるＮウェル電圧の変動が懸念される。図４９に示した実施例は、データ線はＶL／２にプリチャージされるので、ＰチャネルＭＯＳトランジスタが動作するとき、ドレイン電圧が上昇するのもと下降するものとが対を成し、雑音はきわめて小さい。したがって、Ｎウェル電圧の変動によるラッチアップ等の問題は発生しない。
【０１７２】
以上、センスアンプを例にとって説明したが、同様の手法は、他のＣＭＯＳ回路に対しても適用できる。またＤＲＡＭに限らず、２種類以上の異なる動作電圧を有するＣＭＯＳ・ＬＳＩならば適用可能である。また、本発明の実施例において、半導体の導電形，電位関係をすべて逆にしても、本発明が成立することは明らかである。
【０１７３】
以上説明したように、本発明によれば、電圧リミッタ回路が多くの種類の負荷を駆動する必要があり、また負荷の種類や大きさが動作モードによって変動する場合でも、負荷の種類や動作モードに応じた最適な位相補償が可能になり、電圧リミッタの動作を安定化できる。
【０１７４】
また、内部電圧を電源として用いる負荷回路が半導体チップ内に複数個ある場合、各駆動回路から各負荷回路までの配線を短くすることができるので、雑音レベルを低く抑えることができる。また、駆動回路の駆動能力を増加させることなく、回路数を減らすことができるので、占有面積および消費電力を低減することができる。
【０１７５】
また、内部降圧された動作電圧を用いるＣＭＯＳ回路において、ウェル内に形成されているトランジスタのバックゲート（ウェル）の電圧を降圧された電圧と等しくすることにより、回路の高速化が可能になる、超高集積化ＬＳＩの高信頼性、高速性を併せて実現することができる。
【０１７６】
〔第３グループ〕
上記技術の問題点は、内部電圧を外部から検査する方法について考慮されていないことである。たとえば電圧リミッタを有するメモリＬＳＩの場合、電圧リミッタで発生した内部電圧値が設計値から外れていると、内部回路の動作マージンが狭くなったり、誤動作したりする。しかし、メモリＬＳＩをメモリテスタ等で検査する場合、内部電圧値を知ることができないと、上記のような問題は容易に確かめることができない。
【０１７７】
内部電圧端子にパッドを設けて、そのパッドにメモリテスタを接続すれば、外部から内部電圧値を知ることができる。しかしこの方法には次のような問題点がある。
【０１７８】
第１に、パッドからメモリテスタまでの配線が受ける雑音によって、測定値に誤差が生ずる。
【０１７９】
第２に、メモリテスタの入力インピーダンスによって電圧値が変化することがある。
【０１８０】
第３に、メモリテスタはアナログ電圧を測定することになるので、デジタル信号を取扱うよりも測定に時間がかかる。
【０１８１】
本実施例の目的は、上記の問題点を解決し、内部電圧を外部からメモリテスタ等で検査することが容易な半導体装置を提供することにある。
【０１８２】
上記目的を達成するため、本実施例では、外部から指定された電圧と内部電圧とを比較する手段と、その比較結果を出力する手段を設ける。
【０１８３】
外部から指定された電圧と内部電圧とを比較し、その比較結果を出力することにより、外部に取り出す信号はデジタル信号になる。したがって、前述の内部電圧端子から直接取り出す場合に比べて、雑音や測定器の入力インピーダンスの影響を受けにくく、またメモリテスタ等で検査することが容易になる。
【０１８４】
以下、図面を参照して本実施例を説明する。以下の説明では、本発明をＤＲＡＭに適用した例を示すが、本発明はＤＲＡＭに限らず他の半導体装置にも適用できる。
【０１８５】
図５２に本実施例を示す。これは電圧リミッタを有するＤＡＲＭである。図中、１は半導体チップ、２はＤＲＡＭのメモリアレー、３はＤＡＲＭの周辺回路、４は電圧リミッタ、５は比較回路、６はマルチプレクサおよび出力バッファ、８はテストエネーブル信号発生回路である。電圧リミッタ４は、外部電源ＶCCをもとに、ＶCCよりも低い内部電源ＶLを発生する。ＤＲＡＭの周辺回路３は外部電源ＶCCによって動作するが、メモリアレー２は内部電源ＶLの電圧を動作する。
【０１８６】
本実施例において内部電源ＶLの電圧を検査する方法について説明する。
【０１８７】
比較回路５は、ＶLと比較用電圧ＶSとを比較する。本実施例では、ＶSを入力する端子は、ＤＲＡＭのデータ端子Ｄinと兼用であるが、専用の端子でもよいし、他の端子、たとえばアドレス端子の一つと兼用してもよい。比較回路の出力Ｃは、マルチプレクサおよび出力バッファ６を介して出力される。本実施例では、Ｃを出力する端子は、ＤＲＡＭのデータ出力端子Ｄoutと兼用であるが、専用の端子でもよい。
【０１８８】
比較出力Ｃは、ＶL＞ＶSのときは高レベル、ＶL＜ＶSのときは低レベルになる。したがって、Ｄinに印加する比較用電圧ＶSを変えてＤoutを観測することにより、内部電圧ＶLを知ることができる。
【０１８９】
たとえば、外部電源ＶCCが、
ＶCCmin≦ＶCC≦ＶCCmax                  …（１）
の範囲で、ＶLがＶLminよりも高くＶLmaxよりも低くなければならないとする。
これを検査するには、まず、ＤinにＶLminを印加してＶCCをＶCCminからＶCCmaxまで変化させ、Ｄoutが常に高レベルであることを確認する。次に、ＤinにＶCCmaxを印加してＶCCをＶCCminからＶCCmaxまで変化させ、Ｄoutが常に低レベルであることを確認すればよい。
【０１９０】
このようにＤout端子から出力される信号が高レベルか低レベルというデジタル信号であることが、本発明の特徴である。したがって、アナログ電圧を直接出力する場合に比べて、雑音やメモリテスタの入力インピーダンスによる誤差を避けることができ、メモリテスタで検査することが容易になる。
【０１９１】
テストエネーブル信号ＴＥは、ＶLを検査するモードであるか、通常の読出し／書込みモードであるかを示す信号である。この信号は、比較回路５をエネーブルするた、およびマルチプレクサおよび出力バッファ６を切り替えるために用いられる。ＴＥを入力するための専用の端子を設けてもよいが、本実施例では、ＴＥを発生するための回路８を設けてある。この回路は、ＤＲＡＭのロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ信号（／ＣＡＳ）、および書込みエネーブル信号（／ＷＥ）が印加されるタイミングの組合せによってＴＥを発生する。
【０１９２】
これを図５３（ａ），（ｂ）を用いて説明する。
【０１９３】
ＤＲＡＭでは、通常の読出し／書込みモードのときは、図５３（ａ）のように、／ＲＡＳは／ＣＡＳよりも先に印加される。逆に図５３（ｂ）のように、／ＣＡＳが／ＲＡＳよりも先に印加され、しかもそのときの／ＷEが低レベルであったとき、回路８は、ＶL検査モードの指定であると判断し、ＴＥを発生する。なお、／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミングの組合せによって特殊な動作モードを指定する方法については、たとえばアイ・エス・エス・シー・シー，ダイジェスト・オブ・テクニカル・ペーパーズ，第１８頁から第１９頁，１９８７年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical Ｐapers, pp.１８−１９，Ｆeb.１９８７）あるいは、アイ・エス・エス・シー・シー，ダイジェスト・オブ・テクニカル・ペーパーズ，第２８６頁から第２８７頁，１９８７年２月（ＩＳＳＣＣ Ｄigest of Ｔechnical Ｐapers，pp.２８６−２８７，Ｆeb.１９８７）において論じられている。
【０１９４】
ここでＶLの検査に用いる専用の信号（ＶS，Ｃ、およびＴＥ）の入出力方法について補足しておく。
【０１９５】
これらの信号の専用の端子を設けてもよいことは、上に述べたとおりである。しかし、図１の実施例では、ＶSの入力端子はＤinと、Ｃの出力端子はＤoutとそれぞれ兼用であり、ＴＥは／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミングの組合せにより作られる。この方式の利点は、ＤＲＡＭ本来の端子のみを用いてＶLを検査できることである。したがって、ウエハ状態での検査だけでなく、パッケージに組立てた後の検査も可能になる。
【０１９６】
図５４に比較回路５の一例を示す。
【０１９７】
図５４において、２０はＶLおよびＶSを入力とし、ノード２７を出力とする差動増幅器であり、ＮチャネルＭＯＳトランジスタ２１，２２，２３とＰチャネルＭＯＳトランジスタ２４，２５から成る。３０はノード２７を入力としＣを出力とするインバータであり、ＮチャネルＭＯＳトランジスタ３１とＰチャネルＭＯＳトランジスタ３２から成る。ＶLがＶSよりも高いときはノード２７が低レベル、出力Ｃが高レベルになる。ＶLがＶSよりも低いときはノード２７が高レベル、出力Ｃが低レベルになる。
【０１９８】
比較回路としては単独の差動増幅器でもよいが、本実施例のように差動増幅器の出力をさらにインバータで増幅するようにした方が、出力Ｃのレベルに確実に高レベル（≒ＶCC）、低レベル（≒０Ｖ）にできるので望ましい。
【０１９９】
本回路では、ＭＯＳトランジスタ２１のゲートにＴＥが入力されているので、ＶL検査モードのとき（ＴＥが高レベルのとき）以外は差動増幅器に電流が流れない。これにより通常動作時の消費電力の増加を防止できる。また、通常動作時はＰチャネルＭＯＳトランジスタ２６が導通しているので、ノード２７は高レベルに固定されている。
【０２００】
次に、本発明に用いるマルチプレクサおよび出力バッファ６の実現方法について説明する。
【０２０１】
図５５はマルチプレクサおよび出力バッファの一例である。図５５中、４１，４２、および４９〜５２はインバータ、４３〜４８はＮＡＭＤゲート、５３および５４はＮチャネルＭＯＳトランジスタである。この回路は、ＤＲＡＭのデータ出力ｄoutと比較回路の出力Ｃのうちの一方を選択して、出力端子Ｄoutに出力する回路である。いずれを選択するかは、ＴＥ（前述のテストエネーブル信号）およびＯＥ（ＤＲＡＭの出力エネーブル信号）によって決定される。ＴＥが高レベル，ＯＥが低レベルのとき（ＶL検査モードのとき）はＣが、ＴＥ低レベル、ＯＥが高レベルのとき（読出しモードのとき）は、ｄoutが、それぞれ選択・出力される。ＴＥ，ＯＥがともに低レベルのとき（書込みモードもしくは待機状態のとき）は出力端子Ｄoutは高インピーダンスである。
【０２０２】
図５６に本発明の他の実施例を示す。前実施例との相違点は、比較用電圧としてＶS1，ＶS2の２個が入力されており、比較回路５−１，５−２の２個が設けられていることである。
【０２０３】
比較回路５−１は内部電圧ＶLとＶS1とを、５−２はＶLとＶS2とをそれぞれ比較する。比較出力Ｃ1は、ＶL＞ＶS1のときは高レベル、ＶL＞ＶS2のときは低レベルになる。比較出力Ｃ2は、ＶL＞ＶS2のときは低レベル、ＶL＜ＶS2のときは高レベルになる。外部に出力される信号Ｃは、Ｃ1とＣ2をＡＮＤゲート９によって論理積をとった結果である。
【０２０４】
本実施例は、データ入力端子と出力端子とが兼用で、４ビット同時に読出し／書込みされる。いわゆる×４ビット構成のＤＲＡＭである。そこで、比較用電圧ＶS1とＶS2との入力、および比較結果Ｃの出力には、４個のデータ入出力端子Ｉ／Ｏ0〜Ｉ／Ｏ3のうちの３個を利用している。前実施例のような×１ビット構成ＤＲＡＭの場合は、たとえばＣの出力にはＤoutを、ＶS1，ＶS2の入力にはＤinまたはアドレス端子のうちの２個を利用すればよい。
【０２０５】
本実施例の利点は、ＶLがある範囲内にあるか否かが一度の検査でわかることである。たとえば、ＶLがＶLminよりも高くＶLmaxよりも低くなければならないとする。これを検査するには、ＶS1＝ＶLmin，ＶS2＝ＶLmaxとすればよい。ＶLmin＜ＶL＜ＶLmaxのときに限り、Ｃは高レベルになる。
【０２０６】
図５７に本発明の他の実施例を示す。
【０２０７】
前述の２実施例との相違点は、比較用電圧ＶSをデジタル信号で指定し、それをＤＡ変換することにより比較用電圧ＶSをＤＡＣで作っていることである。本実施例では、デジタル信号Ｓ0〜Ｓ3の入力端子はアドレス端子Ａiと兼用である。
【０２０８】
入力されたデジタル信号は、ＤＡコンバータ１０によってアナログ電圧ＶSに変換される。ＤＡコンバータに与える基準電圧は、ＶCCでもよいが、専用の電圧ＶRの方が望ましい。内部電圧ＶLのＶCC依存性を測定できるからである。本実施例ではＶRの入力端子は、ＤＲＡＭのデータ入力端子Ｄinと兼用である。
【０２０９】
本実施例の特徴は、出力だけでなく入力デジタル信号であることである。そのため、前実施例に比べてメモリテスタによるテストがさらに容易になる。なお、本実施例では比較用電圧はＶS１個だけであるが、前実施例のように２個にしてもよいことはもちろんである。
【０２１０】
次に、本実施例に用いるＤＡコンバータについて説明する。
【０２１１】
図５８（ａ）にＤＡコンバータの一例を示す。図中、６１および６２はインバータ、Ｒおよび２Ｒは抵抗である。ここではインバータ６２の電源は基準電圧ＶRである。端子Ｓ0〜Ｓ3からデジタル信号が入力されると、インバータ６２の出力電圧は入力信号に応じてＶRまたは０Ｖになる。出力ＶSの電圧は、
Ｖ8＝(ＶR／１６)・(８Ｓ3＋４Ｓ2＋２Ｓ1＋１Ｓ0)      …（２）
で与えられる。ただし、インバータ６２の出力インピーダンスは抵抗Ｒ，２Ｒに比べて十分小さいと仮定している。
【０２１２】
図５８（ｂ）にＤＡコンバータの他の実施例を示す。図中、７１はデコーダ、７２はＭＯＳトランジスタ、Ｒは抵抗である。この回路は、基準電圧ＶRを抵抗分割した電圧
Ｖi＝(ｉ／１６)・Ｖr      （ｉ＝０〜１５）      …（３）
のうち、１つを選択して出力ＶSとする。この選択は、入力信号Ｓ0〜Ｓ3をデコーダ７１でデコードした信号Ｔ0〜Ｔ15によって行われる。この回路の特徴は、負荷のインピーダンス（図５７の比較回路５の入力インピーダンス）が十分大きければ（図５４の回路は、この条件を満たしている）、出力電圧ＶSはＭＯＳトランジスタ７２のオン抵抗の影響を受けないことである。
【０２１３】
なお、図５８（ａ），（ｂ）はいずれも４ビットのＤＡ変換器である。しかし、ビット数は、どの程度正確に内部電圧ＶLを設定する必要があるかにより増減してもよいことは言うまでもない。
【０２１４】
図５９に本発明の更に他の実施例を示す。本実施例の特徴は、内部電圧ＶLをＡＤ変換して出力することである。そのため、デジタル信号Ｓ0〜Ｓ3を記憶するためのレジスタ８０が設けられている。以下、本実施例の動作を図６０のタイミング図に従って説明する。
【０２１５】
／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミングの組合せによりテストエネーブル信号ＴＥを発生することは前実施例と同様である。この時点でレジスタ８０の内容は、最上位ビットＳ3のみが“１”、他は“０”という状態に設定される。このとき、比較用電圧ＶSはＶR／２に等しい。このＶSと内部電圧ＶLとを比較した結果、Ｃ＝１すなわちＶL＞ＶR／２ならば、最上位ビットＳ3はそのまま“１”に保たれ、Ｃ＝０すなわちＶL＜ＶR／２ならばＳ3は“０”にリセットされる。
【０２１６】
次にレジスタのＳ2が“１”にセットされる。このとき、比較用電圧ＶSはＶR／４または３ＶR／４である。このＶSと内部電圧ＶLとを比較した結果、Ｃ＝１ならばＳ2はそのまま“１”に保たれ、Ｃ＝０ならばＳ2は“０”にリセットされる。以下同様にして、Ｓ1，Ｓ0が順次に決定される。
【０２１７】
以上の動作はクロックに同期して行われる。本実施例では／ＣＡＳをクロックとして用いている。すなわち、まず／ＣＡＳを／ＲＡＳよりも先に低レベルにしてＶL検査モードを指定する。これによりＴＥが高レベルになる。次に、／ＲＡＳは低レベルに保ったまま、／ＣＡＳを上げ下げすることにより、上記のＡＤ変換が行われる。この間、出力端子Ｄoutには各回の比較結果が順に現れるので、
Ｄoutを観測することにより、ＡＤ変換の結果を知ることができる。
【図面の簡単な説明】
【０２１８】
【図１】本発明の第１のグループの実施例を説明する図。
【図２】本発明者らが発見した問題点を説明する図。
【図３】本発明者らが発見した問題点を説明する図。
【図４】本発明者らが発見した問題点を説明する図。
【図５】本発明者らが発見した問題点を説明する図。
【図６】本発明者らが発見した問題点を説明する図。
【図７】（ａ），（ｂ）は従来技術を説明する回路図。
【図８】本発明の第１のグループの実施例を説明する図。
【図９】本発明の第１のグループの実施例を説明する図。
【図１０】本発明の第１のグループの実施例を説明する図。
【図１１】本発明の第１のグループの実施例を説明する図。
【図１２】本発明の第１のグループの実施例を説明する図。
【図１３】本発明の第１のグループの実施例を説明する図。
【図１４】本発明の第１のグループの実施例を説明する図。
【図１５】本発明の第１のグループの実施例を説明する図。
【図１６】本発明の第１のグループの実施例を説明する図。
【図１７】本発明の第１のグループの実施例を説明する図。
【図１８】本発明の第１のグループの実施例を説明する図。
【図１９】本発明の第１のグループの実施例を説明する図。
【図２０】本発明の第１のグループの実施例を説明する図。
【図２１】本発明の第１のグループの実施例を説明する図。
【図２２】本発明の第１のグループの実施例を説明する図。
【図２３】本発明の第１のグループの実施例を説明する図。
【図２４】本発明の第２のグループの実施例を説明する図。
【図２５】本発明の第２のグループの実施例を説明する図。
【図２６】本発明の第２のグループの実施例を説明する図。
【図２７】本発明の第２のグループの実施例を説明する図。
【図２８】本発明の第２のグループの実施例を説明する図。
【図２９】本発明の第２のグループの実施例を説明する図。
【図３０】本発明の第２のグループの実施例を説明する図。
【図３１】本発明の第２のグループの実施例を説明する図。
【図３２】本発明の第２のグループの実施例を説明する図。
【図３３】本発明の第２のグループの実施例を説明する図。
【図３４】本発明の第２のグループの実施例を説明する図。
【図３５】本発明の第２のグループの実施例を説明する図。
【図３６】本発明の第２のグループの実施例を説明する図。
【図３７】本発明の第２のグループの実施例を説明する図。
【図３８】本発明の第２のグループの実施例を説明する図。
【図３９】本発明の第２のグループの実施例を説明する図。
【図４０】本発明の第２のグループの実施例を説明する図。
【図４１】本発明の第２のグループの実施例を説明する図。
【図４２】本発明の第２のグループの実施例を説明する図。
【図４３】本発明の第２のグループの実施例を説明する図。
【図４４】本発明の第２のグループの実施例を説明する図。
【図４５】本発明の第２のグループの実施例を説明する図。
【図４６】本発明の第２のグループの実施例を説明する図。
【図４７】本発明の第２のグループの実施例を説明する図。
【図４８】本発明の第２のグループの実施例を説明する図。
【図４９】本発明の第２のグループの実施例を説明する図。
【図５０】本発明の第２のグループの実施例を説明する図。
【図５１】本発明の第２のグループの実施例を説明する図。
【図５２】本発明の第３のグループの実施例を説明する図。
【図５３】本発明の第３のグループの実施例を説明する図。
【図５４】本発明の第３のグループの実施例を説明する図。
【図５５】本発明の第３のグループの実施例を説明する図。
【図５６】本発明の第３のグループの実施例を説明する図。
【図５７】本発明の第３のグループの実施例を説明する図。
【図５８】本発明の第３のグループの実施例を説明する図。
【図５９】本発明の第３のグループの実施例を説明する図。
【図６０】本発明の第３のグループの実施例を説明する図。
【図６１】本発明の第２のグループの実施例を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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