(57)【要約】      （修正有）【課題】アーリー電圧が高く、高周波性能に優れ、高降伏電圧特性を有する、相補型バイポーラトランジスタを提供する。【解決手段】ＮＰＮ及びＰＮＰトランドスター全てはエミッタポリシリコンコンタクト(６８Ａ,６８Ｂ)から拡散されたエミッタ(７４,８０)、側壁酸化膜／窒化膜によりベースポリシリコンコンタクトから分離されたエミッタポリシリコンコンタクトを有するベースポリシリコンコンタクト(４０,４２)から拡散された外部ベース５２、５６を有し、これにより狭いエミッタ及び小さいエミッタ外部ベースの距離を提供できる。  また、ベース（６２，６４）と埋込層（１４Ａ，１６Ｂ）間の距離を、０，７〜１，５μに設定し、シリコンより小さい原子半径を有するドーパントで、埋込層の不純物濃度を規定する。【選択図】図９
2006216972.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型高ドープ埋設層（１４Ａ）を埋設し正味Ｎ型にドープされたコレクタであって、前記コレクタの前記高ドープ埋設層を除く部分が２．０μｍ〜４．０μｍの厚さのエピタキシャル層に形成された前記コレクタと、このコレクタに隣接し正味Ｐ型にドープされたベース（６２）と、このベースに隣接し正味Ｎ型にドープされたエミッタ（７４）とを有するＮＰＮバイポーラトランジスタを含む半導体表面に沿った集積回路において、
前記コレクタは主にシリコンからなる単結晶半導体材料からでき、
前記ベースと前記Ｎ型高ドープ埋設層との間の前記コレクタの幅は０．７μｍ〜１．５μｍの範囲にあり、
シリコンより小さい原子半径を有する第１のドーパントは前記コレクタに埋設された前記Ｎ型高ドープ埋設層の正味ドーパント濃度を主に設定し、かつ、
前記ベースは外因性部と内因性部を有し、かつ前記エミッタと前記ベースの前記外因性部との間の前記半導体表面上に配置された薄い酸化物層上に分散した窒化物層からなるスペーサを備えることによって、
前記トランジスタが、少なくとも７．０GHzの周波数応答、少なくとも１００の電流利得、および少なくとも１２ボルトの降伏電圧を有することを特徴とする集積回路。
【請求項２】
更に、Ｐ型高ドープ埋設層（１６Ｂ）を埋設し正味Ｐ型にドープされたコレクタ（２４）と、このコレクタに隣接し正味Ｎ型にドープされたベース（６４）と、このベースに隣接し正味Ｐ型にドープされたエミッタ（８０）とを有するＰＮＰトランジスタを含む前記集積回路において、
前記ＰＮＰトランジスタの前記コレクタは主にシリコンからなる単結晶半導体材料からでき、かつ、
シリコンより小さい原子半径を有する第２のドーパントは前記ＰＮＰトランジスタの前記コレクタに埋設された前記Ｐ型高ドープ埋設層の正味ドーパント濃度を主に設定することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々は誘電的に絶縁された島にあり、前記各トランジスタのベース（６２、６４）の幅は０．１５〜０．３５mｍの範囲にあり、
前記ベース（６４）と前記Ｐ型高ドープ埋設層（１６Ｂ）との間の前記コレクタ（２４）の幅は０．７μｍ〜１．５μｍの範囲にあり、
前記ＮＰＮトランジスタは少なくとも６０ボルトのアーリー電圧を有し、
前記ＰＮＰトランジスタは少なくとも３．０GHzの周波数応答、少なくとも１００の電流利得、少なくとも４０ボルトのアーリー電圧、および少なくとも１２ボルトの降伏電圧を有することを特徴とする請求項２に記載の集積回路。
【請求項４】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々に対して、（ベースのピーク正味ドーパント濃度）／（高ドープ埋設層でないコレクタの一部のピーク正味ドーパント濃度）比は少なくとも５０であることを特徴とする請求項２又は３に記載の集積回路。
【請求項５】
前記ＮＰＮトランジスタのベースは多結晶シリコンコンタクトを有することを特徴とする請求項１〜４のいずれかに記載の集積回路。
【請求項６】
前記ＮＰＮトランジスタのエミッタは多結晶シリコンコンタクトを有することを特徴とする請求項１〜５のいずれかに記載の集積回路。
【請求項７】
前記ＮＰＮトランジスタに対して、Ｎ型高ドープ埋設層（１４Ａ）は主にドーパントとして燐を含み、ベースはドーパントとしてボロンを含むことを特徴とする請求項１〜６のいずれかに記載の集積回路。
【請求項８】
Ｐ型高ドープ埋設層（１４Ａ）を埋設し正味Ｐ型にドープされたコレクタと、このコレクタに隣接し正味Ｎ型にドープされたベース（６２）と、このベースに隣接し正味Ｐ型にドープされたエミッタ（７４）とを有するＰＮＰバイポーラトランジスタを含む半導体表面に沿った集積回路において、
前記コレクタは主にシリコンからなる単結晶半導体材料からでき、
シリコンより小さい原子半径を有する第１のドーパントは前記コレクタに埋設された前記Ｐ型高ドープ埋設層の正味ドーパント濃度を主に設定し、かつ、
前記ベースは外因性部と内因性部を有し、かつ前記エミッタと前記ベースの前記外因性部との間の前記半導体表面上に配置された薄い酸化物層上に分散した窒化物層からなるスペーサを備えることを特徴とする集積回路。
【請求項９】
更に、Ｎ型高ドープ埋設層（１６Ｂ）を埋設し正味Ｎ型にドープされたコレクタと、このコレクタに隣接し正味Ｐ型にドープされたベース（６４）と、このベースに隣接し正味Ｎ型にドープされたエミッタ（８０）とを有するＮＰＮトランジスタを含む前記集積回路において、
前記ＮＰＮトランジスタの前記コレクタは主にシリコンからなる単結晶半導体材料からでき、かつ、
シリコンより小さい原子半径を有する第２のドーパントは前記ＮＰＮトランジスタの前記コレクタに埋設された前記Ｎ型高ドープ埋設層の正味ドーパント濃度を主に設定することを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々は誘電的に絶縁された島にあり、前記各トランジスタのベース（６２、６４）の幅は０．１５〜０．３５mｍの範囲にあり、前記各トランジスタのベースから高ドープ埋設層までの間隔は０．７〜１．５mｍの範囲にあることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタの各々に対して、（ベースのピーク正味ドーパント濃度）／（高ドープ埋設層でないコレクタの一部のピーク正味ドーパント濃度）比は少なくとも５０であることを特徴とする請求項９又は１０に記載の集積回路。
【請求項１２】
前記ＰＮＰトランジスタのベースは多結晶シリコンコンタクトを有することを特徴とする請求項８〜１１のいずれかに記載の集積回路。
【請求項１３】
前記ＰＮＰトランジスタのエミッタは多結晶シリコンコンタクトを有することを特徴とする請求項８〜１２のいずれかに記載の集積回路。
【請求項１４】
前記ＰＮＰトランジスタに対して、Ｐ型高ドープ埋設層（１４Ａ）は主にドーパントとしてボロンを含み、ベースはドーパントとして燐を含むことを特徴とする請求項８〜１３のいずれかに記載の集積回路。
【請求項１５】
各トランジスタに対して、主にシリコンからなる単結晶半導体材料のコレクタを形成する工程、及び
シリコンより小さい原子半径を有するドーパントを前記コレクタに導入し、前記コレクタに埋設された高ドープ埋設層の正味ドーパント濃度を主に設定することにより前記コレクタに埋設された高ドープ埋設層を形成する工程を含む、請求項１〜１４のいずれかに記載の集積回路の製造方法において、
前記トランジスタに対して導体を半導体表面上に形成し、
エミッタ開口を前記導体に形成し、
薄い酸化物層（６０）を前記エミッタ開口に形成し、
前記エミッタ開口の周囲に沿った前記酸化物層上に窒化物のスペーサを形成する前に内因性ベースを前記半導体表面に前記酸化物層を介して注入により形成し、
その後前記スペーサの下でない前記酸化物層の部分を除去して前記半導体表面を露出することを特徴とする集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路製品に関するもので，特に高いアーリー(Early)電圧，高周波性能および高降伏電圧特性を具備した相補型バイポーラトランジスターに関する。
【背景技術】
【０００２】
アナログ製品の発展は一層高い速度の半導体装置および一層高いレベルの機能を集積する為の産業傾向と並行している。
【０００３】
歴史的に装置構造は深い装置接合により特定されるのであり，側面からの幾何学的配列を最少化することにあるのではない。そこで、付与さられた工程で製造することのできる装置類形の制限された変形はアナログとディジタル機能等の集積を順次に制限させた。
【０００４】
米国特許第４,６６５,４２５号でピオトロウスキ（Piotrowski）は誘電的に分離した島に垂直な相補型バイポーラトランジスターを製造することを指稱している。垂直にＮＰＮおよびＰＮＰトランジスターを形成させることにより１GHz以上の周波数を得られる。
【０００５】
一層高い周波数性能を得るためには接合深度と側方向の装置のサイズを減少させることが必要である．接合の深度は自己整列されたポリシリコンエミッタにて縮小させることができ、エミッタと外部ベース間の領域は介在する誘電体スペーサ(Spacer)に縮小させることができる。ポリシリコンエミッタの又他の長点は電流利得とアーリー電圧間に適合したトレードオフ(Trade‐offs)を許容することである。米国特許第４,９０８,６９１号でシルベーストリ(Silvestri)等は典型的高周波BiCMOS工程を開示しておる。垂直相補型バイポーラトランジスターは側方向誘電分離機能と接合下部分離機能を具備した集積回路に形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は一層高い周波数の相補型バイポーラトランジスターを製造する方法に関する。
【０００７】
本発明の他の目的は電流利得とアーリー電圧特性を増加させるものに特徴される高周波アナログ応用のための相補型バイポーラトランジスターを提供することである。
【０００８】
本発明の又他の目的はこれ等高性能の相補型バイポーラトランジスター等を結合した集積回路を製造するための方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の望ましい実施例によると、少なくとも４０ボルトのアーリー電圧、少なくとも１２ボルトのコレクタベース間降伏電圧、および少なくとも３GHzの周波数応答を具備する電気的に分離された島等に形成された相補型バイポーラトランジスターなどからなった集積回路が提供されている。望ましくは，上記トランジスター等は少なくとも１００ボルトの電流利得と少なくとも１２ボルトのコレクタエミッター間の降伏電圧を示す。ベース領域はコレクター内の純粋不純物濃度より少なくとも５０倍が大きい純粋頂上値不純物濃度を持たなければならない（コレクター幅は０．７乃至１．５ミクロン(micron)の範囲でなければならない。ベース領域内の純粋頂上値の不純物濃度は４×１０１７ｃｍ‐３乃至２×１０１８ｃｍ‐３の範囲でなければならない。製造工程も又，少なくとも４GHzの周波数応答を有する電界効果トランジスターの供給を可能にする。
【００１０】
集積回路は少なくとも４５ＭＨｚの帯域幅と，少なくともマイクロ秒(μs)当たり２，０００ボルトのスルーレート(slew rate)を有する帰還増幅器を提供するために上記したトランジスター等に形成されることができる。増幅器は最大２５ｍＡの供給電流で作動され，電圧帰還方式又は電流帰還方式に接続できる。
【００１１】
電圧帰還形態であるこれらの増幅器に造られたサンプルおよびホルド(Sample and hold)回路は５０ｎｓと酷似した程度に典型的な獲得時期を表示し，１２ビット（Bit）レゾルション（Resolution）に対して５００ｎｓである従来技術と比較される。電流帰還形態において，典型的１５ｎｓ獲得時間は１２ビットのレゾルションで２００ＭＨｚの帯域幅に得られるマイクロ秒当たり５５０ボルトおよびマイクロ秒当たり５００ボルトの典型的なスルーレートは各各電圧および電流帰還形態で得ることができる。本発明のトランジスター等に構成されたディジタルアナログ変換器は少なくとも１１ビットレゾルションに対して１／２ＬＳＢに３０ｎｓより小さい典型的な定着時間を表示する。これ等トランジスター等に構成されたスイッチ等は１ｎｓより小さい上昇および下降時間を表示するのである。プログラムできる電流源に使用される場合、上記スイッチ等は１％より小さい非線形プログラム電流を生産するであろう。
【００１２】
工程は高濃度不純物でドープされた埋没コレクター領域にベースから類似した距離および類似したベース深さを有する各各のバイポーラトランジスターの相補雙を形成する。このような類似した輪廓等はベースと埋没コレクタ領域で類似した拡散係数を有する相補型不純物から得られる。シリコン工程において，望ましい不純物等は燐と砒素である。これ等の種類は各各シリコンよりもっと小さい原子半径を有するからより大きい原子半径を有する不純物原子が活性格子構造内部に欠陥を減少させるために追加されることもある。このような不純物には砒素アンチモン（Antimony）、ゲルマニウム(Germanium)であり，欠陥縮小不純物の濃度は埋没コレクタ領域の純粋不純物濃度に有害な影響がないように充分低くする。
【００１３】
バイポーラトランジスターを造るためには二重レベルポリシリコン工程が望ましいのである。ポリシリコンの一番目導電体レベルはバイポーラトランジスターの外部ベース領域を形成するために下部にある結晶（Crystal）により遅く外方拡散される不純物で選択的にド−プされる。同様なポリシリコンレベルは、又コレクター導電体等およびコレクタコンタクト(Contact)領域等を形成する。
【００１４】
一番目導電体レベルは絶縁層で被覆され、ドライブイン(Drive‐in)する前に内部ベース領域を露出させるためにパターン形成させる。外部ベース形成後、絶縁層は少なくとも露出されたベース領域上に形成され，その次に内部ベース不純物が注入される。
【００１５】
側方向スペーサ等は開口サイズを減少させるために，内部ベース領域に隣接する上部絶縁層と導電体の最初レベルの側壁に形成され，後続に形成されるエミッタ領域を限定する。内部ベース領域上の絶縁層は内部ベース領域からスペーサ等を分離する。内部ベースを形成した後，スペーサーなどを形成することにより外部ベースとエミッタ間の空間は内部ベースと外部ベースの部分重複を適当に維持する限り増加されることができる。増加されたエミッタと外部ベース間の空間は電流利得とエミッタとベース間の降伏電圧を増加させ、エミッタ接合漏洩電流を減少させる。望ましくは絶縁層は酸化膜であり，スペーサ等は窒化膜である。これ等はスペーサのアンダカッティング（Undercutting）を排除し，外部ベースとエミッタ間空間の向上された調節性を提供する。
【００１６】
ポリシリコンの二番目のレベルはウェーハ上のその次に形成される。一番目ＮおよびＰ島の内部ベース領域を接触する上記二番目のポリシリコン層の一部はエミッタコンタクト等を形成するために各各Ｎ型及びＰ型不純物を利用して選択的にドープされる。不純物はエミッタ領域等を形成するためにエミッタコンタクト等から外方拡散される。
【００１７】
その結果のスペーサ図案と不純物輪廓は高周波応答，高いアーリー電圧，高降伏電圧および高電流利得を備えたバイポーラトランジスター構造を提供する。上記トランジスター等は密度を最大にするのため、一番目幾何学的配列からなる分離された島等に形成される。コレクタ領域の不純物濃度は低く維持され、エミッタ、ベースおよびコレクタの側方向寸法等は最少化される。
【００１８】
付加の装置等は追加工程段階等を要することなしに形成される。例えばキヤ
パシタは結晶層の領域である下部プレート（Plate）と一番目ポリシリコン導電体である上部プレートで形成される。抵抗体等は薄膜で形成され，又は基板自体に形成されることもある．ＪＦＥＴと埋没ツェナーダイオード(Zener diode)等も又他の追加の工程段階なしに形成されることもある。
【００１９】
本発明の他の目的，長点および新規な特徴等は添附された図面と関連して詳
細に説明したことにより明白にされることであろう。
【実施例】
【００２０】
本発明の良好な実施例はシリコンに形成されている誘電的に分離された装置に適用して記述されている。その他の分離技術、例えば接合分離は半導体材料のみならず他のシリコンにも利用できる。第１図は製造工程の段階を例示しており、高濃度にドープされた埋没コレクタ領域が多数個の誘電的に分離された島等になされたより低濃度にドープされたシリコンに形成されておる。島等は誘電層(１２)により下部基板(１０)から電気的に分離されている。島等(１８Ａ‐１８Ｄ)は各各Ｎ＋埋没領域(１４Ａ‐１４Ｂ)およびＰ＋埋没領域(１６Ｂ，１６Ｄ)を具備してＮ−型導電率になる．好ましくはＮ＋埋没領域等は燐がドープされ、Ｐ＋埋没領域等は珊素でドープされるのがよい。燐と珊素は非常に類似した拡散係数を有するからその結果の相補型バイポーラトランジスターは本質的に同等のコレクタ幅を有する。埋没領域に対するＰ型およびＮ型不純物拡散係数比は０.５乃至２.０範囲内である。側方向誘電分離膜は誘電層(２０)とポリシリコン(２２)で区別された壁、トレンチ(Trench)により提供される。
【００２１】
例示された構造はＺＭＲ、ＳＩＭＯＸ、又は他の分離方法を結合したウェーハにより形成させることができる。一つの工程フロー(Flow)は誘電層(１２)上部に形成されたＮ層から始められる。埋没層(１４Ａ、１４Ｃ、１６Ｂ、１６Ｄ)はエピタキシャル(Epitaxial)成長を遂行することにより移植剤に形成させることができる。調節されたエピタキシャル厚さは本発明のトランジスターベースと埋没コレクタ層間に要求される距離を設定して高く決定する。好ましいエピタキシャル厚さは２.０乃至４.０ミクロン範囲である。個個の島等はトレンチ等を異方性蝕刻し、垂直のトレンチ側壁上部に酸化層(２０)を形成することにより造られる。一例としてトレンチ等はポリシリコン(２２)で充足されることもある。これ等と類似な工程段階等は広く知られており、ベージョー(Bajor)等の米国特許第４,９００,６８９、ベートマン(Beitman)の米国特許第４,９５１,１０２により詳細に表示されており、これ等は皆本発明の出願人によって出願されたのであり，参考にここに結合したのである。
【００２２】
高濃度にドープされた領域(１４‐１６)は高温度の硼素と燐により形成される。これ等の種類はシリコンよりも小さい原子半径を有するから実質的格子欠陥はこれ等領域の決定構造で拡大させることができる。若しも、これが許されるならば、このような欠陥等は接合間に重大な電流漏洩を招来し、これによるトランジスター内のアナログ性能特性を低下させることができる。シリコンは１．１７Åの原子半径を有する反面に硼素と燐は各各０.８８Åおよび１．１０Åの原子半径を有する。本発明によると格子変形及びその結果の格子欠陥は格子上で硼素と燐の効果を相殺するために大きな原子半径を有する不純物等を領域１４と１６に付加することにより減少させることができる。このような不純物等は砒素、アンチモン、又はゲルマニウムから構成された一群から選択されることができる。例えば，砒素は１．１８Åの原子半径を有する。
【００２３】
第１３図に表示する如くＮ−層(１３)は基板(１０)の誘電層(１２)上にもっと大きいドス(Dose)のＮ型不純物、例えば、燐が選択的に移植され、領域１４Ａと１４Ｃを形成するためにドライブ・インされる。その次に，変形構造不純物、例えば砒素がブランケット(Blanket)移植によって層(１３)全面に注入される。最終にＰ型不純物、例えば硼素は第１４図に表示する如く領域１６Ｂと１６Ｄに選択的に移植される。その次にウェーハは砒素と珊素とをドライブ・インするために熱処理される。その結果の欠陥補償不純物の濃度は形成された或る領域の添加剤も重要に計数されてはならない。例えば、Ｎ型砒素移植剤は埋没領域１６Ｂと１６Ｄを形成するために使用されたＰ型硼素ドス量の１/１０乃至２/１０にならなければならない。
【００２４】
高濃度にドープされた領域を設置することにより、ＮＰＮトランジスターが島(１８Ａ)に，ＰＮＰトランジスターは島(１８Ｂ)に，埋没ツェナーダイオードは島(１８Ｃ)に形成され，キャパシターは島(１８Ｄ)上に形成される。
【００２５】
ＰＮＰトランジスターのコレクタ領域を形成するためにはＰ型不純物、例えば、硼素をイオン移植によって島(１８Ｂ)に注入させる。埋没領域(１４Ａおよび１６Ｂ)にコンタクト等を形成するためにはＮ型不純物、例えば，燐を島(１８Ａ)に注入させ，Ｐ電導型不純物、例えば、硼素は島(１８Ｂ)に注入させる。島(１８Ｃ)は接合ツェナーダイオードの一要素と埋没Ｎ＋領域(１４Ｃ)に埋没接触を同時に形成するためにＮ＋移植剤を移植される。島(１８Ｄ)にあるＰ型移植剤はキャパシター下部プレートを形成する。その次にウェーハは全てのＰおよびＮ埋没コンタクト等のみならず各埋没Ｎ＋およびＰ＋領域に連結させるため前面のコレクタ移植剤をドライブ・インさせるために１/２時間乃至３時間１０００℃乃至１２００℃の範囲で熱処理される。第２図に表示する如く、これはＮ＋コレクタコンタクト（２６Ａ）、Ｐ＋コレクタコンタクト(２８Ｂ)、Ｎ＋ツェナーダイオード領域(２６Ｃ)、埋没コンタクト領域（２６Ｃ´）およびＰ＋キャパシター下部プレート領域(２８Ｄ)を招来する。Ｐ‐コレクタ領域(２４)も亦，島(１８Ｂ)に形成される。
【００２６】
好ましくは、島等(１８Ａ、１８Ｃ、１８Ｄ)のＮ‐領域は３×１０１５cm‐３乃至９×１０１５cm‐３範囲の不純物濃度又は０.４ohm‐cm乃至１.３ohm‐cm範囲のバルク抵抗率を有する。Ｐ‐コレクタ領域(２４)は２００keV乃至７００keV範囲のエネルギーで１×１０１２cm‐２乃至８×１０１２cm‐２範囲にあるドスを移植することにより形成される。これはコレクタにおいて，６×１０１５cm‐３から２×１０１６cm‐３までの範囲である純粋不純物濃度を招来する。領域(２６)を形成するＮ型移植剤のドスは５０keV乃至２００keVのエネルギーで５×１０１４cm‐２乃至５×１０１５cm‐２範囲内である。その結果Ｎ＋コンタクトおよびダイオード領域(２６)は２×１０１８cm‐３乃至２×１０１９cm‐３範囲内で不純物濃度を有する。類似にＰ＋コンタクトおよびプレート領域(２８)は５０keV乃至２００keVエネルギーから５×１０１４cm‐２乃至５×１０１５cm‐２の移植ドスを利用して形成される。その結果のＰ＋コンタクト等と埋没領域(１６)は２×１０１８cm‐３乃至２×１０１９cm‐３範囲内で不純物温度を有する。
【００２７】
標準ＬＯＣＯＳ技術においては，厚いリセスド(Recessed)酸化膜領域(３０)が活性装置領域を限定するために島内に形成される。その結果の構造は活性ベース領域等からコレクタコンタクト等を分離する酸化膜領域(３０)を表示するために第２図に只図式的に図示された。リセスド酸化膜はベースとコレクタ間の蓄電容量を減少させる。
【００２８】
良質の薄い酸化層(３２)は５００Å乃至１０００Åの厚さに基板の表面上に熱的に成長される。その次に，薄い酸化層(３２)はベース領域等，ツェナー領域，第２図のコンタクト領域および下部キャパシタープレート領域(２８Ｄ)のコンタクト開口を露出させるためにパターン形成及び蝕刻される。プレート領域(２８Ｄ)上の層(３２)の残留部分はキャパシター誘電体として従事する。
【００２９】
アンドープト(Undoped)ポリシリコンの最初導電体層がその次に堆積され，高温度移植剤に選択的にドープされ，その次に第３図および第４図に例示した如く，ベースコンタクト(４０，４２)，コレクタコンタクト(４１，４３)，ツェナーダイオードコンタクト(４４)，アノードコンタクト(４５)，下部キャパシタープレートコンタクト(４６)及び上部キャパシタープレート(４７)が同時に形成されるようにパターン形成および蝕刻される。
【００３０】
これは厚い絶縁層(４８)，即ち，堆積酸化膜の形成によって遂行される。層(４８)とポリシリコンの最初レベルはコンタクト等と内部ベース開口等を形成するためにパターン形成される。即ち，第４図に示す如く，ベースコンタクト領域(４０，４２)の一部と上に載置された誘電層(４８)の一部は島等(１８Ａ、１８Ｂ)各各の内部ベース一部分を露出させる開口(４９，５０)を形成するために除去される．プラズマ蝕刻は開口(４９，５０)に殆んど垂直な側壁を提供し，内部ベースが形成されるシリコンヘの過度蝕刻を最少化する。
【００３１】
第５図を参照すると不純物は内部ベース部分(５２，５６)を形成し，コレクタコンタクト領域にオーミック（Ohmic）コンタクト部分（５４,５６,５７）を維持させるためにポリシリコンの最初層から単結晶の島等に拡散される。そこで，拡散段階は既に形成されたカソード(Cathode)領域(２６Ｃ)とポリシリコン層(４５)で形成されたアノード領域(５９)間で埋没ツェナー接合を提供する。コンタクト部分(５８)と類似したオーミックコンタクト部分又はキャパシターのコンタクト領域(第５図乃至第９図に図示されていない)にも形成された。オーミックコンタクト部分への外方拡散は拡散工程から招来される表面近くのどのような不純物濃度の損失に対しても補償する。
【００３２】
該拡散の間に薄い酸化層(６０)が露出された内部ベース領域上に形成される。該酸化膜は後続の移植剤に対する遮蔽物の役割をなし，開口(４９，５０)を蝕刻するとき損傷を受けることもできる若干の結晶材料を消耗させる。同時に薄い側壁酸化膜(６０Ａ)が第５図に表示する如く一番目ポリシリコン層の露出された部分に沿って形成される。図示の単純化の為に一番目ポリシリコン層に沿った側壁要素(６０Ａ)は一連の図面等に図示されていない。
【００３３】
Ｐ型外部ベース領域(５２)を形成するために５×１０１５cm‐２の硼素ドスが５０keV範囲内のエネルギーで移植される。Ｎ型外部ベース領域(５６)を形成するため，５×１０１５cm‐２の燐ドスが１００keV範囲内にあるエネルギーレベルに移植される。移植剤は拡散されたＮ＋およびＰ＋領域を形成するため１/２時間乃至３時間９００℃乃至１０５０℃の温度にてドライブ・インされる。Ｐ＋領域（５２）は１×１０１８cm‐３乃至１×１０２０cm‐３の純粋不純物濃度及び１０００Å乃至５０００Åの深さを有する。Ｎ＋領域(５６)は１×１０１８cm‐３乃至１×１０２０cm‐３範囲内の純粋不純物温度および１０００Å乃至５０００Å範囲内の深さを有する。望ましくは一番目ポリシリコン層は１０００Å乃至５０００Å範囲内の深さを有し，絶縁層(４８)は２０００Å乃至６０００Å範囲内の厚さを有する。薄い酸化膜層(６０)は２００Å乃至１０００Åの厚さを有する。
【００３４】
埋没ツェナーダイオード等の他の形成法とそれ等作動の完全な記載はビーソム(Beasom)の米国特許第４，３９８，１４２及びロスコス(Roskos)の米国特許第４,６５２,８９５号に論議されており，ここでは參考的のみに結合される。本工程段階の組合はそこに表示された如く構造を形成するために使用されることもある。
【００３５】
第５図に表示される如く，Ｐ型不純物とＮ型不純物は島等(１８Ａ,１８Ｂ)内に内部ベース領域等(６２,６４)を各各形成するために開口(４９,５０)を介して選択的に移植される(第６図参照)。
【００３６】
エミッタ導電体(ポリシリコンの一連のレベルに形成される)から最初レベルポリシリコン導電体と拡散された外部ベース領域を分離させるために側壁スペーサ等がエミッタ開口等に隣接した最初レベルポリシリコンの端部を沿って形成される。簡単に窒化層は酸化層(６０)上に堆積され，その次にポリシリコン層に全ての開口等の側面に沿って自己整列された絶縁スペーサを形成させるために異方性蝕刻される。スペーサ等は最初絶縁層(４８)から酸化層(６０)に伸びる。絶縁膜は次に論議される理由で望ましいスペーサ材料になる。工程の特徴はスペーサがエミッタ領域を限定するためより狭いポリシリコン開口を形成することであり，エミッタ寸法を効率よくもっと小さくすることである。これはエミッタベース間の接合領域を縮小させることにより，その結果の最終トランジスターの速度を増加する。
【００３７】
本発明によると内部ベース(６２)のための移植はポリシリコンの一番目レベルを蝕刻した後，スペーサ(６６)が形成される以前に実行される。これはスペーサ形成後に内部ベース移植剤を移入する工程順序以上の利点がある。即ち，スペーサを限定する前に内部ベース移植を遂行するものであって，内部及び外部ベース移植剤をドライブ・インするために利用される熱処理が拡散領域の充分な重複を提供する、即ち、コレクタベース接合が逆バイアス(Bias)されるとき，ベースのパンチスルー(Punch through)を防止するために関連領域が充分にドープされることを保証する。
【００３８】
スペーサ(６６)は最初ポリシリコンレベルの全ての側壁に沿って形成されるから最初ポリシリコンレベルの端部から連続に形成されるエミッタ領域(７４又は８０)を分離することになる。スペーサ形成に先立って外部ベース移植を行う本工程の特徴は後続のエミッタ移植がスペーサ(６６)に対して整列されることである，又，外部ベース領域(５２)が上記最初ポリシリコンレベルから外方拡散する不純物により形成されるからエミッタより外部ベース領域までの純粋な分離距離は外部ベースの側面拡散長さより小さいスペーサ幅により主に決定される。スペーサを形成する以前に内部ベースを移植することにより，内部ベースを連結するために要求される外部ベースの側面拡散量を最少化することができる。このように外部ベースとエミッタ間に形成された空間は電流利得およびエミッタベース接合の降伏電圧を最大にしてエミッタベース間の漏洩電流を最小にする好ましい大きい分離距離になる。要約すると先行の工程は最も望ましいバイポーラトランジスター特徴，即ち，高周波アナログ応用のための高降伏電圧および低い漏洩電流を提供する。
【００３９】
先行工程の又他の特徴は移植された内部ベース領域を損傷することなくスペーサを限定させることである。スペーサを形成する間に調節されない方法で移植されたドスが除去されるから内部ベースの上に載置されたシリコンにより蝕刻可能性が排除されるのである。電流利得アーリー電圧および降伏電圧の如き重要なアナログトランジスターパラメータは内部ベースの集積された不純物濃度内の変化により影響を与えることができる。本工程はスペーサが形成される間に蝕刻阻止膜として酸化層(６０)を利用することにより上記装置パラメータ等の劣化を防止する。
【００４０】
先行工程によれば，薄い酸化膜(６０)は内部ベースを移植し，スペーサ(６６)を堆積する前に成長される．乾式蝕刻技術は酸化層(６０)を介するエッチングすることなく製造する環境で反復的に蝕刻される窒化膜スペーサ(６６)は酸化膜に対して充分に選択的であることが知られている。このように窒化膜／酸化膜サンドイッチ下のシリコンは損傷されない。スペーサ開口内で層(６０)から残留する酸化膜は継続して湿式蝕刻液により除去される。例えば，希釈された弗酸(HF)溶液はシリコンと窒化膜両側に対して非常に選択的である。このように内部ベース移植剤の無欠陥状態が維持される。第７図の表示する如く酸化層の残留フイラメントは湿式蝕刻段階後にスペーサ(６６)下に残留する。上記フイラメントはポリシリコンベースコンタクト領域とエミッタ領域(７４,８０)間の電気的分離を保証する。
【００４１】
窒化膜スペーサと内部ベース間に介在する薄い酸化膜領域(６０)が有する又他の利点は良質のシリコン表面が維持されることである。シリコンと直接接触された窒化膜フィルムはシリコン表面で界面捕獲および再結合中心を特徴的に引き起こすであろう。これ等界面捕獲および再結合中心を低いコレクタ電流レベルで電流利得を減少させるであろう。第７図で示す良質のフイラメントは湿式蝕刻後残留する熱酸化膜領域(６０)を介在して四辺からの上記劣化を防止することになる。ポリシリコン(６８)の二番目の導電層は第７図に表示する如く島等(１８Ａ,１８Ｂ)の露出されたベース領域に接して基板上部に形成される。パターン形成された感光膜(７０)はＮＰＮトランジスターのベース領域(６２)に接触する二番目ポリシリコン層(６８)の一部を露出させるため開口(７２)を提供する。Ｎ型不純物は露出されたポリシリコンで注入される。その次に感光膜(７０)が除去され，第８図に表示する如く，二番目感光膜マスク(７６)はＰＮＰトランジスターのベース領域(６４)に接触する二番目ポリシリコン層(６８)の一部を露出させるための開口(７２)を提供する。Ｐ型不純物が露出されたポリシリコンに注入される。
【００４２】
ここに，第９図を参照すると，二番目のポリシリコン層(６８)はドープされたポリシリコンコンタクト等(６８Ａ，６８Ｂ)を残すようにパターン形成および蝕刻される。その次に該表面はドープされたポリシリコンコンタクト等(６８Ａ,６８Ｂ)が露出して残されているパターンされた絶縁層(８２)で被覆される。そのようにした後，ウェーハは二番目ポリシリコン層から下部にあるシリコンで移植剤を外方拡散させるため熱処理される。その結果のＮ＋エミッタ領域(７４)およびＰ＋エミッタ領域(８０)を第９図に表示する。同時にイオン移植された内部ベース不純物はＰ型内部ベース領域(６２)およびＮ型内部ベース領域(６４)を限定するためにドライブ・インされる。
【００４３】
択一的に二つの熱処理工程段階が遂行できる。Ｎ型不純物がイオン移植された後，一番目の熱処理段階が実行される。Ｐ型不純物がイオン移植された後、二番目のポリシリコン層(６８)がパターン形成され、二番目の絶縁層(８２)が充填される。好ましくは，層(８２)は高濃度にドープされた，例えばBPSGである。
【００４４】
内部ベース領域（５２）を形成するＰ型移植剤は例えば５keV乃至４０keVエネルギーで５×１０１２cm‐２乃至５×１０１３cm‐２の範囲のドスからなる硼素である。Ｎ型内部ベース領域（６４）は５×１０１２cm‐２乃至５×１０１３cm‐２の範囲を有する燐移植剤に形成され，４０keV乃至９０keVのエネルギーで移植されるであろう。エミッタ(７４)を形成するＮ型移植剤，例えば５×１０１５cm‐２乃至２×１０１６cm‐２の範囲の砒素ドスは５０keV乃至１５０keVのエネルギーで移植される。エミッタ（８０）を形成するＰ型移植剤，例えば，５×１０１５cm‐２乃至２×１０１６cm‐２の範囲の硼素ドスは３０keV乃至８０keVのエネルギーで移植される。
【００４５】
一番目熱処理段階は９００℃乃至１１００℃の温度範囲で１時間乃至４５分の期間遂行され，二番目の熱処理段階は８５０℃乃至１０００℃の温度範囲で１時間乃至４５分間遂行される．その結果Ｐ型ベース領域(６２)は４×１０１７cm‐３乃至１×１０１８cm‐３範囲の頂上値純粋不純物濃度および２０００Å乃至４０００Å範囲の深さを有する。Ｎ型ベース領域（６４）は７×１０１７cm‐３乃至２×１０１８cm‐３範囲の純粋頂上値不純物濃度および２０００Å乃至４０００Å範囲の深さを有する。Ｎ＋エミッタ領域(７４)は１×１０１９cm‐３乃至１×１０２０cm‐３範囲の頂上値純粋不純物濃度および２００Å乃至１０００Å範囲の深さを有し，Ｐ+エミッタ領域(８０)は２００Å乃至１０００Å範囲の深さに１×１０１９cm‐３乃至１×１０２０cm‐３範囲の純粋不純物濃度を有する。
【００４６】
この結果の相補型バイポーラトランジスター構造は本質的に０.１５乃至０.３５ミクロンの範囲にあるベース幅とマッチされ,２.０乃至４.０ミクロンのエピタキシャル厚さに対して０.７０乃至１.５ミクロンの範囲にあるコレクタ幅と本質的にマッチされる。
【００４７】
島(１８Ａ)のＮＰＮトランジスターと島(１８Ｂ)のＰＮＰトランジスター間のコレクタ幅の比は０．７５乃至１．３の範囲でなければならない。これは１２ボルトより大きい降伏電圧を維持する間コレクタ直列レジスタンス(Resistance)を最小にする。上記比は燐がＮ型埋没領域とＮ型ベース領域に(砒素，又はアンチモン代りに)使用され，珊素がＰ型埋没領域とＰ型ベース領域に使用されるときに可能になる。硼素は燐と非常に類似した拡散係数を有するからその結果のコレクタ幅は類似する。
【００４８】
開口等(８４,８６)は二番目の熱処理前に絶縁層(８２)と絶縁層(４８)に蝕刻される。二番目の熱処理前に開口を形成することによりBPSG層(８２)はより緩慢なトポロジー(Topology)を提供する。開口形成後に薄膜抵抗体(８８)が従来の感光膜リフトオフ(Lift‐off)技術で形成される。
【００４９】
これは相互連結された二つの金属層を形成することにより遂行される。
【００５０】
第１０図は他の抵抗体構造が形成できるＰ型島(１８Ｅ)を表示する。Ｐ‐領域(２４)は第２図のコレクタ領域(２４)が島(１８Ｂ)にあるＰＮＰトランジスターのために形成されるとき共に形成される。Ｐ＋オーミックコンタクト等（５８Ｅ,５８Ｅ´）はコレクタコンタクト（４３）と同時に形成された一番目レベルポリシリコン導電体等（４３Ｅ,４３Ｅ´）から不純物の外方拡散によってＰ‐領域に形成される。このように島領域(１８Ｅ)は抵抗体領域を提供する。
【００５１】
一層低いレジスタンス，拡散抵抗体は第１１図に表示した。埋没領域(１４Ｆ)を具備したＮ島(１８Ｆ)は最初レベルポリシリコン層(４０Ｆ，４０Ｆ´)の抵抗体コンタクト等から外方拡散させることにより形成された内部抵抗体コンタクト領域等(５２Ｆ,５２Ｆ´)を有する。内部抵抗部(６２Ｆ)はＮＰＮトランジスターの内部ベース部の形成と同時に形成される。又，ポリシリコン抵抗体等は両ポリシリコン層の或る一つに選択的にドーピングすることにより集積回路上に形成されることもできる。
【００５２】
接合電界効果トランジスター，ＪＦＥＴは或る追加工程段階の要求なしにバイポーラ装置側面に沿って形成されることができる。第１２図に表示する如くＰ＋埋没領域(１６Ｇ)およびＰ‐領域(２４Ｇ)を具備したＰ‐島(１８Ｇ)領域は第２図の埋没コレクタコンタクト領域(２８Ｇ)と同時に形成されたＰ＋下部ゲートコンタクト領域(２８Ｇ)を含む，Ｐ‐領域(２４Ｇ)は下部ゲートを形成する。Ｎ＋ソースおよびドレイン領域等(５６Ｇ，５６Ｇ´)は一番目ポリシリコン層から形成されたソースおよびドレイン導電体等(４２Ｇ，４２Ｇ´)から外方拡散させることにより形成される。Ｐ＋コンタクト領域(５８Ｇ)は最初レベルポリシリコンから外方拡散することにより形成される。Ｎチャンネル領域(６４Ｇ)は第９図の内部ベース(６４)と同時に形成される。Ｐ＋上部ゲート(８０Ｇ)はエミッ夕(８０)の形成される間に上部ゲートコンタクト(６８Ｇ)から外方拡散することにより形成される。リセスド誘電分離領域(３０)も又下部ゲート領域(２４Ｇ)に提供される，下部ゲートコンタクト（４３Ｇ）も又一番目ポリシリコン層から作られる。
【００５３】
本発明の原理に従って形成されたＮＰＮおよびＰＮＰトランジスターの得られる作動特性は次の通りである。
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【００５４】
ＪＦＥＴは次の特性があることであろう。
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【００５５】
上記の如き試みはアーリー電圧および降伏電圧と共に周波数応答を最適化するように製作された。これは正確な周波数応答(Ｆｔ)よりもアナログ応用において一層重大なものである。ディジタル応用において，上記した装置の項目等はさほど重要なことではない。アナログおよびディジタルトランジスターに対するいくつかのパラメータ範囲等は、
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【００５６】
トランジスターのベースと埋没層間の空間はコレクタベース間の降伏電圧(ＢＶＣＢＯ)、アーリー電圧，直列コレクタレジスタンス(Ｒｃｓ)に重大な影響を及ぼし，かつ，その結果としてトランジスター周波数応答(Ｆｔ)に重大な影響を及ぼす。不幸にも降伏電圧とアーリー電圧はＲｃｓ及びＦｔに対するトレードオフ（Trade‐off）である。アナログ応用において，これ等パラメータの適当な制御が重要であるからベースと埋没層間の空間は注意して設計されなければならない。これは設計と制御のためにこのような空間が二つあるから相補工程で遂行させるのがもっとむずかしくなる。埋没領域とベース領域に対する硼素と燐を使用することによりマツチドされたコレクタ幅等が可能である。これは１２Vよりもっと大きいコレクタベース間の降伏電圧が維持される間低いコレクタ直列レジスタンスを提供する。
【００５７】
スペーサ形成に先立ち注入する内部ベースの数種の利点は次の通りである。外部ベースの深さおよび側面拡散の制御はスペーサ(６５)の形成に先立って内部ベースが外部ベースに相対的に非常に近接して注入され，エミッタ移植は外部ベースがエミッタから比較的遠くに維持されるようにスペーサを形成した後に遂行されるから重要でなくなる。又他の利点の一つは本配列がより高い電流利得とエミッタベース間の降伏電圧を維持することである。スペーサ幅の制御は，外部ベースとエミッタとの間に距離が増加できるので重要でないことになる。
【００５８】
薄い酸化膜によって島等から分離される窒化膜スペーサの使用はアナログトランジスターに次の利点を提供する。電流利得，アーリー電圧および降伏電圧の制御はプラズマ蝕刻によるシリコンの電位除去により影響されない。エミッタ‐ベース接合漏洩電流はシリコン表面がプラズマにより損傷されないから一層小さくなる。トランジスターの雑音は損傷されないシリコンによって縮小されることになる。
【００５９】
キャパシターの誘電体を形成し，又島等の表面を被覆する薄い酸化膜(３２)は最初のポリシリコンの堆積直前の工程において早期に造られる。これはキャパシターの誘電体の不純物のみならず島等の表面を保護し，それによりその性能と再現性を向上させる。
【００６０】
本発明の第１工程では以前に得られなかった唯一の複合特徴を提供し，回路動作において，現状を拡大する生産物を設計および開発の可能性を提供する。向上された周波数応答，アーリー電圧および降伏電圧はＤＣ特性を維持又は向上させ，電力損失を最少化する反面，より高い周波数からより高い動作レベルを有する生産物を提供する。付与された電流レベル６０ボルトＮＰＮアーリー電圧および４０ボルトＰＮＰアーリー電圧に対して上記補償型バイポーラ工程は回路周波数応答において，以前の工程で造られた装置以上に約１０倍の向上性を提供する。付与されたレベルの電力損失でより高いＡＣ動作を遂行する生産物を開発できる可能性が提供された。反対に付与された周波数間に電力消耗を大いに減少される。
【００６１】
従来の作動増幅器は電圧帰還増幅器に知られており，それの応用は事実上全ての電子システムに利用された高速に言及される作動増幅器の一群はＲＦ，信号処理，通信，医療／産業影像およびビデオシステムで要求された。電圧帰還増幅器は電流帰還増幅器より能動フィルターおよび積分器としてなお適合する。従来の電圧帰還増幅器に対する動作特性と本発明により構成された増幅器(第１５図)の動作特性の比較は次の通りである。
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【００６２】
本発明のバイポーラトランジスターを結合した電流帰還増幅器は次の特性を有するようになり，第１６図で示すブロック図形態に表示される。
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【００６３】
上記の特性から，それは少なくとも５００MHzの帯域幅と２０００V/μsのスルーレートを有する本願集積回路を結合した帰還増幅器であることを表示す。また，最大電流は２４mA以下であり，電流帰還増幅器は２４ｎｓより小さい定着時間を有する。
【００６４】
電圧帰還又は，電流帰還増幅器は，サンプル及びホルド回路の動作を向上させるために使用できる。代表的手段が入力相互コンダクタンス増幅器(Ａ１)，低い漏洩電流電圧スイッチ(ＳＷ)，及び出力積分増幅器(Ａ２)を含み第１７図に示した。上記スイッチ(ＳＷ)はサンプル及びホルドゲート(Gate)を介して制御される。先立った設計において，Ａ１及びＡ２は電圧帰還増幅器である。上記処理によると第１７図の回路は次のように向上された典型的な特性を具備した電圧又は電流帰還増幅器のいずれかの一つで形成される。
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【００６５】
以前のディジタル‐アナログ雙換器(ＤＡＣｓ)はサーボループ(servo loop)(図示しない)においてスーパーベータ(Super Beta)トランジスターと作動増幅器を結合することにより１２ビットレゾルションより大きく得ることができる。代表的な先行技術のセルは第１８Ａ図に表示された。ＤＡＣの速度は作動増幅器の帯域幅，R‐２Rラダー(Ladder)の蓄電容量，及びトランジスターの周波数応答により制限される。秀な周波数応答は付与された電力レベル間に１０倍まで出力する作動増幅器の帯域幅が増加する本発明により提供される。第１８Ｂ図を参照するとスーパーベータ装置は慨ね１０倍の速度利点を提供するＮチャンネルＪＦＥＴに代替される。もしＪＦＥＴの相互コンダクタンスがＤＡＣセル電流源にマッチする１２ビットを得ることが不充分ならば，第１８Ｃ図で示したＰＮＰ／ＮＰＮ組合が使用させられる．R‐２Rラダーは十分に縮尺された設計を使用，即ち，隣接セル間の装置サイズを比例させることにより，蓄電容量を減少させることで，排除される。これはより小さいリソグラフィを可能ならしめる。定着時間１／２ＬＳＢの比較は次の通りである。
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【００６６】
本発明は電流―電圧変換を提供するための電流方式ＤＡＣに電圧出力増幅段の集積が可能なるように満足することができる直列コレクタレジスタンス及び周波数応答特性からなるＰＮＰトランジスターを提供する。これは先行技術のＤＡＣのオフチップ(off‐chip)電流‐電圧変換段に対する必要を排除する。
【００６７】
ピンドライバー(Pin driver)のスイッチ段は第１９図に表示される。それは制御電流源をターンオン（Turn‐on）またはターンオフ（０ff）することにより入力と出力間でオン又はオフに変わる。スイッチ段がオンのとき，それはＤＣ及びＡＣ信号で低いレジスタンス通路になり、従って，小さいオフセット電圧と小さいＡＣ減衰を発生させる。スイッチ，出力または制御電流源がオフであるとき，出力ノード(Node)は高いインピーダンス(Impedance)点になる．極まれに，差動雙が電流源をターンオンまたターンオフさせるために使用される。スイッチで出力信号は１ｎｓ以下の上昇及び下降時間を有する。
【００６８】
第２０図の電流コンベヤーは仮想接地に作用する少なくとも一つの低いインピーダンス入力と少なくとも一つの高いインピーダンス出力にて構成する。入力電流は抵抗体及び電圧源，または少なくとも一つの電流源を経由する低いインピーダンス入力を介して電流コンベヤーに注入され，それが出力に到達する前に又他の入力電流を追加するかまた増幅されることがある。本発明によるトランジスターを結合した電流コンベヤーは１ｎｓより小さい伝達遅延を考慮した高い周波数応答を有するベータアーリー電圧の積はなお良き線形電流プログラミングとなお高い出カインピーダンスを可能にする。それは，また，処理両方向信号の可能性を提供する限り速度要求を維持する相補形バイポーラトランジスターに構成させることもある。
【００６９】
超高速比較器は線形及び混合信号検査システム，繊維光学通信及び高速データ獲得システムで応用性を有し，第２１図に図示されている。それはＴＴＬ出力ばかりでなくＥＣＬ互換論理出力として発展することができる。本発明のトランジスターを結合した第２１図の比較器は０.５ｎｓ(ＥＣＬ)及び１.０ｎｓ(ＴＴＬ)の伝達遅延を表示した。
【００７０】
上記した実施例等は，本発明のトランジスターを結合した標準回路で向上性を説明したのである。これらトランジスター特性等を利用して今まで使用することができなかった新しい回路を開発することができるようになった。
【００７１】
本発明が詳細に説明され，図示されたのにもかかわらず，それは単に実施例を理解させる目的であるというのを知ることができ，本願の要旨を限定しようとするものではない。本願の発明概念と要旨は単に特許請求の範囲により制限されるだけである。
【図面の簡単な説明】
【００７２】
【図１】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図２】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図３】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図４】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図５】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図６】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図７】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図８】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図９】本発明の原理に従う諸の製造段階間にウェーハ横断面図である。
【図１０】本発明の原理を結合した拡散抵抗体の横断面図。
【図１１】本発明の原理を結合した拡散抵抗体の他の実施例の横断面図。
【図１２】本発明の原理を結合したＪＦＥＴの横断面図。
【図１３】高濃度にドープされた埋没コレクタ領域の製造間のウェーハの横断面図。
【図１４】高濃度にドープされた埋没コレクタ領域の製造間のウェーハの横断面図。
【図１５】本発明の電圧帰還増幅回路の配線略図。
【図１６】本発明を結合した電流帰還増幅器のブロック図。
【図１７】本発明に従ったトランジスター等を結合したサンプル及びホルド回路のブロック図。
【図１８Ａ】従来のディジタル―アナログ変換器のセル。
【図１８Ｂ】本発明を結合したディジタル―アナログ変換器のセル。
【図１８Ｃ】本発明を結合したディジタル―アナログ変換器のセル。
【図１９】本発明を結合したスイッチング段を示す表示図。
【図２０】本発明を結合した電流コンベヤーの配線略図。
【図２１】本発明を結合した比較器の配線略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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