(57)【要約】【課題】本発明は、ゲッタリング能力が向上したエピタキシャル半導体基板の製造方法を提供する。また、本発明は、動作特性が向上した半導体装置の製造方法を提供する。【解決手段】エピタキシャル半導体基板を製造する方法の一実施形態で、ゲッタリング層は半導体基板上に成長される。その後、エピタキシャル層が前記ゲッタリング層上に形成されることができて、半導体装置が前記エピタキシャル層上に形成されることができる。【選択図】図１
2006216934.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲッタリング層を成長させる段階；及び
ゲッタリング層上にエピタキシャル層を形成する段階を含むことを特徴とするエピタキシャル半導体基板の製造方法。
【請求項２】
前記成長段階はイオンインサイチュドーピングにより遂行されることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項３】
前記ゲッタリング層は炭素（Ｃ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）またはこれらの組合のうち少なくとも一つを含むことを特徴とする請求項２に記載のエピタキシャル半導体基板の製造方法。
【請求項４】
前記ゲッタリング層は炭素を含むことを特徴とする請求項３に記載のエピタキシャル半導体基板の製造方法。
【請求項５】
前記成長段階は炭素ソースとしてＳｉＨ３ＣＨ３、ＣＨ４及びＣ２Ｈ４のうち一つを用いることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項６】
前記成長段階はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）方法のうち一つによって前記ゲッタリング層を成長させることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項７】
前記成長段階は前記シリコンソースを利用したＣＶＤ方法により前記ゲッタリング層を成長させることを特徴とする請求項６に記載のエピタキシャル半導体基板の製造方法。
【請求項８】
前記成長段階は燐ソースとホウ素ソースのうち一つと、シリコンソースを利用したＣＶＤ方法により前記ゲッタリング層を成長させることを特徴とする請求項６に記載のエピタキシャル半導体基板の製造方法。
【請求項９】
前記成長段階は５００ないし７５０℃の温度で前記ゲッタリング層を成長させることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項１０】
前記成長段階は前記ゲッタリング層を５０ｎｍ以上の厚さに成長させることを特徴とする請求項９に記載のエピタキシャル半導体基板の製造方法。
【請求項１１】
前記成長段階は前記ゲッタリング層を１００ｎｍ〜１μmの厚さに成長させることを特徴とする請求項１０に記載のエピタキシャル半導体基板の製造方法。
【請求項１２】
前記成長段階は前記ゲッタリング層が１０１８〜１０２１原子数／ｃｃのピーク炭素ドーピング濃度を有するように成長させることを特徴とする請求項１１に記載のエピタキシャル半導体基板の製造方法。
【請求項１３】
前記成長段階は前記ゲッタリング層が１０１８〜１０２１原子数／ｃｃのピーク炭素ドーピング濃度を有するように成長させることを特徴とする請求項９に記載のエピタキシャル半導体基板の製造方法。
【請求項１４】
前記成長段階は前記ゲッタリング層を５０ｎｍ以上の厚さに成長させることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項１５】
前記成長段階は前記ゲッタリング層を１００ｎｍ〜１μmの厚さに成長させることを特徴とする請求項１４に記載のエピタキシャル半導体基板の製造方法。
【請求項１６】
前記成長段階は前記ゲッタリング層が１０１８〜１０２１原子数／ｃｃのピーク炭素ドーピング濃度を有するように成長させることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項１７】
前記成長段階はシリコンサイトを炭素が占めてシリコン格子歪みが発生するようにゲッタリング層を成長させることを特徴とする請求項４に記載のエピタキシャル半導体基板の製造方法。
【請求項１８】
前記成長段階はシリコンサイトをゲッタリング物質原子が占めてシリコン格子歪みが発生するようにインサイチュイオンドーピングによりゲッタリング層を形成させることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項１９】
前記成長段階は前記ゲッタリング層を５０ｎｍ以上の厚さに成長させることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２０】
前記成長段階は前記ゲッタリング層を１００ｎｍ〜１μmの厚さに成長させることを特徴とする請求項１９に記載のエピタキシャル半導体基板の製造方法。
【請求項２１】
前記成長段階は前記エピタキシャル層を形成する段階の温度より低い温度で前記ゲッタリング層を成長させることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２２】
前記形成段階は１０００℃以上の温度でエピタキシャル層を形成することを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２３】
エピタキシャル層を形成した後、半導体基板に熱処理を遂行してゲッタリングプロセスを駆動する段階をさらに含むことを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２４】
前記熱処理は１周期の間半導体基板を４５０ないし７５０℃の温度で加熱することを特徴とする請求項２３に記載のエピタキシャル半導体基板の製造方法。
【請求項２５】
前記熱処理は基板を第１温度から第２温度まで所定のランピングレートで加熱した後、所定のクーリングレートで基板を冷却することを特徴とする請求項２３に記載のエピタキシャル半導体基板の製造方法。
【請求項２６】
前記成長段階前に、半導体基板が過飽和酸素を含むようにする段階をさらに含むことを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２７】
前記エピタキシャル層を形成した後前記半導体基板を熱処理して、ゲッタリング層によりゲッタリングされるように駆動して半導体基板内の過飽和酸素を沈殿させる段階をさらに含むことを特徴とする請求項２６に記載のエピタキシャル半導体基板の製造方法。
【請求項２８】
前記成長及び形成段階と共にエクストリンシックゲッタリング工程を遂行する段階をさらに含むことを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項２９】
前記成長段階はゲッタリング物質濃度が前記ゲッタリング層の厚さによってガウシアン分布でない（ｎｏｎ−Ｇａｕｓｓｉａｎ）濃度プロファイルを有するように前記ゲッタリング層を成長させることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項３０】
全エピタキシャルクリーニングを遂行する段階；及び
前記半導体基板上に第１エピタキシャル層を形成する段階をさらに含むが；
前記成長段階は第１エピタキシャル層上にゲッタリング層を成長させることを特徴とする請求項１に記載のエピタキシャル半導体基板の製造方法。
【請求項３１】
半導体基板上にゲッタリング層を成長させる段階と；
前記ゲッタリング層上にエピタキシャル層を形成する段階；及び
前記エピタキシャル層上に半導体素子を形成する段階を含むことを特徴とする半導体装置の製造方法。
【請求項３２】
半導体素子はイメージセンサーであることを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
基板上に形成されたゲッタリング層であって、前記ゲッタリング層のゲッタリング物質濃度は前記ゲッタリング層の厚さによってノンガウシアン濃度プロファイルを有するゲッタリング層；及び
前記ゲッタリング層上に形成されたエピタキシャル層を含むことを特徴とする半導体装置。
【請求項３４】
前記ゲッタリング層は少なくとも５０ｎｍの厚さを有することを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記ゲッタリング層は１００ｎｍから１μmまでの厚さを有することを特徴とする請求項３４に記載の半導体装置。
【請求項３６】
ゲッタリング層のゲッタリングドーパントのドーピング濃度は１０１８〜１０２１原子数／ｃｃであることを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
ゲッタリング層のゲッタリングドーパントのドーピング濃度は１０１８〜１０２１原子数／ｃｃであることを特徴とする請求項３３に記載の半導体装置。
【請求項３８】
前記ゲッタリング層はシリコン格子内のシリコンサイトをゲッタリング物質が占めることによって歪曲されたシリコン格子を含むことを特徴とする請求項３３に記載の半導体装置。
【請求項３９】
前記基板は過飽和酸素を含むことを特徴とする請求項３３に記載の半導体装置。
【請求項４０】
前記基板はエクストリンシックゲッタリング層を含むことを特徴とする請求項３３に記載の半導体装置。
【請求項４１】
基板上に形成されたゲッタリング層であって、前記ゲッタリング層のゲッタリング物質濃度は前記ゲッタリング層の厚さによってノンガウシアン濃度プロファイルを有するゲッタリング層と；
前記ゲッタリング層上に形成されたエピタキシャル層；及び
前記エピタキシャル層上に形成された半導体素子を含むことを特徴とする半導体装置。
【請求項４２】
前記半導体素子はイメージ素子であることを特徴とする請求項４１に記載の半導体装置。
【請求項４３】
前記ゲッタリング層は少なくとも５０ｎｍの厚さを有することを特徴とする請求項４１に記載の半導体装置。
【請求項４４】
前記ゲッタリング層は１００ｎｍから１μmまでの厚さを有することを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記ゲッタリング層のゲッタリングドーパントのドーピング濃度は１０１８〜１０２１原子数／ｃｃであることを特徴とする請求項４４に記載の半導体装置。
【請求項４６】
前記ゲッタリング層のゲッタリングドーパントのドーピング濃度は１０１８〜１０２１原子数／ｃｃであることを特徴とする請求項４１に記載の半導体装置。
【請求項４７】
前記ゲッタリング層はシリコン格子内のシリコンサイトをゲッタリング物質が占めることによって歪曲されたシリコン格子を含むことを特徴とする請求項４１に記載の半導体装置。
【請求項４８】
前記基板は過飽和酸素を含むことを特徴とする請求項４１に記載の半導体装置。
【請求項４９】
前記基板はエクストリンシックゲッタリング層を含むことを特徴とする請求項４１に記載の半導体装置。
【請求項５０】
基板と；
前記基板上に形成された第１エピタキシャル層と；
前記第１エピタキシャル層上に形成されて厚さが１００ｎｍないし１μmであるゲッタリング層であって、前記ゲッタリング物質濃度が前記ゲッタリング層の厚さによってノンガウシアン濃度プロファイルを有するゲッタリング層；及び
前記ゲッタリング層上に形成された第２エピタキシャル層を含むことを特徴とする半導体装置。
【請求項５１】
前記第２エピタキシャル層上に形成された半導体素子をさらに含むことを特徴とする請求項５０に記載の半導体装置。
【請求項５２】
前記半導体素子はイメージセンサーであることを特徴とする請求項５１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はエピタキシャル半導体基板の製造方法に係り、さらに詳細にはゲッタリング能力が向上したエピタキシャル半導体基板の製造方法に関する。
【０００２】
本発明は半導体装置の製造方法に係り、さらに詳細には動作特性が向上した半導体装置の製造方法に関する。
【背景技術】
【０００３】
ゲッタリングは半導体ウエーハのアクティブ回路領域から半導体装置の特性を落とす不純物を除去するプロセスだ。その結果、ゲッタリングはＶＬＳＩ製造収率を高めることができる。
【０００４】
一般的に、半導体基板の装置領域から不純物を除去するメカニズムとしては３種類が知られている。一番目のメカニズムは不純物を沈殿（ｐｒｅｃｉｐｉｔａｔｉｎｇ）させることと関連する。二番目のメカニズムはシリコンを介して不純物が拡散することと関連する。３番目のメカニズムは転位（ｄｉｓｌｏｃａｔｉｏｎ）のような欠陥に不純物（例えば、メタル原子）をトラッピング（ｔｒａｐｐｉｎｇ）するか、装置領域から離れた領域に沈殿させることと関連する。
【０００５】
ゲッタリングメカニズムは一般的にエクストリンシック（ｅｘｔｒｉｎｓｉｃ）とイントリンシック（ｉｎｔｒｉｎｓｉｃ）に分類することができる。エクストリンシックゲッタリングは外的にダメージ（ｄａｍａｇｅ）を作ったり、格子トラップ不純物内に欠陥を作ることのようにシリコン格子内にストレスを与えるテクニックを用いる。エクストリンシックゲッタリングの例を挙げれば、半導体ウエーハの後面に機械的なダメージを与える。すなわち、研磨、溝（ｇｒｏｏｖｉｎｇ）、またはサンドブラスト（ｓａｎｄｂｌａｓｔｉｎｇ）はウエーハの後面にストレスを作ることができる。つながるアニーリングはウエーハに加えられたストレスを減らしてくれる転位を作ることができる。このような転位はトラッピング不純物のためのゲッタリングサイト（ｓｉｔｅ）としての役割をする。
【０００６】
ウエーハの後面に拡散された燐（Ｐ）は他のエクストリンシックゲッタリングテクニックだ。このような拡散は不純物原子（例えば、金）のためのトラッピングサイトで役割をする燐空洞（ｖａｃａｎｃｉｅｓ）や転位を作るようになる。このような拡散はＳｉ自己格子間（セルフ−インタースティシャル）とＮｉ原子間の相互作用を介してＮｉ不純物を除去することができるＳｉ−Ｐ沈殿を形成して、このような過程の中にＮｉＳｉ２パーティクルが凝集される。
【０００７】
ダメージはウエーハの後面を横切るようにレーザービームをスキャニングすることによって形成されることもできる。これはエクストリンシックゲッタリングメカニズムと同様のものである。しかし、ウエーハ上のストレスはレーザービームにより発生する熱的ショックから形成される。しかし、また他のエクストリンシックゲッタリングテクニックはイオン衝撃（ｂｏｍｂａｒｄｍｅｎｔ）を利用することができる。ここで、高エネルギーイオンはウエーハ後面の格子内にストレスを誘導することができる。
【０００８】
また他のエクストリンシックゲッタリングテクニックはウエーハ後面にポリシリコン層を積層するものである。ポリシリコンはモービル不純物をトラップする役割をする格子無秩序（ｄｉｓｏｒｄｅｒ）と粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｉｅｓ）を持ってくることができる。
【０００９】
前述したように、エクストリンシックゲッタリングだけでなくイントリンシックゲッタリング方法も存在する。イントリンシックゲッタリングは例えば、シリコンウエーハの外に過飽和された酸素を沈殿させることによって不純物トラッピングサイトを形成することができる。ここで、ウエーハは特定レベル（例えば、１５−１９ｐｐｍａ）の酸素を有するように作られる。半導体装置の製造過程の中に、過飽和された酸素の沈殿はクラスターを成長させて、ウエーハ内にストレスを与える。結局、このようなストレスは転位ループ（ｌｏｏｐｓ）を作ったり、不純物をトラッピングするサイト役割をする積層欠陥（ｓｔａｃｋｉｎｇ  ｆａｕｌｔｓ）を作るようになる。
【特許文献１】日本特許公開第2004-165225号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、ゲッタリング能力が向上したエピタキシャル半導体基板の製造方法を提供することにある。
【００１１】
本発明が解決しようとする他の技術的課題は、動作特性が向上した半導体装置の製造方法を提供することにある。
【００１２】
本発明の技術的課題は以上で言及した技術的課題で制限されないし、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができることである。
【課題を解決するための手段】
【００１３】
エピタキシャル半導体基板の製造方法の一実施形態で、ゲッタリング層は半導体基板上に成長される。その後、エピタキシャル層はゲッタリング層上に形成させることができる。
【００１４】
ゲッタリング層は炭素（Ｃ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）またはこれらの組合のうち少なくとも一つを含むことができる。炭素がゲッタリング物質で用いられる場合、成長段階でゲッタリング層は５００ないし７５０℃の温度で成長させることができる。
【００１５】
成長時、ゲッタリング層は５０ｎｍ以上の厚さを有することができる。例えば、成長段階で、ゲッタリング層は１００ｎｍ〜１μmの厚さに成長させることができる。
【００１６】
また、一実施形態で、成長段階はゲッタリング層をピーク炭素ドーピング濃度が１０１８〜１０２１原子数／ｃｃになるように成長されることができる。
【００１７】
他の実施形態で、成長段階はシリコンサイトをゲッタリング物質原子が占めることによってシリコン格子歪みが発生したゲッタリング層を成長させることができる。
【００１８】
その上、一実施形態で、成長段階はゲッタリング物質濃度がゲッタリング層の厚さによってノンガウシアン（ｎｏｎ−Ｇａｕｓｓｉａｎ）濃度プロファイルを有するようにゲッタリング層を成長させる。
【００１９】
他の実施形態で、エピタキシャル層はゲッタリング層を形成する温度より高い温度で成長させることができる。
【００２０】
一実施形態で、ゲッタリング層がゲッタリングすることをドライブするために、ゲッタリング層を含む基板に熱処理を遂行する。
【００２１】
他の実施形態はゲッタリング層と共によく知られたゲッタリングテクニック（イントリンシックまたはエクストリンシック）を含む。
【００２２】
半導体装置の製造方法の一実施形態で、ゲッタリング層は半導体基板上に成長されて、エピタキシャル層はゲッタリング層上に形成される。その後、半導体素子がエピタキシャル層上に形成される。例えば、半導体素子はイメージセンサーであることである。
【００２３】
本発明による半導体装置の一実施形態で、半導体装置は基板上にゲッタリング層を含む。ゲッタリング層はゲッタリング層の厚さによってノンガウシアン濃度プロファイルを有するゲッタリング物質濃度を有する。エピタキシャル層はゲッタリング層上に位置する。そして、イメージセンサーのような半導体素子はエピタキシャル層上に位置することができる。
【００２４】
本発明による半導体装置の他の実施形態で、半導体素子はエピタキシャル層上に形成される。
【００２５】
半導体装置のまた他の実施形態で、半導体装置は基板、基板上に形成された第１エピタキシャル層を含む。ゲッタリング層は第１エピタキシャル層上に形成されて厚さが１００ｎｍないし１μmであって、ゲッタリング層はゲッタリング物質濃度がゲッタリング層の厚さによってノンガウシアン濃度プロファイルを有する。第２エピタキシャル層がゲッタリング層上に形成される。
【００２６】
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００２７】
前記したようなエピタキシャル半導体基板の製造方法及び半導体装置の製造方法によれば次のような効果が一つあるいはそれ以上ある。
【００２８】
第一に、ゲッタリング層を利用してメタル不純物のゲッタリング能力を向上させることができる。
【００２９】
第二に、ゲッタリング層はインサイチュドーピングにより形成されるので注入、アニーリングなど別途の工程が付加しない。
【００３０】
第三に、エピタキシャル半導体基板を具備した半導体装置の誤動作を防止して、高寿命化をはかることができる。
【発明を実施するための最良の形態】
【００３１】
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すると明確になることである。しかし本発明は以下で開示する実施形態に限られることでなく相異なる多様な形態で具現されることであり、単に本実施形態は本発明の開示が完全なようにしており、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供することであり、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を称する。
【００３２】
図１は本発明の一実施形態によるエピタキシャル層と半導体装置の製造方法を説明するための順序図であって、図２ないし図６は図１の各工程段階後の半導体基板の断面図である。図１の段階（Ｓ１０）を参照すると、半導体基板が形成される。図２を参照すると、よく知られたチョクラルスキ（Ｃｚｏｃｈｏｒａｌｓｋｉ；ＣＺ）法により単結晶インゴットが成長される。その後、インゴットはウエーハ形状で切られて、例えば約１０Ωｃｍの抵抗を有することができる。ウエーハ１０（以下“基板”だと称する）の上面１０ａは鏡面化される（ｍｉｒｒｏｒ−ｆｉｎｉｓｈｅｄ）。
【００３３】
続いて、全エピタキシクリーニング段階が進められて、上面１０ａ上の残余酸素（ｒｅｓｉｄｕａｌ  ｏｘｉｄｅ）を除去する。例えば、よく知られた水素アニーリング方法が行なわれることができる。一実施形態で、水素ガスは他のガスの流入（ｆｌｏｗ）なく約１〜１００Ｔｏｒｒの圧力で流入することができて、同時にアニーリングは１〜５分間進めることができる。その後、図１の段階（Ｓ２０）及び図３を参照すると、シード層または第１エピタキシャル層２０が基板１０上に成長されることができる。一実施形態で、段階（Ｓ１５、Ｓ２０）はインサイチューで（ｉｎ−ｓｉｔｕ）進められることができる。例えば、第１エピタキシャル層２０は１０〜１００ｎｍ厚さに成長されることができる。一実施形態によれば、第１エピタキシャル層２０は１０５０〜１１００℃の温度、３０〜６０Ｔｏｒｒの圧力でＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって成長されることができる。各実施形態で、ＣＶＤ工程中シリコンソースガスではＤＣＳ（ｄｉｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、ＴＣＳ（ｔｅｔｒａ−ｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、ＨＣＳ（ｈｅｘａ−ｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、シラン（ｓｉｌａｎｅ）、ジシラン（ｄｉｓｉｌａｎｅ）等のうち一つが使うことができる。また、各実施形態で、ＣＶＤ工程中ドーパントソースガスではＰＨ３、Ｂ２Ｈ６等のうち一つが使うことができる。例えば、一実施形態でシリコンソースは約２００ｓｃｃｍの流入率（ｆｌｏｗ  ｒａｔｅ）で供給されることができて、ドーパントソース（例えば、稀釈された（ｄｉｌｕｔｅｄ）ＰＨ３）が約５〜１０ｓｃｃｍの比率で供給することができる。完成した第１エピタキシャル層２０の約２０−１５０Ωｃｍの抵抗を有することができる。第１エピタキシャル層２０の形成方法はこのような工程条件またはＣＶＤを利用した方法に制限されるのではない。例えば、よく知られた分子線エピタキシ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ；ＭＢＥ）方法が使われることができる。
【００３４】
次に、図１の段階（Ｓ３０）と図４を参照すると、ゲッタリング層３０は例えば、半導体基板１０上の第１エピタキシャル層２０上に形成されることができる。ゲッタリング層３０は５０ｎｍより厚く形成されることができる。例えば、ゲッタリング層３０は１００ｎｍ〜１μmの厚さに成長されることができるが、本発明はこのような厚さ範囲に制限されない。
【００３５】
ゲッタリング層３０の成長では、シリコンソースとゲッタリング物質ソースが使われる。シリコンソースは第１エピタキシャル層２０を成長させる時使われたことと等しく使われることができる。ゲッタリング物質は炭素（Ｃ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）のような周期律表の４族元素を含むことができる。例えば、炭素がゲッタリング物質で選択された場合、ＳｉＨ３ＣＨ３、ＣＨ４、Ｃ２Ｈ４などがゲッタリング物質ソースとして使われることができる。選択的に、ドーパントソース（例えば、ＰＨ３、Ｂ２Ｈ６等）等がさらに使われることができる。
【００３６】
炭素がゲッタリング物質で用いられる場合、一実施形態によればゲッタリング層３０は５００〜７５０℃の温度、１０〜４０Ｔｏｒｒの圧力でＣＶＤ方法により成長されることができる。ゲッタリング層３０のゲッタリング物質のピーク濃度が１０１８〜１０２１になるように成長されることができる。例えば、ゲッタリング層３０はＳｉＨ４を１００ｓｃｃｍで、ＳｉＨ３ＣＨ３を１０ｓｃｃｍで、ＰＨ３を２０ｓｃｃｍで提供して成長されることができる。
【００３７】
ゲッタリング層３０を成長される温度はゲッタリング層３０の格子構造に影響を与える。例えば、ゲッタリング層はゲッタリング物質がシリコン格子構造内に置換されるように（ｓｕｂｓｔｉｔｕｔｉａｌ）成長することができる。ここで、ゲッタリング物質原子は格子構造でシリコン原子と置換される。高い温度で成長される時、ゲッタリング層はゲッタリング物質がシリコン格子構造間に入るように（ｉｎｔｅｒｓｔｉｔｉａｌ）成長することができる。ここで、ゲッタリング物質原子はシリコン格子構造間のすきま空間を満たすようになる。ゲッタリング物質と工程条件にしたがって、特定温度以上でゲッタリング物質はシリコン格子構造内に置換されるよりは（ｓｕｂｓｔｉｔｕｔｉａｌ）シリコン格子構造間に入って（ｉｎｔｅｒｓｔｉｔｉａｌ）、前記特定温度以下でゲッタリング物質はシリコン格子構造間に入るよりは（ｉｎｔｅｒｓｔｉｔｉａｌ）、シリコン格子構造内に置換される（ｓｕｂｓｔｉｔｕｔｉａｌ）。例えば、炭素は７５０℃以下で、さらにシリコン格子構造内に置換されて、７５０℃以上で、ゲッタリング物質はシリコン格子構造間に入るようになる。したがって、前述された実施形態で、工程温度を５００−７５０℃にセッティングすることによって、炭素はシリコン格子構造間に入らないで、シリコン格子構造内に置換される。
【００３８】
その上、ゲッタリング層の成長方法はＣＶＤ方式に制限されない。代わりに半導体層を成長させるためのよく知られた工程を用いることができる。
【００３９】
続いて、図１の段階（Ｓ４０）と図５を参照すると、第２エピタキシャル層４０は基板１０のゲッタリング層３０上に形成される。例えば、第２エピタキシャル層は５〜１０μｍの厚さに成長されることができる。一実施形態で、第２エピタキシャル層４０は１０００℃以上の温度（例えば、１０００〜１１００℃）、１０〜７６０Ｔｏｒｒの圧力でＣＶＤ方法により成長されることができる。ＣＶＤ工程が進められる間、シリコンソースではＤＣＳ（ｄｉｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、ＴＣＳ（ｔｅｔｒａ−ｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、ＨＣＳ（ｈｅｘａ−ｃｈｌｏｒｉｎｅ  ｓｉｌａｎｅ）、シラン（ｓｉｌａｎｅ）、ジシラン（ｄｉｓｉｌａｎｅ）等のうち一つが使われることができる。ＣＶＤ工程が進められる間ドーパントソースではＰＨ３、Ｂ２Ｈ６等のうち一つが使われることができる。例えば、第２エピタキシャル層４０はＤＣＳを３００ｓｃｃｍで供給して、ＰＨ３を１０ｓｃｃｍで供給して成長させることができる。完成した第２エピタキシャル層４０の抵抗は２０−１５０Ωｃｍを有する。第２エピタキシャル層４０はＣＶＤのような形成方法及びこのような工程条件に限定されない。
【００４０】
段階（Ｓ４０）に続いて、熱処理がゲッタリング工程を駆動（ｄｒｉｖｅ）する。すなわち、熱処理は不純物をゲッタリング層３０内に沈殿させてトラップされるようにする駆動メカニズムである。一実施形態で、熱処理は４５０〜７５０℃の温度で３０分間基板１０をヒーティングする。他の実施形態で基板１０を室温から一分当り３℃のランピングレート（加熱速度）で上昇させて８００〜１０００℃まで加熱した後、１０分以上アニーリングを遂行する。続いて、基板１０を再び分当り３℃のクーリングレート（冷却速度）でさげて室内温度まで冷却するようになる。このようなヒーティングとクーリングは繰り返されることができる。クーリング比率とヒーティング比率は本実施形態では等しかったが、本発明はこれに制限されるのではない。また、本発明はゲッタリング工程を駆動する前述した２種類実施形態に限られるのではない。
【００４１】
図１の段階（Ｓ６０）を参照すると、半導体装置は段階（Ｓ１０−Ｓ５０）にしたがって製造されたエピタキシャル半導体基板上に形成される。例えば、半導体装置は図６でのようにイメージセンサーであることである。しかし、本発明はエピタキシャル半導体基板上に形成された半導体装置であってイメージセンサーを有する場合にだけ限定されないことに理解することができる。
【００４２】
図６を参照すると、第２エピタキシャル層４０にｐ型ドーパント（例えば、ホウ素）をドーピングすることによって、第２エピタキシャル層４０内にｐウェル４２を形成することができる。分離領域４６はｐウェル４２内に形成されて、アクティブ領域を定義する。ゲート構造８０はアクティブ領域上に形成されて、Ｎ＋ウェル６２はゲート構造８０の各サイドにｐウェル４２が形成される。Ｐ＋ピニング層６４はＮ＋ウェル６２のうち一つ内に形成されてフォトダイオード６０を形成する。他のＮ＋ウェル６２はイメージセンサーの出力で役割をする。電圧がゲート構造８０に印加される時、フォトダイオード６０に蓄積された電荷が出力に伝えられる。
【００４３】
図７は図１の段階（Ｓ１０−Ｓ５０）にしたがって製造されたエピタキシャル半導体基板の厚さによる炭素のプロファイルを説明するための図面である。結果的にプロファイルは非ガウシアン形態（ｎｏｎ−Ｇａｕｓｓｉａｎ）である。その代わり、ゲッタリング層３０に沿って階段型形態（ｓｔｅｐｐｅｄ  ｓｈａｐｅ）を有することができる。
【００４４】
次に、本発明のまた他の実施形態を説明する。この実施形態はＳ１０段階でウエーハを製造する方法を除いては図１の実施形態と等しい。図８でのように、この実施形態でウエーハは基板１０が過飽和酸素を含むようによく知られた方法により形成される。結果的に、段階（Ｓ５０）の熱処理工程の間、過飽和酸素は基板１０内に沈殿される。すなわち、酸素はクラスターリングされて基板内で転位（ｄｉｓｌｏｃａｔｉｏｎｓ）を誘発して不純物をトラップする。
【００４５】
本発明の第３実施形態によれば、図１で説明した等しい方式とほとんど等しいが、ゲッタリング層３０を形成した後、よく知られたエクストリンシックゲッタリング工程が基板の後面に遂行される。例えば、図９でのように、図１の熱処理工程段階（Ｓ５０）前に、基板１０の後面にサンドブラスト（ｓａｎｄｂｌａｓｔ）して（Ｓ４５）、図１０でのようにダメージ層１４を形成する。熱処理段階（Ｓ５０）はゲッタリング層３０のゲッタリングメカニズムとサンドブラスチングのエクストリンシックゲッタリングメカニズムをすべて駆動する。
【００４６】
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明の技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できるということを理解することができることである。それゆえ以上で記述した実施形態はすべての面で例示的なことであって限定的でないことに理解しなければならない。
【産業上の利用可能性】
【００４７】
本発明はエピタキシャル半導体基板の製造方法に関する。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態によるエピタキシャル層と半導体装置の製造方法を説明するための順序図である。
【図２】図１の各工程段階後の半導体基板の断面図である。
【図３】図１の各工程段階後の半導体基板の断面図である。
【図４】図１の各工程段階後の半導体基板の断面図である。
【図５】図１の各工程段階後の半導体基板の断面図である。
【図６】図１の各工程段階後の半導体基板の断面図である。
【図７】図１の実施形態によって形成されたゲッタリング層の濃度プロファイルを説明するための図面である。
【図８】本発明の他の実施形態によって形成された半導体基板の断面図である。
【図９】本発明の他の実施形態によるエピタキシャル層と半導体装置の製造方法を説明するための順序図である。
【図１０】図９の実施形態によって形成されたエピタキシャル半導体基板の断面図である。
【符号の説明】
【００４９】
１０：基板
２０：第１エピタキシャル層
３０：ゲッタリング層
４０：第２エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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