(57)【要約】  【課題】メモリ部における拡散層抵抗の増大、さらに拡散層をシリサイド化する場合にはシリサイド細線抵抗の増大を防止し、且つコンタクトの合わせマージンの低下を防止できるようにする。  【解決手段】半導体装置は、半導体基板５１に形成され、半導体基板５１とメモリ部電極５８との間に電荷を蓄積可能なＯＮＯ膜５６を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１のＳＴＩ領域５２を有するメモリ部１００と、半導体基板５１に形成され、ＣＭＯＳ部電極５９及びゲート絶縁膜５７を持つ第２のトランジスタ並びに該第２のトランジスタを絶縁分離する第２のＳＴＩ領域５３を有するＣＭＯＳ部２００とを備えている。第１のＳＴＩ領域５２の上面の高さは、第２のＳＴＩ領域５３の上面の高さと同等か又はそれよりも低く設定されている。【選択図】      図１
2006120949.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域に形成され、前記半導体領域と第１のゲート電極との間に電荷を蓄積可能な第１のゲート絶縁膜を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１の絶縁分離領域を有する記憶部と、
前記半導体領域に形成され、第２のゲート電極及び第２のゲート絶縁膜を持つ第２のトランジスタ並びに該第２のトランジスタを絶縁分離する第２の絶縁分離領域を有する論理部とを備え、
前記記憶部において、前記第１のゲート絶縁膜及び前記第１のゲート電極の一部は前記第１の絶縁分離領域の上に跨るように形成され、
前記論理部において、前記第２のゲート絶縁膜及び前記第２のゲート電極の一部は前記第２の絶縁分離領域の上に跨るように形成されており、
前記第１のゲート絶縁膜及び第１のゲート電極の一部が前記第１の絶縁分離領域の上に跨った領域における前記第１の絶縁分離領域の上面の前記半導体領域の表面からの高さは、前記第２のゲート絶縁膜及び第２のゲート電極の一部が前記第２の絶縁分離領域の上に跨った領域における前記第２の絶縁分離領域の上面の前記半導体領域の表面からの高さと同等か又はそれよりも低いことを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜は、窒化シリコンと酸化シリコンとの積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜は、ＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる積層膜）であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁分離領域及び前記第２の絶縁分離領域は、前記半導体領域の上部に形成された溝部に充填されてなるトレンチ分離領域であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のトランジスタは、前記半導体領域の上部に形成された拡散層を有し、
前記拡散層の上には金属シリサイド層が形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体領域上に形成され、電荷を蓄積可能な第１のゲート絶縁膜を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１の絶縁分離領域を有する記憶部と、第２のゲート絶縁膜を持つ第２のトランジスタ及び該第２のトランジスタを絶縁分離する第２の絶縁分離を有する論理部とを備えた半導体装置の製造方法であって、
前記半導体領域の前記記憶部及び前記論理部の上に、前記第１の絶縁分離領域及び前記第２の絶縁分離領域をそれぞれ形成する工程（ａ）と、
前記第１の絶縁分離領域の前記半導体領域の表面からの高さを前記第２の絶縁分離領域の前記半導体領域の表面からの高さよりも低くする工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体領域の前記記憶部及び前記論理部の上に前記第１の絶縁分離領域及び前記第２の絶縁分離領域を含む全面にわたって前記第１のゲート絶縁膜を形成する工程（ｃ）と、
前記第１のゲート絶縁膜における前記論理部を覆う部分を除去する工程（ｄ）と、
前記半導体領域の前記論理部の上に、前記第２のゲート絶縁膜を形成する工程（ｅ）と、
前記記憶部における前記第１のゲート絶縁膜の上に前記第１のトランジスタのゲート電極を形成すると共に、前記論理部における前記第２のゲート絶縁膜の上に前記第２のトランジスタのゲート電極を形成する工程（ｆ）と、
前記第１のトランジスタ及び前記第２のトランジスタの各ゲート電極の側面上にサイドウォールを形成する工程（ｇ）と、
前記半導体領域における前記記憶部に前記第１のトランジスタのソース・ドレイン拡散層と、前記半導体領域における前記論理部に前記第２のトランジスタのソース・ドレイン拡散層とを形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のゲート絶縁膜は、窒化シリコンと酸化シリコンとの積層膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１のゲート絶縁膜は、ＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる積層膜）であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁分離領域及び前記第２の絶縁分離領域は、前記半導体領域の上部に溝部を形成し、形成された前記溝部に絶縁物が充填されてなるトレンチ分離領域であることを特徴とする請求項６〜８のいずれか1項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）は、
前記記憶部を開口する開口部を有するマスクパターンを形成する工程と、
形成されたマスクパターンを用いたエッチングにより、前記第１の絶縁分離領域の上部を選択的に除去する工程とを含むことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１のトランジスタのソース・ドレイン拡散層の上と前記第２のトランジスタのソース・ドレイン拡散層の上にそれぞれ金属シリサイド層を形成する工程をさらに備えていることを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にゲート絶縁膜としてＯＮＯ（上部酸化シリコン層／窒化シリコン層／下部酸化シリコン層）膜を有する記憶（メモリ）部と論理（ＣＭＯＳ）部とを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に、メモリ部とＣＭＯＳ部とを混載し、メモリ部を構成するメモリトランジスタのゲート絶縁膜にＯＮＯ膜を用いる半導体装置は、素子の微細化が進むにつれてその重要性を増してきている。
【０００３】
以下、従来のメモリ部とＣＭＯＳ部とを混載する半導体装置及びその製造方法について図７（ａ）〜図７（ｃ）及び図８（ａ）〜図８（ｃ）を参照しながら説明する。
【０００４】
まず、図７（ａ）に示すように、例えばシリコンからなる半導体基板１の上部におけるメモリ部１００に第１のシャロウトレンチ分離（ＳＴＩ）領域２を形成すると共に、そのＣＭＯＳ部２００に第２のシャロウトレンチ分離（ＳＴＩ）領域３Ａを形成する。このとき、第１のＳＴＩ領域２と半導体基板１との段差部の高さ及び第２のＳＴＩ領域３Ａと半導体基板１との段差部の高さは例えばいずれも約１００ｎｍである。
【０００５】
次に、図７（ｂ）に示すように、半導体基板１のメモリ部１００及びＣＭＯＳ部２００の上の全面に、第１の酸化シリコン膜、窒化シリコン膜及び第３の酸化シリコン膜からなるＯＮＯ膜６を形成する。
【０００６】
次に、図７（ｃ）に示すように、メモリ部１００における半導体基板１の上部にビットライン（図示せず）を形成し、その後、ＯＮＯ膜６のＣＭＯＳ部２００を覆う部分をウエットエッチングにより除去する。このとき、第２のＳＴＩ領域３Ａは、ウエットエッチング及び洗浄工程等によりその上部が削られて、第２のＳＴＩ領域３Ｂとなる。
【０００７】
次に、図８（ａ）に示すように、半導体基板１のＣＭＯＳ部２００にゲート絶縁膜７を熱酸化により形成する。ここで、ＣＭＯＳ部２００においては、ゲート絶縁膜７の形成時にも洗浄工程等により、第２のＳＴＩ領域３Ｂの上部がさらに削られて第２のＳＴＩ領域３Ｃとなる。その結果、半導体基板１との段差部の高さが低減されて、その値は例えば約５０ｎｍとなる。
【０００８】
一方、メモリ部１００においては、第１のＳＴＩ領域２がＯＮＯ膜６により覆われているため、第１のＳＴＩ領域２と半導体基板１との段差部の高さは低減されず、約１００ｎｍのままである。
【０００９】
次に、図８（ｂ）に示すように、メモリ部１００にはゲート電極であるメモリ部電極８をその一部が第１のＳＴＩ領域２の一端部に掛かるように形成し、また、ＣＭＯＳ部２００にはゲート電極であるＣＭＯＳ部電極９をその一部が第２のＳＴＩ領域３Ｃの一端部に掛かるように形成する。このとき、前述したように、第１のＳＴＩ領域２と半導体基板１との段差は１００ｎｍであり、第３のＳＴＩ領域３Ｃと半導体基板１との段差部高さである約５０ｎｍよりも大きい。
【００１０】
次に、図８（ｃ）に示すように、ＣＭＯＳ部２００において、ＣＭＯＳ部電極９の側面上にサイドウォールを形成する工程等を経ることにより、第１のＳＴＩ領域２による段差が大きいメモリ部１００においては、メモリ部電極８の側面上だけではなく、第１のＳＴＩ領域２の段差部の側面上にもサイドウォール１０が形成される。このため、後工程であるソース・ドレイン（Ｓ／Ｄ）注入による拡散層形成工程において、形成される拡散層１１の表面積がサイドウォール１０の厚さによって小さくなってしまう。このとき、ＣＭＯＳ部２００においては、第２のＳＴＩ領域３ＣにおけるＣＭＯＳ部電極９が覆わない部分の段差はほぼ０となる。この状態を第２のＳＴＩ領域３Ｄとする。
【００１１】
すなわち、この工程においては、ＣＭＯＳ部２００において、第２のＳＴＩ領域３ＤにおけるＣＭＯＳ部電極９の下側の段差は約５０ｎｍとなり、ＣＭＯＳ部電極９で覆われない段差部の高さはほぼ０である。これに対し、メモリ部１００においては、第１のＳＴＩ領域２におけるメモリ部電極８の下側の段差部の高さは約１００ｎｍであり、メモリ部電極８が覆わない段差部の高さは約５０ｎｍである。
【００１２】
なお、各ＳＴＩ領域２及び３Ａ等における段差部に関する数値は一例であり、実際はプロセスによるばらつきによって数１０ｎｍの範囲で変化する。但し、第１のＳＴＩ領域２におけるメモリ部電極８の下側の段差部の高さと第２のＳＴＩ領域３ＤにおけるＣＭＯＳ部電極９の下側の段差部の高さとの関係においては、第１のＳＴＩ領域２の段差部の高さはＯＮＯ膜６によって覆われているため、図７及び図８の各工程等を経て膜減りしていく第２のＳＴＩ領域３Ｃ、３Ｄの段差部の高さよりも必ず大きくなる。
【００１３】
ところで、図９（ａ）に示すように、半導体基板１にシリサイド層１２を形成する場合には、メモリ部１００における第１のＳＴＩ領域２の段差部に形成されるサイドウォール１０によって、シリサイド層１２の面積が小さくなる。従って、図９（ｂ）に示すように、シリサイド層１２の上にコンタクト１３を形成すると、形成されるコンタクト１３のシリサイド層１２に対する合わせマージンが小さくなる。
【特許文献１】特開２００１−０７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
以上説明したように、前記従来の半導体装置の製造方法によると、メモリ部１００における第１のＳＴＩ領域２と半導体基板１との段差がＣＭＯＳ部２００における第２のＳＴＩ領域３Ｄと半導体基板１との段差よりも大きくなるため、第１のＳＴＩ領域２の段差部の側面上に形成されるサイドウォール１０によって以下のような問題が生じる。
【００１５】
第１に、ソース・ドレイン（Ｓ／Ｄ）注入による拡散層９の表面積が小さくなり、拡散層抵抗が上昇してしまう。特に、半導体基板１にシリサイド層１２を形成して細線抵抗として用いる場合には、メモリ部１００の第１のＳＴＩ領域２の段差部に形成されるサイドウォール１０によってシリサイド層１２の幅が小さくなるため、細線抵抗が増大してしまう。
【００１６】
第２に、拡散層９の上にコンタクト１３を形成する場合に、該拡散層９の表面積が小さくなるため、コンタクトの合わせマージンが小さくなる。
【００１７】
本発明は、前記従来の問題に鑑み、メモリ部における拡散層抵抗の増大、さらに拡散層をシリサイド化する場合にはシリサイド細線抵抗の増大を防止し、且つコンタクトの合わせマージンの低下を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明は、半導体領域及び素子分離領域の上に形成される電荷を蓄積可能なゲート絶縁膜を持つメモリトランジスタを有する記憶部と、トランジスタ及び素子分離領域を有する論理部とを混載した半導体装置において、電荷を蓄積可能なゲート絶縁膜を形成するよりも前に、記憶部に含まれる素子分離領域の上部をあらかじめ除去することにより、記憶部における素子分離領域と半導体領域との段差を小さくする構成とする。
【００１９】
具体的に、本発明に係る半導体装置は、半導体領域に形成され、半導体領域と第１のゲート電極との間に電荷を蓄積可能な第１のゲート絶縁膜を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１の絶縁分離領域を有する記憶部と、半導体領域に形成され、第２のゲート電極及び第２のゲート絶縁膜を持つ第２のトランジスタ並びに該第２のトランジスタを絶縁分離する第２の絶縁分離領域を有する論理部とを備え、記憶部において、第１のゲート絶縁膜及び第１のゲート電極の一部は第１の絶縁分離領域の上に跨るように形成され、論理部において、第２のゲート絶縁膜及び第２のゲート電極の一部は第２の絶縁分離領域の上に跨るように形成されており、第１のゲート絶縁膜及び第１のゲート電極の一部が第１の絶縁分離領域の上に跨った領域における第１の絶縁分離領域の上面の半導体領域の表面からの高さは、第２のゲート絶縁膜及び第２のゲート電極の一部が第２の絶縁分離領域の上に跨った領域における第２の絶縁分離領域の上面の半導体領域の表面からの高さと同等か又はそれよりも低いことを特徴とする。
【００２０】
本発明の半導体装置において、第１のゲート絶縁膜は、窒化シリコンと酸化シリコンとの積層膜であることが好ましい。
【００２１】
本発明の半導体装置において、第１のゲート絶縁膜は、ＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる積層膜）であることが好ましい。
【００２２】
本発明の半導体装置において、第１の絶縁分離領域及び第２の絶縁分離領域は、半導体領域の上部に形成された溝部に充填されてなるトレンチ分離領域であることが好ましい。
【００２３】
本発明の半導体装置において、第１のトランジスタは、半導体領域の上部に形成された拡散層を有し、拡散層の上には金属シリサイド層が形成されていることが好ましい。
【００２４】
本発明に係る半導体装置の製造方法は、半導体領域上に形成され、電荷を蓄積可能な第１のゲート絶縁膜を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１の絶縁分離領域を有する記憶部と、第２のゲート絶縁膜を持つ第２のトランジスタ及び該第２のトランジスタを絶縁分離する第２の絶縁分離領域を有する論理部とを備えた半導体装置の製造方法を対象とし、半導体領域の記憶部及び論理部の上に、第１の絶縁分離領域及び第２の絶縁分離領域をそれぞれ形成する工程（ａ）と、第１の絶縁分離領域の半導体領域の表面からの高さを第２の絶縁分離領域の半導体領域の表面からの高さよりも低くする工程（ｂ）と、該工程（ｂ）の後に、半導体領域の記憶部及び論理部の上に第１の絶縁分離領域及び第２の絶縁分離領域を含む全面にわたって第１のゲート絶縁膜を形成する工程（ｃ）と、第１のゲート絶縁膜における論理部を覆う部分を除去する工程（ｄ）と、半導体領域の論理部の上に、第２のゲート絶縁膜を形成する工程（ｅ）と、記憶部における第１のゲート絶縁膜の上に第１のトランジスタのゲート電極を形成すると共に、論理部における第２のゲート絶縁膜の上に第２のトランジスタのゲート電極を形成する工程（ｆ）と、第１のトランジスタ及び第２のトランジスタの各ゲート電極の側面上にサイドウォールを形成する工程（ｇ）と、半導体領域における記憶部に第１のトランジスタのソース・ドレイン拡散層と、半導体領域における論理部に第２のトランジスタのソース・ドレイン拡散層とを形成する工程とを備えていることを特徴とする。
【００２５】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜は、窒化シリコンと酸化シリコンとの積層膜であることが好ましい。
【００２６】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜は、ＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる積層膜）であることが好ましい。
【００２７】
本発明の半導体装置の製造方法において、第１の絶縁分離領域及び第２の絶縁分離領域は、半導体領域の上部に溝部を形成し、形成された溝部に絶縁物が充填されてなるトレンチ分離領域であることが好ましい。
【００２８】
本発明の半導体装置の製造方法において、工程（ｂ）は、記憶部を開口する開口部を有するマスクパターンを形成する工程と、形成されたマスクパターンを用いたエッチングにより、第１の絶縁分離領域の上部を選択的に除去する工程とを含むことが好ましい。
【００２９】
本発明の半導体装置の製造方法は、第１のトランジスタのソース・ドレイン拡散層の上と第２のトランジスタのソース・ドレイン拡散層の上にそれぞれ金属シリサイド層を形成する工程をさらに備えていることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体装置及びその製造方法によると、記憶部に含まれる第１の絶縁分離領域の上面の半導体領域の表面からの高さは、論理部に含まれる第２の絶縁分離領域の上面の半導体領域の表面からの高さと同等か又はそれよりも低く形成されるため、第１の絶縁分離領域の側面上のサイドウォールが小さくなるので、記憶部における第１のトランジスタの拡散層の面積が縮小されることがない。その結果、拡散層抵抗の増大、さらに拡散層をシリサイド化する場合におけるシリサイド細線抵抗の増大及びコンタクトの合わせマージン低下を防止することができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００３２】
図１に示すように、第１の実施形態に係る半導体装置は、例えばｐ型シリコン（Ｓｉ）からなる半導体基板５１に形成され、電荷を蓄積可能なＯＮＯ膜５６を有するメモリトランジスタを含むメモリ部１００と、該メモリ部１００の周辺回路を構成するトランジスタを含み、論理演算を行なうＣＭＯＳ部２００とを備えている。ここで、ＯＮＯ膜５６は、下から順次形成され、例えば、厚さが５ｎｍの下部酸化シリコン層５６ａ、厚さが１０ｎｍで実質的な電荷蓄積材である窒化シリコン層５６ｂ及び厚さが１５ｎｍの上部酸化シリコン層５６ｃとから構成されている。
【００３３】
メモリ部１００には、メモリトランジスタを絶縁分離する第１のシャロウトレンチ分離（ＳＴＩ）領域５２が形成され、メモリ部１００に露出する半導体基板５１上には、第１のＳＴＩ領域５２の一方の端部に跨るようにＯＮＯ膜５６が形成されている。また、第１のゲート電極としてのメモリ部電極５８がＯＮＯ膜５６を介在させて第１のＳＴＩ領域５２の一方の端部上に跨るように形成されている。メモリ部電極５８におけるＣＭＯＳ部２００側の側面上には、例えば酸化シリコン又は窒化シリコン等の絶縁膜からなるサイドウォール６０が形成されている。半導体基板５１の上部における第１のＳＴＩ領域５２に対するメモリ部電極５８の反対側の領域には、例えばｎ型の拡散層６１が形成されている。
【００３４】
ＣＭＯＳ部２００には、トランジスタを絶縁分離する第２のシャロウトレンチ分離（ＳＴＩ）領域５３が形成されている。また、第２のゲート電極としてのＣＭＯＳ部電極５９が第２のＳＴＩ領域５３の一方の端部上に跨るように形成されている。
【００３５】
第１の実施形態の特徴として、メモリ部１００においてＯＮＯ膜５６及びメモリ部電極５８の一部が第１のＳＴＩ領域５２の上に跨った領域における第１のＳＴＩ領域５２の上面の半導体基板５１の表面からの高さが、ＣＭＯＳ部２００においてＣＭＯＳ部電極５９の一部が第２のＳＴＩ領域５３の上に跨った領域における第２のＳＴＩ領域５３の上面の半導体基板５１の表面からの高さと同等か又はそれよりも低くなるように、第１のＳＴＩ領域５２が形成されている。
【００３６】
以下、前記のように構成された半導体装置の製造方法について図２〜図４を参照しながら説明する。
【００３７】
まず、図２（ａ）に示すように、半導体基板１の主面上に、パッド酸化膜及び窒化シリコン膜５４を形成し、その後、所定の素子分離領域にＳＴＩ形成用のトレンチを例えば塩素ガスを主成分とするエッチングガスを用いたドライエッチングによって形成する。続いて、化学的気相堆積法（ＣＶＤ）法により、形成した窒化シリコン膜５４の上に、トレンチを含む前面にわたってトレンチを埋め込むように酸化シリコンからなる例えばＮＳＧ（non-doped silicate glass）膜を堆積する。続いて、化学機械研磨（ＣＭＰ）法により、堆積したＮＳＧ膜を窒化シリコン膜５４が露出するまで平坦化する。これにより、メモリ部１００とＣＭＯＳ部２００とには、半導体基板５１の上面からの高さがいずれも約１００ｎｍの第１のＳＴＩ領域５２Ａ及び第２のＳＴＩ領域５３Ａとが形成される。
【００３８】
次に、図２（ｂ）に示すように、リソグラフィ法により、半導体基板５１の上に、メモリ部１００を露出する開口パターンを有するレジストマスク５５を形成し、形成したレジストマスク５５を用いて、第１のＳＴＩ領域５２Ａに対してエッチングを行なうことにより、第１のＳＴＩ領域５２Ａの上面の半導体基板５１からの高さを窒化シリコン膜５４の上面の半導体基板５１からの高さよりも低くする。一例として、ここでは、第１のＳＴＩ領域５２Ａの上部を約７５ｎｍだけエッチングして、半導体基板５１の上面からの高さが約２５ｎｍの第１のＳＴＩ領域５２Ｂを形成する。この第１のＳＴＩ領域５２Ａに対するエッチングは、ドライエッチングでもよく、またウエットエッチングでもよい。ドライエッチングの場合には例えばフルオロカーボンを主成分とするエッチングガスを用い、ウエットエッチングの場合には、例えばフッ酸又はバッファードフッ酸を含むエッチング溶液を用いる。
【００３９】
次に、図２（ｃ）に示すように、レジストマスク５５をアッシング等により除去し、その後、窒化シリコン膜５４及びパッド酸化膜を除去する。これにより、この時点では、メモリ部１００における第１のＳＴＩ領域５２Ｂと半導体基板５１との段差は、ＣＭＯＳ部２００における第２のＳＴＩ領域５３Ａと半導体基板５１との段差よりも小さくなっている。例えば、このとき、第１のＳＴＩ領域５２Ｂと半導体基板５１との段差は約２５ｎｍであり、第２のＳＴＩ領域５３Ａと半導体基板５１との段差は約１００ｎｍである。
【００４０】
次に、図３（ａ）に示すように、例えばＣＶＤ法により、第１のＳＴＩ領域５２Ｂ及び第２のＳＴＩ領域５３Ａを含む半導体基板５１の上にＯＮＯ膜５６を成膜する。
【００４１】
次に、図３（ｂ）に示すように、半導体基板５１の上部におけるメモリ部１００にビットラインとなる拡散層（図示せず）を形成した後、ＯＮＯ膜５６におけるＣＭＯＳ部２００を覆う部分をエッチングにより選択的に除去する。このエッチングには、例えば、上部酸化シリコン層及び下部酸化シリコンに対して、フッ酸又はバッファードフッ酸を含むエッチング溶液を用い、窒化シリコン層に対しては熱リン酸を用いるウェットエッチングを行なってもよい。このとき、第２のＳＴＩ領域５３Ａは、エッチング及び洗浄工程等によりその上部が削られて、第２のＳＴＩ領域５３Ｂとなる。
【００４２】
次に、図３（ｃ）に示すように、例えば熱酸化法により、半導体基板５１のＣＭＯＳ部２００に露出する領域にゲート絶縁膜５７を形成する。このゲート絶縁膜５７の形成時にも洗浄工程等により、第２のＳＴＩ領域５３Ｂの上部がさらに削られて第２のＳＴＩ領域５３Ｃとなる。その結果、第２のＳＴＩ領域５３Ｃと半導体基板５１との段差部の高さが低減されて、その値は例えば約５０ｎｍとなる。これに対し、メモリ部１００においては、ＣＭＯＳ部２００におけるＯＮＯ膜５６の除去工程及びゲート絶縁膜５７の形成工程において、第１のＳＴＩ領域５２ＢはＯＮＯ膜５６により覆われているため、第１のＳＴＩ領域５２Ｂと半導体基板５１との段差の低減は起こらず、約２５ｎｍのままである。
【００４３】
次に、図４（ａ）に示すように、例えば、ＣＶＤ法により、半導体基板５１の上に全面にわたって、不純物がドープされたポリシリコンからなる導電性膜を堆積し、続いて、リソグラフィ法及びエッチング法により、メモリ部１００の第１のＳＴＩ領域５２Ｂ及びＣＭＯＳ部２００の第２のＳＴＩ領域５３Ｃのそれぞれの一方の端部に跨るように、堆積した導電性膜からメモリ部電極５８及びＣＭＯＳ部電極５９を形成する。なお、ポリシリコンへの不純物ドープは、ポリシリコンからなる導電性膜を堆積した後に、イオン注入法を用いて行なってもよい。このとき、前述したように、第１のＳＴＩ領域５２Ｂと半導体基板５１との段差は、第２のＳＴＩ領域５３Ｃと半導体基板５１との段差よりも低くされている。このため、これ以降の工程において、あらかじめＯＮＯ膜６に覆われているメモリ部１００の第１のＳＴＩ領域５２Ｂは、半導体基板５１との段差部の高さが低減することがない。その上、ＣＭＯＳ部２００における第２のＳＴＩ領域５３Ｃと半導体基板５１との段差はウエットエッチング、洗浄工程等により低減されるにも拘わらず、ＣＭＯＳ部電極５９の形成時においても、第１のＳＴＩ領域５２Ｂと半導体基板５１との段差部の高さは、第２のＳＴＩ領域５３Ｃと半導体基板５１との段差部の高さと同等かそれ以下とすることができる。
【００４４】
次に、図４（ｂ）に示すように、メモリ部１００のＯＮＯ膜５６における半導体基板５１及び第１のＳＴＩ領域５２Ｂ上に露出する部分をエッチング除去する。このとき、メモリ部１００においては、第１のＳＴＩ領域５２Ｂにおけるメモリ部電極５８が覆わない部分の段差はほぼ０となり、この状態のＳＴＩ領域を第１のＳＴＩ領域５２とする。同様に、ＣＭＯＳ部２００においても、第２のＳＴＩ領域５３ＣにおけるＣＭＯＳ部電極５９が覆わない部分の段差はほぼ０となり、この状態のＳＴＩ領域を第２のＳＴＩ領域５３とする。続いて、例えばＣＶＤ法により、メモリ部電極５８及びＣＭＯＳ部電極５９を含む半導体基板５１の全面に酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、続いて、堆積した絶縁膜に対してフルオロカーボン系のエッチングガスによりエッチバックを行なって、メモリ部電極５８及びＣＭＯＳ部電極５９の側面上にサイドウォール６０を形成する。続いて、半導体基板５１における第１のＳＴＩ領域５２に対するメモリ部電極５８の反対側の領域に、ｎ型不純物である例えばヒ素又はリンを選択的にイオン注入して、ｎ型の拡散層６１を形成する。
【００４５】
このように、メモリ部１００におけるメモリ部電極５８にサイドウォール６０を形成した後であっても、第１のＳＴＩ領域５２と半導体基板５１との段差部の高さは、ＣＭＯＳ部２００における第２のＳＴＩ領域５３と半導体基板５１との段差部の高さと同等かそれ以下であるため、従来例のように、サイドウォールが形成されることはなく、メモリ部１００におけるソース・ドレイン拡散層となる拡散層６１の注入面積が縮小されることがない。例えば、ＣＭＯＳ部２００においては、第２のＳＴＩ領域５３におけるＣＭＯＳ部電極５９の下側部分の段差は約５０ｎｍであり、且つ該ＣＭＯＳ部電極５９が覆わない部分の段差はほぼ０となる。これに対し、メモリ部１００においては、第１のＳＴＩ領域５２におけるメモリ部電極５８の下側部分の段差は約２５ｎｍであり、且つ該メモリ部電極５８が覆わない部分の段差はほぼ０となる。なお、各ＳＴＩ領域５２及び５３の段差部に関する数値は一例に過ぎず、実際にはプロセスによるばらつきが存在するため、数１０ｎｍの範囲で変化する。
【００４６】
ところで、従来例においては、前述したように、第１のＳＴＩ領域２はプロセス当初からＯＮＯ膜６によって覆われているため、後工程を経るに連れて膜減りしていくＣＭＯＳ部２００の第２のＳＴＩ領域３Ｄの段差よりも必ず大きくなる。
【００４７】
これに対し、第１の実施形態においては、メモリ部１００の第１のＳＴＩ領域５２におけるメモリ部電極５８の下側部分の段差と、ＣＭＯＳ部２００の第２のＳＴＩ領域５３におけるＣＭＯＳ電極５９の下側部分の段差との相対的な関係は、図２（ｂ）に示す工程において第１のＳＴＩ領域５２Ａから第１のＳＴＩ領域５２Ｂのようにその高さを低減しているため、第１のＳＴＩ領域５２におけるメモリ部電極５８の下側部分の段差部の高さは、第２のＳＴＩ領域５３におけるＣＭＯＳ部電極５９の下側部分の段差部の高さと同等か又はそれ以下となる。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図５を参照しながら説明する。図５において、図１に付した符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４９】
第２の実施形態に係る半導体装置は、第１の実施形態における半導体基板５１に形成された拡散層６１をシリサイド化されたシリサイド層６２としている。
【００５０】
シリサイド層６２は、図６（ａ）に示すように、第１の実施形態の図４（ｂ）に示す工程において、拡散層６１の上に蒸着法等により、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）又はニッケル（Ｎｉ）を含む金属膜を堆積し、堆積した金属膜に対して熱処理を行なう公知のシリサイド化処理によって、各拡散層６１をシリサイド化してなるシリサイド層６２を形成する。
【００５１】
このシリサイド化工程を経た後においても、メモリ部１００の第１のＳＴＩ領域５２と半導体基板５１との段差部の高さは、ＣＭＯＳ部２００の第２のＳＴＩ領域５３と半導体基板５１との段差部の高さと同等かそれ以下となるため、従来例の図９（ａ）に示すようなサイドウォール１０が形成されることはなく、メモリ部１００におけるシリサイド層６２の面積が縮小されることはない。
【００５２】
さらに、図６（ｂ）に示すように、シリサイド層６２の上にコンタクト６４を形成する場合には、第１のＳＴＩ領域５２と半導体基板５１との段差部の高さを第２のＳＴＩ領域５３と半導体基板５１との段差部の高さを同等かそれ以下としているため、従来例の図９（ｂ）に示すようなコンタクトの合わせマージンが小さくなることはなく、コンタクト６４とシリサイド層６２とのコンタクトの合わせマージンを十分に大きくすることができる。
【００５３】
以上に説明したように、本発明に係る第１の実施形態及び第２の実施形態によると、メモリ部１００における第１のＳＴＩ領域５２と半導体基板５１との段差部の高さをＣＭＯＳ部２００における第２のＳＴＩ領域５３と半導体基板５１との段差部の高さと同等かそれ以下にあらかじめ設定することにより、従来ではＣＭＯＳ部１００の第１のＳＴＩ領域２の段差部よりも大きくなるメモリ部２００の第２のＳＴＩ領域３の段差部に形成されるサイドウォール１０により引き起こされる拡散層１２の面積の縮小に起因する拡散層抵抗の増大を防止することができる。
【００５４】
さらに、第２の実施形態のように、拡散層６１をシリサイド化する場合でも、シリサイド層６２の面積の縮小に起因する細線抵抗の増大及びコンタクトの合わせマージンの低下等を防止することができる。
【００５５】
なお、電荷を蓄積可能なＯＮＯ膜５６は、必ずしも窒化シリコン層５６ｂを酸化シリコン層５６ａ及び５６ｃにより挟む構成を採る必要はない。従って、例えば、下部シリコン酸化層５６ａ又は上部シリコン酸化層５６ｃは必ずしも設ける必要はない。
【産業上の利用可能性】
【００５６】
本発明に係る半導体装置及びその製造方法は、メモリ部における拡散層抵抗の増大又はシリサイド化する場合にはシリサイド細線抵抗の増大を防止し、且つ拡散層におけるコンタクト合わせマージンの低下を防止できるという効果を有し、特にゲート絶縁膜としてＯＮＯ膜を有するメモリ部とＣＭＯＳ部とを有する半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置を示す模式的な構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す模式的な構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図７】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図８】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【図９】（ａ）〜（ｃ）は従来のシリサイド化された拡散層を有する半導体装置の製造方法を示す模式的な工程順の構成断面図である。
【符号の説明】
【００５８】
５１    半導体基板（半導体領域）
５２    第１のＳＴＩ領域（第１の絶縁分離領域）
５２Ａ  第１のＳＴＩ領域
５２Ｂ  第１のＳＴＩ領域
５３    第２のＳＴＩ領域（第２の絶縁分離領域）
５３Ａ  第２のＳＴＩ領域
５３Ｂ  第２のＳＴＩ領域
５３Ｃ  第２のＳＴＩ領域
５４    窒化シリコン膜
５５    レジストマスク
５６    ＯＮＯ膜（第１のゲート絶縁膜）
５６ａ  下部酸化シリコン層
５６ｂ  窒化シリコン層
５６ｃ  上部酸化シリコン層
５７    ゲート絶縁膜（第２のゲート絶縁膜）
５８    メモリ部電極（第１のゲート電極）
５９    ＣＭＯＳ部電極（第２のゲート電極）
６０    サイドウォール
６１    拡散層
６２    シリサイド層
６４    コンタクト
１００  メモリ部（記憶部）
２００  ＣＭＯＳ部（論理部）
【図１】
2006120949.tif 000003
【図２】
2006120949.tif 000004
【図３】
2006120949.tif 000005
【図４】
2006120949.tif 000006
【図５】
2006120949.tif 000007
【図６】
2006120949.tif 000008
【図７】
2006120949.tif 000009
【図８】
2006120949.tif 000010
【図９】
2006120949.tif 000011
【手続補正書】
【提出日】平成18年2月3日(2006.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
半導体領域上に形成され、電荷を蓄積可能な第１のゲート絶縁膜を持つ第１のトランジスタ及び該第１のトランジスタを絶縁分離する第１の絶縁分離領域を有する記憶部と、第２のゲート絶縁膜を持つ第２のトランジスタ及び該第２のトランジスタを絶縁分離する第２の絶縁分離を有する論理部とを備えた半導体装置の製造方法であって、
前記半導体領域の前記記憶部及び前記論理部の上に、前記第１の絶縁分離領域及び前記第２の絶縁分離領域をそれぞれ形成する工程（ａ）と、
前記第１の絶縁分離領域の前記半導体領域の表面からの高さを前記第２の絶縁分離領域の前記半導体領域の表面からの高さよりも低くする工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体領域の前記記憶部及び前記論理部の上に前記第１の絶縁分離領域及び前記第２の絶縁分離領域を含む全面にわたって前記第１のゲート絶縁膜を形成する工程（ｃ）と、
前記第１のゲート絶縁膜における前記論理部を覆う部分を除去する工程（ｄ）と、
前記半導体領域の前記論理部の上に、前記第２のゲート絶縁膜を形成する工程（ｅ）と、
前記記憶部における前記第１のゲート絶縁膜の上に前記第１のトランジスタのゲート電極を形成すると共に、前記論理部における前記第２のゲート絶縁膜の上に前記第２のトランジスタのゲート電極を形成する工程（ｆ）と、
前記第１のトランジスタ及び前記第２のトランジスタの各ゲート電極の側面上にサイドウォールを形成する工程（ｇ）と、
前記半導体領域における前記記憶部に前記第１のトランジスタのソース・ドレイン拡散層と、前記半導体領域における前記論理部に前記第２のトランジスタのソース・ドレイン拡散層とを形成する工程（ｈ）とを備えていることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記第１のゲート絶縁膜は、ＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなる積層膜）であることを特徴とする請求項６に記載の半導体装置の製造方法。