(57)【要約】【課題】ＣＭＯＳ固体撮像装置において、画素内での接合リークの発生を抑制し、白点発生を抑制すると共に、１／ｆノイズの低減化を図る。【解決手段】  画素内のアンプトランジスタＴｒ  ３のゲート電極３０１上及びソース・ドレイン領域３２２、３２３上に、サイドウォール形成材料膜１３４が存在せず、アンプトランジスタＴｒ３のゲート電極３０１及びソース・ドレイン領域３２２，３２３が非シリサイド化されて成る。【選択図】      図１
2006216615.tif 000002
【特許請求の範囲】
【請求項１】
画素内のアンプトランジスタのゲート電極上及びソース・ドレイン領域上に、サイドウォール形成材料膜が存在せず、
前記アンプトランジスタのゲート電極及びソース・ドレイン領域が非シリサイド化されて成る
ことを特徴とするＣＭＯＳ固体撮像装置。
【請求項２】
前記画素内のアンプトランジスタと、画素外の周辺回路に存在するシリサイド化されたトランジスタとが、同じサイドウォール構造を有して成る
ことを特徴とする請求項１記載のＣＭＯＳ固体撮像装置。
【請求項３】
前記画素内のアンプトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜と、前記画素外の周辺回路に存在するシリサイド化されたトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜とが、異なる
ことを特徴とする請求項３記載のＣＭＯＳ固体撮像装置。
【請求項４】
画素内のトランジスタのゲート電極上及びソース・ドレイン領域の形成領域上にわたってサイドウォール形成材料となる第１のシリサイドブロック膜を形成する第１の工程と、
前記第１のシリサイドブロック膜を選択的にエッチバック処理して、前記前記画素内のトランジスタのうち、アンプトランジスタのゲート電極上及びソース・ドレイン領域の形成領域上のシリサイドブロック膜を除去すると共に、アンプトランジスタのゲート電極の側壁に第１のシリサイドブロック膜による第１のサイドウォールを形成する第２の工程と、
前記アンプトランジスタ及び他のトランジスタのゲート電極の側壁に第２のサイドウォールを形成する第３の工程と、
選択的にイオン注入して、それぞれアンプトランジスタと他のトランジスタのソース・ドレイン領域を形成する第４の工程と、
前記アンプトランジスタを層間絶縁膜となる第２のシリサイドブロック膜で被覆してシリサイド処理を行う第５の工程とを有する
ことを特徴とするＣＭＯＳ固体撮像装置の製造方法。
【請求項５】
前記第２の工程において、画素外の周辺回路にシリサイド化されるべきトランジスタのゲート電極の側壁に前記第１のシリサイドブロック膜による第１のサイドウォールを形成し、
前記第３の工程において、前記周辺回路の前記トランジスタのゲート電極の側壁に前記第２のサイドウォールを形成し、
前記第４の工程において、前記周辺回路の前記トランジスタのソース・ドレイン領域を形成する
ことを特徴とする請求項４記載のＣＭＯＳ固体撮像装置の製造方法。
【請求項６】
前記第５の工程において、前記周辺回路の前記トランジスタをシリサイド化し、
その後に前記画素内のトランジスタ及び前記周辺回路のトランジスタ上に更なる層間絶縁膜を形成する工程を有する
ことを特徴とする請求項５記載のＣＭＯＳ固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ固体撮像装置及びその製造方法に関する。より詳しくは画素内のトランジスタは非シサイド化され、周辺回路にシリサイド化されたトランジスタを有するＣＭＯＳ固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ固体撮像装置においては、画素内のＣＭＯＳトランジスタにシリサイド化しない、いわゆる非シリサイド化のトランジスタを用い、周辺回路のＭＯＳトランジスタにシリサイド化したトランジスタを用いることが知られている。シリサイド化したＭＯＳトランジスタは、ポリシリコンによるゲート電極の表面及びソース・ドレイン領域の表面に、例えばＣｏシリサイド層などの高融点金属シリサイド層を形成して構成される。高融点金属シリサイド層は、例えばソース・ドレイン領域（シリコン）の表面に高融点金属を形成し、シリコンと高融点金属とを反応させることによって形成される。
【０００３】
しかし、シリコンと高融点金属とが完全反応せず、幾らかの確率で未反応の高融点金属が拡散して接合付近に残るときには、この残った高融点金属が核となって接合リークの増大を引き起こすことになる。特に、画素内のＭＯＳトランジスタをシリサイド化した場合、このような接合リークは白点となって画質を悪化される。そのため、画素内のＭＯＳトランジスタは非シリサイド化したトランジスタが用いられている。
【０００４】
図８〜図１０に、従来のＣＭＯＳ固体撮像装置の一例をその製造方法と共に示す。この例では、１つのフォトダイオードと３つのｎチャネルＭＯＳトランジスタ、すなわち転送トランジスタ、リセットトランジスタ及びアンプトランジスタとで単位画素を形成してなるＣＭＯＳ固体撮像装置である。
図８Ａに示すように、シリコン半導体基板１を用意する。この半導体基板１の画素領域（いわゆる撮像領域）となる第１の領域２上にゲート絶縁膜５を介して各画素の転送トランジスタＴｒ１のゲート電極６、リセットトランジスタＴｒ２のゲート電極７及びアンプトランジスタＴｒ３のゲート電極８を形成する。また、半導体基板１のＣＭＯＳロジック回路による周辺回路となる第２の領域３上にゲート絶縁膜１１を介してＣＭＯＳトランジスタのゲート電極を形成する。図ではｎチャネルＭＯＳトランジスタＴｒ４のゲート電極１２のみを示す。次いで、半導体基板１１の全面にシリコン酸化膜１４とシリコン窒化膜１５の積層膜によるシリサイドブロック膜１６を成膜した後、画素のフォトダイオード形成領域４をレジストマスク１８で被覆して、各ゲート電極６、７、８及び１２をマスクにｎ型不純物をイオン注入してセルファラインにてＬＤＤ構造のｎ型低濃度不純物領域２１及び３１を形成する。
【０００５】
次に、図８Ｂに示すように、第１の領域２の全面をレジストマスク２５で被覆して、第２の領域３のシリサイドブロック膜１６をエッチバック処理し、ゲート電極１２の側壁にシリサイドブロック膜１６、すなわちシリコン酸化膜１４とシリコン窒化膜１５によるサイドウォール２６を形成する。このとき、ゲート電極１２及びｎ型低濃度不純物領域３１の表面は露出される。
【０００６】
次に、図９Ｃに示すように、半導体基板１の全面に例えばシリコン酸化膜を成膜し、エッチバック処理する。これにより、第２の領域３ではゲート電極１２の側壁にシリコン酸化膜１４、シリコン窒化膜１５及びシリコン酸化膜１７の３層構造のサイドウォール２７が形成される。また、第１の領域２では全面にシリサイドブロック膜１６が残った状態で各ゲート電極６、７及び８の側壁に同様にシリコン酸化膜１４、シリコン窒化膜１５及びシリコン酸化膜１７の３層構造のサイドウォール２７が形成される。次いで、フォトダイオード形成領域４をレジストマスク２８で被覆してサイドウォール２７をマスクにｎ型不純物をイオン注入してセルファラインにてｎ型高不純物濃度領域２２及び３２を形成する。第１の領域２では不純物がシリサイドブロック膜１６越しにイオン注入され、第２の領域３では不純物がシリサイドブロック膜１６がない状態でイオン注入される。第１の領域２では、この低不純物濃度領域２１と高不純物濃度領域２２によりＬＤＤ構造のｎ型ソース・ドレイン領域２３が形成され、転送トランジスタＴｒ１、リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３が形成される。また、第２の領域３では、低不純物濃度領域３１と高不純物濃度領域３２によりＬＤＤ構造のｎ型ソース・ドレイン領域３３が形成され、ｎチャネルＭＯＳトランジスタＴｒ４が形成される。この時点で図示しないがｐチャネルＭＯＳトランジスタも形成される。
【０００７】
次に、図９Ｄに示すように、全面に高融点金属膜３５を被着形成しシリコンとの反応処理を行って第２の領域３のＣＭＯＳトランジスタ，図ではｎチャネルＭＯＳトランジスタＴｒ４のゲート電極１２及びソース・ドレイン領域３３の表面に高融点金属シリサイド層３６を形成する。
【０００８】
次に、図１０に示すように、余剰の高融点金属膜３５を除去し、第１の領域２においてフォトレジストＰＤと、シリサイド化されない、いわゆる非シリサイド化された画素のトランジスタＴｒ１〜Ｔｒ３による画素が形成され、第２の領域３においてシリサイド化されたＣＭＯＳトランジスタ（図ではｎチャネルＭＯＳトランジスタＴｒ４のみ示す）される。次いで、全面にＵＶ−ＳｉＮ膜４５及び高密度プラズマＣＶＤによるシリコン酸化膜（ＨＤＰ−ＳｉＯ２膜）４６による層間絶縁膜４７を形成し、例えば転送トランジスタＴｒ１のソース・ドレイン領域２３であるフローティング・ディフージョンＦＤ、リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３間のソース・ドレイン領域２３等に、層間絶縁膜４７内の導体層４８を介して多層配線４９（図では便宜てきに１層の配線で示している）を形成する。このようにして、画素のトランジスタを非シリサイド化し、周辺回路のＣＭＯＳトランジスタをシリサイド化してなるＣＭＯＳ固体撮像装置３８を得る。
【０００９】
なお、上記工程では説明しなかったが、第１の領域２において、フォトダイオードＰＤは、ｎ型半導体基板１にｎ+ 電荷蓄積層４０、暗電流を抑制するｐ+ アキュミュレーション層４１により形成される。また画素の各トランジスタＴｒ１〜Ｔｒ３はｐ型半導体ウェル領域４２、４３内に形成される。また、第２の領域３において、ｎチャネルＭＯＳトランジスタＴｒ４はｐ型半導体ウェル領域４２、４３内に形成され、ｐチャネルＭＯＳトランジスタはｎ型半導体ウェル領域（図示せず）内に形成される。
【００１０】
画素内のＭＯＳトランジスタをシリサイド化しないトランジスタで形成し、周辺回路のＣＭＯＳトランジスタをシリサイド化したトランジスタで形成したＣＭＯＳ固体撮像装置は、特許文献１に開示されている。
【特許文献１】国際公開第０３／０９６４２１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、ＣＭＯＳ固体撮像装置においては、１／ｆノイズを抑えて出力信号のＳ／Ｎ比を向上させることが望まれている。１／ｆノイズは、ＣＭＯＳ固体撮像装置の出力信号のノイズとなり、Ｓ／Ｎ比を低下させ、画質の劣化要因となる。１／ｆノイズは、画素内のアンプトランジスタから発生することが知られていたが、画素の微細化に伴って相対的に影響が大きくなってきた。
【００１２】
１／ｆノイズ発生を究明して行くうちに判明したことの１つは、トランジスタの種類によって１／ｆノイズの大きさが異なることである。具体的に、ソース・ドレイン領域にシリサイド層を作ったトランジスタは１／ｆノイズが小さく、前述のように画素内の全面をシリサイド膜で被覆した構造の場合、シリサイドブロック膜越しにイオン注入を行ってソース・ドレイン領域を形成したトランジスタは１／ｆノイズを多く発生することが分かった。
【００１３】
もう１つは、ソース・ドレイン領域のイオン注入をした後に、活性化にための熱処理が行われるが、この熱処理時にシリコン基板上にＳｉＮ膜のような硬い膜が有るのと、無いのとで、トランジスタの受けるストレスが異なることである。前述したＣＭＯＳ固体撮像装置では、画素内のアンプトランジスタのソース・ドレイン領域は、ＳｉＮ膜を有するシリコンブロック膜越しにイオン注入されるので、その後の熱処理で、ソース・ドレイン領域、ゲート部に大きな応力がかかり、特にこの応力でゲート電極下のチャネル部に準位が発生し、この準位が１／ｆノイズの発生に影響を与えると考えらえる。
【００１４】
そこで、画素内のアンプトランジスタだけシリサイド化した構成として、１／ｆノイズを抑制するとこが考えられる。しかし、画素内にシリサイド層を形成すると、未反応の金属の拡散の影響で白点が増大し、画質が劣化する。従って、このような構成あるいは図
の構成のＣＭＯＳ固体撮像装置では、いずれも画素をより微細化して行ったときに、画質劣化を抑えられない。
【００１５】
本発明は、上述の点に鑑み、画素内での接合リークの発生を抑制し、白点発生を抑制すると共に、１／ｆノイズを低減できるＣＭＯＳ固体撮像装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１６】
本発明に係るＣＭＯＳ固体撮像装置は、画素内のアンプトランジスタのゲート電極上及びソース・ドレイン領域上に、サイドウォール形成材料膜が存在せず、アンプトランジスタのゲート電極及びソース・ドレイン領域が非シリサイド化されて成ることを特徴とする。
【００１７】
本発明は、上記ＣＭＯＳ固体撮像装置において、画素内のアンプトランジスタと、画素外の周辺回路に存在するシリサイド化されたトランジスタとが、同じサイドウォール構造を有した構成とする。
本発明は、このＣＭＯＳ固体撮像装置において、画素内のアンプトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜と、画素外の周辺回路に存在するシリサイド化されたトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜とが、異なるようした構成とする。
【００１８】
本発明に係るＣＭＯＳ固体撮像装置の製造方法は、画素内のトランジスタのゲート電極上及びソース・ドレイン領域の形成領域上にわたってサイドウォール形成材料となる第１のシリサイドブロック膜を形成する第１の工程と、第１のシリサイドブロック膜を選択的にエッチバック処理して、前記画素内のトランジスタのうち、アンプトランジスタのゲート電極上及びソース・ドレイン領域の形成領域上のシリサイドブロック膜を除去すると共に、アンプトランジスタのゲート電極の側壁に第１のシリサイドブロック膜による第１のサイドウォールを形成する第２の工程と、アンプトランジスタ及び他のトランジスタのゲート電極の側壁に第２のサイドウォールを形成する第３の工程と、選択的にイオン注入して、それぞれアンプトランジスタと他のトランジスタのソース・ドレイン領域を形成する第４の工程と、アンプトランジスタを層間絶縁膜となる第２のシリサイドブロック膜で被覆してシリサイド処理を行う第５の工程とを有することを特徴とする。
【００１９】
本発明は、上記ＣＭＯＳ固体撮像装置の製造方法において、第２の工程で、画素外の周辺回路にシリサイド化されるべきトランジスタのゲート電極の側壁に第１のシリサイドブロック膜による第１のサイドウォールを形成し、第３の工程で、周辺回路のトランジスタのゲート電極の側壁に前記第２のサイドウォールを形成し、第４の工程で、周辺回路のトランジスタのソース・ドレイン領域を形成することを特徴とする。
【００２０】
本発明は、上記ＣＭＯＳ固体撮像装置の製造方法において、第５の工程で、周辺回路の前記トランジスタをシリサイド化し、その後に画素内のトランジスタ及び周辺回路のトランジスタ上に更なる層間絶縁膜を形成する工程を有することを特徴とする。
【発明の効果】
【００２１】
シリサイド化したトランジスタは１／ｆノイズが小さく、シリサイド化されない（非シリサイド化の）トランジスタは１／ｆノイズが大きい。両者の構成上の違いの１つは、ソース・ドレイン領域の注入イオンプロファイルと、シリサイド層の有無である。シリサイド層が存在することにより１／ｆノイズが低減されるとは考えられな。よって、１／ｆノイズは、ソース・ドレイン領域の注入イオンプロファイルの影響で増減すると考えられる。
シリサイド化したトランジスタの場合、ソース・ドレイン領域形成のイオン注入を、シリサイドブロック膜を介することなく、半導体基板及びゲート電極へ直接注入している。同等の深さのソース・ドレイン領域を形成するとき、直接注入は、膜越し注入と比較して、急峻なイオンプロファイルが形成される。つまり、シリサイド化したトランジスタのソース・ドレイン領域及びゲート電極のイオンプロファイルシリサイド化されないトランジスタよりも急峻であり、それが、１／ｆノイズ低減に効いていると考えられる。
一方、両者の構成上の他の違いは、イオン注入後の活性化のための熱処理時に、トランジスタ上に硬い膜（例えばＳｉＮ膜のような絶縁膜）の存在の有無である。硬い膜が存在しているときは、熱処理でソース・ドレイン領域、ゲート電極下のチャネル部などの表面にストレスが発生し、特にチャネル部に準位が発生する。この準位が１／ｆノイズの発生に影響すると考えられる。
【００２２】
本発明に係るＣＭＯＳ固体撮像装置によれば、画素内のアンプトランジスタのゲート電極上及びソース・ドレイン領域上にサイドウォール形成膜が存在しない。このため、アンプトランジスタのソース・ドレイン領域及びゲート電極を形成するとき、何ら膜を介さずに直接イオン注入さるので、急峻な注入イオンプロファイルとなり、１／ｆノイズを低減することができる。アンプトランジスタのゲート電極上及びソース・ドレイン領域上にサイドウォール形成膜となる、特に例えばＳｉＮ膜のような硬い膜を有するシリサイドブロック膜が存在しないので、ソース・ドレイン領域を形成するためにイオン注入した後、熱処理してもソース・ドレイン領域及びゲート電極下のチャネル部に応力が発生しない。このため、特にゲート電極下のチャネル部に準位が発生せず、１／ｆノイズの発生を低減することができる。
また、アンプトランジスタは他の画素内トランジスタと共に非シリサイド化されているので、シリサイド金属による接合リークの発生がなく、白点を抑えることができ、画質を向上することができる。
従って、高画質のＣＭＯＳ固体撮像装置を提供することができる。
【００２３】
画素内のアンプトランジスタと、画素外の周辺回路に存在するシリサイド化されたトランジスタとが、同じサイドウォール構造を有しているので、アンプトランジスタのソース・ドレイン領域及びゲート電極の注入イオンプロファイルを急峻にすることができる。また、イオン注入後の熱処理のときにアンプトランジスタのゲート電極下に準位が発生しない。従って、アンプトランジスタにおける１／ｆノイズを低減することができる。
画素内のアンプトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜と、画素外の周辺回路に存在するシリサイド化されたトランジスタのゲート電極及びソース・ドレイン領域直上の層間絶縁膜とが異なる構成としたことにより、アンプトランジスタのシリサイド化を阻止することができる。
【００２４】
本発明に係るＣＭＯＳ固体撮像装置の製造方法によれば、画素内のアンプトランジスタのゲート電極及びソース・ドレイン領域の形成領域上の第１のシリサイドブロック膜をエッチバック処理して選択的に除去すると共に、そのゲート電極の側壁にサイドウォールを形成することにより、その後のアンプトランジスタのソース・ドレイン領域を形成するときの注入イオン注入のプロファイルを急峻にすることができる。また、その後の活性化のための熱処理時に、ゲート電極下に大きな応力がかからず、準位の発生を回避することができる。これによって、１／ｆノイズを低減することができる。
アンプトランジスタを層間絶縁膜となる第２のシリサイドブロック膜で被覆してシリサイド処理を行うので、アンプトランジスタをシリサイド化することがなく、画素内のトランジスタにおける接合リークを抑制することができる。これによって、白点の発生が低減する。
【００２５】
画素内のアンプトランジスタのゲート電極の側壁に第１のシリサイドブロック膜による第１のサイドウォールを形成するときに、同時に同じ構造の第１のサイドウォールを画素外の周辺回路のシリサイド化されるトランジスタの側壁に形成し、さらに、これらのトランジスタのゲート電極の側壁に同じ構造の第２のサイドウォールを形成することのより、アンプトランジスタと周辺回路のトランジスタのサイドウォールを同じ構造にすることができる。このサイドウォールを介してイオン注入でソース・ドレイン領域を形成するので、アンプトランジスタの注入イオンプルファイルを周辺回路のトランジスタと同様に急峻にすることができる。
【００２６】
従って、本発明の製造方法では、画素内での接合リークの発生を抑制し、白点発生を抑制すると共に、１／ｆノイズを低減できる高画質が得られるＣＭＯＳ固体撮像装置を製造することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態を説明する。
【００２８】
図１及び図２に、本発明に係るＣＭＯＳ固体撮像装置の一実施の形態を示す。図１はＣＭＯＳ固体撮像装置の全体の概略である。本実施の形態に係るＣＭＯＳ固体撮像装置１００は、図１に示すように、センサ部となるフォトレジストと複数のＭＯＳトランジスタで構成された単位画素１０２が複数個２次元マトリックス状に配列されたなる画素領域（すなわち撮像領域）１０３と、この画素領域１０３の周辺に形成されたＣＭＯＳロジック回路１０４、１０５及びアナログ回路１０６、１０７からなる周辺回路１０８とを有して構成される。単位画素１０２を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なり、例えばフォトダイオードの信号電荷を読み出す転送トランジスタＴｒ１と、読み出された信号電荷をリセットするリセットトランジスタＴｒ２と、読み出した信号電荷を増幅するアンプトランジスタＴｒ３との３つのトランジスタで形成することができる。本例では、この３つのトランジスタと１つのフォトダイオードで単位画素１０２を構成している。
【００２９】
図２は、図１の画素領域１０３の単位画素１０２とＣＭＯＳロジック回路１０４とに対応したＡーＡ線上の断面構造を示す。本実施の形態のＣＭＯＳ固体撮像装置１００では、第１導電型、本例ではｎ型の共通のシリコン半導体基板１２１に素子分離領域１２２が形成され、半導体基板１２１の第１の領域１５２に複数の画素からなる画素領域１０３が形成され、第２の領域１５３に周辺回路１０８、ここではＣＭＯＳロジック回路１０４が形成される。画素１０２のＭＯＳトランジスタでは、ソース・ドレイン領域での接合リークが生じないように高融点シリサイド層、例えばＣｏＳｉ層を形成せず、すなわち非シリサイド化し、周辺回路１０８（図はＣＭＯＳロジック回路１０４）では低抵抗化のために高融点シリサイド層の例えばＣｏＳｉ層を形成してシリサイド化するように構成される。
【００３０】
ＣＭＯＳロジック回路１０４は、ｎ型シリコン半導体基板１２１の深い位置にｎチャネルＭＯＳトランジスタ形成領域１２５からｐチャネルＭＯＳトランジスタ形成領域１２６にわたり第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域１３０が形成される。ｎチャネルＭＯＳトランジスタ形成領域１２５には、基板表面からｐ型半導体ウェル領域１３０に達するｐ型半導体ウェル領域１３１が形成される。また、ｐチャネルＭＯＳトランジスタ形成領域には、基板表面からｐ型半導体ウェル領域１３０に達するｎ型半導体ウェル領域１３２が形成される。
【００３１】
ｐ型半導体ウェル領域１３１及びｎ型半導体ウェル領域１３２上には、ゲート絶縁膜１４９を介して夫々ポリシリコン膜によるゲート電極３０４及び３０５が形成される。ｐ型半導体ウェル領域１３１にはゲート電極３０４を挟んでｎ型の低不純物濃度領域（以下、ｎ- 領域という）３１４及びｎ+ 領域３２４からなるＬＤＤ構造のソース・ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ４が形成される。ｎ型半導体ウェル領域１３２には、ゲート電極３０５を挟んでｐ型の低不純物濃度領域（以下、ｐ- 領域という）３１５及びｐ型の高不純物濃度領域（以下、ｐ+ 領域という）３２５からなるＬＤＤ構造のｐチャネルＭＯＳトランジスタＴｒ５が形成される。このｎチャネルＭＯＳトランジスタＴｒ４とｐチャネルＭＯＳトランジスタＴｒ５とでＣＭＯＳトランジスタが構成される。
【００３２】
そして、各ＭＯＳトランジスタＴｒ４，Ｔｒ５のゲート電極３０４、３０５の側壁には、第１の絶縁膜１３５、第２絶縁膜１３６及び第３の絶縁膜１３７の３層膜構造のサイドウォール１３８が形成される。第１及び第３の絶縁膜１３５及び１３７は例えばシリコン酸化膜で形成され、第２の絶縁膜１３６は例えばシリコン窒化膜で形成される。
【００３３】
ソース・ドレイン領域を構成するｎ- 領域３１４、ｐ- 領域３１５は、ゲート電極３０４、３０５をマスクにしたイオン注入によりセルファラインで形成される。ｎ+ 領域３２４、ｐ+ 領域３２５は、サイドウォール１３８及びゲート電極３０４、３０６をマスクにしたイオン注入によりセルファラインで形成される。そして、各ＭＯＳトランジスタＴｒ４，Ｔｒ５のゲート電極３０４、３０５表面及びソース・ドレイン領域のｎ+ 領域３２４、ｐ+ 領域３２５の表面には、高融点金属シリサイド層、例えばコバルトシリサイド（ＣｏＳｉ）層１４０が形成される。なお、ＣＭＯＳロジック回路１０５側も同様に構成される。
【００３４】
画素は、ｎ型シリコン半導体基板１２１の深い位置にフォトレジスト形成領域１２４とＭＯＳトランジスタ形成領域１２３にわたりｐ型不純物を導入したｐ型半導体ウェル領域１４２が形成される。さらにＭＯＳトランジスタ形成領域１２３には、表面からｐ型半導体ウェル領域１４２に達するｐ型半導体ウェル領域１４３が形成される。ｐ型半導体ウェル領域１４２、１４３で囲われたフォトダイオード形成領域１２４には、そのｎ型半導体領域１２１Ａより不純物濃度の高いｎ型の電荷蓄積領域１４４が形成される。ｎ型半導体領域１２１Ａは、半導体基板１２１の深い位置にイオン注入で形成されたｐ型半導体ウェル領域１４２で分離された半導体基板１２１の一部である。基板表面には、ｎ型半導体領域１４４に接するように暗電流の低減を目的として不純物濃度の高いｐ+ アキュミュレーション層１４５が形成される。ｐ型半導体ウェル領域１４２、ｎ型半導体領域１２１Ａ，１４４，ｐ+ アキュミュレーション層１４５によってフォトダイオードＰＤ、すなわちＨＡＤ（Hole Accumulation Diode）センサが形成される。
【００３５】
一方、ＭＯＳトランジスタ形成領域１２３には、ゲート絶縁膜１４８を介してポリシリコン膜によるゲート電極３０１、３０２、３０３が形成され、各ゲート電極を挟んでｎ- 領域３１１とｎ+ 領域３２１からなるＬＤＤ構造のソース・ドレイン領域、ｎ- 領域３１２とｎ+ 領域３２１、３２２からなるＬＤＤ構造のソース・ドレイン領域、ｎ- 領域３１３とｎ+ 領域３２２、３２３からなるＬＤＤ構造のソース・ドレイン領域が形成される。
これによって、複数のｎチャネルＭＯＳトランジスタ、すなわち転送トランジスタＴｒ１、リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３が形成される。
【００３６】
そして、画素の領域では、アンプトランジスタＴｒ３を除いてフォトダイオードＰＤ、転送トランジスタＴｒ１及びリセットトランジスタＴｒ２にわたる表面が第１の絶縁膜１３５と第２の絶縁膜１３６の２層膜構造の第１のシリサイドブロック膜１３４で被覆され、この第１のシリサイドブロック膜１３４上のゲート電極３０３、３０２の側壁に対応した部分に第３の絶縁膜１３７によるサイドウォールが形成され、結果としてゲート電極３０３、３０２の側壁に第１、第２及び第３の絶縁膜１３５、１３６及び１３７による３層膜構造のサイドウォール１３９が形成される。
アンプトランジスタＴｒ３では、そのゲート電極３０１上及びソース・ドレイン領域３２２、３２３上にサイドウォール形成材料となる第１のシリサイドブロック膜１３４が存在せず、そのゲート電極３０１の側壁に第１、第２及び第３の絶縁膜１３５、１３６及び１３７のよる３層膜構造のサイドウォール１３３が形成される。このアンプトランジスタＴｒ３のサイドウォール１３３は、周辺回路１０８であるＣＭＯＳロジック回路のＭＯＳトランジスタＴｒ４、Ｔｒ５でのサイドウォール１３８と同じ構造を有している。
【００３７】
ソース・ドレイン領域を構成するｎ- 領域３１１、３１２、３１３はゲート電極３０４、３０２、３０１とフォトダイオード上に形成したレジストマスクをマスクにイオン注入によりセルファラインで形成される。ｎ+ 領域３２１、３２２、３２３はサイドウォール１３９、１３３とゲート電極３０３、３０２、３０１をマスクにイオン注入によりセルファラインで形成される。
【００３８】
また、画素の領域では、フォトダイオードＰＤを除く他部全面上に第２のシリサイドブロック膜１５５が形成される。周辺回路１０８のＭＯＳトランジスタＴｒ４，Ｔｒ５のシリサイド化は、この第２のシリサイドブロック膜１５５を形成した状態で高融点金属膜である例えばＣｏ膜を全面に形成し、熱処理してゲート電極３０４、３０５のポリシリコン表面と、ソース・ドレイン領域３２４、３２５のシリコン表面と反応させてＣｏＳｉ層１４０を形成して行われる。反応させた後、余剰のＣｏ膜は除去される。
【００３９】
さらに、第２のシリサイドブロック膜１５５上を含む全面上に例えばＵＶーＳｉＮ膜１５６及びＨＤＰーＳｉＯ２膜１５７による層間絶縁膜が形成される。このとき、第２のシリサイドブロック膜１５５も層間絶縁膜となる。そして、画素のトランジスタ、周辺回路のトランジスタの所要のソース・ドレイン領域３２１、３２２、３２４、３２５、ゲート電極に接続するように層間絶縁膜１５５、１５６、１５７を貫通する導電層１６１を介して多層配線（図では便宜的に１層の配線で表している。）１６２が形成される。この多層配線１６２は、フォトダイオードＰＤの領域を除いて形成される。
【００４０】
なお、図示しないが、多層配線１６２上に平坦化膜を介してカラーフィルタ層及びその上にオンチップマイクロレンズが形成されて、ＣＭＯＳ固体撮像装置１００が完成される。
【００４１】
本実施の形態に係るＣＭＯＳ固体撮像装置１００によれば、画素１０２のＭＯＳトランジスタ、すなわち転送トランジスタＴｒ１，リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３がシリサイド化されない構成であるので、高融点金属拡散による接合リークの発生がなく、白点を抑制することができ画質を向上することができる。また、周辺回路１０８ではＣＭＯＳトランジスタＴｒ４，Ｔｒ５がシリサイド化して構成されるので、低抵抗化されて特性のよいＣＭＯＳロジック回路１０３、１０４を構成することができる。
【００４２】
そして、画素１０２のアンプトランジスタＴｒ３では、その上面に他の転送トランジスタＴｒ１，リセットトランジスタＴｒ２に形成される第１のシリサイドブロク膜１３４が存在せず、サイドウォール１１３が周辺回路１０８のシリサイド化されたＣＭＯＳトランジスタＴｒ４，Ｔｒ５に形成されるサイドウォール１３８同じ構造になっている。このため、アンプトランジスタＴｒ３のゲート電極３０１及びソース・ドレイン領域のｎ+ 領域３２２、３２３での注入イオンのプロファイルが、シリサイド化されたＣＭＯＳトランジスタＴｒ４，Ｔｒ５と同じになる。このアンプトランジスタＴｒ３の注入イオンプロファイルは、第１のシリサイドブロク膜１３４介さないで直接イオンされるので、急峻なイオンプロファイルとなる。このことから、アンプトランジスタＴｒ３での１／ｆノイズの発生を抑制することができる。
【００４３】
さらに、アンプトランジスタＴｒ３上には第１のシリサイドブロック膜１３４がなく、特に硬いＳｉＮ膜１３６がないので、ソース・ドレイン領域をイオンで形成した後の活性化のための熱処理において、ソース・ドレイン領域、ゲート部に大きな応力が掛からない。このため、ゲート電極３０１下のチャネル部に準位が発生せず、準位に起因した１／ｆノイズは発生しない。従って高画質が得られるＣＭＯＳ固体撮像装置を提供することができる。
【００４４】
次に、図３〜図７を用いて図１のＣＭＯＳ固体撮像装置１００の製造方法の一実施の形態を説明する。
【００４５】
図３Ａに示すように、シリコン半導体基板１２１を用意する。この半導体基板１２１の画素領域（いわゆる撮像領域）となる第１の領域１５２上にゲート絶縁膜１４８を介して夫々ポリシリコン膜による、各画素の転送トランジスタＴｒ１のゲート電極３０３、リセットトランジスタＴｒ２のゲート電極３０２及びアンプトランジスタＴｒ３のゲート電極３０１を形成する。また、半導体基板１２１の周辺回路（図ではＣＭＯＳロジック回路を示す）第２の領域１５３上にゲート絶縁膜１３３を介してＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタＴｒ４及びｐチャネルＭＯＳトランジスタＴｒ５のゲート電極を形成する。図ではｎチャネルＣＭＯＳトランジスタＴｒ４のゲート電極３０４のみを示す。ゲート電極３０４は例えばポリシリコン膜で形成する。
【００４６】
次いで、半導体基板１２１の画素のフォトダイオード形成領域１２４をレジストマスク１７１で被覆して、各ゲート電極３０１、３０２、３０３、３０４をマスクにｎ型不純物をイオン注入してセルファラインにてＬＤＤ構造のｎ- 領域３１３、３１２、３１１、３１４を形成する。本例では燐（Ｐ）を打ち込みエネルギー２０ｋｅＶ程度、ドーズ量４×１０１３ｃｍ-2程度のイオン注入を行いｎ- 領域３１３、３１２、３１１、３１４を形成する。なお、図示しないがＣＭＯＳロジック回路のｐチャネルＭＯＳトランジスタ形成領域には、選択的にＬＤＤ構造のｐ- 領域を形成する。
【００４７】
次に、図３Ｂに示すように、第１及び第２の領域１５２及び１５３の全面上に第１のシリサイドブロック膜、本例ではシリコン酸化膜による第１の絶縁膜１３５とシリコン窒化膜による第２の絶縁膜１３６との２層膜による第１のシリサイドブロック膜１３４を成膜する。シリコン窒化膜１３６が実質的なシリサイドブロック膜となる。本例では膜厚１０ｎｍ程度のＳｉＯ２膜１３５と膜厚３０ｎｍ程度のシリコン窒化膜１３６を積層して第１のシリサイドブロック膜１３４を形成する。ポリシリコン膜によるゲート電極には、ｎ- 領域３１１、３１２、３１３、１１４、オン注入とは別に、例えば燐（Ｐ）を打ち込みエネルギー２０ｋｅＶ程度、ドーズ量４×１０１５ｃｍ-2程度のイオン注入がなされている。
【００４８】
次に、図４Ｃに示すように、第１の領域１５２において、アンプトランジスタＴｒ３を形成する領域を除いて他部領域上に選択的にレジストマスク１７２を形成する。本例ではアンプトランジスタＴｒ３となる領域からリセットトランジスタＴｒ２のゲート電極３０２に一部跨がる領域を除いてレジストマスク１７２を形成する。第２の領域１５３上にはレジストマスク１７２は形成しない。そして、例えば異方性エッチングにより、レジストマスク１７２が形成されない領域の第１のシリサイドブロック膜１３４に対してエッチバック処理を行い、アンプトランジスタＴｒ３のゲート電極３０１の側壁と、ＣＭＯＳロジック回路側のＣＭＯＳトランジスタ、図ではｎチャネルＭＯＳトランジスタＴｒ４のゲート電極３０４の側壁に、夫々第１及び第２の絶縁膜１３５及び１３６の２層膜によるサイドウォール１３３′を形成する。すなわち、画素内のアンプトランジスタＴｒのゲート電極３０１の側壁、リセットトランジスタＴｒ２のゲート電極３０２５６の片側の側壁にサイドウォール１３３′を形成する。また第２の領域１５３のＣＭＯＳトランジスタのゲート電極の側壁、すなわち図示のｎチャネルＭＯＳトランジスタＴｒ４のゲート電極３０４の側壁にサイドウォール１３８′を形成する。このとき、アンプトランジスタＴｒ３及び第２の領域１５３のトランジスタＴｒ４におけるゲート電極３０１及び３０４、ｎ- 領域３１３及び３１４の上面の第１のシリサイドブロック膜１３４は除去されている。
【００４９】
次に、図４Ｄに示すように、全面に例えばシリコン酸化膜による第３の絶縁膜１３７を成膜し、この第３の絶縁膜１３７に対して例えば異方性エッチングでエッチバック処理を行う。本例では膜厚９０ｎｍ程度のＳｉＯ２膜を積層してエッチバック処理する。すなわち、画素内のアンプトランジスタＴｒ３のゲート電極３０１と第２の領域１５３のトランジスタＴｒ４のゲート電極３０４の側壁に、同じ構造の３層膜（１３５、１３６及び１３７）によるサイドウォール１３３、１３８を形成する。この状態では、アンプトランジスタＴｒ３及び第２の領域１５３のトランジスタＴｒ４におけるゲート電極３０１、３０４及びｎ- 領域３１３、３１２、３１４の上面に第１のシリサイドブロック膜１３４は存在しない。また、画素内の他の転送トランジスタＴｒ１、リセットトランジスタＴｒ２のゲート電極３０３、３０２の側壁にエッチバックされない第１、第２の絶縁膜１３５、１３６とエッチバックされた第３の絶縁膜１３７との３層膜のサイドウォール１１３９を形成する。この状態では、フォトダイオード形成領域１２４上、転送トランジスタＴｒ１及びリセットトランジスタＴｒ２におけるゲート電極３０１、３０２及びｎ- 領域３１２、３１１の上面に第１のシリサイドブロック膜１３４が残っている。
【００５０】
次に、図５Ｅに示すように、画素内の転送トランジスタＴｒ１とリセットトランジスタＴｒ２間のフローティングディフュージョンＦＤとなるソース・ドレイン領域形成部分を除く他部の領域にレジストマスク１７３を形成し、高濃度のｎ型不純物をイオン注入してｎ+ 領域３２１を形成する。本例では、第１のシリサイドブロック膜１３４の積層膜を突き抜ける条件として、燐（Ｐ）を打ち込みエネルギー４０ｋｅＶ程度、ドーズ量２×１０１５ｃｍ-2程度でイオン注入する。このとき、ゲート電極３０２、３０３の一部中にもイオン注入される。このｎ+ 領域３２１とｎ- 領域３１１とにより、フローティングディフュージョンＦＤとなるＬＤＤ構造のｎ型ソース・ドレイン領域を形成する。
【００５１】
次に、図５Ｆに示すように、転送トランジスタＴｒ１の形成領域及びフォトダイオード形成領域上と、第２の領域１５３のｐチャネルＭＯＳトランジスタ形成領域上のみにレジストマスク１７４を形成し、高濃度のｎ型不純物をイオン注入してｎ+ 領域３２３、３２２、３２４を形成する。このイオン注入は、図４Ｅの工程での打ち込みエネルギーより小さい条件、本例では燐（Ｐ）を打ち込みエネルギー７ｋｅＶ程度、ドーズ量２×１０１５ｃｍ-2程度で行う。このとき、アンプトランジスタＴｒ３のゲート電極３０１と、リセットトランジスタＴｒ２のゲート電極３０２の部中にもイオン注入される。このｎ+ 領域３２２、３２３とｎ- 領域３１２、３１３により、アンプトランジスタＴｒ３のソース・ドレイン領域を形成し、また、ｎ+ 領域３２４とｎ- 領域３１４により、第２の領域１５３のｎチャネルＭＯＳトランジスタＴｒ４のＬＤＤ構造のｎ型ソース・ドレイン領域を形成する。次いで、図示しないが、選択的にｐチャネルＭＯＳトランジスタ形成領域に、高濃度のｐ型不純物をイオン注入してｐ+ 領域とｐ- 領域によるＬＤＤ構造のｐ型ソース・ドレイン領域を形成する。
【００５２】
次に、図６Ｇに示すように、画素内の第１のシリサイドブロック膜６３（特にＳｉＮ膜６２）に被覆されていない主としてアンプトランジスタＴｒ３上を被覆するように、本例ではアンプトランジスタＴｒ３から転送トランジスタＴｒ１のゲート電極３０３にわたって被覆するように、第２のシリサイドブロック膜１５５を選択的に形成する。この第２のシリサイドブロック膜１５５は、例えばシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）等の絶縁膜で形成することができる。画素内の少なくともアンプトランジスタＴｒ３は、第１及び第２のシリサイドブロック膜１３４及び１５５で覆われた状態になる。
【００５３】
次に、図６Ｈに示すように、シリサイド層を形成するために、全面にシリサイド金属、例えばＣｏやＴｉなどの高融点金属膜１４０′を堆積する。
【００５４】
次に、図７Ｉに示すように、熱処理して、第２の領域１５３のトランジスタＴｒ４において、ｎ+ 領域３２４のシリコン及びゲート電極３０４のポリシリコンと高融点金属膜１４０′とを反応させてｎ+ 領域３２４の表面及びゲート電極３０４の表面に高融点金属シリサイド層１４０を形成する。その後、ウェットエッチング方により残余の高融点金属１４０′を除去する。これによって、第１の領域１５２では、画素内の転送トランジスタＴｒ１、リセットトランジスタＴｒ２、アンプトランジスタＴｒ３がシリサイド化されず、すなわち非シリサイド化されたトランジスタＴｒ１〜Ｔｒ３が形成され、一方、第２の領域１５３の周辺回路１０８を構成するＣＭＯＳロジック回路１０４、１０３では、シリサイド化されたＣＭＯＳトランジスタ（図ではｎチャネルＭＯＳトランジスタＴｒ４）形成される。
【００５５】
ソース・ドレイン領域におけるｎ型、ｐ型低不純物濃度領域、ｎ型、ｐ型高不純物領域をイオン注入して形成した後の、活性化のための熱処理は、図２Ａの工程の後から図４Ｅの工程の間の適当な工程で行うことができる。
【００５６】
次に、図８Ｊに示すように、全面にＵーＳｉＮ膜１５６及びＨＤＰーＳｉＯ２膜１５７による層間絶縁膜を形成し、例えば転送トランジスタＴｒ１のソース・ドレイン領域７３であるフローティング・ディフージョンＦＤのｎ+ 領域３２１、リセットトランジスタＴｒ２及びアンプトランジスタＴｒ３間のソース・ドレイン領域のｎ+ 領域３２２、第２の領域１５３のｎチャネルＭＯＳトランジスタＴｒ４のｎ+ 領域３２４等に、層間絶縁膜１５５、１５６、１５７内の導体層１６１を介して多層配線１６２（図では便宜的に１層の配線で示している）を形成する。
【００５７】
なお、上記工程では、図２に示したような、第１の領域１５２におけるフォトダイオードＰＤの各半導体層、画素の各トランジスタＴｒ１〜Ｔｒ３が形成される半導体ウェル領域等、また、第２の領域１５３におけるＣＭＯＳトランジスタ、すなわちｎチャネルＭＯＳトランジスタＴｒ４、ｐチャネルＭＯＳトランジスタが形成される半導体ウェル領域等、については説明の簡略化のために省略した。
【００５８】
このようにして、画素内の各トランジスタＴｒ１〜Ｔｒ３を非シリサイド化すると共に、アンプトランジスタＴｒ３のゲート電極３０１及びソース・ドレイン領域のｎ+ 領域３２３、３２２の表面には第１のシリサイドブロック膜１３４を形成せず、一方、周辺回路のＣＭＯＳトランジスタをシリサイド化して成る、図２に示す目的のＣＭＯＳ固体撮像装置１００を得る。
【００５９】
本実施の形態のＣＭＯＳ固体撮像装置の製造方法によれば、図３Ｃの工程で画素のアンプトランジスタＴｒ３上と周辺回路のｎチャネルＭＯＳトランジスタＴｒ４上の第１のシリサイドブロック膜１３４を選択的除去し、図５Ｆの工程で同じ構造のサイドウォール１３３、１３８及びゲート電極をマスクに夫々の高濃度の不純物をイオン注入してトランジスタＴｒ３，Ｔｒ４のＮ+ 領域３２２、３２３及び３２４を形成している。これによって、アンプトランジスタＴｒ３と周辺回路のトランジスタＴｒ４との注入イオンプロファイルが同じになり、アンプトランジスタＴｒ３での１／ｆノイズを低減することができる。さらに、アンプトランジスタＴｒ３において、イオン注入後の活性化にための熱処理の際に、アンプトランジスタＴｒ３上に硬い膜のＳｉＮ膜１３６を有する第１のシリサイドブロック膜１３４がないことから、ゲート部下のチャネル部にストレスがかからず、チャネル部に応力に起因した準位が発生せず、１／ｆノイズの発生を抑制することができる。
【００６０】
また、図６Ｇ〜図７Ｉの工程に示すように、画素のトランジスタＴｒ１〜Ｔｒ３を第２のシリサイドブロック膜１５５で被覆した後、高融点金属膜１４０′を周辺回路のＣＭＯＳトランジスタＴｒ４に堆積し、熱処理してシリコンと反応させて高融点金属シリサイド層１４０を形成している。この工程によって、画素内のトランジスタＴｒ１〜Ｔｒ３はシリサイド化されず、周辺回路のトランジスタＴｒ４をシリサイド化することができる。
【００６１】
従って、本実施の形態の製造方法によって、画素内の各トランジスタＴｒ１〜Ｔｒ３において、高融点金属による接合リークの発生を回避し、画質向上を図り、かつ１／ｆノイズを低減した信頼性の高いＣＭＯＳ固体撮像装置を製造することができる。
【００６２】
上例では、本発明を信号電荷として電子を利用したＣＭＯＳ固体撮像装置に適用したが、信号電荷としてホールを利用したＣＭＯＳ固体撮像装置にも適用することができる。この場合、画素側の半導体構造は、導電型を逆にして構成することになる。
【００６３】
本発明は、上述のＣＭＯＳ固体撮像装置１００を組み込んで、例えばＣＭＯＳカメラモジュール、その他の電子機器モジュールなどの半導体モジュールを構成することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明に係るＣＭＯＳ固体撮像装置の一実施の形態の概略構成図である。
【図２】本発明に係るＣＭＯＳ固体撮像装置の画素領域及び周辺回路の要部の一実施の形態を示す断面図である。
【図３】Ａ〜Ｂ  図２の実施の形態に係るＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す製造工程図（その１）である。
【図４】Ｃ〜Ｄ  図２の実施の形態に係るＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す製造工程図（その２）である。
【図５】Ｅ〜Ｆ  図２の実施の形態に係るＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す製造工程図（その３）である。
【図６】Ｇ〜Ｈ  図２の実施の形態に係るＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す製造工程図（その４）である。
【図７】Ｉ〜Ｊ  図２の実施の形態に係るＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す製造工程図（その５）である。
【図８】Ａ〜Ｂ  従来のＣＭＯＳ固体撮像装置の製造方法の例を示す製造工程図（その１）である。
【図９】Ｃ〜Ｄ  従来のＣＭＯＳ固体撮像装置の製造方法の例を示す製造工程図（その２）である。
【図１０】従来のＣＭＯＳ固体撮像装置の製造方法の例を示す製造工程図（その３）である。
【符号の説明】
【００６５】
１００・・ＣＭＯＳ固体撮像装置、１０２単位画素、１０３・・画素領域、１０４、１０５・・ＣＭＯＳロジック回路、１０６、１０７・・アナログ回路、１０８・・周辺回路、１２１・・ｎ型の半導体基板、１２２・・素子分離領域、１２３・・ＭＯＳトランジスタ形成領域、１２４・・フォトダイオード形成領域、１２５・・ｎチャネルＭＯＳトランジスタ形成領域、１２６・・ｐチャネルＭＯＳトランジスタ形成領域、Ｔｒ１・・転送トランジスタ、Ｔｒ２・・リセットトランジスタ、Ｔｒ３・・アンプトランジスタ、Ｔｒ４・・ｎチャネルＭＯＳトランジスタ、Ｔｒ５・・ｐチャネルＭＯＳトランジスタ、１３０、１３１・・ｐ型半導体ウェル領域、１３２・・ｎ型半導体ウェル領域、１３４・・第１のシリサイドブロック膜、１３５・・第１の絶縁膜（シリコン酸化膜）、１３６・・第２の絶縁膜（シリコン窒化膜）、１３７・・第３の絶縁膜（シリコン酸化膜）、１３３、１３８、１３９・・サイドウォール、１５２・・第１の領域、１５３・・第２の領域、３０１〜３０５・・ゲート電極、３１１、３１２、３１３、４３１４・・ｎ型低不純物濃度領域、３１５・・ｐ型低不純物濃度領域、３２１、３２２、３２３、３２４・・ｎ型高不純物濃度領域、３２５・・ｐ型高不純物濃度領域、１４０・・シリサイド層、１４４・・ｎ型電荷蓄積領域、１４５・・ｐ+ アキュミュレーション層、ＰＤ・・フォトダイオード、１４８、１４９・・ゲート絶縁膜、１５５・・第２のシリサイドブロック膜、１５６、１５７・・層間絶縁膜、１６１・・導電層、１６２・・多層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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