(57)【要約】【課題】  ショットキーバリアダイオードの逆方向の電流リークを低減して、高耐圧のショットキーバリアダイオードを実現する。【解決手段】  半導体装置１００は、第１導電型半導体領域１０４が表面に形成された半導体基板１０２と、第１導電型半導体領域１０４上に形成されたショットキーバリアダイオードのアノード電極１４６と、第１導電型半導体領域１０４表面においてアノード電極１４６の周縁に沿って形成された第２導電型のガードリング１１４と、第１導電型半導体領域１０４においてガードリング１１４の周囲に、ガードリング１１４と間隔を隔てて形成されるとともに、アノード電極１４６を他の領域から分離する分離絶縁膜１０８と、アノード電極１４６と分離絶縁膜１０８との間の半導体基板表面を覆うとともに、アノード電極１４６の端部と接する絶縁膜であるアノード電極用マスク１１０ａとを含む。【選択図】  図１
2006310555.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の領域が表面に形成された半導体基板と、
前記第１導電型の領域上に形成されたショットキーバリアダイオードの金属電極と、
前記第１導電型の領域表面において前記金属電極の周縁に沿って形成された第２導電型の領域と、
前記第１導電型の領域において前記第２導電型の領域の周囲に、前記第２導電型の領域と間隔を隔てて形成されるとともに、前記金属電極を他の領域から分離する分離絶縁膜と、
前記金属電極と前記分離絶縁膜との間の前記半導体基板表面を覆うとともに、前記金属電極の端部と接する絶縁膜と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型の領域の前記分離絶縁膜との界面上方において、前記絶縁膜は、２００ｎｍ以上の膜厚を有することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記金属電極は、前記半導体基板に接して形成されるとともに、前記絶縁膜に接して設けられたシリサイド膜を含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１導電型の領域上に形成された前記ショットキーバリアダイオードの対向電極をさらに含み、
前記分離絶縁膜は、前記金属電極と前記対向電極との間に配置され、前記金属電極と前記対向電極との間に電圧が印加されるように構成されたことを特徴とする半導体装置。
【請求項５】
ショットキーバリアダイオードを含む半導体装置を製造する方法であって、
半導体基板の表面に形成された第１導電型の領域において、ショットキーバリアダイオードの金属電極形成領域の周囲に、当該金属電極形成領域を他の領域から分離する分離絶縁膜を前記金属電極から離間して形成する工程と、
前記金属電極形成領域の周縁に沿って形成されるとともに、前記分離絶縁膜と間隔を隔てて形成された第２導電型の領域を形成する工程と、
前記金属電極形成領域と前記分離絶縁膜との間の前記半導体基板表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をマスクとして、前記金属電極形成領域に金属電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記半導体基板はシリコン基板であって、
前記金属電極を形成する工程は、前記半導体基板の全面に金属材料を形成する工程と、
前記半導体基板の前記金属電極形成領域表面を前記金属材料によりシリサイド化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１１は、特許文献１に記載された半導体装置の構成を示す断面図である。この半導体装置は、第１導電型（Ｎ型）の半導体領域３１上にショットキーダイオードを形成するショットキー電極３２と、該ショットキーダイオードの周囲の第２導電型（Ｐ型）の不純物領域からなるガードリング３３とを有する。ここで、半導体装置は、ガードリングを形成し、ガードリングと接する不純物半導体層３４をさらに含み、当該不純物半導体層３４は、ショットキーバリアダイオードのショットキー電極３２に接して形成され、両者の間にサイドウォールが存在することがないようにされている。これにより、ショットキーバリアダイオードにおける耐圧の向上を図ることができるとともに、サイドウォールの存在による不必要な面積の増大かまたは不安定なガードリングとの距離のばらつき等の発生を回避できるとされている。ここで、４４は厚い酸化膜、５２は絶縁層である。
【特許文献１】特開平１−２４６８７３号公報
【非特許文献１】古川、「半導体デバイス」、初版第１０版発行、株式会社コロナ社、平成３年２月２０日、３６ページ
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ショットキーバリアダイオードにおいて、一般的に、半導体基板上にアノード電極とカソード電極とが間隔を隔てて配置される。これらの電極の間隔が広くなると、順方向電流の電流効率が悪化してしまう。また、半導体装置を小型化するためにもこれらの間隔はできるだけ狭くすることが好ましい。しかし、特許文献１に記載の半導体装置においては、ショットキー電極３２の側方に不純物半導体層３４が形成されているため、ショットキー電極３２（アノード電極）とその対向電極（カソード電極）との間隔が広くならざるを得ない。そのため、順方向の電流効率が悪化するとともに、半導体装置の小型化の妨げとなる。
【０００４】
図１２は、特許文献１に記載された半導体装置の構成を模式的に示す部分拡大断面図である。
半導体領域３１に素子分離絶縁膜４４のような絶縁材料が形成されると、半導体領域３１において素子分離絶縁膜４４との界面に欠陥層が形成されてしまう。ショットキー電極３２に逆方向電圧が印加されると、Ｐ型のガードリング３３とＮ型の半導体領域３１との接合部分に空乏層が形成される。Ｐ型のガードリング３３とＮ型の半導体領域３１との接合部分に形成される空乏層が欠陥層にかかると、欠陥層を介した逆方向電流リークが大きくなり、高耐圧のショットキーバリアダイオードを実現することが難しくなる。
【０００５】
特許文献１に記載の半導体装置において、不純物半導体層３４は、ショットキー電極３２に接して形成されている。従って、ショットキー電極３２に逆方向電圧が印加されると、不純物半導体層３４もショットキー電極３２と同じ電位に設定される。不純物半導体層３４は、薄い絶縁膜４８を介して、不純物半導体層３４上の素子分離絶縁膜４４とガードリング３３との間の領域全体にわたって形成されている。そのため、不純物半導体層３４のフィールドプレート効果により、Ｐ型のガードリング３３とＮ型の半導体領域３１との接合部分に形成される空乏層が欠陥層にまで達し、欠陥層を介した逆方向電流リークが大きくなってしまう。
【０００６】
以上のように、特許文献１に記載の半導体装置においては、高耐圧のショットキーバリアダイオードを実現する点、ショットキーバリアダイオードの電流効率を向上させる点、および半導体装置を小型化する点で改善が必要であった。
【課題を解決するための手段】
【０００７】
本発明によれば、
第１導電型の領域が表面に形成された半導体基板と、
前記第１導電型の領域上に形成されたショットキーバリアダイオードの金属電極と、
前記第１導電型の領域表面において前記金属電極の周縁に沿って形成された第２導電型の領域と、
前記第１導電型の領域において前記第２導電型の領域の周囲に、前記第２導電型の領域と間隔を隔てて形成されるとともに、前記金属電極を他の領域から分離する分離絶縁膜と、
前記金属電極と前記分離絶縁膜との間の前記半導体基板表面を覆うとともに、前記金属電極の端部と接する絶縁膜と、
を含むことを特徴とする半導体装置が形成される。
【０００８】
ここで、第２導電型の領域は、ガードリング領域とすることができる。本発明によれば、絶縁膜が金属電極の端部の位置を規制している。そのため、金属電極を第２導電型の領域および分離絶縁膜に対して所望の位置に形成することができる。金属電極は、分離絶縁膜から離間して設けることができる。これにより、金属電極が、第２導電型の領域の分離絶縁膜との界面の欠陥層にかかることなく、金属電極と半導体基板とのショットキー接触を良好にすることができる。また、欠陥性リーク電流を抑えることができる。さらに、金属電極の端部は、ガードリングとして機能する第２導電型の領域上に形成することができる。これにより、金属電極と半導体基板とのショットキー接触をより良好にすることができる。また、欠陥性リーク電流も効果的に抑えることができる。また、金属電極端部への電界集中を緩和することができる。
【０００９】
また、絶縁膜と金属電極とが接して設けられており、これらの間に他の構成要素が含まれないため、半導体装置を小型化することができる。さらに、金属電極と対向電極との間の間隔を短くすることができ、これらの電極間の電流効率を高めることもできる。
【００１０】
さらに、本発明によれば、第２導電型の領域と分離絶縁膜とが間隔を隔てて形成される。すなわち、本発明によれば、導電型の異なる第２導電型の領域と第１導電型の領域とのＰＮ接合面が分離絶縁膜から離隔された構成とすることができる。第２導電型の領域と分離絶縁膜との間隔は、第２導電型の領域と分離絶縁膜との間の第１導電型の領域における第２導電型の領域との接合部分の空乏層が、第１導電型の領域における分離絶縁膜との界面の欠陥層にかからないように形成することができる。これにより、逆方向電流リークを抑えることができ、高耐圧ショットキーバリアダイオードを実現することができる。
【００１１】
本発明によれば、
ショットキーバリアダイオードを含む半導体装置を製造する方法であって、
半導体基板の表面に形成された第１導電型の領域において、ショットキーバリアダイオードの金属電極形成領域の周囲に、当該金属電極形成領域を他の領域から分離する分離絶縁膜を前記金属電極から離間して形成する工程と、
前記金属電極形成領域の周縁に沿って形成されるとともに、前記分離絶縁膜と間隔を隔てて形成された第２導電型の領域を形成する工程と、
前記金属電極形成領域と前記分離絶縁膜との間の前記半導体基板表面を覆う絶縁膜を形成する工程と、
前記絶縁膜をマスクとして、前記金属電極形成領域に金属電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１２】
ここで、第２導電型の領域を形成する工程と、絶縁膜を形成する工程とは、いずれを先に行ってもよい。本発明の半導体装置の製造方法によれば、絶縁膜をマスクとして、所望の位置に金属電極を形成することができる。これにより、金属電極を第２導電型の領域および分離絶縁膜に対して所望の位置に形成することができる。
【発明の効果】
【００１３】
本発明によれば、ショットキーバリアダイオードの逆方向の電流リークを低減して、高耐圧のショットキーバリアダイオードを実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
以下の実施の形態において、第１導電型がＮ型、第２導電型がＰ型である場合を例として説明する。
【００１６】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。
【００１７】
半導体装置１００は、第１導電型半導体領域１０４（第１導電型の領域）が表面に形成された半導体基板１０２と、第１導電型半導体領域１０４上に形成されたショットキーバリアダイオードのアノード電極１４６（金属電極）と、第１導電型半導体領域１０４表面においてアノード電極１４６の周縁に沿って形成された第２導電型のガードリング１１４と、第１導電型半導体領域１０４においてガードリング１１４の周囲に、ガードリング１１４（第２導電型の領域）と間隔を隔てて形成されるとともに、アノード電極１４６を他の領域から分離する分離絶縁膜１０８と、アノード電極１４６と分離絶縁膜１０８との間の半導体基板表面を覆うとともに、アノード電極１４６の端部と接する絶縁膜であるアノード電極用マスク１１０ａとを含む。半導体装置１００は、さらに、分離絶縁膜１０６、カソード電極用マスク１１０ｂ、コンタクト領域１１６、第２の絶縁膜１２４、およびカソード電極１４８を含む。本実施の形態において、第１導電型半導体領域１０４およびコンタクト領域１１６は、Ｎ型不純物拡散領域により構成される。ガードリング１１４は、第１導電型と逆の第２導電型を有する。本実施の形態において、ガードリング１１４は、Ｐ型不純物拡散領域により構成される。
【００１８】
アノード電極用マスク１１０ａおよびカソード電極用マスク１１０ｂは、絶縁膜により構成される。アノード電極１４６は、第１のシリサイド電極１２０および第１の金属電極１３０を含む。カソード電極１４８は、第２のシリサイド電極１２２および第２の金属電極１３２を含む。本実施の形態において、半導体基板１０２はシリコン基板である。
【００１９】
本実施の形態において、ガードリング１１４は、分離絶縁膜１０８から間隔を隔てて配置される。また、アノード電極１４６の第１のシリサイド電極１２０は、分離絶縁膜１０８からさらに間隔を隔てて配置される。第１のシリサイド電極１２０は、その端部がガードリング１１４上に位置するように配置される。
【００２０】
図２は、図１に示した半導体装置１００のガードリング１１４と分離絶縁膜１０８との間の領域を示す拡大断面図である。
アノード電極１４６とカソード電極１４８（図２では不図示）との間に逆方向電圧が印加されると、ガードリング１１４と第１導電型半導体領域１０４との接合部分に空乏層が形成される。ガードリング１１４は、ガードリング１１４と第１導電型半導体領域１０４との接合部分に形成される空乏層が、第１導電型半導体領域１０４の分離絶縁膜１０８との界面に形成される欠陥層にかからない程度に分離絶縁膜１０８から離隔して形成される。ガードリング１１４の外端部と分離絶縁膜１０８の端部との間の距離ｄ２は、アノード電極１４６とカソード電極１４８との間に印加される電圧の値、第１導電型半導体領域１０４やガードリング１１４における不純物濃度、またはその他の条件によって異なる。
【００２１】
第１導電型半導体領域１０４における空乏層の広がりの最大値ｌｎは、第１導電型半導体領域１０４の不純物濃度をＮＤ、ガードリング１１４の不純物濃度をＮＡ、電子の電荷をｑ、半導体の比誘電率をε、真空の誘電率をε０、第１導電型半導体領域１０４とガードリング１１４の拡散電位をΦＤ、アノード電極１４６とカソード電極１４８との間に印加される電圧の最大値をＶとすれば、以下の式で示される（非特許文献１）。
【００２２】
【数１】
2006310555.tif 000003
【００２３】
したがって、距離ｄ２は、ｌｎと、第１導電型半導体領域１０４の分離絶縁膜１０８との界面における欠陥層の幅との合計幅よりも長くなるように設定することができる。このようにすれば、ガードリング１１４と第１導電型半導体領域１０４との接合部分に形成される空乏層が欠陥層に達しないようにすることができる。これにより、欠陥層を介した逆方向電流リークを低減することができ、高耐圧のショットキーバリアダイオードを実現することができる。
【００２４】
ここで、アノード電極１４６とカソード電極１４８との間に印加される電圧の最大値Ｖは、半導体装置１００の用途等によって異なるが、たとえば１５〜５０Ｖとすることができる。また、第１導電型半導体領域１０４の不純物濃度ＮＤ、ガードリング１１４の不純物濃度ＮＡも、半導体装置１００の用途等によって異なるが、たとえば、不純物濃度ＮＤ＝１Ｅ１５〜１Ｅ１７ａｔｏｍｓ・ｃｍ−３、不純物濃度ＮＡ＝５Ｅ１６〜５Ｅ２０ａｔｏｍｓ・ｃｍ−３とすることができる。
【００２５】
ガードリング１１４の外端部と分離絶縁膜１０８の端部との間の距離ｄ２は、具体的には、たとえばｄ２＝０．５μｍ以上とすることができる。これにより、第１導電型半導体領域１０４における空乏層が分離絶縁膜１０８との界面の欠陥層にかかることなく、逆方向電流リークを低減することができ、高耐圧のショットキーバリアダイオードを実現することができる。
【００２６】
また、ｄ２の上限は、たとえばｄ２＝２．５μｍ以下とすることができる。これにより、ガードリング１１４と分離絶縁膜１０８との間の間隔を必要以上に長くすることなく、半導体装置１００を小型化することができる。また、ショットキーバリアダイオードの順方向の電流効率を良好に保つことができる。
【００２７】
第１のシリサイド電極１２０の端部とガードリング１１４の外端部との距離ｄ１は、第１のシリサイド電極１２０がガードリング１１４からはみ出さないように形成されれば、とくに制限はないが、たとえば０．１μｍ〜１．０μｍとすることができる。これにより、第１のシリサイド電極１２０の端部が確実にガードリング１１４上に配置された構成とすることができる。
【００２８】
図２に示すように、本実施の形態において、アノード電極１４６の第１の金属電極１３０は、第２の絶縁膜１２４上に延在して設けられた延在部１３０ａを有する。本実施の形態において、第２の絶縁膜１２４は、アノード電極１４６とカソード電極１４８との間に電圧が印加された場合でも、ガードリング１１４と分離絶縁膜１０８との間の第１導電型半導体領域１０４に延在部１３０ａによるフィールドプレート効果の影響が及ぼされないように、充分厚く形成される。
【００２９】
第２の絶縁膜１２４およびアノード電極用マスク１１０ａの合計膜厚（高さ）ｈの好ましい値はこれらを構成する絶縁膜の比誘電率等によっても異なるが、たとえば２００ｎｍ以上、より好ましくは５００ｎｍ以上とすることができる。これにより、第１の金属電極１３０の延在部１３０ａによる第１導電型半導体領域１０４へのフィールドプレート効果の影響を防ぐことができ、電圧印加時の第１導電型半導体領域１０４における空乏層の広がりを抑えることができる。
【００３０】
とくに、第１導電型半導体領域１０４の分離絶縁膜１０８との接合面上方においては、上記のｈの範囲において、金属電極が存在しないようにすることができる。これにより、分離絶縁膜１０８近傍に第１導電型半導体領域１０４の空乏層が広がるのを防ぐことができる。
【００３１】
また、ここでは図示していないが、半導体装置１００は、第２の絶縁膜１２４上に形成された多層配線構造を含むことができる。第１の金属電極１３０の延在部１３０ａは、多層配線構造の第１メタルと同層に形成することができる。つまり、本実施の形態において、第１導電型半導体領域１０４の分離絶縁膜１０８との接合面上方においては、半導体基板１０２表面から多層配線構造の第１メタルと同層の高さまでの間、第１導電型半導体領域１０４に電気的影響を与える部材が配置されないようにすることができる。
【００３２】
また、第２の絶縁膜１２４の膜厚の上限はとくに制限がないが、たとえば１０００ｎｍ以下とすることができる。これにより、第１の金属電極１３０や第２の金属電極１３２等の金属電極の埋め込み形成を容易にすることができる。
【００３３】
図３は、図１のＡ−Ａ断面における半導体装置１００の構成を示す上面断面図である。
本実施の形態において、第１のシリサイド電極１２０は平面視において矩形状に形成される。また、ガードリング１１４は、第１のシリサイド電極１２０の周縁に沿って形成される。分離絶縁膜１０８は、ガードリング１１４の周囲に、ガードリング１１４とは間隔を隔てて設けられる。ガードリング１１４と分離絶縁膜１０８との間の領域は、アノード電極用マスク１１０ａにより覆われている。第１のシリサイド電極１２０の端部とアノード電極用マスク１１０ａとは重ならないが、接して設けられる。
【００３４】
図４〜図７は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０２上にＮ型不純物拡散領域である第１導電型半導体領域１０４を形成する（図４（ａ））。第１導電型半導体領域１０４におけるＮ型不純物の表面濃度は、たとえば１Ｅ１５ａｔｏｍｓ・ｃｍ−３〜１Ｅ１７ａｔｏｍｓ・ｃｍ−３とすることができる。これにより、良好なショットキー接触を得ることができる。
【００３５】
つづいて、一般的な自己分離技術により、第１導電型半導体領域１０４に分離絶縁膜１０６および分離絶縁膜１０８をそれぞれ２つずつ形成する（図４（ｂ））。分離絶縁膜１０６および分離絶縁膜１０８は、ＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（local oxidation of silicon）により形成することができる。ここで、分離絶縁膜１０６および分離絶縁膜１０８は、たとえばシリコン酸化膜とすることができる。後の工程において、２つの分離絶縁膜１０８の間には、アノード電極１４６が形成される。また、分離絶縁膜１０８と分離絶縁膜１０６との間には、カソード電極１４８が形成される。２つの分離絶縁膜１０８の間隔は、後に形成する第１のシリサイド電極１２０のサイズ、第１のシリサイド電極１２０の端部とガードリング１１４の外端部との間の距離ｄ１、ガードリング１１４の外端部と分離絶縁膜１０８端部との間の距離ｄ２に基づき設計することができる。なお、半導体装置１００の製造工程において、各構成要素の設計は、製造ばらつきを考慮して行うことができる。
【００３６】
次いで、半導体基板１０２上の少なくとも第１導電型半導体領域１０４が露出している領域上に第１の絶縁膜１１０を形成する（図４（ｃ））。第１の絶縁膜１１０は、後の工程において、第１導電型半導体領域１０４上の所定の領域にシリサイド膜を選択的に形成する際に、マスクとして機能するように構成される。そのため、第１の絶縁膜１１０は、第１の絶縁膜１１０が形成された領域ではシリサイド膜の成長を阻止する材料により構成される。また、第１の絶縁膜１１０は、第１の絶縁膜１１０が形成された領域では、シリサイド膜の成長を阻止する膜厚に形成される。第１の絶縁膜１１０は、たとえばシリコン酸化膜とすることができる。第１の絶縁膜１１０の膜厚は、たとえば２０ｎｍ以上とすることができる。第１の絶縁膜１１０は、熱酸化法やＣＶＤ（chemical vapor deposition）法により形成することができる。以上のような構成により、半導体基板１０２表面において、第１の絶縁膜１１０が形成された領域で、シリサイド化を阻止することができる。
【００３７】
その後、一般的なリソグラフィ技術により、第１の絶縁膜１１０を選択的に除去して、アノード電極用マスク１１０ａおよびカソード電極用マスク１１０ｂを形成する（図５（ｄ））。具体的には、まず、第１の絶縁膜１１０を選択的に除去するためのマスクとして、フォトレジスト工程により、所定パターン形状を有するレジスト１１２を形成する。
【００３８】
つづいて、レジスト１１２をマスクとして、ウェットエッチング法またはドライエッチング法等のエッチング技術により、第１の絶縁膜１１０を選択的に除去して、第１のシリサイド電極１２０を形成する領域の第１導電型半導体領域１０４を露出させる。このとき同時に、第２のシリサイド電極１２２を形成する領域の第１導電型半導体領域１０４も露出させる。これにより、アノード電極用マスク１１０ａおよびカソード電極用マスク１１０ｂが形成される。アノード電極用マスク１１０ａは、半導体基板１０２上に第１のシリサイド電極１２０を形成する際のマスクとして機能するため、アノード電極用マスク１１０ａの幅ｄ＝ｄ１＋ｄ２となるようにする。
【００３９】
つづいて、フォトレジスト工程およびイオン注入により、ガードリング１１４およびコンタクト領域１１６をそれぞれ形成する（図５（ｅ））。Ｐ＋層であるガードリング１１４およびＮ＋層であるコンタクト領域１１６は、それぞれ、以下の工程により形成される。まず、フォトレジスト工程により、半導体基板１０２上に、イオン注入領域を開口させたレジストを形成する。次いで、レジストをマスクとして、イオン注入を行う。
【００４０】
ここで、ガードリング１１４は、その外端部と分離絶縁膜１０８の端部との間の距離が、上述した距離ｄ２となるようにパターニングされる。また、ガードリング１１４は、アノード電極用マスク１１０ａの端部がガードリング１１４上に配置されるようにパターニングされる。つまり、図２に示したように、アノード電極用マスク１１０ａとガードリング１１４との重なり部分の距離がｄ１となるようにする。
【００４１】
次いで、半導体基板１０２上の全面に、たとえばスパッタ法またはＣＶＤ法により、金属膜１１８を形成する（図５（ｆ））。本実施の形態において、金属膜１１８は、Ｔｉ、Ｃｏ、またはＮｉ等により構成することができる。つづいて、シリコン基板である半導体基板１０２と金属膜１１８とのシリサイド化反応を行うため、熱処理を行う。ここで、熱処理は、金属膜１１８の種類に応じて適宜設定されるが、たとえば５００℃〜８００℃程度の温度で行うことができる。本実施の形態において、上述したように、アノード電極用マスク１１０ａおよびカソード電極用マスク１１０ｂは、シリサイド化反応におけるマスクとして機能するように形成されているため、第１導電型半導体領域１０４と金属膜１１８とが接している領域において、自己整合的に第１のシリサイド電極１２０および第２のシリサイド電極１２２が形成される（図６（ｇ））。
【００４２】
つづいて、半導体基板１０２上の全面に第２の絶縁膜１２４を形成する（図６（ｈ））。上述したように、第２の絶縁膜１２４は、後に形成する第１の金属電極１３０の延在部１３０ａによる第１導電型半導体領域１０４への電気的影響を低減するように、充分に厚く形成される。第２の絶縁膜１２４は、たとえばアノード電極用マスク１１０ａとの合計膜厚が２００ｎｍ以上となるように形成することができる。より好ましくは、第２の絶縁膜１２４は、アノード電極用マスク１１０ａとの合計膜厚が５００ｎｍ以上となるように形成することができる。これにより、電圧印加時の第１導電型半導体領域１０４における空乏層の広がりを抑えることができる。
【００４３】
つづいて、一般的なリソグラフィ技術により、第２の絶縁膜１２４を選択的に除去する（図６（ｉ））。具体的には、まず第２の絶縁膜１２４を選択的に除去するためのマスクとして、フォトレジスト工程により、所定パターンを有するレジスト１２６を形成する。ここで、第２の絶縁膜１２４は、図５（ｄ）に示した工程において形成されたアノード電極用マスク１１０ａおよびカソード電極用マスク１１０ｂと同じパターンに形成することができる。つまり、レジスト１２６は、図５（ｄ）に示したレジスト１１２と同じパターンに形成される。つづいて、レジスト１２６をマスクとして、ウェットエッチング法またはドライエッチング法等のエッチング技術により、第２の絶縁膜１２４を選択的に除去する。
【００４４】
次いで、スパッタ法またはＣＶＤ法により、半導体基板１０２上の全面に金属膜１２８を形成する（図７）。金属膜１２８は、第１のシリサイド電極１２０や第２のシリサイド電極１２２等のシリサイド膜と良好なオーミック接触を行う材料により構成することができる。このような材料として、たとえばＴｉＮ、Ｗ、Ａｌ、またはＣｕ等を用いることができる。
【００４５】
つづいて、フォトレジスト工程およびドライエッチング法により、金属膜１２８を選択的に除去して、第１の金属電極１３０および第２の金属電極１３２を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
【００４６】
本実施の形態における半導体装置１００によれば、ショットキーバリアダイオードへの電圧印加時に、ガードリング１１４と分離絶縁膜１０８との間の第１導電型半導体領域１０４に広がる空乏層が、欠陥層にかからないようにすることができる。これにより、逆方向電流リークを抑えることができ、高耐圧ショットキーバリアダイオードを実現することができる。
【００４７】
また、半導体基板１０２表面において、アノード電極１４６の位置は、アノード電極用マスク１１０ａにより規制される。このため、アノード電極１４６をガードリング１１４および分離絶縁膜１０８に対して所望の位置に配置することができる。また、半導体装置１００を小型化することができる。さらに、アノード電極１４６とカソード電極１４８との距離を、上記逆方向の電流リークを抑えるために必要な距離をとりつつ、なるべく近くに配置することができるので、順方向の電流効率も高めることができる。
【００４８】
（第２の実施の形態）
本実施の形態において、アノード電極１４６およびカソード電極１４８の構成が第１の実施の形態と異なる。
【００４９】
図８〜図９は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
まず、第１の実施の形態において図４（ａ）および図４（ｂ）を参照して説明したのと同様の手順で、図４（ｂ）に示した構成の構造体を形成する。つづいて、フォトレジスト工程およびイオン注入により、Ｐ＋層であるガードリング１１４およびＮ＋層であるコンタクト領域１１６をそれぞれ形成する（図８（ａ））。ここで、第１の実施の形態と同様、ガードリング１１４は、その外端部と分離絶縁膜１０８の端部との間の距離が、上述した距離ｄ２となるようにパターニングされる。また、ガードリング１１４は、アノード電極用マスク１１０ａの端部がガードリング１１４内に配置されるようにパターニングされる。つまり、図２に示したように、アノード電極用マスク１１０ａとガードリング１１４との重なり部分の距離がｄ１となるようにする。
【００５０】
つづいて、半導体基板１０２上の全面に、たとえば熱酸化法やＣＶＤ法により、第３の絶縁膜１４０を形成する（図６（ｈ））。第３の絶縁膜１４０の膜厚は、第１の実施の形態におけるアノード電極用マスク１１０ａと第２の絶縁膜１２４との合計膜厚と同程度とすることができる。第３の絶縁膜１４０の膜厚は、たとえば２００ｎｍ以上、より好ましくは５００ｎｍ以上とすることができる。また、第３の絶縁膜１４０の膜厚は、たとえば１０００ｎｍ以下とすることができる。
【００５１】
つづいて、一般的なリソグラフィ技術により、第３の絶縁膜１４０を選択的に除去する（図８（ｃ））。具体的には、まず第３の絶縁膜１４０を選択的に除去するためのマスクとして、フォトレジスト工程により、所定パターンを有するレジスト１４２を形成する。ここで、レジスト１４２は、第１の実施の形態におけるレジスト１１２と同様のパターンに形成することができる。つづいて、レジスト１４２をマスクとして、ウェットエッチング法またはドライエッチング法等のエッチング技術により、第３の絶縁膜１４０を選択的に除去する。
【００５２】
次いで、スパッタ法またはＣＶＤ法により、半導体基板１０２上の全面に金属膜１４４を形成する（図９（ｄ））。金属膜１４４は、たとえばＴｉＮ、Ｗ、Ａｌ、またはＣｕ等により構成することができる。
【００５３】
つづいて、フォトレジスト工程およびドライエッチング法により、金属膜１４４を選択的に除去して、アノード電極１４６およびカソード電極１４８を形成する（図９（ｅ））。
【００５４】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。
【００５５】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５６】
図１０は、第１の実施の形態で説明した半導体装置１００の構成の他の例を示す断面図である。第１の実施の形態においては、アノード電極１４６の第１のシリサイド電極１２０上全面に第１の金属電極１３０が形成された構成を示したが、第１の金属電極１３０は、ガードリング１１４が形成された箇所上方にのみ形成された構成とすることもできる。
【００５７】
以上の実施の形態では、第１導電型がＮ型、第２導電型がＰ型である場合を例として説明したが、第１導電型をＰ型、第２導電型をＮ型とすることもできる。この場合、第１の実施の形態のアノード電極１４６の金属電極（第１の金属電極１３０および第２の金属電極１３２）および第２の実施の形態のアノード電極１４６は、たとえばＭｇ、ＭｇとＡｌとの合金等により構成することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】図１に示した半導体装置のガードリングと分離絶縁膜との間の領域を示す拡大断面図である。
【図３】図１に示した半導体装置の構成を示す上面断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１０】図１に示した半導体装置の構成の他の例を示す断面図である。
【図１１】従来の半導体装置の構成を示す断面図である。
【図１２】図１１に示した半導体装置の構成を模式的に示す部分拡大断面図である。
【符号の説明】
【００５９】
１００  半導体装置
１０２  半導体基板
１０４  第１導電型半導体領域
１０６  分離絶縁膜
１０８  分離絶縁膜
１１０  第１の絶縁膜
１１０ａ  アノード電極用マスク
１１０ｂ  カソード電極用マスク
１１２  レジスト
１１４  ガードリング
１１６  コンタクト領域
１１８  金属膜
１２０  第１のシリサイド電極
１２２  第２のシリサイド電極
１２４  第２の絶縁膜
１２６  レジスト
１２８  金属膜
１３０  第１の金属電極
１３２  第２の金属電極
１４０  第３の絶縁膜
１４２  レジスト
１４４  金属膜
１４６  アノード電極
１４８  カソード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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