(57)【要約】【課題】ＬＳＩのばらつきにより周波数仕様未達や電力仕様未達となり、不良品として破棄されていたＬＳＩを救済する。【解決手段】各ＬＳＩの性能を検出する性能検出部と、前記性能検出部の検出結果に基づいて前記ＬＳＩの最適動作電圧に関する値を決定する最適電圧決定部と、前記ＬＳＩへの供給電圧を制御する制御信号を前記最適電圧決定部の決定に基づいて生成する電圧制御信号生成部と、を備え、標準電源電圧が印加されたとき、前記ＬＳＩの動作周波数又は消費電力が規定範囲外となる場合に、前記制御信号のデューティ比によって前記電圧可変電源の出力電圧を変更し、前記ＬＳＩに接続される電圧可変電源は、前記制御信号によって、前記標準印加電圧とは異なる印加電圧を前記ＬＳＩに供給する。【選択図】  図１
2006120686.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩと、前記ＬＳＩに電源を供給する電圧可変電源とを含むシステムであって、
前記ＬＳＩは、
各ＬＳＩの性能を検出する性能検出部と、前記性能検出部の検出結果に基づいて前記ＬＳＩの最適動作電圧に関する値を決定する最適電圧決定部と、前記ＬＳＩへの供給電圧を制御する制御信号を前記最適電圧決定部の決定に基づいて生成する電圧制御信号生成部と、を備え、
標準電源電圧が印加されたとき、前記ＬＳＩの動作周波数又は消費電力が規定範囲外となる場合に、前記制御信号のデューティ比によって前記電圧可変電源の出力電圧を変更し、
前記電圧可変電源は、前記制御信号に基づいて、前記標準印加電圧とは異なる印加電圧を前記ＬＳＩに供給するシステム。
【請求項２】
前記ＬＳＩの内部又は外部に、前記最適電圧決定部が決定した値を格納する記憶部を備え、
前記ＬＳＩの内部に発振器を備え、
前記性能検出部は、前記発振器の出力パルスを所定時間計数し、
前記最適電圧決定部は、前記計数値に基づいて前記ＬＳＩの動作速度を求め、前記求められた動作速度を前記記憶部に格納し、
前記電圧制御信号生成部は、前記求められた動作速度に基づいて当該ＬＳＩの最適動作電圧を与える制御信号のデューティ比を決定し、前記決定されたデューティ比に基づいて、当該ＬＳＩの最適動作電圧を与える制御信号を生成する請求項１に記載のシステム。
【請求項３】
前記記憶部は、前記ＬＳＩの内部に設けた不揮発性の記憶部である請求項１又は２に記載のシステム。
【請求項４】
前記電圧可変電源を前記ＬＳＩの内部に設けた請求項１から３のいずれか一つに記載のシステム。
【請求項５】
各半導体装置の性能を検出する性能検出部と、
前記性能検出部の検出結果に基づいて前記半導体装置の最適動作電圧に関する値を決定する最適電圧決定部と、
前記半導体装置への供給電圧を制御する制御信号を前記最適電圧決定部の決定に基づいて生成する電圧制御信号生成部と、
前記各部に電源を供給する電圧可変電源と、を備え、
前記最適電圧決定部は、標準電源電圧が印加されたとき、前記半導体装置の動作周波数又は消費電力が規定範囲外となる場合に、前記性能検出部の検出結果に基づいて前記半導体装置の最適動作電圧に関する値を決定し、
前記電圧制御信号生成部は、前記最適電圧決定部が決定した値に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定し、前記決定されたデューティ比に基づいて当該半導体装置の最適動作電圧を与える制御信号を生成し、
前記電圧可変電源は、前記生成された制御信号に基づいて、前記標準印加電圧とは異なる印加電圧を供給する半導体装置。
【請求項６】
半導体装置の特性に応じた信号を発生する発振器を備え、
前記性能検出部は、前記発振器の出力パルスを所定時間計数し、
前記最適電圧決定部は、前記計数値に基づいて前記半導体装置の動作速度を求め、
前記電圧制御信号生成部は、前記求められた動作速度に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定し、前記決定されたデューティ比に基づいて、当該半導体装置の最適動作電圧を与える制御信号を生成する請求項５に記載の半導体装置。
【請求項７】
前記発振器は、リングオシレータによって構成される請求項６に記載の半導体装置。
【請求項８】
前記最適電圧決定部が決定した値を格納する不揮発性の記憶部を設け、
前記最適電圧決定部は、前記計数値に基づいて前記半導体装置の動作速度を求め、前記求められた動作速度を前記記憶部に格納し、
前記電圧制御信号生成部は、前記記憶部に記憶された動作速度に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定して、前記制御信号を生成する請求項５から７のいずれか一つに記載の半導体装置。
【請求項９】
各半導体装置の性能を検出する性能検出部と、
前記性能検出部の検出結果に基づいて前記半導体装置の最適動作電圧に関する値を決定する最適電圧決定部と、
前記半導体装置への供給電圧を制御する制御信号を前記最適電圧決定部の決定に基づいて生成する電圧制御信号生成部と、を備え、
前記最適電圧決定部は、標準電源電圧が印加されたとき、前記半導体装置の動作周波数又は消費電力が規定範囲外となる場合に、前記性能検出部の検出結果に基づいて前記半導体装置の最適動作電圧に関する値を決定し、
前記電圧制御信号生成部は、前記最適電圧決定部の決定に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定し、前記決定されたデューティ比に基づいて当該半導体装置の最適動作電圧を与える制御信号を生成して、前記生成した制御信号を出力し、
前記制御信号によって制御される電圧が供給される半導体装置。
【請求項１０】
半導体装置の特性に応じた信号を生成する発振器を備え、
前記性能検出部は、前記発振器の出力パルスを所定時間計数し、
前記最適電圧決定部は、前記計数値に基づいて前記半導体装置の動作速度を求め、
前記電圧制御信号生成部は、前記求められた動作速度に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定し、前記決定されたデューティ比に基づいて、当該半導体装置の最適動作電圧を与える制御信号を生成する請求項９に記載の半導体装置。
【請求項１１】
前記発振器は、リングオシレータによって構成される請求項１０に記載の半導体装置。
【請求項１２】
前記標準電源電圧が印加されたときに、前記半導体装置の最大動作周波数が規定値より低くなる場合は、当該半導体装置が規定された動作周波数以上で動作するように、前記電圧可変電源の出力電圧を前記標準電源電圧より高くする制御信号を生成する請求項９から１１のいずれか一つに記載の半導体装置。
【請求項１３】
前記標準電源電圧が印加されたときに、前記半導体装置の消費電力が規定値より大きくなる場合は、当該半導体装置が規定された消費電力以下で動作するように、前記電圧可変電源の出力電圧を前記標準電源電圧より低くする制御信号を生成する請求項９から１１のいずれか一つに記載の半導体装置。
【請求項１４】
前記半導体装置には、前記最適電圧決定部が決定した値を格納する不揮発性の記憶部が接続され、
前記最適電圧決定部は、前記計数値に基づいて前記半導体装置の動作速度を求め、前記動作速度を前記記憶部に格納し、
前記電圧制御信号生成部は、前記記憶部に記憶された動作速度に基づいて当該半導体装置の最適動作電圧を与える制御信号のデューティ比を決定して、前記制御信号を生成する請求項９から１１のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩの製造ばらつきによる性能変動を検出し、該検出値を用いてＬＳＩに印加する電圧を変更するシステムに関する。
【背景技術】
【０００２】
ＬＳＩの低コスト化、高性能化を実現するため、ＬＳＩの製造プロセスは年々微細化されている。ＬＳＩを微細化することによって、チップサイズの縮小による低価格化、動作周波数の向上などのメリットが生じる。しかし、ＬＳＩの微細化と共にリーク電流の増加による消費電力の増大や製造ばらつきの拡大といった問題も生じている。
【０００３】
ＬＳＩの製造ばらつきは、半導体製造時に注入する不純物濃度のばらつきなど製造条件の変動に起因する。ＬＳＩを大量に製造した場合、全ての製品において製造条件を完全に一致させることは不可能であり、これにより、ＬＳＩの動作速度や消費電力などが製品によってばらついてしまう。
【０００４】
ＬＳＩ内部のトランジスタの性能は、トランジスタを流れる電流量と深い関係がある。トランジスタを流れる電流が大きくなると、トランジスタの負荷容量をより高速に充放電できるため、トランジスタのスイッチング速度が向上し、ＬＳＩが動作可能な上限周波数が高くなる。
【０００５】
また、トランジスタを流れる電流が大きくなると、動作時の電流が増加するだけでなく、トランジスタがＯＦＦ状態にあるときに流れる電流すなわちリーク電流も増大する。この結果、ＬＳＩの消費電力が増大する。
【０００６】
一方、ＬＳＩには要求仕様があり、消費電力は仕様で規定されている最大消費電力よりも小さくなければならず、動作可能な上限周波数は仕様で規定されている最低動作周波数値よりも高くなければならない。すなわち、ＬＳＩは消費電力、動作周波数の両方の仕様を満たす必要がある。ＬＳＩの製造ばらつき等によりこれらを満たせない場合、論理的な不具合が存在しなくても、そのＬＳＩは製造不良品として破棄される。
【０００７】
ここで、ＬＳＩのばらつきの程度を表すため、ＬＳＩ内のトランジスタの電流値と、その電流値を持つＬＳＩの出現頻度の関係を図７に示す。ここで、ＬＳＩの電流値がＩｆよりも小さいと要求される動作周波数を達成できないとすると、ＬＳＩ−Ａは周波数仕様未達のため不良品となる。また、ＬＳＩの電流値がＩｐよりも大きいと要求される消費電力を達成できないとすると、ＬＳＩ−Ｃは電力仕様未達のため不良品となる。すなわち電流値がＩｆよりも大きく、Ｉｐよりも小さいＬＳＩだけが良品として出荷できる。この図のＬＳＩ−Ｂは良品として出荷可能ということになる。
【０００８】
ＬＳＩの微細化が進むと、ばらつきが増えるため、出現頻度曲線が横に広がっていくため、良品が取れる確率が減少していくことになる。
【０００９】
このようなチップの特定ばらつきを吸収するために以下の技術が提案されている。
【００１０】
例えば、半導体集積回路の電源降圧回路には、電源電圧が供給され、動作時であるか又はスタンバイ時であるかを示すスタンバイ制御信号によって制御されている。スタンバイ制御信号が動作時を示している場合には、電源電圧よりも低い第１の内部電源電圧を内部電源ラインに出力する。スタンバイ制御信号がスタンバイ時を示している場合には、この第１の内部電源電圧よりも低い第２の内部電源電圧を内部電源ラインに出力する。これによって、チップごとのプロセスばらつきを補償し、ゲートリーク電流を低減する（例えば、特許文献１参照。）。
【００１１】
また、ＣＭＯＳ集積回路のポリシリコンゲートをコンデンサの電極としたＣＲ発振器２をセンサーとして、ポリシリコンゲート長をカウンタ回路で周波数に交換する。この周波数の高低により電源回路５の電源電圧を制御回路で選択する。これによって、ＣＭＯＳ集積回路のトランジスタポリシリコンゲート長に最適な電源電圧を供給できる（例えば、特許文献２参照。）。
【００１２】
また、半導体集積回路装置に電源供給回路を内蔵させ、内部回路の動作速度に見合った動作電圧を形成する。これによって、内部回路に要求される動作速度に応じて動作電圧が設定されるので、プロセスバラツキや温度変化に対して必要最小の電圧で内部回路が動作するものとなるので合理的な電源供給が可能となる（例えば、特許文献３参照。）。
【００１３】
また、クリティカルパスのレプリカ回路を有し、かつ電圧発生回路をチップ上に搭載していない半導体装置において、レプリカ回路の出力を外部に取り出すためのバッファおよび出力パッドを設ける。また同一チップＩＣ内に集積化した位相・検知回路の出力を取り出す出力パッドを設ける。これによって、ウエハー状態でチップの実速度測定を行うことができる（例えば、特許文献４参照。）。
【００１４】
また、素子の特性ばらつきに応じて、半導体集積回路の回路動作速度には余裕があり消費電流が多くなる場合には、電源電圧を回路動作速度のスペックを満たしつつなるべく低めに設定する。半導体集積回路の回路動作速度が遅くなる場合には、電源電圧を高めに設定する。これによって、素子特性ばらつきに応じて、内部電位を変動させることができる（例えば、特許文献５参照。）。
【特許文献１】特開２００２−３７３９４２号公報
【特許文献２】特開平５−２５１６５２号公報
【特許文献３】特開平７−３８０５６号公報
【特許文献４】特開２０００−２１４２２１号公報
【特許文献５】特開２００１−３６００８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前述した従来技術では、ＬＳＩ動作時の電力仕様を満たしていないＬＳＩを救済することができない。
【００１６】
本発明は、ＬＳＩのばらつきにより周波数仕様未達や電力仕様未達となり、不良品として破棄されていたＬＳＩを救済することによって、良品取得率を上げることを目的とする。
【課題を解決するための手段】
【００１７】
本発明では、ＬＳＩ内部にＬＳＩのばらつきによる性能変動量を検出する回路を設ける。この回路の出力値を用いて、ＬＳＩへの供給電圧を制御する。これによって、動作周波数に余裕があるにもかかわらず消費電力が大きいために不良品とされていたＬＳＩに印加する電圧を標準値よりも低くし、動作周波数と消費電力の両方の要求仕様を満足させる。また、消費電力に余裕があるにもかかわらず動作周波数が低いために不良品とされていたＬＳＩに印加する電圧を標準値よりも高くすることで、動作周波数と消費電力の両方の要求仕様を満足させる。
【発明の効果】
【００１８】
このように、ＬＳＩのばらつきに応じてＬＳＩに印加する電源電圧を制御することで、これまでは不良品とされていたＬＳＩを良品として出荷することが可能になる。この結果、ＬＳＩの良品率が向上し、ＬＳＩの製造原価を低減することができる。
【発明を実施するための最良の形態】
【００１９】
＜実施形態１＞
以下、本発明の第１実施形態について説明する。
【００２０】
図１は、第１実施形態のＬＳＩ搭載ボード９０のブロック図である。
【００２１】
ＬＳＩ１は、ＬＳＩ搭載ボード９０に搭載されている。ＬＳＩ１は、プロセッサ２、リングオシレータ３、ＬＳＩ速度測定回路４、電源制御回路５及びメモリ制御回路６によって構成される。プロセッサ２、ＬＳＩ速度測定回路４、電源制御回路５及びメモリ制御回路６は内部バス９によって接続されている。内部バス９には、ＬＳＩ１に対しデータを入出力するＩ／Ｏ回路も接続されているが、本発明の本質的な構成ではないため、図示を省略する。
【００２２】
ＬＳＩ搭載ボード９０には、ＬＳＩ１の他に、クロック生成器９１、電圧可変電源回路９２、ＲＯＭ９３、ＲＡＭ９４、リセット生成回路９５及び電圧固定電源回路９６が設けられている。
【００２３】
クロック生成器９１は、ＬＳＩ１の動作クロック信号９１０を生成する。クロック生成器９１によって生成されたクロック信号９１０は、ＬＳＩ１内の各回路へ供給される。
【００２４】
電圧可変電源回路９２は、ＬＳＩ１へ電力８４０を供給する。
【００２５】
ＲＯＭ９３には、算出済フラグ及び速度値（図１０参照）が記憶されている。また、ＲＯＭ９３には、プロセッサ２による処理に必要な情報（例えば、数式やテーブル）が記憶されている。ＲＡＭ９４は、プロセッサ２による処理に必要なワークメモリとして使用される。
【００２６】
電圧固定電源回路９６は、ＬＳＩ１以外の基板９０上の各素子へ電力を供給する。リセット生成回路９５は、ＬＳＩ１のリセット信号９５０を生成する。リセット生成回路９５によって生成されたリセット信号９５０は、ＬＳＩ１内の各回路へ供給される。
【００２７】
なお、ＬＳＩによっては、複数の電源電圧を必要とするものがある。その場合は、一部の電源は電圧可変電源回路９２から供給され、他の電源は電圧固定電源回路９６から供給する。
【００２８】
図２は、第１実施形態のリングオシレータ３及びＬＳＩ速度測定回路４のブロック図である。
【００２９】
リングオシレータ３では、インバータ３１の出力３１０を入力にフィードバックしている。
【００３０】
インバータ３１の入力が”Ｌ”であると、インバータ３１の出力３１０はこれを反転した値”Ｈ”となる。”Ｌ”はＬｏｗ、”Ｈ”はＨｉｇｈの略である。インバータ３１の出力３１０が”Ｈ”となると、インバータ３１の入力も”Ｈ”となる。すると、インバータ３１の出力３１０はこれを反転した値”Ｌ”となり、これによりインバータ３１の入力が”Ｌ”に変化する。このようにインバータ３１の出力３１０は”Ｈ”と”Ｌ”を交互に繰り返す。
【００３１】
この繰り返し周期は、インバータ３１の動作可能な最大速度によって決定される。ＬＳＩの製造ばらつきによりインバータ３１の動作速度が標準値よりも速くなっていれば、インバータ３１の出力３１０は、標準値より速く変化する。逆に、インバータ３１の動作速度が標準値よりも遅い場合は、インバータ３１の出力３１０は、標準値より遅く変化する。
【００３２】
このため、インバータ３１の出力３１０の変化、すなわち出力信号３１０の周波数を測定すれば、インバータ３１の動作速度を知ることができる。
【００３３】
一般に、同一ＬＳＩ内の素子間の製造ばらつきは、異なるＬＳＩ間のばらつきと比べると小さいため、インバータ３１の動作速度のばらつきはＬＳＩ１の動作速度のばらつきとほぼ同じと考えられる。このため、リングオシレータ３の出力３１０の周波数を測定することによって、ＬＳＩの製造ばらつきによるＬＳＩ１の動作速度変動量を知ることができる。
【００３４】
ＬＳＩ速度測定回路４は、リングオシレータ３の出力３１０の周波数を測定する。ＬＳＩ速度測定回路４は、スイッチ素子４１、カウンタＢ４２、比較器４３、カウンタＡ４４及び内部バスインターフェース回路４５によって構成されている。
【００３５】
スイッチ素子４１は、比較器４３からのカウント信号４３０によって、リングオシレータ３からの出力信号３１０をカウンタＢ４２に供給線を開閉する。すなわち、カウント信号４３０の出力中は（”Ｈ”状態中は）、スイッチ素子４１は閉状態となる。一方、カウント信号４３０の出力が停止していれば（”Ｌ”状態中は）、スイッチ素子４１は開状態となる。
【００３６】
カウンタＢ４２は、スイッチ素子４１が閉状態中に、リングオシレータ３から入力される出力信号３１０を計数する。
【００３７】
比較器４３は、カウンタＡ４４によるカウント数と予め定められた閾値（Ｃ）とを比較する。そして、比較器４３は、カウント数が閾値（Ｃ）以上になると、スイッチ素子４１に対してカウント信号４３０の出力を停止し、内部バスインターフェース回路４５に対して完了信号４３１を出力する。
【００３８】
カウンタＡ４４には、クロック生成器９１からのクロック信号９１０が入力される。カウンタＡ４４は、リセット信号９５０の立ち下がりタイミングでカウンタ値を初期化する。また、カウンタＡ４４は、入力されたクロック信号９１０を計数し、計数結果を比較器４３に供給する。
【００３９】
内部バスインターフェース回路４５には、カウンタＢ４２からのカウンタ値及び比較器４３からの完了信号４３１が入力されている。そして、内部バスインターフェース回路４５は、完了信号４３１が出力されている間（”Ｈ”状態の間）、カウンタＢ４２のカウンタ値を内部バス９に出力する。
【００４０】
図３は、図２に示すリングオシレータ３及びＬＳＩ速度測定回路４の動作タイミング図である。
【００４１】
リセット生成回路９５からのリセット信号９５０によってＬＳＩ１がリセットされると、カウンタＢ４２及びカウンタＡ４４のカウンタ値は”０”に初期化される。カウンタＢ４２及びカウンタＡ４４のカウンタ値は、リセット信号９５０が”Ｈ”である間は”０”となる。
【００４２】
リセット信号９５０の立ち下がりによってリセットが解除されると、カウンタＡ４４のカウント値は、内部クロック９１０の立ち上がりタイミングで１ずつ加算される。カウンタＡ４４は、カウント値を出力する（４４０）。カウンタＡ４４の出力４４０が閾値Ｃ４４１と等しくなると、カウンタＡ４４は計数を停止する。
【００４３】
比較器４３は、閾値Ｃ４４１とカウンタ出力４４０とを比較する。カウンタ出力４４０が閾値Ｃ４４１より小さい間は、カウント信号４３０が”Ｈ”となる。一方、カウンタ出力４４０が閾値Ｃ４４１以上になると、比較器４３は、カウント信号４３０を”Ｌ”にする。
【００４４】
リセット信号９５０が”Ｌ”に変化し、リセットが解除された後は、カウント信号４３０が”Ｈ”の間はスイッチ４１がＯＮ状態となる。よって、カウンタＢ４２はリングオシレータ３の出力３１０の立ち上がりタイミング毎に１ずつ加算される。
【００４５】
その後、比較器４３からのカウント信号４３０が”Ｌ”になると、スイッチ回路４１が開状態になるので、カウンタＢ４２のカウントは停止する。
【００４６】
カウンタ出力４４０の値が閾値Ｃ（４４１）と等しくない場合は、比較器４３からのカウント完了信号４３１は”Ｌ”となる。一方、カウンタ出力４４０の値が閾値Ｃ４４１と等くなると、カウンタＡ４４による計数が終了したので、比較器４３からのカウント完了信号４３１は”Ｈ”となる。
【００４７】
カウント完了信号４３１が”Ｈ”となると、内部バスインターフェース回路４５は、  カウント完了信号４３１及びカウンタ出力４２１はを内部バス９に出力する。よって、プロセッサ２は、内部バス９を経由して、カウント完了信号４３１及びカウンタ出力４２１の値を読み出すことができる。
【００４８】
以上説明した回路を用いると、カウント完了信号４３１が”Ｈ”となった後にカウンタＢ４２の出力４２１の値を読むことによって、カウンタＡ４４のカウント値が”０”から閾値Ｃ４４１まで変化するだけの時間内に、リングオシレータ３の出力が何回立ち上がったかを知ることができる。
【００４９】
図４は、第１実施形態の電源制御回路５の内部構成例のブロック図である。
【００５０】
電源制御回路５は、内部バスインターフェース回路５１、レジスタ５２、カウンタＣ５３及び比較器５４によって構成されている。
【００５１】
レジスタ５２には、最適な印加電圧の設定に必要な速度値が設定される。レジスタ５２に設定される速度値は、ＬＳＩ１の動作速度に対応した値を用いて生成される。この速度値は、内部バスインターフェース回路５１を経由して内部バス９に接続されたプロセッサ２から読み書きすることができる。
【００５２】
また、レジスタ５２には、リセット時には、あらかじめ設定しておいた初期値Ｒが設定される。これはリセット直後に外部電源９２の出力電圧が低くなりすぎてＬＳＩ１が誤動作することを防ぐためである。
【００５３】
カウンタＣ５３は、クロック信号９１０の立ち上がりごとにカウントアップする。比較器５４は、レジスタ５２の出力５２０とカウンタ５３の出力５３０を比較し、電圧制御信号５４０を出力する。すなわち、カウンタ５３の出力５３０が小さい間だけ”Ｈ”を出力し、それ以外の時は”Ｌ”を出力する。比較器５４から出力される電源電圧制御信号５４０は、電圧可変電源回路９２へ送られる。
【００５４】
図５は、第１実施形態の電源制御回路５の動作のタイミング図である。
【００５５】
なお、本実施形態では、カウンタ５３及びレジスタ５２を８ビット幅としているが、この値に限定されない。以下、レジスタ５２に”１３０”を設定した場合について説明する。カウンタ５３の出力５３０は、クロック信号９１０の立ち上がりエッジ毎に１ずつカウントアップし、２５５の次は０に戻ってカウントアップを継続する。
【００５６】
比較器５４の出力５４０は、カウンタ出力５３０の値がレジスタ５２から出力される速度値５２０よりも小さい時は”Ｈ”、等しいか大きい時は”Ｌ”となる。この例では、比較器５４の出力５４０はクロック信号９１０の１３０サイクルの間だけ”Ｈ”レベルを出力し、その後１２６サイクルの間だけ”Ｌ”レベルを出力する変化を繰り返す。
【００５７】
図６は、第１実施形態の電圧可変電源回路９２の内部構成例のブロック図である。
【００５８】
電圧可変電源回路９２は、変圧器８０、整流器８１、平滑化回路８２、８４及びスイッチ素子８３によって構成される。
【００５９】
家庭用電源から供給された１００Ｖの交流は、変圧器８０によって降圧され、その後、整流器８１、平滑化回路８２によって直流に変換される。本実施形態では平滑回路８２は直流１０Ｖを出力している。平滑回路８２の出力はスイッチ素子８３を経由して平滑化回路８４へ接続されている。
【００６０】
スイッチ素子８３は、電源制御回路５の出力である電圧制御信号５４０が”Ｈ”の間だけＯＮとなる。スイッチ素子８３がＯＮである間は平滑化回路８４には直流１０Ｖが印加され、ＯＦＦである間の印加電圧は０Ｖである。平滑化回路８４の出力電圧は、式（１）に示すように、印加された電圧の平均電圧となる。
平滑化回路８４の出力電圧＝（電圧制御信号５４０が”Ｈ”となる期間／電圧制御信号５４０の１周期の期間）×平滑化回路８２の出力電圧・・・（１）
本実施の形態では、平滑化回路８４の出力電圧は、約５．２Ｖ＝（１３０／２５５）×１０Ｖとなる。このように電圧可変電源回路９２の出力電圧は、電圧制御信号５４０のデューティ比を変更することにより制御することができる。
【００６１】
次に、電源電圧の制御方法を説明する。
【００６２】
図７〜図９は、ＬＳＩの特性図であり、ＬＳＩの特性ばらつきを示す。図７は、ＬＳＩ内のトランジスタの電流値と、その電流値を持つＬＳＩの出現頻度の関係を示すグラフである。図８は、ＬＳＩの動作電圧と最大動作周波数の関係を示すグラフである。図９は、ＬＳＩの動作電圧と消費電力の関係を示すグラフである。
【００６３】
前述したように、ＬＳＩは製造ばらつき等によって、消費電力及び動作周波数等の特性にばらつきが生じる。
【００６４】
図７によると、ＬＳＩ−Ａは消費電力仕様（Ｉｐ）に対しては十分なマージンがあるものの、周波数仕様（Ｉｆ）を満たしていないため不良品となる。逆にＬＳＩ−Ｃは周波数仕様（Ｉｆ）に対しては十分なマージンがあるものの、消費電力仕様（Ｉｐ）を満たしていないため不良品となる。
【００６５】
ここで、ＬＳＩの動作電圧と最大動作周波数の関係（図８）、及び、ＬＳＩの動作電圧と消費電力の関係（図９）を参照する。どちらの図においても横軸はＬＳＩ１への印加電源電圧を示しており、右に行くほど高い電圧が印加されることを示す。図８において、縦軸は最大動作周波数を示しており、上ほどより高い周波数で動作することを示す。また、図中の要求最低動作周波数より下の領域は仕様未達となる領域を示す。図９において、縦軸はＬＳＩの消費電力を示しており、上ほど消費電力が高くなる。図中の要求電力より上の領域は仕様未達となる。
【００６６】
図８によると、ＬＳＩに標準印加電圧Ｖｂを印加した場合、ＬＳＩ−Ａは最大動作周波数が要求最低動作周波数を下回っており仕様未達となっていることがわかる（図８中の１０００）。一方、図９によると、ＬＳＩ−Ａは要求電力を大幅に下回っており、消費電力に関しては十分なマージンがあることがわかる（図８中の１０００）。
【００６７】
そこで、ＬＳＩ−Ａを使用する際に、電源電圧をＶｃまで上げた場合を考える。この場合、周波数に関して動作点は図８中の１０１０に移動し、要求最低動作周波数を満足する。また、消費電力に関して動作点は図９の１０１０に移動し、消費電力に関するマージンは減るものの要求仕様を満たしている。すなわち、動作速度が遅いために不良品となっていたＬＳＩ−Ａは、電源電圧を上げることによって、動作周波数と消費電力という二つの仕様を同時に満足でき、良品となる。
【００６８】
また、図８、図９によると、消費電力が仕様を満たしていないＬＳＩ−Ｃは、印加電圧を低くすることによって、周波数、消費電力共に動作点が１２００から１２１０へ移動する。よって、動作周波数と消費電力という二つの仕様を同時に満足でき、良品となる。
【００６９】
実際に各ＬＳＩで印加電圧をどのように変化させるかは、個々のＬＳＩの動作速度に依存する。すなわち、最大動作周波数が仕様より高く、消費電力が仕様より大きいＬＳＩは印加電圧を低くすることによって、消費電力が使用より小さくなって、良品として使用できる可能性が生じる。また、最大動作周波数が仕様より低く、消費電力が仕様より小さいＬＳＩは印加電圧を高くすることによって、最大動作周波数が仕様より高くなって、良品として使用できる可能性が生じる。
【００７０】
本実施形態では、個々のＬＳＩの速度を測定するＬＳＩ速度測定回路４と、測定結果に応じてＬＳＩへの印加電圧を変更する電圧可変電源回路９２を設けた。そして、電圧可変電源回路９２を適切に制御することによって、良品数を増やすことができる。
【００７１】
なお、標準電源電圧をＬＳＩに印加したときに、動作周波数または消費電力が仕様範囲外にならない場合でも、ＬＳＩへの印加電圧を制御してもよい。そうすれば、ＬＳＩを要求仕様により近い特性で動作させることができる。
【００７２】
図１０は、第１実施形態の印加電圧設定処理のフローチャートである。この処理は、プロセッサ２によって実行される。
【００７３】
プロセッサ２は、リセット信号が”Ｌ”となったことによって、リセットの解除を検出すると、内部バス９を経由してＲＯＭ９３に格納されているプログラムを実行する。
【００７４】
まず、プロセッサ２は、ＲＯＭ９３に格納されている算出済フラグの値を確認する（Ｓ２００）。算出済フラグは、このＬＳＩの最適な印加電圧の値をすでに算出したかを示す。算出済みフラグが”１”に設定されていれば、既に最適な印加電圧が算出されているので、印加電圧の算出処理をスキップして処理Ｓ２０７へ進む。この場合、既に設定された速度値を用いてＬＳＩへの印加電圧が設定される。
【００７５】
本実施形態では、印加電圧の算出処理を製品出荷検査時に１回だけ行い、それ以降はこのときに算出した値を使用する。これはリングオシレータ３の出力周波数が、ＬＳＩの動作速度の他、ＬＳＩ周囲の温度などの外的要因にも影響されるためである。すなわち、ユーザが使用する環境のＬＳＩ周囲温度の相違によってＬＳＩの印加電圧の算出に誤差が生じる可能性がある。この誤差の影響を避けるため、製品出荷時にＬＳＩの周辺温度が一定の範囲に設定された環境下で、各ＬＳＩに対する最適な印加電圧に対応する値を算出したものを記憶する。そして、以後はこの記憶された値を使用する。
【００７６】
一方、算出済みフラグが”０”であれば、未だ最適な印加電圧が算出されていれていないので、プロセッサ２は、内部バス９を経由して完了信号４３１を読み出す（Ｓ２０１）。
【００７７】
そして、完了信号４３１が”Ｈ”になったか否かを判定する（Ｓ２０２）。その結果、完了信号４３１が”Ｈ”でなければ、処理Ｓ２０１に戻り、再度、完了信号を読み出す。すなわち、処理Ｓ２０１〜Ｓ２０２では、プロセッサ２が内部バス９経由で完了信号４３１が”Ｈ”になるまで、ＬＳＩ速度測定回路４にポーリングし続ける。
【００７８】
完了信号４３１が”Ｈ”になったことを検出すると、カウンタＢ４２のカウント値を読み出す（Ｓ２０３）。これは、カウンタＢ４２によるＬＳＩの動作速度の測定が終了したため、カウンタＢ４２のカウント値によって、各ＬＳＩの動作速度に対応した値を得ることができるからである。
【００７９】
次に、プロセッサ２は、カウンタＢ４２から得られた動作速度に対応した値を用いて、最適な印加電圧を求める。
【００８０】
まず、この印加電圧を生成するために必要なレジスタ５２へ設定される速度値を、カウンタＢ４２のカウント値に基づいて算出する（Ｓ２０４）。この算出には、予め定めた計算式を使用してもよいし、予めＲＯＭ９３に格納したテーブルを用いてもよい。
【００８１】
プロセッサ２は、算出したレジスタ５２へ設定される速度値をＲＯＭ９３へ保存する（Ｓ２０５）。この後、ＲＯＭ９３内の算出済フラグを”１”に設定する（Ｓ２０６）。
【００８２】
次に、プロセッサ２が、ＲＯＭ９３に格納されているレジスタ５２への設定値を読み出す（Ｓ２０７）。そして、ＲＯＭ９３から読み出した速度値をレジスタ５２へ書き込む（Ｓ２０８）。この一連の処理によって、ボード毎にＬＳＩへの印加電圧をそのＬＳＩに適した値に設定することが可能となる。
【００８３】
＜実施形態２＞
次に本発明の第２実施形態について説明する。
【００８４】
前述した第１実施形態では、各ＬＳＩに対する最適な印加電圧を算出後、これを用いて決定したレジスタ５２への設定値（速度値）をＬＳＩ外部のＲＯＭ９３に格納した。しかし、第２実施形態では、電力の供給が停止しても記憶内容が保持される不揮発性メモリをＬＳＩ内部に設け、不揮発性メモリで構成したレジスタ５２へ設定値を格納する。なお、第２実施形態は、前述した第１実施形態と印加電圧設定処理が異なるのみで、その他の構成は同じなので、その説明は省略する。
【００８５】
図１１は、第２実施形態の印加電圧設定処理のフローチャートである。
【００８６】
まず、プロセッサ２は、ＲＯＭ９３に格納されている算出済フラグの値を確認する（Ｓ２００）。
【００８７】
次に、プロセッサ２は、内部バス９を経由して完了信号４３１を読み出す（Ｓ２０１）。そして、完了信号４３１が”Ｈ”になったか否かを判定する（Ｓ２０２）。
【００８８】
完了信号４３１が”Ｈ”になると、カウンタＢ４２の値を読み出す（Ｓ２０３）。そして、最適な印加電圧を生成するために必要な速度値を算出する（Ｓ２０４）。ここまでの処理は前述した第１実施形態と同じである。
【００８９】
その後、プロセッサ２は、算出した速度値をレジスタ５２へ保存する（Ｓ２１０）。この後、ＲＯＭ９３内の算出済フラグを”１”に設定する（Ｓ２０６）。
【００９０】
２回目以降の電源投入時は、算出フラグが”Ｈ”となっているため、処理Ｓ２０１から処理Ｓ２０６はスキップされる。この場合、既にレジスタ５２には最適な設定値が設定されているため、電源投入直後からＬＳＩ１には最適な電源電圧が印加される。
【００９１】
＜実施形態３＞
次に本発明の第３実施形態について説明する。
【００９２】
前述した第１実施形態では、電圧可変電源回路９２をＬＳＩ１の外部に設けていたが、第３実施形態では電圧可変電源回路９２ＡがＬＳＩ１Ａ内に設けられている。なお、第３実施形態において、前述した第１実施形態と同じ構成には、同じ符号を付し、その説明は省略する。
【００９３】
図１２は、第３の実施の形態のＬＳＩ搭載ボード９０Ａのブロック図である。
【００９４】
ＬＳＩ１Ａは、ＬＳＩ搭載ボード９０に搭載されている。ＬＳＩ１Ａは、プロセッサ２、リングオシレータ３、ＬＳＩ速度測定回路４、電源制御回路５、メモリ制御回路６及び電圧可変電源回路９２Ａによって構成される。プロセッサ２、ＬＳＩ速度測定回路４、電源制御回路５及びメモリ制御回路６は内部バス９によって接続されている。
【００９５】
ＬＳＩ搭載ボード９０Ａには、ＬＳＩ１Ａの他に、クロック生成器９１、ＲＯＭ９３、ＲＡＭ９４、リセット生成回路９５及び電圧固定電源回路９６が搭載されている。
【００９６】
電圧可変電源回路９２Ａは、ＬＳＩ１Ａ内の各部へ電力８４０を供給する。電源制御回路５の出力５４０はＬＳＩ１Ａの外部に出力されることなく、電圧可変電源回路９２Ａへ送られる。
【００９７】
このように、第３実施形態では、電圧可変電源回路９２ＡをＬＳＩ１Ａに内蔵することによって、ボード９０Ａに設ける部品を少なくすることができる。よって、実装面積や価格の点で有利となる。
【産業上の利用可能性】
【００９８】
本発明は、ＬＳＩ及びＬＳＩを搭載したシステムに使用することができる。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態のＬＳＩ搭載ボードのブロック図である。
【図２】第１実施形態のリングオシレータ及びＬＳＩ速度測定回路のブロック図である。
【図３】図２に示すリングオシレータ及びＬＳＩ速度測定回路のタイミング図である。
【図４】第１実施形態の電源制御回路の内部構成例のブロック図である。
【図５】第１実施形態の電源制御回路の動作のタイミング図である。
【図６】第１実施形態の電圧可変電源回路の内部構成例のブロック図である。
【図７】第１実施形態のＬＳＩ内のトランジスタの電流値を横軸にとり、その電流値を持つＬＳＩの出現頻度を縦軸にとったグラフである。
【図８】第１実施形態のＬＳＩの動作電圧と最大動作周波数の関係を示したグラフである。
【図９】第１実施形態のＬＳＩの動作電圧と消費電力の関係を示したグラフである。
【図１０】第１実施形態の印加電圧設定処理のフローチャートである。
【図１１】第２実施形態の印加電圧設定処理のフローチャートである。
【図１２】第３の実施の形態のＬＳＩ搭載ボード９０Ａのブロック図である。
【符号の説明】
【０１００】
１  ＬＳＩ
２  プロセッサ
３  リングオシレータ
４  ＬＳＩ速度測定回路
５  電源制御回路
６  メモリ制御回路
９  ＬＳＩ内部バス
３１  インバータ
４１  スイッチ素子
４２  カウンタ
４３  比較器
４４  カウンタ
４５  バスインターフェース回路
５１  バスインターフェース回路
５２  レジスタ
５３  カウンタ
５４  比較器
８０  変圧器
８１  整流器
８２  平滑化回路
８３  スイッチ素子
８４  平滑化回路
９０  ＬＳＩ搭載ボード
９１  クロック生成器
９２  電圧可変電源回路
９３  ＲＯＭ
９４  ＲＡＭ
９５  リセット生成回路
９６  電圧固定電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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