(57)【要約】【課題】  本発明は、上述の点に鑑み、断面Ｔ字型エミッタ電極の微細化を可能にし、且つ高精度の製造を可能にしたヘテロ接合バイポーラトランジスタ及びその製造方法を提供するものである。【解決手段】  本発明のヘテロ接合バイポーラトランジスタ１は、コレクタ層２、ベース層３、エミッタ層４及びエミッタキャップ層５を積層し、エミッタキャップ層５のメサ７端部にほぼ一致する断面Ｔ字型のエミッタ電極１２ｂを有することを特徴とする。【選択図】        図１
2006120732.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ層、ベース層、エミッタ層及びエミッタキャップ層を積層し、エミッタキャップ層のメサ端部にほぼ一致する断面Ｔ字型のエミッタ電極を有する
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
半絶縁性ＩｎＰ基板上にＩｎＰに格子整合するように前記各層が積層されている
ことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
コレクタ層、ベース層、エミッタ層、エミッタキャップ層及び絶縁膜を順次積層する工程と、
前記絶縁膜パターンを用いてエミッタキャップ層及びエミッタ層をメサエッチングする工程と、
前記ベース層、メサ形状のエミッタ層、エミッタキャップ層及び前記絶縁膜パターンを覆う全面にレジストをコーティングする工程と、
前記レジストに絶縁膜パターンの上面より小さい面積のレジスト開口部を設け、該レジスト開口部を通して該絶縁膜パターンをエッチング除去してひさし状レジストを形成する工程と、
前記ひさし状レジストを熱処理して、前記レジストの立ち上がり部がエミッタキャップ層のメサ上端縁にほぼ一致するラウンド形状に変形させる工程と、
該ラウンド状レジスト及びエミッタキャップ層上に断面Ｔ字型のエミッタ電極を形成する工程と、
前記レジストを除去する工程を有する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタでは、エミッタ層をメサ状にした微細なエミッタメサ（幅２μｍ以下）にエミッタ電極をコンタクトさせている。この場合、エミッタメサ形成後にエミッタ電極を形成するとマスク合わせの余裕分だけ、さらにエミッタ電極幅を狭くしなければならず、電気的コンタクト抵抗や熱放散される点で不利であった。また、エミッタ電極を先に形成し、そのエミッタ電極をマスクにして、エッチングによってエミッタメサを形成すれば、半導体層例えばエミッタキャップ層とエミッタ電極のコンタクトは良くなる。しかし、エミッタ電極に配線をコンタクトさせる際には、同様なマスク合わせ余裕を設けなければならず、配線コンタクト部の抵抗が増大してしまう。
【０００３】
これを防ぐ方法として、例えば、図７に示すようにエミッタ層を有する半導体基板１０１０上に断面Ｔ字型のエミッタ電極１０５（図７ａ参照）を形成した後、このエミッタ電極１０５をマスクにエミッタメサエッチングを行う（図７ｂ参照）第１の方法がある（特許文献１参照）。
また、Ｔ字型エミッタ電極を形成する方法として、図８ａ〜ｇに示す第２の方法がある（特許文献２参照）。この方法は、半絶縁性半導体基板１２１上にコレクタコンタクト層１２２、コレクタ層１２３、ベース層１２４及びエッミタ層１２５を順次積層したした後、ＳｉＮ膜１２６とＳｉＯ２膜１２７により構成されるダミーパターン１２８を形成し（図８ａ参照）、ダミーパターン１２８をマスクにウェットエッチングによりエッミタ層１２５をメサ（順メサ）エッチングしてエミッタメサ１２９を形成する（図８ｂ参照）。次に、フォトレジスト１３０の塗布し、エッチバックして表面を平坦化する（図８ｃ参照）。次に、ダミーパターン１２８のＳｉＯ２膜１２７をエッチング除去し、開口部１３１を形成した後（図８ｄ参照）、酸素プラズマにより開口部１３１を横方向に広げる（図８ｅ参照）。ダミーパターン１２８のＳｉＮ膜１２６を完全に除去した後（図ｆ参照）、Ｔｉ／Ａｕを蒸着し、リフトオフすることにより断面Ｔ字型のエミッタ電極１３２を形成する（図８ｇ参照）。
【０００４】
【特許文献１】特開平０７−３２１１２４号公報
【特許文献２】特開平１１−０７４２８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した第１の方法では、Ｔ字型の庇の影響でエミッタメサのエッチングにＲＩＥを用いることができないため、特にウェットエッチングにおけるサイドエッチングが異常に速いＩｎＰをエミッタ層に含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）ではエミッタメサの寸法制御性が悪く、微細化も困難になる。
しかし、上述の第２の方法では、レジスト等の平坦化の際にパターンの大きさや粗密によってダミーパターン上のレジスト厚が異なることが多く、すべてのパターンに一様にエッチバックを施せないという問題があった。また、上記の事柄を除いても、エッチバックによるＳｉＯ２膜１２７の頭だしには、エッチバック量の正確な制御が必要であり、実際の製造には適用することが困難であった。
【０００６】
本発明は、上述の点に鑑み、断面Ｔ字型エミッタ電極の微細化を可能にし、且つ高精度の製造を可能にしたヘテロ接合バイポーラトランジスタ及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明のヘテロ接合バイポーラトランジスタは、コレクタ層、ベース層、エミッタ層及びエミッタキャップ層を積層し、エミッタキャップ層のメサ端部にほぼ一致する断面Ｔ字型のエミッタ電極を有することを特徴とする。
【０００８】
半絶縁性ＩｎＰ基板上にＩｎＰに格子整合するように前記各層が積層されていることが好ましい。
【０００９】
本発明のヘテロ接合バイポーラトランジスタの製造方法は、コレクタ層、ベース層、エミッタ層、エミッタキャップ層及び絶縁膜を順次積層する工程と、前記絶縁膜パターンを用いてエミッタキャップ層及びエミッタ層をメサエッチングする工程と、前記ベース層、メサ形状のエミッタ層、エミッタキャップ層及び前記絶縁膜パターンを覆う全面にレジストをコーティングする工程と、前記レジストに絶縁膜パターンの上面より小さい面積のレジスト開口部を設け、該レジスト開口部を通して該絶縁膜パターンをエッチング除去してひさし状レジストを形成する工程と、前記ひさし状レジストを熱処理して、前記レジストの立ち上がり部がエミッタキャップ層のメサ上端縁にほぼ一致するラウンド形状に変形させる工程と、該ラウンド状レジスト及びエミッタキャップ層上に断面Ｔ字型のエミッタ電極を形成する工程と、前記レジストを除去する工程を有することを特徴とする。
【発明の効果】
【００１０】
本発明のヘテロ接合バイポーラトランジスタによれば、断面Ｔ字型のエミッタ電極がエミッタキャップ層のメサ端部に一致して接続されるので、エミッタ電極のエミッタキャップ層とのコンタクトが広く取れ、コンタクト抵抗を小さくできる。また、エミッタ電極を断面Ｔ字型とすることで、配線とのコンタクトスペースを広く確保できる。よって、ヘテロ接合バイポーラトランジスタの高周波性能が向上する。上述の条件を満たしながら、エミッタメサを反応性イオンエッチング（ＲＩＥ）で加工することができ、微細化や寸法制御性が向上する。
従来の構造（図８参照）では、必ずしもエミッタメサ端は断面Ｔ字型エミッタ電極の脚部に一致しないが、本発明ではレジストのベーキング条件の調整により、エミッタメサ端と断面Ｔ字型エミッタ電極の脚部の両者をほぼ正確に一致させることが可能になる。また、従来例では、断面Ｔ字型電極の脚部と上部幅広部との間で段切れが起こることが懸念されるが、本発明の断面Ｔ字型のエミッタ電極はきれいなラウンド形状（丸みを帯びた形状）となり、断面Ｔ字型の脚部と上部幅広部との間で段切れが起こることもない。すなわち、複数のバイポーラトランジスタを形成しても各バイポーラトランジスタの特性のばらつきを抑制することができる。
【００１１】
本発明のヘテロ接合バイポーラトランジスタの製造方法によれば、エミッタメサを形成した後に、レジストのベーキング条件を調整することにより、ラウンド部を有するレジストを用いてエミッタ電極を形成することにより、断面Ｔ字型のエミッタ電極の脚部とエミッタメサ端の両方を一致させることができる。断面Ｔ字型のエミッタ電極はきれいなラウンド形状となり、断面Ｔ字型の脚部と上部幅広部との間で段切れが起こらない、ヘテロ接合バイポーラトランジスタを製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態を説明する。
【００１３】
図１は、本発明に係るヘテロ接合バイポーラトランジスタの一実施の形態を示す断面図である。特にエミッタ周辺の要部を示す。
本実施の形態に係るヘテロ接合バイポーラトランジスタ１は、コレクタ層２、ベース層３、エミッタ層４及びエミッタキャップ層５が順に積層され、エミッタキャップ層５、エミッタ層４をメサエッチングしてエミッタメサ７（ＥＭ）が形成され、このエミッタメサ７上にラウンド部１１を備える断面Ｔ字型のエミッタ電極１２ｂが形成される。この断面Ｔ字型のエミッタ電極１２ｂの脚部の端部は、エミッタキャップ層５のエミッタメサ端部に一致するか、もしくはエミッタキャップ層５のエミッタメサ端部よりもやや内側（≦０．１μｍ）に位置するように形成される。すなわち、断面Ｔ字型のエミッタ電極１２ｂは、その脚部の下部面積がエミッタメサ７の上部面積にほぼ一致して接続されるように形成される。本例では、ＩｎＰの半絶縁性半導体基板（図示せず）上にＩｎＰに格子整合するようにＩｎＰのコレクタ層２と、ＩｎＧａＡｓのベース層３と、ＩｎＰのエミッタ層４と、ＩｎＧａＡｓのエミッタキャップ層５と、Ｔｉ／Ｐｔ／Ａｕのエミッタ電極１２ｂとを積層したＩｎＰ系ヘテロ接合バイポーラトランジスタとして構成される。
【００１４】
図２は、図１の断面Ｔ字型のエミッタ電極を有するヘテロ接合バイポーラトランジスタ素子３１の一例を示す概略構成図である。
本実施形態のヘテロ接合バイポーラトランジスタ素子３１は、半絶縁性半導体基板３４上にサブコレクタ層２ａ、コレクタ層２ｂ、ベース層３、エミッタ層４及びエミッタキャップ層５が順次積層され、エミッタ層４とエミッタキャップ層５からなるエミッタメサ７上にラウンド部１１を備える断面Ｔ字型のエミッタ電極１２ｂを有して構成される。ここで、ヘテロ接合バイポーラトランジスタ素子３１の各電極は、コレクタ層２ｂと分離してサブコレクタ層２ａ上に形成されたコレクタ電極３３と、さらにエミッタ層４と分離してベース層３上に形成されたベース電極３２と、断面Ｔ字型のエミッタ電極１２を備える。ここでコレクタ層２は、サブコレクタ層２ａとコレクタ層２ｂで形成される。
【００１５】
図３及び図４は、本発明に係るヘテロ接合バイポーラトランジスタの製造方法の一実施の形態を示す製造工程図である。
図３ａに示すように、半絶縁性半導体基板（図示せず）上にコレクタ層２、ベース層３及びエミッタ層４を順次形成した後、そのエミッタ層４上にエミッタキャップ層５を形成し、さらにエミッタキャップ層５上に絶縁膜６をＣＶＤ法などにより堆積し、レジストパターン（図示せず）をマスクとして反応性イオンエッチング（ＲＩＥ）などにより選択エッチングして絶縁膜パターン６を形成する。本例では、半絶縁性半導体基板をＩｎＰ、コレクタ層２をＩｎＰ、ベース層３をＩｎＧａＡｓ、エミッタ層４をＩｎＰ、エミッタキャップ層５をＩｎＧａＡｓ、絶縁膜６をＳｉＯ２（膜厚２００ｎｍ〜５００μｍ）で夫々形成する。
【００１６】
次に図３ｂに示すように、絶縁膜パターン６をマスクとして、反応性イオンエッチング（ＲＩＥ）などにより、エミッタキャップ層５及びエミッタ層４をエッチングしてエミッタメサ７を形成する。
【００１７】
次に図３ｃに示すように、エミッタメサ７、ベース層３及び絶縁膜パターン６の全面にレジスト８をコーティングした後、レジスト８に絶縁膜パターン６の上面内側にほぼ一致するレジスト開口部９を形成する。例えば、レジスト開口部９と絶縁膜パターン６との間隔は、マスク合わせの実力に応じるがステッパを用いる場合、０．２〜０．３μｍ程度を実現できる。本例のレジスト開口部９は、絶縁膜パターン６の面積よりも小さい面積で形成したが、絶縁膜パターン６と同一面積あるいは０．１μｍ程度以内であれば、絶縁膜パターン６の外側に形成、すなわち絶縁膜パターン６の面積より多少大きめに形成しても良い。
【００１８】
次に図３ｄに示すように、レジスト開口部９を通してウェットエッチングにより、絶縁膜パターン６を除去する。レジスト８は、オーバーハング状のひさし部１０として残る。本例のＳｉＯ２の絶縁膜パターン６は、バッファドフッ酸を用いて除去する。ここで、ウェットエッチングを用いて半導体層をエッチングする場合は、上述の図３ｃで述べたレジスト開口部９は絶縁膜パターン６から、はみ出さないよう形成する必要がある。
【００１９】
次に図４ｅに示すように、ひさし部１０のレジスト８ａを、例えば１６０℃程度の熱処理、いわゆるベーキング処理によりレジスト８ａをラウンドさせてラウンド部１１を形成する。このときベーキング処理後のラウンド形状のレジスト８ｂがエミッタメサ７の上端周縁に接する位置Ｐ点は変化せず（わずかに０．１μｍ程度以下でメサの内側に流れるのは可とする）、上部のひさし部１０が吸収されて消滅し、ひさし部１０を有するレジスト８ａの形状が単純なラウンド部１１を有するレジスト８ｂの形状となるように、ベーキング条件を調整する。
【００２０】
次に図４ｆに示すように、エミッタキャップ層５及びラウンド形状のレジスト層８ｂ上の全面にエミッタ電極となるメタル１２ａを蒸着する。本例では、エミッタ電極であるメタルとしてＴｉ／Ｐｔ／Ａｕ、５０ｎｍ／５０ｎｍ／２００ｎｍの順に積層する。
【００２１】
次に図４ｇに示すように、下層のレジスト開口部（すなわち、絶縁膜パターン６の幅）よりも広いレジストマスクを用いて、イオンミリング等によりエミッタメタル１２ａをエッチングした後、下層レジスト８ｂを除去することにより、断面Ｔ字形エミッタ電極１２ｂを有する本発明に係るヘテロ接合バイポーラトランジスタ１が得られる。
【００２２】
なお、本実施の形態に係るメタル１２ａの形成方法としては、本実施の形態において蒸着法にて行ったが他の方法を用いても可能である。
【００２３】
図５は、本発明に係るヘテロ接合バイポーラトランジスタの製造方法の他の実施の形態を示す工程図である。上述の図３ａ〜図４ｇと同一符号を用いて説明する。
図５ａに示すように、半絶縁性半導体基板（図示せず）上にコレクタ層２、ベース層３及びエミッタ層４を順次形成した後、そのエミッタ層４上にエミッタキャップ層５を形成し、さらにエミッタキャップ層５上に絶縁膜６をＣＶＤ法などにより堆積し、レジストパターン（図示せず）をマスクとしてＲＩＥなどによりエッチングして絶縁膜パターン６を形成する。また、ウェットエッチングなどを用いてエミッタ層４及びエミッタキャップ層５をメサエッチングする。次に、エミッタメサ７ベース層３及び少し大きめの絶縁膜パターン６の全面にレジスト８をコーティングした後、レジスト８に絶縁膜パターン６の上面内側にほぼ一致するレジスト開口部９を形成する。ここで、ウェットエッチングなどを用いるとエミッタキャップ層５およびエミッタ層４にサイドエッチングが入るが、レジスト８ａはサイドエッチング部分にも充填される。このとき絶縁膜パターン６は、エミッタキャップ層５及びエミッタ層４より幅広に形成される。例えば、レジスト開口部９と絶縁膜パターン６との間隔は、マスク合わせの実力に応じるがステッパを用いる場合、０．２〜０．３μｍ程度を実現できる。本例のレジスト開口部９は、絶縁膜パターン６の面積よりも小さい面積で形成したが、絶縁膜パターン６と同一面積あるいは０．１μｍ程度以内であれば、絶縁膜パターン６の外側に形成、すなわち絶縁膜パターン６の面積より多少大きめに形成しても良い。本例では、コレクタ層２をＩｎＰ、ベース層３をＩｎＧａＡｓ、エミッタ層４をＩｎＰ、エミッタキャップ層５をＩｎＧａＡｓ、絶縁膜６をＳｉＯ２、膜厚（２００ｎｍ〜５００μｍ）で夫々形成する。
【００２４】
次に図５ｂに示すように、レジスト開口部９を通してウェットエッチングにより、絶縁膜パターン６を除去する。レジスト８は、オーバーハング状のひさし部１０として残る。本例のＳｉＯ２の絶縁膜パターン６は、バッファドフッ酸を用いて除去する。ここで、ウェットエッチングを用いて半導体層をエッチングする場合は、上述の図３ｃで述べたレジスト開口部は絶縁膜パターンから、はみ出さないよう形成する必要がある。
【００２５】
次に図５ｃに示すように、ひさし部１０のレジスト８ａを、例えば１６０℃程度のベーキングによりレジスト５をラウンド部１１となる形状にさせる。このときレジストがエミッタメサの上端周縁に接する位置Ｐ点は変化せず（わずかに０．１μｍ程度以下でメサの内側に流れるのは可とする）、上部のオーバーハングすなわちひさし部分１０が吸収されて消滅し、レジストが単純なラウンド状のラウンド部１１を有する形状となるように、ベーキング条件を調整する。この場合、レジスト開口部９が絶縁膜パターンよりはみ出しているため、レジストが流れてメサ側面を封止するようにベーキング条件を調整する。レジスト８ａをラウンドベーキングする際にはこの位置がほぼ保持されて、ラウンド部１１が形成される。
【００２６】
次に図５ｄに示すように、エミッタキャップ層５及びラウンド部１１を有するレジスト層８ｂ上の全面にエミッタ電極１２ｂとなるメタル１２ａを蒸着する。本例では、エミッタ電極であるメタルとしてＴｉ／Ｐｔ／Ａｕ、５０ｎｍ／５０ｎｍ／２００ｎｍの順に積層する。
【００２７】
次に図５ｅに示すように、下層のレジスト開口部９（すなわち、絶縁膜パターン６の幅）よりも広いレジストマスク（図示せず）を用いて、イオンミリング等によりエミッタメタル１２ａをエッチングした後、ラウンド部１１を備えるレジスト８ｂを除去することにより、断面Ｔ字型のエミッタ電極１２ｂを有する本発明に係るヘテロ接合バイポーラトランジスタ１が得られる。この場合、エミッタ電極１２ｂの形状は、エミッタメサ幅がサイドエッチ分だけ細くなる点を除けば、ほとんど同様の形状である。
【００２８】
本発明に係るヘテロ接合バイポーラトランジスタによれば、エミッタ電極１２ｂのエミッタキャップ層５とのコンタクトが広く取れるため、コンタクト抵抗を小さくできる。また、エミッタ電極１２ｂを断面Ｔ字型とすることで、配線とのコンタクトスペースを広く確保できる。よって、ヘテロ接合バイポーラトランジスタの高周波性能が向上する。上述の条件を満たしながら、エミッタメサ７を反応性イオンエッチング（ＲＩＥ）で加工することができ、微細化や寸法制御性が向上する。断面Ｔ字型のエミッタ電極１２ｂはきれいなラウンド形状となり、Ｔ字型の脚部と上部幅広部との間で段切れが起こることもない。また、エミッタメサ端とＴ字型エミッタ電極の脚部の両者をほぼ正確に一致されているので、エミッタ電極の脚部の断面積が大きくなり、エミッタ電極の直列抵抗や放熱性が改善される。すなわち、複数のバイポーラトランジスタを形成しても各バイポーラトランジスタの特性のばらつきを抑制することができる。
【００２９】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法によれば、エミッタメサを形成した後に、レジストのベーキング条件を調整することにより、ラウンド部を有するレジストを用いてエミッタ電極を形成することにより、Ｔ字型エミッタ電極の脚部とエミッタメサ端の両方を一致させることができる。Ｔ字型エミッタ電極はきれいなラウンド形状となり、Ｔ字型の脚部と上部幅広部との間で段切れが起こらない、ヘテロ接合バイポーラトランジスタを製造することができる。
【００３０】
図６は、本発明に係るヘテロ接合バイポーラトランジスタの製造方法の他の実施の形態を示す工程図である。図３ａ〜図４ｆまでの製造工程は、同様であるので省略する。特にＴ字型エミッタ電極上に、さらにエミッタ配線を形成する工程を示す。
図６ａに示すように、Ｔ字型エミッタ電極１２ｂとなるエミッタメタル１２ａを蒸着したのち、めっきパターンを形成するためのレジストマスク１８を形成する。
【００３１】
図６ｂに示すように、エミッタ配線２２となるメタルをめっきした後、本例ではメタルにＡｕを２〜５μｍ程度めっきする、レジスト１８を除去する。次にイオンミリング等によりエミッタメタル１２ａをエッチングした後、ラウンド部を有するレジスト８ａを除去する。Ｔ字型エミッタ電極上にエミッタ配線２２を有する本実施の形態に係るヘテロ接合バイポーラトランジスタ２１が完成する。
【００３２】
本発明に係るヘテロ接合バイポーラトランジスタ２１によれば、エミッタ電極１２ｂのエミッタキャップ層５とのコンタクトが広く取れるため、コンタクト抵抗を小さくできる。また、エミッタ電極１２ｂをＴ字型とすることで、配線とのコンタクトスペースを広く確保できる。よって、ヘテロ接合バイポーラトランジスタの高周波性能が向上する。上述の条件を満たしながら、エミッタメサ７を反応性イオンエッチング（ＲＩＥ）で加工することができ、微細化や寸法制御性が向上する。Ｔ字型エミッタ電極１２ｂはきれいなラウンド形状となり、Ｔ字型の脚部と上部幅広部との間で段切れが起こることもない。また、エミッタ電極の直列抵抗や放熱性が改善される。すなわち、複数のバイポーラトランジスタを形成しても各バイポーラトランジスタの特性のばらつきを抑制することができる。
本発明ではエミッタメサ端とＴ字型エミッタ電極の脚部の両者をほぼ正確に一致させることが可能になる。本発明のＴ字型エミッタ電極はきれいなラウンド形状となり、Ｔ字型の脚部と上部幅広部との間で段切れが起こることもない。
【００３３】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法によれば、エミッタメサを形成した後にラウンド部を有するレジストを用いてエミッタ電極を形成することにより、Ｔ字型エミッタ電極の脚部とエミッタメサ端の両方を一致させることができる。さらに、Ｔ字型エミッタ電極とエミッタ配線を同時に形成でき、工程短縮することができる。
【００３４】
もちろん、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のエピ材料系は上述したものに限られない。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るヘテロ接合バイポーラトランジスタの一実施の形態のエミッタ要部を示す断面図である。
【図２】本発明に係るヘテロ接合バイポーラトランジスタ素子の一例を示す概略構成図である。
【図３】ａ〜ｄ  本発明に係るヘテロ接合バイポーラトランジスタの一実施の形態を示す製造工程図である（その１）。
【図４】ｅ〜ｇ  本発明に係るヘテロ接合バイポーラトランジスタの一実施の形態を示す製造工程図である（その２）。
【図５】ａ〜ｅ  本発明に係るヘテロ接合バイポーラトランジスタの他の実施の形態を示す製造工程図である。
【図６】ａ〜ｂ  本発明に係るヘテロ接合バイポーラトランジスタのＴ字型エミッタ電極にエミッタ配線を形成する製造工程図である。
【図７】従来のＴ字型エミッタ電極の製造工程図である。
【図８】従来のＴ字型エミッタ電極の製造工程図である。
【符号の説明】
【００３６】
１・・ヘテロ接合バイポーラトランジスタ、２・・コレクタ層、３・・ベース層、４・・エミッタ層、５・・エミッタキャップ層、６・・絶縁膜、７・・エミッタメサ、８［８ａ、８ｂ］、１８・・レジスト、９・・レジスト開口部、１０・・ひさし部、１１・・ラウンド部、１２ａ・・メタル、１２ｂ・・エミッタ電極、３１・・ヘテロ接合バイポーラトランジスタ素子、３２・・ベース電極、３３・・コレクタ電極、３４・・半絶縁性半導体基板
１０１・・半導体基板、１０５・・エミッタ電極、１２１・・半絶縁性半導体基板、１２２・・コレクタコンタクト層、１２３・・コレクタ層、１２４・・ベース層、１２５・・エッミタ層、１２６・・ＳｉＮ膜、１２７・・ＳｉＯ２膜、１２８・・ダミーパターン、１２９・・エミッタメサ、１３０・・フォトレジスト、１３１・・開口部、１３２・・エミッタ電極
【図１】
2006120732.tif 000003
【図２】
2006120732.tif 000004
【図３】
2006120732.tif 000005
【図４】
2006120732.tif 000006
【図５】
2006120732.tif 000007
【図６】
2006120732.tif 000008
【図７】
2006120732.tif 000009
【図８】
2006120732.tif 000010