(57)【要約】【課題】電気光学素子の特性変動及びトランジスタの閾電圧変動に対する補償機能を付加した画素回路において、構成素子数を削減する。【解決手段】  画素回路１０１は、サンプリングトランジスタ１１５、ドライブトランジスタ１１１、スイッチングトランジスタ１１２、第１検知トランジスタ１１３及び第２検知トランジスタ１１４とで構成されている。サンプリングトランジスタ１１５は信号線ＤＴＬ１０１から入力信号をサンプリングして容量素子Ｃ１１１に保持する。ドライブトランジスタ１１１は、容量素子Ｃ１１１に保持された信号電位に応じて電気光学素子１１７を電流駆動する。第１及び第２検知トランジスタ１１３，１１４は、電気光学素子１１７の電流駆動に先だってドライブトランジスタ１１１の閾電圧を検知しあらかじめその影響をキャンセルする為に検知した電位を容量素子Ｃ１１１に保持する。【選択図】図６
2006023515.tif 000002
【特許請求の範囲】
【請求項１】
走査線と信号線とが交差する部分に配された画素回路であって、
電気光学素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、
該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、
該電気光学素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、
該スイッチングトランジスタは、該出力ノードと該電気光学素子のアノードとの間に挿入されており、
該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、
該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、
該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、
該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続し、
前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、
前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該電気光学素子のアノードに接続し、
前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該電気光学素子を電流駆動し、
前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該電気光学素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とする画素回路。
【請求項２】
前記信号線から供給される入力信号の最低レベルは、前記電源電位の所定のレベルに一致する様に設定されていることを特徴とする請求項１記載の画素回路。
【請求項３】
行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなるアクティブマトリクス装置であって、
各画素は、負荷素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、
該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、
該負荷素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、
該スイッチングトランジスタは、該出力ノードと該負荷素子のアノードとの間に挿入されており、
該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、
該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、
該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、
該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続し、
前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、
前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該負荷素子のアノードに接続し、
前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該負荷素子を電流駆動し、
前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とするアクティブマトリクス装置。
【請求項４】
行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなる表示装置であって、
各画素は、有機エレクトロルミネッセンス素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、
該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、
該有機エレクトロルミネッセンス素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、
該スイッチングトランジスタは、該出力ノードと該有機エレクトロルミネッセンス素子のアノードとの間に挿入されており、
該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、
該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、
該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、
該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続し、
前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、
前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該有機エレクトロルミネッセンス素子のアノードに接続し、
前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該有機エレクトロルミネッセンス素子を電流駆動し、
前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該有機エレクトロルミネッセンス素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した負荷素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状に配列されたマトリクス装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって負荷素子に流れる電流量が制御される、いわゆるアクティブマトリクス装置に関する。更には、負荷素子として有機ＥＬなど電流値によって輝度が制御される電気光学素子を有するアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ，ＴＦＴ）によって制御するものであり、以下の特許文献に開示がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【０００４】
図８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。この表示装置１００は、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じた信号が供給される信号線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、及びドライブスキャナ１０５により選択駆動される走査線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【０００５】
図９は、図８に示した画素回路の一構成例を示す回路図である。図示する様に、この画素回路１０１は、基本的にｐチャネル型の薄膜電界効果トランジスタ（以下、ＴＦＴと言う）で構成されている。すなわち画素回路１０１は、ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２、サンプリングＴＦＴ１１５、有機ＥＬ素子１１７、保持容量Ｃ１１１を有する。係る構成を有する画素回路１０１は、信号線ＤＴＬ１０１と走査線ＷＳＬ１０１，ＤＳＬ１０１との交差部に配されている。信号線ＤＴＬ１０１はサンプリングＴＦＴ１１５のドレインに接続し、走査線ＷＳＬ１０１はサンプリングＴＦＴ１１５のゲートに接続し、他の走査線ＤＳＬ１０１はスイッチングＴＦＴ１１２のゲートに接続している。
【０００６】
ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２及び有機ＥＬ素子１１７は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１１１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１１７のカソードが接地電位ＧＮＤに接続されている。一般に、有機ＥＬ素子１１７は整流性がある為ダイオードの記号で表わしている。一方、サンプリングＴＦＴ１１５及び保持容量Ｃ１１１は、ドライブＴＦＴ１１１のゲートに接続している。ドライブＴＦＴ１１１のゲート・ソース間電圧をＶｇｓで表わしている。
【０００７】
画素回路１０１の動作であるが、まず走査線ＷＳＬ１０１を選択状態（ここでは低レベル）とし、信号線ＤＴＬ１０１に信号を印加すると、サンプリングＴＦＴ１１５が導通して信号が保持容量Ｃ１１１に書き込まれる。保持容量Ｃ１１１に書き込まれた信号電位がドライブトランジスタ１１１のゲート電位となる。続いて、走査線ＷＳＬ１０１を非選択状態（ここでは高レベル）とすると、信号線ＤＴＬ１０１とドライブＴＦＴ１１１とは電気的に切り離されるが、ドライブＴＦＴ１１１のゲート電位Ｖｇｓは保持容量Ｃ１１１によって安定に保持される。続いて他の走査線ＤＳＬ１０１を選択状態（ここでは低レベル）にすると、スイッチングＴＦＴ１１２が導通し、電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がＴＦＴ１１１，ＴＦＴ１１２及び発光素子１１７を流れる。ＤＳＬ１０１が非選択状態になるとスイッチングトランジスタ１１２がオフし、駆動電流は流れなくなる。スイッチングＴＦＴ１１２は発光素子１１７の発光時間を制御する為に挿入されたものである。
【０００８】
ＴＦＴ１１１及び発光素子１１７に流れる電流は、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１１７はその電流値に応じた輝度で発光し続ける。上記の様に、走査線ＷＳＬ１０１を選択して信号線ＤＴＬ１０１に与えられた信号を画素回路１０１の内部に伝える動作を、以下「書き込み」と呼ぶ。上述の様に、一度信号の書き込みを行なえば、次に書き換えられるまでの間、発光素子１１７は一定の輝度で発光を続ける。
【０００９】
上述した様に画素回路１０１では、ドライブトランジスタであるＴＦＴ１１１のゲート印加電圧を入力信号に応じて変化させることで、ＥＬ発光素子１１７に流れる電流値を制御している。この時、ｐチャネル型のドライブトランジスタ１１１のソースは電源電位Ｖｃｃに接続されており、このＴＦＴ１１１は常に飽和領域で動作している。よって、ドライブトランジスタ１１１は下記の式（１）に示した値を持つ定電流源となっている。
【００１０】
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）２・・・（１）
ここでＩｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流を表わしている。又μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈはトランジスタの閾電圧を表わしている。式（１）から明らかな様に、飽和領域ではトランジスタのドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御される。図９に示したドライブトランジスタ１１１は、Ｖｇｓが一定に保持される為、ドライブトランジスタ１１１は定電流源として動作し、発光素子１１７を一定の輝度で発光させることができる。
【００１１】
図１０は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示すグラフである。グラフにおいて、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、グラフに示す様に時間が経過すると劣化してしまう。これに対して、図９に示した画素回路は、ドライブトランジスタが定電流駆動である為、有機ＥＬ素子には定電流Ｉｄｓが流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が経時劣化することはない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図９に示した画素回路は、ｐチャネル型のＴＦＴにより構成されているが、ｎチャネル型のＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、ＴＦＴ基板の低コスト化が可能となり、開発が期待されている。
【００１３】
図１１は、図９に示した画素回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた構成を示す回路図である。図示する様に、この画素回路１０１は、ｎチャネル型のＴＦＴ１１１，１１２，１１５、保持容量Ｃ１１１、発光素子である有機ＥＬ素子１１７で構成されている。ＴＦＴ１１１はドライブトランジスタ、ＴＦＴ１１２はスイッチングトランジスタ、ＴＦＴ１１５はサンプリングトランジスタである。又図において、ＤＴＬ１０１は信号線を表わし、ＤＳＬ１０１及びＷＳＬ１０１は走査線をそれぞれ示している。この画素回路１０１では、ドライブトランジスタであるＴＦＴ１１１のドレイン側が電源電位Ｖｃｃに接続され、ソースはＥＬ素子１１７のアノードに接続されており、ソースフォロワ回路を形成している。
【００１４】
図１２は、図１１に示した画素回路の動作説明に供するタイミングチャートである。走査線ＷＳＬ１０１に選択パルスが印加されると、サンプリングトランジスタ１１５が導通し、信号線ＤＴＬ１０１から信号をサンプリングして保持容量Ｃ１１１に書き込む。これにより、ドライブトランジスタ１１１のゲート電位がサンプリングされた信号電位に保持される。このサンプリング動作は線順次で行なわれる。すなわち１行目の走査線ＷＳＬ１０１に選択パルスが印加された後、続いて２行目の走査線ＷＳＬ１０２に選択パルスが印加され、以下１水平期間（１Ｈ）毎に１行分の画素が選択されていく。ＷＳＬ１０１の選択と同時にＤＳＬ１０１も選択される為、スイッチングトランジスタ１１２がオンする。これにより、ドライブトランジスタ１１１及びスイッチングトランジスタ１１２を介して発光素子に駆動電流が流れる為、発光が行なわれる。１フィールド期間（１ｆ）の途中でＤＳＬ１０１は非選択状態となり、スイッチングトランジスタ１１２はオフになる。これにより発光は停止する。走査線ＤＳＬ１０１は１フィールド期間に占める発光時間（デューティ）を制御するものである。
【００１５】
ここで図１３の（Ａ）は、初期状態におけるドライブトランジスタ１１１とＥＬ素子１１７の動作点を示すグラフである。図において、横軸はドライブトランジスタ１１１のドレイン・ソース間電圧Ｖｄｓを示し、縦軸はドレイン・ソース間電流Ｉｄｓを示している。図示する様に、ソース電位はドライブトランジスタ１１１とＥＬ素子１１７との動作点で決まり、その電圧値はゲート電圧によって異なる値を持つ。ドライブトランジスタ１１１は飽和領域で駆動されるので、動作点のソース電圧に対応したＶｇｓに関し、前述の式（１）に規定された電流値の駆動電流Ｉｄｓを流す。
【００１６】
しかしながら、ＥＬ素子のＩ−Ｖ特性は前述した様に経時劣化する。（Ｂ）に示す様に、この経時劣化により動作点が変化してしまい、同じゲート電圧を印加してもトランジスタのソース電圧は変化してしまう。これによりドライブトランジスタ１１１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子１１７に流れる電流値も変化する。この様にＥＬ素子１１７のＩ−Ｖ特性が変化すると、図１１に示したソースフォロワ構成の画素回路では、有機ＥＬ素子の発光輝度が経時的に変化してしまうという課題がある。
【００１７】
尚、上記課題を回避する為、ドライブトランジスタ１１１とＥＬ素子１１７の配置を逆にすることも考えられる。すなわち、ドライブトランジスタ１１１のソースを接地電位ＧＮＤに接続し、ドレインをＥＬ素子１１７のカソードに接続し、ＥＬ素子１１７のアノードを電源電位Ｖｃｃに接続する回路構成も考えられるところである。この方式では、図９に示したｐチャネルＴＦＴ構成の画素回路と同様に、ソースの電位が固定されており、ドライブトランジスタ１１１は定電流源として駆動し、ＥＬ素子のＩ−Ｖ特性の劣化による輝度変化も防止できる。しかしながら、この方式ではドライブトランジスタをＥＬ素子のカソード側に接続する必要があり、このカソード接続は新規にアノード電極及びカソード電極の開発が必要であり、現状の技術では非常に困難であるとされている。以上により、従来の方式では輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬディスプレイの実用化は成されていなかった。
【００１８】
アクティブマトリクス型の有機ＥＬディスプレイは、ＥＬ素子の特性変動に加え、画素回路を構成するｎチャネル型ＴＦＴの閾電圧も経時的に変化する。前述の式（１）から明らかな様に、ドライブトランジスタの閾電圧Ｖｔｈが変動すると、ドレイン電流Ｉｄｓが変化してしまう。これにより、同じゲート電圧Ｖｇｓを与えても、Ｖｔｈの変動により発光輝度が変化するという課題がある。
【課題を解決するための手段】
【００１９】
上述した従来の技術の課題に鑑み、本発明は発光素子など電流駆動型の負荷素子（例えば有機ＥＬ素子等の電気光学素子）のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持することが可能な画素回路を提供することを一般的な目的とする。又、画素回路を構成するトランジスタの閾電圧が経時変化しても、安定して負荷素子を駆動可能な画素回路を提供することを一般的な目的とする。加えて、負荷素子の特性変動に対する補償機能及びトランジスタの閾電圧変動に対する補償機能を付加した画素回路において、特にこれら補償機能の付加に必要な回路要素の個数を少なくした画素回路構成を提供することを特定の目的とするものである。
【００２０】
係る目的を達成する為に以下の手段を講じた。即ち本発明は、走査線と信号線とが交差する部分に配された画素回路であって、電気光学素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、該電気光学素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、該スイッチングトランジスタは、該出力ノードと該電気光学素子のアノードとの間に挿入されており、該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続している。前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該電気光学素子のアノードに接続し、前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該電気光学素子を電流駆動し、前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該電気光学素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とする。
【００２１】
好ましくは、前記信号線から供給される入力信号の最低レベルは、前記電源電位の所定のレベルに一致する様に設定されている。
【００２２】
又本発明は、行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなるアクティブマトリクス装置であって、各画素は、負荷素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、該負荷素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、該スイッチングトランジスタは、該出力ノードと該負荷素子のアノードとの間に挿入されており、該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続している。前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該負荷素子のアノードに接続し、前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該負荷素子を電流駆動し、前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とする。
【００２３】
更に本発明は、行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなる表示装置であって、各画素は、有機エレクトロルミネッセンス素子と、第１及び第２の容量素子と、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとを備え、該ドライブトランジスタは、そのゲートが入力ノードにつながり、そのソースが出力ノードにつながり、そのドレインが所定のレベルの電源電位に接続し、該有機エレクトロルミネッセンス素子は、そのアノードが出力ノードに接続可能であり、そのカソードが所定のカソード電位に接続し、該スイッチングトランジスタは、該出力ノードと該有機エレクトロルミネッセンス素子のアノードとの間に挿入されており、該サンプリングトランジスタは、該入力ノードと該信号線との間に接続し、該第１の容量素子及び第２の容量素子は、該入力ノードと該電源電位との間で直列に接続され、該第１検知トランジスタは、該入力ノードと該電源電位との間に接続し、該第２検知トランジスタは、該出力ノードと該第１の容量素子及び第２の容量素子の間に位置する中間ノードとの間に接続している。前記サンプリングトランジスタは走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該第１の容量素子に保持し、前記スイッチングトランジスタは走査線によって選択された時導通して該ドライブトランジスタの出力ノードを該有機エレクトロルミネッセンス素子のアノードに接続し、前記ドライブトランジスタは、該第１の容量素子に保持された信号電位に応じて該有機エレクトロルミネッセンス素子を電流駆動し、前記第１及び第２検知トランジスタは走査線によって選択された時動作し、該有機エレクトロルミネッセンス素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に該検知した電位を該第１の容量素子に保持することを特徴とする。
【発明の効果】
【００２４】
本発明によれば画素回路は、電気光学素子及び保持容量に加え、サンプリングトランジスタ、ドライブトランジスタ、スイッチングトランジスタ、第１検知トランジスタ及び第２検知トランジスタからなる５個のＮチャネル薄膜トランジスタとで構成されている。この画素回路は、保持容量のブートストラップ機能を備えており、発光素子など電流駆動型の電気光学素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持することができる。また、第１及び第２検知トランジスタでドライブトランジスタの閾電圧を検出し、その経時変化を回路的に補償することで、安定して電気光学素子を駆動できる。特に本画素回路は、５個のトランジスタで構成されており、回路素子数を少なくした合理的構成となっている。構成素子の個数が少ない分、歩留りが向上し低コスト化が図れる。
【発明を実施するための最良の形態】
【００２５】
以下図面を参照して本発明の実施の形態を詳細に説明する。説明の都合上、まず負荷素子である発光素子の特性変動補償機能（ブートストラップ機能）を備えた画素回路を説明し、続いてドライブトランジスタの閾電圧変動補償機能を追加した画素回路を説明し、最後にこれらの補償機能を備えつつ回路要素の構成数を抑えた画素回路を説明する。図１は電気光学素子である発光素子の特性変動に対する補償機能であるブートストラップ機能を備えた画素回路を含む表示装置の構成を示すブロック図である。尚、この画素回路構成は、同一出願人の先願である特願２００３−１４６７５８（２００３年５月２３日出願）に記載されているものと同一である。
【００２６】
図１に示すように、表示装置１００は、画素回路（ＰＸＬＣ）１０１がマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じた映像信号が供給される信号線ＤＴＬ１０１〜ＤＴ１１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される走査線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。なお図１においては、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００２７】
本画素回路１０１は、図１に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１７、およびノードＮＤ１１１，ＮＤ１１２を有する。また、図１において、ＤＴＬ１０１は信号線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は別の走査線をそれぞれ示している。これらの構成要素のうち、ＴＦＴ１１１が駆動用電界効果トランジスタを構成し、サンプリング用ＴＦＴ１１５が第１のスイッチを構成し、ＴＦＴ１１４が第２のスイッチを構成し、キャパシタＣ１１１が保持容量素子を構成している。
【００２８】
画素回路１０１において、ＴＦＴ１１１のソースと接地電位ＧＮＤとの間に発光素子（ＯＬＥＤ）１１７が接続されている。具体的には、発光素子１１７のアノードがＴＦＴ１１１のソースに接続され、カソード側が接地電位ＧＮＤに接続されている。発光素子１１７のアノードとＴＦＴ１１１のソースとの接続点によりノードＮＤ１１１が構成されている。ＴＦＴ１１１のソースがＴＦＴ１１４のドレインおよびキャパシタＣ１１１の第１電極に接続され、ＴＦＴ１１１のゲートがノードＮＤ１１２に接続されている。ＴＦＴｌｌ４のソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが走査線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極がノードＮＤ１１２に接続されている。信号線ＤＴＬ１０１とノードＮＤ１１２とにサンプリング用ＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが走査線ＷＳＬ１０１に接続されている。
【００２９】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続するよう構成されている。
【００３０】
次に、上記構成の動作を、画素回路の動作を中心に、図２（Ａ）〜（Ｆ）および図３（Ａ）〜（Ｆ）に関連付けて説明する。なお、図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目の走査線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｄ）は画素配列の第２行目の走査線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｅ）はＴＦＴ１１１のゲート電位Ｖｇ（ノードＮＤ１１２）を、図３（Ｆ）はＴＦＴ１１１のソース電位Ｖｓ（ノードＮＤ１１１）をそれぞれ示している。
【００３１】
まず、通常のＥＬ発光素子１１７の発光状態時は、図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定され、ドライブスキャナ１０５により走査線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ａ）に示すように、ＴＦＴ１１５とＴＦＴ１１４がオフした状態に保持される。
【００３２】
次に、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・がローレベルに保持され、ドライブスキャナ１０５により走査線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図２（Ｂ）に示すように、ＴＦＴ１１５はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。このとき、ＴＦＴ１１４を介して電流が流れ、図３（Ｆ）に示すように、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１７に印加される電圧も０Ｖとなり、ＥＬ発光素子１１７は非発光となる。
【００３３】
次に、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により走査線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図２（Ｃ）に示すように、ＴＦＴ１１４がオン状態に保持されたままで、ＴＦＴ１１５がオンする。これにより、水平セレクタ１０３により信号線ＤＴＬ１０１に伝搬された入力信号（Ｖｉｎ）が保持容量としてのキャパシタＣ１１１に書き込まれる。このとき、図３（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは接地電位レベル（ＧＮＤレベル）にあるため、図３（Ｅ），（Ｆ）に示すように、ＴＦＴ１１１のゲート・ソース間の電位差は入力信号の電圧Ｖｉｎと等しくなる。
【００３４】
その後、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により走査線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ｄ）に示すように、ＴＦＴ１１５がオフ状態となり、保持容量としてのキャパシタＣ１１１への入力信号の書き込みが終了する。
【００３５】
その後に図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・はローレベルに保持され、ドライブスキャナ１０５により走査線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ｅ）に示すように、ＴＦＴ１１４がオフ状態となる。ＴＦＴ１１４がオフすることで、図３（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは上昇し、ＥＬ発光素子１１７にも電流が流れる。
【００３６】
ＴＦＴ１１１のソース電位Ｖｓは変動するにもかかわらず、ＴＦＴ１１１のゲート・ソース間には容量があるために、図３（Ｅ），（Ｆ）に示すように、ゲート・ソース電位は常にＶｉｎにて保たれている。このとき、ドライブトランジスタとしてのＴＦＴ１１１は飽和領域で駆動しているので、このＴＦＴ１１１に流れる電流値ＩｄｓはＴＦＴ１１１のゲート・ソース電圧であるＶｉｎにて決められる。この電流ＩｄｓはＥＬ発光素子１１７にも同様に流れ、ＥＬ発光素子１１７は発光する。ＥＬ発光素子１１７の等価回路は図２（Ｆ）に示すようになっているため、このときノードＮＤ１１１の電位はＥＬ発光素子１１７に電流Ｉｄｓが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタ１１１（保持容量）を介してノードＮＤ１１２の電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲート・ソース電位はＶｉｎに保たれる。
【００３７】
ここで一般に、ＥＬ発光素子は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのため、ドライブトランジスタが同じ電流値を流したとしても、ＥＬ発光素子に印加される電位は変化し、ノードＮＤ１１１の電位は下降する。しかしながら、本回路ではドライブトランジスタのゲート・ソース間電位が一定に保たれたままノードＮＤ１１１の電位は下降するので、ドライブトランジスタ（ＴＦＴ１１１）に流れる電流は変化しない。よって、ＥＬ発光素子に流れる電流も変化せず、ＥＬ発光素子のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづける。
【００３８】
以上説明したように、本参考形態によれば、ドライブトランジスタとしてのＴＦＴ１１１のソースが発光素子１１７のアノードに接続され、ドレインが電源電位Ｖｃｃに接続され、ＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続するよう構成されていることから、次の効果を得ることができる。即ちＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００３９】
図４は、図１に示したブートストラップ機能を備えた画素回路に更に閾電圧キャンセル機能を追加した画素回路構成を表わしている。尚、この画素回路は同一出願人の先願である特願２００３−１５９６４６（２００３年６月４日出願）に記載されているものと同一である。理解を容易にする為、図１に示した画素回路と対応する部分には対応する参照番号を付してある。図４の画素回路は基本的に、図１の画素回路に閾電圧キャンセル回路を追加したものである。但し、ブートストラップ回路に含まれるスイッチングトランジスタ１１４のゲートには、走査線ＤＳＬ１０１に代えて走査線ＷＳＬ１０１を接続し、回路の簡略化を図っている。基本的に、ブートストラップ回路に含まれるスイッチングトランジスタ１１４は、映像信号のサンプリングに合わせて開閉制御すれば良いので、この様な簡略化は可能である。勿論、スイッチングトランジスタ１１４のゲートには、図１の例と同様に別途専用の走査線ＤＳＬ１０１を接続しても良い。
【００４０】
閾電圧キャンセル回路は、基本的にドライブトランジスタ１１１、スイッチングトランジスタ１１２、追加のスイッチングトランジスタ１１３及び保持容量Ｃ１１１とで構成されている。これらに加え本画素回路は結合容量Ｃ１１２及びスイッチングトランジスタ１１６を含んでいる。追加されたスイッチングトランジスタ１１３のソース／ドレインは、ドライブトランジスタ１１１のゲートとドレインとの間に接続されている。又スイッチングトランジスタ１１６のドレインはサンプリングトランジスタ１１５のドレインに接続され、ソースはオフセット電圧Ｖｏｆｓが供給されている。結合容量Ｃ１１２はサンプリングトランジスタ１１５側のノードＮＤ１１４とドライブトランジスタ側のノードＮＤ１１２との間に介在している。スイッチングトランジスタ１１３及び１１６のゲートには閾電圧（Ｖｔｈ）キャンセル用の走査線ＡＺＬ１０１が接続されている。
【００４１】
図５は、図４に示した画素回路の動作説明に供するタイミングチャートである。この画素回路は１フィールド（１ｆ）の間で、Ｖｔｈ補正、信号書込、ブートストラップ動作を順に行なう。Ｖｔｈ補正と信号書込は１ｆの内非発光期間に行なわれ、ブートストラップ動作は発光期間の先頭で行なわれる。まずＶｔｈ補正期間では、走査線ＤＳＬ１０１がハイレベルにある間に走査線ＡＺＬ１０１がハイレベルに立ち上がる。これにより、スイッチングトランジスタ１１２及び１１３が同時にオンする為、電流が流れドライブトランジスタ１１１のゲートに連なるノードＮＤ１１２の電位が上昇する。その後ＤＳＬ１０１がローレベルに立ち下がり非発光状態となる。これによりノードＮＤ１１２に蓄積された電荷がスイッチングトランジスタ１１３を介して放電され、ＮＤ１１２の電位は徐々に低下する。そして、ノードＮＤ１１２とノードＮＤ１１１の電位差がＶｔｈとなったところで、ドライブトランジスタ１１１に電流は流れなくなる。図から明らかな様に、ＮＤ１１２とＮＤ１１１の電位差はＶｇｓに相当し、式（１）からＶｇｓ＝Ｖｔｈとなったところで、Ｉｄｓは０になる。この結果、ＮＤ１１２とＮＤ１１１の電位差Ｖｔｈが保持容量Ｃ１１１に保持されることになる。
【００４２】
続いて走査線ＷＳＬ１０１が１Ｈの期間ハイレベルとなってサンプリングトランジスタ１１５が導通し、信号書込が行なわれる。すなわちＤＴＬ１０１に供給された映像信号Ｖｓｉｇはサンプリングトランジスタ１１５によってサンプリングされ、結合容量Ｃ１１２を介して保持容量Ｃ１１１に書き込まれる。この結果、保持容量Ｃ１１１の保持電位Ｖｉｎは、先に書き込まれたＶｔｈとＶｓｉｇの合計になる。但し、Ｖｓｉｇの入力ゲインは１００％ではなく、ある程度の損失がある。
【００４３】
この後ＤＳＬ１０１がハイレベルに立ち上がり発光を開始するとともにブートストラップ動作が行なわれる。これにより、ドライブトランジスタ１１１のゲートに印加される信号電位Ｖｉｎは発光素子１１７のＩ−Ｄ特性に応じてΔＶだけ上昇する。この様にして、図４の画素回路は、ドライブトランジスタ１１１のゲートに印加する正味の信号成分に加え、Ｖｔｈ及びΔＶを上乗せしている。Ｖｔｈ及びΔＶが変化しても常にその影響をキャンセルできるので、発光素子１１７を安定に駆動可能である。
【００４４】
図６は本発明に係る画素回路の実施形態を示す回路図である。図示する様に、本画素回路１０１は走査線と信号線とが交差する部分に配されている。本画素回路はアクティブマトリクス型の表示装置に適用できる。信号線ＤＴＬ１０１は一画素あたり１本であるのに対し、走査線はＷＳＬ１０１、ＤＳＬ１０１、ＡＺＬ１０１ａ、ＡＺＬ１０１ｂの計４本が平行に配されている。画素回路１０１は、基本的に電気光学素子１１７、保持容量Ｃ１１１、結合容量Ｃ１１３、サンプリングトランジスタ１１５、ドライブトランジスタ１１１、スイッチングトランジスタ１１２、第１検知トランジスタ１１３、第２検知トランジスタ１１４からなる５個のＮチャネル薄膜トランジスタとを備えている。先に説明した図４の参考例に係る画素回路に比べトランジスタ素子が１個少ない。２個の容量素子と５個のトランジスタで構成される画素回路を実現しており、従来に比べ歩留りが向上するとともに低コスト化が図れる。
【００４５】
ドライブトランジスタ１１１は、そのゲートが入力ノードＮＤ１１２につながり、そのソースが出力ノードＮＤ１１１につながり、そのドレインが所定のレベルの電源電位Ｖｃｃに接続している。電気光学素子１１７は本実施形態では有機エレクトロルミネッセンス素子からなり、アノード及びカソードを備えた２端子ダイオード型の発光素子である。この電気光学素子１１７は負荷素子としてドライブトランジスタ１１１により駆動される。２端子型の電気光学素子１１７は、そのアノードがドライブトランジスタ１１１の出力ノードＮＤ１１１に接続可能であり、そのカソードが所定のカソード電位Ｖｃａｔｈに接続している。スイッチングトランジスタ１１２は、ドライブトランジスタ１１１の出力ノードＮＤ１１１と電気光学素子１１７のアノードとの間に挿入されている。このスイッチングトランジスタ１１２のゲートは走査線ＤＳＬ１０１に接続している。
【００４６】
サンプリングトランジスタ１１５はドライブトランジスタ１１１の入力ノードＮＤ１１２と信号線ＤＴＬ１０１との間に接続している。このサンプリングトランジスタ１１５のゲートは走査線ＷＳＬ１０１に接続している。保持容量Ｃ１１１及び結合容量Ｃ１１３は入力ノードＮＤ１１２と電源電位Ｖｃｃとの間で直列に接続されている。すなわち、保持容量Ｃ１１１は一端が入力ノードＮＤ１１２に接続し、他端が中間ノードＮＤ１１３に接続している。結合容量Ｃ１１３は一端が電源電位Ｖｃｃに接続し、他端が中間ノードＮＤ１１３に接続している。
【００４７】
第１検知トランジスタ１１３は入力ノードＮＤ１１２と電源電位Ｖｃｃとの間に接続している。換言すると、この第１検知トランジスタ１１３はドライブトランジスタ１１１のゲートとドレインとの間に接続されている。第１検知トランジスタ１１３のゲートは走査線ＡＺＬ１０１ａに接続している。一方第２検知トランジスタ１１４は出力ノードＮＤ１１１と中間ノードＮＤ１１３との間に接続している。前述した様に、出力ノードＮＤ１１１はドライブトランジスタ１１１のソースであり、中間ノードＮＤ１１３は保持容量Ｃ１１１と結合容量Ｃ１１３の中間接続点である。第２検知トランジスタ１１４のゲートは別の走査線ＡＺＬ１０１ｂに接続している。
【００４８】
係る構成においてサンプリングトランジスタ１１５は、走査線ＷＳＬ１０１によって選択された時動作し、信号線ＤＴＬ１０１から入力信号Ｖｓｉｇをサンプリングして保持容量Ｃ１１１に保持する。スイッチングトランジスタ１１２は走査線ＤＳＬ１０１によって選択された時導通してドライブトランジスタ１１１の出力ノードＮＤ１１１を電気光学素子１１７のアノードに接続する。ドライブトランジスタ１１１は保持容量Ｃ１１１に保持された信号電位Ｖｉｎに応じて電気光学素子１１７を電流駆動する。
【００４９】
一方第１検知トランジスタ１１３及び第２検知トランジスタ１１４はそれぞれ対応する走査線ＡＺＬ１０１ａ，ＡＺＬ１０１ｂによって選択された時動作し、電気光学素子１１７の電流駆動に先立ってドライブトランジスタ１１１の閾電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に検知した電位を保持容量Ｃ１１１に保持しておく。尚、信号線ＤＴＬ１０１から供給される入力信号Ｖｓｉｇの最低レベル（黒レベル）は、電源電位Ｖｃｃの所定のレベルに一致する様に設定されている。
【００５０】
本発明に係る画素回路は、トランジスタの素子数が少なくなったことに加え、電源ラインの本数も図４に示した参考例に比べて少なくなっている。図示する様に、本画素回路１０１に必要な電源系統は電源電位Ｖｃｃとカソード電位Ｖｃａｔｈの２本だけである。これに対して図４に示した参考例の電源系統は、電源電位Ｖｃｃ、接地電位ＧＮＤ、オフセット電位Ｖｏｆｓの３本が必要である。又接地電位ＧＮＤとは別にカソード電位Ｖｃａｔｈを設定する場合には４本になってしまう。
【００５１】
図７を参照して、図６に示した画素回路の動作を詳細に説明する。このタイミングチャートは４本の走査線ＷＳＬ１０１，ＤＳＬ１０１，ＡＺＬ１０１ａ，ＡＺＬ１０１ｂのレベル変化を１フィールド（１Ｆ）に亘って表わしている。又、ドライブトランジスタ１１１の入力ノードＮＤ１１２及び出力ノードＮＤ１１１の電位変化を１フィールドに亘って表わしている。加えて中間ノードＮＤ１１３の電位変化も点線で表わしてある。１フィールド（１Ｆ）はタイミングＴ１で始まりタイミングＴ９で終る。
【００５２】
当該フィールドに入る前のタイミングＴ０では、走査線ＤＳＬ１０１及びＡＺＬ１０１ｂがハイレベルにある一方、残りの走査線ＷＳＬ１０１及びＡＺＬ１０１ａがローレベルである。従ってスイッチングトランジスタ１１２と第２検知トランジスタ１１４がオン状態であり、残りのサンプリングトランジスタ１１５及び第１検知トランジスタ１１３がオフとなっている。この状態でドライブトランジスタ１１１のゲートには保持容量Ｃ１１１に保持されている信号電位Ｖｉｎが印加される。従ってドライブトランジスタ１１１は信号電位Ｖｉｎに応じたドレイン電流Ｉｄｓを電気光学素子１１７に供給する。この結果、電気光学素子１１７は入力信号Ｖｓｉｇに応じた輝度で発光する。
【００５３】
続いてタイミングＴ１になると、走査線ＡＺＬ１０１ａがローレベルからハイレベルに立ち上がる。この結果第１検知トランジスタ１１３はオフ状態からオン状態に切り替わる。これにより入力ノードＮＤ１１２は電源電位Ｖｃｃに接続される為、入力ノードＮＤ１１２の電位は急激に電源電位Ｖｃｃまで上昇する。これに伴い保持容量Ｃ１１１及びオン状態にある第２検知トランジスタ１１４を介して入力ノードＮＤ１１２と接続している出力ノードＮＤ１１１も連動してその電位が急激に上昇する。この状態であっても入力ノードＮＤ１１２と出力ノードＮＤ１１１の電位差（すなわちドライブトランジスタ１１１のゲート電位Ｖｇｓ）はその閾電圧Ｖｔｈよりも大きいので、引続きドレイン電流Ｉｄｓが電気光学素子１１７に向かって流れ続ける。
【００５４】
更にタイミングＴ２になると、走査線ＤＳＬ１０１がハイレベルからローレベルに切り替わる。この結果スイッチングトランジスタ１１２がオン状態からオフ状態となり、電気光学素子１１７が出力ノードＮＤ１１１から切り離される。ドレイン電流Ｉｄｓは流路を閉ざされ、保持容量Ｃ１１１に流れ込む。保持容量Ｃ１１１を充電する過程で出力ノードＮＤ１１１の電位が上昇する。一方入力ノードＮＤ１１２は第１検知トランジスタ１１３がオン状態であるので電源電位Ｖｃｃに固定されている。ＮＤ１１２とＮＤ１１１の電位差がちょうどドライブトランジスタ１１１の閾電圧Ｖｔｈまで到達した時、ドレイン電流Ｉｄｓは流れなくなり、この時の電位が保持容量Ｃ１１１に保持される。換言すると、タイミングチャートでＶｔｈ補正期間と表わした様に、閾電圧Ｖｔｈが保持容量Ｃ１１１にサンプリングされたことになる。
【００５５】
続いてタイミングＴ３に至りＶｔｈ補正期間が終了すると、走査線ＡＺＬ１０１ａがハイレベルからローレベルに切り替わる。この結果ドライブトランジスタ１１１の入力ノードＮＤ１１２は電源電位Ｖｃｃから切り離される。更にタイミングＴ４になると走査線ＡＺＬ１０１ｂもハイレベルからローレベルに切り替わる。この結果第２検知トランジスタ１１４もオフ状態となる。これにより中間ノードＮＤ１１３が出力ノードＮＤ１１１から切り離される。このタイミングＴ３及びＴ４における一連の動作により、画素回路１１１の信号書込の為の準備が完了する。
【００５６】
タイミングＴ５に至ると走査線ＷＳＬ１０１がローレベルからハイレベルに立ち上がり、入力信号の書込動作が行なわれる。すなわちサンプリングトランジスタ１１５がオン状態となり、信号線ＤＴＬ１０１から供給された入力信号Ｖｓｉｇが保持容量Ｃ１１１にサンプリングされる。実際には保持容量Ｃ１１１と結合容量Ｃ１１３に対して入力信号Ｖｓｉｇの充電が行なわれるが、保持容量Ｃ１１１の容量値に比べて結合容量Ｃ１１３の容量値を十分大きく取ってある。従って、保持容量Ｃ１１１に保持される信号電位ＶｉｎはほぼＶｓｉｇに近い。尚、入力信号Ｖｓｉｇの最低レベル（黒レベル）が電源電位Ｖｃｃと一致する様に設定されているので、入力信号Ｖｓｉｇの正味の値が保持容量Ｃ１１１に書き込まれることになる。この結果、図７のタイミングチャートに示す様に保持容量Ｃ１１１にはドライブトランジスタ１１１の閾電圧Ｖｔｈに上積みする形で信号電位Ｖｉｎが保持されることになる。１本のラインに対する入力信号の書込に割り当てられる１水平走査期間（１Ｈ）が経過すると、タイミングＴ６で走査線ＷＳＬ１０１が再びローレベルに戻り、サンプリングトランジスタ１１５がオフする。
【００５７】
タイミングＴ７に入ると走査線ＡＺＬ１０１ｂがローレベルからハイレベルに切り替わり第２検知トランジスタ１１４がオン状態となる。これにより保持容量Ｃ１１１の一端が直接出力ノードＮＤ１１１に接続される。すなわち、保持容量Ｃ１１１はドライブトランジスタ１１１の入力ノードＮＤ１１２と出力ノードＮＤ１１１の間に介在する形となり、発光動作に対する準備が整う。
【００５８】
タイミングＴ８に至ると走査線ＤＳＬ１０１がローレベルからハイレベルに切り替わる。この結果スイッチングトランジスタ１１２がオン状態となり、ドライブトランジスタ１１１の出力ノードＮＤ１１１が直接電気光学素子１１７のアノードに接続される。これにより、ドライブトランジスタ１１１のドレイン電流Ｉｄｓが電気光学素子１１７に流れ込み、発光動作が行なわれる。ドレイン電流Ｉｄｓは保持容量Ｃ１１１に保持された信号電位Ｖｉｎに応じた電流量である。又、ドライブトランジスタ１１１の閾電圧Ｖｔｈの変動は、保持容量Ｃ１１１に保持された閾電圧Ｖｔｈに対応する電位でキャンセルされる。電気光学素子１１７にドレイン電流Ｉｄｓが流れ込むと、出力ノードＮＤ１１１の電位は急激に低下する。この時ブートストラップ動作により、入力ノードＮＤ１１２の電位も連動して急激に低下する。しかし保持容量Ｃ１１１に保持された電位Ｖｉｎ＋Ｖｔｈは一定に保たれたままである。従って発光動作中電気光学素子１１７には信号電位Ｖｉｎに応じたドレイン電流Ｉｄｓが流れ続け、且つドライブトランジスタ１１１の閾電圧Ｖｔｈ補正動作も正しく行なわれる。
【図面の簡単な説明】
【００５９】
【図１】画素回路の参考例を示すブロック図である。
【図２】図１に示した画素回路の動作説明に供する模式図である。
【図３】図１に示した画素回路の動作説明に供するタイミングチャートである。
【図４】画素回路の他の参考例を示す回路図である。
【図５】図４に示した画素回路の動作説明に供するタイミングチャートである。
【図６】本発明にかかる画素回路の構成を示す回路図である。
【図７】図６に示した画素回路の動作説明に供するタイミングチャートである。
【図８】従来の画素回路の一例を示すブロック図である。
【図９】従来の画素回路の一例を示す回路図である。
【図１０】ＥＬ素子の特性の経時変化を示すグラフである。
【図１１】従来の画素回路の他の例を示す回路図である。
【図１２】図１１に示した画素回路の動作説明に供するタイミングチャートである。
【図１３】ドライブトランジスタとＥＬ素子の動作点を示すグラフである。
【符号の説明】
【００６０】
１０１・・・画素回路、１１１・・・ドライブトランジスタ、１１２・・・スイッチングトランジスタ、１１３・・・第１検知トランジスタ、１１４・・・第２検知トランジスタ、１１５・・・サンプリングトランジスタ、１１７・・・電気光学素子、Ｃ１１１・・・保持容量、Ｃ１１３・・・結合容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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