(57)【要約】【課題】  シリコン基板の主面上に形成された非常に軽微なダメージのプラズマダメージ層であっても検出することのできる技術を提供する。【解決手段】  シリコン基板上に例えば酸化シリコン膜からなる層間絶縁膜を形成し（ステップＳ１、Ｓ２）、この層間絶縁膜にコンタクトホールを形成するためプラズマエッチングする（ステップＳ３）。このプラズマエッチングはシリコン基板が露出するまで行われるため、シリコン基板の主面上にはプラズマダメージ層が形成される。このシリコン基板を酸化し（ステップＳ４）、シリコン基板上に形成された酸化膜の膜厚を測定（ステップＳ５）することで、プラズマダメージ層の検出、評価を行う。【選択図】  図１
2006210543.tif 000002
【特許請求の範囲】
【請求項１】
プラズマ処理によりシリコン基板の主面上に形成されたプラズマダメージ層の評価方法であって、
前記プラズマ処理後に前記シリコン基板を酸化し、
前記シリコン基板上に形成された酸化膜の膜厚を測定することを特徴とするプラズマダメージ層の評価方法。
【請求項２】
以下の工程を含む半導体装置の製造方法：
（ａ）シリコン基板の主面上をプラズマ処理する工程；
（ｂ）前記シリコン基板を酸化する工程；
（ｃ）前記シリコン基板上に形成された酸化膜の膜厚を測定する工程。
【請求項３】
更に以下の工程を含む請求項２記載の半導体装置の製造方法：
(ｄ)前記（ａ）工程と前記（ｂ）工程の間に、前記（ａ）工程のプラズマ処理により前記シリコン基板の主面に形成されたプラズマダメージ層をエッチングして除去する工程。
【請求項４】
更に以下の工程を含む請求項３記載の半導体装置の製造方法：
（ｅ）前記（ｃ）工程の膜厚測定結果により、前記（ｄ）工程のエッチング処理条件を制御する工程。
【請求項５】
更に以下の工程を含む請求項２記載の半導体装置の製造方法：
（ｆ）前記（ｃ）工程の測定結果により、前記酸化膜の膜厚が基準値以上の時に、前記プラズマ処理の装置の処理条件を確認する、または、前記プラズマ処理の装置を停止する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマダメージ層の評価方法、特に、プラズマ処理によりシリコン基板の主面上に形成されたプラズマダメージ層の評価方法に適用して有効な技術に関するものであり、さらにはそれを用いた半導体装置の製造技術に関するものである。
【背景技術】
【０００２】
半導体メモリの分野ではフラッシュメモリが急速に普及してきている。このフラッシュメモリは、電気的一括消去と電気的書き込みが可能で、データ保持電流を必要としない不揮発性メモリであるため、搭載する機器の小型化・軽量化・省電力化が可能となる。
【０００３】
このフラッシュメモリを含む半導体装置の製造分野では、半導体装置についてその微細化が急激に進んできている。特にＭＩＳトランジスタの微細化においては、微細化の実現とともにＭＩＳトランジスタの信頼性を確保する必要がある。ＭＩＳトランジスタの信頼性向上のためには、ＭＩＳトランジスタを構成する各部が高い信頼性を有することが必要である。
【０００４】
このＭＩＳトランジスタの信頼性を確保する重要な部分として、例えばコンタクトホールの形成方法によって影響を受けるコンタクト部の信頼性が挙げられる。特に、シリコン基板上に形成された層間絶縁膜にコンタクトホールをプラズマエッチングにより形成する場合、下地であるシリコン基板を露出させるため、プラズマエッチング、すなわちプラズマ処理によりシリコン基板の主面上にはプラズマダメージ層が形成されてしまう。このためプラズマ処理後においては、プラズマダメージ層を例えばケミカルドライエッチング、あるいはウエットエッチングなどのエッチング（以下、「ライトエッチング」と称する）によって除去している。
【０００５】
特許文献１には、プラズマダメージを与えるドライエッチング（イオンプラズマエッチング）工程で、光学的手段を用いることによりエッチング後における下地膜のプラズマダメージ層の深さを測定するともに、測定結果を基にダメージ除去（ライトエッチング）工程の処理条件を決定する記載がある。
【特許文献１】特開平１１−８７４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のようにＭＩＳトランジスタの信頼性向上のためには、プラズマダメージ層を完全に除去（あるいはプロセス終了後の製品の特性に影響を与えない程度にプラズマダメージを除去）する必要があるが、その除去量を適正に判断すること、すなわちプラズマダメージ層をそのまま検出、測定することは容易でない。
【０００７】
例えば下地が単結晶シリコン基板の場合、プラズマエッチングによりそのシリコン基板の主面上に形成されたプラズマダメージ層は、多結晶シリコンあるいは非晶質シリコンとなるため、上記特許文献１による測定では、光学的に単結晶から多結晶あるいは非晶質の変化を高精度に検出することができないと考えられる。
【０００８】
また、特許文献１では、光学的手段を用いてエッチング直後の下地膜のダメージを測定しているが、エッチング直後ではエッチングによるカーボン系ポリマー等が下地膜の表面に存在し、表面状態が一定でないことにより、プラズマダメージ層の測定精度は不十分と考えられる。
【０００９】
また、プラズマダメージ層を除去するライトエッチングの処理条件を種々変化させて、半導体プロセスが終了してからその製品の電気特性を測定することによりライトエッチングの処理条件下で生じるダメージ層の深さ等を検出し、この測定結果からプラズマダメージ層を除去するための最適なライトエッチングの処理条件を設定することもできる。しかしながら、電気的特性を測定するには製品が形成されていなければならず、仮にプラズマダメージ層が除去されていない場合は、電気的特性を測定するまでの間は製品が形成され続け、プラズマダメージ層による不具合から製品の歩留りを低下させることになる。したがって、製品完成途中でプラズマダメージ層が確実に除去されているか検出する必要がある。
【００１０】
本発明の目的は、シリコン基板の主面上に形成された非常に軽微なダメージのプラズマダメージ層であっても検出することのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、製造工程中における半導体装置の特性に影響を与えるプラズマダメージ層を確実に検出し、半導体装置の製造歩留りを向上することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明によるプラズマダメージ層の評価方法は、プラズマ処理によりシリコン基板の主面上に形成されたプラズマダメージ層の評価方法であって、前記プラズマエッチング後に前記シリコン基板を酸化し、前記シリコン基板上に形成された酸化膜の膜厚を測定する。
【００１５】
また、本発明による半導体装置の製造方法は、（ａ）シリコン基板の主面上をプラズマ処理する工程と、（ｂ）前記シリコン基板を酸化する工程と、（ｃ）前記シリコン基板上に形成された酸化膜の膜厚を測定する工程と、を有する。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
プラズマダメージ層を有するシリコン基板を酸化し、その酸化膜を測定することにより、シリコン基板の主面上に形成された非常に軽微なダメージのプラズマダメージ層であっても検出することができる。
【００１８】
また、製造工程中における半導体装置の特性に影響を与えるプラズマダメージ層を確実に検出することで、半導体装置の製造歩留りを向上することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本発明のプラズマダメージ層の評価方法について、シリコン基板上の層間絶縁膜にコンタクトホールを形成する際のプラズマエッチングによりシリコン基板の主面上に形成されたプラズマダメージ層に適用して説明する。
【００２１】
図１は、プラズマダメージ層を検出、評価するためのフロー図である。図１に示すように、まず、例えばＭＩＳトランジスタが形成された単結晶シリコン基板を構成するシリコンウエハを準備する（ステップＳ１）。
【００２２】
続いて、シリコン基板上の主面上に、例えば酸化シリコン膜からなる層間絶縁膜を形成する（ステップＳ２）。この層間絶縁膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。
【００２３】
続いて、層間絶縁膜にコンタクトホールを形成するためプラズマエッチングする（ステップＳ３）。このコンタクトホールは層間絶縁膜上に形成されたコンタクトホール形成用フォトレジストマスクを用いて、層間絶縁膜を選択的に除去して形成される。このプラズマエッチングはシリコン基板が露出するまで行うため、シリコン基板の主面上にはプラズマダメージ層が形成されることとなる。
【００２４】
このように本発明では、層間絶縁膜形成後のプラズマエッチングでシリコン基板が露出することを前提としている。したがって、このプラズマエッチングにより下地の単結晶シリコン基板の主面上に、多結晶シリコンあるいはアモルファスシリコンからなるプラズマダメージ層が形成されることとなる。
【００２５】
続いて、プラズマダメージ層が形成されたシリコン基板を酸化する（ステップＳ４）。この酸化は、例えば熱酸化であり、この酸化によりシリコン基板上には酸化膜が形成される。
【００２６】
図２は、シリコン基板上に形成されたプラズマダメージ層の酸化を説明するための図である。図２に示すように、単結晶シリコン（Ｓｉ）を酸化する場合、Ｓｉ−Ｓｉ結合を切断し、Ｓｉ−Ｏ結合を形成する。一方、プラズマダメージ層の例えば多結晶シリコン（Ｓｉ）を酸化する場合、Ｓｉ−ＨあるいはＳｉ−ＯＨ結合のＨあるいはＯＨがＯに置換される反応が主である。このため、単結晶シリコンと、多結晶シリコンとでは酸化の度合いが異なる。すなわち単結晶シリコン上に形成された酸化膜と、多結晶シリコンあるいはアモルファスシリコン上に形成された酸化膜とでは、酸化膜の厚さに違いが生ずることとなる。本発明はこのような酸化の度合いが異なることを応用したものである。
【００２７】
続いて、図１に示すように、シリコン基板上に形成されたプラズマダメージ層を測定する（ステップＳ５）。すなわち本実施の形態では、プラズマダメージ後のシリコン基板を酸化することで形成された酸化膜厚の測定によって、プラズマダメージ層がどの程度のものか評価することができる。例えば単結晶シリコンおよび多結晶シリコンを同一条件で酸化させた場合、上述したように酸化の度合いが異なるため、その酸化膜の膜厚は、単結晶シリコンの酸化膜より、多結晶シリコンの酸化膜が厚くなる。したがって、酸化膜の膜厚を測定することで、シリコン基板の主面上に形成された非常に軽微なダメージのプラズマダメージ層（多結晶シリコンあるいはアモルファスシリコン）であっても検出することができるとともに、酸化膜の膜厚によってプラズマダメージ層がどの程度のものか評価することができる。なお、酸化膜の膜厚測定には、例えばエリプソメータを用いることができる。
【００２８】
（実施の形態２）
本発明の半導体装置の製造方法について、前記実施の形態で示したプラズマダメージ層の評価方法を適用して説明する。
【００２９】
図３は、本実施の形態で示す半導体装置の要部を模式的に示す断面図である。図３に示すように、まず、シリコン基板（半導体ウエハ）、例えば単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入したシリコン基板１を用意する。なお、シリコン基板１の主面は、希フッ酸処理されている。
【００３０】
続いて、シリコン基板１の主面上に、素子分離領域４を形成する。素子分離領域４は、
例えば、エッチング技術を使用してシリコン基板１の主面上に溝を形成した後、前記溝を埋め込むように、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して酸化シリコン膜を堆積し、層間絶縁膜の表面を、ＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化される。
【００３１】
続いて、シリコン基板１内にｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物をシリコン基板１内に導入することにより形成される。同様に、ｎ型ウエル６は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、リン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をシリコン基板１内に導入することにより形成される。
【００３２】
続いて、シリコン基板１の主面上にゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えばシリコン基板１を熱酸化することにより形成される。
【００３３】
続いて、ゲート絶縁膜２上に、ゲート電極３を形成する。ゲート電極３は、例えば、ＣＶＤ法を使用して多結晶シリコンにより形成された後、フォトリソグラフィ技術およびイオン注入法を使用することにより導電型の作り分けがなされ、次いで、フォトリソグラフィ技術およびドライエッチングすることにより形成される。
【００３４】
続いて、シリコン基板１内に、半導体領域である低濃度ｎ型不純物拡散領域７、低濃度ｐ型不純物拡散領域８を形成する。低濃度ｐ型不純物拡散領域８は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物をシリコン基板１内のｎ型ウエル６に導入することにより形成される。同様に、低濃度ｎ型不純物拡散領域７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや、ヒ素などのｎ型不純物をシリコン基板１内のｐ型ウエル５に導入することにより形成される。
【００３５】
続いて、シリコン基板１の主面上に、ゲート電極３の側壁にサイドウォール９を形成する。このサイドウォール９は、例えば、プラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより形成される。なお、サイドウォール９を窒化シリコン膜より形成したが、これに限らず、例えば、酸化シリコン膜、酸窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００３６】
続いて、サイドウォール９に整合して、シリコン基板１内の領域に高濃度ｎ型不純物拡散領域１０および高濃度ｐ型不純物拡散領域１１を形成する。高濃度ｐ型不純物領域１１は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域８よりも高濃度にボロンなどのｐ型不純物が導入されている。同様に、高濃度ｎ型不純物拡散領域１０は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物領域７よりも高濃度にリンやヒ素などのｎ型不純物が導入されている。ここまでの工程によってｎ型ウエル６にｐチャネル型ＭＩＳトランジスタＱｐ、またｐ型ウエル５にｎチャネル型ＭＩＳトランジスタＱｎを形成することができる。
【００３７】
続いて、シリコン基板上１の主面上に、酸化シリコン膜からなる層間絶縁膜１２を形成する。この層間絶縁膜１２は、例えば、ＣＶＤ法を使用して形成することができる。その後、層間絶縁膜１２の表面を、ＣＭＰ法を使用して平坦化する。
【００３８】
続いて、プラズマエッチングにより層間絶縁膜１２にコンタクトホール１４を形成する。このコンタクトホール１４は層間絶縁膜１２上に形成されたコンタクトホール形成用フォトレジストマスク（図示せず）を用いて、層間絶縁膜１２を選択的に除去して形成される。このプラズマエッチングはシリコン基板１が露出するまで行われるため、シリコン基板１の主面上にはプラズマダメージ層（図示せず）が形成されることとなる。
【００３９】
前記実施の形態１で説明したように、本発明では、層間絶縁膜形成後のプラズマエッチングでシリコン基板が露出することを前提としている。したがって、このプラズマエッチングにより下地の単結晶シリコン基板の主面上に、多結晶シリコンあるいはアモルファスシリコンからなるプラズマダメージ層が形成されることとなる。
【００４０】
続いて、ライトエッチング（ウエットエッチング）により、プラズマダメージ層を除去する。図４は、シリコン基板１に与えられたプラズマダメージがライトエッチングにより除去（プロセス終了後の製品の特性に影響を与えない程度にプラズマダメージが除去）される様子を模式的に示した説明図である。図４に示すように、プラズマエッチング後において行うライトエッチングにより、プラズマダメージ層を除去することができる。
【００４１】
続いて、層間絶縁膜１２にプラグ１３を形成する。プラグ１３は、コンタクトホール１４の底面および内壁に、例えば、スパッタリング法を使用してチタン／窒化チタン膜を形成し、さらに、コンタクトホール１４を埋め込むように、例えばＣＶＤ法を使用してタングステン膜を堆積することで形成される。なお、シリコン基板１上に堆積された不要なチタン／窒化チタン膜およびタングステン膜は、例えば、ＣＭＰ法を使用して除去される。
【００４２】
続いて、シリコン基板１の主面上に配線１５を形成する。この配線１５は、例えば、スパッタリング法によりシリコン基板１の主面上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜が堆積して形成される。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線１５が形成される。配線１５の形成後、上述した層間絶縁膜１２、プラグ１３、配線１５の工程と同様の工程を繰り返すことにより、配線１５の上部に多層に配線を形成し、最後にパッシベーション膜でシリコン基板１の全体を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４３】
しかしながら、上述の半導体装置の製造工程において、プラズマダメージ層の除去量を適正に判断すること、すなわちプラズマダメージ層をそのまま検出、測定することは容易でない。本実施の形態で示すように、下地がシリコン基板の場合、プラズマエッチングにより単結晶シリコン基板の主面上に形成されたプラズマダメージ層は、多結晶シリコンあるいは非晶質シリコンとなるため、例えば光学的に単結晶から多結晶あるいは非晶質の変化を高精度に検出することができないと考えられる。さらに、ライトエッチング後においてプラズマダメージ層が残っていたとしても、非常に軽微なダメージとなっており、このようなプラズマダメージ層まで検出することは困難であると考えられる。
【００４４】
図５は、プラズマダメージ層を検出、評価するためのフロー図である。図５に示すような本発明のプラズマダメージ層の評価方法を適用することで、非常に軽微なダメージとなっているプラズマダメージ層まで検出、評価することができる。このプラズマダメージ層を検出、評価し、半導体装置の製造工程にフィードバックすることで、半導体装置の製造歩留りを向上することができる。本実施の形態では、定期的あるいは製品着工毎にＱＣ（Quality Control）用ウエハを用いて、プラズマダメージ層を検出、評価する場合について説明する。
【００４５】
図５に示すように、まず、ＭＩＳトランジスタが形成されたシリコン基板１を構成するＱＣ用ウエハ（シリコンウエハ）を準備する（ステップＳ１１）。続いて、シリコン基板１上の主面上に、酸化シリコン膜からなる層間絶縁膜１２を形成する（ステップＳ１２）。続いて、層間絶縁膜１２にコンタクトホール１４を形成するために、プラズマエッチングする（ステップＳ１３）。続いて、プラズマダメージ層を除去するために、ライトエッチングする（ステップＳ１４）。以上のステップＳ１１〜Ｓ１４までは、上述した半導体装置の製造工程と同様の工程が行われる。
【００４６】
続いて、プラズマダメージ層が形成されたシリコン基板を酸化する（ステップＳ１５）。この酸化は、例えば熱酸化であり、この酸化によりシリコン基板上には酸化膜が形成される。続いて、プラズマダメージ層を測定する（ステップＳ１６）。すなわち前記実施の形態１における酸化膜の膜厚を測定する。前記実施の形態１で説明したように、酸化膜の度合いによって、プラズマダメージ層がどの程度のものか評価することができるからである。なお、酸化膜の膜厚測定には、例えばエリプソメータを用いることができる。
【００４７】
図６は、ライトエッチ時間（横軸）と酸化膜厚（縦軸）との関係を示した図である。すなわち、プラズマエッチング無しでシリコン基板をある条件で酸化した場合の酸化膜厚（図６では、１）を基準とし、プラズマエッチング後のシリコン基板を同一条件で酸化した場合の酸化膜厚（図６では、約１．２７）のライトエッチング時間による変化を示している。図６に示すように、ライトエッチ時間を延ばすと、酸化膜厚が減少し、最終的に飽和する。
【００４８】
この図６に示すような検量線を作成しておき、酸化膜厚測定結果から適正ライトエッチ量を算出することで、例えばホストコンピュータからライトエッチ装置にフィードバックさせて条件指示することができる。このようにライトエッチ処理条件を、適正なライトエッチ条件に自動で変更するフィードバックシステムを構築することもできる。例えば、図６に示すように、酸化膜厚比が約１．０６でなければならないところ、酸化膜厚測定（ステップＳ１６）した酸化膜厚比が約１．１０であれば、ライトエッチングの処理条件のライトエッチ時間を長くするように（ステップＳ１４）、例えばホストコンピュータからライトエッチ装置に条件指示することができる。
【００４９】
また、酸化膜の膜厚測定（ステップＳ１６）において、その膜厚が基準値以上の場合、例えばホストコンピュータがその旨の報告を受け、当該ウエハが処理されたエッチング装置を着工履歴から検索し、対象となるエッチング装置の条件再確認、あるいは装置を停止することができる（ステップＳ１３）。このようにプラズマエッチング装置の処理条件を再確認するフィードバックシステムを構築することもできる。
【００５０】
したがって、半導体プロセスが終了してからその製品の電気特性を測定しなくとも、最適なライトエッチングの処理条件を設定することもでき、製造工程中における半導体装置の特性に影響を与えるプラズマダメージ層を確実に検出し、半導体装置の製造歩留りを向上することができる。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態では、下地としてシリコン基板を適用した場合について説明したが、他の半導体基板にも適用することができる。
【００５３】
また、前記実施の形態では、プラズマ処理としてプラズマエッチングを適用した場合について説明したが、プラズマＣＶＤを適用しても良い。すなわち、プラズマＣＶＤにより絶縁膜などをシリコン基板上に形成する場合において、そのシリコン基板の主面上に形成されるプラズマダメージ層の評価を行うこともできる。
【００５４】
また、前記実施の形態２では、ライトエッチング後のプラズマダメージ層の評価を行うためにＱＣ用ウエハを用いた場合について説明したが、ライトエッチング直後に酸化工程を有する半導体装置の製造方法においては、その酸化膜の膜厚を測定することで、ＱＣ用ウエハを用いなくともプラズマダメージ層の評価を行うことができる。
【００５５】
また、前記実施の形態２では、酸化膜厚測定後のプラズマエッチング装置、ライトエッチング装置への指示をホストコンピュータによる自動で行う場合について説明したが、手動によりプラズマエッチング装置を停止、ライトエッチング装置の処理条件設定を行うこともできる。
【産業上の利用可能性】
【００５６】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１におけるプラズマダメージ層を検出、評価するためのフロー図である。
【図２】シリコン基板上に形成されたプラズマダメージ層の酸化を説明するための図である。
【図３】本発明の実施の形態２で示す半導体装置の要部を模式的に示す断面図である。
【図４】シリコン基板に与えられたプラズマダメージがライトエッチングにより除去される様子を模式的に示した説明図である。
【図５】プラズマダメージ層を検出、評価するためのフロー図である。
【図６】ライトエッチ処理時間と酸化膜厚との関係を示した図である。
【符号の説明】
【００５８】
１  シリコン基板
２  ゲート絶縁膜
３  ゲート電極
４  素子分離領域
５  ｐ型ウエル
６  ｎ型ウエル
７  低濃度ｎ型不純物拡散領域
８  低濃度ｐ型不純物拡散領域
９  サイドウォール
１０  高濃度ｎ型不純物拡散領域
１１  高純度ｐ型不純物拡散領域
１２  層間絶縁膜
１３  プラグ
１４  コンタクトホール
１５  配線
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
Ｓ１〜Ｓ５、Ｓ１１〜Ｓ１６  ステップ
【図１】
2006210543.tif 000003
【図２】
2006210543.tif 000004
【図３】
2006210543.tif 000005
【図４】
2006210543.tif 000006
【図５】
2006210543.tif 000007
【図６】
2006210543.tif 000008