(57)【要約】【課題】  薄膜コンデンサの電極間が短絡したとしてもコンデンサの性能を維持する。【解決手段】  高誘電体層４３のピンホールＰを介して電気的に短絡している第１薄膜小電極４１ａａと第２薄膜小電極４２ａａが存在している場合、第１薄膜小電極４１ａａには電源用ポスト６１ａやバイアホール６１ｂが形成されておらず、第２薄膜小電極４２ａａにもグランド用ポスト６２ａやバイアホール６２ｂが形成されていない。この結果、短絡している両小電極４１ａａ，４２ａａは、電源用ラインともグランド用ラインとも電気的に接続されていない状態となり、電源電位やグランド電位とは独立した電位となる。したがって、薄膜コンデンサ４０のうち、短絡している両小電極４１ａａ，４２ａａが高誘電体層４３を挟み込んでいる部分のみコンデンサの機能を失い、他の薄膜小電極４１ａ，４２ａが高誘電体層４３を挟み込んでいる部分はコンデンサの機能を維持する。【選択図】        図５
2006210776.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方がグランド電位とも電源電位とも独立した電位となるように配線する内部配線と、
を備えたコンデンサ内蔵パッケージ基板。
【請求項２】
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方とも電源電位とは独立しグランド電位と同電位となるように配線する内部配線と、
を備えたコンデンサ内蔵パッケージ基板。
【請求項３】
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方ともグランド電位とは独立し電源電位と同電位となるように配線する内部配線と、
を備えたコンデンサ内蔵パッケージ基板。
【請求項４】
前記高誘電体層に生じた不要な導体部分はピンホールである、請求項１〜３のいずれかに記載のコンデンサ内蔵パッケージ基板。
【請求項５】
前記高誘電体層は、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものである、請求項１〜４のいずれかに記載のコンデンサ内蔵パッケージ基板。
【請求項６】
前記薄膜コンデンサは、前記第１及び第２薄膜電極の間の距離が１０μｍ以下であって前記導体部分が前記高誘電体層に生じていなければ実質的に短絡しない距離に設定されている、請求項１〜５のいずれかに記載のコンデンサ内蔵パッケージ基板。
【請求項７】
前記第１薄膜電極は、ベタパターンの金属箔を線状溝により切断してなる前記複数の第１薄膜小電極の集合体であって前記内部配線のうち前記グランド用パッドと前記薄膜コンデンサよりも下層に形成されたグランド用導体層とを電気的に接続する配線を非接触状態で通過させる通過孔を持つものであり、
前記第２薄膜電極は、ベタパターンの金属箔を線状溝により切断してなる前記複数の第２薄膜小電極の集合体であって前記内部配線のうち前記電源用パッドと前記薄膜コンデンサよりも下層に形成された電源用導体層とを電気的に接続する配線を非接触状態で通過させる通過孔を持つものである、
請求項１〜６のいずれかに記載のコンデンサ内蔵パッケージ基板。
【請求項８】
請求項１〜７のいずれかに記載のコンデンサ内蔵パッケージ基板であって、
実装される半導体素子と該パッケージ基板との間に発生する応力を緩和可能な応力緩和部、
を備えたコンデンサ内蔵パッケージ基板。
【請求項９】
前記応力緩和部は、実装される半導体素子の直下領域にのみ形成されている、請求項８に記載のコンデンサ内蔵パッケージ基板。
【請求項１０】
（ａ）高誘電体層と該高誘電体層を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極が複数の第１薄膜小電極を含んでなり前記第２薄膜電極が複数の第２薄膜小電極を含んでなる薄膜コンデンサを作製途中のパッケージ基板に積層する工程と、
（ｂ）前記複数の第１薄膜小電極のいずれかと前記複数の第２薄膜小電極のいずれかとが前記高誘電体層に生じた不要な導体部分を介して電気的に短絡しているか否かの検査を前記工程（ａ）の前又は後に行う工程と、
（ｃ）前記検査の結果、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち前記導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方がグランド電位とも電源電位とも独立した電位となるように配線する工程と、
を含むコンデンサ内蔵パッケージ基板の製法。
【請求項１１】
（ａ）高誘電体層と該高誘電体層を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極が複数の第１薄膜小電極を含んでなり前記第２薄膜電極が複数の第２薄膜小電極を含んでなる薄膜コンデンサを作製途中のパッケージ基板に積層する工程と、
（ｂ）前記複数の第１薄膜小電極のいずれかと前記複数の第２薄膜小電極のいずれかとが前記高誘電体層に生じた不要な導体部分を介して電気的に短絡しているか否かの検査を前記工程（ａ）の前又は後に行う工程と、
（ｃ）前記検査の結果、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方とも電源電位とは独立しグランド電位と同電位となるように配線する工程と、
を含むコンデンサ内蔵パッケージ基板の製法。
【請求項１２】
（ａ）高誘電体層と該高誘電体層を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極が複数の第１薄膜小電極を含んでなり前記第２薄膜電極が複数の第２薄膜小電極を含んでなる薄膜コンデンサを作製途中のパッケージ基板に積層する工程と、
（ｂ）前記複数の第１薄膜小電極のいずれかと前記複数の第２薄膜小電極のいずれかとが前記高誘電体層に生じた不要な導体部分を介して電気的に短絡しているか否かの検査を前記工程（ａ）の前又は後に行う工程と、
（ｃ）前記検査の結果、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方ともグランド電位とは独立し電源電位と同電位となるように配線する工程と、
を含むコンデンサ内蔵パッケージ基板の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を実装するコンデンサ内蔵パッケージ基板及びその製法に関する。
【背景技術】
【０００２】
従来より、半導体素子を実装するコンデンサ内蔵パッケージ基板の構造が、種々提案されている。この種のコンデンサ内蔵パッケージ基板では、電源ラインとグランドラインとの間に薄膜コンデンサを接続してデカップリングすることにより、実装される半導体素子が高速にオンオフして生じるスイッチングノイズによって電源ラインの電位が瞬時に低下するのを抑制している。例えば、特許文献１では、図１６（ａ）及び（ｂ）に示すように、チタン酸バリウムを主成分とする誘電体層５０２とパラジウムを主成分とする電極層５０４とを交互に積層したコンデンサ５５０を内蔵したコンデンサ内蔵パッケージ基板５００が開示されている。コンデンサ５５０の電極層５０４は、電源層５０４ａとグランド層５０４ｂとからなり、電源層５０４ａとグランド層５０４ｂとが交互に配置されている。また、電源層５０４ａはビア導体５０５を介して互いに接続されると共に最外層の電極用パッド５０６に導通され、グランド層５０４ｂはビア導体５０７を介して互いに接続されると共に最外層のグランド用パッド５０８に導通されている。このコンデンサ５５０は、コンデンサ内蔵パッケージ基板５００の凹部に配置されるものである。
【特許文献１】特開２００１−６８８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、コンデンサ５５０は完成後に電源層５０４ａとグランド層５０４ｂとの短絡の有無などのチェックを行い、不具合のあるものは廃棄するため（特許文献１の段落００７５参照）、コンデンサ５５０の製造コストが嵩み、ひいてはコンデンサ内蔵パッケージ基板５００が高価になるという問題があった。特に、半導体素子のオンオフの周波数が数ＧＨｚ〜数１０ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）と高く電位の瞬時低下が起きやすい状況下では、コンデンサ５５０の静電容量Ｃを十分大きくする必要があるが、静電容量Ｃは誘電体層５０２の厚みｄに反比例する（Ｃ＝εＳ／ｄ，ε：誘電率，Ｓ：電極面積）ことから静電容量Ｃを大きくしようとして誘電体層５０２の厚みｄを小さくすると、短絡の原因となるピンホール等が発生しやすくなり、コンデンサ５５０の廃棄量が増加する。このため、コンデンサ５５０の製造コストが一段とアップする。
【０００４】
本発明は、このような課題に鑑みなされたものであり、内蔵された薄膜コンデンサの電極間に短絡が生じたとしても該薄膜コンデンサはコンデンサの性能を維持することができるコンデンサ内蔵パッケージ基板を提供することを目的の一つとする。また、このようなコンデンサ内蔵パッケージ基板の製法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００６】
本発明のコンデンサ内蔵パッケージ基板は、
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方がグランド電位とも電源電位とも独立した電位となるように配線する内部配線と、
を備えたものである。
【０００７】
このコンデンサ内蔵パッケージ基板では、互いに対向し不要な導体部分（例えばピンホール）を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極は、グランド電位とも電源電位とも独立している。このため、これらの小電極の間に存在する不要な導体部分が、互いに対向し電気的に絶縁されている他の第１薄膜小電極と第２薄膜小電極との間を短絡させてしまうことはない。この結果、互いに対向し電気的に絶縁されている他の第１薄膜小電極と第２薄膜小電極は、依然としてコンデンサの機能を発揮する。したがって、薄膜コンデンサの電極間に短絡が生じたとしても該薄膜コンデンサはコンデンサの性能を維持することができ、コンデンサ内蔵パッケージ基板の歩留まりの悪化を防止することができる。
【０００８】
本発明のコンデンサ内蔵パッケージ基板は、
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方とも電源電位とは独立しグランド電位と同電位となるように配線する内部配線と、
を備えたものとしてもよい。
【０００９】
このコンデンサ内蔵パッケージ基板では、互いに対向し不要な導体部分（例えばピンホール）を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極のうちの一方の薄膜小電極は、本来電源電位と同電位にすべきところ、グランド電位と同電位となるよう配線された他方の薄膜小電極と前記導体部分を介して繋がってしまっている。このため、これらの薄膜小電極の双方とも電源電位とは独立して配線することにより、電源電位と同電位となる他の薄膜小電極に影響が及ばないようにしている。この結果、互いに対向し電気的に絶縁されている他の第１薄膜小電極と第２薄膜小電極は、依然としてコンデンサの機能を発揮する。したがって、薄膜コンデンサの電極間に短絡が生じたとしても該薄膜コンデンサはコンデンサの性能を維持することができ、コンデンサ内蔵パッケージ基板の歩留まりの悪化を防止することができる。
【００１０】
本発明のコンデンサ内蔵パッケージ基板は、
複数の電源用パッドと、
前記電源用パッドと同一層に設けられた複数のグランド用パッドと、
前記電源用パッド及び前記グランド用パッドが設けられた層と少なくとも絶縁層を介して設けられ高誘電体層と該高誘電体を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極は複数の第１薄膜小電極を含んでなり前記第２薄膜電極は複数の第２薄膜小電極を含んでなる薄膜コンデンサと、
前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については双方ともグランド電位とは独立し電源電位と同電位となるように配線する内部配線と、
を備えたものとしてもよい。
【００１１】
このコンデンサ内蔵パッケージ基板では、互いに対向し不要な導体部分（例えばピンホール）を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極のうちの一方の薄膜小電極は、本来グランドと同電位にすべきところ、電源電位と同電位となるよう配線された他方の薄膜小電極と前記導体部分を介して繋がってしまっている。このため、これらの薄膜小電極の双方ともグランド電位とは独立して配線することにより、グランド電位と同電位となる他の薄膜小電極に影響が及ばないようにしている。この結果、互いに対向し電気的に絶縁されている他の第１薄膜小電極と第２薄膜小電極は、依然としてコンデンサの機能を発揮する。したがって、薄膜コンデンサの電極間に短絡が生じたとしても該薄膜コンデンサはコンデンサの性能を維持することができ、コンデンサ内蔵パッケージ基板の歩留まりの悪化を防止することができる。
【００１２】
本発明のコンデンサ内蔵パッケージ基板において、前記高誘電体層は、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものとしてもよい。こうすれば、薄膜コンデンサの誘電率を十分高くすることができるため、静電容量が大きくなり、半導体素子のオンオフの周波数が数ＧＨｚ〜数１０ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）と高く電位の瞬時低下が起きやすい状況下であっても十分なデカップリング効果を発揮する。また、この高誘電体層は、作製途中のパッケージ基板上で焼成するのではなく、別に高誘電体材料を焼成して作製したものを作製途中のパッケージ基板に組み込むことが好ましい。一般的にパッケージ基板の作製は２００℃以下の温度条件で作製されるが、この温度条件で高誘電体材料を焼成してセラミックにすることは困難だからである。
【００１３】
本発明のコンデンサ内蔵パッケージ基板において、前記薄膜コンデンサは、前記第１及び第２薄膜電極の間の距離が１０μｍ以下であって前記導体部分が前記高誘電体層に生じていなければ実質的に短絡しない距離に設定されていることが好ましい。こうすれば、薄膜コンデンサの電極間距離が十分小さいため、この薄膜コンデンサの静電容量を大きくすることができる。
【００１４】
本発明のコンデンサ内蔵パッケージ基板において、前記第１薄膜電極は、ベタパターンの金属箔を線状溝により切断してなる前記複数の第１薄膜小電極の集合体であって前記内部配線のうち前記グランド用パッドと前記薄膜コンデンサよりも下層に形成されたグランド用導体層とを電気的に接続する配線を非接触状態で通過させる通過孔を持つものであり、前記第２薄膜電極は、ベタパターンの金属箔を線状溝により切断してなる前記複数の第２薄膜小電極の集合体であって前記内部配線のうち前記電源用パッドと前記薄膜コンデンサよりも下層に形成された電源用導体層とを電気的に接続する配線を非接触状態で通過させる通過孔を持つものであってもよい。こうすれば、薄膜コンデンサの第１及び第２薄膜電極の面積を大きくすることができるため、この薄膜コンデンサの静電容量を大きくすることができる。なお、各ベタパターンは、高誘電体層の全面にわたって設けられていてもよいし、全面ではなく一部に設けられていてもよいが、少なくとも半導体素子の直下に設けられていることが好ましい。
【００１５】
本発明のコンデンサ内蔵パッケージ基板は、更に、実装される半導体素子と該パッケージ基板との間に発生する応力を緩和可能な応力緩和部を備えていてもよい。こうすれば、実装された半導体素子とパッケージ基板との間に応力（例えば熱膨張係数差に起因する応力）が発生したとしても応力緩和部がその応力を吸収するため、例えば薄くて脆い高誘電体層にクラックが入る等といった不具合が発生しにくい。このとき、応力緩和部は、実装される半導体素子の直下にのみ形成されていてもよい。熱膨張差による応力が問題となるのは主として半導体素子の直下であるため、この部分に応力緩和部を形成すれば材料コストを抑えることができる。このような応力緩和部の材料は、特に限定されるものではないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状を含有していてもよい。また、応力緩和部は、ヤング率が１０〜１０００ＭＰａが好ましい。応力緩和部のヤング率がこの範囲だと、実装部に搭載される半導体素子と配線板との熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができるため、比誘電率の低下やクラックの発生を防止できる。
【００１６】
本発明のコンデンサ内蔵パッケージ基板の製法は、
（ａ）高誘電体層と該高誘電体層を挟む第１及び第２薄膜電極とを有し前記第１薄膜電極が複数の第１薄膜小電極を含んでなり前記第２薄膜電極が複数の第２薄膜小電極を含んでなる薄膜コンデンサを作製途中のパッケージ基板に積層する工程と、
（ｂ）前記複数の第１薄膜小電極のいずれかと前記複数の第２薄膜小電極のいずれかとが前記高誘電体層に生じた不要な導体部分を介して電気的に短絡しているか否かの検査を前記工程（ａ）の前又は後に行う工程と、
（ｃ）前記検査の結果、前記複数の第１薄膜小電極と前記複数の第２薄膜小電極のうち互いに対向し電気的に絶縁されている第１薄膜小電極及び第２薄膜小電極については一方が電源電位となるように配線すると共に他方がグランド電位となるように配線し、互いに対向し前記高誘電体層に生じた不要な導体部分を介して電気的に短絡している第１薄膜小電極及び第２薄膜小電極については（１）双方がグランド電位とも電源電位とも独立した電位となるように配線するか、（２）双方とも電源電位とは独立しグランド電位と同電位となるように配線するか、（３）双方ともグランド電位とは独立し電源電位と同電位となるように配線する工程と、
を含むものである。
【００１７】
この製法によって得られるコンデンサ内蔵パッケージ基板は、上述したいずれかのコンデンサ内蔵パッケージ基板であるため、該基板と同様の効果を奏する。すなわち、該基板に内蔵された薄膜コンデンサの電極間に短絡が生じたとしても薄膜コンデンサはコンデンサの性能を維持することができる。したがって、コンデンサ内蔵パッケージ基板の歩留まりの悪化を防止することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態であるパッケージ基板１０の平面図（円内は部分拡大図）、図２は図１のＡ−Ａ断面図（要部）、図３は薄膜コンデンサ４０を模式的に示した斜視図、図４は図３のＢ−Ｂ断面図である。
【００１９】
本実施形態のパッケージ基板１０は、図１に示すように、複数の電源用パッド６１と、これらの電源用パッド６１と同一層に設けられた複数のグランド用パッド６２と、電源用パッド６１及びグランド用パッド６２の周囲に設けられた複数の信号用パッド６３と、電源用パッド６１同士を電気的に接続する電源用配線６６と、複数のグランド用パッド６２同士を電気的に接続するグランド用配線６７と、各パッド６１〜６３の周囲に設けられたチップコンデンサ配置領域７０とを備えている。本実施形態では、最表層であるソルダーレジスト層５２から各パッド６１，６２，６３やチップコンデンサ配置領域７０の電源用パッド７１，グランド用パッド７２が外部に露出しており、電源用配線６６とグランド用配線６７は電源用パッド６１やグランド用パッド６２と同一層に形成されている。また、パッケージ基板１０は、図２に示すように、コア基板２０と、このコア基板２０の表面に積層されたビルドアップ層３０と、このビルドアップ層３０に層間絶縁層４６を介して積層された薄膜コンデンサ４０と、この薄膜コンデンサ４０に積層された電気絶縁性を有する応力緩和層５０と、この応力緩和層５０に積層されたソルダーレジスト層５２とを備えている。また、ソルダーレジスト層５２から露出している各パッド６１，６２には、それぞれはんだバンプ６１ｄ，６２ｄが形成されている。
【００２０】
コア基板２０は、図２に示すように、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ基板等からなるコア基板本体２１と、このコア基板本体２１の表裏両面に所定の配線パターンを持つように形成された銅製の導体層２２（図２では表面側のみ示す）と、コア基板本体２１の表裏を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、表裏両面の導体層２２同士はスルーホール導体２４を介して電気的に接続されている。
【００２１】
ビルドアップ層３０は、コア基板２０の表面に樹脂絶縁層３６と導体層３２とを積層したものである。ここで、導体層３２は、所定の配線パターンとなるように形成され、樹脂絶縁層３６の表裏を貫通するバイアホール３４を介して下層の導体層２２と電気的に接続されている。このようなビルドアップ層３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成されるが、例えば以下のようにして形成される。すなわち、まず、コア基板２０の表面に樹脂絶縁層３６となる樹脂シートを貼り付ける。ここで、樹脂絶縁層３６の常温でのヤング率は２〜７ＧＰａである。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍであり、樹脂中にシリカ、アルミナ、ジルコニア等の無機成分が分散されていてもよい。本実施形態では、味の素社製の熱硬化性樹脂フィルム（品名：ＡＢＦ−４５ＳＨ、ヤング率：３．０ＧＰａ）を用いた。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりブラインドホールを形成することにより樹脂シートを樹脂絶縁層３６とし、続いてこの樹脂絶縁層３６の表面（ブラインドホール内部を含む）を覆うようにベタパターンの導体層を形成する。このベタパターンの導体層は、無電解銅めっきの後に電解銅めっきを施すことにより形成される。なお、ブライドスルーホール内部の導体層がバイアホール３４となる。そして、ベタパターンの導体層に所定の配線パターンを形成するために、導体層上にその配線パターンと同じパターンを持つレジストを印刷する。その後、エッチング液で処理してベタパターンの導体層のうちレジスト部分のみを残すことにより、所定の配線パターンを持つ導体層３２を形成し、その後レジストを剥がす（テンティング法）。なお、図２には１層のビルドアップ層３０を例示したが、この手順を繰り返すことにより多層のビルドアップ層としてもよい。また、図２にはビルドアップ層３０をコア基板２０の表面に形成した場合を例示したが、コア基板２０の裏面にもビルドアップ層３０を形成してもよい。
【００２２】
薄膜コンデンサ４０は、図２に示すように、セラミック系の高誘電体材料を高温で焼成した高誘電体層４３と、この高誘電体層４３を挟む銅製の第１薄膜電極４１及び第２薄膜電極４２とで構成されている。本実施形態では第１薄膜電極４１は電源電極つまり＋極であり、第２薄膜電極４２はグランド電極つまり−極である。
【００２３】
第１薄膜電極４１は、図２〜図４に示すようにいわゆるベタパターンを複数の第１薄膜小電極４１ａに分割したものであり、各第１薄膜小電極４１ａは、この第１薄膜小電極４１ａを上下方向に貫通する電源用ポスト６１ａと貫通部位にて電気的に接続されている。この電源用ポスト６１ａは、ビルドアップ層３０の導体層３２のうちの電源用ラインに接続され、第２薄膜電極４２と同じ層にこの第２薄膜電極４２とは独立した円形のランド６１ｃを有している。このランド６１ｃは、第２薄膜電極４２に設けられたクリアランスホール４２ｂにより第２薄膜小電極４２ａとは電気的に絶縁されており、応力緩和層５０を貫通するバイアホール６１ｂを介して電源用パッド６１に電気的に接続されている。したがって、各第１薄膜小電極４１ａは、電源用ポスト６１ａ、ランド６１ｃ及びバイアホール６１ｂを介して電源用パッド６１に電気的に接続され、電源用ポスト６１ａを介して下層の電源用ラインに電気的に接続されているが、グランド用ラインとは絶縁されている。本実施形態では、薄膜コンデンサ４０よりも上層に形成された電源用配線６６（図１参照）によって各電源用パッド６１が電気的に接続されているため、各第１薄膜小電極４１ａは同電位（電源電位）になる。
【００２４】
また、第２薄膜電極４２も、ベタパターンを複数の第２薄膜小電極４２ａに分割したものであり、各第２薄膜小電極４２ａは、下方に伸びるグランド用ポスト６２ａや上方に伸びるバイアホール６２ｂと電気的に接続されている。グランド用ポスト６２ａは、第１薄膜電極４１に設けられたクリアランスホール４１ｂにより第１薄膜小電極４１ａとは電気的に絶縁され、下端側にてビルドアップ層３０の導体層３２のうちのグランド用ラインに電気的に接続されている。また、バイアホール６２ｂは、応力緩和層５０を貫通しグランド用パッド６２と第２薄膜小電極４２ａとを電気的に接続している。したがって、各第２薄膜小電極４２ａは、グランド用ポスト６２ａを介して下層のグランド用ラインに電気的に接続され、バイアホール６２ｂを介してグランド用パッド６２に電気的に接続されているが、電源用ラインとは絶縁されている。本実施形態では、薄膜コンデンサ４０よりも上層に形成されたグランド用配線６７（図１参照）によって各グランド用パッド６２が電気的に接続されているため、各第２薄膜小電極４２ａは同電位（グランド電位）になる。
【００２５】
また、高誘電体層４３は、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる高誘電体材料を０．１〜１０μｍの薄膜状にしたあと焼成してセラミックにしたものである。この高誘電体層４３の厚さ（つまり第１及び第２薄膜電極４１，４２の間の距離）は１０μｍ以下であってピンホール等がなければ実質的に短絡しない距離に設定されている。
【００２６】
ここで、図５は短絡した第１及び第２薄膜小電極が存在するパッケージ基板の部分断面図であり、図６はこのパッケージ基板の薄膜コンデンサの模式的な斜視図である。図５及び図６に示すように、複数の第１薄膜小電極４１ａと複数の第２薄膜小電極４２ａのうち高誘電体層４３のピンホールＰを介して電気的に短絡している第１薄膜小電極４１ａａと第２薄膜小電極４２ａａが存在している場合、その第１薄膜小電極４１ａａには電源用ポスト６１ａやバイアホール６１ｂが形成されておらず、その第２薄膜小電極４２ａａにはグランド用ポスト６２ａやバイアホール６２ｂが形成されていない。この結果、短絡している両小電極４１ａａ，４２ａａは、電源用ラインともグランド用ラインとも電気的に接続されていない状態となり、電源電位やグランド電位とは独立した電位となる。この結果、薄膜コンデンサ４０のうち、短絡している両小電極４１ａａ，４２ａａが高誘電体層４３を挟み込んでいる部分のみコンデンサの機能を失い、他の薄膜小電極４１ａ，４２ａが高誘電体層４３を挟み込んでいる部分はコンデンサの機能を維持する。
【００２７】
図２に戻り、応力緩和層５０は、薄膜コンデンサ４０に積層されており、弾性材料で形成されている。弾性材料としては特に限定されないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状を含有していてもよい。この応力緩和層５０は、ヤング率が１０〜１０００ＭＰａと低い値であることが好ましい。応力緩和層５０のヤング率がこの範囲だと、実装される半導体素子８０とパッケージ基板１０との間に熱膨張係数差に起因する応力が発生したとしても、その応力を緩和することができる。なお、この応力緩和層５０を形成する材料として、前出の樹脂絶縁層３６と同じ材料を用いてもよい。
【００２８】
パッケージ基板１０の表面は、半導体素子８０を実装する面である。この実装面のうち半導体素子８０の直下領域には、電源用パッド６１及びグランド用パッド６２が格子状又は千鳥状に配列され、この領域の周囲には信号用パッド６３が配列されている（図１参照）。更に信号用パッド６３の周囲には、チップコンデンサ配置領域７０が複数形成されている。このチップコンデンサ配置領域７０は、チップコンデンサの電源用端子及びグランド用端子とそれぞれ接続するための電源用パッド７１及びグランド用パッド７２が複数対形成されている。なお、各電源用パッド７１は薄膜コンデンサ４０の第１薄膜電極４１を介して外部電源の負極に接続され、各グランド用パッド７２は第２薄膜電極４２を介して外部電源の正極に接続される。
【００２９】
ソルダーレジスト層５２は、各パッド６１，６２，６３，７１，７２に対応する位置で開口している。このソルダーレジスト層５２は、例えば電源用パッド６１上のはんだバンプ６１ｄやグランド用パッド６２上のはんだバンプ６２ｄについていえば、半導体素子８０を実装する際に溶融したはんだが周囲に流出しないようにするソルダーダムの機能を果たす。
【００３０】
次に、このように構成されたパッケージ基板１０の使用例について説明する。まず、チップコンデンサの電源用端子とグランド用端子をそれぞれチップコンデンサ配置領域７０の電源用パッド７１とグランド用パッド７２にはんだにより接合する。次に、半導体素子８０をパッケージ基板１０に載置する。このとき、半導体素子８０の裏面に設けられた多数の電源用端子８１、グランド用端子８２がそれぞれ対応する電源用パッド６１のはんだバンプ６１ｄやグランド用パッド６２のはんだバンプ６２ｄと合致するように載置する。続いて、リフローにより各端子と各パッドとをはんだで接合する。その後、パッケージ基板１０のうち実装面とは反対側の面をマザーボード等の他のプリント配線板に接合する。このとき、予めパッケージ基板１０の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。
【００３１】
次に、本実施形態のパッケージ基板１０の製造例について説明する。コア基板２０及びビルドアップ層３０の作製手順は周知であるため、ここでは薄膜コンデンサ４０及び応力緩和層５０を作製する手順を中心に説明する。図７〜図１２はこの手順の説明図である。
【００３２】
まず、図７（ａ）に示す薄膜コンデンサ４０を作製した。この薄膜コンデンサ４０の作製手順について説明する。
（１）乾燥窒素中において、濃度１．０モル／リットルとなるように秤量したジエトキシバリウムとビテトライソプロポキシドチタンとを、脱水したメタノールと２−メトキシエタノールとの混合溶媒（体積比３：２）に溶解し、室温の窒素雰囲気下で３日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調整した。次いで、この前駆体組成物溶液を０℃に保ちながら攪拌し、あらかじめ脱炭酸した水を０．５マイクロリットル／分の速度で窒素気流中で噴霧して加水分解した。
（２）このようにして作製されたゾルーゲル溶液を、０．２ミクロンのフィルタを通し、析出物等をろ過した。
（３）上記（２）で作製したろ過液を厚さ１２μｍの銅箔（第１薄膜電極４１となる）上に１５００ｒｐｍで１分間スピンコートした。このスピンコートした基板を１５０℃に保持されたホットプレート上に３分間置き乾燥した。その後基板を８５０℃に保持された電気炉中に挿入し、１５分間焼成を行った。ここで、１回のスピンコート／乾燥／焼成で得られる膜厚が０．０３μｍとなるようゾルーゲル液の粘度を調整した。なお、第１薄膜電極４１としては銅の他に、ニッケル、白金、金、銀等を用いることもできる。
（４）スピンコート／乾燥／焼成を４０回繰り返し１．２μｍの高誘電体層４３を得た。
（５）その後、スパッタ等の真空蒸着装置を用いて高誘電体層４３の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔１４２（後に第２薄膜電極４２の一部をなす）を形成した。このようにして、薄膜コンデンサ４０を得た。誘電特性は、INPEDANCE/GAIN PHASE ANALYZER(ヒューレットパッカード社製、品名：４１９４Ａ）を用い、周波数１ｋＨｚ、温度２５℃、ＯＳＣレベル１Ｖという条件で測定したところ、その比誘電率は、１，８５０であった。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。また、高誘電体層４３をチタン酸バリウムとしたが、他のゾル−ゲル溶液を用いることで、高誘電体層４３をチタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）のいずれかにすることも可能である。
【００３３】
なお、薄膜コンデンサ４０のその他の作製方法として、以下の方法もある。即ち、チタン酸バリウム粉末（富士チタン工業株式会社製、ＨＰＢＴシリーズ）を、チタン酸バリウム粉末の全重量に対して、ポリビニルアルコール５重量部、純水５０重量部および溶剤系可塑剤としてフタル酸ジオクチルまたはフタル酸ジブチル１重量部の割合で混合されたバインダ溶液に分散させ、これをロールコータ、ドクターブレード、αコータ等の印刷機を用いて、厚さ１２μｍの銅箔（後に第１薄膜電極４１となる）に、厚さ５〜７μｍ程度の薄膜状に印刷し、６０℃で１時間、８０℃で３時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間乾燥し未焼成層とする。ＢａＴｉＯ3以外にＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなるペーストをロールコータ、ドクターブレード等の印刷機を用いて、厚さ０．１〜１０μｍの薄膜状に印刷、乾燥し未焼成層としてもよい。印刷後、この未焼成層を６００〜９５０℃の温度範囲で焼成し、高誘電体層４３とする。その後、スパッタ等の真空蒸着装置を用いて高誘電体層４３の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔１４２（後に第２薄膜電極４２の一部をなす）を形成する。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。その他、チタン酸バリウムをターゲットにしたスッパタ法でも可能である。
【００３４】
続いて、図７（ｂ）に示すように、薄膜コンデンサ４０の第１薄膜電極４１を線状溝４１ｃにより複数の第１薄膜小電極４１ａに分割すると共にクリアランスホール４１ｂを形成した。具体的には、第１薄膜電極４１にレジストを積層し、そのレジストにフォトマスクを介して露光・現像することにより、形成しようとするクリアランスホール４１ｂと格子状の線状溝４１ｃとを除く領域を覆うようにレジストパターンを形成し、続いてエッチング液で処理して第１薄膜電極４１のうちレジストで覆われていない部分を除去することにより第１薄膜電極４１にクリアランスホール４１ｂと格子状の線状溝４１ｃとを形成し、その後レジストを剥離した。この結果、第１薄膜電極４１が線状溝４１ｃにより複数の第１薄膜小電極４１ａに分割された。ここで、線状溝４１ｃの溝幅は、この線状溝４１ｃに絶縁性樹脂が充填されたときに隣り合う第１薄膜小電極４１ａ同士の絶縁が維持される幅に設定した。なお、エッチング工程では、塩化第二銅エッチング液を使用したが、高誘電体層４３を僅かに浸食する深さまでエッチングされた状態となるように短時間で処理した。
【００３５】
続いて、図７（ｃ）に示すように、この薄膜コンデンサ４０の銅箔１４２を複数の線状溝１４２ｃにより複数の銅小片１４２ａに分割すると共にクリアランスホール１４２ｂを形成した。ここで、銅小片１４２ａは、その中心がクリアランスホール４１ｂの中心線上に位置するように形成し、クリアランスホール１４２ｂは、その中心が第１薄膜小電極４１ａの中心線上に位置するように形成した。具体的には、銅箔１４２上にレジストを積層し、そのレジストにフォトマスクを介して露光・現像することにより、形成しようとするクリアランスホール１４２ｂと格子状の線状溝１４２ｃとを除く領域を覆うようにレジストパターンを形成し、続いてエッチング液で処理して銅箔１４２のうちレジストで覆われていない部分を除去することにより銅箔１４２にクリアランスホール１４２ｂと格子状の線状溝１４２ｃとを形成し、その後レジストを剥離した。この結果、銅箔１４２が線状溝１４２ｃにより複数の銅小片１４２ａに分割された。ここで、線状溝１４２ｃの溝幅は、この線状溝１４２ｃに絶縁性樹脂が充填されたときに隣り合う銅小片１４２ａ同士の絶縁が維持される幅に設定した。なお、エッチング工程では、塩化第二銅エッチング液を使用したが、高誘電体層４３を僅かに浸食する深さまでエッチングされた状態となるように短時間で処理した。
【００３６】
このあと、高誘電体層４３にピンホールが発生している箇所があるか否かを探す検査を行った。この段階では、第１薄膜電極４１及び銅箔１４２は模式的には図８に示す状態になっている。即ち、第１薄膜電極４１は線状溝４１ｃによって複数の第１薄膜小電極４１ａに分割され、銅箔１４２も線状溝１４２ｃによって複数の銅小片１４２ａに分割されている。ここで、第１薄膜小電極４１ａのうち図８にて網掛けした第１薄膜小電極Ｓを例に挙げて説明する。銅箔１４２を平面視したときに、高誘電体層４３を介して第１薄膜小電極Ｓと重なり合うのは、上部金属層である銅箔１４２の銅小片１４２ａのうち図８にて網掛けした銅小片Ｔ，Ｕ，Ｖ，Ｗの４つである。このため、第１薄膜小電極Ｓと各銅小片Ｔ，Ｕ，Ｖ，Ｗとの間に電流が流れるか否かを調べることにより、これらの間の高誘電体層４３にピンホールが生じているか否かがわかる。そして、第１薄膜小電極Ｓと各金属小片Ｔ，Ｕ，Ｖ，Ｗとの間に電流が流れなかったときには、これらの間の高誘電体層４３にピンホール等の不要な導体部分が生じていないと判断され、第１薄膜小電極Ｓと例えば銅小片Ｕとの間にだけ電流が流れたときには、両者の間の高誘電体層４３にピンホール等の不要な導体部分が生じていると判断される。そして、互いに対向するすべての第１薄膜小電極４１ａと第２薄膜小電極１４１について検査を行い、どこにも不要な導体部分が生じていないと判断されたときには、後述する工程を経て最終的に図２の断面構造となるようにパッケージ基板１０を作製した。一方、いずれかに不要な導体部分が生じていると判断されたときには、最終的に図５の断面構造となるようにパッケージ基板１０を作製した。
【００３７】
さて、検査の結果、高誘電体層４３にピンホールが発生している箇所がなかった場合には、図９及び図１０に示す手順にしたがってパッケージ基板１０を形成した。まず、図９（ａ）に示すように、コア基板２０（図９では省略、図２参照）の少なくとも片面にビルドアップ層３０を形成した基板を用意し、この基板のビルドアップ層３０の上にピンラミネート法により層間絶縁層４６と図７（ｃ）に示す薄膜コンデンサ４０との位置合わせを行い、温度５０〜１５０℃、圧力０．５〜１．５ＭＰａという条件下で貼り付けた。その後１５０℃で３０分乾燥した（図９（ｂ）参照）。これにより、第１薄膜電極４１のクリアランスホール４１ｂ及び線状溝４１ｃ（図７（ｂ）参照）には、層間絶縁層４６が充填された。続いて、作製途中の基板のうちクリアランスホール４１ｂの中心の直上位置とクリアランスホール１４２ｂの中心位置に、炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりビルドアップ層３０の導体層３２の表面に達するブラインドホール１６１ａ，１６２ａを形成した（図９（ｃ）参照）。このとき、ブラインドホール１６２ａの径がクリアランスホール４１ｂの径よりも小さくなるようにレーザの出力を調整した。ここでは、高誘電体層４３にピンホール等の不要な導体部分が生じていないため、すべてのクリアランスホール４１ｂ，１４２ｂにつきブラインドホール１６１ａ，１６２ａを形成した。続いて、黒色酸化処理を施すことにより表面を粗化し、粗化面に触媒を付与したあと無電解銅めっきを行い、更に電解銅めっきを行うことにより、ブラインドホール１６１ａ，１６２ａの内部を銅で充填すると共に表面全体を銅で覆った（図９（ｄ）参照）。なお、ブラインドホール１６１ａ，１６２ａの内部に充填された銅がそれぞれ図２の電源用ポスト６１ａ及びグランド用ポスト６２ａとなる。また、高誘電体層４３の上面は、線状溝１４２ｃが銅で埋められて銅小片１４２ａが一体化されることによりベタパターンの銅層１４４となる。
【００３８】
続いて、銅層１４４にハーフエッチングを施すことにより銅層１４４の厚さを１２μｍとしたあと、この薄くなった銅層１４４に所定の配線パターンを形成するために、その配線パターンと同じパターンを持つレジスト１４８を印刷した（図９（ｅ）参照）。このときレジスト１４８は、先ほど銅箔１４２を分割して銅小片１４２ａを形成した際の線状溝１４２ｃの領域及びクリアランスホール１４２ｂからそれより小径のランド６１ｃ（図２参照）を差し引いたドーナツ形状の領域の両方を除く領域に印刷した。その後、エッチング液で処理してベタパターンの銅層１４４のうちレジスト１４８の下方部分のみを残すことにより、高誘電体層４３の上面に第２薄膜小電極４２ａとクリアランスホール４２ｂとランド６１ｃを形成すると共に（図１０（ａ）参照）、第２薄膜小電極４２ａ同士の間に線状溝４２ｃ（図６参照）を形成した（テンティング法）。なお、これ以降、銅層１４４を第２薄膜電極４２と称する。
【００３９】
次に、この作製途中の基板の上に応力緩和層５０を真空ラミネータで温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、１５０℃で３時間硬化した（図１０（ｂ）参照）。この応力緩和層５０は、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート又はイミド系樹脂シートであり、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものが分散していてもよい。また、この応力緩和層５０のヤング率は１０〜１０００ＭＰａが好ましい。このような応力緩和層５０の作製例を以下に示す。すなわち、ナフタレン型のエポキシ樹脂（日本化薬（株）製、商品名：ＮＣ−７０００Ｌ）１００重量部、フェノール−キシリレングリコール縮合樹脂（三井化学製、商品名：ＸＬＣ−ＬＬ）２０重量部、架橋ゴム粒子としてＴｇが−５０℃のカルボン酸変性ＮＢＲ（ＪＳＲ（株）製、商品名：ＸＥＲ−９１）９０重量部、１−シアノエチル−２−エチル−４−メチルイミダゾール４重量部を乳酸エチル３００重量部に溶解した樹脂組成物をロールコータ（サーマトロニクス貿易製）を使用して、ポリメチルペンテン（ＴＰＸ）（三井石油化学工業製、商品名：オピュランＸ−８８）製の４２〜４５μｍ厚のフィルム上に塗布し、その後、８０℃で２時間、１２０℃で１時間、１５０℃で３０分乾燥させて厚さ４０μｍの応力緩和シートとした。なお、このようにして作製した応力緩和層５０は、３０℃でヤング率が５００ＭＰａであった。
【００４０】
次いで、応力緩和層５０の所定位置にＣＯ2レーザにて、φ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、１ショットでブラインドホール１６１ｂ，１６２ｂを形成した（図１０（ｃ）参照）。続いて、粗化処理し、１５０℃で３時間乾燥硬化し応力緩和層５０を完全硬化した。その後、触媒付与、化学銅、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、クイックエチングの工程を施すことにより、ブラインドホール１６１ｂ，１６２ｂを銅で充填してバイアホール６１ｂ，６２ｂを形成すると共に各バイアホール６１ｂ，６２ｂの上面に電源用パッド６１及びグランド用パッド６２を形成した（図１０（ｄ）参照）。なお、図示しないが、図１に示す信号用パッド６３や電源用配線６６、グランド用配線６７、パッド７１，７２等も同時に形成した。続いて、ソルダーレジスト層５２として感光性ドライフィルムを真空ラミネータにより積層し、露光・現像することによりソルダーレジスト層５２の各パッド６１，６２に対向する位置に開口を形成し、その後紫外線照射及び加熱処理を施すことによりソルダーレジスト層５２を完全に硬化させた。続いて、図示しないメタルマスクを用いてはんだペーストを印刷することにより開口内にはんだペーストを充填し、その後メタルマスクを外し、リフローすることによりはんだバンプ６１ｄ，６２ｄを作製した（図１０（ｅ）参照）。これにより、図２に示したパッケージ基板１０が完成した。なお、図示しないが、ソルダーレジスト層５２のうち信号用パッド６３に対向する位置には開口を形成すると共にはんだバンプを作製し、パッド７１，７２に対向する位置には開口のみ設けた。
【００４１】
ところで、高誘電体層４３にピンホールが発生している箇所の検査において、図８の例えば第１薄膜小電極Ｓと銅小片Ｔとの間にだけ電流が流れたときには、両者の間の高誘電体層４３にピンホール等の不要な導体部分（ここではピンホールＰという）が生じているため、最終的に図５の断面構造となるようにパッケージ基板１０を作製する。図５のパッケージ基板１０の作製手順は基本的には図２のパッケージ基板１０の作製手順と同じであるため、両作製手順で異なる部分のみを図１１及び図１２に基づいて以下に説明する。なお、図１１（ａ）〜（ｅ）の工程は図９（ａ）〜（ｅ）の工程に対応し、図１２（ａ）〜（ｅ）の工程は図１０（ａ）〜（ｅ）の工程に対応する。
【００４２】
まず、ビルドアップ層３０の上にピンラミネート法により層間絶縁層４６と薄膜コンデンサ４０との位置合わせを行い（図１１（ａ）参照）、これらを貼り付けた（図１１（ｂ）参照）。続いて、クリアランスホール４１ｂの中心の直上位置とクリアランスホール１４２ｂの中心位置にブラインドホール１６１ａ，１６２ａを形成した（図１１（ｃ）参照）。このとき、ピンホールＰにより導通している第１薄膜小電極Ｓと銅小片Ｕにはブラインドホール１６１ａ，１６２ａを形成しなかった。続いて、銅めっきによりブラインドホール１６１ａ，１６２ａの内部を銅で充填して電源用ポスト６１ａ及びグランド用ポスト６２ａとすると共に表面全体を銅で覆ってベタパターンの銅層１４４とした（図１１（ｄ）参照）。次に、銅層１４４の厚さを薄くしたあとレジスト１４８を印刷し（図１１（ｅ）参照）、エッチング液で処理することにより高誘電体層４３の上面に第２薄膜小電極４２ａとクリアランスホール４２ｂとランド６１ｃを形成すると共に（図１２（ａ）参照）、第２薄膜小電極４２ａ同士の間に線状溝４２ｃ（図２参照）を形成した（テンティング法）。なお、これ以降、銅層１４４を第２薄膜電極４２と称する。また、第１薄膜小電極Ｓを第１薄膜小電極４１ａａと称し、銅小片Ｓの位置にある第２薄膜小電極４２ａを第２薄膜小電極４２ａａと称する。次に、応力緩和層５０を真空ラミネータで貼り付けたあと（図１２（ｂ）参照）、応力緩和層５０の所定位置にブラインドホール１６１ｂ，１６２ｂを形成した（図１２（ｃ）参照）。このとき、第１薄膜小電極４１ａａ及び第２薄膜小電極４２ａａの直上位置にはブラインドホール１６１ｂ，１６２ｂを形成しなかった。その後、ブラインドホール１６１ｂ，１６２ｂを銅で充填してバイアホール６１ｂ，６２ｂを形成すると共に各バイアホール６１ｂ，６２ｂの上面に電源用パッド６１及びグランド用パッド６２を形成した（図１２（ｄ）参照）。このとき、第１薄膜小電極４１ａａ及び第２薄膜小電極４２ａａの直上位置にもそれぞれ電源用パッド６１及びグランド用パッド６２を形成した。なお、図示しないが、図１に示す信号用パッド６３や電源用配線６６、グランド用配線６７、パッド７１，７２等も同時に形成した。続いて、ソルダーレジスト層５２を積層し、ソルダーレジスト層５２の各パッド６１，６２に対向する位置に開口を形成し、その後はんだペーストを印刷することにより開口内にはんだペーストを充填し、リフローすることによりはんだバンプ６１ｄ，６２ｄを作製した（図１２（ｅ）参照）。このようにして、図５に示したパッケージ基板１０を作製した。
【００４３】
以上詳述したパッケージ基板１０では、薄膜コンデンサ４０を構成する複数の第１薄膜小電極４１ａと複数の第２薄膜小電極４２ａのうち高誘電体層４３に生じた不要な導体部分（例えばピンホールＰ）を介して電気的に短絡している第１薄膜小電極４１ａａと第２薄膜小電極４２ａａは、電源電位ともグランド電位とも独立するように配線されているため、互いに対向し電気的に絶縁されている他の第１薄膜小電極４１ａと第２薄膜小電極４２ａとの間を短絡させてしまうことはない。この結果、互いに対向し電気的に絶縁されている他の第１薄膜小電極４１ａと第２薄膜小電極４２ａは、依然としてコンデンサの機能を発揮する。したがって、薄膜コンデンサ４０の電極間に短絡が生じたとしても該薄膜コンデンサ４０はコンデンサの性能を維持することができ、コンデンサ内蔵パッケージ基板１０の歩留まりの悪化を防止することができる。
【００４４】
また、薄膜コンデンサ４０は、誘電率が高く厚さ１０μｍ以下のセラミックにより作製された高誘電体層４３を有しているうえ、第１及び第２薄膜電極４１，４２がいわゆるベタパターンを線状溝４１ｃ，４２ｃにより切断したものであり面積が十分大きいため、静電容量を十分大きくすることができる。その結果、半導体素子８０のオンオフの周波数が数ＧＨｚ〜数１０ＧＨｚと高く電位の瞬時低下が起きやすい状況下であっても十分なデカップリング効果を発揮する。また、この高誘電体層４３は、作製途中の基板上で焼成するのではなく、別に高誘電体材料を焼成して作製したものを作製途中の基板に組み込むため、容易に組み込むことができる。
【００４５】
更に、電源用ポスト６１ａとグランド用ポスト６２ａは、半導体素子８０の直下領域で格子状又は千鳥状に交互に並んでいるため、ループインダクタンスが低くなり、半導体素子８０の電源電位の瞬時低下を防止しやすくなる。
【００４６】
更にまた、半導体素子８０とパッケージ基板１０との間に熱膨張係数差に起因する応力が発生したとしても、応力緩和層５０がその応力を吸収するため不具合が発生しにくい。
【００４７】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００４８】
例えば、上述した実施形態では、図５に示すように、高誘電体層４３のピンホールＰを介して電気的に短絡している第１薄膜小電極４１ａａと第２薄膜小電極４２ａａが存在している場合には、第１薄膜小電極４１ａａに電源用ポスト６１ａやバイアホール６１ｂを形成せず、第２薄膜小電極４２ａａにもグランド用ポスト６２ａやバイアホール６２ｂを形成しないようにしたが、図１３に示す構造を採用してもよい。この図１３に示す構造では、第１薄膜小電極４１ａａには電源用ポスト６１ａやバイアホール６１ｂが形成されていないが、第２薄膜小電極４２ａａにはグランド用ポスト６２ａやバイアホール６２ｂが形成されている。この構造では、第２薄膜小電極４２ａａはグランド電位となるため、これと短絡している第１薄膜小電極４１ａａもグランド電位となるが、第１薄膜小電極４１ａａはその直上の電源用パッド６１にもその下層のビルドアップ層３０にも電気的に接続されていないため、電源電位とは独立した電位となる。このため、薄膜コンデンサ４０はピンホールＰが存在するにもかかわらずコンデンサの性能を維持することができ、これによりパッケージ基板１０の歩留まりの悪化を防止することができる。
【００４９】
あるいは、図１４の構造を採用してもよい。この図１４に示す構造では、第１薄膜小電極４１ａａには電源用ポスト６１ａやバイアホール６１ｂが形成されているが、第２薄膜小電極４２ａａにはグランド用ポスト６２ａやバイアホール６２ｂが形成されていない。この構造では、第１薄膜小電極４１ａａは電源電位となるため、これと短絡している第２薄膜小電極４２ａａも電源電位となるが、第２薄膜小電極４２ａａはその直上のグランド用パッド６２にもその下層のビルドアップ層３０にも電気的に接続されていないため、グランド電位とは独立した電位となる。このため、薄膜コンデンサ４０はピンホールＰが存在するにもかかわらずコンデンサの性能を維持することができ、これによりパッケージ基板１０の歩留まりの悪化を防止することができる。
【００５０】
なお、図１２（ｄ）や図１３では第１薄膜小電極４１ａａの直上のバイアホール６１ｂを形成しないようにしたが、このバイアホール６１ｂを形成したとしても薄膜コンデンサ４０の機能を損なわないため、形成しても構わない。
【００５１】
また、上述した実施形態では、片面に第１薄膜小電極４１ａを形成すると共にもう一方の面に銅小片１４２ａを形成した薄膜コンデンサ４０を基板に積層する前の段階で検査することにより高誘電体層４３にピンホールＰが発生しているか否かの検査を行ったが、検査するタイミングはこれに限るものではない。例えば、第１薄膜電極４１のみに線状溝４１ｃとクリアランスホール４１ｂとを形成して多数の第１薄膜小電極４１ａとした薄膜コンデンサ４０をビルドアップ層３０の上に層間絶縁層４６を介して貼り付け（図１５（ａ）参照）、続いてテンティング法にて銅箔１４２をエッチングすることにより多数の銅小片１４２ａとクリアランスホール１４２ｂとを形成すると共にクリアランスホール１４２ｂ内の高誘電体層４３を除去して第１薄膜小電極４１ａを露出させ（図１５（ｂ）参照）、この段階で第１薄膜小電極４１ａのうちクリアランスホール１４２ｂから露出している部分と銅小片１４２ａのうちその第１薄膜小電極４１ａにオーバーラップしているものとの間で電流が流れるか否かを検査してもよい。ここで、銅箔１４２のエッチングは、エッチング液として塩化第二銅エッチング液を使用し、銅箔１４２及び高誘電体層４３をエッチングしたあと第１薄膜電極４１が僅かにエッチングされた状態となるように短時間で処理する。その後、第１薄膜小電極４１ａのうち外部に露出している部分に絶縁樹脂を埋め込み表面を平坦化し（図１５（ｃ）参照）、クリアランスホール４１ｂの中心の直上位置とクリアランスホール１４２ｂの中心位置にブラインドホール１６１ａ，１６２ａを形成する（図１５（ｄ）参照）。このとき、ピンホールＰにより第１薄膜小電極Ｓと銅小片Ｕとが導通していたとすると、第１薄膜小電極Ｓと銅小片Ｕにはブラインドホール１６１ａ，１６２ａを形成しない。その後の手順は図１１（ｄ）〜図１１（ｅ）及び図１２（ａ）〜図１２（ｅ）と同様であるためその説明を省略するが、結果として図１５（ｅ）に示すパッケージ基板１０が得られる。
【００５２】
また、上述した実施形態では、第１薄膜電極４１と高誘電体層４３と第２薄膜電極４２とを一層ずつ設けた薄膜コンデンサ４０について例示したが、図１６のコンデンサ部５５０と同様、第１薄膜電極４１と高誘電体層４３と第２薄膜電極４２とを交互に複数層設けるようにしてもよい。
【００５３】
更に、上述した実施形態では、チップコンデンサ配置領域７０にチップコンデンサを搭載する構成を採用したが、薄膜コンデンサ４０だけで静電容量が十分足りる場合には、チップコンデンサ配置領域７０を廃止してもよい。こうすれば、パッケージ基板１０をコンパクト化することができる。
【００５４】
更にまた、上述した実施形態では、セラミック製の高誘電体層４３を採用したが、セラミック系の高誘電体材料を無機フィラーとして配合した有機樹脂からなる高誘電体層４３としてもよい。
【００５５】
そして更に、応力緩和層５０は、パッケージ基板１０の全面にわたって設けられていてもよいが、実装される半導体素子８０の直下にのみ形成されていてもよい。熱膨張係数差による応力が問題となるのは主として半導体素子８０の直下であるため、この部分に応力緩和層５０を形成すれば材料コストを抑えることができる。
【００５６】
そして更にまた、上述した実施形態では、電源用配線６６とグランド用配線６７を、電源用パッド６１やグランド用パッド６２と同じ層に形成したが、パッド６１，６２とは別の層に形成していてもよい。例えば、パッド６１，６２と薄膜コンデンサ４０との間に形成されていてもよいし、薄膜コンデンサ４０より下層（ビルドアップ層３０やコア基板２０）に形成されていてもよい。
【図面の簡単な説明】
【００５７】
【図１】パッケージ基板１０の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】薄膜コンデンサ４０を模式的に示した斜視図である。
【図４】図３のＢ−Ｂ断面図である。
【図５】ピンホールのあるパッケージ基板の部分断面図である。
【図６】ピンホールのある薄膜コンデンサの模式的な斜視図である。
【図７】薄膜コンデンサ４０の処理工程を表す説明図である。
【図８】ピンホールの発生の有無を調べる検査工程の説明図である。
【図９】ピンホールのないパッケージ基板１０の製造工程を表す説明図である。
【図１０】ピンホールのないパッケージ基板１０の製造工程を表す説明図である。
【図１１】ピンホールのあるパッケージ基板１０の製造工程を表す説明図である。
【図１２】ピンホールのあるパッケージ基板１０の製造工程を表す説明図である。
【図１３】他のピンホールのあるパッケージ基板１０の部分断面図である。
【図１４】他のピンホールのあるパッケージ基板１０の部分断面図である。
【図１５】ピンホールの発生の有無を調べる他の検査工程の説明図である。
【図１６】従来例のパッケージ基板の断面図である。
【符号の説明】
【００５８】
１０  パッケージ基板、２０  コア基板、２１  コア基板本体、２２  導体層、２４  スルーホール導体、３０  ビルドアップ層、３２  導体層、３４  バイアホール、３６  樹脂絶縁層、４０  薄膜コンデンサ、４１  第１薄膜電極、４１ａ  第１薄膜小電極、４１ａａ  第１薄膜小電極、４１ｂ  クリアランスホール、４１ｃ  線状溝、４２  第２薄膜電極、４２ａ  第２薄膜小電極、４２ａａ  第２薄膜小電極、４２ｂ  クリアランスホール、４２ｃ  線状溝、４３  高誘電体層、４６  層間絶縁層、５０  応力緩和層、５２  ソルダーレジスト層、６１  電源用パッド、６１ａ  電源用ポスト、６１ｂ  バイアホール、６１ｃ  ランド、６１ｄ，６２ｄ  バンプ、６２  グランド用パッド、６２ａ  グランド用ポスト、６２ｂ  バイアホール、６３  信号用パッド、６６  電源用配線、６７  グランド用配線、７０  チップコンデンサ配置領域、７１  電源用パッド、７２  グランド用パッド、８０  半導体素子、８１  電源用端子、８２  グランド用端子、１４２  銅箔、１４２ａ  銅小片、１４２ｂ  クリアランスホール、１４２ｃ  線状溝、１４４  銅層、１４８  レジスト、１６１ａ，１６２ａ  ブラインドホール、１６１ｂ，１６２ｂ  ブラインドホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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