(57)【要約】【課題】ウォッチドッグタイマ回路による異常検出時間よりも短い時間に生じる制御装置の暴走についても確実に防止できるようにする。【解決手段】マイクロコンピュータ２から出力された許可信号Ｓ１を、ＷＤ回路３による異常検出時間よりも長い所定時間Ｔｈだけディレイ回路４によって遅延させるとともに、ハイレベルの許可信号Ｓ１が出力されてから時間Ｔｈよりも長い所定時間Ｔｓだけソフトウェア的に遅延させて、マイクロコンピュータ２からハイレベルのＯＮ／ＯＦＦ信号Ｓ３を出力させる。そして、タイミング異常検出手段５により、ディレイ回路４から遅延許可信号Ｓ２が出力されるタイミングとマイクロコンピュータ２からＯＮ／ＯＦＦ信号Ｓ３が出力されるタイミングとの異常を検出する。【選択図】図１
2006163781.tif 000002
【特許請求の範囲】
【請求項１】
電子機器の動作を制御する制御装置の暴走を防止する暴走防止装置において、
前記制御装置の異常を検出するウォッチドッグタイマ回路と、
前記電子機器を作動させるための信号として前記制御装置から出力される第１の信号が伝送される第１の信号線に接続され、前記第１の信号を、前記ウォッチドッグタイマ回路によって前記制御装置の異常を検出するのに要する異常検出時間よりも長い第１の所定時間だけ遅延させる遅延回路と、
前記電子機器を作動させるための信号として前記第１の信号が出力されてから前記第１の所定時間よりも長い第２の所定時間だけ遅延して前記制御装置から出力される第２の信号が伝送される第２の信号線と、前記第１の信号線の前記遅延回路の出力側とに接続され、前記遅延回路から前記第１の信号が出力されるタイミングと前記制御装置から前記第２の信号が出力されるタイミングとの異常を検出するタイミング異常検出手段とを備えることを特徴とする暴走防止装置。
【請求項２】
前記タイミング異常検出手段は、前記制御装置から前記第１の信号が出力された時点から前記第１の所定時間経過前に、当該制御装置から前記第２の信号が出力された場合に、前記制御装置のリセットを要求することを特徴とする請求項１に記載の暴走防止装置。
【請求項３】
前記ウォッチドッグタイマ回路は、前記制御装置から前記第１の信号が出力された時点から前記第１の所定時間経過後に、当該制御装置から前記第２の信号が出力された場合に、前記制御装置のリセットを要求することを特徴とする請求項２に記載の暴走防止装置。
【請求項４】
前記タイミング異常検出手段から出力された信号と前記ウォッチドッグタイマ回路から出力された信号とのいずれかに基づいて、前記制御装置をリセットするためのリセット信号を出力するリセット信号出力手段を備えることを特徴とする請求項３に記載の暴走防止装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のプログラムによって処理を実行するマイクロコンピュータで構成される電子制御装置の暴走を防止する暴走防止装置に関する。
【背景技術】
【０００２】
車両に搭載される各種電子機器の動作は、ＥＣＵ（Electronic Control Unit）と呼ばれる電子制御装置によって制御されている。ＥＣＵは、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等に記憶された制御プログラムに基づいて対象となる電子機器の動作を制御するものである。このようなＥＣＵは、その動作に異常が生じると暴走する場合があるが、このような異常を監視してＥＣＵの暴走を防止するために、従来から、いわゆるウォッチドッグタイマ回路を用いた暴走防止装置が提案されている。
【０００３】
このようなウォッチドックタイマ回路を用いた暴走防止装置では、ＥＣＵによって実行されるプログラムが正常に動作している場合には、一定周期毎に当該ＥＣＵを構成するマイクロコンピュータにおける出力ポートから極性を反転させたＰＲＵＮ信号を出力する一方で、例えばマイクロコンピュータが暴走してプログラムによって信号の極性を反転させることができなくなるといったように、信号の極性反転周期が設計値からずれた場合には、ウォッチドッグタイマ回路からマイクロコンピュータに対してリセット信号を出力することにより、暴走を停止させるようにしている（例えば、特許文献１参照）。
【特許文献１】特開平５−７３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の暴走防止装置においては、マイクロコンピュータから出力されるＰＲＵＮ信号の極性反転周期の異常をウォッチドッグタイマ回路が検出してリセット信号を出力するまでには所定の時間を要するため、マイクロコンピュータが暴走してプログラムによってＰＲＵＮ信号の極性を反転させることができなくなってから、ウォッチドッグタイマ回路からのリセット信号を受信してリセットされるまでの間に、マイクロコンピュータにおける出力ポートが誤作動した場合には、暴走を防止することができないう問題があった。
【０００５】
本発明は、以上のような従来の実情に鑑みて創案されたものであって、ウォッチドッグタイマ回路による異常検出時間よりも短い時間に生じる制御装置の暴走についても確実に防止することができる暴走防止装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る暴走防止装置では、制御装置の異常を検出するウォッチドックタイマ回路を備えるとともに、電子機器を作動させるための信号として制御装置から出力される第１の信号の伝送路（第１の信号線）に遅延回路を接続している。この遅延回路は、第１の信号をウォッチドッグタイマ回路による異常検出時間よりも長い第１の所定時間だけ遅延させるものである。また、電子機器を作動させるための信号として第１の信号が出力されてから第１の所定時間よりも長い第２の所定時間だけ遅延して制御装置から出力される第２の信号の伝送路（第２の信号線）と第１の信号線の遅延回路出力側とに、タイミング異常検出手段を接続している。このタイミング異常検出手段は、遅延回路から第１の信号が出力されるタイミングと制御装置から第２の信号が出力されるタイミングとの異常を検出するものである。
【発明の効果】
【０００７】
本発明に係る暴走防止装置によれば、ウォッチドッグタイマ回路による異常検出時間よりも短い時間で制御装置に暴走が生じる状況となった場合であっても、タイミング異常検出手段によって第１の信号と第２の信号との出力タイミングの異常を適切に検出して制御装置をリセットできるので、制御装置の暴走を確実に防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の具体的な実施形態について、図面を参照しながら詳細に説明する。
【０００９】
本発明の暴走防止装置は、電子機器の動作を制御するためのマイクロコンピュータで構成された制御装置の暴走を防止するものである。なお、以下では、車両に搭載されたエアバックの動作を制御するエアバックユニット内のマイクロコンピュータを対象として、このマイクロコンピュータの暴走を防止する暴走防止装置に本発明を適用した例について説明するが、本発明は、この例に限らず、各種電子機器の動作を制御するためのマイクロコンピュータの暴走を防止する暴走防止装置に対して広く適用可能である。
【００１０】
図１は本発明を適用した暴走防止装置を有するエアバックユニットの全体構成をに示す図である。図１に示すように、エアバックユニット１は、制御装置としてのマイクロコンピュータ２と、このマイクロコンピュータ２の異常を検出するウォッチドッグタイマ回路（以下、ＷＤ回路という。）３と、マイクロコンピュータ２から出力された第１の信号である許可信号Ｓ１を所定時間だけ遅延させるディレイ回路４と、このディレイ回路４から遅延許可信号Ｓ２が出力されるタイミングとマイクロコンピュータ２から第２の信号であるＯＮ／ＯＦＦ信号Ｓ３が出力されるタイミングとが異常であるか否かを検出するタイミング異常検出手段５と、ＷＤ回路３から出力されたリセット要求信号Ｓ４とタイミング異常検出手段５から出力された出力信号Ｓ５との論理和をとるＯＲゲート６と、マイクロコンピュータ２の制御対象としてのエアバック７とを備える。
【００１１】
マイクロコンピュータ２は、ＲＯＭ（Read Only Memory）２１、ＲＡＭ（Random Access Memory）２２、タイマ２３、及び入出力ポート（以下、Ｉ／Ｏポートという。）２４等を内蔵したワンチップマイコンとして構成される。マイクロコンピュータ２は、Ｉ／Ｏポート２４を介して、ＷＤ回路３に対してＰＲＵＮ信号Ｓ６を周期的に出力する。また、マイクロコンピュータ２は、Ｉ／Ｏポート２４を介して、エアバック７の起爆展開制御を行うための許可信号（第１の信号）Ｓ１とＯＮ／ＯＦＦ信号（第２の信号）Ｓ３とを、当該エアバック７に対して出力する。エアバック７に許可信号Ｓ１を伝送するためにＩ／Ｏポート２４に接続された第１の信号線と、エアバック７にＯＮ／ＯＦＦ信号Ｓ３を伝送するためにＩ／Ｏポート２４に接続された第２の信号線とは、それぞれ、電源としてのバッテリ３１からの給電を行うためのイグニッションスイッチ３２による初期電源投入時の信号レベルを安定させるために、プルダウン抵抗８１，８２を介してグラウンドに接続されている。このようなマイクロコンピュータ２は、ＯＲゲート６から出力されたリセット信号Ｓ７に基づいてリセットされる構成となっている。
【００１２】
ＷＤ回路３は、マイクロコンピュータ２が不測の事態によって暴走した場合等、正常に制御できない状況に陥るのを監視するために設けられる。具体的には、ＷＤ回路３は、マイクロコンピュータ２におけるＩ／Ｏポート２４から出力されるＰＲＵＮ信号Ｓ６の極性が反転する極性反転周期を監視し、その極性反転周期が予め定められた一定周期よりも長い又は短くなった場合に、マイクロコンピュータ２のリセットを要求するためのリセット要求信号Ｓ４を出力する。このリセット要求信号Ｓ４は、ＯＲゲート６の一方の入力端子に入力される。
【００１３】
ディレイ回路４は、マイクロコンピュータ２から出力された許可信号Ｓ１を所定時間だけ遅延させるハードウェア回路であり、許可信号Ｓ１が伝送される第１の信号線に接続されている。このディレイ回路４による遅延時間は、後述するように、マイクロコンピュータ２から許可信号Ｓ１が出力されてからＯＮ／ＯＦＦ信号Ｓ３が出力されるまでの時間間隔よりも短く、且つＰＲＵＮ信号Ｓ６の極性反転周期Ｔｗｄよりも長く設定される。このディレイ回路４によって遅延された遅延許可信号Ｓ２は、タイミング異常検出手段５及びエアバック７に対して出力される。
【００１４】
タイミング異常検出手段５は、ＯＮ／ＯＦＦ信号Ｓ３が伝送される第２の信号線と、第１の信号線におけるディレイ回路４の出力側、すなわちディレイ回路４から出力された遅延許可信号Ｓ２が伝送される信号線とに接続され、ディレイ回路４から遅延許可信号Ｓ２が出力されるタイミングとマイクロコンピュータ２からＯＮ／ＯＦＦ信号Ｓ３が出力されるタイミングとの異常を検出する。具体的には、タイミング異常検出手段５は、マイクロコンピュータ２から出力されたＯＮ／ＯＦＦ信号Ｓ３を反転するＮＯＴゲート５１と、このＮＯＴゲート５１から出力された信号とディレイ回路４から出力された遅延許可信号Ｓ２との否定論理和をとるＮＯＲゲート５２とを有する。すなわち、このタイミング異常検出手段５は、遅延許可信号Ｓ２がロー（Ｌｏ）レベルであり且つＯＮ／ＯＦＦ信号Ｓ３がハイ（Ｈｉ）レベルであった場合に、ハイレベルの出力信号Ｓ５を出力する。このタイミング異常検出手段５から出力された出力信号Ｓ５は、ＯＲゲート６の他方の入力端子に入力される。なお、このハイレベルの出力信号Ｓ５は、ＷＤ回路３から出力されるリセット要求信号Ｓ４と同様に、マイクロコンピュータ２のリセットを要求するためのものである。
【００１５】
ＯＲゲート６は、ＷＤ回路３から出力されたリセット要求信号Ｓ４とタイミング異常検出手段５から出力された出力信号Ｓ５との論理和をとる。すなわち、ＯＲゲート６は、リセット要求信号Ｓ４と出力信号Ｓ５とのうちいずれかがハイレベルであった場合に、リセット信号Ｓ７をマイクロコンピュータ２に対して出力する。
【００１６】
エアバック７は、マイクロコンピュータ２からディレイ回路４を介して供給された遅延許可信号Ｓ２と当該マイクロコンピュータ２から供給されたＯＮ／ＯＦＦ信号Ｓ３とを内蔵されたＡＳＩＣ（Application Specific Integrated Circuit）７１によって検出する。そして、エアバック７は、遅延許可信号Ｓ２とＯＮ／ＯＦＦ信号Ｓ３とが、ともにハイレベルであった場合に限り、起爆展開する構成とされている。
【００１７】
以上のように構成されるエアバックユニット１では、マイクロコンピュータ２が正常状態である場合には、当該マイクロコンピュータ２によって図２に示すような一連の手順からなるプログラムが実行され、エアバック７の起爆展開制御が行われる。なお、図３に、マイクロコンピュータ２が正常状態である場合に、エアバック７を起爆展開する際に出力される各信号のタイミングチャートを示している。
【００１８】
具体的には、マイクロコンピュータ２は、正常状態時には、図２に示すように、予め定められた一定周期毎に定周期処理を実行する。この定周期処理では、まず、ステップＳ１において、エアバック７を展開する必要があるか否かを判定し、エアバック７を展開する必要があると判定した場合には、ステップＳ２において、許可信号Ｓ１がハイレベルであるか否かを判定する。なお、エアバック７を展開する必要があると判定した最初のサイクルの定周期処理においては、許可信号Ｓ１がローレベルであることから、マイクロコンピュータ２は、ステップＳ３において、許可信号Ｓ１をハイレベルとして出力した上で、ステップＳ４において、ソフトウェアとして構成される所定のディレイタイマに所定の一定時間Ｔｓを設定する。
【００１９】
マイクロコンピュータ２は、このようにしてエアバック７を展開する必要があると判定した最初の定周期処理を終了し、次のサイクルの定周期処理へと移行する。マイクロコンピュータ２は、ステップＳＴ１において、引き続きエアバック７を展開する必要があると判定した場合には、許可信号Ｓ１がハイレベルとなっていることから、ステップＳＴ２における判定の結果、ステップＳＴ５へと処理を移行する。そして、マイクロコンピュータ２は、ステップＳＴ５において、ディレイタイマの値が０であるか否かを判定し、０でないと判定した場合には、ステップＳＴ６において、その値をデクリメントする。
【００２０】
マイクロコンピュータ２は、このような定周期処理を、ディレイタイマに設定した時間Ｔｓだけ繰り返し行い、ステップＳＴ５において、ディレイタイマの値が０であると判定した場合には、ステップＳＴ７において、ＯＮ／ＯＦＦ信号Ｓ３をハイレベルとして出力する。
【００２１】
エアバックユニット１においては、マイクロコンピュータ２が正常状態である場合には、当該マイクロコンピュータ２によってこのような定周期処理を行う。ここで、ＯＮ／ＯＦＦ信号Ｓ３は、図３に示すように、許可信号Ｓ１がハイレベルで出力された時点Ｔ１からディレイタイマに設定した時間Ｔｓ分だけ遅れた時点Ｔ３において、ハイレベルで出力される。また、許可信号Ｓ１は、ディレイ回路４によって遅延されることから、遅延許可信号Ｓ２は、許可信号Ｓ１が出力された時点Ｔ１からディレイ回路４に設定した所定の時間Ｔｈだけ遅れた時点Ｔ２において、ハイレベルで出力される。このような時間Ｔｓ，Ｔｈの設定は、以下の関係を満たす必要がある。
【００２２】
Ｔｓ＞Ｔｈ      ・・・（式１）
また、タイミング異常検出手段５は、上述したように、遅延許可信号Ｓ２がローレベルであり且つＯＮ／ＯＦＦ信号Ｓ３がハイレベルであった場合に、遅延許可信号Ｓ２とＯＮ／ＯＦＦ信号Ｓ３とのタイミングが異常であるものとして、出力信号Ｓ５をハイレベルで出力する。マイクロコンピュータ２が正常状態である場合には、図３に示すように、遅延許可信号Ｓ２がローレベルであり且つＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなる場合が生じないことから、タイミング異常検出手段５から出力される出力信号Ｓ５は、ローレベルのまま変化しない。そのため、エアバックユニット１においては、ＯＲゲート６からマイクロコンピュータ２に対してリセット信号Ｓ７が供給されず、遅延許可信号Ｓ２及びＯＮ／ＯＦＦ信号Ｓ３の両者がハイレベルとなる時点Ｔ３において、ＡＳＩＣ７１によってその信号変化が検出され、エアバック７が展開される。
【００２３】
一方、エアバックユニット１においては、マイクロコンピュータ２が異常状態となった場合には、以下のような暴走停止処理が行われる。ここで、暴走停止処理は、マイクロコンピュータ２が異常状態となった場合における許可信号Ｓ１とＯＮ／ＯＦＦ信号Ｓ３との出力タイミングに応じて、２つのケースに大別される。
【００２４】
第１のケースは、マイクロコンピュータ２から許可信号Ｓ１が出力された時点からディレイ回路４による遅延時間Ｔｈ経過前に、当該マイクロコンピュータ２からハイレベルのＯＮ／ＯＦＦ信号Ｓ３が出力される場合である。具体的には、この第１のケースは、マイクロコンピュータ２が暴走してＰＲＵＮ信号Ｓ６の極性を反転させることができなくなってから、ＷＤ回路３からのリセット要求信号Ｓ４に基づくリセットが行われるまでの間に、マイクロコンピュータ２における入出力ポート２４が誤作動した場合が該当し、ＷＤ回路３によってはマイクロコンピュータ２の暴走を停止させることができない場合である。
【００２５】
エアバックユニット１において、遅延許可信号Ｓ２は、許可信号Ｓ１が出力された時点から時間Ｔｈだけ遅延されていることから、図４に示すように、マイクロコンピュータ２における入出力ポート２４の誤作動により、許可信号Ｓ１及びＯＮ／ＯＦＦ信号Ｓ３がともにハイレベルとなった時点Ｔ４においても、マイクロコンピュータ２の暴走による影響を受けずに時間Ｔｈが経過するまでローレベルのままとなり、時間Ｔｈが経過した時点Ｔ５においてハイレベルに変化することになる。すなわち、エアバックユニット１においては、タイミング異常検出手段５にハイレベルのＯＮ／ＯＦＦ信号Ｓ３が入力されてから、遅延許可信号Ｓ２がハイレベルに変化するまでの間は、遅延許可信号Ｓ２がローレベルであり且つＯＮ／ＯＦＦ信号Ｓ３がハイレベルの状態となる。
【００２６】
この状態は、上式１の関係が成立している限りあり得ない状態であることから、マイクロコンピュータ２の暴走によって入出力ポート２４が誤作動したものと判断することができる。エアバックユニット１においては、ＮＯＴゲート５１とＮＯＲゲート５２とを用いてタイミング異常検出手段５を構成することにより、このようなあり得ない状態を、タイミング異常として判断し、ハイレベルの出力信号Ｓ５を出力する。
【００２７】
このように、エアバックユニット１においては、入出力ポート２４の誤作動により、ＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなるタイミングが、遅延許可信号Ｓ２がハイレベルとなるタイミングよりも早い場合には、全てタイミング異常検出手段５によってタイミング異常である旨を検出することができる。したがって、エアバックユニット１においては、マイクロコンピュータ２を確実にリセットすることができ、エアバック７が誤って展開してしまう事態を確実に防止することができる。
【００２８】
一方、第２のケースは、マイクロコンピュータ２から許可信号Ｓ１が出力された時点からディレイ回路４による遅延時間Ｔｈ経過後に、当該マイクロコンピュータ２からハイレベルのＯＮ／ＯＦＦ信号Ｓ３が出力される場合である。
【００２９】
エアバックユニット１においては、マイクロコンピュータ２の暴走によって入出力ポート２４が誤作動して、図５に示すように、ＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなる時点Ｔ９が、正常状態時にＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなる時点Ｔ１０からずれた場合であっても、このＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなる時点Ｔ９が、時点Ｔ６において出力された許可信号Ｓ１に基づく遅延許可信号Ｓ２がハイレベルとなる時点Ｔ８よりも遅い場合には、タイミング異常検出手段５から出力される出力信号Ｓ５は、ローレベルのまま変化しない。したがって、エアバックユニット１においては、タイミング異常検出手段５によってタイミング異常である旨を検出することができない。
【００３０】
そこで、エアバックユニット１においては、式２及び式３に示すように、ディレイタイマに設定した時間Ｔｓとディレイ回路４に設定した時間Ｔｈを、ＷＤ回路３によってマイクロコンピュータ２の異常を検出するのに要する異常検出時間、すなわち、マイクロコンピュータ２からＷＤ回路３に対して出力されるＰＲＵＮ信号Ｓ６の極性反転周期Ｔｗｄよりも長く設定する。
【００３１】
Ｔｓ＞Ｔｗｄ      ・・・（式２）
Ｔｈ＞Ｔｗｄ      ・・・（式３）
これにより、エアバックユニット１においては、ハイレベルのＯＮ／ＯＦＦ信号Ｓ３と遅延許可信号Ｓ２とに基づいてエアバック７が誤って展開してしまう時点Ｔ９よりも前の時点Ｔ７において、ＷＤ回路３によってＰＲＵＮ信号Ｓ６の極性反転周期の変化を検出してマイクロコンピュータ２に対してリセット要求信号Ｓ４を出力することができる。
【００３２】
このように、エアバックユニット１においては、入出力ポート２４の誤作動により、ＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなるタイミングが、遅延許可信号Ｓ２がハイレベルとなるタイミングよりも遅い場合には、ＷＤ回路３によってＰＲＵＮ信号Ｓ６の極性反転周期の変化を検出することができる。したがって、エアバックユニット１においては、マイクロコンピュータ２を確実にリセットすることができ、エアバック７が誤って展開してしまう事態を確実に防止することができる。
【００３３】
以上詳細に説明したように、本実施形態の暴走防止装置を有するエアバックユニット１においては、マイクロコンピュータ２から出力された許可信号Ｓ１を、ＷＤ回路３による異常検出時間、すなわち、ＰＲＵＮ信号Ｓ６の極性反転周期Ｔｗｄよりも長い所定時間Ｔｈだけディレイ回路４によって遅延させるとともに、ハイレベルの許可信号Ｓ１が出力されてから時間Ｔｈよりも長い所定時間Ｔｓだけソフトウェア的に遅延させてハイレベルのＯＮ／ＯＦＦ信号Ｓ３を出力するようにしている。そして、ディレイ回路４から遅延許可信号Ｓ２が出力されるタイミングとマイクロコンピュータ２からＯＮ／ＯＦＦ信号Ｓ３が出力されるタイミングとの異常を、タイミング異常検出手段５により検出するようにしている。したがって、このエアバックユニット１では、ＷＤ回路３による異常検出時間よりも短い時間でマイクロコンピュータ２に暴走が生じる状況となった場合であっても、タイミング異常検出手段５によって出力タイミングの異常を検出してマイクロコンピュータ２をリセットできるので、マイクロコンピュータ２の暴走を適切に防止して、制御対象としてのエアバック７が誤作動してしまう事態を確実に防止することができる。
【００３４】
また、このエアバックユニット１においては、マイクロコンピュータ２からハイレベルの許可信号Ｓ１が出力された時点から所定時間Ｔｈ経過前に、当該マイクロコンピュータ２からハイレベルのＯＮ／ＯＦＦ信号Ｓ３が出力された場合には、タイミング異常検出手段５によってマイクロコンピュータ２のリセットを要求し、マイクロコンピュータ２からハイレベルの許可信号Ｓ１が出力された時点から所定時間Ｔｈ経過後に、当該マイクロコンピュータ２からハイレベルのＯＮ／ＯＦＦ信号Ｓ３が出力された場合には、ＷＤ回路３によってマイクロコンピュータ２のリセットを要求するようにしているので、ＯＮ／ＯＦＦ信号Ｓ３がハイレベルとなるタイミングが、遅延許可信号Ｓ２がハイレベルとなるタイミングの前後いずれであっても、マイクロコンピュータ２を確実にリセットすることができる。
【００３５】
さらに、このエアバックユニット１においては、ＷＤ回路３から出力されたリセット要求信号Ｓ４とタイミング異常検出手段５から出力された出力信号Ｓ５とのいずれかがハイレベルであった場合に、リセット信号Ｓ７をＯＲゲート６からマイクロコンピュータ２に対して出力するようにしているので、簡便な構成でありながら、マイクロコンピュータ２をリセットするための条件を適切に切り替えることができる。
【００３６】
なお、以上説明した暴走防止装置は本発明の一適用例であり、本発明が以上の例に限定されるものではなく、本発明に係る技術的思想を逸脱しない範囲であれば具体的なハードウェア構成などにおいて種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００３７】
【図１】本発明の暴走防止装置を適用したエアバックユニットの概略構成を示すブロック図である。
【図２】本発明の暴走防止装置を適用したエアバックユニットにおいてマイクロコンピュータが正常状態である場合に実行される定周期処理の一連の手順を示すフローチャートである。
【図３】本発明の暴走防止装置を適用したエアバックユニットにおいてマイクロコンピュータが正常状態である場合に出力される各信号のタイミングチャートである。
【図４】本発明の暴走防止装置を適用したエアバックユニットにおいてマイクロコンピュータが異常状態である場合に出力される各信号のタイミングチャートであり、ディレイ回路による遅延時間経過前にハイレベルのＯＮ／ＯＦＦ信号が出力される場合における各信号のタイミングチャートである。
【図５】本発明の暴走防止装置を適用したエアバックユニットにおいてマイクロコンピュータが異常状態である場合に出力される各信号のタイミングチャートであり、ディレイ回路による遅延時間経過後にハイレベルのＯＮ／ＯＦＦ信号が出力される場合における各信号のタイミングチャートである。
【符号の説明】
【００３８】
１  エアバックユニット
２  マイクロコンピュータ
３  ウォッチドッグタイマ回路
４  ディレイ回路
５  タイミング異常検出手段
６  ＯＲゲート
７  エアバック
Ｓ１  許可信号
Ｓ２  遅延許可信号
Ｓ３  ＯＮ／ＯＦＦ信号
Ｓ４  リセット要求信号
Ｓ５  タイミング異常検出手段の出力信号
Ｓ６  ＰＲＵＮ信号
Ｓ７  リセット信号
【図１】
2006163781.tif 000003
【図２】
2006163781.tif 000004
【図３】
2006163781.tif 000005
【図４】
2006163781.tif 000006
【図５】
2006163781.tif 000007