(57)【要約】【課題】  ウェハ面内において無電解メッキ法による所定のキャップ層を均一に形成するための半導体装置の製造方法と、その製造方法によって得られる半導体装置を提供する。【解決手段】  リセス５ｂの内部を含む層間絶縁膜５の全面に導電性薄膜９が形成される。次に、無電解メッキ法により、導電性薄膜９上にＣｏＷＰ膜の無電解メッキ層１０が形成される。次に、ＣＭＰ処理を施すことにより、リセス５ｂ内に位置する無電解メッキ層１０および導電性薄膜９の部分を残して、層間絶縁膜５の上面上に位置する無電解メッキ層１０および導電性薄膜９の部分が除去されて、半導体装置において、銅メッキ層および無電解メッキ層等を含む銅配線が形成される。また、リセス５ｂ内に位置する無電解メッキ層および導電性薄膜は銅メッキ膜を覆うキャップ層とされる。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に絶縁膜を形成する工程と、
前記絶縁膜に所定の深さの溝部を形成する工程と、
前記溝部内に、前記絶縁膜の上面よりも低い位置に上面を有して銅を含む第１導電膜を形成する工程と、
前記絶縁膜の表面および前記溝部内に位置する前記第１導電膜の表面を覆うように、前記半導体基板の全面上に第２導電膜を形成する工程と、
無電解メッキにより、前記第２導電膜の表面に第３導電膜を形成する工程と、
前記溝部内に位置する前記第２導電膜および前記第３導電膜の部分を残して前記絶縁膜の上面上に位置する前記第３導電膜および前記第２導電膜の部分を除去し、前記第３導電膜の上面を前記絶縁膜の上面と略同じ位置にしてキャップ層を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記第１導電膜を形成する工程は、
前記溝部を埋めるように前記絶縁膜に前記第１導電膜となる膜を形成する工程と、
前記第１導電膜となる膜に研磨処理を施す工程と
を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜を形成する工程は、
前記溝部を埋めるように前記絶縁膜に前記第１導電膜となる膜を形成する工程と、
前記第１導電膜となる膜にウェットエッチングを施す工程と
を含む、請求項１記載の半導体装置の製造方法。
【請求項４】
前記溝部を形成する工程と前記第１導電膜を形成する工程との間に、露出した前記溝部の表面に第４導電膜を形成する工程を備え、
前記第１導電膜を形成する工程は、前記第１導電膜の上面の位置が前記溝部の開口端側に位置する前記第４導電膜の上端部よりも低くなるように前記第１導電膜を形成する工程を含む、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板の主表面に形成された絶縁膜と、
前記絶縁膜に形成された所定の深さの溝部と、
前記溝部内に形成され、前記絶縁膜の上面よりも低い位置に上面を有する銅を含む第１導電膜と、
前記溝部内の側面および前記第１導電膜の表面を覆うように形成された第２導電膜と、
前記溝部内の前記第２導電膜の表面に形成され、前記絶縁膜の上面と同じ位置の上面を有するキャップ層と
を備えた、半導体装置。
【請求項６】
前記溝部の表面と前記第１導電膜との間に形成された第３導電膜を備え、
前記第１導電膜の上面の位置は、前記溝部の開口端側に位置する前記第３導電膜の上端部よりも低くされた、請求項５記載の半導体装置。
【請求項７】
前記キャップ層はメッキ層である、請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法およびそれによって得られる半導体装置に関し、特に、ダマシン法によって配線を形成する半導体装置の製造方法と、その製造方法によって製造される半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化に伴って半導体装置のサイズが縮小されるにしたがい、金属配線の材料としては、従来のアルミニウムに代えて、エレクトロマイグレーション耐性に優れた銅（Ｃｕ）が用いられてきている。
【０００３】
銅配線は、アルミニウム配線の場合のようにエッチングによってパターニングをすることができないために、いわゆるダマシン法によって形成される。すなわち、まず、半導体基板上に形成された層間絶縁膜に対し、所定のドライエッチングを施すことによって配線のパターンに対応したトレンチ部が形成される。そのトレンチ部内を含む層間絶縁膜の表面にバリアメタル層および銅シード層が形成された後に、メッキ法によってトレンチ部を埋めるように銅膜が形成される。
【０００４】
その銅膜等に化学的機械研磨処理を施すことによってトレンチ部内に銅膜を残して層間絶縁膜の上面上に位置する銅膜、銅シード層およびバリアメタル層が除去される。このようにしてトレンチ部内に銅配線が形成される。銅配線が形成された後には、銅配線を覆うように層間絶縁膜上に銅の拡散を防止するための窒化シリコン膜および炭化シリコン膜などが形成される。
【０００５】
ところが、このようにして形成された半導体装置では、銅配線と窒化シリコン膜等との界面、すなわち、銅配線の上面部分においてエレクトロマイグレーション耐性が劣化するという問題があった。また、銅配線の配線抵抗Ｒと窒化シリコン膜等の誘電率に基づく配線間容量Ｃに起因して信号の伝達が遅延するＲＣ遅延が大きくなるという問題があった。
【０００６】
このような問題点を解決するために無電解メッキ法の適用が提案されている。化学的機械研磨処理を施して平坦化された層間絶縁膜の表面に露出した銅配線に選択的に無電解メッキ法によるメッキ膜を析出させると、平坦な層間絶縁膜の表面から突出するようにメッキ膜が形成されることになる。この状態で層間絶縁膜がさらに形成されるとその層間絶縁膜の表面に凹凸が形成されてしまい、その後のフォトリソグラフィー工程におけるレジストパターンの位置ずれを引き起こす要因となる。また、無電解メッキ法では、薬液の濃度、酸化還元雰囲気の影響を大きく受けるために、配線の粗密の具合、配線の面積あるいは配線の形状等によってメッキ膜の析出の状況が異なってくる。
【０００７】
このような問題点を解決するために、特許文献１では、溝部内の銅配線に凹部を形成し、その凹部に無電解メッキ法によるバリア層を形成する手法が提案されている。また、特許文献２では、銅配線上に無電解メッキ法による膜厚が均一なバリア層を形成する手法が提案されている。
【特許文献１】特開２００４−１５０２８号公報
【特許文献２】特開２００４−１５２９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の半導体装置では次のような問題点があった。半導体装置においては、配線が位置する回路構成によって配線の電位が異なってくる。そのため、無電解メッキ法によってメッキ膜を銅配線の表面に析出させようとすると、ウェハ面内においてメッキ膜の析出速度に差が生じることがあった。また、メッキ膜と銅配線との密着力に差が生じることがあった。
【０００９】
本発明は上記問題点を解決するためになされたものであり、一つの目的はウェハ面内において無電解メッキ法による所定のキャップ層を均一に形成するための半導体装置の製造方法を提供することであり、他の目的はそのような製造方法によって得られる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面に絶縁膜を形成する。その絶縁膜に所定の深さの溝部を形成する。その溝部内に、絶縁膜の上面よりも低い位置に上面を有して銅を含む第１導電膜を形成する。絶縁膜の表面および溝部内に位置する第１導電膜の表面を覆うように、半導体基板の全面上に第２導電膜を形成する。無電解メッキにより、第２導電膜の表面に第３導電膜を形成する。溝部内に位置する第２導電膜および第３導電膜の部分を残して絶縁膜の上面上に位置する第３導電膜および第２導電膜の部分を除去し、第３導電膜の上面を絶縁膜の上面と略同じ位置にしてキャップ層を形成する。
【００１１】
この製造方法によれば、無電解メッキにより第３導電膜を形成する前に、第１導電膜の表面を含む半導体基板の全面に第２導電膜があらかじめ形成されることによって、半導体基板の全面が同電位とされる。これにより、第２導電膜の表面に第３導電膜を形成する際に、下地の回路構成の影響を受けることなく半導体基板の全面に均一で、かつ、密着力に優れた第３導電膜を形成することができる。その結果、そのような第３導電膜によって、半導体基板面内において均一で密着力に優れたキャップ層を形成することができる。
【００１２】
このようにして製造された半導体装置においては、その第２導電膜は溝部内に残されて、第１導電膜とキャップ層との間に介在していることが構造的特徴とされる。したがって、本発明に係る半導体装置は、そのような第２導電膜に加えて、絶縁膜と溝部と第１導電膜とキャップ層とを備えていることになる。絶縁膜は半導体基板の主表面に形成されている。溝部は絶縁膜に所定の深さに形成されている。第１導電膜は溝部内に形成され、絶縁膜の上面よりも低い位置に上面を有して銅を含んでいる。第２導電膜は溝部内に位置し、溝部内の側面および第１導電膜の表面を覆うように形成されている。キャップ層は溝部内の第２導電膜の表面に形成され、絶縁膜の上面と同じ位置の上面を有している。
【発明を実施するための最良の形態】
【００１３】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図１に示すように、半導体基板１上にシリコン酸化膜などの絶縁膜２が形成される。その絶縁膜２に下部配線３が形成される。その下部配線３を覆うように絶縁膜２上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により、炭化シリコン膜（ＳｉＣ）または窒化シリコン膜（ＳｉＮ）などのライナー層４が形成される。そのライナー層４上に、たとえばＣＶＤ法により、シリコン酸化膜などの層間絶縁膜５が形成される。
【００１４】
その層間絶縁膜５に所定の写真製版およびエッチングを施すことにより下部配線３の表面を露出する溝５ａが形成される。溝５ａ内に露出した層間絶縁膜５の表面、下部配線３の表面および層間絶縁膜５の上面を覆うように、たとえばＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法等によりバリアメタル層６が形成される。バリアメタルとして、たとえばタンタル（Ｔａ）、タンタルナイトライド（ＴａＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）あるいはタングステン（Ｗ）等が適用される。
【００１５】
そのバリアメタル層６を覆うように、たとえばＣＶＤ法またはＰＶＤ法により銅シード膜としての銅膜７が形成される。次に、図２に示すように、溝５ａを埋めるように半導体基板１上に、電解メッキ法により銅メッキ膜８が形成される。このとき、メッキ液として硫酸銅溶液を主成分とするメッキ液が使用される。次に、図３に示すように、化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を施すことにより、溝５ａ内に位置する銅メッキ膜８、銅膜７およびバリアメタル層６の部分（銅メッキ膜８ａ、銅膜７ａ、バリアメタル層６ａの部分）を残して、層間絶縁膜５の上面上に位置する銅メッキ膜８、銅膜７およびバリアメタル層６の部分が除去される。
【００１６】
さらに、ＣＭＰ処理を施すことにより、図４に示すように、銅メッキ膜８ａの上面を層間絶縁膜５の上面の位置よりも低くしてリセス５ｂが形成される。リセス５ｂの深さは１０ｎｍ〜１００ｎｍ程度であり、より好ましくは１０ｎｍ〜３０ｎｍ程度である。なお、このとき、選択性のあるスラリーを使用することで、層間絶縁膜５を実質的に研磨することなく銅メッキ膜８等の部分だけを選択的に研磨することができる。
【００１７】
次に、図５に示すように、ＣＶＤ法またはＰＶＤ法により、リセス５ｂの内部を含む層間絶縁膜５の全面に導電性薄膜９が形成される。導電性薄膜９として、導電性とバリア性の双方の機能を有する材料であればよく、たとえばタンタル（Ｔａ）、タンタルナイトライド（ＴａＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）あるいはタングステン（Ｗ）等を適用することができる。また、導電性薄膜９の膜厚は５ｎｍ〜３０ｎｍ程度であり、より好ましくは５ｎｍ〜１５ｎｍ程度である。
【００１８】
次に、図６に示すように、無電解メッキ法により、導電性薄膜９上に無電解メッキ層１０が形成される。すなわち、まず、導電性薄膜９の表面にスズ（Ｓｎ）を吸着させ、次にそのスズをパラジウム（Ｐｄ）で置換する。このとき、スズ、パラジウムとして塩化物が使用される。あるいは、錯体化したパラジウムを導電性薄膜９に吸着させ、これを還元してパラジウムだけを残す。次に、半導体基板を所定の処理装置（図示せず）内で回転させ、たとえば硫酸コバルト、タングステン酸、次亜リン酸を主成分とするメッキ液をその回転している半導体基板（ウェハ）に滴下することにより、ＣｏＷＰ膜の無電解メッキ層１０が形成される。無電解メッキ層１０の厚さはリセス５ｂの深さ以上に相当する厚さであればよい。
【００１９】
次に、図７に示すように、ＣＭＰ処理を施すことにより、リセス５ｂ内に位置する無電解メッキ層１０および導電性薄膜９の部分（無電解メッキ層１０ａ、導電性薄膜９ａ）を残して、層間絶縁膜５の上面上に位置する無電解メッキ層１０および導電性薄膜９の部分が除去される。このようにして、半導体装置において、銅メッキ層８ａおよび無電解メッキ層１０ａ等を含む銅配線１１が形成される。また、無電解メッキ層１０ａおよび導電性薄膜９ａは銅メッキ膜８ａを覆うキャップ層１４とされる。
【００２０】
上述した半導体装置の製造方法では、従来の製造方法と比べて次のような効果が得られる。まず、従来の半導体装置の製造方法では、リセス１０５ｂが形成された後に、溝１０５ａ内に露出している銅メッキ膜１０８ａの表面に無電解メッキ法によって無電解メッキ層１１０が形成される。そのため、銅メッキ膜１０８ａが位置する回路構成の影響を受けてしまい、無電解メッキ層の析出速度が半導体基板面内において異なることがあった。その結果、析出速度が相対的に小さい部分では、図８に示すように、無電解メッキ層は層間絶縁膜１０５の上面より上に突出することはなくても、析出速度が相対的に大きい部分では、図９に示すように、無電解メッキ層が層間絶縁膜１０５の上面より突出することがあり、その後の写真製版の工程に影響を与えることがあった。また、無電解メッキ層１１０と銅メッキ膜１０８ａとの密着性が良好でないことがあった。
【００２１】
これに対して、上述した半導体装置の製造方法によれば、無電解メッキ層８を形成する前に、リセス５ｂ内を含む半導体基板１の全面に導電性薄膜９があらかじめ形成されることによって、半導体基板１の全面が同電位の状態とされる。これにより、導電性薄膜９の表面に無電解メッキ層（ＣｏＷＰ）１０を形成する際に、下地の回路構成の影響を受けることなく半導体基板１の全面（導電性薄膜９の全面）に均一で、かつ、密着力に優れた無電解メッキ層１０を形成することができる。
【００２２】
また、無電解メッキ層８を形成する際に、半導体基板１の全面が導電性薄膜９によって覆われていることで、下地の配線の粗密の程度、配線の面積、配線形状等の影響を受けることなく無電解メッキ層１０を形成することができる。そして、そのような無電解メッキ層１０に研磨処理を施すことによって、層間絶縁膜５の上面の位置と同じ位置に上面を有し密着力に優れたキャップ層１４を形成することができる。このようにして製造された半導体装置においては、その導電性薄膜９ａが溝５ａ内の銅配線１１中に残されて、銅メッキ層８ａと無電解メッキ層１０ａとの間に介在しているという構造的特徴を有することになる。
【００２３】
実施の形態２
本発明の実施の形態２に係る半導体装置の製造方法について説明する。まず、図１に示す工程と同様にして、図１０に示すように、溝５ａ内に露出した層間絶縁膜５の表面、下部配線３の表面および層間絶縁膜５の上面を覆うように、たとえばＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法等によりバリアメタル層６として、タンタルナイトライド（ＴａＮ）層１２とタンタル（Ｔａ）層１３との積層膜が形成される。次に、バリアメタル層６を覆うように、たとえばＣＶＤ法またはＰＶＤ法により銅シード膜としての銅膜７が形成される。
【００２４】
次に、図２に示す工程と同様に電解メッキを施すことにより、図１１に示すように、溝５ａを埋めるように半導体基板１上に銅メッキ膜８が形成される。次に、図３に示す工程と同様にＣＭＰ処理を施すことにより、図１２に示すように、溝５ａ内に位置する銅メッキ膜８、銅膜７およびバリアメタル層６の部分（銅メッキ膜８ａ、銅膜７ａ、バリアメタル層６ａの部分）を残して、層間絶縁膜５の上面上に位置する銅メッキ膜８、銅膜７およびバリアメタル層６の部分が除去される。
【００２５】
次に、所定の薬液によるエッチングを施すことにより、図１３に示すように、銅メッキ膜８ａの上面を層間絶縁膜５の上面の位置よりも低くしてリセス５ｂが形成される。このとき、銅メッキ膜８ａとともにバリアメタル層６にもエッチングが施されることになるが、薬液としては、バリアメタル層６のエッチングが銅メッキ膜８ａのエッチングよりも進行しない薬液が望ましい。
【００２６】
バリアメタル層６としてタンタルナイトライド（ＴａＮ）層１２とタンタル（Ｔａ）層１３を適用する場合には、薬液として硫酸、硝酸などを用いることができる。リセス５ｂは、図１３に示すように、バリアメタル層６が単層積層にかかわらず、溝５ａの側壁側に位置する部分よりも銅メッキ膜８ａの側に位置する部分においてよりエッチングが施されるようにして形成されることが望ましい。
【００２７】
次に、図５に示す工程と同様にして、ＣＶＤ法またはＰＶＤ法により、図１４に示すように、リセス５ｂの内部を含む層間絶縁膜５の全面に導電性薄膜９が形成される。次に、図６に示す工程と同様に無電解メッキを施すことにより、導電性薄膜９上に無電解メッキ層１０が形成される。次に、図７に示す工程と同様にＣＭＰ処理を施すことにより、図１５に示すように、リセス５ｂ内に位置する無電解メッキ層１０および導電性薄膜９の部分（無電解メッキ層１０ａ、導電性薄膜９ａ）を残して、層間絶縁膜５の上面上に位置する無電解メッキ層１０および導電性薄膜９の部分が除去されて、銅メッキ層８ａおよび無電解メッキ層１０ａ等を含む銅配線１１が形成される。また、無電解メッキ層１０ａおよび導電性薄膜９ａは銅メッキ膜８ａを覆うキャップ層１４とされる。
【００２８】
上述した半導体装置の製造方法によっても、無電解メッキ層１０を形成する前に、リセス５ｂ内を含む半導体基板１の全面に導電性薄膜９があらかじめ形成されことによって、半導体基板１の全面が同電位とされて、導電性薄膜９の表面に無電解メッキ層１０を形成する際に、下地の回路構成の影響を受けることなく半導体基板１の全面に均一で、かつ、密着力に優れた無電解メッキ層１０を形成することができる。また、下地の配線の粗密の程度、配線の面積、配線形状等の影響を受けることなく無電解メッキ層１０を形成することができる。このようにして製造された半導体装置においても、その導電性薄膜９は溝５ａ内の銅配線１１中に残されて、銅メッキ層８ａと無電解メッキ層１０ａとの間に介在している。
【００２９】
なお、上述した各半導体装置の製造方法では、無電解メッキ法により形成する無電解メッキ層１０として、ＣｏＷＰを例に挙げて説明したが、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）等の金属と無電解メッキの還元剤から混入するリン（Ｐ）、ボロン（Ｂ）などからなる合金であればよく、たとえばＣｏＷＢ，ＣｏＭｏＰ，ＣｏＭｏＢなどでもよい。
【００３０】
今回開示された実施の形態はすべての点で例示であってこれに限定されるものではない。本発明は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、比較例に係る一工程を示す第１の断面図である。
【図９】同実施の形態において、比較例に係る一工程を示す第２の断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【００３２】
１  半導体基板、２  絶縁膜、３  下部配線、４  ライナー層、５  層間絶縁膜、５ａ  溝、５ｂ  リセス、６  バリアメタル層、７  銅膜、８，８ａ  銅メッキ層、９，９ａ  導電性薄膜、１０，１０ａ  無電解メッキ層、１１  銅配線、１２  タンタルナイトライド層、１３  タンタル層、１４  キャップ層。
【図１】
2006120727.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006120727.tif 000009
【図８】
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【図９】
2006120727.tif 000011
【図１０】
2006120727.tif 000012
【図１１】
2006120727.tif 000013
【図１２】
2006120727.tif 000014
【図１３】
2006120727.tif 000015
【図１４】
2006120727.tif 000016
【図１５】
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