(57)【要約】【課題】  電源線における電圧降下に起因した各発光素子の階調のバラツキを抑制する。【解決手段】  画素回路Ｐは、電流の供給により発光する発光素子１７と、第１電極Ｌ1と第２電極Ｌ2との間の電圧を保持する保持容量Ｃと、ゲート端子が保持容量Ｃの第１電極Ｌ1に接続された駆動トランジスタＴdrとを具備する。第１期間においては、発光素子１７に指定された階調に応じたデータ電位Ｖdataを保持容量Ｃの第２電極Ｌ2に供給するとともに初期化電位Ｖinitが供給される初期化用配線３５を保持容量Ｃの第１電極Ｌ1に導通させる。第１期間に続く第２期間においては、保持容量Ｃの第２電極Ｌ2を駆動トランジスタＴdrのソース端子に導通させる。【選択図】      図２
2006301159.tif 000002
【特許請求の範囲】
【請求項１】
各々の電位が相違する第１給電線と第２給電線との間に介挿されて電流の供給により発光する発光素子と、第１電極と第２電極との間の電圧を保持する保持容量と、前記第１給電線と前記第２給電線との間に介挿されてゲート端子が前記保持容量の前記第１電極に接続された駆動トランジスタとを具備する電子回路を駆動する方法であって、
第１期間において、前記発光素子に指定された階調に応じたデータ電位を前記保持容量の前記第２電極に印加するとともに初期化電位が供給される初期化用配線を前記保持容量の前記第１電極に導通させ、
前記第１期間に続く第２期間において、前記保持容量の前記第２電極を前記駆動トランジスタのソース端子に導通させる
ことを特徴とする電子回路の駆動方法。
【請求項２】
前記初期化電位は、前記駆動トランジスタをオフ状態とするレベルである
ことを特徴とする請求項１に記載の電子回路の駆動方法。
【請求項３】
各々の電位が相違する第１給電線と第２給電線との間に介挿されて電流の供給により発光する発光素子と、
第１電極と第２電極との間の電圧を保持する保持容量と、
前記第１給電線と前記第２給電線との間に介挿されてゲート端子が前記保持容量の前記第１電極に接続された駆動トランジスタと、
前記発光素子に指定された階調に応じたデータ電位が供給されるデータ線と前記保持容量の前記第２電極との導通および非導通を切り替える選択用スイッチング素子と、
初期化電位が供給される初期化用配線に接続された第１端子と前記保持容量の前記第１電極に接続された第２端子との導通および非導通を切り替える第１スイッチング素子と、
前記保持容量の前記第２電極に接続された第１端子と前記駆動トランジスタのソース端子に接続された第２端子との導通および非導通を切り替える第２スイッチング素子と
を具備することを特徴とする電子回路。
【請求項４】
前記初期化電位は、前記駆動トランジスタをオフ状態とするレベルである
ことを特徴とする請求項３に記載の電子回路。
【請求項５】
前記駆動トランジスタ、前記選択用スイッチング素子、前記第１スイッチング素子および前記第２スイッチング素子は、ｎチャネル型のトランジスタである
ことを特徴とする請求項３に記載の電子回路。
【請求項６】
前記選択用スイッチング素子は、当該選択用スイッチング素子に供給される走査信号に応じて、第１期間の一部または全部においてオン状態とされるとともに前記第１期間に続く第２期間においてオフ状態とされ、
前記第１スイッチング素子は、当該第１スイッチング素子に供給される第１制御信号に応じて、前記第１期間においてオン状態とされるとともに前記第２期間においてオフ状態とされ、
前記第２スイッチング素子は、当該第２スイッチング素子に供給される第２制御信号に応じて、前記第１期間においてオフ状態とされるとともに前記第２期間においてオン状態とされる
ことを特徴とする請求項３に記載の電子回路。
【請求項７】
前記第１スイッチング素子は、前記第１期間に含まれる初期化期間およびその直後の書込期間の双方においてオン状態とされ、
前記選択用スイッチング素子は、前記初期化期間においてオフ状態とされるとともに前記書込期間においてオン状態とされる
ことを特徴とする請求項６に記載の電子回路。
【請求項８】
前記走査信号は、前記選択用スイッチング素子に供給されるとともに前記第１スイッチング素子に前記第１制御信号として供給される
ことを特徴とする請求項６に記載の電子回路。
【請求項９】
前記第１スイッチング素子と前記第２スイッチング素子とは、相互に導電型が相違するトランジスタであり、
前記第１制御信号は、前記第１スイッチング素子に供給されるとともに前記第２スイッチング素子に前記第２制御信号として供給される
ことを特徴とする請求項６に記載の電子回路。
【請求項１０】
前記第２スイッチング素子は、前記選択用スイッチング素子とは導電型が相違するトランジスタであり、
前記走査信号は、前記選択用スイッチング素子に供給されるとともに前記第２スイッチング素子のゲート端子に前記第２制御信号として供給される
ことを特徴とする請求項６に記載の電子回路。
【請求項１１】
前記第２スイッチング素子は、前記選択用スイッチング素子および前記第１スイッチング素子とは導電型が相違するトランジスタであり、
前記走査信号は、前記第１スイッチング素子に前記第１制御信号として供給されるとともに前記第２スイッチング素子に前記第２制御信号として供給される
ことを特徴とする請求項６に記載の電子回路。
【請求項１２】
前記走査信号は、前記選択用スイッチング素子に供給されるとともに前記初期化電位として前記初期化用配線に供給される
ことを特徴とする請求項６から請求項１１の何れかに記載の電子回路。
【請求項１３】
前記第２制御信号は、前記第２スイッチング素子に供給されるとともに前記初期化電位として前記初期化用配線に供給される
ことを特徴とする請求項６から請求項１１の何れかに記載の電子回路。
【請求項１４】
面状に配列された請求項３から請求項１３の何れかに係る複数の電子回路と、
前記各電子回路を駆動して前記発光素子を発光させる駆動回路と
を具備することを特徴とする電気光学装置。
【請求項１５】
前記各電子回路の選択用スイッチング素子は、前記駆動回路から供給される走査信号に応じて、第１期間の一部または全部においてオン状態とされるとともに前記第１期間に続く第２期間においてオフ状態とされ、
前記駆動回路から一の電子回路の選択用スイッチング素子に供給される走査信号は、他の電子回路の初期化用配線に前記初期化電位として供給される
ことを特徴とする請求項１４に記載の電気光学装置。
【請求項１６】
請求項１４または請求項１５に記載の電気光学装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード素子（以下「OLED（Organic Light Emitting Diode）素子」という）などの発光素子の挙動を制御する技術に関する。
【背景技術】
【０００２】
OLED素子などの発光素子を利用した電気光学装置が例えば各種の電子機器の表示デバイスとして従来から提案されている。この種の電気光学装置は、各々が発光素子を含む複数の画素回路をマトリクス状に配列した構成となっている。各画素回路は、発光素子に供給される電流を制御するための回路である。
【０００３】
図２８は、従来の電気光学装置におけるひとつの画素回路の構成を例示する回路図である（例えば非特許文献１参照）。同図に示されるように、画素回路Ｐ0は、電源線３１と接地線３２との間に介挿されたｐチャネル型のトランジスタ（以下「駆動トランジスタ」という）Ｔdrおよび発光素子１７を含む。電源線３１および接地線３２の各々はマトリクス状に配列された複数の画素回路Ｐ0に対して共通に接続される。図示しない電源回路によって生成された電源の高位側の電位ＶHが電源線３１を介して各画素回路Ｐ0に供給され、この電源回路によって生成された低位側の電位ＶLが接地線３２を介して各画素回路Ｐ0に供給される。
【０００４】
図２８に示されるように、駆動トランジスタＴdrのゲート端子は、容量素子Ｃ0の第１端とｎチャネル型のトランジスタ（以下「選択用トランジスタ」という）Ｔslのドレイン端子とに接続される。容量素子Ｃ0の第２端は電源線３１に接続される。一方、選択用トランジスタＴslは、データ線１３と容量素子Ｃ0の第１端との導通および非導通を走査信号Ｓselのレベルに応じて制御するスイッチング素子である。データ線１３には各画素回路Ｐ0について指定された階調に対応する電位（以下「データ電位」という）Ｖdataが供給される。
【０００５】
以上の構成において、選択用トランジスタＴslが走査信号Ｓselによってオン状態に遷移すると、その時点におけるデータ電位Ｖdataが駆動トランジスタＴdrのゲート端子に供給されるとともに容量素子Ｃ0に保持される。そして、電源線３１から駆動トランジスタＴdrおよび発光素子１７を経由して接地線３２に流れ込む電流Ｉelは、容量素子Ｃ0に保持された電圧に応じて制御される。したがって、発光素子１７は、データ電位Ｖdataに応じた階調（輝度）にて発光する。
【非特許文献１】「2001FPDテクノロジー大全」、電子ジャーナル、p749-p750
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、電源線３１にはそれ自身の抵抗が付随しているから、各画素回路Ｐ0に供給される電位ＶHにはその画素回路Ｐ0の位置（より詳細には電源回路から画素回路Ｐ0までの経路長）に応じた電圧降下が発生する。したがって、各画素回路Ｐ0に供給される電位ＶHはその位置に応じて画素回路Ｐ0ごとに相違する。そして、この電位ＶHの相違に起因して各画素回路Ｐ0の発光素子１７の階調がバラつくという問題があった。この問題について詳述すると以下の通りである。
【０００７】
図２８の構成のもとで発光素子１７に供給される電流は、駆動トランジスタＴdrが飽和領域で動作するとすれば以下の式（Ａ1）によって表現される。
Ｉel＝（1/2）β（Ｖgs−Ｖth）2      ……（Ａ1）
ただし、式（Ａ1）における「β」は駆動トランジスタＴdrの利得係数であり、「Ｖgs」は駆動トランジスタＴdrのゲート端子とソース端子との間の電圧であり、「Ｖth」は駆動トランジスタＴdrの閾値電圧である。選択用トランジスタＴslがオフ状態となった直後の電圧Ｖgsは電源線３１の電位ＶHとデータ電位Ｖdataとの差分となる（Ｖgs＝ＶH−Ｖdata）から、式（Ａ1）は以下の式（Ａ2）に変形される。
Ｉel＝（1/2）β（ＶH−Ｖdata−Ｖth）2      ……（Ａ2）
【０００８】
このように、図２８の構成において発光素子１７に実際に流れる電流Ｉel（さらにはこの電流Ｉelに応じた階調）は電源線３１の電位ＶHに依存する。したがって、複数の発光素子１７を共通の階調に発光させるべくこれらの画素回路Ｐ0に等しいデータ電位Ｖdataを供給したとしても、各画素回路Ｐ0に供給される電位ＶHが電源線３１における電圧降下に起因して相違するために、実際の各発光素子１７に流れる電流Ｉelがバラつき、これに起因して輝度が発光素子１７ごとにバラつくという問題があった。本発明は、このような事情に鑑みてなされたものであり、電源線における電圧降下に起因した各発光素子の階調のバラつきを抑制するという課題の解決を目的としている。
【課題を解決するための手段】
【０００９】
この課題を解決するために、本発明に係る電子回路の駆動方法は、各々の電位が相違する第１給電線（例えば電源線３１）と第２給電線（例えば接地線３２）との間に介挿されて電流の供給により発光する発光素子と、第１電極と第２電極との間の電圧を保持する保持容量と、第１給電線と第２給電線との間に介挿されてゲート端子が保持容量の第１電極に接続された駆動トランジスタを具備する電子回路を駆動する方法であって、第１期間（例えば初期化期間Ｔinitおよび書込期間Ｔwrt、または書込期間Ｔwrt）において、発光素子に指定された階調に応じたデータ電位を保持容量の第２電極に印加するとともに初期化電位が供給される初期化用配線を保持容量の第１電極に導通させ、第１期間に続く第２期間（例えば表示期間Ｔdsp）において、保持容量の第２電極を駆動トランジスタのソース端子に導通させる。この構成によれば、発光素子に供給される電流は第１給電線の電位や第２給電線の電位には依存しないから、第１給電線や第２給電線における電圧降下に起因した発光素子の階調のムラ（例えば電子回路を画素とする表示装置においては表示ムラ）が抑制される。
【００１０】
本発明の望ましい態様において、初期化電位は駆動トランジスタをオフ状態とするレベルに設定される。この態様によれば、駆動トランジスタのゲート端子に初期化電位が供給される第１期間において駆動トランジスタをオフ状態に維持することができるから、第１期間において確実に発光素子の発光を停止することができる。したがって、高品位の表示を実現するとともに消費電力を低減することができる。
【００１１】
また、本発明に係る電子回路（例えば表示装置に利用される画素回路）は、各々の電位が相違する第１給電線と第２給電線との間に介挿されて電流の供給により発光する発光素子と、第１電極と第２電極との間の電圧を保持する保持容量と、第１給電線と第２給電線との間に介挿されてゲート端子が保持容量の第１電極に接続された駆動トランジスタと、発光素子に指定された階調に応じたデータ電位が供給されるデータ線と保持容量の第２電極との導通および非導通を切り替える選択用スイッチング素子（例えば実施形態における選択用トランジスタＴsl）と、初期化電位が供給される初期化用配線に接続された第１端子と保持容量の第１電極に接続された第２端子との導通および非導通を切り替える第１スイッチング素子と、保持容量の第２電極に接続された第１端子と駆動トランジスタのソース端子に接続された第２端子との導通および非導通を切り替える第２スイッチング素子とを具備する。この構成によっても、第１給電線や第２給電線における電圧降下に起因した発光素子の階調のムラは抑制される。なお、この電子回路において、初期化電位は、例えば駆動トランジスタをオフ状態とするレベルとされる。この態様によれば、駆動トランジスタのゲート端子に初期化電位が供給される第１期間において駆動トランジスタをオフ状態に維持することができるから、第１期間において確実に発光素子の発光を停止することができる。
【００１２】
この構成において、駆動トランジスタ・選択用スイッチング素子・第１スイッチング素子および第２スイッチング素子といった各スイッチング素子としてはｎチャネル型のトランジスタが採用される。この構成によれば、例えばアモルファスシリコンを半導体層に利用した薄膜トランジスタによって電子回路を構成することができる。もっとも、各スイッチング素子の導電型や半導体層の材料は任意に変更される。
【００１３】
本発明の望ましい態様において、選択用スイッチング素子は、当該選択用スイッチング素子に供給される走査信号に応じて、第１期間の一部（例えば第１期間が初期化期間Ｔinitおよび書込期間Ｔwrtからなる場合の書込期間Ｔwrt）または全部（例えば第１期間が書込期間Ｔwrtのみからなる場合の当該書込期間Ｔwrt）においてオン状態とされるとともに第１期間に続く第２期間においてオフ状態とされ、第１スイッチング素子は、当該第１スイッチング素子に供給される第１制御信号に応じて、第１期間においてオン状態とされるとともに第２期間においてオフ状態とされ、第２スイッチング素子は、当該第２スイッチング素子に供給される第２制御信号に応じて、第１期間においてオフ状態とされるとともに第２期間においてオン状態とされる。より具体的には、第１スイッチング素子は、第１期間に含まれる初期化期間およびその直後の書込期間の双方においてオン状態とされ、選択用スイッチング素子は、初期化期間においてオフ状態とされるとともに書込期間においてオン状態とされる。これらの態様によれば、第２期間の直前に駆動トランジスタのゲート端子に初期化電位が印加されるから、各給電線における電圧降下に起因した階調のムラを確実に解消することができる。
【００１４】
なお、本発明の電子回路においては、各スイッチング素子を制御するための信号のうち少なくともひとつが他のスイッチング素子を制御するための信号として兼用される。例えば、走査信号を、選択用スイッチング素子に供給するとともに第１スイッチング素子に第１制御信号として供給する構成としてもよい。この構成によれば、選択用スイッチング素子と第１スイッチング素子とが別個の信号によって制御される場合と比較して構成が簡素化される。なお、この態様の具体例は、第２実施形態（図５）および第５実施形態の第１の態様（図１５）として後述される。
【００１５】
また、第１スイッチング素子と第２スイッチング素子とが、相互に導電型が相違するトランジスタとされた構成においては、第１制御信号を、第１スイッチング素子に供給するとともに第２スイッチング素子に第２制御信号として供給する構成としてもよい。この態様によれば、第１スイッチング素子と第２スイッチング素子とが別個の信号によって制御される場合と比較して構成が簡素化される。なお、この態様の具体例は、第５実施形態の第２の態様（図１６）として後述される。
【００１６】
第２スイッチング素子が、選択用スイッチング素子とは導電型が相違するトランジスタとされた構成においては、走査信号が、選択用スイッチング素子に供給されるとともに第２スイッチング素子のゲート端子に第２制御信号として供給される構成としてもよい。この態様によれば、選択用スイッチング素子と第２スイッチング素子とが別個の信号によって制御される場合と比較して構成が簡素化される。なお、この態様の具体例は、第５実施形態の第３の態様（図１９）として後述される。
【００１７】
さらに、第２スイッチング素子が、選択用スイッチング素子および第１スイッチング素子とは導電型が相違するトランジスタとされた構成においては、走査信号が、第１スイッチング素子に第１制御信号として供給されるとともに第２スイッチング素子に第２制御信号として供給される構成としてもよい。この態様によれば、各スイッチング素子が別個の信号によって制御される場合と比較して構成が簡素化される。なお、この態様の具体例は、第５実施形態の第４の態様（図２０）として後述される。
【００１８】
また、本発明の電子回路においては、各スイッチング素子（選択用スイッチング素子・第１スイッチング素子および第２スイッチング素子の何れか）を制御するための信号が初期化電位として兼用される。例えば、走査信号が、選択用スイッチング素子に供給されるとともに初期化電位として初期化用配線に供給される構成としてもよい。この態様の具体例は、第５実施形態の第５の態様（図２２）および第６の態様（図２４）として後述される。また、第２制御信号が、第２スイッチング素子に供給されるとともに初期化電位として初期化用配線に供給される構成としてもよい。この態様の具体例は第３実施形態（図８）として後述される。これらの態様によれば、初期化電位が各信号とは別個に生成される構成と比較して構成が簡素化される。
【００１９】
本発明に係る電気光学装置は、以上に説明した各態様に係る複数の電子回路と、各電子回路を駆動する駆動回路とを具備する。以上に説明したように本発明に係る電子回路によれば各発光素子の輝度のムラが抑制されるから、この電子回路を利用した電気光学装置を例えば表示装置に利用した場合には高品位な表示が実現される。
【００２０】
この電気光学装置の具体的な態様において、各電子回路の選択用スイッチング素子は、駆動回路から供給される走査信号に応じて、第１期間の一部または全部においてオン状態とされるとともに第１期間に続く第２期間においてオフ状態とされ、駆動回路から一の電子回路の選択用スイッチング素子に供給される走査信号は、他の電子回路の初期化用配線に初期化電位として供給される。この態様によれば、各スイッチング素子を制御するための信号とは別個に初期化電位が生成される構成と比較して構成が簡素化されるという利点がある。この態様の具体例は第４実施形態（図１１）として後述される。
【００２１】
本発明に係る電気光学装置は各種の電子機器に使用される。本発明に係る電子機器の典型例は、電気光学装置を表示装置と使用した機器である。この種の電子機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置としても本発明の電気光学装置を適用することができる。
【発明を実施するための最良の形態】
【００２２】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。この電気光学装置Ｄは、画像を表示する手段として各種の電子機器に採用される装置であり、複数の画素回路Ｐが表面に配列された基板１０と、各画素回路Ｐを駆動するための駆動回路２０と、この駆動回路２０の動作を制御する制御回路２６と、各部に電源を供給する電源回路２８とを有する。駆動回路２０・制御回路２６および電源回路２８の一部または全部は、基板１０に接合された配線基板（図示略）に実装される。ただし、これらの回路を搭載したＩＣチップが基板１０の表面に実装された構成や、基板１０の表面上に形成された薄膜トランジスタによってこれらの回路が実現される構成も採用される。
【００２３】
図１に示されるように、基板１０の表面には、Ｘ方向に延在するｍ本の制御線１１と、Ｘ方向と直交するＹ方向に延在するｎ本のデータ線１３とが形成される（ｍおよびｎは自然数）。各画素回路Ｐは、制御線１１とデータ線１３との交差に対応する位置に配置される。したがって、これらの画素回路Ｐは縦ｍ行×横ｎ列のマトリクス状に配列する。
【００２４】
駆動回路２０は、ｍ本の制御線１１が接続された走査線駆動回路２１と、ｎ本のデータ線１３が接続されたデータ線駆動回路２２とを含む。走査線駆動回路２１は、複数の画素回路Ｐを水平走査期間ごとに行単位で選択して動作させるための回路である。一方、データ線駆動回路２２は、各水平走査期間において、走査線駆動回路２１が選択した１行分（ｎ個）の画素回路Ｐの各々に対応するデータ電位Ｖdataを生成して各データ線１３に出力する。データ線１３を介して画素回路Ｐに供給されるデータ電位Ｖdataは、その画素回路Ｐについて指定された階調（輝度）に対応する電位である。各画素回路Ｐの階調は、制御回路２６から供給される画像データによって指定される。
【００２５】
制御回路２６は、水平走査期間や垂直走査期間を規定するクロック信号など各種の制御信号の供給によって走査線駆動回路２１およびデータ線駆動回路２２を制御するとともに、各画素回路Ｐの階調を指定する画像データをデータ線駆動回路２２に出力する。一方、電源回路２８は、電源の高位側の電位ＶHと低位側の電位（接地電位）ＶLとを生成して電気光学装置Ｄの各部に供給する。電源回路２８が生成した電位ＶHは総ての画素回路Ｐに共通に接続された電源線３１を介して各画素回路Ｐに供給される。同様に、電源回路２８が生成した電位ＶLは総ての画素回路Ｐに共通に接続された接地線３２を介して各画素回路Ｐに供給される。さらに、本実施形態における電源回路２８は、所定の電位（以下「初期化電位」という）Ｖinitを生成する。この初期化電位Ｖinitは、各画素回路Ｐの状態を初期化するために利用される略一定の電位であり、総ての画素回路Ｐに共通に接続された初期化用配線３５（図２参照）を介して各画素回路Ｐに供給される。
【００２６】
次に、図２は、各画素回路Ｐの構成を示す回路図である。同図においては、第ｉ行（ｉは１≦ｉ≦ｍを満たす整数）に属する第ｊ列目（ｊは１≦ｊ≦ｎを満たす整数）のひとつの画素回路Ｐの構成のみが図示されているが、他の画素回路Ｐも同様の構成である。
【００２７】
図２に示されるように、画素回路Ｐは、各々が電源線３１と接地線３２との間に介挿された駆動トランジスタＴdrと発光素子１７とを有する。発光素子１７は、これに供給される電流に応じた輝度に発光する電流駆動型の素子であり、有機ＥＬ材料からなる発光層を陽極と陰極との間に介在させた構造となっている。この発光素子１７の陰極は接地線３２に接続される。一方、駆動トランジスタＴdrは、発光素子１７に供給される電流を制御するためのｎチャネル型の薄膜トランジスタであり、ドレイン端子が電源線３１に接続されるとともにソース端子が発光素子１７の陽極に接続される。
【００２８】
図２に示されるように、図１において便宜的に１本の配線として図示された制御線１１は、実際には走査線１１０と第１制御線１１１と第２制御線１１２とによって構成される。各制御線１１の走査線１１０には、各行の画素回路Ｐを選択するための走査信号Ｓsel[1]ないしＳsel[m]が供給される。一方、各第１制御線１１１には発光素子１７の発光のための準備が実施される期間（後述する初期化期間Ｔinitおよび書込期間Ｔwrt）を規定する第１制御信号Ｓ1[1]ないしＳ1[m]が供給され、各第２制御線１１２には発光素子１７が実際に発光する期間（後述する表示期間Ｔdsp）を規定する第２制御信号Ｓ2[1]ないしＳ2[m]が供給される。なお、各信号の具体的な波形やこれに応じた画素回路Ｐの動作については後述する。
【００２９】
図２に示される保持容量Ｃは、第１電極Ｌ1と第２電極Ｌ2との間の電圧を保持する容量である。駆動トランジスタＴdrのゲート端子は接続点Ｎbにおいて保持容量Ｃの第１電極Ｌ1に接続される。一方、保持容量Ｃの第２電極Ｌ2は接続点Ｎaにおいて選択用トランジスタＴslのソース端子に接続される。この選択用トランジスタＴslは、ドレイン端子がデータ線１３に接続されるとともにゲート端子が走査線１１０に接続されたｎチャネル型の薄膜トランジスタであり、データ線１３と保持容量Ｃの第２電極Ｌ2との導通および非導通を切り替えるスイッチング素子として機能する。すなわち、走査信号Ｓsel[i]がハイレベルを維持する期間においては選択用トランジスタＴslがオン状態となってデータ線１３と保持容量Ｃの第２電極Ｌ2とが導通する一方、走査信号Ｓsel[i]がローレベルを維持する期間においては選択用トランジスタＴslがオフ状態となってデータ線１３と保持容量Ｃの第２電極Ｌ2とは電気的に絶縁される。換言すると、選択用トランジスタＴslは、保持容量Ｃの第２電極Ｌ2に対するデータ電位Ｖdataの供給の可否を制御するための手段として機能する。
【００３０】
保持容量Ｃの第１電極Ｌ1と駆動トランジスタＴdrのゲート端子との接続点Ｎbには、第１スイッチング素子Ｔ1のソース端子が接続される。この第１スイッチング素子Ｔ1は、ドレイン端子が初期化用配線３５に接続されるとともにゲート端子が第１制御線１１１に接続されたｎチャネル型の薄膜トランジスタであり、接続点Ｎbと初期化用配線３５との導通および非導通を切り替える手段として機能する。すなわち、第１制御信号Ｓ1[i]がハイレベルを維持する期間においては第１スイッチング素子Ｔ1がオン状態となって初期化電位Ｖinitが接続点Ｎbに供給される一方、第１制御信号Ｓ1[i]がローレベルを維持する期間においては第１スイッチング素子Ｔ1がオフ状態となって接続点Ｎbに対する初期化電位Ｖinitの供給は停止される。すなわち、第１スイッチング素子Ｔ1は、接続点Ｎbに対する初期化電位Ｖinitの供給の可否を制御するための手段としても把握される。
【００３１】
図２に示されるように、保持容量Ｃの第２電極Ｌ2と選択用トランジスタＴslのソース端子との接続点Ｎaには、第２スイッチング素子Ｔ2のドレイン端子が接続される。この第２スイッチング素子Ｔ2は、ソース端子が駆動トランジスタＴdrのソース端子に接続されるとともにゲート端子が第２制御線１１２に接続されたｎチャネル型の薄膜トランジスタであり、接続点Ｎaと駆動トランジスタＴdrのソース端子との導通および非導通を切り替える手段として機能する。すなわち、第２制御信号Ｓ2[i]がハイレベルを維持する期間においては第２スイッチング素子Ｔ2がオン状態となって接続点Ｎa（すなわち保持容量Ｃの第２電極Ｌ2）が駆動トランジスタＴdrのソース端子に導通する一方、第２制御信号Ｓ2[i]がローレベルを維持する期間においては第２スイッチング素子Ｔ2がオフ状態となって接続点Ｎaと駆動トランジスタＴdrのソース端子とは電気的に絶縁される。
【００３２】
ところで、薄膜トランジスタの半導体層の材料として使用されるアモルファスシリコンはｐ型とすることが困難である。本実施形態においては、画素回路Ｐを構成する総てのスイッチング素子（駆動トランジスタＴdr・選択用トランジスタＴsl・第１スイッチング素子Ｔ1・第２スイッチング素子Ｔ2）がｎチャネル型の薄膜トランジスタであるから、アモルファスシリコンを半導体層に利用した薄膜トランジスタによって画素回路Ｐを構成することができる。もっとも、画素回路Ｐを構成する各スイッチング素子としては、半導体層がポリシリコン（特に低温ポリシリコン）などの材料によって形成された各種の形態のトランジスタを利用することもできる。
【００３３】
次に、図３を参照して、走査線駆動回路２１によって生成される各信号の具体的な波形を説明する。図３に示されるように、走査信号Ｓsel[1]ないしＳsel[m]は、水平走査期間（1Ｈ）ごとに順番にハイレベルとなる信号である。すなわち、走査信号Ｓsel[i]は、垂直走査期間（1Ｖ）のうち第ｉ番目の水平走査期間においてハイレベルを維持するとともにそれ以外の期間においてローレベルを維持する。走査信号Ｓsel[i]のハイレベルへの移行は第ｉ行の各画素回路Ｐの選択を意味する。図３に示されるように、走査信号Ｓsel[i]がハイレベルとなる水平走査期間において、第ｉ行目の各画素回路Ｐの階調に対応したデータ電位Ｖdataがデータ線１３に供給される。このデータ電位Ｖdataは、ハイレベルの走査信号Ｓsel[1]によってオン状態となった選択用トランジスタＴslを介して保持容量Ｃの第２電極Ｌ2に供給される。以下では走査信号Ｓsel[1]ないしＳsel[m]の各々がハイレベルとなる期間（すなわち水平走査期間）を「書込期間Ｔwrt」と表記する。
【００３４】
第１制御信号Ｓ1[1]ないしＳ1[m]は、各々に対応する書込期間Ｔwrtとその直前の期間（以下「初期化期間」という）Ｔinitとにおいてハイレベルとなる信号である。すなわち、第１制御信号Ｓ1[i]は、第ｉ行目の画素回路Ｐが選択される書込期間Ｔwrt（すなわち走査信号Ｓsel[i]がハイレベルとなる水平走査期間）とその直前の初期化期間Ｔinitとにおいてハイレベルを維持するとともにそれ以外の期間においてローレベルを維持する。
【００３５】
第２制御信号Ｓ2[1]ないしＳ2[m]は、走査信号Ｓsel[1]ないしＳsel[m]の各々の論理レベルを反転した波形の信号である。すなわち、第２制御信号Ｓ2[i]は、走査信号Ｓsel[i]がハイレベルとなる書込期間Ｔwrtの終点から次の書込期間Ｔwrtの始点（すなわち走査信号Ｓsel[i]がハイレベルに遷移する時点）までハイレベルを維持し、それ以外の期間（すなわち第ｉ番目の書込期間Ｔwrt）においてローレベルを維持する。以下では、第２制御信号Ｓ2[1]ないしＳ2[m]の各々がハイレベルとなる期間を「表示期間Ｔdsp」と表記する。
【００３６】
次に、図４を参照しながら画素回路Ｐの具体的な動作を説明する。以下では、第ｉ行に属する第ｊ列目の画素回路Ｐの動作を、初期化期間Ｔinitと書込期間Ｔwrtと表示期間Ｔdspの各々に区分して説明する。
【００３７】
（ａ） 初期化期間Ｔinit  
初期化期間Ｔinitにおいては、図３に示されるように、走査信号Ｓsel[i]がローレベルを維持する一方、第１制御信号Ｓ1[i]および第２制御信号Ｓ2[i]がハイレベルを維持する。このときの画素回路Ｐは図４(a)の回路図によって等価的に表現される。図４(a)に示されるように、初期化期間Ｔinitにおいては、ハイレベルの第１制御信号Ｓ1[i]によってオン状態となった第１スイッチング素子Ｔ1を介して接続点Ｎbと初期化用配線３５とが導通する。したがって、保持容量Ｃの第１電極Ｌ1および駆動トランジスタＴdrのゲート端子には初期化電位Ｖinitが供給される。また、この初期化期間Ｔinitにおいては、ハイレベルの第２制御信号Ｓ2[i]によってオン状態となった第２スイッチング素子Ｔ2を介して保持容量Ｃの第２電極Ｌ2と駆動トランジスタＴdrのソース端子とが導通する。
【００３８】
ここで、初期化電位Ｖinitは、図４(a)に示される状態において駆動トランジスタＴdrをオフ状態とするレベルに選定されている。したがって、初期化期間Ｔinitにおいては発光素子１７に対する電流の供給が停止して当該発光素子１７は発光しない。すなわち、本実施形態においては、表示期間Ｔdspのみにおいて選択的に発光素子１７が駆動されるから、所期の画像を高品位に表示することができるとともに、初期化期間Ｔinitにおいても発光素子１７に電流が流れる構成と比較して、初期化期間Ｔinitにおける消費電力を低減することができる。
【００３９】
（ｂ） 書込期間Ｔwrt  
書込期間Ｔwrtにおいては、図３に示されるように、走査信号Ｓsel[i]および第１制御信号Ｓ1[i]がハイレベルを維持する一方、第２制御信号Ｓ2[i]がローレベルを維持する。このときの画素回路Ｐは図４(b)の回路図によって等価的に表現される。図４(b)に示されるように、書込期間Ｔwrtにおいては、初期化期間Ｔinitと同様に、保持容量Ｃの第１電極Ｌ1および駆動トランジスタＴdrのゲート端子に初期化電位Ｖinitが供給される。また、この書込期間Ｔwrtにおいては、ハイレベルの走査信号Ｓsel[i]によってオン状態となった選択用トランジスタＴslを介して保持容量Ｃの第２電極Ｌ2とデータ線１３とが導通する。したがって、この時点における第ｊ列目のデータ線１３のデータ電位Ｖdata（すなわち第ｉ行に属する第ｊ列目の画素回路Ｐの階調に応じた電位）が保持容量Ｃの第２電極Ｌ2に供給される。
【００４０】
（ｃ） 表示期間Ｔdsp  
表示期間Ｔdspにおいては、図３に示されるように、走査信号Ｓsel[i]および第１制御信号Ｓ1[i]がローレベルを維持する一方、第２制御信号Ｓ2[i]がハイレベルを維持する。このときの画素回路Ｐは図４(c)の回路図によって等価的に表現される。図４(c)に示されるように、保持容量Ｃの第２電極Ｌ2の接続先がデータ線１３から駆動トランジスタＴdrのソース端子に変更されることにより、この第２電極Ｌ2の電位は、その直前の書込期間Ｔwrtにて供給されていたデータ電位Ｖdataから電位Ｖ1に変化する。この電位Ｖ1は主として発光素子１７の特性に応じて定まる電位である。また、この第２電極Ｌ2の電位の変化に伴って接続点Ｎb（保持容量Ｃの第１電極Ｌ1および駆動トランジスタＴdrのゲート端子）の電位も変化する。接続点Ｎbにおける電荷量が書込期間Ｔwrtと表示期間Ｔdspとで変化しないことを考慮すると、この変化後の接続点Ｎbの電位は「Ｖinit＋（Ｖ1−Ｖdata）」である。この電位が駆動トランジスタＴdrのゲート端子に供給されることによって、当該電位に応じた電流Ｉelが電源線３１から駆動トランジスタＴdrおよび発光素子１７を経由して接地線３２に流れ込む。したがって、発光素子１７は、データ電位Ｖdataに応じた輝度に発光する。
【００４１】
ここで、表示期間Ｔdspにおいて発光素子１７に流れる電流Ｉelについて検討する。駆動トランジスタＴdrの利得係数を「β」、駆動トランジスタＴdrのゲート端子とソース端子との間の電圧を「Ｖgs」、駆動トランジスタＴdrの閾値電圧を「Ｖth」とすると、駆動トランジスタＴdrが飽和領域で動作するときの電流Ｉelは以下の式(1)によって表現される。
Ｉel＝(1/2）β（Ｖgs−Ｖth）2      ……(1)
【００４２】
上述したように、表示期間Ｔdspにおいて、接続点Ｎaの電位（すなわち駆動トランジスタＴdrのソース端子の電位）は「Ｖ1」であり、接続点Ｎbの電位（すなわち駆動トランジスタＴdrのゲート端子の電位）は「Ｖinit＋（Ｖ1−Ｖdata）」である。式(1)における電圧Ｖgsは、接続点Ｎaの電位と接続点Ｎbの電位との差分値（Ｖgs＝Ｖinit＋（Ｖ1−Ｖdata）−Ｖ1）に相当するから、式(1)は以下の式(2)のように変形される。
Ｉel＝(1/2）β［｛Ｖinit＋（Ｖ1−Ｖdata）−Ｖ1｝−Ｖth］2
＝(1/2）β（Ｖinit−Ｖdata−Ｖth）2      ……(2)
【００４３】
この式(2)から判るように、発光素子１７に流れる電流Ｉelは電位ＶHや電位ＶLに依存しない。したがって、各画素回路Ｐに供給される電位ＶHが例えば電源線３１における電圧降下に起因して画素回路Ｐごとに相違する場合であっても、複数の画素回路Ｐに対して共通の階調が指示されたとすれば、これらの画素回路Ｐの発光素子１７に供給される電流Ｉelは等しくなる。したがって、本実施形態によれば、電位ＶHや電位ＶLのバラつきに起因した表示ムラを有効に抑制することができる。
【００４４】
なお、式(2)に示されるように電流Ｉelは初期化電位Ｖinitに依存するが、保持容量Ｃの第１電極Ｌ1および駆動トランジスタＴdrのゲート端子に接続された初期化用配線３５には電流が殆ど流れないから、この初期化用配線３５において電圧降下は発生しない。すなわち、各画素回路Ｐに供給される初期化電位Ｖinitは略同電位となる。したがって、電流Ｉelが初期化電位Ｖinitに依存するとは言っても、発光素子１７に対する電流Ｉelの供給に伴って大きい電流が流れる電源線３１の電位ＶHに電流Ｉelが依存する従来の構成と比較すれば、電流Ｉelのバラつきを抑制するという効果は確かに発揮される。
【００４５】
また、本実施形態においては、画素回路Ｐの総てのスイッチング素子がｎチャネル型であるから、アモルファスシリコンを半導体層に利用した薄膜トランジスタ（以下「ａ-ＴＦＴ」という）によって画素回路Ｐを構成することができる。ところで、ａ-ＴＦＴは、同極性の電位がゲート端子に定常的に供給され続けると閾値電圧が変動することが知られている。本実施形態において画素回路Ｐの各スイッチング素子をａ-ＴＦＴで構成した場合には、駆動トランジスタＴdrのゲート端子に対する初期化電位Ｖinitの供給によって閾値電圧Ｖthがシフトする可能性もあるが、この初期化電位Ｖinitを充分に低いレベルに設定することによって駆動トランジスタＴdrの閾値電圧Ｖthのシフトを有効に抑制することができる。
【００４６】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。
第１実施形態においては、走査信号Ｓsel[i]と第１制御信号Ｓ1[i]と第２制御信号Ｓ2[i]とを別個の信号とした構成を例示したが、これらの信号の少なくともひとつが他の信号として兼用される構成としてもよい。本実施形態における画素回路Ｐは、走査信号Ｓsel[i]が第１制御信号Ｓ1[i]として兼用される構成（換言すれば第１制御信号Ｓ1[i]が走査信号Ｓsel[i]として兼用される構成）となっている。なお、以下に示す各実施形態のうち第１実施形態と同様の要素については共通の符号を付してその説明を適宜に省略する。
【００４７】
図５は、本実施形態に係る画素回路Ｐの構成を示す回路図である。同図に示されるように、本実施形態の画素回路Ｐにおいては、第１スイッチング素子Ｔ1のゲート端子が選択用トランジスタＴslのゲート端子とともに走査線１１０に接続される。したがって、走査線駆動回路２１から出力された走査信号Ｓsel[i]は、選択用トランジスタＴslの制御と第１スイッチング素子Ｔ1の制御とに共用される。
【００４８】
図６に示されるように走査信号Ｓsel[i]がハイレベルとなる書込期間Ｔwrtにおいては、図７(a)に示されるように、保持容量Ｃの第２電極Ｌ2とデータ線１３とが選択用トランジスタＴslを介して導通するとともに、保持容量Ｃの第１電極Ｌ1と初期化用配線３５とが第１スイッチング素子Ｔ1を介して導通する。一方、図７(b)に示されるように、表示期間Ｔdspにおける画素回路Ｐの等価回路は第１実施形態（図４(c)）と同様である。図６に示されるように、本実施形態においては、書込期間Ｔwrtとは別個の初期化期間Ｔinitは設定されない。
【００４９】
この構成においても、発光素子１７に供給される電流Ｉelは式(2)に示した電流値となるから、第１実施形態と同様の効果が奏される。加えて、本実施形態においては、走査信号Ｓsel[i]が第１制御信号Ｓ1[i]として兼用されるから、選択用トランジスタＴslと第１スイッチング素子Ｔ1とが別個の信号によって制御される場合と比較して構成が簡素化される。
【００５０】
＜Ｃ：第３実施形態＞
次に、本発明の第３実施形態について説明する。第１実施形態においては、走査信号Ｓsel[i]・第１制御信号Ｓ1[i]および第２制御信号Ｓ2[i]とは別個に初期化電位Ｖinitが電源回路２８によって生成される構成を例示したが、走査線駆動回路２１によって生成される信号を初期化電位Ｖinitとして利用することもできる。本実施形態における画素回路Ｐは、第２制御信号Ｓ2[i]が初期化電位Ｖinitとして兼用される構成となっている。
【００５１】
図８は、本実施形態における画素回路Ｐの構成を示す回路図である。同図に示されるように、本実施形態においては、第１スイッチング素子Ｔ1のドレイン端子が第２スイッチング素子Ｔ2のゲート端子とともに第２制御線１１２に接続される。すなわち、走査線駆動回路２１から出力された第２制御信号Ｓ2[i]は、第２スイッチング素子Ｔ2の状態の制御に使用されるとともに初期化電位Ｖinitとして接続点Ｎbに供給される。
【００５２】
図９に示されるように、本実施形態における第２制御信号Ｓ2[i]は、走査信号Ｓsel[i]と同様の波形となる。したがって、第２実施形態と同様に、書込期間Ｔwrtとは別個の初期化期間Ｔinitは設定されない。図９および図１０(a)に示されるように、書込期間Ｔwrtにおいては、ローレベルにある第２制御信号Ｓ2[i]の電位ＶS2[i]_Lが第１スイッチング素子Ｔ1を介して接続点Ｎbに供給される。したがって、表示期間Ｔdspにおける接続点Ｎbの電位は、図１０(b)に示されるように「ＶS2[i]_L＋（Ｖ1−Ｖdata）」となるから、表示期間Ｔdspにおいて発光素子１７に流れる電流Ｉelは以下の式（2a）によって表現される。
Ｉel＝(1/2）β（ＶS2[i]_L−Ｖdata−Ｖth）2      ……(2a)
このように本実施形態においても電流Ｉelは電位ＶHや電位ＶLに依存しないから、第１実施形態と同様の効果が奏される。加えて、本実施形態においては、初期化電位Ｖinitが他の信号から独立して生成される場合と比較して構成が簡素化されるという利点がある。
【００５３】
＜Ｄ：第４実施形態＞
次に、本発明の第４実施形態について説明する。第３実施形態においては、各画素回路Ｐに供給される信号（第２制御信号Ｓ2[i]）がその画素回路Ｐにおける初期化電位Ｖinitとして兼用される構成を例示したが、各画素回路Ｐに供給される信号を他の画素回路Ｐの初期化電位Ｖinitとして兼用してもよい。本実施形態においては、第（ｉ−１）行目の各画素回路Ｐに供給される走査信号Ｓsel[i-1]が、その画素回路Ｐに対してＹ方向の正側に隣接する第ｉ行目の各画素回路Ｐにおいて初期化電位Ｖinitとして兼用される構成となっている。
【００５４】
図１１は、本実施形態における画素回路Ｐの構成を示す回路図である。同図においては、第（ｉ−１）行に属する第ｊ列目の画素回路Ｐと第ｉ行に属する同列の画素回路Ｐとが図示されている。図１１に示されるように、第ｉ行に属する画素回路Ｐのうち第１スイッチング素子Ｔ1のドレイン端子は第（ｉ−１）行の走査線１１０に接続される。すなわち、走査信号Ｓsel[i-1]は、第（ｉ−１）行の画素回路Ｐに供給されるとともに第ｉ行の画素回路Ｐに初期化電位Ｖinitとして供給される。
【００５５】
本実施形態における各信号は第３実施形態（図９）と同様の波形となる。図１２(a)に示されるように、走査信号Ｓsel[i]がハイレベルとなる書込期間Ｔwrtにおいては、ローレベルの走査信号Ｓsel[i-1]の電位ＶSsel[i-1]_Lが初期化電位Ｖinitとして第ｉ行目の画素回路Ｐの接続点Ｎbに供給される。したがって、図１２(b)に示されるように、表示期間Ｔdspにおける第ｉ行目の画素回路Ｐの接続点Ｎbの電位は「ＶSsel[i-1]_L＋（Ｖ1−Ｖdata）」となるから、表示期間Ｔdspにおいて発光素子１７に流れる電流Ｉelは以下の式（2b）によって表現される。
Ｉel＝(1/2）β（ＶSsel[i-1]_L−Ｖdata−Ｖth）2      ……(2b)
このように本実施形態においても電流Ｉelは電位ＶHや電位ＶLに依存しないから、第１実施形態と同様の効果が奏される。また、本実施形態においては、第３実施形態と同様に、初期化電位Ｖinitが他の信号から独立して生成される場合と比較して構成が簡素化されるという利点がある。
【００５６】
なお、ここでは各画素電極Ｐに供給される走査信号Ｓsel[i]をそのＹ方向に隣接する画素電極Ｐの初期化電位Ｖinitとして兼用する構成を例示したが、初期化電位Ｖinitとして兼用される走査信号Ｓsel[i]の供給元は任意に変更される。例えば、第ｉ行目の画素回路Ｐにおける初期化電位Ｖinitとして、第（ｉ−１）行目以外の走査線１１０（例えば第（ｉ−２）行目の走査線１１０）に供給される走査信号が利用される構成としてもよい。
【００５７】
＜Ｅ：第５実施形態＞
次に、本発明の第５実施形態について説明する。以上の各実施形態においては、画素回路Ｐを構成する総てのスイッチング素子がｎチャネル型とされた構成を例示したが、各スイッチング素子の導電型は適宜に変更される。本実施形態においては、ｐチャネル型のトランジスタが駆動トランジスタＴdrとして使用された構成となっている。
【００５８】
図１３は、本実施形態における画素回路Ｐの構成を示す回路図である。同図に示されるように、本実施形態の駆動トランジスタＴdrは、ソース端子が電源線３１に接続されるとともにドレイン端子が発光素子１７の陽極に接続されたｐチャネル型の薄膜トランジスタである。第２スイッチング素子Ｔ2は、そのドレイン端子が駆動トランジスタＴdrのソース端子および電源線３１に接続されるとともにソース端子が接続点Ｎaに接続される。なお、画素回路Ｐに供給される各信号の波形は第１実施形態（図３）と同様である。
【００５９】
図１４(a)に示されるように、初期化期間Ｔinitにおいて、保持容量Ｃの第２電極Ｌ2は駆動トランジスタＴdrのソース端子と導通する。したがって、第２電極Ｌ2には電源線３１から電位ＶHが供給される。また、図１４(b)に示されるように、書込期間Ｔwrtにおいては、保持容量Ｃの第２電極Ｌ2にデータ電位Ｖdataが供給されるとともに第１電極Ｌ1に初期化電位Ｖinitが供給される。一方、図１４(c)に示されるように、書込期間Ｔwrtに続く表示期間Ｔdspにおいては、第２スイッチング素子Ｔ2がオン状態に遷移することによって保持容量Ｃの第２電極Ｌ2の電位がその直前の電位Ｖdataから電位ＶHに変動する。この変動に伴って、保持容量Ｃの第１電極Ｌ1の電位は、書込期間Ｔwrtにて供給されていた電位Ｖinitから電位「Ｖinit＋（ＶH−Ｖdata）」に変動する。ここで、表示期間Ｔdspにおける駆動トランジスタＴdrのゲート端子とソース端子との間の電圧Ｖgsは保持容量Ｃの第１電極Ｌ1の電位と第２電極Ｌ2の電位との差分（Ｖgs＝ＶH−｛Ｖinit＋（ＶH−Ｖdata）｝）に相当するから、表示期間Ｔdspにおいて発光素子１７に流れる電流Ｉelは、駆動トランジスタＴdrが飽和領域で動作するとすれば以下の式（2c）によって表現される。
Ｉel＝(1/2）β（Ｖgs−Ｖth）2
＝(1/2）β［ＶH−｛Ｖinit＋（ＶH−Ｖdata）｝−Ｖth］2
＝(1/2）β（Ｖdata−Ｖinit−Ｖth）2      ……(2c)
このように本実施形態においても電流Ｉelは電位ＶHや電位ＶLに依存しないから、第１実施形態と同様の効果が得られる。加えて、本実施形態においては、駆動トランジスタＴdrがｐチャネル型とされているから、駆動トランジスタＴdrがｎチャネル型とされた第１実施形態ないし第４実施形態と比較して、駆動トランジスタＴdrのゲート端子に印加すべき電位を低減することができる。
【００６０】
本実施形態においても、第２実施形態のように画素回路Ｐに供給される信号の少なくともひとつが他の信号として兼用される構成や、第３実施形態または第４実施形態のように何れかの信号が初期化電位Ｖinitとして兼用される構成を採用することができる。具体的な態様を例示すれば以下の通りである。
【００６１】
（ａ）第１の態様  
図１５に示されるように、第１スイッチング素子Ｔ1のゲート端子を選択用トランジスタＴslのゲート端子とともに走査線１１０に接続することにより、走査信号Ｓsel[i]が第１制御信号Ｓ1[i]として兼用される構成としてもよい。この構成における各信号の波形は第２実施形態（図６）と同様となる。
【００６２】
書込期間Ｔwrtにおいては図１４(b)に示したように第１電極Ｌ1に初期化電位Ｖinitが供給されるとともに第２電極Ｌ2にデータ電位Ｖdataが供給され、表示期間Ｔdspにおいては図１４(c)に示したように第２電極Ｌ2の電位が電位ＶHに変動するとともに第１電極Ｌ1の電位が「Ｖinit＋（ＶH−Ｖdata）」に変動する。したがって、本態様においても電流Ｉelは電位ＶHや電位ＶLに依存しないから、第１実施形態と同様の効果が奏される。加えて、本態様によれば、選択用トランジスタＴslと第１スイッチング素子Ｔ1とが共通の信号（走査信号Ｓsel[i]）によって制御されるから、各々が別個の信号によって制御される場合と比較して構成が簡素化される。
【００６３】
（ｂ）第２の態様  
図１６に示されるように、第２スイッチング素子Ｔ2のゲート端子を第１スイッチング素子Ｔ1のゲート端子とともに第１制御線１１１に接続することにより、第１制御信号Ｓ1[i]が第２制御信号Ｓ2[i]として兼用される構成としてもよい。ただし、この構成においては、第２スイッチング素子Ｔ2がｐチャネル型のトランジスタとされる。
【００６４】
図１７に示されるように、本態様においては、初期化期間Ｔinitおよび書込期間Ｔwrtにおいてハイレベルとなる第１制御信号Ｓ1[i]が第１スイッチング素子Ｔ1および第２スイッチング素子Ｔ2に供給される。したがって、図１８(a)に示されるように、初期化期間Ｔinitにおいては第２スイッチング素子Ｔ2がオフ状態となることによって保持容量Ｃの第２電極Ｌ2はデータ線１３および駆動トランジスタＴdrのドレイン端子の何れにも導通しない。一方、図１８(b)および図１８(c)に示されるように、書込期間Ｔwrtおよび表示期間dspにおける画素回路Ｐの動作は図１４(b)および図１４(c)に図示した第５実施形態と同様となるから、本態様においても第５実施形態と同様の作用および効果が奏される。加えて、本態様によれば、第１スイッチング素子Ｔ1と第２スイッチング素子Ｔ2とが共通の信号（第１制御信号Ｓ1[i]）によって制御されるから、その各々が別個の信号によって制御される場合と比較して構成が簡素化される。
【００６５】
（ｃ）第３の態様  
図１９に示されるように、第２スイッチング素子Ｔ2のゲート端子を選択用トランジスタＴslのゲート端子とともに走査線１１０に接続することにより、走査信号Ｓsel[i]が第２制御信号Ｓ2[i]として兼用される構成としてもよい。なお、第２スイッチング素子Ｔ2はｐチャネル型のトランジスタとされる。この構成において画素回路Ｐに供給される各信号は第２の態様（図１７）と同様の波形となる。また、各期間における画素回路Ｐの等価回路は第５実施形態（図１４）と同様である。この構成によれば、第１実施形態と同様の効果に加え、選択用トランジスタＴslと第２スイッチング素子Ｔ2とが別個の信号によって制御される場合と比較して構成が簡素化されるという利点がある。
【００６６】
（ｄ）第４の態様  
以上に説明した第１ないし第３の態様を適宜に組み合わせることもできる。例えば、図２０に示されるように、第１スイッチング素子Ｔ1および第２スイッチング素子Ｔ2の各々のゲート端子が選択用トランジスタＴslのゲート端子とともに走査線１１０に接続された構成としてもよい。この態様においては、走査信号Ｓsel[i]が第１制御信号Ｓ1[i]および第２制御信号Ｓ2[i]として兼用される。なお、本態様においても、第２および第３の態様と同様に第２スイッチング素子Ｔ2はｐチャネル型のトランジスタとされる。
【００６７】
本態様における走査信号Ｓsel[i]は、図２１に示されるように第１実施形態における走査信号Ｓsel[i]と同様の波形となる。また、各期間における画素回路Ｐの等価回路は第１の態様と同様である。本態様によれば、選択用トランジスタＴslと第１スイッチング素子Ｔ1と第２スイッチング素子Ｔ2とが共通の信号（走査信号Ｓsel[i]）によって制御されるから、その各々が別個の信号によって制御される構成（第５実施形態）やこのうち２つの要素が共通の信号によって制御される構成（第１ないし第３の態様）と比較して構成が簡素化される。
【００６８】
（ｅ）第５の態様  
図２２に示されるように、第１スイッチング素子Ｔ1のドレイン端子を選択用トランジスタＴslのゲート端子とともに走査線１１０に接続することにより、選択用トランジスタＴslを制御するための走査信号Ｓsel[i]が初期化電位Ｖinitとして兼用される構成としてもよい。この構成において画素回路Ｐに供給される各信号は第１実施形態（図３）と同様である。
【００６９】
本態様においては、図２３(a)に示されるように、書込期間Ｔwrtにおいてハイレベルにある走査信号Ｓsel[i]の電位Ｖsel[i]_Hが初期化電位Ｖinitとして接続点Ｎbに供給される。したがって、表示期間Ｔdspにおける接続点Ｎbの電位は、図２３(b)に示されるように「ＶSsel[i]_H＋（ＶH−Ｖdata）」となるから、表示期間Ｔdspにおいて発光素子１７に流れる電流Ｉelは以下の式（2d）によって表現される。
Ｉel＝(1/2）β（Ｖdata−ＶSsel[i]_H−Ｖth）2      ……(2d)
このように本態様においても電流Ｉelは電位ＶHや電位ＶLに依存しないから、第１実施形態と同様の効果が奏される。加えて、本態様においては、初期化電位Ｖinitを独立に生成する必要がないから構成が簡素化される。
【００７０】
（ｆ）第６の態様  
以上に説明した第１ないし第５の態様を適宜に組み合わせることもできる。例えば、図２４に示されるように、第１スイッチング素子Ｔ1のゲート端子およびドレイン端子と第２スイッチング素子Ｔ2のゲート端子とが選択用トランジスタＴslのゲート端子とともに走査線１１０に接続された構成（すなわち図２０に図示した第４の態様と図２２に図示した第５の態様とを組み合わせた構成）としてもよい。この構成における走査信号Ｓsel[i]は図２１に図示された波形となり、各期間における画素回路Ｐの等価回路は図２３に示した構成となる。この態様によれば、以上に説明した各態様の画素回路Ｐと比較して構成が簡素化される。
【００７１】
＜Ｆ：変形例＞
各実施形態に対しては様々な変形を加えることができる。具体的な変形の態様を例示すれば以下の通りである。なお、以下に示す各態様を適宜に組み合わせてもよい。
【００７２】
（１）変形例１  
第１ないし第４実施形態においては画素回路Ｐの総てのスイッチング素子がｎチャネル型とされた構成を例示し、第５実施形態においては駆動トランジスタＴdrがｐチャネル型とされた構成を例示したが、画素回路Ｐの各スイッチング素子の導電型は以上の例示のほかにも適宜に変更される。
（２）変形例２  
また、以上に説明した各実施形態を適宜に組み合わせてもよい。例えば、画素回路Ｐを構成する総てのスイッチング素子がｎチャネル型とされた第１実施形態についても、第５実施形態の各態様と同様の構成を採用することができる。
【００７３】
（３）変形例３  
各実施形態においては有機ＥＬ材料を利用した発光素子１７を例示したが、これ以外の発光素子を利用した電気光学装置にも本発明は適用される。例えば、無機ＥＬ素子を利用した表示装置、電界放出ディスプレイ（ＦＥＤ：Field  Emission  Display）、表面導電型電子放出ディスプレイ（ＳＥＤ：Surface-conduction  Electron-emitter  Display）、弾道電子放出ディスプレイ（ＢＳＤ：Ballistic  electron  Surface  emitting  Display）、発光ダイオードを利用した表示装置といった各種の電気光学装置に対して各実施形態と同様の構成が採用される。
【００７４】
＜Ｇ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図２５は、各実施形態に係る電気光学装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置Ｄは発光素子１７に有機ＥＬ材料を使用しているので、視野角が広く見易い画面を表示できる。
【００７５】
図２６に、実施形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００７６】
図２７に、実施形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置Ｄに表示される。
【００７７】
なお、本発明に係る電気光学装置が適用される電子機器としては、図２５から図２７に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、電気光学装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置は使用される。本発明にいう電子回路とは、各実施形態のように表示装置の画素を構成する画素回路のほか、画像形成装置における露光の単位となる回路をも含む概念である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】各画素回路の構成を示す回路図である。
【図３】図２の画素回路に供給される信号の波形を示すタイミングチャートである。
【図４】図２の画素回路の動作を説明するための回路図である。
【図５】第２実施形態に係る画素回路の構成を示す回路図である。
【図６】図５の画素回路に供給される信号の波形を示すタイミングチャートである。
【図７】図５の画素回路の動作を説明するための回路図である。
【図８】第３実施形態に係る画素回路の構成を示す回路図である。
【図９】図８の画素回路に供給される信号の波形を示すタイミングチャートである。
【図１０】図８の画素回路の動作を説明するための回路図である。
【図１１】第４実施形態に係る画素回路の構成を示す回路図である。
【図１２】図１１の画素回路の動作を説明するための回路図である。
【図１３】第５実施形態に係る画素回路の構成を示す回路図である。
【図１４】図１３の画素回路の動作を説明するための回路図である。
【図１５】第１の態様に係る画素回路の構成を示す回路図である。
【図１６】第２の態様に係る画素回路の構成を示す回路図である。
【図１７】図１６の画素回路に供給される各信号の波形を示すタイミングチャートである。
【図１８】図１６の画素回路の動作を説明するための回路図である。
【図１９】第３の態様に係る画素回路の構成を示す回路図である。
【図２０】第４の態様に係る画素回路の構成を示す回路図である。
【図２１】図２０の画素回路に供給される各信号の波形を示すタイミングチャートである。
【図２２】第５の態様に係る画素回路の構成を示す回路図である。
【図２３】図２２の画素回路の動作を説明するための回路図である。
【図２４】第６の態様に係る画素回路の構成を示す回路図である。
【図２５】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図２６】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図２７】本発明に係る電子機器の具体的な形態を示す斜視図である。
【図２８】従来の構成における問題点を説明するための回路図である。
【符号の説明】
【００７９】
Ｄ……電気光学装置、Ｐ……画素回路、１０……基板、１１……制御線、１１０……走査線、１１１……第１制御線、１１２……第２制御線、１３……データ線、１７……発光素子、２０……駆動回路、２１……走査線駆動回路、２２……データ線駆動回路、２６……制御回路、２８……電源回路、３１……電源線、３２……接地線、３５……初期化用配線、Ｔdr……駆動トランジスタ、Ｔsl……選択用トランジスタ、Ｔ1……第１スイッチング素子、Ｔ2……第２スイッチング素子、Ｃ……保持容量、Ｌ1……第１電極、Ｌ2……第２電極、Ｓsel[i]……走査信号、Ｓ1[i]……第１制御信号、Ｓ2[i]……第２制御信号、Ｖinit……初期化電位。
【図１】
2006301159.tif 000003
【図２】
2006301159.tif 000004
【図３】
2006301159.tif 000005
【図４】
2006301159.tif 000006
【図５】
2006301159.tif 000007
【図６】
2006301159.tif 000008
【図７】
2006301159.tif 000009
【図８】
2006301159.tif 000010
【図９】
2006301159.tif 000011
【図１０】
2006301159.tif 000012
【図１１】
2006301159.tif 000013
【図１２】
2006301159.tif 000014
【図１３】
2006301159.tif 000015
【図１４】
2006301159.tif 000016
【図１５】
2006301159.tif 000017
【図１６】
2006301159.tif 000018
【図１７】
2006301159.tif 000019
【図１８】
2006301159.tif 000020
【図１９】
2006301159.tif 000021
【図２０】
2006301159.tif 000022
【図２１】
2006301159.tif 000023
【図２２】
2006301159.tif 000024
【図２３】
2006301159.tif 000025
【図２４】
2006301159.tif 000026
【図２５】
2006301159.tif 000027
【図２６】
2006301159.tif 000028
【図２７】
2006301159.tif 000029
【図２８】
2006301159.tif 000030