(57)【要約】      （修正有）【課題】  ＤＬＬ回路を内蔵する集積回路装置の内部動作に起因するＤＬＬ回路の特性をチェックできる試験方法及びかかる試験ができる集積回路装置を提供する。【解決手段】  集積回路装置１０は，基準クロックＤＱＳから所定の位相遅れたサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を生成するＤＬＬ回路，基準クロックＤＱＳに同期して入力されるデータを取り込む入力回路Ｓ／Ｐ，外部メモリ２０へのアクセス制御を行い当該データに対して所定の処理を行う複数の機能ブロックからなる機能マクロ３０を有する。試験方法は，試験装置から外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験プログラムをダウンロードする工程，試験プログラムによりこの機能ブロックを動作させる工程，この機能ブロックの動作により生成されるデータを期待値データと比較する工程，及び生成データが期待値データと異なるとき不良と判定する工程を有する。【選択図】    図３
2006226732.tif 000002
【特許請求の範囲】
【請求項１】
外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路の試験方法において，
機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，
前記試験方法は，試験装置から前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験プログラムをダウンロードする工程と，
前記機能マクロに当該試験プログラムを実行させて前記一部の機能ブロックを動作させる工程と，
前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定をする工程と，
当該動作判定で生成データが期待値データと異なるときに不良と判定する工程とを有することを特徴とする集積回路の試験方法。
【請求項２】
請求項１において，
前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとすることを特徴とする集積回路の試験方法。
【請求項３】
外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，
機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，
更に，試験モード信号に応答して，前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験制御回路を有し，
当該試験制御回路は，前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定結果を出力することを特徴とする集積回路。
【請求項４】
請求項３において，
前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記複数の機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとすることを特徴とする集積回路。
【請求項５】
外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，
試験モード信号に応答して，前記機能マクロに前記外部メモリへのバースト読み出し動作を繰り返し行わせる試験制御回路を有し，
当該試験制御回路は，前記外部メモリから読み出された入力データを期待値データと比較して動作判定結果を出力することを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ回路を内蔵する集積回路装置及びその試験方法に関し、特に、ＤＬＬ回路の遅延精度を試験することができる集積回路装置及びその試験方法に関する。
【背景技術】
【０００２】
ＤＬＬ回路は，集積回路装置内に基準クロックと所定の位相差を有するタイミングクロックを生成する。大容量で高速な半導体メモリである，ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronized ＤＲＡＭ）を外部メモリとして接続された集積回路装置が，ＳＤＲＡＭからストローブ信号に同期して出力されるシリアルデータを入力する場合，その入力回路は，基準となるストローブ信号から９０°と２７０°位相遅延したタイミングクロックをサンプリングタイミングとして，シリアルデータをサンプリングし内部に取り込む。
【０００３】
図１は，ＤＬＬ回路を内蔵する集積回路装置の一例を示す図である。この集積回路１０は，ＤＤＲ−ＳＤＲＡＭからなる外部メモリ２０と接続され，この外部メモリ２０からデータを読み出し，そのデータに所定の処理を行う。この所定の処理は，機能マクロ３０により行われる。機能マクロ３０は，ＣＰＵバスを介して接続されたＣＰＵとインターフェースＩＦと内部メモリＭＥＭとを有し，更に上記所定の処理を行うために必要な専用ハードウエアからなる機能ブロック群ＦＢを有する。そして，機能ブロック群ＦＢへの入力ＩＮに対して，機能ブロック群ＦＢが外部メモリ２０にアクセスしながら所定の処理を行い，処理結果ＯＵＴを出力する。また，ＣＰＵが内部メモリＭＥＭ内のプログラムを実行することにより，機能ブロックＦＢ内のハードウエアを制御する。この機能マクロ３０は，一例として，後述するＭＰＥＧエンコーダであり，ビデオ入力ＩＮを入力し，その入力画像データを外部メモリ２０に格納し，その入力画像データにアクセスしながら符号化処理を行い，ストリームデータＯＵＴを出力する。
【０００４】
高速大容量メモリであるＤＤＲ−ＳＤＲＡＭ２０は，高速動作故，ストローブ信号ＤＱＳに同期してデータＤＱを出力する。ストローブ信号ＤＱＳは，基準クロックであり，そのストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジに同期して，データＤＱをシリアルに出力する。したがって，かかる外部メモリ２０からデータを読み出す場合，集積回路装置１０は，ストローブ信号ＤＱＳに同期したタイミングで入力データＤＱをサンプリングする必要がある。
【０００５】
図２は，ＤＤＲ−ＳＤＲＡＭのストローブ信号とデータとの関係を示す図である。図示されるとおり，ＤＤＲ−ＳＤＲＡＭからなる外部メモリ２０は，ストローブ信号ＤＱＳに同期して，データＤＱをシリアルに出力する。したがって，集積回路装置１０は，ストローブ信号ＤＱＳを基準クロックとして，９０°位相遅れのタイミングと２７０°位相遅れのタイミングを有するサンプリングクロックＣＬＫ１を生成し，かかるサンプリングクロックＣＬＫ１のタイミングで，シリアル入力データＤＱをサンプリングし内部に取り込む。
【０００６】
図１に示すとおり，集積回路装置１０は，このサンプリングクロックＣＬＫ１として，９０°遅れのクロックＣＬＫ９０と２７０°遅れのクロックＣＬＫ２７０とを生成するＤＤＬ（Delayed Lock Loop）回路ＤＬＬを有する。更に，集積回路装置１０は，このサンプリングクロックに同期してシリアル入力データＤＱを取り込み，パラレルに変換して機能ブロックＦＢに供給するシリアル・パラレル変換入力回路Ｓ／Ｐ１，Ｓ／Ｐ２を有する。入力回路Ｓ／Ｐ１は，クロックＣＬＫ９０のタイミングで入力データＤＱを取り込み，入力回路Ｓ／Ｐ２は，クロックＣＬＫ２７０のタイミングで入力データＤＱを取り込む。
【０００７】
機能ブロックＦＢ内には，外部メモリ２０のメモリコントローラが設けられ，外部メモリ２０にアクセスする場合，必要なアドレスＡＤＤと制御信号ＣＯＮとを外部メモリ２０に供給し，制御信号に対応して，データの読み出しまたはデータの書き込みを行う。外部メモリ２０から出力されるシリアル入力データＤＱは高速に供給されるので，サンプリングクロックＣＬＫ９０，ＣＬＫ２７０のタイミングが高精度に生成されなければ，正しい入力データＤＱを取り込むことができない。
【０００８】
図２には，サンプリングクロックのタイミングが乱れた場合の例が示されている。サンプリングクロックＣＬＫ２は，シリアル入力データＤＱのタイミングと整合せず，この場合，入力回路Ｓ／Ｐ１，Ｓ／Ｐ２は，正しくないタイミングで入力データＤＱをサンプリングしてしまう。つまり，サンプリングクロックＣＬＫ２は，最初はシリアル入力データＤＱの中央のタイミングに整合しているが，その遅延量が大きいため，最後はシリアル入力データＤＱの中央のタイミングからずれてしまっている。その結果，正しい入力データをサンプリングすることができず，データ読み出しが誤動作となる。
【０００９】
一般に，ＤＬＬ回路の遅延特性は，集積回路装置１０の内部電源の変動により大きな影響を受ける。例えば，集積回路装置１０内の機能マクロ３０がアクティブに動作するとき，大きな電源電流が発生し内部電源電圧を変動させ電源ノイズを発生させる。これにより，ＤＬＬ回路内の遅延回路の遅延特性が影響を受けて，生成されるサンプリングクロックＣＬＫ９０，ＣＬＫ２７０のタイミングがずれてしまう。そして，この遅延特性への影響は，集積回路装置のトランジスタ特性のばらつきに依存するので，チップによって大きな遅延特性への影響を受けるチップとさほど影響を受けないチップとが存在する。したがって，遅延特性への影響の大きいものと小さいものとを出荷試験で判別し，影響が大きく出るチップを除外しなければならない。
【００１０】
集積回路装置の試験については，種々のものが提案されており，以下の特許文献１はその一例である。
【特許文献１】特開２００３−１３９８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の不良動作は，機能マクロが所定の処理を実行する時に外部メモリ２０にアクセスしデータを読み出す時に発生する。機能マクロ３０による動作で内部電源が変動し，ＤＬＬ回路の遅延特性に影響が与えられるのがその原因と考えられる。そこで，このような不良動作を伴う集積回路装置であるか否かを試験するためには，例えば，集積回路装置１０に入力ＩＮを与えて所定の処理を実行させ，その時のＤＬＬ回路が生成するサンプリングクロックＣＬＫ９０，ＣＬＫ２７０と，ストローブ信号ＤＱＳとのタイミング関係をモニタすれば良い。しかし，高精度のタイミングを要求されるサンプリングクロックＣＬＫ９０，ＣＬＫ２７０を，外部のテスタからモニタすることは，必ずしも容易でない。例えば，外部テスタへの出力端子による遅延特性を除去することができないし，更に，そのような出力端子を設けることで，サンプリングクロックＣＬＫ９０，ＣＬＫ２７０の内部配線に無用の寄生容量が付加され，サンプリングクロックのタイミングに悪影響を与えるからである。
【００１２】
また，機能マクロ３０に対して，通常の入力データＩＮを供給し，通常の処理を実行させ，その処理結果ＯＵＴが期待値と同じか否かをチェックすることで，間接的にＤＬＬ回路特性をチェックすることもできる。しかしながら，機能マクロ３０の処理工程が長い場合は，試験工程が長くなり，出荷試験のコストアップになり好ましくない。
【００１３】
そこで，本発明の目的は，ＤＬＬ回路を内蔵する集積回路装置の内部動作に起因するＤＬＬ回路の特性をチェックすることができる試験方法及びかかる試験を行うことができる集積回路装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために，本発明の第１の側面によれば，外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路の試験方法において，機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，前記試験方法は，試験装置から前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験プログラムをダウンロードする工程と，前記機能マクロに当該試験プログラムを実行させて前記一部の機能ブロックを動作させる工程と，前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定をする工程と，当該動作判定で生成データが期待値データと異なるときに不良と判定する工程とを有することを特徴とする。
【００１５】
上記の第１の側面によれば，機能マクロ内の複数の機能ブロックの内，外部メモリへの読み出し動作を伴う一部の機能ブロックのみを動作させることで，機能マクロの動作中に発生する可能性のあるＤＬＬ回路の誤動作を検出することができる。そして，一部の機能ブロックのみを動作させるので，機能マクロ内の全ての機能ブロックを動作させる場合に比較して，試験時間を短縮することができ，試験コストを下げることができる。
【００１６】
上記の第１の側面において，好ましい実施例では，前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとする。これらの機能ブロックは，外部メモリへのバーストリード動作を伴うので，試験工程においてかかる機能ブロックを動作させることで，外部メモリへのリード動作を伴う内部動作を再現することができ，ＤＬＬ回路の誤動作をチェックすることができる。上記一部の機能ブロックによる動作は疑似エンコード動作であり，試験時間を短くすることができる。
【００１７】
上記の課題を解決するために，本発明の第２の側面によれば，外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，更に，試験モード信号に応答して，前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験制御回路を有し，当該試験制御回路は，前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定結果を出力することを特徴とする。
【００１８】
上記の第２の側面によれば，試験制御回路が，機能マクロ内の複数の機能ブロックの内，外部メモリへの読み出し動作を伴う一部の機能ブロックのみを動作させることで，機能マクロの動作中に発生する可能性のあるＤＬＬ回路の誤動作を検出することができる。一部の機能ブロックのみを動作させることで試験時間を短縮することができ，試験コストを下げることができる。
【００１９】
上記の第２の側面において，好ましい実施例では，前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記複数の機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとする。
【００２０】
上記の課題を解決するために，本発明の第３の側面によれば，外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，試験モード信号に応答して，前記機能マクロに前記外部メモリへのバースト読み出し動作を繰り返し行わせる試験制御回路を有し，当該試験制御回路は，前記外部メモリから読み出された入力データを期待値データと比較して動作判定結果を出力することを特徴とする。
【００２１】
上記の第３の側面によれば，試験制御回路が試験モード信号に応答して外部メモリへのバースト読み出し動作を繰り返させるので，ＤＬＬ回路と入力回路による外部メモリからの入力データの入力動作が繰り返される。そして，試験制御回路が，外部メモリから読み出された入力データを期待値データと比較することで，ＤＬＬ回路の誤動作を検出することができる。これによれば，機能マクロの動作を行うことなくＤＬＬ回路の誤動作の原因となるバースト読み出し動作を再現でき，試験工程を短時間にすることができる。
【発明の効果】
【００２２】
上記の発明によれば，試験時間を短くして試験コストを下げることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２４】
図３は，第１の実施の形態におけるテスタ装置と集積回路装置とを示す図である。集積回路装置１０は，図１と同じであり，ＤＬＬ回路と，入力回路としてのシリアル・パラレル回路Ｓ／Ｐと，機能マクロ３０とを有する。機能マクロ３０は，外部メモリ２０にアクセス可能に構成された機能ブロック群ＦＢを有し，テスタ装置１００からの入力データＩＮと外部メモリ２０から入力した入力データＤｉｎに対して所定の処理を行い，所定の出力データＤｏｕｔを外部メモリ２０に書き込む。テスタ装置１００は，集積回路装置１０に接続され，外部メモリ２０を含んでいる。したがって，テスタ装置１００は，外部メモリ２０に所望のテスト用データを格納し，所望のテスト用入力データＩＮを機能ブロック群ＦＢに供給し，機能ブロック群ＦＢに外部メモリ２０への読み出し動作を含む試験用の処理を実行させ，ＣＰＵに処理結果と期待値とを比較させ，その比較判定結果をインターフェースＩＦから受信する。機能ブロック群ＦＢは，試験用の処理の実行中に，外部メモリ２０への読み出し動作，例えばバースト読み出し動作を行い，入力データＤｉｎを入力する。そして，ＣＰＵが，機能ブロック群ＦＢにより生成された処理結果が期待値データと一致するか否かをチェックし，その試験結果をインターフェースＩＦからテスタ装置１００に出力する。テスタ装置１００は，外部メモリ２０を含む構成であり，前記機能ブロック群ＦＢが読み出すデータを所望の試験データに設定することができる。そして，試験データにより生成される処理結果と，試験データから生成されるべき期待値とをＣＰＵにより比較させ，その判定結果が不一致の時に，ＤＬＬ回路が生成するサンプリングクロックＣＬＫ９０，ＣＬＫ２７０のタイミングずれの発生を間接的に検出することができる。
【００２５】
図４は，集積回路装置の機能マクロ３０の具体的構成例を示す図である。この例では，機能マクロ３０はＭＰＥＧデコーダであり，図中太い矢印はデータの流れを示している。ＭＰＥＧデコーダ３０の機能ブロック群ＦＢは，ＣＰＵからの指令に対応して機能ブロック群４１〜４７を制御するブロック制御部４０と，専用ハードウエア回路からなる機能ブロック群４１〜４７と，外部メモリ２０のアクセス制御を行うメモリ制御部４８とを有する。機能ブロック群は，ビデオ入力信号ＩＮを入力し，メモリ制御部４８を介して外部メモリ２０に一時的に格納するビデオ入力部４１と，フレーム間の画像の動き方向を探索する動き探索部４２と，予測画生成部４３と，離散コサイン変換及び逆離散コサイン変換部４４と，量子化・逆量子化部４５と，量子化されたデータを圧縮する可変長符号化部４６と，映像データと音声データなどを多重化してストリーム出力ＳＯＵＴを出力する多重化部４７とを有する。
【００２６】
機能マクロ３０は，ビデオ入力信号ＩＮの入力に応答して，ＣＰＵが内部メモリＭＥＭ内のＭＰＥＧデコーダ制御プログラムを実行して，機能ブロック群４１〜４７の動作を制御する。つまり，ＣＰＵからブロック制御部４０に動作指令を与えることで，ブロック制御部４０が各機能ブロックの動作を制御する。各機能ブロック４１〜４７は，それぞれの機能を有する専用のハードウエアブロックであり，動作指示に応答して各処理を実行する。また，各機能ブロック４１〜４７は，必要に応じて外部メモリ２０へのアクセスをメモリ制御部４８に依頼し，メモリ制御部４８は，外部メモリ２０への書き込み動作や読み出し動作を行う。この読み出し動作には，バーストリード動作が含まれる。
【００２７】
上記の機能ブロック４１〜４７のうち，予測画生成部４３とＤＣＴ／ＩＤＣＴ部４４とＱ／ＩＱ部４５とは，その処理において外部メモリ２０へのバースト読み出し動作を伴う。したがって，これらの機能ブロックが動作するときに，特に，長いバースト読み出しが頻出し，図２で説明したような内部動作による電源変動を起因とするＤＬＬ回路の遅延特性の変動が生じやすく，サンプリングクロックのタイミングずれが発生しやすい。よって，これらの機能ブロックを動作させ，その時に外部メモリからの入力データに対応するこれら機能ブロックによる処理結果が期待値と一致するかをチェックすることで，ＤＬＬ回路の誤動作を検出することができる。つまり，試験工程においてビデオ入力信号ＩＮを与えて，そのデコード処理結果であるストリーム出力をチェックする必要はない。
【００２８】
図５は，ＤＬＬ回路の構成図である。ＤＬＬ回路は，基準クロックＲ−ＣＬＫであるストローブ信号ＤＱＳを遅延させて，９０°と２７０°の位相遅れのタイミングクロックＣＬＫ９０，ＣＬＫ２７０を生成する。これらのタイミングクロックが入力回路Ｓ／Ｐのサンプリングクロックとして利用される。図５のＤＬＬ回路は，基準クロックＲ−ＣＬＫをそれぞれ９０°遅延させる遅延回路６０〜６２と７０〜７３を有する。４つの遅延回路７０〜７３は，基準クロックＲ−ＣＬＫをシリアルに遅延させて，可変クロックＶ−ＣＬＫを生成する。そして，位相比較器７４が，可変クロックＶ−ＣＬＫと基準クロックＲ−ＣＬＫとを位相比較し，位相比較信号７５を生成する。遅延制御回路７６は，この位相比較信号７５にしたがって遅延制御信号７７を生成し，可変クロックＶ−ＣＬＫと基準クロックＲ−ＣＬＫとの位相が一致するように遅延回路７０〜７３の遅延量を制御する。この遅延ループ制御により，可変クロックＶ−ＣＬＫは，基準クロックＲ−ＣＬＫと３６０°の位相遅れのクロックに制御される。この遅延ループには，４つの遅延回路７０〜７３が設けられているので，各遅延回路は，基準クロックＲ−ＣＬＫに対して９０°の遅延特性を有することになる。
【００２９】
同様に，遅延回路６０〜６２も同じ遅延制御信号７７により遅延制御されるので，各遅延回路６０〜６２も９０°の遅延特性となる。その結果，遅延回路６０は，基準クロックＲ−ＣＬＫから９０°位相遅延したサンプリングクロックＣＬＫ９０を出力し，遅延回路６２は，２７０°位相遅延したサンプリングクロックＣＬＫ２７０を出力する。
【００３０】
これらの遅延回路６０〜６２，７０〜７３は，例えばＣＭＯＳゲートを縦列に接続した回路であり，電源ノイズにより電源レベル（グランドレベルと電源レベルの両方）が変動すると，そのゲートの遅延時間も変動する。したがって，内部回路動作に伴う電源ノイズレベルに応じてそれらの遅延特性が変動し，サンプリングクロックのタイミングもずれることになる。
【００３１】
図６は，第１の実施の形態における試験方法のフローチャート図である。第１の実施の形態では，テスト装置１００から機能マクロ３０のホストインターフェースＩＦを介して内部メモリＭＥＭに試験プログラムをダウンロードし，ＣＰＵにその試験プログラムを実行させて，機能ブロック群の一部のブロックにより擬似的なＭＰＥＧエンコード処理を実行させ，ＣＰＵにその擬似的エンコード結果と期待値とを比較させ，比較結果をインターフェースＩＦを介してテスタ装置１００に出力させる。
【００３２】
図６には，テスタ装置１００による制御工程を実線のブロックで，集積回路装置内の動作を破線のブロックでそれぞれ示している。まず，テスタ装置１００は，試験プログラムをインターフェースＩＦを介して内部メモリＭＥＭにダウンロードする（Ｓ１０）。そして，ＣＰＵに試験プログラムを実行開始させる（Ｓ１２）。この試験プログラムは，通常のＭＰＥＧエンコード制御プログラムと異なり，機能ブロック群の一部の機能ブロックのみを動作させて疑似エンコード処理を行わせるものである。ＣＰＵが試験プログラムを実行することで，機能ブロック群ＦＢ内の予測画生成部４３が動作し（Ｓ１４），離散コサイン変換部４４が動作し（Ｓ１６），そして，量子化部４５が動作する（Ｓ１８）。これらの機能ブロックの動作は，外部メモリ２０に対するバーストリード動作を伴う。外部メモリ２０は，テスタ装置１００内に設けられているので，このバーストリードに対してテスタ装置１００は，試験用のデータを出力し，それに対してそれぞれのブロックの処理を行わせることができる。したがって，テスタ装置１００には，この疑似エンコード処理結果は既知であり，その期待値はダウンロードにより内部メモリＭＥＭに格納されている。そして，ＣＰＵは，疑似エンコード処理結果を量子化部４５から読み出し，期待値と比較判定し，その判定結果をインターフェースＩＦを介してテスタ装置１００に出力する（Ｓ２０）。
【００３３】
試験プログラムにより，上記の疑似エンコード処理Ｓ１４，Ｓ１６，Ｓ１８，Ｓ２０が所定の回数Ｎだけ繰り返される（Ｓ２２）。そして，その後，テスタ装置１００は，試験プログラムを内部メモリＭＥＭから削除する。テスタ装置１００は，前記の判定結果を集計して，試験対象の集積回路装置１０の良品，不良品を判断する。疑似エンコード処理により実際のエンコード動作と同様の内部電源電流が発生し電源ノイズが発生する。そのような状況下において，外部メモリから読み出したデータに疑似エンコード処理を行った結果が期待値と一致していれば，ＤＬＬ回路が生成したサンプリングクロックを利用した入力データの入力動作に誤動作は発生しなかったものとみなすことができ，結果が期待値と不一致であれば，誤動作が発生したものと間接的にみなすことができる。
【００３４】
図７は，第２の実施の形態における集積回路装置とテスタ装置とを示す図である。この実施の形態では，集積回路装置１０がテスト制御回路３２を内蔵する。このテスト制御回路３２は，一種のシーケンサであり，テストモード信号ＴＥＳＴｍに応答して前述した疑似エンコード動作に必要なシーケンス制御を行い，疑似エンコード結果を期待値と比較して，判定結果ＪＲを出力する。つまり，テスタ装置１００から試験プログラムをダウンロードする代わりに，ＣＰＵに代わって疑似エンコード動作を機能ブロック群ＦＢ内の予測画生成部４３と，離散コサイン変換部４４と，量子化部４５とを動作させる。テスト制御回路５０と機能ブロック群ＦＢとの関係は，図４に示されている。つまり，テスト制御回路５０は，ＣＰＵと同様にブロック制御部４０を介して機能ブロック群の動作を制御する。
【００３５】
図８は，テスト制御回路５０の構成図である。このテスト制御回路５０は，テストモード信号ＴＥＳＴｍに応答してテストモード指令信号Ｉ５１をＣＰＵに供給し，ＣＰＵによる制御に代えてテスト制御回路５０によるシーケンス制御を実行可能にする。テストモード指令部５１からのシーケンス信号Ｓ５１に応答して，予測画生成指令部５２が予測画生成指令信号Ｉ５２を機能ブロック群ＦＢに供給する。それに応答して，ブロック制御部４０は予測画生成部４３を動作させる。予測画生成指令部５２からのシーケンス信号Ｓ５２に応答して，離散コサイン変換指令部５３が離散コサイン変換指令信号Ｉ５３を機能ブロック群ＦＢに供給する。それに応答して，ブロック制御部４０は離散コサイン変換部４４を動作させる。更に，離散コサイン変換指令部５３からのシーケンス信号Ｓ５３に応答して，量子化指令部５４は，量子化指令信号Ｉ５４を出力する。これに応答して，ブロック制御部４０は量子化部４５を動作させる。その後，量子化指令部５４からのシーケンス信号Ｓ５４に応答して，比較部５５は，量子化部４５が生成した疑似エンコード信号ＥＮＣを，期待値と比較し，判定結果信号ＪＲを出力する。この判定結果信号ＪＲは，テスタ装置１００に出力される。
【００３６】
テスタ装置１００は，試験モード信号ＴＥＳＴｍを供給するにあたり，上記の疑似エンコード動作の繰り返し回数ＣＮＴをカウンタ５６にセットする。そして，カウンタ５６は，比較部５５からのシーケンス信号Ｓ５５に応答して，カウンタ５６のカウント値ＣＮＴをデクリメント（−１）する。そして，カウンタ５６からのシーケンス信号Ｓ５６に応答して，終了検出部５７が，カウント値がゼロに達していなければシーケンス信号Ｓ５７を予測画生成指令部５２に与える。その結果，上記のシーケンス制御が繰り返し回数ＣＮＴだけ繰り返される。カウント値がゼロに達すれば，終了検出部５７は，試験終了信号ＴＥＮＤをテスタ装置１００に出力する。
【００３７】
テスト制御回路５０の各指令部５１〜５４は，いずれも遅延機能を有するフリップフロップにより構成可能であり，比較的簡単な回路を集積回路装置１０内に設けるだけでよい。
【００３８】
第２の実施の形態でも，シーケンサであるテスト制御回路５０により，機能ブロック群ＦＢ内の一部の機能ブロック４３，４４，４５だけを動作させて，テスタ内の外部メモリにバーストリード動作をしながら疑似エンコード処理を行う。そして，疑似エンコード信号を期待値と比較し，その判定結果ＪＲをテスタ装置１００に返す。したがって，内部動作による電源ノイズ発生環境下におけるＤＬＬ回路からのサンプリングクロックを利用した入力回路の誤動作を，間接的にチェックすることができる。
【００３９】
図９は，第３の実施の形態におけるテスト制御回路の構成図である。このテスト制御回路５０もシーケンサであり，テストモード指令部５１と，バーストリード指令部５８と，比較部５９とを有する。テスタ装置１００からのテストモード信号ＴＥＳＴｍに応答して，テストモード指令部５１がテストモード指令信号Ｉ５１を出力し，ＣＰＵにテストモードであることを通知する。そして，テストモード指令部５１のシーケンス信号Ｓ５１に応答して，バーストリード指令部５８が，バーストリード指令信号Ｉ５８を出力する。このバーストリード指令信号Ｉ５８は，機能ブロック群ＦＢ内の信号線４９を介してメモリ制御回路４８に与えられ，外部メモリ２０に対してバーストリード動作を指令する。このバーストリードにより外部メモリ２０から入力される入力データＤｉｎが，比較部５９で期待値と比較され，比較判定結果信号ＪＲがテスタ装置１００に出力される。テスタ装置１００は，バーストリードに応答して所定の試験データをリードデータとして集積回路装置に出力する。試験データとしては，あらかじめ決めた特定のデータや疑似乱数データが用いられる。
【００４０】
第３の実施の形態では，機能ブロック群ＦＢ内のＭＰＥＧエンコーダの機能ブロックは動作させずに，ＤＬＬ回路のタイミングずれの原因となるバーストリード動作のみをメモリ制御部４８に行わせる。そして，それに応答して入力される入力データＤｉｎを期待値と比較し，一致するか否かの判定結果信号ＪＲをテスタ装置１００に返信する。それにより，ＤＬＬ回路が生成するサンプリングクロックが適切な遅延特性で生成されているか否かを，入力データＤｉｎが期待値と等しいか否かにより，間接的に確認することができる。
【００４１】
図９において，図８のカウンタ５６と終了検出部５７を設けることにより，バーストリード指令部５８からのバーストリード指令信号Ｉ５８の出力を繰り返し回数ＣＮＴだけ繰り返させるようにしても良い。その場合は，バーストリード指令部５８は，単に遅延機能を有するフリップフロップで構成することができる。
【００４２】
他の実施例として，第１の実施の形態における試験プログラムを，バーストリードを繰り返すプログラムにしてもよい。その場合は，試験プログラムは，ＣＰＵにバーストリード動作をメモリ制御部４８に繰り返させ，入力データＤｉｎを期待値と比較し，判定結果をインターフェースＩＦからテスタ装置１００に出力させる。
【００４３】
更に，他の実施例として，第２の実施の形態におけるテスト制御回路３２が，機能ブロック群ＦＢ内の特定の機能ブロック，例えば，予測画生成部４３を繰り返し動作させるシーケンサであっても良い。予測画生成部４３は，一旦外部メモリ２０に格納したデータをバースト読み出ししながら処理を行うので，この予測画生成部４３がその動作を繰り返すことにより，電源ノイズに起因するＤＬＬ回路の遅延特性のチェックを行うことができる。
【００４４】
以上の実施の形態をまとめると，以下の付記の通りである。
【００４５】
（付記１）外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路の試験方法において，
機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，
前記試験方法は，試験装置から前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験プログラムをダウンロードする工程と，
前記機能マクロに当該試験プログラムを実行させて前記一部の機能ブロックを動作させる工程と，
前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定をする工程と，
当該動作判定で生成データが期待値データと異なるときに不良と判定する工程とを有することを特徴とする集積回路の試験方法。
【００４６】
（付記２）付記１において，
前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとすることを特徴とする集積回路の試験方法。
【００４７】
（付記３）付記１または２において，
前記一部の機能ブロックは，前記外部メモリに対してバースト読み出し動作を行うことを特徴とする集積回路の試験方法。
【００４８】
（付記４）外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，
機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，
更に，試験モード信号に応答して，前記機能マクロの前記複数の機能ブロックのうち前記外部メモリへの読み出し動作を行う一部の機能ブロックだけを動作させる試験制御回路を有し，
当該試験制御回路は，前記一部の機能ブロックの動作により生成されるデータを期待値データと比較して動作判定結果を出力することを特徴とする集積回路。
【００４９】
（付記５）付記４において，
前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記複数の機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，それらブロックのうち，前記予測画生成ブロックと離散コサイン変換ブロックと量子化ブロックとを前記一部の機能ブロックとすることを特徴とする集積回路。
【００５０】
（付記６）付記４において，
前記機能マクロは，ＭＰＥＧエンコーダを有し，当該ＭＰＥＧエンコーダは，前記複数の機能ブロックとして，動き探索ブロックと，予測画生成ブロックと，離散コサイン変換ブロックと，量子化ブロックと，可変長符号化ブロックと，多重化ブロックとを有し，
前記試験制御回路は，当該ブロックのいずれかのブロックを繰り返し動作させることを特徴とする集積回路。
【００５１】
（付記７）外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路において，
試験モード信号に応答して，前記機能マクロに前記外部メモリへのバースト読み出し動作を繰り返し行わせる試験制御回路を有し，
当該試験制御回路は，前記外部メモリから読み出された入力データを期待値データと比較して動作判定結果を出力することを特徴とする集積回路。
【００５２】
（付記８）外部メモリから基準クロックに同期した入力データを入力する集積回路装置であって，前記基準クロックから所定の位相遅れたサンプリングクロックを生成するＤＬＬ回路と，当該サンプリングクロックに応答して前記基準クロックに同期して入力される入力データを取り込む入力回路と，前記外部メモリへのアクセス制御を行い当該入力データに対して所定の処理を行う機能マクロとを有する集積回路の試験方法において，
機能マクロは，前記所定の処理を行うための複数の機能ブロックを有し，
前記試験方法は，試験装置から前記機能マクロに前記外部メモリへのバースト読み出し動作を繰り返し行わせる試験プログラムをダウンロードする工程と，
前記機能マクロに当該試験プログラムを実行させて前記外部メモリへのバースト読み出し動作を繰り返し動作させる工程と，
前記バースト読み出し動作により読み出された入力データを期待値データと比較して動作判定をする工程と，
当該動作判定で生成データが期待値データと異なるときに不良と判定する工程とを有することを特徴とする集積回路の試験方法。
【図面の簡単な説明】
【００５３】
【図１】ＤＬＬ回路を内蔵する集積回路装置の一例を示す図である。
【図２】ＤＤＲ−ＳＤＲＡＭのストローブ信号とデータとの関係を示す図である。
【図３】第１の実施の形態におけるテスタ装置と集積回路装置とを示す図である。
【図４】集積回路装置の機能マクロ３０の具体的構成例を示す図である。
【図５】ＤＬＬ回路の構成図である。
【図６】第１の実施の形態における試験方法のフローチャート図である。
【図７】第２の実施の形態における集積回路装置とテスタ装置とを示す図である。
【図８】テスト制御回路５０の構成図である。
【図９】第３の実施の形態におけるテスト制御回路の構成図である。
【符号の説明】
【００５４】
１０：集積回路装置      ２０：外部メモリ      ３０：機能マクロ
ＦＢ：機能ブロック群    Ｓ／Ｐ：入力回路
１００：テスタ装置      ＭＥＭ：内部メモリ
ＤＱ：データ            ＤＱＳ：ストローブ信号（基準クロック）
ＣＬＫ９０，ＣＬＫ２７０：サンプリングクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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