(57)【要約】【課題】暗電流を減らすイメージセンサー及びその製造方法を提供する。【解決手段】ＣＭＯＳイメージセンサーは、受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置したインジウムドーピング層を含むアクティブ単位ピクセルを含む。【選択図】図４
2006310835.tif 000002
【特許請求の範囲】
【請求項１】
受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置したインジウムドーピング層を含むアクティブ単位ピクセルを含むことを特徴とするＣＭＯＳイメージセンサー。
【請求項２】
前記不純物層のインジウム濃度は、約１×１０１５〜１×１０１９ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項３】
前記受光素子は、Ｎ型フォトダイオード領域と、前記Ｎ型フォトダイオード領域と前記基板の表面領域に位置するＰ型ピニング層と、を含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項４】
前記伝送ゲートは、前記基板の表面に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極と、第１及び第２側壁スペーサと、を含むことを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
【請求項５】
前記ピニング層の最上表面は、前記基板の最上表面より高いことを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
【請求項６】
前記ピニング層は、前記基板の最上表面に形成された第１部分と、前記第１部分の最上表面に位置する第２部分と、を含むことを特徴とする請求項５に記載のＣＭＯＳイメージセンサー。
【請求項７】
前記フローティング拡散領域の最上表面は、前記基板の最上表面より高いことを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
【請求項８】
前記フローティング拡散領域は、前記基板の最上表面に形成された第１部分と、前記第１部分の最上表面に位置する第２部分と、を含むことを特徴とする請求項７に記載のＣＭＯＳイメージセンサー。
【請求項９】
前記ゲート電極と前記ゲート絶縁膜との一部は、前記基板の表面に形成されたリセス内に位置することを特徴とする請求項４に記載のＣＭＯＳイメージセンサー。
【請求項１０】
前記基板内に形成された少なくとも一つのＰ型分離ウェルを含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項１１】
前記Ｐ型分離ウェルの不純物は、インジウムと異なることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
【請求項１２】
前記Ｐ型分離ウェルの不純物は、弗化硼素（ＢＦ２）及び／または硼素（Ｂ）であることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
【請求項１３】
前記基板内の所定深さに位置して、前記少なくとも一つのＰ型分離ウェルと接触する埋沒されたＰ型ドーピング領域をさらに含むことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサー。
【請求項１４】
前記基板内に所定深さに位置して、埋沒されたギャザリング層をさらに含み、前記ギャザリング層は４族元素を含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項１５】
少なくとも一つのＰ型ウェルと、受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置するＰ型ドーピング層と、を含むアクティブ単位ピクセルであり、前記Ｐ型ドーピング層の不純物の拡散定数は、前記Ｐ型ウェルでの不純物の拡散定数より小さいことを特徴とするＣＭＯＳイメージセンサー。
【請求項１６】
前記Ｐ型ドーピング層は、インジウムドーピング層であることを特徴とする請求項１５に記載のＣＭＯＳイメージセンサー。
【請求項１７】
前記Ｐ型ウェルは、硼素でドーピングされたウェルであることを特徴とする請求項１６に記載のＣＭＯＳイメージセンサー。
【請求項１８】
前記不純物層のインジウム濃度は、約１×１０１５〜１×１０１９ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサー。
【請求項１９】
前記伝送ゲートは、基板の表面でリセスされたことを特徴とする請求項１６に記載のＣＭＯＳイメージセンサー。
【請求項２０】
前記基板は、Ｐ型エピタキシャル層を持つＮ型半導体基板であることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサー。
【請求項２１】
受光素子と、
前記受光素子と電気的に連結されたリセットトランジスターと、
前記受光素子と前記リセットトランジスターとの間に電気的に連結され、インジウムドーピング層を含み、前記受光素子からフローティング拡散領域に電荷を伝送する伝送トランジスターと、
前記フローティング拡散領域と電気的に連結されたゲートとを含む駆動トランジスターと、を含むことを特徴とするＣＭＯＳイメージセンサー。
【請求項２２】
前記リセットトランジスターと前記駆動トランジスターのそれぞれは、電源ソースと電気的に連結されたターミナルを含むことを特徴とする請求項２１に記載のＣＭＯＳイメージセンサー。
【請求項２３】
前記駆動トランジスターは、選択トランジスターと電気的に連結されたことを特徴とする請求項２２に記載のＣＭＯＳイメージセンサー。
【請求項２４】
基板表面にインジウムをインプラントしてインジウムドーピングされた不純物層を形成し、
前記基板の受光素子とフローティング拡散領域との間にあるインジウムドーピングされた不純物層上に伝送ゲートを形成することを含むことを特徴とするＣＭＯＳイメージセンサーのアクティブ単位ピクセル製造方法。
【請求項２５】
前記不純物層のインジウム濃度は、約１×１０１５〜１×１０１９ａｔｏｍｓ／ｃｍ３であることを特徴とする請求項２４に記載のＣＭＯＳイメージセンサーのアクティブ単位ピクセル製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーに関する。より具体的には、本発明は、暗電流を減らすイメージセンサー及びその製造方法に関する。
【背景技術】
【０００２】
フォトダイオードのような受光素子を用いるイメージセンサーは、光をキャプチャーして、光をイメージプロセッシング可能な電荷に変換する。その例で、ＣＭＯＳイメージセンサー（Complimentary Metal Oxide Semiconductor image sensor）が挙げられる。ＣＭＯＳイメージセンサーは、一般的にワードライン及びビットラインと連結されたアクセス装置（例えば、トランジスター）を持つ受光素子のアレイを持つ。ＣＭＯＳイメージセンサーの構成は、ＣＭＯＳメモリ装置の構成と類似している。
【０００３】
ＣＭＯＳイメージセンサーの各アクティブ単位ピクセルは、典型的に受光素子に蓄積された電荷をフローティング拡散領域に伝送する伝送トランジスターを含む。フローティング拡散領域に伝送された電荷は、ピクセルデータを代表する出力電圧を生成するソースフォロアートランジスターのゲートを駆動することに使われる。
【０００４】
ＣＩＳ装置が高集積化されることによって、伝送ゲートの幅と長さの寸法（ディメンジョン）が縮小されている。その結果、電荷をフォトダイオード領域からフローティング拡散領域に完全に伝送できない電圧伝送のボトルネック（voltage-transfer bottleneck）が発生される。その結果、暗電流が増加されて、ＣＩＳ装置のイメージセンシングクオリティーは落ちる。
【０００５】
イメージセンサーの各アクティブピクセルユニットで受光素子からフローティング拡散領域への電荷伝送特性を向上させる必要がある。
【特許文献１】特開２００４−２２１５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が果たそうとする技術的課題は、暗電流を減らすイメージセンサー及びその製造方法を提供しようとすることである。
【０００７】
本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる他の技術的課題は、下記の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を果たすための本発明の一実施形態によるＣＭＯＳイメージセンサーは、受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置したインジウムドーピング層を含むアクティブ単位ピクセルを含む。
【０００９】
前記技術的課題を果たすための本発明の他の実施形態によるＣＭＯＳイメージセンサーは、少なくとも一つのＰ型ウェルと、受光素子とフローティング拡散領域との間で電荷を伝送する伝送ゲート下部に位置するＰ型ドーピング層と、を含むアクティブ単位ピクセルで、前記P型ドーピング層の不純物の拡散定数は、前記Ｐ型ウェルでの不純物の拡散定数より小さい。
【００１０】
前記技術的課題を果たすための本発明のさらに他の実施形態によるＣＭＯＳイメージセンサーは、受光素子と、前記受光素子と電気的に連結されたリセットトランジスターと、前記受光素子と前記リセットトランジスターとの間に電気的に連結され、インジウムドーピング層を含み、前記受光素子からフローティング拡散領域に電荷を伝送する伝送トランジスターと、前記フローティング拡散領域と電気的に連結されたゲートを含む駆動トランジスターと、を含む。
【００１１】
前記技術的課題を果たすための本発明の一実施形態によるＣＭＯＳイメージセンサーの製造方法は、基板表面にインジウムをインプラントしてインジウムドーピングされた不純物層を形成し、前記基板の受光素子とフローティング拡散領域との間にあるインジウムドーピングされた不純物層上に伝送ゲートを形成することを含む。
【００１２】
その他、実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１３】
前述したように、本発明によるＣＭＯＳイメージセンサー及びその製造方法は、暗電流を抑制して、残像特性を向上させうる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そして、それらを果たす方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるのではなく、相違なる多様な形態で具現でき、但し、本実施形態は、本発明の開示を完全にして、当業者に発明の範疇を完全に知らせるために提供され、本発明は、特許請求の範囲によって定義されるだけである。明細書全体にかけて同一参照符号は、同一構成要素を指称する。
【００１５】
図１は、ＣＭＯＳイメージセンサーの例示的ブロック図である。
【００１６】
ＣＭＯＳイメージセンサー１は、一般的にアクチブピクセルセンサー（ＡＰＳ）アレイ１０、タイミングジェネレーター２０、ローデコーダ３０、ロードライバー４０、二重相関サンプリング及びデジタル変換回路（ＣＤＳ）５０、アナログデジタル変換器（ＡＤＣ）６０、ラッチ回路７０、コラムデコーダ８０を含む。ＡＰＳアレイ１０は、ロー及びコラム方向に配列された多数のアクティブ単位ピクセルを含む。本発明が属する技術の当業者は、図１で表すＣＭＯＳイメージセンサー１の駆動に慣れているので、ここで詳しい説明は省略する。タイミングジェネレーター２０は、ローデコーダ３０及びコラムデコーダ８０の駆動タイミングを制御する。ロードライバー４０は、ローデコーダ３０に応答してＡＰＳアレイ１０のローを選択的に活性化する。ＣＤＳ５０、ＡＤＣ６０はコラムデコーダ８０及びラッチ回路７０に応答してＡＰＳアレイ１０のコラム電圧を出力してサンプリングする。この例において、イメージデータは、ラッチ回路７０で出力される。
【００１７】
ＡＰＳアレイ１０（図１）のアクティブ単位ピクセル１００は、図２に図示されたものに制限されない。アクティブ単位ピクセル１００の受光素子１１０（すなわち、フォトダイオード）は、光をキャプチャーして、キャプチャーされた光を電荷に変換する。電荷は、伝送トランジスター１３０を介してフォトダイオード１１０からフローティング拡散領域１２０に選択的に伝送される。伝送トランジスター１３０は、ライン１３１に提供される伝送ゲート（ＴＧ）信号によって制御される。フローティング拡散領域１２０は、出力電圧をバッファリングするソースフォロアー（アンプ）の役割をする駆動トランジスター１５０のゲートに連結される。出力電圧は、選択トランジスター１６０によって出力ライン１６２で選択的に出力される。選択トランジスター１６０は、ライン１６１に印加されるロー選択信号（ＲＯＷ）によって制御される。最後に、リセットトランジスター１４０は、ライン１４１に印加されるリセット信号（ＲＳＴ）によって制御され、選択的にフローティング拡散領域１２０に蓄積された電荷をレファレンスレベル（Ｖｄｄ）でリセットさせる。
【００１８】
図３は、図２のアクティブ単位ピクセル１００のレイアウト図である。図４は、図３のＩＶ−ＩＶ’に沿って切断した断面図である。
【００１９】
図３を参照すれば、多数のゲート構造１３０、１４０、１５０、１６０は、図示されたようにアクティブ領域上に配される。ゲート構造１３０，１４０、１５０、１６０は、それぞれ図２の伝送トランジスター１３０、リセットトランジスター１４０、駆動トランジスター１５０、選択トランジスター１６０に対応される。アクティブ領域は、図２の受光素子１１０に対応される受光素子１１０を含んで、図２のフローティング拡散領域１２０に対応されるフローティング拡散領域１２０を含む。
【００２０】
さて、図４を参照すれば、イメージピクセル１００の基板１０１は、Ｎ型半導体基板１０１ａ及びＮ型エピタキシャル層１０１ｂを含んで、その間にＰ型ディープウェル１０７が配される。基板１００のアクティブ領域は、フィールド酸化領域１０９に定義されて、Ｐ型分離ウェル１０８は、フィールド酸化領域１０９下部からＰ型ウェル１０７の深さまで拡張される。Ｐ型分離ウェル１０９の不純物は、例えば、弗化硼素（ＢＦ２）及び／または硼素でありうる。
【００２１】
実施形態において、受光素子１１０は、Ｎ型フォトダイオード領域１１２とＰ＋型ピニング層１１４を含むことができる。Ｎ＋型フローティング拡散領域１２０は、受光素子１１０から離れていて、伝送ゲート１３０は、図３及び図４に図示されたようにフローティング拡散領域１２０と受光素子１１０との間に位置する。
【００２２】
伝送ゲート１３０は、ゲート電極１３６、ゲート絶縁膜１３４、ゲート絶縁スペーサ（または側壁スペーサ）１３８を含む。
【００２３】
光がアクティブ単位ピクセル１００の表面に到逹すれば、負電荷（ａ）は、フォトダイオード領域１１２に蓄積される。蓄積された電荷は、伝送ゲート１３０の動作によってフローティング拡散領域１２０に選択的に伝送される。
【００２４】
ＣＩＳ装置が高集積化されるによって、伝送ゲート１３０の幅と長さの寸法（dimension）が縮小されている。その結果、フォトダイオード領域１１２からフローティング拡散領域１２０に電荷を完全に伝送できない電圧伝送のボトルネックが発生される。フォトダイオード領域１１２に電荷が多く残されるほどイメージセンシングクオリティーは落ちる。
【００２５】
伝送ゲートの小さな寸法（small dimension）に係わる問題を克服するために、特定タイプの不純物（Ｐ型及び／またはＮ型）を伝送ゲート１３０下部にインプラントしてチャンネル領域のポテンシャルバリア特性を調節する技術が知られている。特に、伝送ゲートの入り口電圧を調節してｋＴｃノイズを減らすため、硼素（Ｂ）と燐（Ｐ）がインプラントされて来た。
【００２６】
しかし、本発明者は、ＣＩＳ装置のアクティブ単位ピクセルの伝送ゲート下部にインジウム（Ｉｎ）をインプラントした時、以前よりさらに良い効果が発生することを見つけた。一般的にインジウムは、硼素に比べて半導体不純物として比較した時、不安定であると考えられて来たので、驚くべきことに違いない。インジウムと硼素を使う時の動作上の差異点は後述する。
【００２７】
図４をまた参照すれば、インジウムドーピングされたＰ型層１３２は、伝送ゲート１３０下部に位置して、受光素子１１０とフローティング拡散領域１２０との間に延長されている。また、図示しなかったが、付加的なＮ＋型層がインジウムドーピングされたＰ型層１３２下部のチャンネル領域に位置できる。
【００２８】
例えば、フォトダイオード領域１１２の不純物濃度は約１０１５〜１０１８ａｔｏｍｓ／ｃｍ３範囲内で、ピニング層１１４の不純物濃度は約１０１７〜１０２０ａｔｏｍｓ／ｃｍ３範囲内で、インジウムドーピングされたＰ型層１３２は約１０１６〜１０１９ａｔｏｍｓ／ｃｍ３範囲内であり得る。
【００２９】
通常的な硼素を使う時より、インジウムを使う時における動作上の長所を図５ないし図８を参照して説明する。
【００３０】
図５は、図４のラインＶ−Ｖ’に沿ったドーピングプロファイルを示す図面である。図４を参照すれば、ラインＶ−Ｖ’は、Ｎ型フォトダイオード領域１１２とＰ型層１３２を横切る。図５のｘ軸は不純物濃度を表して、ｙ軸は基板表面からの深さを表す。特に、ラインｂ１は、Ｐ型層１３２がインジウムでインプラントされる場合のドーピングプロファイルを表して、ラインｂ２は、Ｐ型層１３２が硼素でインプラントされる場合のドーピングプロファイルである。ラインｃは、Ｎ型フォトダイオード領域１１２のＮ型不純物（例えば、燐）のドーピングプロファイルを表す。
【００３１】
図５を参照すれば、硼素のドーピングプロファイル（ｂ２）は、インジウムのドーピングプロファイル（ｂ１）より深く拡張されていることが分かる。深さ（ｆ１、ｆ２）の差は、硼素とインジウムの拡散係数の差異で説明できる。不純物の拡散係数は、特定温度で基板に不純物が拡散する程度（ｃｍ２／ｓｅｃ）で定義されうる。図６の表は、硼素とインジウムの拡散係数の差異を説明するためのものである。特に、図６の一番目のコラムは、ケルビンで表した拡散温度Ｔ（Ｋ）である。図６の２番目、３番目のコラムは、それぞれ与えられた温度での硼素(D_B)とインジウム(D_In)の拡散係数を表す。図６の最後のコラムは、硼素(D_B)とインジウム(D_In)の拡散係数の比率(D_B/D_In)を表す。表で見るように、硼素の拡散係数は、インジウムの拡散係数より３．４ないし６．２倍であることが分かる。
【００３２】
硼素の拡散係数は、インジウムの拡散係数より大きいために、装置が製造工程（例えば、伝送ゲート１３０のゲート絶縁膜１３４を形成する時）中に多様な熱処理を受ける時、硼素は基板内に深く拡散される。その結果が図５に図示されている。インジウム（ｂ１）のピーク濃度は、硼素（ｂ２）のピーク濃度より基板表面に近く位置する。図７及び図８を用いて説明するように、インジウムの使用は、基板表面に近く位置したチャンネル領域のポテンシャルバリアの手助けになる。
【００３３】
図７及び図８は、伝送ゲートがＯＦＦ及びＯＮになる時における、図４のラインＶ−Ｖ’に沿ったポテンシャルバリアを図示したものである。ＯＮ状態で伝送ゲートに約２．８Ｖが印加されうる。図面で小さな円は、受光素子のＮ型に蓄積された電荷を表す。点線（ｄ２）は、伝送ゲート下部に硼素をインプラントする時を説明するためのもので、実線（ｄ１）は、伝送ゲート下部にインジウムをインプラントする時を説明するためのものである。アクティブ単位ピクセルの伝送ゲート下部のインジウム不純物を使うことで、基板表面近くにピーク不純物濃度が生ずる。その結果、図７及び図８に図示されたように、伝送ゲートのチャンネル内のポテンシャルバリアも基板表面近くに生ずるようになって、アクティブ単位ピクセルの電荷伝送特性が向上される。図８の記号ｅは（Ｐ１の深さで）、硼素不純物を使う時、受光素子のN型領域から電荷が伝送される時のボトルネックを意味する。（前述したように、伝送ゲートに約２．８Ｖが印加される時）インジウム不純物を使う場合には、このようなボトルネックがないことが分かる。
【００３４】
図９は、本発明のアクティブ単位ピクセル(100−1)の他の実施形態を説明するための図面である。図４の実施形態と異なる点は、ピニング層１１４上に隆起されたピニング層１１６が提供されるという点である。隆起されたピニング層１１６は、 残像（イメージラグ）を減らして、暗電流を抑制するのに効果的なＰ型エピタキシャル層である。例えば、隆起されたピニング層１１６は、約３００ないし１５００Åの厚さを持って、不純物濃度は、約１０１７ないし１０２０ａｔｏｍｓ／ｃｍ３である。隆起されたピニング層１１６のＰ型不純物は、例えば、弗化硼素（ＢＦ２）、硼素（Ｂ）、インジウム（Ｉｎ）のうち、少なくとも一つ以上でありうる。また、インジウムが一実施形態と同一な理由で選好されるにもかかわらず、本実施形態のP型層１３２の不純物は、ＢＦ２、Ｂ、Ｉｎが使われうることに注目する。
【００３５】
図９のその他の素子は、図４と同一な図面符号を使って、ここでは説明を省略する。
【００３６】
図１０は、本発明のさらに他の実施形態によるアクティブ単位ピクセル(100−2)を説明する図面である。図４の一実施形態と異なる点は、ピニング層１１４上に隆起されたピニング層１１６が形成されて、フローティング拡散領域１２０上にエピタキシャル層１２６が形成されて、伝送ゲート１３０上にエピタキシャルゲート層１３９が形成されるという点である。隆起されたピニング層１１６は、図９で前述した隆起されたピニング層１１６と同一な特性を持つＰ型エピタキシャル層である。図９の実施形態のように、インジウムが一実施形態と同一な理由で選好されるにもかかわらず、本実施形態のP型層１３２の不純物は、ＢＦ２、Ｂ、Ｉｎが使われうる。エピタキシャル層１２６は、フローティング拡散領域１２０のコンタクト特性を向上させうるN型エピタキシャル層でありうる。本実施形態で隆起されたピニング層１１６は、３００〜１５００Åの厚さと１０１７ないし１０２０ａｔｏｍｓ／ｃｍ３の不純物濃度を持つことができる。エピタキシャルゲート層は、本発明の実施形態で選択的に考慮されることができ、Ｎ型またはＰ型エピタキシャル層でありうる。
【００３７】
図１０のその他の素子は、図４と同一な図面符号を使って、ここでは説明を省略する。
【００３８】
図１１は、本発明のさらに他の実施形態によるアクティブ単位ピクセル(100−3)を説明するための図面である。本発明の伝送ゲート１３０は、図４のそれと違い残像を減らすのに効果的なリセスされた伝送ゲートである。すなわち、図１１に図示されたように、伝送ゲート１３０の一部は、基板表面のリセス内に所定深さで延長される。ここで、図４の実施形態のように、Ｐ型層１３２は、インジウムドーピングされた層である。Ｐ型層１３２は、ドーピング濃度が約１０１６ないし１０１９ａｔｏｍｓ／ｃｍ３であるインジウムドーピングされた層である。
【００３９】
図１１のその他の素子は、図４と同一な図面符号を使って、ここでは説明を省略する。
【００４０】
図１２は、本発明のさらに他の実施形態によるアクティブ単位ピクセル(100−4)を説明する図面である。さらに他の実施形態は、P型基板１０２、高密度P型ドーピングギャザリング層１０３、P型エピタキシャル層１０４を使うという点が図４と異なる。ギャザリング層１０３は、暗電流を減らすのに効果的で、４族元素（例えば、炭素またはゲルマニウム）が約１０１８ないし１０２１ａｔｏｍｓ／ｃｍ３の濃度でインプラントされる。ここで、図４の実施形態のように、Ｐ型層１３２は、不純物濃度が約１０１６ないし１０１９ａｔｏｍｓ／ｃｍ３であるインジウムドーピングされた層でありうる。高密度ドーピングギャザリング層１０３はクロストークを防止して、イメージセンサーのピクセルの間のノイズを減らす。Ｐ型エピタキシャル層１０４は、Ｎ型層（図４参照）でより受光素子１１０でより多く飽和される。
【００４１】
図１２のその他の素子は、図４と同一な図面符号を使って、ここでは説明を省略する。
【００４２】
図１３は、本発明のさらに他の実施形態によるアクティブ単位ピクセル(100−5)を説明するための図面である。本実施形態は、Ｎ型基板１０１ａ、高密度Ｐ型ドーピングギャザリング層１０３、Ｎ型ドーピングエピタキシャル層１０５を使う点が図４と異なる。ギャザリング層１０３は、図１２で前述したように形成されうる。ここで、図４の実施形態のように、不純物濃度が、約１０１６ないし１０１９ａｔｏｍｓ／ｃｍ３であるインジウムドーピングされた層でありうる。Ｎ型基板１０１ａとＮ型エピタキシャル層１０５は、図１２のＰ型基板とＰ型エピタキシャル層に比べて、クロストーク特性をさらに向上させうる。
【００４３】
図１３のその他の素子は、図４と同一な図面符号を使って、ここでは説明を省略する。
【００４４】
図４、９〜１３の実施形態は、本発明が多様な構造で具現できることを表す。本発明が属する技術の当業者は、他の構造が可能であることが理解でき、したがって、本発明は図４、９−１３の特定形状に制限されることではない。
【００４５】
図４のアクティブ単位ピクセル１００の例示的な製造方法を図１４Ａないし図１４Ｆを参照して説明する。
【００４６】
図１４Ａを参照すれば、フィールド領域１０９は、半導体基板１０１のアクティブ領域を定義するように形成される。基板１０１は、Ｎ型基板１０１ａ上にＮ型エピタキシャル層１０１ｂを含む。Ｐ型ディープウェル１０７は、硼素のようなＰ型不純物を約２ＭｅＶのエネルギーと、１０１０ないし１０１６ａｔｏｍｓ／ｃｍ３のドーズ量でインプラントして形成できる。ディープウェル１０７の濃度は、約１０１５ないし１０２０ａｔｏｍｓ／ｃｍ３でありうる。分離Ｐ型ウェル１０８は、Ｐ型イオンをインプラントして濃度が１０１６ないし１０１８ａｔｏｍｓ／ｃｍ３になるようにする。分離Ｐ型ウェル１０８は、隣接したアクティブ単位ピクセル間のクロストークを最小化するため、Ｐ型ディープウェル１０７と接触できる。
【００４７】
引き継いで、図１４Ｂを参照すれば、インジウムは、基板１０１の表面にＰ型不純物としてインプラントされる。インプラント条件は、約５０ないし１００ＫｅＶのエネルギーと、１０１１ないし１０１３ａｔｏｍｓ／ｃｍ２のドーズ量でありうる。その結果、インジウムドーピングされたＰ型不純物層１３２は約２０００Åの深さで、約１０１６ないし１０１９ａｔｏｍｓ／ｃｍ３の濃度で形成される。
【００４８】
図１４Ｃを参照すれば、ゲート絶縁膜１３４とゲート電極１３６は、よく知られたプロセスを用いてP型不純物層１３２上にパターニングされて形成される。ゲート絶縁膜１３４は、一般的に約８００〜１０００℃の温度で乾式酸化または湿式酸化工程を通じて形成される。前述したように、インジウムドーピングされた不純物層１３２の拡散定数が小さいために、硼素を含んだ不純物層に比べて不充分に拡散される。
【００４９】
引き継いで、図１４Ｄを参照すれば、Ｎ型ウェルは、通常的なイオンインプラント工程を用いて形成されて、これはフォトダイオード領域１１２を定義するようになる。
【００５０】
図１４Ｅを参照すれば、ピニング層１１４は、フォトダイオード領域１１２内に通常的なインプラント工程を用いて形成される。このような方法を通じて受光素子１１０が完成される。ピニング層は、例えば、硼素またはインジウムがインプラントされて形成されうる。
【００５１】
図１４Ｆを参照すれば、側壁スペーサ１３８は、よく知られた技術を用いてゲート電極１３６、ゲート絶縁膜１３４の側壁に形成される。その後、フローティング拡散層１２０は、フォトレジスター層１９１をパターニングして、受光素子１１０をマスキングして、基板１０１内に硼素のようなＮ型不純物をインプラントすることで形成できる。フォトレジスター層１９１をとり除けば、図４の実施形態による装置を得られる。
【００５２】
図１５Ａないし図１５Ｃは、図９のアクティブ単位ピクセル(100−1)の例示的な製造方法を説明するための図面である。
【００５３】
図１５Ａを参照すれば、構造は、前述した図１４Ｅで得られた構造と類似している。しかし、図１５Ａでは、一つの側壁スペーサ１３８ａは、通常的なＣＶＤ（chemical vapor deposition）及びリソグラフィー（lithography）工程を通じて形成されうる。ゲートスペーサ１３８ａは、マスクとしてフォトレジスター層１９２を使って、シリコンダイオキサイド（ＳｉＯ２）のような絶縁物質で形成される。
【００５４】
引き継いで、図１５Ｂを参照すれば、隆起されたピニング層１１６は、通常的なエピタキシャル成長工程を通じて約３００ないし１５００Åの厚さで形成される。前述したように、隆起されたピニング層１１６は、暗電流を抑制して残像を減らすのに効果的である。その後、Ｐ型不純物をインプラントして１０１７ないし１０２０ａｔｏｍｓ／ｃｍ３の不純物濃度を形成する。例えば、隆起されたピニング層１１６のP型不純物は、弗化硼素（ＢＦ２）、硼素、インジウムのうち、少なくとも一つを含むことができる。また、インジウムが一実施形態と同一な理由で選好されるにもかかわらず、本実施形態のP型層１３２の不純物はＢＦ２、Ｂ、Ｉｎが使われうることに注目する。
【００５５】
引き継いで、図１５Ｃを参照すれば、フォトレジスターパターン（図１５Ｂの１９２）をとり除いて、さらに他のフォトレジスターパターン１９３が、受光素子１１０を含む基板領域をカバーするように形成される。また、他の側壁スペーサ１３８ｂは、通常的なエッチング技術を通じて形成される。その後、Ｎ＋型フローティング拡散領域１２０は、図１４Ｆで前述した方法と同じく形成される。フォトレジスター層１９３をとり除けば、図９の実施形態による装置を得られる。
【００５６】
図１６Ａ及び図１６Ｂを参照して、図１０のアクティブ単位ピクセル(100−2)の製造方法を説明する。
【００５７】
図１６Ａの構造は、側壁スペーサ１３８が形成されている点を除き、図１４Ｅの構造と類似している。また、図１６Ａは、基板１０１のアクティブ領域上に通常の技術を用いて多数のＰ型エピタキシャル層１１６、１２６、１３６を形成する。
【００５８】
図１６Ｂを参照すれば、フォトレジスターパターン１９４は、受光素子１１０を含む基板をマスキングするように形成される。その後、Ｎ型不純物のイオン注入が遂行されてフローティング拡散領域１２０を定義して、エピタキシャル層（図１６Ａの１２６）をＮ型エピタキシャル層になるようにする。その後、フォトレジスター膜１９４をとり除けば、図１０の実施形態による装置を得られる。
【００５９】
図１７は、図１１のアクティブ単位ピクセルを形成するための例示的な製造方法を説明するための図面である。図１７を参照すれば、リセス１３３が基板表面内に形成されたことを除き、図１４Ａと類似している。その他の工程ステップは、図１４Ｂないし図１４Ｆで前述したことと類似しているので、このような工程に対する説明は繰り返さない。
【００６０】
図１８は、ＣＭＯＳイメージセンサー５４２を持つプロセッサーベースシステムの例示的な図面である。ＣＭＯＳイメージセンサー５４２は、前記で説明した本発明の実施形態によるアクティブ単位ピクセルを含む。プロセッサーベースシステムは、ＣＭＯＳイメージセンサーの出力を受信する例示的なシステムである。このようなシステムは特別な制限なしに、コンピュータシステム、カメラシステム、スキャナー、マシンビジョンシステム、ナビゲーションシステム、ビデオフォン、監視システム、オートフォーカスシステム、スタートラッカーシステム、モーションディテクション（モーションサーチ）システム、イメージ安定化システム、モバイルフォンなどに使われうる。
【００６１】
図１８を参照すれば、このような例示的プロセッサーベースシステムは、例えばマイクロプロセッサーのような中央処理ユニット（ＣＰＵ）５４４を含んで、中央処理ユニット５４４は、バス５５２を介して入出力装置５４６と通信する。ＣＭＯＳイメージセンサー５４２は、イメージセンサーのアクチブピクセルアレイから提供された信号から出力イメージを生成して、バス５５２または他のコミュニケーションリンクを介してシステムと通信する。システムはＲＡＭ５４８を含んで、コンピュータシステムの場合には、バス５５２を介してＣＰＵ５４４と通信するフラッシュメモリカードスロット５５４とディスプレイ５５６のような周辺機器を含むことができる。ここで、プロセッサー５４４、ＣＭＯＳイメージセンサー５４２、メモリ５４８が単一集積回路チップで集積されうる。
【００６２】
前述したように、アクティブ単位ピクセルの伝送ゲート下部にインジウム不純物を使うことは、基板表面近くにピーク不純物濃度を位置させることができて有利である。その結果、伝送ゲートのチャンネル領域内のポテンシャルバリアが表面近くに位置して、これはアクティブ単位ピクセルの電荷伝送特性を向上させる。
【００６３】
しかし、本発明は、伝送ゲート下部にインプラントされる不純物がインジウムに限定されないことに注目する。それよりは、インジウムは低い拡散係数を持っていることを強調したい。低い拡散係数を持つ他のＰ型不純物も可能である。本発明は、例えば、Ｐウェルは、第１拡散係数を持つ第１Ｐ型不純物で形成されて、伝送ゲート下部のＰ型不純物層は、第１拡散係数より小さな第２拡散係数を持つ第２Ｐ型不純物で形成される場合も含む。
【００６４】
また、受光素子は、本発明は、Ｎ型フォトダイオード層上に形成されたＰ型ピニング層を含む受光素子で制限されるのではない。フォトゲートのように他の形態の受光素子が利用されうる。
【００６５】
以上、添付した図面を参照して、本発明の実施形態を説明したが、当業者は、本発明の技術的思想や必須な特徴を変更しなくても、他の具体的な形態で実施されることを理解できるであろう。それ故に、前述した実施形態はすべての面で例示的なものであり、限定的でないと理解しなければならない。
【産業上の利用可能性】
【００６６】
本発明のイメージセンサーは、コンピュータシステム、カメラシステム、スキャナー、マシンビジョンシステム、ナビゲーションシステム、ビデオフォン、監視システム、オートフォーカスシステム、スタートラッカーシステム、モーションディテクション（モーションサーチ）システム、イメージ安定化システム、モバイルフォンなどに使われうる。但し、前述したイメージセンサーが適用される装置は、例示的なものに過ぎない。
【図面の簡単な説明】
【００６７】
【図１】ＣＭＯＳイメージセンサーの例示的なブロック図である。
【図２】ＣＭＯＳイメージセンサーの単位ピクセルの回路図である。
【図３】ＣＭＯＳイメージセンサーの単位ピクセルの概略的な平面図である。
【図４】本発明の一実施形態によるイメージセンサーの単位ピクセルの断面図で、図３のＩＶ−ＩＶ’に沿って切断した断面図である。
【図５】図４のＶ−Ｖ’に沿ったドーピングプロファイルを示す図面である。
【図６】硼素とインジウムの拡散係数の差異を説明するための表である。
【図７】伝送ゲートがＯＦＦ及びＯＮになる時における、図４のラインＶ−Ｖ’を沿ったポテンシャルバリアを示す図面である。
【図８】伝送ゲートがＯＦＦ及びＯＮになる時における、図４のラインＶ−Ｖ’に沿ったポテンシャルバリアを示す図面である。
【図９】本発明の他の実施形態によるイメージセンサーの単位ピクセルの断面図である。
【図１０】本発明のさらに他の実施形態によるイメージセンサーの単位ピクセルの断面図である。
【図１１】本発明のさらに他の実施形態によるイメージセンサーの単位ピクセルの断面図である。
【図１２】本発明のさらに他の実施形態によるイメージセンサーの単位ピクセルの断面図である。
【図１３】本発明のさらに他の実施形態によるイメージセンサーの単位ピクセルの断面図である。
【図１４Ａ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１４Ｂ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１４Ｃ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１４Ｄ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１４Ｅ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１４Ｆ】本発明の一実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１５Ａ】本発明の他の実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１５Ｂ】本発明の他の実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１５Ｃ】本発明の他の実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１６Ａ】本発明のさらに他の実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１６Ｂ】本発明のさらに他の実施形態によるイメージセンサーの製造方法を説明するための各製造工程の段階別断面図である。
【図１７】本発明のさらに他の実施形態によるイメージセンサーの製造方法を説明するための断面図である。
【図１８】本発明のＣＭＯＳイメージセンサーを持つプロセッサーベースシステムの例示的な図面である。
【符号の説明】
【００６８】
１００  単位ピクセル
１１０  受光素子
１１２  フォトダイオード
１１４  ピニング層
１２０  フローティング拡散領域
１３０  電荷ゲート
１３２  インジウムドーピングされたＰ型層
【図１】
2006310835.tif 000003
【図２】
2006310835.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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