(57)【要約】      （修正有）【課題】メモリセルの微細化に伴うオフリークを低減させることのできる半導体記憶装置およびその製造方法の提供。【解決手段】トレンチ部１ａを有する基板１と、トレンチ部１ａに隣接する基板１上に絶縁膜２を介して配設されたセレクトゲート３と、セレクトゲート３下の基板１表面に設けられた第１のウェル１ｂと、トレンチ部１ａの底部ないし側壁部表面に絶縁膜８ａを介して配設されたフローティングゲート６と、フローティングゲート６下のトレンチ部１ａ底部表面に設けられた第２のウェル１ｃと、トレンチ部１ａ底部表面に設けられた第１の拡散領域７ａと、フローティングゲート６の上に絶縁膜８を介して配設されたコントロールゲート１１と、で一つの単位セルを構成し、セレクトゲート３に対してトレンチ部１ａの側壁面ないし底面近傍をチャネルとし、第１のウェル１ｂの不純物濃度は、第２のウェル１ｃの不純物濃度以下である。【選択図】図２
2006310562.tif 000002
【特許請求の範囲】
【請求項１】
所定深さのトレンチ部を有する基板と、
前記トレンチ部に隣接する前記基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、
前記セレクトゲート下の前記基板表面に設けられた第１のウェルと、
前記第１の領域に隣接する前記トレンチ部の底部ないし側壁部表面の第２の領域に第２の絶縁膜を介して配設されたフローティングゲートと、
前記フローティングゲート下の前記トレンチ部底部表面に設けられた第２のウェルと、
前記第２の領域と隣接するとともに前記トレンチ部底部表面の第３の領域に設けられた第１の拡散領域と、
前記フローティングゲートの上に第３の絶縁膜を介して配設されたコントロールゲートと、
で一つの単位セルを構成し、
前記コントロールゲートは、前記セレクトゲートと立体交差し、
前記コントロールゲートの延在部に位置する前記基板表面の第４の領域に第２の拡散領域が設けられ、
前記セレクトゲートに対して前記トレンチ部の側壁面ないし底面近傍をチャネルとし、
前記第１のウェルの不純物濃度は、前記第２のウェルの不純物濃度以下であることを特徴とする半導体記憶装置。
【請求項２】
前記セレクトゲートの上に配設された第４の絶縁膜を備え、前記トレンチ部は、前記第４の絶縁膜をマスクとしてセルフアラインで作製されたものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記トレンチ部の深さは、前記基板表面から５０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１の拡散領域は、前記セレクトゲート及び前記フローティングゲートをマスクとしてセルフアラインで作製されたものであることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項５】
前記第３の絶縁膜は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜がこの順に積層されてなる積層誘電体膜よりなることを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
【請求項６】
前記コントロールゲートに所定の正電圧を印加し、
前記セレクトゲートに所定の正電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加することで、
セルの読み出しが行われることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
前記コントロールゲートに所定の正電圧を印加し、
前記セレクトゲートにしきい値電圧、又はしきい値電圧よりも所定電圧高い電圧を印加し、
ドレイン側となる前記第１の拡散領域に所定の正電圧を印加し、
ソース側となる前記第２の拡散領域、及び前記基板にグランド電位を印加することで、
セルの書込みが行われることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項８】
前記コントロールゲートに所定の負電圧を印加し、
前記基板に所定の正電圧を印加することで、
セルの消去が行われることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項９】
前記コントロールゲートに所定の負電圧を印加し、
前記セレクトゲートに所定の正電圧を印加することで、
セルの消去が行われることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項１０】
互いに離間して所定深さの第１のトレンチ部及び第２のトレンチ部が並設された基板と、
前記第１のトレンチ部及び前記第２のトレンチ部に隣接する前記基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、
前記セレクトゲート下の前記基板表面に設けられた第１のウェルと、
前記第１の領域に隣接する前記第１のトレンチ部の底部ないし側壁部表面の第２の領域に第２の絶縁膜を介して配設された第１のフローティングゲートと、
前記第１の領域に隣接する前記第２のトレンチ部の底部ないし側壁部表面の第３の領域に第３の絶縁膜を介して配設された第２のフローティングゲートと、
前記第１のフローティングゲート下の前記第１のトレンチ部底部表面に設けられるとともに、前記第２のフローティングゲート下の前記第２のトレンチ部底部表面に設けられた第２のウェルと、
前記第１のウェルと隣接するとともに前記第１のトレンチ部の底部表面に設けられた第１の拡散領域と、
前記第１のウェルと隣接するとともに前記第２のトレンチ部の底部表面に設けられた第２の拡散領域と、
前記セレクトゲートの上に配設された第４の絶縁膜と、
前記第１のフローティングゲート、前記第２のフローティングゲート、及び前記第４の絶縁膜の上に第５の絶縁膜を介して配設されたコントロールゲートと、
前記セレクトゲートの延在部に位置する前記基板表面の第４の領域に、前記セレクトゲートと交差する方向に延在して配設された第３の拡散領域と、
を備え、
前記第１の拡散領域、前記第１のフローティングゲート、前記コントロールゲート、及び前記セレクトゲートで第１の単位セルを構成し、
前記第２の拡散領域、前記第２のフローティングゲート、前記コントロールゲート、及び前記セレクトゲートで第２の単位セルを構成し、
前記セレクトゲートに対して前記第１のトレンチ部及び前記第２のトレンチ部の側壁面ないし底面近傍をチャネルとし、
前記第１のウェルの不純物濃度は、前記第２のウェルの不純物濃度以下であることを特徴とする半導体記憶装置。
【請求項１１】
前記セレクトゲート直下の前記基板表層に形成され、前記第３の拡散領域と、前記第１の拡散領域及び前記第２の拡散領域のうちの一方の拡散領域と、を結ぶ通路をなすチャネルが、前記基板を上からみたときの形状として、
前記第３の拡散領域側から、前記セレクトゲートの長手方向に沿って延在されている第１の経路を有し、
前記セレクトゲートの長手方向に沿って延在された前記第１の経路は、選択された前記コントロールゲート直下で曲折されてなり、前記第１の経路に対して直交する方向に沿って延在され、前記第１の拡散領域及び前記第２の拡散領域のうちの前記一方の拡散領域に至る第２の経路を有する、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記コントロールゲートに所定の正電圧を印加し、
前記セレクトゲートにしきい値電圧又はしきい値電圧よりも所定電圧高い電圧を印加し、
ドレイン側となる前記第２の拡散領域に所定の正電圧を印加し、
ソース側となる前記第１の拡散領域、及び前記基板にグランド電位を印加することで、
セルの書込みが行われることを特徴とする請求項１０又は１１記載の半導体記憶装置。
【請求項１３】
所定の深さのトレンチと、
前記トレンチの底部から更に深く埋め込まれた拡散領域と、
前記トレンチの間に前記所定の深さよりも浅く埋設されたセレクトゲートと、
前記セレクトゲート直下に配された第１のウェルと、
前記セレクトゲートの延在方向に沿った側面から前記トレンチの側面を経由し前記トレンチの底面にまたがる記憶ノードと、
前記記憶ノード直下であって前記拡散領域に隣接する領域に配された第２のウェルと、
前記セレクトゲートと前記記憶ノードとを制御する制御ゲートと、
を有し、
前記第２のウェルの不純物濃度は前記第１のウェルの不純物濃度以上であることを特徴とする半導体記憶装置。
【請求項１４】
基板表面に第１のウェルを形成する工程と、
前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜を形成する工程と、
所定の領域の前記第２の絶縁膜及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、
前記第２の絶縁膜をマスクとして、セルフアラインで前記第１の絶縁膜をエッチングし、前記基板を所定の深さまでエッチングすることでトレンチ部を形成する工程と、
前記トレンチ部底部表面に前記第１のウェルの不純物濃度以上の不純物濃度の第２のウェルを形成する工程と、
前記トレンチ部が形成された基板全面に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜が形成された第２の半導体膜を基板全面に堆積し、エッチバックにより前記第３の絶縁膜で覆われた前記トレンチ部、前記第１の絶縁膜、前記セレクトゲート及び前記第２の膜の側壁に、サイドウォール状のフローティングゲートを形成する工程と、
前記第３の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで前記トレンチ部底部表面に拡散領域を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルトランジスタを有する半導体記憶装置およびその製造方法に関し、特に、１セルあたり複数ビット情報を記憶する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、１セルあたり複数ビット情報を記憶する不揮発性半導体記憶装置として、図１４に示すようなセルトランジスタを有する不揮発性半導体記憶装置が知られている（従来例１）。従来例１に係る不揮発性半導体記憶装置では、一導電型の帯状の半導体層１２４ａを挟んで半導体基体１２１の表層に形成された２つの帯状の反対導電型領域１２３ａ、１２３ｂと、一方の反対導電型領域１２３ａ上から半導体層１２４ａの一方の側面にかけて絶縁膜１２２ａを介して形成された第１のフローティングゲート１２７ａと、他方の反対導電型領域１２３ｂ上から半導体層１２４ａの他方の側面にかけて絶縁膜１２２ｂを介して形成された第２のフローティングゲート１２７ｂと、半導体層１２４ａの上部表面に絶縁膜１２８を介して形成されたコントロールゲート１３０ａとを有する（特許文献１参照）。従来例１に係る不揮発性半導体記憶装置によれば、構造自体の信頼性が高く、かつ過大な書込みを行っても捕獲電荷の局在化を維持し、かつ閾値電圧のばらつきを抑制することができ、フローティングゲート１２７ａ、１２７ｂと反対導電型領域１２３ａ、１２３ｂとが重なっている分だけ微細化が可能というものである。
【０００３】
また、従来の半導体記憶装置において、図１５及び図１６に示すような不揮発性半導体記憶装置が知られている（従来例２）。従来例２に係る不揮発性半導体記憶装置では、メモリセルにおいて、基板２０１表面に互いに離間して並設される第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂと、第１の拡散領域２０７ａ及び第２の拡散領域２０７ｂの間の領域の基板２０１上に絶縁膜２０２を介して配設されるセレクトゲート２０３と、セル領域外のセレクトゲート２０３下の基板２０１表面に、セレクトゲート２０３と交差する方向に延在して配設された第３の拡散領域（図１５の２２１）と、を備え、第１の拡散領域２０７ａとセレクトゲート２０３との間の第１の領域、及び、第２の拡散領域２０７ｂとセレクトゲート２０３との間の第２の領域に、絶縁膜２０２を介して配設されるフローティングゲート２０６と、フローティングゲート２０６とセレクトゲート２０３の上に絶縁膜２０８を介して配設されるコントロールゲート２１１と、を有し、第１の拡散領域２０７ａと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第１の単位セルを構成し、第２の拡散領域２０７ｂと、フローティングゲート２０６と、コントロールゲート２１１と、セレクトゲート２０３とで第２の単位セルを構成したものがある。従来例２に係る不揮発性半導体記憶装置では、セレクトゲート２０３に正電圧を印加することによって、セル領域内のセレクトゲート２０３下の基板２０１表面に反転層２２０が形成される。従来例２に係る不揮発性半導体記憶装置は、（１）セレクトゲート２０３が存在する点、（２）セレクトゲート２０３に正電圧を印加したときにセル領域内のセレクトゲート２０３下に反転層２２０が形成される点、（３）フローティングゲート２０６下をチャネルとして使用している点が、従来例１に係る不揮発性半導体記憶装置と異なる。
【０００４】
従来例２に係る不揮発性半導体記憶装置の動作について図面を用いて説明する。図１７は、従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。図１８は、従来例２に係る半導体記憶装置の書込み動作を説明するための模式図である。図１９は、従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【０００５】
図１７を参照すると、読み出し動作では、フローティングゲート２０６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図１５の２２１）に正電圧を印加することにより、電子ｅが第２の拡散領域２０７ｂからフローティングゲート２０６直下のチャネルを走行し、かつ、セレクトゲート２０３下に形成された反転層２２０を走行し、第３の拡散領域（図１５の２２１）に移動する。一方、フローティングゲート２０６に電子が蓄積された状態（書込状態；しきい値電圧高）では、コントロールゲート２１１、セレクトゲート２０３、第３の拡散領域（図１５の２２１）に正電圧を印加しても、フローティングゲート２０６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【０００６】
図１８を参照すると、書込み動作では、コントロールゲート２１１、第２の拡散領域２０７ｂに正の高電圧を印加し、セレクトゲート２０３のメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加することにより、電子ｅが第３の拡散領域（図１５の２２１）から、セレクトゲート２０３下に形成された反転層２２０を走行し、第２の拡散領域２０７ｂに流れる。その際、一部の電子ｅがセレクトゲート２０３とフローティングゲート２０６の境界の電界によって高エネルギーを持つので、フローティングゲート２０６下の絶縁膜２０５（トンネル酸化膜）を通してフローティングゲート２０６に注入される。
【０００７】
図１９を参照すると、消去動作では、コントロールゲート２１１に負の高電圧を印加し、基板２０１に正の高電圧を印加することにより、電子ｅがフローティングゲート２０６から、フローティングゲート２０６下の絶縁膜２０５（トンネル酸化膜）を通して基板２０１に引き抜かれる。
【０００８】
従来例２に係る不揮発性半導体記憶装置によれば、従来例１に係る不揮発性半導体記憶装置と比べて、セレクトゲート２０３のチャネルをドレインにして読み出すことで、一方の単位セルの非対象記憶ノードを介することなく、セレクトゲート２０３を挟んで非対象記憶ノードと対向して独立する他方の単位セルの対象記憶ノードの読み出しを行う構成とされており、実質的に１ビットセルとして機能するため、安定な回路動作を得るのに有利である。
【０００９】
【特許文献１】特許第３２４９８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例２に係る不揮発性半導体記憶装置には、以下のような問題がある。
【００１１】
第１に、セルの縮小に伴い、セレクトゲート２０３に正電圧を印加したときに、メモリセルのオフリークが増大してしまうことである。その理由は、セルサイズの縮小に比例して、セレクトゲート２０３下に形成される反転層２２０と第２の拡散領域２０７ｂの間のチャネル長が短くなり、オフリークの制御が困難になるからである。
【００１２】
第２に、書込み動作での反転層２２０と第２の拡散領域２０７ｂの間のパンチスルーを抑制しようとすると、オン電流Ｉｏｎが稼げなくなることである。その理由は、基板２０１の同一平面上に反転層２２０と第２の拡散領域２０７ｂが配設されるため、セルの微細化を進めた場合に、セレクトゲート２０３下（反転層２２０が形成される領域）の基板２０１のウェル２０１ｂの不純物濃度と、フローティングゲート２０６下（反転層２２０と第２の拡散領域２０７ｂの間の領域）の基板２０１のウェル２０１ｂの不純物濃度と、を分けて形成することが困難となり、パンチスルー抑制とオン電流Ｉｏｎ向上のどちらかを取るかのトレードオフの関係があるからである。つまり、パンチスルー抑制のためにはフローティングゲート２０６下（反転層２２０と第２の拡散領域２０７ｂの間の領域）の基板２０１のウェル２０１ｂの不純物濃度を高くする必要があるが、その場合、セレクトゲートトランジスタのしきい値電圧が高くなり、読み出し時の電流が低下してしまうトレードオフが発生する。
【００１３】
本発明の主な課題は、メモリセルの微細化に伴うオフリークを低減させることである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点においては、半導体記憶装置において、所定深さのトレンチ部を有する基板と、前記トレンチ部に隣接する前記基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、前記セレクトゲート下の前記基板表面に設けられた第１のウェルと、前記第１の領域に隣接する前記トレンチ部の底部ないし側壁部表面の第２の領域に第２の絶縁膜を介して配設されたフローティングゲートと、前記フローティングゲート下の前記トレンチ部底部表面に設けられた第２のウェルと、前記第２の領域と隣接するとともに前記トレンチ部底部表面の第３の領域に設けられた第１の拡散領域と、前記フローティングゲートの上に第３の絶縁膜を介して配設されたコントロールゲートと、で一つの単位セルを構成し、前記コントロールゲートは、前記セレクトゲートと立体交差し、前記コントロールゲートの延在部に位置する前記基板表面の第４の領域に第２の拡散領域が設けられ、前記セレクトゲートに対して前記トレンチ部の側壁面ないし底面近傍をチャネルとし、前記第１のウェルの不純物濃度は、前記第２のウェルの不純物濃度以下であることを特徴とする。
【００１５】
本発明の第２の視点においては、半導体記憶装置において、互いに離間して所定深さの第１のトレンチ部及び第２のトレンチ部が並設された基板と、前記第１のトレンチ部及び前記第２のトレンチ部に隣接する前記基板上の第１の領域に第１の絶縁膜を介して配設されたセレクトゲートと、前記セレクトゲート下の前記基板表面に設けられた第１のウェルと、前記第１の領域に隣接する前記第１のトレンチ部の底部ないし側壁部表面の第２の領域に第２の絶縁膜を介して配設された第１のフローティングゲートと、前記第１の領域に隣接する前記第２のトレンチ部の底部ないし側壁部表面の第３の領域に第３の絶縁膜を介して配設された第２のフローティングゲートと、前記第１のフローティングゲート下の前記第１のトレンチ部底部表面に設けられるとともに、前記第２のフローティングゲート下の前記第２のトレンチ部底部表面に設けられた第２のウェルと、前記第１のウェルと隣接するとともに前記第１のトレンチ部の底部表面に設けられた第１の拡散領域と、前記第１のウェルと隣接するとともに前記第２のトレンチ部の底部表面に設けられた第２の拡散領域と、前記セレクトゲートの上に配設された第４の絶縁膜と、前記第１のフローティングゲート、前記第２のフローティングゲート、及び前記第４の絶縁膜の上に第５の絶縁膜を介して配設されたコントロールゲートと、前記セレクトゲートの延在部に位置する前記基板表面の第４の領域に、前記セレクトゲートと交差する方向に延在して配設された第３の拡散領域と、を備え、前記第１の拡散領域、前記第１のフローティングゲート、前記コントロールゲート、及び前記セレクトゲートで第１の単位セルを構成し、前記第２の拡散領域、前記第２のフローティングゲート、前記コントロールゲート、及び前記セレクトゲートで第２の単位セルを構成し、前記セレクトゲートに対して前記第１のトレンチ部及び前記第２のトレンチ部の側壁面ないし底面近傍をチャネルとし、前記第１のウェルの不純物濃度は、前記第２のウェルの不純物濃度以下であることを特徴とする。
【００１６】
本発明の第３の視点においては、半導体記憶装置において、所定の深さのトレンチと、前記トレンチの底部から更に深く埋め込まれた拡散領域と、前記トレンチの間に前記所定の深さよりも浅く埋設されたセレクトゲートと、前記セレクトゲート直下に配された第１のウェルと、前記セレクトゲートの延在方向に沿った側面から前記トレンチの側面を経由し前記トレンチの底面にまたがる記憶ノードと、前記記憶ノード直下であって前記拡散領域に隣接する領域に配された第２のウェルと、前記セレクトゲートと前記記憶ノードとを制御する制御ゲートと、を有し、前記第２のウェルの不純物濃度は前記第１のウェルの不純物濃度以上であることを特徴とする。
【００１７】
本発明の第４の視点においては、半導体記憶装置の製造方法において、基板表面に第１のウェルを形成する工程と、前記基板上に、下から順に第１の絶縁膜、第１の半導体膜、第２の絶縁膜を形成する工程と、所定の領域の前記第２の絶縁膜及び前記第１の半導体膜を選択的にエッチングすることでセレクトゲートを形成する工程と、前記第２の絶縁膜をマスクとして、セルフアラインで前記第１の絶縁膜をエッチングし、前記基板を所定の深さまでエッチングすることでトレンチ部を形成する工程と、前記トレンチ部底部表面に前記第１のウェルの不純物濃度以上の不純物濃度の第２のウェルを形成する工程と、前記トレンチ部が形成された基板全面に、第３の絶縁膜を形成する工程と、前記第３の絶縁膜が形成された第２の半導体膜を基板全面に堆積し、エッチバックにより前記第３の絶縁膜で覆われた前記トレンチ部、前記第１の絶縁膜、前記セレクトゲート及び前記第２の膜の側壁に、サイドウォール状のフローティングゲートを形成する工程と、前記第３の絶縁膜と前記フローティングゲートをマスクとして、イオン注入により、セルフアラインで前記トレンチ部底部表面に拡散領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１８】
本発明（請求項１−１４）によれば、セレクトゲート２０３に正電圧を印加したときでも、メモリセルのオフリークが低減できることである。その理由は、セルサイズを縮小しても高さ方向のチャネル（フローティングゲート側壁近傍のチャネル）が存在するからである。これにより、実効的なチャネル長を稼ぐことができるので、メモリセルのオフリークを低減できるからである。
【００１９】
本発明（請求項１−１４）によれば、書込み時のドレイン−ソース間（反転層と拡散領域の間）のパンチスルーが抑制されることである。その理由は、ソース側の反転層より物理的に低い位置にドレイン側の第１の拡散領域、第２の拡散領域が配置されるので、セレクトゲート下（反転層が形成される領域）の基板の不純物濃度に影響を与えずに、フローティングゲート下（反転層と拡散領域の間の領域）の基板の不純物濃度を設定できるからである。そして、フローティングゲート下（反転層と拡散領域の間の領域）の基板の不純物濃度を、セレクトゲート下（反転層が形成される領域）の基板の不純物濃度よりも濃く設定すれば、パンチスルーを抑制するのに有利である。また、メモリセルのオン電流Ｉｏｎが向上することである。その理由は、セレクトゲート下（反転層が形成される領域）の基板の不純物濃度を、フローティングゲート下（反転層と拡散領域の間の領域）の基板の不純物濃度よりも薄くすることができるため、セレクトゲート下のチャネル抵抗を下げることができるからである。つまり、フローティングゲート下（反転層と拡散領域の間の領域）の基板の不純物濃度を高くすることでパンチスルーを防止することができるとともに、セレクトゲート下（反転層が形成される領域）の基板の不純物濃度を低くすることでセレクトゲートのしきい値を低くし、かつ、セレクトゲートのチャネル抵抗を下げることができる。これによりメモリセルの読み出し時の電流を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。なお、図１には、複数のメモリセルを有する半導体記憶装置が記載されているが、そのうち一つのメモリセルについて以下に説明する。
【００２１】
半導体記憶装置は、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置である。半導体記憶装置は、基板１と、絶縁膜２と、セレクトゲート３と、絶縁膜４と、絶縁膜５と、フローティングゲート６と、第１の拡散領域７ａと、第２の拡散領域７ｂと、絶縁膜８と、絶縁膜９と、コントロールゲート１１と、第３の拡散領域（図１の２１）と、を有する。半導体記憶装置における一つの単位セルは、図２において一点鎖線で示すように、１つの第２の拡散領域７ｂと、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。半導体記憶装置における２ビットセルは、１つのセレクトゲート３を共通として２つの単位セルを線対称として配置することで構成される。すなわち、図２において、２ビットセルの他方の単位セルは、１つの第１の拡散領域７ａと、１つのフローティングゲート６と、コントロールゲート１１と、セレクトゲート３と、からなる。
【００２２】
基板１は、Ｐ型シリコン基板であり、隣り合うセレクトゲート３の間の領域に所定深さのトレンチ部１ａを有する（図２参照）。トレンチ部１ａの深さは、基板１表面から５０ｎｍ以上１００ｎｍ以下であることが好ましい。基板１は、セレクトゲート３下に第１のウェル１ｂを有する。基板１は、フローティングゲート６下に第２のウェル１ｃを有する。ここで、第１のウェル１ｂはｐ−型拡散領域であり、第２のウェル１ｃは第１のウェル１ｂの不純物濃度以上の不純物濃度のｐ−型拡散領域である。ここで、第１のウェル１ｂの不純物濃度は、セレクトゲート３直下のチャネル抵抗（反転抵抗）を下げてオン電流を稼ぐために、第２のウェル１ｃの不純物濃度以下であることが好ましい。第１のウェル１ｂは、共通ソース拡散領域ともいう。
【００２３】
図１を参照すると、基板１において、第２の拡散領域７ｂと第３の拡散領域２１とを結ぶ通路をなすチャネルは、基板１を上からみたときの形状として、セレクトゲート３の平面形状に関連して規定される１つの方向に沿って、１つの第３の拡散領域２１側から延在されている第１の経路Ｌを有し、１つの第３の拡散領域２１側から延在された第１の経路Ｌの端部は曲折されており、第１の方向に対して所定の角度（例えば直角）をなす第２の方向に沿って他の第２の拡散領域７ｂ側にまで延在されている第２の経路Ｓを有する。第１の経路Ｌのうちセル領域内のセレクトゲート３下のチャネルは、セレクトゲート３に正電圧を印加したときに、反転層２０となる。第２の経路Ｓでは、基板１のトレンチ部１ａの底部だけでなく側壁部の領域もチャネル領域として使用することになる（図１、２参照）。同様に、第１の拡散領域７ａと第３の拡散領域２１とを結ぶ通路をなすチャネル領域は、基板１を上からみたときの形状として、セレクトゲート３の長手方向に沿って、一つの第３の拡散領域２１側から延在されている第１の経路を有し、第１の経路の端部が曲折され第１の方向に対して所定の角度（直角）をなす第２の方向に沿って延在され第１の拡散領域７ａ側に至る第２の経路を有する。
【００２４】
絶縁膜２は、隣り合うトレンチ部１ａの間の基板１上に設けられている。絶縁膜２には、例えば、シリコン酸化膜を用いることができる（図２参照）。絶縁膜２は、セレクトゲート絶縁膜ともいう。
【００２５】
セレクトゲート３は、絶縁膜２の上に設けられた導電膜である（図２参照）。セレクトゲート３には、例えば、ポリシリコンを用いることができる。
【００２６】
絶縁膜４は、セレクトゲート３の上に設けられている（図２参照）。
【００２７】
絶縁膜５は、絶縁膜４の側壁、セレクトゲート３の側壁、絶縁膜２の側壁、基板１のトレンチ部１ａの側壁ないし底部と、フローティングゲート６と、の間に設けられている。絶縁膜５には、例えば、シリコン酸化膜を用いることができる（図２参照）。絶縁膜５は、トンネル酸化膜ともいう。
【００２８】
フローティングゲート６は、隣り合うトレンチ部１ａの間の基板１、絶縁膜２、セレクトゲート３、及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に、絶縁膜５を介して設けられている（図２参照）。フローティングゲート６には、例えば、ポリシリコンを用いることができる。フローティングゲート６は、断面を見るとサイドウォール状に形成されており（図２参照）、平面方向から見ると島状に配設されている（図１参照）。
【００２９】
第１の拡散領域７ａ及び第２の拡散領域７ｂは、基板１のトレンチ部１ａ底面の所定領域（隣り合うフローティングゲート６の間）に設けられたｎ＋型拡散領域であり、セレクトゲート３が延在する方向に沿って配設されている（図１、２参照）。第１の拡散領域７ａ及び第２の拡散領域７ｂは、セレクトゲート３との関係で、書込み時にはセルトランジスタのドレイン領域となり、読み出し時はソース領域となる。第１の拡散領域７ａ及び第２の拡散領域７ｂは、ローカルビット線ともいう。第１の拡散領域７ａ及び第２の拡散領域７ｂの不純物濃度は、同一である。
【００３０】
絶縁膜８は、フローティングゲート６とコントロールゲート１１の間に配設される絶縁膜である（図２参照）。絶縁膜８には、例えば、高絶縁性を有し、比誘電率が高く、薄膜化に好適なシリコン酸化膜８ａ、シリコン窒化膜８ｂ、シリコン酸化膜８ｃよりなるＯＮＯ膜を用いることができる。
【００３１】
絶縁膜９は、シリコン酸化膜８ａと基板１（の第２の拡散領域７ｂ）に間に配設される絶縁膜である（図２参照）。絶縁膜９には、例えば、熱酸化によるシリコン酸化膜（熱酸化膜）、あるいはＣＶＤ法で成膜したシリコン酸化膜を用いることができる。
【００３２】
コントロールゲート１１は、セレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する（図１参照）。コントロールゲート１１は、セレクトゲート３との交差部において、セレクトゲート３の上層に設けられたシリコン酸化膜８ｃの上面に当接している（図２参照）。コントロールゲート１１は、隣り合うトレンチ部１ａの間の基板１、絶縁膜２、セレクトゲート３、及び絶縁膜４の積層体よりなるセレクトゲート構造の両側に絶縁膜５、フローティングゲート６、及び絶縁膜８を介して設けられている（図２参照）。コントロールゲート１１には、導電膜よりなり、例えば、ポリシリコンを用いることができる。コントロールゲート１１の表面に、高融点金属シリサイド（図示せず）を設け、低抵抗化する構成としてもよい。コントロールゲート１１は、ワード線となる。
【００３３】
第３の拡散領域２１は、ｎ＋型拡散領域であり、セルトランジスタのソース／ドレイン領域となる（図１参照）。第３の拡散領域２１は、セル領域外でセレクトゲート３の長手方向と直交する方向に延在されており、セレクトゲート３と立体交差する。第３の拡散領域２１は、セレクトゲート３との交差部において、セレクトゲート３の下層に設けられた絶縁膜２直下の基板１表層に形成されている（図示せず）。
【００３４】
次に、実施形態１に係る半導体記憶装置の製造方法の一例について図面を用いて説明する。図３〜７は、本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した工程断面図である。なお、図６、７は、図５（ｃ）のＡ、Ｂ、Ｃ線にそれぞれ沿って基板断面をみた場合の製造工程を順に示した図であり、Ａ、Ｂ、Ｃ線は、それぞれセレクトゲート、フローティングゲート、拡散領域に対応している。
【００３５】
まず、基板１に素子分離領域（図示せず）した後、基板１のセル領域に第１のウェル１ｂ（ｐ−型拡散領域）を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、基板１表面に第１のウェル１ｂを形成し、その後、当該フォトレジストを除去する（図３（ａ）参照）。ここで、第１のウェル１ｂの形成では、ホウ素イオンなどを注入して必要な表面濃度にする。
【００３６】
次に、基板１上に第３の拡散領域（図１の２１）を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、基板１表面に第３の拡散領域（図１の２１）を形成し、その後、当該フォトレジストを除去する（図示せず）。ここで、第３の拡散領域（図１の２１）の形成は、例えば、Ａｓイオンを所定のドース量で注入することにより達成できる。イオン注入後、必要に応じて、窒素雰囲気での熱処理を施してもよい。
【００３７】
次に、基板１上にシリコン酸化膜２を形成し、シリコン酸化膜２の上にポリシリコン膜３を形成し、ポリシリコン膜３上にシリコン窒化膜４を形成する（図３（ｂ）参照）。ここで、シリコン酸化膜２の形成では、熱酸化により、例えば膜厚１０〜１５ｎｍ程度成膜する。また、ポリシリコン膜３の膜厚は、例えば、６０〜８０ｎｍ程度である。ポリシリコン膜３は、リンドープポリシリコンや砒素不純物のイオン注入などの方法により、ｎ型化しておくことが望ましい。また、シリコン窒化膜４の形成は、ＣＶＤ（化学気相成長）法等で達成することができる。
【００３８】
次に、シリコン窒化膜４上にセレクトゲートを形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、シリコン窒化膜４及びポリシリコン膜３を選択的にエッチングすることでセレクトゲート３を形成し、その後、当該フォトレジストを除去する（図３（ｃ）参照）。なお、ここではセレクトゲート３を形成した後に、フォトレジストを除去しているが、加工性のよさによっては、次の工程のトレンチ部１ａを形成した後にフォトレジストを除去してもよい。
【００３９】
次に、残ったシリコン窒化膜４をマスクとして、セルフアラインでシリコン酸化膜２をエッチングし、基板１を所定の深さまでエッチングすることでトレンチ部１ａを形成し、その後、基板１のトレンチ部１ａ表面に第２のウェル１ｃを形成する（図４（ａ）参照）。ここで、第２のウェル１ｃの形成では、セレクトゲート３直下の反転層と第１の拡散領域７ａ（ローカルビット）あるいは第２の拡散領域７ｂ（ローカルビット）との間のパンチスルーを抑制するために、ホウ素イオンなどの注入により、第１のウェル１ｃの不純物濃度以上の不純物濃度にすることが好ましい。
【００４０】
次に、基板全面に、シリコン酸化膜５を形成する（図４（ｂ）参照）。ここで、シリコン酸化膜５の形成は、ＣＶＤ（化学気相成長）法、熱酸化法、ＣＶＤと熱酸化の組合せ、ラジカル酸化法等により行う。
【００４１】
次に、ポリシリコン膜６を基板全面に堆積し、エッチバックによりシリコン酸化膜５で覆われたトレンチ部１ａ、シリコン酸化膜２、セレクトゲート３及びシリコン窒化膜４の側壁に、サイドウォール状かつ帯状のフローティングゲート６を形成する（図４（ｃ）参照）。ここで、ポリシリコン膜６の堆積は、ＣＶＤ法により行う。また、ポリシリコン膜６は、リンまたは砒素不純物を含有したｎ型であることが好ましい。なお、この段階のフローティングゲート６は図４（ｃ）の図面に対して奥行き方向に帯状に形成されている。
【００４２】
次に、形成したシリコン酸化膜５とフローティングゲート６をマスクとして、イオン注入を行い、セルフアラインで基板１のトレンチ部１ａ底部表面に、第１の拡散領域７ａ、第２の拡散領域７ｂを形成する（図５（ａ）参照）。ここで、第１の拡散領域７ａ、第２の拡散領域７ｂは、例えば、Ａｓイオンをドース量１０１５cm−２で注入する。イオン注入後、必要に応じて、窒素雰囲気での熱処理を施してもよい。
【００４３】
次に、シリコン酸化膜９を形成する。ここで、トレンチ部１ａのボトム酸化膜をなすシリコン酸化膜９は、十分に厚く形成される。すなわち、熱酸化によって基板１（シリコン）中の高濃度不純物（例えばＡｓ等）により酸化速度が増加し（酸化増速拡散）、図５（ｂ）に示すように、Ａｓイオンを注入した第１の拡散領域７a、第２の拡散領域７ｂ上のシリコン酸化膜９の膜厚は増大する。あるいは、ＣＶＤ法によりシリコン酸化膜９を成膜することによってフローティングゲートの間にシリコン酸化膜９を埋め込み、その後、シリコン酸化膜９の表面を平坦化し、その後、埋め込んだシリコン酸化膜９が所望の高さになるまでエッチングして形成してもよい。その後、基板全面に、例えば、ＣＶＤ法によりシリコン酸化膜８ａを形成し、被着したシリコン酸化膜８ａを覆うようにシリコン窒化膜８ｂを形成し、その上にシリコン酸化膜８ｃを形成する（図５（ｂ）参照）。
【００４４】
次に、シリコン酸化膜８ｃの上にポリシリコン膜１１を形成し、ポリシリコン膜１１の上面に、低抵抗材１２（ＷＳｉなど）を被着する（図５（ｃ）参照）。あるいは、高融点金属シリサイドプロセスを適用することも可能である。
【００４５】
次に、低抵抗材１２上にワード線を形成するためのフォトレジスト（図示せず）を形成し、当該フォトレジストをマスクとして、例えば、ドライエッチング法により、低抵抗材１２、ポリシリコン膜１１、シリコン酸化膜８ｃ、シリコン窒化膜８ｂ、シリコン酸化膜８ａ、フローティングゲート６を選択的に除去することで帯状のコントロールゲート１１、及び、島状のフローティングゲート６を形成し、その後、当該フォトレジストを除去する（図６（ａ）参照）。すなわち、シリコン窒化膜４、シリコン酸化膜２、をストッパとして、エッチングでパターン形成する。
【００４６】
次に、メモリセルアレイ領域の周辺ゲート（図示せず）の作成（例えばLDD（Lightly  Doped  Drain）領域作成）のためにメモリセルアレイ領域をマスク（図示せず）で覆い、周辺ゲートを作成した後、マスクを除去して、コントロールゲート１１の長手方向の両側に、シリコン酸化膜のサイドウォール１３を形成する（図６（ｂ）参照）。
【００４７】
次に、周辺ゲートのソース、ドレイン拡散領域（図示せず）を作成し、その後、層間絶縁膜１４を形成する（図７（ａ）参照）。
【００４８】
次に、層間絶縁膜１４に、低抵抗材１２に達するまでのコンタクト孔を形成し、その後、当該コンタクト孔に、Ａｌ配線１６を形成する（図７（ｂ）参照）。
【００４９】
次に、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイの構成について図面を用いて説明する。図８は、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイの構成を模式的に示した平面図である。
【００５０】
図８を参照すると、実施形態１に係る半導体記憶装置のメモリセルアレイは、基板表面（表層）の一の方向に沿って延在され互いに離間して配設されており、コンタクトによりビット線に接続される複数列の拡散領域７（「ローカルビット線」ともいう）が設けられている。また、基板表面において、複数列の拡散領域７の長手方向の両端から離間した位置に、一の方向に直交する方向に沿って延在された埋め込み拡散領域２１（図１の２１に対応する）が設けられている。また、基板上に絶縁膜（図示せず）を介して設けられ、拡散領域７の長手方向に直交する方向に延在された複数本のワード線１２が設けられている。また、基板上に、絶縁膜（図示せず）を介して設けられ拡散領域７の列の間に一の方向に沿って延在されたセレクトゲート３が設けられており、セレクトゲート３は、図示されていない絶縁膜を介して埋め込み拡散領域２１と立体交差している。
【００５１】
図８に示す例では、メモリセル拡散領域エリア（「メモリセルエリア」ともいう）３０の両側に、Ｙスイッチ（「選択トランジスタ」、あるいは「バンク選択トランジスタ」ともいう）４０ａ、４０ｂが設けられている。
【００５２】
Ｙスイッチ４０ａは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ１に、ソース又はドレインとなる一方の拡散領域がコンタクト／ビアホールを介して接続され、ゲート電極がそれぞれ選択線ＳＬ１、ＳＬ２とされ、ドレイン又はソースとなる他方の拡散領域が第１アルミ配線層の対応するビット線２３にコンタクトを介して接続されている第１、第２の選択トランジスタ（「バンク選択トランジスタ」ともいう）Ｔｒ１、Ｔｒ２を備えている。
【００５３】
Ｙスイッチ４０ｂは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ２に、ソース又はドレインとなる一方の拡散領域がコンタクト／ビアホールを介して接続され、ゲート電極がそれぞれ選択線ＳＬ３、ＳＬ４とされ、ドレイン又はソースとなる他方の拡散領域が第１アルミ配線層の対応するビット線２３にコンタクトを介して接続されている第３、第４の選択トランジスタ（「バンク選択トランジスタ」ともいう）Ｔｒ３、Ｔｒ４を備えている。基板表面の拡散領域７と対応する第１アルミ配線層のビット線２３とは、コンタクトを介して接続されている。
【００５４】
第１、第２の選択トランジスタＴｒ１、Ｔｒ２に接続される第２、第４のビット線は、Ｙスイッチ４０ａ側からメモリセルエリア３０をＹスイッチ４０ｂ側に延在され、第３、第４の選択トランジスタＴｒ３、Ｔｒ４に接続される第１、第３のビット線には、Ｙスイッチ４０ｂ側からメモリセルエリア３０をＹスイッチ４０ａ側に延在されている。
【００５５】
図８に示す例では、メモリセルアレイは、ワード線１２を５段を単位に一つの組を構成しており、二つの組が設けられている。なお、本発明において、メモリセルアレイの構成は、５段のワード線を単位とする２組の構成に限定されるものでないことは勿論である。
【００５６】
ワード線１２群の両側には、埋め込み拡散領域２１が設けられている。ワード線１２群の２組に対しては、３本の埋め込み拡散領域２１が設けられている。メモリセルアレイの各組（サブアレイ）の両側に埋め込み拡散領域２１を設けることで、後述するように、読み出し電流を増加させている。
【００５７】
メモリセルエリア３０の基板上を、拡散領域７の間に沿って配置されているセレクトゲート３は、メモリセルエリア３０の両側に配設された二つのセレクトゲート端子２４（ＳＧ１、ＳＧ２）に交互に接続されている。メモリセルエリア３０の両側に配設された第１、第２のセレクトゲート端子ＳＧ１、ＳＧ２と、メモリセルエリア３０のセレクトゲート３とは、同一導電材料よりなり、図３（ｃ）の製造工程において、同時にパターン形成される。図８に示すレイアウトでは、第１、第２のセレクトゲート端子ＳＧ１、ＳＧ２は、メモリセルエリア３０の一側の埋め込み拡散領域２１とＹスイッチ４０ａの間、及び、メモリセルエリア３０の他側の埋め込み拡散領域２１とＹスイッチ４０ｂの間に、それぞれ、ワード線１２の長手方向に並行に配設されている。第１のセレクトゲート端子ＳＧ１から、セレクトゲート３が、拡散領域７の間の領域を、第２のセレクトゲート端子ＳＧ２側に、メモリセルエリア３０の端部、及び埋め込み拡散領域２１を超えて延在されており、第２のセレクトゲート端子ＳＧ２から、セレクトゲート３が、拡散領域７の間の領域を、第１のセレクトゲート端子ＳＧ１側に、メモリセルエリア３０の端部、及び埋め込み拡散領域２１を超えて延在されている。なお、図８において、埋め込み拡散領域２１は、埋め込み型の拡散領域に限定されるものでないことは勿論である。
【００５８】
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図９は、本発明の実施形態１に係る半導体記憶装置の第１の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。図１０は、本発明の実施形態１に係る半導体記憶装置の第１の書込み動作を説明するための模式図である。図１１は、本発明の実施形態１に係る半導体記憶装置の第１の消去動作を説明するための模式図である。
【００５９】
図９を参照すると、第１の読み出し動作では、読み出し対象となるセルのコントロールゲート１１、セレクトゲート３、第３の拡散領域２１に正電圧を印加する。例えば、コントロールゲート１１に電圧ＶＣＧ＝６Ｖを印加し、セレクトゲート３に電圧ＶＳＧ＝５Ｖを印加し、ドレイン側となる第３の拡散領域２１（埋め込み拡散層）に電圧ＶＣＳ＝１．４Ｖを印加し、ソース側となる第２の拡散領域７ｂ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。これにより、フローティングゲート６に電子が蓄積されていない状態（消去状態；しきい値電圧低）では、電子ｅが第２の拡散領域７ｂからフローティングゲート６直下ないし側壁近傍のチャネル領域を走行し、かつ、セレクトゲート３下に形成された反転層２０を走行し、第３の拡散領域（図１の２１）に移動する（図８の「読み出し電流方向」参照）。一方、フローティングゲート６に電子が蓄積された状態（書込状態；しきい値電圧高）では、フローティングゲート６下にチャネルがないので電子ｅが流れない（図示せず）。電子ｅが流れるかどうかでデータ（０／１）を判断することで読み出しが行われる。
【００６０】
図１０を参照すると、第１の書込み動作では、書込み対象となるセルのコントロールゲート１１、第２の拡散領域７ｂに正の高電圧を印加し、セレクトゲート３にメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加する。例えば、コントロールゲート１１に電圧ＶＣＧ＝９Ｖを印加し、セレクトゲート３に電圧ＶＳＧ＝しきい値電圧（又はしきい値電圧よりも所定電圧高い電圧；例えば２Ｖ）を印加し、ドレイン側となる第２の拡散領域７ｂ（ローカルビット線）に電圧ＶＬＢ＝５Ｖを印加し、ソース側となる第３の拡散領域２１（埋め込み拡散層）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。これにより、電子ｅが第３の拡散領域（図１の２１）から、セレクトゲート３下に形成された反転層２０を走行し、フローティングゲート６側壁ないし直下のチャネル領域を走行して、第２の拡散領域７ｂに流れる。その際、一部の電子ｅがセレクトゲート３とフローティングゲート６の境界の電界によって高エネルギーを持つので、フローティングゲート６側壁ないし直下（主に側壁）のトンネル酸化膜５を通してフローティングゲート６に注入される（図８の「書込み電流方向」参照）。ここで、電界集中は、セレクトゲート３下のチャネル抵抗とフローティングゲート６側壁ないし直下のチャネル抵抗に大きな差が生じることにより、それらの境界に発生する。この電界集中で、電子を加速してフローティングゲート６へ電子を注入することで書込みが行われる。
【００６１】
図１１を参照すると、消去動作では、コントロールゲート１１に負の高電圧を印加し、基板１に正の高電圧を印加する。例えば、コントロールゲート１１に電圧ＶＣＧ＝−９Ｖを印加し、基板１に電圧Ｖｓｕｂ＝９Ｖを印加し、第２の拡散領域７ｂ（ローカルビット線）、セレクトゲート３および第３の拡散領域２１（埋め込み拡散層）はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート６から、フローティングゲート６直下ないし側壁のトンネル酸化膜５を通して基板１に引き抜かれる。
【００６２】
次に、本発明の実施形態１に係る半導体記憶装置の別の書込み動作および消去動作について図面を用いて説明する。図１２は、本発明の実施形態１に係る半導体記憶装置の第２の書込み動作を説明するための模式図である。図１３は、本発明の実施形態１に係る半導体記憶装置の第２の消去動作を説明するための模式図である。
【００６３】
図１２を参照すると、第２の書込み動作では、書込み対象となるセルのコントロールゲート１１、第２の拡散領域７ｂに正の高電圧を印加し、セレクトゲート３にメモリセルにおいて１μＡの電流が流れる程度の正の低電圧を印加する。例えば、コントロールゲート１１に電圧ＶＣＧ＝９Ｖを印加し、ドレイン側となる第２の拡散領域７ｂ（ローカルビット線）に電圧ＶＬＢ２＝５Ｖを印加し、セレクトゲート３にしきい値電圧（又はしきい値電圧よりも所定電圧高い電圧）を印加し、ソース側となる第１の拡散領域７ａ（ローカルビット線）、および基板１にグランド電位（ＧＮＤ＝０Ｖ）を印加する。これにより、電子ｅが第１の拡散領域７ａから、第１の拡散領域７ａ側のフローティングゲート６下のチャネルのデータ状態によらず、セレクトゲート３下に形成された反転層２０を走行し、フローティングゲート６側壁ないし直下のチャネル領域を走行して、第２の拡散領域７ｂに流れる。その際、一部の電子ｅがセレクトゲート３とフローティングゲート６の境界の電界によって高エネルギーを持つので、第１の拡散領域７ｂ側のフローティングゲート６側壁ないし直下（主に側壁）のトンネル酸化膜５を通してフローティングゲート６に注入される。このとき、セレクトゲート３の電圧ＶＳＧによって、セレクトゲート３のチャネルで電流が絞られる。そして、セレクトゲート３のチャネル抵抗が他の領域に比べて高いため、セレクトゲート３のチャネルとフローティングゲート６のチャネルの境界に電界が集中する。電界集中するセレクトゲート３のチャネルとフローティングゲート６のチャネルの境界で電子が加速され、フローティングゲート６のソース側の第１の拡散領域７ａから電子を注入することで、書込みが行われる。これにより、ソース、ドレインに用いる拡散領域７ａ、７ｂは、セレクトゲート３の反転層を利用したソース線よりも、抵抗が低いため、ビット位置によるセルのソース−ドレイン間に印加される電圧ばらつきを低減できる。これは、メモリセルアレイ内でのビット位置による書込み特性のばらつきを抑制できることを示しており、その結果、書込みの遅いビットを減少させ、メモリブロックの書込み時間を高速化できる。
【００６４】
図１３を参照すると、消去動作では、コントロールゲート１１に負の高電圧を印加し、セレクトゲート３に正の電圧を印加する。例えば、コントロールゲート１１に電圧ＶＣＧ＝−９Ｖを印加し、セレクトゲート３に電圧ＶＳＧ＝３Ｖを印加し、第１の拡散領域７ａ、第２の拡散領域７ｂ（ローカルビット線）、基板１および第３の拡散領域（図１の２１）はオープン（ｏｐｅｎ）にする。これにより、電子ｅがフローティングゲート６から、フローティングゲート６側壁のトンネル酸化膜５を通してセレクトゲート３に引き抜かれる。
【００６５】
実施形態１によれば、以下のような効果を奏する。
【００６６】
第１の効果は、メモリセルのオフリークが低減できることである。その理由は、セルサイズを縮小しても高さ方向のチャネル（フローティングゲート６側壁近傍のチャネル）が存在するからである。これにより、実効的なチャネル長を稼ぐことができるので、メモリセルのオフリークを低減できる。
【００６７】
第２の効果は、書込み時（第１の書込動作）のドレイン−ソース間のパンチスルーが抑制されることである。その理由は、ソース側の反転層２０より物理的に低い位置にドレイン側の第１の拡散領域７ａ、第２の拡散領域７ｂが配置されているので、セレクトゲート３下（反転層２０が形成される領域）の第１のウェル１ｂに影響を与えずに、フローティングゲート６下（反転層２０と第２の拡散領域７ｂの間の領域）の第２のウェル１ｃの不純物濃度を設定できる。第２のウェル１ｃの不純物濃度を、第１のウェル１ｂの不純物濃度よりも濃く設定できるため、パンチスルーを抑制するのに有利である。また、メモリセルのオン電流Ｉｏｎが向上する効果もある。その理由は、セレクトゲート３下（反転層２０が形成される領域）の第１のウェル１ｂの不純物濃度を、フローティングゲート６下（反転層２０と第２の拡散領域７ｂの間の領域）の第２のウェル１ｃの不純物濃度よりも薄くすることができるため、セレクトゲート３下のチャネル抵抗を下げることができるからである。つまり、フローティングゲート６下（反転層２０と第２の拡散領域７ｂの間の領域）の第２のウェル１ｃの不純物濃度を高くすることでパンチスルーを防止することができるとともに、セレクトゲート３下（反転層２０が形成される領域）の第１のウェル１ｂの不純物濃度を低くすることでセレクトゲート３のしきい値を低くし、かつ、セレクトゲート３のチャネル抵抗を下げることができる。これによりメモリセルの読み出し時の電流を向上させることができる。
【００６８】
第３の効果は、セレクトゲート３を共有する２つの単位セルにおいて、一方の単位セルの記憶ノードを書込みするとき、他方の単位セルの記憶ノードが書込みされるということはないということである。その理由は、２つの単位セルのそれぞれの第１の拡散領域７ａ、７ｂ間に、チャネル電流が流れないためである。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図２】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示した（図１の）Ｘ−Ｘ´間の部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第１の工程断面図である。
【図４】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第２の工程断面図である。
【図５】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第３の工程断面図である。
【図６】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第４の工程断面図である。
【図７】本発明の実施形態１に係る半導体記憶装置の製造方法を模式的に示した第５の工程断面図である。
【図８】本発明の実施形態１に係る半導体記憶装置のメモリセルアレイの構成を模式的に示した平面図である。
【図９】本発明の実施形態１に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１０】本発明の実施形態１に係る半導体記憶装置の書込み動作を説明するための模式図である。
【図１１】本発明の実施形態１に係る半導体記憶装置の消去動作を説明するための模式図である。
【図１２】本発明の実施形態１に係る半導体記憶装置の第２の書込み動作を説明するための模式図である。
【図１３】本発明の実施形態１に係る半導体記憶装置の第２の消去動作を説明するための模式図である。
【図１４】従来例１に係る半導体記憶装置の構成を模式的に示した部分断面図である。
【図１５】従来例２に係る半導体記憶装置の構成を模式的に示した部分平面図である。
【図１６】従来例２に係る半導体記憶装置の構成を模式的に示した（図１５の）Ｙ−Ｙ´間の部分断面図である。
【図１７】従来例２に係る半導体記憶装置の読み出し動作（フローティングゲートに電子が蓄積されていない状態のときの読み出し動作）を説明するための模式図である。
【図１８】従来例２に係る半導体記憶装置の書込み動作を説明するための模式図である。
【図１９】従来例２に係る半導体記憶装置の消去動作を説明するための模式図である。
【符号の説明】
【００７０】
１、２０１  基板（ｐ型シリコン基板）
１ａ  トレンチ部
１ｂ、２０１ｂ  第１のウェル（ｐ−型拡散領域）
１ｃ  第２のウェル（ｐ−型拡散領域）
２、２０２  絶縁膜（シリコン酸化膜、セレクトゲート絶縁膜）
３、２０３  セレクトゲート（ポリシリコン膜、半導体膜）
４、２０４  絶縁膜（シリコン窒化膜）
５、２０５  絶縁膜（シリコン酸化膜、トンネル酸化膜）
６、２０６  フローティングゲート（ポリシリコン膜、半導体膜）
７  拡散領域（ローカルビット線）
７ａ、２０７ａ  第１の拡散領域（ローカルビット線）
７ｂ、２０７ｂ  第２の拡散領域（ローカルビット線）
８、２０８  絶縁膜（ＯＮＯ膜）
８ａ  シリコン酸化膜（ＯＮＯボトム酸化膜）
８ｂ  シリコン窒化膜
８ｃ  シリコン酸化膜（ＯＮＯトップ酸化膜）
９、２０９  絶縁膜（シリコン酸化膜、熱酸化膜）
１１、２１１  コントロールゲート（ワード線、ポリシリコン）
１２  低抵抗材（ワード線）
１３  サイドウォール（シリコン酸化膜）
１４  層間絶縁膜（シリコン酸化膜）
１６  Ａｌ配線
２０、２２０  反転層
２１、２２１  第３の拡散領域（埋め込み拡散領域、共通ソース拡散領域）
２３  ビット線
２４  セレクトゲート端子
３０  メモリセルエリア
４０ａ、４０ｂ  Ｙスイッチ
１２１  半導体基体
１２２ａ、１２２ｂ  絶縁膜
１２３ａ、１２３ｂ  反対導電型領域
１２４ａ  半導体層
１２７ａ  第１のフローティングゲート
１２７ｂ  第２のフローティングゲート
１２８  絶縁膜
１３０ａ  コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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