(57)【要約】【課題】  Ｄ級増幅器において、ノイズによる誤動作等によりスイッチング増幅段における電流貫通を回避する。過入力持続により復調出力動作に支障をきたすことを回避する。クリップ回避処理に伴う出力波形の歪を低減する。【解決手段】  グリッチ除去回路２０３がＰＷＭ信号Ｎ３のノイズを除去する。パルス分離回路２０４がＨＩＰ，ＬＯＰの立ち上がりエッジをデッドタイム分差し引く。オンオン除去回路２０５がＨＩＰとＬＯＰが同時にオンとなった場合ＨＩＰを強制的にローレベルに落とす。クリップ検出回路２０６がクリップ発生時に積分段の演算増幅器の積分定数を２次特性から１次特性に切り替える。クリップ継続状態検出回路２０１がクリップ継続を検出し、パルス生成回路２０２が強制反転用のパルスを生成してＰＷＭ信号Ｎ３に挿入する。【選択図】    図２
2006050588.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をパルス幅変調してパルス幅変調信号を生成し、このパルス幅変調信号をスイッチング増幅して出力信号を得るパルス幅変調増幅器において、
パルス幅変調信号を保持する保持手段と、
パルス幅変調信号が反転したときにその反転状態が一定時間以上続く場合に前記保持手段に対して保持する信号の反転を許容する許容手段とを備えたことを特徴とするパルス幅変調増幅器。
【請求項２】
パルス幅変調におけるクリップの継続状態を検出するクリップ継続状態検出手段と、
クリップ継続状態検出時はパルス幅変調信号に前記一定時間より長い強制反転用パルスを挿入するパルス挿入手段を備えたことを特徴とする請求項１記載のパルス幅変調増幅器。
【請求項３】
パルス幅変調の前段にて入力信号を積分する積分手段と、
パルス幅変調におけるクリップを検出するクリップ検出手段と、
クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とする請求項１または請求項２記載のパルス幅変調増幅器。
【請求項４】
前記保持手段から出力されるパルス幅変調信号をハイレベルパルスとローレベルパルスに分離し、各パルスの立ち上がりエッジを所定時間遅延させるパルス分離手段を備えたことを特徴とする請求項１ないし３記載のパルス幅変調増幅器。
【請求項５】
前記パルス分離手段から出力されるハイレベルパルスおよびローレベルパルスが同時にオンのときに一方を強制的にオフにする調整手段を備えたことを特徴とする請求項４記載のパルス幅変調増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主としてオーディオ信号の電力増幅に用いられるＰＷＭ（パルス幅変調）増幅器に関する。
【背景技術】
【０００２】
従来、大入力時にＰＷＭ信号に生じるクリップによる再生波形の欠損を防止する技術として、クリップ状態において強制的にパルスを送り込んでクリップを解消するものがある（特許文献１参照）。
【０００３】
図４は、この種の従来のＤ級増幅器を示す概略ブロック図である。この図において、入力端３０１には、アナログ入力信号が入力される。ＰＷＭ回路３０２はこのアナログ入力信号をＰＷＭ信号に変調する。このＰＷＭ信号は、オア回路３０３を介してドライブ回路３０４に入力される。ドライブ回路３０４は直流阻止用コンデンサＣ３０１を介してスイッチング素子ＳＷ１に制御信号を出力する。またＰＷＭ信号は、アンド回路３０５を介してドライブ回路３０６に入力される。ドライブ回路３０６は直流阻止用コンデンサＣ３０２を介してスイッチング素子ＳＷ２に制御信号を出力する。スイッチング素子ＳＷ１，ＳＷ２の動作によりＰＷＭ信号はスイッチング増幅されてパルス−アナログ復調回路３０８に入力される。パルス−アナログ復調回路３０８は、ＰＷＭ信号をアナログ出力信号に復調して出力端３０９に出力する。
【０００４】
パルス間隔検出回路３１０は、パルス−アナログ復調回路３０８の入力端のＰＷＭ信号を常時監視している。パルス間隔検出回路３１０の出力はアンド回路３０５の入力端に送出されると共に、インバータ３０７を介してオア回路３０３の入力端に送出される。
【０００５】
ＰＷＭ信号にクリップが生じていないとき、パルス間隔検出回路３１０の出力はハイレベルを維持しており、オア回路３０３とアンド回路３０５は共にＰＷＭ信号をそのままドライブ回路３０４，３０６に出力している。
【０００６】
ＰＷＭ信号にクリップが生じてハイレベルまたはローレベルの状態が持続すると、パルス間隔検出回路３１０は所定のタイミングをもって出力をローレベルに切り替えてオア回路３０３とアンド回路３０５の出力を反転させる。これによりスイッチング素子ＳＷ１，ＳＷ２に入力されるＰＷＭ信号に強制的にパルスを送り込む。これによりスイッチング素子ＳＷ１，ＳＷ２への入力に交流成分が生じしてそのスイッチング増幅動作を維持することができる。
【０００７】
また従来、大入力時にアナログ入力信号のレベルを半分に落とすことでクリップを回避する技術も提供されている（特許文献２参照）。この技術によれば、パルス幅変調増幅器は、入力信号の瞬時電圧値を電圧レベル検出回路で検出し、入力信号の瞬時電圧値が電源電圧の大きさになるとクリップ回避モードに切り替わり、パルス幅増幅器に前置された前置増幅回路の利得をたとえば１／２に落とすと共に、スイッチング増幅段の電源電圧を２倍に切り替えることし、クリップの発生を回避している。
【特許文献１】実公平４−３８５６６号公報
【特許文献２】特許第３１３０９１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところでアナログ入力信号のレベルによっては、クリップ状態が持続するほどではないが、散発的にクリップが発生する状態になることがある（図５（Ｃ）（Ｄ）参照）。さらにこの場合、アナログ入力信号のノイズ特性向上のために２次積分要素を組み込んでいると、一つ置きにクリップが生じる状態で安定してしまう現象もみられる（図６（Ａ）（Ｂ）参照）。
【０００９】
特許文献２に記載される技術にあっては、クリップ回避モードへの切り替わりあるいは通常モードへの復帰の際に処理が不連続となって、出力波形に歪を生じさせる問題がある。またクリップ回避モードにおいてアナログ入力信号を定常時の１／２の電圧レベルで処理するため、ノイズ特性が劣化することも問題である。特に上記のように軽微なクリップしか生じていない状態において、これらの問題は顕著となる。
【００１０】
また同技術にあっては、電源装置に通常の２倍の電源電圧を供給できる電源回路を用意しなくてはならず、電源装置の大規模化を招く問題もある。しかもその２倍の電圧の電源回路はクリップ回避モードでのみ使用されるから電源利用効率が悪いという問題がある。
【００１１】
一方、特許文献１に記載される技術にあっては、ＰＷＭ信号に強制的にパルスを送り込むため、ＰＷＭ回路の後段から前段に帰還する閉ループに外乱を生じさせることとなる。
この外乱による出力波形の歪が、特に上記のように軽微なクリップ状態において問題となる可能性がある。
【００１２】
また、過入力状態が続いて正（または負）電圧の印加状態が持続すると、コンデンサＣ３０１またはＣ３０２が過度に充電されてしまい、復調出力動作に支障をきたすことになるため、この事態を回避しなければならない。
【００１３】
また、ノイズによる誤動作などによりドライブ回路３０４，３０６に同時にパルスが送出されてしまうと正電源電圧ＶＰＸから負電源電圧ＶＭＸに向けて大電流が貫通してしまい、電源装置やスイッチング素子ＳＷ１，ＳＷ２を破損する危険があるため、この事態を回避することが肝要である。
【００１４】
この発明は、このような事情に鑑みてなされたもので、その目的は、主としてオーディオ信号の電力増幅に用いられるＰＷＭ増幅器において、ノイズによる誤動作等によりスイッチング増幅段における正電源から負電源への電流貫通を回避することにある。また電源回路その他の大規模化・利用効率低下を招かずに済むことを前提とし、過入力持続により復調出力動作に支障をきたすことを回避することにある。さらにクリップを回避する処理に伴ってＰＷＭ処理に不連続を生じさせず、かつＰＷＭ回路の後段から前段に帰還する閉ループへの影響も極力低減させることにより、出力波形の品質の劣化を回避することにある。
【課題を解決するための手段】
【００１５】
上述した課題を解決するために、請求項１記載の発明は、入力信号をパルス幅変調してパルス幅変調信号を生成し、このパルス幅変調信号をスイッチング増幅して出力信号を得るパルス幅変調増幅器において、パルス幅変調信号を保持する保持手段と、パルス幅変調信号が反転したときにその反転状態が一定時間以上続く場合に前記保持手段に対して保持する信号の反転を許容する許容手段とを備えたことを特徴とする。
【００１６】
請求項２記載の発明は、請求項１記載のパルス幅変調増幅器において、パルス幅変調におけるクリップの継続状態を検出するクリップ継続状態検出手段と、クリップ継続状態検出時はパルス幅変調信号に前記一定時間より長い強制反転用パルスを挿入するパルス挿入手段を備えたことを特徴とする。
請求項３記載の発明は、請求項１または２記載のパルス幅変調増幅器においてパルス幅変調の前段にて入力信号を積分する積分手段と、パルス幅変調におけるクリップを検出するクリップ検出手段と、クリップ検出時は前記積分手段の積分定数を定常時より低い次数の定数に切り替える積分定数切替手段とを備えたことを特徴とする。
【００１７】
請求項４記載の発明は、請求項１ないし３記載のパルス幅変調増幅器において前記保持手段から出力されるパルス幅変調信号をハイレベルパルスとローレベルパルスに分離し、各パルスの立ち上がりエッジを所定時間遅延させるパルス分離手段を備えたことを特徴とする。
【００１８】
請求項５記載の発明は、請求項４記載のパルス幅変調増幅器において、前記パルス分離手段から出力されるハイレベルパルスおよびローレベルパルスが同時にオンのときに一方を強制的にオフにする調整手段を備えたことを特徴とする。
【発明の効果】
【００１９】
以上説明したように、請求項１記載の発明によれば、パルス幅変調信号が反転したとき、その反転状態が一定時間以上続く場合にのみ、その反転を有効とすることにより、ノイズパルスを除去してスイッチング増幅段の両通を阻止し、スイッチング増幅段における正電源から負電源への電流貫通を回避することが可能となる。
【００２０】
また請求項２記載の発明によれば、パルス幅変調におけるクリップの継続状態を検出し、パルス幅変調信号に前記一定時間より長い強制反転用パルスを挿入し、過入力持続による復調出力動作の支障を回避できる。
また請求項３記載の発明によれば、入力信号を増幅する積分手段の積分定数をクリップ検出時に定常時より低い次数の定数に切り替えることにより軽微なクリップを回避しているので、ＰＷＭ処理は特に不連続を生じることなく継続でき、ＰＷＭ回路の後段から前段に帰還する閉ループへの影響も僅少で済み、クリップ回避処理に伴って生じる出力波形の歪を効果的に抑えて品質を向上させることが可能となる。
【００２１】
また請求項４記載の発明によれば、パルス幅変調信号をハイレベルパルスとローレベルパルスに分離する際、各パルスの立ち上がりエッジを所定時間遅延させてスイッチング増幅動作のデッドタイムを確保し、スイッチング増幅段における両通の回避を確実なものとしている。
また請求項５記載の発明によれば、ハイレベルパルスおよびローレベルパルスが同時にオンのときに一方を強制的にオフにする調整ことで、前段の回路の故障等など場合にも確実にスイッチング増幅段における両通を回避することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照し、本発明の実施形態を説明する。
図１は、この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図である。
【００２３】
この図において１０１は演算増幅器であり、非反転入力端はアナログ入力信号の入力端子に接続されている。Ｒ１は、演算増幅器１０１の出力端および反転入力端間に介挿される抵抗である。Ｃ１は、演算増幅器１０１の出力端および反転入力端間に介挿されるコンデンサである。
【００２４】
１０２は演算増幅器であり、非反転入力端は演算増幅器１０１の出力端に接続されている。Ｃ２，Ｃ３は直列に接続されて、演算増幅器１０２の出力端および反転入力端間に介挿されるコンデンサである。抵抗Ｒ３およびスイッチング素子ＳＷ３は直列に接続されて、コンデンサＣ２，Ｃ３の接続端および演算増幅器１０２の非反転入力端間に介挿されている。Ｒ２は、スイッチング素子ＳＷ３と並列に接続される抵抗である。これらにより積分回路が構成されており、スイッチング素子ＳＷ３のオンオフにより積分定数が１次積分定数および２次積分定数に切り替わる。
【００２５】
１０３はＰＷＭ変調回路を構成する比較器である。この比較器１０３の反転入力端は、抵抗Ｒ４を介して演算増幅器１０２の出力端Ｎ１に接続されると共に、抵抗Ｒ１０を介して三角波生成回路１０４の出力端Ｎ２に接続されている。三角波生成回路１０４は、０Vを中心に所定の周期で直線的に増大・減少する三角波Ｎ２を生成する。比較器１０３の非反転入力端は接地されている。すなわち、積分出力Ｎ１と三角波出力Ｎ２とを加算して接地電位と比較することでＰＷＭ変調を行う。なお、三角波出力Ｎ２は、比較器１０３の非反転入力に接続してもよい。
【００２６】
デジタル処理部１０５は、比較器１０３が出力するＰＷＭ信号Ｎ３を基に所定の処理を行い、ＰＷＭ信号Ｎ３をハイレベル部分とローレベル部分に分離したハイパルス信号ＨＩＰ，ローパルス信号ＬＯＰを出力するものである。さらにスイッチング素子ＳＷ３に対してオンオフ指示信号ＣＬＩＰＮを出力するものである。
【００２７】
ドライブ回路１０６，１０７はそれぞれ、ハイパルス信号ＨＩＰ，ローパルス信号ＬＯＰを受けてＳＷ１，ＳＷ２を駆動するものである。ＳＷ１，ＳＷ２は、正電源電圧ＶＰＸおよび負電源電圧ＶＭＸが印加されてスイッチング増幅段を構成するスイッチング素子である。
【００２８】
コイル１０８およびコンデンサＣ４は、ＬＰＦ（ローパスフィルタ）を構成し、スイッチング素子ＳＷ１，ＳＷ２から出力されたＰＷＭ信号を復調してアナログ出力信号を生成するものである。１０９はアナログ出力信号が出力される負荷である。
【００２９】
Ｒ８は、スイッチング素子ＳＷ１，ＳＷ２からなるスイッチング増幅段の出力端および演算増幅器１０２の反転入力端間に介挿された抵抗である。Ｒ９は、演算増幅器１０２の反転入力端および接地間に介挿された抵抗である。これらの抵抗Ｒ８，Ｒ９の比により、スイッチング増幅されたＰＷＭ信号の演算増幅器１０２への帰還量が決定される。
【００３０】
Ｒ５は、アナログ出力信号の出力端および演算増幅器１０１の反転入力端間に介挿される抵抗である。この抵抗Ｒ５の両端には、抵抗Ｒ６およびコンデンサＣ５の直列回路が介挿されている。Ｒ７は演算増幅器１０１の反転入力端および接地間に接続された抵抗である。抵抗Ｒ５，Ｒ７の抵抗値の比によって、アナログ出力信号の演算増幅器１０１への帰還量が決定される。
【００３１】
かかる構成において、ノイズや歪の改善を行うため、演算増幅器１０１がアナログ入力信号に前置増幅を行う。演算増幅器１０１は、帰還したアナログ出力信号レベルに基づくレベル補正を行う。演算増幅器１０２は、Ｃ２、Ｃ３およびＲ３とで積分器を構成している。ここで、スイッチング素子ＳＷ３は通常時オンしており、演算増幅器１０２における積分定数は２次積分定数になっている。
【００３２】
図２は、デジタル処理部の具体例を示す回路図である。２０１は、ＰＷＭ信号Ｎ３を入力とし、クリップが継続している状態を検出してクリップ継続状態検出信号を出力するクリップ継続状態検出回路である。２０２は、クリップ継続状態検出信号を受けて動作し、ＰＷＭ信号Ｎ３に挿入するパルスを生成するパルス生成回路である。２０３は、ＰＷＭ信号Ｎ３からノイズを除去するグリッチ除去回路である。２０４は、ＰＷＭ信号Ｎ３をハイレベルパルスＨＩＰとローレベルパルスＬＯＰに分離すると共に各パルスの立ち上がりエッジからデッドタイム分を差し引く処理を行うパルス分離回路である。２０５は、ハイレベルパルスＨＩＰとローレベルパルスＬＯＰが共にオンの状態を調整するオンオン除去回路である。２０６は、ＰＷＭ信号Ｎ３を入力とし、クリップを検出してオンオフ指示信号を出力端ＣＬＩＰＮに出力するクリップ検出回路である。出力端ＣＬＩＰＮに出力されたオンオフ指示信号はスイッチング素子ＳＷ３（図１参照）に送出される。
【００３３】
クリップ継続状態検出回路２０１において、２０８〜２１３はそのリセット端子をローアクティブとされたＤ−フリップフロップ回路、２１４，２１５はＡＮＤ回路である。ＰＷＭ信号Ｎ３は、Ｄ−フリップフロップ回路２１１〜２１３のリセット端子に入力され、ＰＷＭ信号Ｎ３の反転信号は、Ｄ−フリップフロップ回路２０８〜２１０のリセット端子に入力される。２１６は、クロックパルスＣＫ１を所定時間遅延させてクロックパルスＣＫＸを生成する遅延回路である。
クロックパルスＣＫ１は三角波生成回路１０４（図１参照）で三角波Ｎ２の生成に用いられるパルスであり、三角波Ｎ２と同期したパルスである。クロックパルスＣＫ１を遅延させることによりＰＷＭ信号Ｎ３に同期したクロックパルスＣＫＸを生成している。
この遅延されたクロックパルスＣＫ１の反転信号が、Ｄ−フリップフロップ回路２１１〜２１３に入力される。さらにこのクロックパルスＣＫ１の反転信号が反転されてクロックパルスＣＫＸとしてＤ−フリップフロップ回路２０８〜２１０に入力される。
【００３４】
Ｄ−フリップフロップ回路２０８〜２１０とＡＮＤ回路２１４は一種のカウンタを構成している。すなわち、クロックパルスＣＫＸの立ち下がり検出時にＰＷＭ信号Ｎ３がローレベルである回数をカウントしていき、それが７波分続くとＡＮＤ回路２１４の出力がＬからＨに反転する。さらにＰＷＭ信号Ｎ３のローレベルが連続するときは、クロックパルスＣＫＸの8波ごとにＡＮＤ回路２１４の出力はＨとなる。
同様にＤ−フリップフロップ回路２１１〜２１３とＡＮＤ回路２１５もＰＷＭ信号Ｎ３のハイレベルについてクリップをカウントして７波分続くと、ＡＮＤ回路２１５が出力をＬからＨに反転する。さらにＰＷＭ信号Ｎ３のハイレベルが連続するときは、クロックパルスＣＫＸの8波ごとにＡＮＤ回路２１５の出力はＨとなる。
【００３５】
パルス生成回路２０２において、２１７は遅延回路、２１８はその入力端をローアクティブとされたＡＮＤ回路、２１９はＡＮＤ回路、２２０、２２１はＮＡＮＤ回路である。遅延回路２１７は後述するデッドタイム分遅延させるものである。ＡＮＤ回路２１８，２１９とＮＡＮＤ回路２２０、２２１により、ＰＷＭ信号Ｎ３を強制的に反転させるためのパルスを生成する。このパルスはＮＡＮＤ回路２２２，２２３によりＰＷＭ信号Ｎ３に挿入される。
つまり、遅延回路２１７は、ＰＷＭ信号Ｎ３について前述のクリップがハイレベルについて連続またはローレベルについて連続する時に挿入するパルス幅を決定するものであり、さらに、後述するＲＳ−フリップフロップ回路２０７のセットとリセットの2入力が同時にハイレベルにならないようにするためのものである。
【００３６】
グリッチ除去回路２０３において、２２４，２２５は後段の処理を整合させるための遅延回路である。２２６、２２８はその入力端をローアクティブとされたＡＮＤ回路、２２７、２２９はＮＯＲ回路、２３０はＮＡＮＤ回路，２３１はＡＮＤ回路である。また、ＮＯＲ回路２２７、２２９と、ＮＯＲ回路２２７の出力端に接続された反転回路２４２は、ＲＳ−フリップフロップ回路２０７を構成する。このＲＳ−フリップフロップ回路２０７によりＰＷＭ信号Ｎ３に含まれる短時間のパルス（ノイズ）を除去する。
【００３７】
図３は、パルス分離回路２０４の入出力の波形図である。同図において、（Ａ）は入力されるＰＷＭ信号、（Ｂ）は出力するハイレベルパルス、（Ｃ）は出力するローレベルパルスである。図に示すように出力するハイレベルパルスおよびローレベルパルスには各パルスの立ち上がりエッジがデッドタイム分差し引かれている。
【００３８】
オンオン除去回路２０５において、２３２はＮＡＮＤ回路、２３３，２３４はＡＮＤ回路である。もし前段の回路が故障するなどしてハイレベルパルスＨＩＰとローレベルパルスＬＯＰが同時にオンとなった場合、ハイレベルパルスＨＩＰを強制的にローレベルに落として同時にオンになる事態を回避している。
クリップ検出回路２０６において、２３５〜２４０はそのリセット端子をローアクティブとされたＤ−フリップフロップ回路、２４１はＮＯＲ回路である。クロックパルスＣＫ２は、ＰＷＭ変調の搬送波として用いられる三角波Ｎ２の倍の周波数のものであり、インバータを介して各Ｄ−フリップフロップ回路２３５〜２４０に入力される。ＰＷＭ信号Ｎ３は、Ｄ−フリップフロップ回路２３８〜２４０のリセット端子に入力され、ＰＷＭ信号Ｎ３の反転信号は、Ｄ−フリップフロップ回路２３５〜２３７のリセット端子に入力される。
【００３９】
Ｄ−フリップフロップ回路２３５〜２４０はクロックパルスＣＫ２の立ち下がり検出時に動作し、２３５〜２３７と２３８〜２４０がそれぞれ一種のシフトレジスタを構成している。最終段のＤ−フリップフロップ回路２３７と２４０の出力ＱはＮＯＲ回路２４１の入力端に出力される。Ｄ−フリップフロップ回路２３５、２３８はそのＤ入力端がハイレベルに固定されている。
【００４０】
クロックパルスＣＫ２の立ち下がり検出時においてＰＷＭ信号Ｎ３がハイレベルであるとき、Ｄ−フリップフロップ回路２３８が出力Ｑを「Ｌ」から「Ｈ」に反転する。この出力反転を受けて次のクロックパルスＣＫ２の立ち下がり検出時にＤ−フリップフロップ回路２３９が動作し、ＰＷＭ信号Ｎ３がハイレベルであるなら出力Ｑを「Ｌ」から「Ｈ」に反転する。この出力反転を受けて３つ目のクロックパルスＣＫ２の立ち下がり検出時にＤ−フリップフロップ回路２４０が同様に動作し、ＰＷＭ信号Ｎ３がハイレベルであるなら出力Ｑを「Ｌ」から「Ｈ」に反転する。ＰＷＭ信号Ｎ３がローレベルになった時点で各Ｄ−フリップフロップ回路２３８〜２４０は初期化されて出力Ｑが「Ｌ」に戻る。このようにして３クロック、すなわち三角波Ｎ２の１．５周期の間継続してＰＷＭ信号Ｎ３がハイレベルのとき、Ｄ−フリップフロップ回路２４０は出力Ｑを「Ｌ」から「Ｈ」に反転する。
また、クロックパルスＣＫ２の立ち下がり検出時において、ＰＷＭ信号Ｎ３がローレベルであるとき、Ｄ−フリップフロップ回路２３５が出力Ｑを「Ｌ」から「Ｈ」に反転する。この出力反転を受けて次のクロックパルスＣＫ２の立ち下がり検出時にＤ−フリップフロップ回路２３６が動作し、ＰＷＭ信号Ｎ３がローレベルであるなら出力Ｑを「Ｌ」から「Ｈ」に反転する。この出力反転を受けて3つ目のクロックパルスＣＫ２の立ち下がり検出時にＤ−フリップフロップ回路２３７が同様に動作し、ＰＷＭ信号Ｎ３がローレベルであるなら出力Ｑを「Ｌ」から「Ｈ」に反転する。ＰＷＭ信号Ｎ３がローレベルになった時点で各Ｄ−フリップフロップ回路２３５〜２３７は初期化されて出力Ｑが「Ｌ」に戻る。このようにして３クロック、すなわち三角波Ｎ２の１．５周期の間継続してＰＷＭ信号Ｎ３がハイレベルのとき、Ｄ−フリップフロップ回路２３７は出力Ｑを「Ｌ」から「Ｈ」に反転する。
【００４１】
ＮＯＲ回路２４１の出力である信号ＣＬＩＰＮは、Ｄ−フリップフロップ回路２３７または２４０の出力Ｑが「Ｈ」である場合にローレベルとなり、Ｄ−フリップフロップ回路２３７および２４０の出力Ｑが共に「Ｌ」である場合にハイレベルとなる。この信号ＣＬＩＰＮがスイッチング素子ＳＷ３（図１参照）に送出される。スイッチング素子ＳＷ３においてハイレベルがスイッチオン指示信号となり、ローレベルがスイッチオフ指示信号となる。
【００４２】
図５は軽微なクリップ状態を示す波形図である。また図６は一つ置きにクリップが発生する状態を示す波形図である。図５において、（Ａ）は非クリップ時における積分後のアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｂ）は（Ａ）におけるＰＷＭ信号Ｎ３を示す。（Ｃ）はクリップ時における積分後のアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｄ）は、（Ｃ）におけるＰＷＭ信号Ｎ３を示す。図６において、（Ａ）は一つ置きクリップ状態におけるアナログ入力信号Ｎ１と三角波Ｎ２を示す。（Ｂ）は（Ａ）におけるＰＷＭ信号Ｎ３を示す。
【００４３】
アナログ入力信号は定常時、演算増幅器１０２（図１参照）により２次積分されて図５（Ａ）のＮ１のような波形となり、ノイズ特性の向上が図られている。アナログ入力信号のレベルがそれほど大きくない場合、図５（Ａ）（Ｂ）に示すように適正なＰＷＭ動作が行われるが、アナログ入力信号のレベルが大きくなって積分後のアナログ入力信号が三角波の最大値（あるいは最小値）に近い値になってくると、図５（Ｃ）（Ｄ）に示すようにクリップが散発し始める。さらに図６（Ａ）（Ｂ）に示すように、パルス一つ置きにクリップが生じる状態が持続してしまう現象もみられる。
【００４４】
図１に戻って説明すると、このような場合、１つ目のクリップ発生をクリップ検出回路２０６が検出し、スイッチオン制御信号をスイッチオフ制御信号に切り替える。これを受けてスイッチング素子ＳＷ３がオフとなり、コンデンサＣ２，Ｃ３の接続端は、抵抗Ｒ２，Ｒ３からなる直列抵抗回路を介して演算増幅器１０２の非反転入力端に接続されることとなる。抵抗Ｒ２は抵抗Ｒ３より十分大きな抵抗値のものであり、かかる接続状態において、演算増幅器１０２の積分定数は２次特性であったものが１次特性に近いものとなり、増幅後のアナログ入力信号Ｎ１の極大値（または極小値）が抑えられる。
【００４５】
この結果、図５（Ｃ）（Ｄ）に示すクリップの散発状態は解消され、特に図６に示す１つ置きにクリップが発生する状態を効果的に解消できる。またこのとき、アナログ入力信号は十分大きな電圧レベルであるため、１次特性に近い積分定数としたことによりノイズ特性が劣化することはない。また演算増幅器１０２における積分定数の次数が変わるだけなので、ＰＷＭ処理は特に不連続が生じることなく続行され、抵抗Ｒ８を介して構成される帰還ループや、抵抗Ｒ５，Ｒ６およびコンデンサＣ５を介して構成される帰還ループに対する影響もほとんどない。またスイッチング素子ＳＷ３がオフとなるとき、抵抗Ｒ３および演算増幅器１０２の非反転入力端間の抵抗が無限大になるのではなく抵抗Ｒ２の抵抗値になるから、スイッチング素子ＳＷ３の動作による影響も緩衝されて最小限で済む。
【００４６】
以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれることはいうまでもない。
【００４７】
たとえばクリップ検出回路やクリップ継続状態検出回路は、増幅後のアナログ信号Ｎ１の瞬時電圧を整流回路により検出し、この瞬時電圧を三角波Ｎ２の最大値または最小値を示す基準電圧と比較し、前者が後者を上回った場合あるいは上回るには至らないが十分近接した場合にクリップ状態（あるいはクリップを生じるおそれがある前状態）を検出する形態をとることもできる。上記の基準値は、あらかじめ設定された固定値でも良いし、たとえば三角波の最大値または最小値が電源電圧ＶＰＸ，ＶＭＸに対応して変動する形態をとる場合、電源電圧ＶＰＸ，ＶＭＸの検出値を所定の比率で落とすなどして三角波の最大値または最小値に相当する値を導いて基準値として使用する形態をとることもできる。
【図面の簡単な説明】
【００４８】
【図１】この発明の実施形態におけるＤ級増幅器の構成を示す概略ブロック図。
【図２】デジタル処理部の具体例を示す回路図。
【図３】パルス分離回路の入出力を示す波形図。
【図４】この種の従来のＤ級増幅器を示す概略ブロック図。
【図５】軽微なクリップ状態を示す波形図。
【図６】一つ置きにクリップが発生する状態を示す波形図。
【符号の説明】
【００４９】
１０２・・・積分器、１０３・・・比較器、１０４・・・三角波生成回路、１０５・・・デジタル処理部、１０６，１０７・・・ドライブ回路、１０８・・・ＬＰＦを構成するコイル、１０９・・・負荷、２０１・・・クリップ継続状態検出回路、２０２・・・パルス生成回路、２０３・・・グリッチ除去回路、２０４・・・パルス分離回路、２０５・・・オンオン除去回路、２０６・・・クリップ検出回路、Ｃ２，Ｃ３・・・増幅器１０２の出力端および反転入力端間に介挿されるコンデンサ、Ｃ４・・・ＬＰＦを構成するコンデンサ、ＳＷ１，ＳＷ２・・・スイッチング増幅段を構成するスイッチング素子、ＳＷ３・・・積分定数を切り替えるスイッチング素子、Ｒ２・・・スイッチング素子ＳＷ３の両端に介挿される抵抗、Ｎ１・・・積分後のアナログ入力信号、Ｎ２・・・三角波、Ｎ３・・・ＰＷＭ信号
【図１】
2006050588.tif 000003
【図２】
2006050588.tif 000004
【図３】
2006050588.tif 000005
【図４】
2006050588.tif 000006
【図５】
2006050588.tif 000007
【図６】
2006050588.tif 000008