(57)【要約】      （修正有）【課題】テスターのピン間スキューが発生しない半導体装置を提供する。【解決手段】１相のクロック信号を第１分離クロック信号及び第２分離クロック信号に分離するクロック信号分離回路と、前記第１分離クロック信号及び第１スキャンクロック信号が供給されるＡＮＤ回路と、前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号信号及び第２スキャンクロック信号が供給される第１フリップフロップと、前記第１フリップフロップの出力信号、前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号信号及び前記第２スキャンクロック信号が供給される第２フリップフロップと、前記第１フリップフロップの出力信号が供給されるテスト用内部回路と、前記テスト用内部回路の出力クロック信号信号、前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号信号及び前記第２スキャンクロック信号が供給される第３フリップフロップとを備える。【選択図】        図３
2006275990.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を第１分離クロック信号及び第２分離クロック信号に分離し、前記第２分離クロック信号をテスト回路に供給するクロック信号分離回路と、
前記第１分離クロック信号及び第１スキャンクロック信号が供給され、出力クロック信号を前記テスト回路に供給する論理回路と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記テスト回路は、
第２スキャンクロック信号、前記第２分離クロック信号及び前記論理回路の出力クロック信号が供給される第１フリップフロップと、
前記第１フリップフロップの出力信号、前記第２スキャンクロック信号、前記第２分離クロック信号及び前記論理回路の出力クロック信号が供給される第２フリップフロップと、
前記第２フリップフロップの出力信号が供給されるテスト対象の内部回路と、
前記テスト用内部回路の出力信号、前記第２スキャンクロック信号、前記第２分離クロック信号及び前記論理回路の出力クロック信号が供給される第３フリップフロップと
を具備する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記論理回路は、前記第１分離クロック信号及び第１スキャンクロック信号の論理積を出力クロック信号とするＡＮＤ回路である
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置において、
前記クロック信号分離回路は、前記クロック信号のクロックパルスの立ち下がり毎に交互に前記第１分離クロック信号、前記第２分離クロック信号に分離する
半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置において、
前記クロック信号分離回路は、
前記クロック信号が供給されるインバータと、
前記インバータの出力クロック信号、自身の第１出力クロック信号及びリセット信号が供給される第４フリップフロップと、
前記クロック信号、自身の第１出力クロック信号及び前記リセット信号が供給される第５フリップフロップと、
前記第４フリップフロップの第１出力クロック信号及び第５フリップフロップの第１出力クロック信号が供給され、第１分離クロック信号を出力する第１ＮＡＮＤ回路と、
前記第４フリップフロップの第２出力クロック信号及び第５フリップフロップの第２出力クロック信号が供給され、第２分離クロック信号を出力する第２ＮＡＮＤ回路と
を具備する
半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置において、
前記第２スキャンクロック信号、前記第１スキャンクロック信号を交互に供給することにより、前記第１、第２及び第３フリップフロップをシフト動作させる第１シフトモードと、
前記第２スキャンクロック信号、前記第１スキャンクロック信号を交互に供給することにより、前記第１、第２及び第３フリップフロップをシフト動作させ、且つ、前記クロック信号を一度動作させる第２シフトモードと、
前記クロック信号を交互に動作させるキャプチャーモードと、
前記第２スキャンクロック信号、前記第１スキャンクロック信号を交互に供給することにより、前記第１、第２及び第３フリップフロップをシフト動作させる第３シフトモードと
に分けられるスキャンテストを実施する
半導体装置。
【請求項７】
クロック信号を第１分離クロック信号及び第２分離クロック信号に分離するクロック信号分離回路と、
前記第１分離クロック信号及び第１スキャンクロック信号が供給されるＡＮＤ回路と、
前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号及び第２スキャンクロック信号が供給される第１フリップフロップと、
前記第１フリップフロップの出力信号、前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号及び前記第２スキャンクロック信号が供給される第２フリップフロップと、
前記第１フリップフロップの出力信号が供給される内部回路と、
前記テスト用内部回路の出力信号、前記第２分離クロック信号、前記ＡＮＤ回路の出力クロック信号及び前記第２スキャンクロック信号が供給される第３フリップフロップと
を具備する
テスト用クロック回路。
【請求項８】
クロック信号が供給されるインバータと、
前記インバータの出力クロック信号、自身の第１出力クロック信号及びリセット信号が供給される第１フリップフロップと、
前記クロック信号、自身の第１出力クロック信号及び前記リセット信号が供給される第２フリップフロップと、
前記第１フリップフロップの第１出力クロック信号及び第２フリップフロップの第１出力クロック信号が供給され、第１分離クロック信号を出力する第１ＮＡＮＤ回路と、
前記第１フリップフロップの第２出力クロック信号及び第２フリップフロップの第２出力クロック信号が供給され、第２分離クロック信号を出力する第２ＮＡＮＤ回路と
を具備する
クロック信号分離回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延テストにおいてクロック信号の分離回路を採用した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の回路は高速化が進展し、遅延による故障の割合が多くなってきている。しかしながら遅延のテストには多くの回路の値を設定する必要があるために、高い故障検出率を得るためにはテスターパタン数、すなわちテスター時間が増大するというデメリットがある。遅延テストのパタン数を削減する１つの方法としてシフト動作中の最後のクロックを利用するＬａｓｔ−ｓｈｉｆｔ手法がある。２相クロックでシフト動作させるＬＳＳＤ方式にこのＬａｓｔ−ｓｈｉｆｔ手法を用いる場合は、２系統のクロックを扱うために当然ながらテスターのピン間スキューの影響を受ける。従って、ＬＳＳＤ方式にＬａｓｔ−ｓｈｉｆｔ手法を用いた場合、高い周波数（１００ＭＨｚ以上）でテストすることは困難であった。
【０００３】
テストに関する従来技術として、スキャンテスト回路が組み込まれている半導体装置がある（特許文献１参照）。
この半導体装置は、スキャンテスト回路と、クロック生成回路と、セレクタとを備える。スキャンテスト回路は、複数のフリップフロップを有し、内部回路からの複数のデータを所定のクロックに同期してこれら複数のフリップフロップに並列に取り込むキャプチャーモードと、これら複数のフリップフロップがスキャンチェーンを構成し、所定のクロックに同期してデータを順次直列に送るシフトモードとを有する。クロック生成回路は、外部からクロックが入力され該クロックのクロックパルスの立ち上がりと立ち下がりの一方を立ち下がりと立ち上がりの一方とするクロックを生成する。セレクタは、該クロック生成回路の入力と出力との２つのクロックを入力し、シフトモードとキャプチャーモードとを切り換えるスキャンイネーブル信号に応じていずれか一方のクロックを選択して、前記複数のフリップフロップのクロック入力端子に供給する。
【０００４】
前記の従来技術について、図１を基に説明する。この図１は１相クロックでシフト動作させるＭＵＸ方式の説明であり、スキャンテスト回路１、セレクタ回路２、クロック生成回路３、スキャンテスト対象の内部回路４から構成される。Ｌａｓｔ−Ｓｈｉｆｔ手法による遅延テストの動作については、一般的なために  簡略して説明する。シフトモード動作の最後のクロック信号とキャプチャーモード動作のクロック信号の時間間隔を実動作のタイミングでスキャンテスト回路１に与えることにより内部回路４の遅延テストを行う。
【０００５】
セレクタ２にはＣＬＫ信号と、クロック生成回路３より生成されるクロック信号と、スキャンテスト回路１をシフトモード又はキャプチャーモードに切り換えるスキャンイネーブル信号とが入力する。
【０００６】
図２に示すように、このクロック生成回路３を用いるとシフト動作のクロックの時間間隔Ｔｓより短い実動作の時間間隔Ｔｃを内部回路４で生成して与えることが可能となる。このようにＬａｓｔ−ｓｈｉｆｔ動作中だけ実動作スピードのクロックを内部回路４で生成することがこの従来技術の特徴である。
【０００７】
しかし、前述した従来技術は内部回路を用いてクロックを高速化しているので、より高速のＴｃクロックを供給しようとするとシフトモード時のＴｓクロックの周波数も伴って上昇する。従って、あまり高速のクロックを供給するとシフト動作ができなくなるという課題がある。すなわち従来技術では、遅延テストのテスト周波数は設計によって限定されてしまうことになる。
【０００８】
【特許文献１】特開２００２−２８９７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、スキャンシフト動作を１相クロックから２相クロックに変更し、テスターのピン間スキューの発生を防止する回路を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
クロック信号（ＤＣＬＫ）を第１分離クロック信号（Ｃ１）及び第２分離クロック信号（Ｃ２）に分離し、前記第２分離クロック信号（Ｃ２）をテスト回路（３０）に供給するクロック信号分離回路（１０）と、
前記第１分離クロック（Ｃ１）信号及び第１スキャンクロック信号（ＳＣ２）が供給され、出力クロック信号を前記テスト回路に供給する論理回路（２０）と
を具備する
半導体装置。
【００１２】
クロック信号（ＤＣＬＫ）を第１分離クロック信号（Ｃ１）及び第２分離クロック信号（Ｃ２）に分離するクロック信号分離回路（１０）と、
前記第１分離クロック信号（Ｃ１）及び第１スキャンクロック信号（ＳＣ２）が供給されるＡＮＤ回路（２０）と、
前記第２分離クロック信号（Ｃ２）、前記ＡＮＤ回路の出力クロック信号及び第２スキャンクロック信号（ＳＣ１）が供給される第１フリップフロップ（３１）と、
前記第１フリップフロップの出力信号、前記第２分離クロック信号（Ｃ２）、前記ＡＮＤ回路の出力クロック信号及び前記第２スキャンクロック信号（ＳＣ１）が供給される第２フリップフロップ（３２）と、
前記第１フリップフロップの出力信号が供給される内部回路（４０）と、
前記テスト用内部回路の出力信号、前記第２分離クロック信号（Ｃ２）、前記ＡＮＤ回路の出力クロック信号及び前記第２スキャンクロック信号（ＳＣ１）が供給される第３フリップフロップ（３３）と
を具備する
テスト用クロック回路。
【００１３】
クロック信号が供給されるインバータ（４１）と、
前記インバータの出力クロック信号、自身の第１出力クロック信号及びリセット信号が供給される第１フリップフロップ（４２）と、
前記クロック信号、自身の第１出力クロック信号及び前記リセット信号が供給される第２フリップフロップ（４３）と、
前記第１フリップフロップの第１出力クロック信号及び第２フリップフロップの第１出力クロック信号が供給され、第１分離クロック信号（ＳＣ２＿ＯＵＴ）を出力する第１ＮＡＮＤ回路（４４）と、
前記第１フリップフロップの第２出力クロック信号及び第２フリップフロップの第２出力クロック信号が供給され、第２分離クロック信号（ＤＥＬＡＹ＿ＣＡＰＴＵＲＥ）を出力する第２ＮＡＮＤ回路（４５）と
を具備する
クロック信号分離回路。
【発明の効果】
【００１４】
本発明の半導体装置の回路では、遅延テスト信号がシングルクロックなのでテスターのピン間スキューが発生しない。
【発明を実施するための最良の形態】
【００１５】
以下に本発明の第１実施形態について添付図面を参照して説明する。
図３は本発明の半導体装置の回路の一部を示す図である。
本発明の半導体装置の回路は、ＣＬＫ分離回路（クロック信号分離回路）１０、ＡＮＤ回路２０、スキャンテスト回路３０、スキャンテスト対象の内部回路４０を備える。外部端子としては２相クロック方式であるため、スキャンクロック端子がＳＣ１端子、ＳＣ２端子の２本あり、遅延テスト用端子としてＤＣＬＫ端子を有し、リセット信号用端子としてＲＥＳＥＴ端子を有する。
【００１６】
ＣＬＫ分離回路１０は、ＤＣＬＫ端子からクロック入力信号を供給される。この時、クロック入力信号の奇数分はＣ１出力端子、偶数分はＣ２出力端子へと分離する。また、ＣＬＫ分離回路１０は、ＲＥＳＥＴ端子からリセット信号を供給される。ＡＮＤ回路２０は、ＳＣ２端子及びＣ１出力端子から信号を供給される。スキャンテスト回路３０は、フリップフロップ回路（ＦＦ３１、ＦＦ３２、ＦＦ３３）の集合である。フリップフロップ回路は入力端子として、データ入力端子（図３ではＤと表記）、ＣＬＫ端子、シリアルイン端子（図３ではＳＩＮと表記）、ＳＣ１端子、ＳＣ２端子を有する。また、出力端子として、データ出力端子（図３ではＱと表記）、シリアルアウト端子（図３ではＳＯＴと表記）を有する。なお、フリップフロップ回路（ＦＦ３１、ＦＦ３２、ＦＦ３３）は立ち上がりエッジで値が取り込まれるものとする。スキャンテスト対象の内部回路４０は、ＦＦ３２のデータ出力端子（Ｑ）とＦＦ３３のデータ入力端子（Ｄ）との間に配置されている。
【００１７】
ＦＦ３１は、外部端子であるＳＣ１端子から自身のＳＣ１端子に信号を供給され、ＡＮＤ回路２０の出力クロック信号を自身のＳＣ２端子に供給される。また、Ｃ２出力端子の出力クロック信号をクロック信号としてＣＬＫ端子に供給される。
ＦＦ３２は、ＦＦ３１のシリアルアウト端子（ＳＯＴ）から出力された信号を自身のシリアルイン端子（ＳＩＮ）に供給される。また、ＦＦ３１と同様に、外部端子であるＳＣ１端子から自身のＳＣ１端子に信号を供給され、ＡＮＤ回路２０の出力クロック信号を自身のＳＣ２端子に供給される。Ｃ２出力端子の出力クロック信号はＦＦ３２のＣＬＫ端子に供給される。更に、ＦＦ３２のデータ出力端子（Ｑ）から出力された信号はスキャンテスト対象の内部回路４０に供給される。
ＦＦ３３は、スキャンテスト対象の内部回路４０から出力された信号を自身のデータ入力端子（Ｄ）に供給される。また、ＦＦ３１及びＦＦ３２と同様に、外部端子であるＳＣ１端子から自身のＳＣ１端子にスキャンクロック信号を供給され、ＡＮＤ回路２０の出力クロック信号を自身のＳＣ２端子に供給される。Ｃ２出力端子の出力クロック信号をクロック信号としてＣＬＫ端子に供給される。
【００１８】
図４は本発明の動作を説明するクロックタイミングチャートである。
図４の（ａ）に示すＳＣ１信号、図４の（ｂ）に示すＳＣ２信号、図４の（ｃ）に示すＤＣＬＫ信号は、図３の外部端子（ＳＣ１端子、ＳＣ２端子、ＤＣＬＫ端子）の入力クロック信号にそれぞれ該当する。図４の（ｄ）に示すＣ１信号、図４の（ｅ）に示すＣ２信号は、図３のＣＬＫ分離回路１０のＣ１出力端子、Ｃ２出力端子の出力クロック信号にそれぞれ該当する。
【００１９】
スキャンテストは大きくシフトモード、キャプチャーモードに分けられるが、ここでは、通常のシフトモードをシフトモード１、シフトモード３に、キャプチャーモードの１つ手前のシフトモードをシフトモード２として分けて説明する。なお、スキャンテストは、シフトモード１、シフトモード２、キャプチャーモード、シフトモード３の順番で切り替わる。
【００２０】
シフトモード１ではＳＣ１信号、ＳＣ２信号の順番で交互にクロック信号を供給することによりスキャンＦＦ（スキャンテスト回路３０）をシフト動作させる。その時にＣＬＫ分離回路１０のＣ１出力端子からは「Ｈ（Ｈｉｇｈ）」レベルの信号を、Ｃ２出力端子からも「Ｈ」レベルの信号を出力する。
なお、ここでは、「Ｈ（Ｈｉｇｈ）」レベルを「１」信号（信号あり）、「Ｌ（Ｌｏｗ）」レベルを「０」信号（信号なし）とする正論理で説明している。「Ｈ」レベルを「０」信号、「Ｌ」レベルを「１」信号とする負論理の場合は、「Ｈ」と「Ｌ」を読み替えるものとする。
【００２１】
シフトモード２でも同様にＳＣ１信号、ＳＣ２信号の順番でクロック信号を供給するが、ＳＣ２信号の信号が立ち下がる前（立ち下り後でも問題無し）にＤＣＬＫ信号の信号レベルを「Ｈ」から「Ｌ」にする。そうすることにより、ＣＬＫ分離回路１０のＣ１出力端子も信号レベルが「Ｈ」から「Ｌ」になるので、その結果、各フリップフロップ回路のＳＣ２信号信号は、シフトモード２では信号レベルが「Ｈ」から「Ｌ」に変化するのみとなる。
【００２２】
キャプチャーモードは、図４のように、ＤＣＬＫ信号の信号レベルを「Ｌ」、「Ｈ」、「Ｌ」、「Ｈ」と動作させる。Ｔｃの間隔が実動作テスト時間に該当し、このＴｃの間隔を変えることによって容易にテストする周波数を変更することができる。図４のＣ１信号、Ｃ２信号のようにＤＣＬＫ信号はＣＬＫ分離回路１０によって分解される。例えば、ＤＣＬＫ信号の１回目の「Ｌ」の値はＣ１信号へ、２回目の「Ｌ」の値はＣ２信号へと分離される。この時、ＳＣ１信号、ＳＣ２信号の信号レベルは「Ｈ」に固定されている。
【００２３】
キャプチャーモードを終えて、再びシフトモード３に移行させるが、ＤＣＬＫ信号は信号レベルが「Ｈ」固定となるので、ＣＬＫ分離回路１０のＣ１出力端子、Ｃ２出力端子からも「Ｈ」が出力する。その後ＳＣ１信号、ＳＣ２信号は順番に交互にクロック信号を供給してフリップフロップ回路のシフト動作を行う。
【００２４】
図５に、本発明のクロック分離回路（ＣＬＫ分離回路１０）を例示する。
ＣＬＫ分離回路１０は、ＩＮＶ１１、ＦＦ１２、ＦＦ１３、ＮＡＮＤ回路１４、ＮＡＮＤ回路１５を備える。外部端子として、入力端子としてＤＣＬＫ端子、ＲＥＳＥＴ端子を有し、出力端子としてＳＣ２＿ＯＵＴ端子、ＤＥＬＡＹ＿ＣＡＰＴＵＲＥ端子を有する。
ＩＮＶ１１は、入力端子としてＨ０１端子を有し、出力端子としてＮ０１端子を有するインバータであり、Ｈ０１端子に供給された信号を反転させてＮ０１端子から出力する。ここでは、「Ｈ」レベルの信号は「Ｌ」レベルの信号に変換され、「Ｌ」レベルの信号は「Ｈ」レベルの信号に変換される。ＦＦ１２及びＦＦ１３は、フリップフロップ回路であり、それぞれ入力端子としてＨ０１端子、Ｈ０２端子を有し、出力端子としてＮ０１端子、Ｎ０２端子を有する。また、リセット信号入力用のＨ０３端子を有する。ＮＡＮＤ回路１４及びＮＡＮＤ回路１５は、それぞれ入力端子としてＨ０１端子、Ｈ０２端子を有し、出力端子としてＮ０１端子を有する。
【００２５】
クロック信号は、ＤＣＬＫ端子からＩＮＶ１１のＨ０１端子及びＦＦ１３のＨ０２端子に供給される。また、ＲＥＳＥＴ信号は、ＦＦ１２のＨ０３端子及びＦＦ１３のＨ０３端子に供給される。
ＩＮＶ１１のＮ０１端子からの出力クロック信号は、ＦＦ１２のＨ０２端子に供給される。ＦＦ１２のＮ０１端子からの出力クロック信号は、ＮＡＮＤ回路１４のＨ０１端子に供給される。ＦＦ１２のＮ０２端子からの出力クロック信号は、ＦＦ１２のＨ０１端子及びＮＡＮＤ回路１５のＨ０１端子に供給される。ＦＦ１３のＮ０１端子からの出力クロック信号は、ＮＡＮＤ回路１４のＨ０２端子に供給される。ＦＦ１３のＮ０２端子からの出力クロック信号は、ＦＦ１３のＨ０１端子及びＮＡＮＤ回路１５のＨ０２端子に供給される。ＮＡＮＤ回路１４のＮ０１端子からの出力クロック信号はＳＣ２＿ＯＵＴ端子から出力される信号となる。ＮＡＮＤ回路１５のＮ０１端子からの出力クロック信号はＤＥＬＡＹ＿ＣＡＰＴＵＲＥ端子から出力される信号となる。
【００２６】
図５の例の場合は、初期設定としてＲＥＳＥＴ信号を１度動かしてフリップフロップ回路（ＦＦ１２、ＦＦ１３）の値を確定させる必要がある。ＡＮＤに入力する信号はＳＣ２＿ＯＵＴ端子から出力され、ＦＦ３１、ＦＦ３２、ＦＦ３３のＣＬＫ端子に入力する信号は、ＤＥＬＡＹ＿ＣＡＰＴＵＲＥ端子より出力される。
【００２７】
本発明では、スキャンテスト回路１０をＭＵＸ方式からＬＳＳＤ方式に変更し、スキャンシフト動作を１相クロックから２相クロックに変更した。
また、本発明では、従来技術におけるクロック生成回路を使用せずにクロック分離回路（ＣＬＫ分離回路１０）を採用した。
【００２８】
従来技術では遅延テストで使用するクロックは、内部回路を用いて生成する。よって、この遅延テスト用クロックの周波数を変えるとシフトクロックも伴って変化する回路構成となっている。
本発明では遅延テスト専用端子であるＤＣＬＫ端子より遅延テストクロックを供給するためにシフトモードのタイミングには一切影響を与えることなく、遅延テストクロックの周波数を変更することができる。
【００２９】
以上説明したように本発明によれば遅延テストにおいて以下の効果がもたらされる。
シフトモードのタイミングを変更することなく、遅延テストの周波数を容易に変更することができる。そして、シフトモードに影響を与えないことから、安定して遅延テストを行うことができる。また、遅延テスト信号がシングルクロックなのでテスターのピン間スキューが発生しない。更に、１００ＭＨｚ以上の高速なクロックを供給することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来のスキャンテスト回路の一部を示す図である。
【図２】図２は、従来のスキャンテスト回路のクロックタイミングチャートである。
【図３】図３は、本発明を説明する遅延テスト用スキャン回路の一部を示す図である。
【図４】図４は、本発明を説明するクロックタイミングチャートである。（ａ）はＳＣ１、（ｂ）はＳＣ２、（ｃ）はＤＣＬＫ、（ｄ）はＣ１、（ｅ）はＣ２の信号を示す図である。
【図５】図５は、本発明のクロック分離回路の一例を示す図である。
【符号の説明】
【００３１】
１…  スキャンテスト回路
２…  セレクタ回路
３…  クロック生成回路
４…  スキャンテスト対象の内部回路
１０…  ＣＬＫ分離回路（クロック信号分離回路）
１１…  ＩＮＶ（インバータ）
１２…  ＦＦ（フリップフロップ回路）
１３…  ＦＦ（フリップフロップ回路）
１４…  ＮＡＮＤ回路
１５…  ＮＡＮＤ回路
２０…  ＡＮＤ回路
３０…  スキャンテスト回路
３１…  ＦＦ（フリップフロップ回路）
３２…  ＦＦ（フリップフロップ回路）
３３…  ＦＦ（フリップフロップ回路）
４０…  スキャンテスト対象の内部回路
【図１】
2006275990.tif 000003
【図２】
2006275990.tif 000004
【図３】
2006275990.tif 000005
【図４】
2006275990.tif 000006
【図５】
2006275990.tif 000007