(57)【要約】      （修正有）【課題】液晶駆動回路に入力されるクロック信号のデューティー比の変動を補償し、映像信号の取り込みが正常に行えるようにする。【解決手段】クロック補償回路２００は、外部から入力される表示データ用ラッチクロック信号に基づき、デユーティ比が５０％の内部クロック信号を生成する。データ取込・演算回路１３３から送出される表示データはラッチ回路１３５で順次ラッチされるとともに、データ出力回路１３４を経て外部に出力される。データ取込・演算回路１３３では、クロック信号の立ち上がりと立下りで各々第１・第２のデータを取り込み、交流化信号に基づき第１のデータを内部バスラインの一方に送出し、第２のデータを内部バスラインの他方に送出する。第１の内部バスラインには、正極性の階調電圧を供給する正極性側回路が接続され、第２のバスラインには、負極性の階調電圧を供給する負極性側回路が接続されている。【選択図】図２
2006163426.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示素子と、前記液晶表示素子に対して階調電圧を供給する液晶駆動回路とを備える液晶表示装置であって、
前記液晶駆動回路は、クロック信号の第１のレベルから第２のレベルヘの切り替わりのタイミングで前記液晶駆動回路に入力される第１のデータを取り込み、前記クロック信号の第２のレベルから第１のレベルヘの切り替わりのタイミングで前記液晶駆動回路に入力される第２のデータを取り込み、
交流化信号に基づき、前記第１のデータを第１の内部バスライン、あるいは、第２の内部バスラインの一方に送出し、前記第２のデータを前記第１の内部バスライン、あるいは、前記第２の内部バスラインの他方に送出し、
前記第１の内部バスラインには、正極性の階調電圧を供給する正極性側回路が接続されており、
前記第２のバスラインには、負極性の階調電圧を供給する負極性側回路が接続されていることを特徴とする液晶表示装置。
【請求項２】
前記交流化信号に基づき、前記正極性側回路を第１のドレイン信号線、あるいは、第２のドレイン信号線の一方に接続し、前記負極性側回路を前記第１のドレイン信号線、あるいは、前記第２のドレイン信号線の他方に接続することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記クロック信号は、前記液晶駆動回路の外部から入力される外部クロック信号のデューティー比の変動が補償されたクロック信号であることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記液晶駆動回路は、前記液晶駆動回路に入力される前記第１のデータと前記第２のデータとを、前記第１の内部データバスと前記第２の内部データバスとに送出する際に、外部から入力されるデータ反転信号に基づき前記第１のデータと前記第２のデータとに対して演算を施すことを特徴とする請求項１ないし請求項３の何れか１項に記載の液晶表示装置。
【請求項５】
前記第１の内部データバス上のデータと前記第２の内部データバス上のデータとを、前記交流化信号の極性に基づき順序を入れ替えた上で、前記液晶駆動回路の外部に出力することを特徴とする請求項１ないし請求項４の何れか１項に記載の液晶表示装置。
【請求項６】
前記液晶駆動回路に入力される前記第１のデータと前記第２のデータとは、前記液晶表示素子が有するガラス基板上に形成された伝送配線を介して入力されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係わり、特に、駆動回路（ドレインドライバ）間でディジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transister）の液晶表示モジュールは、ノート型パソコン等の表示装置として広く使用されている。
これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、下記、特許文献１に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、ディジタル信号（例えば、表示データ、あるいはクロック信号）を入力し、他の駆動回路には、駆動回路内を通して、ディジタル信号を順次転送する方式（以下、ディジタル信号順次転送方式と称する。）のものが知られている。
下記特許文献１に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラス基板に直接実装されているが、例えば、下記、特許文献２に記載されているように、この駆動回路を構成する半導体集積回路装置（ＩＣ）をテープキャリアパッケージに搭載し、前述したディジタル信号順次転送方式を採用した液晶表示装置も知られている。
また、ディジタル信号順次転送方式の駆動回路において、信号のデューティ比変動をキャンセルするために、信号の極性を反転して次段の駆動回路に転送する公知文献には、下記、非特許文献１があるが、いずれの公知技術も、クロック信号の立ち上がりタイミングと、立ち下がりタイミングを揃えるクロック補償回路に関する記載は全くない。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開平６−１３７２４号公報
【特許文献２】特開平６−３６８４号公報
【非特許文献１】シャープ技報，第７４号（１９９９年８月），第３１〜３４頁
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図３２（ａ）に示すように、表示データを、表示データ取込用のクロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、セットアップ期間、およびホールド期間に余裕を持たせるために、表示データの切り替わり時点の中間時点に、クロック信号の立ち上がり時点および立ち下がり時点が位置している必要がある。
しかしながら、前述したようなディジタル信号順次転送方式を採用する液晶表示装置では、タイミングコントローラ（または表示制御装置）から送出された表示データとクロック信号とは、各駆動回路内の信号線、および各駆動回路間の伝送線路（ガラス基板上の伝送線路またはテープキャリアパッケージ上の伝送線路）を伝搬することになる。
即ち、タイミングコントローラから送出された表示データとクロック信号とは、各ドレインドライバ間で受け渡されていくことになる。
【０００５】
そのため、各ドレインドライバ内部の特性、例えば、ＣＭＯＳインバータ回路における各ＭＯＳトランジスタのしきい値（Ｖth）の変動等や、伝送線路上の何らかの要因により、クロック信号のデューティー比（即ち、パルス信号の周期に対するＨｉｇｈレベル期間の比）が変動し、かつ、複数回の受け渡しにより、デューティー比の変動が累積されている恐れがある。
そして、クロック信号のデューティー比の変動が大きくなり、表示データとの位相差が大きくなると、図３２（ｂ）に示すように、クロック信号で表示データを取り込む際のセットアップ期間、あるいはホールド期間が減少し、最悪の場合、各駆動回路で表示データを取り込むことができなくなる恐れがあり、液晶表示パネルに誤表示が生じ、表示品質を著しく損なうことになる。
前述したような問題点は、クロック信号の両エッジで、表示データを取り込む方式の場合においてより顕著となるが、クロック信号の片方のエッジで、表示データを取り込む方式でも例外ではない。
【０００６】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、液晶駆動回路に入力されるクロック信号のデューティー比の変動を補償することが可能となる技術を提供することにある。
また、本発明の他の目的は、液晶表示装置において、映像信号の取り込みが正常に行えるようにして、液晶表示素子の表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わり、あるいは、第２レベルから第１レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
【０００８】
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、前記液晶駆動回路に入力される外部クロック信号に基づき、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて生成されたクロック信号であることを特徴とする。
【０００９】
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わりと、第２レベルから第１レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を内部回路に取り込み、前記内部回路に取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
【００１０】
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わりと、第２レベルから第１レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を２系統のバスに取り込み、前記２系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
【００１１】
また、本発明は、液晶表示素子と、液晶駆動回路とを備える液晶表示装置であって、前記液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わりと、第２レベルから第１レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号を２系統のバスに取り込み、前記２系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記内部クロック信号は、前記液晶駆動回路に入力される外部クロック信号に基づき、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて生成されたクロック信号であることを特徴とする。
【００１２】
また、本発明は、液晶表示素子と、第１の液晶駆動回路と第２の液晶駆動回路とを備える液晶表示装置であって、前記第１および第２液晶駆動回路は、内部クロック信号の第１レベル、あるいは第２レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第１の液晶駆動回路は、前記入力された映像信号と、前記内部クロック信号とを、前記第２の液晶駆動回路に出力する出力回路を有し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
【００１３】
また、本発明は、液晶表示素子と、第１の液晶駆動回路と第２の液晶駆動回路とを備える液晶表示装置であって、前記第１および第２液晶駆動回路は、前記液晶駆動回路に入力される外部クロック信号の第１レベル、あるいは第２レベルへの切り替わりのタイミングで、前記液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第１の液晶駆動回路は、前記入力された映像信号と、内部クロック信号とを、前記第２の液晶駆動回路に出力する出力回路を有し、前記内部クロック信号は、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えたクロック信号であることを特徴とする。
本発明の好ましい実施の形態では、前記クロック補償回路が、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を有することを特徴とする。
【００１４】
また、本発明は、液晶表示素子と、第１の液晶駆動回路と第２の液晶駆動回路とを備える液晶表示装置であって、前記第１の液晶駆動回路および第２の液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わりと、第２レベルから第１レベルへの切り替わりのタイミングで、前記各液晶駆動回路に入力された映像信号を、２系統のバスに取り込み、前記２系統のバスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第１の液晶駆動回路および第２の液晶駆動回路は、前記各液晶駆動回路に外部から入力されるクロック信号を、縦続接続されたインバータ回路を通して次段の液晶駆動回路に出力し、前記インバータの数は、クロック信号入力端子からクロック信号出力端子までの伝送経路中で、回路素子によるクロック信号の論理反転回数が奇数回になるように設定されていることを特徴とする。
本発明の好ましい実施の形態では、前記第１の液晶駆動回路のクロック信号の出力回路と、映像信号の出力回路とが、異なる系統の電源から電力が供給されることを特徴とする。
【００１５】
また、本発明は、液晶表示素子と、第１の液晶駆動回路と第２の液晶駆動回路とを備える液晶表示装置であって、前記第１の液晶駆動回路および第２の液晶駆動回路は、内部クロック信号の第１レベルから第２レベルへの切り替わり、あるいは第２レベルから第１レベルへの切り替わりの少なくとも一方のタイミングで、前記各液晶駆動回路に入力された映像信号をバスに取り込み、前記バスに取り込まれた映像信号から前記液晶表示素子を駆動する電圧を選択し、前記第１の液晶駆動回路および第２の液晶駆動回路は、前記各液晶駆動回路に入力される第１のクロック信号を取り込む第１のクロック信号系統と、前記第１のクロック信号を反転した第２のクロック信号を取り込む第２のクロック信号系統とを有し、前記第１の液晶駆動回路は、前記第１のクロック信号を反転したクロック信号を、前記第２の液晶駆動回路の第２のクロック信号系統に供給することを特徴とする。
本発明の好ましい実施の形態では、前記第１の液晶駆動回路が、前記第２のクロック信号を反転したクロック信号を、前記第１のクロック信号系統に供給することを特徴とする。
【００１６】
前記手段によれば、各液晶駆動回路において、クロック補償回路により、前記液晶駆動回路に入力される外部クロック信号の第１レベル期間と第２レベル期間とをそれぞれ所定の値に揃えた内部クロック信号を生成するようにしたので、外部から入力されるクロック信号のデューティー比の変動を補償することが可能となる。
これにより、各液晶駆動回路で正確に表示データを取り込むことが可能となるので、液晶表示素子の表示品質を向上させることが可能となる。
ここで、前述のクロック補償回路は、フェーズロックドループ回路、あるいは、ディレイロックドループ回路を用いて構成される。
さらに、内部クロック信号を次段の液晶駆動回路に出力するようにしたので、外部から入力されるクロック信号を直接次段の液晶駆動回路に出力する場合に比して、よりクロック信号のデューティー比の変動を抑制することが可能となる。
【００１７】
前記手段によれば、各液晶駆動回路において、第１のクロック信号と、当該第１のクロック信号を反転した第２のクロック信号とを取り込み、前記第１のクロック信号を次段の液晶駆動回路の第２のクロック信号系統に、前記第２のクロック信号を次段の液晶駆動回路の第１のクロック信号系統に供給するようにしたので、外部から入力されるクロック信号のデューティー比の変動を補償することが可能となる。
これにより、各液晶駆動回路で正確に表示データを取り込むことが可能となるので、液晶表示素子の表示品質を向上させることが可能となる。
また、表示データ転送用回路の電源と、クロック信号転送用回路の電源とを分離するようにしたので、クロック信号転送用回路に対する表示データ転送用回路の影響を低減することが可能となる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の液晶表示装置によれば、表示データの転送に液晶ドライバＩＣ内のデータバスを利用して行うので、各液晶ドライバＩＣに表示データを並列に送るためのプリント基板の配線が不要となり、液晶表示装置の周辺回路領域を小さくすることが可能となる。
（２）本発明の液晶表示装置によれば、液晶駆動回路に入力されるクロック信号のデューティー比の変動を補償することが可能となる。
（３）本発明の液晶表示装置によれば、液晶表示素子に表示される画像に誤表示が起こるのを防止できるので、液晶表示素子に表示される画像の表示品質を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
[実施例１]
図１は、本発明の実施例１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
同図に示すように、本実施例の液晶表示モジュールは、液晶表示パネル１００と、タイミングコントローラ１１０と、電源回路１２０と、ドレインドライバ１３０と、ゲートドライバ１４０と、フレキシブルプリント配線基板（以下、ＦＰＣ基板と称する。）１５０から構成される。
液晶表示パネル１００は、画素電極ＰＩＸ、薄膜トランジスタＴＦＴ等が形成されるＴＦＴ基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
【００２０】
各画素は、画素電極ＰＩＸと薄膜トランジスタＴＦＴから成り、複数の走査信号線（またはゲート信号線）Ｇと映像信号線（またはドレイン信号線）Ｄとの交差する部分に対応して設けられる。なお、本実施例では、画素電極ＰＩＸの電位を保持するために、保持容量ＣＳＴを各画像毎に設けている。
ＣＬは、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線である。なお、容量線ＣＬは、前のラインの走査信号線Ｇで代用することもできる。
各画素の薄膜トランジスタＴＦＴは、ソースが画素電極ＰＩＸに接続され、ドレインが映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線Ｄに接続される方をドレインと称する。
【００２１】
タイミングコントローラ１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）上に、それぞれ実装される。
そして、前述したように、タイミングコントローラ１１０から送出されたディジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の伝送線路）を伝搬して、各ドレインドライバ１３０に入力される。
ここで、各ドレインドライバ１３０の電源電圧は、電源回路１２０からＦＰＣ基板１５０を介して、各ドレインドライバ１３０に供給される。
【００２２】
同様に、タイミングコントローラ１１０から送出されたディジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の伝送線路）を伝搬して、各ゲートドライバ１４０に入力される。
但し、ゲートドライバ側では、電源回路１２０から供給されるゲートドライバ１４０の電源電圧も、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の伝送線路）を介して、各ゲートドライバ１４０に供給される。
【００２３】
タイミングコントローラ１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
ゲートドライバは、タイミングコントローラ１１０から送出されるフレーム開始指示信号（ＦＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水平走査時間毎に、順次液晶表示パネル１００の各ゲート信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇに接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
【００２４】
図２は、図１に示すドレインドライバ１３０の概略構成を示すブロック図である。なお、この図２において、添字のｉはドレインドライバ１３０の外部から入力される信号を意味し、添字のｏはドレインドライバ１３０内を伝搬してドレインドライバ１３０から外部へ出力される信号を意味している。
例えば、ＣＬ２ｉは外部から入力される表示データラッチ用クロック信号で、ＣＬ２ｉはドレインドライバ１３０内を伝搬して外部（次段のドレインドライバ１３０）へ出力される表示データラッチ用クロック信号である。
同図に示すクロック補償回路２００は、外部から入力される表示データラッチ用クロック信号（ＣＬ２）に基づき、デューティー比が５０％の内部クロック信号（即ち、Ｈｉｇｈレベル期間と、Ｌｏｗレベル期間とが等しいクロック信号）（ＣＬＬ２）を生成する。
同図に示すラッチ回路（１）１３５は、ラッチアドレスセレクタ１３２から送出されるデータ取り込み信号に基づき、データ取込・演算回路１３３から送出される表示データを順次ラッチする。なお、データ取込・演算回路１３３から送出される表示データは、データ出力回路１３４を経て外部に出力される。
ここで、ラッチアドレスセレクタ１３２は、クロック制御回路１３１から送出される内部クロック信号（ＣＬＬ２）に基づき、データ取り込み信号を生成する。
ラッチ回路（２）１３６は、クロック制御回路１３１から送出される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路（１）１３５にラッチされた表示データを取り込み、デコーダ回路１３７に出力する。
【００２５】
デコーダ回路１３７は、階調電圧生成回路１３９から供給される６４階調の階調電圧から、ラッチ回路（２）１３６から送出された表示データに対応する階調電圧を選択してアンプ回路１３８に出力する。
アンプ回路１３８は、デコーダ回路１３７から送出された階調電圧を増幅（電流増幅）して各ドレイン信号線Ｄ（Ｙｉ）に供給する。
以上の動作により、液晶表示パネル１００に画像が表示される。
なお、デコーダ回路１３７およびアンプ回路１３８は、それぞれ正極用の回路と、負極性の回路とで構成されるが、ここでは詳細な説明は省略する。
また、階調電圧生成回路１３９は、外部から供給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき正極性の６４階調の階調電圧と、外部から供給される負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６４階調の階調電圧を生成する。
【００２６】
図３は、図２に示すクロック補償回路２００の一例を示すブロック図である。
この図３に示すクロック補償回路２００は、フェーズロックドループ回路（以下、単に、ＰＬＬ回路と称する。）を用いた回路である。
このＰＬＬ回路を用いたクロック補償回路は、回路の占有面積が少なく、ドレインドライバを小型化するのに有利であり、液晶表示パネルの周辺領域を小さくできる。
図３に示す回路は、位相比較器２１０と、チャージポンプ回路２１１と、フィルタ回路２１２と、電圧制御発信回路（以下、単に、ＶＣＯ回路）２１３と、ｍ分周器２１４とで構成される。
このＰＬＬ回路では、入力クロック信号（ｆｉ）と、ｍ分周器２１４から出力される出力クロック信号（ｆｏ）との位相を、位相比較器２１０で比較する。
位相比較器２１０は、位相比較した結果、入力クロック信号（ｆｉ）の位相が出力クロック信号（ｆｏ）よりも進んでいる場合には、位相遅れパルス（ＩＮＣ）を出力し、また、入力クロック信号（ｆｉ）の位相が出力クロック信号（ｆｏ）よりも遅れている場合には、位相進みパルス（ＤＥＣ）を出力する。
【００２７】
チャージポンプ回路２１１は、前述の位相遅れパルス（ＩＮＣ）、あるいは、位相進みパルス（ＤＥＣ）をそれぞれ電流パルスに変換し、フィルタ回路２１２は、前述の位相遅れパルス（ＩＮＣ）に基づく電流パルスにより、内部コンデンサの電位を上昇させ、また、前述の位相進みパルス（ＤＥＣ）に基づく電流パルスにより、内部コンデンサの電位を下降させる。
リングオシレータあるいはエミッタ結合形比安定マルチバイブレータ回路等で構成されるＶＣＯ回路２１３は、この内部コンデンサの電位に基づき、クロック信号（ｆｍ）の発振周波数を可変する。
これにより、入力クロック信号（ｆｉ）と出力クロック信号（ｆｏ）との発振周波数と位相とが一致する。
【００２８】
以下、図４を用いて、図３に示すＰＬＬ回路により、デューティー比が５０％でない入力クロック信号（ｆｉ）から、デューティー比が５０％の出力クロック信号（ｆｏ）が得られる理由を説明する。
なお、この図４は、ＶＣＯ回路２１３が、入力クロック信号（ｆｉ）の２倍の周波数のクロック信号（ｆｍ）を出力し、ｍ分周器２１４が２分周器で構成される場合のタイミングチャートを示している。
図４に示すように、デューティー比が５０％でない入力クロック信号（ｆｉ）と、出力クロック信号（ｆｏ）とが同期した場合には、ＶＣＯ回路２１３から入力クロック信号（ｆｉ）の２倍の周波数のクロック信号（ｆｍ）が出力される。
このクロック信号（ｆｍ）は、２分周器で分周されて出力クロック信号（ｆｏ）となるが、出力クロック信号（ｆｏ）は、クロック信号（ｆｍ）の立ち上がり（または立ち下がり）時点で、ＨｉｇｈレベルからＬｏｗレベル、およびＬｏｗレベルからＨｉｇｈレベルへ変化するクロック信号となるので、この出力クロック信号（ｆｏ）は、デューティー比が５０％のクロック信号となる。
なお、ＶＣＯ回路２１３からは、必ずしもデューティー比が５０％のクロック信号（ｆｍ）が得られないので、図３に示すＰＬＬ回路のｍ分周器２１４は、最終的にデューティー比が５０％の出力クロック信号（ｆｏ）を得るために設けられる。
【００２９】
図５は、図２に示すクロック補償回路２００の他の例を示すブロック図である。
この図５に示すクロック補償回路２００は、ディレイロックドループ回路（以下、単に、ＤＬＬ回路と称する。）を用いた回路である。
ＤＬＬ回路を用いたクロック補償回路は、遅延ラインを有する点で、ＰＬＬ回路を用いるものより回路の占有面積が大きくなるが、高速の信号が不要なので動作安定であり、液晶表示パネルの画素数が増えても信号周波数が高くならないので、安定した動作が可能となる。
図５に示す回路は、ＤＬＬ回路２２０と、２分周器（２２１，２２２）と、排他的論理和回路（ＥＯＲ）とで構成される。
図６は、図５に示すＤＬＬ回路２２０の回路構成を示す回路図であり、図７は、図６に示す遅延ライン３１０の構成を示す回路図である。また、図８は、図６に示す回路のタイミングチャートを示す図である。
この図６に示すＤＬＬ回路２２０において、アップ・ダウンカウンタ３１２は、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）がＨｉｇｈレベル、ＯＵＴ３（ＵＰ）がＬｏｗレベルの状態にあるときは、さらに位相を遅らせるためにカウンタ値を＋１する。
デコーダ回路３１１は、アップ・ダウンカウンタ３１２のカウント値をデコードして、当該カウント値に対応する遅延ライン３１０のスイッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅延素子ＤＥＬを増加させて、遅延ライン３１０の遅延時間を増加させる。
【００３０】
逆に、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）がＬｏｗレベル、ＯＵＴ３（ＵＰ）がＨｉｇｈレベルの状態にあるときは、アップ・ダウンカウンタ３１２は、遅れすぎた位相を元に戻すためにカウンタ値を−１する。
デコーダ回路３１１は、アップ・ダウンカウンタ３１２のカウント値をデコードして、当該カウント値に対応する遅延ライン３１０のスイッチ素子（ＨＩＺ）の一つをオンとし、信号線上の遅延素子ＤＥＬを減少させて、遅延ラインの遅延時間を減少させる。
また、入力（ＩＮ）の立ち上がりエッジに対してＯＵＴ２（ＤＷＮ）、ＯＵＴ３（ＵＰ）ともにＬｏｗレベルの状態にあるときは、位相が一致しているものとして、アップ・ダウンカウンタ３１２はカウンタ値を保持する。
これにより、ＯＵＴ２から入力クロック信号（ｆｉ）に対して、位相が１８０°遅延したクロック信号（ｆｔ）が得られる。
【００３１】
以下、図９を用いて、図５に示す回路により、デューティー比が５０％でない入力クロック信号（ｆｉ）から、デューティー比が５０％の出力クロック信号（ｆｏ）が得られる理由を説明する。
図９に示すように、ＤＬＬ回路２２０からは、デューティー比が５０％でない入力クロック信号（ｆｉ）に対して、位相が１８０°遅延したクロック信号（ｆｔ）が得られる。
この入力クロック信号（ｆｉ）は２分周器２２１に、位相が１８０°遅延したクロック信号（ｆｔ）は２分周器２２２に入力されて、２分周されたクロック信号となる。
この場合に、前述したように、２分周器で分周されたクロック信号は、２分周前（例えば、入力クロック信号（ｆｉ））の立ち上がり（または立ち下がり）時点で、ＨｉｇｈレベルからＬｏｗレベル、およびＬｏｗレベルからＨｉｇｈレベルへ変化するクロック信号となるので、この２分周器で分周されたクロック信号は、デューティー比が５０％のクロック信号となる。
この２分周器（２２１，２２２）で２分周されたクロック信号を、排他的論理和回路（ＥＯＲ）に入力することにより、入力クロック信号（ｆｉ）に同期し、デューティー比が５０％の出力クロック信号（ｆｏ）が得られる。
【００３２】
なお、図３に示すクロック補償回路２００は、回路規模を小さくできるというメリットを有するが、反面、高速動作が必要となるデメリットがある。
これに対して、図５に示すクロック補償回路２００は、高速動作を必要としないというメリットを有するが、反面、回路規模が大きくなるというデメリットがある。
したがって、実際の製品に本発明のクロック補償回路２００を組み込む場合には、前述したメリット・デメリットを考慮する必要がある。
【００３３】
図１０は、図２に示すデータ取込・演算回路１３３、およびデータ出力回路１３４の回路構成を示す回路図である。
この図１０において、点線より左側（矢印ＡＡの方向）が、データ取込・演算回路１３３で、点線より右側（矢印ＢＢの方向）が、データ出力回路１３４を表す。
同図に示すように、データ取込・演算回路１３３は、演算回路（２１，２２，２３）と、ラッチ回路３１とで構成され、また、データ出力回路１３４は、演算回路（２４，２５，２６）と、ラッチ回路（３２，３３）と、マルチプレクス回路（４１，４２）、遅延回路５１とで構成される。
なお、図１０では、表示データ転送用の内部信号線は、ドレインドライバ１３０の液晶駆動電圧出力に使用している内部バスラインで兼用した場合を図示している。
【００３４】
以下、各部の動作について説明する。
図１１は、図１０に示す回路図において、内部バスライン１本当たりの回路構成を示す図であり、図１２は、図１１に示すクロック信号（ＣＬＬ２）と、表示データと、内部信号線上の表示データのタイミングチャートを示す図である。
なお、この図１１では、演算回路（２１，２２，２４，２５）は省略している。
図１２に示すように、クロック信号（ＣＬＬ２）の立ち上がり時点で、外部から入力された表示データ（Ｄ１）はＤ型フリップ・フロップ回路（以下、単に、ＦＦと称する。）１に取り込まれる。
また、クロック信号（ＣＬＬ２）の立ち下がり時点で、外部から入力された表示データ（Ｄ２）はＦＦ３に取り込まれて内部バスラインＢに出力され、同時に、ＦＦ１に取り込まれた表示データ（Ｄ１）は、ＦＦ２に取り込まれて内部バスラインＡに出力される。
このように、本実施例では、同一タイミングで内部バスラインに表示データが送出される。なお、内部バスラインが、２系統のバスラインで構成される理由は後述する。
【００３５】
内部バスライン（Ａ，Ｂ）に送出された表示データは、ドレインドライバ１３０の長辺方向に伝搬、即ち、半導体チップの長辺長にわたって伝搬されるために、内部バスラインの配線抵抗および配線容量により遅延が生じ、クロック信号（ＣＬＬ２）との位相ずれが生じる。
そのため、クロック信号（ＣＬＬ２）の立ち下がり時点で、内部バスライン上の表示データ（Ｄ１）をＦＦ４に取り込み、同時に、内部バスライン上の表示データ（Ｄ２）をＦＦ５に取り込み、前述した位相ズレを吸収する。
また、ＦＦ４とＦＦ５に取り込まれた表示データは、マルチプレス回路（スイッチ回路）４１により、交互に外部に出力される。これにより、外部に出力される表示データは、外部から入力された順番で、外部に出力される。
【００３６】
次段のドレインドライバに転送する信号を極性反転して出力する、前述の非特許文献１（シャープ技報，第７４号（１９９９年８月），第３１〜３４頁）の技術では、正論理のドレインドライバと、負論理のドレインドライバを交互に縦続接続する必要があるため、ドレインドライバが２種類必要になり、ドレインドライバのコストが高くなる、液晶表示装置の組み立てが複雑になり歩留まりが向上しない等のデメリットがある。
しかし、本発明によれば、クロック信号（ＣＬ２）のデューティを補正する回路を設けたことにより、転送データを反転する必要がなく、ドレインドライバも１種類で済むので、ドレインドライバのコストも高くならず、液晶表示装置の組み立ても容易となり、歩留まりが大幅に向上する効果がある。
【００３７】
なお、図１０では、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している内部バスラインで兼用した場合について説明したが、例えば、図１３に示すように、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している内部バスラインと別に設けるようにしてもよい。
但し、図１３に示す例では、自ドレインドライバ１３０の３６本の内部バスライン（例えば、６ビット×３（Ｒ・Ｇ・Ｂ用のバスライン）×２＝３６本）と、それと同等の内部信号線が必要となるので、ドレインドライバ１３０を構成する半導体チップの面積が増大する分不利となる。
これに対して、本実施例では、表示データ転送用の内部信号線を、ドレインドライバ１３０の液晶駆動電圧出力に使用している内部バスラインで兼用するようにしたので、図１３に示す例に比して半導体チップの面積を小さくすることができる。
【００３８】
次に、図１０に戻って、演算回路（２１，２２）の動作について説明する。
図１のタイミングコントローラ１１０と先頭のドレインドライバ１３０および各ドレインドライバ１３０間を接続している表示データ伝送線路では表示データの変化による消費電力（伝送線路での充放電等）が問題となる。
例えば、３画素（×６ビット＝１８本）の表示データのうちある９本がＨｉｇｈレベルで、残りの９本がＬｏｗレベルで、その次の３画素分の表示データがこの反転レベルとなる場合、１８本の全表示データが変化することになり、この動作が高速で、また、振幅が大きい程表示データ伝送線路での充放電により消費電力が大きくなる。
そこで、前記状態による消費電力を抑制するために、タイミングコントローラ１１０では、データ反転信号（図２に示すＰＯＬ信号）を一本設け、データ反転信号に基づいて１８本の表示データを予め演算し、前記１８本の表示データの変化は行わず、データ反転信号のみレベルを反転し、送出する。
【００３９】
各ドレインドライバ１３０の演算回路２１は、これらの信号を演算することで３画素（×６ビット＝１８本）の表示データのうち９本がＨｉｇｈレベルで、残りの９本がＬｏｗレベルで、その次の３画素分の表示データは、この反転レベルを生成し、データ反転信号がない場合と同機能を実現し消費電力を抑制する回路である。
演算回路２１は、排他的論理和から構成され、表１に示すように、データ反転信号（図２にＰＯＬ信号）が「０」の時に、表示データを反転しないで出力し、データ反転信号（図２のＰＯＬ信号）が「１」の時に、表示データを反転させて出力する。
【００４０】
【表１】
2006163426.tif 000003
【００４１】
次に、演算回路２２の動作について説明する。
液晶表示パネル１００は、交流化駆動方法により駆動される。
この交流化駆動方法の一つにコモン対称法があり、コモン対称法（例えば、ドット反転法、ｎライン反転法）では、各画素電極に、正極性の階調電圧と負極性の階調電圧を印加する必要がある。
図１４は、本実施例のドレインドライバ１３０の各色毎の隣接するドレイン信号線（Ｙｉ，Ｙｉ＋１）当たりの回路構成をより詳細に示す図である。
この図１４において、２３５Ａ、２３５Ｂは図２に示すラッチ回路（１）１３５のそれぞれのラッチ回路を、２３６Ａ、２３６Ｂは図２に示すラッチ回路（２）１３６のそれぞれのラッチ回路を示す。
また、２３７Ａ、２３７Ｂは、図２に示すデコーダ回路１３７のそれぞれのデコーダ回路を示し、２３７Ａは正極性の階調電圧を選択する高電圧デコーダ回路、２３７Ｂは負極性の階調電圧を選択する低電圧デコーダ回路である。
同様に、２３８Ａ、２３８Ｂは、図２に示すアンプ回路１３８のそれぞれのアンプ回路を示し、２３７Ａは正極性の階調電圧を増幅する高電圧アンプ回路、２３７Ｂは負極性の階調電圧を選択する低電圧アンプ回路である。
【００４２】
このように、本実施例では、各ドレイン信号線毎に正極性の回路と負極性の回路とを設ける代わりに、隣接する各色毎のドレイン信号線毎に一対の正極性側回路と負極性側回路とを設け、スイッチ部２３９で切り替えて隣接する各色毎のドレイン信号線のそれぞれに、正極性の階調電圧あるいは負極性の階調電圧を供給するようにしている。
例えば、ドレイン信号線（Ｙｉ）に正極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に負極性の階調電圧を印加する場合には、スイッチ部２３９で、ドレイン信号線（Ｙｉ）を正電圧アンプ回路２３８Ａに、ドレイン信号線（Ｙｉ＋１）を低電圧アンプ回路２３８Ｂに接続し、逆に、ドレイン信号線（Ｙｉ）に負極性の階調電圧、ドレイン信号線（Ｙｉ＋１）に正極性の階調電圧を印加する場合には、スイッチ部２３９で、ドレイン信号線（Ｙｉ）を低電圧アンプ回路２３８Ｂに、ドレイン信号線（Ｙｉ＋１）を正電圧アンプ回路２３８Ａに接続する。
【００４３】
しかしながら、正極性側のラッチ回路２３５は、図１０に示す内部バスラインＤに接続され、負極性側のラッチ回路２３５Ｂは、図１０に示す内部バスラインＥに接続されている。
そのため、ドレイン信号線（Ｙｉ）に正極性の階調電圧を供給するためには、内部バスラインＤに、ドレイン信号線（Ｙｉ）に正極性の階調電圧を選択するための表示データ、逆に、ドレイン信号線（Ｙｉ）に負極性の階調電圧を供給するためには、内部バスラインＥに、ドレイン信号線（Ｙｉ）に負極性の階調電圧を選択するための表示データを送出する必要がある。
演算回路２２は、前述した表示データを、図１０に示す内部バスラインＤ、あるいは、内部バスラインＥに送出するために設けられる。
【００４４】
演算回路２２は、スイッチ回路（６１，６２）で構成され、スイッチ回路６１は、交流化信号（図２に示すＭ信号）の「１」あるいは「０」レベルに応じて、ＦＦ３から出力される表示データ、あるいはＦＦ２から出力される表示データを選択して内部バスラインＤに送出する。
同様に、スイッチ回路６２は、交流化信号（図２に示すＭ信号）の「０」あるいは「１」レベルに応じて、ＦＦ２から出力される表示データ、あるいはＦＦ３から出力される表示データを選択して内部バスラインＥに送出する。
ここで、スイッチ回路６２に供給される交流化信号Ｍは、スイッチ回路６１に供給される交流化信号Ｍの反転信号であるので、内部バスラインＤに送出される表示データが、ＦＦ３（またはＦＦ２）から出力される表示データである場合には、内部バスラインＥに送出される表示データは、ＦＦ２（またはＦＦ３）から出力される表示データとなる。
この演算回路２２の演算内容を、図１５に示す。
【００４５】
演算回路２４は、演算回路２１と逆の演算を施す回路である。
この演算回路２４は、２系統の内部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路で構成され、データ反転信号に基づき、演算回路２１で反転された表示データをさらに反転し、また、演算回路２１で反転されなかった表示データはそのままの状態で出力する回路である。
演算回路２５は、交流化信号Ｍの極性により、２系統の内部バスライン（Ｄ，Ｅ）上に送出される表示データの順番が入れ替えられているので、この順番を表示データの入力順に並べる変えるために、マルチプレクス回路４１でＦＦ４とＦＦ５との選択順を変更させるための回路である。
この演算回路２５の演算内容を、図１６に示す。
図１６に示すように、この演算回路２５は、交流化信号Ｍが「０」のときは、内部バスラインＤ→内部バスラインＥ→内部バスラインＤの順に表示データを出力させ、交流化信号Ｍが「１」のときは、内部バスラインＥ→内部バスラインＤ→内部バスラインＥの順に表示データを出力させる。
【００４６】
演算回路２４で説明したように、転送する表示データは、演算回路２１で演算された表示データを逆演算する必要がある。
そこで、本実施例の形態では、このデータ反転信号もＦＦ６〜ＦＦ８によりクロック信号（ＣＬＬ２）に同期して取り込み、また、前述したように、交流化信号Ｍにより、２系統の内部バスライン（Ｄ，Ｅ）上に送出される表示データの順番が入れ替えられているので、それに合わせて、演算回路２３のスイッチ回路（６３，６４）により、ＦＦ７、ＦＦ８から出力されるデータ反転信号を、内部信号線（Ｊ，Ｋ）に振り分けて送出する。
【００４７】
この内部信号線（Ｊ，Ｋ）上のデータ反転信号が、それぞれ、演算回路２４における、２系統の内部バスライン（Ｄ，Ｅ）毎に設けられる排他的論理和回路に入力される。
また、クロック信号（ＣＬＬ２）の立ち下がり時点で、内部信号線（Ｊ，Ｋ）上のデータ反転信号は、ＦＦ９およびＦＦ１０に取り込まれ、演算回路２６により、マルチプレクス回路４２でＦＦ９とＦＦ１０との選択順を変更させ、入れ替えられている内部信号線（Ｊ，Ｋ）上のデータ反転信号を、元の状態にして外部に出力する。
【００４８】
次に、遅延回路５１の動作について説明する。
図１７に示すように、表示データを、クロック信号の立ち上がり時点と立ち下がり時点で取り込む、デュアルエッジ取り込み方式の場合には、セットアップ期間、およびホールド期間に余裕を持たせるために、表示データの切り替わり時点の中間時点に、クロック信号（ＣＬＬ２）の立ち上がり時点および立ち下がり時点が位置している必要がある。
しかしながら、図１２に示すタイミングチャートから分かるように、本実施例では、マルチプレクス回路４１から送出される表示データの切り替わり時点と、クロック信号（ＣＬＬ２）の立ち上がり時点および立ち下がり時点とは一致している。
これでは、次段のドレインドライバ１３０では、表示データをＦＦ１〜ＦＦ３で取り込むことができない。
遅延回路５１は、外部に出力されるクロック信号（ＣＬＬ２）の位相を遅延し、前述した問題点を解決するために設けられる。
【００４９】
図１８は、図１７に示す遅延回路５１の一例を示す回路図である。
この図１８に示す回路は、縦続接続されたｎ個のインバータ回路で構成され、このインバータ回路の数（ｎ）は、このインバータ回路によるクロック信号（ＣＬＬ２）の遅延量が、図１７に示すように、表示データの切り替わり時点の中間時点に、クロック信号（ＣＬＬ２）の立ち上がり時点および立ち下がり時点が位置するような遅延量（９０°）となるように設定される。
図１９は、図１７に示す遅延回路５１の他の例を示す回路図である。
この図１９に示す回路は、前記図６ないし図８で説明したディレイロックドループ回路であり、この場合は、ＯＵＴ１から９０°遅延したクロック信号（ｆｔ）を得るようにしている。
【００５０】
図２０は、ドレインドライバ１３０とＦＰＣ基板１５０とのガラス基板との接続方法を説明するための模式断面図である。
図２０に示すように、ドレインドライバ１３０には、ＦＰＣ基板１５０の配線層３２０→ガラス基板ＳＵＢ１のメタライズ層３２１→ガラス基板ＳＵＢ１の配線層３２２→ガラス基板ＳＵＢ１のメタライズ層３２３→ドレインドライバ（半導体チップ）１３０のバンプ電極３２４を経て、電源電圧が供給される。
この場合に、本実施例では、図２１に示すように、表示データ転送用回路（例えば、マルチプレクス回路４１等）３３１に供給する電源と、クロック信号転送用回路（例えば、遅延回路５１等）３３２に供給する電源とを分離するようにしている。
即ち、表示データ転送用回路用３３１と、クロック信号転送用回路３３２とに、それぞれ別のパッド電極３３３、および電源ラインを介して電源を供給するようにしている。
なお、図２１は、本実施例のドレインドライバ１３０への電源電圧供給系統を示す図であり、この図２２において、抵抗Ｒは、ガラス基板のメタライズ層３２１→ガラス基板の配線層３２２→ガラス基板のメタライズ層３２３→ドレインドライバ（半導体チップ）１３０のバンプ電極３２４間の抵抗成分を示す。
【００５１】
図２２は、表示データ転送用回路３３１に供給する電源と、クロック信号転送用回路３３２に供給する電源とを分離しない場合の電源電圧供給系統を示す図であるが、この図２２に示す例では、表示データ転送用回路３３１のマルチプレクス回路４１に流れる電流が表示データのビット数だけ必要となるので、前記した抵抗Ｒでの電圧低下が大きく、これにより、クロック信号転送用回路３３２に供給される電源電圧が低下し、クロック信号（ＣＬＬ２）の振幅が小さくなる。
しかしながら、本実施例では、表示データ転送用回路３３１に供給する電源と、クロック信号転送用回路３３２に供給する電源とを分離するようにしたので、前述したような、クロック信号転送用回路３３２に供給される電源電圧が低下し、クロック信号（ＣＬＬ２）の振幅が小さくなることがない。
即ち、本実施例では、クロック信号転送用回路３３２に対する表示データ転送用回路３３１の影響を低減することが可能となる。
【００５２】
［実施例２］
図２３は、本発明の実施例２のドレインドライバの概略構成を示すブロック図である。
本実施例は、クロック補償回路２００を、データ出力回路１３４内に設けた点で、前記実施例１と相違する。
本実施例では、データ出力回路内に設けられたクロック補償回路２００で生成されたクロックを、前述の遅延回路５１に遅延して次段のドレインドライバ１３０に出力する。
なお、本実施例のドレインドライバ１３０内の各部の動作は、前述の説明において、内部クロック信号（ＣＬＬ２）をクロック信号（ＣＬ２）と読み替えばよいので、詳細な説明は省略する。
さらに、クロック補償回路２００の挿入位置は、前記実施例１のように、ドレインドライバ１３０のクロック信号の入力側、あるいは本実施例のように、ドレインドライバ１３０のクロック信号の出力側に限定されるものではなく、ドレインドライバ１３０内で、外部から入力されたクロック信号（ＣＬＬ２）が外部へ出力されるまでの伝送経路中に、前述したクロック補償回路２００を挿入すれば、前述したような作用・効果を得ることが可能であることはいうまでもない。
【００５３】
［実施例３］
図２４は、本発明の実施例３のドレインドライバの概略構成を示すブロック図である。
本実施例では、前記各実施例のクロック補償回路２００を設ける代わりに、図２５に示すように、各ドレインドライバ１３０内で、外部から入力されたクロック信号（ＣＬ２）が外部へ出力されるまでの伝送経路中に、挿入される回路素子（例えば、インバータ回路）５２により、論理レベルが反転する回数が奇数回となるような値に設定したものである。
前述したように、ＣＭＯＳインバータ回路では、各ＭＯＳトランジスタのしきい値（Ｖth）が変化すると、出力パルス信号のデューティー比（即ち、パルス信号の周期に対するＨｉｇｈレベル期間の比）が変化する。
そのため、ディジタル信号順次転送方式を採用する液晶表示装置では、各ドレインドライバ１３０をクロック信号（ＣＬ２）が伝送していく途中で、クロック信号（ＣＬ２）のデューティー比の変化が累積されて、表示データとの位相差が大きくなる。
【００５４】
しかしながら、前述したように、各ドレインドライバ１３０で伝搬するクロック信号（ＣＬ２）の論理レベルの反転回数が奇数回となるようにすることにより、例えば、前段のドレインドライバ１３０でクロック信号（ＣＬ２）のデューティー比が大きくなるように変化しても、次段のドレインドライバ１３０ではクロック信号（ＣＬ２）のデューティー比が小さくなるように変化する。
これにより、全体で、クロック信号（ＣＬ２）のデューティー比の変化を小さくすることが可能となる。
なお、本実施例のドレインドライバ１３０内の各部の動作は、前述の説明において、内部クロック信号（ＣＬＬ２）をクロック信号（ＣＬ２）と読み替えばよいので、詳細な説明は省略する。
【００５５】
前述したように、デューティー比の変動を防止するために、表示データを反転して次段のドレインドライバにデータ転送する方法が、前述の非特許文献１（シャープ技報，第７４号（１９９９年８月），第３１〜３４頁）に記載されているが、本実施例は、表示データをクロック信号（ＣＬ２）に同期させて次段に出力する点と、表示データを反転させずにクロック信号（ＣＬ２）のみを反転させる点で、上記文献に記載のものと異なっている。
前述の非特許文献１に記載のものは、表示データをクロックに同期させて出力させる思想がないので、デューティー比変動を防止するために全表示データを反転して出力させなければならない。
したがって、次段のドレインドライバは、反転された表示データを元に液晶駆動電圧を生成する必要があるので、負論理のドレインドライバでなければならず、ドレインドライバの種類が増え、コストが高くなる、液晶表示装置の製造が複雑になり、歩留まりが低下する等のデメリットがある。
【００５６】
それに対して、本発明では、表示データをクロック信号（ＣＬ２）に同期させて次段のドレインドライバに出力するので、表示データを反転して出力する必要がなく、次段のドレインドライバは同じ論理のドレインドライバも用いることでき、コストが高くなることがなく、液晶表示装置の製造が容易になり、歩留まりが向上する効果がある。
また、本発明では、クロック信号（ＣＬ２）については、デューティー比変動を防止するために、反転して出力することになるが、次段のドレインドライバは、クロック信号（ＣＬ２）についてのみ特別な制御回路を設けるだけで良いので回路が簡単で、かつ、一種類の論理のドレインドライバで液晶表示装置を構成することができる。
具体的には、本実施例では、各ドレインドライバのスタートパルスをクロック信号（ＣＬ２）で取り込むときのタイミングを正転クロックと、反転クロックで同じにする回路を各ドレインドライバに設ける。
【００５７】
あるいは、図２６に示すように、次段のドレインドライバ１３０に転送する表示データを所定時間（例えば、９０°）遅延する。
この図２６において、正転クロック信号は、前段のドレインドライバ１３０に入力されるクロック信号（ＣＬ２）を表し、反転クロック信号は、後段のドレインドライバ１３０に入力されるクロック信号（ＣＬ２）を表わす。
この図２６に示す例では、前段のドレインドライバ１３０では、表示データ（１）は、正転クロック信号の立ち上がりでドレインドライバ１３０に取り込まれ、さらに、表示データは、例えば、遅延回路により９０°遅延されて次段のドレインドライバ１３０に転送されるので、次段のドレインドライバ１３０でも、表示データ（１）は、反転クロック信号の立ち上がりでドレインドライバ１３０に取り込まれる。
なお、表示データを反転して次段のドレインドライバに転送する方法でも、各ドレインドライバに、極性反転した表示データを元の極性の表示データに戻す回路、および表示データの極性を制御する回路を設けることにより、ドレインドライバを共用化することは可能である。
しかしながら、前述したようなことは、前述の非特許文献１（シャープ技報，第７４号（１９９９年８月），第３１〜３４頁）では全く検討されておらず、また、表示データの各ビット毎に極性反転を制御する回路が必要となり、回路が大規模になるデメリットがある。
【００５８】
［実施例４］
図２７は、前記実施例のクロック信号（ＣＬ２）の伝送経路を簡略化して示す図である。
前述したように、前述の非特許文献１の開示する技術では、各ドレインドライバは表示データを反転して次段のドレインドライバに転送している。
また、クロック信号も１系統しか設けられていない。
前述の非特許文献１の技術では、ドレインドライバに入力されるクロック信号（ＣＬ２）がＨレベルであれば、次段のドレインドライバに入力されるクロック信号（ＣＬ２）はＬレベル、さらに次段のドレインドライバに入力されるクロック信号（ＣＬ２）はＨレベルとなる。そのため、２種類のドレインドライバを用意する必要がある。
即ち、表示データおよびクロック信号（ＣＬ２）の正転信号が入力されることを前提とした論理構成のドレインドライバ（例えば、図２７の１３０ａ，１３０ｃ）と、反転信号が入力されることを前提とした論理構成のドレインドライバ（例えば、図２７の１３０ｃ）を用意する必要がある。
このように、前述の非特許文献１に記載されたドレインドライバでは、液晶駆動回路の回路構成が複雑になるという欠点がある。
【００５９】
図２８は、本発明の実施例４のクロック信号（ＣＬ２）の伝送経路を簡略化して示す図である。
本実施例では、各ドレインドライバ（１３０ａ，１３０ｂ，１３０ｃ）に、クロック信号（ＣＬ２）の正転クロック（ＣＬ２（Ｔ））と、クロック信号（ＣＬ２）の反転クロック（ＣＬ２（Ｂ））とが入力される。
ここで、前記実施例と同様、正転クロック（ＣＬ２（Ｔ））と、反転クロック（ＣＬ２（Ｂ））とは、各ドレインドライバ内の伝送経路中で、その論理レベルの反転回数が奇数回となるように設定されている。
なお、図２８でも、正転クロック（ＣＬ２（Ｔ））、および反転クロック（ＣＬ２（Ｂ））の論理レベルの奇数回の反転回数を、直列接続された３個のインバータで表現している。
【００６０】
本実施例でも、前段のドレインドライバ（例えば、１３０ａ）で正転クロック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２（Ｂ））のデューティー比が大きくなるように変化したとしても、次段のドレインドライバ（例えば、１３０ｂ）では、正転クロック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２（Ｂ））とも、デューティー比が小さくなるように変化する。
これにより、全体で、クロック信号（ＣＬ２）の正転クロック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２（Ｂ））のデューティー比の変化を小さくすることが可能となる。
さらに、本実施例では、正転クロック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２（Ｂ））が伝送される、各ドレインドライバ間の伝送線路（ガラス基板上の伝送線路）を切り替え、前段のドレインドライバ（例えば、１３０ａ）から出力される正転クロック（ＣＬ２（Ｔ））を、次段のドレインドライバ（例えば、１３０ｂ）の反転クロック（ＣＬ２（Ｂ））として入力し、前段のドレインドライバ（例えば、１３０ａ）から出力される反転クロック（ＣＬ２（Ｂ）））を、次段のドレインドライバ（例えば、１３０ｂ）の正転クロック（ＣＬ２（Ｔ）として入力するようにしている。
【００６１】
このような構成を採用することにより、各ドレインドライバ（１３０ａ，１３０ｂ，１３０ｃ）の正転クロック（ＣＬ２（Ｔ））入力端子に入力されるクロック信号のレベルは、ともに同一となるので、前述したような、クロック信号（ＣＬ２）についてのみ特別な制御回路等を設ける必要もなく、かつ、２種類のドレインドライバを用意する必要もない。
なお、本実施例において、図２９に示すように、各ドレインドライバ（１３０ａ，１３０ｂ，１３０ｃ）の内部で、正転クロック（ＣＬ２（Ｔ））および反転クロック（ＣＬ２（Ｂ））が伝送される内部信号線を切り替え、前段のドレインドライバ（例えば、１３０ａ）から出力される正転クロック（ＣＬ２（Ｔ））を、次段のドレインドライバ（例えば、１３０ｂ）の反転クロック（ＣＬ２（Ｂ））として入力し、前段のドレインドライバ（例えば、１３０ａ）から出力される反転クロック（ＣＬ２（Ｂ））を、次段のドレインドライバ（例えば、１３０ｂ）の正転クロック（ＣＬ２（Ｔ））として入力するようにしてもよい。
【００６２】
［実施例５］
図３０は、本発明の実施例５のデータ取込・演算回路１３３、およびデータ出力回路１３４の回路構成を示す回路図である。
この図３０においても、点線より左側（矢印ＡＡの方向）が、データ取込・演算回路１３３で、点線より右側（矢印ＢＢの方向）が、データ出力回路１３４を表す。
図３０に示すように、本実施例では、スタンバイ回路（７１，７２）を付加した点で、図１０に示す前記実施例１のデータ取込・演算回路１３３、およびデータ出力回路１３４と相違する。
前述した演算回路（２１，２２，２３）の演算は、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合にのみ、必要となるものである。
そこで、本実施例では、スタンバイ回路（７１，７２）により、外部から入力される表示データが、自ドレインドライバ内で取り込む表示データである場合に、演算回路（２１，２２，２３）を有効とし、それ以外の場合には、演算回路（２１，２２，２３）を無効とするものである。
【００６３】
図３１は、図３０に示すスタンバイ回路７１の回路構成を示すブロック図である。
図３１に示すように、このスタンバイ回路７１では、カウンタ回路３５０は、スタートパルス（表示データ取込開始信号）が入力されると、クロック信号（ＣＬＬ２）をカウントする。
また、カウンタ回路３５０のカウンタ数が、所定のカウント数以下の場合に、スイッチ回路３５１は、データ反転信号を出力し、カウンタ回路３５０のカウンタ数が、所定のカウント数を越えると、スイッチ回路３５１は、一定のバイアス電圧（Ｈｉｇｈレベルの電圧、あるいはＬｏｗレベルの電圧など）Ｖｂｂを出力する。
これにより、演算回路２１は、表１に示す演算内容を実行することになる。
【００６４】
なお、スタンバイ回路７２も、スタンバイ回路７１と同様の回路構成である。
本実施例によれば、外部から入力される表示データが、自ドレインドライバ内で取り込む必要のない表示データ（換言すれば、単に転送用の表示データ）である場合に、余分な演算を行う必要がないので、消費電力を低減することができる。
また、前記各実施例では、ドレインドライバ１３０が、液晶表示パネルのガラス基板に直接実装されている場合について説明したが、本発明は、これに限定されるものではなく、ドレインドライバ１３０が、テープキャリアパッケージに搭載されるディジタル信号順次転送方式の液晶表示装置にも適用可能であることはいうまでない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【図２】図１に示すドレインドライバの概略構成を示すブロック図である。
【図３】図２に示すクロック補償回路の一例を示すブロック図である。
【図４】図３に示す回路により、デューティー比が５０％でない入力クロック信号（ｆｉ）から、デューティー比が５０％の出力クロック信号（ｆｏ）が得られる理由を説明するための図である。
【図５】図２に示すクロック補償回路の他の例を示すブロック図である。
【図６】図５に示すＤＬＬ回路の回路構成を示す回路図である。
【図７】図６に示す遅延ラインの構成を示す回路図である。
【図８】図６に示す回路のタイミングチャートを示す図である。
【図９】図５に示す回路により、デューティー比が５０％でない入力クロック信号（ｆｉ）から、デューティー比が５０％の出力クロック信号（ｆｏ）が得られる理由を説明するための図である。
【図１０】本発明の実施例１の示すデータ取込・演算回路、およびデータ出力回路の回路構成を示す回路図である。
【図１１】図１０に示す回路図において、内部バスライン１本当たりの回路構成を示す図である。
【図１２】図１１に示すクロック信号（ＣＬＬ２）と、表示データと、内部信号線上の表示データのタイミングチャートを示す図である。
【図１３】表示データ転送用の内部信号線を、内部バスラインと別に設けるた場合の個性を示す図である。
【図１４】本発明の実施例１のドレインドライバの各色毎の隣接するドレイン信号線（Ｙ）当たりの回路構成をより詳細に示す図である。
【図１５】図１０に示す演算回路２２の演算内容を示す図である。
【図１６】図１０に示す演算回路２５の演算内容を示す図である。
【図１７】表示データの取り込み時点を説明するための図である。
【図１８】図１０に示す遅延回路の一例を示す回路図である。
【図１９】図１０に示す遅延回路の他の例を示す回路図である。
【図２０】ドレインドライバとＦＰＣ基板とのガラス基板との接続方法を説明するための模式断面図である。
【図２１】本発明の実施例１のドレインドライバへの電源電圧供給系統を示す図である。
【図２２】表示データ転送用回路に供給する電源と、クロック信号転送用回路に供給する電源とを分離しない場合の電源電圧供給系統を示す図である。
【図２３】本発明の実施例２のドレインドライバの概略構成を示すブロック図である。
【図２４】本発明の実施例３のドレインドライバの概略構成を示すブロック図である。
【図２５】本発明の実施例３のクロック補償方法を説明するための図である。
【図２６】本発明の実施例３の一例のクロック信号と表示データとの関係を説明するための図である。
【図２７】本発明の実施例３のクロック信号（ＣＬ２）の伝送経路を簡略化して示す図である。
【図２８】本発明の実施例４のクロック信号（ＣＬ２）の伝送経路を簡略化して示す図である。
【図２９】本発明の実施例４のクロック信号（ＣＬ２）の伝送経路の変形例を簡略化して示す図である。
【図３０】本発明の実施例５のデータ取込・演算回路、およびデータ出力回路の回路構成を示す回路図である。
【図３１】図３０に示すスタンバイ回路の回路構成を示すブロック図である。
【図３２】デュアルエッジ取り込み方式におけるセットアップ期間、およびホールド期間を説明するための図である。
【符号の説明】
【００６６】
１〜１０  Ｄ型フリップ・フロップ回路
２１〜２６  演算回路
３１〜３２，２３５Ａ，２３５Ｂ，２３６Ａ，２３６Ｂ  ラッチ回路
４１，４２  マルチプレクス回路
５１  遅延回路
５２  回路素子
６１，６２，６３，６４，３５１  スイッチ回路
７１，７２  スタンバイ回路
１００  液晶表示パネル
１１０  タイミングコントローラ
１２０  電源回路
１３０，１３０ａ，１３０ｂ，１３０ｃ  ドレインドライバ
１３１  クロック制御回路
１３２  ラッチアドレスセレクタ
１３３  データ取込・演算回路
１３４  データ出力回路
１３５  ラッチ回路（１）
１３６  ラッチ回路（２）
１３７，３１１，２３７Ａ，２３７Ｂ  デコーダ回路
１３８，２３８Ａ，２３８Ｂ  アンプ回路
１３９  階調電圧生成回路
１４０  ゲートドライバ
１５０  フレキシブルプリント配線基板（ＦＰＣ基板）
２００  クロック補償回路
２１０  位相比較器
２１１  チャージポンプ回路
２１２  フィルタ回路
２１３  ＶＣＯ回路
２１４  ｍ分周器
２２０  ＤＬＬ回路
２２１，２２２  ２分周器
２３９  スイッチ部
３１０  遅延ライン
３１２，３５０  カウンタ
３２０，３２２  配線層
３２１，３２３  メタライズ層
３２４  バンプ電極
３３１  表示データ転送用回路
３３２  クロック信号（ＣＬ２）転送用回路
３３３  パッド電極
ＳＵＢ１  ガラス基板
Ｒ  抵抗
ＤＥＬ  遅延素子
ＨＩＺ  スイッチ素子
ＰＩＸ  画素電極
ＴＦＴ  薄膜トランジスタ
Ｇ…走査信号線（またはゲート信号線）
Ｄ，Ｙ  映像信号線（またはドレイン信号線）
ＣＳＴ  保持容量
ＣＬ  容量線
ＥＯＲ  排他的論理和回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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