(57)【要約】【課題】  ３Ｇ／ＥＱＰＲＳ／ＧＳＭ方式の携帯電話機や携帯端末のような、バッテリから電源供給を受ける携帯用装置に関する。【解決手段】  第一のクロック信号に制御された第一のリフレッシュ制御回路を有する制御回路と、第一のクロック信号よりも周波数の小さなクロック信号によって制御され、ＧＳＭネットワークのイベント同期に使用される第二のリフレッシュ制御回路とを有するＤＲＡＭとその携帯端末用電話回路への応用である。【選択図】図５
2006216224.tif 000002
【特許請求の範囲】
【請求項１】
第一のクロック信号（ＣＫＩＮ）によって制御される第一のリフレッシュ制御回路（４８）と、第一のクロック信号よりも周波数の低い第二のクロック信号（ＬＣＫ）によって制御される第二のリフレッシュ制御回路（５８）とを有することを特徴とするＤＲＡＭ（５０）を制御する回路。
【請求項２】
第一のリフレッシュ制御回路（４８）は通常動作モードで動作する一方、第二のリフレッシュ制御回路（５８）は、ＤＲＡＭ（５０）を集積した回路の待機モードで動作することを特徴とする、請求項１に記載の回路。
【請求項３】
第二のクロック周波数（ＬＣＫ）が動作モードの切換と同期することを特徴とする、請求項２に記載の回路。
【請求項４】
通常モード及び待機モードそれぞれのモードのために設けられた、少なくとも２つの電圧調整回路（４９、５９）を有することを特徴とする、請求項３に記載の回路。
【請求項５】
請求項１に記載の制御回路及びメモリセルアレイ（４１）を有することを特徴とするＤＲＡＭ（５０）。
【請求項６】
少なくとも一つのマイクロプロセッサ（１２）と、その周辺回路及びモデムを有し、かつ請求項５に記載の第一のＤＲＡＭを少なくとも一つ搭載することを特徴とする携帯端末用電話回路（１’）。
【請求項７】
第二のクロック周波数（ＬＣＫ）が、ＧＳＭネットワークのイベントの同期周波数と一致していることを特徴とする、請求項６に記載の回路。
【請求項８】
さらにシグナルプロセッサ（２１）を搭載していることを特徴とする、請求項６に記載の回路。
【請求項９】
前記シグナルプロセッサ（２１）が、請求項６のように第二のＤＲＡＭ（３４）と接続していることを特徴とする、請求項８に記載の回路。
【請求項１０】
請求項６から９のいずれか１項に記載の電話回路を有することを特徴とする携帯電話機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶している情報を保持するためにセルのリフレッシュ動作が必要な揮発性メモリであるダイナミックメモリ（ＤＲＡＭ）に関する。本発明は、より具体的には、例えば、３Ｇ／ＥＧＰＲＳ／ＧＳＭ方式の携帯電話機や携帯端末といった、バッテリから電源供給を受ける携帯用装置に適用される。
【背景技術】
【０００２】
ＤＲＡＭは、通常、アドレス指定や入出力を行う回路やリフレッシュ回路と接続されたメモリセルアレイから構成される。リフレッシュ回路は、記憶している情報を保持するために、全てのメモリセルを定期的にアドレス指定するために使用される。
【０００３】
携帯電話機に利用される場合、ＤＲＡＭは、通常、基本となる電話回路（モデム）の周辺回路（画面、カメラ、ＧＳＭ、Ａ−ＧＰＳ：衛星利用測位検索システム…）に利用される。
【０００４】
図１は、ＧＳＭ方式の携帯電話機におけるデジタル回路の従来の実施例を、構造を簡略化して図解した概略的なブロック図である。簡略化のため、デジタル回路だけを記載しているが、もちろん、該電話機は、ＧＳＭネットワークやその基地局と通信するための無線通信回路を有している。
【０００５】
電話機の主たる構成要素は、電話回路を形成してＧＳＭネットワークとの通信に必要な変復調器を有するデジタルベースバンドプロセッサ（ＤＢＰ）回路１である。電話機内部において、回路１は、一つ又は複数のデータ交換、アドレス指定、制御及び電源供給を行うシグナルバス２によって、他の携帯電話機内回路に接続される。バス２に接続された回路の中には、電源管理回路３、ビデオ用や写真用のカメラといった応用回路８や、衛星利用測位検索回路９（Ａ−ＧＰＳ）や、外部（例えばＰＣ等）と非同期の通信を行う装置１０（例えば、計算や論理演算を行う装置−ＵＡＲＴ）や、例えば、非揮発性メモリ（ＲＯＭ）、ＤＲＡＭ５、フラッシュメモリ６やＳＲＡＭ７といったさまざまな種類のメモリが存在する。他の構成要素、とりわけ、キーボードタイプの装置を制御する構成要素も電話機には存在する。
【０００６】
本発明は、より具体的には、電話機に搭載されている他の応用回路とは異なり、携帯電話機が待機状態でも動作し続けなければならず、特に、定期的にＧＳＭネットワークと通信を行い続け、着呼時にはすぐに起動しなければならない電話回路を形成する回路１に適用される。
【０００７】
図２に、ＧＳＭ端末の電話回路１における従来構造の一例をブロック図で極めて概略的に示す。図２に描かれている全ての構成要素は、同じチップに集積されている。
【０００８】
回路１は、必須要素として、
バス２との通信を行う外部メモリコントローラ１１と、
２つのキャッシュメモリである１３（Ｉキャッシュメモリ）と１４（Ｄキャッシュメモリ）とに接続されたマイクロプロセッサ１２（ＡＲＭ９２６ＥＪ−Ｓコア）と、
マイクロプロセッサの周辺回路と、（図示されていない）アナログ無線通信回路と通信するモデムとを有する回路１５（ＡＲＭ周辺回路及びモデム）と、
ＳＲＡＭ１８と、
ブートＲＯＭと、
マイクロプロセッサ１２のために設けられ、特に回路１１、１２、１３、１４、１５、１７、１８と接続されている内部バスシステム１６（ＡＭＢＡバスシステム）
とを有する。
【０００９】
多くの場合、電話回路は、
ＳＲＡＭタイプのデータメモリ２２と接続されているシグナルプロセッサ（ＤＳＰ）２１（ＳＴ１２２コア）と、
プロセッサ２１のために設けられたプログラムを記憶するＲＯＭ回路２４（プログラムＲＯＭ）と、回路寿命の間、それらのプログラムの更新情報を記憶するＳＲＡＭ回路２５（パッチＲＡＭ）と、プロセッサ２１のために設けられたキャッシュメモリ回路２６とを有するプログラムメモリ拡張回路２３と、
プロセッサ２１のために設けられた上記回路と接続し、かつ、それ自体はメインのバスである内部バスシステム１６に接続されたバス制御システム２０（ＤＳＰバスシステム）
をも有する。
【００１０】
簡略化のため、回路１内の構成要素間それぞれの接続は表示せず、外部メモリコントローラ１１からバス２への接続だけを記載している。
【００１１】
このような電話回路の動作は既知であり、本発明の説明においてさらに解説するに及ばない。
【００１２】
従来の電話回路は、使用するメモリ回路に関わるいくつかの問題点に苦しんでいる。特に、シグナルプロセッサ２１については、プログラムの記憶にＲＯＭ２４を使用することが、シグナルプロセッサの柔軟性と必要になるＲＯＭ内容の更新作業とに悪影響を与える。
【００１３】
このＲＯＭをフラッシュメモリに置き換える方法が既に考え出されているが、フラッシュメモリは、オンザフライで書き込みできない、すなわち電話機の製品寿命中に行われるアプリケーション修正のためのＧＳＭネットワークと通信しながら書き込みはできない、という弱点を有する。
【００１４】
ＳＲＡＭに関しては、その大きさと動作中の電力消費量の問題がある。そのため、ＳＲＡＭの回路１８や２５の大きさを最小化することが従来から試みられている。
【００１５】
ＳＲＡＭやＲＯＭを使用するのは、電話機が待機状態時の情報保持に電力を消費しない非揮発性という特徴によるためである。
【００１６】
マイクロプロセッサ１２の大きさについては、ＳＲＡＭ回路１８の存在が、システムの大きさや電力消費量に悪影響を及ぼしている。
【００１７】
さらにまた、携帯電話機、より一般的にはＧＳＭ端末に要求されるメモリ容量がますます大きくなっている。従来、ＳＲＡＭによって起こっていたこの容量の増加は、望ましくないことである。
【００１８】
これらの問題は、元来、電話回路１に存在していた。しかし実際は、他のＧＳＭ端末では、電話機の待機中は回路が動作しないため、あまり考慮されていなかった。
【００１９】
ＤＲＡＭの使用は解決策となる可能性がある。しかし、ＤＲＡＭは揮発性であり、記憶している情報の保持のために常時リフレッシュを行う必要がある。このリフレッシュで生じる非常に高い電力消費量のために、ＤＲＡＭはこれまで解決策とは考えられていなかった。
【００２０】
図３に、ＤＲＡＭ回路４０の従来構造の一例をブロック図で概略的に示す。ＤＲＡＭ回路は、入出力回路４２（Ｉ／Ｏドライバ）によってデータ入力バス４３及びデータ出力バス４４に接続されているメモリセルアレイ４１を有する。回路４０は、選択マルチプレクサ５５によって制御インターフェース４６に接続されたアドレスバス入力４５（ＡＤＤ）を有する。該マルチプレクサへの第二の入力は、記憶している情報を保持するためにメモリセルアレイ４１の全てのアドレスを定期的に生成するリフレッシュ制御回路４８によって自動的に生成された指定アドレスを受け取る。リフレッシュ制御回路４８は、回路４０の外部から来て、直接、制御インターフェース４６にも送られるクロック信号ＣＫＩＮを受け取る。選択マルチプレクサ５５は、本メモリには図示されていない制御回路から発生する信号によって制御されている。制御インターフェース４６は、メモリセルアレイ４１内のアドレス指定されたメモリセルの選択を行うアドレスデコーダ４７と、プリチャージするビット線とにアドレス情報を供給する。最後に、回路４０は、外部から電源電圧Ｖｄｄを受け取って、メモリセルアレイ４１にある全キャパシタの電極のうちの特に一つ（実際は、共通の電極）に定電圧電源Ｖｃを供給する電圧調整回路４９を搭載している。簡略化のため、図３はリフレッシュ動作に役立つ構成要素や接続のみ図示している。もちろん、ＤＲＡＭ４０は、全体を制御する回路だけでなく、データ転送やユーザーモードに使用される他の回路も有する。さらに、回路４０は、例えば、制御バスを介して、外部と他の信号をやり取りすることができる。
【００２１】
図３に示す構造は、例えば、（図１の）メモリ５の構造に対応している。
【００２２】
図３に記載されたようなメモリを電話回路へ集積することは、待機中の電話回路における低電力消費の要請に適合しない。
【００２３】
実際、携帯電話機が待機状態の時、通信用プロセッサは、少ない電源電圧の下で限られた機能のみを作動させる。限られた機能とは、特に、着呼を検知するためのＧＳＭネットワークの基地局への定期的な呼出と、ユーザー自身によって行われる回路の起動とである。待機時、プロセッサの動作及びＤＲＡＭのリフレッシュ動作のための（数十ＭＨｚの）高クロック周波数（クロック信号ＣＫＩＮ）を発生させる内部回路は、動作停止している。
【００２４】
ところで、メモリセルのリフレッシュ動作は、一方ではクロック周波数を、他方では十分な電源電圧を必要とする。セルの電荷保持能力に対応したリフレッシュ動作を可能とするため、メモリの記憶容量が大きくなるほど、クロック周波数は高くなければならない。代表的には、ＤＲＡＭの電荷保持時間は数十ミリ秒である。
【００２５】
もう１つ問題なのが、電話回路に供給される電源電圧が、待機モード時と動作モード時とで異なることである。代表的には、ＧＳＭタイプの電話回路では、電圧は、動作モード時の約１．２ボルトから、待機モード時には約０．９５ボルトにまで低下する。
【００２６】
これらの制限によって、従来のＤＲＡＭでは対応できない、という結果が導かれる。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、従来の電話回路に搭載されたメモリの問題点の全て又は一部を克服することを目的とする。
【００２８】
より具体的には、本発明は、ＧＳＭ方式の携帯端末用電話回路での使用に適したＤＲＡＭを提供することを目的とする。
【００２９】
本発明は、ＤＲＡＭの電力消費量を携帯電話機の待機モード時の動作に適合させることをも目的とする。
【００３０】
さらに、本発明は、さまざまなメモリ記憶容量に対応できる解決策を提供することも目的とする。
【課題を解決するための手段】
【００３１】
これらの目的及びその他の目的の全て又は一部を達成するために、本発明は、第一のクロック信号によって制御される第一のリフレッシュ制御回路と、第一のクロック信号よりも周波数の低い第二のクロック信号によって制御される第二のリフレッシュ制御回路とを有するＤＲＡＭを制御する回路を提供する。
【００３２】
本発明の実施例によれば、第一のリフレッシュ制御回路は通常動作モードで動作する一方、第二のリフレッシュ制御回路は、ＤＲＡＭを集積した回路の待機モードで動作する。
【００３３】
本発明の実施例によれば、第二のクロック周波数が動作モードの切換と同期する。
【００３４】
本発明の実施例によれば、少なくとも２つの電圧調整回路が通常モード及び待機モードそれぞれのモードのために設けられている。
【００３５】
本発明は、制御回路及びメモリセルアレイを有するＤＲＡＭも提供する。
【００３６】
本発明は、少なくとも１つのマイクロプロセッサと、その周辺回路及びモデムを有し、かつ第一のＤＲＡＭを少なくとも１つ搭載する携帯端末用電話回路も提供する。
【００３７】
本発明の実施例によれば、第二のクロック周波数が、ＧＳＭネットワークのイベントの同期周波数と一致している。
【００３８】
本発明の実施例によれば、電話回路がさらにシグナルプロセッサを搭載している。
【００３９】
本発明の実施例によれば、シグナルプロセッサが第二のＤＲＡＭと接続している。
【００４０】
本発明は、電話回路を有する携帯電話機をも提供する。
【００４１】
前述の及びその他の本発明の目的、特徴、利点について、添付図面に関する具体的な実施例によって、以降の非制限的な記述で詳細に説明する。
【発明を実施するための最良の形態】
【００４２】
縮尺を考慮しないで描かれた各図において、同じ構成要素には同じ参照番号が指定されている。明確化のため、図には本発明の理解に必要な構成要素だけが描かれており、その内容について以降で説明する。特に、ＧＳＭ端末の構成要素の詳細については説明されていないが、これは、本発明がＧＳＭ端末については従来と互換だからである。さらに、ＤＲＡＭのメモリプレーンの内部構造について詳説されていないが、これは本発明の実施が従来構造とも互換だからである。
【００４３】
以降で、電話回路におけるＤＲＡＭの集積に応用した場合に関して、本発明を解説する。けれども、より一般的には、本発明は、異なる動作モードでの電力消費に対応したＤＲＡＭの形成に応用され、異なる動作モードが求められる機器での該ＤＲＡＭの使用に応用される。
【００４４】
図４に、デジタルベースバンドプロセッサを形成する電話回路１’の実施例をブロック図で極めて概略的に示す。
【００４５】
前述の通り、本回路は、マイクロプロセッサ１２（ＡＲＭ９２６ＥＪ−Ｓコア）を必須要素として集積し、該マイクロプロセッサは、１３（Ｉキャッシュメモリ）と１４（Ｄキャッシュメモリ）の２つのメモリと、起動プログラムを記憶したＲＯＭ１７（ブートＲＯＭ）と、周辺回路とモデム回路１５（ＡＲＭ周辺回路及びモデム）とに接続されている。マイクロプロセッサ１２は、内部バス１６（ＡＭＢＡバスシステム）を介して外部メモリコントローラ１１や、さまざまな装置と通信を行い、該外部メモリコントローラが、ＧＳＭ端末のメインバス２（図１）に接続されている。さらに、バス１６は、この実施例においてはオプションのシグナルプロセッサ２１（ＳＴ１２２コア）のために設けられた第２バス２０（ＤＳＰバスシステム）と通信を行う。前述の通り、プロセッサ２１は、ＳＲＡＭタイプのスタティックデータメモリ２２にも、とりわけキャッシュメモリ２６（プログラムキャッシュメモリ）を有するプログラムメモリ拡張回路２３’にも接続されている。
【００４６】
本発明の本実施例によれば、回路１’は更に、他の構成要素に集積されたＤＲＡＭも有する。本実施例では、第一の回路３８（ｅＤＲＡＭ）は、バスシステム１６を経由してメインのマイクロプロセッサ１２に接続されており、一方、第二の回路３４は、プログラムメモリ拡張回路２３’内に搭載されてシグナルプロセッサ２１に接続されている。回路３８が、図２に記載されている従来構造におけるＳＲＡＭ１８と置き換わっている。回路３４は少なくとも回路２４と置き換わっており、好ましくは、回路２４及び２５と置き換わっている。
【００４７】
本発明は、集積ＤＲＡＭを電話回路に供給し、適切にリフレッシュ動作を行うことによってメモリを揮発させないようにする。
【００４８】
図５は、本発明に関するＤＲＡＭ回路５０（ｅＤＲＡＭ）の実施例を示す。
【００４９】
前述の通り、回路５０は、入出力回路４２（Ｉ／Ｏドライバ）によってデータ入力バス４３とデータ出力バス４４とに接続しているメモリセルアレイ４１を有する。メモリセルアレイ４１のセルは、制御インターフェース回路４６によって制御されるアドレスデコーダ４７によって指定される。回路５０は、外部からのクロックＣＫＩＮによって制御される第一のリフレッシュ制御回路４８と、外部からのアドレスバス入力４５（ＡＤＤ）と、外部から電源電圧Ｖｄｄを受け取る第一の電圧調整回路４９をも有する。
【００５０】
本発明のこの実施例によれば、システムの待機中に動作することを目的とした第二のリフレッシュ制御回路５８は、アドレス選択装置を形成し、かつ第一のリフレッシュ制御回路４８及び外部アドレスバス４５から供給されるアドレス情報を各々受け取る２つの入力端子を有するマルチプレクサ５５’にアドレス情報を供給する。マルチプレクサ５５’の出力は、回路４６に送られる。
【００５１】
さらに、回路５０は、待機中のクロック供給を行う局部発振器５１を有する。局部発振器５１の出力は、該出力と外部から来るクロック信号ＣＫＩＮとの間で選択を行うマルチプレクサ５２の第一の入力端子に接続され、該マルチプレクサ５２の出力端子は、制御インターフェース回路４６にクロック信号を供給する。局部発振器５１は、外部から送られてきて、クロックＣＫＩＮよりも周波数の小さな第二の信号ＬＣＫを動作クロックとして受信する。
【００５２】
本発明の電話回路への応用においては、信号ＬＣＫは、端末が有する専用の回路で発生し、その周波数はＧＳＭネットワークのイベントと同期する周波数（３２．７６８ｋＨｚ）と一致する。クロック信号ＣＫＩＮは、電話回路（図４の１’）にあって、デジタル回路用の数十ＭＨｚの周波数を発生させる位相ロックループ（ＰＬＬ）から発生している。
【００５３】
図５記載の本発明の好ましい実施形態によれば、第二の電圧調整回路５９は、待機中のメモリセルアレイ４１に、第一の電圧調整回路４９によって調整された電圧よりも低い電圧を供給することを意図しているが、これは消費電力を最小化するためである。電圧調整回路４９と５９の各々の出力端子は、マルチプレクサ５３の入力端子に接続され、該マルチプレクサの出力端子は、電圧Ｖｃを、少なくともメモリプレーン４１の各セル共通の電極に供給する。電圧調整回路４９と５９とは、外部から電圧Ｖｄｄを受け取る。
【００５４】
これらの電圧調整回路は、（図４のマイクロプロセッサ１２から発される）電話回路の待機設定の結果生じる信号ＭＳＴＢＹによって制御される。２つの遅延素子５４（遅延素子２）と５６（遅延素子１）は、その機能は図６で説明するが、各々、遅延素子５４は電圧調整回路５９の選択を、遅延素子５６は端末全体の電源回路（図１の３）の動作再開を遅らせる。
【００５５】
第二のリフレッシュ制御回路５８は、シグナルプロセッサ２１の待機設定（信号ＳＴＢＹ）により動作開始する。別の実施例としては、特に電話回路内にシグナルプロセッサが存在していない時に、信号ＳＴＢＹは、マイクロプロセッサ１２の待機設定後に発生する。この際、信号ＳＴＢＹとＭＳＴＢＹは、図６の記載中に現されているように、遅れずに切り換わらなければいけない。この時間切換は、信号ＭＳＴＢＹの切換前にメモリがちゃんと省電力リフレッシュモードに入ったことのチェックに使われるだろう。
【００５６】
作動状態の（つまり待機時を表す）信号ＳＴＢＹは、局部発振器５１と第二のリフレッシュ制御回路５８を始動させる一方、通常時のリフレッシュ制御回路４８を動作停止させる。さらに、作動状態の信号ＳＴＢＹは、クロックマルチプレクサ５２に入る局部発振器５１の出力と、（リフレッシュ制御回路５８から来る）アドレス指定回路５５’の第３の入力とを選択する。
【００５７】
図６は、電話回路の待機設定時（図の左側）、そして、動作再開時（図の右側）における、図５に示す回路内の各信号の波形を例示している。これらタイミング図は、各々、ＧＳＭ端末の回路から供給される電源電圧Ｖｄｄ（図１の３）の波形、プロセッサ１２のＰＬＬ回路（クロック位相ロックループ）の動作中又は動作停止中の状態、プロセッサ１２のタスク終了時又は起動時の表示（ＡＣＴＩＶ１２）、プロセッサ２１のタスク終了時又は起動時の表示（ＡＣＴＩＶ２１）、プロセッサ２１が省電力状態へ切り替わったことを示す信号ＩＤＬＥ２１、
クロック信号ＣＫＩＮの存在の有無の状態、３２．７６８−ｋＨｚという固定の周波数を生み出す端末のクロック回路から供給される信号ＬＣＫの状態（常に信号有）、シグナルプロセッサ２１の待機設定を示す信号ＳＴＢＹの状態、マイクロプロセッサ１２によって発生する待機設定を示す信号ＭＳＴＢＹの状態、そして電源用マルチプレクサ５３の選択信号の状態、を示している。
【００５８】
通常動作時、電源電圧は相対的に高いレベルであるＨにあり、ＰＬＬは作動中で、信号ＩＤＬＥ２１は停止中で、外部クロックＣＫＩＮは存在し、信号ＳＴＢＹ及びＭＳＴＢＹは低状態にあり、信号５３は第一の電圧調整回路４９が選択されていることを示す低状態にある。従って、ＤＲＡＭは従来通り、クロックＣＫＩＮにより制御されるリフレッシュ制御回路４８によってリフレッシュ動作が行われる。
【００５９】
シグナルプロセッサ２１のタスク終了は、ｔ１時であると仮定する。該タスク終了は、信号ＡＣＴＩＶ２１のエッジが表している。該タスク終了後、信号ＳＴＢＹがハイに切り替わり（ｔ２時）、デジタルシグナルプロセッサが休止状態であることを示す信号ＩＤＬＥ２１の切換（ｔ３時）を引き起こす。該ｔ３時に、リフレッシュ制御回路４８は動作停止し、一方、リフレッシュ制御回路５８と局部発振器５１は動作開始し、マルチプレクサ５２と５５’は、各々、マルチプレクサ５２は局部発振器５１より供給されたクロック信号を、マルチプレクサ５５’はリフレッシュアドレス情報を生成したリフレッシュ制御回路５８からの出力信号を選択する。電源電圧Ｖｃは、依然として電圧調整回路４９から供給され続けている。
【００６０】
具体的には、比較的小型（大体１メガビットまで）のメモリを提供することを意図した第一の実施例では、リフレッシュ制御回路５８は、通常の回路と同様にリフレッシュ命令を生成する。この生成動作は、リフレッシュ制御回路５８を起動させるための入力端子（ＳＴＡＲＴ）に供給されるクロック信号ＬＣＫに同期している。
【００６１】
具体的には、より大きな記憶容量（数メガビット）のメモリを提供することを意図した第二の実施例では、リフレッシュ制御回路５８は、マルチプレクサ５５’がメモリプレーンの複数のセルに順次アドレス指定するため、信号ＬＣＫのクロック周期毎にＮアドレスを生成する。リフレッシュ命令であるＮアドレスは、メモリセルの電荷保持時間によって決まる。該Ｎアドレスは、電荷保持時間を条件づける回路の温度によっても制御される可能性がある。
【００６２】
マイクロプロセッサ１２は、ｔ１の少し後のｔ４時にタスクを終了したと仮定する。該タスク終了は、信号ＡＣＴＩＶ１２のエッジによって表され、ｔ５の少し後に信号ＭＳＴＢＹの状態切換とＰＬＬの停止とを引き起こす。該ＰＬＬの停止は信号ＣＫＩＮの消滅（ｔ６時）を引き起こし、その後、回路５０は相対的に低周波数な信号ＬＣＫだけを受け取る。マイクロプロセッサ１２は、ＤＲＡＭが低いリフレッシュ周波数で動作していることを示す信号ＩＤＬＥ２１が、信号ＭＳＴＢＹの発生前に作動中になっているかを確認する。
【００６３】
ｔ５時から、回路全部がクロックＬＣＫに同期する。
【００６４】
本発明の好ましい実施形態によれば、信号ＭＳＴＢＹの高状態への切換により遅延素子５４が始動し、該遅延素子は、遅延時間τ５４の後（ｔ７時）、マルチプレクサ５３の状態を切り換えさせる。従って、遅延時間τ５４が終了したｔ７時に、電圧調整回路４９は動作を停止し、一方、電圧調整回路５９が動作開始する。待機時のために設けられた第二の電圧調整回路を使用することで、システムの電力消費量のさらなる削減が可能となる。
【００６５】
電圧調整回路４９は、通常モードにおいて高周波で回路が動作するように相対的に大きな電流を供給することを目的とする。周波数が、待機モードにおけるリフレッシュ動作の周波数（３２ｋＨｚ）にまで減少した時、必要とされる電力量は小さくなる。従って、電圧調整回路４９は、周波数ＣＫＩＮ時にアドレス指定されるセルの状態におけるメモリプレーンの急な電圧変化にすぐに適応し、そして、単位時間あたりにアドレス指定されるセルの量に対応したかなりの電流を供給しなければならず、一方、電圧調整回路５９はリフレッシュ頻度が遅い（周波数ＣＫＩＮに対して、比率はおよそ１対１，０００）ため、（電圧調整回路４９と比べて）比較的ゆっくりと対応することができる。このリフレッシュ周波数の低さは、電流の変化もより小さいという結果をもたらす。そこで、出力インピーダンスの高い電圧調整回路を使用することを可能とし、漏れ電流を最小化する。
【００６６】
ｔ５時、位相ロックループＰＬＬの動作停止は、外部回路（図１の３）から供給される電源電圧の減少を伴う。この減少で、電源電圧はレベルＬ（例えば、約０．９５ボルト）まで減少する。電圧が低レベルの時は、低漏れ電流用の電圧調整回路５９を使用するのが好ましい。一定の遅延時間τ５４の使用に代えて、電源電圧の計測を行うことができ、待機時のために設けられた電圧調整回路５９を作動させることができる。電圧Ｖｄｄが低下する時刻は、蓄積された電荷量と、回路の外部にある構成要素によって決まるため、確実にはわからない可能性がある点に留意する必要がある。このため、図６の左側のタイミング図に、レベルＨからレベルＬへの移行を複数の点線で図示している。
【００６７】
その後、電話回路は待機状態になる。ＤＲＡＭは、携帯電話機のバッテリを長持ちさせるという目的に沿って、最小の電力消費でリフレッシュ動作が行われている。
【００６８】
この工程は、待機時はＧＳＭネットワークのイベントとの同期に使用される周波数であるクロックＬＣＫと同期して、専用の論理回路だけが動作し続けている電話回路の残りの動作と対応している。
【００６９】
信号ＬＣＫと低状態の電源電圧（例えば、０．９５ボルト）は、端末（携帯電話機）の電源を入れ次第存在する。本発明に関するＤＲＡＭの記憶内容は、端末に電力が供給されている限りは失われない。
【００７０】
論理回路の起動はｔ１０時と仮定する。この時刻はマイクロプロセッサの信号ＡＣＴＩＶ１２のエッジが表す。該動作開始はＰＬＬの動作再開（ｔ１２時）と電源回路の高レベル状態への復帰を引き起こす。再開後、ＰＬＬは、少々の時間経過後にクロック信号ＣＫＩＮの供給を開始する（ｔ１３時）。マイクロプロセッサ１２の起動は、信号ＭＳＴＢＹの状態切換（ｔ１１時）も引き起こし、これにより、電圧調整回路が切り替わる（信号５３のｔ１４時）。この場合は、遅延素子５４は動作しない。しかしながら、該遅延素子は信号ＬＣＫと同期しているため、ｔ１４の時刻はクロックＬＣＫと同期している。
【００７１】
信号ＭＳＴＢＹが切り換わると、遅延素子５６は動作開始し、遅延時間τ５６の後、電源回路３に動作再開の信号を供給する。遅延時間τ５６は、回路５０内部にある電圧調整回路の切換に必要な時間よりも長くなるように設定されている。
【００７２】
遅延時間τ５６が終了すると（ｔ１５の時）、電源回路の電圧Ｖｄｄは増加し始める。電圧の減少に関しては、移行時間は不明である（左のタイミング図に点線で記載されている）。
【００７３】
信号ＳＴＢＹが高状態でいる限り、ＤＲＡＭのリフレッシュ動作は、待機モードとして、クロックＬＣＫに基づいて実行される。
【００７４】
クロック信号ＣＫＩＮが存在してはじめて、デジタルシグナルプロセッサ２１は動作開始することができる。クロックＣＫＩＮが出現するｔ１３時に、プロセッサ２１は動作再開する（信号ＡＣＴＩＶ２１のエッジであるｔ１６時）。この動作再開は、信号ＳＴＢＹの状態の切換（ｔ１７時）、次に信号ＩＤＬＥ２１の切換（ｔ１８時）を起こす。
【００７５】
ｔ１７時から、リフレッシュ制御回路５８も局部発振器５１も動作停止する。リフレッシュ制御回路４８は動作を再開し、マルチプレクサ５２と５５’は、各々、マルチプレクサ５２はＣＫＩＮの入力を、マルチプレクサ５５’は外部アドレス入力とリフレッシュ制御回路４８の出力のうちから一つの入力を選択する。マルチプレクサ５５’に送られた２つの入力の中から選択が行われるのは、従来と変わらない。
【００７６】
待機状態に切り替わるとすぐに遅延素子５６は動作停止し、一方、遅延素子５４は、例えば、信号ＬＣＫの２周期分の遅延時間を供給することができるように両者がプログラム可能であることも好ましい。通常モードに切り替わるとすぐに、これとは反対に、遅延素子５６が例えば２周期分の遅延時間を供給する一方、遅延素子５４は動作停止する。遅延時間τ５４とτ５６に適した時間は、モードの切換時間と、外部電源と電圧調整回路４９及び５９によって生み出される電源が確立する時間とによって決定される。
【００７７】
簡略化した実施形態では、電圧調整回路５９一つのみを使用する。その時、信号ＭＳＴＢＹは回路５０にとって不要である。
【００７８】
本発明の利点は、ＤＲＡＭへアクセスする必要がある時に、正しい動作を保証しつつも、低い外部周波数でＤＲＡＭを使用することを可能とすることである。
【００７９】
本発明のもう一つの利点は、待機モード時のＤＲＡＭの電力消費を低減し、供給電圧レベルの減少に対応することである。
【００８０】
本発明のもう一つの利点は、携帯電話機への応用の際に、端末のイベントをＧＳＭネットワークのイベントに同期させるために使用するクロック信号を使用して、各構成要素の同期、特に、電源電圧を切り換えて電力供給の衝突の危険を回避するために、電圧調整回路間の切換の同期を確保することである。
【００８１】
本発明のもう一つの利点は、本発明がメモリセルアレイや、入出力回路４２や、アドレスデコーダ４７や、制御インターフェース回路４６の修正を必要としないことである。
【００８２】
当然ながら、本発明は、当業者なら容易に思いつくさまざまな変更、修正、改良を有する。特に、リフレッシュ時、呼び出されたメモリを使用して複数の並列アクセスを行うことは、当業者の能力の範囲内である。さらに、上述の機能に関する説明に基づいたＤＲＡＭの実際の実施は、当業者の能力の範囲内である。そしてさらに、本発明は携帯電話機への応用に関してより具体的に説明してはいるが、周波数の異なる二つの外部クロック信号が利用可能であって、通常動作モードから待機モードへ切り替わることが要求されていれば本発明の適用となる。
【００８３】
こうした改変、変型及び改良は本発明の一部であり、本発明の精神及び範囲内にあることを意図している。従って、前述の説明は例示的なものであって、本発明を限定的に示すものではない。本発明は前述の特許請求の範囲及びその均等範囲によって定義されるもののみに限定される。
【図面の簡単な説明】
【００８４】
【図１】本発明がより具体的に適用するタイプの携帯電話機の従来構造の一例を、ブロック図で部分的かつ極めて概略的に示している。
【図２】本発明が適用するタイプの電話回路の従来構造の一例を、ブロック図で極めて概略的に示している。
【図３】従来型のＤＲＡＭの構造の一例を、ブロック図で部分的かつ概略的に示している。
【図４】本発明を適用した電話回路の実施例を、ブロック図で極めて概略的に示している。
【図５】本発明を適用したＤＲＡＭの実施例を、ブロック図で部分的かつ概略的に示している。
【図６】図５に係るＤＲＡＭの動作を図解したタイミング図である。
【符号の説明】
【００８５】
１  デジタルベースバンドプロセッサ（ＤＢＰ）
２  シグナルバス
３  電源管理回路（ＰＷ）
４  ＲＯＭ
５  ＤＲＡＭ
６  フラッシュメモリ（ＦＬＡＳＨ）
７  ＳＲＡＭ
８  カメラ
９  衛星利用測位検索回路（Ａ−ＧＰＳ）
１０  ＵＡＲＴ
１１  外部メモリコントローラ
１２  ＡＲＭ９２６ＥＪ−Ｓコア（マイクロプロセッサ）
１３  Ｉキャッシュメモリ
１４  Ｄキャッシュメモリ
１５  ＡＲＭ周辺回路及びモデム
１６  ＡＭＢＡバスシステム
１７  ブートＲＯＭ
１８  ＳＲＡＭ
２０  ＤＳＰバスシステム
２１  ＳＴ１２２コア（シグナルプロセッサ）
２２  データメモリ
２３、２３’  プログラムメモリ拡張回路
２４  プログラムＲＯＭ
２５  パッチＲＡＭ
２６  プログラムキャッシュメモリ
３４、３８  ｅＤＲＡＭ
４０  ＤＲＡＭ回路
４１  メモリセルアレイ（ＭＥＭ  ＡＲＲＡＹ）
４２  Ｉ／Ｏドライバ
４３  データ入力バス（ＤＡＴＡ  ＩＮ）
４４  データ出力バス（ＤＡＴＡ  ＯＵＴ）
４５  アドレスバス入力（ＡＤＤ）
４６  制御インターフェース（ＣＲＴＬ  ＩＮＴＥＲＦ）
４７  アドレスデコーダ（ＡＤＤ  ＲＯＷ  ＤＥＣ）
４８  リフレッシュ制御回路（ＮＲＣ）
４９  電圧調整回路（ＨＣ  ＬＤＯ）
５０  ｅＤＲＡＭ
５１  局部発振器（ＬＯ）
５２  マルチプレクサ（ＣＬＫ）
５３  マルチプレクサ（ＭＵＸ）
５５、５５’  マルチプレクサ（ＡＤＤ  ＣＴＲＬ）
５４  遅延素子２（ＤＥＬＡＹ２）
５６  遅延素子１（ＤＥＬＡＹ１）
５８  リフレッシュ制御回路（ＳＲＣ）
５９  電圧調整回路（ＬＬ  ＬＤＯ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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