(57)【要約】【課題】予備メモリ領域を有するメモリデバイスをより短い時間で試験する。【解決手段】試験パターンを発生する試験パターン発生部と、試験信号をメモリデバイスに供給してデータを出力させる試験信号供給部と、出力されたデータを期待値と比較した結果をフェイル値として出力する良否出力部と、フェイル値を格納するフェイルメモリとを備え、フェイルメモリは、フェイル値を格納するメモリ部と、デバイス読み出しアドレスを出力するアドレス出力部と、デバイス読み出しアドレスが禁止アドレスか否かを判定する禁止アドレス判定部と、デバイス読み出しアドレスが禁止アドレスではない場合には、フェイル値をメモリ部から読み出して出力し、デバイス読み出しアドレスが禁止アドレスである場合には、フェイル値を読み出すことなく、メモリデバイスが不良でない旨を示すフェイル値を出力するアクセス制御部とを有する試験装置を提供する。【選択図】図１
2006216208.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスを試験する試験装置であって、
前記メモリデバイスに供給する試験信号のパターンを発生する試験パターン発生部と、
前記試験信号を前記メモリデバイスに供給することにより、前記メモリデバイスに記憶されているデータを出力させる試験信号供給部と、
前記メモリデバイスから出力されたデータを期待値と比較して、比較結果を、前記メモリデバイスにおける、当該データが記憶されているアドレスについての良否を示すフェイル値として出力する良否出力部と、
前記フェイル値を前記メモリデバイスのアドレス毎に格納するフェイルメモリと
を備え、
前記フェイルメモリは、
前記フェイル値を格納するメモリ部と、
前記メモリ部に格納されている前記フェイル値を読み出すべく、前記メモリデバイスのアドレスであるデバイス読み出しアドレスを出力するアドレス出力部と、
前記デバイス読み出しアドレスが、前記メモリデバイスにおいて記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する禁止アドレス判定部と、
前記デバイス読み出しアドレスが前記禁止アドレスではないと判定された場合には、前記デバイス読み出しアドレスについての前記フェイル値を前記メモリ部から読み出して出力し、前記デバイス読み出しアドレスが前記禁止アドレスであると判定された場合には、前記フェイル値を前記メモリ部から読み出すことなく、前記メモリデバイスが前記デバイス読み出しアドレスについて不良でない旨を示す前記フェイル値を出力するアクセス制御部と
を有する試験装置。
【請求項２】
前記メモリ部は、前記メモリデバイスのアドレス空間より狭い記憶領域を有し、
前記フェイルメモリは、
前記メモリデバイスのアドレスである前記デバイス読み出しアドレスを、前記メモリ部のアドレス信号により指定可能なアドレス空間に基づく、前記メモリ部のアドレスであるフェイル読み出しアドレスに変換するアドレス変換部
を更に有し、
前記アクセス制御部は、前記デバイス読み出しアドレスが前記禁止アドレスではないと判定された場合に、前記フェイル読み出しアドレスを用いて、前記フェイル値を読み出して出力する
請求項１に記載の試験装置。
【請求項３】
前記メモリデバイスは、ロウアドレス及びカラムアドレスの組から成るアドレスによりアクセスされ、データの格納に用いられる主メモリ領域、並びに前記主メモリ領域に含まれるメモリセルが不良である場合に、当該メモリセルを含むロウメモリに代えて用いる予備ロウメモリを含む予備ロウメモリ領域、及び当該メモリセルを含むカラムメモリに代えて用いる予備カラムメモリを含む予備カラムメモリ領域を有し、
前記アドレス変換部は、前記予備ロウメモリ領域に割り付けられた前記予備ロウメモリを、前記予備カラムメモリ領域の空き領域に割り付けることにより、前記デバイス読み出しアドレスを前記フェイル読み出しアドレスに変換する
請求項２に記載の試験装置。
【請求項４】
前記禁止アドレス判定部は、
前記デバイス読み出しアドレスのアドレス空間における前記禁止アドレスの範囲を保持する禁止アドレス範囲保持部と、
前記デバイス読み出しアドレスが、前記範囲に含まれるか否かを判定する範囲判定部と
を含む請求項３に記載の試験装置。
【請求項５】
前記範囲保持部は、前記予備ロウメモリ領域、及び前記予備カラムメモリ領域のそれぞれについて、前記範囲を保持する請求項４に記載の試験装置。
【請求項６】
前記試験パターン発生部は、前記フェイル値を前記フェイルメモリに格納するべく、前記メモリデバイスのアドレスであるデバイス書き込みアドレスを更に発生し、
前記アドレス出力部は、
前記デバイス読み出しアドレスを発生する読み出しアドレス発生部と、
前記メモリ部から前記フェイル値を読み出す場合には、前記デバイス読み出しアドレスを選択して出力し、前記メモリ部に前記フェイル値を書き込む場合には、前記デバイス書き込みアドレスを選択して出力する選択出力部と
を含む請求項５に記載の試験装置。
【請求項７】
メモリデバイスを試験する試験方法であって、
前記メモリデバイスに供給する試験信号のパターンを発生する試験パターン発生段階と、
前記試験信号を前記メモリデバイスに供給することにより、前記メモリデバイスに記憶されているデータを出力させる試験信号供給段階と、
前記メモリデバイスから出力されたデータを期待値と比較して、比較結果を、前記メモリデバイスにおける、当該データが記憶されているアドレスについての良否を示すフェイル値として出力する良否出力段階と、
前記フェイル値を前記メモリデバイスのアドレス毎に格納するフェイル値格納段階と
を備え、
前記フェイル値格納段階は、
メモリ部に格納されている前記フェイル値を読み出すべく、前記メモリデバイスのアドレスであるデバイス読み出しアドレスを出力するアドレス出力段階と、
前記デバイス読み出しアドレスが、前記メモリデバイスにおいて記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する禁止アドレス判定段階と、
前記デバイス読み出しアドレスが前記禁止アドレスではないと判定された場合には、前記デバイス読み出しアドレスについての前記フェイル値を前記メモリ部から読み出して出力し、前記デバイス読み出しアドレスが前記禁止アドレスであると判定された場合には、前記フェイル値を前記メモリ部から読み出すことなく、前記メモリデバイスが前記デバイス読み出しアドレスについて不良でない旨を示す前記フェイル値を出力するアクセス制御段階と
を有する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、及び試験方法に関する。特に本発明は、メモリデバイスを試験する試験装置、及び試験方法に関する。
【背景技術】
【０００２】
従来、メモリデバイスに記憶されているデータを読み出して、読み出したデータを期待値と比較することにより、当該メモリデバイスを試験する試験装置が知られている。また、従来、通常用いられるメモリセルを含む主メモリ領域に加えて、予備のメモリセルを含む予備メモリ領域を有するメモリデバイスが知られている。このようなメモリデバイスにおいては、主メモリ領域に含まれるメモリセルが不良である場合に、当該メモリセルと、不良でない予備のメモリセルとを電気的に置き換えることにより、歩留まりの向上が図られている。
【０００３】
現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、メモリセルに不良が発生する確率は十分に低いので、予備のメモリセルを有するメモリデバイスにおいて、アドレス空間内の全てのアドレスに記憶領域が割り当てられるとは限らない。そこで、従来の試験装置においては、メモリデバイスのアドレス毎の良否判定結果を格納するフェイルメモリにおける記憶領域を、メモリデバイスのアドレス空間より狭くすることにより、フェイルメモリにおけるメモリの使用量の低減が図られている。この場合、メモリデバイスのアドレスをフェイルメモリのアドレスに変換してフェイルメモリにアクセスする必要があるが、フェイルメモリの記憶領域がメモリデバイスのアドレス空間より狭いので、メモリデバイスにおける互いに異なる２つのアドレスが、フェイルメモリにおける同一のアドレスに変換される場合がある。このため、従来の試験装置は、メモリデバイスにおいて記憶領域が割り当てられているアドレスのみを選択するという複雑な処理を行って、フェイルメモリにアクセスしていた。従って、従来の試験装置は、メモリデバイスにおける任意の連続するアドレスに対するバースト転送等の、効率のよい方法を用いてフェイルメモリにアクセスすることができなかった。これにより、メモリデバイスの試験に多大な時間を要していた。
【０００５】
そこで本発明は、上記の課題を解決することができる試験装置、及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、・・・。
メモリデバイスを試験する試験装置であって、メモリデバイスに供給する試験信号のパターンを発生する試験パターン発生部と、試験信号をメモリデバイスに供給することにより、メモリデバイスに記憶されているデータを出力させる試験信号供給部と、メモリデバイスから出力されたデータを期待値と比較して、比較結果を、メモリデバイスにおける、当該データが記憶されているアドレスについての良否を示すフェイル値として出力する良否出力部と、フェイル値をメモリデバイスのアドレス毎に格納するフェイルメモリとを備え、フェイルメモリは、フェイル値を格納するメモリ部と、メモリ部に格納されているフェイル値を読み出すべく、メモリデバイスのアドレスであるデバイス読み出しアドレスを出力するアドレス出力部と、デバイス読み出しアドレスが、メモリデバイスにおいて記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する禁止アドレス判定部と、デバイス読み出しアドレスが禁止アドレスではないと判定された場合には、デバイス読み出しアドレスについてのフェイル値をメモリ部から読み出して出力し、デバイス読み出しアドレスが禁止アドレスであると判定された場合には、フェイル値をメモリ部から読み出すことなく、メモリデバイスがデバイス読み出しアドレスについて不良でない旨を示すフェイル値を出力するアクセス制御部とを有する。
【０００７】
メモリ部は、メモリデバイスのアドレス空間より狭い記憶領域を有し、フェイルメモリは、メモリデバイスのアドレスであるデバイス読み出しアドレスを、メモリ部のアドレス信号により指定可能なアドレス空間に基づく、メモリ部のアドレスであるフェイル読み出しアドレスに変換するアドレス変換部を更に有し、アクセス制御部は、デバイス読み出しアドレスが禁止アドレスではないと判定された場合に、フェイル読み出しアドレスを用いて、フェイル値を読み出して出力してもよい。
【０００８】
メモリデバイスは、ロウアドレス及びカラムアドレスの組から成るアドレスによりアクセスされ、データの格納に用いられる主メモリ領域、並びに主メモリ領域に含まれるメモリセルが不良である場合に、当該メモリセルを含むロウメモリに代えて用いる予備ロウメモリを含む予備ロウメモリ領域、及び当該メモリセルを含むカラムメモリに代えて用いる予備カラムメモリを含む予備カラムメモリ領域を有し、アドレス変換部は、予備ロウメモリ領域に割り付けられた予備ロウメモリを、予備カラムメモリ領域の空き領域に割り付けることにより、デバイス読み出しアドレスをフェイル読み出しアドレスに変換してもよい。
【０００９】
禁止アドレス判定部は、デバイス読み出しアドレスのアドレス空間における禁止アドレスの範囲を保持する禁止アドレス範囲保持部と、デバイス読み出しアドレスが、範囲に含まれるか否かを判定する範囲判定部とを含んでもよい。範囲保持部は、予備ロウメモリ領域、及び予備カラムメモリ領域のそれぞれについて、範囲を保持してもよい。試験パターン発生部は、フェイル値をフェイルメモリに格納するべく、メモリデバイスのアドレスであるデバイス書き込みアドレスを更に発生し、アドレス出力部は、デバイス読み出しアドレスを発生する読み出しアドレス発生部と、メモリ部からフェイル値を読み出す場合には、デバイス読み出しアドレスを選択して出力し、メモリ部にフェイル値を書き込む場合には、デバイス書き込みアドレスを選択して出力する選択出力部とを含んでもよい。
【００１０】
また、本発明の第２の形態においては、メモリデバイスを試験する試験方法であって、メモリデバイスに供給する試験信号のパターンを発生する試験パターン発生段階と、試験信号をメモリデバイスに供給することにより、メモリデバイスに記憶されているデータを出力させる試験信号供給段階と、メモリデバイスから出力されたデータを期待値と比較して、比較結果を、メモリデバイスにおける、当該データが記憶されているアドレスについての良否を示すフェイル値として出力する良否出力段階と、フェイル値をメモリデバイスのアドレス毎に格納するフェイル値格納段階とを備え、フェイル値格納段階は、メモリ部に格納されているフェイル値を読み出すべく、メモリデバイスのアドレスであるデバイス読み出しアドレスを出力するアドレス出力段階と、デバイス読み出しアドレスが、メモリデバイスにおいて記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する禁止アドレス判定段階と、デバイス読み出しアドレスが禁止アドレスではないと判定された場合には、デバイス読み出しアドレスについてのフェイル値をメモリ部から読み出して出力し、デバイス読み出しアドレスが禁止アドレスであると判定された場合には、フェイル値をメモリ部から読み出すことなく、メモリデバイスがデバイス読み出しアドレスについて不良でない旨を示すフェイル値を出力するアクセス制御段階とを有する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１２】
本発明によれば、予備メモリ領域を有するメモリデバイスを、より短い時間で、また、より簡易な構成で試験することができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本実施形態に係る試験装置１０の構成の一例を示すブロック図である。本実施形態に係る試験装置１０は、メモリデバイス１５を試験する。具体的には、試験装置１０は、メモリデバイス１５に記憶されているデータを読み出して、読み出したデータが期待値と一致しない場合に、当該データを記憶しているアドレスについてメモリデバイス１５が不良であると判定する。但し、本実施形態に係るメモリデバイス１５は、あるアドレスについて不良であると判定された場合に、当該アドレスに対応するメモリセルを予備のメモリセルに電気的に置き換えることができる。そして、試験装置１０は、このようなメモリデバイス１５を試験する場合に、アドレス毎の良否の判定結果を格納するフェイルメモリに対して、より短い時間で、また、より簡易な構成で、判定結果の読み出しや書き込みを行うことを目的とする。
【００１５】
試験装置１０は、試験制御部１００、試験パターン発生部１１０、試験信号供給部１２０、良否出力部１３０、及びフェイルメモリ１４０を備える。試験制御部１００は、予め定められた試験プログラムに基づいてメモリデバイス１５を試験するべく、試験装置１０の各部を制御する。試験パターン発生部１１０は、試験制御部１００の制御に基づいて、メモリデバイス１５に供給する試験信号のパターンを発生する。そして、試験パターン発生部１１０は、発生したパターンを、試験信号供給部１２０に出力する。また、試験パターン発生部１１０は、発生したパターンに対応する期待値を更に発生する。そして、試験パターン発生部１１０は、発生した期待値を、良否出力部１３０に出力する。
【００１６】
試験信号供給部１２０は、試験パターン発生部１１０が発生したパターンに基づいて、試験信号を生成する。そして、試験信号供給部１２０は、生成した試験信号をメモリデバイス１５に供給することにより、メモリデバイス１５に記憶されているデータを出力させる。良否出力部１３０は、試験信号供給部１２０によって供給された試験信号に応じてメモリデバイス１５から出力されたデータを、試験パターン発生部１１０が発生した期待値と比較する。そして、良否出力部１３０は、比較結果を、メモリデバイス１５における、当該データが記憶されているアドレスについての良否を示すフェイル値として、フェイルメモリ１４０に出力する。フェイルメモリ１４０は、良否出力部１３０から受け取ったフェイル値を、メモリデバイス１５のアドレス毎に格納する。
【００１７】
図２は、本実施形態に係るフェイルメモリ１４０の構成の一例を示すブロック図である。フェイルメモリ１４０は、アドレス出力部２００、アドレス変換部２１０、禁止アドレス判定部２２０、アクセス制御部２３０、及びメモリ部２４０を有する。フェイルメモリ１４０は、良否出力部１３０が出力したフェイル値を、メモリ部２４０に格納する。
【００１８】
アドレス出力部２００は、メモリ部２４０に格納されているフェイル値を読み出すべく、メモリデバイス１５のアドレスであるデバイス読み出しアドレスを出力する。また、アドレス出力部２００は、これに代えて、メモリ部２４０にフェイル値を書き込むべく、メモリデバイス１５のアドレスであるデバイス書き込みアドレスを出力してもよい。アドレス出力部２００は、読み出しアドレス発生部２０２、及び選択出力部２０４を含む。読み出しアドレス発生部２０２は、試験制御部１００の制御に基づいて、デバイス読み出しアドレスを発生する。そして、読み出しアドレス発生部２０２は、発生したデバイス読み出しアドレスを、選択出力部２０４に出力する。また、図１に示した試験パターン発生部１１０は、良否出力部１３０が出力したフェイル値をメモリ部２４０に格納するべく、デバイス書き込みアドレスを更に発生する。そして、選択出力部２０４は、メモリ部２４０からフェイル値を読み出す場合には、読み出しアドレス発生部２０２が発生したデバイス読み出しアドレスを選択して出力する。また、選択出力部２０４は、メモリ部２４０にフェイル値を書き込む場合には、試験パターン発生部１１０が発生したデバイス書き込みアドレスを選択して出力する。
【００１９】
なお、本実施形態に係るメモリ部２４０は、メモリデバイス１５のアドレス空間より狭い記憶領域を有する。そして、アドレス変換部２１０は、メモリ部２４０からフェイル値を読み出す場合には、選択出力部２０４が出力した、メモリデバイス１５のアドレスであるデバイス読み出しアドレスを、メモリ部２４０のアドレス信号により指定可能なアドレス空間に基づく、メモリ部２４０のアドレスであるフェイル読み出しアドレスに変換する。また、アドレス変換部２１０は、メモリ部２４０にフェイル値を書き込む場合には、選択出力部２０４が出力した、メモリデバイス１５のアドレスであるデバイス書き込みアドレスを、メモリ部２４０のアドレスであるフェイル書き込みアドレスに変換する。そして、アドレス変換部２１０は、フェイル読み出しアドレス、またはフェイル書き込みアドレスを、アクセス制御部２３０に出力する。
【００２０】
禁止アドレス判定部２２０は、選択出力部２０４が出力したデバイス読み出しアドレスまたはデバイス書き込みアドレスが、メモリデバイス１５において記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する。そして、禁止アドレス判定部２２０は、判定結果をアクセス制御部２３０に出力する。
【００２１】
アクセス制御部２３０は、メモリ部２４０からフェイル値を読み出す処理、またメモリ部２４０にフェイル値を書き込む処理を行う。具体的には、アクセス制御部２３０は、メモリ部２４０からフェイル値を読み出す場合において、禁止アドレス判定部２２０により、デバイス読み出しアドレスが禁止アドレスではないと判定された場合には、当該デバイス読み出しアドレスから変換されたフェイル読み出しアドレスを用いて、当該デバイス読み出しアドレスについてのフェイル値をメモリ部２４０から読み出す。そして、アクセス制御部２３０は、読み出したフェイル値を、試験制御部１００に出力する。また、アクセス制御部２３０は、禁止アドレス判定部２２０により、デバイス読み出しアドレスが禁止アドレスであると判定された場合には、フェイル値をメモリ部２４０から読み出すことなく、メモリデバイス１５が当該デバイス読み出しアドレスについて不良でない旨を示すフェイル値、例えば”０”を、試験制御部１００に出力する。
【００２２】
また、アクセス制御部２３０は、良否出力部１３０から受け取ったフェイル値を、メモリ部２４０に書き込む場合において、禁止アドレス判定部２２０により、デバイス書き込みアドレスが禁止アドレスではないと判定された場合には、当該デバイス書き込みアドレスから変換されたフェイル書き込みアドレスを用いて、当該デバイス書き込みアドレスについてのフェイル値をメモリ部２４０に書き込む。そして、アクセス制御部２３０は、書き込みの成否を試験制御部１００に出力する。また、アクセス制御部２３０は、禁止アドレス判定部２２０により、デバイス書き込みアドレスが禁止アドレスであると判定された場合には、フェイル値をメモリ部２４０に書き込むことなく、正常に書き込みが終了した旨を試験制御部１００に出力する。
【００２３】
本実施形態に係る試験装置１０によれば、デバイス読み出しアドレスとして、禁止アドレスを発行した場合には、メモリ部２４０からフェイル値の読み出しを行わずに、読み出し処理を続行することができる。これにより、禁止アドレスを含む連続するデバイス読み出しアドレスを発行して、バースト転送によってフェイル値を読み出すことができるので、禁止アドレス以外のデバイス読み出しアドレスのみを選択的に発行して読み出し処理を繰り返すという複雑な処理を行わなくともよい。従って、より短い時間で、且つ、より簡易な構成で読み出し処理を行うことができる。また、デバイス読み出しアドレスとして、禁止アドレスを発行した場合には、メモリ部２４０から実際にフェイル値を読み出す処理を行わないので、禁止アドレスを含むデバイス読み出しアドレスを発行する場合であっても、読み出し処理に要する時間が大幅に増大することはない。
【００２４】
また、本実施形態に係る試験装置１０によれば、フェイルメモリ１４０におけるメモリの使用量を低減するべく、メモリ部２４０の記憶領域をメモリデバイス１５のアドレス空間より狭くする場合であっても、メモリデバイス１５のアドレスをメモリ部２４０のアドレスに変換することにより、フェイル値の読み出し及び書き込みを正しく実行することができる。
【００２５】
また、本実施形態に係る試験装置１０によれば、デバイス書き込みアドレスとして、禁止アドレスを発行した場合には、メモリ部２４０に対するフェイル値の書き込みを行わない。これにより、メモリ部２４０の記憶領域がメモリデバイス１５のアドレス空間より狭いために、禁止アドレスでない一のデバイス書き込みアドレスと、禁止アドレスである他のデバイス書き込みアドレスとのそれぞれが、同一のフェイル書き込みアドレスに変換される場合であっても、当該一のデバイス書き込みアドレスのみについて、フェイル値を書き込むことができる。従って、試験パターン発生部１１０に、記憶領域が割り当てられたデバイス書き込みアドレスのみを発生させる等の複雑な処理を行わせることなく、簡易な構成でメモリデバイス１５を試験することができる。
【００２６】
なお、試験装置１０は、図１及び図２に示した構成に代えて、当該構成に多様な変更を加えた構成を備えていてもよい。例えば、メモリ部２４０が、メモリデバイス１５のアドレス空間と略同一の広さの記憶領域を有しており、メモリデバイス１５のアドレスを用いてアクセス可能に設けられているとする。この場合、フェイルメモリ１４０は、アドレス変換部２１０を有していなくともよい。そして、この場合、アクセス制御部２３０は、選択出力部２０４が出力したデバイス読み出しアドレス及びデバイス書き込みアドレスを用いて、メモリ部２４０にアクセスしてよい。
【００２７】
図３は、本実施形態に係るメモリデバイス１５のアドレス空間の一例を示す。図４は、本実施形態に係るメモリ部２４０のアドレス空間の一例を示す。メモリデバイス１５は、ロウアドレス（縦方向）及びカラムアドレス（横方向）の組から成るアドレスによりアクセスされ、データの格納に用いられる主メモリ領域３００を有する。また、メモリデバイス１５は、主メモリ領域３００に含まれるメモリセルが不良である場合に、当該メモリセルを含むロウメモリに代えて用いる予備ロウメモリ３１２を含む予備ロウメモリ領域３１０を更に有する。また、メモリデバイス１５は、主メモリ領域３００に含まれるメモリセルが不良である場合に、当該メモリセルを含むカラムメモリに代えて用いる予備カラムメモリ３２２を含む予備カラムメモリ領域３２０を更に有する。また、メモリデバイス１５は、予備ロウメモリ領域３１０または予備カラムメモリ領域３２０に含まれるメモリセルが不良である場合に、当該メモリセルに代えて用いる予備クロスメモリ３３２を含む予備クロスメモリ領域３３０を更に有してもよい。
【００２８】
例えば、メモリデバイス１５は、主メモリ領域３００に含まれる全てのメモリセルを識別可能なビット数のアドレスに、主メモリ領域３００、予備ロウメモリ領域３１０、予備カラムメモリ領域３２０、及び予備クロスメモリ領域３３０のそれぞれを識別する２ビットのデータを加えたアドレスによりアクセスされてよい。なお、メモリデバイス１５は、予備ロウメモリ領域３１０、予備カラムメモリ領域、及び予備クロスメモリ領域のそれぞれにおいて、全てのアドレスに記憶領域を割り当てなくともよい。具体的には、メモリデバイス１５は、それぞれのメモリ領域において、典型的なメモリセルの不良率に応じて予め定めた数の、予備ロウメモリ３１２、予備カラムメモリ３２２、または予備クロスメモリ３３２と、空き領域とを含んでいてよい。
【００２９】
メモリ部２４０は、第１メモリ領域４００、及び第２メモリ領域４１０を有する。第１メモリ領域４００は、メモリデバイス１５が有する主メモリ領域３００に含まれるアドレスのそれぞれについてのフェイル値を格納する。第２メモリ領域４１０は、メモリデバイス１５が有する予備ロウメモリ領域３１０、予備カラムメモリ領域３２０、及び予備クロスメモリ領域３３０に含まれるアドレスのそれぞれについてのフェイル値を格納する。例えば、メモリ部２４０は、第１メモリ領域４００に含まれる全てのメモリセルを識別可能であるビット数のアドレスに、第１メモリ領域４００及び第２メモリ領域４１０のそれぞれを識別する１ビットのデータを加えたアドレスによりアクセスされてよい。
【００３０】
そして、アドレス変換部２１０は、予備ロウメモリ領域３１０に割り付けられた予備ロウメモリ３１２、及び予備クロスメモリ領域３３０に割り付けられた予備クロスメモリ３３２を、予備カラムメモリ領域３２０の空き領域に割り付けることにより、アドレス出力部２００が出力するデバイス読み出しアドレスを、フェイル読み出しアドレスに変換する。また、アドレス変換部２１０は、同様にして、アドレス出力部２００が出力するデバイス書き込みアドレスを、フェイル書き込みアドレスに変換してよい。そして、アクセス制御部２３０は、以上のようにして得られたフェイル読み出しアドレス及びフェイル書き込みアドレスを用いて、図４に示したメモリ部２４０に対して、図３に示したメモリデバイス１５において記憶領域が割り付けられたアドレスのそれぞれについてのフェイル値の読み出し及び書き込みを実行する。
【００３１】
本実施形態に係る試験装置１０によれば、フェイルメモリ１４０におけるメモリの使用量を低減しながら、フェイル値の読み出し及び書き込みを、正しく実行することができる。
【００３２】
図５は、本実施形態に係る禁止アドレス判定部２２０の構成の一例を示すブロック図である。禁止アドレス判定部２２０は、範囲保持部２２２、及び範囲判定部２２４を含む。範囲保持部２２２は、メモリデバイス１５のアドレスである、デバイス読み出しアドレス及びデバイス書き込みアドレスのアドレス空間における、禁止アドレスの範囲を保持する。ここで、禁止アドレスの範囲とは、例えば、禁止アドレスの範囲を示すビットマスクデータであってよい。
【００３３】
範囲判定部２２４は、選択出力部２０４が出力したデバイス読み出しアドレスまたはデバイス書き込みアドレスが、範囲保持部２２２が保持する禁止アドレスの範囲に含まれるか否かを判定する。範囲判定部２２４は、複数の論理積回路（２２６ａ、２２６ｂ、・・・２２６ｎ。以降２２６と表記）、及び論理和回路２２８を含む。ここで、範囲判定部２２４は、例えば、デバイス読み出しアドレスのビット数と同一の数の論理積回路２２６を含んでいてよい。複数の論理積回路２２６は、デバイス読み出しアドレスまたはデバイス書き込みアドレスと、範囲保持部２２２が保持する禁止アドレスの範囲を示すビットマスクデータとの論理積を論理和回路２２８に出力する。論理和回路２２８は、複数の論理積回路２２６が出力した論理積の、ビット毎の論理和を、デバイス読み出しアドレスまたはデバイス書き込みアドレスが禁止アドレスか否かを示す判定結果として、アクセス制御部２３０に出力する。
【００３４】
なお、範囲保持部２２２は、禁止アドレスの範囲を、複数保持していてもよい。例えば、範囲保持部２２２は、図３に示した予備ロウメモリ領域３１０、予備カラムメモリ領域、及び予備クロスメモリ領域３３０のそれぞれについて、禁止アドレスの範囲を保持していてよい。
【００３５】
本実施形態に係る試験装置１０によれば、デバイス読み出しアドレス及びデバイス書き込みアドレスが禁止アドレスの範囲に含まれるか否かを判定することにより、デバイス読み出しアドレス及びデバイス書き込みアドレスが禁止アドレスであるか否かを、より短い時間で、且つ、より簡易な構成で判定することができる。
【００３６】
また、本実施形態に係る試験装置１０によれば、予備ロウメモリ領域３１０、予備カラムメモリ領域３２０、及び予備クロスメモリ領域３３０のそれぞれについて、禁止アドレスの範囲を保持することにより、それぞれのメモリ領域において禁止アドレスの範囲が異なる場合であっても、デバイス読み出しアドレス及びデバイス書き込みアドレスが禁止アドレスであるか否かを判定することができる。
【００３７】
図６は、本実施形態に係る試験装置１０を用いる試験方法における処理の流れの第１の例を示すフローチャートである。本例においては、試験装置１０が、メモリデバイス１５を試験した結果を示すフェイル値を、フェイルメモリ１４０に書き込む場合の処理の流れを説明する。まず、試験パターン発生部１１０は、メモリデバイス１５に供給する試験信号のパターンと、当該試験信号に応じてメモリデバイス１５から出力されるデータの期待値と、当該データが記憶されているアドレスであるデバイス書き込みアドレスとを発生する（Ｓ１０００）。続いて、試験信号供給部１２０は、試験パターン発生部１１０が発生したパターンに基づいて生成した試験信号をメモリデバイス１５に供給する（Ｓ１０１０）。
【００３８】
続いて、良否出力部１３０は、試験信号供給部１２０によって供給された試験信号に応じてメモリデバイス１５から出力されたデータを期待値と比較し、比較結果であるフェイル値を出力する（Ｓ１０２０）。続いて、選択出力部２０４は、試験パターン発生部１１０が発生したデバイス書き込みアドレスを選択して出力する（Ｓ１０３０）。続いて、禁止アドレス判定部２２０は、選択出力部２０４が出力したデバイス書き込みアドレスが、メモリデバイス１５において記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する（Ｓ１０４０）。
【００３９】
そして、デバイス書き込みアドレスが禁止アドレスではないと判定された場合（Ｓ１０４０：Ｎｏ）、アドレス変換部２１０は、デバイス書き込みアドレスを、メモリ部２４０のアドレスであるフェイル書き込みアドレスに変換する（Ｓ１０５０）。続いて、アクセス制御部２３０は、デバイス書き込みアドレスから変換されたフェイル書き込みアドレスを用いて、当該デバイス書き込みアドレスについてのフェイル値をメモリ部２４０に書き込む（Ｓ１０６０）。続いて、アクセス制御部２３０は、フェイル値の書き込みの成否を試験制御部１００に出力する（Ｓ１０７０）。
【００４０】
一方、デバイス書き込みアドレスが禁止アドレスであると判定された場合（Ｓ１０４０：Ｙｅｓ）、アクセス制御部２３０は、フェイル値をメモリ部２４０に書き込むことなく、正常に書き込みが終了した旨を試験制御部１００に出力する（Ｓ１０８０）。
【００４１】
図７は、本実施形態に係る試験装置１０を用いる試験方法における処理の流れの第２の例を示すフローチャートである。本例においては、試験装置１０が、フェイルメモリ１４０に格納されているフェイル値を読み出す場合の処理の流れを説明する。まず、読み出しアドレス発生部２０２は、デバイス読み出しアドレスを発生する（Ｓ１１００）。続いて、選択出力部２０４は、読み出しアドレス発生部２０２が発生したデバイス読み出しアドレスを選択して出力する（Ｓ１１１０）。続いて、禁止アドレス判定部２２０は、選択出力部２０４が出力したデバイス読み出しアドレスが、メモリデバイス１５において記憶領域が割り当てられていないアドレスである禁止アドレスか否かを判定する（Ｓ１１２０）。
【００４２】
そして、デバイス読み出しアドレスが、禁止アドレスではないと判定された場合（Ｓ１１２０：Ｎｏ）、アドレス変換部２１０は、メモリデバイス１５のアドレスであるデバイス読み出しアドレスを、メモリ部２４０のアドレスであるフェイル読み出しアドレスに変換する（Ｓ１１３０）。続いて、アクセス制御部２３０は、デバイス読み出しアドレスから変換されたフェイル読み出しアドレスを用いて、当該デバイス読み出しアドレスについてのフェイル値をメモリ部２４０から読み出す（Ｓ１１４０）。続いて、アクセス制御部２３０は、読み出したフェイル値を、試験制御部１００に出力する（Ｓ１１５０）。
【００４３】
一方、デバイス読み出しアドレスが、禁止アドレスであると判定された場合（Ｓ１１２０：Ｙｅｓ）、アクセス制御部２３０は、フェイル値をメモリ部２４０から読み出すことなく、メモリデバイス１５が当該デバイス読み出しアドレスについて不良でない旨を示すフェイル値を試験制御部１００に出力する（Ｓ１１６０）。
【００４４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る試験装置１０の構成の一例を示すブロック図である。
【図２】本発明の実施形態に係るフェイルメモリ１４０の構成の一例を示すブロック図である。
【図３】本発明の実施形態に係るメモリデバイス１５のアドレス空間の一例を示す。
【図４】本発明の実施形態に係るメモリ部２４０のアドレス空間の一例を示す。
【図５】本発明の実施形態に係る禁止アドレス判定部２２０の構成の一例を示すブロック図である。
【図６】本発明の実施形態に係る試験装置１０を用いる試験方法における処理の流れの第１の例を示すフローチャートである。
【図７】本発明の実施形態に係る試験装置１０を用いる試験方法における処理の流れの第２の例を示すフローチャートである。
【符号の説明】
【００４６】
１０  試験装置、１５  メモリデバイス、１００  試験制御部、１１０  試験パターン発生部、１２０  試験信号供給部、１３０  良否出力部、１４０  フェイルメモリ、２００  アドレス出力部、２０２  読み出しアドレス発生部、２０４  選択出力部、２１０  アドレス変換部、２２０  禁止アドレス判定部、２２２  範囲保持部、２２４  範囲判定部、２２６ａ〜ｎ  論理積回路、２２８  論理和回路、２３０  アクセス制御部、２４０  メモリ部、３００  主メモリ領域、３１０  予備ロウメモリ領域、３１２  予備ロウメモリ、３２０  予備カラムメモリ領域、３２２  予備カラムメモリ、３３０  予備クロスメモリ領域、３３２  予備クロスメモリ、４００  第１メモリ領域、４１０  第２メモリ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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