(57)【要約】【課題】  システムＬＳＩに含まれる半導体記憶回路のレイアウト面積を小さくすることによってシステムＬＳＩをより小型化できる、半導体記憶回路及び半導体記憶回路の構成方法に関する。【解決手段】  メモリマクロセル１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂとその周辺回路とを備える。周辺回路は、ロウデコーダブロック２０、制御ブロック５０、並びに、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。プリデコード信号配線ブロック３０に形成された電源配線は、第１及び第２のロウデコーダ回路ブロックで共用される。また、制御ブロック５０形成された書込パルス発生回路と遅延回路は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂで共用される。また、制御回路ブロック７０では、一つのクロック信号によってタイミング制御が行われる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
それぞれが２次元状に配置された複数のメモリセルを含む複数のメモリセルアレイと、
前記各メモリセルアレイについて、ロウ方向の選択を行うロウデコーダブロックと、
前記各メモリセルアレイについて、カラム方向の選択とデータの入出力とを行う入出力回路ブロックと、
外部から与えられた信号に基づき、前記各メモリセルアレイに供給される内部信号を生成する制御ブロックとを備え、
前記メモリセルアレイのうち２つ以上のメモリセルアレイが、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御ブロックのうちの少なくとも一つのブロックにおいて一部の回路を共用していることを特徴とする、半導体記憶回路。
【請求項２】
前記ロウデコーダブロックは、
前記メモリセルアレイのワード線に接続されるロウデコーダ回路部と、
前記ワード線を選択する信号を前記ロウデコーダ回路部に入力するための信号配線を有するプリデコード信号配線部とを備え、
前記メモリセルアレイのうち２つ以上のものが、前記プリデコード信号配線部において電源配線を共用していることを特徴とする、請求項１に記載の半導体記憶回路。
【請求項３】
前記プリデコード信号配線部は、前記電源配線を対称軸としてほぼ線対称に配置された信号配線を備えることを特徴とする、請求項２に記載の半導体記憶回路。
【請求項４】
前記メモリセルアレイのうち２つのメモリセルアレイが、前記ロウデコーダブロックを介してロウ方向に配置されていることを特徴とする、請求項３に記載の半導体記憶回路。
【請求項５】
前記ロウデコーダ回路部は、デコーダを含み一本のワード線に接続されるロウデコーダユニットを、前記各メモリセルアレイの構成に応じた数だけ備えていることを特徴とする、請求項２に記載の半導体記憶回路。
【請求項６】
前記メモリセルアレイのうちカラム構成が同じ２つ以上のメモリセルアレイと前記入出力回路ブロックとがカラム方向に配置されており、
前記入出力回路ブロックは、入出力ユニットをロウ方向に複数並べてなり、
前記入出力ユニットは、
外部との間でデータを入出力する入出力回路部と
前記メモリセルアレイについてカラム方向の選択を行うカラムセレクタとを、
カラム方向に配置された前記メモリセルアレイ毎に備えてなることを特徴とする、請求項１に記載の半導体記憶回路。
【請求項７】
前記入出力ユニットは矩形状をしており、
異なる前記メモリセルアレイについての前記入出力回路部がロウ方向に並べて配置され、当該並べて配置された入出力回路部と前記カラムセレクタとがカラム方向に配置されていることを特徴とする、請求項６に記載の半導体記憶回路。
【請求項８】
前記入出力ユニットにおいて、前記入出力回路部のロウ方向の長さの総和は、前記カラムセレクタのロウ方向の長さとほぼ等しいことを特徴とする、請求項７に記載の半導体記憶回路。
【請求項９】
前記入出力回路部は、前記各メモリセルアレイの構成に応じた数の前記入出力ユニットを備えることを特徴とする、請求項６に記載の半導体記憶回路。
【請求項１０】
前記制御ブロックは、
アドレス信号が入力され、プリデコード信号を出力するプリデコーダ部と、
外部から与えられた制御信号に基づき、前記メモリセルアレイに供給されるタイミング信号を生成するタイミング信号生成部とを備え、
前記メモリセルアレイのうち２つ以上のものが、前記タイミング信号生成部において一部の回路を共用していることを特徴とする、請求項１に記載の半導体記憶回路。
【請求項１１】
前記プリデコーダ部は、前記各メモリセルアレイの構成に応じた数のプリデコードユニットを備えることを特徴とする、請求項１０に記載の半導体記憶回路。
【請求項１２】
メモリセルアレイと周辺回路とで構成される半導体記憶回路を、コンパイラを用いて設計する半導体記憶回路の構成方法であって、
２つ以上のメモリセルアレイの構成情報を入力するステップと、
各メモリセルアレイの内部構成を、前記構成情報に従って決定するステップと、
前記各メモリセルアレイついてカラム方向の選択とデータの入出力とを行う入出力回路ブロックの内部構成を、前記構成情報に従って決定するステップと、
前記各メモリセルアレイについてロウ方向の選択を行うロウデコーダブロックの内部構成を、前記構成情報に従って決定するステップと、
外部から与えられた信号に基づいて前記各メモリセルアレイに供給される内部信号を生成する制御ブロックの内部構成を、前記構成情報に従って決定するステップと、
前記メモリセルアレイ、前記入出力回路ブロック、前記ロウデコーダブロック、及び、前記制御ブロックを配置して、一つの半導体記憶回路を組み立てるステップとを備え、
前記メモリセルアレイのうち２つ以上のものが、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御ブロックのうち少なくとも一つのブロックにおいて一部の回路を共用していることを特徴とする、半導体記憶回路の構成方法。
【請求項１３】
前記ロウデコーダブロックは、複数のロウデコーダユニットを備え、
前記ロウデコーダブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って、前記ロウデコーダユニットの個数が決定されることを特徴とする、請求項１２に記載の半導体記憶回路の構成方法。
【請求項１４】
前記制御ブロックは、複数のプリデコードユニットを備え、
前記制御ブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って、前記プリデコードユニットの個数が決定されることを特徴とする、請求項１２に記載の半導体記憶回路の構成方法。
【請求項１５】
前記入出力回路ブロックは、入出力回路部とカラムセレクタとでなる入出力ユニットを備え、
前記入出力回路ブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って前記入出力ユニットの個数が決定されることを特徴とする、請求項１２に記載の半導体記憶回路の構成方法。
【請求項１６】
メモリセルアレイと周辺回路とで構成される半導体記憶回路のレイアウトを生成する半導体記憶回路のレイアウト生成方法であって、
複数のメモリセルアレイと、前記各メモリセルアレイについて、ロウ方向の選択を行うロウデコーダブロックと、前記各メモリセルアレイについて、カラム方向の選択とデータの入出力とを行う入出力回路ブロックと、外部から与えられた信号に基づき、前記各メモリセルアレイに供給される内部信号を生成する制御回路ブロックとをそれぞれ生成する第１のステップと、
前記複数のメモリセルアレイ、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御回路ブロックを用いてメモリマクロセルを生成する第２のステップとを備え、
前記第１のステップにおいて、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御ブロックのうち少なくとも一つのブロックが、前記メモリセルアレイのうち２つ以上のメモリセルアレイにおいて共有されるよう構成されることを特徴とする、半導体記憶回路のレイアウト生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパイラを使って設計される半導体記憶回路、半導体記憶回路の構成方法、及び、半導体記憶回路のレイアウト生成方法に関する。
【背景技術】
【０００２】
近年、システム機能を半導体基板上に集積したシステムＬＳＩの開発が盛んであり、より小型で低コストなシステムＬＳＩを作製することへの要請は高い。システムＬＳＩにはメモリマクロセルが多数形成されるので、システムＬＳＩを小型化するためには、メモリマクロセルを省面積化することが有効である。
【０００３】
通常、システムＬＳＩ上のメモリマクロセルは、設計期間を短縮し、設計の煩雑さを緩和するために、コンパイラを用いて設計される。図１３は、コンパイラにより生成されたメモリマクロセル１００の構成を示している（例えば、特許文献１参照）。
【０００４】
図１３に示すように、メモリマクロセル１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０にアクセスするための周辺回路とを備える。メモリセルアレイ１１０には、矩形領域が割り当てられ、周辺回路には、メモリセルアレイ１１０の隣接する２辺に沿ったＬ字型領域が割り当てられる。周辺回路は、ロウデコーダブロック１２０、制御ブロック１５０、及び、入出力回路ブロック１８０で構成される。
【０００５】
ロウデコーダブロック１２０は、プリデコード信号配線ブロック１３０とロウデコーダ回路ブロック１４０とで構成される。制御ブロック１５０は、プリデコーダブロック１６０と制御回路ブロック１７０とで構成される。また、入出力回路ブロック１８０は、カラムセレクタ１９１と１ビット入出力回路１９２とでなる入出力ユニット１９０を複数備えてなる。
【０００６】
ロウデコーダブロック１２０は、メモリセルアレイ１１０とロウ方向に隣接して配置される。また、入出力回路ブロック１８０は、メモリセルアレイ１１０とカラム方向に隣接して配置される。また、制御ブロック１５０は、ロウデコーダブロック１２０とカラム方向に隣接し、入出力回路ブロック１８０とロウ方向に隣接する位置に配置される。
【０００７】
図１４は、図１３の各ブロックのより詳細な構成の一例として、１ビット入出力当り８ロウ×４カラム＝３２ワードのメモリセルアレイ１１０の一部構成と周辺回路の各ブロックの構成とを示している。
【０００８】
メモリセルアレイ１１０には、カラム方向に延びるビット線ＢＬと反転ビット線ＮＢＬとがロウ方向に交互に配線され、ロウ方向に延びるワード線ＷＬがカラム方向に並行に配線されている。各カラム１１１は、一対のビット線ＢＬと反転ビット線ＮＢＬに接続されてアレイ状に配置された８個の１ビットデータ記憶用メモリセル１１２を含んでいる。各カラム１１１の同じ位置（高さ）に配置されたメモリセル１１２は、同じワード線ＷＬに接続されている。
【０００９】
プリデコーダブロック１６０は、ロウプリデコーダユニット１６１及び１６２と、カラムプリデコーダユニット１６３とを備える。ロウプリデコーダユニット１６１及び１６２、並びに、カラムプリデコーダユニット１６３は、いずれも２入力４出力構成になっている。
【００１０】
データの書込み及び読出しの際には、プリデコーダブロック１６０に、メモリセルアレイ１１０の３２ワードから１ワードを選択するための５ビットのアドレス信号Ａ０〜Ａ４が入力される。下位アドレス信号Ａ０及びＡ１が入力されたカラムプリデコーダユニット１６３は、カラムセレクト信号Ｙ０〜Ｙ３を出力する。また、上位アドレス信号Ａ２及びＡ３が入力されたロウプリデコーダユニット１６２は、プリデコード信号Ｘ０〜Ｘ３を出力する。また、上位アドレス信号Ａ４が入力されたロウプリデコーダユニット１６１は、プリデコード信号Ｘ４及びＸ５を出力する。なお、ロウプリデコーダユニット１６１の使用されない入力は接地レベルＶＳＳに接続されている。
【００１１】
プリデコード信号配線ブロック１３０には、プリデコード信号Ｘ０〜Ｘ５をロウデコーダ回路ブロック１４０に入力するためのプリデコード信号配線と、電源レベルＶＤＤに接続された電源配線１３５とが敷設されている。
【００１２】
ロウデコーダ回路ブロック１４０は、３入力ＡＮＤ回路１４２を含むロウデコーダユニット１４１を複数備えている。３入力ＡＮＤ回路１４２の２つの入力には、プリデコード信号Ｘ０〜Ｘ３のいずれかと、プリデコード信号Ｘ４またはＸ５とが入力される。また、残り１つの入力は使用されないために電源配線１３５に接続されている。
【００１３】
例えば、図１４に示すメモリセルアレイ１１０において、ロウデコーダ回路ブロック１４０寄りの４カラム（３２ワード）に属するメモリセルに書込みが行われる場合、その４カラムの下方に配置された１ビット入出力回路１９２に外部からデータＤ０が入力される。そして、カラムセレクタ１９１を介して、所定のカラムにデータＤ０が出力される。また、メモリセルアレイ１１０から読出しが行われる場合には、読出しを行うメモリセルの下方に配置された１ビット入出力回路１９２から、データＱ０が出力される。
【００１４】
データの読出しや書込みのタイミングは、制御回路ブロック１７０で決められる。図１５には、制御回路ブロック１７０が備えるタイミング生成回路を示している。図１５に示す入出力制御回路において、クロック信号ＣＬＫの立上がり時に、マクロイネーブル信号ＣＥ及びライト・リード制御信号ＷＥがラッチ回路１７１及び１７２でラッチされる。データの書込み時には、ライトパルス発生回路１７５を介してライト制御信号ＩＷＥが生成される。また、データの読出し時には、遅延回路１７６を介してリード制御信号ＩＲＥが生成される。
【特許文献１】特開平８−８７８８５号公報（第８頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、システムＬＳＩを小型化するためには、メモリマクロセルを省面積化すればよいことをすでに述べたが、従来のコンパイラによる設計では、各ブロックを図１３に示すように配置してメモリマクロセルを組み立てることしかできなかったために、省面積化には限界があった。
【００１６】
また、従来のコンパイラによる設計では、予めレイアウトされたブロックが周辺回路として配置されていたために、メモリ容量が小さなメモリセルアレイに対しても、メモリ容量が大きなメモリセルアレイに対応可能なドライバが配置されることになっていた。このことは、メモリマクロセルの面積を増大させる一因になっていた。
【００１７】
それ故に本発明は、複数のメモリマクロセルが形成されるシステムＬＳＩをより小型化できる半導体記憶回路及び半導体記憶回路の構成方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体記憶回路は、２次元状に配置された複数のメモリセルを含む複数のメモリセルアレイと、前記各メモリセルアレイについて、ロウ方向の選択を行うロウデコーダブロックと、前記各メモリセルアレイについて、カラム方向の選択とデータの入出力とを行う入出力回路ブロックと、外部から与えられた信号に基づき、前記各メモリセルアレイに供給される内部信号を生成する制御ブロックとを備え、前記メモリセルアレイのうち２つ以上のメモリセルアレイが、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御ブロックのうちの少なくとも一つのブロックにおいて一部の回路を共用していることを特徴とする。
【００１９】
前記ロウデコーダブロックは、前記メモリセルアレイのワード線に接続されるロウデコーダ回路部と、前記ワード線を選択するためのプリデコード信号を前記ロウデコーダ回路部に入力する信号配線を有するプリデコード信号配線部とを備え、前記メモリセルアレイのうち２つ以上のものが、プリデコード信号配線部において電源配線を共用していてもよい。
【００２０】
前記プリデコード信号配線部は、前記電源配線を対称軸としてほぼ線対称に配置された信号配線を備えていてもよい。
【００２１】
前記メモリセルアレイのうち２つのメモリセルアレイが、前記ロウデコーダブロックを介してロウ方向に配置されていてもよい。
【００２２】
前記ロウデコーダ回路部は、デコーダを含み一本のワード線に接続されるロウデコーダユニットを、前記各メモリセルアレイの構成に応じた数だけ備えていることが望ましい。
【００２３】
また、前記メモリセルアレイのうちカラム構成が同じ２つ以上のメモリセルアレイと前記入出力回路ブロックとがカラム方向に配置されており、前記入出力回路ブロックは、入出力ユニットをロウ方向に複数並べてなり、前記入出力ユニットは、外部との間でデータを入出力する入出力回路部と前記メモリセルアレイについてカラム方向の選択を行うカラムセレクタとを、カラム方向に配置された前記メモリセルアレイ毎に備えていてもよい。
【００２４】
前記入出力ユニットは矩形状をしており、異なる前記メモリセルアレイについての前記入出力回路部がロウ方向に並べて配置され、当該並べて配置された入出力回路部と前記カラムセレクタとがカラム方向に配置されていてもよい。
【００２５】
この場合、前記入出力ユニットにおいて、前記入出力回路部のロウ方向の長さの総和は、前記カラムセレクタのロウ方向の長さとほぼ等しくなっていることが望ましい。
【００２６】
前記入出力回路部は、前記各メモリセルアレイの構成に応じた数の前記入出力ユニットを備えることが望ましい。
【００２７】
前記制御ブロックは、アドレス信号が入力され、プリデコード信号を出力するプリデコーダ部と、外部から与えられた制御信号に基づき、前記メモリセルアレイに供給されるタイミング信号を生成するタイミング信号生成部とを備え、前記メモリセルアレイのうち２つ以上のものが、前記タイミング信号生成部において一部の回路を共用していてもよい。
【００２８】
前記プリデコーダ部は、前記各メモリセルアレイの構成に応じた数のプリデコードユニットを備えることが望ましい。
【００２９】
本発明に係る半導体記憶回路の構成方法は、メモリセルアレイと周辺回路とで構成される半導体記憶回路を、コンパイラを用いて設計する半導体記憶回路の構成方法であって、２つ以上のメモリセルアレイの構成情報を入力するステップと、各メモリセルアレイの内部構成を、前記構成情報に従って決定するステップと、前記各メモリセルアレイついてカラム方向の選択とデータの入出力とを行う入出力回路ブロックの内部構成を、前記構成情報に従って決定するステップと、前記各メモリセルアレイについてロウ方向の選択を行うロウデコーダブロックの内部構成を、前記構成情報に従って決定するステップと、外部から与えられた信号に基づいて前記各メモリセルアレイに供給される内部信号を生成する制御ブロックの内部構成を、前記構成情報に従って決定するステップと、前記メモリセルアレイ、前記入出力回路ブロック、前記ロウデコーダブロック、及び、前記制御ブロックを配置して、一つの半導体記憶回路を組み立てるステップとを備え、前記メモリセルアレイのうち２つ以上のものが、前記ロウデコーダブロック、前記入出力回路ブロック、及び、前記制御ブロックのうち、少なくとも一つのブロックにおいて一部の回路を共用していることを特徴とする。
【００３０】
前記ロウデコーダブロックは、複数のロウデコーダユニットを備え、前記ロウデコーダブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って、前記ロウデコーダユニットの個数が決定されてもよい。
【００３１】
前記制御ブロックは、複数のプリデコードユニットを備え、前記制御ブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って、前記プリデコードユニットの個数が決定されてもよい。
【００３２】
前記入出力回路ブロックは、入出力回路部とカラムセレクタとでなる入出力ユニットを備え、前記入出力回路ブロックの内部構成を決定するステップにおいて、前記メモリセルアレイの構成情報に従って前記入出力ユニットの個数が決定されてもよい。
【００３３】
本発明に係る半導体記憶回路のレイアウト生成方法は、メモリセルアレイと周辺回路とで構成される半導体記憶回路のレイアウトを生成する半導体記憶回路のレイアウト生成方法であって、複数のメモリセルアレイと、各メモリセルアレイについて、ロウ方向の選択を行うロウデコーダブロックと、各メモリセルアレイについて、カラム方向の選択とデータの入出力とを行う入出力回路ブロックと、外部から与えられた信号に基づき、各メモリセルアレイに供給される内部信号を生成する制御回路ブロックとをそれぞれ生成する第１のステップと、複数のメモリセルアレイ、ロウデコーダブロック、入出力回路ブロック、及び、制御回路ブロックを用いてメモリマクロセルを生成する第２のステップとを備え、第１のステップにおいて、ロウデコーダブロック、入出力回路ブロック、及び、制御ブロックのうち少なくとも一つのブロックが、メモリセルアレイのうち２つ以上のメモリセルアレイにおいて共有されるよう構成されることを特徴とする。
【発明の効果】
【００３４】
本発明に係る半導体記憶回路には、複数のメモリセルアレイが含まれる。よって、本発明に係る半導体記憶回路を用いれば、メモリセルアレイ毎に半導体記憶回路が構成される場合よりも、半導体記憶回路の周囲に設ける電源配線領域を省面積化できる。
【００３５】
また、本発明に係る半導体記憶回路では、異なるメモリセルアレイの周辺回路の一部が同一ブロック内に配置されて、異なるメモリセルアレイで同じ配線や回路が共用されている。従って、本発明に係る半導体記憶回路のレイアウト面積は、配線や回路が共用されていないものと比べて小さくなる。従って、本発明に係る半導体記憶回路を用いれば、システムＬＳＩの小型化、高集積化、及び、低コスト化が可能になる。
【００３６】
また、本発明に係る半導体記憶回路の構成方法の一局面では、メモリセルアレイの構成によって各ユニットの個数を決定して周辺回路の各ブロックを組み立てている。従って、メモリセルアレイのメモリ容量に対して適当な周辺回路が用いられるために、周辺回路によってメモリセルアレイの面積が増大するおそれがない。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶回路であるメモリマクロセル１を示している。メモリマクロセル１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂと、各メモリセルアレイ１０ａ及び１０ｂにアクセスするための周辺回路とを備える。
【００３８】
第１及び第２のメモリセルアレイ１０ａ及び１０ｂには、下辺が同じ高さに揃えられた矩形領域が割り当てられ、その内部にはメモリセルがマトリックス状に配置される。周辺回路には、Ｔ字型の領域が割り当てられ、その内部には所定のデータの書込みや読出しを行うための回路が配置される。より具体的には、周辺回路は、ロウデコーダブロック２０、制御ブロック５０、及び、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。
【００３９】
周辺回路のうち、ロウデコーダブロック２０は、第１及び第２のロウデコーダ回路ブロック４０ａ及び４０ｂと、プリデコード信号配線ブロック３０とを備える。また、制御ブロック５０は、プリデコーダブロック６０と制御回路ブロック７０とを備える。第１の入出力回路ブロック８０ａは、カラムセレクタ９１ａと１ビット入出力回路９２ａとでなる入出力ユニット９０ａを複数備える。また、同様に、第２の入出力回路ブロック８０ｂは、カラムセレクタ９１ｂと１ビット入出力回路９２ｂとでなる入出力ユニット９０ｂを複数備える。
【００４０】
メモリマクロセル１の特徴は、一つのメモリマクロセル１内に２つのメモリセルアレイ１０ａ及び１０ｂを備えていることである。そして、同じ機能を有する、異なるメモリセルアレイの周辺回路は、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを除いて、一つのブロック内（具体的には、ロウデコーダブロック２０や制御ブロック５０）に配置されている。また、同じブロック内に配置された、異なるメモリセルアレイの回路の一部において、配線や回路が共用されている。
【００４１】
図２には、図１の各ブロックのより詳細な構成を示している。以下には、まず、図１及び図２を用いて、各ブロックの内部構成と、各ブロックの配置の特徴を説明し、その後、このメモリセルアレイ１のコンパイラによる構成方法を説明する。
【００４２】
図１に示す第１のメモリセルアレイ１０ａは、１ビット入出力データ当たり８ロウ×４カラム＝３２ワードの構成になっている。第１のメモリセルアレイ１０ａは、×ｎ（ｎ＝４）ビット構成になっており、全カラム数は４ｎ（＝１６）である。また、第２のメモリセルアレイ１０ｂは、１ビット入出力データ当たり１６ロウ×２カラム＝３２ワードの構成になっている。第２のメモリセルアレイ１０ｂは、×ｍ（ｍ＝６）ビット構成になっており、全カラム数は２ｍ（＝１２）である。
【００４３】
別の言い方をすれば、第１のメモリセルアレイ１０ａには、８本（ロウ数）のワード線と、１６本（カラム数×ビット数）のビット線ＢＬと反転ビット線ＮＢＬとが配線されている。カラム１１ａは、一対のビット線ＢＬと反転ビット線ＮＢＬとに接続されてアレイ状に配置された８個のメモリセルを含んでいる。なお、図面の煩雑化を避けるために、図２にはビット線ＢＬ、反転ビット線ＮＢＬ及びメモリセルを図示していない。
【００４４】
第２のメモリセルアレイ１０ｂには、１６本（ロウ数）のワード線と、１２本（カラム数×ビット数）のビット線ＢＬと反転ビット線ＮＢＬとが配線されている。カラム１１ｂは、一対のビット線ＢＬと反転ビット線ＮＢＬに接続されてアレイ状に配置された１６個のメモリセルを含んでいる。各カラム１１ａまたは１１ｂの同じ位置（高さ）に配置されたメモリセルは、同じワード線ＷＬに接続されている。
【００４５】
カラムセレクタ９１ａ及び９１ｂは、ビット線ＢＬ及び反転ビット線ＮＢＬが選択されることによって、所望のカラムが選択されるための回路が形成されたユニットである。カラム構成が異なる場合にも、第１及び第２の入出力回路ブロック８０ａ及び８０ｂのレイアウト高さを揃えるために、同じ高さの１ビット入出力回路９２ａ及び９２ｂが用いられる。
【００４６】
入出力ユニット９０ａ及び９０ｂは、第１及び第２のメモリセルアレイ１０ａ及び１０ｂと、配線の迂回を生じずに接続されるよう配置されている。即ち、入出力ユニット９０ａ及び９０ｂは、メモリセルアレイ１０ａ及び１０ｂ内のビット線ＢＬ及び反転ビット線ＮＢＬが直線的に延びてカラムセレクタ９１ａ及び９１ｂ内の回路に接続されるように配置されている。入出力ユニット９０ａ及び９０ｂの幅は、それぞれ第１及び第２のメモリセルアレイ１０ａ及び１０ｂの４カラム分及び２カラム分の幅になっている。
【００４７】
第１及び第２のロウデコーダ回路ブロック４０ａ及び４０ｂは、デコーダである３入力ＡＮＤ回路４２を含むロウデコーダユニット４１を、ロウ数だけカラム方向に並べて構成されている。そして、ロウデコーダユニット４１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂと配線の迂回を生じずに接続されるような位置に配置されている。即ち、第１及び第２のロウデコーダ回路ブロック４０ａ及び４０ｂは、メモリセルアレイ１０ａ及び１０ｂのワード線が直線的に延びてロウデコーダユニット４１の内部回路と接続されるように配置されている。
【００４８】
プリデコード信号配線ブロック３０は、隣接して配置された第１のプリデコード信号配線ブロック３０ａと第２のプリデコード信号配線ブロック３０ｂとで構成されている。第１のプリデコード信号配線ブロック３０ａには、第１のロウデコーダ回路ブロック４０ａの各３入力ＡＮＤ回路４２の入力からロウ方向に延びた配線と、後述するプリデコーダブロック６０のロウプリデコーダユニット６１ａ及び６２ａの出力からカラム方向に延びた配線とが敷設されている。
【００４９】
同様に、第２のプリデコード信号配線ブロック３０ｂには、第１のロウデコーダ回路ブロック４０ｂの各３入力ＡＮＤ回路４２の入力からロウ方向に延びた配線と、後述するプリデコーダブロック６０のロウプリデコーダユニット６１ｂ及び６２ｂの出力からカラム方向に延びた配線とが敷設されている。ロウ方向に延びる配線とカラム方向に延びる配線とは適当な箇所で接続されている。
【００５０】
第１及び第２のプリデコード信号配線ブロック３０ａ及び３０ｂの境界部には、電源レベルＶＤＤに接続された電源配線３５が配線されている。そして、この電源配線３５は、第１及び第２のプリデコード信号配線ブロック３０ａ及び３０ｂで共用されている。
【００５１】
プリデコーダブロック６０には、第２の入出力回路ブロック８０ｂ側から順に、カラムプリデコーダユニット６３ｂ、ロウプリデコーダユニット６２ｂ、６１ｂ、６１ａ及び６２ａ、及び、カラムプリデコーダユニット６３ａがロウ方向に配置されている。ロウプリデコーダユニット６１ａ、６１ｂ、６２ａ及び６２ｂ、並びに、カラムプリデコーダユニット６３ａ及び６３ｂは、いずれも２入力４出力構成になっている。
【００５２】
カラムプリデコーダユニット６３ａ及び６３ｂの入力は、メモリマクロセル１の外周側を向いており、出力はそれぞれ、第１及び第２の入出力回路ブロック８０ａ及び８０ｂ側を向いている。このような配置にすることによって、カラムプリデコーダユニット６３ａ及び６３ｂと第１及び第２の入出力回路ブロック８０ａ及び８０ｂとを接続する配線の迂回が生じにくく、また、配線長を短縮することができる。
【００５３】
また、ロウプリデコーダユニット６１ａ、６２ａ、６１ｂ及び６２ｂの入力は、メモリマクロセル１の外周側を向いており、出力は、プリデコード信号配線ブロック３０側を向いている。このような配置にすることによって、ロウプリデコーダユニット６１ａ、６２ａ、６１ｂ及び６２ｂとプリデコード信号配線ブロック３０とを接続する配線の迂回が発生せず、また、配線長を短縮することができる。
【００５４】
制御回路ブロック７０には、第１及び第２のメモリセルアレイ１０ａ及び１０ｂに記憶されているデータの読出しや、データの書込みのタイミングを決定するための回路（タイミング生成回路）が形成されている。
【００５５】
図３は、制御回路ブロック７０におけるタイミング生成回路の一例を示している。制御回路ブロック７０には、クロック信号ＣＬＫ、マクロイネーブル信号ＣＥ１及びＣＥ２、及び、ライト・リード制御信号ＷＥ１及びＷＥ２がメモリマクロセル１の外部から入力される。
【００５６】
図３に示すタイミング生成回路回路では、クロック信号ＣＬＫの立上がり時に、マクロイネーブル信号ＣＥ１及びＣＥ２、並びに、ライト・リード制御信号ＷＥ１及びＷＥ２が、それぞれ、ラッチ回路７１ａ、７１ｂ、７２ａ及び７２ｂでラッチされる。そして、データの書込み時には、ライトパルス発生回路７５によってライト制御信号ＩＷＥ１及び／又はＩＷＥ２が生成される。また、データの読出し時には、遅延回路７６によってリード制御信号ＩＲＥ１及び／又はＩＲＥ２が生成される。
【００５７】
この制御回路ブロック７０には、クロック信号ＣＬＫの入力部、ライトパルス発生回路７５及び遅延回路７６が、いずれも一つだけ設けられている。このように、第１及び第２のメモリセルアレイ１０ａ及び１０ｂで回路を共用すれば、回路を個別に設けた場合と比較して、メモリマクロセルの省面積化が可能になる。
【００５８】
以上に説明した各ブロックの配置をまとめると、第２の入出力回路ブロック８０ｂ、制御ブロック５０、第１の入出力回路ブロック８０ａはロウ方向に並べて配置される。また、第２のメモリセルアレイ１０ｂ、第２のロウデコーダ回路ブロック４０ｂ、プリデコード信号配線ブロック３０、第１のロウデコーダ回路ブロック４０ａ、及び、第１のメモリセルアレイ１０ａも、ロウ方向に並べて配置される。ロウ方向に並べて配置されるブロックは、いずれか一つのブロックだけをカラム方向に動かすことはできず、組になるブロックを一体として動かす必要がある。
【００５９】
また、第２のメモリセルアレイ１０ｂ及び第２の入出力回路ブロック８０ｂは、カラム方向に並べて配置される。第１のメモリセルアレイ１０ａ及び第１の入出力回路ブロック８０ａも、カラム方向に並べて配置される。また、ロウデコーダブロック２０と制御ブロック５０も、カラム方向に並べて配置される。カラム方向に並べて配置される２つのブロックは、いずれか一つのブロックのみをロウ方向に動かすことはできず、組になるブロックと一体として動かす必要がある。
【００６０】
次に、このメモリマクロセルアレイ１におけるデータの流れについて簡単に説明する。例えば、第１のメモリセルアレイ１０ａに書込みが行われる場合には、１ビット入出力回路９２ａにデータＤ１−ｉが入力される。
【００６１】
また、このときに、プリデコーダブロック６０には、第１のメモリセルアレイ１０ａの３２ワードから１ワードを選択する５ビットのアドレス信号Ａ１−０〜Ａ１−４が入力される。下位アドレス信号Ａ１−０及びＡ１−１が入力されたカラムプリデコーダユニット６３ａは、カラムセレクト信号Ｙ１−０〜Ｙ１−３を出力する。また、上位アドレス信号Ａ１−２及びＡ１−３が入力されたロウプリデコーダユニット６２ａは、プリデコード信号Ｘ１−０〜Ｘ１−３を出力する。また、上位アドレス信号Ａ１−４が入力されたロウプリデコーダユニット６１ａは、プリデコード信号Ｘ１−４及びＸ１−５を出力する。なお、ロウプリデコーダユニット６１ａの入力のうち、使用されないものは接地レベルＶＳＳに接続される。
【００６２】
プリデコード信号Ｘ１−０〜Ｘ１−５は、プリデコード信号配線ブロック３０のプリデコード信号配線を通じて、第１のロウデコーダブロック４０ａの３入力ＡＮＤ回路４２に入力される。なお、各３入力ＡＮＤ回路４２の入力のうち、使用されないものは、プリデコード信号配線ブロック３０の電源配線３５に接続されている。各ワード線ＷＬ１−０〜ＷＬ１−７へは、３入力ＡＮＤ回路４２の出力に応じた信号が入力される。この信号の値に応じて、ワード線ＷＬ１−０〜ＷＬ１−７のうち所定のものが選択され、ひいては第１のメモリセルアレイ１０ａにおいてロウ方向にメモリセルが選択される。一方、カラムプリデコーダユニット６３ａの出力信号であるカラムセレクト信号Ｙ１−０〜Ｙ１−３の値に応じて、適当なカラム１１ａが選択される。
【００６３】
以上に説明したメモリマクロセルのコンパイラによる構成方法を、図４に示すフロー図を用いて説明する。まず、ユーザーは、ＬＳＩ上に配置する各メモリセルアレイのロウ構成（ロウ数）、カラム構成（カラム数）及びビット構成（ビット数）等の構成情報をコンパイラに入力する（図４のステップＳ１）。
【００６４】
次に、入力された複数のメモリセルアレイのうち、いずれの２つを組にするかを決定する（ステップＳ２）。そして、２つのメモリセルアレイのうち、第１のメモリセルアレイ１０ａにするメモリセルアレイを決定する（ステップＳ３）。これにより、第２のメモリセルアレイ１０ｂにするメモリセルアレイも自ずと決まる。
【００６５】
次に、各メモリセルアレイの構成情報と、ステップＳ３における決定結果とに基づいて、ユニットを組み立てるなどしてメモリマクロセルの各ブロックの構成を決定する（ステップＳ４）。最後に、第１及び第２のメモリセルアレイ１０ａ及び１０ｂと、周辺回路の各ブロックを組み立ててメモリマクロセルを構成し、配線の配置を決定する（ステップＳ５）。
【００６６】
図５には、図４のステップＳ４における詳細な手順の一例を示している。まず、コンパイラは、ユーザーによって入力された各メモリセルアレイの構成情報に従って、メモリセル、ワード線ＷＬ、ビット線ＢＬ及び反転ビット線ＮＢＬを配置して、第１及び第２のメモリセルアレイ１０ａ及び１０ｂの内部構成を決定する（図５のステップＳ１１）。
【００６７】
次に、ロウデコーダユニット４１を構成情報（ロウ構成）に従って、必要個数であるロウ数分並べることによって、第１及び第２のロウデコーダ回路ブロック４０ａ及び４０ｂを組み立てる（ステップＳ１２）。
【００６８】
次に、構成情報（カラム構成）に従って、カラムセレクタ９１ａ及び９１ｂと１ビット入出力回路９２ａ及び９２ｂとを選択し、入出力ユニット９０ａ及び９０ｂを組み立てる（ステップＳ１３）。そして、組み立てた入出力ユニット９０ａ及び９０ｂを、構成情報（ビット構成）に基づいて必要個数並べ、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを組み立てる（ステップＳ１４）。
【００６９】
次に、構成情報に従って、カラムプリデコーダユニットとロウプリデコーダユニットの必要個数を決定する（図６のステップＳ１５）。そして、決定した個数のカラムプリデコーダユニット及びロウプリデコーダユニットを配置してプリデコーダブロック６０を組み立てる（ステップＳ１６）。次に、適当な制御回路ブロック７０を選択する（ステップＳ１７）。そして、選択された制御回路ブロック７０と、組み立てられたプリデコーダブロック６０によって、制御ブロック５０を組み立てる（ステップＳ１８）。
【００７０】
最後に、構成情報（ロウ構成）と、ステップＳ１６で決められたプリデコーダの構成に応じて、第１及び第２のプリデコード信号配線ブロック３０ａ及び３０ｂにおける配線の配置を決定する（ステップＳ１９）。
【００７１】
なお、図４のステップＳ１において、ＬＳＩに配置するメモリセルアレイの構成を入力するとしたが、一度に入力するメモリセルアレイの個数は２個以上であればよい。図４のステップＳ２において、ロウ構成が同じかほぼ同じメモリセルアレイを組にすれば、第１のメモリセルアレイ側と第２のメモリセルアレイ側とで、カラム方向の高さを揃えることができ、メモリマクロセル１内において、実際に回路等が配置されて使用される領域（以下、使用領域という）の形状を矩形もしくはこれに近い形状にすることができる。しかしながら、第１のメモリセルアレイ１０ａと第２のメモリセルアレイ１０ｂとで、カラム構成、ワード構成、ビット構成が異なる場合にも、メモリマクロセル１を構成可能であることは言うまでもない。
【００７２】
本実施形態に係るメモリマクロセル１には、２つのメモリセルアレイ１０ａ及び１０ｂが含まれる。よって、メモリセルアレイ毎に構成されたメモリマクロセルを用いた場合よりも、メモリマクロセルの周囲に設ける電源配線領域を省面積化できる。
【００７３】
また、メモリマクロセル１では、異なるメモリセルアレイ１０ａ及び１０ｂの周辺回路の一部が同一ブロック内に配置されて、異なるメモリセルアレイ１０ａ及び１０ｂで同じ配線や回路が共用されている。よって、メモリマクロセル１のレイアウト面積は、配線や回路が共用されていないものと比べて小さくなる。従って、メモリマクロセル１を用いれば、システムＬＳＩの小型化、高集積化、及び、低コスト化が可能になる。
【００７４】
なお、プリデコード信号配線ブロック３０のように、共用する配線が電源配線３５である場合には、１つのメモリセルアレイを配置する場合に用いられていたブロックを、電源配線ＶＤＤが対称軸となるように重ね合わせて配置することによって、新たなブロックを形成すればよい。また、制御回路ブロック７０のように、従来用いられていた２つのブロック内の配置をそのまま利用しても回路の共用が出来ない場合には、ブロック内の回路を新たに設計し直せばよい。
【００７５】
また、本実施形態に係るメモリマクロセル１の構成方法では、周辺回路を構成する各ブロックを組み立てる際に、各メモリセルアレイ１０ａ及び１０ｂの構成に応じて、各ブロックに含まれるユニットの個数が増減する。各メモリセルアレイ１０ａ及び１０ｂの構成によってユニットの個数を決定すれば、各メモリセルアレイ１０ａ及び１０ｂのメモリ容量にそぐわない周辺回路が用いられることがないために、周辺回路によってメモリマクロセルの面積が増大するおそれがない。
【００７６】
なお、２つのメモリセルアレイで１つのメモリマクロセルを構成するときに、同じ役割を有するブロックを対称に配置すれば、メモリマクロセルや周辺回路ブロックの内部における配線だけでなく、これらに電圧を供給するための配線の配置も対称になる。よって、一つのメモリマクロセル内に複数のメモリセルアレイを配置することによって、メモリマクロセル内に含まれる配線数が増大しても、配線の迂回などによるレイアウト面積の増大は生じない。
【００７７】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体記憶回路であるメモリマクロセル２を示している。メモリマクロセル２は、第１の実施形態で説明したものと同様に、２つのメモリセルアレイ１０ａ及び１０ｂを含んでおり、各ブロックの配置が第１の実施形態で説明した配置と異なっている。制御回路ブロック７０には、図３に示す入出力制御回路が配置されており、第１及び第２のメモリセルアレイ１０ａ及び１０ｂの周辺回路において一部の回路が共用されている。
【００７８】
図８は、図７に示すメモリマクロセル２の各ブロックにおける構成の一例を示している。本実施形態では、第１の実施形態において説明したメモリマクロセルと異なる点を中心に説明する。メモリマクロセル２の構成要素のうち、第１の実施形態で説明したものと同じ機能を有するものには同じの符号を付して説明を省略する。
【００７９】
図７及び図８に示す各ブロックの配置は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂのカラム構成が同じであるときに、メモリマクロセルを省面積化できる配置の一例である。図８は一例として、第１及び第２のメモリセルアレイ１０ａ及び１０ｂが、いずれも、１ビット入出力当たり８ロウ×４カラムであり、ビット構成も同じ場合の構成を示している。
【００８０】
以下に、メモリマクロセル２における配置の特徴を説明する。第１のメモリセルアレイ１０ａ、入出力回路ブロック８０、及び、第２のメモリセルアレイ１０ｂは、カラム方向に並べて配置される。また、第１のロウデコーダブロック２０ａ、制御ブロック５０、及び、第２のロウデコーダブロック２０ｂも、カラム方向に並べて配置される。
【００８１】
また、第２のロウデコーダブロック２０ｂと第２のメモリセルアレイ１０ｂ、制御ブロック５０と入出力回路ブロック８０、第１のロウデコーダブロック２０ａと第１のメモリセルアレイ１０ａは、それぞれロウ方向に並べて配置される。
【００８２】
入出力回路ブロック８０は、それぞれ１つのカラムセレクタ９１ａ及び９１ｂと、１ビット入出力回路９２ａ及び９２ｂとでなる入出力ユニット９３を、メモリセルアレイ１０ａ及び１０ｂの構成に応じた数だけ備えている。入出力ユニット９３において、カラムセレクタ９１ａ及び９１ｂは、ロウ方向に隣接して配置された１ビット入出力回路９２ａ及び９２ｂと、カラム方向で隣接するように配置されている。各入出力ユニット９３は、入出力回路ブロック８０において、１ビット入出力回路９２ａ及び９２ｂがロウ方向に交互に並ぶように配置される。
【００８３】
カラムセレクタ９１ａ及び９１ｂは、第１及び第２のメモリセルアレイ１０ａ及び１０ｂのカラム構成に従って選択される。すなわち、カラムセレクタ９１ａ及び９１ｂの幅は、カラム１１ａ及び１１ｂの４本分の幅になっている。また、１ビット入出力回路９２ａ及び９２ｂの幅は、カラムセレクタ９１ａ及び９１ｂの半分の幅になっている。このような幅のカラムセレクタ９１ａ及び９１ｂ、並びに、１ビット入出力回路９２ａ及び９２ｂを選択することによって、入出力ユニット９３を矩形に組み立てることができる。
【００８４】
制御ブロック５０には、第２のメモリセルアレイ１０ｂ寄りのコーナーに、カラムプリデコーダユニット６３ｂが配置され、また、第１のメモリセルアレイ１０ａ寄りのコーナーに、カラムプリデコーダユニット６３ａが配置される。制御回路ブロック７０は、カラムプリデコーダユニット６３ａ及び６３ｂの間に配置される。また、ロウプリデコーダユニット６１ａ及び６２ａと、ロウプリデコーダユニット６１ｂ及び６２ｂは、カラム方向に並べて配置される。
【００８５】
なお、図８に示す制御ブロック５０内の各ユニットの配置は、配線長を短くするための配置の一例である。この構成を採る場合には、多層配線構造を採用し、内側に配置されたロウプリデコーダユニット６２ａ及び６２ｂと第１及び第２のプリデコード信号配線ブロック３０ａ及び３０ｂとを接続する配線を、ロウプリデコーダユニット６１ａ及び６１ｂの上層配線層上に形成すればよい。
【００８６】
本実施形態に係るメモリマクロセル２には、２つのメモリセルアレイ１０ａ及び１０ｂが含まれる。よって、メモリセルアレイ毎に構成されたメモリマクロセルを用いた場合よりも、メモリマクロセル２の周囲に設ける電源配線領域を省面積化できる。
【００８７】
また、メモリマクロセル２では、異なるメモリセルアレイ１０ａ及び１０ｂの周辺回路の一部が同一ブロック内に配置されて、異なるメモリセルアレイ１０ａ及び１０ｂで同じ配線や回路が共用されている。よって、メモリマクロセル２のレイアウト面積は、配線や回路が共用されていないものと比べて小さくなる。従って、メモリマクロセルを用いれば、システムＬＳＩの小型化、高集積化、及び、低コスト化が可能になる。
【００８８】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る半導体記憶回路であるメモリマクロセル３を示している。メモリマクロセル３は、第１及び第２の実施形態で説明したものと同様に、２つのメモリセルアレイ１０ａ及び１０ｂを含んでおり、各ブロックの配置が第１及び第２の実施形態で説明した配置と異なっている。制御回路ブロック７０には、図３に示す入出力制御回路が配置されており、第１及び第２のメモリセルアレイ１０ａ及び１０ｂの周辺回路において一部の回路が共用されている。
【００８９】
図１０は、図９に示すメモリマクロセル３の各ブロックにおける構成の一例を示している。本実施形態では、第１の実施形態において説明したメモリマクロセルと異なる点を中心に説明する。メモリマクロセル３の構成要素のうち、第１の実施形態で説明したものと同じ機能を有するものには同じ符号を付して説明を省略する。
【００９０】
図９及び図１０に示す各ブロックの配置は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂのカラム構成が同じであるときに、メモリマクロセルを省面積化できる配置の一例である。図１０は一例として、第１及び第２のメモリセルアレイ１０ａ及び１０ｂが、いずれも、１ビット入出力当たり８ロウ×４カラムであり、ビット構成が異なる場合の構成を示している。
【００９１】
以下に、メモリマクロセル３における配置の特徴を説明する。入出力回路ブロック８０、第２のメモリセルアレイ１０ｂ、及び、第１のメモリセルアレイ１０ａは、カラム方向に並べて配置される。また、制御ブロック５０、第２のロウデコーダブロック２０ｂ、及び、第１のロウデコーダブロック２０ａも、カラム方向に並べて配置される。
【００９２】
また、第１のロウデコーダブロック２０ａと第１のメモリセルアレイ１０ａ、第２のロウデコーダブロック２０ｂと第２のメモリセルアレイ１０ｂ、制御ブロック５０と入出力回路ブロック８０は、それぞれロウ方向に並べて配置される。
【００９３】
入出力回路ブロック８０は、それぞれ１つのカラムセレクタ９１ａ及び９１ｂと、１ビット入出力回路９２ａ及び９２ｂとでなる入出力ユニット９３を、メモリセルアレイ１０ａ及び１０ｂの構成に応じた数だけ備えている。入出力ユニット９３において、カラムセレクタ９１ａ及び９１ｂは、カラム方向に隣接して配置され、１ビット入出力回路９２ａ及び９２ｂは、ロウ方向に隣接して配置される。各入出力ユニット９３は、入出力回路ブロック８０において、１ビット入出力回路９２ａ及び９２ｂがロウ方向に交互に並ぶように配置される。
【００９４】
この構成を採る場合には、多層配線構造を採用し、カラムセレクタ９１ａと第１のメモリセルアレイ１０ａとを接続する配線を、カラムセレクタ９１ｂ及び第２のメモリセルアレイ１０ｂの上層配線層に形成すればよい。
【００９５】
図１０に示す制御ブロック５０内の各ユニットの配置は、メモリマクロセルを省面積化し、また、配線長を短くするための配置の一例である。この構成を採る場合には、ロウプリデコーダユニット６１ａ及び６２ａと、第１のプリデコード信号配線ブロック３０ａとを接続する配線は、ロウプリデコーダユニット６１ｂ及び６２ｂ並びに第２のプリデコード信号配線ブロック３０ｂの上層配線層に形成すればよい。
【００９６】
本実施形態に係るメモリマクロセル３には、２つのメモリセルアレイ１０ａ及び１０ｂが含まれる。よって、メモリセルアレイ毎に構成されたメモリマクロセルを用いた場合よりも、メモリマクロセルの周囲に設ける電源配線領域を省面積化できる。
【００９７】
また、メモリマクロセル３では、異なるメモリセルアレイ１０ａ及び１０ｂの周辺回路の一部が同一ブロック内に配置されて、異なるメモリセルアレイ１０ａ及び１０ｂで同じ配線や回路が共用されている。よって、メモリマクロセル３のレイアウト面積は、配線や回路が共用されていないものと比べて小さくなる。従って、メモリマクロセル３を用いれば、システムＬＳＩの小型化、高集積化、及び、低コスト化が可能になる。
【００９８】
なお、図９では、１つのメモリマクロセル３に２個のメモリセルアレイ１０ａ及び１０ｂが配置されているが、ｋ≧３であるｋ個のメモリセルアレイをカラム方向に隣接して配置することによって、１つのメモリセルアレイを構成してもよい。その場合、入出力ユニット９３における各１ビット入出力回路９２の幅が、カラムセレクタ９１の幅の１／ｋ以下の幅になっていれば、入出力ユニット９３を矩形に組み立てることができる。別の言い方をすれば、入出力ユニットに配置されたｋ個の１ビット入出力回路９２の全幅が、カラムセレクタ９１の幅以下の幅になっていればよい。この場合には多層配線構造を採用し、各メモリセルアレイ１０と入出力回路ブロック８０とを接続する配線を、メモリセルアレイ１０毎に異なる配線層に形成すれば、配線の迂回が生じず、配線によってメモリマクロセルアレイの面積が増加することもない。
【００９９】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る半導体記憶回路であるメモリマクロセル４を示している。メモリマクロセル４は、４つのメモリセルアレイ１０ａ〜１０ｄを含んでいる。図１１に示すメモリマクロセル４の右半分の配置は、図７及び図８に示すメモリマクロセル２の配置と同様である。また、メモリマクロセル４の左半分の配置は、右半分の配置を、プリデコード信号配線ブロック３０ｅ及び３０ｆにおける電源配線３５を対称軸として線対称にしたような配置になっている。
【０１００】
周辺回路には、各メモリセルアレイ１０ａ〜１０ｄの隣接する２辺に沿うＬ字型領域を、メモリセルアレイの数である４個組み合わせてできる十字型の領域が割り当てられている。
【０１０１】
図１２は、図１１に示すメモリマクロセル４の各ブロックにおける構成の一例を示している。メモリマクロセル４の構成要素のうち、第１の実施形態で説明したものと同じ機能を有するものには同じ符号を付して説明を省略する。
【０１０２】
第１のメモリセルアレイ１０ａ、入出力回路ブロック８０ｅ、及び、第２のメモリセルアレイ１０ｂは、カラム方向に並べて配置される。また、ロウデコーダブロック２０ｅ、制御ブロック５０、及び、ロウデコーダブロック２０ｆも、カラム方向に並べて配置される。また、第３のメモリセルアレイ１０ｃ、入出力回路ブロック８０ｆ、及び、第４のメモリセルアレイ１０ｄも、カラム方向に並べて配置される。
【０１０３】
第４のメモリセルアレイ１０ｄ、ロウデコーダブロック２０ｆ、及び、第２のメモリセルアレイ１０ｂは、ロウ方向に並べて配置される。また、入出力回路ブロック８０ｆ、制御ブロック５０、及び、入出力回路ブロック８０ｅも、ロウ方向に並べて配置される。また、第３のメモリセルアレイ１０ｃ、ロウデコーダブロック２０ｅ、及び、第１のメモリセルアレイ１０ａも、ロウ方向に並べて配置される。
【０１０４】
ここで、入出力回路ブロック８０ｅは、カラムセレクタ９１ａ、９１ｂ、１ビット入出力回路９２ａ、９２ｂで構成されている。また、入出力回路ブロック８０ｆは、カラムセレクタ９１ｃ、９１ｄ、１ビット入出力回路９２ｃ、９２ｄで構成されている。また、ロウデコーダブロック２０ｅは、第１及び第３のロウデコーダ回路ブロック４０ａ及び４０ｃとプリデコード信号配線ブロック３０ｅとで構成されている。ロウデコーダブロック２０ｆは、第２及び第４のロウデコーダ回路ブロック４０ｂ及び４０ｄとプリデコード信号配線ブロック３０ｆとで構成されている。
【０１０５】
プリデコード信号配線ブロック３０ｆでは、第２及び第４のプリデコード信号配線ブロック３０ｂ及び３０ｄで電源配線３５が共用される。また、プリデコード信号配線ブロック３０ｅでは、第１及び第３のプリデコード信号配線ブロック３０ａ及び３０ｃで電源配線３５が共用される。
【０１０６】
本実施形態に係るメモリマクロセル４には、４つのメモリセルアレイ１０ａ〜１０ｄが含まれる。よって、メモリセルアレイ毎に構成されたメモリマクロセルを用いた場合よりも、メモリマクロセルの周囲に設ける電源配線領域を省面積化できる。
【０１０７】
また、メモリマクロセル４では、異なるメモリセルアレイ１０ａ〜１０ｄの周辺回路の一部が同一ブロック内に配置されて、異なるメモリセルアレイ１０ａ〜１０ｄの２つで同じ配線や回路が共用されている。よって、メモリマクロセル３のレイアウト面積は、配線や回路が共用されていないものと比べて小さくなる。従って、メモリマクロセルを用いれば、システムＬＳＩの小型化、高集積化、及び、低コスト化が可能になる。
【産業上の利用可能性】
【０１０８】
本発明に係る半導体記憶回路及び半導体記憶回路の構成方法は、複数のメモリマクロセルを搭載するシステムＬＳＩの小型化及び低コスト化等に有用である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係るメモリマクロセルの構成を示した図
【図２】図１のメモリマクロセルの各ブロックおける具体的構成を示した図
【図３】制御回路ブロックの回路図
【図４】メモリマクロセルの構成手順を示した図
【図５】図４のステップ４における詳細な手順の一例を示した図
【図６】図５の続図
【図７】本発明の第２の実施形態に係るメモリマクロセルの構成を示した図
【図８】図６のメモリマクロセルの各ブロックにおける具体的構成を示した図
【図９】本発明の第３の実施形態に係るメモリマクロセルの構成を示した図
【図１０】図８のメモリマクロセルの各ブロックにおける具体的構成を示した図
【図１１】本発明の第４の実施形態に係るメモリマクロセルの構成を示した図
【図１２】図１１のメモリマクロセルの各ブロックにおける具体的構成を示した図
【図１３】従来のメモリマクロセルの構成を示した図
【図１４】図１３のメモリマクロセルの各ブロックにおける具体的構成を示した図
【図１５】制御回路ブロックの回路図
【符号の説明】
【０１１０】
１  メモリマクロセル
２  メモリマクロセル
３  メモリマクロセル
４  メモリマクロセル
１０ａ  第１のメモリセルアレイ
１０ｂ  第２のメモリセルアレイ
１０ｃ  第３のメモリセルアレイ
１０ｄ  第４のメモリセルアレイ
２０  ロウデコーダブロック
３０  プリデコード信号配線ブロック
４０ａ  第１のロウデコーダ回路ブロック
４０ｂ  第２のロウデコーダ回路ブロック
５０  制御ブロック
６０  プリデコーダブロック
７０  制御回路ブロック
８０ａ  第１の入出力回路ブロック
８０ｂ  第２の入出力回路ブロック
９０ａ、９０ｂ  入出力ユニット
９１ａ、９１ｂ  カラムセレクタ
９２ａ、９２ｂ  １ビット入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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