(57)【要約】【課題】集積度及び製造コストを損ねることなく良好な電気的特性のＳＯＩ−ＬＤＭＯＳを有する半導体装置を得る。【解決手段】Ｐ型ボディ領域３及びゲート電極５はソース側において、ゲート長方向に一部突出したＰ型ボディ領域突出部３ａ及びゲート電極突出部５ａを有している。ＳＯＩ層３０内において、Ｐ型ボディ領域３に隣接してソース側にＮ+型ソース拡散領域９が形成されるとともに、Ｐ型ボディ領域突出部３ａに隣接してＰ+型ボディコンタクト拡散領域７Ｂ（７Ａ）が形成される。このＰ+型ボディコンタクト拡散領域７ＢはＮ+型ソース拡散領域９の平面視中心部に形成され、Ｐ型ボディ領域突出部３ａと電気的接続関係を有する。【選択図】図３
2006120900.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成される半導体装置であって、前記半導体装置はＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に形成される第１の導電型のボディ領域と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
前記ボディ領域を挟んで互いに対向して形成される、第２の導電型のドレイン領域及びソース領域と、
前記ソース領域内に選択的に形成される第１の導電型のボディコンタクト領域とを備え、
前記ゲート電極は一部が前記ボディコンタクト領域近傍に延びて形成されるゲート電極突出部を有し、
前記ボディ領域は、前記ゲート電極突出部下に形成されるボディ領域突出部を含み、前記ボディ領域突出部は前記ボディコンタクト領域に電気的に接続される、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ソース領域及び前記ボディコンタクト領域上に形成されるシリサイド層をさらに備える、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記シリサイド層と前記ゲート電極との間に形成されるサイドウォールをさらに備える、
半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記サイドウォール下の前記ＳＯＩ層の表面内に形成される第２の導電型の拡散領域を含み、前記拡散領域は前記ソース領域より第２の導電型の不純物濃度が低い、
半導体装置。
【請求項５】
半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成される半導体装置であって、前記半導体装置はＭＯＳトランジスタを含み、
前記ＭＯＳトランジスタは、
前記ＳＯＩ層に形成される第１の導電型のボディ領域と、
前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、
前記ボディ領域に隣接して形成される、第２の導電型のドレイン領域と、
前記ボディ領域に隣接して前記ドレイン領域と対向して形成される、第１の導電型のボディコンタクト領域と、
表面が露出した前記ボディ領域及び前記ボディコンタクト領域上に形成されるシリサイド層とを備える、
半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記シリサイド層と前記ゲート電極との間に形成されるサイドウォールをさらに備える、
半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記サイドウォール下の前記ＳＯＩ層の表面内に形成され、第２の導電型の拡散領域を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特にＳＯＩ（Silicon On Insulator）技術を用いたＬＤＭＯＳ（Laterally Diffused MOS）トランジスタの構造に関するものである。
【背景技術】
【０００２】
半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板上に形成されるＬＤＭＯＳトランジスタである従来のＳＯＩ−ＬＤＭＯＳとして例えば特許文献１に開示された第１の構造や特許文献２に開示された第２の構造がある。
【０００３】
第１の構造では、通常のＭＯＳトランジスタに比べてドレイン耐圧を高くすべく、ＳＯＩ層におけるゲート電極下のボディ領域とドレイン領域との間にドレインオフセット領域（ドレイン領域と同一の導電型でかつドレイン領域より低濃度な領域）が設けられている。このドレインオフセット領域の存在によって、動作時においてドレイン側に空乏層を延びやすくしている。さらに、上記第１の構造は、寄生バイポーラトランジスタ効果による耐圧低下を防ぐべく、ソース領域の一部をボディコンタクト領域に置き換えることにより、ボディ領域の電位をソース電位に固定可能な構造となっている。
【０００４】
一方、第２の構造は、ＳＯＩ層に形成されるソース拡散領域の形成深さを浅く形成することによりソース拡散領域下にボディ領域を形成している。この構造によって、ゲート電極に対してソース拡散領域より遠ざかる方向に形成されるボディコンタクト領域とゲート電極下のボディ領域との電気的接続を上記ソース拡散領域下のボディ領域により可能にしている。
【０００５】
【特許文献１】ＩＥＥＥ Transactions Electron Devices，vol.48 No.6，2001，p.1251
【特許文献２】IEDM'02 Techinical Digest p.463
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＳＯＩ−ＬＤＭＯＳは上述の第１及び第２の構造を呈している。第１の構造ではソース領域の一部がボディコンタクト領域となるため、所望のドレイン電流を得るためにはボディコンタクト領域の形成幅相当分だけ、素子の幅（ゲート幅相当の幅）を広げる必要があった。一般に、ＬＤＭＯＳは大電流を流すことが多く、上記特許文献１，２に示される単位ユニット構造を並べて数１００μｍ〜数ｍｍ幅の素子となるが、１０〜１００ユニット形成されるため、総計で数１０μｍ〜数１００μｍの素子幅増大（１ユニット当たり数μｍ）となるという問題点があった。
【０００７】
一方、第２の構造では、ソース拡散領域を比較的浅く形成するためドレイン拡散領域との形成深さがことなる構造となる。このため、ソース領域形成用のマスクとドレイン領域形成用のマスクとを個別に用意しなければならない。ＬＤＭＯＳは通常のＭＯＳトランジスタと同じシリコンチップに形成してＩＣ化されることも多いが、第２の構造のソース拡散領域は通常のＭＯＳトランジスタでも用いない構造であるため、ＬＤＭＯＳのソース拡散領域形成用に全く新たなマスクや製造工程が必要となり、その分、コスト増に繋がるという問題点があった。
【０００８】
この発明は上記問題点を解決するためになされたもので、集積度及び製造コストを損ねることなく良好な電気的特性のＳＯＩ−ＬＤＭＯＳを有する半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る請求項１記載の半導体装置は、半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成され、前記半導体装置はＭＯＳトランジスタを含み、前記ＭＯＳトランジスタは、前記ＳＯＩ層に形成される第１の導電型のボディ領域と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ領域を挟んで互いに対向して形成される、第２の導電型のドレイン領域及びソース領域と、前記ソース領域内に選択的に形成される第１の導電型のボディコンタクト領域とを備え、前記ゲート電極は一部が前記ボディコンタクト領域近傍に延びて形成されるゲート電極突出部を有し、前記ボディ領域は、前記ゲート電極突出部下に形成されるボディ領域突出部を含み、前記ボディ領域突出部は前記ボディコンタクト領域に電気的に接続される。
【００１０】
この発明に係る請求項５記載の半導体装置は、半導体基板、埋め込み絶縁膜及びＳＯＩ層からなるＳＯＩ基板に形成され、前記半導体装置はＭＯＳトランジスタを含み、前記ＭＯＳトランジスタは、前記ＳＯＩ層に形成される第１の導電型のボディ領域と、前記ボディ領域上にゲート酸化膜を介して形成されるゲート電極と、前記ボディ領域に隣接して形成される、第２の導電型のドレイン領域と、前記ボディ領域に隣接して前記ドレイン領域と対向して形成される、第１の導電型のボディコンタクト領域と、表面が露出した前記ボディ領域及び前記ボディコンタクト領域上に形成されるシリサイド層とを備えている。
【発明の効果】
【００１１】
この発明に係る請求項１記載の半導体装置におけるＭＯＳトランジスタのボディ領域は、ゲート電極突出部下に形成されるボディ領域突出部を含み、このボディ領域突出部はボディコンタクト領域に電気的に接続される構造を呈しているため、ボディ領域はボディ領域突出部を介してボディコンタクト領域から電位固定することができる。したがって、ソース領域及びボディコンタクト領域を電気的に接続することにより、ボディ領域及びソース領域を共通電位に固定することができる。
【００１２】
さらに、ボディ領域突出部はゲート電極突出部下に形成されるため、ゲート電極突出部を含むゲート電極をマスクとして形成可能である。したがって、ＭＯＳトランジスタの製造においてゲート電極のパターニングは高精度に行われるため、ゲート電極突出部下に形成されるボディ領域突出部も精度良く形成することができる。
【００１３】
その結果、ボディ領域突出部を精度良く形成できる分、十分な電流供給が可能な形成幅のソース領域を集積度を損ねることなく形成することができる効果を奏する。
【００１４】
また、ボディ領域突出部の形成のために新たにマスクや製造工程の追加も不要であるため、製造コストが増大することもない。
【００１５】
この発明に係る請求項５記載の半導体装置は、ドレイン領域及びシリサイド層をそれぞれＭＯＳトランジスタの一方電極及び他方電極として動作させることにより、ボディコンタクト領域を介してシリサイド層によりボディ領域を電位固定することができる。この際、ソース領域を別途形成しない分、集積度の向上及び製造コストの低減化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
＜実施の形態１＞
図１はこの発明の実施の形態１であるＳＯＩ−ＬＤＭＯＳの１ユニット分の平面構造を示す平面図であり、図２は図１のＸ１−Ｘ１断面を示す断面図であり、図３は図１のＸ２−Ｘ２断面を示す断面図である。
【００１７】
これらの図に示すように、シリコン基板１上に埋込み酸化膜２が形成され、埋込み酸化膜２上にＳＯＩ層３０が形成され、これらシリコン基板１、埋込み酸化膜２及びＳＯＩ層３０によりＳＯＩ基板を構成する。そして、ＳＯＩ層３０のＰ型ボディ領域３（Ｐ型ボディ領域突出部３ａ含む）上にゲート酸化膜４を介してゲート電極５（ゲート電極突出部５ａ含む）が形成される。このゲート電極５に電気的に接続してゲート配線１１（図２で模式的に示す）が設けられる。
【００１８】
図１及び図３に示すように、Ｐ型ボディ領域３及びゲート電極５はソース側（図１〜図３における左方向）において、ゲート長方向に一部突出したＰ型ボディ領域突出部３ａ及びゲート電極突出部５ａを有している。
【００１９】
そして、ＳＯＩ層３０内において、Ｐ型ボディ領域３に隣接してドレイン側（図１〜図３における右方向）にＮ型ドレインオフセット拡散領域６が形成され、Ｎ型ドレインオフセット拡散領域６に隣接してＮ+型ドレイン拡散領域８が形成される。Ｎ+型ドレイン拡散領域８に電気的に接続してドレイン配線１３（図２で模式的に示す）が設けられる。これらＮ型ドレインオフセット拡散領域６及びＮ+型ドレイン拡散領域８がドレイン領域として機能する。
【００２０】
一方、ＳＯＩ層３０内において、Ｐ型ボディ領域３に隣接してソース側にＮ+型ソース拡散領域９（ソース領域）が形成されるとともに、Ｐ型ボディ領域突出部３ａに隣接してＰ+型ボディコンタクト拡散領域７Ｂ（７Ａ）が形成される。Ｐ+型ボディコンタクト拡散領域７Ｂ（７Ａ）はＮ+型ソース拡散領域９の平面視中心部に形成され、Ｐ型ボディ領域突出部３ａと電気的接続関係を有する。
【００２１】
そして、Ｐ+型ボディコンタクト拡散領域７（以下、Ｐ+型ボディコンタクト拡散領域７Ａ及び７Ｂ双方を含む場合に単に「Ｐ+型ボディコンタクト拡散領域７」と記す場合有り）及びＮ+型ソース拡散領域９上にシリサイド層１０が形成され、シリサイド層１０に電気的に接続してソース配線１２（図２で模式的に示す）が設けられる。
【００２２】
上記構成における種々の寸法特性はおおよそ以下の通りである。ゲート電極５のゲート長は０．１〜０．５μｍ、ゲート電極突出部５ａの形成幅（ゲート幅方向の長さ）は０．１〜０．５μｍ、Ｎ型ドレインオフセット拡散領域６の形成長さ（ゲート長方向の長さ）は０．３〜２．０μｍ、埋込み酸化膜２の膜厚は０．１〜０．５μｍ、ＳＯＩ層３０の膜厚は０．１〜０．５μｍ、ゲート酸化膜４の膜厚は５〜３０ｎｍ、ゲート電極５の膜厚は０．１〜０．３μｍ、シリサイド層１０の膜厚は１０〜４０ｎｍ程度である。
【００２３】
一方、上記構成における不純物濃度特性はおおよそ以下の通りである。Ｎ+型ドレイン拡散領域８の不純物濃度は（１×）１０19〜（１×）１０22ｃｍ-3、Ｎ+型ソース拡散領域９の不純物濃度は１０19〜１０22ｃｍ-3、Ｐ+型ボディコンタクト拡散領域７の不純物濃度は１０19〜１０22ｃｍ-3、Ｎ型ドレインオフセット拡散領域６の不純物濃度は１０17〜１０19ｃｍ-3、Ｐ型ボディ領域３の不純物濃度は１０15〜１０18ｃｍ-3程度である。
【００２４】
図４はこの発明の実施の形態１であるＳＯＩ−ＬＤＭＯＳの２ユニット分の平面構造を示す平面図である。同図に示すように、２ユニット分を構成するに際し面積効率を上げるため、中心線Ｌ１に対し一方側（図中右側）にＬＤＭＯＳユニット２１、他方側（図中左側）にＬＤＭＯＳユニット２２を形成している。
【００２５】
ＬＤＭＯＳユニット２１は図１〜図３で示した構造と実質的に同様な構造を呈しており、ゲート電極５、ゲート電極突出部５ａ、Ｎ型ドレインオフセット拡散領域６、Ｐ+型ボディコンタクト拡散領域７Ａ（７ＡＲ，７ＡＬ），７Ｂ（７ＢＲ，７ＢＬ）、Ｎ+型ドレイン拡散領域８と等価な、ゲート電極５Ｒ、ゲート電極突出部５ａＲ、Ｎ型ドレインオフセット拡散領域６Ｒ、Ｐ+型ボディコンタクト拡散領域７Ａ，７Ｂ及びＮ+型ドレイン拡散領域８を有している。
【００２６】
ただし、Ｐ+型ボディコンタクト拡散領域７Ａ，７Ｂ、Ｎ+型ソース拡散領域９及びシリサイド層１０はＬＤＭＯＳユニット２２と共用される。すなわち、中心線Ｌ１を中心しして、ＬＤＭＯＳユニット２１側にＰ+型ボディコンタクト拡散領域７ＡＲ，７ＢＲ、Ｎ+型ソース拡散領域９Ｒ及びシリサイド層１０Ｒが位置し、ＬＤＭＯＳユニット２２側にＰ+型ボディコンタクト拡散領域７ＡＬ，７ＢＬ、Ｎ+型ソース拡散領域９Ｌ及びシリサイド層１０Ｌが位置する。
【００２７】
一方、ＬＤＭＯＳユニット２２は、前述したようにＰ+型ボディコンタクト拡散領域７Ａ，７Ｂ、Ｎ+型ソース拡散領域９及びシリサイド層１０をＬＤＭＯＳユニット２１と共有するとともに、他の部分の平面構造が中心線Ｌ１に対してＬＤＭＯＳユニット２１と線対称（折り返しパターン）になるように形成される。すなわち、ＬＤＭＯＳユニット２１のゲート電極５Ｒ、ゲート電極突出部５ａＲ、Ｎ型ドレインオフセット拡散領域６Ｒ、Ｎ+型ドレイン拡散領域８Ｒ及びＮ型周辺拡散領域１８Ｒに対し、中心線Ｌ１を中心として線対称となるように、ゲート電極５Ｌ、ゲート電極突出部５ａＬ、Ｎ型ドレインオフセット拡散領域６Ｌ、Ｎ+型ドレイン拡散領域８Ｌ及びＮ型周辺拡散領域１８Ｌを形成している。
【００２８】
なお、ＬＤＭＯＳユニット２１におけるＮ型ドレインオフセット拡散領域１８Ｒは図中右側に形成される別のユニット（第３のユニット）で用いられるＮ型ドレインオフセット拡散領域を意味する。すなわち、第３のユニットはＬＤＭＯＳユニット２１との間でＮ+型ドレイン拡散領域８Ｒを共有することになる。
【００２９】
同様にして、ＬＤＭＯＳユニット２２におけるＮ型ドレインオフセット拡散領域１８Ｌは図中左側に形成される別のユニット（第４のユニット）で用いられるＮ型ドレインオフセット拡散領域を意味する。第４のユニットはＬＤＭＯＳユニット２２との間でＮ+型ドレイン拡散領域８Ｌを共有することになる。
【００３０】
図４で示す２ユニット構造において、ＬＤＭＯＳユニット２１のゲート電極突出部５ａＲとＬＤＭＯＳユニット２２のゲート電極突出部５ａＬとが連結して梯子型形状の共有ゲート電極２５が形成される。その結果、シリサイド層１０が共有ゲート電極２５の横木部分（５ａＬ，５ａＲ）によって、シリサイド層１０が部分シリサイド層１０ａ〜１０ｃに分断されるため、部分シリサイド層１０ａ〜１０ｃ間を図示しないコンタクト及び外部配線によって電気的接続する必要がある。
【００３１】
図５〜図１０は実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。なお、図５〜図１０で示す断面は、図２と同様な図１のＸ１−Ｘ１断面に相当する。以下、これらの図を参照してその製造手順について説明する。
【００３２】
まず、図５に示すように、シリコン基板１、埋込み酸化膜２及びＳＯＩ層３０からなるＳＯＩ基板のＳＯＩ層３０に対し素子分離（図示せず）を行った後、ボロン等のＰ型不純物をＳＯＩ層３０内に導入する。その後、酸化処理を行いゲート酸化膜材料を形成後、多結晶シリコン層（ゲート電極材料）の堆積、多結晶シリコン層に対するＮ型不純物の注入及びＣＶＤ酸化膜の堆積処理を行った後、パターニングされたフォトレジスト等を用いて、各層をエッチングすることにより、所望の形状にパターニングされたゲート酸化膜４、ゲート電極５及びＣＶＤ酸化膜５１を得る。
【００３３】
その後、図６に示すように、酸化処理を行い、ＳＯＩ層３０の表面上及びゲート電極５の側面上に酸化膜５２を形成し、ソース側を覆うようにパターニングされたフォトレジスト５３を形成し、フォトレジスト５３及びゲート電極５をマスクとしてリン等のイオン注入をＳＯＩ層３０対して行い、ＳＯＩ層３０のドレイン側にＮ型不純物５４を注入する。
【００３４】
そして、図７に示すように、フォトレジスト５３を除去後、熱処理によりＮ型不純物５４を活性化させることにより、Ｐ型ボディ領域３のドレイン側にＮ型ドレインオフセット拡散領域６を形成した後、ボディコンタクト形成領域に開口部５５Ｈを有する、パターニングされたフォトレジスト５５を形成しボロン等をイオン注入することにより、ＳＯＩ層３０のボディコンタクト形成領域にＰ型不純物５６を注入する。
【００３５】
その後、図８に示すように、フォトレジスト５５を除去後、ドレイン拡散領域、ソース拡散領域となる部分に開口部５７Ｈを有する、パターニングされたフォトレジスト５７を形成し、その後、フォトレジスト５７及びゲート電極５をマスクとして、ヒ素等をイオン注入することにより、ＳＯＩ層３０内のドレイン拡散領域及びソース拡散領域部分にＮ型不純物５８を注入する。
【００３６】
そして、図９に示すように、フォトレジスト５７を除去後、熱処理によるＰ型不純物５６及びＮ型不純物５８の活性化により、Ｐ+型ボディコンタクト拡散領域７Ｂ、Ｎ+型ドレイン拡散領域８及びＮ+型ソース拡散領域９をそれぞれ形成し、ドレイン側を覆うようにパターニングされたフォトレジスト５９を形成し、フォトレジスト５９をマスクとしてソース側に形成された酸化膜５２をエッチング除去する。
【００３７】
この際、Ｎ+型ソース拡散領域９、Ｎ型ドレインオフセット拡散領域６間のＳＯＩ層３０内の領域がＰ型ボディ領域３となる。なお、Ｎ型不純物５４，５８の注入時にゲート電極突出部５ａがマスクとして機能しゲート電極突出部５ａ下にはＮ型不純物５８が注入されていないため、ゲート電極突出部５ａ下の領域はＰ型ボディ領域突出部３ａとなる（図３参照）。
【００３８】
そして、図１０に示すように、コバルトやチタンなどシリコンと反応性の高い金属膜を表面に堆積し、４００〜６００℃の熱処理を行いシリコンと反応させることにより、シリサイド合金を設ける。この際、ゲート電極５の側面の酸化膜５２上及び上面のＣＶＤ酸化膜５１上にはシリサイドは形成されない。そして、未反応の金属膜をウェットエッチング等で除去することにより、Ｐ+型ボディコンタクト拡散領域７及びＮ+型ソース拡散領域９の表面上にのみシリサイド層１０を形成する。
【００３９】
その後、全面に絶縁膜（図示せず）を形成後、ゲート電極５、シリサイド層１０、Ｎ+型ドレイン拡散領域８へのコンタクト開口とゲート配線１１、ソース配線１２、ドレイン配線１３の形成処理が施されて、図２で示す断面構造のＬＤＭＯＳが完成する。
【００４０】
このような構造の実施の形態１のＳＯＩ−ＬＤＭＯＳはゲート電極突出部５ａ下のＳＯＩ層３０にまで延びてＰ型ボディ領域突出部３ａされており、このＰ型ボディ領域突出部３ａはＰ+型ボディコンタクト拡散領域７と隣接しているため、Ｐ型ボディ領域突出部３ａを介することによりＰ型ボディ領域３とＰ+型ボディコンタクト拡散領域７とは電気的に接続される。
【００４１】
一方、Ｐ+型ボディコンタクト拡散領域７とＮ+型ソース拡散領域９とはシリサイド層１０により短絡されており、ソース配線１２によってボディ電位とソース電位とを同電位に設定することができるため、寄生バイポーラ効果を抑制することにより高耐圧を維持できる。
【００４２】
この際、ソース配線１２のコンタクトはシリサイド層１０上の任意の位置に設ければ良いため、シリサイドの無い場合に比べて、ソース配線１２の形成位置の自由度は高い。
【００４３】
加えて、（ＳＯＩ−ＬＤＭＯＳを含む）ＭＯＳトランジスタ製造工程においてはゲート電極を精度良く加工することが一般的であることから、ゲート電極５（ゲート電極突出部５ａを含む）のパターンは、Ｐ+型ボディコンタクト拡散領域７等の拡散領域のパターンに比べて微細化の精度が高い。このため、ゲート電極突出部５ａをマスクとして形成可能なＰ型ボディ領域突出部３ａを従来構造より細かいパターンで実現することができる分、素子面積の増加（集積度を損ねる度合）を最小限に抑えることができる。また、Ｐ型ボディ領域突出部３ａの形成のために新たにマスクや製造工程の追加も不要であるため、製造コストが増大することはない。
【００４４】
＜実施の形態２＞
図１１はこの発明の実施の形態２であるＳＯＩ−ＬＤＭＯＳの平面構造を示す平面図、図１２は図１１のＸ３−Ｘ３断面を示す断面図である。
【００４５】
これらの図に示すように、シリコン基板１上に埋込み酸化膜２が形成され、埋込み酸化膜２上にＳＯＩ層３０が形成される。ＳＯＩ層３０のＰ型ボディ領域３の一部上にゲート酸化膜４を介してゲート電極５が形成される。このゲート電極５に電気的に接続してゲート配線１１（図１２で模式的に示す）が設けられる。
【００４６】
そして、ＳＯＩ層３０内において、実施の形態１と同様、Ｐ型ボディ領域３に隣接してドレイン側にＮ型ドレインオフセット拡散領域６及びＮ+型ドレイン拡散領域８が形成され、Ｎ+型ドレイン拡散領域８に電気的に接続してドレイン配線１３（図１２で模式的に示す）が設けられる。
【００４７】
一方、ＳＯＩ層３０内において、Ｐ型ボディ領域３に隣接してソース側にＰ+型ボディコンタクト拡散領域１７が形成される。そして、Ｐ+型ボディコンタクト拡散領域１７及び上部にゲート電極５が形成されないＰ型ボディ領域３の露出領域上にシリサイド層２０が形成され、シリサイド層２０に電気的に接続してソース配線１２（図１２で模式的に示す）が設けられる。
【００４８】
このように、実施の形態２では、ソース拡散領域を形成することなく、Ｎ型ドレインオフセット拡散領域６とシリサイド層２０との間にドレイン電流（ＭＯＳトランジスタの動作電流）を流すように構成している。すなわち、シリサイド層２０をソース領域として機能させることにより、ソース領域を別途形成しない分、集積度の向上を図ることができる。
【００４９】
Ｐ型ボディ領域３はシリサイド層２０及びＰ+型ボディコンタクト拡散領域１７を介して電位固定可能である。したがって、ソース配線１２によってボディ電位及びシリサイド層２０の電位をほぼ同電位に設定することができるため、寄生バイポーラ効果を抑制することにより高耐圧を維持できる。また、ソース配線１２のコンタクトはシリサイド層２０上の任意の位置に設ければ良いため、実施の形態１と同様、ソース配線１２の形成位置の自由度は高い。
【００５０】
さらに、実施の形態２の構造では、実施の形態１のようにゲート電極突出部５ａを余分に形成する必要がないため、実施の形態１以上の集積度の向上及び製造コストの低減化を図ることができる効果を奏する。
【００５１】
なお、実施の形態２の構造を得るための製造方法は、実施の形態１の製造方法（図５〜図１０）において、図８で示すヒ素イオン注入時にソース側全面を覆うようにフォトレジスト５７のパターンを変更して、ソース拡散領域が形成されないようにすることにより実現可能である。
【００５２】
＜実施の形態３＞
図１３はこの発明の実施の形態３であるＳＯＩ−ＬＤＭＯＳの１ユニット分の平面構造を示す平面図であり、図１４は図１３のＸ４−Ｘ４断面を示す断面図であり、図１５は図１３のＸ５−Ｘ５断面を示す断面図である。
【００５３】
これらの図に示すように、ゲート電極突出部５ａを含むゲート電極５の側面にサイドウォール酸化膜１５が形成された点、Ｐ型ボディ領域突出部３ａを除くＰ型ボディ領域３の表面内におけるサイドウォール酸化膜１５下の領域（Ｎ+型ソース拡散領域９近傍領域）にＮ型拡散領域１４を設けた点を特徴としている。
【００５４】
サイドウォール酸化膜１５の形成幅は０．１〜０．５μｍ、Ｎ型拡散領域１４の不純物濃度は（１×）１０17〜１０19ｃｍ-3程度ある。なお、他の構造は図１〜図３で示した実施の形態１のＳＯＩ−ＬＤＭＯＳと同様であるため、説明を省略する。
【００５５】
図１６〜図２０は実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。なお、図１６〜図２０で示す断面は、図１４と同様な図１３のＸ４−Ｘ４断面に相当する。以下、これらの図を参照してその製造手順について説明する。
【００５６】
まず、図５及び図６で示した実施の形態１の製造方法と同様にして、シリコン基板１、埋込み酸化膜２、Ｐ型ボディ領域３、ゲート酸化膜４、ゲート電極５、ＣＶＤ酸化膜５１、及び酸化膜５２を得る。
【００５７】
そして、図１６に示すように、フォトレジスト５３（図６参照）を除去後、熱処理によりＮ型不純物５４を活性化させることにより、Ｐ型ボディ領域３のドレイン側にＮ型ドレインオフセット拡散領域６を形成し、ソース拡散領域及びＮ型拡散領域相当部分に開口部６１Ｈを有する、パターニングされたフォトレジスト６１を形成しヒ素等をイオン注入することにより、ＳＯＩ層３０のソース拡散領域部分にＮ型不純物６０を注入する。
【００５８】
そして、図１７に示すように、フォトレジスト６１除去後、ＣＶＤ酸化膜の堆積と異方性エッチングによってゲート電極５（ゲート電極突出部５ａ含む）の側面にサイドウォール酸化膜１５を形成する。その後、ボディコンタクト形成領域に開口部５５Ｈを有する、パターニングされたフォトレジスト５５を形成しボロン等をイオン注入することにより、ＳＯＩ層３０のボディコンタクト形成領域にＰ型不純物５６を注入する。
【００５９】
その後、図１８に示すように、フォトレジスト５５を除去後、ドレイン拡散領域、ソース拡散領域となる部分に開口部５７Ｈを有する、パターニングされたフォトレジスト５７を形成後、フォトレジスト５７、ゲート電極５及びサイドウォール酸化膜１５をマスクとして、ヒ素等をイオン注入することにより、ＳＯＩ層３０内のドレイン拡散領域及びソース拡散領域部分にＮ型不純物５８を注入する。
【００６０】
そして、図１９に示すように、フォトレジスト５７を除去後、熱処理によるＰ型不純物５６並びにＮ型不純物５８及び６０の活性化により、Ｐ+型ボディコンタクト拡散領域７Ｂ、Ｎ+型ドレイン拡散領域８及びＮ+型ソース拡散領域９に加えＮ型拡散領域１４をそれぞれ形成し、全面を覆って酸化膜１６を形成する。なお、Ｎ型拡散領域１４はＮ型不純物６０の拡散によって形成され、Ｎ型不純物５８及び６０の拡散により形成されるＮ+型ソース拡散領域９に比べて不純物濃度を低く設定する。
【００６１】
その後、図９で示した実施の形態１の製造方法と同様にドレイン側を覆うようにパターニングされたフォトレジストを形成し、このフォトレジストをマスクとしてソース側に形成された酸化膜１６をエッチング除去する。
【００６２】
そして、図２０に示すように、コバルトやチタンなどシリコンと反応性の高い金属膜を表面に堆積し、４００〜６００℃の熱処理を行いシリコンと反応させることにより、シリサイド合金を設ける。この際、ゲート電極５の側面のサイドウォール酸化膜１５上及び上面のＣＶＤ酸化膜５１上にはシリサイドは形成されない。そして、未反応の金属膜をウェットエッチング等で除去することにより、Ｐ+型ボディコンタクト拡散領域７及びＮ+型ソース拡散領域９の表面上にのみシリサイド層１０を形成する。
【００６３】
その後、全面に絶縁膜（図示せず）を形成後、ゲート電極５、シリサイド層１０、Ｎ+型ドレイン拡散領域８へのコンタクト開口とゲート配線１１、ソース配線１２、ドレイン配線１３の形成処理が施されて、図１２で示す断面構造のＬＤＭＯＳが完成する。
【００６４】
実施の形態３のＳＯＩ−ＬＤＭＯＳは基本的特徴（ゲート電極突出部５ａ（Ｐ型ボディ領域突出部３ａ）を設けた点等）は実施の形態１と同様であるため、実施の形態１と同様の効果を奏する。
【００６５】
また、実施の形態１のＳＯＩ−ＬＤＭＯＳでは、シリサイド層１０がゲート酸化膜４に隣接して形成されるため、シリサイド反応でのストレスがゲート酸化膜４にダメージを与えて、ＭＯＳトランジスタ動作時におけるリーク特性を悪化させる危険性が高い。
【００６６】
これに対して、実施の形態３のＳＯＩ−ＬＤＭＯＳでは、ゲート酸化膜４，シリサイド層１０間にサイドウォール酸化膜１５が介挿される構造となり、自己整合的にシリサイド層１０とゲート酸化膜４とがサイドウォール酸化膜１５の形成幅分の距離を隔てた位置関係となるため、上記リーク特性が実施の形態１に比べて向上するという効果を奏する。
【００６７】
実施の形態３のようにサイドウォールを設けた構造ではＮ+型ソース拡散領域９がゲート電極５下のＰ型ボディ領域３であるチャネル領域に達していないときは、閾値電圧を比較的高く設定しないとオン状態にすることができず、動作時においてシリーズ抵抗が介挿した動作となる可能性がある。
【００６８】
しかし、ソース側のサイドウォール酸化膜１５下に形成されるＮ型拡散領域１４の存在により。上述した閾値電圧及びシリーズ抵抗の問題を効果的に抑制することができる。
【００６９】
また、Ｎ型拡散領域１４形成のため不純物注入のマスクが必要となるが、Ｎ型拡散領域１４は通常のＭＯＳトランジスタのエクステンション領域とほぼ同様な位置に形成されることから、通常のＭＯＳトランジスタを同じチップに形成するＩＣの場合には、通常のＭＯＳトランジスタのエクステンション領域形成用のマスクをＮ型拡散領域１４形成用のマスクとして用いることにより、製造コストの増加させることなくＮ型拡散領域１４を形成することができる。
【００７０】
＜実施の形態４＞
図２１はこの発明の実施の形態４であるＳＯＩ−ＬＤＭＯＳの断面構造を示す断面図である。
【００７１】
同図に示すように、ゲート電極５の側面にサイドウォール酸化膜１５が形成された点、サイドウォール酸化膜１５下のＰ型ボディ領域３の表面内にＮ型拡散領域１４を設けた点を特徴としている。
【００７２】
サイドウォール酸化膜１５の形成幅は０．１〜０．５μｍ、Ｎ型拡散領域１４の不純物濃度は（１×）１０17〜１０19ｃｍ-3程度ある。なお、他の構造は図１１及び図１２で示した実施の形態３のＳＯＩ−ＬＤＭＯＳと同様であるため、説明を省略する。
【００７３】
このように、実施の形態４では、ソース拡散領域を形成することなく、Ｎ型ドレインオフセット拡散領域６とシリサイド層１０との間にドレイン電流を流すように構成しているため、実施の形態２と同様、集積度の向上、寄生バイポーラ効果を抑制することによる高耐圧の維持効果を奏する。
【００７４】
さらに、実施の形態４のＳＯＩ−ＬＤＭＯＳでは、ゲート酸化膜４，シリサイド層１０間にサイドウォール酸化膜１５が介挿される構造となりため、実施の形態３と同様、ＭＯＳトランジスタのリーク特性が実施の形態３に比べて向上するという効果を奏する。
【００７５】
加えて、実施の形態３のようにゲート電極突出部５ａを余分に形成する必要がないため実施の形態１以上の集積度の向上を図ることができる効果を奏する。
【００７６】
実施の形態４のようにサイドウォールを設けた構造ではシリサイド層２０がゲート電極５下のＰ型ボディ領域３であるチャネル領域に達していないため、閾値電圧を比較的高く設定しないとオン状態にすることができず、動作時においてシリーズ抵抗が介挿した動作となる可能性がある。
【００７７】
しかし、ソース側のサイドウォール酸化膜１５下に形成されるＮ型拡散領域１４の存在により、上述した閾値電圧及びシリーズ抵抗の問題を効果的に抑制することができる。
【００７８】
なお、実施の形態４の構造を得るための製造方法は、実施の形態３の製造方法（図１６〜図２０）において、図１８で示すヒ素イオン注入時にソース側全面を覆うようにフォトレジスト５７をパターンを変更することにより実現可能である。
【図面の簡単な説明】
【００７９】
【図１】この発明の実施の形態１であるＳＯＩ−ＬＤＭＯＳの平面構造を示す平面図である。
【図２】図１のＸ１−Ｘ１断面を示す断面図である。
【図３】図１のＸ２−Ｘ２断面を示す断面図である。
【図４】実施の形態１であるＳＯＩ−ＬＤＭＯＳの２ユニット分の平面構造を示す平面図である。
【図５】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図６】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図７】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図８】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図９】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図１０】実施の形態１のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図１１】この発明の実施の形態２であるＳＯＩ−ＬＤＭＯＳの平面構造を示す平面図である。
【図１２】図１１のＸ３−Ｘ３断面を示す断面図である。
【図１３】この発明の実施の形態３であるＳＯＩ−ＬＤＭＯＳの平面構造を示す平面図である。
【図１４】図１３のＸ４−Ｘ４断面を示す断面図である。
【図１５】図１３のＸ５−Ｘ５断面を示す断面図である。
【図１６】実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図１７】実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図１８】実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図１９】実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図２０】実施の形態３のＳＯＩ−ＬＤＭＯＳの製造方法を示す断面図である。
【図２１】この発明の実施の形態４であるＳＯＩ−ＬＤＭＯＳの断面構造を示す断面図である。
【符号の説明】
【００８０】
３  Ｐ型ボディ領域、３ａ  Ｐ型ボディ領域突出部、５  ゲート電極、５ａ  ゲート電極突出部、６  Ｎ型ドレインオフセット拡散領域、７Ａ，７Ｂ，１７  Ｐ+型ボディコンタクト拡散領域、８  Ｎ+型ドレイン拡散領域、９  Ｎ+型ソース拡散領域、１０，２０  シリサイド層、１４  Ｎ型拡散領域、１５  サイドウォール酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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