(57)【要約】【課題】  高性能な半導体装置を提供する。【解決手段】  シリコン基板１に、素子分離膜３に囲まれた活性領域２ａが設けられる。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設け、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられる。またＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われる。この側壁膜６は、活性領域２ａの表面に設けられた溝６０を埋め込むとともに、溝６０と素子分離膜３との境界５０にまたがって設けられる。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が設けられる。【選択図】図２
2006120868.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記ベース層と前記素子分離膜との間に位置し、前記活性領域の表面に設けられた溝と、
前記溝に埋め込まれた第１の絶縁膜と、
前記エミッタ層および前記ベース層の側壁を覆う第２の絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記第２の絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられた引き出し電極と、
を備え、
前記導電膜の下に位置する前記第２の絶縁膜は、前記第１の絶縁膜と前記素子分離膜との境界の上にまたがって設けられていることを特徴とした半導体装置。
【請求項２】
前記溝は、前記ベース層と前記素子分離膜をマスクとして、自己整合的にエッチング形成されていることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜と前記第２の絶縁膜は、同一材料で一体的に形成されていることを特徴とした請求項１または２に記載の半導体装置。
【請求項４】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記ベース層と前記素子分離膜との間に位置し、前記活性領域の表面に設けられた不純物領域と、
前記エミッタ層および前記ベース層の側壁を覆う第２の絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記第２の絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられた引き出し電極と、
を備え、
前記活性領域は、導電型不純物を含む領域であって、前記不純物領域は、前記活性領域に逆導電型不純物を添加した領域であり、
前記導電膜の下に位置する前記第２の絶縁膜は、前記不純物領域と前記素子分離膜との境界にまたがって設けられていることを特徴とした半導体装置。
【請求項５】
前記導電膜は、前記エミッタ層に接して直線状に設けられ、且つ、その両端が、前記素子分離膜の上に設けられていることを特徴とした請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開２００２−１６０７７号公報  図２２および図２３を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図２２は、従来のバイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２３は、図２２における構成をＡ−Ａ’断面で示した断面図である。
【０００４】
埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜（素子分離膜）１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層１０８および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。
【０００５】
従来構造では、エミッタ層１０８、多結晶シリコン膜１１１、及び多結晶シリコン膜１１１の表面に形成されたチタンシリサイド膜１１３の寸法（面積）は、同じ大きさに形成され、且つ、エミッタ電極であるＡｌ−Ｓｉ合金１２１は、チタンシリサイド膜１１３の上面で接続するように形成される。したがって、エミッタ電極１２１とチタンシリサイド膜１１３との接続（コンタクト）は、トランジスタの活性領域１０２ａの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層１０８（多結晶シリコン膜１１１）の寸法幅Ｗよりも小さくなることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極（エミッタ層）の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ（半導体装置）を実現するには、この２つの相反する要求に応える必要がある。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、ベース層と素子分離膜との間に位置し、活性領域の表面に設けられた溝と、溝に埋め込まれた第１の絶縁膜と、エミッタ層およびベース層の側壁を覆う第２の絶縁膜と、エミッタ層に接し、且つ、エミッタ層、第２の絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、導電膜の下に位置する第２の絶縁膜は、第１の絶縁膜と素子分離膜との境界の上にまたがって設けられていることを特徴とする。
【０００９】
第２の絶縁膜が第１の絶縁膜と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【００１０】
さらに、ベース層と素子分離膜との間の活性領域の表面に、第１の絶縁膜で埋め込まれた溝を設けることにより、溝を設けない場合（その部分にコレクタ層（活性領域）が存在する場合）に比べて、溝を設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。
【００１１】
上記構成において、溝は、ベース層と素子分離膜をマスクとして、自己整合的にエッチング形成されていることが望ましい。このようにすることにより、コレクタ層（活性領域）表面の、ベース−コレクタ接合部以外の部分が除去され、コレクタ層（活性領域）に形成できる溝の大きさを最大とすることができるので、コレクタ寄生容量をさらに低減することができる。
【００１２】
また、ベース層をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、ベース層とコレクタ層の寸法幅を同じにすることができるため、高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
【００１３】
上記構成において、第１の絶縁膜と第２の絶縁膜が、同一材料で一体的に形成されていることが望ましい。このようにすることで、第１の絶縁膜と第２の絶縁膜とを同時に形成することができるので、製造工程を削減することができ、バイポーラトランジスタ（半導体装置）を低コストで提供することができる。
【００１４】
上記目的を達成するために、本発明に係るもう一つの半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、ベース層と素子分離膜との間に位置し、活性領域の表面に設けられた不純物領域と、エミッタ層およびベース層の側壁を覆う第２の絶縁膜と、エミッタ層に接し、且つ、エミッタ層、第２の絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、活性領域は、導電型不純物を含む領域であって、不純物領域は、活性領域に逆導電型不純物を添加した領域であり、導電膜の下に位置する第２の絶縁膜は、不純物領域と素子分離膜との境界にまたがって設けられていることを特徴とする。
【００１５】
第２の絶縁膜が不純物領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【００１６】
また、ベース層と素子分離膜との間の活性領域の表面に、導電型不純物を含有する活性領域に逆導電型不純物を添加した不純物領域を設けることにより、不純物領域を設けない場合（その部分が活性領域として存在する場合）に比べて、不純物領域を設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。
【００１７】
上記構成において、導電膜は、エミッタ層に接して直線状に設けられ、且つ、その両端が、素子分離膜の上に設けられていることが望ましい。このようにすることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積（エミッタ−ベース接合面積）は一定に加工されるため、安定した性能を有するバイポーラトランジスタ（半導体装置）を低コストで提供することができる。
【発明の効果】
【００１８】
本発明によれば、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２は、図１における構成をＡ−Ａ’断面で示した断面図である。
【００２０】
シリコン基板１に、ＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成され、さらに素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２が形成されている。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４の上には、エミッタ層として機能するｎ型拡散層５が形成されている。このｎ型拡散層５は、ＳｉＧｅ合金層４に、後述する多結晶シリコン膜７からｎ型不純物を拡散させて形成したものである。またＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられ、ＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６（通称サイドウォールと呼ばれる）で囲われている。この側壁膜６は、活性領域２ａの表面に設けられた溝６０を埋め込むとともに、溝６０と素子分離膜３との境界５０にまたがって位置している。さらにｎ型拡散層５の上には、多結晶シリコン膜７およびシリサイド膜８が形成されている。これら多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって形成されている。さらに多結晶シリコン膜７およびシリサイド膜８は、絶縁膜からなる側壁膜９で囲われている。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながる引き出し電極２１が形成されている。尚、ＳｉＧｅ合金層４は本発明の「ベース層」、側壁膜６は本発明の「第１の絶縁膜および第２の絶縁膜」、及び多結晶シリコン膜７は本発明の「導電膜」の一例である。
【００２１】
ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、側壁膜６で埋め込まれた溝６０を設けることにより、溝６０を設けない場合（その部分に活性領域２ａが存在する場合）に比べて、溝６０を設けた分の容量を削減することができるので、ベース層（ＳｉＧｅ合金層４）とコレクタ層（活性領域２ａ）との間のコレクタ寄生容量を低減することができる。
【００２２】
さらに、側壁膜６が溝６０と素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上に、エミッタ層（ｎ型拡散層５）につながる多晶シリコン膜７を設けることが可能となる。すなわち、本発明の第１実施形態の構成により、エミッタ層の直上に引き出し電極２１を設けなくても、多結晶シリコン膜７と引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
【００２３】
図３〜図１３は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２４】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、活性領域２ａ（コレクタ層２）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する（図示せず）。
【００２５】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４をエピタキシャル成長させる。ＳｉＧｅ合金層４の膜厚は、８０ｎｍ程度とする。ここで、ＳｉＧｅ合金層４は、活性領域２ａの上では、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成されてエピタキシャルＳｉＧｅ層となるが、素子分離膜３の上では、多結晶化して多結晶ＳｉＧｅ層となる。
【００２６】
ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、表面側（後にエミッタ層が形成される側）からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、表面側で実質的に０％程度とし、活性領域２ａ（コレクタ層２）と接する側で１５％から２０％程度とするのが好ましい。
【００２７】
また、ＳｉＧｅ合金層４の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２８】
（工程３：図５参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、ＳｉＧｅ合金層４の不要な部分を除去する。この際、後述する側壁膜６が形成される部分の活性領域２ａが露出することになるが、その露出量は５０ｎｍ程度となるように、レジストパターン寸法を調整している。
【００２９】
（工程４：図６参照）  引き続き、ドライエッチングにより、レジストパターン（ＳｉＧｅ合金層４のパターン）と素子分離膜３をマスクとして、自己整合的に活性領域２ａをエッチングして溝６０を形成する。溝６０の深さは、エッチング時間により任意に設定することができるが、例えば、１００ｎｍ程度とする。
【００３０】
この工程４では、自己整合的に溝６０をエッチング形成しているため、コレクタ層２（活性領域２ａ）表面の、ベース−コレクタ接合部以外の部分が除去され、コレクタ層２（活性領域２ａ）に形成できる溝６０の大きさを最大とすることができる。また、活性領域２ａと、ＳｉＧｅ合金層４を加工するためのレジストパターンとの間で、位置の合わせずれが発生した場合でも、ＳｉＧｅ合金層４とコレクタ層２（活性領域２ａ）の寸法幅を同じとすることができる。
【００３１】
（工程５：図７参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、溝６０を埋め込むとともに、ＳｉＧｅ合金層４の周囲にサイドウォールと呼ばれるシリコン酸化膜からなる側壁膜６を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６は、後工程で形成する多結晶シリコン膜７の下に位置する部分においては、少なくとも溝６０と素子分離膜３との境界５０の上にまたがるように形成している。
【００３２】
なお、工程２において、ＳｉＧｅ合金層４の上にシリコン窒化膜を形成し、側壁膜６を形成した後にシリコン窒化膜のみを選択的に除去することで、側壁膜６の上部がＳｉＧｅ合金層４の上面（この部分は、後述するｎ型拡散層５の上面に相当する）より上側に位置するように形成してもよい。こうすることで、側壁膜６を形成する際のエッチバック法での製造バラツキにより、側壁膜６が過度にエッチバックされた場合においても、側壁膜６の上部がＳｉＧｅ合金層４（ｎ型拡散層５）の上面より上側に位置することにより、上側に位置する側壁膜６の分だけ過度のエッチングに耐えることができ、ＳｉＧｅ合金層４の側壁が露出するのを抑制できる。
【００３３】
（工程６：図８参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１１を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、２００ｎｍ程度とし、シリコン窒化膜１１の膜厚は、１００ｎｍ程度とする。
【００３４】
（工程７：図９参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１１および多結晶シリコン膜７の順にエッチング加工する。尚、図１に示すように、多結晶シリコン膜７は、後述するエミッタ層（ｎ型拡散層５）に接して直線状に設けられ、且つ、その両端が素子分離膜３の上に設けられているので、レジストパターンの位置合せずれが発生した場合でも、活性領域２ａ上の多結晶シリコン膜７の面積（エミッタ−ベース接合面積）を一定に加工することができる。
【００３５】
また、従来構造では、図２２および図２３に示したように、エミッタ層１０８は活性領域１０２ａ内に形成され、さらにエミッタ層１０８と多結晶シリコン膜１１１の面積（寸法）は同じ大きさに形成されるので、微小な面積のエミッタ層１０８を形成するには、対応する多結晶シリコン膜１１１をピラー形状（柱状形状）に加工せざるを得ない。これに対して、本発明の第１実施形態では、エミッタ層上の多結晶シリコン膜７を直線状に加工するため、従来構造のように多結晶シリコン膜１１１をピラー形状（柱状形状）に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。
【００３６】
（工程８：図１０参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１１および多結晶シリコン膜７の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。
【００３７】
（工程９：図１１参照）  熱処理を行って、多結晶シリコン膜７のｎ型不純物をＳｉＧｅ合金層４の中に拡散させ、ｎ型拡散層５を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３８】
（工程１０：図１２参照）  熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜（図示せず）およびシリコン窒化膜１１を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜１１についても同時に除去している。
【００３９】
（工程１１：図１３参照）  多結晶シリコン７の表面および外部ベース層として機能するｐ＋拡散層（図示せず）の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８を形成する。このシリサイド膜８のシート抵抗値は、５Ω／□程度であり、従来のｐ＋拡散層のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極４１（図示せず）との間に発生する寄生抵抗を下げることができる。
【００４０】
尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００４１】
（工程１２：図２参照）  プラズマＴＥＯＳ膜等の層間絶縁膜１０を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部３１（図示せず）、ベース電極部４１（図示せず）、及びエミッタ電極部２１のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）を製造する。
【００４２】
以下に、多結晶シリコン膜７の下に位置する側壁膜６を溝６０と素子分離膜３との境界５０にまたがって設ける理由について、側壁膜６で埋め込まれた溝６０の部分が活性領域２ａの状態である場合の図１４（ａ）〜（ｄ）を用いて説明する。図１４（ａ）は、従来構造において側壁膜６を設けずに多結晶シリコン膜７を素子分離膜３にまで設けた場合、図１４（ｂ）は、活性領域２ａと素子分離膜３との境界５０が側壁膜６の外側に位置する場合、図１４（ｃ）は、境界５０が側壁膜６の内側（境界５０がＳｉＧｅ合金層４の下側）に位置する場合、及び図１４（ｄ）は、境界５０が側壁膜６の下側に位置する場合、それぞれの素子断面概略図である。
【００４３】
図１４（ａ）および（ｂ）の場合、多結晶シリコン膜７とコレクタ層２（活性領域２ａ）が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。
【００４４】
図１４（ｃ）の場合、素子分離膜３の上に設けられたＳｉＧｅ合金層４は、ベース層として機能するエピタキシャルＳｉＧｅ合金層４とは膜質が異なり、多結晶化した多結晶ＳｉＧｅ層４ａとして形成される。このため、この多結晶ＳｉＧｅ層４ａ部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。尚、この現象は、ＳｉＧｅ合金層形成時の一般的な特徴であり、活性領域２ａのようなエピタキシャル下地（単結晶下地）上では、下地の結晶性を継承して成膜されるためＳｉＧｅ合金層はエピタキシャルＳｉＧｅ合金層となるが、単結晶以外の下地、例えば素子分離膜３のような絶縁膜下地では、下地に結晶性がないので結晶成長（エピタキシャル成長）できず、ＳｉＧｅ合金層は多結晶ＳｉＧｅ層となることに起因している。
【００４５】
これらに対して、図１４（ｄ）の場合、多結晶シリコン膜７とコレクタ層（活性領域２ａ）との間には側壁膜６が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するＳｉＧｅ合金層部分は、すべてコレクタ層（活性領域２ａ）の上に形成されているため、多結晶ＳｉＧｅ層に起因するエミッターコレクタ短絡不良は発生しない。
【００４６】
以上のように、活性領域２ａと素子分離膜３との境界５０が側壁膜６の下側に位置する場合にのみ、多結晶シリコン膜７を素子分離膜３にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ（半導体装置）を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。
（第２実施形態）
図１５は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成を示した断面図である。第１実施形態では、側壁膜６を同一材料で一体的に形成していたが、この第２実施形態では、溝６０を埋め込む絶縁膜６ｂと、ＳｉＧｅ合金層４およびｎ型拡散層５の側壁を囲う側壁膜６ａとをそれぞれ形成している。尚、絶縁膜６ｂは本発明の「第１の絶縁膜」、側壁膜６ａは本発明の「第２の絶縁膜」の一例である。
【００４７】
絶縁膜６ｂは、リンやボロンをドープしたシリコン酸化膜（例えば、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜）を５０ｎｍ程度成膜し、続いてドライエッチングを用いて全面エッチバックすることにより成膜する。この時、リンやボロンをドープしたシリコン酸化膜は、ドープしていないシリコン酸化膜に比べ成膜時の流動性が高いので、ボイド（空隙）の発生なしに溝６０を埋め込んで形成することができる。
【００４８】
また、絶縁膜６ｂには、ドープしていないシリコン酸化膜や、シリコン窒化膜などの絶縁膜を用いることも可能である。
【００４９】
側壁膜６ａは、第１実施形態と同様、ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲を囲うように形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６aは、多結晶シリコン膜７の下に位置する部分においては、少なくとも絶縁膜６ｂと素子分離膜３との境界５０の上にまたがるように形成する。
【００５０】
ここで、側壁膜６ａと絶縁膜６ｂとは、同じシリコン酸化膜を用いて形成してもよい。
【００５１】
上記第２実施形態の構成により、ＳｉＧｅ合金層４とコレクタ層２（活性領域２ａ）との接合容量を低減できるとともに、エミッタ層５の直上に引き出し電極２１を設けなくても、多結晶シリコン膜７と引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
（第３実施形態）
第１および第２実施形態では、活性領域の表面に溝を設け、この溝を絶縁膜で埋め込む構成としたが、溝を設けない構造とすることも可能である。
【００５２】
図１６は、本発明の第３実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成を示した断面図である。第１実施形態と異なる箇所は、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、導電型不純物を含有する活性領域２ａに対して逆導電型不純物をさらに添加した不純物領域６ｃが設け、その上に側壁膜６ａが設けられていることである。
【００５３】
側壁膜６ａが不純物領域６ｃと素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層２（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上にまで、エミッタ層５につながる多結晶シリコン７膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【００５４】
また、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に、導電型不純物を含有する活性領域２ａに逆導電型不純物を添加した不純物領域６ｃを設けることにより、不純物領域６ｃを設けない場合（その部分が活性領域２ａとして存在する場合）に比べて、不純物領域６ｃを設けた分の容量を削減することができる。このため、ベース層とコレクタ層（活性領域）との間のコレクタ寄生容量を低減することができる。
【００５５】
図１７〜図２１は、本発明の第３実施形態による半導体装置の製造プロセスの特徴的な工程を説明するための断面図である。尚、特徴工程以外の製造プロセスは、本発明の第１実施形態と同様であり、第１実施形態との相違点を中心に説明する。
【００５６】
（工程２ａ：図１７参照）  第１実施形態の工程１と工程２を経て、ＳｉＧｅ合金層４を形成した後、引き続き、ＳｉＧｅ合金層４の上に、ＣＶＤ法を用いてシリコン窒化膜１２を成膜する。膜厚は１００ｎｍ程度とする。
【００５７】
（工程３ａ：図１８参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１２およびＳｉＧｅ合金層４の不要な部分を順に除去する。この際、後述する不純物領域６ｃが形成される部分の活性領域２ａが露出することになるが、その露出量は５０ｎｍ程度となるように、レジストパターン寸法を調整している。
【００５８】
（工程４ａ：図１９参照）  引き続き、ＳｉＧｅ合金層４のパターンと素子分離膜３をマスクとして、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、活性領域２ａ表面に不純物領域６ｃを形成する。イオン注入条件は、例えばＢＦ２を７０ｋｅＶの加速エネルギーで、３×１０１５ｃｍ−２の注入量とする。
【００５９】
この不純物領域６ｃは、活性領域２ａに含まれる導電型不純物（第３実施形態ではｎ型不純物：Ｐ）に対して、逆導電型不純物（第３実施形態ではｐ型不純物：Ｂ）を添加することで形成される。
【００６０】
（工程５ａ：図２０参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲にシリコン酸化膜からなる側壁膜６ａを形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は１００ｎｍ程度とする。尚、この側壁膜６ａは、多結晶シリコン膜７の下に位置する部分においては、少なくとも不純物領域６ｃと素子分離膜３との境界５０の上にまたがるように形成している。
【００６１】
（工程５ｂ：図２１参照）  燐酸を用いたウエットエッチングにより、シリコン窒化膜１２のみを選択的に除去する。この結果、側壁膜６ａの上部がＳｉＧｅ合金層４の上面（この部分は、後述するｎ型拡散層５の上面に相当する）より上側に位置するように形成される。ここで、側壁膜６ａの上部への突出部７０の突出量は、シリコン窒化膜１２を成膜する膜厚を増減させることで任意に制御することができる。
【００６２】
このようにすることで、側壁膜６ａを形成する際のエッチバック法での製造バラツキにより、側壁膜６ａが過度にエッチバックされた場合においても、側壁膜６ａの上部がＳｉＧｅ合金層４（ｎ型拡散層５）の上面より上側に位置することにより、上側に位置する側壁膜６ａの分だけ過度のエッチングに耐えることができ、ＳｉＧｅ合金層４の側壁が露出するのを抑制できる。
【００６３】
上記した工程５ｂ以降は、第１実施形態と同様の工程（工程６〜工程１２）を経て、図１６に示すようなＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）が製造される。
【００６４】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る半導体装置を説明するための主要な構成を示す上面図（レイアウト図）である。
【図２】本発明の第１実施形態に係る半導体装置を説明するための断面図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１４】側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。
【図１５】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１６】本発明の第３実施形態に係る半導体装置を説明するための断面図である。
【図１７】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１８】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１９】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２０】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２１】本発明の第３実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図２２】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図（レイアウト図）である。
【図２３】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【符号の説明】
【００６６】
１  ｐ型シリコン基板
２、２ａ  コレクタ層（活性領域）
３  素子分離領域（ＳＴＩ）
４  シリコンゲルマニウム（ＳｉＧｅ）合金層
５  ｎ型拡散層（エミッタ層）
６  絶縁膜からなる側壁膜
７  多結晶シリコン膜
８  シリサイド膜
９  シリコン酸化膜からなる側壁膜（サイドウォール）
１０  層間絶縁膜
２１  引き出し電極
５０  活性領域と素子分離膜との境界
６０  溝
【図１】
2006120868.tif 000003
【図２】
2006120868.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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