(57)【要約】【課題】  高速にデータ転送する半導体回路の試験時に、半導体回路と半導体回路試験との伝播遅延時間が出力データのサイクルタイムより長くなると、サイクルタイムを越えてサーチする必要があり、サーチ時間が長くなるという問題がある。【解決手段】  被試験半導体回路からの出力データを受ける半導体回路試験装置に複数の論理比較器を設ける。それぞれの論理比較器に対し、任意の出力サイクルで出力されるデータの期待値をそれぞれ１出力サイクル毎に遅らせて入力させ、それぞれの論理比較器で出力データと、それぞれの期待値とが一致しているかを判定する。さらに比較結果判定回路にて試験パターンの全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出し、該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体回路が良品であることを判定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体回路の試験方法において、ｍ個（ｍは２以上の整数）の論理比較器により、ｎ（１以上の整数）サイクル目の出力データと、ｍ個の期待値とを比較し、一致・不一致を判定することを特徴とする半導体回路の試験方法。
【請求項２】
前記ｍ個の期待値は、（ｎ―ｍ−１）サイクル目からｎサイクル目までの期待値であり、前記（ｎ−ｍ−１）がゼロ以下の場合には、期待値は存在せず、論理比較しないことを特徴とする請求項１に記載の半導体回路の試験方法。
【請求項３】
前記ｎサイクル目の出力データはストローブ信号に同期して出力され、前記ｍ個の期待値と論理比較されることを特徴とする請求項１に記載の半導体回路の試験方法。
【請求項４】
前記ｍ個の期待値は期待値データ発生回路により、それぞれが１出力サイクルタイムずつ遅れて、発生されることを特徴とする請求項１に記載の半導体回路の試験方法。
【請求項５】
前記論理比較器は前記出力データと前記期待との比較結果を比較結果判定回路に送り、該比較結果判定回路は前記比較結果が全てのサイクルにおいて一致している論理比較器を検出することを特徴とする請求項１に記載の半導体回路の試験方法。
【請求項６】
半導体回路試験装置において、ｎ（１以上の整数）サイクル目の出力データと、ｍ個（ｍは２以上の整数）の期待値とを比較し、一致・不一致を判定するｍ個の論理比較器を備えことを特徴とする半導体回路試験装置。
【請求項７】
前記ｍ個の期待値を発生させる期待値データ発生回路をさらに備えたことを特徴とする請求項６に記載の半導体回路試験装置。
【請求項８】
ストローブ信号に同期して前記出力データを出力するコンパレータをさらに備えたことを特徴とする請求項６に記載の半導体回路試験装置。
【請求項９】
前記論理比較器からの比較結果を入力され、前記比較結果が全てのサイクルにおいて一致している論理比較器を検出する比較結果判定回路をさらに備えたことを特徴とする請求項６に記載の半導体回路試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路試験装置に係り、特に被試験半導体回路からの出力データが適正であるかを判定する半導体回路試験装置及び試験方法に関する。
【背景技術】
【０００２】
半導体回路試験装置は、試験対象物である半導体回路に各種の試験信号を入力し、入力された試験パターンに対する半導体回路からの出力データを、期待値と比較することによって半導体回路の良否を判定する。
【０００３】
これらの半導体回路試験装置に関していくつかの先行特許文献がある。特許文献１では、出力データと期待値とを比較し、その比較結果を複数の異なる時刻のストローブ信号によりラッチ判定することで、アクセスタイムの等級分けを行っている。
【０００４】
特許文献２の半導体回路試験装置は、１クロックサイクルにそれぞれ個別に動作するそれぞれ４個の期待値発生回路と比較回路を備えている。１クロックサイクルに出力される４個の出力データを、クロックを４分周したストローブ信号により４個の出力データを個別データとしてそれぞれラッチする。また４つの期待値発生回路から４個の期待値を発生させる。それぞれの比較回路において、この４個の出力データと４個の期待値を比較判定することで４倍のクロック周波数で動作させている。
【０００５】
特許文献３には半導体回路内部でストローブパルスをさらに複数のストローブパルスとして遅延させ、遅延されたストローブ信号により出力データをラッチし、それぞれの比較回路によりそれぞれの出力データと１つの期待値とを比較判定することでタイミング精度を向上させている。
【０００６】
上記したように現在の半導体回路試験装置においては、ストローブ信号のタイミングを変更できるストローブ範囲においては、期待値としては１つのデータのみが発生される。一方、半導体回路が１ＧＨｚ以上に高速化されたデータ転送速度を有する場合には、出力データが出力されるサイクルタイムは短くなっている。このために、送信側と受信側とを結ぶ配線の伝播遅延量が出力データのサイクルタイムより大きくなる場合がある。
【０００７】
このように配線の伝播遅延量が出力データのサイクルタイムより大きい場合において、送信側及び受信側がともに半導体回路の場合にはデータを受け取る側の半導体回路において自己でデータを受け取るタイミングを最適化する手段をとる方法がある。その場合、データを出力する半導体回路の出力タイミングはある許容された範囲内であれば良い。しかし、そのある許容された範囲内のタイミングにデータを出力する半導体回路を試験するためには、半導体回路試験装置において、個々に特性の異なる半導体回路に対して出力タイミングがどこに存在するかを判定するために、タイミングを変更して、出力サイクルタイムを超えて繰り返し試験を行う必要があり、試験時間が増大するという問題がある。
【０００８】
以下に、これらの問題につき説明する。図６に従来の半導体回路試験装置のブロック図、図７に従来の半導体回路試験装置の動作を示すタイムチャートを示す。被試験半導体回路１に、半導体回路試験装置１０の試験パターン発生器からの試験パターンが供給され、被試験半導体回路１の出力ピン２から出力データが出力される。出力データはコンパレータ３に入力され、ストローブ信号４に同期して論理比較器７に出力される。論理比較器７は半導体回路の出力データと期待値データ発生回路５からの期待値６とを比較し、一致しているかどうかを判定する。比較結果判定回路９は一致・不一致により良否を判定する。
【０００９】
これらの動作におけるタイムチャートを示す図７においては、半導体回路１から半導体回路試験装置１０のコンパレータ３までの伝播遅延量は出力データのサイクルタイムよりも大きく、２サイクル目で入力されている。またここではストローブ信号のタイミングステップ及びその範囲（ステップ回数に相当）は指定できる。出力データのタイミングをサーチする場合には、まずストローブタイミングとして最初のストローブタイミング（１）で出力データと期待値とを比較する。次に指定したステップでストローブ信号を遅らせたストローブタイミング（２）で出力データと期待値とを比較する。これらのサーチを繰り返すことで、出力データの出力タイミングを判定する。
【００１０】
図７においては出力データのサイクルタイムを超えているため、最初のサイクルタイムでｉ回のサーチを行い、次のサイクルタイムまで繰り返しサーチする。２つ目のサイクルタイムのストローブタイミング（ｉ＋ｋ）回のサーチ結果で出力データと期待値が一致している。
【００１１】
このときのサーチ回数は１つの出力サイクルタイムを超えて、２つ目の出力サイクルタイムにおいて、出力データと期待値とが比較され一致することになり、（ｉ＋ｋ）回のサーチが繰り返され、サーチする時間が長くなる。このように、配線の伝播遅延量が出力データのサイクルタイムよりも大きい場合には、サイクルタイムを越えてサーチされるためにサーチ回数（試験時間）が増加するという問題がある。
【００１２】
【特許文献１】特開昭６１−０２２５００号公報
【特許文献２】特開平０４−２３８２７４号公報
【特許文献３】実開平０６−００７０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記したように、高速にデータ転送する半導体回路を試験する半導体回路試験装置においては、出力データのサイクルタイムよりも半導体回路と半導体回路試験装置との配線伝播遅延量が大きい場合がある。この場合には、被試験半導体回路のデータ出力タイミングをサーチする際、タイミングをずらして、伝播遅延量までの多数回のサーチ（試験）を繰り返すことから、試験時間が長くなるという問題がある。
【００１４】
本発明の課題は、上記問題点に鑑み、ステップ間隔を短くして高精度に、しかもサーチ回数が少なく短時間に検査できる半導体回路の試験方法及び半導体回路試験装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願の半導体回路の試験方法、ｍ個（ｍは２以上の整数）の論理比較器により、ｎ（１以上の整数）サイクル目の出力データと、ｍ個の期待値とを比較し、一致・不一致を判定することを特徴とする。
【００１６】
本願の半導体回路の試験方法においては、前記ｍ個の期待値は、（ｎ―ｍ−１）サイクル目からｎサイクル目までの期待値であり、前記（ｎ−ｍ−１）がゼロ以下の場合には、期待値は存在せず、論理比較しないことを特徴とする。
【００１７】
本願の半導体回路の試験方法においては、前記ｎサイクル目の出力データはストローブ信号に同期して出力され、前記ｍ個の期待値と論理比較されることを特徴とする。
【００１８】
本願の半導体回路の試験方法においては、前記ｍ個の期待値は期待値データ発生回路により、それぞれが１出力サイクルタイムずつ遅れて、発生されることを特徴とする。
【００１９】
本願の半導体回路の試験方法においては、前記論理比較器は前記出力データと前記期待との比較結果を比較結果判定回路に送り、該比較結果判定回路は前記比較結果が全てのサイクルにおいて一致している論理比較器を検出することを特徴とする。
【００２０】
本願の半導体回路試験装置は、ｎ（１以上の整数）サイクル目の出力データと、ｍ個（ｍは２以上の整数）の期待値とを比較し、一致・不一致を判定するｍ個の論理比較器を備えことを特徴とする。
【００２１】
本願の半導体回路試験装置においては、前記ｍ個の期待値を発生させる期待値データ発生回路をさらに備えたことを特徴とする。
【００２２】
本願の半導体回路試験装置においては、ストローブ信号に同期して前記出力データを出力するコンパレータをさらに備えたことを特徴とする。
【００２３】
本願の半導体回路試験装置においては、前記論理比較器からの比較結果を入力され、前記比較結果が全てのサイクルにおいて一致している論理比較器を検出する比較結果判定回路をさらに備えたことを特徴とする。
【発明の効果】
【００２４】
半導体回路の試験時において被試験半導体回路の出力データが適正であるかどうかを効率良く判定するために、被試験半導体回路からの出力データを受けた半導体回路試験装置に複数の論理比較器を設ける。それぞれの論理比較器に対し、任意の出力サイクルで出力されるデータの期待値をその任意の出力サイクルに対して、それぞれ１サイクル遅らせて入力させ、それぞれの論理比較器で出力データが期待値と一致しているかを判定する。これらの構成とすることで、同一サイクルで１つの出力データに対して、複数の期待値とを論理比較することができ、少ないサーチ回数により、短い時間で試験できる試験方法及び半導体回路試験装置が得られる。
【発明を実施するための最良の形態】
【００２５】
本発明について、図面を参照して詳細に説明する。
【実施例１】
【００２６】
実施例１として、図１、図２及び図３を用いて説明する。図１に半導体回路試験装置のブロック図、図２に半導体回路試験装置の動作のタイムチャート、図３に応用例としての半導体回路試験装置の動作のタイムチャートを示す。
【００２７】
図１のように被試験半導体１の出力ピン２とコンパレータ３が接続されている。コンパレータ３ではストローブ信号４のタイミングで出力データが任意のレベルに対しHighかLowかを判定する。コンパレータ３はさらに論理比較器７１，７２へ接続されている。また、論理比較器７１，７２には期待値データ発生回路５１で発生させた期待値を出力サイクルＮの期待値６１と出力サイクルＮ−１の期待値６２に分配された信号がそれぞれ接続されている。
【００２８】
論理比較器７１，７２ではコンパレータ３からの出力データのHigh、Lowの判定結果と期待値６１，６２のHigh、Lowが一致しているかどうかを比較する。さらに論理比較器７１，７２は比較結果判定回路９１へ接続され、比較結果判定回路９１では論理比較器７１，７２のうちどちらの論理比較器で被試験半導体１の出力と期待値が一致しているかを検出する。
【００２９】
この動作タイムチャートを、図２を参照して説明する。出力ピン２から出力サイクルタイム１〜ｎに対して、それぞれデータＡ，データＢ、データＣ、・・・、が連続して出力され、半導体回路１と半導体回路試験装置１０との配線を経由して、コンパレータ３にデータＡ，データＢ、データＣ、・・・、が連続して入力される。コンパレータ３はストローブ信号４のタイミングにより順次データを論理比較器７１、７２に出力する。論理比較器７１の期待値６１には該当するサイクルにおける期待値が入力され、論理比較器７２の期待値６２には該当するサイクルの１つ前のサイクルにおける期待値が入力される。
【００３０】
１番目のサイクルではサイクル１の期待値データＡが期待値６１に入力され、コンパレータ３にてストローブ信号４のタイミングで判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。一つ前のサイクルの期待値がないため論理比較器７２では判定を行わない。２番目のサイクルではサイクル２の期待値データＢが期待値６１に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。同時に1つ前のサイクルの期待値データＡが期待値６２に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７２で比較する。３番目以降のサイクルにおいても、該当サイクルの期待値が期待値６１に入力され、該当サイクルの一つ前のサイクルにおける期待値が期待値６２に入力され、コンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとをそれぞれ論理比較器７１，７２で比較する。
【００３１】
論理比較器７１，７２からのそれぞれの比較結果８１，８２は比較結果判定回路９に入力され、全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出する。該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体が良品であることを判定する。いずれの論理比較器も出力データと期待値が一致しない場合、ストローブ信号４のタイミングを任意の範囲内で変更して再度試験を行い、被試験半導体が良品と判定されるまで繰り返す。
【００３２】
ストローブ信号４のタイミング（１）においては、コンパレータ３に入力された出力データと論理比較器７１、７２に入力される期待値６１，６２とはいずれも一致しないため。ストローブ信号４のタイミングを順次指定された時間分遅らせて、再度試験を行う。これらの試験が繰り返され、ストローブタイミング（ｇ）の試験において、コンパレータ３の出力データと期待値６２とが一致する。ストローブタイミング（ｇ）の試験においては、論理比較器７２はサイクル２においてはデータＡ、サイクル３においてはデータＢ、サイクル４においてはデータＣがそれぞれ論理比較し、一致していることを比較結果８２として比較結果判定回路９１に送る。
【００３３】
比較結果判定回路９１はすべてのサイクルにおいて出力データと期待値が一致している論理比較器７２を検出し、ストローブタイミング（ｇ）において、被試験半導体回路が良品であることを判定できる。ここで、ストローブタイミング（ｇ）は出力データのサイクルタイムとしては１サイクル目であり、従来例のストローブタイミング（ｉ＋ｋ）は２サイクル目であることと比較して繰り返し試験回数が半分になり、試験時間が短縮される。本実施例においては半導体回路と半導体回路試験装置間の配線遅延は出力サイクルタイムの１サイクル以上あることで１サイクルおくれた期待値６２が出力データと一致していることになる。
【００３４】
さらに、これらの応用例として、半導体回路と半導体回路試験装置間の配線遅延は出力サイクルタイムの３サイクル以上であり、４サイクル目でコンパレータ３に入力された場合につき図３を用いて説明する。
【００３５】
まず、最初にストローブ４のタイミング（１）として試験が行われる。出力データと期待値とが一致しないため、順次ストローブのタイミングを遅らせ、例えばストローブタイミング（ｆ）においても試験が行われる。しかしストローブタイミング（ｆ）においても出力データと期待値が一致しないため、さらに、ストローブタイミングを遅らせ試験が行われる。１つの出力サイクルタイムまでにｉ回の試験が行われる。
【００３６】
次に、出力サイクルの２サイクル目のサーチは行わないで、出力サイクルの３サイクル目からのサーチを行う。出力３サイクル目のサーチ回数（ｉ＋ｋ）回目において、出力データと期待値６２が一致することになる。またこの場合は試験の最終サイクルとしては最終の出力データが判定されるように必要に応じて延長される。
【００３７】
したがって伝播遅延量が大きく４サイクル目まで遅延された場合においても、従来例においては、サーチ回数（３ｉ＋ｋ）回必要であるが、本願の構成によればサーチ回数は（ｉ＋ｋ）回で半導体回路の出力の判定が行われることで試験時間が短縮できる。
【００３８】
本実施例においては、２個の論理比較器を設け、比較回路の期待値として該当サイクルの期待値と、１つ前のサイクルの期待値とする。２つの論理比較器において出力データと期待値とを比較し期待値と出力データとの一致・不一致とを比較判定する。２個の論理比較器を設けることでｎ番目のサイクルにおいては、ｎサイクル目の期待値とｎ―１サイクル目の期待値とを同時に比較判定することができる。２つのサイクルの期待値と出力データとの比較判定することで繰り返し試験の回数が半分となり試験時間が短縮できる。本願の構成とすることで試験時間の短い試験方法、及びその試験方法を用いた半導体回路試験装置が得られる。
【実施例２】
【００３９】
実施例２として、図４、図５を用いて説明する。図４に半導体回路試験装置のブロック図、図５に半導体回路試験装置の動作のタイムチャートを示す。本実施例においては、実施例１の論理比較器をさらに多重化し、４個の論理比較器を備えた実施例である。図４の半導体回路試験装置１０は、論理比較器は７１，７２，７３，７４の４個を備え、各論理比較器に入力される期待値はＮサイクル、Ｎ−１サイクル、Ｎ−２サイクル、Ｎ−３サイクルの期待値である。
【００４０】
図４に示すように被試験半導体１の出力ピン２とコンパレータ３が接続されている。コンパレータ３ではストローブ信号４のタイミングで出力データが任意のレベルに対しHighかLowかを判定する。コンパレータ３はさらに論理比較器７１，７２、７３，７４へ接続されている。また、論理比較器７１，７２、７３，７４には期待値データ発生回路５２で発生させた期待値を出力サイクルＮの期待値６１と、出力サイクルＮ−１の期待値６２と、出力サイクルＮ−２の期待値６３と、出力サイクルＮ−３の期待値６４に分配された信号がそれぞれ接続されている。論理比較器７１，７２、７３，７４ではコンパレータ３でのHigh、Lowの判定結果と期待値６１，６２、６３，６４のHigh、Lowが一致しているかどうかを比較する。
【００４１】
さらに、論理比較器７１，７２，７３，７４は比較結果判定回路９２へ接続され、比較結果判定回路９２では論理比較器７１，７２，７３，７４のうちどちらの論理比較器で被試験半導体回路１の出力と期待値が一致しているかを検出する。
【００４２】
この動作タイムチャートを、図５を参照して説明する。出力ピン２から出力サイクルタイム１〜ｎに対して、それぞれデータＡ，データＢ、データＣ、・・・、が連続して出力され、半導体回路１と半導体回路試験装置１０との配線を経由して、コンパレータ３にデータＡ，データＢ、データＣ、・・・・、が連続して入力される。コンパレータ３はストローブ信号４のタイミングによりデータを論理比較器７１、７２、７３，７４に出力する。論理比較器７１の期待値６１には該当するサイクルにおける期待値が入力され、論理比較器７２の期待値６２には該当するサイクルの１つ前のサイクルにおける期待値が入力され、論理比較器７３の期待値６３には該当するサイクルの２つ前のサイクルにおける期待値が入力され、論理比較器７４の期待値６４には該当するサイクルの３つ前のサイクルにおける期待値が入力される。
【００４３】
１番目のサイクルではサイクル１の期待値データＡが期待値６１に入力され、コンパレータ３にてストローブ信号４のタイミングで判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。期待値がないため論理比較器７２、７３，７４では判定を行わない。２番目のサイクルではサイクル２の期待値データＢが期待値６１に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。同時に1つ前のサイクルの期待値データＡが期待値６２に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７２で比較する。期待値がないため論理比較器７３，７４では判定を行わない。
【００４４】
３番目のサイクルではサイクル３の期待値データＣが期待値６１に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。同時に1つ前のサイクルの期待値データＢが期待値６２に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７２で比較する。また２つ前のサイクルの期待値データＡが期待値６３に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７３で比較する。論理比較器７４では期待値が入力されていないため判定は行わない。
【００４５】
４番目のサイクルではサイクル４の期待値データＤが期待値６１に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７１で比較する。1つ前のサイクルの期待値データＣが期待値６２に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７２で比較する。２つ前のサイクルの期待値データＢが期待値６３に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７３で比較する。３つ前のサイクルの期待値データＡが期待値６４に入力され、同じくコンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとを論理比較器７４で比較する。
【００４６】
５番目以降のサイクルにおいても、該当サイクルの期待値が期待値６１に入力され、該当サイクルの１つ前のサイクルにおける期待値が期待値６２に入力され、該当サイクルの２つ前のサイクルにおける期待値が期待値６３に入力され、該当サイクルの３つ前のサイクルにおける期待値が期待値６４に入力され、コンパレータ３で判定した出力レベルのＨｉｇｈと，Ｌｏｗとをそれぞれ論理比較器７１，７２、７３，７４で比較する。
【００４７】
論理比較器７１，７２、７３，７４からのそれぞれの比較結果８１，８２、８３，８４は比較結果判定回路９２に入力され、全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出する。該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体が良品であることを判定する。いずれの論理比較器も出力データと期待値が一致しない場合、ストローブ信号４のタイミングを任意の範囲内で変更して再度試験を行い、被試験半導体が良品と判定されるまで繰り返す。
【００４８】
本実施例においては半導体回路１と半導体回路試験装置１０間の配線伝播時間が大きく、４出力サイクルタイム目で、半導体回路１からの出力は半導体回路試験装置１０のコンパレータ３に到達している。またストローブタイミングは（ｈ）番目のタイミングで期待値６４と出力データが一致している。ストローブタイミング（ｈ）の試験においては、論理比較器７４はサイクル４においてデータＡ、サイクル５においてはデータＢがそれぞれ論理比較し、一致していることを比較結果８４として比較結果判定回路９２に送る。
【００４９】
比較結果判定回路９２はすべてのサイクルにおいて出力データと期待値が一致している論理比較器７４を検出し、ストローブタイミング（ｈ）において、被試験半導体回路が良品であることを判定できる。ここで、ストローブタイミング（ｈ）は出力データのサイクルタイムとしては１サイクル目であり、従来例の論理比較器が１個の場合には、サーチ回数は（３ｉ＋ｈ）回が必要であるが、サーチ回数（試験回数）は（ｈ）回で約１／４に低減され、試験時間が短縮される。論理比較器を多重化することで多重化した論理比較器の台数に匹敵するサイクルタイムまで１サイクル以内のサーチ回数で対応することが可能である。
【００５０】
本実施例においては、４個の論理比較器を設け、比較回路の期待値として該当サイクルの期待値と、１つ前のサイクルの期待値と、２つ前のサイクルの期待値と、３つ前のサイクルの期待値との４個とする。４つの論理比較器において出力データと期待値とを比較し期待値と出力データとの一致・不一致とを比較判定する。４個の論理比較器を設けることでｎ番目のサイクルにおいては、ｎ、ｎ―１、ｎ−２、ｎ−３サイクル番目の期待値と出力データとを同時に比較判定することができる。４つのサイクルの期待値と出力データとの比較判定することで繰り返し試験の回数が１／４になり試験時間が短縮できる。本願の構成とすることで試験時間の短い試験方法、及びその試験方法を用いた半導体回路試験装置が得られる。
【００５１】
半導体回路の試験時において被試験半導体回路の出力データが適正であるかどうかを効率良く判定するために、被試験半導体回路からの出力データを受けた半導体回路試験装置のコンパレータの次段に複数の論理比較器を設ける。それぞれの論理比較器に対し、任意の出力サイクルで出力されるデータの期待値をその任意の出力サイクルずつ、ずらして入力させ、それぞれの論理比較器で出力データが期待値と一致しているかを判定する。さらにその次段の比較結果判定回路にて試験パターンの全出力サイクルにおいて出力データと期待値が一致している論理比較器を検出し、該当する論理比較器があればその論理比較器に入力された期待値のタイミングで被試験半導体回路が良品であることを判定する。
【００５２】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１における半導体回路試験装置のブロック図である。
【図２】実施例１における半導体回路試験装置の動作を示すタイムチャートを表す図である。
【図３】実施例１の応用例としての半導体回路試験装置の動作を示すタイムチャートを表す図である。
【図４】本発明の実施例２に係る半導体回路試験装置のブロック図である。
【図５】実施例２における半導体回路試験装置の動作を示すタイムチャートを表す図である。
【図６】従来例における半導体回路試験装置のブロック図である。
【図７】従来例における半導体回路試験装置の動作を示すタイムチャートを表す図である。
【符号の説明】
【００５４】
１    被試験半導体回路
２    出力ピン
３    コンパレータ
４    ストローブ信号
５、５１、５２    期待値データ発生回路
６、６１，６２，６３，６４    期待値
７、７１，７２，７３，７４    論理比較器
８、８１，８２，８３，８４    比較結果
９、９１，９２    比較結果判定回路
１０    半導体回路試験装置
【図１】
2006214913.tif 000003
【図２】
2006214913.tif 000004
【図３】
2006214913.tif 000005
【図４】
2006214913.tif 000006
【図５】
2006214913.tif 000007
【図６】
2006214913.tif 000008
【図７】
2006214913.tif 000009