(57)【要約】【課題】  本発明は、メモリセルトランジスタに所定の電位を転送するための転送トランジスタを小型化することができる半導体装置を提供することを目的とする。【解決手段】  半導体基板１００の表面上にゲート絶縁膜１２０を介して形成されたゲート電極１３０と、半導体基板１００の表面部分において、ゲート電極１３０の下方に位置するチャネル領域１６０の両側に、ゲート電極１３０の形状に対応するようにそれぞれ形成されたソース領域１７０Ａ及びドレイン領域１７０Ｂと、ソース領域１７０Ａ又はドレイン領域１７０Ｂ上に形成された第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂとを備え、第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂは、第１及び第２のコンタクトプラグ１９０Ａ及び１９０Ｂ間の距離として所定の距離ＬＣを確保するように千鳥配置されたことを特徴とする。【選択図】  図２
2006210823.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極の形状に対応するようにそれぞれ形成されたソース領域及びドレイン領域と、
前記ソース領域又は前記ドレイン領域上に形成された第１及び第２のコンタクトプラグと
を備え、前記第１及び第２のコンタクトプラグは、前記第１及び第２のコンタクトプラグ間の距離として所定の距離を確保するように千鳥配置されたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記半導体基板の表面上に前記ゲート絶縁膜を介してＳ字形状を有するように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
浮遊ゲート電極及び制御ゲート電極を有する複数のメモリセルトランジスタと、
前記各メモリセルトランジスタの前記制御ゲート電極に接続された複数のワード線とをさらに備え、
前記半導体装置は、前記各ワード線に接続され、前記制御ゲート電極に所定の電位を供給することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとして、ＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリのメモリセルトランジスタは、半導体基板上に薄いゲート絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上にインターポリ絶縁膜を介して形成された制御ゲート電極とが積層された構造を有する。
【０００３】
ＮＡＮＤ型フラッシュメモリは、浮遊ゲート電極から半導体基板に電子を放出することにより、メモリセルトランジスタにデータ“１”を記憶し、半導体基板から浮遊ゲート電極に電子を注入することにより、メモリセルトランジスタにデータ“０”を記憶する。
【０００４】
ＮＡＮＤ型フラッシュメモリは、２つの選択トランジスタの間に、複数のメモリセルトランジスタを直列に接続し、一方の選択トランジスタにビット線を接続すると共に、他方の選択トランジスタにソース線を接続することにより、ビット線とのコンタクトを当該複数のメモリセルトランジスタで共有する。
【０００５】
各メモリセルトランジスタの制御ゲート電極には、ワード線がそれぞれ接続され、当該各ワード線には、メモリセルトランジスタの制御ゲート電極に所定の電位を転送するための転送トランジスタがそれぞれ接続されている。
【０００６】
ＮＡＮＤ型フラッシュメモリは、ロウデコーダによって選択されたワード線と選択されなかったワード線とを所定の電位にし、当該電位を所望のタイミングで転送トランジスタを介して各メモリセルトランジスタの制御ゲート電極に転送する。
【０００７】
この場合、ＮＡＮＤ型フラッシュメモリは、ＦＮ（Fowler-Nordheim）トンネリング電流を流すことによってデータの消去及び書き込みを行うため、０〜２０Ｖ程度の電位をメモリセルトランジスタの制御ゲート電極に転送する必要がある。
【０００８】
このように転送トランジスタは、２０Ｖ程度の高電位を転送するため、オフ状態にされていても、ワード線の電位が２０Ｖにされている場合には、ソース領域とドレイン領域の間でリーク電流が流れ易くなり、パンチスルーが生じるおそれがある。
【０００９】
そこで転送トランジスタでは、ソース領域及び金属配線を接続するためのコンタクトプラグと、ドレイン領域及び金属配線を接続するためのコンタクトプラグとの間の距離（以下、これをコンタクトプラグ間距離と呼ぶ）を、パンチスルーを抑制し得る程度の距離に選定し確保する必要がある。
【００１０】
このように転送トランジスタでは、コンタクトプラグ間距離を確保する必要があることから、小型化することが困難であり、メモリセルトランジスタと比較して、大型化せざるを得ないという問題があった。
【００１１】
以下、トランジスタに関する文献名を記載する。
【特許文献１】特開平３−１９１５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、メモリセルトランジスタに所定の電位を転送するための転送トランジスタを小型化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体装置は、
半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側に、前記ゲート電極の形状に対応するようにそれぞれ形成されたソース領域及びドレイン領域と、
前記ソース領域又は前記ドレイン領域上に形成された第１及び第２のコンタクトプラグと
を備え、前記第１及び第２のコンタクトプラグは、前記第１及び第２のコンタクトプラグ間の距離として所定の距離を確保するように千鳥配置された
ことを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置によれば、メモリセルトランジスタに所定の電位を転送するための転送トランジスタを小型化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
図１に、本発明の実施の形態によるＮＡＮＤ型フラッシュメモリ１０の構成を示す。ＮＡＮＤ型フラッシュメモリ１０のメモリセルトランジスタＭＣは、半導体基板上に薄いゲート絶縁膜を介して形成された浮遊ゲート電極と、当該浮遊ゲート電極上にインターポリ絶縁膜を介して形成された制御ゲート電極とが積層された構造を有する。
【００１７】
メモリセルトランジスタＭＣは、浮遊ゲート電極から半導体基板に電子を放出することにより、データ“１”を記憶し、半導体基板から浮遊ゲート電極に電子を注入することにより、データ“０”を記憶する。
【００１８】
ＮＡＮＤ型フラッシュメモリ１０は、ビット線側選択トランジスタＳＴ１のソース又はドレインとソース線側選択トランジスタＳＴ２のソース又はドレインとの間に、複数のメモリセルトランジスタＭＣのソース、ドレインを直列に接続し、ビット線側選択トランジスタＳＴ１のドレイン又はソースにビット線ＢＬを接続すると共に、ソース線側選択トランジスタＳＴ２のドレイン又はソースにソース線ＳＬを接続することにより、ビット線ＢＬとのコンタクトを当該複数のメモリセルトランジスタＭＣで共有する。
【００１９】
各メモリセルトランジスタＭＣのそれぞれの制御ゲート電極には、ワード線ＷＬがそれぞれ接続され、当該各ワード線ＷＬには、図示しないロウデコーダからメモリセルトランジスタＭＣの制御ゲート電極に所定の電位を転送するための転送トランジスタＦＴのソース、ドレインが直列にそれぞれ接続されている。
【００２０】
またビット線側選択トランジスタＳＴ１のゲート電極には、ブロックドレイン選択線ＢＤＳＬが接続されると共に、ソース線側選択トランジスタＳＴ２のゲート電極には、ブロックソース選択線ＢＳＳＬが接続されている。
【００２１】
ここで、メモリセルトランジスタＭＣに対するデータの消去、書き込み及び読み出し動作について説明する。まずメモリセルトランジスタＭＣに対する消去動作について説明する。
【００２２】
この場合、全てのワード線ＷＬの電位を０Ｖにすると共に、図示しない半導体基板の電位を２０Ｖ程度にした後、転送トランジスタＦＴをオン状態にする。このときメモリセルトランジスタＭＣの制御ゲート電極に０Ｖの電位が転送され、メモリセルトランジスタＭＣの制御ゲート電極と半導体基板の間に生じた電位差によって、ＦＮトンネリング電流を流すことにより、浮遊ゲート電極から半導体基板に電子を放出させ、消去動作を実行する。
【００２３】
続いてメモリセルトランジスタＭＣに対する書き込み動作について説明する。まず“０”データを書き込む場合について説明する。
【００２４】
この場合、ブロックドレイン選択線ＢＤＳＬの電位を２.５Ｖ程度にしてビット線側選択トランジスタＳＴ１をオン状態にすると共に、ブロックソース選択線ＢＳＳＬの電位を０Ｖにしてソース線側選択トランジスタＳＴ２をオフ状態にする。図示しないカラムデコーダによって選択されたビット線ＢＬの電位を０Ｖにすると共に，ソース線ＳＬの電位を０Ｖにする。
【００２５】
そして、ロウデコーダ（図示せず）によって選択されなかったワード線ＷＬの電位を９Ｖ程度にする共に、選択されたワード線ＷＬの電位を２０Ｖ程度にした後、転送トランジスタＦＴをオン状態にする。なお、選択されたワード線ＷＬの電位は、１７〜３０Ｖ程度にすれば良い。
【００２６】
この場合、書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極には２０Ｖ程度の電位が転送され、非書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極には９Ｖ程度の電位が転送され、これらメモリセルトランジスタＭＣはいずれもオン状態になる。
【００２７】
これにより、ビット線ＢＬから、ビット線側選択トランジスタＳＴ１及び非書き込み対象のメモリセルトランジスタＭＣを順次介して、書き込み対象のメモリセルトランジスタＭＣに、０Ｖの電位が転送される。
【００２８】
このとき、書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極とチャネル領域との間に生じる電位差によって、ＦＮトンネリング電流を流すことにより、半導体基板から浮遊ゲート電極に電子を注入することにより、“０”データを書き込む。
【００２９】
なお、非書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極とチャネル領域との間に生じる電位差は、書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極とチャネル領域との間に生じる電位差の半分程度であるため、ＦＮトンネリング電流が流れることはなく、“０”データが書き込まれることはない。
【００３０】
続いて“１”データを書き込む場合について説明する。この場合、ビット線ＢＬの電位を２.５Ｖ程度にすることを除き、“０”データを書き込む場合と同様の書き込み動作を実行する。        
これにより、ビット線ＢＬから、ビット線側選択トランジスタＳＴ１及び非書き込み対象のメモリセルトランジスタＭＣを順次介して、書き込み対象のメモリセルトランジスタＭＣに、２.５Ｖ程度の電位が転送される。
【００３１】
このとき、書き込み対象のメモリセルトランジスタＭＣの制御ゲート電極とチャネル領域との間に生じる電位差は、ＦＮトンネリング電流が流れない程度の大きさであるため、半導体基板から浮遊ゲート電極に電子が注入されず、“１”データが書き込まれる。
【００３２】
続いてメモリセルトランジスタＭＣに対する読み出し動作について説明する。この場合、カラムデコーダ（図示せず）によって選択されたビット線ＢＬの電位を１.２Ｖ程度にすると共に、ソース線ＳＬの電位を０Ｖにする。次いでロウデコーダ（図示せず）によって選択されなかったワード線ＷＬの電位を４.５Ｖ程度にする共に、選択されたワード線ＷＬの電位を０Ｖにする。
【００３３】
ブロックドレイン選択線ＢＤＳＬの電位を２.５Ｖ程度にしてビット線側選択トランジスタＳＴ１をオン状態にすると共に、ブロックソース選択線ＢＳＳＬの電位を２.５Ｖにしてソース線側選択トランジスタＳＴ２をオン状態にした後、転送トランジスタＦＴをオン状態にする。
【００３４】
これにより、読み出し対象のメモリセルトランジスタＭＣの制御ゲート電極には０Ｖの電位が転送され、非読み出し対象のメモリセルトランジスタＭＣの制御ゲート電極には４.５Ｖ程度の電位が転送され、非読み出し対象のメモリセルトランジスタＭＣはオン状態になる。
【００３５】
読み出し対象のメモリセルトランジスタＭＣに“１”データが書き込まれている場合には、ゲート閾値電圧が０Ｖより小さいため、当該メモリセルトランジスタＭＣはオン状態になる。これにより、セル電流が流れ、センスアンプ（図示せず）は、ビット線ＢＬを流れるセル電流を検出することにより、読み出し対象のメモリセルトランジスタＭＣには“１”データが書き込まれていると判定する。
【００３６】
これに対して、読み出し対象のメモリセルトランジスタＭＣに“０”データが書き込まれている場合には、ゲート閾値電圧が０Ｖより大きいため、当該メモリセルトランジスタＭＣはオフ状態のままである。これにより、セル電流は流れず、センスアンプ（図示せず）は、ビット線ＢＬにセル電流を検出できないことにより、読み出し対象のメモリセルトランジスタＭＣには“０”データが書き込まれていると判定する。
【００３７】
ここで図２及び図３に、転送トランジスタＦＴの構成を示し、このうち図２は、転送トランジスタＦＴを上方向から視認した場合の平面図を示し、図３は、図２中のＡ−Ａ線に沿う縦断面図を示す。
【００３８】
半導体基板１００の表面部分には、素子分離のための素子分離絶縁膜１１０Ａ及び１１０Ｂが形成され、当該素子分離絶縁膜１１０Ａ及び１１０Ｂによって分離された素子領域に、転送トランジスタＦＴが形成されている。
【００３９】
この素子分離絶縁膜１１０Ａ及び１１０Ｂによって分離された素子領域の中央部付近には、半導体基板１００の表面上に形成された、膜厚が例えば２０〜５０ｎｍ程度のゲート絶縁膜１２０を介して、ゲート電極１３０が形成されている。
【００４０】
ゲート電極１３０は、Ｓ字状に折り曲げながら湾曲するように形成され、これによりゲート電極１３０には、凹部１３０Ａ及び１３０Ｂが形成されると共に、当該凹部１３０Ａ及び１３０Ｂに対応するように、凸部１３０Ｃ及び１３０Ｄが形成されている。
【００４１】
ゲート電極１３０の上面には、コンタクトプラグ１４０が形成され、当該コンタクトプラグ１４０には金属配線１５０が接続されている。ゲート電極１３０の下方に位置し、かつ半導体基板１００の表面付近には、チャネル領域１６０が形成されている。チャネル領域１６０の両端には、ソース領域１７０Ａ及びドレイン領域１７０Ｂが、ゲート電極１３０の形状に対応するように形成されている。
【００４２】
ソース領域１７０Ａ及びドレイン領域１７０Ｂの上面には、コンタクトプラグ１９０Ａ及び１９０Ｂが形成され、ゲート電極１３０の凹部１３０Ａ及び１３０Ｂに位置するように千鳥配置されている。
【００４３】
コンタクトプラグ１９０Ａ及び１９０Ｂには金属配線２００Ａ及び２００Ｂが接続され、これによりソース領域１７０Ａと金属配線２００Ａが接続されると共に、ドレイン領域１７０Ｂと金属配線２００Ｂが接続される。なお、半導体基板１００上には、層間絶縁膜２１０が形成されている。
【００４４】
このように本実施の形態によれば、ゲート電極１３０を、Ｓ字形状を有するように形成すると共に、ソース領域１７０Ａ及びドレイン領域１７０Ｂを当該ゲート電極１３０の形状に対応するように形成し、さらにコンタクトプラグ１９０Ａ及び１９０Ｂを、ゲート電極１３０の凹部１３０Ａ及び１３０Ｂに位置するように千鳥配置する。
【００４５】
これにより、コンタクトプラグ１９０Ａ及び１９０Ｂ間のコンタクトプラグ間距離ＬＣとして、パンチスルーを抑制し得る程度の距離（例えば１.５〜３.０μｍ程度）を確保しながら、コンタクトプラグ１９０Ａ及び１９０Ｂをゲート電極１３０の凹部１３０Ａ及び１３０Ｂに位置させる分だけ、転送トランジスタＦＴの素子幅ＬＴを小さくすることができる。
【００４６】
よって、データの書き込み動作を行うため、転送トランジスタＦＴが２０Ｖ程度の高電位を転送する場合であっても、パンチスルーを抑制することができ、また転送トランジスタＦＴを小型化することができる。
【００４７】
このように、転送トランジスタＦＴは２０Ｖ程度の高電位を転送するため、ソース領域１７０Ａとドレイン領域１７０Ｂの間でリーク電流が流れることを防止することに加えて、ソース領域１７０Ａから半導体基板１００にリーク電流が流れることを防止する必要がある。
【００４８】
このため、転送トランジスタＦＴでは、例えばイオン注入の条件としてドーズ量を１０１３ｃｍ−２に選定し、半導体基板１００の不純物濃度を低くすることにより、半導体基板１００の抵抗を２０〜４０Ω程度にし、ソース領域１７０Ａから半導体基板１００にリーク電流が流れることを防止している。
【００４９】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばゲート電極１３０をＳ字状に折り曲げながら湾曲するように形成したが、ゲート電極１３０をＳ字状に滑らかに湾曲するように形成しても良い。また、ゲート電極１３０のうち、凹部１３０Ａ及び凸部１３０Ｃと凹部１３０Ｂ及び凸部１３０Ｄとを、上下入れ替えて形成しても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの構成を示す回路図である。
【図２】同ＮＡＮＤ型フラッシュメモリの転送トランジスタＦＴの平面図である。
【図３】同ＮＡＮＤ型フラッシュメモリの転送トランジスタＦＴの断面構造を示す縦断面図である。
【符号の説明】
【００５１】
１０  ＮＡＮＤ型フラッシュメモリ
１００  半導体基板
１３０  ゲート電極
１６０  チャネル領域
１７０  ソース領域、ドレイン領域
１９０  コンタクトプラグ
２００  金属配線
ＭＣ  メモリセルトランジスタ
ＳＴ１  ビット線側選択トランジスタ
ＳＴ２  ソース線側選択トランジスタ
ＦＴ  転送トランジスタ
ＷＬ  ワード線
ＢＬ  ビット線
【図１】
2006210823.tif 000003
【図２】
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【図３】
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