(57)【要約】【課題】  半導体装置の性能や製造歩留まりを向上させる。【解決手段】    半導体基板に相変化メモリと相変化メモリ以外の不揮発性メモリとを含む半導体集積回路を形成した（ステップＳ１）後、プローブ検査などの検査工程を行い（ステップＳ２）、検査の結果に応じて、相変化メモリ以外の不揮発性メモリにデータの格納を行う（ステップＳ３）。この際、相変化メモリにはデータを格納しない。それから、ダイシングなどにより半導体基板を切断して半導体チップに個片化し（ステップＳ４）、個片化された半導体チップを半導体パッケージ化する（ステップＳ５）。【選択図】  図１４
2006210718.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板に、第１の種類の不揮発性メモリと、前記第１の種類とは異なる第２の種類の不揮発性メモリとを形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板を半導体チップに個片化する工程、
（ｃ）前記半導体チップをパッケージ化する工程、
を有し、
前記第１の種類の不揮発性メモリは相変化型の不揮発性メモリであり、
前記第２の種類の不揮発性メモリは相変化型以外の不揮発性メモリであり、
前記（ａ）工程の後でかつ前記（ｃ）工程の前に、
（ｄ）前記第２の種類の不揮発性メモリに情報を記録する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、１００〜３００℃の熱処理工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記半導体チップを樹脂封止する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程前には、前記第１の種類の不揮発性メモリには情報を記録しないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、電荷の注入または放出により前記第２の種類の不揮発性メモリへの情報の記録が行われることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２の種類の不揮発性メモリは、ヒューズ回路として機能することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記半導体基板に形成された素子の検査を行い、その検査結果に応じて、前記第２の種類の不揮発性メモリに情報を記録することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第２の種類の不揮発性メモリに、トリミングデータまたはメモリの救済情報が記録されることを特徴とする半導体装置の製造方法。
【請求項９】
（ａ）半導体基板に、相変化メモリと、情報記録用のヒューズとを形成する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板を半導体チップに個片化する工程、
（ｃ）前記半導体チップをパッケージ化する工程、
を有し、
前記（ａ）工程の後でかつ前記（ｃ）工程の前に、
（ｄ）前記ヒューズに情報を記録する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、１００〜３００℃の熱処理工程を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記半導体チップを樹脂封止する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程前には、前記相変化メモリには情報を書き込まないことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記ヒューズは相変化型以外の不揮発性メモリからなり、前記（ｄ）工程では、電荷の注入または放出により前記不揮発性メモリへの情報の記録が行われることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記ヒューズは導電体膜からなり、前記（ｄ）工程では、前記導電体膜を切断することにより、前記ヒューズへの情報の記録が行われることを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板と、
前記半導体基板に形成された第１の種類の不揮発性メモリと、
前記半導体基板に形成された、前記第１の種類とは異なる第２の種類の不揮発性メモリと、
を有し、
前記第１の種類の不揮発性メモリは相変化型の不揮発性メモリであり、
前記第２の種類の不揮発性メモリは相変化型以外の不揮発性メモリであることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記前記第１の種類の不揮発性メモリは、カルコゲナイド層を含むことを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記第２の種類の不揮発性メモリは、電荷の注入または放出により情報の記録が行われることを特徴とする半導体装置。
【請求項１８】
請求項１５記載の半導体装置において、
前記第２の種類の不揮発性メモリは、ヒューズ回路として機能することを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、
前記第２の種類の不揮発性メモリは、トリミングデータまたは救済情報の記録用に用いられることを特徴とする半導体装置。
【請求項２０】
請求項１５記載の半導体装置において、
前記第２の種類の不揮発性メモリのゲート電極は、前記半導体基板に形成された他のＭＩＳＦＥＴのゲート電極と同層の導電体膜からなることを特徴とする半導体装置。
【請求項２１】
（ａ）半導体基板に、相変化メモリを形成する工程、
（ｂ）前記半導体基板に、ヒューズ素子を形成する工程、
（ｃ）前記（ａ）および（ｂ）工程の後、前記半導体基板を半導体チップに個片化する工程、  
（ｄ）前記ヒューズ素子に情報を記録する工程、
（ｅ）前記（ｄ）工程後に、前記半導体チップを封止する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｅ）工程は、１００〜３００℃の熱処理を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１記載の半導体装置において、
前記（ａ）工程は、カルコゲナイド層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２１記載の半導体装置において、
前記（ｂ）工程において、前記ヒューズ素子は前記相変化メモリと異なる層に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、相変化型の不揮発性メモリを含む半導体装置の製造方法および半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化メモリは、各メモリセルの相変化膜（カルコゲナイド層）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。
【０００３】
特開２００１−２５７３２４号公報（特許文献１）には、ＤＲＡＭのメモリセルの不良ビットをヒューズを用いて救済する技術が記載されている。
【０００４】
特開２００４−７９１３８号公報（特許文献２）には、相変化メモリに関する技術が記載されている。
【特許文献１】特開２００１−２５７３２４号公報
【特許文献２】特開２００４−７９１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
不揮発性メモリを相変化メモリにより形成することで、小型、大容量、高速なメモリを実現できる。しかしながら、相変化メモリは相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるかを記憶情報としているため、熱リテンション耐性が低い。このため、半導体チップをパッケージ化して半導体パッケージを組み立てる際に加熱されてしまうと、相変化メモリに記憶していた情報は消失してしまう。従って、半導体ウエハに相変化メモリからなる不揮発性メモリを形成した後、ウエハ検査を行い、その検査結果を相変化メモリからなる不揮発性メモリに記憶させたとしても、記憶情報は半導体パッケージの組み立て中に消失してしまい、その記憶情報を半導体パッケージの組み立て後に利用することはできない。このため、ウエハ検査の結果を有効に反映させることができず、半導体装置の歩留まりの低下などを招く可能性がある。
【０００７】
特に、本発明者は相変化メモリをヒューズ素子として使用することを検討した。しかしながら、上記のように相変化メモリは熱リテンション耐性が低いという問題から、相変化メモリをヒューズ素子として用いた場合、相変化メモリに記憶させた記憶情報が消失する恐れがあり、ヒューズ素子として機能しないという問題を見出した。
【０００８】
本発明の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。
【０００９】
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体基板に相変化型の不揮発性メモリと相変化型以外の不揮発性メモリとを形成したものである。
【００１３】
また、本発明は、半導体基板に相変化型の不揮発性メモリと相変化型以外の不揮発性メモリとを形成した後、半導体チップをパッケージ化する前に、相変化型以外の不揮発性メモリに情報を記録するものである。
【００１４】
また、本発明は、半導体基板に相変化型の不揮発性メモリと情報記録用のヒューズとを形成した後、半導体チップをパッケージ化する前に、ヒューズに情報を記録するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体装置の製造歩留りを向上させることができる。
【００１７】
また、半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。
【００２２】
本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置）である。図１に示されるように、本実施の形態の半導体装置１は、相変化型の不揮発性メモリ（第１の種類の不揮発性メモリ）である相変化メモリ（のメモリセルアレイ）が形成された相変化メモリ領域（相変化メモリ形成領域、相変化メモリ回路領域）２と、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３と、ＣＰＵ（Central Processing Unite）またはＭＰＵ（Micro Processing Unite）等のような論理回路が形成されたＣＰＵ領域４と、アナログ回路が形成されたアナログ回路領域５と、入出力回路が形成されたＩ／Ｏ領域６と、相変化型以外の不揮発性メモリ（相変化メモリ以外の不揮発性メモリ、第２の種類の不揮発性メモリ）が形成された電気ヒューズ領域（電気ヒューズ回路、電気ヒューズ回路領域）７とを有している。
【００２３】
相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化メモリ（相変化型の不揮発性メモリ）によって形成されている。相変化メモリは、各メモリセルの相変化膜（後述する相変化膜３５に対応）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この相変化膜の相状態（相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。
【００２４】
電気ヒューズ領域７には、半導体装置１の主回路の比較的小容量の所望の情報を記憶する不揮発性メモリが形成されている。電気ヒューズ領域７の不揮発性メモリに記憶される前記所望の情報としては、例えば、半導体装置１内のトリミング時に使用する有効（使用）素子が配置されたアドレス、メモリの救済のために有効メモリセル（不良のないメモリセル）が配置されたアドレス、半導体装置の製造番号、あるいは半導体装置の履歴（製造履歴）などがある。
【００２５】
電気ヒューズ領域７に形成された不揮発性メモリは、相変化メモリ領域２に形成された不揮発性メモリ（すなわち相変化メモリ）とは種類が異なり、相変化型以外の不揮発性メモリ（相変化メモリではない不揮発性メモリ）からなる。すなわち、電気ヒューズ領域７に形成された不揮発性メモリは、例えばＥＰＲＯＭ（Erasable and Programmable Read Only Memory）またはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のように、浮遊ゲートやトラップ性絶縁膜などの電荷蓄積領域での電荷蓄積状態を記憶情報とし、それをトランジスタ（電界効果トランジスタ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））の閾値として読み出すものであり、電荷蓄積領域への電荷の注入・放出によってトランジスタのしきい値をシフトさせ、記憶素子として動作させることができる。従って、電気ヒューズ領域７に形成された不揮発性メモリにおいては、電荷蓄積領域への電荷の注入または放出により不揮発性メモリへの情報の記録が行われる。
【００２６】
このように、本実施の形態の半導体装置１は、同一の半導体基板基板に、相変化型の不揮発性メモリ（相変化メモリ領域２の相変化メモリ）と、相変化型以外の不揮発性メモリ（電気ヒューズ領域７の不揮発性メモリ）とが形成されたものである。
【００２７】
この本実施の形態の半導体装置１の製造工程について、図２〜図１３を用いて説明する。
【００２８】
図２、図４、図６〜図１１および図１３は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、図３、図５および図１２は、本実施の形態の半導体装置１の製造工程中の要部平面図である。なお、図３は図２と同じ工程段階における要部平面図に対応し、図５は図４と同じ工程段階における要部平面図に対応し、図１２は図１１と同じ工程段階における要部平面図に対応する。また、各断面図において、符号Ａ、Ａ’を付した部分は、対応する平面図中のＡ−Ａ’線に沿った断面に相当し、符号Ｂ、Ｂ’を付した部分は、対応する平面図のＢ−Ｂ’線に沿った断面に相当する。上記図３、図５および図１２は、半導体装置１の電気ヒューズ領域７の要部平面図に対応するので、符号Ａ、Ａ’を付した部分と符号Ｂ、Ｂ’を付した部分とは、半導体装置１の電気ヒューズ領域７の要部断面図に対応する。また、各断面図において、符号Ｃ、Ｃ’を付した部分は、周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴが形成される領域）の断面が示されている。また、各断面図において、符号Ｄ、Ｄ’を付した部分は、半導体装置１の相変化メモリ領域２の要部断面図が示されている。各平面図には、電気ヒューズ領域７における不揮発性メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ（符号Ｃ、Ｃ’を付した部分に示されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。
【００２９】
まず、図２および図３に示されるように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハ、以下、単に基板と記す）１１を準備し、基板１１の主面に素子分離領域１２を形成する。素子分離領域１２を形成するには、例えば、基板１１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１１上にＣＶＤ（Chemical Vapor Deposition）法などで酸化シリコン膜などの絶縁膜を堆積した後、溝の外部の不要な絶縁膜をＣＭＰ（Chemical Mechanical Polishing;化学的機械研磨）法で研磨、除去することによって、溝の内部に絶縁膜を残す。これにより、溝（素子分離溝）内に埋め込まれた絶縁膜からなる素子分離領域１２を形成することができる。または、熱酸化法によって形成するＬＯＣＯＳ（Local Oxidization of Silicon）でもよい。このように、素子分離領域１２を形成することにより、基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。
【００３０】
次に、例えば基板１１の一部にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入した後、基板１１に熱処理を施すことによって不純物を基板１１中に拡散させることにより、ｎ型半導体分離領域１３を形成する。
【００３１】
次に、例えば基板１１の一部にｎ型の不純物（例えばＰ（リン））をイオン注入し、他の一部にｐ型の不純物（例えばＢ（ホウ素））をイオン注入した後、基板１１を熱処理してこれらの不純物を基板１１中に拡散させることにより、基板１１の主面にｐ型ウエル１４およびｎ型ウエル１５を形成する。
【００３２】
次に、基板１１を熱酸化してｐ型ウエル１４およびｎ型ウエル１５のそれぞれの表面に、例えば酸化シリコンなどからなるゲート絶縁膜１６を形成する。
【００３３】
次に、導電体膜として、例えばＣＶＤ法などを用いて基板１１の全面上に、すなわちゲート絶縁膜１６上に、ｎ型の不純物などを導入した多結晶シリコン膜（ドープトポリシリコン膜、導電体膜）１７を形成した後、その多結晶シリコン膜１７上に、例えばＣＶＤ法などを用いて酸化シリコン膜などからなる絶縁膜１８ａを形成する。多結晶シリコン膜１７には、多結晶シリコン膜１７の成膜中または成膜後に不純物を導入することができる。それから、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより、相変化メモリ領域２や周辺回路領域の絶縁膜１８ａを除去する。その後、基板１１の全面上に、例えばＣＶＤ法などを用いて酸化シリコン膜などからなる絶縁膜１８ｂを形成する。
【００３４】
次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより、基板１１上の絶縁膜１８ａ，１８ｂをパターニングし、それから、フォトレジスト膜または残存する絶縁膜１８ａ，１８ｂをエッチングマスクにしたドライエッチングにより多結晶シリコン膜１７をパターニングすることによって、パターニングされた多結晶シリコン膜１７からなるゲート電極２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを形成する。ゲート電極２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ上の絶縁膜１８ａ，１８ｂは、キャップ絶縁膜１８となる。電気ヒューズ領域７のゲート電極２０Ａ，２０Ｂ上のキャップ絶縁膜１８は、絶縁膜１８ａ，１８ｂからなり、周辺回路領域および相変化メモリ領域２のゲート電極２０Ｃ，２０Ｄ上のキャップ膜１８は、絶縁膜１８ｂからなる。このため、電気ヒューズ領域７のゲート電極２０Ａ，２０Ｂ上のキャップ絶縁膜１８の膜厚は、周辺回路領域および相変化メモリ領域２のゲート電極２０Ｃ，２０Ｄ上のキャップ膜１８の膜厚よりも厚くなっている。
【００３５】
次に、ｐ型ウエル１４とｎ型ウエル１５の一部とにｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入することによって、比較的低不純物濃度のｎ型半導体領域２１ａ，２１ｂ，２１ｃ，２１ｄを形成し、ｐ型ウエル１４の一部にｐ型の不純物（例えばＢ（ホウ素））をイオン注入することによって、比較的低不純物濃度のｐ型半導体領域２２ａ，２２ｂを形成する。これらｎ型半導体領域２１ａ，２１ｂ，２１ｃ，２１ｄおよびｐ型半導体領域２２ａ，２２ｂは、後述するｎ型半導体領域２４Ａ，２４Ｂ，２４Ｃ，２４Ｄおよびｐ型半導体領域２５Ａ，２５Ｂよりも不純物濃度が低い。
【００３６】
次に、図４および図５に示されるように、基板１上にＣＶＤ法などで酸化シリコン膜などを堆積した後、その酸化シリコン膜およびキャップ絶縁膜１８を異方的にエッチングすることにより、ゲート電極２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの側壁にサイドウォールスペーサ（側壁絶縁膜）２３を形成する。酸化シリコン膜を異方性エッチングしてサイドウォールスペーサ２３を形成する際に、電気ヒューズ領域７のメモリセルではゲート電極２０Ａ，２０Ｂ上にキャップ絶縁膜１８が残存するが、周辺回路領域や相変化メモリ領域２では、キャップ膜１８は除去され、ゲート電極２０Ｃ,２０Ｄの表面が露出する。これは、ゲート電極２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを加工した段階で、電気ヒューズ領域７のメモリセルでのキャップ絶縁膜１８の膜厚が、周辺回路領域や相変化メモリ領域２でのキャップ膜１８の膜厚に比べて厚くなっており、サイドウォールスペーサ２３を形成する際に、周辺回路領域や相変化メモリ領域２のゲート電極２０Ｃ，２０Ｄの表面が露出したところで、エッチングを停止しているからである。
【００３７】
次に、ｐ型ウエル１４とｎ型ウエル１５の一部とにｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入することによってｎ型半導体領域２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを形成し、ｐ型ウエル１４の一部にｐ型の不純物（例えばＢ（ホウ素））をイオン注入することによってｐ型半導体領域２５Ａ，２５Ｂを形成する。なお、図４以降の図面（図６〜図８を除く）では、図面の簡略化のため、低不純物濃度のｎ型半導体領域２１ａ，２１ｂ，２１ｃ，２１ｄおよび低不純物濃度のｐ型半導体領域２２ａ，２２ｂの記載は省略し、高不純物濃度のｎ型半導体領域２４Ａ，２４Ｂ，２４Ｃ，２４Ｄおよび高不純物濃度のｐ型半導体領域２５Ａ，２５Ｂを代表して図示する。
【００３８】
ここまでの工程により、電気ヒューズ領域７のメモリセル領域には、ｎ型半導体領域２４Ｂをソース、ドレインとし、ゲート電極２０Ａ，２０Ｂをゲート電極とするデータ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２と、ｎ型半導体領域２４Ｂをソース、ドレインとし、ゲート電極２０Ａ，２０Ｂをゲート電極とするデータ読出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２と、ゲート電極２０Ａ，２０Ｂおよびｐ型ウエル１４を容量電極としゲート絶縁膜６を容量絶縁膜とする容量素子Ｃ１，Ｃ２が形成される。また、電気ヒューズ領域７のメモリセル領域においては、ゲート電極２０Ａ，２０Ｂを浮遊ゲートとし、ｐ型半導体領域２５Ａをコントロールゲートとする不揮発性メモリ（不揮発性記憶素子）が形成される。また、周辺回路領域には、ｎ型半導体領域２４Ｃをソース、ドレインとし、ゲート電極２０Ｃをゲート電極とするｎチャネル型のＭＩＳＦＥＴＱｎ１が形成される。また、相変化メモリ領域２には、ｎ型半導体領域２４Ｄをソース、ドレインとし、ゲート電極２０Ｄをゲート電極とするｎチャネル型のＭＩＳＦＥＴＱｎ２が形成される。
【００３９】
ここで、図４の符号Ｂ、Ｂ’を付した部分の拡大図を図６に示し、図４の符号Ｃ、Ｃ’を付した部分の拡大図を図７に示し、図４の符号Ｄ、Ｄ’を付した部分の拡大図を図７に示す。
【００４０】
電気ヒューズ領域７の不揮発性メモリ（不揮発性記憶素子）のコントロールゲートとなる領域は、低不純物濃度のｐ型半導体領域２２ａと高不純物濃度のｐ型半導体領域２５Ａとを形成するためのイオン注入が施された領域である。また、ｐ型ウエル１４の給電部は、低不純物濃度のｐ型半導体領域２２ａと高不純物濃度のｐ型半導体領域２５Ｂとを形成するためのイオン注入が施された領域である。同様に、ｎ型ウエル１５の給電部は、低不純物濃度のｎ型半導体領域２１ａと高不純物濃度のｎ型半導体領域２４Ａとを形成するためのイオン注入が施された領域である。
【００４１】
また、図６に示されるように、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２およびデータ読出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２のソース・ドレイン領域は、それぞれ、低不純物濃度のｎ型半導体領域２１ｂおよび高不純物濃度のｎ型半導体領域２４Ｂによって構成されている。すなわち、ＬＤＤ（Lightly Doped Drain）構造を有している。また、ｐ型ウエル１４の給電部およびｎ型ウエル１５の給電部の説明については、上記と同様である。
【００４２】
また、図７に示されるように、周辺回路領域のｎチャネル型のＭＩＳＦＥＴＱｎ１のソース・ドレイン領域は、それぞれ、低不純物濃度のｎ型半導体領域２１ｃおよび高不純物濃度のｎ型半導体領域２４Ｃによって構成されている。すなわち、ＬＤＤ構造を有している。
【００４３】
また、図８に示されるように、相変化メモリ領域２のｎチャネル型のＭＩＳＦＥＴＱｎ２のソース・ドレイン領域は、それぞれ、低不純物濃度のｎ型半導体領域２１ｄおよび高不純物濃度のｎ型半導体領域２４Ｄによって構成されている。すなわち、ＬＤＤ構造を有している。
【００４４】
このように、図６〜図８には、低不純物濃度のｎ型半導体領域２１ａ〜２１ｄについて詳細に示したが、他の図面（図４等）においては、図面の簡略化のためその記載を省略し、ｎ型半導体領域２４Ａ〜２４Ｄおよびｐ型半導体領域２５Ａ，２５Ｂに含めて記載している。
【００４５】
次に、図９に示されるように、シリサイド層（金属シリサイド）２８を形成する。シリサイド層２８は、例えば次のようにして形成することができる。まず、基板１１上にスパッタリング法などを用いてＣｏ（コバルト）膜を堆積し、熱処理によりＣｏ膜と周辺回路領域および相変化メモリ領域２のゲート電極２０Ｃ，２０Ｄとの界面、およびＣｏ膜と基板１１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極２０Ｃ,２０Ｄの表面とソース、ドレイン（ｎ型半導体領域２４Ｂ，２４Ｃ，２４Ｄ）の表面とにシリサイド（ＣｏＳｉ２）層２８が形成される。また、電気ヒューズ領域７のメモリセル領域においては、ｎ型半導体領域２４Ａおよびｐ型半導体領域２５Ａ，２５Ｂの表面にシリサイド層２８が形成される。ここで、電気ヒューズ領域７のゲート電極２０Ａ，２０Ｂの表面にはキャップ絶縁膜１８が残されているため、シリサイド層２８は形成されていない。なお、本実施の形態ではシリサイド層２８の材料としてＣｏ（コバルト）を例示したが、これに限られるものではなく、Ｔｉ（チタン）、Ｗ（タングステン）またはＮｉ（ニッケル）などを使用することもできる。
【００４６】
次に、基板１１上に絶縁膜（層間絶縁膜）３１をゲート電極２０Ａ,２０Ｂ,２０Ｃ,２０Ｄを覆うように形成する。絶縁膜３１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜との積層膜などからなる。絶縁膜３１を、酸化シリコン膜などの単体膜とすることもできる。絶縁膜３１の形成後、必要に応じて、ＣＭＰ法などを用いて絶縁膜３１の上面の平坦化処理を行うこともできる。
【００４７】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜３１をドライエッチングすることにより、相変化メモリ領域２のＭＩＳＦＥＴＱｎ２のソースまたはドレイン（ｎ型半導体領域２４Ｄ）の一方に到達するコンタクトホール３２を絶縁膜３１に形成する。
【００４８】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなるプラグ３３を形成する。プラグ３３は、例えば、コンタクトホール３２の内部を含む絶縁膜３１上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール３２内を埋めるように形成し、絶縁膜３１上の不要なタングステン膜およびバリア膜をＣＭＰまたはエッチバック法などによって除去することにより形成することができる。プラグ３３は、相変化メモリのＭＩＳＦＥＴＱｎ２のソースまたはドレインの一方に電気的に接続される。
【００４９】
次に、図１０に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、カルコゲナイド膜（カルコゲナイド層）３５ａを形成し、カルコゲナイド膜３５ａ上に金属膜（金属層、電極層）３６を形成する。カルコゲナイド膜３５ａは、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）であり、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなる。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５）やＡｇＩｎＳｂＴｅなどにより、カルコゲナイド膜３５ａを形成することができる。また、カルコゲナイド膜３５ａの密着性（接着性）向上のために、カルコゲナイド膜３５ａの上下の一方または両方に、Ｔｉ（チタン）膜などを形成することもできる。
【００５０】
次に、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより、金属膜３６およびカルコゲナイド膜３５ａをパターニングする。パターニングされたカルコゲナイド膜３５ａにより、相変化メモリの相変化膜（相変化層、カルコゲナイド層）３５が形成される。相変化膜３５は、プラグ３３に接続するように形成され、プラグ３３を介して、相変化メモリ領域２のＭＩＳＦＥＴＱｎ２のソースまたはドレイン（ｎ型半導体領域２４Ｄ）の一方に電気的に接続される。また、相変化膜３５上には、電極としての金属膜３６が残存している。相変化膜３５は、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜であれば、カルコゲナイド以外の材料により形成することもできるが、相変化膜３５をカルコゲナイド（カルコゲナイド系の材料）により形成することで、相変化膜３５をより安定して形成することができる。
【００５１】
このようにして、符号Ｄ、Ｄ’を付した部分に示されるような相変化メモリが相変化メモリ領域２に形成される。
【００５２】
次に、図１１および図１２に示されるように、絶縁膜３１上に、パターニングされた金属膜３６および相変化膜３５を覆うように、絶縁膜４１を形成する。絶縁膜４１は、例えば酸化シリコン膜などからなる。
【００５３】
次に、フォトレジスト膜（図示せず）をエッチングマスクにして、絶縁膜４１，３１をドライエッチングすることにより、ｎ型半導体領域２４Ａ，２４Ｂ，２４Ｃ，２４Ｄおよびｐ型半導体領域２５Ａ，２５Ｂのそれぞれに到達するコンタクトホールを形成し、相変化メモリ領域２において絶縁膜４１をドライエッチングすることにより、金属膜３６に到達するスルーホール（コンタクトホール）４３を形成する。
【００５４】
次に、絶縁膜４１，３１に形成されたコンタクトホール内に、タングステン（Ｗ）などからなるプラグ４４Ａ〜４４Ｆを形成し、絶縁膜４１に形成されたスルーホール４３内に、タングステン（Ｗ）などからなるプラグ４５を形成する。プラグ４４Ａ〜４４Ｆ，４５は、例えば、絶縁膜４１，３１に形成されたコンタクトホールの内部と絶縁膜４１に形成されたスルーホール４３の内部とを含む絶縁膜４１上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホールおよびスルーホール４３内を埋めるように形成し、絶縁膜４１上の不要なタングステン膜およびバリア膜をＣＭＰまたはエッチバック法などによって除去することにより形成することができる。
【００５５】
プラグ４４Ａはｎ型半導体領域２４Ａ上のシリサイド層２８に達し、プラグ４４Ｂはｎ型半導体領域２４Ｂ上のシリサイド層２８に達し、プラグ４４Ｃはｎ型半導体領域２４Ｃ上のシリサイド層２８に達し、プラグ４４Ｄはｐ型半導体領域２５Ａ上のシリサイド層２８に達し、プラグ４４Ｅはｐ型半導体領域２５Ｂ上のシリサイド層２８に達する。
【００５６】
相変化メモリ領域２において、プラグ４５は、金属膜３６、相変化膜３５およびプラグ３３を介してＭＩＳＦＥＴＱｎ２のソースまたはドレインの一方（を構成するｎ型半導体領域２４Ｄ上のシリサイド層２８）に電気的に接続される。また、相変化メモリ領域２において、プラグ４４Ｆが、ＭＩＳＦＥＴＱｎ２のソースまたはドレインの他方（を構成するｎ型半導体領域２４Ｄ上のシリサイド層２８）に電気的に接続される。
【００５７】
次に、図１３に示されるように、プラグ４４Ａ〜４４Ｆ，４５が埋め込まれた絶縁膜４１上に、配線（第１配線層）５１を形成する。例えば、プラグ４４Ａ〜４４Ｆ，４５が埋め込まれた絶縁膜４１上にバリア導体膜（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）、アルミニウム膜およびバリア導体膜（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）をスパッタリング法などによって順に形成し、フォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、配線５１を形成することができる。配線５１は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００５８】
このようにして、基板１１に、相変化型の不揮発性メモリ（相変化メモリ領域２の相変化メモリ）と相変化型以外の不揮発性メモリ（電気ヒューズ領域７の不揮発性メモリ）とを含む半導体集積回路（半導体素子）を形成することができる。
【００５９】
また、相変化メモリ（相変化膜３５）は電気ヒューズ素子である不揮発性メモリ（電気ヒューズ領域７の不揮発性メモリ）とは異なる層に形成されている。これは、電気ヒューズ素子である不揮発性メモリは周辺回路領域のｎチャネル型のＭＩＳＦＥＴＱｎ１と同工程で形成することができるため、製造工程の簡略化が図れるが、相変化メモリ（相変化膜３５）は上記の不揮発性メモリとは異なる構造であり、製造工程の簡略化も図れないので、電気ヒューズ素子である不揮発性メモリセルよりも上層に形成している。
【００６０】
次に、上記のようにして、基板（半導体基板、半導体ウエハ）１１に半導体集積回路を形成した後の工程について説明する。図１４は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。
【００６１】
上記図２〜図１３のようにして基板（半導体基板、半導体ウエハ）１１に、相変化型の不揮発性メモリ（相変化メモリ領域２の相変化メモリ）と相変化型以外の不揮発性メモリ（電気ヒューズ領域７の不揮発性メモリ）とを含む所望の半導体集積回路を形成した（ステップＳ１）後、プローブ検査などの検査（テスティング、ウエハ検査）工程を行う（ステップＳ２）。それから、ステップＳ２の検査の結果に応じて、電気ヒューズ領域７の不揮発性メモリに情報（データ）を記録する（格納する、書き込む、記憶させる）（ステップＳ３）。ステップ３のデータの記録は、ステップＳ２の検査工程中に行うこともできる。
【００６２】
ステップＳ３においては、電気ヒューズ領域７に形成された不揮発性メモリの電荷蓄積領域（ここではゲート電極２０Ａ，２０Ｂ）への電荷の注入または放出により、情報の記録が行われる。
【００６３】
ステップＳ３において電気ヒューズ領域７の不揮発性メモリに記録する情報としては、例えば、半導体装置内のトリミング（特性トリミング）時に使用する有効（使用）素子が配置されたアドレス、メモリ（例えばＲＡＭ領域３のメモリ）の救済のために有効メモリセル（不良のないメモリセル）が配置されたアドレス（救済アドレスデータ）、半導体装置の製造番号、あるいは半導体装置の履歴（製造履歴）などがある。このように、ステップＳ３においては、トリミングデータやメモリの救済情報などを、電気ヒューズ領域７の不揮発性メモリに記録することができる。
【００６４】
電気ヒューズ領域７の不揮発性メモリセルに記録する情報が、特性トリミングデータや救済アドレスデータなどのようにステップＳ２の検査工程の検査結果に基づいた情報（データ）の場合は、上記のようにステップＳ２（検査工程）の後またはステップＳ２（検査工程）中に、ステップＳ３（電気ヒューズ領域７の不揮発性メモリセルへの情報の記録）を行う。
【００６５】
電気ヒューズ領域７の不揮発性メモリセルに格納する情報が半導体装置の製造番号や履歴などのようにステップＳ２の検査工程の検査結果に基づかない情報（データ）の場合は、上記のようにステップＳ２（検査工程）の後またはステップＳ２（検査工程）中にステップＳ３（電気ヒューズ領域７の不揮発性メモリセルへの情報の記録）を行ってもよいが、ステップＳ２とステップＳ３との順序を入れ換えて、ステップＳ２（検査工程）の前にステップＳ３（電気ヒューズ領域７の不揮発性メモリセルへの情報の記録）を行うこともでき、また、ステップＳ２（検査工程）を省略することもできる。
【００６６】
なお、本実施の形態では、ステップＳ３において、電気ヒューズ領域７の不揮発性メモリセルに情報を記録するが、相変化メモリ（相変化メモリ領域２の相変化メモリ）には情報を記録（格納、書き込み、記憶）しない。
【００６７】
次に、ダイシングなどにより基板１１を切断して基板１１を半導体チップに個片化し、個片化された半導体チップとしての半導体装置１を得る（ステップＳ４）。上記図１には、このようにして個片化された半導体チップとしての半導体装置１が示されている。
【００６８】
次に、半導体装置（半導体チップ）１をパッケージ化（半導体パッケージ化）する（ステップＳ５）。すなわち、個片化された半導体チップとしての半導体装置１を用いて、半導体パッケージ（後述する半導体装置１ａに対応）を組み立てる（製造する）。
【００６９】
このように、ステップＳ２で半導体基板１１に形成された素子の検査を行い、その検査結果に応じて、ステップＳ３でトリミングデータやメモリの救済情報などの情報（データ）を電気ヒューズ領域７の不揮発性メモリに記録することで、ステップＳ５のパッケージ化工程後にもステップＳ２の検査結果を有効に反映させることができる。これにより、半導体装置（半導体チップおよびそれを用いた半導体パッケージ）の性能（特性）を向上でき、また製造歩留まりを向上させることができる。
【００７０】
次に、本実施の形態の電気ヒューズ領域７に形成された不揮発性メモリにおける情報（データ）の書き込み（記録）、消去および読み出しの各動作について図１５〜図１８を用いて説明する。図１５は電気ヒューズ領域７のメモリセル領域の要部平面図であり、図１６〜図１８は図１８中のＥ−Ｅ’線に沿った断面を示している。なお、図１６〜図１８中では、説明を分かりやすくするために配線５１の図示は省略している。
【００７１】
まず、図１６に示されるように、データの書き込み時には、例えば、ｎ型ウエル１５（ｎ型半導体分離領域１３）に９Ｖを印加し、ｐ型半導体領域２５Ｂ（ＭＩＳＦＥＴＱｗ１，Ｑｗ２，Ｑｒ１，Ｑｒ２が形成されたｐ型ウエル１４）に０Ｖを印加し、ｐ型半導体領域２５Ａ（容量素子Ｃ１，Ｃ２が形成されたｐ型ウエル１４）に順方向の９Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２のソース、ドレイン（ｎ型半導体領域２４Ｂ）の一方に７Ｖを印加し、他方に０Ｖを印加し、データ読み出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２のソース、ドレイン（ｎ型半導体領域２４Ｂ）を開放電位とする。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２において、チャネルホットエレクトロン（ｅ−）がゲート電極２０Ａに注入され、データの書き込みが行われる。このようにして、ステップＳ３において、電気ヒューズ領域７の不揮発性メモリセルへのデータ（情報）の記録を行うことができる。
【００７２】
データの消去時には、図１７に示されるように、例えば、ｎ型ウエル１５（ｎ型半導体分離領域１３）に９Ｖを印加し、ｐ型半導体領域２５Ｂ（ＭＩＳＦＥＴＱｗ１，Ｑｗ２，Ｑｒ１，Ｑｒ２が形成されたｐ型ウエル１４）に９Ｖを印加し、ｐ型半導体領域２５Ａ（容量素子Ｃ１，Ｃ２が形成されたｐ型ウエル１４）に逆方向の−９Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２のソース、ドレイン（ｎ型半導体領域２４Ｂ）を開放電位とする。ここで、容量素子Ｃ１，Ｃ２の容量電極（ゲート電極２０Ａ，２０Ｂ）の面積は、ＭＩＳＦＥＴＱｗ１，Ｑｗ２のゲート容量を形成する容量電極（ゲート電極２０Ａ，２０Ｂ）の面積より大きいことから（図１５など参照）、容量素子Ｃ１，Ｃ２の容量は、ＭＩＳＦＥＴＱｗ１，Ｑｗ２のゲート容量（ゲート電極２０Ａ，２０ＢとＭＩＳＦＥＴＱｗ１，Ｑｗ２のチャネルとの間で形成される）に比べて大きくなる。そのため、ＭＩＳＦＥＴＱｗ１，Ｑｗ２のゲート容量に印加される電圧は、容量素子Ｃ１，Ｃ２に印加される電圧より大きくなる。これにより、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２およびデータ読み出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２において、ゲート電極２０Ａから電子（ｅ−）をＦＮトンネル方式でｐ型ウエル１４へ放出する。これにより、データの消去が行われる。
【００７３】
データの読み出し時には、図１８に示されるように、例えば、ｎ型ウエル１５（ｎ型半導体分離領域１３）に３Ｖを印加し、ｐ型半導体領域２５Ｂ（ＭＩＳＦＥＴＱｗ１，Ｑｗ２，Ｑｒ１，Ｑｒ２が形成されたｐ型ウエル１４）に０Ｖを印加し、ｐ型半導体領域２５Ａ（容量素子Ｃ１，Ｃ２が形成されたｐ型ウエル１４）に３Ｖを印加し、データ書き込み用および消去用のＭＩＳＦＥＴＱｗ１，Ｑｗ２のソース、ドレイン（ｎ型半導体領域２４Ｂ）を開放電位とし、データ読み出し用のＭＩＳＦＥＴＱｒ１，Ｑｒ２のソース、ドレイン（ｎ型半導体領域２４Ｂ）の一方に１Ｖを印加し、他方に０Ｖを印加する。これにより、データ読み出し用のＭＩＳＦＥＴＱｒ１、Ｑｒ２をオンとする。
【００７４】
なお、本実施の形態では、電気ヒューズ領域７において、データ書き込み用および消去用のＭＩＳＦＥＴ（Ｑｗ１，Ｑｗ２）と、データ読出し用のＭＩＳＦＥＴ（Ｑｒ１，Ｑｒ２）とをそれぞれ形成する場合について例示したが、どちらか一方を省略して、データ書き込み、データ消去およびデータ読み出しのすべての動作を一つのＭＩＳＦＥＴによって行ってもよい。
【００７５】
次に、上記ステップＳ５の半導体装置（半導体チップ）１をパッケージ化する工程、すなわち半導体チップとしての半導体装置１を用いて半導体パッケージ形態の半導体装置１ａを組み立てる工程について、より詳細に説明する。図１９は、半導体パッケージ形態の半導体装置１ａの組み立て工程（パッケージ化工程）を示す工程フロー図である。図２０〜図２４は、半導体装置（半導体チップ）１をパッケージ化して半導体装置（半導体パッケージ）１ａを組み立てる（製造する）工程を示す断面図である。
【００７６】
まず、図２０に示されるように、上記（ステップＳ１〜ステップＳ４）のようにして半導体チップとしての半導体装置１を準備し、また、半導体装置１ａ製造用のリードフレーム７０を準備する（ステップＳ１１）。リードフレーム７０は、例えば、銅または銅合金、あるいは４２−アロイなどの導電体材料（金属材料）からなる。リードフレーム７０は、半導体チップ（半導体装置１）を搭載するためのタブ７１と、複数のリード部７２とを有している。各リード部７２は、その一端がタブ７１と離間して対向するように配置され、他端がリードフレーム７０のフレーム枠と接続している。タブ７１は、リードフレーム７０のフレーム枠に吊りリード（図示せず）により保持または支持されている。
【００７７】
次に、図２１に示されるように、ダイボンディング工程を行って、リードフレーム７０のタブ７１上に、半導体チップとしての半導体装置１を接合材（図示せず）を介して接着（接合）する（ステップＳ１２）。半導体チップの接合材としては、例えば銀ペーストまたは絶縁ペーストなどを用いることができる。
【００７８】
次に、図２２に示されるように、ワイヤボンディング工程を行って、半導体装置１の複数の電極（ボンディングパッド）７５とリードフレーム７０の複数のリード部７２の上面とを複数のボンディングワイヤ７６を介してそれぞれ電気的に接続する（ステップＳ１３）。
【００７９】
ステップＳ１３においてワイヤボンディングを行う際には、ボンディングワイヤ７６の接続強度を高めるために、ワイヤボンディング予定領域であるリード部７２と半導体装置１の電極７５近傍領域とを、ワイヤボンディングに適した所定の温度に加熱してから、半導体装置１の電極７５とリード部７２との間をボンディングワイヤ７６を介して電気的に接続することが好ましい。例えば、タブ７１およびリード部７２を加熱しながら、ワイヤボンディングを行う。このため、ワイヤボンディング工程では、半導体装置１も加熱されてしまう。
【００８０】
次に、図２３に示されるように、樹脂封止工程（封止工程、モールド工程、例えばトランスファモールド工程）を行って、半導体装置１およびボンディングワイヤ７６を封止樹脂部（封止樹脂）７７によって封止する（ステップＳ１４）。すなわち、半導体チップ（半導体装置１）を樹脂封止する。封止樹脂部７７は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料などからなり、フィラーなどを含有することもできる。
【００８１】
ステップＳ１４において封止樹脂部７７を形成する際には、タブ７１上に配置された半導体装置１およびその半導体装置１に接続されたボンディングワイヤ７６を、金型（図示せず）のキャビティ内に配置し、このキャビティ内に、封止樹脂部７７を形成するための材料（フィラーなどを含有する樹脂材料）を注入し、この材料を硬化させて封止樹脂部７７を形成する。封止樹脂部７７を形成するための樹脂材料として熱硬化性樹脂材料を用いた場合、金型のキャビティ内に、その樹脂材料（フィラーなども含有する）を注入した後、所定の温度で所定の時間加熱して、熱硬化性樹脂材料を硬化させる。この封止樹脂部７７形成用の材料の硬化のための加熱工程では、その材料内にある半導体装置１も加熱されてしまう。また、封止樹脂部７７を形成するための樹脂材料として熱可塑性樹脂材料を用いた場合、金型のキャビティ内に、比較的高温の樹脂材料（フィラーなども含有する）を注入するので、封止樹脂部７７形成時に半導体装置１も加熱されてしまう。
【００８２】
次に、図２４に示されるように、リードフレーム７０を所定の位置で切断して個片に分割する（ステップＳ１５）。リードフレーム７０の切断後、必要に応じて、封止樹脂部７７から突出するリード部７２を成形することもできる。このようにして、個片に分割された半導体装置（半導体パッケージ）１ａ、すなわち半導体パッケージ形態の半導体装置１ａが得られる。
【００８３】
次に、めっき処理を行って、半導体装置１ａのリード部７２の露出部にめっき層（半田めっき層）を形成する（ステップＳ１６）。リードフレーム７０の切断前（すなわちステップＳ１５の前）に、封止樹脂部７７から露出するリード部７２に、めっき処理を施すこともできる。
【００８４】
次に、マーキング工程や選別工程を行う（ステップＳ１７）。すなわち、マーキング工程により、半導体装置１ａの封止樹脂部７７の上面などに製品番号などを付与し、また、選別工程により、半導体装置１ａの良品と不良品とを選別する。良品として選別された半導体装置１ａが、製品（半導体パッケージ）として出荷される。
【００８５】
なお、本実施の形態では、ステップＳ５の半導体装置（半導体チップ）１をパッケージ化する工程として、リードフレームを用いて半導体パッケージを製造する場合について説明したが、これに限定されるものではなく、種々の手法を用いてパッケージ化することができる。例えば、ステップＳ５において、リードフレームの代わりに配線基板またはフレキシブル配線基板などを用い、配線基板またはフレキシブル配線基板上に半導体チップをダイボンディングするなどして半導体パッケージを製造することもできる。
【００８６】
次に、相変化メモリの動作について説明する。図２５は、半導体装置１に形成された相変化メモリの構造を示す要部断面図であり、上記図１１の符号Ｄ、Ｄ’を付した部分に対応する断面が示されている。上記のように、半導体装置１の相変化メモリ領域２に相変化メモリ（のメモリセルアレイ）が形成されている。図２６は、相変化メモリの相変化膜３５の状態（相状態）と相変化膜３５の抵抗との相関を示す説明図（表）である。
【００８７】
図２５にも示されるように、相変化メモリは、カルコゲナイド系の材料などの相変化材料（相変化物質）からなる相変化膜３５を有している。相変化膜３５は、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能であり、この相変化膜３５が記憶素子として機能することができる。相変化膜３５は、アモルファス状態と結晶状態とで抵抗率が異なり、図２６に示されるように、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での相変化膜３５の抵抗率は、結晶状態での相変化膜３５の抵抗率よりも、１０〜１００００倍程度大きくなる。
【００８８】
このような相変化膜３５と、相変化膜３５に接続されたメモリセルトランジスタとしてのＭＩＳＦＥＴＱｎ２とにより、図２５に示される相変化メモリ（のメモリセル）が構成されている。ＭＩＳＦＥＴＱｎ２のゲート電極２０は、ワード線（図示せず）に電気的に接続されている。相変化膜３５の上面側は、金属膜３６およびプラグ４５を介してビット線（図示せず）に電気的に接続されている。相変化膜３５の下面側は、プラグ３３を介して、ＭＩＳＦＥＴＱｎ２のソースまたはドレインの一方に電気的に接続されている。ＭＩＳＦＥＴＱｎ２のソースまたはドレインの他方には、プラグ４４Ｆを介して、ソース線（図示せず）が電気的に接続されている。
【００８９】
なお、本実施の形態では、相変化メモリのメモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱｎ２の代わりに、ｐチャネル型のＭＩＳＦＥＴやバイポーラトランジスタなどを用いることもできる。ただし、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱｎ２がより好適である。以下では、メモリセルトランジスタとしてｎチャネル型のＭＩＳＦＥＴＱｎ２を用いる場合の動作について説明する。
【００９０】
図２７および図２８は、相変化メモリの動作を説明するためのグラフである。図２７のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図２８のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの相変化膜３５の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。
【００９１】
相変化メモリのリセット動作（相変化膜３５のアモルファス化）時には、図２７に示されるようなリセットパルスを、ビット線およびプラグ４５を介して金属膜（電極）３６および相変化膜３５に印加する。なお、上記のように、相変化膜３５はプラグ３３を介してＭＩＳＦＥＴＱｎ２のソースまたはドレインの一方に電気的に接続されている。ＭＩＳＦＥＴＱｎ２のソースまたはドレインの他方には、ソース線およびプラグ４４Ｆを介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ２のゲート電極２０Ｄには、ワード線を介して所定の電圧を印加する。リセットパルスは、比較的高い電圧（例えば３Ｖ程度）を比較的短い時間（例えば２０ｎｓｅｃ（ナノ秒）程度）印加する。リセットパルス印加時は、比較的大きな電流が流れ、図２８に示されるように、相変化膜３５の温度が相変化膜３５の融点（アモルファス化温度）Ｔａ以上に上昇して相変化膜３５が溶融またはアモルファス化し、リセットパルスの印加が終了すると、相変化膜３５は急冷し、相変化膜３５はアモルファス状態となる。ここで、相変化膜３５の融点Ｔａは、その膜に含まれる物質によるが、一般的におよそ２００℃前後の温度である。
【００９２】
相変化メモリのセット動作（相変化膜３５の結晶化）時には、図２７に示されるようなセットパルスを、ビット線およびプラグ４５を介して金属膜３６および相変化膜３５に印加する。ＭＩＳＦＥＴＱｎ２のソースまたはドレインの他方には、ソース線およびプラグ４４Ｆを介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ２のゲート電極２０Ｄには、ワード線を介して所定の電圧を印加する。セットパルスは、リセットパルスよりも低い電圧（例えば１Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上、例えば１００ｎｓｅｃ程度）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図２８に示されるように、相変化膜３５の温度が相変化膜３５の結晶化温度Ｔｃ以上でかつ融点（アモルファス化温度）Ｔａ未満の温度に上昇して相変化膜３５が結晶化し、セットパルスの印加が終了すると、相変化膜３５は冷却し、相変化膜３５は結晶状態となる。
【００９３】
相変化メモリのリード動作時には、図２７に示されるようなリードパルスを、ビット線およびプラグ４５を介して金属膜３６および相変化膜３５に印加する。ＭＩＳＦＥＴＱｎ２のソースまたはドレインの他方には、ソース線およびプラグ４４Ｆを介して、固定電位（例えば０Ｖ）を供給する。ＭＩＳＦＥＴＱｎ２のゲート電極２０Ｄには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間（例えば２０ｎｓｅｃ程度）印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図２８に示されるように、相変化膜３５の温度が相変化膜３５の結晶化温度Ｔｃ以上に上昇することはないので、相変化膜３５の相状態は変化しない。相変化膜３５が結晶状態のときは、相変化膜３５は相対的に低抵抗であり、相変化膜３５がアモルファス状態のときは、相変化膜３５は相対的に高抵抗である。このため、リードパルスを印加したときにＭＩＳＦＥＴＱｎ２に流れる電流は、相変化膜３５が結晶状態の場合は相対的に大きく、相変化膜３５がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（相変化膜３５が結晶状態とアモルファス状態のどちらであるか）を判別することができる。
【００９４】
このように、リセット動作およびセット動作により相変化膜３５がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、相変化膜３５がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。
【００９５】
次に、本実施の形態の効果について、より詳細に説明する。
【００９６】
相変化メモリは、相変化膜３５の相状態（結晶状態とアモルファス状態のどちらであるか）により情報（データ）の記録（記憶）を行っている。このため、相変化メモリは、熱リテンション耐性が比較的低く、例えば２００℃程度以上の熱処理が行われると、データが揮発してしまう可能性がある。すなわち、相変化メモリへのデータの記録を行った後に、半導体装置（相変化メモリを形成した半導体装置）が加熱されると、相変化膜３５の相状態が変化してしまい、相変化メモリへ記録したデータが消失（揮発、変更）してしまう可能性がある。
【００９７】
図２９は、２００℃の熱処理が行われたときの相変化メモリの相変化膜３５の抵抗率の変化を模式的に示すグラフである。図２９のグラフの縦軸は、相変化メモリの相変化膜３５の抵抗率（任意単位：arbitrary unit）に対応し、横軸は加熱後の経過時間（任意単位：arbitrary unit）に対応する。
【００９８】
図２９に示されるように、アモルファス状態の相変化膜３５は、２００℃に加熱されると、加熱後例えば１秒以下でアモルファス状態から結晶状態に変化して、抵抗率が低下してしまう。このため、相変化メモリにデータを記録したとしても、２００℃程度の熱処理が加わると、相変化膜３５の相状態が変化してしまい、相変化メモリへ記録したデータが消失してしまう。
【００９９】
本発明者の検討によれば、半導体チップをパッケージ化して半導体パッケージを形成する工程（上記ステップＳ５に対応）において、半導体チップが高温となり、半導体チップに相変化メモリを形成しかつ相変化メモリにデータを格納していた場合、相変化メモリへ格納したデータが変更されてしまう可能性があることが分かった。半導体チップのパッケージ化工程（ステップＳ５）では、例えばワイヤボンディング工程（上記ステップ１３に対応）や樹脂封止工程（上記ステップＳ１４に対応）などにおいて、半導体チップ（半導体装置１）が加熱される。特に樹脂封止工程（上記ステップＳ１４に対応）で、半導体チップ（半導体装置１）が比較的高い温度（例えば１００〜３００℃程度）に加熱されてしまう。
【０１００】
本実施の形態では、上記のように、同じ半導体装置（半導体チップ）１内に相変化型の不揮発性メモリ（相変化メモリ）と相変化型以外の不揮発性メモリとを形成（混載）している。すなわち、半導体装置１の相変化メモリ領域２に相変化メモリを形成し、半導体装置１の電気ヒューズ領域７にＥＰＲＯＭやＥＥＰＲＯＭのような相変化型以外の不揮発性メモリを形成している。半導体装置１内に相変化メモリを形成することで、小型、大容量、高速なメモリを実現できる。また、電気ヒューズ領域７に形成されたＥＰＲＯＭやＥＥＰＲＯＭのような相変化型以外の不揮発性メモリは、相変化メモリに比べて、熱リテンション耐性が高く、ステップＳ５の半導体パッケージ化工程での熱履歴ではデータの消失（揮発）が発生しない。
【０１０１】
すなわち、上述の熱リテンション耐性の問題から、相変化型の不揮発性メモリ（相変化メモリ）はヒューズ素子として使用するには不向きであることがわかる。従って、ヒューズ素子には、相変化型以外のヒューズ素子を使用する必要がある。
【０１０２】
図３０は、２００℃の熱処理が行われたときの、電気ヒューズ領域７の不揮発性メモリのしきい値電圧の変化を模式的に示すグラフである。図３０のグラフの縦軸は、電気ヒューズ領域７の不揮発性メモリのしきい値電圧（任意単位：arbitrary unit）に対応し、横軸は加熱後の経過時間（任意単位：arbitrary unit）に対応する。また、図３１は、電気ヒューズ領域７の不揮発性メモリと相変化メモリ領域２の相変化メモリの使用方法を示す説明図（表）である。
【０１０３】
電気ヒューズ領域７の不揮発性メモリは、相変化型以外の不揮発性メモリ（ＥＰＲＯＭやＥＥＰＲＯＭなど）であり、電荷蓄積領域への電荷の注入または放出により情報を記憶し、電荷の蓄積時と放出時（非蓄積時）とのしきい値電圧の違いにより、メモリに記憶された情報を読み出すことができる。図２９に示される相変化メモリに比べて、電気ヒューズ領域７の不揮発性メモリは、図３０に示されるように、熱リテンション耐性が高く、２００℃程度の熱処理を行っても、しきい値電圧はそれ程変化しない。このため、電気ヒューズ領域７の不揮発性メモリに記録された情報は、２００℃程度の熱処理を行っても、消失されない。従って、ステップＳ５の半導体パッケージ化工程での熱履歴（熱処理、加熱工程）では、電気ヒューズ領域７の不揮発性メモリに記録（記憶、格納、書き込み）された情報は消失（揮発、変更）されない。
【０１０４】
本実施の形態では、図３１に示されるように、相変化メモリ領域２の相変化メモリには、ステップＳ５のパッケージ化工程の前には情報（データ）を記録（格納、記憶、書き込み）せず、ステップＳ５のパッケージ化工程後には、相変化メモリ領域２の相変化メモリを自由に使用し、情報（データ）を記録（格納、記憶、書き込み）することができる。また、本実施の形態では、図３１に示されるように、電気ヒューズ領域７の不揮発性メモリには、ステップＳ５のパッケージ化工程の前に情報（データ）を記録（格納、記憶、書き込み）し、ステップＳ５のパッケージ化工程後には、電気ヒューズ領域７の不揮発性メモリに記録されている情報（データ）を書き換えないか、あるいは必要に応じて書き換えることもできる。
【０１０５】
相変化メモリ領域２に形成された相変化メモリには、ステップＳ５のパッケージ化工程の前にデータを記録したとしても、相変化メモリに記録したデータは、ステップＳ５のパッケージ化工程（そのうちの特にステップＳ１４の樹脂封止工程）で消失してしまう可能性があるので、本実施の形態においては、ステップＳ５のパッケージ化工程の前（特にステップＳ１４の樹脂封止工程前）には、相変化メモリ領域２に形成された相変化メモリには、データを記録しない。相変化メモリ領域２の相変化メモリにはデータを記録せずにステップＳ５のパッケージ化工程（特にステップＳ１４の樹脂封止工程）を行うので、相変化メモリ領域２の相変化メモリに記録したデータがステップＳ５のパッケージ化工程で消失されるのを防止することができる。ステップＳ５のパッケージ化工程の後（特にステップＳ１４の樹脂封止工程後）は、半導体パッケージ形態の半導体装置１ａにおいて、半導体装置１ａ内の半導体装置１の相変化メモリを自由に使用することができ、相変化メモリ領域２の相変化メモリに所望のデータを記録することができる。すなわち、半導体パッケージ化される前は、相変化メモリにはデータを記録せず、半導体パッケージ化した後に、相変化メモリへのデータの書き込み、消去および読み出しを行うようにする。
【０１０６】
また、本実施の形態においては、例えば半導体装置内のトリミング時に使用する有効（使用）素子が配置されたアドレス、メモリの救済のために有効メモリセルが配置されたアドレス（救済アドレスデータ）、半導体装置の製造番号、あるいは半導体装置の履歴など、ステップＳ５のパッケージ化工程の前に記録することが望まれる情報（データ）は、ステップＳ５のパッケージ化工程よりも前のステップＳ３において、相変化型以外の不揮発性メモリ（例えばＥＰＲＯＭやＥＥＰＲＯＭ）、すなわち電気ヒューズ領域７に形成されたに不揮発性メモリに記録する。
【０１０７】
本実施の形態とは異なり、相変化メモリ領域２と同様に電気ヒューズ領域７にも相変化メモリを形成し、この相変化メモリにパッケージ化工程（ステップＳ５）よりも前のステップＳ３でデータを記録した場合、上記のように、パッケージ化工程（ステップＳ５）の熱履歴のために消失してしまう可能性がある。
【０１０８】
本実施の形態では、パッケージ化工程（ステップＳ５）の前に記録することが望まれる情報（データ）は、パッケージ化工程（ステップＳ５）よりも前のステップＳ３において、相変化型以外の不揮発性メモリ、すなわち電気ヒューズ領域７に形成されたに不揮発性メモリ（例えばＥＰＲＯＭやＥＥＰＲＯＭ）に記録する。本実施の形態では、電気ヒューズ領域７に形成された不揮発性メモリは、相変化型ではないので、熱リテンション耐性が高く、電気ヒューズ領域７の不揮発性メモリに記録されたデータは、熱によるデータの消失が生じにくい。このため、たとえパッケージ化工程（ステップＳ５）で半導体装置１が加熱されたとしても、電気ヒューズ領域７の不揮発性メモリに記録されたデータがステップＳ５のパッケージ化工程（特にステップＳ１４の樹脂封止工程）で消失（揮発、変更）されるのを防止することができる。このため、パッケージ化工程（ステップＳ５）の前に電気ヒューズ領域７の不揮発性メモリに記録した情報（データ）を、パッケージ化工程（ステップＳ５）後に使用することができる。
【０１０９】
また、パッケージ化工程（ステップＳ５）が１００〜３００℃の熱処理工程を含む場合には、相変化メモリに記録されたデータの消失が生じやすいので、本実施の形態を適用すれば、より効果が大きい。また、パッケージ化工程（ステップＳ５）が樹脂封止工程（ステップＳ１４）を含む場合には、樹脂封止工程中に半導体チップ（半導体装置１）が加熱されやすく、半導体チップの相変化メモリに記録されたデータの消失が生じやすいので、本実施の形態を適用すれば、より効果が大きい。
【０１１０】
このように、本実施の形態では、不揮発性メモリとして機能する相変化メモリを半導体基板１１に形成する場合に、相変化メモリだけでなく、相変化型以外の不揮発性メモリも半導体基板１１に形成する。このため、同じ半導体装置（半導体チップ）１内に相変化型の不揮発性メモリ（相変化メモリ）と相変化型以外の不揮発性メモリとが形成（混載）されることになる。そして、パッケージ化工程（ステップＳ５）の前に、相変化型以外の不揮発性メモリである電気ヒューズ領域７の不揮発性メモリにデータを記録する。このため、パッケージ化工程（ステップＳ５）の前に電気ヒューズ領域７の不揮発性メモリに記録したデータが、パッケージ化工程（ステップＳ５）で消失されるのを防止でき、パッケージ化工程（ステップＳ５）の前に記録したデータを、パッケージ化工程（ステップＳ５）後に使用することができる。例えば、半導体装置内のトリミング時に使用する有効（使用）素子が配置されたアドレス、メモリの救済のために有効メモリセルが配置されたアドレス（救済アドレスデータ）、半導体装置の製造番号、あるいは半導体装置の履歴（製造履歴）などを、半導体パッケージ形態の半導体装置１ａにおいても、維持し、使用することができる。従って、半導体装置（半導体チップおよびそれを用いた半導体パッケージ）の性能（特性）を向上でき、また製造歩留まりを向上させることができる。
【０１１１】
また、本実施の形態では、相変化メモリ領域２の相変化メモリには、パッケージ化工程（ステップＳ５）の前には、情報（データ）を記録せず、パッケージ化工程（ステップＳ５）後、半導体パッケージ形態の半導体装置１ａの状態で、相変化メモリ領域２の相変化メモリへのデータの書き込みなどを行うようにすることにより、相変化メモリ領域２の相変化メモリに記録したデータがパッケージ化工程（ステップＳ５）の熱履歴で消失されるのを防止でき、相変化メモリ領域２に形成された相変化メモリを有効に利用することができる。
【０１１２】
また、本実施の形態では、電気ヒューズ領域７に形成された不揮発性メモリは、ヒューズ回路（ヒューズ、ヒューズプログラム回路）として機能することができる。電気ヒューズ領域７に形成された不揮発性メモリに電気的に情報を記録できるので、情報の記録が容易である。また、電気ヒューズ領域７に形成された不揮発性メモリに記録した情報の書き換えが可能である。また、ヒューズ素子の溶断状態に応じて情報を記録するヒューズ回路に比べて、電気ヒューズ領域７の上部で保護膜（パッシベーション膜）を開口する必要がないので、半導体装置（半導体チップおよびそれを用いた半導体パッケージ）の耐湿性などをより向上することができる。
【０１１３】
（実施の形態２）
図３２は、本発明の他の実施の形態の半導体装置の要部断面図であり、上記実施の形態１の電気ヒューズ領域７の要部断面図が示されている。本実施の形態は、電気ヒューズ領域７以外は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。また、図３２では、絶縁膜８１よりも下の構造は、図示を省略している。なお、図３２の絶縁膜（層間絶縁膜）８１は、上記実施の形態１の絶縁膜４１またはそれよりも上層の絶縁膜（層間絶縁膜）に対応する。
【０１１４】
上記実施の形態１では、電気ヒューズ領域７に情報記録用の素子として、相変化型以外の不揮発性メモリ（例えばＥＰＲＯＭやＥＥＰＲＯＭ）を形成していたが、本実施の形態では、電気ヒューズ領域７に情報記録用の素子（ヒューズ）として、切断（溶断）可能な導電体膜からなるヒューズ素子を形成している。
【０１１５】
図３２に示されるように、基板１１（ここでは図示せず）上の絶縁膜（層間絶縁膜）８１上に配線８２を形成し、配線８２を覆うように絶縁膜８１上に絶縁膜（層間絶縁膜）８３を形成する。それから、絶縁膜８３にスルーホール８４を形成し、スルーホール内８４にタングステン（Ｗ）などからなるプラグ８５ａ，８５ｂを形成する。そして、プラグ８５ａ，８５ｂが埋め込まれた絶縁膜８３上に、導電体膜（導電体層）８６ａを形成し、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとしたドライエッチングにより導電体膜８６ａをパターニングすることで、パターニングされた導電体膜８６ａからなるヒューズ素子８６を形成する。ヒューズ素子８６（導電体膜８６ａ）は、例えばアルミニウム膜またはアルミニウム合金膜などのアルミニウムを主成分とする導電体膜からなり、最上層配線と同層の導電体層により形成することもできる。ヒューズ素子８６の両端部は、絶縁膜８３に形成されたスルーホール８４内に埋め込まれたプラグ８５ａ，８５ｂと電気的に接続されている。絶縁膜８３上には、ヒューズ素子８６を覆うように保護膜（パッシベーション膜、保護絶縁膜）８７が形成され、保護膜８７には、ヒューズ素子８６の一部を露出する開口部８８が形成されている。このようにして、電気ヒューズ領域７にヒューズ素子８６が形成される。なお、上記実施の形態１と同様にして、本実施の形態においても、相変化メモリ領域２に相変化メモリが形成される。
【０１１６】
図３３は、図３２に示されるヒューズ素子８６をレーザなどを用いて切断（溶断）した状態を示す要部断面図である。
【０１１７】
図３３に示されるように、開口部８８からレーザを照射することなどによって、ヒューズ素子８６を切断することができる。プラグ８６ａ，８６ｂ間に電圧を印加し、ヒューズ素子８６を介して電流が流れるかどうかで、ヒューズ素子８６が切断（溶断）されているか、切断（溶断）されていないかを判別することができる。このため、ヒューズ素子８６が切断されているか、切断されていないかで、電気ヒューズ領域７に情報（データ）を記録（記憶、格納、書き込み）することができ、電気ヒューズ領域７に記録されたデータは、プラグ８５ａ，８５ｂ間に電圧を印加し、電流が流れるかどうかで、読み出すことができる。
【０１１８】
また、他の形態として、ヒューズ素子８６を、銅または銅合金膜、あるいはシリコン膜（多結晶シリコン膜、不純物を導入したシリコン膜、ドープトポリシリコン膜）などにより形成することもできる。また、レーザなどで溶断可能であれば、ヒューズ素子８６は、最上層配線よりも下層に形成することもできる。
【０１１９】
図３４は、電気ヒューズ領域７のヒューズ素子８６と相変化メモリ領域２の相変化メモリの使用方法を示す説明図（表）であり、上記実施の形態１の図３１に対応するものである。
【０１２０】
本実施の形態においては、同じ半導体装置（半導体チップ）内に相変化メモリとヒューズ素子とを形成（混載）している。すなわち、半導体装置１の相変化メモリ領域２に相変化メモリを形成し、半導体装置１の電気ヒューズ領域７に導電体膜８６ａからなるヒューズ素子８６を形成している。半導体装置１内に相変化メモリを形成することで、小型、大容量、高速なメモリを実現できる。また、電気ヒューズ領域７のヒューズ素子８６は、導電体膜８６ａからなり、相変化メモリに比べて、熱リテンション耐性が高く、ステップＳ５の半導体パッケージ化工程での熱履歴ではデータの消失（揮発）が発生しない。
【０１２１】
本実施の形態の電気ヒューズ領域７のヒューズ素子８６は、上記実施の形態１の電気ヒューズ領域７の不揮発性メモリと同様に使用することができる。これにより、本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１２２】
すなわち、図３４にも示されるように、パッケージ化工程（ステップＳ５）の前には、相変化メモリ領域２の相変化メモリには情報（データ）を記録せずに、電気ヒューズ領域７のヒューズ素子８６に情報（データ）を記録する。例えば、半導体装置内のトリミング時に使用する有効（使用）素子が配置されたアドレス、メモリの救済のために有効メモリセルが配置されたアドレス（救済アドレスデータ）、半導体装置の製造番号、あるいは半導体装置の履歴（製造履歴）などを、電気ヒューズ領域７のヒューズ素子８６に記録する。電気ヒューズ領域７のヒューズ素子８６は、熱リテンション耐性が高く、ステップＳ５のパッケージ化工程での熱履歴ではデータが消失しないので、パッケージ化工程（ステップＳ５）の前に電気ヒューズ領域７のヒューズ素子８６に書き込んだデータを、パッケージ化工程（ステップＳ５）後に維持し、使用することができる。従って、半導体装置（半導体チップおよびそれを用いた半導体パッケージ）の性能（特性）を向上でき、また製造歩留まりを向上させることができる。
【０１２３】
なお、上記実施の形態１では、パッケージ化工程（ステップＳ５）の後、電気ヒューズ領域７の不揮発性メモリに記録されている情報を必要に応じて書き換えることも可能であったが、本実施の形態では、ヒューズ素子８６が切断されているか切断されていないかで情報を記録しているので、パッケージ化工程（ステップＳ５）の後は、電気ヒューズ領域７のヒューズ素子８６の情報の書き換えを行うことはできず、電気ヒューズ領域７のヒューズ素子８６への情報の記録は、パッケージ化工程（ステップＳ５）の前にのみ行うことができる。
【０１２４】
また、相変化メモリ（相変化膜３５）はヒューズ素子（ヒューズ素子８６）とは異なる層に形成されている。これは、相変化メモリ領域のｎチャネル型のＭＩＳＦＥＴＱｎ２とカルコゲナイド膜３５ａ（相変化膜３５）との距離が離れすぎると、相変化メモリの動作遅延に繋がるため、カルコゲナイド膜３５ａ（相変化膜３５）は下層に形成するのが望ましい。また、本実施の形態で示したヒューズ素子８６は、レーザなどで溶断する必要があるため、できるだけ上層に形成するのが望ましい。すなわち、本実施の形態においては、ヒューズ素子（ヒューズ素子８６）を相変化メモリ（相変化膜３５）よりも上層に形成している。
【０１２５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１２６】
本発明は、相変化型の不揮発性メモリを含む半導体装置の製造方法および半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０１２７】
【図１】本発明の実施の形態１の半導体装置の概略構成を示す平面図である。
【図２】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図３】図２と同じ製造工程中における半導体装置の要部平面図である。
【図４】図２に続く半導体装置の製造工程中における要部断面図である。
【図５】図４と同じ製造工程中における半導体装置の要部平面図である。
【図６】図４の拡大図である。
【図７】図４の拡大図である。
【図８】図４の拡大図である。
【図９】図４に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１と同じ製造工程中における半導体装置の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１４】本発明の実施の形態１の半導体装置の製造工程を示す工程フロー図である。
【図１５】本発明の実施の形態１の半導体装置の要部平面図である。
【図１６】本発明の実施の形態１の半導体装置の電気ヒューズ領域の不揮発性メモリのデータ書き込み動作を説明する要部断面図である。
【図１７】本発明の実施の形態１の半導体装置の電気ヒューズ領域の不揮発性メモリのデータ消去動作を説明する要部断面図である。
【図１８】本発明の実施の形態１の半導体装置の電気ヒューズ領域の不揮発性メモリのデータ読み出し動作を説明する要部断面図である。
【図１９】本発明の実施の形態１の半導体装置の組み立て工程を示す工程フロー図である。
【図２０】本発明の実施の形態１の半導体装置の組み立て工程を示す断面図である。
【図２１】図２０に続く半導体装置の組み立て工程中の断面図である。
【図２２】図２１に続く半導体装置の組み立て工程中の断面図である。
【図２３】図２２に続く半導体装置の組み立て工程中の断面図である。
【図２４】図２３に続く半導体装置の組み立て工程中の断面図である。
【図２５】本発明の実施の形態１の半導体装置に形成された相変化メモリの構造を示す要部断面図である。
【図２６】相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。
【図２７】相変化メモリの動作を説明するためのグラフである。
【図２８】相変化メモリの動作を説明するためのグラフである。
【図２９】２００℃の熱処理が行われたときの相変化メモリの相変化膜の抵抗率の変化を示すグラフである。
【図３０】２００℃の熱処理が行われたときの、電気ヒューズ領域の不揮発性メモリのしきい値電圧の変化を示すグラフである。
【図３１】電気ヒューズ領域の不揮発性メモリと相変化メモリ領域の相変化メモリの使用方法を示す説明図である。
【図３２】本発明の実施の形態２の半導体装置の要部断面図である。
【図３３】ヒューズ素子を切断した状態を示す要部断面図である。
【図３４】電気ヒューズ領域のヒューズ素子と相変化メモリ領域の相変化メモリの使用方法を示す説明図である。
【符号の説明】
【０１２８】
１  半導体装置
２  相変化メモリ領域
３  ＲＡＭ領域
４  ＣＰＵ領域
５  アナログ回路領域
６  Ｉ／Ｏ領域
７  電気ヒューズ領域
１１  基板（半導体基板）
１２  素子分離領域
１３  ｎ型半導体分離領域
１４  ｐ型ウエル
１５  ｎ型ウエル
１６  ゲート絶縁膜
１７  多結晶シリコン膜
１８  キャップ絶縁膜
１８ａ  絶縁膜
１８ｂ  絶縁膜
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ  ゲート電極
２１ａ，２１ｂ，２１ｃ，２１ｄ  ｎ型半導体領域
２２ａ，２２ｂ  ｐ型半導体領域
２３  サイドウォールスペーサ
２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ  ｎ型半導体領域
２５Ａ，２５Ｂ  ｐ型半導体領域
２８  シリサイド層
３１  絶縁膜
３２  コンタクトホール
３３  プラグ
３５  相変化膜
３５ａ  カルコゲナイド膜
３６  金属膜
４１  絶縁膜
４３  スルーホール
４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ  プラグ
４５  プラグ
５１  配線
７０  リードフレーム
７１  タブ
７２  リード部
７５  電極
７６  ボンディングワイヤ
７７  封止樹脂部
８１  絶縁膜
８２  配線
８３  絶縁膜
８４  スルーホール
８５ａ，８５ｂ  プラグ
８６  ヒューズ素子
８６ａ  導電体膜
８７  保護膜
８８  開口部
Ｃ１，Ｃ２  容量素子
Ｑｒ１，Ｑｒ２，Ｑｗ１，Ｑｗ２，Ｑｎ１，Ｑｎ２  ＭＩＳＦＥＴ
【図１】
2006210718.tif 000003
【図２】
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【図３】
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【図４】
2006210718.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2006210718.tif 000010
【図９】
2006210718.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2006210718.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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