(57)【要約】      （修正有）【課題】電荷をトラップするメモリセルを用いた不揮発性メモリであって、反転ビット線に基づくメモリデバイスの実用的な形態および動作方法を提供する。【解決手段】電界によって引き起こされる反転層を用いて、ソースおよびドレインへの注入の代わりとする、電荷をトラップするメモリデバイス。メモリセルは２ビットを記憶するようになっており、ひとつのビットは電荷トラップ構造体の左側、もうひとつは右側にある。負のゲート電圧のファウラー−ノルトハイム（ＦＮ）トンネル効果を用いて、正の閾値電圧の消去状態が引き起こされ、これによって、正の電圧において電荷平衡状態が確立される。低電流ソース側ホット電子注入プログラム法が用いられる。【選択図】    図２
2006310720.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体本体と、
該半導体本体の上にある複数のワード線と、
該複数のワード線と前記半導体本体との間のメモリセルのアレイであって、該アレイは少なくとも１つのセクタを含み、前記メモリセルは、前記複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、該制御ゲートと前記半導体本体との間の電荷トラップ構造体とを含む、メモリセルのアレイと、
該アレイにおけるメモリセルの列同士の間で、前記複数のワード線に関して略直交して配列され、前記半導体本体の上にあり、印加されるバイアス電圧に応答して前記半導体本体における反転ビット線を引き起こす（induce）ように配列された、複数の電流制御線と、
該複数の電流制御線、前記複数のワード線、および前記半導体本体に接続され、前記メモリセルにおける電荷蓄積によってデータをプログラムおよび消去するための、ならびに記憶データを読み出すためのバイアス機構を適用する、制御回路と
を備え、
前記アレイにおける特定のメモリセルの左側の１ビットのデータをプログラムするための前記バイアス機構は、反転ビット線を介して前記電荷トラップ構造体の左側にソース側ホット電子注入を引き起こし、それによって、前記左側の読出し用の高閾値状態を確立し、
前記アレイにおける前記特定のメモリセルの右側の１ビットのデータをプログラムするための前記バイアス機構は、反転ビット線を介して前記電荷トラップ構造体の右側にソース側ホット電子注入を引き起こし、それによって、前記右側の読出し用の高閾値状態を確立し、
前記少なくとも１つのセクタにおけるデータを消去するための前記バイアス機構は、前記セクタにおける前記メモリセルに接続された少なくとも１つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、該ＦＮトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられており、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立され、
前記アレイにおける特定のメモリセルの前記左側と右側の一方の１ビットのデータを読み出すための前記バイアス機構は、前記特定のメモリセルの前記左側および右側の比較的導電性の反転ビット線を引き起こし、前記特定のメモリセルの前記制御ゲートに接続された前記ワード線に読出しバイアス電圧を印加する
集積回路メモリ。
【請求項２】
前記特定のメモリセルの前記左側と右側の一方の側の１ビットのデータをプログラムするための前記バイアス機構は、
前記半導体本体に本体バイアス電圧を印加すること、
前記特定のメモリセルに接続されたワード線に、および、前記一方の側の第２のメモリセルを含む、前記ワード線に接続された他のメモリセルに、プログラム電圧を印加すること、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成すること、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続すること、
第２の電流制御線に、前記一方の側の前記特定のメモリセルに隣接する比較的抵抗性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加すること、および第３の電流制御線に、前記一方の側の前記第２のメモリセルに隣接する比較的導電性の反転ビット線を引き起こすのに十分な、第３のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成すること、および前記第２および第３の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１に記載の集積回路メモリ。
【請求項３】
前記特定のメモリセルの左側と右側の一方の側の１ビットのデータを読み出すための前記バイアス機構は、
前記特定のメモリセルに接続されたワード線に読出し電圧を印加すること、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成すること、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続すること、
前記左側と右側の前記一方の側の前記特定のメモリセルに隣接する第２の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成すること、および前記第２の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１に記載の集積回路メモリ。
【請求項４】
前記目標低閾値は２Ｖよりも高い、請求項１に記載の集積回路メモリ。
【請求項５】
前記目標低閾値は３Ｖよりも高い、請求項１に記載の集積回路メモリ。
【請求項６】
前記複数のメモリセルにおける前記制御ゲートは、仕事関数が約４．２５ｅＶよりも大きい材料を含む（comprise）、請求項１に記載の集積回路メモリ。
【請求項７】
前記複数のメモリセルにおける前記制御ゲートはｐ型ポリシリコンでできている、請求項１に記載の集積回路メモリ。
【請求項８】
前記複数のメモリセルにおける前記制御ゲートはｐ型ポリシリコンでできており、前記複数の電流制御線はｎ型ポリシリコンでできている、請求項１に記載の集積回路メモリ。
【請求項９】
前記複数の電流制御線は、幅が、それらを形成するのに利用される製造工程の最小フィーチャサイズと略等しい導電線でできている、請求項１に記載の集積回路メモリ。
【請求項１０】
前記電荷トラップ構造体は、二酸化ケイ素を含む底層と、窒化ケイ素を含む中間層と、二酸化ケイ素を含む頂層とを備える、請求項１に記載の集積回路メモリ。
【請求項１１】
集積回路メモリの動作方法であって、該メモリは、第１の導電型を有する半導体本体と、該半導体本体の上にある複数のワード線と、該複数のワード線と前記半導体本体との間のメモリセルのアレイであって、該アレイは少なくとも１つのセクタを含み、前記メモリセルは、前記複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、該制御ゲートと前記半導体本体との間の電荷トラップ構造体とを含む、メモリセルのアレイと、該アレイにおけるメモリセルの列同士の間で、前記複数のワード線に関して略直交して配列され、前記半導体本体の上にあり、印加されるバイアス電圧に応答して前記半導体本体における反転ビット線を引き起こすよう配列された、複数の電流制御線とを含み、
前記アレイにおける特定のメモリセルの左側の１ビットのデータをプログラムするためのバイアス機構を適用し、それによって、反転ビット線を介して前記電荷トラップ構造体の左側にソース側ホット電子注入を引き起こし、前記左側の読出し用の高閾値状態を確立し、
前記アレイにおける前記特定のメモリセルの右側の１ビットのデータをプログラムするためのバイアス機構を適用し、反転ビット線を介して前記電荷トラップ構造体の右側にソース側ホット電子注入を引き起こし、前記右側の読出し用の高閾値状態を確立し、
前記少なくとも１つのセクタにおけるデータを消去するためのバイアス機構を適用し、前記セクタにおける前記メモリセルに接続された少なくとも１つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こし、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、該ＦＮトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられ、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立され、
前記アレイにおける特定のメモリセルにおける１ビットのデータを読み出すためのバイアス機構を適用し、前記特定のメモリセルの前記左側および右側に比較的導電性の反転ビット線を引き起こし、前記特定のメモリセルの前記制御ゲートに接続された前記ワード線に読出しバイアス電圧を印加すること
を含む集積回路メモリの動作方法。
【請求項１２】
前記特定のメモリセルの前記左側と右側の一方の側の１ビットのデータをプログラムするための前記バイアス機構は、
前記半導体本体に本体バイアス電圧を印加し、
前記特定のメモリセルに接続されたワード線に、および、前記一方の側の第２のメモリセルを含む、前記ワード線に接続された他のメモリセルに、プログラム電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
第２の電流制御線に、前記一方の側の前記特定のメモリセルに隣接する比較的抵抗性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加し、および第３の電流制御線に、前記一方の側の前記第２のメモリセルに隣接する比較的導電性の反転ビット線を引き起こすのに十分な、第３のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第２および第３の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１１に記載の集積回路メモリの動作方法。
【請求項１３】
前記特定のメモリセルの左側と右側の一方の側の１ビットのデータを読み出すための前記バイアス機構は、
前記特定のメモリセルに接続されたワード線に読出し電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
前記左側と右側の前記一方の側の前記特定のメモリセルに隣接する第２の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第２の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１１に記載の集積回路メモリの動作方法。
【請求項１４】
前記目標低閾値は２Ｖよりも高い、請求項１１に記載の集積回路メモリの動作方法。
【請求項１５】
前記目標低閾値は３Ｖよりも高い、請求項１１に記載の集積回路メモリの動作方法。
【請求項１６】
前記少なくとも１つのセクタにおけるメモリセルをプログラムする前に、前記少なくとも１つのセクタにおいて低閾値状態を設定するためのバイアス機構を適用することであって、前記セクタにおける前記メモリセルに接続された少なくとも１つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、該ＦＮトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられており、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立されることを含む請求項１１に記載の集積回路メモリの動作方法。
【請求項１７】
第１の導電型を有する半導体本体と、
該半導体本体の上にある複数のワード線と、
該複数のワード線と前記半導体本体との間のメモリセルのアレイであって、該アレイは少なくとも１つのセクタを含み、前記メモリセルは、前記複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、該制御ゲートと前記半導体本体との間の電荷トラップ構造体とを含み、前記制御ゲートは、仕事関数が約４．２５ｅＶよりも大きい材料でできている、メモリセルのアレイと、
前記アレイにおけるメモリセルの列同士の間で、前記複数のワード線に関して略直交して配列され、前記半導体本体の上にあり、印加されるバイアス電圧に応答して前記半導体本体における反転ビット線を引き起こすよう配列された、複数の電流制御線と、
該複数の電流制御線、前記複数のワード線、および前記半導体本体に接続され、前記メモリセル構造体における電荷蓄積によってデータをプログラムおよび消去するための、ならびに記憶データを読み出すためのバイアス機構を適用する、制御回路と
を備え、前記少なくとも１つのセクタにおけるデータを消去するための前記バイアス機構は、前記セクタにおける前記メモリセルに接続された少なくとも１つのワード線と前記半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、前記負の電圧は、前記電荷トラップ構造体と前記半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、該ＦＮトンネル効果は、前記制御ゲートと前記電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられており、ついには前記セクタにおける前記メモリセルにおいて目標低閾値電圧が確立される、
集積回路メモリ。
【請求項１８】
前記特定のメモリセルの前記左側と右側の一方の側の１ビットのデータをプログラムするための前記バイアス機構は、
前記半導体本体に本体バイアス電圧を印加し、
前記特定のメモリセルに接続されたワード線に、および、前記一方の側の第２のメモリセルを含む、前記ワード線に接続された他のメモリセルに、プログラム電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
第２の電流制御線に、前記一方の側の前記特定のメモリセルに隣接する比較的抵抗性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加し、および第３の電流制御線に、前記一方の側の前記第２のメモリセルに隣接する比較的導電性の反転ビット線を引き起こすのに十分な、第３のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第２および第３の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１７に記載の集積回路メモリ。
【請求項１９】
特定のメモリセルの左側と右側の一方の側の１ビットのデータを読み出すための前記バイアス機構は、
前記特定のメモリセルに接続されたワード線に読出し電圧を印加し、
前記左側と右側の他方の側の前記特定のメモリセルに隣接する第１の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、前記特定のメモリセル用のドレイン端子を形成し、および前記第１の電流制御線によって引き起こされる前記反転ビット線を介して前記ドレイン端子にドレイン電圧を接続し、
前記左側と右側の前記一方の側の前記特定のメモリセルに隣接する第２の電流制御線に、比較的導電性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加して、前記特定のメモリセル用のソース端子を形成し、および前記第２の電流制御線によって引き起こされる前記反転ビット線を介して前記ソース端子にソース電圧を接続すること
を含む、請求項１７に記載の集積回路メモリ。
【請求項２０】
前記目標低閾値は約２Ｖよりも高い、請求項１７に記載の集積回路メモリ。
【請求項２１】
前記目標低閾値は約３Ｖよりも高い、請求項１７に記載の集積回路メモリ。
【請求項２２】
前記複数のメモリセルにおける前記制御ゲートはｐ型ポリシリコンでできている、請求項１７に記載の集積回路メモリ。
【請求項２３】
前記複数の電流制御線は、幅が、それらを形成するのに利用される製造工程の最小フィーチャサイズと略等しい導電線でできている、請求項１７に記載の集積回路メモリ。
【請求項２４】
前記電荷トラップ構造体は、二酸化ケイ素を含む底層と、窒化ケイ素を含む中間層と、二酸化ケイ素を含む頂層とを備える、請求項１７に記載の集積回路メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的にプログラム可能および消去可能な不揮発性メモリに関し、詳細には、電荷をトラップするメモリセルに基づいたそのようなメモリに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよびフラッシュメモリとして知られている電荷蓄積構造体に基づいた電気的にプログラム可能および消去可能な不揮発性メモリ技術は、現代のさまざまな用途において用いられている。ＥＥＰＲＯＭおよびフラッシュメモリには、多くのメモリセル構造体が用いられている。電荷トラップ誘電体層に基づいたメモリセル構造体は、スケーラビリティ（scalability）を有し製造工程が簡略化されているため、集積回路の寸法が縮小するに従って、生じる関心が大きくなっている。電荷トラップ誘電体層に基づいたメモリセル構造体は、例えば業界名ＮＲＯＭ、ＳＯＮＯＳ、ＰＨＩＮＥＳで知られている構造体を含む。このようなメモリセル構造体は、窒化ケイ素等の電荷トラップ誘電体層内に電荷をトラップすることによってデータを記憶する。負の電荷がトラップされると、メモリセルの閾値電圧は上がる。電荷トラップ層から負の電荷を除去することによって、メモリセルの閾値電圧は下がる。
【０００３】
従来のＳＯＮＯＳデバイスは、超薄型、例えば３ナノメートル未満の底部酸化物と、チャネル消去用の直接トンネル効果を引き起こすバイアス機構とを用いる。この技法を用いれば消去速度が速いが、超薄型の底部酸化物を通って電荷が漏れてしまうために、電荷保持に劣る。
【０００４】
ＮＲＯＭデバイスは、比較的厚い、例えば３ナノメートルよりも厚く通常約５〜９ナノメートルの底部酸化物を用いて、電荷損失を防ぐ。直接トンネル効果の代わりに、バンド間トンネル効果によって引き起こされるホット正孔注入（band-to-band tunneling induced hot hole injection: BTBTHH）を用いてセルを消去することができる。しかしこのホット正孔注入では酸化物が損傷し、高閾値セルにおいては電荷損失を、低閾値セルにおいては電荷増大（gain）をもたらす。さらに、プログラムおよび消去のサイクルの間には、電荷トラップ構造体において消去が困難な電荷が蓄積するため、消去時間は徐々に長くなるはずである。この電荷蓄積が生じるのは、正孔注入ポイント（point）と電子注入ポイントとが互いに一致せず、消去パルス後に残留してしまう電子があるからである。さらに、工程のばらつき（チャネル長のばらつき等）のために、ＮＲＯＭフラッシュメモリデバイスのセクタ消去中にそれぞれのセルについての消去速度が互いに異なってしまう。このように消去速度が互いに異なっていると、その結果消去状態の閾値電圧Ｖｔの分布が大きくなってしまい、その場合、セルのうちのいくつかは消去が困難になり、いくつかは過消去になってしまう。したがって、プログラムおよび消去のサイクルを何度も繰り返した後には、Ｖｔのターゲットウィンドウ（target Vt window）が閉じ、耐久性に劣るのが観察される。この現象は、技術が縮小し続けるとさらに深刻となろう。
【０００５】
従来のメモリセルの大きさに対する制限のひとつは、半導体基板においてソース端子およびドレイン端子用の拡散線を用いることから生じる。拡散線を形成するのに用いる不純物の拡散が、注入が行われる位置をわずかに越えて広がり、拡散領域の大きさが増大する。この拡散によって、より小さい最小寸法へと縮小するのが困難になり、突抜け現象防止のための最小チャネル長等、セルの大きさに対する他の制限が生じる。
【０００６】
拡散線を用いることについての諸問題を克服するひとつの手法が、メモリセルにおいて電荷蓄積構造体に隣接する制御電極を用いて基板内に導電性反転領域を引き起こすことに基づいて開発されてきた。このような導電性反転領域は、ソース端子およびドレイン端子の役割を果たす。注入がないので、反転領域の寸法をより正確に制御することができる。Sasago他著「90-nm-node multi-level AG-AND type flash memory with cell size of true 2F2/bit and programming throughput of 10 MB/s」IEDM, 2003, pages 823-826およびIshii他による米国特許出願公開第ＵＳ２００４／００８４７１４号を参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、電荷をトラップするメモリセルに基づいた、反転ビット線に基づくメモリデバイスの実用的な実施態様は、文献には報告されていない。
【課題を解決するための手段】
【０００８】
反転ビット線の電荷をトラップするメモリセルを説明する。メモリセルは、注入を行ったソースおよびドレインのビット線を有さず、電界によって引き起こされる反転層を用いて、ソースおよびドレインへの注入の代わりとする。結果として、メモリセルはより容易に小型化される。メモリセルの実施形態は、２ビットを記憶するようになっており、ひとつのビットは電荷トラップ構造体の左側、もうひとつは右側にある。メモリセルの実施形態について、正の閾値電圧の消去状態を説明する。これは負のゲート電圧のファウラー−ノルトハイム（ＦＮ）トンネル効果を用いて設定され、これによって、正の閾値電圧において電荷平衡状態が確立され、過消去の諸問題を防止する。メモリセルの実施形態について、低電流ソース側ホット電子注入プログラム法を説明する。これは反転ビット線とともに用いるのに好適であり、メモリセルの左側と右側の両方について低電流高速プログラムを達成する。
【０００９】
本明細書において説明する技術による集積回路メモリは、半導体本体と、半導体本体の上にある複数のワード線と、複数のワード線と半導体本体との間のメモリセルアレイとを備える。メモリセルアレイは、セクタ消去動作をサポートするよう構成されている少なくとも１つのセクタを含む。アレイにおけるメモリセルは、複数のワード線におけるワード線に接触するそれぞれの制御ゲートと、制御ゲートと半導体本体との間の電荷トラップ構造体とを含む。複数の電流制御線が、アレイにおけるメモリセルの列同士の間で、複数のワード線に関して略直交して配列されている。電流制御線は半導体本体の上にあり、電流制御線に印加されるバイアス電圧に応答して、半導体本体における反転ビット線を引き起こすよう配列されている。反転ビット線は、プログラム、消去、および読出しの動作中のメモリセルのソース端子およびドレイン端子を提供する。
【００１０】
本発明の実施形態において、集積回路メモリには制御回路が含まれている。制御回路は、複数の電流制御線、複数のワード線、および半導体本体に接続され、メモリセルにおける電荷蓄積によってデータをプログラムおよび消去するための、ならびに記憶データを読み出すための、バイアス機構を適用する。メモリセルの左側の１ビットのデータをプログラムするためのバイアス機構を説明する。このバイアス機構は、反転ビット線を介して電荷トラップ構造体の左側にソース側ホット電子注入を引き起こし、それによって、左側の読出し用の高閾値状態を確立する。メモリセルの右側の１ビットのデータをプログラムするためのバイアス機構もまた説明する。このバイアス機構は、反転ビット線を介して電荷トラップ構造体の右側にソース側ホット電子注入を引き起こす。アレイのセクタにおけるデータを消去するためのバイアス機構は、そのセクタにおけるメモリセルに接続された少なくとも１つのワード線と半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こす。ただしこの負の電圧は、電荷トラップ構造体と半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、このＦＮトンネル効果は、制御ゲートと電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられている。ついにはそのセクタにおけるメモリセルにおいて目標低閾値電圧が確立される。１ビットのデータを読み出すためのバイアス機構もまた説明する。このバイアス機構は、メモリセルの左側および右側の反転ビット線を引き起こし、その特定のメモリセルの制御ゲートに接続されたワード線に読出しバイアス電圧を印加する。
【００１１】
この消去プロセスによって達成されるメモリセルの実施形態について、このような電荷平衡状態の結果、いくつかの実施形態において２Ｖよりも大きい、そして他の実施形態においてより好ましくは３Ｖよりも大きい、正の目標低閾値電圧が生じる。いくつかの実施形態において、メモリセルは目標低閾値電圧の大きさを調節するよう設計される。例えば、電荷平衡状態の大きさを小さくするために、ｐ型ポリシリコン等の仕事関数の比較的大きい材料を制御ゲートとして用いてもよい。
【００１２】
説明された技術は、上記のように集積回路メモリを動作する方法によっても具現される。本明細書に示す一実施形態によると、本方法は、アレイにおける特定のメモリセルの左側の１ビットのデータをプログラムするためのバイアス機構を適用し、反転ビット線を介して電荷トラップ構造体の左側にソース側ホット電子注入を引き起こし、左側の読出し用の高閾値状態を確立すること、アレイにおける特定のメモリセルの右側の１ビットのデータをプログラムするためのバイアス機構を適用し、それによって、反転ビット線を介して電荷トラップ構造体の右側にソース側ホット電子注入を引き起こし、右側の読出し用の高閾値状態を確立すること、少なくとも１つのセクタにおけるデータを消去するためのバイアス機構を適用して、セクタにおけるメモリセルに接続された少なくとも１つのワード線と半導体本体との間に負の電圧を印加することによって電荷平衡を引き起こすことを含み、負の電圧は、電荷トラップ構造体と半導体本体との間にＦＮトンネル効果を引き起こすのに十分であり、ＦＮトンネル効果は、制御ゲートと電荷トラップ構造体との間のＦＮトンネル効果によってバランスがとられており、ついにはセクタにおけるメモリセルにおいて目標低閾値電圧が確立され、およびアレイにおける特定のメモリセルの左側における１ビットのデータを読み出すためのバイアス機構を適用して、特定のメモリセルの左側および右側に比較的導電性の反転ビット線を引き起こし、特定のメモリセルの制御ゲートに接続されたワード線に読出しバイアス電圧を印加することを含む。
【００１３】
同様に、本発明の実施形態は、反転ビット線を引き起こしたソース側ホット電子注入によってデータをプログラムするためのバイアス機構を含む。本明細書に示す特定のメモリセルの左側と右側の一方の側の１ビットのデータをプログラムするための一実施形態は、半導体本体に本体バイアス電圧を印加すること、特定のメモリセルに接続されたワード線に、および、一方の側の第２のメモリセルを含む、ワード線に接続された他のメモリセルに、プログラム電圧を印加すること、左側と右側の他方の側の特定のメモリセルに隣接する第１の電流制御線に、第１の電流制御線の下にある比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、特定のメモリセル用のドレイン端子を形成すること、および第１の電流制御線によって引き起こされる反転ビット線を介してドレイン端子にドレイン電圧を接続すること、第２の電流制御線に、一方の側の特定のメモリセルに隣接する、第２の電流制御線によって引き起こされる比較的抵抗性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加すること、および第３の電流制御線に、一方の側の第２のメモリセルに隣接する、第３の電流制御線によって引き起こされる比較的導電性の反転ビット線を引き起こすのに十分な、第３のバイアス電圧を印加して、特定のメモリセル用のソース端子を形成すること、および第２および第３の電流制御線によって引き起こされる反転ビット線を介してソース端子にソース電圧を接続することを含む。
【００１４】
さらに、反転ビット線を用いて１ビットのデータを読み出すためのバイアス機構が説明される。特定のメモリセルの左側と右側の一方の側の１ビットのデータを読み出すためのバイアス機構の一実施形態は、特定のメモリセルに接続されたワード線に読出し電圧を印加すること、左側と右側の他方の側の特定のメモリセルに隣接する第１の電流制御線に、第１の電流制御線によって引き起こされる、比較的導電性の反転ビット線を引き起こすのに十分な、第１のバイアス電圧を印加して、特定のメモリセル用のドレイン端子を形成すること、および第１の電流制御線によって引き起こされる反転ビット線を介してドレイン端子にドレイン電圧を接続すること、左側と右側の一方の側の特定のメモリセルに隣接する第２の電流制御線に、第２の電流制御線によって引き起こされる、比較的導電性の反転ビット線を引き起こすのに十分な、第２のバイアス電圧を印加して、特定のメモリセル用のソース端子を形成すること、および第２の電流制御線によって引き起こされる反転ビット線を介してソース端子にソース電圧を接続することを含む。
【００１５】
本明細書において説明するメモリ技術は、従来技術よりもかなり優れた利点を達成する。このメモリは、埋め込んだソースおよびドレイン拡散領域がないので、従来の電荷をトラップするメモリセル、またはフローティングゲート技術に基づいたセルよりも、より小さい最小寸法にするのが容易である。拡散ソースおよびドレイン領域で生じる、突抜け現象についての諸問題がないので、セルを非常に小さくすることができる。反転ビット線によって引き起こされる低電流ソース側注入を用いる技術の実施形態においては、プログラム速度は従来の電荷をトラップするメモリセルよりも速い。説明する技術の実施形態における消去アルゴリズムは、簡単かつ高速であり、正の消去閾値状態を実施する。本明細書において説明するメモリ技術は、高密度アレイについてセル当たり２ビットをサポートする。さらに、このメモリ技術は、動作中にホットホールを生成する従来技術の電荷トラップ構造体において生じる、データ保持についての諸問題を回避する。
【００１６】
本発明の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲を検討して理解することができる。
【発明を実施するための最良の形態】
【００１７】
図１ないし図１６を参照して、本明細書において説明する技術の実施形態の詳細な説明を行う。
【００１８】
図１は、従来技術の電荷をトラップするメモリセルの略図である。基板は、ｎ＋ドープ領域１５、１６と、ｎ＋ドープ領域１５と１６との間のｐドープ領域１７とを含む。ｎ＋ドープ領域１５、１６は、ソース端子およびドレイン端子の役割を果たす拡散線を提供する。メモリセルの残りの部分は、基板上の底部誘電体１４、底部誘電体１４上の電荷トラップ層１３、電荷トラップ層１３上の頂部誘電体１２、および頂部誘電体１２上の制御ゲート１１を含む、電荷トラップ構造体を含む。通常、制御ゲート１１はｎ型ポリシリコンを有し（comprises）、ワード線（図示せず）に接続されている。電荷トラップ構造体は電荷トラップ層１３において、電子１７で表すもの等のトラップされた電荷を有する。通常、そのようなセルはバンド間トンネル効果によって引き起こされるホット正孔注入によって消去され、図面において電子の記号の数が少ないことによって全体として示すように、１Ｖよりも低い、およびそれよりもさらに低い、低閾値状態を達成する。また、注入工程中拡散領域は制御ゲート１１の縁に自己整合するが、不純物は電荷トラップ構造体の縁の下で拡散し、チャネルを狭くして、デバイスをより小型化することを制限する。
【００１９】
図２は、図示のｐ型ウェルのような半導体本体における反転ビット線を含むメモリセルを示す。反転ビット線は、対応する電流制御線２７、２８に印加されるバイアス電圧に応答して、ソース端子２５およびドレイン端子２６を提供する。メモリセルは、基板上の底部誘電体２４、底部誘電体２４上の電荷トラップ層２３、電荷トラップ層２３上の頂部誘電体２２、および頂部誘電体２２上の制御ゲート２１を含む、電荷トラップ構造体を含む。図示の実施形態において制御ゲート２１はｐ型ポリシリコンでできており、電流制御線２７、２８はｎ型ポリシリコンでできている。ｐ型ポリシリコンのほうが仕事関数が大きく、以下により詳細に説明するように、制御ゲートに用いると、ＦＮトンネル効果によって引き起こされる電荷平衡閾値状態に影響を与える。ｎ型ポリシリコンのほうが導電率が高く、電流制御線の材料として用いるのに好適である。制御ゲート２１はワード線（図示せず）に接続されている。このワード線は、電流制御線２７、２８に略直交する線になって延びており、アレイにおける行に沿った複数のメモリセルに接続されている。電荷トラップ構造体は電荷トラップ層２３において、電子２９で表すもの等のトラップされた電荷を有する。図において電子の記号の数が比較的多いのは、以下でより詳細に説明する電荷平衡ＦＮトンネル効果によって達成される低閾値状態が、従来技術において達成されるものよりもわずかに正の度合いが高い、ということを伝えるよう意図するためである。
【００２０】
代表的な頂部誘電体としては、厚さが約５〜１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、または、例えばＡｌ２Ｏ３を含む、その他同様の高誘電率材料がある。代表的な底部誘電体としては、厚さが約３〜１０ナノメートルの二酸化ケイ素および酸窒化ケイ素、またはその他同様の高誘電率材料がある。代表的な電荷トラップ構造体としては、厚さが約３〜９ナノメートルの窒化ケイ素、窒素を比較的多く含む酸窒化ケイ素、または、Ａｌ２Ｏ３、ＨｆＯ２等の金属酸化物およびその他を含む、その他同様の高誘電率材料がある。電荷トラップ層は、電荷トラップ材料でできた不連続な１組のポケットまたは粒子であっても、図示のような連続層であってもよい。
【００２１】
いくつかの実施形態において、ゲートは、仕事関数がｎ型シリコン固有の仕事関数（約４．１ｅＶ）より大きく、好ましくは、例えば約５ｅＶよりも大きいことを含む、約４．２５ｅＶよりも大きい材料でできている。代表的なゲート材料としてはｐ型ポリシリコン、ＴｉＮ、Ｐｔ、および仕事関数の大きい他の金属および材料がある。比較的仕事関数の大きい、本技術の実施形態に好適なその他の材料としては、Ｒｕ、Ｉｒ、Ｎｉ、およびＣｏを含むがこれに限定するものではない金属、Ｒｕ−ＴｉおよびＮｉ−Ｔを含むがこれに限定するものではない合金、金属窒化物、ならびに、ＲｕＯ２を含むがこれに限定するものではない金属酸化物がある。ゲート材料の仕事関数が大きいと、その結果、通常のｎ型ポリシリコンゲートよりも電子トンネル効果の注入バリア（injection barrier）が高くなる。頂部誘電体としての二酸化ケイ素を有するｎ型ポリシリコンゲートについての注入バリアは、約３．１５ｅＶである。したがって、本技術の実施形態は、注入バリアが、約３．４ｅＶよりも高い等、約３．１５ｅＶよりも高い、および好ましくは約４ｅＶよりも高い材料を、ゲートおよび頂部誘電体に用いる。
【００２２】
図３は、半導体本体１００上に形成された１行のメモリセルの断面図である。メモリセルは、頂部誘電体１１１、電荷トラップ層１１２、および底部誘電体１１３を含む電荷トラップ構造体の上にある、制御ゲート１０１、１０２、１０３を有する。半導体本体１００の上には電流制御線１０４〜１０７があり、メモリアレイにおける列に沿って、この１行になったメモリセル同士の間に延びている。図示の実施形態において、制御ゲート１０１、１０２、１０３はｐ型ポリシリコンでできている。電流制御線１０４〜１０７は、ｎ型ポリシリコンまたはその他の導電性材料でできている。図示の実施形態において、電流制御線１０４〜１０７は、二酸化ケイ素等の誘電体１１０によって半導体本体１００からおよびメモリセルから隔離されている。図３に示す構造体は、まずメモリセルスタック（制御ゲート１０３、頂部誘電体１１１、電荷トラップ層１１２、および底部誘電体１１３）を半導体本体上に形成し、メモリセル同士の間に誘電体１１０を形成し、次に電流制御線１０４〜１０７をパターニングすることによって、実施することができる。図では制御ゲート１０１〜１０３は誘電体で覆われていない。これは、制御ゲートは電流制御線に直交して延びる、線１１４で表すワード線に接触するようになっているからである。ワード線は、ポリシリコン、金属、ケイ化物、その他導電性材料、およびそのような材料の組合せを用いて実施することができる。
【００２３】
図４は、１行のメモリセルの別の実施形態の断面図である。同様の構造体については、図３において用いた参照番号を再び図４においても用いる。構造体の唯一の相違点は、制御ゲート１０１〜１０３の下だけではなく電流制御線１０４〜１０７の下にも延びている頂部誘電体１２１、電荷トラップ層１２２、および底部誘電体１２３を含む、メモリセルの電荷トラップ構造体の実施態様である。図４の構造体の製造工程には、まず、半導体本体１００の両端で、頂部誘電体１２１、電荷トラップ層１２２、および底部誘電体１２３のスタックを形成することが含まれる。次に電流制御線１０４〜１０７がパターニングされ、誘電体１１０によって隔離される。次に、電流制御線同士の間に制御ゲート１０１〜１０３が形成され、ワード線（図示せず）に接続される。
【００２４】
図５は、１行のメモリセルのもうひとつ別の実施形態の断面図である。同様の構造体については、図３において用いた参照番号を再び図５においても用いる。構造体の唯一の相違点は、頂部誘電体１３１、電荷トラップ層１３２、および底部誘電体１３３を含むメモリセルの電荷トラップ構造体の実施態様が、アレイの両端で連続し、制御ゲート１０１〜１０３の下、制御ゲート１０１〜１０３と電流制御線１０５〜１０７との間、および電流制御線１０５〜１０７の上に伸びている、ということである。図５の構造体の製造工程には、まず、電流制御線１０４〜１０７をパターニングし誘電体１３０によって半導体本体１００から隔離することが含まれる。次に、半導体本体１００および電流制御線１０５〜１０７の上に、頂部誘電体１２１、電荷トラップ層１２２、および底部誘電体１２３のスタックが形成される。次に、電流制御線同士の間に制御ゲート１０１〜１０３が形成され、ワード線（図示せず）に接続される。
【００２５】
上述のように実施されるメモリセルについての基本的な動作手続きを図６に示す。比較的正の消去状態を確立するために、製造後、負のゲート電圧、電荷平衡低閾値状態を確立するＦＮ注入手続き、によってメモリアレイをリセットする。（ブロック２００）。プログラムのために、アシストゲートのソース側のホット電子注入バイアス手続きが適用される（ブロック２０１）。消去のために、ブロック２００のリセット動作と同様の、負のゲート電圧ＦＮ電荷平衡注入が行われる（ブロック２０２）。このように基本的なプログラムおよび消去のサイクルを図６に示す。
【００２６】
本技術の一実施形態についての、メモリセルの左側のビットについて、およびメモリセルの右側のビットについてのプログラムバイアス機構を、それぞれ図７および図８を参照して説明する。図７において、左側のビット３００のプログラムを示す。ビット３００を含む特定のメモリセルおよび左のメモリセルを包含する領域３０１にバイアスをかけて、ソース側のアシストゲートのホット電子注入が引き起こされる。制御ゲート１０１、１０２は、ワード線に接続されてバイアス電圧を受け取っている。半導体本体１００はバイアス電圧Ｆを受け取る。電流制御線１０４、１０５、１０６は、反転ビット線を引き起こすためにバイアス電圧Ｂ、Ｃ、Ｄを受け取る。電流制御線１０４によって引き起こされた反転ビット線３０２は、バイアス電圧Ｇを受け取る。電流制御線１０４によって引き起こされた反転ビット線３０３は、バイアス電圧Ｈを受け取る。電流制御線１０６によって引き起こされた反転ビット線３０４は、バイアス電圧Ｉを受け取る。電流制御線１０７はバイアス電圧Ｅを受け取り、引き起こされた反転ビット線がもしあれば、その反転ビット線はバイアス電圧Ｊを受け取る。反転ビット線に印加されるバイアス電圧Ｇ、Ｈ、Ｊ、Ｉは、アレイにおける列選択トランジスタを介して半導体本体に接続され、反転ビット線がアクセスしている特定のメモリセルに伝えられる。同様に、バイアス電圧Ｂ、Ｃ、Ｄ、Ｅはアレイにおける列選択トランジスタによって電流制御線に接続される。バイアス電圧Ａはワード線によって保持される。
【００２７】
左のビット３００を高閾値状態にプログラムするための代表的なバイアス電圧を、以下の一覧に示す。
Ａ：１２〜１６Ｖ
Ｂ：４〜６Ｖ
Ｃ：０．７〜１Ｖ
Ｄ：７〜９Ｖ
Ｅ：０Ｖ
Ｆ：０Ｖ
Ｇ：０Ｖ
Ｈ：フローティング
Ｉ：４〜６Ｖ
Ｊ：０Ｖ
【００２８】
上述のバイアス機構の結果、電流制御線１０４と、ビット３００を含むメモリセルの左のセルの制御ゲート１０１とによって、比較的導電性の反転ビット線３０２が引き起こされ、アースに接続される。電流制御線１０５の下では、比較的抵抗性の反転ビット線３０３が引き起こされる。反転ビット線３０２と３０３とを組み合わせることによって、プログラム動作用のソース端子が提供される。電流制御線１０６の下では、比較的導電性の反転ビット線３０４が引き起こされ、プログラム動作用のドレイン端子の役割を果たす。
【００２９】
図８は、領域３１１内の特定のメモリセルの右のビット３１０をプログラムするためのバイアス機構を示す。領域３１１は、ビット３１０を含む特定のメモリセルおよび右のメモリセルを包含し、バイアスをかけられて、ソース側のアシストゲートのホット電子注入が引き起こされる。制御ゲートは、ワード線に接続されてバイアス電圧Ａを受け取っている。半導体本体はバイアス電圧Ｆを受け取る。領域３１１における電流制御線は、反転ビット線を引き起こすためにバイアス電圧Ｃ、Ｄ、Ｅを受け取る。電流制御線によって引き起こされた反転ビット線３１２は、バイアス電圧Ｉを受け取る。電流制御線によって引き起こされた反転ビット線３１３は、バイアス電圧Ｊを受け取る。電流制御線によって引き起こされた反転ビット線３１４は、バイアス電圧Ｈを受け取る。図８における領域３１１の外側の電流制御線はバイアス電圧Ｂを受け取り、その引き起こされた反転ビット線の領域がもしあれば、その領域はバイアス電圧Ｇを受け取る。
【００３０】
右のビット３１０を高閾値状態にプログラムするための代表的なバイアス電圧を、以下の一覧に示す。
Ａ：１２〜１６Ｖ
Ｂ：０Ｖ
Ｃ：７〜９Ｖ
Ｄ：０．７〜１Ｖ
Ｅ：４〜６Ｖ
Ｆ：０Ｖ
Ｇ：０Ｖ
Ｈ：４〜６Ｖ
Ｉ：フローティング
Ｊ：０Ｖ
【００３１】
図８に示す、右側のビット３１０をプログラムするためのバイアス機構は、特定のメモリセルの左側のビット３００（図７）のプログラムについて上述したものと反対である。
【００３２】
図９に示す特定のメモリセルにおける左のビット３００を読み出すための代表的なバイアス電圧を、以下の一覧に示す。
Ａ：２〜５Ｖ
Ｂ：０Ｖ
Ｃ：４〜６Ｖ
Ｄ：４〜６Ｖ
Ｅ：０Ｖ
Ｆ：０Ｖ
Ｇ：０Ｖ
Ｈ：０Ｖ
１：１〜３Ｖ
Ｊ：０Ｖ
【００３３】
この読出しバイアス機構の結果として、バイアス電圧Ｃを受け取る電流制御線の下に、読出し動作中にソース端子の役割を果たす反転ビット線が形成され、バイアス電圧Ｄを受け取る電流制御線の下に、読出し動作中にドレイン端子の役割を果たす反転ビット線が形成される。制御ゲートに印加される電圧レベルＡは、目標低閾値状態と目標高閾値状態との間に設定される。
【００３４】
図１０に示す特定のメモリセルにおける右のビット３１０を読み出すための代表的なバイアス電圧を、以下の一覧に示す。
Ａ：２〜５Ｖ
Ｂ：０Ｖ
Ｃ：４〜６Ｖ
Ｄ：４〜６Ｖ
Ｅ：０Ｖ
Ｆ：０Ｖ
Ｇ：０Ｖ
Ｈ：１〜３Ｖ
１：０Ｖ
Ｊ：０Ｖ
【００３５】
したがって、右のビット３１０を読み出すために、バイアス電圧Ｃを受け取る電流制御線の下の反転ビット線がドレインの役割を果たし、バイアス電圧Ｄを受け取る電流制御線の下の反転ビット線がソースの役割を果たす。
【００３６】
消去のため、およびプログラム前に行われるリセット動作のためのバイアス機構を、図１１に関して説明する。図に示すように、このＦＮ消去およびリセットプロセスに伴う反転ビット線はない。１つのワード線に沿った、またはアレイの１つのセクタにおける、すべてのメモリセルについて消去するための代表的なバイアス電圧を、以下の一覧に示す。
Ａ：−１０〜−１５Ｖ
Ｂ：フローティング（正しい？？？）
Ｃ：フローティング
Ｄ：フローティング
Ｅ：フローティング
Ｆ：５〜１０Ｖ
Ｇ：フローティング
Ｈ：フローティング
Ｉ：フローティング
Ｊ：フローティング
【００３７】
あるいは、Ａは−１５〜−２０Ｖに設定され、Ｆはアース（０Ｖ）に設定される。
【００３８】
したがって、この消去バイアス機構において、アレイのセクタにおけるメモリセルの制御ゲートとそのセクタの半導体本体との間に、−１５Ｖ〜−２５Ｖの電位を与える。このバイアス機構は、プログラムおよび消去のサイクル中に電子が蓄積した領域において過剰な電子を除去し、制御ゲートから電荷トラップ層への電子注入電流と電荷トラップ構造体から半導体本体への電子放出電流の両方を引き起こすことによって、電荷トラップ構造体における電荷分布のバランスをとるのに役立つ。電荷トラップ構造体においてトラップされた電荷は、十分な時間の経過後動的バランスすなわち平衡に達し、この動的平衡においては、メモリセルの閾値電圧が目標閾値に収束し、その結果電荷トラップ構造体の長さ全体にわたって電荷分布のバランスがとられる。
【００３９】
図１２は、図６のステップ２００に対応するリセット動作の性能（performance）を示すグラフである。リセット動作前には、電荷をトラップしないメモリセルの閾値電圧は１Ｖよりも低い。バイアス電圧が約−２０Ｖの状態でリセット動作を約１〜１０秒間適用した後、目標低閾値電圧は３Ｖをわずかに上回る。図に示すように、第１のビットと第２のビットとは同時にリセットされる。
【００４０】
図１３は、メモリセルにおける左側のビット等の、一方のビットのプログラムの性能を示すグラフである。図示のように、約３．２Ｖの消去状態閾値で開始し上述のソース側ホット電子注入を引き起こすメモリセルについて、第１のビットの閾値は約１０マイクロ秒後約５ボルトである。メモリセルにおける、初期状態で低閾値状態にある他方のビットは、実質的に影響を受けない。
【００４１】
図１４は、メモリセルにおける左側のビットのプログラム後の右側のビット等の、一方のビットのプログラムの性能を示すグラフである。図示のように、約３．２Ｖの消去状態閾値で開始し上述のソース側ホット電子注入を引き起こすメモリセルにおけるビットについて、第２のビットの閾値は約１０マイクロ秒後約５ボルトである。メモリセルにおける、初期状態で高閾値状態にある他方のビットは、実質的に影響を受けない。
【００４２】
図１５は、プログラムしたビットを２つ有するセルについての消去動作の性能を示すグラフである。消去動作前には、このメモリセルにおける両方のビットの閾値電圧は約５．１Ｖである。バイアス電圧が約−２０Ｖの状態で消去バイアス機構を約１〜１０秒間適用した後、目標低閾値電圧は約３．４Ｖである。図で示すように、第１のビットと第２のビットとは同時に消去される。この消去はセクタの境界で実行されるので、セル当たりの消去時間を非常に短くすることができる。
【００４３】
図１６は、本発明の一実施形態による集積回路の概略ブロック図である。集積回路１６５０は、半導体基板上の電荷をトラップするメモリセルを用いて実施されるメモリアレイ１６００を含む。行デコーダ１６０１が、メモリアレイ１６００における行に沿って配列された複数のワード線１６０２に接続されている。列デコーダ１６０３が、複数の電流制御線と、メモリアレイ１６００における列に沿って配列された複数の反転ビット線１６０４とに接続されている。バス１６０５上で、アドレスが列デコーダ１６０３および行デコーダ１６０１に供給される。ブロック１６０６におけるセンスアンプおよびデータイン構造体が、データバス１６０７を介して列デコーダ１６０３に接続される。データイン線１６１１を介して集積回路１６５０上の入出力ポートから、もしくは集積回路１６５０の内部または外部の他のデータソースから、データがブロック１６０６におけるデータイン構造体に提供される。データアウト線１６１２を介してブロック１６０６におけるセンスアンプから、集積回路１６５０上の入出力ポートに、もしくは集積回路１６５０の内部または外部の他のデータ出力先に、データが提供される。バイアス機構のステートマシン１６０９が、消去ベリファイ電圧およびプログラムベリファイ電圧等用のバイアス機構供給電圧１６０８の印加を制御し、上述の、アレイにおけるメモリセルをプログラム、読出し、および消去するためのバイアス機構は、ＦＮトンネル効果電荷平衡消去動作を含む。
【００４４】
したがって、反転ビット線、電荷をトラップするメモリセルに基づいたメモリ技術が提供される。セルは、高速かつ低電流のプログラム手続きを用いて、セル当たり複数ビットを記憶することができ、良好な保持特性を有する。本構造体は、高密度のアレイにおけるフローティングゲートメモリでは生じる可能性のある、互いに隣接するセルにおける電荷蓄積構造体同士の電荷結合を受けることはない。アレイは比較的製造が簡単であり、例えばいくつかの実施形態においてはポリシリコン層が２つあればよい。さらに、メモリは、正の電圧の低閾値状態を用いることによって、過消去についての諸問題を解消するよう実施することができる。
【００４５】
本発明を、上に詳述した好ましい実施形態および例を参照して開示するが、このような例は限定的な意味ではなく例示的な意味に意図されるということが理解されなければならない。当業者には、変更および組合せが容易に理解される、ということが意図され、このような変更および組合せは、本発明の精神および特許請求の範囲内になる。
【図面の簡単な説明】
【００４６】
【図１】先行技術において既知の、ソース端子およびドレイン端子を埋込拡散した、電荷をトラップするメモリセルの略図である。
【図２】ソース端子およびドレイン端子の役割を果たす反転ビット線構造体を有する、電荷をトラップするメモリセルの断面図である。
【図３】本発明の一実施形態による、１行の反転ビット線メモリセルの断面図である。
【図４】本発明の別の実施形態による、１行の反転ビット線メモリセルの断面図である。
【図５】本発明のさらに別の実施形態による、１行の反転ビット線メモリセルの断面図である。
【図６】本発明の一実施形態についての、基本的なプログラムおよび消去のサイクル動作を示す。
【図７】本発明の一実施形態における、電荷をトラップするメモリセルの左側の１ビットをプログラムするためのバイアス機構を示す。
【図８】本発明の一実施形態における、電荷をトラップするメモリセルの右側の１ビットをプログラムするためのバイアス機構を示す。
【図９】本発明の一実施形態における、電荷をトラップするメモリセルの左側の１ビットを読み出すためのバイアス機構を示す。
【図１０】本発明の一実施形態における、電荷をトラップするメモリセルの右側の１ビットを読み出すためのバイアス機構を示す。
【図１１】本発明の一実施形態における電荷をトラップするメモリセルにおけるデータを消去するためのバイアス機構を示す。
【図１２】電荷平衡リセット動作についての、閾値電圧Ｖｔ対時間のグラフである。
【図１３】メモリセルの第１のビットのプログラム動作についての、閾値電圧Ｖｔ対時間のグラフである。
【図１４】メモリセルの第２のビットのプログラム動作についての、閾値電圧Ｖｔ対時間のグラフである。
【図１５】メモリセルの消去動作についての、閾値電圧Ｖｔ対時間のグラフである。
【図１６】本明細書において説明する技術を含む集積回路メモリの概略ブロック図である。
【図１】
2006310720.tif 000003
【図２】
2006310720.tif 000004
【図３】
2006310720.tif 000005
【図４】
2006310720.tif 000006
【図５】
2006310720.tif 000007
【図６】
2006310720.tif 000008
【図７】
2006310720.tif 000009
【図８】
2006310720.tif 000010
【図９】
2006310720.tif 000011
【図１０】
2006310720.tif 000012
【図１１】
2006310720.tif 000013
【図１２】
2006310720.tif 000014
【図１３】
2006310720.tif 000015
【図１４】
2006310720.tif 000016
【図１５】
2006310720.tif 000017
【図１６】
2006310720.tif 000018