(57)【要約】【課題】埋め込み酸化膜の厚い部分と薄い部分における基板表面の段差を減少させる。【解決手段】薄い酸化膜２０の表面部分に第一のマスク４０を形成した状態で高温酸化熱処理を加え、薄い酸化膜２０のない領域に厚い酸化膜を形成した状態で第一のマスク４０を除去し、再度酸素雰囲気中で第二の熱処理を行う。この第二の熱処理により薄い酸化膜２０の表面部分にも第二の熱酸化膜が形成され、このとき第一の熱酸化膜及び第二の熱酸化膜の基板との界面が等しく条件を選択することによって、第一の熱酸化膜と第二の熱酸化膜を除去した後には表面には段差のない平坦な基板を形成することが可能となる。【選択図】図１
2006310661.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の内部に第一の埋め込み酸化膜を有する領域と、
前記基板の内部に前記第一の埋め込み酸化膜とは異なる膜厚を備える第二の埋め込み酸化
膜を有する領域とを備え、
前記基板の表面が平坦であることを特徴とする半導体基板。
【請求項２】
前記第一の埋め込み酸化膜の膜厚が５０ｎｍ以上２００ｎｍ以下であり、
前記第二の埋め込み酸化膜の膜厚が１０ｎｍ以上かつ前記第一の埋め込み酸化膜の膜厚未
満であることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記第一の埋め込み酸化膜を有する領域と前記第二の埋め込み酸化膜を有する領域の表面
の水平方向における高低差が１００ｎｍ以下の平坦さであることを特徴とする請求項１記
載の半導体基板。
【請求項４】
５０ｎｍ以下の埋め込み酸化膜層を備える基板と、
前記基板上にマスクを堆積する工程と、
前記マスクの一部を選択的に除去し、窓部を形成する工程と、
前記マスクの前記窓部を介して前記基板に酸化種となるイオンを注入する工程と、
酸化雰囲気中で第一の熱処理を行い、前記酸化種との反応を用いて前記基板中に部分的に
酸化膜を形成し、前記基板の表面に第一の熱酸化膜を形成する工程と、
前記マスクを除去する工程と、
酸化雰囲気中で第二の熱処理を行い、前記基板の表面に第二の熱酸化膜を形成する工程と
、
前記基板の表面に形成された前記第一の熱酸化膜と前記第二の熱酸化膜を除去する工程と
を備えることを特徴とする半導体基板の製造方法。
【請求項５】
前記マスクが耐酸化特性を有することを特徴とする請求項４記載の半導体基板の製造方法
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板中に膜厚の異なる埋め込み酸化膜を有し、表面に段差がない半導体基板お
よび製造方法に関する。
【背景技術】
【０００２】
従来、シリコンの基板内部に埋め込み酸化膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  
Ｉｎｓｕｌａｔｏｒ）基板は、素子動作の高速化、低消費電力化、ソフトエラー耐性の向
上など多くのメリットがあることが知られている。
【０００３】
アナログ・ロジック・メモリ等の複数の素子を同一基板上に混載するシステムＬＳＩで
は、シリコン基板の一部をマスクで覆い、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉ
ｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ）を部分的行うことよってＳＯＩを形成す
る技術（以下部分ＳＯＩと呼ぶ）が用いられている。この場合、ロジック回路等を形成す
る部分ＳＯＩの埋め込み酸化膜の膜厚は、約１００から約２００ｎｍ程度の膜厚が用いら
れてきた。また、ＤＲＡＭを代表とするメモリは、部分ＳＯＩのない領域の基板に形成さ
れてきた。
【０００４】
最近、ＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）に代表されるようなキャパシ
タのないＤＲＡＭメモリセルとロジック回路等をＳＯＩ上に混載する方法などが検討され
ている。この場合、ＦＢＣはＳＯＩ基板中の埋め込み酸化膜厚が薄いほど信号強度が高く
なり特性が向上する。このため、ＦＢＣを搭載する領域にはロジック回路等を形成する領
域よりも薄い埋め込み酸化膜を形成する必要がでてきた。
【０００５】
しかし、従来の部分ＳＩＭＯＸを複数回行うことによって異なる埋め込み酸化膜を形成
する方法には問題があった。原因は、高温アニール時に埋め込み酸化膜厚に比例して基板
が体積膨張するため、厚い埋め込み酸化膜の領域と薄い埋め込み酸化膜の領域の境界付近
の基板表面には段差すなわち水平方向の高低差が生じるためである。これにより、デバイ
ス形成時のリソグラフィー工程や加工工程のマージンが劣化し、歩留まり低下が懸念され
る。
【０００６】
部分ＳＯＩの場合にもＳＯＩのある領域とない領域の境界部分で表面に段差ができると
いう同様の問題があり、これを解決するための手法がある。（例えば特許文献１参照。）
。
【０００７】
しかし、膜厚の異なる埋め込み酸化膜を有するＳＯＩ基板の場合には、高温アニール時
に基板の内部酸化によって薄い埋め込み酸化膜が酸化されるという問題があり、薄い埋め
込み酸化膜の膜厚を制御することが困難になる。すなわち、膜厚の異なる埋め込み酸化膜
を有するＳＯＩ基板の場合には、薄い埋め込み酸化膜の膜厚を制御しつつ、表面の段差を
なくす手法が必要である。
【特許文献１】特開２００４−３０４５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、基板中に異なる膜厚の埋め込み酸化膜を有し、表面に段差のない半導体基板
および製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、基板と、前記基板の内部に第一の埋め込み酸化膜を有する領域と、
前記基板の内部に前記第一の埋め込み酸化膜とは異なる膜厚を備える第二の埋め込み酸化
膜を有する領域とを備え、前記基板の表面が平坦であることを特徴とする。
【００１０】
また、本発明の一態様は、５０ｎｍ以下の埋め込み酸化膜層を備える基板と、前記基板
上にマスクを堆積する工程と、前記マスクの一部を選択的に除去し、窓部を形成する工程
と、前記マスクの前記窓部を介して前記基板に酸化種となるイオンを注入する工程と、酸
化雰囲気中で第一の熱処理を行い、前記酸化種との反応を用いて前記基板中に部分的に酸
化膜を形成し、前記基板の表面に第一の熱酸化膜を形成する工程と、前記マスクを除去す
る工程と、酸化雰囲気中で第二の熱処理を行い、前記基板の表面に第二の熱酸化膜を形成
する工程と、前記基板の表面に形成された前記第一の熱酸化膜と前記第二の熱酸化膜を除
去する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、基板中に異なる膜厚の埋め込み酸化膜を備え、基板表面の水平方向の
段差が１００ｎｍ以下の平坦なＳＯＩ基板表面を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施の形態を説明する。
【実施例１】
【００１３】
図１は、本発明の実施例１に係る半導体基板を示す断面図である。ただし、図面は模式
的なものであり、厚みと平面寸法との関係、各層の厚みや比率等は現実のものとは異なる
ことに留意すべきである。
【００１４】
基板１０中には基板の一定の深さ（たとえば約５０ｎｍ）の領域に、たとえば膜厚が約
１０ｎｍ程度の埋め込みの薄い酸化膜２０を有する部分と、たとえば膜厚が約１００ｎｍ
程度の埋め込みの厚い酸化膜３０を有する部分がある。基板１０としては、単結晶シリコ
ンのほかに、多結晶シリコン、シリコンゲルマニウム（ＳｉＧｅ）、およびシリコンカー
バイド（ＳｉＣ）等のＳｉを含む材料が使用可能である。
【００１５】
このとき、薄い酸化膜２０の領域には、たとえばＦＢＣが形成可能であり、厚い酸化膜
３０の領域にはＭＯＳトランジスタで構成されるロジック回路等が形成可能である。薄い
酸化膜２０と厚い酸化膜３０の膜厚は、用途によって最適化することができる。たとえば
、４５ｎｍ世代のロジック用としては、厚い酸化膜３０の厚さは約５０ｎｍから約２００
ｎｍ程度が望ましい。これは、約５０ｎｍ以下の厚さでは基板容量が無視できなくなるこ
とと、約２００ｎｍ以上の厚さではシリコン酸化膜の低い熱伝導率により動作中の放熱が
劣化し、素子の動作特性を劣化するためである。
【００１６】
また、薄い酸化膜２０の膜厚にＦＢＣを形成する場合には約１０ｎｍ以上であることが
望ましい。これは、例えばＦＢＣでは酸化膜はできるだけ薄いほうが信号強度が高くとれ
る一方で、熱酸化膜が約１０ｎｍ以下では上部単結晶シリコンが十分に絶縁されない可能
性があるためである。
【００１７】
また、薄い酸化膜２０、厚い酸化膜３０ともに、基板表面からの深さにはとくに規定は
なく、約５０ｎｍより深くても浅くてもよい。これはＳＯＩ基板を形成後、基板表面を酸
化した後に表面酸化膜を剥離し、埋め込み酸化膜上のシリコン単結晶を薄膜化することに
よって最適化することができる。この深さは、用途合わせて設定される最適値があり、た
とえば４５ｎｍ世代のロジック用としては約４０ｎｍから約１００ｎｍ程度である。
【００１８】
また、薄い酸化膜２０および厚い酸化膜３０を有する基板１０の表面には段差がなく平
坦である。ここで段差がないは、薄い酸化膜２０を埋め込んだ領域の基板表面及び厚い酸
化膜３０を埋め込んだ領域の基板の表面の水平方向にステップ状の段差や突起形状の段差
がなく、表面凹凸の高低差によるリソグラフィー工程や加工工程でマージンが劣化しない
ことを意味する。このマージンはデザインルールが小さくなるにしたがって厳しくなる。
たとえばデザインルールが１３０ｎｍの世代では、表面の水平レベルの高低差が約１００
ｎｍ以下であれば好ましく、デザインルールが４５ｎｍの世代では高低差は約２０ｎｍ以
下であれば好ましい。
【００１９】
次に、実施例１に係る半導体基板の製造工程を図２から図４の工程断面図を用いて説明
する。
【００２０】
まず、図２（ａ）に示すように、張り合わせ方式を用い、埋め込み酸化膜が基板全面に
約１０ｎｍ程度の厚さで形成されたＳＯＩ基板１０を用いる。このＳＯＩ基板の製造方法
には、例えば次のようなものがある。
【００２１】
まず、シード基板上に陽極酸化によって多孔質シリコン層を形成し、その上に単結晶シ
リコンをエピタキシャル成長させる。次に、単結晶シリコンの表面を酸化し、この酸化膜
をハンドル基板に張り合わせる。次に、張り合わせた基板の多孔質シリコン層の部分を水
ジェットを用いて分離し、ハンドル基板に残る多孔質シリコン層をエッチングにより除去
する。最後に水素を含む雰囲気中で熱処理を行うことにより、表面を平坦にする。
【００２２】
このとき、薄い酸化膜２０は基板１０の表面から約５０ｎｍ程度の深さに形成されてい
るが、この深さは５０ｎｍである必要はない。また、この基板１０の表面と薄い酸化膜２
０は水平レベルがほぼ等しく形成されている。
【００２３】
次に、基板１０上に第一のマスク４０と、その上に第二のマスク５０を堆積する。第一
のマスク４０は、たとえば約１５０ｎｍ程度のシリコン窒化膜、第二のマスク５０は、た
とえば約１μｍ程度のシリコン酸化膜とする。このとき第一のマスクの厚さは、後の工程
で酸素雰囲気中において熱処理を行う際にマスク下の基板部分が酸化されないために十分
な厚さが必要であり、また第一のマスクと第二のマスクは、後の工程で酸化種をイオン注
入する際に酸化種が基板まで到達することのない十分な厚さが必要である。
【００２４】
次に、第二のマスク５０上にレジストを塗布し、レジストをパターニングする。次に、
レジストをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により
第二のマスク５０と第一のマスク４０の一部を除去し、図２（ｂ）に示すような領域７０
を形成する。図２（ｂ）では領域７０は基板１０に達しているが、かならずしも基板１０
の表面が露出する必要はなく、第二のマスク５０あるいは第一のマスク４０の一部が残っ
ていてもよい。
【００２５】
次に、加工された第一のマスク４０および第二のマスク５０をマスクとして、酸化種を
イオン注入により注入する。条件は、たとえば酸化種としてＯ＋イオンを約１５０ＫｅＶ
から約２００ＫｅＶのエネルギーで約４ｘ１０１７ｃｍ-２から約６ｘ１０１７ｃｍ-２程
度のドーズ量で注入する。このとき、基板１０中の領域７０の領域には酸化種がイオン注
入されるが、第一のマスク５０および第二のマスク６０により覆われた領域は、酸化種が
第一のマスク５０または第二のマスク６０により、基板１０には到達しない（図３（ａ）
参照）。
【００２６】
次に、第二のマスク５０をフッ素あるいはフッ化アンモニウムなどによるウェットエッ
チング法、またはＨＦ  Ｖａｐｅｒなどのドライエッチング法を用いて除去する。
【００２７】
この後、酸素を含む雰囲気中で第一の熱処理をする。第一の熱処理の条件として、たと
えば、まず約１％程度の酸素を含むアルゴンガス中で、約１３００℃から約１４００℃の
温度で約４時間程度の熱処理を加え、その後同じ約１３００℃から約１４００℃で約１０
０％程度の酸素ガス中において、約４時間程度の熱処理を加える。ここで、第一の熱処理
は、注入された酸化種が基板１０中のシリコンと反応して、酸化膜を形成する効果がある
。第一の熱処理条件は、基板１０の第一のマスクで覆われている領域には、熱酸化膜がほ
とんど形成されない条件を選択することが好ましい。このような条件を選択することによ
って、第一の熱処理時における内部酸化によって薄い酸化膜２０の膜厚が増加するのを抑
制することが可能となり、薄い酸化膜２０の膜厚制御を容易にする効果がある。このため
、第一のマスクは耐酸化特性をもつ膜であることが望ましい。また第一のマスク材料とし
て、多結晶シリコンのように、それ自身が酸化されることによって下地の基板１０を酸化
しないマスクを用いることもできる。
【００２８】
第一のマスクで覆われていない領域の表面には、この第一の熱処理により約８００ｎｍ
程度の第一の熱酸化膜８０が形成される。また、基板１０中では、イオン注入された酸素
原子とシリコンとが反応し、約１００ｎｍ程度の厚い酸化膜３０を形成する。このとき、
酸化膜は消費したシリコンに対して約２．２倍の体積をもつため、厚い酸化膜３０が形成
された領域では表面が膨張し押し上げられる。これにより、図３（ｂ）に示すように、薄
い酸化膜２０の領域および厚い酸化膜３０の領域の基板表面の水平方向には、約２００ｎ
ｍ程度の高低差を有する段差１００が生じる。
【００２９】
次に、第一のマスク４０をウェットエッチング法またはドライエッチング法を用いて除
去する。この結果、基板表面には、ほとんど熱酸化膜が形成されていない領域１１０と、
約８００ｎｍ程度の第一の熱酸化膜８０が形成された領域が存在する（図４（ａ）参照）
。
【００３０】
次に、酸化雰囲気中で第二の熱処理を行う。第二の熱処理条件としては、たとえば約９
００℃の約１００％程度の酸素雰囲気中で約１時間程度行う。この第二の熱処理では、厚
い熱酸化膜８０で覆われている領域は酸化速度が遅く、熱酸化膜はほとんど増加しないの
に対し、酸化膜で覆われていない領域１１０には第二の熱酸化膜１２０が形成される。こ
のとき、第一の熱酸化膜８０及び第二の熱酸化膜１２０と基板との界面がほぼ等しくなる
ような第二の熱処理条件を選択することが好ましい。この第二の熱処理条件の最適化によ
って、後で形成される基板１０の表面の水平方向の段差の量が制御されることになる（図
４（ｂ）参照）。
【００３１】
次に、第一の熱酸化膜８０および第二の熱酸化膜１２０をウェットエッチングまたはド
ライエッチングにより除去する。これにより、第一の熱酸化膜８０と第二の熱酸化膜１２
０は除去され、基板中の薄い酸化膜２０の領域と厚い酸化膜３０の領域で、基板表面の水
平方向において、段差による高低差が少ない平坦な表面をもつ基板が形成される。
【００３２】
本実施例によれば、基板表面の段差が約２０ｎｍ以下の平坦な基板を提供することが可
能となる。また、薄い酸化膜２０は後の熱工程によって内部酸化による膜厚増加の影響を
抑えることが可能になり、薄い酸化膜２０の膜厚を制御することがきわめて容易になる。
【００３３】
なお、本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例え
ば、本実施例でははじめに張り合わせ法によるＳＯＩ基板を用いたが、これを堆積膜結晶
法によって形成してもよく、あるいはエピタキシャル成長法など他の方法で形成してもよ
い。
【実施例２】
【００３４】
実施例１では耐酸化性を有する第一のマスクと酸化種を基板まで到達することを防ぐた
めの第二のマスクの二層膜を有していた。本実施例では両者の役割をひとつのマスクで兼
ねている点で実施例１と異なる。
【００３５】
実施例２に係る半導体基板を示す断面図は実施例１における図１と同様である。基板１
０中には基板の一定の深さ（たとえば約５０ｎｍ）の領域に、たとえば膜厚が約１０ｎｍ
程度の埋め込みの薄い酸化膜２０を有する部分と、たとえば膜厚が約１００ｎｍ程度の埋
め込みの厚い酸化膜３０を有する部分がある。基板１０としては、単結晶シリコンのほか
に、多結晶シリコン、シリコンゲルマニウム（ＳｉＧｅ）、およびシリコンカーバイド（
ＳｉＣ）等のＳｉを含む材料が使用可能である。
【００３６】
次に、実施例２に係る半導体基板の製造工程を図５から図７の工程断面図を用いて説明
する。
【００３７】
まず、図５（ａ）に示すように、実施例１と同様に張り合わせ方式を用い、埋め込み酸
化膜が基板全面に約１０ｎｍ程度の厚さで形成されたＳＯＩ基板１０を用いる。
【００３８】
次に、基板１０上に第一のマスク４０を堆積する。本実施例のマスク材としては例えば
シリコン窒化膜を用い、膜厚としては例えば約１μｍとする。
【００３９】
このとき第一のマスクの厚さは、後の工程で酸素雰囲気中において熱処理を行う際にマス
ク下の基板部分が酸化されないために十分な厚さが必要であり、また後の工程で酸化種を
イオン注入する際に酸化種が基板まで到達することのない十分な厚さが必要である。
【００４０】
次に、第一のマスク４０上にレジストを塗布し、レジストをパターニングする。次に、
レジストをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により
第一のマスク４０の一部を除去し、図５（ｂ）に示すような領域７０を形成する。図５（
ｂ）では領域７０は基板１０に達しているが、かならずしも基板１０の表面が露出する必
要はなく、第一のマスク４０の一部が残っていてもよい。
【００４１】
次に、加工された第一のマスク４０をマスクとして、酸化種をイオン注入により注入す
る。条件は、たとえば酸化種としてＯ＋イオンを約１５０ＫｅＶから約２００ＫｅＶのエ
ネルギーで約４ｘ１０１７ｃｍ-２から約６ｘ１０１７ｃｍ-２程度のドーズ量で注入する
。このとき、基板１０中の領域７０の領域には酸化種がイオン注入されるが、第一のマス
ク４０により覆われた領域は、酸化種が第一のマスク４０により、基板１０には到達しな
い（図６（ａ）参照）。
【００４２】
以下の工程は実施例１と同様である。
【００４３】
まず、酸素を含む雰囲気中で第一の熱処理をする。第一の熱処理の条件として、たとえ
ば、まず約１％程度の酸素を含むアルゴンガス中で、約１３００℃から約１４００℃の温
度で約４時間程度の熱処理を加え、その後同じ約１３００℃から約１４００℃で約１００
％程度の酸素ガス中において、約４時間程度の熱処理を加える。ここで、第一の熱処理は
、注入された酸化種が基板１０中のシリコンと反応して、酸化膜を形成する効果がある。
第一の熱処理条件は、基板１０の第一のマスクで覆われている領域には、熱酸化膜がほと
んど形成されない条件を選択することが好ましい。このような条件を選択することによっ
て、第一の熱処理時における内部酸化によって薄い酸化膜２０の膜厚が増加するのを抑制
することが可能となり、薄い酸化膜２０の膜厚制御を容易にする効果がある。このため、
第一のマスクは耐酸化特性をもつ膜であることが望ましい。また第一のマスク材料として
、多結晶シリコンのように、それ自身が酸化されることによって下地の基板１０を酸化し
ないマスクを用いることもできる。
【００４４】
第一のマスクで覆われていない領域の表面には、この第一の熱処理により約８００ｎｍ
程度の第一の熱酸化膜８０が形成される。また、基板１０中では、イオン注入された酸素
原子とシリコンとが反応し、約１００ｎｍ程度の厚い酸化膜３０を形成する。このとき、
酸化膜は消費したシリコンに対して約２．２倍の体積をもつため、厚い酸化膜３０が形成
された領域では表面が膨張し押し上げられる。これにより、図６（ｂ）に示すように、薄
い酸化膜２０の領域および厚い酸化膜３０の領域の基板表面の水平方向には、約２００ｎ
ｍ程度の高低差を有する段差１００が生じる。
【００４５】
次に、第一のマスク４０をウェットエッチング法またはドライエッチング法を用いて除
去する。この結果、基板表面には、ほとんど熱酸化膜が形成されていない領域１１０と、
約８００ｎｍ程度の第一の熱酸化膜８０が形成された領域が存在する（図７（ａ）参照）
。
【００４６】
次に、酸化雰囲気中で第二の熱処理を行う。第二の熱処理条件としては、たとえば約９
００℃の約１００％程度の酸素雰囲気中で約１時間程度行う。この第二の熱処理では、厚
い熱酸化膜８０で覆われている領域は酸化速度が遅く、熱酸化膜はほとんど増加しないの
に対し、酸化膜で覆われていない領域１１０には第二の熱酸化膜１２０が形成される。こ
のとき、第一の熱酸化膜８０及び第二の熱酸化膜１２０と基板との界面がほぼ等しくなる
ような第二の熱処理条件を選択することが好ましい。この第二の熱処理条件の最適化によ
って、後で形成される基板１０の表面の水平方向の段差の量が制御されることになる（図
７（ｂ）参照）。
【００４７】
次に、第一の熱酸化膜８０および第二の熱酸化膜１２０をウェットエッチングまたはド
ライエッチングにより除去する。これにより、第一の熱酸化膜８０と第二の熱酸化膜１２
０は除去され、基板中の薄い酸化膜２０の領域と厚い酸化膜３０の領域で、基板表面の水
平方向において、段差による高低差が少ない平坦な表面をもつ基板が形成される。
【００４８】
本実施例によれば、基板表面の段差が約２０ｎｍ以下の平坦な基板を提供することが可
能となる。また、薄い酸化膜２０は後の熱工程によって内部酸化による膜厚増加の影響を
抑えることが可能になり、薄い酸化膜２０の膜厚を制御することがきわめて容易になる。
【００４９】
本実施例に拠れば、基板表面の段差が約２０ｎｍ以下の平坦な基板を第一の実施例よりも
少ない工程数で実現することが可能となる。
【実施例３】
【００５０】
実施例１および実施例２では、薄い埋め込み酸化膜も厚い酸化膜もイオン注入を用いた
ＳＩＭＯＸ法を用いることにより、この形成順序を入れ替えることが可能な点で実施例１
および実施例２と異なる。
【００５１】
図８は、本発明の実施例３に係る半導体基板を示す断面図である。以下の図面の記載に
おいて、同一の部分には同一の符号を付している。
【００５２】
基板１０中には基板の一定の深さの領域に、膜厚がたとえば約１０ｎｍ程度の薄い酸化
膜２０を有する部分と、膜厚がたとえば約１００ｎｍ程度の厚い酸化膜３０を有する部分
がある。
【００５３】
次に、実施例３に係る半導体基板の製造工程を図９から図１１の工程断面図を用いて説
明する。
【００５４】
実施例１および実施例２と同様に、基板１０として単結晶シリコン、多結晶シリコン、
ＳｉＧｅ，ＳｉＣ等のＳｉを含む材料を用いることができる。
【００５５】
まず、基板１０の表面に第一のマスク４０および第二のマスク５０を堆積し、レジスト
６０を塗布した後にフォトリソグラフィーを用いて領域７０を形成する（図９（ａ）参照
）。
【００５６】
ここでレジストを剥離し、領域７０に第一のイオン注入により酸化種を注入する。注入
の条件としては、たとえば酸素原子を約１８０ＫｅＶのエネルギーで約４ｘ１０１７ｃｍ
-２程度のドーズ量を用いる。このとき、領域７０には酸化種がイオン注入され、第一の
マスク４０および第二のマスク５０で覆われた領域には酸化種が注入されない条件を選択
する。このときの第一のイオン注入の条件によって、厚い酸化膜３０の厚さと深さを制御
することができる（図９（ｂ）参照）。
【００５７】
次に、約１３００℃から約１４００℃程度の酸素を含む雰囲気中で第一の熱処理を加え
る。この第一の熱処理により、注入された酸化種は基板中のシリコンと結合し約１００ｎ
ｍ程度のシリコン酸化膜を形成する。これにより厚い酸化膜３０が形成される。また、領
域７０にあたる基板表面には約８００ｎｍ程度の第一の熱酸化膜８０が形成される。
【００５８】
次に第二のマスク５０を除去する（図１０（ａ）参照）。
【００５９】
次に、全面に第二のイオン注入を行う。厚い酸化膜３０の領域の表面には約８００ｎｍ
程度の酸化膜があるため、これがイオン注入時のマスクとして機能する。この第二のイオ
ン注入はたとえば酸素原子を約１８０ＫｅＶから約２００ＫｅＶのエネルギーで約１ｘ１
０１７ｃｍ-２から約３ｘ１０１７ｃｍ-２程度のドーズ量で行う。このときのエネルギー
条件の選択によって、薄い酸化膜２０を形成する基板中の深さを選択することが可能であ
り、厚い酸化膜３０と同じ深さにすることも、厚い酸化膜３０よりも深い領域に形成する
ことが可能となる。また、ドーズ量条件の選択によって、薄い酸化膜２０の膜厚を制御す
ることが可能となる（図１０（ｂ）参照）。
【００６０】
次に、第一のマスク４０を除去する（図１１（ａ）参照）。
【００６１】
ここで、第一の熱処理と同じ条件で第二の熱処理を加える。ただし、第一の熱処理を行
わずに第一の熱処理と第二の熱処理を兼ねてここで一度の熱処理を加えてもよい。その場
合には、厚い酸化膜３０の表面領域には第一の熱酸化膜８０が形成される前に第二のイオ
ン注入を行うことになる。このため、第一のマスクが覆う領域では薄い酸化膜２０が形成
されると同時に、厚い酸化膜３０の領域にも再度酸化種が注入されることになる。このと
き、第二のイオン注入の条件によって厚い酸化膜３０の膜厚が増加する場合もあるし、厚
い酸化膜３０とは異なる深さの領域に薄い酸化膜領域が形成される場合もある。
【００６２】
次に、約９００℃程度の酸素雰囲気中における第三の熱処理を行う。この第三の熱処理
により、第一の熱酸化膜８０のある領域はほとんど酸化されないのに対し、第一のマスク
４０を除去した領域の表面は、熱処理により表面が酸化され第二の熱酸化膜が形成される
（図１１（ｂ）参照）。ここで、第一の熱酸化膜及び第二の熱酸化膜の基板との界面がほ
ぼ一致するような第三の熱処理条件を選択することが好ましい。
【００６３】
次に第一の熱酸化膜および第二の熱酸化膜をウェットエッチングまたはドライエッチン
グ等の方法により除去する。
【００６４】
この結果、薄い酸化膜２０と厚い酸化膜３０の領域の境界部分の段差は約２０ｎｍ以下
となり、表面が平坦な基板を提供することが可能となる（図８参照）。
【００６５】
なお、本発明は以上の構成に限定されるものではなく、種々の変形が可能である。例え
ば、先に薄い酸化膜２０を形成するためのイオン注入を行ってもよい。また、基板表面の
一部にマスクを形成してから薄い酸化膜２０を形成するためのイオン注入を行ってもよい
。また、本実施例では、厚い酸化膜３０と薄い酸化膜２０がほぼ等しい深さに形成される
場合について説明したが、本発明はこのような相対関係に限定されるものではなく、図１
２（ａ）のように厚い酸化膜３０の方が薄い酸化膜２０よりも深い領域に形成された構造
でもよいし、図１２（ｂ）のように厚い酸化膜３０のほうが浅い領域に形成された構造で
もよい。
【００６６】
また、本発明は以上の構成に限定されるものではなく、図１３（ａ）のように一部に埋
め込み酸化膜のない領域があってもよいし、図１３（ｂ）のように薄い酸化膜２０と厚い
酸化膜３０が一部の領域でオーバーラップする領域があってもよい。
【００６７】
さらに、基板中に埋め込まれる酸化膜の厚さは２種類以上あってもよい。たとえば、酸
化膜の厚さが３種類ある場合には、もっとも薄い領域にＦＢＣを形成し、厚い方の２種類
の膜厚の領域に部分空乏型のロジック回路と完全空乏型のロジック回路をそれぞれ形成す
ることも可能であるし、あるいは一部にＳＲＡＭを形成することも可能である。また、酸
化膜のない領域にはＤＲＡＭに代表されるようなメモリや周辺回路を形成することも可能
である。
【図面の簡単な説明】
【００６８】
【図１】実施例１に係る半導体基板の断面構造を示す図。
【図２】実施例１に係る半導体基板の製造工程を示す図。
【図３】実施例１に係る半導体基板の製造工程を示す図。
【図４】実施例１に係る半導体基板の製造工程を示す図。
【図５】実施例２に係る半導体基板の製造工程を示す図。
【図６】実施例２に係る半導体基板の製造工程を示す図。
【図７】実施例２に係る半導体基板の製造工程を示す図。
【図８】実施例３に係る半導体基板の断面構造を示す図。
【図９】実施例３に係る半導体基板の製造工程を示す図。
【図１０】実施例３に係る半導体基板の製造工程を示す図。
【図１１】実施例３に係る半導体基板の製造工程を示す図。
【図１２】実施例３に係る半導体基板の断面構造を示す図。
【図１３】実施例３に係る半導体基板の断面構造を示す図。
【符号の説明】
【００６９】
１０  基板
２０  薄い酸化膜
３０  厚い酸化膜
３０ａ  注入領域
４０  第一のマスク
５０  第二のマスク
６０  レジスト
７０  領域
８０  第一の熱酸化膜
１００  段差
１１０  領域
１２０  第二の熱酸化膜
【図１】
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【図２】
2006310661.tif 000004
【図３】
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【図４】
2006310661.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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