(57)【要約】【課題】トレンチ埋め込み法により作製された並列ｐｎ構造をドリフト部とする半導体素子の耐圧を確保すること。【解決手段】ｎ型低抵抗基板１の上にｎ型半導体をエピタキシャル成長させ、そのｎ型半導体にトレンチを形成する。ｐ型半導体をエピタキシャル成長させて、トレンチをｐ型半導体で埋める。ｎ型半導体よりなるｎ型領域５およびｐ型半導体よりなるｐ型領域６の表面を研磨して平坦にした後、非活性領域となる領域のｐ型領域６にボロンを選択的にイオン注入する。非酸化性雰囲気で熱処理して、注入されたボロンを活性化させる。熱酸化を行って、フィールド酸化膜を形成する。ＭＯＳＦＥＴの表面側の素子構造、ソース電極およびチャネルストッパ電極を形成し、基板１の裏面にドレイン電極をする。【選択図】        図６
2006210861.tif 000002
【特許請求の範囲】
【請求項１】
オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、
低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、
平坦になった前記並列ｐｎ構造の非活性領域となる領域に第２導電型の不純物をイオン注入する第５の工程と、
前記並列ｐｎ構造に注入された第２導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第６の工程と、
熱酸化により前記並列ｐｎ構造の表面の一部をフィールド酸化膜で覆う第７の工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１導電型半導体領域と前記第２導電型半導体領域は、平面形状がストライプ状をなすように交互に配置されており、前記第５の工程では、非活性領域となる領域に配置された前記並列ｐｎ構造のうち、前記活性領域となる領域を通らない前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分に対してのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域がストライプ状の平面形状をなすように交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、
低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、
非活性領域となる領域において平坦になった前記並列ｐｎ構造のうち、活性領域となる領域を通らない前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分と活性領域となる領域を通って非活性領域まで至る前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分の両方に第２導電型の不純物をイオン注入する第５の工程と、
前記並列ｐｎ構造に注入された第２導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第６の工程と、
熱酸化により前記並列ｐｎ構造の表面の一部をフィールド酸化膜で覆う第７の工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項４】
前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第１導電型半導体領域および第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項５】
前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項６】
前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の第１導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項１〜３のいずれか一つに記載の半導体素子の製造方法。
【請求項８】
前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第１導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、
低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、
化学気相成長法により前記並列ｐｎ構造の表面の一部にフィールド酸化膜を堆積する第５の工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
非活性領域上の前記フィールド酸化膜の活性領域側端部を覆うフィールドプレート電極と非活性領域上の前記フィールド酸化膜のチップ外周側端部を覆うチャネルストッパ電極を形成する第８の工程をさらに含み、
前記第５の工程では、前記フィールドプレート電極のチャネルストッパ電極側端部の真下と前記チャネルストッパ電極のフィールドプレート電極側端部の真下との間に位置する箇所から、前記チャネルストッパ電極により覆われる領域までを除く領域にのみ、選択的に第２導電型の不純物をイオン注入することを特徴とする請求項４、６または８に記載の半導体素子の製造方法。
【請求項１１】
オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、
低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層の表面にトレンチ形成用のマスクを形成し、該マスクを用いて前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第２導電型の不純物をイオン注入する第４の工程と、
前記並列ｐｎ構造の、第２導電型の不純物がイオン注入された領域を含む表面に第１導電型半導体をエピタキシャル成長させる第５の工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記第４の工程では、前記第２の工程で形成されたマスクを用いて自己整合的に第２導電型の不純物をイオン注入することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記第４の工程では、前記第３の工程で前記トレンチ内に埋め込まれた前記第２導電型半導体領域をおおよそ前記マスクの厚さ分だけエッチングした後に第２導電型の不純物をイオン注入することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第３の工程と前記第５の工程の間に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第４の工程では、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の前記第２導電型半導体領域の表面にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記第４の工程の直前に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする請求項１１または１５に記載の半導体素子の製造方法。
【請求項１７】
前記第４の工程の直後に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする請求項１１または１５に記載の半導体素子の製造方法。
【請求項１８】
前記第６の工程では、並列ｐｎ構造の前記第１導電型半導体領域の表面にのみ選択的に第１導電型の不純物をイオン注入することを特徴とする請求項１４、１６または１７に記載の半導体素子の製造方法。
【請求項１９】
前記第５の工程では、前記並列ｐｎ構造の表面に、同並列ｐｎ構造の第１導電型半導体領域と第２導電型半導体領域の繰り返しピッチの１／２以上の厚さの第１導電型半導体をエピタキシャル成長させることを特徴とする請求項１１〜１８のいずれか一つに記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）またはバイポーラトランジスタ等に適用可能で、高耐圧化と大電流容量化が両立する半導体素子に関する。
【背景技術】
【０００２】
一般に半導体素子は、片面のみに電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが、ともに基板の厚み方向（縦方向）である。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは空乏化して耐圧を高める働きをする。
【０００３】
この高抵抗のｎ-ドリフト層の厚さを薄くする、すなわち電流経路長を短くすることは、オン状態ではドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース間抵抗）を下げる効果をもたらす。しかし、オフ状態ではｐベース領域とｎ-ドリフト層との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達することになる。つまり、ドレイン−ソース電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じるため、耐圧（ドレイン−ソース電圧）が低下してしまう。
【０００４】
逆に、ｎ-ドリフト層を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなるので、オン損失が増す。このように、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。この関係は、ドリフト層を持つＩＧＢＴ、バイポーラトランジスタおよびダイオード等の半導体素子においても同様に成立することが知られている。また、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが異なる横型素子でも同様である。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に配置した並列ｐｎ構造とした半導体素子（以下、超接合半導体素子とする）が公知である。
【０００５】
超接合半導体素子と通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型層（不純物拡散層）ではなく、縦型層状のｎ型のドリフト領域と縦型層状のｐ型の仕切領域とを交互に接合した並列ｐｎ構造で構成されるということである。この構造では、並列ｐｎ構造の不純物濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部全体が空乏化するため、高耐圧化を図ることができる。
【０００６】
このような超接合半導体素子において、並列ｐｎ構造の表面の一部を酸化膜で覆ったものが公知である（例えば、特許文献１、特許文献２参照。）。また、低抵抗基板上に上述した並列ｐｎ構造を作製する方法として、ｎ型半導体層にトレンチを形成し、そのトレンチをｐ型半導体のエピタキシャル成長層で埋め、表面を研磨して平坦化するトレンチ埋め込み法が公知である（例えば、特許文献３参照。）。
【０００７】
【特許文献１】特開２００２−１３４７４８号公報
【特許文献２】特開２００１−２９８１９０号公報
【特許文献３】特開２００１−１９６５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
超接合半導体素子では、耐圧を確保しつつ低オン抵抗を得るために、並列ｐｎ構造のｎ型領域とｐ型領域の総不純物量を概ね同じにし、ｎ型領域とｐ型領域の深さ方向の不純物濃度が概ね均一となるようにする必要がある。ｎ型領域とｐ型領域の幅が同じ場合には、ｎ型領域とｐ型領域の不純物濃度を概ね同じにすればよい。このようにすることによって、オン状態のときに電流が流れる活性領域では、耐圧を確保することができる。
【０００９】
しかし、上記特許文献３に開示された方法に従って、一度のトレンチ形成工程と一度のトレンチ埋め込みエピタキシャル成長工程により活性領域の並列ｐｎ構造とその周囲の非活性領域の並列ｐｎ構造を形成すると、活性領域の並列ｐｎ構造をそのまま非活性領域の耐圧構造部まで延長した構造となる。この構造では、最も外側のｐベース領域のｐｎ接合からの空乏層が素子の外方向や深さ方向へ広がりきらないため、空乏電界強度がシリコンの臨界電界強度に速く達してしまい、耐圧が低下してしまう。
【００１０】
また、上記特許文献３に開示された方法では、表面の研磨が終了した時点で、その表面に並列ｐｎ構造のｎ型領域とｐ型領域が露出しているため、その上に熱酸化法により酸化膜を形成すると、その熱酸化膜中にｐ型領域のドーパントであるボロンが取り込まれてしまい、ｐ型領域の濃度が表面側で低くなる。これに対して、ｎ型領域では、ドーパントであるリンが熱酸化膜中に取り込まれずに、熱酸化膜とシリコンとの界面に蓄積する。このため、熱酸化膜の直下に配置された並列ｐｎ構造の表面側では、ｐ型領域の濃度よりもｎ型領域の濃度が高くなる。
【００１１】
つまり、図３９に示すように、フィールド酸化膜１１となる熱酸化膜の直下の並列ｐｎ構造７において、ｐ型領域６とフィールド酸化膜１１との界面、およびそのｐ型領域６を通って低抵抗基板（ｎ+基板）１の表面のドレイン電極１５へ至る箇所を、それぞれＡ１およびＡ２とし、ｎ型領域５とフィールド酸化膜１１との界面、およびそのｎ型領域５を通ってドレイン電極１５へ至る箇所を、それぞれＢ１およびＢ２とすると、図４０に示すＡ１−Ａ２およびＢ１−Ｂ２の濃度プロファイルのように、Ｂ１近傍領域の濃度がＡ１近傍の濃度よりも高くなる。従って、フィールド酸化膜１１の直下の並列ｐｎ構造で空乏層が広がりにくくなり、耐圧の低下を引き起こす。
【００１２】
この発明は、上述した従来技術による問題点を解消するため、トレンチ埋め込み法により作製された並列ｐｎ構造をドリフト部とする半導体素子の耐圧を確保することができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体素子の製造方法は、オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、平坦になった前記並列ｐｎ構造の非活性領域となる領域に第２導電型の不純物をイオン注入する第５の工程と、前記並列ｐｎ構造に注入された第２導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第６の工程と、熱酸化により前記並列ｐｎ構造の表面の一部をフィールド酸化膜で覆う第７の工程と、を含むことを特徴とする。
【００１４】
請求項２の発明にかかる半導体素子の製造方法は、請求項１に記載の発明において、前記第１導電型半導体領域と前記第２導電型半導体領域は、平面形状がストライプ状をなすように交互に配置されており、前記第５の工程では、非活性領域となる領域に配置された前記並列ｐｎ構造のうち、前記活性領域となる領域を通らない前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分に対してのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００１５】
請求項３の発明にかかる半導体素子の製造方法は、オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域がストライプ状の平面形状をなすように交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、非活性領域となる領域において平坦になった前記並列ｐｎ構造のうち、活性領域となる領域を通らない前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分と活性領域となる領域を通って非活性領域まで至る前記第１導電型半導体領域および前記第２導電型半導体領域よりなるストライプ状部分の両方に第２導電型の不純物をイオン注入する第５の工程と、前記並列ｐｎ構造に注入された第２導電型の不純物を非酸化性雰囲気での熱処理により活性化させる第６の工程と、熱酸化により前記並列ｐｎ構造の表面の一部をフィールド酸化膜で覆う第７の工程と、を含むことを特徴とする。
【００１６】
請求項４の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第１導電型半導体領域および第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００１７】
請求項５の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００１８】
請求項６の発明にかかる半導体素子の製造方法は、請求項５に記載の発明において、前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第２導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００１９】
請求項７の発明にかかる半導体素子の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の第１導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００２０】
請求項８の発明にかかる半導体素子の製造方法は、請求項７に記載の発明において、前記第５の工程では、前記並列ｐｎ構造の非活性領域となる領域の一部の領域の第１導電型半導体領域にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００２１】
請求項９の発明にかかる半導体素子の製造方法は、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の表面を研磨により平坦にする第４の工程と、化学気相成長法により前記並列ｐｎ構造の表面の一部にフィールド酸化膜を堆積する第５の工程と、を含むことを特徴とする。
【００２２】
請求項１０の発明にかかる半導体素子の製造方法は、請求項４、６または８に記載の発明において、非活性領域上の前記フィールド酸化膜の活性領域側端部を覆うフィールドプレート電極と非活性領域上の前記フィールド酸化膜のチップ外周側端部を覆うチャネルストッパ電極を形成する第８の工程をさらに含み、前記第５の工程では、前記フィールドプレート電極のチャネルストッパ電極側端部の真下と前記チャネルストッパ電極のフィールドプレート電極側端部の真下との間に位置する箇所から、前記チャネルストッパ電極により覆われる領域までを除く領域にのみ、選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００２３】
請求項１１の発明にかかる半導体素子の製造方法は、オン状態のときに電流が流れる活性領域と該活性領域の周囲の非活性領域にわたって、低抵抗層上に第１導電型半導体領域と第２導電型半導体領域が交互に配置された並列ｐｎ構造を有する半導体素子を製造するにあたって、低抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層の表面にトレンチ形成用のマスクを形成し、該マスクを用いて前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第２導電型の不純物をイオン注入する第４の工程と、前記並列ｐｎ構造の、第２導電型の不純物がイオン注入された領域を含む表面に第１導電型半導体をエピタキシャル成長させる第５の工程と、を含むことを特徴とする。
【００２４】
請求項１２の発明にかかる半導体素子の製造方法は、請求項１１に記載の発明において、前記第４の工程では、前記第２の工程で形成されたマスクを用いて自己整合的に第２導電型の不純物をイオン注入することを特徴とする。
【００２５】
請求項１３の発明にかかる半導体素子の製造方法は、請求項１２に記載の発明において、前記第４の工程では、前記第３の工程で前記トレンチ内に埋め込まれた前記第２導電型半導体領域をおおよそ前記マスクの厚さ分だけエッチングした後に第２導電型の不純物をイオン注入することを特徴とする。
【００２６】
請求項１４の発明にかかる半導体素子の製造方法は、請求項１３に記載の発明において、前記第３の工程と前記第５の工程の間に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする。
【００２７】
請求項１５の発明にかかる半導体素子の製造方法は、請求項１１に記載の発明において、前記第４の工程では、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の前記第２導電型半導体領域の表面にのみ選択的に第２導電型の不純物をイオン注入することを特徴とする。
【００２８】
請求項１６の発明にかかる半導体素子の製造方法は、請求項１１または１５に記載の発明において、前記第４の工程の直前に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする。
【００２９】
請求項１７の発明にかかる半導体素子の製造方法は、請求項１１または１５に記載の発明において、前記第４の工程の直後に、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ構造の一部または全部の表面に第１導電型の不純物をイオン注入する第６の工程をさらに含むことを特徴とする。
【００３０】
請求項１８の発明にかかる半導体素子の製造方法は、請求項１４、１６または１７に記載の発明において、前記第６の工程では、並列ｐｎ構造の前記第１導電型半導体領域の表面にのみ選択的に第１導電型の不純物をイオン注入することを特徴とする。
【００３１】
請求項１９の発明にかかる半導体素子の製造方法は、請求項１１〜１８のいずれか一つに記載の発明において、前記第５の工程では、前記並列ｐｎ構造の表面に、同並列ｐｎ構造の第１導電型半導体領域と第２導電型半導体領域の繰り返しピッチの１／２以上の厚さの第１導電型半導体をエピタキシャル成長させることを特徴とする。
【００３２】
請求項１、２、４〜８の発明によれば、並列ｐｎ構造の表面に熱酸化膜を形成する前に、予め非活性領域となる領域に第２導電型の不純物をイオン注入しておくことによって、非活性領域となる領域の並列ｐｎ構造では、その表面側において第２導電型の総不純物量が第１導電型の総不純物量よりも多くなる。その状態で並列ｐｎ構造の表面に熱酸化膜を形成するときに熱酸化膜中に第２導電型の不純物が取り込まれ、また熱酸化膜とシリコンの界面に第１導電型の不純物が蓄積しても、非活性領域となる領域では、第１導電型半導体領域の不純物量が第２導電型半導体領域の不純物量よりも少なくなる。従って、非活性領域の耐圧構造部で空乏層が広がりやすくなり、耐圧が向上する。
【００３３】
請求項３〜８の発明によれば、並列ｐｎ構造の表面に熱酸化膜を形成する前に、予め非活性領域となる領域の並列ｐｎ構造のうち、活性領域となる領域を通らないストライプ状部分と活性領域となる領域を通って非活性領域まで至るストライプ状部分の両方に第２導電型の不純物をイオン注入しておくことによって、そのイオン注入領域の並列ｐｎ構造では、その表面側において第２導電型の総不純物量が第１導電型の総不純物量よりも多くなる。その状態で並列ｐｎ構造の表面に熱酸化膜を形成するときに熱酸化膜中に第２導電型の不純物が取り込まれ、また熱酸化膜とシリコンの界面に第１導電型の不純物が蓄積しても、並列ｐｎ構造のうち、活性領域となる領域を通らないストライプ状部分では、第１導電型半導体領域の不純物量が第２導電型半導体領域の不純物量よりも少なくなるので、耐圧構造部で空乏層が広がりやすくなり、耐圧が向上する。また、非活性領域となる領域の並列ｐｎ構造のうち、活性領域となる領域を通って非活性領域まで至るストライプ状部分では、表面側でのチャージアンバランスが緩和され、チャージバランスが確保されるので、局所的な電界集中がなくなり、横型の超接合構造としての耐圧が確保され、耐圧が向上する。
【００３４】
請求項９の発明によれば、化学気相成長（ＣＶＤ）法により酸化膜を堆積することによって、ボロンがその酸化膜中に取り込まれるのを防ぐことができる。また、リンが酸化膜とシリコンとの界面に蓄積されるのを防ぐことができる。これは、ＣＶＤ法での成膜温度が熱酸化法での成膜温度よりも低いことと、ＣＶＤ法と熱酸化法では酸化膜の成長メカニズムが異なることが原因であると考えられる。熱酸化法ではシリコンと酸化膜との界面での反応により酸化膜が厚くなる。それに対して、ＣＶＤ法では化学反応によりシリコンの表面に酸化膜が析出することにより酸化膜が厚くなる。このように、ボロンの取り込みとリンの蓄積によるチャージアンバランスが起こらないので、耐圧構造部において空乏層が広がりやすくなり、耐圧が向上する。
【００３５】
請求項１０の発明によれば、フィールドプレート電極のチャネルストッパ電極側端部の真下とチャネルストッパ電極のフィールドプレート電極側端部の真下との間に位置する箇所から、チャネルストッパ電極の直下までの領域には、第２導電型の不純物がイオン注入されない。このチャネルストッパ側の、第２導電型の不純物が注入されない領域では、並列ｐｎ構造の表面側で第１導電型半導体領域の不純物濃度が第２導電型半導体領域の不純物濃度よりも高くなるので、空乏層の伸びが抑制される。従って、特にフィールド酸化膜の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。また、フィールドプレート電極の端部付近で最も電界が強くなるので、チャネルストッパ電極の直下まで第２導電型の不純物がイオン注入されていなくても、十分な耐圧を確保することができる。
【００３６】
請求項１１、１２、１３、１５または１９の発明によれば、並列ｐｎ構造の表面に第２導電型不純物をイオン注入した後に、並列ｐｎ構造の表面に第１導電型半導体をエピタキシャル成長させることによって、その後のフィールド酸化膜となる熱酸化膜を生成するための酸化工程において第２導電型不純物が拡散しても、並列ｐｎ構造の表面には第１導電型のドーパントのみがあるので、生成する熱酸化膜中に第２導電型のドーパントが取り込まれることはない。従って、フィールド酸化膜の直下に存在する並列ｐｎ構造の表面側では、チャージアンバランスが生じない。これにより、エッジ部の空乏層の広がりが妨げられないので、酸化膜の直下、すなわちエッジ部の直下に存在する空乏層が広がりやすくなり、電界の集中が抑制されるので、耐圧が向上する。
【００３７】
請求項１４、１６、１７、１８または１９の発明によれば、第２導電型不純物のイオン注入と第１導電型不純物のイオン注入を行うことによって、フィールド酸化膜となる熱酸化膜の直下の並列ｐｎ構造において、その表面側でのチャージバランスを容易に確保することができる。また、フィールド酸化膜となる熱酸化膜の直下の並列ｐｎ構造において、その表面側の濃度を容易に制御することができる。さらに、それぞれのイオン注入量を制御することによって、並列ｐｎ構造のｐ型領域の濃度を高めることができるので、より一層、空乏層の広がりが促進されるようにすることができる。
【発明の効果】
【００３８】
本発明にかかる半導体素子の製造方法によれば、トレンチ埋め込み法により作製された並列ｐｎ構造をドリフト部とする半導体素子の耐圧を確保することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す「+」は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
【００４０】
実施の形態１．
図１〜図９に、実施の形態１にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、図１に示すように、例えばアンチモン等の不純物濃度が２×１０18ｃｍ-3程度であるｎ型の低抵抗シリコン基板（ｎ++基板）１を用意する。そして、ｎ型低抵抗基板１の上に、例えばリンの不純物濃度が６×１０15ｃｍ-3程度であるｎ型半導体２を例えば約５０μｍの厚さにエピタキシャル成長させる。
【００４１】
次に、図２に示すように、ｎ型半導体２の表面に、１．６μｍ以上、例えば２．４μｍの厚さの絶縁膜、例えば酸化膜（窒化膜等でもよい）を形成する。この酸化膜（または、窒化膜等）の厚さは、酸化膜（または、窒化膜等）とシリコンとの選択比に基づいて、例えば５０μｍの深さのトレンチを形成した後でも酸化膜（または、窒化膜等）が残るように設定されている。つづいて、リソグラフィによって酸化膜（または、窒化膜等）のパターニングを行い、トレンチ形成用のハードマスク３を形成する。
【００４２】
ハードマスク３の、酸化膜（または、窒化膜等）の部分および開口部分の幅は、それぞれ例えば５μｍである。つまり、例えば５μｍ間隔で５μｍ幅のハードマスク３が配置されている。つづいて、例えばドライエッチングにより、ｎ型半導体２に例えば約５０μｍの深さのトレンチ４を、トレンチ側壁の面方位が例えば（０１０）面またはこれと等価な面になるように形成する。このような面方位を有するトレンチ４が形成されるように、ハードマスク３がパターニングされている。トレンチ形成後に残ったｎ型半導体２の部分が、並列ｐｎ構造のｎ型領域５となる。
【００４３】
次に、図３に示すように、トレンチ４内に、ボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチ４を例えば６×１０15ｃｍ-3程度の濃度のｐ型半導体で埋める。その際、ハードマスク３の上面よりも高くなるまでｐ型半導体のエピタキシャル成長層を成長させる。トレンチ側壁の面方位が上述した通りであるので、トレンチ４内にボイドを残さずにトレンチ４をｐ型半導体のエピタキシャル成長層で埋め込むことができる。このトレンチ４内に埋め込まれたｐ型半導体が、並列ｐｎ構造のｐ型領域６となる。
【００４４】
次に、図４に示すように、ハードマスク３の酸化膜等を研磨ストッパとしてＣＭＰ（化学機械研磨）などの研磨を行い、先のｐ型半導体のエピタキシャル成長によりハードマスク３の上面よりも上に形成されたシリコン層を除去して表面を平坦にする。ハードマスク３を研磨ストッパとすることによって、エピタキシャル成長時のばらつきを平坦化することができる。
【００４５】
次に、ハードマスク３を除去した後、図５に示すように、ＣＭＰなどの研磨を行い、露出した並列ｐｎ構造７の表面を平坦化する。このときの研磨量が例えば０．５μｍ程度であれば、並列ｐｎ構造７の深さ方向の寸法、すなわち厚さは、例えば約４８μｍとなる。次に、図６に示すように、並列ｐｎ構造７の表面に厚さ５００オングストローム程度のスクリーニング酸化膜８を形成する。そして、スクリーニング酸化膜８上に所望のパターンのレジストマスク９を形成し、例えば８×１０12ｃｍ-2のドーズ量でｐ型不純物、例えばボロンのイオン注入を行って、非活性領域となる領域において並列ｐｎ構造のｐ型領域６にのみボロンをイオン注入する。その際のシリコンへのダメージは、スクリーニング酸化膜８があることによって軽減される。
【００４６】
その後、レジストマスク９を除去し、注入されたボロンを活性化させるために熱処理を行う。このときの熱処理雰囲気は非酸化性雰囲気であるのが望ましい。その理由は、酸化性雰囲気で熱処理を行うと、イオン注入による欠陥と酸化性雰囲気、特に酸素との結合により酸化積層欠陥が誘起されるが、非酸化性雰囲気で熱処理を行うと、酸化積層欠陥の誘起を回避することができるからである。この熱処理により、注入されたボロンが拡散する。それによって、図７に示すように、非活性領域となる領域では、並列ｐｎ構造の表面領域においてｐ型領域６の幅が広がる。その後、スクリーニング酸化膜８を除去する。
【００４７】
次に、図８に示すように、熱酸化を行って並列ｐｎ構造７の表面全体に熱酸化膜１０を形成する。その際、熱酸化膜１０中に、ｐ型領域６のドーパントであるボロンが取り込まれる。一方、ｎ型領域５のドーパントであるリンは、熱酸化膜１０中に取り込まれずに、シリコンと熱酸化膜１０との界面に蓄積する。これによって、活性領域となる領域および非活性領域となる領域では、並列ｐｎ構造の表面領域においてｐ型領域６の幅が、熱酸化膜１０を形成する前の状態よりも狭くなる。
【００４８】
次に、図９に示すように、熱酸化膜１０をパターニングしてフィールド酸化膜１１を形成し、活性領域となる領域の表面にＭＯＳＦＥＴの表面側の素子構造１２を形成する。さらに、並列ｐｎ構造の表面側にソース電極１３およびチャネルストッパ電極１４を形成し、ｎ型低抵抗基板１の裏面にドレイン電極１５を形成することによって、超接合ＭＯＳＦＥＴが完成する。ソース電極１３は、活性領域から非活性領域側へ伸び、フィールドプレート電極１６として非活性領域のフィールド酸化膜１１の一部を覆っている。チャネルストッパ電極１４は、チップの外周に沿って設けられており、フィールド酸化膜１１の一部を覆っている。
【００４９】
図１０は、非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図９のＡ１−Ａ２）とｎ型領域５（図９のＢ１−Ｂ２）の濃度プロファイルを示す図である。図１０に示すように、非活性領域となる領域において並列ｐｎ構造７のｐ型領域６にのみボロンをイオン注入したことにより、非活性領域となる領域の表面領域において、ｎ型領域５の表面領域がｐ型化することなく、ｐ型領域６の不純物濃度がｎ型領域５の不純物濃度よりも高くなる。この表面領域で高濃度となったｐ型領域６がガードリングとして作用するので、耐圧構造部の直下の並列ｐｎ構造７において空乏層が充分に広がる。従って、耐圧が向上する。
【００５０】
なお、非活性領域となる領域において並列ｐｎ構造７のｐ型領域６にボロンをイオン注入する際のドーズ量を３×１０13ｃｍ-2程度と高くしてもよい。この場合には、非活性領域となる領域において並列ｐｎ構造７のｐ型領域６からボロンが横方向に拡散してｎ型領域５の表面領域でつながり、ｎ型領域５の表面領域がｐ型化するが、空乏層の伸張による耐圧の向上効果は同様に得られる。このときの非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図９のＡ１−Ａ２）とｎ型領域５（図９のＢ１−Ｂ２）の濃度プロファイルは、図１４のようになる。
【００５１】
実施の形態２．
実施の形態２は、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５とｐ型領域６の両方にボロンをイオン注入するようにしたものである。図１１〜図１２に、実施の形態２にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１と同様に図１〜図５に示すプロセスに従って、並列ｐｎ構造７の表面を平坦化する。
【００５２】
次に、図１１に示すように、並列ｐｎ構造７の表面にスクリーニング酸化膜８およびレジストマスク９を順次形成する。そして、非活性領域となる領域において並列ｐｎ構造のｎ型領域５およびｐ型領域６に例えば２×１０13ｃｍ-2程度のドーズ量でｐ型不純物、例えばボロンをイオン注入する。これ以降のプロセスは、実施の形態１と同じである。
【００５３】
図１２には、ボロンのイオン注入後に活性化熱処理を行い、その後にスクリーニング酸化膜８を除去した状態が示されている。図１２に示すように、実施の形態２では、活性化熱処理によって、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５の表面が薄くｐ型化する。図１３に、熱酸化膜よりなるフィールド酸化膜１１、ＭＯＳＦＥＴの表面側の素子構造１２、ソース電極１３、チャネルストッパ電極１４およびドレイン電極１５を形成し、超接合ＭＯＳＦＥＴが完成した状態を示す。
【００５４】
図１４は、非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図１３のＡ１−Ａ２）とｎ型領域５（図１３のＢ１−Ｂ２）の濃度プロファイルを示す図である。図１４に示すように、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５およびｐ型領域６にボロンをイオン注入したことにより、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５の表面が薄くｐ型化する。それによって、ソース電極１３の端部の電位が、フィールド酸化膜１１となる酸化膜を介して、非活性領域となる領域のｐ型化した並列ｐｎ構造７の表面に伝わるので、その表面電位とドレイン電位との差が並列ｐｎ構造７の深さ方向に直接印加される。従って、フィールド酸化膜１１の下側の並列ｐｎ構造７の表面領域において空乏層が強く広がるようになり、耐圧が向上する。
【００５５】
なお、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５およびｐ型領域６にボロンをイオン注入する際のドーズ量を５×１０12ｃｍ-2程度にしてもよい。この場合には、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５の表面は、ｐ型化しないで、ｎ型のままである。このときの非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図１３のＡ１−Ａ２）とｎ型領域５（図１３のＢ１−Ｂ２）の濃度プロファイルは、図１０のようになる。従って、空乏層の伸張による耐圧の向上効果として、実施の形態１と同様の効果が得られる。
【００５６】
実施の形態３．
実施の形態３は、非活性領域となる領域において並列ｐｎ構造のｎ型領域５にのみボロンをイオン注入するようにしたものである。図１５に、実施の形態３にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１と同様に図１〜図５に示すプロセスに従って、並列ｐｎ構造７の表面を平坦化する。
【００５７】
次に、図１５に示すように、並列ｐｎ構造７の表面にスクリーニング酸化膜８およびレジストマスク９を順次形成する。そして、非活性領域となる領域において並列ｐｎ構造のｎ型領域５に例えば５×１０12ｃｍ-2程度のドーズ量でｐ型不純物、例えばボロンをイオン注入する。これ以降のプロセスは、実施の形態１と同じである。実施の形態３により完成した超接合ＭＯＳＦＥＴの断面構成は、図９に示す構成と同様である。
【００５８】
図１６は、非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図９のＡ１−Ａ２）とｎ型領域５（図９のＢ１−Ｂ２）の濃度プロファイルを示す図である。図１６に示すように、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５にのみボロンをイオン注入したことにより、非活性領域となる領域の表面領域において、ｎ型領域５の不純物濃度がｐ型領域６の不純物濃度よりも低くなる。従って、フィールド酸化膜１１の下側の並列ｐｎ構造７において空乏層が強く広がるようになり、耐圧が向上する。
【００５９】
なお、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５にボロンをイオン注入する際のドーズ量を２×１０13ｃｍ-2程度にしてもよい。この場合には、非活性領域となる領域において並列ｐｎ構造７のｎ型領域５の表面領域がｐ型化するが、空乏層の伸張による耐圧の向上効果は同様に得られる。このときの非活性領域となる領域に配置された並列ｐｎ構造７のｐ型領域６（図９のＡ１−Ａ２）とｎ型領域５（図９のＢ１−Ｂ２）の濃度プロファイルは、図１４のようになる。
【００６０】
また、上述した実施の形態１〜３では、非活性領域となる領域に配置された並列ｐｎ構造７において、ボロンのイオン注入領域は、図９に矢印Ｃ１で示すように、フィールド酸化膜１１の下側の領域とチャネルストッパ電極１４の下側の領域である。しかし、図９に矢印Ｃ２で示すように、矢印Ｃ１で示す領域からソース電極１３の下側の領域を除いてもよいし、矢印Ｃ３で示すように、矢印Ｃ１で示す領域からチャネルストッパ電極１４の下側の領域を除いてもよいし、矢印Ｃ４で示すように、矢印Ｃ１で示す領域からソース電極１３の下側の領域とチャネルストッパ電極１４の下側の領域を除いてもよい。いずれの場合にも、最も空乏層が広がりにくいソース電極１３とチャネルストッパ電極１４の間で空乏層が広がりやすくなる。
【００６１】
実施の形態４．
実施の形態４では、図１７に示すように、並列ｐｎ構造７の平面形状はストライプ状である。実施の形態４は、実施の形態１においてフィールド酸化膜となる熱酸化膜を形成する前に、非活性領域となる領域の並列ｐｎ構造７のうち、活性領域となる領域を通らないｎ型領域５１およびｐ型領域６１よりなるストライプ状部分７１のｐ型領域６１と、活性領域となる領域を通って非活性領域まで至るｎ型領域５２およびｐ型領域６２よりなるストライプ状部分７２のｐ型領域６２に、ボロンをイオン注入するようにしたものである。その他のプロセスは実施の形態１と同じである。なお、図１７では、並列ｐｎ構造７の表面層およびその上に形成される素子の表面構造は省略されている（図１８においても同じ）。
【００６２】
図１７に、ボロンのイオン注入領域２１，２２をハッチングを付して示す。図１７に示すように、活性領域となる領域を通って非活性領域まで至るｐ型領域６２では、ボロンのイオン注入領域２２の幅はそのｐ型領域６２の幅よりも狭い。これは、そのｐ型領域６２にボロンをｐ型領域６２と同じ幅で注入すると、表面側でｐ型領域６２の不純物濃度が高くなってしまうからである。一方、活性領域となる領域を通らないｐ型領域６１では、ボロンのイオン注入領域２１の幅はそのｐ型領域６１の幅と同じである。実施の形態４では、図１７において大小２つの１／４円弧で挟まれる耐圧構造部に対してボロンのイオン注入を行う。
【００６３】
例えばｐ型領域６１，６２の幅を５μｍとした場合、活性領域となる領域を通って非活性領域まで至るｐ型領域６２に対するボロンの注入幅は４μｍである。そして、例えばボロンのドーズ量を８×１０12ｃｍ-2として試作したところ、耐圧構造部において、活性領域となる領域を通って非活性領域まで至るストライプ状部分７２でのチャージバランスが確保され、耐圧が約４５０Ｖから約６８０Ｖに向上した。
【００６４】
実施の形態５．
実施の形態５では、図１８に示すように、並列ｐｎ構造７の平面形状はストライプ状である。実施の形態５は、実施の形態１においてフィールド酸化膜となる熱酸化膜を形成する前に、非活性領域となる領域の並列ｐｎ構造７のうち、活性領域となる領域を通らないｎ型領域５１およびｐ型領域６１よりなるストライプ状部分７１のｎ型領域５１と、活性領域となる領域を通って非活性領域まで至るｎ型領域５２およびｐ型領域６２よりなるストライプ状部分７２のｎ型領域５２に、ボロンをイオン注入するようにしたものである。その他のプロセスは実施の形態１と同じである。
【００６５】
図１８に、ボロンのイオン注入領域２１，２２をハッチングを付して示す。図１８に示すように、活性領域となる領域を通って非活性領域まで至るｎ型領域５２では、ボロンのイオン注入領域２２の幅はそのｎ型領域５２の幅よりも広い。これは、フィールド酸化膜を形成するために熱酸化を行った際にｎ型領域５２がその表面側において広がるため、ボロンを熱酸化前のｎ型領域５２と同じ幅で注入したのでは不純物濃度の高いｎ型領域が残ってしまうからである。活性領域となる領域を通らないｎ型領域５１では、ボロンのイオン注入領域２１の幅はそのｎ型領域５１の幅と同じである。実施の形態５では、図１８において大小２つの１／４円弧で挟まれる耐圧構造部に対してボロンのイオン注入を行う。
【００６６】
例えばトレンチ形成時の残し幅としてｎ型領域５１，５２の幅を５μｍとした場合、活性領域となる領域を通って非活性領域まで至るｎ型領域５２に対するボロンの注入幅は６μｍである。そして、例えばボロンのドーズ量を２×１０12ｃｍ-2として試作したところ、耐圧構造部において、活性領域となる領域を通って非活性領域まで至るストライプ状部分７２でのチャージバランスが確保され、耐圧が約４５０Ｖから約６３５Ｖに向上した。
【００６７】
実施の形態６．
実施の形態６は、フィールド酸化膜をＣＶＤ法により形成するものである。まず、実施の形態１と同様に図１〜図４に示すプロセスに従って、ハードマスク３の上面よりも上に形成されたシリコン層をＣＭＰなどの研磨により除去する。
【００６８】
ただし、ｎ型の低抵抗シリコン基板（ｎ++基板）１として、例えば（１００）面またはこれと等価な面を主面とする基板を用いる。また、ｎ型低抵抗基板１の上にエピタキシャル成長させるｎ型半導体２の不純物濃度を例えば４．５×１０15ｃｍ-3程度とする。また、トレンチ４内を埋めるｐ型半導体のエピタキシャル成長層の不純物濃度を例えば４．５×１０15ｃｍ-3程度とする。
【００６９】
ＣＭＰなどの研磨が終了した後、ハードマスク３を残したまま、プラズマエッチャーなどを用いた等方性エッチングまたはトレンチエッチャーを用いた異方性エッチングを行い、ｐ型領域６となるｐ型半導体を、上述したＣＭＰ等の研磨後に残っているハードマスク３のおおよその厚さ分だけエッチングして除去する。このエッチングにより、ｐ型領域６の表面と、ｎ型領域５とハードマスク３の界面との段差が概ね解消される。つづいて、ハードマスク３を除去し、露出した並列ｐｎ構造７の表面をミラー研磨して、その表面の凹凸をなくす。ここでの研磨量は、例えば０．５μｍ程度である。
【００７０】
上述したようにして作製された並列ｐｎ構造７の表面にＭＯＳＦＥＴの表面側の素子構造１２、フィールド酸化膜１１およびソース電極１３を形成する。フィールド酸化膜１１を形成する際には、例えば縦型炉を用い、チャンバー内圧力を８０Ｐａとし、ＳｉＨ4（モノシラン）およびＮ2Ｏの流量をそれぞれ２０ｃｃおよび１０００ｃｃとし、８００℃の温度で、並列ｐｎ構造７の表面にシリコン酸化膜を毎分２〜２０ｎｍの成長速度で気相成長させる。また、実施の形態６では、実施の形態１においてチャネルストッパ電極１４が形成される領域（図９参照）に、チャネルストッパ電極１４の代わりに保護膜を形成する。そして、ｎ型低抵抗基板１の裏面にドレイン電極１５を形成することによって、超接合ＭＯＳＦＥＴが完成する。
【００７１】
以上のようにして超接合ＭＯＳＦＥＴを製造することによって、フィールド酸化膜１１の下側に配置されたｐ型領域６のボロンの量とｎ型領域５のリンの量のバランスが取れるので、耐圧の低下を抑制することができる。実際に試作したところ、耐圧が６８０Ｖであり、オン抵抗は２０．５ｍΩｃｍ2であった。比較としてフィールド酸化膜１１を熱酸化により形成した素子の耐圧およびオン抵抗がそれぞれ４３０Ｖおよび、１７．２ｍΩｃｍ2であったから、実施の形態６によれば耐圧が２５０Ｖ（＋５８％）向上し、一方、オン抵抗の増加を３．３ｍΩｃｍ2（約＋２０％）に抑えることができた。
【００７２】
実施の形態７．
実施の形態７は、実施の形態１の変形例であり、並列ｐｎ構造７の表面を平坦化した後のｐ型不純物のイオン注入領域を、フィールドプレート電極１６のチャネルストッパ電極側端部の真下とチャネルストッパ電極１４のフィールドプレート電極側端部の真下との間に位置する箇所から、チャネルストッパ電極１４により覆われる領域までを除く領域としたものである。以後、説明の便宜上、非活性領域となる領域の並列ｐｎ構造を２分し、ｐ型不純物がイオン注入される側の領域（活性領域寄りの領域）を注入対象領域とし、ｐ型不純物がイオン注入されない側の領域（チップ外周端部寄りの領域）を非注入対象領域とする（実施の形態８および実施の形態９においても同じ）。
【００７３】
図１９〜図２０に、実施の形態７にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１と同様に図１〜図５に示すプロセスに従って、並列ｐｎ構造７の表面を平坦化する。次に、図１９に示すように、並列ｐｎ構造７の表面にスクリーニング酸化膜８およびレジストマスク９を順次形成する。そして、非活性領域となる領域において並列ｐｎ構造のｐ型領域６に例えば８×１０12ｃｍ-2程度のドーズ量でｐ型不純物、例えばボロンをイオン注入する。
【００７４】
このとき、非活性領域となる領域において、非注入対象領域の表面と注入対象領域のうちのｎ型領域５の表面は、レジストマスク９で覆われているため、これらの領域にはボロンが注入されない。これ以降のプロセスは、実施の形態１と同じである。図２０には、ボロンのイオン注入後、レジストマスク９を除去して活性化熱処理を行った状態が示されている。図２１に、熱酸化膜よりなるフィールド酸化膜１１、ＭＯＳＦＥＴの表面側の素子構造１２、ソース電極１３、フィールドプレート電極１６、チャネルストッパ電極１４およびドレイン電極１５を形成し、超接合ＭＯＳＦＥＴが完成した状態を示す。
【００７５】
非活性領域となる領域のうちの注入対象領域におけるｐ型領域６（図２１のＡ３−Ａ４）とｎ型領域５（図２１のＢ３−Ｂ４）の濃度プロファイルは、図１０においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。従って、実施の形態１と同様に、フィールド酸化膜１１の下側の並列ｐｎ構造７において空乏層が強く広がるので、耐圧が向上する。
【００７６】
また、非活性領域となる領域のうちの非注入対象領域におけるｐ型領域６（図２１のＡ５−Ａ６）とｎ型領域５（図２１のＢ５−Ｂ６）の濃度プロファイルは、図４０においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ５、Ａ６、Ｂ５およびＢ６と読み替えたプロファイルとなる。つまり、非活性領域においてチップ外周端部寄りの領域では、並列ｐｎ構造７の表面側でｎ型領域５の不純物濃度がｐ型領域６の不純物濃度よりも高くなるので、空乏層の伸びが抑制される。従って、特にフィールド酸化膜１１の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。
【００７７】
実施の形態１のようにチャネルストッパ電極１４の直下の並列ｐｎ構造７にボロンをイオン注入した場合には、特にフィールド酸化膜１１の表面に負電荷の外乱が与えられたときにチャネルストッパ電極１４まで強く空乏層が伸張し、チャネルストッパ電極１４の付近での電界強度が高くなることによって、耐圧が低下することがある。実施の形態７は、この耐圧の低下に対して有効である。また、最も電界が強くなるのはフィールドプレート電極１６の端部付近であるので、チャネルストッパ電極１４の下にまでボロンをイオン注入しなくても、十分な耐圧を確保することができる。
【００７８】
なお、非活性領域となる領域において注入対象領域のｐ型領域６にボロンをイオン注入する際のドーズ量を２×１０13ｃｍ-2程度と高くしてもよい。この場合には、非活性領域となる領域のうちの注入対象領域においてｎ型領域５の表面領域がｐ型化するが、空乏層の伸張による耐圧の向上効果は同様に得られる。このときの非活性領域となる領域のうちの注入対象領域におけるｐ型領域６（図２１のＡ３−Ａ４）とｎ型領域５（図２１のＢ３−Ｂ４）の濃度プロファイルは、図１４においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。
【００７９】
実施の形態８．
実施の形態８は、実施の形態２の変形例であり、並列ｐｎ構造７の表面を平坦化した後にｐ型不純物のイオン注入を行う際の注入対象領域を、実施の形態７と同様に、非活性領域となる領域の並列ｐｎ構造を２分したうちの活性領域寄りの領域とし、チップ外周端部寄りの領域を非注入対象領域としたものである。図２２〜図２３に、実施の形態８にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。
【００８０】
まず、実施の形態１と同様に図１〜図５に示すプロセスに従って、並列ｐｎ構造７の表面を平坦化する。次に、図２２に示すように、並列ｐｎ構造７の表面にスクリーニング酸化膜８およびレジストマスク９を順次形成する。そして、非活性領域となる領域において並列ｐｎ構造のｐ型領域６およびｎ型領域５に例えば２×１０13ｃｍ-2程度のドーズ量でｐ型不純物、例えばボロンをイオン注入する。
【００８１】
このとき、非活性領域となる領域において、非注入対象領域の表面は、レジストマスク９で覆われているため、この領域にはボロンが注入されない。これ以降のプロセスは、実施の形態１と同じである。図２３には、ボロンのイオン注入後、レジストマスク９とスクリーニング酸化膜８を除去して活性化熱処理を行った状態が示されている。図２４に、熱酸化膜よりなるフィールド酸化膜１１、ＭＯＳＦＥＴの表面側の素子構造１２、ソース電極１３、フィールドプレート電極１６、チャネルストッパ電極１４およびドレイン電極１５を形成し、超接合ＭＯＳＦＥＴが完成した状態を示す。
【００８２】
非活性領域となる領域のうちの注入対象領域におけるｐ型領域６（図２４のＡ３−Ａ４）とｎ型領域５（図２４のＢ３−Ｂ４）の濃度プロファイルは、図１４においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。従って、注入対象領域では、実施の形態２と同様に、フィールド酸化膜１１の下側の並列ｐｎ構造７の表面領域において空乏層が強く広がるようになり、耐圧が向上する。
【００８３】
また、非活性領域となる領域のうちの非注入対象領域におけるｐ型領域６（図２４のＡ５−Ａ６）とｎ型領域５（図２４のＢ５−Ｂ６）の濃度プロファイルは、図４０においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ５、Ａ６、Ｂ５およびＢ６と読み替えたプロファイルとなる。従って、実施の形態７と同様に、特にフィールド酸化膜１１の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。また、最も電界が強くなるのはフィールドプレート電極１６の端部付近であるので、チャネルストッパ電極１４の下にまでボロンをイオン注入しなくても、十分な耐圧を確保することができる。
【００８４】
なお、非活性領域となる領域のうちの注入対象領域のｐ型領域６およびｎ型領域５にボロンをイオン注入する際のドーズ量を５×１０12ｃｍ-2程度にしてもよい。この場合には、注入対象領域のｎ型領域５の表面は、ｐ型化しないで、ｎ型のままである。このときの注入対象領域におけるｐ型領域６（図２４のＡ３−Ａ４）とｎ型領域５（図２４のＢ３−Ｂ４）の濃度プロファイルは、図１０においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。
【００８５】
実施の形態９．
実施の形態９は、実施の形態３の変形例であり、並列ｐｎ構造７の表面を平坦化した後にｐ型不純物のイオン注入を行う際の注入対象領域を、実施の形態７と同様に、非活性領域となる領域の並列ｐｎ構造を２分したうちの活性領域寄りの領域とし、チップ外周端部寄りの領域を非注入対象領域としたものである。図２５〜図２６に、実施の形態９にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。
【００８６】
まず、実施の形態１と同様に図１〜図５に示すプロセスに従って、並列ｐｎ構造７の表面を平坦化する。次に、図２５に示すように、並列ｐｎ構造７の表面にスクリーニング酸化膜８およびレジストマスク９を順次形成する。そして、非活性領域となる領域において並列ｐｎ構造のｎ型領域５に例えば５×１０12ｃｍ-2程度のドーズ量でｐ型不純物、例えばボロンをイオン注入する。
【００８７】
このとき、非活性領域となる領域において、非注入対象領域の表面と注入対象領域のうちのｐ型領域６の表面は、レジストマスク９で覆われているため、これらの領域にはボロンが注入されない。これ以降のプロセスは、実施の形態１と同じである。図２６には、ボロンのイオン注入後、レジストマスク９とスクリーニング酸化膜８を除去して活性化熱処理を行った状態が示されている。図２７に、熱酸化膜よりなるフィールド酸化膜１１、ＭＯＳＦＥＴの表面側の素子構造１２、ソース電極１３、フィールドプレート電極１６、チャネルストッパ電極１４およびドレイン電極１５を形成し、超接合ＭＯＳＦＥＴが完成した状態を示す。
【００８８】
非活性領域となる領域のうちの注入対象領域におけるｐ型領域６（図２７のＡ３−Ａ４）とｎ型領域５（図２７のＢ３−Ｂ４）の濃度プロファイルは、図１６においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。従って、実施の形態３と同様に、フィールド酸化膜１１の下側の並列ｐｎ構造７において空乏層が強く広がるので、耐圧が向上する。
【００８９】
また、非活性領域となる領域のうちの非注入対象領域におけるｐ型領域６（図２７のＡ５−Ａ６）とｎ型領域５（図２７のＢ５−Ｂ６）の濃度プロファイルは、図４０においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ５、Ａ６、Ｂ５およびＢ６と読み替えたプロファイルとなる。従って、実施の形態７と同様に、特にフィールド酸化膜１１の表面に負電荷の外乱が与えられたときの耐圧低下を防止することができる。また、最も電界が強くなるのはフィールドプレート電極１６の端部付近であるので、チャネルストッパ電極１４の下にまでボロンをイオン注入しなくても、十分な耐圧を確保することができる。
【００９０】
なお、非活性領域となる領域のうちの注入対象領域のｎ型領域５にボロンをイオン注入する際のドーズ量を２×１０13ｃｍ-2程度と高くしてもよい。この場合には、非活性領域となる領域のうちの注入対象領域においてｎ型領域５の表面領域がｐ型化するが、空乏層の伸張による耐圧の向上効果は同様に得られる。このときの非活性領域となる領域のうちの注入対象領域におけるｐ型領域６（図２７のＡ３−Ａ４）とｎ型領域５（図２７のＢ３−Ｂ４）の濃度プロファイルは、図１４においてＡ１、Ａ２、Ｂ１およびＢ２をそれぞれＡ３、Ａ４、Ｂ３およびＢ４と読み替えたプロファイルとなる。
【００９１】
また、上述した実施の形態６〜９では、非活性領域となる領域に配置された並列ｐｎ構造７において、ボロンのイオン注入領域（注入対象領域）は、図９に矢印Ｃ５で示すように、非活性領域において、フィールドプレート電極１６のチャネルストッパ電極側端部の真下とチャネルストッパ電極１４のフィールドプレート電極側端部の真下との間に位置する箇所から活性領域側の領域である。しかし、図９に矢印Ｃ６で示すように、矢印Ｃ５で示す領域から、フィールドプレート電極１６の下側の領域のうちの活性部側の一部を除いてもよい。いずれの場合にも、最も空乏層が広がりにくいフィールドプレート電極１６とチャネルストッパ電極１４の間で空乏層が広がりやすくなり、耐圧が向上する。
【００９２】
実施の形態１０．
実施の形態１０は、並列ｐｎ構造７の表面にｐ型不純物をイオン注入した後に、並列ｐｎ構造７の表面にｎ型半導体をエピタキシャル成長させるようにしたものである。図２８〜図３２に、実施の形態１０にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１と同様に図１〜図４に示すプロセスに従って、トレンチ形成用のハードマスク３を研磨ストッパとしてＣＭＰ等の研磨を行い、ハードマスク３の上面よりも上にエピタキシャル成長したｐ型半導体（ｐ型領域６）を除去して、ハードマスク３およびｐ型領域６よりなる表面を平坦にする。このハードマスク３上のエピタキシャル成長層（ｐ型領域６）を研磨する工程を第１の研磨工程とする。
【００９３】
ただし、実施の形態１０では、ｎ型の低抵抗シリコン基板（ｎ++基板）１として、例えば（１００）面またはこれと等価な面を主面とする基板を用いる。また、等方性エッチングによりシリコンの開口部を広げてもよい。シリコンの開口部を広げた領域では、開口幅が広がっているため、ボイドができにくくなっている。実施の形態１０では、等方性エッチングによりシリコンの開口幅を広げた場合でも、ボイドを残さずに埋めることができる。
【００９４】
次に、図２８に示すように、ハードマスク３を残した状態のまま、その残ったハードマスク３の厚さと概ね同じ量（厚さ）だけシリコンエッチングを行い、シリコン表面の段差を概ね解消する。このシリコンエッチングは、プラズマエッチャーなどを用いた等方性エッチングでもよいし、トレンチエッチャーを用いた異方性エッチングでもよい。等方性エッチングを行った場合には、サイドエッチング部分が形成される。後のイオン注入工程において、このサイドエッチング部分へのイオン注入を回避する場合には、異方性エッチングを行うとよい。
【００９５】
そして、表面にスクリーニング酸化膜（図示省略）を形成する。スクリーニング酸化膜の厚さは、例えば５０ｍｍである。この膜厚では、ｎ型領域５上に残った酸化膜（ハードマスク３）は殆ど酸化されない。従って、表面の酸化膜の厚さに差が生じる。すなわち、この酸化膜の厚さは、ｐ型領域６上ではスクリーン酸化膜の厚さ（例えば５０ｎｍ）となり、ｎ型領域５上では残ったハードマスク３の厚さ（例えばおおよそ８００ｎｍ）となる。
【００９６】
次に、図２９に示すように、ｎ型領域５上のハードマスク３をセルフアラインのマスクとして自己整合的にｐ型不純物、例えばボロンのイオン注入を行う。その際、加速電圧は、例えば４５ＫｅＶであり、ドーズ量は、例えば３×１０13ｃｍ-2である。この条件では、ボロンの飛程が約１００ｎｍ程度であるので、トレンチ内に埋め込まれたｐ型領域６にのみボロンが注入される。図２９において、符号１７は、ボロンのイオン注入領域である。このようにｐ型不純物のイオン注入を行うことによって、並列ｐｎ構造７のｐ型領域６の不純物量が多くなるので、耐圧構造部の直下の空乏層が充分に広がることになる。
【００９７】
次に、図３０に示すように、ハードマスク３を剥離させて取り除き、露出した面に対してミラー研磨を行い、ｎ型領域５およびｐ型領域６（ボロンのイオン注入領域１７）の露出面を鏡面状態にする。このときのミラー研磨を第２の研磨工程とする。その後、図３１に示すように、ミラー研磨面に例えば厚さ５０ｎｍのスクリーニング酸化膜８を形成する。そして、全面にｎ型不純物、例えばリンのイオン注入を行う。
【００９８】
このときの加速電圧は、例えば約１００ＫｅＶであり、ドーズ量は、例えば１．５×１０13ｃｍ-2である。この場合、ｐ型領域６のボロンのイオン注入領域１７のドーズ量が上述したように例えば３×13ｃｍ-2であるから、リンのイオン注入後の実効的なボロンのドーズ量は、例えば１．５×１０13ｃｍ-2となる。従って、並列ｐｎ構造７において、ｐ型領域６の表面領域におけるドーズ量とｎ型領域５の表面領域におけるドーズ量が同程度になる。
【００９９】
このようにｎ型不純物（例えばリン）のイオン注入を行い、このときのドーズ量と、これよりも前に行ったｐ型不純物（ここではボロン）のドーズ量を適宜調整することによって、チャージバランスや、総不純物量のｐリッチ化、すなわちｐ型領域６の不純物量をｎ型領域５の不純物量よりも多くすることなどが可能となる。従って、そのようにした部分での空乏化が促進されるので、耐圧が向上する。
【０１００】
次に、図３２に示すように、スクリーニング酸化膜８を除去した後、露出した表面にｎ型の半導体をエピタキシャル成長させて、ボロンのイオン注入領域１７の表面とリンのイオン注入領域１８の表面をｎ型半導体層１９で覆う。ドーパントの等方拡散を考慮すると、このｎ型半導体層１９の厚さは、並列ｐｎ構造７のピッチＤ（図３２参照）の１／２程度であるのが望ましい。また、このｎ型半導体層１９の不純物濃度は、イオン注入時のばらつきに影響を与えないような濃度であればよい。例えば、上述したドーズ量の場合には、ｎ型半導体層１９の不純物濃度は、５×１０13ｃｍ-3程度であればよい。
【０１０１】
最後に、図３３に示すように、フィールド酸化膜１１、ＭＯＳＦＥＴの表面側の素子構造１２、チャネルストッパ領域２０、ソース電極１３、フィールドプレート電極１６、チャネルストッパ電極１４およびドレイン電極１５を形成し、超接合ＭＯＳＦＥＴが完成する。フィールド酸化膜１１やＭＯＳＦＥＴの表面側の素子構造１２やチャネルストッパ領域２０を形成する際には、様々な熱履歴が生じる。
【０１０２】
その熱履歴の際に、並列ｐｎ構造７の表面領域に設けられたドーパントの供給源となるイオン注入領域１７，１８（図３２参照）から例えばボロンとリンが供給され、フィールド酸化膜１１との界面まで拡散する。それによって、フィールド酸化膜１１にボロンが取り込まれるのが抑制される。また、シリコンとフィールド酸化膜１１との界面にリンが蓄積するのが抑制される。従って、耐圧構造部での耐圧低下を抑制することができる。
【０１０３】
実施の形態１１．
実施の形態１１は、実施の形態１０の変形例であり、ｎ型不純物、例えばリンのイオン注入を選択的に並列ｐｎ構造７のｎ型領域５に行うようにしたものである。図３４〜図３５に、実施の形態１１にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１０と同様に、図１〜図４および図２８〜図３０に示すプロセスに従って、第２の研磨工程までを行い、ｎ型領域５およびｐ型領域６（ボロンのイオン注入領域１７）の露出面を鏡面状態にする。
【０１０４】
その後、図３４に示すように、ミラー研磨面に例えば厚さ５０ｎｍのスクリーニング酸化膜８を形成する。さらに、図３５に示すように、スクリーニング酸化膜８の上にレジストを塗布し、フォトリソグラフィによりｎ型領域５の上の部分を選択的に開口させたレジストマスク９を形成する。そして、ｎ型不純物、例えばリンのイオン注入を行い、レジストマスク９の開口部よりｎ型領域５の表面領域にリンを注入する。
【０１０５】
このときのドーズ量は、これよりも前に行ったボロンのイオン注入時のドーズ量と同じであり、例えば３×１０13ｃｍ-2である。このようにすることによって、選択的にリンのイオン注入を行った場合でも、並列ｐｎ構造７のチャージバランスを確保することができる。その後、レジストマスク９とスクリーニング酸化膜８を除去する。これ以降のプロセスは、実施の形態１０と同じである。実施の形態１１によれば、実施の形態１０と同様の効果が得られる。
【０１０６】
実施の形態１２．
実施の形態１２は、実施の形態１０の変形例であり、第２の研磨工程（ミラー研磨工程）の後に、ｐ型不純物、例えばボロンのイオン注入を選択的に並列ｐｎ構造７のｐ型領域６に行うとともに、ｎ型不純物、例えばリンのイオン注入を選択的に並列ｐｎ構造７のｎ型領域５に行うようにしたものである。図３６〜図３７に、実施の形態１２にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１０と同様に、図１〜図４および図２８に示すプロセスに従って、トレンチ形成用のハードマスク３を残した状態のまま、シリコンエッチングを行ってシリコン表面の段差を概ね解消する。
【０１０７】
その後、残ったハードマスク３を除去する。そして、露出した面に対して第２の研磨工程としてミラー研磨を行い、その露出面を鏡面状態にする。ミラー研磨後の断面構成は、図５に示す構成と同様となる。次に、図３６に示すように、ミラー研磨面にスクリーニング酸化膜８を形成する。さらに、スクリーニング酸化膜８の上にレジストを塗布し、フォトリソグラフィによりｐ型領域６の上の部分を選択的に開口させたレジストマスク９を形成する。そして、ｐ型不純物、例えばボロンのイオン注入を行い、レジストマスク９の開口部よりｐ型領域６の表面領域にボロンを注入する。その際、加速電圧は、例えば４５ＫｅＶであり、ドーズ量は、例えば１．５×１０13ｃｍ-2である。
【０１０８】
次に、図３７に示すように、レジストマスク９を除去した後、再びスクリーニング酸化膜８の上にレジストを塗布し、フォトリソグラフィによりｎ型領域５の上の部分を選択的に開口させたレジストマスク２５を形成する。そして、ｎ型不純物、例えばリンのイオン注入を行い、レジストマスク２５の開口部よりｎ型領域５の表面領域にリンを注入する。このときのドーズ量は、例えば１．５×１０13ｃｍ-2である。このようにすると、並列ｐｎ構造７のチャージバランスを確保することができる。
【０１０９】
その後、レジストマスク２５とスクリーニング酸化膜８を除去する。そして、露出した表面にｎ型の半導体をエピタキシャル成長させて、ボロンのイオン注入領域１７の表面とリンのイオン注入領域１８の表面をｎ型半導体層１９で覆う（図３２参照）。これ以降のプロセスは、実施の形態１０と同じである。実施の形態１２によれば、実施の形態１０と同様の効果が得られる。なお、ｎ型不純物のイオン注入を行った後に、ｐ型不純物のイオン注入を行うようにしてもよい。
【０１１０】
実施の形態１３．
実施の形態１３は、実施の形態１２の変形例であり、ｎ型不純物、例えばリンのイオン注入を並列ｐｎ構造７の全面に行うようにしたものである。図３８に、実施の形態１３にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、実施の形態１２と同様に、図１〜図４、図２８および図３６に示すプロセスに従って、ｐ型不純物、例えばボロンのイオン注入を行う。特に限定しないが、ボロンのドーズ量は、例えば３×１０13ｃｍ-2である。
【０１１１】
その後、レジストマスク９を除去する。このときの断面構成は、図３４に示す構成と同様となる。そして、図３８に示すように、ｎ型不純物、例えばリンのイオン注入を行い、並列ｐｎ構造７の全面にリンを注入する。このときのドーズ量は、これよりも前に行ったｐ型不純物のドーズ量の半分程度であり、例えば１．５×１０13ｃｍ-2である。このようにすると、並列ｐｎ構造７のボロンのイオン注入領域１７とリンのイオン注入領域１８の実効ドーズ量が略等しくなるので、並列ｐｎ構造７のチャージバランスを確保することができる。
【０１１２】
その後、スクリーニング酸化膜８を除去し、その露出面にｎ型の半導体をエピタキシャル成長させて、ボロンのイオン注入領域１７の表面とリンのイオン注入領域１８の表面をｎ型半導体層１９で覆う（図３２参照）。これ以降のプロセスは、実施の形態１０と同じである。実施の形態１３によれば、実施の形態１０と同様の効果が得られる。なお、ｎ型不純物のイオン注入を行った後に、ｐ型不純物のイオン注入を行うようにしてもよい。
【０１１３】
また、上述した実施の形態１０〜１３では、ｐ型不純物とｎ形不純物のイオン注入に関するドーズ量の条件をチャージバランス条件としたが、それらのドーズ量を適宜調整することによって、総不純物量のｐリッチ化を図ったり、ｎ型領域５の不純物量をｐ型領域６の不純物量よりも多くするｎリッチ化を図ることができる。特に、ｐリッチ化した場合には、アバランシェ時に発生したホールが蓄積することによって起こる電界の再分布により、負性抵抗となる電流−電圧特性を改善することができる。このようにイオン注入時のドーズ量をｐリッチ化することによって、アバランシェ耐量が向上する。
【０１１４】
さらに、上述した実施の形態１０〜１３において、実施の形態６〜９のように、ｐ型不純物（例えばボロン）のイオン注入を行う際に、フィールドプレート電極１６のチャネルストッパ電極側端部の真下とチャネルストッパ電極１４のフィールドプレート電極側端部の真下との間に位置する箇所からチップ外周端までの領域にｐ型不純物（例えばボロン）が注入されないようにしてもよい。その場合にも、最も空乏層が広がりにくいフィールドプレート電極１６とチャネルストッパ電極１４の間で空乏層が広がりやすくなり、耐圧が向上する。
【０１１５】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、非活性領域となる領域における並列ｐｎ構造７のｎ型領域５，５１，５２およびｐ型領域６，６１，６２の幅が、それぞれ活性領域となる領域における並列ｐｎ構造７のｎ型領域５，５２およびｐ型領域６，６２の幅と同じであってもよいし、異なっていてもよい。また、非活性領域となる領域におけるｎ型領域５，５１，５２およびｐ型領域６，６１，６２の幅が、それぞれ活性領域となる領域におけるｎ型領域５，５２およびｐ型領域６，６２の幅よりも狭くてもよい。
【０１１６】
また、活性領域となる領域と非活性領域となる領域とでｐ型領域６，６１，６２の幅は同じであるが、非活性領域となる領域におけるｎ型領域５，５１，５２の幅が、活性領域となる領域におけるｎ型領域５，５２の幅よりも狭くなっていてもよい。また、実施の形態中に記載した寸法や濃度およびＣＶＤ条件などは一例であり、本発明はそれらの値に限定されるものではない。さらに、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。さらにまた、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＦＷＤまたはショットキーダイオード等にも適用することができる。
【産業上の利用可能性】
【０１１７】
以上のように、本発明にかかる半導体素子の製造方法は、大電力用半導体素子の製造に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体素子を製造するのに適している。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図４】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図５】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図６】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図７】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図８】本発明の実施の形態１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図９】本発明の実施の形態１にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図１０】本発明の実施の形態１にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。
【図１１】本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図１２】本発明の実施の形態２にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図１３】本発明の実施の形態２にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図１４】本発明の実施の形態２にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。
【図１５】本発明の実施の形態３にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図１６】本発明の実施の形態３にかかる製造方法に従って製造された半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。
【図１７】本発明の実施の形態４にかかる製造方法のイオン注入領域を説明するための平面図である。
【図１８】本発明の実施の形態５にかかる製造方法のイオン注入領域を説明するための平面図である。
【図１９】本発明の実施の形態７にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２０】本発明の実施の形態７にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２１】本発明の実施の形態７にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図２２】本発明の実施の形態８にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２３】本発明の実施の形態８にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２４】本発明の実施の形態８にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図２５】本発明の実施の形態９にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２６】本発明の実施の形態９にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２７】本発明の実施の形態９にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図２８】本発明の実施の形態１０にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図２９】本発明の実施の形態１０にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３０】本発明の実施の形態１０にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３１】本発明の実施の形態１０にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３２】本発明の実施の形態１０にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３３】本発明の実施の形態１０にかかる製造方法に従って製造された半導体素子を示す断面図である。
【図３４】本発明の実施の形態１１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３５】本発明の実施の形態１１にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３６】本発明の実施の形態１２にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３７】本発明の実施の形態１２にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３８】本発明の実施の形態１３にかかる製造方法に従って製造中の半導体素子を示す断面図である。
【図３９】従来の超接合半導体素子の要部の構成を示す断面図である。
【図４０】従来の超接合半導体素子の並列ｐｎ構造の濃度プロファイルを示す図である。
【符号の説明】
【０１１９】
１  低抵抗層（ｎ型低抵抗基板）
２  第１導電型半導体（ｎ型半導体）
３  ハードマスク
４  トレンチ
５，５１，５２  第１導電型半導体領域（ｎ型領域）
６，６１，６２  第２導電型半導体領域（ｐ型領域）
７  並列ｐｎ構造
１０  熱酸化膜
１１  フィールド酸化膜
１４  チャネルストッパ電極
１６  フィールドプレート電極
７１，７２  ストライプ状部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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