(57)【要約】【課題】  フィラーアタックの問題を解消して、優れた高周波特性を有する半導体装置およびその製造方法を提供する。【解決手段】  ＧａＡｓ基板１の上には、複数のゲート電極４と、ドレイン電極３と、ドレイン電極３の両側にゲート電極４を挟んで配置された第１のソース電極２および第２のソース電極２´とが形成されている。また、第１のソース電極２および第２のソース電極２´の間にはエアブリッジ５が設けられており、ゲート電極４とエアブリッジ５の間は中空となっている。さらに、エアブリッジ５には、平面で見てゲート電極４と重ならない領域に第１の開口部１４が設けられており、第１の開口部１４は金属９で塞がれている。【選択図】      図１
2006210499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された複数のゲート電極を有する半導体装置であって、
前記半導体基板の上に形成されたドレイン電極と、
前記ドレイン電極の両側に前記ゲート電極を挟んで配置された第１のソース電極および第２のソース電極と、
前記第１のソース電極および前記第２のソース電極を電気的に接続するエアブリッジとを備え、
前記ゲート電極と前記エアブリッジとの間は中空となっていて、
前記エアブリッジには、平面で見て前記ゲート電極と重ならない領域に開口部が設けられており、該開口部が金属で塞がれていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極と重ならない領域は、前記第１のソース電極と前記ドレイン電極によって挟まれた部分と、前記第２のソース電極と前記ドレイン電極によって挟まれた部分と重なる領域以外の領域である請求項１に記載の半導体装置。
【請求項３】
前記開口部は、前記第１のソース電極および前記第２のソース電極の上方に設けられている請求項２に記載の半導体装置。
【請求項４】
前記開口部は、前記ドレイン電極の上方に設けられている請求項２に記載の半導体装置。
【請求項５】
半導体基板の上に形成されたゲート電極と、
前記半導体基板の上に形成されたドレイン電極と、
前記ゲート電極を挟んで前記ドレイン電極と対向する位置に設けられたソース電極と、
前記ドレイン電極から前記ソース電極に向かって延びる第１の延出部と、
前記ソース電極から前記ドレイン電極に向かって延びるとともに、前記第１の延出部と溝部を挟んで対向する第２の延出部とを備え、
前記溝部は、平面で見て前記ゲート電極と重ならない領域に設けられているとともに、前記溝部が絶縁物で塞がれていることを特徴とする半導体装置。
【請求項６】
前記溝部は、前記ソース電極の上方に設けられている請求項５に記載の半導体装置。
【請求項７】
前記溝部は、前記ドレイン電極の上方に設けられている請求項５に記載の半導体装置。
【請求項８】
半導体基板の上に形成されたゲート電極と、
前記半導体基板の上に形成されたドレイン電極と、
前記ゲート電極を挟んで前記ドレイン電極と対向する位置に設けられたソース電極と、
前記ゲート電極、前記ドレイン電極および前記ソース電極を埋め込むようにして前記半導体基板の上に形成された保護膜とを備え、
前記ゲート電極は、前記半導体基板に接する基部と、該基部の上に形成されて電流方向の寸法が該基部より大きい傘部とを有するマッシュルームゲートであり、
前記半導体基板と前記傘部との間に空洞部が設けられていることを特徴とする半導体装置。
【請求項９】
半導体基板の上にゲート電極を形成する工程と、
前記半導体基板の上に、ドレイン電極と、該ドレイン電極の両側に前記ゲート電極を挟んで配置される第１のソース電極および第２のソース電極とを形成する工程と、
前記第１のソース電極と前記第２のソース電極を電気的に接続するエアブリッジを形成する工程と、
前記エアブリッジの平面で見て前記ゲート電極と重ならない領域に第１の開口部を設ける工程と、
前記第１の開口部を形成した後の前記半導体基板の全面に保護膜を形成する工程と、
前記保護膜の平面で見て前記第１の開口部と重なる位置に、前記第１の開口部より開口面積の大きい第２の開口部を形成する工程と、
前記第２の開口部を形成した後の前記半導体基板の全面にレジスト膜を形成する工程と、
前記レジスト膜の平面で見て前記第１の開口部および前記第２の開口部と重なる位置に、前記第２の開口部より開口面積の大きい第３の開口部を形成する工程と、
前記第３の開口部を形成した後の前記レジスト膜の上に金属を堆積し、前記第１の開口部を該金属で塞ぐ工程と、
前記レジスト膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記エアブリッジを形成する工程は、
前記半導体基板の上に、前記ゲート電極、前記ドレイン電極、前記第１のソース電極および前記第２のソース電極を埋め込むようにして第１のレジスト膜を形成する工程と、
前記第１のレジスト膜に、前記第１のソース電極と前記第２のソース電極に至る開口部を形成する工程と、
前記第１のレジスト膜と、前記開口部から露出した前記第１のソース電極および前記第２のソース電極との上にメッキ下地膜を形成する工程と、
前記メッキ下地膜上の前記エアブリッジを形成する領域以外の領域を第２のレジスト膜で被覆する工程と、
電界メッキ法により露出している前記メッキ下地膜の上に金属層を形成する工程と、
前記第２のレジスト膜を除去する工程と、
露出した前記メッキ下地膜を除去する工程と、
前記第１のレジスト膜を除去する工程とを有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の上に、ドレイン電極およびソース電極を形成する工程と、
前記半導体基板の上に、前記ドレイン電極および前記ソース電極を被覆する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜の上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜の前記ドレイン電極と前記ソース電極によって挟まれた部分に、前記第１のレジスト膜に至る第１の開口部を形成する工程と、
前記第１のレジスト膜の平面で見て前記第１の開口部と重なる位置に、前記半導体基板に至り且つ電流方向の寸法が前記第１の開口部より小さい第２の開口部を形成する工程と、
前記第２の開口部を介して前記半導体基板を選択的にエッチングし、前記半導体基板に凹部を形成する工程と、
前記第２のレジスト膜、前記第１の開口部および前記第２の開口部に金属を堆積する工程と、
リフトオフ法により、前記金属膜、前記第２のレジスト膜および前記第１のレジスト膜を除去して、前記半導体基板に接する基部と、該基部の上に形成されて電流方向の寸法が該基部より大きい傘部とを有するゲート電極を形成する工程と、
前記半導体基板の上に、前記ドレイン電極、前記ソース電極および前記ゲート電極を埋め込むようにして保護膜を形成する工程と、
前記保護膜を露光する工程と、
現像処理によって未硬化の前記保護膜を除去し、前記半導体基板と前記傘部との間に空洞部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳しくは、中空構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波素子は寄生容量の増大によってその性能が低下することから、特に、高周波信号の入出力間の容量を低減することが必要となる。このため、従来は、エアブリッジを用いてゲート電極の周囲に中空構造を形成することによって、寄生容量を低減して高周波特性を低減する方法が採られていた（例えば、非特許文献１参照。）。
【０００３】
【非特許文献１】牧山剛三、外６名、「寄生容量低減によるＨＥＭＴＩＣ動作速度の向上」、信学技報、社団法人  電子情報通信学会、ＴＥＣＨＮＩＣＡＬ  ＲＥＰＯＲＴ  ＯＦ  ＩＥＩＣＥ  ＥＤ２００３−２１４、ＭＷ２００３−２４２（２００４−１）、ｐ．４９‐５３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、プラスチックパッケージなどに高周波素子を実装した場合には、中空構造の部分に高誘電率のプラスチックが入り込むことによって、寄生容量が増大して性能が低下するという問題があった。また、中空構造を介してプラスチックが半導体の表面に接することによって、高周波素子に内部応力が発生したり、高周波素子が機械的ダメージを受けたりするなどの問題もあった。
【０００５】
こうした高周波素子をプラスチックパッケージに実装する際のフィラーアタックによる問題に対しては、半導体の表面にポリイミドなどを塗布する方法が知られている。しかしながら、この方法では、ポリイミドの寄生容量によって高周波特性が低下するという問題があった。また、半導体の表面に低誘電率の材料を塗布する方法では、耐熱性およびプロセス制御性の観点から実用化が困難であった。
【０００６】
本発明は、このような問題点に鑑みてなされたものである。すなわち、本発明の目的は、フィラーアタックの問題を解消して、優れた高周波特性を有する半導体装置およびその製造方法を提供することにある。
【０００７】
本発明の他の目的および利点は以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【０００８】
本願第１の発明は、半導体基板の上に形成された複数のゲート電極を有する半導体装置であって、半導体基板の上に形成されたドレイン電極と、このドレイン電極の両側にゲート電極を挟んで配置された第１のソース電極および第２のソース電極と、この第１のソース電極およびこの第２のソース電極を電気的に接続するエアブリッジとを備え、ゲート電極とエアブリッジとの間は中空となっていて、エアブリッジには、平面で見てゲート電極と重ならない領域に開口部が設けられており、この開口部が金属で塞がれていることを特徴とする半導体装置に関する。
【０００９】
また、本願第２の発明は、半導体基板の上に形成されたゲート電極と、この半導体基板の上に形成されたドレイン電極と、ゲート電極を挟んでこのドレイン電極と対向する位置に設けられたソース電極と、ドレイン電極からソース電極に向かって延びる第１の延出部と、ソース電極からドレイン電極に向かって延びるとともに、第１の延出部と溝部を挟んで対向する第２の延出部とを備え、溝部が、平面で見てゲート電極と重ならない領域に設けられているとともに、溝部が絶縁物で塞がれていることを特徴とする半導体装置に関する。
【００１０】
また、本願第３の発明は、半導体基板の上に形成されたゲート電極と、この半導体基板の上に形成されたドレイン電極と、ゲート電極を挟んでこのドレイン電極と対向する位置に設けられたソース電極と、ゲート電極、ドレイン電極およびソース電極を埋め込むようにして半導体基板の上に形成された保護膜とを備え、ゲート電極が、半導体基板に接する基部と、この基部の上に形成されて電流方向の寸法が基部より大きい傘部とを有するマッシュルームゲートであり、半導体基板と傘部との間に空洞部が設けられていることを特徴とする半導体装置に関する。
【００１１】
また、本願第４の発明は、半導体基板の上にゲート電極を形成する工程と、半導体基板の上に、ドレイン電極と、このドレイン電極の両側にゲート電極を挟んで配置される第１のソース電極および第２のソース電極とを形成する工程と、第１のソース電極と第２のソース電極を電気的に接続するエアブリッジを形成する工程と、このエアブリッジの平面で見てゲート電極と重ならない領域に第１の開口部を設ける工程と、この第１の開口部を形成した後の半導体基板の全面に保護膜を形成する工程と、この保護膜の平面で見て第１の開口部と重なる位置に、第１の開口部より開口面積の大きい第２の開口部を形成する工程と、この第２の開口部を形成した後の半導体基板の全面にレジスト膜を形成する工程と、このレジスト膜の平面で見て第１の開口部および第２の開口部と重なる位置に、第２の開口部より開口面積の大きい第３の開口部を形成する工程と、この第３の開口部を形成した後のレジスト膜の上に金属を堆積し、第１の開口部をこの金属で塞ぐ工程と、レジスト膜を除去する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１２】
さらに、本願第５の発明は、半導体基板の上に、ドレイン電極およびソース電極を形成する工程と、半導体基板の上に、ドレイン電極およびソース電極を被覆する第１のレジスト膜を形成する工程と、この第１のレジスト膜の上に第２のレジスト膜を形成する工程と、この第２のレジスト膜のドレイン電極とソース電極によって挟まれた部分に、第１のレジスト膜に至る第１の開口部を形成する工程と、第１のレジスト膜の平面で見て第１の開口部と重なる位置に、半導体基板に至り且つ電流方向の寸法が第１の開口部より小さい第２の開口部を形成する工程と、この第２の開口部を介して半導体基板を選択的にエッチングし、半導体基板に凹部を形成する工程と、第２のレジスト膜、第１の開口部および第２の開口部に金属を堆積する工程と、リフトオフ法により、金属膜、第２のレジスト膜および第１のレジスト膜を除去して、半導体基板に接する基部と、この基部の上に形成されて電流方向の寸法が基部より大きい傘部とを有するゲート電極を形成する工程と、半導体基板の上に、ドレイン電極、ソース電極およびゲート電極を埋め込むようにして保護膜を形成する工程と、この保護膜を露光する工程と、現像処理によって未硬化の保護膜を除去し、半導体基板と傘部との間に空洞部を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１３】
この発明は以上説明したように、中空構造の中に、高周波特性に影響を与えるゲート電極を配置させるので、実装時にゲート電極の周囲に高誘電率のプラスチックが充填されるのを防ぐことができる。したがって、寄生容量の増大を低減できるとともに、高周波素子に内部応力が発生したり、高周波素子が機械的ダメージを受けたりするなどの問題も解消することが可能となる。
【００１４】
また、本発明によれば、マッシュルームゲートの形状を利用してゲート電極の周囲に空洞部を形成するので、寄生容量の増大を抑制可能な半導体装置を簡便に製造することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
図１は、本実施の形態にかかる半導体装置の能動部の断面図である。
【００１６】
図１において、半導体基板としてのＧａＡｓ基板１の上には、第１のソース電極２、第２のソース電極２´、ドレイン電極３およびゲート電極４が設けられている。ここで、第１のソース電極２および第２のソース電極２´は、ゲート電極４を挟んでドレイン電極３の両側に配置されている。
【００１７】
第１のソース電極２と第２のソース電極２´は、エアブリッジ５によって接続されている。また、エアブリッジ５と、ドレイン電極３およびゲート電極４との間は、空洞部６となっている。一方、エアブリッジ５の上には、感光性ポリイミドなどからなる保護膜７が形成されている。
【００１８】
図１において、エアブリッジ５には第１の開口部１４が設けられているが、第１の開口部１４は金属９によって塞がれている。したがって、第１のソース電極２と第２のソース電極２´は、金属９を介しエアブリッジ５によって電気的に接続されている。また、第１の開口部１４が金属９で塞がれていることによって、半導体装置は、密閉された中空構造を有することになる。そして、この中空構造の中に、高周波特性に影響を与えるゲート電極４を配置させることによって、実装時にゲート電極４の周囲に高誘電率のプラスチックが充填されるのを防ぐことができる。したがって、寄生容量の増大を低減できるとともに、高周波素子に内部応力が発生したり、高周波素子が機械的ダメージを受けたりするなどの問題も解消することが可能となる。
【００１９】
次に、図２〜図１２を用いて、本実施の形態における半導体装置の製造方法について説明する。尚、図２および図９〜図１２において、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。また、図２〜図１２において、図１と同じ符号を付した部分は同じものであることを示している。
【００２０】
まず、図２（ａ），（ｂ）に示すように、ＧａＡｓ基板１の活性領域上に、公知の方法を用いて、ソース電極２、ドレイン電極３およびゲート電極４を形成する。例えば、ＧａＡｓ基板１の上にゲート電極４を形成した後、ドレイン電極３と、ドレイン電極３の両側にゲート電極４を挟んで配置する第１のソース電極２および第２のソース電極２´を形成する。
【００２１】
次に、電界メッキ法を用いて、第１のソース電極２と第２のソース電極２´を接続するエアブリッジ５を形成する。エアブリッジ５は、例えば金（Ａｕ）からなるものとすることができ、例えば、次のようにして形成することができる。
【００２２】
まず、図２（ａ），（ｂ）に示すＧａＡｓ基板１の上に、第１のレジスト膜１０を形成した後、フォトリソグラフィ法によって、第１のレジスト膜１０の一部に開口部８を形成して、第１のソース電極２および第２のソース電極２´を露出させる（図３）。次いで、第１のレジスト膜１０と、露出したソース電極２との上にメッキ下地膜１１を形成する（図４）。メッキ下地膜１１は、例えば、膜厚５０ｎｍ程度のＴｉ膜の上に、膜厚２００ｎｍ程度のＡｕ膜が形成された積層膜とすることができる。この積層膜は、例えば、蒸着法またはスパッタ法によって形成することができる。
【００２３】
次に、メッキ下地膜１１のエアブリッジ５を形成する領域以外の領域を第２のレジスト膜１２で被覆する（図５）。そして、所定の濃度の金を含む金メッキ液の中にＧａＡｓ基板１を浸漬し、メッキ下地膜１１に通電して電界メッキを行う。これにより、露出しているメッキ下地膜１１の上にＡｕが析出して、金属層としてのＡｕメッキ層１３が形成される（図６）。Ａｕメッキ層１３の膜厚は、例えば２μｍ〜８μｍ程度とすることができる。
【００２４】
次に、不要となった第２のレジスト膜１２を除去した後、イオンミリング法によって露出したメッキ下地膜１１を除去する（図７）。最後に、第１のレジスト膜１０を除去することによって、ソース電極２同士を接続するエアブリッジ５を形成することができる（図８）。尚、図３〜図８の方法によって形成されたエアブリッジ５は、メッキ下地膜１１とＡｕメッキ層１３の２層からなっているが、図１および以下の図９（ａ），（ｂ）〜図１２（ａ），（ｂ）では、簡単のために、エアブリッジ５を構成する各膜を特に区別しないものとする。
【００２５】
エアブリッジ５を形成した後は、フォトリソグラフィ法により第１の開口部１４を設けて図９（ａ），（ｂ）に示す構造とする。ここで、第１の開口部１４を設ける位置は、平面で見てゲート電極４と重ならない領域とする。これは、後工程で金属９を蒸着する際に、第１の開口部１４を介してゲート電極４に金属９が付着するのを防ぐためである。特に、第１の開口部１４を設ける際のマスク（図示せず）やレジスト膜（図示せず）の重ね合わせ精度を考慮すると、平面で見て、第１のソース電極２とドレイン電極３によって挟まれた部分と、第２のソース電極２´とドレイン電極３によって挟まれた部分と重なる領域以外の領域に第１の開口部１４を設けることが好ましい。
【００２６】
尚、図９（ａ），（ｂ）の例では、第１のソース電極２および第２のソース電極２´の上方に第１の開口部１４を設けているが、本実施の形態においてはドレイン電極３の上方に第１の開口部１４を設けてもよい。
【００２７】
次に、ＧａＡｓ基板１の全面に、保護膜７（例えば、ネガ型感光性ポリイミド膜などの感光性材料膜）を形成する。保護膜７は、エアブリッジ５の表面を物理的に保護するとともに、耐湿性を高める働きをも有している。
【００２８】
次いで、保護膜７について、平面で見て第１の開口部１４と重なる位置に、第１の開口部１４より大きい開口面積を有する第２の開口部１５をフォトリソグラフィ法により形成する。このとき、光が照射された部分の保護膜８は、硬化して現像液に不要な膜となるが、エアブリッジ５の下方にある保護膜８は硬化しないので、現像処理を行うことによって溶解除去される。これにより、図１０（ａ），（ｂ）に示す構造を得ることができる。
【００２９】
次に、ＧａＡｓ基板１の全面に、ネガ型の第３のレジスト膜１６を形成する。そして、第３のレジスト膜１６について、保護膜６の場合と同様にして、平面で見て第１の開口部１４および第２の開口部１５と重なる位置に、第２の開口部１５より大きい開口面積を有する第３の開口部１７を形成する（図１１（ａ），（ｂ））。
【００３０】
第３のレジスト膜１６に第３の開口部１７を形成した後は、蒸着リフトオフ法によって第１の開口部１４を金属９で塞ぎ、図１２（ａ），（ｂ）の構造とする。具体的には、第３の開口部１７を形成した後の第３のレジスト膜１６の上に金属９を堆積する。この際、第３の開口部１７を介して、第２の開口部１５および第１の開口部１４にも金属９が堆積する。そして、堆積した金属９が図の横方向へ成長することによって、第１の開口部１４は金属９で塞がれる。その後、第３のレジスト膜１６を除去することにより、図１２（ａ），（ｂ）の構造が得られる。
【００３１】
半導体素子の高周波特性は、ゲート電極とドレイン電極間の寄生容量と、ゲート電極とソース電極間の寄生容量の増大によって低下する。ここで、寄生容量は、電極構造（電極間の距離および面積）と比誘電率によって決定される。電極構造については、例えば、電極間の距離を大きくすると寄生容量を小さくすることができるが、一方で寄生抵抗が大きくなるなどのトレードオフが生じる。このため、電極構造を大幅に変更することは困難である。したがって、他の特性を低下させることなしに寄生容量を小さくするには、比誘電率を小さくすることが効果的である。
【００３２】
半導体素子をプラスチックパッケージに実装すると、一般的には、比誘電率が４程度のプラスチックがゲート電極の周囲を覆うことになるため、半導体素子の高周波特性は大幅に低下してしまう。本実施の形態によれば、ゲート電極の周囲に中空部を設けるので、プラスチックパッケージに実装した後であっても、高周波特性が低下するのを効果的に抑制することが可能となる。尚、本実施の形態においては、ゲート電極の周囲に形成される材料の比誘電率は低いほど好ましく、理想的には比誘電率が１程度の材料を用いることが好ましい。
【００３３】
また、プラスチックには、成型時の熱収縮による残留応力が生じている。このため、機械的強度に劣るゲート電極にプラスチックが直接接触すると、ゲート電極に変形や剥離などが起こるおそれがある。本実施の形態によれば、ゲート電極の周囲に中空部を設けることによって、プラスチックがゲート電極に接触するのを防ぐことが可能となるので、こうした問題を解消することができる。
【００３４】
図１３は、本実施の形態の変形例である。
【００３５】
図１３において、半導体基板としてのＧａＡｓ基板２１の上には、ドレイン電極２３と、ゲート電極２４を挟んでドレイン電極２３と対向する位置に設けられたソース電極２２が形成されている。また、ソース電極２２とドレイン電極２３との間には、図１のエアブリッジ５と類似した構造の第１の延出部２５ａおよび第２の延出部２５ｂが設けられている。第１の延出部２５ａは、ドレイン電極２３からソース電極２２に向かって延びており、一方、第２の延出部２５ｂは、ソース電極２２からドレイン電極２３に向かって延びている。また、第１の延出部２５ａと第２の延出部２５ｂとは、溝部２７を挟んで互いに対向している。さらに、ＧａＡｓ基板２１の上には、第１の延出部２５ａおよび第２の延出部２５ｂを埋め込むようにして、感光性材料膜（例えば、感光性ポリイミドなど）からなる保護膜２６が形成されている。
【００３６】
図１３に示すように、溝部２７は、シリコン酸化物またはアルミナなどの絶縁物２８によって塞がれている。そして、第１の延出部２５ａおよび第２の延出部２５ｂと、ゲート電極２４との間は空洞部２９となっている。
【００３７】
第１の延出部２５ａと第２の延出部２５ｂは、電界メッキ法により形成することができる。この場合、第１の延出部２５ａと第２の延出部２５ｂは金属で構成されることになるが、溝部２７を絶縁物２８で塞ぐことによって、ソース電極２２とドレイン電極２３とが電気的に接続しない状態で、ゲート電極２４の上に密閉された中空構造を形成することができる。
【００３８】
尚、図１３では、溝部２７はドレイン電極２３の上方に形成されているが、本実施の形態においては、ソース電極２２の上方に溝部２７を形成してもよい。
【００３９】
図１３の構造によっても、実装時にゲート電極２４の周囲に高誘電率のプラスチックが充填されるのを防ぐことができる。したがって、寄生容量の増大を低減できるとともに、高周波素子に内部応力が発生したり、高周波素子が機械的ダメージを受けたりするなどの問題も解消することが可能となる。
【００４０】
実施の形態３．
図１４は、本実施の形態における半導体装置の断面図である。
【００４１】
図１４において、半導体基板としてのＧａＡｓ基板３１の上には、ドレイン電極３３と、ゲート電極３４を挟んでドレイン電極３３と対向する位置に設けられたソース電極３２とが形成されている。また、ソース電極３２、ドレイン電極３３およびゲート電極３４を埋め込むようにして、ＧａＡｓ基板３１の上には保護膜３５が形成されている。
【００４２】
ゲート電極３４はマッシュルームゲートであり、ＧａＡｓ基板３１に接する基部３４ａと、基部３４ａの上に形成されて電流方向の寸法が基部３４ａより大きい傘部３４ｂとを有する。これにより、ゲート電極の抵抗を低減しつつゲート長を縮小化することが可能となる。
【００４３】
本実施の形態においては、ゲート電極３４の傘部３４ｂとＧａＡｓ基板３１との間に空洞部３６が設けられていることを特徴としている。このような構造とすることによって、寄生容量の増大を抑制することが可能となる。
【００４４】
図１５〜図２０は、本実施の形態における半導体装置の製造方法の説明図である。尚、これらの図において、図１４と同じ符号を付した部分は同じものであることを示している。
【００４５】
まず、図１５に示すように、ＧａＡｓ基板３１の活性領域上に、ソース電極３２およびドレイン電極３３を形成した後、第１のレジスト膜３７および第２のレジスト膜３８をこの順に形成する。ここで、第２のレジスト膜３８は、第１のレジスト膜３７より大きい膜厚で形成する。第２のレジスト膜３８の膜厚を大きくするのは、ゲート電極３４の断面積を大きくするためである。一方、第１のレジスト膜３７の膜厚を小さくするのは、基部３４ａが電流方向に対して垂直方向に長くなると、傘部３４ｂに近い部分における基部３４ａが細くなって歩留まりが低下するからである。尚、ＧａＡｓ基板３１は、半絶縁性のＧａＡｓ基板、ｉ型ＩｎＧａＡｓ基板、ｎ型ＡｌＧａＡｓ基板およびｎ＋型ＧａＡｓ基板がこの順に積層された基板とすることができる。
【００４６】
次に、第２のレジスト膜３８をパターニングして、ソース電極３２とドレイン電極３３によって挟まれた部分（詳しくは、ゲート電極３４を形成する部分）に、第１のレジスト膜３７に至る第１の開口部３９を形成する（図１６）。
【００４７】
さらに、電子ビーム露光などを用いて第１のレジスト膜３７をパターニングし、第１のレジスト膜３７の平面で見て第１の開口部３９と重なる位置（詳しくは、ゲート電極３４の基部３４ａを形成する位置）に、ＧａＡｓ基板３１に至る第２の開口部４０を形成する（図１７）。ここで、第２の開口部４０の電流方向の寸法（図１７で横方向の寸法）は、第１の開口部３９より小さいものとし、具体的には、基部３４ａの電流方向の寸法に対応する値に設定する。
【００４８】
次に、クエン酸などを用いてＧａＡｓ基板３１を選択的にエッチングし、図１８に示すように凹部（リセス）４１を形成する。凹部４１は、本実施の形態における空洞部３６が形成される部分に対応する。
【００４９】
次いで、ＴｉおよびＡｌなどの金属を蒸着すると、第２のレジスト膜３８の上、第１の開口部３９および第２の開口部４０に金属が堆積して金属膜４２を形成する（図１９）。ここで、第１の開口部３９の寸法は第２の開口部４０の寸法より大きいので、ゲート電極３４の基部３４ａおよび傘部３４ｂを同時に形成して、マッシュルームゲートとすることができる。
【００５０】
最後に、不要の金属膜４２、第２のレジスト膜３８および第１のレジスト膜３７をリフトオフ法によって除去することによって、図２０に示す構造が得られる。
【００５１】
その後、ＧａＡｓ基板３１の上に、ソース電極３２、ドレイン電極３３およびゲート電極３４を埋め込むようにして、保護膜３５（例えば、ネガ型のポリイミド膜などの感光性材料膜）を形成する。保護膜３５は、半導体装置の表面を物理的に保護するとともに、耐湿性を高める働きをも有している。
【００５２】
次いで、所定の波長の光によって保護膜３５を露光すると、傘部３４ｂの下部を除いて保護膜３５は硬化し現像液に不溶となる。次いで、現像処理を行うと、未硬化の傘部３４ｂの下部が現像液に溶解して除去されて、ＧａＡｓ基板３１と傘部３４ｂとの間に空洞部３６が形成される（図１４）。
【００５３】
本実施の形態によれば、マッシュルームゲートの形状を利用してゲート電極の周囲に空洞部を形成するので、寄生容量の増大を抑制可能な半導体装置を簡便に製造することができる。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態１における半導体装置の製造方法の説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。
【図３】実施の形態１における半導体装置の製造方法の説明図である。
【図４】実施の形態１における半導体装置の製造方法の説明図である。
【図５】実施の形態１における半導体装置の製造方法の説明図である。
【図６】実施の形態１における半導体装置の製造方法の説明図である。
【図７】実施の形態１における半導体装置の製造方法の説明図である。
【図８】実施の形態１における半導体装置の製造方法の説明図である。
【図９】実施の形態１における半導体装置の製造方法の説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。
【図１０】実施の形態１における半導体装置の製造方法の説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。
【図１１】実施の形態１における半導体装置の製造方法の説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。
【図１２】実施の形態１における半導体装置の製造方法の説明図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ´線に沿う断面図である。
【図１３】実施の形態１における他の半導体装置の断面図である。
【図１４】実施の形態２における半導体装置の断面図である。
【図１５】実施の形態２における半導体装置の製造方法の説明図である。
【図１６】実施の形態２における半導体装置の製造方法の説明図である。
【図１７】実施の形態２における半導体装置の製造方法の説明図である。
【図１８】実施の形態２における半導体装置の製造方法の説明図である。
【図１９】実施の形態２における半導体装置の製造方法の説明図である。
【図２０】実施の形態２における半導体装置の製造方法の説明図である。
【符号の説明】
【００５５】
１，２１，３１  ＧａＡｓ基板
２  第１のソース電極
２´  第２のソース電極
２２，３２  ソース電極
３，２３，３３  ドレイン電極
４，２４，３４  ゲート電極
５  エアブリッジ
６，２６，３５  保護膜
７，２９，３６  空洞部
８  開口部
９  金属
１０  第１のレジスト膜
１１  メッキ下地膜
１２  第２のレジスト膜
１３  Ａｕメッキ層
１４  第１の開口部
１５  第２の開口部
１６  第３のレジスト膜
２５ａ  第１の延出部
２５ｂ  第２の延出部
２７  溝部
２８  絶縁物
３４ａ  基部
３５ｂ  傘部
３７  第１のレジスト膜
３８  第２のレジスト膜
３９  第１の開口部
４０  第２の開口部
４１  凹部
４２  金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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