(57)【要約】【課題】  被検証対象の動作検証や検証装置との接続検証において、被検証対象と検証装置との動作速度差を吸収しながら、被検証対象に対して発行されるリクエストによる被検証対象への負荷、もしくは、検証装置に対して発行されるリクエストによる検証装置への負荷を変動できるようにする。【解決手段】  エミュレーション装置２に対してはエミュレーション装置２のシステムクロックに基づいて動作する第１インターフェース部１０と、演算部３に対しては演算部３のシステムクロックに基づいて動作する第２インターフェース部２０と、第１インターフェース部１０と第２インターフェース部２０との間に介装され、エミュレーション装置２へ出力されるリクエストによる、エミュレーション装置２への負荷、及び、演算部３へ出力されるリクエストによる、演算部３への負荷のうちの少なくとも一方を制御する負荷制御部３０とをそなえて構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被検証対象をエミュレートされたエミュレーション装置と、該エミュレーション装置に接続され、該エミュレーション装置に対するリクエストに応じた該エミュレーション装置の動作に基づいて前記被検証対象の検証を行なう演算部との間に介装され、前記エミュレーション装置と前記演算部との動作速度差を吸収する速度変換装置であって、
前記エミュレーション装置に対しては前記エミュレーション装置のシステムクロックに基づいて動作する、前記エミュレーション装置に対するインターフェースとしての第１インターフェース部と、
前記演算部に対しては前記演算部のシステムクロックに基づいて動作する、前記演算部に対するインターフェースとしての第２インターフェース部と、
前記第１インターフェース部と前記第２インターフェース部との間に介装され、前記第１インターフェース部を通じて前記エミュレーション装置へ出力されるリクエストによる、前記エミュレーション装置への負荷、及び、前記第２インターフェース部を通じて前記演算部へ出力されるリクエストによる、前記演算部への負荷のうちの少なくとも一方を制御する負荷制御部とをそなえて構成されていることを特徴とする、負荷制御機能付き速度変換装置。
【請求項２】
前記第１インターフェース部が、前記エミュレーション装置から発生されるリクエストの書込み動作を前記エミュレーション装置のシステムクロックに基づいて行なうとともに、前記リクエストの前記演算部に対する読出し動作を前記演算部のシステムクロックに基づいて行なう第１記憶部をそなえて構成され、
前記第２インターフェース部が、前記演算部から発生されるリクエストの書込み動作を前記演算部のシステムクロックに基づいて行なうとともに、前記リクエストの前記エミュレーション装置に対する読出し動作を前記エミュレーション装置のシステムクロックに基づいて行なう第２記憶部をそなえて構成されていることを特徴とする、請求項１記載の負荷制御機能付き速度変換装置。
【請求項３】
前記エミュレーション装置へのリクエストの出力間隔を変更する第１出力間隔変更部をそなえて構成されていることを特徴とする、請求項１または請求項２記載の負荷制御機能付き速度変換装置。
【請求項４】
前記演算部へのリクエストの出力間隔を変更する第２出力間隔変更部をそなえて構成されていることを特徴とする、請求項１〜請求項３のいずれか１項に記載の負荷制御機能付き速度変換装置。
【請求項５】
前記負荷制御部が、前記エミュレーション装置に対するリクエストを生成する生成部をそなえて構成されていることを特徴とする、請求項１〜請求項４のいずれか１項に記載の負荷制御機能付き速度変換装置。
【請求項６】
前記生成部が、
前記エミュレーション装置のキャッシュメモリに保持されたデータを用いる、前記エミュレーション装置に対するリクエストを生成する第１生成部と、
前記エミュレーション装置の前記キャッシュメモリに保持されていないデータを用いる、前記エミュレーション装置に対するリクエストを生成する第２生成部とをそなえて構成されていることを特徴とする、請求項５記載の負荷制御機能付き速度変換装置。
【請求項７】
前記エミュレーション装置の前記キャッシュメモリに保持されているデータのデータ情報を保持する第１データ情報保持部をそなえ、
前記第１生成部が、前記第１データ情報保持部に保持されたデータ情報に基づいて前記エミュレーション装置に対するリクエストを生成することを特徴とする、請求項６記載の負荷制御機能付き速度変換装置。
【請求項８】
前記負荷制御部が、前記演算部に対するリクエストを生成する生成部をそなえて構成されていることを特徴とする、請求項１〜請求項４のいずれか１項に記載の負荷制御機能付き速度変換装置。
【請求項９】
前記生成部が、
前記演算部のキャッシュメモリに保持されたデータを用いる、前記演算部に対するリクエストを生成する第１生成部と、
前記演算部の前記キャッシュメモリに保持されていないデータを用いる、前記演算部に対するリクエストを生成する第２生成部とをそなえて構成されていることを特徴とする、請求項８記載の負荷制御機能付き速度変換装置。
【請求項１０】
前記演算部の前記キャッシュメモリに保持されているデータのデータ情報を保持する第２データ情報保持部をそなえ、
前記第１生成部が、前記第２データ情報保持部に保持されたデータ情報に基づいて前記演算部に対するリクエストを生成することを特徴とする、請求項９記載の負荷制御機能付き速度変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検証対象の動作検証、及び、被検証対象とこの被検証対象に接続される検証装置（例えば、ＣＰＵ；Central Processing Unit）との接続検証を行なうための技術に関する。
【背景技術】
【０００２】
従来から、半導体集積回路（例えば、ＬＳＩ；Large Scale Integration）などを搭載する電子装置（例えば、システムコントローラ）を開発する際には、この電子装置（集積回路）の欠陥（バグ等）や改善点などを見つけ出すために、この電子装置を被検証対象とする動作検証や、あるいは、この電子装置と、この電子装置に接続される検証装置（例えば、ＣＰＵ；Central Processing Unit）との接続検証等を行なう。
【０００３】
これらの動作検証や接続検証は、被検証対象である電子装置を、エミュレーション装置に展開（エミュレート）し、被検証対象が展開されたエミュレーション装置を、速度変換装置（速度変換機構）を介して検証装置と接続して実行される。
このようにエミュレーション装置と検証装置との間に速度変換装置を介装するのは、検証装置は実機であるため、比較的速い処理速度で動作するが、エミュレーション装置は検証装置よりも遅い処理速度でしか動作できないためであり、速度変換装置を介することによって、エミュレーション装置と検証装置との動作速度差を吸収しているのである。
【０００４】
ここで、図７を参照しながら、従来の速度変換装置の構成について説明する。なお、図７において、ＳＣ（System Controller；システムコントローラ）１１０は、被検証対象としてのシステムコントローラがエミュレートされたエミュレーション装置を示し、ＣＰＵ１２０は、検証装置を示している。なお、ＣＰＵ１２０は、システムコントローラ１１０と実際に接続される装置であってもよい。
【０００５】
この図７に示すように、従来の速度変換装置１００は、ＳＣ１１０に対する入出力バッファ１０１と、ＣＰＵ１２０に対する入出力バッファ１０２と、これら入出力バッファ１０１，１０２の間に介装され、ＳＣ１１０からＣＰＵ１２０に対して発行されるトランザクション（例えば、リクエスト）を保持する速度差吸収バッファ１０３と、同じく、入出力バッファ１０１，１０２の間に介装され、ＣＰＵ１２０からＳＣ１１０に対して発行されるトランザクションを保持する速度差吸収バッファ１０４とをそなえて構成されている。
【０００６】
速度差吸収バッファ１０３，１０４は、キュー構造のバッファであり、これら速度差吸収バッファ１０３，１０４によって、ＳＣ１１０とＣＰＵ１２０との動作速度差が吸収される。
なお、この速度変換装置１００では、低速側のＳＣ１１０に発行されるトランザクションの発行間隔は、ＣＰＵ１２０からの発行間隔よりも単純に詰まる方向に変化する。
【０００７】
また、その他の動作検証として、システムオンチップ化されるデータ処理システムのソフトウェアとハードウェアとの双方に着目したシステム開発を支援するための技術も提案されている（例えば、下記特許文献１参照）。
【特許文献１】国際公開第０２／０６３４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、被検証対象の動作検証や被検証対象と検証装置との接続検証では、被検証対象の欠陥や改善点などを、効率良く見つけ出すことが、被検証対象の開発期間の短縮や良質な装置開発につながる。
したがって、かかる動作検証や接続検証では、被検証対象（つまり、エミュレーション装置）や、この被検証対象に接続される検証装置に対するトランザクション（例えば、リクエスト）の発行間隔，発行タイミング，及び発行内容等を変更してトランザクションによる、被検証対象及び検証装置への負荷を変動可能にすることが望ましい。
【０００９】
しかしながら、図７を参照しながら上述した従来の速度変換装置１００では、被検証対象のＳＣ１１０とＣＰＵ１２０との動作速度差を吸収することができるだけであり、また、上記特許文献１に開示された技術でも被検証対象や検証装置へのトランザクションによる負荷を変動させることはできない。
本発明は、このような課題に鑑み創案されたもので、被検証対象の動作検証や、被検証対象と検証装置との接続検証において、被検証対象と検証装置との動作速度差を吸収しながら、被検証対象に対して発行されるリクエストによる被検証対象への負荷、もしくは、検証装置に対して発行されるリクエストによる検証装置への負荷を変動できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の負荷制御機能付き速度変換装置は、被検証対象をエミュレートされたエミュレーション装置と、該エミュレーション装置に接続され、該エミュレーション装置に対するリクエストに応じた該エミュレーション装置の動作に基づいて前記被検証対象の検証を行なう演算部との間に介装され、前記エミュレーション装置と前記演算部との動作速度差を吸収するものであって、前記エミュレーション装置に対しては前記エミュレーション装置のシステムクロックに基づいて動作する、前記エミュレーション装置に対するインターフェースとしての第１インターフェース部と、前記演算部に対しては前記演算部のシステムクロックに基づいて動作する、前記演算部に対するインターフェースとしての第２インターフェース部と、前記第１インターフェース部と前記第２インターフェース部との間に介装され、前記第１インターフェース部を通じて前記エミュレーション装置へ出力されるリクエストによる、前記エミュレーション装置への負荷、及び、前記第２インターフェース部を通じて前記演算部へ出力されるリクエストによる、前記演算部への負荷のうちの少なくとも一方を制御する負荷制御部とをそなえて構成されていることを特徴としている（請求項１）。
【００１１】
なお、前記第１インターフェース部が、前記エミュレーション装置から発生されるリクエストの書込み動作を前記エミュレーション装置のシステムクロックに基づいて行なうとともに、前記リクエストの前記演算部に対する読出し動作を前記演算部のシステムクロックに基づいて行なう第１記憶部をそなえて構成され、前記第２インターフェース部が、前記演算部から発生されるリクエストの書込み動作を前記演算部のシステムクロックに基づいて行なうとともに、前記リクエストの前記エミュレーション装置に対する読出し動作を前記エミュレーション装置のシステムクロックに基づいて行なう第２記憶部をそなえて構成されていることが好ましい（請求項２）。
【００１２】
また、前記エミュレーション装置へのリクエストの出力間隔を変更する第１出力間隔変更部をそなえて構成されていることが好ましい（請求項３）。
さらに、前記演算部へのリクエストの出力間隔を変更する第２出力間隔変更部をそなえて構成されていることが好ましい（請求項４）。
なお、前記負荷制御部が、前記エミュレーション装置に対するリクエストを生成する生成部をそなえて構成されていることが好ましく（請求項５）、このとき、前記生成部が、前記エミュレーション装置のキャッシュメモリに保持されたデータを用いる、前記エミュレーション装置に対するリクエストを生成する第１生成部と、前記エミュレーション装置の前記キャッシュメモリに保持されていないデータを用いる、前記エミュレーション装置に対するリクエストを生成する第２生成部とをそなえて構成されていることが好ましい（請求項６）。
【００１３】
さらに、前記エミュレーション装置の前記キャッシュメモリに保持されているデータのデータ情報を保持する第１データ情報保持部をそなえ、前記第１生成部が、前記第１データ情報保持部に保持されたデータ情報に基づいて前記エミュレーション装置に対するリクエストを生成することが好ましい（請求項７）。
また、前記負荷制御部が、前記演算部に対するリクエストを生成する生成部をそなえて構成されていることが好ましく（請求項８）、このとき、前記生成部が、前記演算部のキャッシュメモリに保持されたデータを用いる、前記演算部に対するリクエストを生成する第１生成部と、前記演算部の前記キャッシュメモリに保持されていないデータを用いる、前記演算部に対するリクエストを生成する第２生成部とをそなえて構成されていることが好ましい（請求項９）。
【００１４】
さらに、前記演算部の前記キャッシュメモリに保持されているデータのデータ情報を保持する第２データ情報保持部をそなえ、前記第１生成部が、前記第２データ情報保持部に保持されたデータ情報に基づいて前記演算部に対するリクエストを生成することが好ましい（請求項１０）。
【発明の効果】
【００１５】
このように、本発明によれば、被検証対象及び検証装置のそれぞれに対して、互いに独立した第１インターフェース部及び第２インターフェース部をそなえ、被検証対象もしくは検証装置に対するリクエストによる、被検証対象への負荷及び検証装置への負荷のうちの少なくとも一方を制御する負荷制御部をそなえて構成されているため、被検証対象もしくは検証装置に対するリクエストによる負荷を能動的に変動させることができる。これにより、被検証対象の動作検証及び被検証対象と検証装置との接続検証の効率を大幅に高めることができ、被検証対象の品質を短期間で大きく向上させることができるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の一実施形態について
まず、図１及び図２に示すブロック図を参照しながら、本発明の一実施形態としての負荷制御機能付き速度変換装置（以下、単に速度変換装置という）１の構成について説明する。
【００１７】
図１に示すように、本速度変換装置１は、被検証対象としてのシステムコントローラ（System Controller）が展開（エミュレート）されたエミュレーション装置（図中ＳＣと表記）２と、このエミュレーション装置２に対するトランザクション（ここではリクエスト）に応じた、エミュレーション装置２の動作に基づいてかかるシステムコントローラ（被検証対象）の検証を行なう演算部（ＣＰＵ；Central Processing Unit）３との間に介装され、ＳＣインターフェース制御回路（第１インターフェース部）１０，ＣＰＵインターフェース制御回路（第２インターフェース部）２０，負荷制御回路（負荷制御部）３０，シーケンサ（リクエスト内容設定部）４０，及び設定部５０をそなえて構成されている。
【００１８】
なお、本速度変換装置１におけるＳＣインターフェース制御回路１０，ＣＰＵインターフェース制御回路２０，負荷制御回路３０，及びシーケンサ４０は、ＦＰＧＡ（Field Programmable Gate Array）１´上に構成されている（後述する図２参照）。
ＳＣインターフェース制御回路１０は、エミュレーション装置（以下、単にＳＣという）２に対してはＳＣ２のシステムクロックに基づいて動作する、ＳＣ２に対するインターフェースであり、入出力バッファ１１，記憶部（ＲＡＭ：Random Access Memory；第１記憶部）１２，及び出力制御部（第１出力間隔変更部）１３をそなえて構成されている。
【００１９】
入出力バッファ１１は、ＳＣ２に対してデータ（リクエスト等）の受け取りや受け渡しを行なうものである。
記憶部１２は、ＳＣ２にそなえられた記憶部（例えば、キャッシュメモリ）に保持されたデータと同一のデータを保持するとともに、ＳＣ２から発生されたリクエストやリクエストに対する応答等を一時的に保持する。
【００２０】
この記憶部１２は、ＳＣ２から発生されるリクエスト等の書込み動作をＳＣ２のシステムクロックに基づいて行なうとともに、かかるリクエスト等の演算部（以下、ＣＰＵという）３に対する読出し動作をＣＰＵ３のシステムクロックに基づいて行なう。なお、ここでは、記憶部１２は、デュアルポート（Dual Port）ＲＡＭからなることが好ましい。
出力制御部１３は、ＳＣ２に対するリクエストのＳＣ２への出力間隔（時間間隔）を変更するものであり、例えば、ＣＰＵ３から発行されたＳＣ２に対する複数のリクエストを、ＣＰＵ３による発行間隔よりも狭い間隔でＳＣ２に出力させたり、逆に、ＣＰＵ３による発行間隔よりも広い間隔でＳＣ２に出力させたりする。これにより、ＳＣ２に対するリクエストによるＳＣ２への負荷を変化させることができる。
【００２１】
ＣＰＵインターフェース制御回路２０は、ＣＰＵ３に対してはＣＰＵ３のシステムクロックに基づいて動作する、ＣＰＵ３に対するインターフェースであり、入出力バッファ２１，記憶部（ＲＡＭ：Random Access Memory；第２記憶部）２２，及び出力制御部（第２出力間隔変更部）２３をそなえて構成されている。
入出力バッファ２１は、ＣＰＵ３に対してデータ（リクエスト等）の受け取りや受け渡しを行なうものである。
【００２２】
記憶部２２は、ＣＰＵ３にそなえられた記憶部（例えば、キャッシュメモリ）に保持されたデータと同一のデータを保持するとともに、ＣＰＵ３から発生されたリクエストやリクエストに対する応答等を一時的に保持する。
この記憶部２２は、ＣＰＵ３から発生されるリクエスト等の書込み動作をＣＰＵ３のシステムクロックに基づいて行なうとともに、かかるリクエスト等のＳＣ２に対する読出し動作をＳＣ２のシステムクロックに基づいて行なう。なお、ここでは、記憶部２２は、デュアルポート（Dual Port）ＲＡＭからなることが好ましい。
【００２３】
出力制御部２３は、ＣＰＵ３に対するリクエストのＣＰＵ３への出力間隔（時間間隔）を変更するものであり、例えば、ＳＣ２から発行されたＣＰＵ３に対する複数のリクエストを、ＳＣ２による発行間隔よりも狭い間隔でＣＰＵ３に出力させたり、逆に、ＳＣ２による発行間隔よりも広い間隔でＣＰＵ３に出力させたりする。これにより、ＣＰＵ３に対するリクエストによるＣＰＵ３への負荷を変化させることができる。
【００２４】
負荷制御回路３０は、ＳＣインターフェース制御回路１０とＣＰＵインターフェース制御回路２０との間に介装され、ＳＣインターフェース制御回路１０を通じてＳＣ２へ出力されるリクエストによる、ＳＣ２への負荷を制御するとともに、ＣＰＵインターフェース制御回路２０を通じてＣＰＵ３へ出力されるリクエストによる、ＣＰＵ３への負荷を制御するものである。
【００２５】
つまり、負荷制御回路３０は、ＳＣ２に対して発行するリクエストを、ＣＰＵ３から発行される通りにＳＣ２に対して出力するのではなく、ＣＰＵ３から発行されるリクエストを、通常の態様（発行状態）とは異なる態様に変更してＳＣ２に対して出力することによって、リクエストによるＳＣ２の負荷を制御する。
さらに、負荷制御回路３０は、ＣＰＵ３に対しても、ＳＣ２から発行されるリクエストをそのままの態様でＣＰＵ３に出力せずに、通常の態様とは異なる態様に変更してＣＰＵ３に対してリクエストを出力することによって、リクエストによるＣＰＵ３への負荷を制御する。
【００２６】
そして、負荷制御回路３０は、図２に示すごとく、トランザクション（Transaction）生成制御回路（生成部）３１，リクエスト調停部（第１出力順序変更部）３６，及びリクエスト調停部（第２出力順序変更部）３７をそなえて構成されている。
トランザクション生成制御回路３１は、ＳＣ２及びＣＰＵ３に対するリクエストを生成するものである。つまり、トランザクション生成制御回路３１は、ＣＰＵ３から発生するＳＣ２に対するリクエストや、ＳＣ２から発生するＣＰＵ３に対するリクエストとは別に、独自にＳＣ２及びＣＰＵ３にトランザクション（ここではリクエスト）を生成する。
【００２７】
そして、トランザクション生成制御回路３１は、キャッシュトランザクション（Cache Transaction）生成制御回路（第１生成部）３２，ノンキャッシュトランザクション（Non-cache Transaction）生成制御回路（第２生成部）３５をそなえて構成されている。
キャッシュトランザクション生成制御回路３２は、ＳＣ２，ＣＰＵ３に対して、それぞれにそなえられた記憶部（例えば、キャッシュメモリ；図示省略）に保持されたデータを用いるリクエストを生成するものであり、ＳＣ２のキャッシュメモリに保持されたデータの内容を示すデータ情報（ＴＡＧ情報）を保持するＳＣキャッシュタグ（図中、SC Cache TAGと表記；第１データ情報保持部）３３と、ＣＰＵ３のキャッシュメモリに保持されたデータの内容を示すデータ情報（ＴＡＧ情報）を保持するＣＰＵキャッシュタグ（図中、CPU Cache TAGと表記；第２データ情報保持部）３４とをそなえて構成されている。
【００２８】
したがって、キャッシュトランザクション生成制御回路３２は、ＳＣキャッシュタグ３３に保持されたデータ情報に基づいて、ＳＣ２のキャッシュメモリに保持されているデータを用いる、ＳＣ２に対するリクエストを生成する。
さらに、キャッシュトランザクション生成制御回路３２は、ＣＰＵキャッシュタグ３４に保持されたデータ情報に基づいて、ＣＰＵ３のキャッシュメモリに保持されているデータを用いる、ＣＰＵ３に対するリクエストを生成する。
【００２９】
ノンキャッシュトランザクション生成制御回路３５は、ＳＣ２のキャッシュメモリに保持されていないデータを用いる、ＳＣ２に対するリクエストを生成するとともに、ＣＰＵ３のキャッシュメモリに保持されていないデータを用いる、ＣＰＵ３に対するリクエストを生成するものである。
なお、ノンキャッシュトランザクション生成制御回路３５によるリクエストの生成は、キャッシュトランザクション生成制御回路３２のＳＣキャッシュタグ３３もしくはＣＰＵキャッシュタグ３４に保持されたデータ情報に基づいて生成されてもよいし、これらＳＣキャッシュタグ３３もしくはＣＰＵキャッシュタグ３４に保持されたデータ情報に基づかずに生成されてもよく、いずれにしても、ノンキャッシュトランザクション生成制御回路３５は、ＳＣ２及びＣＰＵ３のキャッシュメモリに保持されていないデータを用いるリクエストを生成する。
【００３０】
リクエスト調停部３６は、ＳＣ２に対して発行するリクエストを選択することにより、ＳＣ２に対するリクエストのＳＣ２への出力順序を変更するものである。
つまり、リクエスト調停部３６は、ＣＰＵ３、あるいは、キャッシュトランザクション生成制御回路３２、もしくは、ノンキャッシュトランザクション生成制御回路３５によって生成されたＳＣ２に対する複数のリクエストを、これら複数のリクエストの生成順序通りに出力するのではなく、これら複数のリクエストの出力順序を変更して、ＳＣインターフェース制御回路１０（ここでは、出力制御部１３）に発行する。これによって、ＳＣ２への負荷を増大させることができる。
【００３１】
リクエスト調停部３７は、ＣＰＵ３に対して発行するリクエストを選択することにより、ＣＰＵ３に対するリクエストのＣＰＵ３への出力順序を変更するものである。
すなわち、リクエスト調停部３７は、ＳＣ２、あるいは、キャッシュトランザクション生成制御回路３２、もしくは、ノンキャッシュトランザクション生成制御回路３５によって生成されたＣＰＵ３に対する複数のリクエストを、これら複数のリクエストの生成順序通りに発行するのではなく、これら複数のリクエストの出力順序を変更して、ＣＰＵインターフェース制御回路２０（ここでは、出力制御部２３）に発行する。これによって、ＣＰＵ３への負荷を増大させることができる。
【００３２】
ここで、図３〜図５を参照しながら、ＳＣ２，ＣＰＵ３及び本速度変換装置１の動作例について説明する。なお、図３〜図５において、同一の符号は同一の部分もしくは略同一の部分を示しているため、重複する部分については、その詳細な説明を省略する。また、図３〜図５において、ｔ１〜ｔｎはＣＰＵ３の処理サイクル単位（ＣＰＵ３のシステムクロック単位）を示し、Ｔ１〜ＴｎはＳＣ２の処理サイクル単位（ＳＣ２のシステムクロック単位）を示している。
【００３３】
まず、図３を参照しながら、リクエストによるＳＣ２への負荷を変更しない通常の動作について説明する。図３に示すように、ＣＰＵ３からＳＣ２に対して２つのリクエストが生成されて発行されると（矢印ｃ１，ｃ２及びｔ１，ｔ５参照）、これら２つのリクエストは、本速度変換装置１を介して、ＳＣ２に出力される（矢印ｆ１，ｆ２及びＴ１，Ｔ４参照）。そして、ＳＣ２は、これら２つのリクエストに対する処理を受け取った順に実行して、リクエストに対する応答をＣＰＵ３に通知し（矢印ｓ１，ｓ２及びＴ６，Ｔ９参照）、ＣＰＵ３が本速度変換装置１からかかる応答を受け取って（矢印ｆ３，ｆ４及びｔ２８，ｔ４０参照）処理が終了する。
【００３４】
このように、本速度変換装置１では、ＣＰＵ３から発生したリクエストを、発生した順番にＳＣ２のバスに伝えると、図３に示すように、ＣＰＵ３で２つのリクエストが３サイクルの間隔をあけて発行されても（ｔ１及びｔ５参照）、ＳＣ２では２サイクルの間隔をあけて受け取ることになり（Ｔ１及びＴ４参照）、結果的に、ＣＰＵ３よりも低速なＳＣ２から見ると、リクエストの間隔が詰まって見えることになる。
【００３５】
なお、出力制御部１３によってリクエストの出力時間間隔を狭める場合には、ＳＣ２がこれら２つのリクエストを受け取る間隔がさらに短くなり、ＣＰＵ３から発行されたリクエストによるＳＣ２の負荷が増大することになる。
次に、図４を参照しながら、トランザクション生成制御回路３１によってＳＣ２に対するリクエストが生成された場合の動作について説明する。図４に示すように、ＣＰＵ３からＳＣ２に対して２つのリクエストが発行され（矢印ｃ１，ｃ２及びｔ１，ｔ８参照）、これらリクエストが、本速度変換装置１を介して、ＳＣ２に出力される（矢印ｆ１，ｆ３及びＴ１，Ｔ５参照）間に、トランザクション生成制御回路３１によってＳＣ２に対するリクエストが生成されて出力されると（矢印ｆ２及びＴ３参照）、ＳＣ２は、これら３つのリクエストを受け取った順に処理を実行して応答する（矢印ｓ１，ｓ２，ｓ３及びＴ６，Ｔ８，Ｔ１０参照）。
【００３６】
なお、この場合には、ＣＰＵ３から発行されたリクエストに対する応答は、本速度変換装置１を介してＣＰＵ３に出力されるが（矢印ｆ４，ｆ５及びｔ２８，ｔ４４参照）、トランザクション生成制御回路３１から発行されたリクエストに対する応答は、本速度変換装置１が受け取り、ＳＣキャッシュタグに登録され（矢印ｓ２参照）、ＣＰＵ３には渡されない。
【００３７】
このように、トランザクション生成制御回路３１がＳＣ２に対するリクエストを生成することによって、リクエストによるＳＣ２の負荷が増大することになる。
なお、図４に示す例において、ＣＰＵ３が２番目のリクエストを発行した（矢印ｃ２参照）後に、トランザクション生成制御回路３１がＳＣ２に対するリクエストを生成した場合であっても、リクエスト調停部３６がＳＣ２に対して出力するリクエストの発行順序を変更することによって、図４に示すように、ＣＰＵ３の２番目のリクエストをＳＣ２に出力するよりも前に、トランザクション生成制御回路３１が生成したリクエストをＳＣ２に出力することができる。
【００３８】
次に、図５を参照しながら、ＣＰＵ３に対するリクエストによるＣＰＵ３への負荷を変更する場合について説明する。図５に示すように、ＣＰＵ３からＳＣ２に対するリクエストが、本速度変換装置１を介してＳＣ２に出力されて（矢印ｃ１，ｆ１及びｔ１，Ｔ１参照）、このリクエストに対するＳＣ２からの応答をＣＰＵ３が受け取る（矢印ｓ１，ｆ３及びＴ４，ｔ２０参照）までの間に、トランザクション生成制御回路３１によってＣＰＵ３に対するリクエストが生成されて出力されると（矢印ｆ２及びｔ７参照）、ＣＰＵ３は、このリクエストに対する処理を実行して本速度変換装置１に対して応答する（矢印ｓ２及びｔ１２参照）。
【００３９】
なお、この応答は、ＳＣ２には渡されず、本速度変換装置において負荷生成制御回路３０に接続されたデータバッファ（図示せず）に登録される。なお、ライトバックデータがある場合には、このライトバックデータはかかるデータバッファに保持される。
つまり、このデータバッファは、トランザクション生成制御回路３１が生成したリクエストに対するＳＣ２もしくはＣＰＵ３からの応答を保持するためのものであり、このデータバッファにトランザクション生成制御回路３１から発行されるリクエストに対する応答を保持しておき、さらに、ＳＣキャッシュタグ３３及びＣＰＵキャッシュタグ３４が、このデータバッファに保持されたデータのデータ情報を保持することによって、その後発行される、かかるリクエストに基づくリクエスト（すなわち、トランザクション生成制御回路３１が生成したリクエストに対する応答がＳＣ２もしくＣＰＵ３に保持されていることを前提として発行されたリクエスト）に対しても、ＳＣ２及びＣＰＵ３が対応できるようになり、トランザクション生成制御回路３１が独自にリクエストを発行しても、ＳＣ２に保持されているデータとＣＰＵ３に保持されているデータとのコヒーレンシを保つことができる。
【００４０】
このように、トランザクション生成制御回路３１がＣＰＵ３に対するリクエストを生成することによって、リクエストによるＣＰＵ３の負荷が増大することになる。
また、ＳＣ２からＣＰＵ３に対して、本速度変換装置１を介して、リクエストが発行されると（矢印ｓ２，ｆ４及びＴ６，ｔ２８）、ＣＰＵ３は、このリクエストに対する応答を、本速度変換装置１を介してＳＣ２に出力する（矢印ｃ３，ｆ５及びｔ３３，Ｔ９参照）。しかしながら、ＳＣ２からのリクエストに対してＣＰＵ３のデータ応答がない場合であって、且つ、ＣＰＵキャッシュタグ３４参照の結果、ＣＰＵキャッシュタグ３４に応答すべきデータのデータ情報が保持されていれば、上述したデータバッファ（図示略）からＳＣ２に対して応答する（矢印ｆ６参照）。
【００４１】
次に、図１，図２を参照しながら、シーケンサ４０及び設定部５０について説明する。
シーケンサ４０は、トランザクション生成制御回路３１（キャッシュトランザクション生成制御回路３２及びノンキャッシュトランザクション生成制御回路３５）によって生成されるＳＣ２及びＣＰＵ３に対するリクエストの内容を設定するものである。
上述したように、本速度変換装置１では、負荷制御回路３０がＦＰＧＡ１´上に構成されているため、シーケンサ４０によって、トランザクション生成制御回路３１のシーケンス設定ファイルを書き換えることにより、トランザクション生成制御回路３１によって生成されるＳＣ２もしくはＣＰＵ３に対するリクエストの内容を指定（設定）することができる。
【００４２】
なお、シーケンサ４０によってトランザクション生成制御回路３１によって生成されるリクエスト内容を設定する場合には、ＦＰＧＡ１´のコンパイルが必要となる。
設定部５０は、出力制御部１３，２３，トランザクション生成制御回路３１，リクエスト調停部３６及び３７のそれぞれの動作を設定するものであり、ここでは、例えば、オペレータによって手動操作されるディップスイッチ（Dip Switch）から構成されている。
【００４３】
この設定部５０は、図２に示すごとく、第１設定部（第１出力間隔設定部）５１，第２設定部（第２出力間隔設定部）５２，第３設定部（モード設定部）５３，第４設定部（第１出力順序設定部）５４，及び第５設定部（第２出力順序設定部）５５をそなえて構成されている。
第１設定部５１は、ＳＣインターフェース制御回路１０の出力制御部１３による、ＳＣ２に対する複数のリクエストの出力間隔（出力時間間隔）を設定するものである。
【００４４】
したがって、第１設定部５１によって、出力制御部１３によるＳＣ２に対する複数のリクエストの出力時間間隔（ＳＣ２のシステムクロックに基づく時間間隔）を、これらの生成間隔とは異なる時間間隔に自由に変更することができ、ＣＰＵ３及びトランザクション生成制御回路３１のうちの少なくとも一方から生成された複数のリクエストを、リクエストが生成された時間間隔よりも狭い時間間隔でＳＣ２に対して出力させることにより、ＳＣ２の負荷を増大させることができる一方、これら複数のリクエストを、リクエストが生成された時間間隔よりも広い時間間隔でＳＣ２に対して出力させることにより、ＳＣ２の負荷を低減させることができる。
【００４５】
このように、第１設定部５１が、出力制御部２３によるＳＣ２に対する複数のリクエストの出力間隔モードを、通常のモードとは異なるモード（デバッグモード）に設定してＳＣ２への負荷を変動させることによって、被検証対象であるＳＣ２のバグや改善点等が容易に発見できるようになる。
また、シーケンサ４０によって、トランザクション生成制御回路３１がＳＣ２に対して特定のリクエストを生成する場合には、このリクエストに基づくＳＣ２の動作を検証するために、ＳＣ２が当該リクエストを受け取ってから当該リクエストに基づく処理を完了するまでの間は、他のリクエストがＳＣ２に出力されないことが望ましい。このため、シーケンサ４０によって特定のリクエストがＳＣ２に対して発行された際には、第１設定部５１は、出力制御部１３によるリクエストの出力モードを、ＳＣ２がリクエストを受け取ってから当該リクエストに基づく処理を完了するまでの間は、他のリクエストをＳＣ２に出力しないシーケンシャルモードに設定することが好ましい。
【００４６】
第２設定部５２は、第１設定部５１が出力制御部１３によるリクエストの出力間隔を設定するのと同様に、ＣＰＵインターフェース制御回路２０の出力制御部２３によるＣＰＵ３へのリクエストの出力間隔を設定する。
つまり、第２設定部５２は、出力制御部２３によるＣＰＵ３に対する複数のリクエストの出力時間間隔（ＣＰＵ３のシステムクロックに基づく時間間隔）を、これらが生成された時間間隔よりも狭い時間間隔でＣＰＵ３に対して出力させることにより、ＣＰＵ３の負荷を増大させることができる一方、リクエストが生成された時間間隔よりも広い時間間隔でＣＰＵ３に対して出力させることにより、ＣＰＵ３の負荷を低減させることができる。
【００４７】
このように、第２設定部５２が、出力制御部２３によるＳＣ２に対する複数のリクエストの出力間隔モードをデバッグモードに設定して、ＳＣ２への負荷を変動させることによって、ＣＰＵ３に対して効率良く動作検証を行なうことができるようになる。
また、シーケンサ４０によって、トランザクション生成制御回路３１がＣＰＵ３に対して特定のリクエストを生成する場合には、第２設定部５２は、出力制御部２３によるリクエストの出力モードを、ＣＰＵ３がリクエストを受け取ってから当該リクエストに基づく処理を完了するまでの間は、他のリクエストをＣＰＵ３に出力させないシーケンシャルモードに設定することができる。
【００４８】
第３設定部５３は、トランザクション生成制御回路３１によるリクエストの生成モードを設定するものであり、トランザクション生成制御回路３１によるＳＣ２及び／またはＣＰＵ３に対するリクエストの生成の有無を設定する。
つまり、第３設定部５３は、キャッシュトランザクション生成制御回路３２によるリクエストの生成の有無を設定するとともに、ノンキャッシュトランザクション生成制御回路３５によるリクエストの生成の有無を設定する。
【００４９】
したがって、第３設定部５３は、（１）キャッシュトランザクション生成制御回路３２のみがリクエストを生成するキャッシュアクセス生成モードにトランザクション生成制御回路３１を設定するか、あるいは、（２）ノンキャッシュトランザクション生成制御回路３５のみがリクエストを生成するノンキャッシュアクセス生成モードにトランザクション生成制御回路３１を設定するか、もしくは、（３）キャッシュトランザクション生成制御回路３２及びノンキャッシュトランザクション生成制御回路３５の両方がリクエストを生成するランダムアクセス生成モードにトランザクション生成制御回路３１を設定する。
【００５０】
さらに、第３設定部５３は、上記（１）〜（３）の生成モードのそれぞれにおいて、（ａ）リードリクエストのみを生成させるリードモードを設定するか、あるいは、（ｂ）ライトリクエストのみを生成させるライトモードを設定するか、もしくは、（ｃ）リードリクエスト及びライトリクエストの両方を生成させるリード／ライトリクエストモードを設定することができる。
【００５１】
第４設定部５４は、リクエスト調停部３６による、発行するリクエストの変更順序を設定するものである。つまり、例えば、図４を参照しながら上述したごとく、トランザクション生成制御回路３１によって生成されたリクエストを、ＣＰＵ３から発行されたリクエストの間に挿入してＳＣ２に対して発行させることができる。
第５設定部５５は、リクエスト調停部３７による、発行するリクエストの変更順序を設定するものであり、例えば、第４設定部５４と同様に、トランザクション生成制御回路３１によって生成されたリクエストを、ＳＣ２から発行されたリクエストの間に挿入してＣＰＵ３に対して発行させることができる。
【００５２】
また、この設定部５０では、第１設定部５１〜第５設定部５５の設定を組み合わせて実施することができるとともに、本速度変換装置１が動作中であっても第１設定部５１〜第５設定部５５による各種設定を実施することができる。
このように、本発明の一実施形態としての負荷制御機能付き速度変換装置１によれば、ＳＣ２及びＣＰＵ３のそれぞれに対して、互いに独立したＳＣインターフェース制御回路１０及びＣＰＵインターフェース制御回路２０をそなえ、ＳＣ２及びＣＰＵ３に対するリクエストによるＳＣ２及びＣＰＵ３への負荷を制御する負荷制御回路３０をそなえて構成されているため、被検証対象であるＳＣ２、及びＣＰＵ３に対するリクエストによる負荷を能動的に変動させることができ、この結果、被検証対象（ＳＣ２）の動作検証及び被検証対象とＣＰＵ３との接続検証の効率を大幅に高めることができ、被検証対象の品質を短期間で大きく向上させることができるようになる。
【００５３】
具体的には、ＳＣインターフェース制御回路１０の出力制御部１３によって、ＳＣ２に対する複数のリクエストの出力間隔を、これら複数のリクエストの生成間隔からさらに狭めたり、逆に広げたりすることができ、ＳＣ２に対する負荷を変動させることができ、効率の良い動作検証もしくは接続検証を行なうことができる。
しかも、設定部５０の第１設定部５１によって、出力制御部１３による複数のリクエストの出力間隔を設定することができるため、本速度変換装置１のオペレータ（以下、単にオペレータという）は、自由に出力制御部１３による複数のリクエストの出力間隔を設定することができ、より効率的に被検証対象の検証を行なうことができる。
【００５４】
また、ＣＰＵインターフェース制御回路２０の出力制御部２３によって、ＣＰＵ３に対する複数のリクエストの出力間隔を変更することができるため、ＣＰＵ３に対する負荷を変動させることができ、効率の良い動作検証もしくは接続検証を行なうことができる。
しかも、設定部５０の第２設定部５２によって、出力制御部２３による複数のリクエストの出力間隔を設定することができるため、オペレータが自由に出力制御部２３による複数のリクエストの出力間隔を設定することができ、より効率的に接続検証を行なうことができる。
【００５５】
さらに、負荷制御回路３０のトランザクション生成制御回路３１によって、ＳＣ２及びＣＰＵ３に対して、独自にリクエストを生成して、ＳＣ２とＣＰＵ３との動作中には通常発生しないリクエストを発生させることができるため、これらＳＣ２及びＣＰＵ３の負荷を容易に増大でき、効率の良い動作検証もしくは接続検証を行なうことができる。
また、トランザクション生成制御回路３１のキャッシュトランザクション生成制御回路３２が、ＳＣキャッシュタグ３３もしくはＣＰＵキャッシュタグ３４に基づいて、ＳＣ２及びＣＰＵ３が保持しているデータを用いるリクエストを生成することができるため、オペレータが検証したいリクエストを生成させることができる。
【００５６】
さらに、トランザクション生成制御回路３１のノンキャッシュトランザクション生成制御回路３５によって、ＳＣ２及びＣＰＵ３が保持していないデータを用いるリクエストを生成することができるため、ＳＣ２及びＣＰＵ３に対するリクエストによる負荷を、より一層増大させることができ、効率の良い動作検証もしくは接続検証を行なうことができる。
【００５７】
しかも、設定部５０の第３設定部５３によって、トランザクション生成制御回路３１によるリクエストの生成モード（つまり、上述したキャッシュアクセス生成モード，ノンキャッシュアクセス生成モード，及びランダムアクセス生成モード）を設定することができるため、オペレータが自由にトランザクション生成制御回路３１から生成されるリクエストを指定する（つまり、キャッシュトランザクション生成制御回路３２によってリクエストを生成させるか否か、及び、ノンキャッシュトランザクション生成制御回路３２によってリクエストを生成させるか否かを指定する）ことができ、より効率的な動作検証もしくは接続検証を行なうことができる。
【００５８】
また、シーケンサ４０によって、トランザクション生成制御回路３１によって生成されるリクエストの内容を指定することができるため、オペレータは、確認したいリクエストを自由に生成させることができ、確認すべきリクエストによる動作を確実に検証することができ、より効率的な動作検証もしくは接続検証を行なうことができる。
なお、上述したようにＳＣ２とＣＰＵ３に対するバスインターフェース制御部（インターフェース制御回路）が独立して設けられているとともに、トランザクション生成制御回路３１によって生成されたリクエストに対するＳＣ２もしくはＣＰＵ３からの応答を、負荷制御回路３０に接続されたデータバッファに格納し、さらに、かかる応答のデータ情報をＳＣキャッシュタグ３３もしくはＣＰＵキャッシュタグ３４に保持させるため、トランザクション生成制御回路３１によって独自にリクエストを生成しても、ＳＣ２とＣＰＵ３との間のデータのコヒーレンシを保つことができる。
【００５９】
さらに、負荷制御回路３０のリクエスト調停部３６によって、ＳＣ２に対する複数のリクエストの出力順序を、これら複数のリクエストの生成順序とは異なる順序に変更することができ、その結果、ＳＣ２に対する負荷を上げて効率の良い動作検証もしくは接続検証を行なうことができる。
しかも、設定部５０の第４設定部５４によって、リクエスト調停部３６による複数のリクエストの出力順序変更を設定することができるため、オペレータは、自由にＳＣ２に対して出力されるリクエストの順序を設定することができ、より効率的に被検証対象の検証を行なうことができる。
【００６０】
また、負荷制御回路３０のリクエスト調停部３７によって、ＣＰＵ３に対する複数のリクエストの出力順序を、これら複数のリクエストの生成順序とは異なる順序に変更することができ、その結果、ＣＰＵ３に対する負荷を上げて効率の良い接続検証を行なうことができる。
しかも、設定部５０の第５設定部５５によって、リクエスト調停部３７による複数のリクエストの出力順序変更を設定することができるため、オペレータは、自由にＣＰＵ３に対して出力されるリクエストの順序を設定することができ、より効率的に接続検証を行なうことができる。
【００６１】
さらに、設定部５０の第１設定部５１〜第５設定部５５による設定は、適宜組み合わせて実施することができるため、オペレータは、検証したい動作（すなわち、検証したいリクエストの種類，出力間隔，及び出力順序等）を自由に組み合わせて設定することができるとともに、例えば、本速度変換装置１が通常の動作中であっても、第１設定部５１〜第５設定部５５による設定を実施することができるため、オペレータは、ＳＣ２及びＣＰＵ３に対するリクエストによる負荷を動作中に自由に調整することができ、被検証対象（ＳＣ２）の早期開発及び品質の向上のための効率的な検証を実施することができる。
【００６２】
なお、ＳＣインターフェース制御回路１０の記憶部１２がＳＣ２に対してはＳＣ２のシステムクロックで動作し、ＣＰＵ３（ここでは負荷制御回路３０）に対してはＣＰＵ３のシステムクロックで動作するとともに、ＣＰＵインターフェース制御回路２０の記憶部２２がＣＰＵ３に対してはＣＰＵ３のシステムクロックで動作し、ＳＣ２（ここでは負荷制御回路３０）に対してはＳＣ２のシステムクロックで動作するため、ＳＣ（エミュレーション装置）２とＣＰＵ３との動作速度差を確実に吸収することができる。
【００６３】
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、設定部５０がディップスイッチによって構成された例をあげて説明したが、本発明はこれに限定されるものではない。
【００６４】
また、上述した実施形態では、負荷制御回路３０をそなえた速度変換装置１について説明したが、リクエストによるＳＣ２もしくはＣＰＵ３への負荷を制御する必要がなければ、図６に示すごとく、ＳＣ２に対するバスインターフェース部４，ＣＰＵ３に対するバスインターフェース部５，及び記憶部（図中ＲＡＭと表記）６，７とからなる速度変換装置１´´としてもよい。
【００６５】
ここで、バスインターフェース部４は、上述したＳＣインターフェース制御回路１０と同様に、ＳＣ２に対してはＳＣ２のシステムクロックに基づいて動作するものである。
また、バスインターフェース部５は、上述したＣＰＵインターフェース制御回路２０と同様に、ＣＰＵ３に対してはＣＰＵ３のシステムクロックに基づいて動作するものである。
【００６６】
さらに、記憶部６は、上述した記憶部１２と同一のものであり、記憶部７は上述した記憶部２２と同一のものである。
しがって、図６に示す本発明の変形例としての速度変換装置１´´によれば、非常に簡易な構成で、ＳＣ２とＣＰＵ３との動作速度差を確実に吸収することができる。しかも、バスインターフェース部４，５は、図７を参照しながら上述した従来の速度変換装置１００におけるバスインターフェース部を、本速度変換装置１´´を構成するＦＰＧＡにおいて実現すればよいため、本速度変換装置１´´を短期間で容易に実現することができる。
【００６７】
〔３〕付記
（付記１）
被検証対象をエミュレートされたエミュレーション装置と、該エミュレーション装置に接続され、該エミュレーション装置に対するリクエストに応じた該エミュレーション装置の動作に基づいて前記被検証対象の検証を行なう演算部との間に介装され、前記エミュレーション装置と前記演算部との動作速度差を吸収する速度変換装置であって、
前記エミュレーション装置に対しては前記エミュレーション装置のシステムクロックに基づいて動作する、前記エミュレーション装置に対するインターフェースとしての第１インターフェース部と、
前記演算部に対しては前記演算部のシステムクロックに基づいて動作する、前記演算部に対するインターフェースとしての第２インターフェース部と、
前記第１インターフェース部と前記第２インターフェース部との間に介装され、前記第１インターフェース部を通じて前記エミュレーション装置へ出力されるリクエストによる、前記エミュレーション装置への負荷、及び、前記第２インターフェース部を通じて前記演算部へ出力されるリクエストによる、前記演算部への負荷のうちの少なくとも一方を制御する負荷制御部とをそなえて構成されていることを特徴とする、負荷制御機能付き速度変換装置。
【００６８】
（付記２）
前記第１インターフェース部が、前記エミュレーション装置から発生されるリクエストの書込み動作を前記エミュレーション装置のシステムクロックに基づいて行なうとともに、前記リクエストの前記演算部に対する読出し動作を前記演算部のシステムクロックに基づいて行なう第１記憶部をそなえて構成されていることを特徴とする、付記１記載の負荷制御機能付き速度変換装置。
【００６９】
（付記３）
前記第２インターフェース部が、前記演算部から発生されるリクエストの書込み動作を前記演算部のシステムクロックに基づいて行なうとともに、前記リクエストの前記エミュレーション装置に対する読出し動作を前記エミュレーション装置のシステムクロックに基づいて行なう第２記憶部をそなえて構成されていることを特徴とする、付記１または付記２記載の負荷制御機能付き速度変換装置。
【００７０】
（付記４）
前記エミュレーション装置へのリクエストの出力間隔を変更する第１出力間隔変更部をそなえて構成されていることを特徴とする、付記１〜付記３のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記５）
前記第１出力間隔変更部による前記リクエストの出力間隔を設定する第１出力間隔設定部をそなえて構成されていることを特徴とする、付記４記載の負荷制御機能付き速度変換装置。
【００７１】
（付記６）
前記演算部へのリクエストの出力間隔を変更する第２出力間隔変更部をそなえて構成されていることを特徴とする、付記１〜付記５のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記７）
前記第２出力間隔変更部による前記リクエストの出力間隔を設定する第２出力間隔設定部をそなえて構成されていることを特徴とする、付記６記載の負荷制御機能付き速度変換装置。
【００７２】
（付記８）
前記負荷制御部が、前記エミュレーション装置に対するリクエストを生成する生成部をそなえて構成されていることを特徴とする、付記１〜付記７のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記９）
前記生成部が、
前記エミュレーション装置のキャッシュメモリに保持されたデータを用いる、前記エミュレーション装置に対するリクエストを生成する第１生成部と、
前記エミュレーション装置の前記キャッシュメモリに保持されていないデータを用いる、前記エミュレーション装置に対するリクエストを生成する第２生成部とをそなえて構成されていることを特徴とする、付記８記載の負荷制御機能付き速度変換装置。
【００７３】
（付記１０）
前記エミュレーション装置の前記キャッシュメモリに保持されているデータのデータ情報を保持する第１データ情報保持部をそなえ、
前記第１生成部が、前記第１データ情報保持部に保持されたデータ情報に基づいて前記エミュレーション装置に対するリクエストを生成することを特徴とする、付記９記載の負荷制御機能付き速度変換装置。
【００７４】
（付記１１）
前記負荷制御部が、前記演算部に対するリクエストを生成する生成部をそなえて構成されていることを特徴とする、付記１〜付記７のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記１２）
前記生成部が、
前記演算部のキャッシュメモリに保持されたデータを用いる、前記演算部に対するリクエストを生成する第１生成部と、
前記演算部の前記キャッシュメモリに保持されていないデータを用いる、前記演算部に対するリクエストを生成する第２生成部とをそなえて構成されていることを特徴とする、付記１１記載の負荷制御機能付き速度変換装置。
【００７５】
（付記１３）
前記演算部の前記キャッシュメモリに保持されているデータのデータ情報を保持する第２データ情報保持部をそなえ、
前記第１生成部が、前記第２データ情報保持部に保持されたデータ情報に基づいて前記演算部に対するリクエストを生成することを特徴とする、付記１２記載の負荷制御機能付き速度変換装置。
【００７６】
（付記１４）
前記生成部によって生成されるリクエストの内容を設定するリクエスト内容設定部をそなえて構成されていることを特徴とする、付記８〜付記１３のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記１５）
前記生成部によるリクエストの生成モードを設定するモード設定部をそなえて構成されていることを特徴とする、付記８〜付記１４のいずれか１項に記載の負荷制御機能付き速度変換装置。
【００７７】
（付記１６）
前記負荷制御部が、前記エミュレーション装置へのリクエストの出力順序を変更する第１出力順序変更部をそなえて構成されていることを特徴とする、付記１〜付記１５のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記１７）
前記第１出力順序変更部による変更順序を設定する第１出力順序設定部をそなえて構成されていることを特徴とする、付記１６記載の負荷制御機能付き速度変換装置。
【００７８】
（付記１８）
前記負荷制御部が、前記演算部へのリクエストの出力順序を変更する第２出力順序変更部をそなえて構成されていることを特徴とする、付記１〜付記１７のいずれか１項に記載の負荷制御機能付き速度変換装置。
（付記１９）
前記第２出力順序変更部による変更順序を設定する第２出力順序設定部をそなえて構成されていることを特徴とする、付記１８記載の負荷制御機能付き速度変換装置。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態としての負荷制御機能付き速度変換装置の構成を示すブロック図である。
【図２】本発明の一実施形態としての負荷制御機能付き速度変換装置の構成を示すブロック図である。
【図３】本発明の一実施形態としての負荷制御機能付き速度変換装置の動作の一例を説明するための図である。
【図４】本発明の一実施形態としての負荷制御機能付き速度変換装置の動作の一例を説明するための図である。
【図５】本発明の一実施形態としての負荷制御機能付き速度変換装置の動作の一例を説明するための図である。
【図６】本発明の変形例としての速度変換装置の構成を示すブロック図である。
【図７】従来の速度変換装置の構成を示すブロック図である。
【符号の説明】
【００８０】
１，１´´  負荷制御機能付き速度変換装置
１´  ＦＰＧＡ（Field Programmable Gate Array）
２，１１０  エミュレーション装置
３，１２０  演算部
４，１０  ＳＣインターフェース制御回路（第１インターフェース部）
５，２０  ＣＰＵインターフェース制御回路（第２インターフェース部）
６，１２  記憶部（第１記憶部）
７，２２  記憶部（第２記憶部）
１１，２１，１０１，１０２  入出力バッファ
１３  出力制御部（第１出力間隔変更部）
２３  出力制御部（第２出力間隔変更部）
３０  負荷制御回路（負荷制御部）
３１  トランザクション生成制御回路（生成部）
３２  キャッシュトランザクション生成制御回路（第１生成部）
３３  ＳＣキャッシュタグ（第１データ情報保持部）
３４  ＣＰＵキャッシュタグ（第２データ情報保持部）
３５  ノンキャッシュトランザクション生成制御回路（第２生成部）
３６  リクエスト調停部（第１出力順序変更部）
３７  リクエスト調停部（第２出力順序変更部）
４０  シーケンサ（リクエスト内容設定部）
５０  設定部
５１  第１設定部（第１出力間隔設定部）
５２  第２設定部（第２出力間隔設定部）
５３  第３設定部（モード設定部）
５４  第４設定部（第１出力順序設定部）
５５  第５設定部（第２出力順序設定部）
１００  速度変換装置
１０３，１０４  速度差吸収バッファ
【図１】
2006260014.tif 000003
【図２】
2006260014.tif 000004
【図３】
2006260014.tif 000005
【図４】
2006260014.tif 000006
【図５】
2006260014.tif 000007
【図６】
2006260014.tif 000008
【図７】
2006260014.tif 000009