(57)【要約】【目的】ＭＯＳＦＥＴへの高バイアス印加を低減させ、レベルシフタの信頼性を向上させる。【解決手段】Ｐ基板１３の上面内部に第１分離領域１４及び第２分離領域８を形成し、第１分離領域１４内にソース５ｃ、チャネル１５及びドレイン５ｂを形成してその上部にゲート５ａを配置することによりＮＭＯＳＦＥＴ５を形成する。第１分離領域１４とは分離された第２分離領域８内に高耐圧ピンチ抵抗３等の高電位部を配置し、ワイヤ１８ａ、１８ｂによりＮＭＯＳＦＥＴ５と高電位部を接続する。【選択図】    図１
2006210953.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタにおいて、
中間電位回路と電気的に一端が接続されるレベルシフト抵抗と、
前記レベルシフト抵抗の他端と電気的に一端が接続される高耐圧ピンチ抵抗領域と、
前記レベルシフト抵抗の他端と前記高耐圧ピンチ抵抗領域の一端との間に接続される出力端子と、
前記高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるＮチャネルの電界効果トランジスタ領域とを有し、
前記電界効果トランジスタ領域のソース領域が低電位回路に接続され、
第１導電型の半導体基板領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第１分離領域と、前記半導体基板領域の上面部内部に形成され、前記高耐圧ピンチ抵抗領域を有する第２導電型の第２分離領域と、前記第１分離領域の上面部内部に形成される第１導電型の拡散領域と、前記拡散領域の上面部内部に形成される第２導電型の前記ソース領域と、前記拡散領域の上面部内部に形成される第２導電型の前記ドレイン領域と、前記ソース領域及び前記ドレイン領域間の上面に配置されるゲートと、前記第２分離領域に形成される高耐圧ピンチ抵抗領域と前記第２分離領域の上面に配置される前記レベルシフト抵抗とを有し、
前記第１分離領域と前記第２分離領域が分離されており、前記第１分離領域と前記第２分離領域との間の接続はワイヤ接続とすることを特徴とするレベルシフタ。
【請求項２】
前記半導体基板領域の上面部内部に第２導電型の第３分離領域を有し、前記レベルシフト抵抗は、その一端を前記第２分離領域に電気的に接続し、他端を前記第３分離領域に電気的に接続して配置されることを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタにおいて、
第１導電型の半導体基板領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第１分離領域と、前記半導体基板領域の上面部内部に形成され、高耐圧ピンチ抵抗領域を有する第２導電型の第２分離領域と、前記第１分離領域の上面部内部に形成される第１導電型の拡散領域と、前記拡散領域の上面部内部に形成される第２導電型のソース領域と、前記拡散領域の上面部内部に形成される第２導電型のドレイン領域と、前記ソース領域及び前記ドレイン領域間の上面に配置されるゲートと、前記第２分離領域に形成される高耐圧ピンチ抵抗領域と前記第２分離領域の上面に配置されるレベルシフト抵抗とを有し、
前記第１分離領域と前記第２分離領域が分離されており、前記第１分離領域と前記第２分離領域との間の接続をワイヤ接続とした第１のレベルシフタと、
前記半導体基板領域の上面部内部に形成される第２導電型の第３分離領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第４分離領域と、前記第３分離領域の上面に配置される他のレベルシフト抵抗と、前記第４分離領域の上面部内部に形成される他の高耐圧ピンチ抵抗領域と、前記第４分離領域の上面部内部に形成される第１導電型の他のドレイン領域と、前記第４分離領域の上面部内部に形成される第１導電型の他のソース領域と、前記他のソース領域及び前記他のドレイン領域間の上面に配置される他のゲートとを有し、
前記第３分離領域と前記第４分離領域が分離されており、前記第３分離領域と前記第４分離領域との間の接続をワイヤ接続とした第２のレベルシフタとを有し、
前記第１のレベルシフタの前記第２分離領域と、前記第２のレベルシフタの前記第４分離領域とを一体とし、該一体とした前記第２分離領域と前記第４分離領域中に、前記高耐圧ピンチ抵抗領域と、前記他の高耐圧ピンチ抵抗領域を離して設けたことを特徴とするレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーデバイスの制御駆動用等に用いられるレベルシフタに関し、特に半導体基板上に形成されたレベルシフタに関する。
【背景技術】
【０００２】
パワースイッチングデバイスを用いたインバータ装置などの電力変換装置に対する課題としては、低消費電力化、高性能化、小型化、低コスト化、低ノイズ化等が挙げられる。そのような中、これまでＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free wheel Diode）の組み合わせで商品化されていたパワーモジュール分野では、過電流検出及び保護、あるいは過熱検出及び保護などのインテリジェント機能を搭載し、インバータの動作プログラミングを行うマイクロコンピュータ及びパワーモジュールのインターフェイス部品を取り込んだＩＰＭ（Intelligent Power Module）の普及が進み、結果としてインバータ全体としての小型化が進んでいる。しかし、このようなＩＰＭにおいては、これまでパワーモジュールの外で構成していた検出回路あるいは保護回路をパワーモジュール内部に取り込むため、部品点数が増加し、パワーモジュール自体の大型化及びコストアップが生じるという問題があった。
【０００３】
そこで、このような問題を解決するために登場したのが上下アームのドライバ機能と各種保護機能を１つのあるいは複数のシリコンチップに搭載した高耐圧ドライバＩＣであり、このＩＣ自身がＩＧＢＴの素子耐圧である６００Ｖあるいは１２００Ｖといった高電圧をサポートすることができるような構成を有している。この高耐圧ドライバＩＣでは、グランド（ＧＮＤ）あるいはこれに近い低電位を基準とした回路部分と、インバータ装置の直流中間電位に相当する高電位を基準とした回路部分を共有しており、それぞれの回路間で信号伝達を行うために高耐圧レベルシフタが必要となる。
【０００４】
図１０に従来のＮチャネルレベルシフタの構成例を示す。
この構成例では、同一基板上にＮチャネルレベルシフタを構成している。
ＰＮ接合の逆バイアスによって高耐圧部分を分離するために、Ｐ−基板１０６上面内部にＮ−領域１０５を形成し、Ｐ−／Ｎ−接合の曲率部分の電界を緩和するために、Ｐ−領域１０８も含めたＲＥＳＵＲＦ（Reduced Surface electric field）の原理に基づくＤｏｕｂｌｅ  ＲＥＳＵＲＦ構造を採用し、Ｐ−／Ｎ−の平行平板の接合耐圧近くまで耐圧を向上させた構造を有している。
【０００５】
Ｎ−領域１０５の上面内部にはソース１０２ｂ、１０２ｃが形成され、また、Ｎ−領域１０５がドレイン１０４ａに電気的に接続され、ソース１０２ｂ、１０２ｃの上部にゲート１０２ａが配置されることにより高耐圧ＮＭＯＳＦＥＴが構成される。Ｎ−領域１０５内部には高耐圧ピンチ抵抗１０３が構成され、ドレイン１０４ａはこの高耐圧ピンチ抵抗１０３の高電位側の引き出し端子となる。また、ドレイン１０４ａはＮ−領域１０５の上面に配置されたレベルシフト抵抗１０１と電気的に接続される。
【０００６】
また、この例ではレベルシフト抵抗１０１が、ＮＭＯＳＦＥＴと同一基板上に形成されているが、別の方法としてレベルシフト抵抗１０１を別のチップ上に形成し、この別チップに形成したレベルシフト抵抗１０１をワイヤ配線によりドレイン１０４ａと電気的に接続した複数チップ構成とする方法もある。
図１１は、Ｐチャネルレベルシフタを同一基板上に構成した場合の断面構造図である。
【０００７】
この構成例においても図１０と同様にＤｏｕｂｌｅ  ＲＥＳＵＲＦ構造を使用し、Ｐ−型基板１１６の上面内部にＮ−領域１１４、１１８を形成し、Ｎ−領域１１８の上面内部にドレイン１１１ｂ、Ｐ−領域１１９及びソース１１１ｃを形成してＰ−領域１１９をドレイン１１１ｂに接続し、上面にゲート１１１ａを配置することにより高耐圧ＰＭＯＳＦＥＴを構成している。Ｎ−領域１１４の上部にはレベルシフト抵抗１１２が配置され、ワイヤ１２０ａによりドレイン１１１ｂと電気的に接続される。そして、Ｐ−領域１１９内には高耐圧ピンチ抵抗１１３が構成されることとなる。
【０００８】
また、この高耐圧ＭＯＳＦＥＴに接続されるレベルシフト抵抗１１２は、図１０で説明した場合と同様に別チップに形成しワイヤ配線などにより電気的に接続する場合もある。
【特許文献１】特開平１０−２７８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、従来の構成のレベルシフタでは信頼性が十分ではなく、高温、高湿条件下においてＭＯＳＦＥＴに高バイアスが印加されるとＭＯＳＦＥＴのしきい値を低下させ、それによりレベルシフタの耐圧を低下させてしまうという問題点がある。
本発明はこのような点に鑑みなされたものであり、ＭＯＳＦＥＴへの高バイアス印加を低減させ、信頼性を向上させたレベルシフタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記課題を解決するために、半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタにおいて、中間電圧回路と電気的に一端が接続されるレベルシフト抵抗と、前記レベルシフト抵抗の他端と電気的に一端が接続される高耐圧ピンチ抵抗領域と、前記レベルシフト抵抗の他端と前記高耐圧ピンチ抵抗領域の一端との間に接続される出力端子と、前記高耐圧ピンチ抵抗領域の他端と電気的にドレイン領域が接続されるＮチャネルの電界効果トランジスタ領域とを有し、前記電界効果トランジスタ領域のソース領域が低電位回路に接続され、第１導電型の半導体基板領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第１分離領域と、前記半導体基板領域の上面部内部に形成され、前記高耐圧ピンチ抵抗領域を有する第２導電型の第２分離領域と、前記第１分離領域の上面部内部に形成される第１導電型の拡散領域と、前記拡散領域の上面部内部に形成される第２導電型の前記ソース領域と、前記拡散領域の上面部内部に形成される第２導電型の前記ドレイン領域と、前記ソース領域及び前記ドレイン領域間の上面に配置されるゲートと、前記第２分離領域に形成される高耐圧ピンチ抵抗領域と前記第２分離領域の上面に配置される前記レベルシフト抵抗とを有し、
前記第１分離領域と前記第２分離領域が分離されており、前記第１分離領域と前記第２分離領域との間の接続はワイヤ接続とすることを特徴とするレベルシフタが提供される。これにより、電界効果トランジスタ領域への高バイアス印加が抑えられる。
【００１１】
また、半導体基板上に形成されるパワーデバイス制御駆動用のレベルシフタにおいて、
第１導電型の半導体基板領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第１分離領域と、前記半導体基板領域の上面部内部に形成され、高耐圧ピンチ抵抗領域を有する第２導電型の第２分離領域と、前記第１分離領域の上面部内部に形成される第１導電型の拡散領域と、前記拡散領域の上面部内部に形成される第２導電型のソース領域と、前記拡散領域の上面部内部に形成される第２導電型のドレイン領域と、前記ソース領域及び前記ドレイン領域間の上面に配置されるゲートと、前記第２分離領域に形成される高耐圧ピンチ抵抗領域と前記第２分離領域の上面に配置されるレベルシフト抵抗とを有し、
前記第１分離領域と前記第２分離領域が分離されており、前記第１分離領域と前記第２分離領域との間の接続をワイヤ接続とした第１のレベルシフタと、
前記半導体基板領域の上面部内部に形成される第２導電型の第３分離領域と、前記半導体基板領域の上面部内部に形成される第２導電型の第４分離領域と、前記第３分離領域の上面に配置される他のレベルシフト抵抗と、前記第４分離領域の上面部内部に形成される他の高耐圧ピンチ抵抗領域と、前記第４分離領域の上面部内部に形成される第１導電型の他のドレイン領域と、前記第４分離領域の上面部内部に形成される第１導電型の他のソース領域と、前記他のソース領域及び前記他のドレイン領域間の上面に配置される他のゲートとを有し、
前記第３分離領域と前記第４分離領域が分離されており、前記第３分離領域と前記第４分離領域との間の接続をワイヤ接続とした第２のレベルシフタとを有し、
前記第１のレベルシフタの前記第２分離領域と、前記第２のレベルシフタの前記第４分離領域とを一体とし、該一体とした前記第２分離領域と前記第４分離領域中に、前記高耐圧ピンチ抵抗領域と、前記他の高耐圧ピンチ抵抗領域を離して設けたことを特徴とするレベルシフタが提供される。これにより、電界効果トランジスタ領域への高バイアス印加が抑えられる。
【発明の効果】
【００１２】
本発明では、電界効果トランジスタをレベルシフト抵抗及び高耐圧ピンチ抵抗等の高電位部から引き離して配置することとしたため、それらの高電位部からの影響による電界効果トランジスタへの高バイアス印加を低減することが可能となり、レベルシフタの長期的な信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面を参照して説明する。
まず、本発明における第１の実施の形態について説明する。
図２は、第１の実施の形態におけるレベルシフタ１の等価回路図である。
本形態はＮチャネルレベルシフタの構成例であり、本形態のレベルシフタ１は、レベルシフト抵抗２、高耐圧ピンチ抵抗３、保護用ダイオード４及びＮＭＯＳＦＥＴ５によって構成されている。ここで、レベルシフト抵抗２はその一方を直流中間電位を基準とするＶfloat電位回路と電気的に接続し、他方をＯＵＴ端子及び高耐圧ピンチ抵抗３と電気的に接続されている。高耐圧ピンチ抵抗３はＮＭＯＳＦＥＴ５のドレイン及び保護用ダイオード４のカソードと電気的に接続され、ＮＭＯＳＦＥＴ５のソース及び保護用ダイオード４のアノードはＧＮＤに接続される。ここで、保護用ダイオード４にはＮＭＯＳＦＥＴ５よりも耐圧が低いツェナダイオード等を用い、ＮＭＯＳＦＥＴ５に過電圧が印加されたときであってもＮＭＯＳＦＥＴ５を保護できる構成とする。
【００１４】
図１は、レベルシフタ１の実際の構成を示す断面構成図である。
レベルシフタ１は、Ｐ−型基板１３上面内部に構成された第１分離領域１４、第２分離領域８、拡散領域１５、ソース５ｃ、ドレイン５ｂ、保護用ダイオードアノード４ａ、保護用ダイオードカソード４ｂ、Ｐ＋領域１２、Ｐ領域９、１１、Ｐ−領域１６、Ｎ＋領域６、７、１０並びにそれらの表面に配置されたワイヤ１８ａ、１８ｂ、ゲート５ａ、レベルシフト抵抗２により構成されている。
【００１５】
６００Ｖクラスの高耐圧レベルシフタを想定した場合、Ｐ−型基板１３としては抵抗率１００Ωｃｍ程度のものを用い、その上面の一部に対し１Ｅ１２〜１Ｅ１３ｃｍ−２のチャージ量でＮ−拡散を行い、第１分離領域１４及び第２分離領域８を形成する。第１分離領域１４の上面内部にはＰ型の拡散領域１５が構成され、拡散領域１５の上面内部にはドープ処理されたＮ＋のソース５ｃ及びドレイン５ｂが形成される。拡散領域１５の上面には酸化絶縁膜を介してゲート５ａが配置され、これらによりＮＭＯＳＦＥＴ５が形成される。ここで、このＮＭＯＳＦＥＴ５はＣＭＯＳ論理回路を構成するものと同程度の耐圧を有するものとする。また、第１分離領域１４の上面内部には保護用ダイオードアノード４ａが形成され、保護用ダイオードアノード４ａの上面内部には保護用ダイオードカソード４ｂが形成されることにより保護用ダイオード４を形成する。この保護用ダイオード４が配置されることにより、ＮＭＯＳＦＥＴ５に耐圧以上の電圧が印加されることを防止する。
【００１６】
第２分離領域８の内部には高耐圧ピンチ抵抗３及び寄生抵抗１７が生じ、第２分離領域８の上面内部には、このピンチ抵抗を取り出すためのＮ＋領域６、７、１０、Ｐ領域９、１１が形成される。さらに第２分離領域８の上面内部には、Ｐ領域９とＮ＋領域７との間の耐圧を確保するためにＰ−領域１６が構成される。ここで、Ｐ−領域１６、第２分離領域８及びＰ−型基板１３はＤｏｕｂｌｅ  ＲＥＳＵＲＦを構成するため、それぞれのドープ濃度によって電界がＰ領域９側あるいはＮ＋領域７側に集中し、結果として所望の耐圧が得られなくなるが、本構成の場合におけるＰ−領域１６の目安は、５Ｅ１２ｃｍ−２のチャージ量で１〜２マイクロメートル程度の深さが適当である。
【００１７】
またＰ−型基板１３の上面内部にはＧＮＤ端子引き出しの為のＰ＋領域１２が形成され、Ｐ＋領域１２はワイヤ１８ａを介してＧＮＤ端子と電気的に接続されてＧＮＤ端子はワイヤ１８ａを介してソース５ｃ、保護用ダイオードアノード４ａ、Ｐ領域９、１１と電気的に接続される。ソース５ｃはワイヤ１８ａを介して保護用ダイオードアノード４ａ、Ｐ領域９及びＰ領域１１と電気的に接続され、ドレイン５ｂはワイヤ１８ｂを介して保護用ダイオードカソード４ｂ及びＮ＋領域１０と電気的に接続される。
【００１８】
第２分離領域８の上面には導電膜を用いたレベルシフト抵抗２が配置され、その一端をＮ＋領域７及びＯＵＴ端子に接続し、他の一端をＮ＋領域６及びＶfloat電位回路に接続される。
ここで、このＶfloat電位回路はＮ＋領域６を介して第２分離領域とも接続され、Ｖfloatと直流中間電位との間で構成されるＣＭＯＳ回路の電源電位としても機能するため、Ｎ＋領域７とＮ＋領域６との間には寄生抵抗１７が存在することとなる。この寄生抵抗１７はレベルシフト抵抗２と並列に接続されることとなるため、本構成がレベルシフタとして動作するためには、この寄生抵抗１７の抵抗値がレベルシフト抵抗２の抵抗値よりも十分大きい値をとるようにしなければならない。
【００１９】
このように本形態では、Ｐ−型基板１３の上面内部に第１分離領域１４及び第２分離領域８を形成し、第１分離領域１４内にソース５ｃ、拡散領域１５及びドレイン５ｂを形成してその上部にゲート５ａを配置することによりＮＭＯＳＦＥＴ５を形成し、第１分離領域１４とは分離された第２分離領域８内に高耐圧ピンチ抵抗３等の高電位部が配置され、ワイヤ１８ａ、１８ｂによりＮＭＯＳＦＥＴ５と高電位部を接続することとしたため、高耐圧ピンチ抵抗３等の高電位部の影響によるＮＭＯＳＦＥＴ５への高バイアス印加を低減させることが可能になり、これにより長期的な信頼性の向上を図ることができる。
【００２０】
なお、本形態では、第２分離領域８の上部に導電膜を配置してレベルシフト抵抗２を構成することとしたが、第２分離領域８の上面内部にＰ拡散抵抗を形成してそれをレベルシフト抵抗としてもよく、あるいは第２分離領域の上面内部にＰ拡散部を形成し、その内部に形成したＮ＋拡散抵抗をレベルシフト抵抗として用いてもよい。
また、本形態ではレベルシフト抵抗２をＮＭＯＳＦＥＴ５等と同一基板上に形成することとしたが、レベルシフト抵抗を別基板に構成し、Ｎ＋領域７とワイヤ接続する構成としてもよい。
【００２１】
さらに、本形態では、ＮＭＯＳＦＥＴ５保護のために保護用ダイオード４をＮＭＯＳＦＥＴ５と逆並列に接続することとしたが、耐電圧の高いＮＭＯＳＦＥＴを使用し、保護用ダイオード４を用いない構成としてもよい。
次に、本発明における第２の実施の形態について説明する。
図３は、第２の実施の形態におけるレベルシフタ２０の等価回路図である。
【００２２】
本形態はＰチャネルレベルシフタの構成例であり、本形態のレベルシフタ２０は、レベルシフト抵抗２４、高耐圧ピンチ抵抗２３、保護用ダイオード２２及びＰＭＯＳＦＥＴ２１によって構成されている。ここで、レベルシフト抵抗２４はその一方をＧＮＤに電気的に接続され、他方をアウト端子及び高耐圧ピンチ抵抗２３に電気的に接続される。高耐圧ピンチ抵抗２３は、保護用ダイオード２２のアノード及びＰＭＯＳＦＥＴ２１のドレインに電気的に接続され、ＰＭＯＳＦＥＴ２１のソース及び保護用ダイオード２２のカソードは直流中間電位を基準とするＶfloat電位回路に電気的に接続される。ここでも、保護用ダイオード２２にはＰＭＯＳＦＥＴ２１よりも耐圧が低いツェナダイオード等を用い、ＰＭＯＳＦＥＴ２１に過電圧が印加されたときであってもＰＭＯＳＦＥＴ５を保護できる構成とする。
【００２３】
図４は、レベルシフタ２０の実際の構成を示す断面構成図である。
レベルシフタ２０は、Ｐ−型基板２９上面内部に構成された第１分離領域３１、第２分離領域２７、ソース２１ｂ、ドレイン２１ｃ、保護用ダイオードアノード２２ａ、保護用ダイオードカソード２２ｂ、Ｎ＋領域２５、Ｐ領域２６、２８、Ｐ−領域３３、Ｐ領域３２及びＰ＋領域３０並びにそれらの表面に配置されたワイヤ３４ａ、３４ｂ、３４ｃ、３４ｄ、ゲート２１ａ、レベルシフト抵抗２４により構成されている。
【００２４】
Ｐ−型基板２９の上面内部には、Ｎ＋拡散によりそれぞれ独立した第１分離領域３１及び第２分離領域２７が形成される。第２分離領域２７の上面内部にはドープ処理されたソース２１ｂ及びドレイン２１ｃが構成され、これらのソース２１ｂ及びドレイン２１ｃ間に位置する第２分離領域２７の上部には酸化絶縁膜を介してゲート２１ａが配置され、これらによりＰＭＯＳＦＥＴ２１が形成される。また、第２分離領域２７の上面内部にはＰ＋の保護用ダイオードアノード２２ａが形成され、保護用ダイオードアノード２２ａの上面内部には保護用ダイオードカソード２２ｂが形成され、これらにより保護用ダイオード２２が形成される。ドレイン２１ｃからみて保護用ダイオードアノード２２ａで隔てた第２分離領域２７の上面内部には、Ｎ＋領域２５、Ｐ領域２６、２８及びＰ−領域３３が形成され、Ｐ領域２６はＰ−領域３３を介してＰ領域２８に接続される。Ｐ−領域３３の内部には高耐圧ピンチ抵抗２３が構成され、Ｐ領域２８がこの高耐圧ピンチ抵抗２３の低電位側の引き出し端子となり、Ｐ領域２６が高耐圧ピンチ抵抗２３の高電位側の引き出し端子となることとなる。
【００２５】
第１分離領域３１の上面には導電膜を配置することによりレベルシフト抵抗２４が構成され、第１分離領域３１の上面内部に形成したＰ領域３２と電気的に接続される。
またＰ−型基板２９の上面内部にはＧＮＤ端子引き出しの為のＰ＋領域３０が形成され、Ｐ＋領域３０はワイヤ３４ｄを介してＧＮＤ端子及びレベルシフト抵抗２４に電気的に接続され、レベルシフト抵抗２４はワイヤ３４ｃを介してＯＵＴ端子及び高耐圧ピンチ抵抗２３引き出しのためのＰ領域２８に電気的に接続される。また、Ｐ領域２６は、ワイヤ３４ａを介して保護用ダイオードアノード２２ａ及びドレイン２１ｃと電気的に接続され、Ｎ＋領域２５はワイヤ３４ｂを介して保護用ダイオードカソード２２ｂ及びソース２１ｂと電気的に接続される。そしてワイヤ３４ｂは直流中間電位を基準とするＶfloat電位回路に電気的に接続される。
【００２６】
このように本形態では、ドレイン２１ｃからみて保護用ダイオードアノード２２ａで隔てた位置にＰ−領域３３を配置し、Ｐ−領域３３に接続された高耐圧ピンチ抵抗２３の高電位側の引き出し端子であるＰ領域２６とドレイン２１ｃをワイヤ３４ａを介して電気的に接続することとしたため、高耐圧ピンチ抵抗２３の高電位部の影響によるＰＭＯＳＦＥＴ２１への高バイアス印加を低減することが可能になり、これにより長期的な信頼性の向上を図ることができる。
【００２７】
なお、本形態では、第１分離領域３１の上部に導電膜を配置してレベルシフト抵抗２４を構成することとしたが、第１分離領域３１の上面内部にＰ拡散抵抗を形成してそれをレベルシフト抵抗としてもよく、あるいは第２分離領域の上面内部にＰ拡散部を形成し、その内部に形成したＮ＋拡散抵抗をレベルシフト抵抗として用いてもよい。
また、本形態ではレベルシフト抵抗２４をＰＭＯＳＦＥＴ２１等と同一基板上に形成することとしたが、レベルシフト抵抗を別基板に構成し、Ｐ領域３２とワイヤ接続する構成としてもよい。
【００２８】
さらに、本形態では、ＰＭＯＳＦＥＴ２１保護のために保護用ダイオード２２をＰＭＯＳＦＥＴ２１と逆並列に接続することとしたが、耐電圧の高いＰＭＯＳＦＥＴを使用し、保護用ダイオード２２を用いない構成としてもよい。
次に、本発明における第３の実施の形態について説明する。
本形態は、第１の実施の形態における高耐圧ピンチ抵抗部の変形例であり、高耐圧ピンチ抵抗部以外は第１の実施の形態と同一構成とする。
【００２９】
図５は、本形態における高耐圧ピンチ抵抗部を示した断面構成図である。
本形態の高耐圧ピンチ抵抗部はＳｉｎｇｌｅ  ＲＥＳＵＲＦ構造を用いた構成例であり、第１の実施の形態から、Ｐ−領域１６を省いた構成である。Ｐ−型基板４６の上面内部にドープ処理されたＮ−分離領域４２を形成し、Ｎ−分離領域４２の上面内部にＰ領域４５、４３、Ｎ＋領域４４及びＮ領域４１が構成される。またＰ−型基板４６の上面内部にはＧＮＤ端子引き出しのためのＰ＋領域４７が構成され、Ｐ＋領域４７はワイヤ４８を介してＰ領域４３、４５と接続される。高耐圧ピンチ抵抗４０はＮ−分離領域４２内部に構成され、Ｎ＋領域４４は高耐圧ピンチ抵抗４０の低電位側の引き出し端子となり、Ｎ領域４１は高耐圧ピンチ抵抗４０の高電位側の引き出し端子となる。
【００３０】
次に、本発明における第４の実施の形態について説明する。
図６は、本形態における高耐圧ピンチ抵抗部を示した断面構成図である。
本形態は、第２の実施の形態における高耐圧ピンチ抵抗部の変形例であり、第２の実施の形態で用いたＰ−型基板をＮ−型基板６４に置き換えたものである。Ｎ−型基板６４の上面内部にＰ領域６２、６５、Ｐ−領域６３及びＮ領域６１が形成され、Ｐ領域６２はＰ−領域６３を介してＰ領域６５に電気的に接続される。そして、Ｐ−領域６３内部に高耐圧ピンチ抵抗６０が構成されることとなり、Ｐ領域６５が高耐圧ピンチ抵抗６０の低電位側の引き出し端子となり、Ｐ領域６２が高耐圧ピンチ抵抗６０の高電位側の引き出し端子となる。
【００３１】
次に、本発明における第５の実施の形態について説明する。
第５の実施の形態は第１の実施の形態の変形例であり、第１の実施の形態におけるレベルシフタのレベルシフト抵抗付近の構成を変更したものである。その他については第１の実施の形態と同一構成とする。
図７は、本形態におけるレベルシフト抵抗７７の周辺構成を示す断面構造図である。
【００３２】
本形態では、第１の実施の形態における構成に加え、第３分離領域７０が付加されている。図７において、Ｐ−型基板７８の上面内部に第２分離領域７１及び第３分離領域７０が形成されており、第２分離領域７１の上面内部にはＰ−領域７６及びＮ＋領域７３が形成され、第３分離領域７０の上面内部にはＮ＋領域７２が形成される。Ｐ−型基板７８の上面にはレベルシフト抵抗７７が配置され、その一端をＮ＋領域７３及びＯＵＴ端子に電気的に接続し、もう一端をＮ＋領域７２及びＶfloat電位回路と電気的に接続する。ここで、第２分離領域７１、Ｐ−型基板７８及び第３分離領域７０内部にはレベルシフト抵抗７７と並列に接続される寄生抵抗７４が生じることとなる。
【００３３】
このように本形態では、第２分離領域７１及び第３分離領域７０を形成することにより寄生抵抗７４が発生する位置をＰ−型基板７８により分離することとしたため、寄生抵抗７４の抵抗値を大きくとることが可能となり、レベルシフト抵抗７７に与える寄生抵抗７４の影響を小さく抑えることが可能となる。
なお、本形態では、第２分離領域７１及び第３分離領域７０をＰ−型基板７８より完全に分離することとしたが、第２分離領域７１及び第３分離領域７０を部分的に接続する構成としてもよい。
【００３４】
次に、本発明における第６の実施の形態について説明する。
第６の実施の形態は第２の実施の形態の変形例であり、第２の実施の形態におけるＧＮＤ端子引き出し部であるＰ＋領域３０付近の構成を変更したものである。その他については第２の実施の形態と同一構成とする。
図８は、本形態におけるＧＮＤ端子引き出し部の周辺構成を示す断面構造図である。
【００３５】
本形態では、Ｐ−型基板８６の上面内部に形成されたＧＮＤ引き出し部であるＰ＋領域８７と第２分離領域８２の上面内部に形成されたＰ領域８３との間にＰ−領域８４及びＰ−領域８５を介在させている。Ｐ−領域８５はＰ＋領域８７、Ｐ−型基板８６及び第２分離領域８２と接触して配置され、Ｐ−領域８４はＰ領域８３及び第２分離領域８２と接触して配置される。これにより耐圧の向上を図ることができる。ここで、安定的に耐圧を得るには、Ｐ−領域８４及びＰ−領域８５を完全に接続しておくことが好ましいが、このＰ−領域８４及びＰ−領域８５の接続により発生する寄生抵抗を抑えるため、本形態ではＰ−領域８４及びＰ−領域８５を分離して形成することとする。
【００３６】
なお、本形態では、Ｐ−領域８４とＰ−領域８５を完全に分離して構成することとしたが、Ｐ−領域８４とＰ−領域８５の一部を接続して構成することとしてもよい。
次に、本発明における第７の実施の形態について説明する。
本形態は、第１の実施の形態における第２分離領域８及び第２の実施の形態における第２分離領域２７を共有化したものである。
【００３７】
図９は、本形態における分離領域９６の構成を示した平面図である。
本形態の分離領域９６は、Ｐ−型基板９０の上面内部に形成され、さらに分離領域９６の上面内部には、Ｐ−領域９１、９８、Ｐ領域９３、９７、９９及びＮ＋領域９２、９４、９５が形成される。ここで、Ｎ＋領域９５からＰ−領域９１、Ｎ＋領域９２、Ｐ領域９３、Ｎ＋領域９４までの領域は、図１に示した第１の実施の形態におけるレベルシフタ１の第２分離領域８を構成し、具体的には、Ｎ＋領域９５がＮ＋領域６に、Ｎ＋領域９２がＮ＋領域７に、Ｐ−領域９１がＰ−領域１６に、Ｐ領域９３がＰ領域９、１１に、Ｎ＋領域９４がＮ＋領域１０にそれぞれ該当する。また、Ｎ＋領域９５からＰ−領域９１、Ｐ領域９７、９９、Ｐ−領域９８までの領域は、図４に示した第２分離領域２７の一部を構成し、具体的には、Ｎ＋領域９５がＮ＋領域２５に、Ｐ領域９７がＰ領域２６に、Ｐ−領域９８がＰ−領域３３に、Ｐ領域９９がＰ領域２８にそれぞれ該当する。
【００３８】
ここで、Ｎ＋領域９５とＮ＋領域９２の間にＰ−領域９１を介在させている点が第１の実施の形態における第２分離領域８と相違し、Ｐ領域９７とＮ＋領域９５の間にＰ−領域９１が介在しており、Ｐ−領域９１とＰ領域９７の間を分離している点が第２の実施の形態における第２分離領域２７と相違する。図示していないその他の部分構成については、第１の実施の形態及び第２の実施の形態と同様とする。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態におけるレベルシフタの実際の構成を示す断面構成図である。
【図２】第１の実施の形態におけるレベルシフタの等価回路図である。
【図３】第２の実施の形態におけるレベルシフタの等価回路図である。
【図４】第２の実施の形態におけるレベルシフタの実際の構成を示す断面構成図である。
【図５】第３の実施の形態における高耐圧ピンチ抵抗部を示した断面構成図である。
【図６】第４の実施の形態における高耐圧ピンチ抵抗部を示した断面構成図である。
【図７】第５の実施の形態におけるレベルシフト抵抗の周辺構成を示す断面構造図である。
【図８】第６の実施の形態におけるＧＮＤ端子引き出し部の周辺構成を示す断面構造図である。
【図９】第７の実施の形態における第２分離領域の平面図である。
【図１０】従来のＮチャネルレベルシフタの構成例を示す構成図である。
【図１１】従来のＰチャネルレベルシフタの構成例を示す構成図である。
【符号の説明】
【００４０】
１  レベルシフタ
２  レベルシフト抵抗
３  高耐圧ピンチ抵抗
４  保護用ダイオード
４ａ  保護用ダイオードアノード
４ｂ  保護用ダイオードカソード
５  ＮＭＯＳＦＥＴ
５ａ  ゲート
５ｂ  ドレイン
５ｃ  ソース
８  第２分離領域
１３  Ｐ−型基板
１４  第１分離領域
１５  拡散領域
１８ａ  ワイヤ
１８ｂ  ワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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