(57)【要約】【課題】２個以上の半導体チップをスタック型に一体化する場合のチップ間に作用するノイズを抑制することがＳｉＰ形態の半導体装置を提供する。【解決手段】半導体を含んでパッケージ化された半導体装置であって、能動素子を含む第１半導体チップ１２の上層の所定の領域に、例えばこの領域を全面に被覆するノイズ遮蔽層ＳＤａあるいはメッシュ状導電層からなるノイズ遮蔽層などのノイズ遮蔽層が形成されており、このノイズ遮蔽層ＳＤａの上層に、能動素子を含む第２半導体チップ１６が積層されている構成とする。基板１０と第１半導体チップ１２の間にノイズ遮蔽層を設けた構成としてもよい。【選択図】図１
2006216770.tif 000002
【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化された半導体装置であって、
能動素子を含む第１半導体チップと、
前記第１半導体チップの上層の所定の領域に形成されたノイズ遮蔽層と、
前記ノイズ遮蔽層の上層に積層された能動素子を含む第２半導体チップと
を有する半導体装置。
【請求項２】
基板に樹脂層が積層して形成された絶縁層を有し、
前記第１半導体チップおよび前記第２半導体チップが前記絶縁層中に埋め込まれている
請求項１に記載の半導体装置。
【請求項３】
前記基板が能動素子を有する半導体基板であり、
前記基板と前記第１半導体チップの間にノイズ遮蔽層が形成されている
請求項２に記載の半導体装置。
【請求項４】
前記ノイズ遮蔽層が前記基板に接続されており、熱放散路として機能する
請求項２に記載の半導体装置。
【請求項５】
前記ノイズ遮蔽層は、前記所定の領域に全面に形成された導電層である
請求項１に記載の半導体装置。
【請求項６】
前記ノイズ遮蔽層は、前記所定の領域に全面に形成された導電層に対して、所定の大きさの開口部が多数並んで形成されたメッシュ状導電層である
請求項１に記載の半導体装置。
【請求項７】
前記ノイズ遮蔽層は、前記所定の領域において、略直方体の導電部と絶縁部が交互に敷き詰められて形成されたメッシュ状導電層である
請求項１に記載の半導体装置。
【請求項８】
前記ノイズ遮蔽層として、積層方向にも前記導電部と前記絶縁部が交互に配置されるように、前記メッシュ状導電層が複数積層して形成されている
請求項７に記載の半導体装置。
【請求項９】
前記ノイズ遮蔽層は、複数個の導電性ポストを含む
請求項１に記載の半導体装置。
【請求項１０】
半導体を含んでパッケージ化された半導体装置であって、
能動素子を含む半導体基板と、
前記半導体基板の上層の所定の領域に形成されたノイズ遮蔽層と、
前記ノイズ遮蔽層の上層に積層された能動素子を含む半導体チップと
を有する半導体装置。
【請求項１１】
半導体を含んでパッケージ化された半導体装置の製造方法であって、
能動素子を含む第１半導体チップの上層の所定の領域に、ノイズ遮蔽層を形成する工程と、
前記ノイズ遮蔽層の上層に、能動素子を含む第２半導体チップを積層する工程と
を有する半導体装置の製造方法。
【請求項１２】
基板に樹脂層を積層して絶縁層を形成する工程とさらに有し、
前記第１半導体チップおよび前記第２半導体チップを前記絶縁層中に埋め込んで形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記基板として能動素子を有する半導体基板を用い、
前記基板と前記第１半導体チップの間にノイズ遮蔽層を形成する工程をさらに有する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ノイズ遮蔽層を形成する工程において、熱放散路として機能するように前記基板に接続して形成する
請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ノイズ遮蔽層を形成する工程において、前記ノイズ遮蔽層として前記所定の領域に全面に導電層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記ノイズ遮蔽層を形成する工程が、前記所定の領域に全面に導電層を形成する工程と、所定の大きさの開口部を多数並んで形成する工程とを含み、前記ノイズ遮蔽層としてメッシュ状導電層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１７】
前記ノイズ遮蔽層を形成する工程において、前記所定の領域において、略直方体の導電部と絶縁部を交互に敷き詰め、前記ノイズ遮蔽層としてメッシュ状導電層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１８】
前記ノイズ遮蔽層を形成する工程において、積層方向にも前記導電部と前記絶縁部が交互に配置されるように、前記ノイズ遮蔽層として前記メッシュ状導電層を複数積層して形成する
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記ノイズ遮蔽層を形成する工程において、複数個の導電性ポストを含むノイズ遮蔽層を形成する
請求項１１に記載の半導体装置の製造方法。
【請求項２０】
半導体を含んでパッケージ化された半導体装置の製造方法であって、
能動素子を含む半導体基板の上層の所定の領域に、ノイズ遮蔽層を形成する工程と、
前記ノイズ遮蔽層の上層に、能動素子を含む半導体チップを積層する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでおり、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００５】
上記のようなＳｉＰ形態の半導体装置において、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化した半導体装置が知られている。
【０００６】
例えばアナログチップとデジタルチップをスタック型にした半導体装置では、特にデジタルチップからアナログチップへのデジタルノイズの影響が存在するため、デジタルチップとアナログチップの間隔を十分距離を離す必要がある。このため、特許文献１に記載のように、同一平面上に平置きした構造が取られることが多い。
【０００７】
しかしながら、上記のような２つ以上の半導体チップを平置きにする構造では、半導体装置全体のサイズが大きくなってしまい、小型化の要求を満足しない。
また、２つ以上の半導体チップを縦置きしたスタック構造としたときにノイズ遮蔽シートを介在させることが考えられるが、ノイズ遮蔽シートは厚さが１００μｍ以下のものは存在しないため、スタック構造に採用することは事実上できない。
このため、有機基板の両側にアナログおよびデジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側に外部電極の形成が必要であり、全体の厚さが厚くなってしまうので薄型化は困難となっている。
【０００８】
上記では特にアナログチップとデジタルチップを有する半導体装置について説明したが、デジタルチップとデジタルチップ、あるいは、アナログチップとアナログチップの組み合わせにおいてもチップ間のノイズの影響を低減することが望まれており、スタック型に一体化する場合の課題となっている。
【特許文献１】特開平５−１１４６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、ＳｉＰ形態の半導体装置において２個以上の半導体チップをスタック型に一体化する場合のチップ間に作用するノイズを抑制することが困難である点である。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子を含む第１半導体チップと、前記第１半導体チップの上層の所定の領域に形成されたノイズ遮蔽層と、前記ノイズ遮蔽層の上層に積層された能動素子を含む第２半導体チップとを有する。
【００１１】
上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子を含む第１半導体チップの上層の所定の領域にノイズ遮蔽層が形成されており、このノイズ遮蔽層の上層に、能動素子を含む第２半導体チップが積層されている構成である。
【００１２】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子を含む半導体基板と、前記半導体基板の上層の所定の領域に形成されたノイズ遮蔽層と、前記ノイズ遮蔽層の上層に積層された能動素子を含む半導体チップとを有する。
【００１３】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子を含む半導体基板の上層の所定の領域にノイズ遮蔽層が形成されており、このノイズ遮蔽層の上層に、能動素子を含む半導体チップが積層されている構成である。
【００１４】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子を含む第１半導体チップの上層の所定の領域に、ノイズ遮蔽層を形成する工程と、前記ノイズ遮蔽層の上層に、能動素子を含む第２半導体チップを積層する工程とを有する。
【００１５】
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子を含む第１半導体チップの上層の所定の領域に、ノイズ遮蔽層を形成し、ノイズ遮蔽層の上層に、能動素子を含む第２半導体チップを積層する。
【００１６】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子を含む半導体基板の上層の所定の領域に、ノイズ遮蔽層を形成する工程と、前記ノイズ遮蔽層の上層に、能動素子を含む半導体チップを積層する工程とを有する。
【００１７】
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子を含む半導体基板の上層の所定の領域に、ノイズ遮蔽層を形成し、ノイズ遮蔽層の上層に、能動素子を含む半導体チップを積層する。
【発明の効果】
【００１８】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、積層された第１半導体チップと第２半導体チップの間に、ノイズ遮蔽層が形成された構成であり、スタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【００１９】
本発明の半導体装置の製造方法は、積層された第１半導体チップと第２半導体チップの間に、ノイズ遮蔽層が形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２１】
第１実施形態
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、能動素子が設けられた第１半導体チップ１２がダイアタッチフィルム１３により接着されている。第１半導体チップ１２は、半導体本体部分１２ａにパッド１２ｂが形成され、パッド１２ｂを除く領域は酸化シリコンの保護層１２ｃで覆われた構成であり、フェースアップで、即ち、パッド１２ｂ形成面の反対側の面側からマウントされている。
【００２２】
第１半導体チップ１２を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１４が形成されている。
第１絶縁層１４には、半導体チップ１２のパッド１２ｂに達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド１２ｂに接続するプラグ部分と一体になって、第１絶縁層１４上にバリアメタル層１５ａおよび銅層１５ｂからなる第１配線１５が形成されている。
【００２３】
また、第１半導体チップ１２の上層における第１絶縁層１４上の所定の領域であって、第１配線１５が形成されていない領域において、ノイズ遮蔽層ＳＤａが形成されている。ノイズ遮蔽層ＳＤａは、例えばグラウンドなどの一定の電位に保持される。
上記のノイズ遮蔽層ＳＤａは、上記の所定の領域を全面に被覆する導電層から構成されており、例えば第１配線１５と同様にバリアメタル層と銅層の積層体などから構成されていてもよい。
【００２４】
上記のノイズ遮蔽層ＳＤａの上層に、能動素子が設けられた第２半導体チップ１６がダイアタッチフィルム１７により、フェースアップで接着されている。第２半導体チップ１６は、半導体本体部分１６ａにパッド１６ｂが形成され、パッド１６ｂを除く領域は酸化シリコンの保護層１６ｃで覆われた構成である。
ここで、上記のノイズ遮蔽層ＳＤａが形成されている所定の領域は、例えば第２半導体チップ１６の領域全体を被覆するような領域とする。あるいは、第２半導体チップ１６の領域の一部を被覆する構成でもよい。
【００２５】
第１配線１５および第２半導体チップ１６を被覆して第１絶縁層１４と同様のポリイミド樹脂などからなる第２絶縁層１８が形成されている。
第２絶縁層１８には、第２半導体チップ１６のパッド１６ｂおよび第１配線１５の表面に達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド１６ｂおよび第１配線１５に接続するプラグ部分と一体になって、第２絶縁層１８上にバリアメタル層１９ａおよび銅層１９ｂからなる第２配線１９が形成されている。
【００２６】
また、第２配線１９に接続して、銅などからなる導電性ポスト２０が形成されている。
導電性ポスト２０の間隙における第２絶縁層１８の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２１が形成されている。
さらに、バッファ層２１の表面において導電性ポスト２０に接続するようにバンプ（突起電極）２２が形成されている。
【００２７】
上記の本実施形態の半導体装置において、第１半導体チップ１２は、例えばデジタルチップであり、一方、第２半導体チップ１６は、例えばアナログチップである。
基板１０に樹脂層が積層して絶縁層（１４，１８）が形成されており、上記の第１半導体チップ１２および第２半導体チップ１６が絶縁層中に埋め込まれている。
【００２８】
上記の本実施形態の半導体装置は、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
【００２９】
第１半導体チップ１２および第２半導体チップ１６が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様にチップ間のノイズを抑制することができる。
【００３０】
次に、上記の本実施形態の半導体装置の製造方法について図２〜８を参照して説明する。本実施形態においては、例えば図２〜８に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、ＣＶＤ（化学気相成長）法、熱拡散法あるいはスパッタリング法により、３００ｎｍの膜厚の酸化シリコンを堆積し、下地絶縁膜１１を形成する。
さらに、必要に応じて、所定のパターンのレジスト膜を成膜し、ウェットあるいはドライエッチングを施すことにより、下地絶縁膜１１に、次工程で第１半導体チップをマウントするときのアライメントマークを形成する。
【００３１】
次に、図２（ｂ）に示すように、例えば、下地絶縁膜１１の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する第１半導体チップ１２をマウントする。
第１半導体チップ１２は、半導体本体部分１２ａにパッド１２ｂが形成され、パッド１２ｂを除く領域は酸化シリコンの保護層１２ｃで覆われた構成であり、例えば半導体本体部分１２ａに能動素子が形成されたチップであり、上記のマウント前に予め薄型／個片化を行っておく。即ち、シリコンの場合は２５μｍ、ＧａＡｓの場合は５０μｍの厚さまで研削を行い、これに接着層をラミネートし、ダイシングを行うことで、薄型個片の半導体チップとする。
高精度ダイボンダを用いて、上記のアライメントマークと第１半導体チップ１２のパッド１２ｂを１台のカメラで同時に認識して、上記の構成の第１半導体チップ１２をフェースアップで、即ちパッド１２ｂ形成面の反対側の面側から、ダイアタッチフィルム１３を介して高精度に積層させ、１６０℃の温度で１．６Ｎの荷重を２秒間かけて接着し、さらに１７０℃で１時間以上の硬化を行う。搭載精度は、例えば±１μｍ程度である。
【００３２】
次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、ポリオレフィン系樹脂、シリコーン樹脂、フェノール樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第１絶縁層１４を形成する。
例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは第１半導体チップ１２を被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７０００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
上記の処理によって７８μｍの膜厚とする。
【００３３】
次に、露光量３００ｍＪ／ｃｍ2でパターン露光および現像し、第１半導体チップ１２のパッド１２ｂに達する開口部を第１絶縁層１４に形成する。
現像後、１５０℃（３０分）＋２５０℃（１２０分）のポストキュア処理を行って第１絶縁層１４を５０μｍの膜厚とする。
【００３４】
図３（ａ）に示すように、例えば、シードスパッタリングにより１６０ｎｍのＴｉ層／６００ｎｍのＣｕ層の積層体あるいはＣｒＣｕを成膜し、第１絶縁層１４に形成した開口部の内壁を被覆して、全面にバリアメタル層１５ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００３５】
次に、図３（ｂ）に示すように、例えば、第１絶縁層１４に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１４に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
【００３６】
次に、図３（ｃ）に示すように、例えば、レジスト膜Ｒ１をマスクとし、バリアメタル層１５ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１４上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１４に形成した開口部と第１配線の形成領域に銅層１５ｂを形成する。
【００３７】
次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１５ｂをマスクとしてバリアメタル層１５ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１４に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、パッド１２ｂに接続するプラグ部分と一体にして、第１絶縁層１４上にバリアメタル層１５ａおよび銅層１５ｂからなる第１配線１５を形成する。
【００３８】
次に、図４（ｃ）に示すように、例えばＣＶＤ法あるいはスパッタリング法により、導電性材料を全面に堆積させ、第１半導体チップ１２の上層における所定の領域を残すようにパターンエッチング加工を行って、所定の領域に全面にノイズ遮蔽層ＳＤａを形成する。
ノイズ遮蔽層ＳＤａは、第１配線１５と同様にシード層と銅層の積層体で構成してもよく、この場合には第１配線と同時にパターン形成することができる。
【００３９】
次に、図５（ａ）に示すように、例えば、ノイズ遮蔽層ＳＤａの上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する第２半導体チップ１６をマウントする。
第２半導体チップ１６は、半導体本体部分１６ａにパッド１６ｂが形成され、パッド１６ｂを除く領域は酸化シリコンの保護層１６ｃで覆われた構成であり、例えば半導体本体部分１６ａには能動素子が形成されたチップであり、上記のマウント前に予め薄型／個片化を行っておく。即ち、シリコンの場合は２５μｍ、ＧａＡｓの場合は５０μｍの厚さまで研削を行い、これに接着層をラミネートし、ダイシングを行うことで、薄型個片の半導体チップとする。
例えば、高精度ダイボンダを用いて、第１半導体チップのパッドに接続する第１配線と第２半導体チップ１６のパッド１６ｂを１台のカメラで同時に認識して、第１半導体チップ１２のマウントと同様にして、ダイアタッチフィルム１７により、例えば±１μｍ程度の高い精度でマウントする。
【００４０】
次に、図５（ｂ）に示すように、例えば、上記の第１絶縁層１４の形成と同様にして、第２半導体チップ１６を被覆して、第２絶縁層１８を形成する。成膜条件は、第１絶縁膜１４と同様とし、例えば露光量３００ｍＪ／ｃｍ2でパターン露光および現像し、第２半導体チップ１６のパッド１６ｂおよび第１配線１５の表面に達する開口部を第２絶縁層１８に形成し、１５０℃（３０分）＋２５０℃（１２０分）のポストキュア処理を行って第２絶縁層１８を５０μｍの膜厚とする。
【００４１】
次に、図５（ｃ）に示すように、例えば、シードスパッタリングにより１６０ｎｍの膜厚のＴｉ層／６００ｎｍの膜厚のＣｕ層の積層体、あるいはＣｒＣｕを成膜し、第２半導体チップ１６のパッド１６ｂに達する開口部および第１配線１５に達する開口部の内壁を被覆して、全面にバリアメタル層１９ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、第２半導体チップ１６のパッド１６ｂに達する開口部および第１配線１５に達する開口部と第２配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層１９ａをシードとする４００ｍＡ、５０分の電解メッキにより銅をメッキして、第２半導体チップ１６のパッド１６ｂに達する開口部および第１配線１５に達する開口部と第２配線の形成領域に銅層１９ｂを形成する。この後、上記のレジスト膜を除去する。
【００４２】
次に、図６（ａ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜Ｒ２を成膜し、パターン露光および現像して導電性ポスト用の開口部を形成する。
【００４３】
次に、図６（ｂ）に示すように、バリアメタル膜１９ａを用いた銅の電解メッキにより、導電性ポスト用の開口部内に、高さ８０〜１８０μｍ、径１８０〜３００μｍの導電性ポスト２０を形成する。
【００４４】
次に、図７（ａ）に示すように、ドライフィルムあるいはレジスト膜Ｒ２を除去し、図７（ｂ）に示すように、に導電性ポスト２０および銅層１９ｂをマスクとしてバリアメタル層１９ａをエッチング加工する。これにより、バリアメタル層１９ａおよび銅層１９ｂからなる第２配線１９が形成される。
【００４５】
次に、図８（ａ）に示すように、例えばエポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２０を完全に覆うような膜厚で絶縁性のバッファ層２１を形成する。
例えばポリイミド系樹脂を用いる場合、印刷法によりＮＶ値２７．５のペーストを使用し、スキージにより印刷を行うことで形成する。硬化は、例えば１００℃（１０分）＋１５０℃（１０分）＋２００℃（１０分）＋２５０℃（６０分）で行う。
【００４６】
次に、図８（ｂ）に示すように、バッファ層２１の樹脂硬化後に、研削により導電性ポスト２０の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００４７】
次に、導電性ポスト２０に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２２を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
【００４８】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置を製造する際に、積層された第１半導体チップと第２半導体チップの間に、ノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００４９】
第２実施形態
図９は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構成であって、さらに、基板１０が能動素子を有する半導体基板であり、基板１０と第１半導体チップ１２の間の所定の領域においてノイズ遮蔽層ＳＤｂが形成されている。また、第１実施形態の半導体装置と同様に、第１半導体チップ１２と第２半導体チップ１６との間の所定の領域において、第２半導体チップの領域を被覆するようにノイズ遮蔽層ＳＤｃが形成されている。ノイズ遮蔽層（ＳＤｂ，ＳＤｃ）は、例えばグラウンドなどの一定の電位に保持される。
上記のノイズ遮蔽層（ＳＤｂ，ＳＤｃ）は、例えば第１実施形態と同様に、上記の各所定の領域を全面に被覆する導電層から構成されている。
上記の所定の領域は、ノイズ遮蔽層ＳＤｂについては第１半導体チップ１２の領域全体または一部を被覆する領域であり、ノイズ遮蔽層ＳＤｃについては第２半導体チップ１６の領域全体または一部を被覆する領域である。
【００５０】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＳｉＰ形態の半導体装置において、基板と２個の半導体チップが積層して一体化したスタック型であるが、積層された基板と第１半導体チップの間および第１半導体チップと第２半導体チップの間にそれぞれノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。
【００５１】
上記の本実施形態に係る半導体装置は、基板１０として能動素子を有する半導体基板を用い、基板１０と第１半導体チップ１２の間にノイズ遮蔽層ＳＤｂを形成する、即ち、第１半導体チップ１２のマウント工程前に第１半導体チップ１２の領域にノイズ遮蔽層ＳＤｂを形成し、他の工程は第１実施形態と同様にして形成することができる。
【００５２】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された基板と第１半導体チップの間および第１半導体チップと第２半導体チップの間にそれぞれノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００５３】
第３実施形態
図１０は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構成であって、さらに、基板１０が能動素子を有する半導体基板であり、基板１０と第１半導体チップ１２の間の所定の領域においてノイズ遮蔽層ＳＤｄが形成されている。一方で、第１実施形態と異なり、第１半導体チップ１２と第２半導体チップ１６との間にはノイズ遮蔽層は形成されていない。ノイズ遮蔽層ＳＤｄは、例えばグラウンドなどの一定の電位に保持される。
上記のノイズ遮蔽層ＳＤｄは、例えば第１実施形態と同様に、上記の所定の領域を全面に被覆する導電層から構成されており、ノイズ遮蔽層ＳＤｄが形成されている所定の領域は、第１半導体チップ１２の領域全体または一部を被覆する領域である。
【００５４】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＳｉＰ形態の半導体装置において、基板と２個の半導体チップが積層して一体化したスタック型であるが、積層された基板と第１半導体チップの間にノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。また、本実施形態において、第２半導体チップはなくてもよい。
【００５５】
上記の本実施形態に係る半導体装置は、基板１０として能動素子を有する半導体基板を用い、基板１０と第１半導体チップ１２の間にノイズ遮蔽層ＳＤｄを形成する、即ち、第１半導体チップ１２のマウント工程前に第１半導体チップ１２の領域にノイズ遮蔽層ＳＤｄを形成し、一方で第１半導体チップ１２と第２半導体チップ１６との間にはノイズ遮蔽層を形成しないことにより、他の工程は第１実施形態と同様にして形成することができる。
【００５６】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された基板と第１半導体チップの間にノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００５７】
第４実施形態
図１１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。また、図１２は本実施形態に係るＳｉＰ形態の半導体装置のノイズ遮蔽層のレイアウト図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構成であって、第１半導体チップ１２と第２半導体チップ１６との間の所定の領域において、第２半導体チップの領域を被覆するように、所定の領域に全面に形成された導電層に対して、所定の大きさの開口部が多数並んで形成されたメッシュ状導電層であるノイズ遮蔽層ＳＤｅが形成されている。ノイズ遮蔽層ＳＤｅは、例えばグラウンドなどの一定の電位に保持される。
また、本実施形態におけるノイズ遮蔽層ＳＤｅは、第１配線１５として延伸領域Ｅが形成されており、一部のパッドにおいて第１半導体チップ１２に接続してグラウンド電位などを与えており、さらに基板１０に接続され、第１半導体チップ１２または第２半導体チップ１６で発生した熱を基板１０に輸送する熱放散路として機能する構成となっている。
一方、第１半導体チップ１２の他のパッドにはパッド接続用の第１配線Ｐ（１５）が形成されている。
【００５８】
上記のノイズ遮蔽層ＳＤｅが形成されている所定の領域は第２半導体チップ１６の領域全体または一部を被覆する領域である。
また、ノイズ遮蔽層ＳＤｅに形成された多数の開口部は、例えば１辺が３０μｍ程度の正方形であり、開口部間の導電層の幅も３０μｍ程度となっている。開口部の形状および大きさと開口部間の導電層の幅は、第１半導体チップ１２と第２半導体チップ１６の間で遮蔽しようとするノイズの周波数に応じて適宜変更可能である。
【００５９】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。
【００６０】
上記の本実施形態に係る半導体装置は、第１実施形態における半導体装置の製造方法において、ノイズ遮蔽層を上記のようにメッシュ状導電層にパターン加工することで、他の工程は第１実施形態と同様にして形成することができる。また、本実施形態のノイズ遮蔽層は、第１配線を利用してパターン形成することも可能である。
【００６１】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００６２】
第５実施形態
図１３は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。また、図１４（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の基板と第１半導体チップ間のノイズ遮蔽層のレイアウト図であり、図１４（ｂ）は第１半導体チップと第２半導体チップ間のノイズ遮蔽層のレイアウト図である。
本実施形態の半導体装置は、第２実施形態の半導体装置と同様の構成であって、基板１０と第１半導体チップ１２との間の所定の領域において、第１半導体チップの領域を被覆するように、所定の領域に全面に形成された導電層に対して、所定の大きさの開口部が多数並んで形成されたメッシュ状導電層であるノイズ遮蔽層ＳＤｆが形成されている。一方、第１半導体チップ１２と第２半導体チップ１６との間の所定の領域において、第２半導体チップの領域を被覆するように、所定の領域に全面に形成された導電層に対して、所定の大きさの開口部が多数並んで形成されたメッシュ状導電層であるノイズ遮蔽層ＳＤｇが形成されている。ノイズ遮蔽層（ＳＤｆ，ＳＤｇ）は、例えばグラウンドなどの一定の電位に保持される。本実施形態においては、ノイズ遮蔽層ＳＤｆもノイズ遮蔽層ＳＤｇと同様の延伸領域Ｅが形成され、基板に接して熱放散路として機能する構成である。
本実施形態においては、第３実施形態と同様に、ノイズ遮蔽層ＳＤｇが形成されていない構成としてもよい。
メッシュ状導電層の開口部の形状および大きさと開口部間の幅は、第４実施形態のメッシュ状導電層の説明と同様である。
【００６３】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＳｉＰ形態の半導体装置において、基板と２個の半導体チップが積層して一体化したスタック型であるが、積層された基板と第１半導体チップの間および第１半導体チップと第２半導体チップの間にそれぞれノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。
【００６４】
上記の本実施形態に係る半導体装置は、第２実施形態における半導体装置の製造方法において、各ノイズ遮蔽層（ＳＤｆ，ＳＤｇ）を上記のようにメッシュ状導電層にパターン加工することで、他の工程は第１実施形態と同様にして形成することができる。
【００６５】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された基板と第１半導体チップの間および第１半導体チップと第２半導体チップの間にそれぞれノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００６６】
第６実施形態
図１５（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。また、図１５（ｂ）および（ｃ）は本実施形態に係るＳｉＰ形態の半導体装置のノイズ遮蔽層の構成を示す模式的斜視図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構成であって、第１半導体チップ１２と第２半導体チップ１６との間の所定の領域において、第２半導体チップの領域を被覆するように、ノイズ遮蔽層ＳＤｈが形成されている。ここで、ノイズ遮蔽層ＳＤｈは、所定の領域において、略直方体の導電部Ｃｃと絶縁部Ｃｉが交互に敷き詰められて形成されたメッシュ状導電層である。各導電部Ｃｃは、角において隣接する導電部に接しており、所定の領域全体で面内方向に導電性を有する構造となっている。
例えば、図１５（ｂ）に示すように、略直方体の導電部Ｃｃと絶縁部Ｃｉが交互に敷き詰められて形成された第１メッシュ状導電層Ｍ１と、略直方体の導電部Ｃｃと絶縁部Ｃｉが交互に敷き詰められて形成された第２メッシュ状導電層Ｍ２の複数のメッシュ状導電層が、積層方向にも導電部Ｃｃと絶縁部Ｃｉが交互に配置されるように積層して形成されている構成である。第１メッシュ状導電層Ｍ１の１層構成であってもよい。また、ノイズ遮蔽層ＳＤｈは、例えばグラウンドなどの一定の電位に保持される。
【００６７】
上記のノイズ遮蔽層ＳＤｈが形成されている所定の領域は第２半導体チップ１６の領域全体または一部を被覆する領域である。
また、ノイズ遮蔽層ＳＤｈを構成する導電部Ｃｃは、例えば１辺が３０μｍ程度の立方体であり、絶縁部の１辺も３０μｍ程度となっている。導電部Ｃｃの１辺の長さは、第１半導体チップ１２と第２半導体チップ１６の間で遮蔽しようとするノイズの周波数に応じて適宜変更可能である。
【００６８】
上記の本実施形態に係る半導体装置は、第１実施形態と同様に、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。
本実施形態においては、第２実施形態と同様に、上記の構成のノイズ遮蔽層が基板と第１半導体チップ間にも形成されていてもよい。あるいは、第３実施形態と同様に、上記の構成のノイズ遮蔽層が基板と第１半導体チップ間のみに形成されている構成でもよい。
【００６９】
上記の本実施形態に係る半導体装置は、第１実施形態における半導体装置の製造方法において、ノイズ遮蔽層を上記のようにメッシュ状にパターン形成することで、他の工程は第１実施形態と同様にして形成することができる。
【００７０】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００７１】
第７実施形態
図１６は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構成であって、第１半導体チップ１２と第２半導体チップ１６との間の所定の領域において、第２半導体チップの領域を被覆するように、ノイズ遮蔽層が形成されているものであり、本実施形態におけるノイズ遮蔽層は、導電性ポスト１５ｃとそれに接続する導電層１５ｄおよび、それらの間隙を埋め込む絶縁層１４ａからなる構成となっている。
また、本実施形態では、第２絶縁層１８内においても導電性ポスト１５ｅが形成されている。
上記のように、ノイズ遮蔽層として導電性ポスト１５ｃとこれに接続する導電層１５ｄが形成されているので、第１半導体チップと第２半導体チップの間の距離を遠ざける効果を有し、これによってノイズを抑制することができる。即ち、ＳｉＰ形態の半導体装置において、基板上に２個の半導体チップが積層して一体化したスタック型であるが、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層が形成された構成であり、デジタルノイズなどのチップ間に作用するノイズを抑制することができる。
基板、第１半導体チップ、第２半導体チップは、それぞれ、デジタルチップとアナログチップのいずれでもよい。
【００７２】
上記の本実施形態に係る半導体装置は、第１実施形態における半導体装置の製造方法において、ノイズ遮蔽層として、導電性ポストを他数個隣接して形成することで、他の工程は第１実施形態と同様にして形成することができる。
【００７３】
上記の本実施形態に係る半導体装置の製造方法によれば、第１実施形態と同様に、ＳｉＰ形態の半導体装置を製造する際に、積層された第１半導体チップと第２半導体チップの間にノイズ遮蔽層を形成するので、スタック型として一体化してもチップ間に作用するノイズを抑制可能な半導体装置を製造することができる。
【００７４】
本発明は上記の説明に限定されない。
例えば、第４および第５実施形態における延伸領域の構成は、他の実施形態において採用されてもよい。
また、第１および第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線および第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような２層などに限定されない。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７５】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００７６】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００７７】
【図１】図１は本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９は本発明の第２実施形態に係る半導体装置の断面図である。
【図１０】図１０は本発明の第３実施形態に係る半導体装置の断面図である。
【図１１】図１１は本発明の第４実施形態に係る半導体装置の断面図である。
【図１２】図１２は本発明の第４実施形態に係る半導体装置のノイズ遮蔽層のレイアウト図である。
【図１３】図１３は本発明の第５実施形態に係る半導体装置の断面図である。
【図１４】図１４（ａ）は本発明の第５実施形態に係るＳｉＰ形態の半導体装置の基板と第１半導体チップ間のノイズ遮蔽層のレイアウト図であり、図１４（ｂ）は第１半導体チップと第２半導体チップ間のノイズ遮蔽層のレイアウト図である。
【図１５】図１５（ａ）は本発明の第６実施形態に係る半導体装置の断面図であり、図１５（ｂ）および（ｃ）はノイズ遮蔽層の構成を示す模式的斜視図である。
【図１６】図１６は本発明の第７実施形態に係るＳｉＰ形態の半導体装置の断面図である。
【符号の説明】
【００７８】
１０…シリコン基板、１１…下地絶縁膜、１２…第１半導体チップ、１２ａ…半導体本体部分、１２ｂ…パッド、１２ｃ…保護層、１３…ダイアタッチフィルム、１４…第１絶縁層、１５…第１配線、１５ａ，１９ａ…バリアメタル層、１５ｂ，１９ｂ…銅層、１５ｃ，１５ｅ…導電性ポスト、１５ｄ…導電層、１６…第２半導体チップ、１６ａ…半導体本体部分、１６ｂ…パッド、１６ｃ…保護層、１７…ダイアタッチフィルム、１８第２絶縁層、１９…第２配線、２０…導電性ポスト、２１…バッファ層、２２…バンプ、ＳＤａ〜ＳＤｈ…ノイズ遮蔽層、Ｅ…延伸領域、Ｐ…パッド接続用の第１配線、Ｃｃ…導電部、Ｃｉ…絶縁部、Ｍ１…第１メッシュ状導電層、Ｍ２…第２メッシュ状導電層、Ｒ１，Ｒ２…レジスト膜
【図１】
2006216770.tif 000003
【図２】
2006216770.tif 000004
【図３】
2006216770.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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