(57)【要約】【課題】  半導体装置において、高融点金属シリサイドを形成しない第１の領域における高融点金属拡散防止膜の信頼性を向上し、高融点金属拡散を確実に防止して信頼性の向上を図る。【解決手段】  高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜２００が形成され、この上に高融点金属膜２０６が形成される。【選択図】        図５
2006216617.tif 000002
【特許請求の範囲】
【請求項１】
高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。
【請求項２】
前記高融点金属拡散防止膜が、窒素系の絶縁膜で形成されて成る
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜が形成されて成る
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
光電変換素子とＭＯＳトランジスタからなる画素を有する撮像領域と、周辺回路領域を有し、
前記撮像領域上に複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。
【請求項５】
電荷蓄積手段と、該電荷蓄積手段からの信号電荷の読出し手段を含む、第１の領域と、
ロジック回路を含む第２の領域とを有し、
前記第１の領域上に複数層構造の高融点金属拡散防止膜が形成されて成る
ことを特徴とする半導体装置。
【請求項６】
高融点金属シリサイドを形成しない第１の領域と、高融点金属シリサイドを形成する第２の領域とを混載した半導体装置の製造方法であって、
前記第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程と、
前記第１及び第２の領域上に高融点金属を形成して第２の領域にのみに高融点金属シリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記高融点金属拡散防止膜を、窒素系の絶縁膜で形成する
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＤＲＡＭセルやフォトダイオードによる光電変換素子を有する固体撮像装置のような、接合リークが問題となる素子を混載するＣＭＯＳロジック領域を含む半導体装置及びその製造方法に関する。特に、ＣＭＯＳロジック領域に高融点金属シリサイドを形成し、かつ接合リークが問題となる素子領域に高融点金属シリサイドを形成しないようにした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、固体撮像装置であるＣＭＯＳセンサにおいて、その撮像領域上に融点金属拡散防止膜を有して、撮像領域のＭＯＳトランジスタには高融点金属シリサイドを形成せずにソース／ドレイン領域を形成し、周辺回路のＣＭＯＳロジックのソース／ドレイン領域には高融点金属シリサイドを形成するようにしたＣＭＯＳセンサが提案されている(特許文献１参照)。
【０００３】
従来の高融点金属拡散防止膜は、図２９及び図３０に示すように、１回の成膜による１層構造のシリコン窒化（ＳｉＮ）膜１０１によって形成されていた。そして、図３１の模式図に示すように、シリコン基板１０２の高融点金属シリサイドを形成しない第１の領域上に、高融点金属拡散防止膜であるシリコン窒化膜１０１を形成し、この第１の領域と高融点金属シリサイドを形成する第２の領域とにわたって高融点金属の例えばコバルト（Ｃｏ）膜１０３を体積し、熱処理して第２の領域に高融点金属シリサイドを形成し、第１の領域には、シリコン窒化膜１により、コバルト膜１０１からのコバルトの拡散を阻止して高融点金属シリサイドを形成しないようにしていた。
【０００４】
また、図３２の模式図に示すように、シリコン基板１０２の高融点金属シリサイドを形成しない第１の領域上に、シリコン酸化（ＳｉＯ2）膜１０４４を介して高融点金属拡散防止膜であるシリコン窒化膜１０１を形成し、この第１の領域と高融点金属シリサイドを形成する第２の領域とにわたって高融点金属の例えばコバルト（Ｃｏ）膜１０３を堆積し、熱処理してコバルト膜１０３とシリコンとを反応させ第２の領域に高融点金属シリサイドを形成し、第１の領域には、シリコン窒化膜１０１により、コバルト膜１０１からのコバルトの拡散を阻止して高融点金属シリサイドを形成しないようにしていた。
【０００５】
特許文献１には、画素内のＭＯＳトランジスタをシリサイド化しないトランジスタで形成し、周辺回路のＣＭＯＳトランジスタをシリサイド化したトランジスタで形成したＭＯＳセンサが開示されている。
【特許文献１】国際公開第０３／０９６４２１号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えばＭＯＳセンサにおいて、Ｃｏシリサイドを形成しない固体撮像素子族領域が大きくなると、図３０、図３１に示すように、高融点金属拡散防止膜であるシリコン窒化膜１０１中に、Ｃｏが通過してしまうような欠陥、例えばピンホール１０５が、ある確立で発生し、このピンホール１０５を通してＣｏがシリコン基板１０２中に拡散(符合１０６参照)して、撮像領域に結晶欠陥が発生してしまう問題がある。
【０００７】
通常、図３２に示すように、シリコン窒化膜１０１とシリコン基板１０２の間にシリコン酸化膜１０４が挿入されるが、シリコン酸化膜１０４はＣｏの拡散防止能力が低いので、状況は図  と同様であり、やはりシリコン基板１０２中にＣ０が拡散（符合１０６参照）してしまう。
【０００８】
フォトダイオードにおいて、Ｃｏが入り込んで結晶欠陥が発生すると、このＣｏによる結晶欠陥が接合リークの原因となり、ノイズ源となる。すなわち、この結晶欠陥は白点として表われ画質劣化を来たす。したがって、このようなＣｏ拡散の防止が望まれている。
このようなＣｏ拡散による結晶欠陥は、ＤＲＡＭセルにおいても問題でありキャパシタでの電荷蓄積量の変動を来たし、メモリの信頼性を損なうことになる。
【０００９】
本発明は、上述の点に鑑み、高融点金属シリサイドを形成しない第１の領域における高融点金属拡散防止膜の信頼性を向上し、高融点金属拡散を確実に防止して信頼性の向上を図った半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、 高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。
【００１１】
好ましくは、高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成するように成す。
また、好ましくは、領域上に酸化膜を介して窒化系の絶縁膜からなる高融点金属拡散防止膜を形成するように成す。
【００１２】
本発明に係る半導体装置は、光電変換素子とＭＯＳトランジスタからなる画素を有する撮像領域と、周辺回路領域を有し、撮像領域上に複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。
【００１３】
本発明に係る半導体装置は、電荷蓄積手段と、この電荷蓄積手段からの信号電荷の読出し手段を含む第１の領域と、ロジック回路を含む第２の領域とを有し、第１の領域上に複数層構造の高融点金属拡散防止膜が形成されて成ることを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、高融点金属シリサイドを形成しない第１の領域と、高融点金属シリサイドを形成する第２の領域とを混載した半導体装置の製造方法であって、第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程と第１及び第２の領域上に高融点金属を形成して第２の領域にのみに高融点金属シリサイドを形成する工程とを有することを特徴とする。
【００１５】
好ましくは、高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成する。
また、好ましくは、第１の領域上に酸化膜を介して前記窒化系の絶縁膜からなる高融点金属拡散防止膜を形成する。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、高融点金属拡散防止膜を２層以上の複数層構造で形成すに発生する確率は可及的に０に近く、実質的に例えば全層を貫通するピンホールは発生しない。従って、高融点金属の拡散を確実に防止することができ、高融点金属シリサイドを形成したくない領域には、高融点シリサイドは形成されず、信頼性を向上した半導体装置を提供することができる。
【００１７】
高融点金属拡散防止膜をシリコン窒化膜、シリコン酸化窒化膜などの窒素系の絶縁膜で形成することにより、より確実に高融点金属の拡散防止を行うことができる。
半導体領域上に直接窒化系の絶縁膜を被着形成すると、半導体領域と絶縁膜間の界面において、界面準位が発生し易くなり特性上好ましくない。しかし、半導体領域上に酸化膜を介して窒化系の絶縁膜からなる高融点金属拡散防止膜を形成することにより、半導体領域と絶縁膜間の界面での界面準位の発生が抑制され、良好な特性の半導体装置が得られる。
【００１８】
本発明に係る半導体装置を例えば光電変換素子とＭＯＳトランジスタで単位画素を構成するＣＭＯＳ固体撮像装置、いわゆるＣＭＯＳセンサに適用した場合には、画素数を増大し、あるいは画素面積を」増大して、撮像領域を大きくしたとしても、高融点金属拡散に起因した結晶欠陥が光電変換領域であるフォトダイオード領域に形成されることがない。従って、白点発生を低減した高画質が得られるＣＭＯＳ固体撮像装置を提供することができる。
【００１９】
本発明に係る複数層構造の高融点金属拡散防止膜を備えることにより、ＣＭＯＳ固体撮像装置に適用した場合、そのフォトダイオード領域には、高融点金属シリサイドを有しないＭＯＳトランジスタのソース／ドレイン領域を形成し、かつ周辺回路を構成するＣＭＯＳロジックのソース／ドレイン領域には高融点金属シリサイドを形成することができる。
【００２０】
本発明の半導体装置を電荷蓄積手段と、この電荷蓄積手段からの信号電荷の読出し手段を含む例えばＤＲＡＭセルに適用した場合には、高融点金属シリサイドを形成しないＤＲＡＭセル側に複数層構造の高融点金属拡散防止膜を備えるのとにより、ＤＲＡＭセル中への高融点金属拡散が確実に防止することができる。従って、高融点金属拡散に起因した結晶欠陥の発生が抑制され、ＤＲＡＭセルにおけるキャパシタでの電荷蓄積量の変動を来たすことがなく、メモリの信頼性を向上することができる。
【００２１】
本発明に係る半導体装置の製造方法によれば、高融点金属シリサイドを形成しない第１の領域上に複数層構造の高融点金属拡散防止膜を形成する工程を有するので、その後に第１の領域及び高融点金属シリサイドを形成する第２の領域に高融点金属を形成して反応処理したときに、第１の領域では高融点金属の拡散が確実に阻止され、局所的な結晶欠陥が発生しな。従って、第１の領域に高融点金属シリサイドが形成されず、第２の領域に高融点金属シリサイドが形成された信頼性の高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態を説明する。
【００２３】
先ず、図１〜図３の模式図を用いて、本発明に係る高融点金属拡散防止膜の実施の形態を説明する。本実施の形態に係る高融点金属拡散防止膜２００は、複数層構造、本例では第１層の高融点金属拡散防止膜２０１と第２層の高融点金属拡散防止膜２０２を積層した２層構造の絶縁膜で形成されて成る。第１層及び第２層の高融点金属拡散防止膜２０１及び２０２には、ある確立で高融点金属、例えばコバルト（Ｃｏ）が通過してしまうような欠陥、例えばピンホール２０３，２０３′が形成されるが、各膜２０１，２０２でのピンホール２０３，２０３′が発生する位置は確率的に分散される、このため、両高融点金属拡散防止膜２０１，２０２が積層された状態では、平面方向で同じ位置にピンホール２０３，２０３′が形成される確率は可及的に０に近く、実質的に皆無になる。従って、２層構造の高融点金属拡散防止膜２００において、ピンホール２０３，２０３′が形成されたとしても、ピンホールが全膜厚を貫通することは無い。
【００２４】
各高融点金属拡散防止膜２０１，２０２としては、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜（好ましくは、窒素（Ｎ）リッチのシリコン酸窒化（ＳｉＯＮ）膜）などの窒化系の絶縁膜で形成することが望ましい。本例では両膜２０１，２０２共にシリコン窒化（ＳｉＮ）膜で形成している。成膜に際しては、第１層のシリコン窒化膜２０１を成膜した後、一旦成膜を中断し、再び第２層のシリコン窒化膜２０２を連続して成膜するようにして形成する。例えば、ＣＶＤ装置で第１層のシリコン窒化膜２０１を成膜した後、一旦ウェハをＣＶＤ装置から取り出し、再度ＣＶＤ装置に入れて連続して第２層のシリコン窒化膜２０２を成膜して２層構造の高融点金属拡散防止膜２００を形成する。
【００２５】
そして、本実施の形態においては、図４の模式図に示すように、半導体基板であるシリコン基板２０５の高融点金属シリサイドを形成しない第１の領域上に、上述の２層構造のシリコン窒化膜２０１，２０２からなる高融点金属拡散防止膜２００を形成し、第１の領域の高融点金属拡散防止膜２００上及び図示しないが高融点金属シリサイドを形成する第２の領域上にわたって高融点金属膜、本例ではＣｏ膜２０６を堆積する。その後、熱処理によりシリコン２０５とＣｏ膜２０６とを反応させて、第２の領域にＣｏシリサイドを形成する。この反応処理時において、第１の領域では、十分にＣｏ拡散防止能力を有する２層構造の高融点金属拡散防止膜２００が形成されているため、ＣｏＮＯシリコン基板２０５中への拡散が阻止され、高融点金属シリサイドが形成されることがない。
このように、シリコン窒化膜２０１とシリコン窒化膜２０２の積層膜２００が、十分なＣｏ拡散防止能力を有するので、シリコン基板２０５中にＣｏ拡散に起因した結晶欠陥は形成されない。
【００２６】
また、図５の模式図で示すように、２層構造の高融点金属拡散防止膜２００とシリコン基板２０５との間にシリコン酸化（ＳｉＯ２）膜２０７を挿入した構成においても、同様にシリコン基板２０５中へのＣｏ拡散を抑制することができる。同時にシリコン酸化膜２０７によりシリコン基板２０５と絶縁膜２０７との界面における界面準位の発生を抑制することができる。
【００２７】
次に、本発明の半導体装置をＣＭＯＳ固体撮像装置に適用した実施の形態について説明する。
図６は、本実施の形態に係るＣＭＯ固体撮像装置の概略構成を示す。本実施の形態に係る固体撮像素子１は、センサ部となる光電変換素子であるフォトダイオードと複数のＭＯＳトランジスタで構成された画素が複数個マトリックス状に配列されてなる撮像領域３と、この撮像領域３の周辺に形成されたＣＭＯＳロジック回路部４、５及びアナログ回路部６、７とを有して成る。画素２を構成するＭＯＳトランジスタは、その数が画素の構成に応じて異なるも、少なくともフォトダイオード駆動用ＭＯＳトランジスタ、即ちフォトダイオードの信号電荷を読み出すための読出し用ＭＯＳトランジスタ及びフォトダイオードの信号を出力するための信号出力用ＭＯＳトランジスタ等を有している。固体撮像装置１は、これら撮像領域３と周辺回路を構成するＣＭＯＳロジック回路部４、５及びアナログ回路部６、７を１チップとして構成する共通の半導体基板に混載して構成される。
【００２８】
図７及び図８は、図６のＣＭＯＳロジック回路部４と撮像領域３の１画素２に対応したＡーＡ線上の断面構造を示す。図７はＣＭＯＳロジック回路部４を示し、図８は１画素２の要部を示す。
本実施の形態のＣＭＯＳ型固体撮像装置１では、図７及び図８に示すように、第１導電型、本例ではｎ型の共通の半導体基板１１に素子分離領域１２が形成され、半導体基板１１の所要領域に撮像領域３を構成する画素２が形成され、半導体基板１１の他の所要領域にＣＭＯＳロジック回路部４が形成される。画素２側のＭＯＳトランジスタでは高融点金属シリサイド層を形成せず、ＣＭＯＳロジック回路部４側のＣＭＯＳトランジスタでは高融点金属シリサイド層を形成するように構成される。
【００２９】
ＣＭＯＳロジック回路部４は、図７に示すように、ｎ型半導体基板１１の深い位置に第１〜第４のＭＯＳトランジスタ形成領域１３〜１６にわたり第２導電型、したがってｐ型の半導体ウェル領域２０が形成され、第２導電型、したがってｐ型の不純物を導入したｐ型半導体ウェル領域２０が形成される。さらに第１及び第３のＭＯＳトランジスタ形成領域１３及び１５には、基板表面からｐ型半導体ウェル領域２０に達するｐ型半導体ウェル領域２１及び２３が形成される。また、第２及び第４のＭＯＳトランジスタ形成領域には、基板表面からｐ型半導体ウェル領域２０に達するｎ型半導体ウェル領域２２及び２４が形成される。
【００３０】
ｐ型半導体ウェル領域２１上及びｎ型半導体ウェル領域２２上にはゲート絶縁膜２８１を介して夫々例えば多結晶シリコン膜によるゲート電極３０１及び３０２が形成される。ｐ型半導体ウェル領域２１には、ゲート電極３０１を挟んでｎ− 領域３１１及びｎ+ 領域４２１からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ1 が形成される。ｎ半導体ウェル領域２２には、ゲート電極３０２を挟んでｐ− 領域３１２及びｐ+ 領域４２２からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ2 が形成される。このｎチャネルＭＯＳトランジスタＴｒ1 とｐチャネルＭＯＳトランジスタＴｒ2 でＣＭＯＳトランジスタが構成される。
【００３１】
ｐ型半導体ウェル領域２３上及びｎ型半導体ウェル領域２４上にはゲート絶縁膜２８２を介して夫々例えば多結晶シリコン膜によるゲート電極３０３及び３０４が形成される。ｐ型半導体ウェル領域２３には、ゲート電極３０３を挟んでｎ− 領域３１３及びｎ+ 領域４２３からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｎチャネルＭＯＳトランジスタＴｒ3 が形成される。ｎ半導体ウェル領域２４には、ゲート電極３０４を挟んでｐ− 領域３１４及びｐ+ 領域４２４からなるＬＤＤ構造のソース／ドレイン領域が形成され、ｐチャネルＭＯＳトランジスタＴｒ4 が形成される。このｎチャネルＭＯＳトランジスタＴｒ3 とｐチャネルＭＯＳトランジスタＴｒ4 でＣＭＯＳトランジスタが構成される。
【００３２】
そして、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４の側壁には、第１の絶縁膜３５、第２の絶縁膜３６及び第３の絶縁膜３８の３層構造のサイドウォール３９〔３５Ａ，３６Ａ，３８Ａ〕が形成される。第１及び第３の絶縁膜３５及び３８は例えばシリコン酸化膜（ＳｉＯ2膜）で形成し、第２の絶縁膜３６は例えばシリコン窒化膜で形成することができる。このシリコン窒化膜３６は、前述した２層構造の高融点金属拡散防止膜２００、すなわち第１層の高融点金属拡散防止膜２０１と第２層の高融点金属拡散防止膜２０２の積層シリコン窒化膜で形成される。
【００３３】
ソース／ドレイン領域を構成するｎ− 領域３１１、３１３、ｐ− 領域３１２、３１４は、ゲート電極３０１〜３０４をマスクにセルファラインで形成される。ｎ+ 領域４２１、４２３、ｐ+ 領域４２２、４２４は、３層構造の絶縁膜３５、３６、３８によるサイドウォール３９及びゲート電極３０１〜３０４をマスクにセフファラインで形成される。
【００３４】
そして、各ＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４の表面及びソース／ドレイン領域の高不純物濃度領域であるｎ+ 領域４２１、４２３、ｐ+ 領域４２２、４２４の表面には、高融点金属シリサイド層４４、本例ではＣｏシリサイドが形成される。ＣＭＯＳロジック回路部５側においても、同様に構成される。なお、本例のＣＭＯＳロジック回路部４、５では、２系統の電源が接続される。例えばｎチャネルＭＯＳトランジスタＴｒ1 及びｐチャネルＭＯＳトランジスタＴｒ2 からなるＣＭＯＳトランジスタと、ｎチャネルＭＯＳトランジスタＴｒ3 及びｐチャネルＭＯＳトランジスタＴｒ4 からなるＣＭＯＳトランジスタとの電源電圧が異なっている。
【００３５】
画素２は、図８に示すように、ｎ型半導体基板１１の深い位置にセンサ部形成領域１７とＭＯＳトランジスタ形成領域１８にわたりｐ型の不純物を導入したｐ型半導体ウェル領域２５が形成される。さらにＭＯＳトランジスタ形成領域１８には、表面からｐ型半導体ウェル領域２５に達する２段重ねのｐ型半導体ウェル領域２６及び２７が形成される。
【００３６】
ｐ型半導体ウェル領域２５、２６、２７で囲われたセンサ部形成領域１７には、そのｎ型半導体領域１１Ａの表面側に、領域１１Ａより不純物濃度の高いｎ型半導体領域３１５が形成される。ｎ型半導体領域１１Ａは、半導体基板１１の深い位置にイオン注入で形成されたｐ型半導体領域２５で分離された半導体基板１１の一部である。基板表面にはｎ型半導体領域１１Ａに接するように接合リーク電流の低減を目的とした不純物濃度の高いｐ+ 半導体領域４２５が形成される。ｐ型半導体ウェル領域２５、ｎ型半導体領域１１Ａ、２５及びｐ+ 半導体領域４２５によってフォトダイオードのセンサ部４５、即ちＨＡＤセンサが形成される。
【００３７】
一方、ＭＯＳトランジスタ形成領域１８には、ゲート絶縁膜１９を介して例えば多結晶シリコン膜によるゲート電極３０５、３０６、３０７が形成され、各ゲート電極を挟んでｎ− 領域３１５とｎ+ 領域４２５からなるＬＤＤ構造のソース／ドレイン領域、ｎ− 領域３１６とｎ+ 領域４２６からなるＬＤＤ構造のソース／ドレイン領域、ｎ− 領域３１７とｎ+ 領域４２７からなるＬＤＤ構造のソース／ドレイン領域が形成され、複数のｎチャネルＭＯＳトランジスタ、例えばセンサ部４５の信号電荷を読み出すための読出し用ＭＯＳトランジスタＴｒ5、信号を出力するための信号出力用ＭＯＳトランジスタＴｒ6 ，Ｔｒ7 が形成される。
【００３８】
そして、画素２の領域では、センサ部４５上及びＭＯＳトランジスタＴｒ5 ，Ｔｒ6 ，Ｔｒ7 のゲート電極３０５〜３０７上、ソース／ドレイン領域上を被覆するように第１の絶縁膜３５及び第２の絶縁膜３６が堆積され、各ゲート電極３０５〜３０７の側壁に第３の絶縁膜３８によるサイドウォール部３８Ａが形成される。
【００３９】
本実施の形態では、特に、第２の絶縁膜３６が前述の図１〜図３に示し例えば２層構造の高融点金属拡散防止膜２００により形成される。すなわち、第２の絶縁膜３６は、第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２の積層絶縁膜で形成される。
【００４０】
ソース／ドレイン領域を構成するｎ− 領域３１６、３１７はゲート電極３０５〜３０７をマスクにセルファラインで形成される。ｎ+ 領域４２６、４２７は３層構造の絶縁膜３５、３６、３８によるサイドウォール４０及びゲート電極３０５〜３０７をマスクにセルファラインで形成される。このとき、ソース／ドレイン領域のｎ+ 領域４２６、４２７上には第１及び第２の絶縁膜３５、３６が形成されているが、絶縁膜３５、３６の膜厚とイオン注入時の加速エネルギー（打ち込みエネルギー）を最適化することにより、絶縁膜３５、３６の下にもｎ+ 領域４２６、４２７を形成するこが可能である。
【００４１】
また、上記したようにゲー電極３０５〜３０７の側壁には３層構造のサイドウォール４０が形成されるので、図７のＣＭＯＳロジック回路部４のＭＯＳトランジスタＴｒ〜Ｔｒ4 と同様なＬＤＤ構造のソース／ドレイ領域を形成することができる。ＭＯＳトランジスタＴｒ5 〜Ｔｒ7 では、ゲー電極３０５〜３０７上及びｎ+ 領域４２６、４２７上に高融点金属シリサイド層が形成されない。
【００４２】
本実施の形態に係るＣＭＯＳ型固体撮像素子１によれば、第１、第２及び第３の絶縁膜３５、３６及び３８による３層構造のサイドウォール３９、４０を用いることにより、ＣＭＯＳロジック回路部４側ではＣＭＯＳトランジスタＴｒ1 〜Ｔｒ4 のゲート電極３０１〜３０４及びＬＤＤ構造のソース／ドレイン領域の高不純物濃度領域（ｎ+ 領域、ｐ+ 領域）４２１〜４２４の表面に高融点金属シリサイド層４、すなわちＣｏシリサイドを形成することができる。
【００４３】
一方、画素２側では第２の絶縁膜３６、すなわち第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２が積層された２層構造の高融点金属拡散防止膜２００が形成されているので、フォトダイオード中、ＭＯＳトランジスタＴｒ５〜Ｔｒ７のソース／ドレイン領域中へのＣｏ拡散が防止され、Ｃｏ拡散に起因した結晶欠陥の発生を抑制することができる。同時に、ＭＯＳトランジスタＴｒ５〜Ｔｒ７では、高融点金属シリサイド層、すなわちＣｏシリサイドが形成されない。
【００４４】
さらに、画素２側のＭＯＳトランジスタＴｒ5 〜Ｔｒ7 においても、ＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタを構成することができる。
【００４５】
ＣＭＯＳロジック回路部４、５においては、高融点金属シリサイド層４４を有するので、素子の微細化と共に、寄生抵抗の低減が図られ、高速動作、消費電力低減を可能にする
【００４６】
一方、画素２においては、高融点金属シリサイド層を有さず、かつ各高融点金属拡散防止膜とる第１層及び第２層のシリコン窒化膜に２０１，２０２に、ある確率で欠陥となる例えばピンホール２０３，２０３′が発生したとしても、高融点金属拡散防止膜２００で構成されて第２の絶縁膜３６の全体では貫通するピンホールないので、フォトダイオード及びＭＯＳトランジスタにおけるＣｏ拡散に起因する結晶欠陥の発生が抑制され、ノイズ成分、白点となる接合リークが抑制される。特に、画素数の増大、画素面積の増大などで撮像領域３が大きくなった場合でも、Ｃｏ拡散に起因した結晶欠陥をフォトダイオードに形成されることがない。従って、ＣＯＭＳ固体撮像装置の信頼性を向上することができる。
【００４７】
また、センサ部表面が第１、第２の絶縁膜３５、３６で保護されるので、サイドウォール形成時のプラズマダメージ、コンタミネーション等による欠陥生成も抑制される。
従って、共にＬＤＤ構造のソース／ドレイン領域を有するＭＯＳトランジスタであって、一方が高融点金属シリサイド層が形成されたＣＭＯＳトランジスタからなるＣＭＯＳロジック回路部と、他方の高融点金属シリサイド層が形成されないＭＯＳトランジスタを有する撮像領域とを同一の半導体チップに作り込むことができる。
【００４８】
次に、本実施の形態に係る固体撮像装置１の製造方法の一実施の形態を説明する。
図９〜図１８は高融点金属シリサイド層を形成するＣＭＯＳロジック回路部４側の製造工程を示し、図１９〜図２８は高融点金属シリサイド層を形成しない１画素２側の製造工程を示す。図９〜図１８の工程と図１９〜図２８の工程とは、互いに工程が対応している。
【００４９】
先ず、図９及び図１９に示すように、第１導電型、本例ではｎ型の共通のシリコン半導体基板１１を設け、この半導体基板１１に素子分離領域１２を形成する。この素子分離領域１２は、半導体基板１１の表面に形成した例えばシリコン窒化膜（ＳｉＮ膜）によるマスクを介して素子分離領域に対応する部分に溝を形成し、溝内壁を熱酸化膜で被覆した後、溝内をシリコン酸化膜（例えばＣＶＤーＳｉＯ2 膜）で埋め込み、その後シリコン窒化膜を除去して形成される。
【００５０】
ＣＭＯＳロジック回路部４では、第１のＭＯＳトランジスタ形成領域１３、第２のＭＯＳトランジスタ形成領域１４、第３のＭＯＳトランジスタ領域１５及び第４のＭＯＳトランジスタ領域１６を形成するように素子分離領域１２が形成される（図９参照）。画素２では、センサ部（フォトダイオード）形成領域１７及びＭＯＳトランジスタ形成領域１８を形成するように素子分離領域１２が形成される（図１９参照）。
【００５１】
次に、図１０及び図２０に示すように、半導体基板１１上にイオン注入用の絶縁膜、例えばスクリーン酸化膜（ＳｉＯ2 膜）１９を形成し、所要の不純物をイオン注入法により導入し、所要の導電型の半導体ウェル領域を形成する。半導体ウェル領域は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域１３〜１８にて打ち分けて形成することができる。
【００５２】
ＣＭＯＳロジック回路部４側では、例えば各ＭＯＳトランジスタ形成領域１３〜１６の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２０を形成する。さらに基板表面からｐ型半導体ウェル領域２０に達するように、第１及び第３のＭＯＳトランジスタ形成領域１３及び１５ではｐ型半導体ウェル領域２１及び２３を形成し、第２及
【００５３】
なお、ｐ型半導体ウェル領域２０は、１回のイオン注入工程で第１〜第４のＭＯＳトランジスタ領域１３〜１６に対して同時に形成しても良く、あるいは各ｐ型、ｎ型の半導体ウェル領域２１、２２、２３、２４に対して個別的に形成するようにしても良い。後者の場合は、半導体ウェル領域２１、２２、２３、２４のイオン注入用マスクを兼用することができ、イオン注入用マスクを１枚節減できる（図１０参照）。
【００５４】
画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８の深い位置に第２導電型であるｐ型であって同じ不純物濃度のｐ型半導体ウェル領域２５を形成する。さらに、ＭＯＳトランジスタ形成領域１８側及びセンサ部形成領域１７を分離する部分に深さ方向にｐ型半導体ウェル領域２６、２７を形成する。センサ部形成領域１７ではｐ型ウェル領域２５、２６及び２７で囲まれたｎ型半導体基板１１によるｎ型半導体ウェル領域１１Ａが形成される（図２０参照）。
【００５５】
次に、図１１及び図２１に示すように、ＣＭＯＳロジック回路部４及び画素２の各領域１３〜１８上に所要の膜厚のゲート絶縁膜２８〔２８１、２８２、２８３〕を形成し、このゲート絶縁膜２８上にゲート電極材料膜２９を形成する。ゲート絶縁膜２８としては、例えばシリコン酸化膜（ＳｉＯ2 膜）を用いる。ゲート電極材料膜２９としては、例えば多結晶シリコン膜を用いる。
【００５６】
ＣＭＯＳロジック回路部４側では、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４上に同じ所要膜厚ｔ1のゲート絶縁膜２８１を形成し、第３及び第４のＭＯＳトランジスタ形成領域１５及び１６上に同じ所要膜厚ｔ2のゲート絶縁膜２８２を形成する（図１１照）。画素２側では、センサ部形成領域１７及びＭＯＳトランジスタ形成領域１８上に同じ所要膜厚ｔ3のゲート絶縁膜２８３を形成する（図２１参照）。
【００５７】
次に、図１及び図２２に示すように、ゲート電極材料膜２９を例えばフォトレジスト法、及びエッチング法、例えばドライエッチング法を用いてパターニングし、ゲート電極３０〔３０１、３０２、３０３、３０４、３０５、３０６、３０７〕を形成する。ＣＭＯＳロジック回路部４側では、第１のＭＯＳトランジスタ形成領域１３に対応する位置にゲート電極３０１、第２のＭＯＳトランジスタ形成領域１４に対応する位置にゲート電極３０２、第３のＭＯＳトランジスタ形成領域１５に対応する位置にゲート電極３０３、第４のＭＯＳトランジスタ形成領域１６に対応する位置にゲート電極３０４を夫々形成する。本例では特性設計の関係で、第１及び第２のＭＯＳトランジスタ形成領域１３及び１４のゲート電極３０１及び３０２のゲート長を、第３及び第４のＭＯＳトランジスタ形成領域のゲート電極３０３及び３０４のゲート長さより大に設定している（図１２参照）。画素２側では、ＭＯＳトランジスタ形成領域１８に対応する位置にゲート電極３０５、３０６及び３０７を形成する（図２２参照）。
【００５８】
次に、図１３及び図２３に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域に夫々素子分離領域１２及びゲート電極３０〔３０１〜３０７〕をマスクにして、所要の不純物をイオン注入法により導入し、所要の導電型の不純物導入領域３１〔３１１、３１２、３１３、３１４、３１５、３１６、３１７〕を形成する。不純物導入領域３１は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。
【００５９】
ＣＭＯＳロジック回路部４側では、第１及び第３のｐ型半導体ウェル領域２１及び２３に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ− 領域３１１、３１３を形成し、第２及び第４のｎ型半導体ウェル領域２２及び２４に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｐ− 領域３１２、３１４を形成する（第１３参照）。画素２側では、センサ部形成領域１７のｎ領域（ｎ型半導体基板１１の一部に対応する）１１Ａに不純物導入領域、即ちフォトダイオードを構成するｎ型半導体領域３１５を形成する。また、ｐ型半導体ウェル領域２７に不純物導入領域、即ちＬＤＤ構造を構成する低不純物濃度のｎ− 領域３１６、３１７を形成する（図２３参照）。
【００６０】
次に、図１４及び図２４に示すように、半導体基板１１上にゲート電極３０〔３０１〜３０７〕を含む全面に、夫々所要膜厚ｔ5 、ｔ6 の第１の絶縁膜３５及び第２の絶縁膜３６を順次形成する。第１の絶縁膜３５には例えばシリコン酸化膜（ＳｉＯ2膜）を用いることができる。第２の絶縁膜３６は、前述した２層構造の高融点金属拡散防止膜２００により形成する。すなわち、本例では第１層のシリコン窒化膜２０１と第２層のシリコン窒化膜２０２の積層膜である。このシリコン窒化膜３６は、シリコン酸化膜とエッチングレートの異なる絶縁膜である。
【００６１】
次に、図１５及び図２５に示すように、画素２側の第２の絶縁膜３６上に選択的にフォトレジストマスク３７を形成し、この状態でＣＭＯＳロジック回路部４側の第１及び第２の絶縁膜３５及び３６を、エッチバック法を用いてエッチングし、各ゲート電極３０１〜３０４の側壁にのみ第１の絶縁膜３５と第２の絶縁膜３６によるサイドウォール部３５Ａと３６Ａを形成する（図１５参照）。画素２側の領域では、第１及び第２の絶縁膜３５及び３６はフォトレジストマスク３７により保護され、エッチング除去されずに残る。（図２５参照）。
【００６２】
次に、図１６及び図２６に示すように、画素２側のフォトレジストマスク３７を除去する。次いで、ＣＭＯＳロジック回路部４側及び画素２側の半導体基板上の全面に所要膜厚ｔ6 （図示せず）の第３の絶縁膜３８を形成する。第３の絶縁膜３８には、第２の絶縁膜３６とエッチングレートの異なる膜、例えばシリコン酸化膜（ＳｉＯ2膜）を用いることができる。この第３の絶縁膜３８を、エッチバック法を用いてエッチングし、ＣＭＯＳロジック回路部４側及び画素２側の各ゲート電極３０１〜３０７の側壁にサイドウォール部３８Ａを形成する。
【００６３】
これによって、ＣＭＯＳロジック回路部４側の各ゲート電極３０１〜３０４の側壁には、第１、第２及び第３の絶縁膜３５Ａ，３６Ａ及び３８Ａによる３層構造のサイドウォール３９が形成される（図１６参照）。また、画素２側では第２の絶縁膜３６がエッチングストッパとなって第３の絶縁膜３８のみがエッチバックされ、第１及び第２の絶縁膜３５及び３６は除去されない。従って、ゲート電極３０５〜３０７の側壁には、第１、第２及び第３の絶縁膜３５，３６及び３８Ａによる３層構造のサイドウォール４０が形成される（図２６参照）。
【００６４】
次に、図１７及び図２７に示すように、ＣＭＯＳロジック回路部４側及び画素２側の領域において、ゲート電極３０１〜３０７及びサイドウォール３９、４０をマスクとして所要の不純物をイオン注入法により導入して、ソース／ドレイン領域、ＨＡＤ（ホール・アキミュレーション・ダイオード）となる所要の導電型の不純物導入領域４２〔４２１、４２２、４２３、４２４、４２５、４２６、４２７〕を形成する。不純物導入領域４２は、フォトレジスト法を用いて注入する不純物及び注入条件（打ち込みエネルギー、不純物濃度等）を各領域にて打ち分けて形成することができる。
【００６５】
ＣＭＯＳロジック回路部４側では、ｐ型半導体ウェル領域２１及び２３に高不純物濃度のｐ+ ソース／ドレイン領域４２１及び４２３を形成し、ｎ型半導体ウェル領域２２及び２４に高不純物濃度のｎ+ ソース／ドレイン領域４２２及び４２４を形成する。ｐ− 領域３１１とｐ+ 領域４２１、ｐ− 領域３１３とｐ+ 領域４２３のより夫々ＬＤＤ構造のｐ型ソース／ドレイン領域が形成される。ｎ− 領域３１２とｎ+ 領域４２２、ｎ− 領域３１４とｎ+ 領域４２４のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図１７参照）。
【００６６】
画素２側では、センサ部形成領域１７の表面に接合リーク電流の更なる低減を目的として、埋め込みフォトダイオード、いわゆるＨＡＤ（ホール・アキミュレーション・ダイオード）センサを形成するための高濃度不純物導入領域であるｐ+ 半導体領域（ホール蓄積領域）４２５を形成する。また、ＭＯＳトランジスタ形成領域１８に高不純物濃度のｎ+ ソース／ドレイン領域４２６、４２７を形成する。ｎ− 領域３１６とｎ+ 領域４２６、ｎ− 領域３１７とｎ+ 領域４２７のより夫々ＬＤＤ構造のｎ型ソース／ドレイン領域が形成される（図２７参照）。
【００６７】
画素２側のＭＯＳトランジスタ形成領域１８では、表面に第１の絶縁膜３５及び第２の絶縁膜３６が形成されているが、高不純物濃度のソース／ドレイン領域を形成するためのイオン注入エネルギーを所要のイオン注入エネルギーに設定することで、ｎ+ ソース／ドレイン領域４２６、４２７を形成することができる。
【００６８】
次に、図１８及び図２８に示すように、サリサイド法により、ＣＭＯＳロジック回路部４側の多結晶シリコンからなるゲート電極３０１〜３０４上とｎ+ 、ｐ+ ソース／ドレイン領域４２１〜４２４上に高融点金属シリサイド層４４を形成する。即ち、ＣＭＯＳロジック回路部４側及び画素２側の全面上に高融点金属膜を被着形成する。次いで、合金化処理して未反応の高融点金属を除去することにより、ＣＭＯＳロジック回路部４側のゲート電極３０１〜３０４の表面及びソース／ドレイン領域４２１〜４２４の表面に高融点金属シリサイド層４４が形成される。
【００６９】
一方、画素２側は２層構造の高融点金属拡散膜２００による第２の絶縁膜３６が形成されているので、高融点金属シリサイド層４４は形成されない。また、高融点金属が局所的にシリコン領域中に拡散することが防止され、高融点金属拡散に起因した結晶欠陥の発生が抑制される。
【００７０】
高融点金属としては、Ｃｏ以外に，例えばＴｉ，Ｍｏ，Ｎｉ，Ｗなどを使用することができる。本例ではＣｏシリサイド層を形成している。
【００７１】
ＣＭＯＳロジック回路部４側では、第１のｐ型半導体ウェル領域２１に形成されたｎチャネルＭＯＳトランジスタＴｒ1 と第２のｎ型半導体ウェル領域２２に形成されたｐチャネルＭＯＳトランジスタＴｒ2 により、ＣＭＯＳトランジスタが形成され、第３のｐ型半導体ウェル領域２３に形成されたｎチャネルＭＯＳトランジスタＴｒ3 と第４のｎ型半導体ウェル領域２４に形成されたｐチャネルＭＯＳトランジスタＴｒ4 により、ＣＭＯＳトランジスタが形成される。
【００７２】
画素２側では、センサ部４５が形成される。本例では、センサ部４５がｐ+ 半導体領域４２５とｎ型半導体領域３１５及びｎ型半導体ウェル領域１１Ａとｐ型半導体ウェル領域５によってＨＡＤセンサとして構成される。
【００７３】
以降は従来のＣＭＯＳ型固体撮像素子の技術を用いて、配線工程、オンチップレンズ形成工程、カラーフィルタ形成工程を行う。上述の工程により、ＣＭＯＳロジック回路部４側にのみ高融点金属シリサイド層４４を有するＣＭＯＳトランジスタが形成され、画素２側には高融点金属シリサイド層４４が形成れない、目的のＣＭＯＳ型固体撮像素子１を得る。
【００７４】
なお、上例では共通の半導体基板１１をｎ型半導体基板を用いたが、その他、半導体デバイスによってｐ型の共通の半導体基板１１を用いることもできる。また、各半導体領域も上例とは逆の導電型で形成することもできる。
【００７５】
また、上例ではＣＭＯＳロジック回路部４のｐチャネルＭＯＳトランジスタＴｒ2 としては、ソース／ドレイン領域をＬＤＤ構造としたが、その他、ソース／ドレイン領域をＬＤＤ構造とせず、すなわちｐ- 領域３１２を省略した形とすることもできる。
【００７６】
上述の実施の形態では、ＣＭＯＳ固体撮像装置に適用した場合であるが、本発明はこのようなＣＭＯＳ固体撮像装置に限定されない。例えば図示しないが、本発明は、１メモリセルがＭＯＳトランジスタと容量からなるＤＲＡＭセルと、このＤＲＡＭセルの周辺のＣＭＯＳロジック回路部及びアナログ回路部とが混載して成る半導体装置、いわゆるＤＲＡＭ混載ロジック半導体集積回路（ＬＳＩ）にも適用できる。この場合、ＤＲＡＭセル側のＭＯＳトランジスタには高融点金属シリサイドを形成せず、ＣＭＯＳロジック回路部側のＣＭＯＳトランジスタに高融点金属シリサイドを形成するようにしている。このＤＲＡＭ混載ロジックＬＳＩにおいても、信頼性の向上、高性能化が図れる。
【００７７】
さらに、高融点金属シリサイド層を作り分ける領域も、上例に限定されない。例えば、ロジック回路のうちＩ／Ｏセルのような静電破壊に対して保護トランジスタ、保護ダイオードを形成する領域には、高融点金属シリサイド層を形成しなくてもよい。すなわち、この場合のロジック回路は、本発明の高融点金属シリサイド層を形成しない領域の範疇に入る。
【００７８】
さらに、本発明は、高融点金属シリサイド層の形成領域を半導体チップ中で作り分ける各種のデバイスに広く適用することが可能である。
従って、本発明は、このような各種デバイスを搭載した各種の電子機器に適用することが可能である。本発明によって小型、高性能化を促進できる。特に、携帯電話などの移動体通信端末に適用することで、極めて大きい効果を得ることが可能である。このような電子機器も本発明の範囲に含まれるものである。  
【図面の簡単な説明】
【００７９】
【図１】本発明に係る高融点金属拡散防止膜の模式的な分解斜視図である。
【図２】本発明に係る高融点金属拡散防止膜の模式的な斜視図である。
【図３】本発明に係る高融点金属拡散防止膜の模式的な側面図である。
【図４】本発明に係る半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した一実施の形態の工程途中の側面図である。
【図５】本発明に係る半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した他の実施の形態の工程途中の側面図である。
【図６】本発明に係る半導体装置をＣＭＯＳ固体撮像装置に適用した実施の形態を示す概略構成図である。
【図７】図６のＣＭＯＳ固体撮像装置のＡ−Ａ線上のＣＭＯＳロジック回路部の断面図である。
【図８】図６のＣＭＯＳ固体撮像装置のＡ−Ａ線上の画素部の断面図である。
【図９】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その１）である。
【図１０】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その２）である。
【図１１】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その３）である。
【図１２】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その４）である。
【図１３】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その５）である。
【図１４】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その６）である。
【図１５】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その７）である。
【図１６】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その８）である。
【図１７】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その９）である。
【図１８】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示すＣＭＯＳロジック回路部の製造工程図（その１０）である。
【図１９】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その１）である。
【図２０】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その２）である。
【図２１】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その３）である。
【図２２】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その４）である。
【図２３】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その５）である。
【図２４】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その６）である。
【図２５】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その７）である。
【図２６】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その８）である。
【図２７】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その９）である。
【図２８】ＣＭＯＳ固体撮像装置の製造方法の実施の形態を示す画素部の製造工程図（その１０）である。
【図２９】従来例に係る高融点金属拡散防止膜の模式的な斜視図である。
【図３０】従来例に係る高融点金属拡散防止膜の模式的な側面図である。
【図３１】従来の半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した一例の工程途中の側面図である。
【図３２】従来の半導体装置の高融点金属シリサイドを形成しない領域部を模式的に示した他の例の工程途中の側面図である。
【符号の説明】
【００８０】
２００・・高融点金属拡散防止膜、２０１・・第1層の高融点金属拡散防止膜（シリコン窒化膜）、２０２・・第２層の高融点金属拡散防止膜（シリコン窒化膜）、２０３，２０３′・・ピンホール、２０５・・シリコン基板、２０６・・高融点金属、２０７・・シリコン酸化膜、１・・ＣＭＯＳ固体撮像装置、２・・画素、３・・撮像領域、４，５・・ＣＭＯＳロジック回路部、６，７・・アナログ回路部、３５・・第１の絶縁膜（シリコン酸化膜）、３６・・第２の絶縁膜（高融点金属拡散防止膜２００に相当：シリコン窒化膜）、３７・・第３の絶縁膜（シリコン酸化膜）
【図１】
2006216617.tif 000003
【図２】
2006216617.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006216617.tif 000009
【図８】
2006216617.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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