(57)【要約】      （修正有）【課題】高ｋゲート絶縁膜上のドープされたシリコンゲート間に短絡をもたらす欠陥、トラッピングを回避する、前記高ｋゲート絶縁膜および前記高ｋゲート絶縁膜上のシリコンオキサイド膜の製造法を提供する。【解決手段】原子層堆積プロセスを用いて基板上に高ｋゲート絶縁材料を堆積することを包含する、半導体基板上に集積回路構造を形成するための方法。シリコンオキサイドキャッピング層は、高速熱化学蒸着プロセスにおいてゲート絶縁材料上に堆積される。ゲート電極は、シリコンオキサイドキャッピング層上に形成される。【選択図】図８
2006310801.tif 000002
【特許請求の範囲】
【請求項１】
原子層堆積プロセスを用いて、半導体基板上にゲート絶縁膜を堆積すること（ここで、ゲート絶縁膜は、高ｋ材料を含有する）；
ケイ素供給源ガス及び酸素供給源ガスとしてそれぞれＳｉＨ４及びＮ２Ｏを用いて、高速熱化学蒸着プロセスにおいて、ゲート絶縁材料上にシリコンオキサイド層を堆積すること；及び
シリコンオキサイド層上にゲート電極を形成すること、
を包含する、半導体基板上に集積回路構造を形成するための方法。
【請求項２】
ＳｉＨ４がシリコンオキサイド層の堆積のためのケイ素供給源ガスとして使用される、請求項１に記載の方法。
【請求項３】
Ｎ２Ｏがシリコンオキサイド層の堆積のための酸素供給源ガスとして使用される、請求項１に記載の方法。
【請求項４】
シリコンオキサイド層がＳｉＯ２を含有する、請求項１に記載の方法。
【請求項５】
シリコンオキサイド層がＳｉＯＮを含有する、請求項１に記載の方法。
【請求項６】
シリコンオキサイド層が約５Åｍｉｎ−１と約２５Åｍｉｎ−１の間の速度で堆積される、請求項１に記載の方法。
【請求項７】
シリコンオキサイド層が約５００℃と約８００℃の間の温度で堆積される、請求項１に記載の方法。
【請求項８】
シリコンオキサイド層が約６００℃と約７００℃の間の温度で堆積される、請求項１に記載の方法。
【請求項９】
半導体基板上に低インターフェイス層を成長させることをさらに包含する（低インターフェイス層は、半導体基板とゲート絶縁膜との間のインターフェイスを形成するよう配置される）、請求項１に記載の方法。
【請求項１０】
低インターフェイス層がシリコンオキサイドを含有する、請求項９に記載の方法。
【請求項１１】
シリコンオキサイド層が約０．３ｎｍと約２．０ｎｍの間の厚さを有する、請求項１に記載の方法。
【請求項１２】
ゲート絶縁膜がＨｆＯ２を含有する、請求項１に記載の方法。
【請求項１３】
ゲート絶縁膜が金属酸化物を含有する、請求項１に記載の方法。
【請求項１４】
ゲート絶縁膜が約７より大きい誘電率を有する材料を含有する、請求項１に記載の方法。
【請求項１５】
ゲート電極が多結晶シリコンを含有する、請求項１に記載の方法。
【請求項１６】
高ｋ材料を提供すること；
高速熱化学蒸着プロセスにおいて高ｋ材料上にシリコンオキサイドを堆積すること；及び、
シリコンオキサイド上に電極を形成すること、
を包含する、集積回路を製造する方法。
【請求項１７】
高ｋ材料がＡＬＤプロセスを用いて形成される、請求項１６に記載の方法。
【請求項１８】
電極がトランジスタ構造のゲート電極である、請求項１６に記載の方法。
【請求項１９】
電極がキャパシタ構造の電極である、請求項１６に記載の方法。
【請求項２０】
シリコンオキサイド層が約５Åｍｉｎ−１と約２５Åｍｉｎ−１の間の速度で堆積される、請求項１６に記載の方法。
【請求項２１】
シリコンオキサイド層が約５００℃と約８００℃の間の温度で堆積される、請求項１６に記載の方法。
【請求項２２】
高ｋ材料を提供する前に、半導体基板上にインターフェイス層を形成することをさらに包含する、請求項１６に記載の方法。
【請求項２３】
高ｋ材料を提供する前に、半導体基板上にインターフェイス層を成長させることをさらに包含する（ここで、インターフェイス層はシリコンオキサイドを含有する）請求項１６に記載の方法。
【請求項２４】
シリコンオキサイドの堆積において、ケイ素供給源及び酸素供給源としてそれぞれＳｉＨ４及びＮ２Ｏが使用される、請求項１６に記載の方法。
【請求項２５】
シリコンオキサイドが約０．３ｎｍと約２．０ｎｍの間の厚さに堆積される、請求項１６に記載の方法。
【請求項２６】
シリコンオキサイドが約１８０秒よりも短い間で堆積される、請求項１６に記載の方法。
【請求項２７】
シリコンオキサイドが約６０秒よりも短い間で堆積される、請求項１６に記載の方法。
【請求項２８】
シリコンオキサイドが約１０秒と約１３５秒の間で堆積される、請求項１６に記載の方法。
【請求項２９】
高ｋ材料が金属酸化物を含有する，請求項１６に記載の方法。
【請求項３０】
高ｋ材料が約７より大きい誘電率を有する材料を含有する、請求項１６に記載の方法。
【請求項３１】
高ｋ材料が約１０より大きい誘電率を有する材料を含有する、請求項１６に記載の方法。
【請求項３２】
電極が多結晶シリコンを含有する、請求項１６に記載の方法。
【請求項３３】
半導体基板；
半導体基板上に配置されたゲート絶縁材料（該ゲート絶縁材料は、約７より大きい誘電率を有する）；
ゲート絶縁材料上に配置されたシリコンオキサイドキャッピング層(silicon oxide capping layer)
該キャッピング層上に形成されたゲート電極、
を備える、薄膜トランジスタ装置。
【請求項３４】
キャッピング層が約０．３ｎｍと約２．０ｎｍの間の厚さを有する、請求項３３に記載の装置。
【請求項３５】
キャッピング層が約０．３ｎｍと約１．２ｎｍの間の厚さを有する、請求項３３に記載の装置。
【請求項３６】
ゲート絶縁材料が半導体基板と直接接触する、請求項３３に記載の装置。
【請求項３７】
ゲート電極が多結晶シリコンゲルマニウムを含有する、請求項３３に記載の装置。
【請求項３８】
半導体基板とゲート絶縁材料との間に配置される低インターフェイス層をさらに備える、請求項３３に記載の装置。
【請求項３９】
低インターフェイス層が、シリコンオキサイド及びシリコンオキシナイトライドからなる群より選択される、請求項３８に記載の装置。
【請求項４０】
低インターフェイス層が、約０．３ｎｍと約１．２ｎｍの間の厚さを有する、請求項３８に記載の装置。
【請求項４１】
ゲート絶縁材料が金属酸化物を含有する、請求項３３に記載の装置。
【請求項４２】
ゲート絶縁材料が約１０より大きい誘電率を有する材料を含有する、請求項３３に記載の装置。
【請求項４３】
ゲート絶縁材料が、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、バリウムストロンチウムチタネート、ストロンチウムビスマスタンタレート、及び、ランタニド酸化物からなる群より選択される、請求項３３に記載の装置。
【請求項４４】
第一サイド（ｆｉｒｓｔ  ｓｉｄｅ）、及び、該第一サイドと反対側の第二サイド（ｓｅｃｏｎｄ  ｓｉｄｅ）を有する高ｋ材料の層；
高ｋ層の第一サイドと接触する酸化物キャッピング層、及び、
高ｋ材料の第二サイドと接触するコンダクタ、
を備える、集積回路。
【請求項４５】
コンダクタがキャパシタ電極である、請求項４４に記載の集積回路。
【請求項４６】
コンダクタがトランジスタゲート電極である、請求項４４に記載の集積回路。
【請求項４７】
高ｋ層が半導体基板上に配置される、請求項４６に記載の集積回路。
【請求項４８】
半導体基板と高ｋ層との間に配置される低インターフェイス層をさらに備える、請求項４７に記載の集積回路。
【請求項４９】
低インターフェイス層が、シリコンオキサイド及びシリコンオキシナイトライドからなる群より選択される、請求項４８に記載の集積回路。
【請求項５０】
低インターフェイス層が、約０．３ｎｍと約１．５ｎｍの間の厚さを有する、請求項４８に記載の集積回路。
【請求項５１】
トランジスタゲート電極が多結晶シリコンを含有する、請求項４６に記載の集積回路。
【請求項５２】
キャッピング層が、約０．３ｎｍと約２．０ｎｍの間の厚さを有する、請求項４４に記載の集積回路。
【請求項５３】
キャッピング層が、約０．３ｎｍと約１．２ｎｍの間の厚さを有する、請求項４４に記載の集積回路。
【請求項５４】
キャッピング層が、約０．３ｎｍと約１．０ｎｍの間の厚さを有する、請求項４４に記載の集積回路。
【請求項５５】
高ｋ層が金属酸化物を含有する、請求項４４に記載の集積回路。
【請求項５６】
高ｋ層が約１０より大きい誘電率を有する材料を含有する、請求項４４に記載の集積回路。
【請求項５７】
高ｋ層が、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、バリウムストロンチウムチタネート、ストロンチウムビスマスタンタレート、及び、ランタニド酸化物からなる群より選択される、請求項４４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、概して、集積回路製造において半導体層を形成することに関し、より詳細には、高誘電率材料上へのシリコンオキサイドキャップ層の形成に関する。
【背景技術】
【０００２】
発明の背景
薄膜トランジスタ（ＴＦＴ）は、基本的な集積回路コンポーネントである。ＴＦＴは、薄いゲート絶縁層により半導体層から隔てられたゲート電極を典型的に有する層状構造物である。最新技術のトランジスタに対してよく用いられる頭字語は、ＭＯＳ（金属−酸化物−シリコン）であるが、ゲート電極に一般に好まれる材料は、長い間、金属よりもむしろシリコンだった。他の利点の中でも、シリコンゲート電極は、高温プロセスに耐えることができ、且つ、トランジスタを完成させるために使用されるセルフアラインドドーピングプロセス（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｄｏｐｉｎｇ  ｐｒｏｃｅｓｓｅｓ）を可能にし、それゆえ高価なマスキング工程を排除することができる。現在、ゲート電極として、多くの金属材料がシリコンと置換するために調査されている；この置換は、仕事関数をトランジスタのチャンネル領域に合わせることを可能にし、またデバイススピードを高める。
【０００３】
従来のゲート絶縁膜は、質の高い二酸化ケイ素（ＳｉＯ２）、シリコンオキシナイトライド（ＳｉＯＮ）又は酸化物−窒化物−酸化物（ＯＮＯ）三層で形成され、典型的にゲート酸化物層と呼ばれる。しかし、超薄ゲート酸化物（例えば、５ｎｍよりも薄い）は、ピンホール、チャージトラッピング状態（ｃｈａｒｇｅ  ｔｒａｐｐｉｎｇ  ｓｔａｔｅ）及びホットキャリア注入効果に対する感受性を含む高欠陥密度（ｄｅｆｅｃｔ  ｄｅｎｓｉｔｉｅｓ）を示すことが見出された。このような高欠陥密度は、ゲート絶縁膜を通る漏洩電流を導く。これは、０．２５μｍ未満のゲートスペーシング（「サブクオーターミクロンテクノロジー」）を用いた回路設計にとって急速なデバイスの故障をもたらす。
【０００４】
実験室の条件下でのケアを用いて欠陥密度をコントロールすることができるが、工業的な大量生産の条件下でこのようなコントロールを達成することは困難である。さらに、酸化物の完全性が完全に維持されるとしても、量子力学的効果は、ゲート酸化物のスケーリングへの基本的な限界を設定する。高電界強度では、直接的なトンネリングが、ファウラー−ノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを支配し、スケーリングの限界を大きく決定する。これらのスケーリング限界は、論理回路に対して約２ｎｍ、また、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）回路におけるより漏洩感受性のメモリーアレイに対して約３ｎｍで概算されてきた。例えば、非特許文献１を参照のこと。
【０００５】
より高い誘電率の材料をゲート絶縁膜に組み込むことは、さらなるデバイスのスケーリングへの扉を開く。より高い誘電率材料は、より薄い二酸化ケイ素層と同様のキャパシタンスを示すことができ、より低い実効酸化膜厚（ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）が、トンネル制限挙動（ｔｕｎｎｅｌ−ｌｉｍｉｔｅｄ  ｂｅｈａｖｉｏｒ）を伴わないで達成され得る。窒化シリコン（Ｓｉ３Ｎ４）は、ＳｉＯ２よりもわずかに高い誘電率を有し、また、優れた拡散バリア特性を示し、ホウ素の浸透に抵抗するが、乏しいインターフェイス特性を示す。酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ハフニウムベースの酸化物（ＨｆＯ２、ＡｌＨｆＯ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ）、バリウムストロンチウムチタネート（ＢＳＴ）、ストロンチウムビスマスタンタレート（ＳＢＴ）、酸化タンタル（Ｔａ２Ｏ５）、ランタニド酸化物等を含む、更により高い誘電率を有するよりエキゾチックな材料は、また、更なるデバイススケーリングを可能にするために調査されている。このような誘電体（約７より高い誘電率を有する）は、ここに、「高ｋ誘電体」又は「高ｋ材料」と称される。
【０００６】
同様の高品質の薄い誘電層は、集積回路製造の他の状況で望ましい。多くの設計は、適当なデータ保存及び検索のための特定の最小キャパシタンスを示すため、メモリーアレイにおける集積されたキャパシタを要求する。所定のメモリーセルスペースに対するキャパシタンスを増大させるための幾らかの努力は、高誘電率によって特徴付けられる物質（例えば、上記に挙げられたもの）の使用に焦点が合わせられてきた。
【非特許文献１】Ｈｕ  ｅｔ  ａｌ．，  Ｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅｓ  Ｐｒｏｍｉｓｅ  Ｈｉｇｈ  Ｒｅｌｉａｂｉｌｉｔｙ，  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  （Ｊｕｌｙ  １９９８），  ｐａｇｅｓ  ２１５−２２２
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の要旨
高ｋ材料は、量子効果を導入することなくゲート絶縁膜の厚さを有利に低減させ得るが、電極材料（例えば、ドープされたシリコン又はシリコンゲルマニウム合金）が現在調査中の高ｋ材料の多くの上に堆積されるとき、インターフェイスの問題（例えば、反応及びトラッピング効果）がしばしば生じ、欠陥のあるデバイスが結果的にもたらされる。例えば、ＨｆＯ２層が、約６２０℃で堆積された従来の低圧化学蒸着法（ＬＰＣＶＤ）多結晶シリコン（「ポリシリコン」）と組み合わされる場合、電気的に短絡されたデバイスがしばしば得られる。さらに、ＨｆＯ２−ポリシリコンインターフェイスでのトラッピング効果は、電気的欠陥を導き得る。これらの問題を回避するため、ゲート絶縁膜は、電極堆積前に中間層（ｉｎｔｅｒｍｅｄｉａｔｅ  ｌａｙｅｒ）でキャップされ得る。
【０００８】
前記に従い、本発明の１つの局面に従って、半導体基板上に集積回路構造を形成するための方法は、半導体基板をプロセッシングチャンバ中へロードすることを包含する。この方法は、さらに、ゲート絶縁膜を、原子層堆積プロセスを用いて半導体基板上に堆積させることを包含する。ゲート絶縁膜は、高ｋ材料を含む。該方法は、さらに、高速熱化学蒸着プロセスにおいて、ゲート絶縁材料上にシリコンオキサイド層を堆積させることを包含する。１つの実施形態において、ケイ素供給源ガス及び酸素供給源ガスとしてそれぞれＳｉＨ４及びＮ２Ｏが使用される。該方法は、さらに、シリコンオキサイド層上にゲート電極を形成することを包含する。該方法は、さらに、プロセッシングチャンバから半導体基板を取り去ること（ｒｅｍｏｖｉｎｇ）を包含する。
【０００９】
本発明の別の局面において、方法は、高ｋ材料を提供することを包含する。この方法は、さらに、高速熱化学蒸着プロセスにおいて高ｋ材料上にシリコンオキサイドを堆積させることを包含する。この方法は、さらに、シリコンオキサイド上にゲート電極を形成することを包含する。
【００１０】
本発明の別の局面において、薄膜トランジスタ装置が、半導体基板を備える。この装置は、さらに、半導体基板上に配置されるゲート絶縁材料を備える。このゲート絶縁材料は、約７より大きい誘電率を有する。該装置は、さらに、ゲート絶縁材料上に配置されるシリコンオキサイドキャッピング層を備える。該装置は、さらに、キャッピング層上に形成されるゲート電極を備える。
【００１１】
本発明の別の局面において、半導体装置は、高ｋゲート絶縁材料とゲート電極との間に位置する酸化物キャッピング層（ｏｘｉｄｅ  ｃａｐｐｉｎｇ  ｌａｙｅｒ）を備える。
【００１２】
好ましい実施形態の詳細な説明
上述したように、高ｋ材料は、不都合な量子効果を導入することなく、有効電気ゲート絶縁膜（ｅｆｆｅｃｔｉｖｅ  ｅｌｅｃｔｒｉｃａｌ  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ）の厚さを有利に低減させる。高ｋ層は、原子層堆積（ＡＬＤ）（これは、化学的自己制御プロセス（ｃｈｅｍｉｃａｌｌｙ  ｓｅｌｆ−ｌｉｍｉｔｉｎｇ  ｐｒｏｃｅｓｓ）である）によって堆積され得、それにより、反応前駆体の交互パルス（ａｌｔｅｒｎａｔｅｄ  ｐｕｌｓｅ）が基板を飽和し、パルス毎に材料の１以下の単層を残す。温度は、反応物に対する凝縮レベルより高く且つ熱分解レベルより低く維持される。前駆体は、自己飽和反応（ｓｅｌｆ−ｓａｔｕｒａｔｉｎｇ  ｒｅａｃｔｉｏｎｓ）を確実にするよう選択され、なぜなら、１つのパルスにおいて吸着される層は、同一のパルスの気相反応物と反応性のない表面末端を残すからである。異なる反応物の後のパルスは、前の末端と反応し、継続した堆積を可能にする。従って、交互パルスの各サイクルは、所望の材料の約１以下の分子層を残す。ＡＬＤタイプのプロセスの原理は、Ｔ．Ｓｕｎｔｏｌａ（例えば、Ｈａｎｄｂｏｏｋ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  ３，  Ｔｈｉｎ  Ｆｉｌｍｓ  ａｎｄ  Ｅｐｉｔａｘｙ，  Ｐａｒｔ  Ｂ：  Ｇｒｏｗｔｈ  Ｍｅｃｈａｎｉｓｍｓ  ａｎｄ  Ｄｙｎａｍｉｃｓ，  Ｃｈａｐｔｅｒ  １４，  Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｅｐｉｔａｘｙ，  ｐｐ．  ６０１−６６３、Ｅｌｓｅｖｉｅｒ  Ｓｃｉｅｎｃｅ  Ｂ．Ｖ．  １９９４）において示される。
【００１３】
例えば、高温における高い安定性及び低い漏洩電流を有する薄い酸化ハフニウム（ＨｆＯ２）膜が、約３００℃でのＨｆＣｌ４／Ｈ２Ｏ化学を用いて、ＡＬＤにより堆積され得る。２０〜１００サイクルのＨｆＣｌ４／Ｈ２Ｏは、約１ｎｍと約５ｎｍの間の厚さを有するＨｆＯ２ゲートスタックをもたらす。同様に、ハフニウムシリケート膜は、３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）、オゾン（Ｏ３）、ハフニウムクロライド（ＨｆＣｌ４）及び水（Ｈ２Ｏ）を３００℃にて連続的にパルスすることによるＡＬＤによって堆積され得る。
【００１４】
しかしながら、上記で説明したように、ドープされたシリコン又はシリコンゲルマニウム合金のような電極材料が高ｋ材料上に堆積される場合、反応及びトラッピング効果のようなインターフェイスの問題がしばしば生じ、それゆえ欠陥デバイスが結果的にもたらされる。これらの集積化の困難性は、シリコン電極層の堆積前に、薄い保護層を用いて高ｋ材料をキャッピングすることにより有利に低減され得る。例示的な高ｋ材料としては、これらに限定されないが、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、ハフニウムベースの酸化物（ＨｆＯ２、ＡｌＨｆＯ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ）、バリウムストロンチウムチタネート（ＢＳＴ）、ストロンチウムビスマスタンタレート（ＳＢＴ）、酸化タンタル（Ｔａ２Ｏ５）、種々のランタニド酸化物等が挙げられる。例示的なランタニド酸化物としては、酸化ランタン、酸化ネオジム及び二酸化セリウムが挙げられる。一般的に、高ｋ材料としては、４族及び５族金属の酸化物が挙げられる。
【００１５】
最初に、本書に記載される例示的実施形態は、トランジスタゲートスタックに関連して表されているが、高ｋ材料を薄い保護層でキャッピングする原理は、層が高ｋ材料上に堆積される様々な種々の状況（ｃｏｎｔｅｘｔ）に適用され得ることに留意されたい。このような状況の例は、ランダムアクセスメモリー（ＲＡＭ）アレイにおける高密度メモリーセルのために提案されるような、高ｋ誘電体上へのキャパシタ電極の形成である。同様に、本書に記載される方法は、高ｋ材料上にシリコン含有層を堆積するのに特に有利であるが、本書に記載される原理及び利点は、高ｋ材料上への金属電極の堆積においても使用され得る。
【００１６】
リアクタ構造
キャッピング層をより詳細に説明する前に、化学蒸着法（ＣＶＤ）によりシリコン含有層を堆積するための好ましいリアクタをまず下記に示す。別個に図示されないが、本書に記載されるＡＬＤプロセスは、ＡＳＭ  Ｍｉｃｒｏｃｈｅｍｉｓｔｒｙ  Ｏｙ（エスポー、フィンランド）から市販されているＰｕｌｓａｒＴＭ２０００ＡＬＣＶＤＴＭリアクタにおいて実施され得る。
【００１７】
本書に開示される例示的実施形態は、単一基板、水平フローコールドウォールリアクタとの関連で示される。一般的に、枚葉式プロセッシングツールは、伝統的なバッチシステムよりも高いプロセスコントロール及び均一性を示すが、少数の基板しか一度に処理できないので、スループットを犠牲にする。単一パス水平フロー設計は、また、低滞留時間での反応物ガスの層流を可能にし、これが順に連続的なプロセシングを促進し、一方、互いの及びチャンバ表面との反応物の相互作用を最小限に抑える。従って、他の利点の中で、層流は、互いに不利に反応し得る反応物を連続的に流すこと（ｆｌｏｗｉｎｇ）を可能にする。回避される反応としては、例えば、酸素及び水素保有の反応物によって引き起こされる高い発熱性の又は爆発性の反応、並びに、チャンバの微粒子汚染を生じる反応が挙げられる。
【００１８】
図１は、例示的実施形態に従って構築されるクオーツプロセス又は反応チャンバ１２を含むＣＶＤリアクタ１０を示し、これは、本書に記載される方法を用いて使用され得る。一度に単一の基板上にシリコンのエピタキシャル堆積を最適化するよう当初設計されたが、図示されるリアクタ１０の優れたプロセシング制御は、多くの異なる材料のＣＶＤにおいて有用性を有する。更に、図示されるリアクタ１０は、同一のチャンバ１２における連続的な複数の処理ステップを安全且つクリーンに成し遂げ得る。リアクタ１０の基本構造は、ＡＳＭ  Ａｍｅｒｉｃａ  Ｉｎｃ．（フェニックス、アリゾナ州）から商品名Ｅｐｓｉｌｏｎ（登録商標）として商業的に入手可能である。
【００１９】
複数の放射熱の供給源は、クオーツチャンバウォールによる明らかな吸収なくチャンバ１２中に熱エネルギーを供給するためにチャンバ１２の外側に支持される。本書に開示される例示的実施形態は、半導体ウェハのプロセシングのための「コールドウォール」ＣＶＤリアクタとの関連で説明されるが、ここで説明されるプロセシング方法は、誘導性（ｉｎｄｕｃｔｉｖｅ）又は抵抗性の加熱を使用するものなどの他の加熱／冷却システムと組み合わせて使用され得ることが理解される。
【００２０】
図示される放射熱供給源は、細長いチューブタイプの放射加熱エレメント１３の上部加熱アセンブリを含む。上部加熱エレメント１３は、好ましくは、空間をあけて平行関係で配置され、下に位置する反応チャンバ１２を通る反応物ガスフロー経路と実質的に平行である。下部加熱アセンブリは、反応チャンバ１２の下に同様に細長いチューブタイプの放射加熱エレメント１４を備え、好ましくは上部加熱エレメント１３に対して横向きに方向付けられている。望ましくは、放射熱の一部は、上部および下部の加熱エレメント１３、１４各々の上下の粗い鏡面反射プレート（示されていない）によって、チャンバ１２中に広く反射される。さらに、複数のスポットランプ１５は、反応チャンバ１２の底を通って延びるコールドサポート構造によって作られる熱シンク効果（ｈｅａｔ  ｓｉｎｋ  ｅｆｆｅｃｔ）を打ち消すために、基板支持構造（以下に説明される）の下側に集中した熱を供給する。
【００２１】
細長いチューブタイプの加熱エレメント１３、１４の各々は、好ましくは、ヨウ素などのハロゲンガスを含む透明のクォーツエンベロープ（ｑｕａｒｔｚ  ｅｎｖｅｌｏｐｅ）を有する高強度タングステンフィラメントランプである。このようなランプは、明らかな吸収を伴わず、反応チャンバ１２のウォールを透過した全スペクトルの放射熱エネルギーを作り出す。半導体プロセシング装置の技術分野において知られるように、加熱エレメント１３、１４及びスポットランプ１５のパワーは独立的に若しくは温度センサーに対応してグループ化されたゾーンで調節され得る。
【００２２】
ワークピース又は基板（好ましくはシリコンウェハ１６を含む）は、反応チャンバ１２中の基板サポート構造１８上に支持されることが示される。図示された実施形態の基板は単結晶シリコンウェハであるが、「基板」という用語はその上に層が堆積される如何なる表面をも広く示すことが理解される。さらに、ここで説明される原理及び利点は、多くの他のタイプの基板（フラットパネルディスプレイにおいて使用されるもの等のガラス基板をこれに限定することなく含む）上に層を堆積するのに十分同等に適用される。
【００２３】
図示された支持構造１８は基板ホルダ２０（この上にウェハ１６が載せられる）及びサポートスパイダー２２を含む。スパイダー２２はシャフト２４に取付けられ、チャンバの下壁からぶら下がっているチューブ２６を通って下方に延びる。好ましくは、チューブ２６はプロセシング時に流動し得るパージ又はスイープガスの供給源と連通しており、プロセスガスがチャンバ１２の下部セクションへ漏れるのを抑制する。
【００２４】
複数の温度センサーはウェハ１６の近傍に位置する。温度センサーは、例えば光高温計または熱電対など、種々の形態のいずれもとり得る。温度センサーの数および位置は、温度の均一性を促進するよう選択される。好ましくは、温度センサーは、直接的又は間接的にウェハ近傍に位置する温度を感知する。
【００２５】
図示される実施形態において、温度センサーは、第一の即ち中央熱電対２８を含む熱電対を備え、基板ホルダ２０下に適切な方法でぶら下がっている。図示された中央熱電対２８は基板ホルダ２０近傍のスパイダー２２を通る。リアクタ１０は更に複数の第二の即ち周囲の熱電対を備え、これはまたウェハ１６の近傍であり、前縁又は前方の熱電対２９、後縁又は後方の熱電対３０および側方熱電対（示されていない）を備える。周囲の熱電対の各々は、基板ホルダ２０及びウェハ１６を囲むスリップリング３２中に収容される。中央及び周囲の熱電対の各々は、温度コントローラーに接続され、これはプログラムされた設定値、制御アルゴリズム、及び熱電対の示度に反応して加熱エレメント１３、１４及びスポットランプ１５のパワーを設定する。
【００２６】
周辺熱電対の収容に加えて、スリップリング３２は、ウェハエッジにおけるより大きな熱の損失または吸収への傾向（このようなエッジ付近の部分において体積に対する表面積のより大きな割合によって起こることが知られている現象）を補償するように、高温プロセシング時に放射熱を吸収または放出する。エッジの損失を最小限に抑えることによって、スリップリング３２はウェハ１６にわたって不均一な放射温度の危険性を軽減することができる。スリップリング３２は任意の適切な手段によって吊り下げられ得る。例えば、図示されたスリップリング３２は、フロントチャンバデバイダ３６及びリアチャンバデバイダ３８からぶら下がるエルボー３４上に載せられる。デバイダ３６、３８は、望ましくはクォーツで形成される。配置によっては、リアデバイダ３８は省略され得る。
【００２７】
図示された反応チャンバ１２は、反応物およびキャリアガスの注入のためのインレットポート４０を含み、ウェハ１６はインレットポート４０を通しても受容され得る。アウトレットポート４２は、チャンバ１２の反対側にあり、インレットポート４０およびアウトレットポート４２の間に位置するウェハサポート構造１８を伴う。
【００２８】
インレットコンポーネント５０は、反応チャンバ１２に取付けられ、インレットポート４０を囲むように適応され、水平に細長いスロット５２を含み、そこを通ってウェハ１６が挿入され得る。一般的に、垂直のインレット５４は遠隔の供給源からガスを受け取り（これは下記により十分に説明される）、このようにガスとスロット５２およびインレットポート４０を連通する。インレット５４は、米国特許第５，２２１，５５６号（Ｈａｗｋｉｎｓらに発行された）中に記載されている、または、米国特許第６，０９３，２５２号（Ｗｅｎｇｅｒｔらに発行された）中の図２１−２６に関して説明されているようにガス注入器を含み得、これらの開示は参照によって援用される。このような注入器は枚葉式リアクタのためのガスフローの均一性を最大限にするように設計される。
【００２９】
アウトレットコンポーネント５６は、排気口５８がアウトレットポート４２と一直線に並び、排気導管（ｅｘｈａｕｓｔ  ｃｏｎｄｕｉｔｓ）５９に導くように、同様にプロセスチャンバ１２に取付ける。排気導管５９は、次に、チャンバ１２を通ってプロセスガスを吸引するための適切なバキューム手段（示されていない）と連通し得る。例示的実施形態において、プロセスガスは反応チャンバ１２および下流のスクラバー（示されていない）を通って吸引される。ポンプまたはファンが、好ましくは、チャンバ１２を通ってのプロセスガスの吸引を補助するため、および低圧加工のためにチャンバを排気するために含まれる。
【００３０】
リアクタ１０は、また、必要に応じて励起種供給源６０を含み、好ましくはチャンバ１２の上流に位置する。図示された実施形態の励起種供給源６０は、ガスライン６２に沿ったマグネトロンパワージェネレータおよびアプリケータを含む遠隔プラズマジェネレータを備える。代表的な遠隔プラズマジェネレータは、Ｒａｐｉｄ  Ｒｅａｃｔｉｖｅ  Ｒａｄｉｃａｌｓ  Ｔｅｃｈｎｏｌｏｇｙ  （Ｒ３Ｔ）ＧｍｂＨ（ミュンヘン、ドイツ）から商品名ＴＲＷ−８５０として商業的に入手可能である。図示された実施形態において、マグネトロンからのマイクロ波エネルギーは、ガスライン６２に沿ったアプリケータ中を流れるガスに連結される。前駆体ガス供給源６３は、励起種供給源６０への導入のために、ガスライン６２に連結される。キャリアガス供給源６４もまたガスライン６２に連結される。更なる反応物のために１つ以上の更なるブランチライン６５もまた備えられ得る。当該技術分野において知られるように、ガス供給源６３、６４は、反応物種の形態及び揮発性に依存して、ガスタンク、バブラー等を備え得る。各々のガスラインは、励起種供給源６０およびそこから反応チャンバ１２へ導入されるキャリアおよび反応物種の相対量の選択を可能にするために、示されるように個別のマスフローコントローラ（ＭＦＣ）およびバルブが備え付けられ得る。他のアレンジメントにおいて、励起種は、プロセスチャンバ中で生成され得ることが理解される。しかしながら、下記に示す好ましいプロセスは、励起種を使用せず、むしろ熱ＣＶＤの種である。
【００３１】
例示的実施形態において、ウェハは、周囲環境から隔離されたハンドリングチャンバ（示されていない）からピックアップデバイスでスロット５２を通して入れられる。例示的実施形態において、ハンドリングチャンバおよびプロセシングチャンバ１２は、米国特許第４，８２８，２２４号（Ｃｒａｂｂらに発行された）に開示されるタイプのゲートバルブ（示されていない）（その開示は参考により援用される）によって隔てられる。
【００３２】
２００ｍｍウェハを加工するために設計された枚葉式プロセスチャンバ１２の全収容量は、例えば、好ましくは約３０リットルより少なく、より好ましくは約２０リットルより少なく、最も好ましくは約１０リットルよりも少ない。図示されたチャンバ１２は収容量約７．５リットルを有する。しかしながら、図示されたチャンバ１２はデバイダ３６、３８、基板ホルダ２０、スリップリング３２およびチューブ２６から流れるパージガスによって分割されるので、チャンバ１２の上部にプロセスガスが流動する有効容量は全容量の約半分（図示された実施形態においては約３．７７リットル）である。勿論、枚葉式プロセスチャンバ１２の容量は、チャンバ１２が設計され収容しようとするウェハのサイズに依存し得ることが理解される。例えば、図示されたタイプであるが３００ｍｍのウェハ用の枚葉式プロセシングチャンバ１２は、好ましくは約１００リットルよりも少ない収容量を有し、より好ましくは約６０リットルより少なく、最も好ましくは約３０リットルより少ない。１つの３００ｍｍウェハ用プロセシングチャンバは、全容量約２４リットルを有し、有効プロセシングガス収容量約１１．８３リットルを有する。
【００３３】
上述したように、複数の気相前駆体供給源（示されていない）は、付随の安全装置およびコントロールバルブ並びにガスパネルにおいて統合されたＭＦＣを伴うガスラインによってインレット５４に接続される。プロセスガスは、中央制御装置にプログラムされた指令に従って、インレット５４に連通され、注入器を通ってプロセスチャンバ１２中に分配される。プロセスチャンバ１２を通過した後、未反応のプロセスガスおよび気体の反応副産物は、大気への排気前に環境に悪影響を与える煙霧を凝縮させるためにスクラバーへ排気される。
【００３４】
ガス供給源は、好ましくは、キャリアガスの供給源を含む。好ましくは、キャリアガスは、窒素（Ｎ２）のような不活性ガスを含む。窒素ガスは、比較的不活性であり且つ多くの集積材料及びプロセスフローと適合性がある。他の可能な不活性キャリアガスとしては、ヘリウム（Ｈｅ）又はアルゴン（Ａｒ）等の希ガスが挙げられる。特定のシリコン堆積プロセスがＨ２を使用する場合、水素ガス（Ｈ２）の供給源もまたリアクタ１０へ供給され得る。
【００３５】
気相供給源は、液体反応物供給源を含み得る。液体供給源は、例えば、液体ジクロロシラン（ＤＣＳ）、トリクロロシラン（ＴＣＳ）、又は有機金属供給源をバブラー並びにバブラーから反応チャンバ１２までの気相反応物をバブリング又は輸送するためのガスライン中に含み得る。バブラーは、代替的に（又は、付加的に）液体タンタルエトキシド（Ｔａ（ＯＣ２Ｈ５）５）を金属供給源として保持し、一方で、ガスラインは、キャリアガスを液体金属供給源を通してバブリングし、有機金属前駆体をガス状形態で反応チャンバ１２へ輸送するよう働く。
【００３６】
例示的実施形態において、リアクタ１０は、また、ドーパント供給源（例えば、ホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）及びジボラン（Ｂ２Ｈ６））並びにリアクタウォール及び他の内部コンポーネントをクリーニングするためのエッチング剤（例えば、励起種供給源６０に供給するためのプラズマ供給源ガスとして供給される塩酸（ＨＣｌ）又はＮＦ３／Ｃｌ２）のような他の供給源ガスを含む。幾つかの実施形態に従う多結晶シリコンゲルマニウム（ポリ−ＳｉＧｅ）の堆積のために、ゲルマニウムの供給源（例えば、ゲルマン（ＧｅＨ４））がまたシリコンゲルマニウム（ＳｉＧｅ）膜のドーピング又は形成のために供給され得る。
【００３７】
例示的実施形態において、シリコン供給源がまた提供される。当該技術分野で知られているように、シラン（モノシラン（ＳｉＨ４）、ＤＣＳ及びＴＣＳを含む）は、例えば、ポリ−ＳｉＧｅ、窒化シリコン、ケイ化金属、及び、エキストリンシック（ｅｘｔｒｉｎｓｉｃ）またはイントリンシック（ｉｎｔｒｉｎｓｉｃ）なシリコン（堆積パラメータに依存して、多結晶、アモルファス、または、エピタキシャル）の堆積といったＣＶＤアプリケーションのためのよく用いられる揮発性シリコン供給源である。他の可能なシリコン供給源としては、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）及びテトラシラン（Ｓｉ４Ｈ１０）が挙げられる。ハロゲン化されていないシラン（例えば、モノシラン、ジシラン、トリシラン、及びテトラシラン）は、感受性のあるゲート絶縁膜構造への塩素の混入を回避するのに好ましい。
【００３８】
高ｋ材料の堆積
前述したように、高ｋ材料の層は、気化した高ｋ材料の表面上への堆積が連続的及び交互の自己飽和表面反応に基づくＡＬＤプロセスにおいて、堆積され得る。例えば、金属供給源化学物質と酸素供給源化学物質との交互気相パルスは、減圧された反応チャンバ内に供給され、加熱された基板表面と接触し、金属酸化物薄膜を形成する。供給源化学物質パルスは、気相反応が回避され且つ自己飽和表面反応のみが可能になるように、除去工程により（例えば、不活性または希ガスをフローすることにより）互いに隔てられる。本書において記載されるＡＬＤプロセスは、ＡＳＭ  Ｍｉｃｒｏｃｈｅｍｉｓｔｒｙ  Ｏｙ（エスポー、フィンランド）から市販されているＰｕｌｓａｒＴＭ２０００ＡＬＣＶＤＴＭリアクタにおいて実施され得る。概略的なプロセスは、図８に図示される。ＡＬＤプロセスに関する更なる情報は、参考により本書においてその全開示が援用される米国特許出願公報２００２／０１１５２５２  Ａ１（２００２年８月２２日に公開された）に開示される。
【００３９】
概して、金属供給源化学物質は、揮発性であり且つ基板温度において熱的に安定な化合物群から選択される。酸素供給源化学物質は、酸素を含有し且つ基板表面上の金属供給源化合物と反応し得る揮発性または気体化合物から選択される。例示的な酸素供給源材料としては、これらに限定されないが、過酸化水素、Ｏ３、不対電子を有する酸素、Ｈ２Ｏ及びアルコール（例えば、メタノール、エタノール、イソプロパノール）である。
【００４０】
例（ＡＬＤプロセス）において、基板は、反応スペース中にロードされる。反応スペースは、所望の温度に調整され、また、反応スペース中のガス雰囲気は、所望の圧力に調整される。４つの基本操作を含む繰返し可能なプロセスシークエンス（図８に図示されるような）が開始される。
【００４１】
図８に図示される例示的方法において、金属供給源化学物質の気相パルス１５０は、
反応スペースに導入され、基板表面と接触される。表面を飽和し、吸着された反応物の１以下の単層を残すのに十分な第一接触時間の後、反応スペースの圧力を変化させることによって及び／又は不活性ガスフローによって、過剰な金属供給源化学物質及び存在し得る（ｐｏｓｓｉｂｌｅ）反応副産物が、反応スペースから除去される１５５。第一パージング時間の後、酸素供給源の気相パルス１６０が反応チャンバ中に導入され、基板表面と接触される。第二接触時間の後、過剰な酸素供給源化学物質および存在し得る反応副産物は、反応スペースの圧力を変化させることによって及び／又は不活性ガスフローによって、反応スペースから除去される１６５。第二パージング時間の後、所望の厚さの金属酸化物薄膜が得られるまで、図示されたプロセスサイクルが繰り返される。所望の厚さが得られた後、薄膜を有する基板は、以下により詳細に記載されるキャッピング層の堆積のための異なる反応チャンバへ移送され得る。
【００４２】
例えば、本書に記載されるＡＬＤプロセスを用いてＨｆＯ２の薄膜を成長させるため、ＨｆＣｌ４蒸気は、ＡＬＤ反応チャンバ中に導入され、約１．５秒間基板表面に暴露される。これは、パルスＡと称される。次いで、反応チャンバは窒素ガスで約３．０秒間パージされ、過剰なＨｆＣｌ４及び副産物が反応チャンバから除かれる。これは、パージＡと称される。次いで、水蒸気が反応チャンバに導入され、約３．０秒間ウェハ表面に暴露される。これは、パルスＢと称される。次に、残余のＨ２Ｏ及び反応副産物は、反応チャンバを約４．０秒間パージすることにより除去される。これは、パージＢと称される。反応相（ｒｅａｃｔｉｏｎ  ｐｈａｓｅ）の間、反応物は、基板表面を飽和するのに十分な量で供給される。この例示的な高ｋ堆積サイクルは、表Ａにおいて要約される。
【００４３】
【表１】
2006310801.tif 000003
【００４４】
１つの実施形態において、パルスＡ、パージＡ、パルスＢ、パージＢからなる表Ａのサイクルが６０回繰り返される。平均堆積速度は、結果的に得られるＨｆＯ２の厚さが約３０Åになるように、３００℃にて約０．５０Åサイクル−１である。
【００４５】
表Ａに示されるプロセッシングパラメータは例示的であり、他のパラメータが他の実施形態において使用され得る。例えば、プロセス中の温度は、通常、約２００℃と約５００℃の間であり得る。アモルファスＨｆＯ２層について、温度は、通常、この範囲のローエンド（ｌｏｗ  ｅｎｄ）（約２００℃から約２５０℃まで）であり、１つの特定の実施形態において約２２５℃である。結晶膜について、温度は、通常、この範囲のハイエンド（ｈｉｇｈ  ｅｎｄ）（約２５０℃と約５００℃の間）であり、１つの特定の実施形態において約３００℃である。アモルファス及び結晶組成の混合物は、これらの２つのレジメの境界に帰着する。表Ａに示されたプロセッシングパラメータは、広く結晶ＨｆＯ２膜を製造する。
【００４６】
キャッピング層：形成及び特性
例示的実施形態において、シリコンオキサイドキャッピング層は、ＳｉＨ４及び亜酸化窒素（Ｎ２Ｏ）を用いて、枚葉式リアクタ中で、高速熱化学蒸着法（ＲＴＣＶＤ）によりゲート絶縁膜上に形成される。得られるトランジスタ構造の例示的実施形態は、図２に図示される。具体的に、図２は、シリコン基板２１０上に形成され且つ供給源２２０、ドレイン２３０、高ｋゲート絶縁層２５０及びゲート電極２７０を有する薄層トランジスタ（ＴＦＴ）構造を図示する。図２に図示されるトランジスタ構造は、供給源２２０及びドレイン２３０の位置を高めているが（ｅｌｅｖａｔｅｄ）、これらの構造の高位（ｅｌｅｖａｔｉｏｎ）は任意である。図示されるように、ゲート絶縁層２５０は、低インターフェイス層（ｌｏｗｅｒ  ｉｎｔｅｒｆａｃｅ  ｌａｙｅｒ）２４０に隣接し、例示的実施形態において約０．３ｎｍと約１．５ｎｍの間の厚さであるシリコンオキサイドまたはＳｉＯＮ膜を備える。図２に図示される構造の形成のための例示的方法は、図９に示される。
【００４７】
ここで図２及び９について言及すると、例示的実施形態において、低インターフェイス層２４０は、湿式化学処理、熱酸化、または、ラジカルにより援助される酸化（ｒａｄｉｃａｌ  ａｓｓｉｓｔｅｄ  ｏｘｉｄａｔｉｏｎ）のような技術によってオペレーショナルブロック１８０において形成される。次いで、高ｋゲート絶縁層２５０は、オペレーショナルブロック１８５における低インターフェイス層２４０上に形成される。１つの実施形態において、ゲート絶縁層２５０は約７より大きい誘電率を有する材料を含有し、別の実施形態においてゲート絶縁層２５０は約１０より大きい誘電率を有する材料を含有し、さらに別の実施形態において、ゲート絶縁層２５０は約１２より大きい誘電率を有する材料を含有する。例示的実施形態において、ゲート絶縁膜は、金属酸化物を含有する。改変された実施形態において、低インターフェイス層２４０は省略され、高ｋゲート絶縁層２５０は、シリコン基板２１０上に直接形成される。
【００４８】
前述したように、有害な反応を引き起こすこと及び高ｋ層とポリシラン層との間のインターフェイスでのトラッピング効果を回避するため、薄いシリコンオキサイドキャッピング層２６０が、ゲート絶縁層２５０とゲート電極２７０との間に配置される。このキャッピング層２６０は、図９に図示されるオペレーショナルブロック１９０において形成される。通常、シリコンオキサイドキャッピング層２６０は、シリコンオキサイド低インターフェイス層２４０と同じ方法を用いて形成されない。むしろ、キャッピング層２６０は、ＳｉＨ４及びＮ２Ｏを用いるＲＴＣＶＤにより形成される。特に、シリコンオキサイドキャッピング層２６０を形成するための例示的プロセッシングパラメータは、表Ｂにおいて示される。さらに、表Ｂは、改変された実施形態が操作可能な２セットのプロセシングパラメータの範囲を示す；これらの改変された実施形態は、他の特性を有するキャッピング層２６０を製造するために使用され得る。
【００４９】
【表２】
2006310801.tif 000004
【００５０】
表Ｂに記載される例示的パラメータは、下に位置する高ｋゲート絶縁層を堆積するためのリアクタを有する１つのツール上でのクラスタリング（ｃｌｕｓｔｅｒｉｎｇ）に特に好適である。他のプロセッシングパラメータが、高ｋゲート絶縁膜上にキャッピング層を創るための他の実施形態において使用され得る。例えば、別の例示的実施形態において、堆積温度は低下され得る。温度低下は、有利なことに、高ｋ材料とＮ２Ｏ及び／又はＳｉＨ４との間の望ましくない相互作用の可能性を減少させ得る。温度低下はまた、有利なことに、低インターフェイス層の酸化を低減または排除し得る；低インターフェイス層の酸化は、不都合なことに、層厚の増大をたらす。温度低下に起因する堆積速度の減少は、必要に応じて、ＳｉＨ４及び／又はＮ２Ｏの分圧を増大させることにより相殺され得る。このような実施形態においてシリコンオキサイドキャッピング層２６０を形成するための例示的プロセッシングパラメータは、表Ｃに示される。さらに、表Ｃは、改変された実施形態が操作可能な２セットのプロセシングパラメータの範囲を示す；これらの改変された実施形態は、他の特性を有するキャッピング層２６０を製造するために使用され得る。
【００５１】
【表３】
2006310801.tif 000005
【００５２】
表Ｂ及びＣに示されるパラメータを用いて形成されるＳｉＯ２キャッピング層の厚さは、種々のパラメータ（堆積時間を含む）を調整することにより制御され得る。具体的に、図３（これは、表Ｂに示される値を用いる実施形態における、堆積時間の関数としてのキャッピング層の厚さのプロットである）は、この例示的実施形態において、キャッピング層が約０．５ｎｍ  ｍｉｎ−１と約２．５ｎｍ  ｍｉｎ−１の間で成長することを示す。図３から明らかなように、このような層は、自然酸化膜層（ライン３１０）上に形成され得るか、または、ＨｆＯ２の５ｎｍ層上に形成され得る（ライン３２０及び３３０）。キャッピング層は、他の実施形態において、他のタイプの酸化物層上に形成され得る。エリプソメトリーが使用され、ＳｉＯ２キャッピング層の堆積後の合計酸化物厚さを決定され得る。
【００５３】
完成したキャッピング層は、好ましくは約０．３ｎｍと約２．０ｎｍの間の厚さであり、より好ましくは約０．３ｎｍと約１．２ｎｍの間の厚さであり、最も好ましくは約０．３ｎｍと約１．０ｎｍの間の厚さである。堆積時間を約１０秒と約１８０秒の間で調整することにより、キャッピング層の厚さを厳密に制御することができる。好ましくは、堆積時間は、約１０秒と約１３５秒の間で調整され、より好ましくは、堆積時間は、約１０秒と約９０秒の間で調整される。１つの実施形態において、堆積時間は１８０秒より短く、別の実施形態において、堆積時間は６０秒より短い。さらに、これらのパラメータは、有利なことに、枚葉式リアクタを用いて商業的に許容されるスループットを達成するのに十分速いプロセスを提供する。
【００５４】
図２に図示される例示的実施形態において、キャッピング層２６０の形成の後、ゲート電極は、オペレーショナルブロック１９５においてその上に堆積される。１つの実施形態において、ゲート電極２７０は、（他の実施形態では他の材料が使用され得るが）多結晶シリコン（例えば、ポリ−ＳｉＧｅ）を含有する。さらに別の実施形態において、ゲート電極２７０は、仕事関数で調整された（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ−ｔａｉｌｏｒｅｄ）金属材料を含有し得る。ゲート電極２７０は、キャッピング層２６０を堆積するために使用されるものと同じ堆積チャンバにおいて、ＣＶＤプロセスを用いて形成され得る。しかしながら、他の実施形態において、ゲート電極２７０は、キャッピング層２６０を堆積するために使用されたものとは異なる堆積チャンバにおいて形成される。
【００５５】
本書に記載されるように、高ｋ材料上へのキャッピング層の堆積は、幾らかの有利な電気特性を与える。例えば、特定のキャッピング層は、高ｋ材料とポリシリコンゲート電極との間の直接的インターフェイスと比べて、電気的により受動的なインターフェイスを高ｋ材料に与え得る。特に、シリコンオキサイドは、高温（例えば、１０００℃以上）でＨｆＯ２層とポリシリコンの両方に接触するとき、通常、安定である。キャッピング層の他の電気的利点は、キャッピング層の表面に電荷を堆積させ（ｄｅｐｏｓｉｔｉｎｇ）、そして、堆積された電荷の関数として表面電位を測定することにより（例えば、コロナ電荷を堆積させることができる非接触電気メトロロジーツールを用いることにより）、実証され得る。
【００５６】
例えば、シリコンオキサイドキャッピング層は、他の材料（例えば、Ａｌ２Ｏ３及びＳｉ３Ｎ４）よりも低密度の固定電荷を有する。図４は、堆積された電荷の関数としてＴＦＴ構造上での表面電圧のプロット（「Ｑ−Ｖ曲線」である。具体的に、ライン４１０は、上に重なるキャッピング層を有さないＨｆＯ２の５ｎｍ厚層に対するＱ−Ｖ曲線であり、一方、ライン４２０、４３０及び４４０は、異なる厚さを有するＳｉＯ２キャッピング層をそれぞれ備える３種の異なる５ｎｍ厚ＨｆＯ２層に対するＱ−Ｖ曲線である。具体的に、ライン４２０は、比較的薄いＳｉＯ２キャッピング層（約６０秒間堆積された）を表し、ライン４３０は、中間の厚さを有するＳｉＯ２キャッピング層（約１２０秒間堆積された）を表し、ライン４４０は、比較的厚いＳｉＯ２キャッピング層（約１８０秒間堆積された）を表す。図示されるように、Ｑ−Ｖ曲線は十分に展開されている（ｗｅｌｌ−ｄｅｖｅｌｏｐｅｄ）：それらは、電荷トラッピングまたは電荷漏洩を伴わない理想的なキャパシタに対するＱ−Ｖ曲線とよく似ている。これは、ＳｉＯ２キャッピング層が有利な電気特性を有することを示唆する。
【００５７】
ＴＦＴ構造の有効な電気的厚さは、図４に図示されるＱ−Ｖ曲線の傾きから導かれ得る。具体的に、図５は、Ｑ−Ｖ曲線の傾きに基づき計算された、図４に示されるＱ−Ｖ曲線を有する４種類のトランジスタ誘電構造の実効酸化膜厚（ＥＯＴ）を図示する。図５は、この実施形態において、実効酸化膜厚（「ＥＯＴ」）が、約１０Åｍｉｎ−１と約１５Åｍｉｎ−１の間で増大することを確認する。
【００５８】
高ｋ材料上へのキャッピング層の堆積の有利な特性は、また、キャッピング層を有する及び有さないＴＦＴ構造のフラットバンド電圧の評価に基づき明らかである。フラットバンド電圧の測定値は、非接触電気測定法（ｎｏｎ−ｃｏｎｔａｃｔ  ｅｌｅｃｔｒｉｃａｌ  ｍｅａｓｕｒｅｍｅｎｔｓ）から得られ得る。例えば、図６は、層を形成するために使用される堆積サイクルの数により測定された、層の厚さの関数としてのＨｆＯ２層に対するフラットバンド電圧のプロットである。図６のＨｆＯ２層は、約２ｎｍの厚さを有するシリコンオキサイド低インターフェイス層２４０（図２を参照のこと）上に堆積された。キャッピング層は、図６のＨｆＯ２層上に堆積されなかった。図示されるように、上に重なるＨｆＯ２層を有さない低インターフェイス層２４０のフラットバンド電圧（約０ボルト）に合致するように、低インターフェイス層２４０上へのＨｆＯ２の堆積はフラットバンド電圧の増大をもたらす。
【００５９】
図７は、キャッピング層の厚さの関数としての、上に重なるＳｉＯ２キャッピング層を有する５ｎｍ  ＨｆＯ２層に対するフラットバンド電圧のプロットを示す。図示されるように、キャッピング層の堆積は、構造のフラットバンド電圧の有意な減少を結果的にもたらす。特に、図６に示されるように、より厚いキャッピング層ほど、フラットバンド電圧が、ＳｉＯ２低インターフェイス層２４０のフラットバンド電圧−約０ボルト−に近づく。これは、キャッピング層が、本書に開示される方法を用いて堆積されるとき、高ｋゲート絶縁膜の電気特性に有利に影響し得ることを示唆する。
【００６０】
有利な電気特性を与えることに加えて、高ｋゲート絶縁膜上へのキャップ層の堆積は、ポリシリコンの堆積の間又は後の高温でのプロセシング工程の間、高ｋ材料と上に重なるポリシリコン電極との反応の可能性を低減し得る。特に、シリコンオキサイドキャップは、概して、Ａｌ２Ｏ３、Ｓｉ３Ｎ４又は他の材料よりも、ポリシリコンとのより安定したインターフェイスを形成することができる。キャップ層は、また、有利なことに、高ｋ誘電層における弱点及び欠陥部位をシールし（ｓｅａｌ）、そして高ｋ誘電材料と上に重なるポリシリコン電極との間のドーパント移動の可能性を低減させる。
【発明の効果】
【００６１】
本書に記載されるようなＳｉＯ２キャッピング層の製造及び使用は、高ｋ誘電体を用いるトランジスタ構造の製造にとって驚くべき利点を与える。特に、ＳｉＯ２層上に材料を堆積させることはより困難であると伝統的に考えられてきたため、先行技術はＳｉＯ２上の直接的なゲート電極堆積を回避する方法を探し、それゆえ続く堆積工程を促進させるようウェッティング層の開発を導いた。さらに、伝統的にＣＶＤプロセスがＡＬＤプロセスよりも制御しにくい（ｌｅｓｓ  ｃｏｎｔｒｏｌｌａｂｌｅ）と考えられていた事実にも関わらず、ＳｉＯ２キャッピング層を製造するためのＲＴＣＶＤプロセスの使用は、驚くほど効率的な層を製造することを見出した。
【００６２】
シリコンオキサイドキャッピング層を形成するための本書に開示される方法は、高ｋ材料及びシリコンオキサイド膜のより進歩したナノラミネートを形成するために使用され得る。例えば、これらの方法は、ＳｉＯ２−ＨｆＯ２−ＳｉＯ２ラミネート、ＨｆＯ２−ＳｉＯ２−ＨｆＯ２−ＳｉＯ２ラミネート、ＨｆＯ２−ＳｉＯ２−ＨｆＯ２ラミネート、及びＳｉＯ２−ＨｆＯ２−ＳｉＯ２−ＨｆＯ２ラミネート（これらの全ては、ゲート絶縁膜として使用され得る）を形成するために使用される。さらに、本書に記載される方法は、また、超薄シリコンオキサイド層を、遠隔プラズマエンハンスト化学蒸着法（ＲＰＥＣＶＤ）（ｒｅｍｏｔｅ  ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセス（例えば、ＳｉＨ４／Ｎ＊を用いるＣＶＤ）によって形成される超薄窒化シリコン層と組み合わせることに使用され得る。
【００６３】
発明の範囲
前述の詳細な説明は、本発明のいくつかの実施形態を開示するが、この開示は本発明を説明するためだけのものであり、本発明を限定するものではないことが理解されるべきである。開示される特定の配置及び操作は、上に記載されるものと異なり得、また本書に記載される方法は、ＴＦＴ製造以外の状況において使用され得る。
【００６４】
シリコンオキサイドキャッピング構造及び技術の例示的実施形態は、添付の図面において図示される（図面は、説明目的のみのためである）。図面は、以下の図を含む（図において、同様の数字が同様のパーツを示す）。
【図面の簡単な説明】
【００６５】
【図１】図１は、本書に開示される特定の構造を製造するために使用され得る例示的な単基板反応チャンバの概略断面図である。
【図２】図２は、高ｋ誘電層上にキャッピング層を備えるトランジスタ構造の概略図である。
【図３】図３は、例示的実施形態のプロセッシングパラメータを用いる場合の、堆積時間の関数としての、キャッピング層の厚さのプロットである。
【図４】図４は、堆積された電荷の関数としての高ｋスタック上の表面電圧のプロットである。
【図５】図５は、Ｑ−Ｖ曲線のスロープに基づき計算された、図４に示されるＱ−Ｖ曲線を有する４種のトランジスタ構造における誘電層の実効酸化膜厚（ＥＯＴ）を示す（ここで、各誘電体は、異なる厚さのＳｉＯ２キャッピング層を備える）。
【図６】図６は、ＨｆＯ２層の厚さの関数としての、２ｎｍ  ＳｉＯ２層上のＨｆＯ２層についてのフラットバンド電圧のプロットである。
【図７】図７は、キャッピング層の厚さの関数としての、上に重なるＳｉＯ２キャッピング層を備える５ｎｍ  ＨｆＯ２層についてのフラットバンド電圧のプロットを示す。
【図８】図８は、原子層堆積（ＡＬＤ）プロセスを用いて金属酸化物を堆積するための例示的方法を説明するフローチャートである。
【図９】図９は、高ｋ誘電層上にキャッピング層を備えるトランジスタ構造を形成するための例示的方法を説明するフローチャートである。
【図１】
2006310801.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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