(57)【要約】【課題】  電極層の電気的特性の悪化を抑制できるようにする。【解決手段】  ゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を除去する工程の前に、ゲート電極形成領域ＧＣに形成されたシリコン窒化膜１０、ＷＳｉ膜９、第３の多結晶シリコン層８、ＯＮＯ膜７、第２の多結晶シリコン層６の側壁を保護するための保護膜１４を形成しているため、これらの各層６〜１０を保護することができ第１の多結晶シリコン層５をエッチング処理するときの各層６〜１０の機能低下を抑制できる。【選択図】  図１
2006310600.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜、電極層が順に積層された半導体基板に対して当該半導体基板の主表面の所定方向に沿って形成された第２の絶縁膜を覆うと共に前記電極層を覆うように第３の絶縁膜、導電層、低抵抗化金属膜を順次形成すると共に、前記主表面の所定方向に交差する交差方向に沿った複数のゲート電極形成領域に対してゲート加工用パターンを前記低抵抗化金属膜の上に形成する第１工程と、
前記ゲート加工用パターンをマスクとして隣接したゲート電極形成領域間に挟まれたゲート電極分離領域における前記低抵抗化金属膜、前記導電層、前記第３の絶縁膜、前記電極層の上部を除去する第２工程と、
この第２工程により露出した前記低抵抗化金属膜、前記導電層、前記第３の絶縁膜、前記電極層の表面を覆うように保護膜を形成する第３工程と、
前記ゲート電極分離領域上の前記電極層の上面に形成された保護膜を除去する第４工程と、
この第４工程により露出した前記ゲート電極分離領域上の前記電極層を除去する第５工程と、
残存する前記保護膜を除去する第６工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第５工程では、異方性の強い条件下で処理を行いその後等方性の強い条件においてエッチング処理することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第５工程では、前記第１および第２の絶縁膜に対して高選択性を有する条件下で前記電極層をＲＩＥ法によりエッチングした後、前記第１および第２の絶縁膜に対して高選択性を有する条件下で前記電極層をＣＤＥ法によりエッチングすることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
この半導体基板の上にゲート絶縁膜を介して形成された電極層と、
この電極層の上に形成されたゲート間絶縁膜と、
このゲート間絶縁膜の上に形成された導電層と、
この導電層の上に形成された低抵抗化金属膜とを備え、
前記ゲート間絶縁膜、前記導電層および前記低抵抗化金属膜は、その側端面が面一に形成されることにより夫々同一の所定幅に形成されており、
前記電極層は、その少なくとも一部が前記所定幅よりも狭い形状に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域がゲート電極に対して自己整合的に形成された構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の設計ルールの縮小化に伴い、半導体装置は、素子分離領域がゲート電極に対して自己整合的に形成された構造が採用されている。この一例が、ＮＡＮＤ型フラッシュメモリ装置として開示されている（例えば、特許文献１参照）。この特許文献１によれば、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域において次のように製造している。半導体基板の主表面にゲート絶縁膜として第１の絶縁膜を形成し、この第１の絶縁膜の上に浮遊ゲート電極として第１の電極層（電極層に相当）を形成する。次に、第１の電極層、第１の絶縁膜および半導体基板を選択的に除去することにより素子分離溝を形成し、この素子分離溝に対して絶縁膜（第２の絶縁膜に相当）を埋込み素子分離絶縁膜として形成する。次に、素子分離絶縁膜の一部を第１の電極層と第１の絶縁膜の中間の高さになるまで素子分離絶縁膜をエッチングする。第１の電極層および素子分離絶縁膜を覆うように全面にインターポリ絶縁膜として第２の絶縁膜（第３の絶縁膜に相当）を形成する。
【０００３】
次に、第２の絶縁膜の上に第２の電極層（導電層および低抵抗化金属膜に相当）を形成し、この上にゲート加工用パターンを形成し、このゲート加工用パターンをマスクとして第２の電極層、第２の絶縁膜、第１の電極層を除去する。このとき、素子分離領域に形成された絶縁膜の上部が第１の絶縁膜の上面の高さ近くになるまで予めエッチング処理されているため、第２の絶縁膜の側壁における第１の電極層のエッチング残りを抑えることができゲート電極同士のショートを抑制できるようになる。
【特許文献１】特開２００３−７８０４７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら特許文献１に開示されている製造方法では、第２の絶縁膜の上部を第１の絶縁膜の上面高さ近くになるまでエッチング除去するときには第１および第２の電極層の側壁が露出しているため、エッチング処理時には第１および第２の電極層の電気的特性の悪化が懸念される。特にこれらの電極層に低抵抗化金属膜が含まれている構成になっている場合には特に電気的特性の悪化が懸念される。
本発明は、上記事情に鑑みてなされたもので、その目的は、電気的特性の悪化を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、第１の絶縁膜、電極層が順に積層された半導体基板に対して当該半導体基板の主表面の所定方向に沿って形成された第２の絶縁膜を覆うと共に前記電極層を覆うように第３の絶縁膜、導電層、低抵抗化金属膜を順次形成すると共に、前記主表面の所定方向に交差する交差方向に沿った複数のゲート電極形成領域に対してゲート加工用パターンを前記低抵抗化金属膜の上に形成する第１工程と、ゲート加工用パターンをマスクとして隣接したゲート電極形成領域間に挟まれたゲート電極分離領域における低抵抗化金属膜、導電層、第３の絶縁膜、電極層の上部を除去する第２工程と、低抵抗化金属膜、導電層、第３の絶縁膜、電極層を覆うように保護膜を形成する第３工程と、ゲート電極分離領域の電極層の上面に形成された保護膜を除去する第４工程と、ゲート電極分離領域の電極層を除去する第５工程と、保護膜を除去する第６工程とを備えたことを特徴としている。
【０００６】
本発明の半導体装置は、半導体基板と、この半導体基板の上にゲート絶縁膜を介して形成された電極層と、この電極層の上に形成されたゲート間絶縁膜と、このゲート間絶縁膜の上に形成された導電層と、この導電層の上に形成された低抵抗化金属膜とを備え、ゲート間絶縁膜、導電層および低抵抗化金属膜は、その側端面が面一に形成されることにより夫々同一の所定幅に形成されており、電極層は、その少なくとも一部が前記所定幅よりも狭い形状に形成されていることを特徴としている。
【発明の効果】
【０００７】
本発明によれば、電気的特性の悪化を抑制できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を、ＮＡＮＤ型フラッシュメモリ装置およびその製造方法に適用した一実施形態について図１ないし図１１を参照しながら説明する。
図３（ａ）および図３（ｂ）に示すように、半導体装置としてのＮＡＮＤ型フラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域Ｐに区画されている。周辺回路領域Ｐには、メモリセル領域Ｍに形成されるメモリセルアレイＡｒを駆動するための周辺回路（図示せず）が形成されている。本実施形態の特徴はメモリセル領域Ｍの構造および製造方法にあるためメモリセル領域Ｍの構造を中心に説明する。
【０００９】
図２は、メモリセル領域Ｍにおける回路の一例を概略的に示している。メモリセル領域Ｍには、多数のＮＡＮＤ型のメモリセルアレイＡｒが形成されている。このメモリセルアレイＡｒは、所謂ＮＡＮＤセルアレイと称されている。各メモリセルアレイＡｒは、ビット線ＢＬ側とソースＳ側にそれぞれ形成された複数の選択ゲートトランジスタＴｒｓと、これらの複数の選択ゲートトランジスタＴｒｓ間に直列接続された複数個（例えば８個、１６個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとを備えている。メモリセル領域Ｍには、これらのメモリセルアレイＡｒが行列状に配列されている。
【００１０】
図３（ａ）は、ＮＡＮＤ型フラッシュメモリ装置１のメモリセル領域Ｍを構成する回路の一部Ｍ１の構造について平面図を模式的に示しており、図３（ｂ）は、ＮＡＮＤ型フラッシュメモリ装置１の周辺回路領域Ｐにおける回路の一部の平面図を模式的に示している。また、図１（ａ）は、図３（ａ）のＡ−Ａ線に沿う模式的な断面図、図１（ｂ）は、図３（ａ）のＢ−Ｂ線に沿う模式的な断面図、図１（ｃ）は、図３（ｂ）のＣ−Ｃ線に沿う模式的な断面図を示している。また、図１（ｄ）は、ゲート電極形成領域ＧＣとゲート電極分離領域ＧＶにおける構造を斜視図により示している。尚、図３（ａ）および図３（ｂ）中、ＡＡは活性領域を示している。尚、図中、Ｘ軸、Ｙ軸、Ｚ軸は、互いに例えば直交交差する軸を示しており、シリコン基板２の主表面はＸＹ軸方向の面に対応している。
【００１１】
尚、図１（ａ）〜図１（ｄ）は、本実施形態の特徴部分について模式的に示している。これらの図１（ａ）〜図１（ｄ）において、ＮＡＮＤ型フラッシュメモリ装置１が完成すればメモリセル領域Ｍの複数のゲート電極形成領域ＧＣ間におけるゲート電極分離領域ＧＶや周辺回路領域Ｐのゲート電極形成領域ＧＣ周囲には、層間絶縁膜（図示せず）が形成される。しかし、本実施形態の特徴を示すため、図１（ａ）〜図１（ｄ）にはこれらの絶縁膜が省略されている。
【００１２】
これらの図１（ａ）および図１（ｂ）並びに図１（ｄ）に示すように、メモリセル領域Ｍにおいては次のように構成されている。半導体基板としてのシリコン基板２には、素子分離領域Ｓｂが図１（ｄ）中のＹ軸方向（所定方向に相当）に形成されており、この素子分離領域ＳｂがＸ軸方向（交差方向に相当）に対して所定間隔毎に複数設けられている。素子形成領域Ｓａは、素子分離領域Ｓｂにより区画されており、図１（ｄ）中のＹ軸方向に対して所定間隔毎に複数設けられている。
【００１３】
素子形成領域Ｓａには浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ、ソース／ドレイン拡散層３およびゲート絶縁膜としてのゲート酸化膜４が形成されており、これらによりメモリセルトランジスタＴｒｍが構成されている。制御ゲート電極ＣＧは、複数の浮遊ゲート電極ＦＧの上を渡って図１（ｄ）中のＸ軸方向に対して連続的に形成されている。
【００１４】
活性領域ＡＡは、素子形成領域Ｓａに形成されたソース／ドレイン拡散層３およびメモリセルトランジスタＴｒｍのチャネル領域を含む領域を示している。尚、図１（ｂ）に示すように、ソース／ドレイン拡散層３は、隣接するメモリセルトランジスタＴｒｍ間で共通に形成されている。すなわち、ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒはＹ軸方向に沿って形成されている。
【００１５】
以下、具体的な膜構造について説明する。素子形成領域Ｓａのゲート電極形成領域ＧＣでは、次のように形成されている。シリコン基板２の上にはシリコン酸化膜からなるゲート酸化膜４（第１の絶縁膜、ゲート絶縁膜に相当）、不純物がドープされていない第１の多結晶シリコン層５（導電層）、リン等のｎ型の不純物がドープされた第２の多結晶シリコン層６（導電層）、ＯＮＯ（Oxide-Nitride-Oxide)膜７（第３の絶縁膜、インターポリ絶縁膜、ゲート間絶縁膜に相当）、不純物がドープされた第３の多結晶シリコン層８（本発明の導電層に相当）、タングステンシリサイド膜９（以下ＷＳｉ膜と称する：低抵抗化金属膜に相当）、シリコン窒化膜１０（ゲート加工用パターンに相当）が順に積層されている。
【００１６】
尚、第１および第２の多結晶シリコン層５および６は、シリコン基板２の主表面に形成されたゲート酸化膜４を介して図１（ｄ）中のＸ軸方向に対して複数の素子形成領域Ｓａに対して連なるように複数並設されており、それぞれ浮遊ゲート電極ＦＧ（本発明の電極層に相当）を構成している。
【００１７】
ＯＮＯ膜７、第３の多結晶シリコン層８、ＷＳｉ膜９およびシリコン窒化膜１０は、これらの複数の第１および第２の多結晶シリコン層５および６の上をＸ軸方向に渡って形成されている。ＯＮＯ膜７は、シリコン窒化膜およびシリコン酸化膜の複合絶縁膜の一種である。尚、ＯＮＯ膜７に代えてアルマイト系材料を使用しても良い。
【００１８】
第３の多結晶シリコン層８およびＷＳｉ膜９は、制御ゲート電極ＣＧとして機能する。これらの第３の多結晶シリコン層８およびＷＳｉ膜９は、浮遊ゲート電極ＦＧよりも低抵抗となるようにすることが望ましい。尚、ＷＳｉ膜９に代えて、その他のシリサイド膜であっても良い。シリコン窒化膜１０は、ＷＳｉ膜９の上に形成されておりゲートキャップ膜として機能する。尚、シリコン窒化膜１０はシリコン酸化膜に代えて用いても良い。
【００１９】
また、ゲート電極分離領域ＧＶは、前述した制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧをＹ軸方向に対して複数に分離するための領域であり、ゲート電極形成領域ＧＣに形成されている構造に対して、第１および第２の多結晶シリコン層５および６、ＯＮＯ膜７、第３の多結晶シリコン層８、ＷＳｉ膜９、シリコン窒化膜１０が除去された領域を示している。
【００２０】
素子形成領域Ｓａのゲート電極分離領域ＧＶでは、シリコン基板２の上にゲート酸化膜４が形成されその上に層間絶縁膜（図示せず）等が形成されるため、図１（ｄ）中のＹ軸方向に隣接する制御ゲート電極ＣＧを電気的に高抵抗に保持することができると共に、図１（ｄ）中のＹ軸方向に隣接する浮遊ゲート電極ＦＧを電気的に高抵抗に保持することができる。
【００２１】
素子形成領域Ｓａのゲート電極分離領域ＧＶにおいては、シリコン基板２の表層側にソース／ドレイン拡散層３が形成されている。したがって、メモリセルトランジスタＴｒｍは、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧと、ゲート酸化膜４と、ソース／ドレイン拡散層３とにより図１（ｄ）中のＹ軸方向に沿って構成されている。
【００２２】
メモリセル領域Ｍの素子分離領域Ｓｂにおいては、次のように構成されている。すなわち、シリコン基板２には、当該シリコン基板２の主表面内の所定方向（図１（ｄ）中Ｙ軸方向）に沿って所定の深さで素子分離溝１１が形成されている。この素子分離溝１１の内側には素子分離絶縁膜１２が形成されている。この素子分離絶縁膜１２は、例えばＴＥＯＳ(tetra ethoxy silane)膜により形成されており、ゲート電極分離領域ＧＶに形成された第１の電極分離部１２ａと、ゲート電極形成領域ＧＣに形成された第２の電極分離部１２ｂとからなる。
【００２３】
図１（ａ）および図１（ｄ）に示すように、素子分離絶縁膜１２は、その上面が当該素子分離絶縁膜１２の両脇に形成されたゲート酸化膜４の上面より高く形成されている。すなわち、素子分離絶縁膜１２の上部は、シリコン基板２の主表面から突出している。素子分離絶縁膜１２の上面は、素子形成領域Ｓａに形成された第２の多結晶シリコン層６の上面より低く（例えば第１の多結晶シリコン層５の上面より低く）なるように形成されている。第１および第２の電極分離部１２ａおよび１２ｂは、第１の電極分離部１２ａの上面が第２の電極分離部１２ｂの上面より低く構成されている。
【００２４】
具体的には、素子分離絶縁膜１２の第１の電極分離部１２ａの上面は、ゲート酸化膜４の上面よりも高さＺ１（例えば４０ｎｍ）だけ高く形成されている。また、素子分離絶縁膜１２の第１の電極分離部１２ａの上面は、第２の電極分離部１２ｂの上面よりも高さＺ２だけ低く形成されている。
【００２５】
メモリセル領域Ｍの素子分離領域Ｓｂにおいてゲート電極形成領域ＧＣでは、第２の電極分離部１２ｂの上にＯＮＯ膜７が形成されている。すなわち、図１（ｄ）に示すように、素子分離領域Ｓｂの第２の電極分離部１２ｂおよびＯＮＯ膜７は、第１および第２の多結晶シリコン層５および６を覆うように形成されている。第２の電極分離部１２ｂおよびＯＮＯ膜７は、第１および第２の多結晶シリコン層５および６を、隣接する第１および第２の多結晶シリコン層５および６から電気的に高抵抗に保持する。
【００２６】
ＯＮＯ膜７の上には、第３の多結晶シリコン層８、ＷＳｉ膜９、シリコン窒化膜１０が積層されている。図１（ｂ）に示すように、第２の多結晶シリコン層６、ＯＮＯ膜７、第３の多結晶シリコン層８、ＷＳｉ膜９、シリコン窒化膜１０は、その側端面ＧＣａが面一に形成されている。したがって、第２の多結晶シリコン層６、ＯＮＯ膜７、第３の多結晶シリコン層８、ＷＳｉ膜９、シリコン窒化膜１０は、図１（ｄ）中のＹ軸方向に対して同一の所定幅で形成されている。図１（ｂ）に示すように、第１の多結晶シリコン層５は、図１（ｄ）中のＹ軸方向に対する幅が前述の所定幅よりも狭い形状に形成されており、例えば括れ形状に形成されている。
【００２７】
＜製造方法について＞
以下、本発明に関連するＮＡＮＤ型不揮発性記憶装置１のメモリセル領域Ｍにおけるゲート電極に係る製造方法について、ゲート先作りプロセス（素子分離領域Ｓｂの形成に先行して浮遊ゲート電極ＦＧを形成するプロセス）の製造方法について説明する。
【００２８】
本実施形態に係る製造方法においては、図４中のＹ軸方向に隣接するゲート電極を分離するときの工程に特徴を備えているため、図４（ａ）〜図４（ｄ）に示す構造に至るまでの形成工程については概略的に説明を行う。
【００２９】
シリコン基板２を熱酸化処理することによりシリコン基板２の主表面上にゲート酸化膜４を形成する。このゲート酸化膜４上に不純物がドープされていない多結晶シリコン層５を形成する。
次に、この第１の多結晶シリコン層５の上にリン等の不純物がドープされた第２の多結晶シリコン層６を形成する。この第２の多結晶シリコン層６の上にＣＭＰ（Chemical Mechanical Polish)法のストッパ膜として機能させるためのシリコン窒化膜（図示せず）を形成する。次に、シリコン窒化膜上にレジスト（図示せず）を塗布すると共にパターン形成し、ストッパ膜として機能するシリコン窒化膜、第２の多結晶シリコン層６、第１の多結晶シリコン層５、ゲート酸化膜４、およびシリコン基板２をＲＩＥ（Reactive Ion Etching)法により除去し、図４（ｄ）のＹ軸方向に沿った素子分離溝１１を形成する。
【００３０】
次に、シリコン基板２の略全面に素子分離絶縁膜１２を形成することにより素子分離溝１１内に素子分離絶縁膜１２を埋め込む。次に、前述のように形成されたシリコン窒化膜をストッパとしてＣＭＰ法により素子分離絶縁膜１２の上面を平坦化する。次に、素子分離絶縁膜１２を第２の多結晶シリコン層６の上面より下方で且つゲート酸化膜４の上面より上方まで除去する。特に、図４（ａ）〜図４（ｄ）においては、第１の多結晶シリコン層５および第２の多結晶シリコン層６の界面まで素子分離絶縁膜１２を除去している。尚、必ずしも素子分離絶縁膜１２の上面が第１および第２の多結晶シリコン層５および６の界面に一致する必要はない。次に、ストッパとして形成されたシリコン窒化膜を除去する。
【００３１】
次に、ＯＮＯ膜７を等方的に形成する。このとき、図４（ａ）に示すように、ＯＮＯ膜７が、第２の多結晶シリコン層６の上面と側面に形成されると共に素子分離絶縁膜１２の上に形成されるようになる。次に、ＯＮＯ膜７の上に第３の多結晶シリコン層８を形成する。次に、第３の多結晶シリコン層８の上にＷＳｉ膜９を形成する。次に、ＷＳｉ膜９の上にシリコン窒化膜１０を形成し、この上にレジスト１３を塗布しパターン形成する。図４（ｂ）および図４（ｄ）に示すように、このパターンを形成する領域は、ゲート電極形成領域ＧＣであり、レジスト１３はシリコン窒化膜１０の上に対してＸ軸方向に沿ってパターニングされる。シリコン窒化膜１０および／またはレジスト１３は、ゲート加工用パターンとして形成されている。
次に、パターニングされたレジスト１３をマスクとして、シリコン窒化膜１０をエッチング除去し、ゲート電極形成領域ＧＣに対してシリコン窒化膜１０を残留させるようにゲート電極分離領域ＧＶのシリコン窒化膜１０を除去する。これにより、図４（ａ）〜図４（ｄ）に示す構造を形成することができる。
【００３２】
次に、図５（ａ）〜図５（ｄ）に示すように、レジスト１３をマスクとしてＷＳｉ膜９をエッチングすることにより、ゲート電極分離領域ＧＶに形成されたＷＳｉ膜９を除去する。これにより、ＷＳｉ膜９が、ゲート電極形成領域ＧＣに残留する。尚、パターニングされたレジスト１３をマスクとしてエッチングする実施形態を示すが、この前にレジスト１３を除去しシリコン窒化膜１０をマスクとして適用しても良い。
【００３３】
次に、図６（ａ）〜図６（ｄ）に示すように、レジスト１３をマスクとして第３の多結晶シリコン層８をエッチングすることによりゲート電極分離領域ＧＶに形成された第３の多結晶シリコン層８を除去する。この除去処理により、ゲート電極形成領域ＧＣに対して第３の多結晶シリコン層８を残留させることができる。これにより、Ｙ軸方向に隣接した制御ゲート電極ＣＧ（第３の多結晶シリコン層８およびＷＳｉ膜９）を構造的に分断できる。
【００３４】
次に、図７（ａ）〜図７（ｄ）に示すように、レジスト１３をマスクとしてＯＮＯ膜７をエッチングすることにより、ゲート電極分離領域ＧＶに形成されたＯＮＯ膜７を除去する。尚、エッチング条件を調整することにより、前記したゲート電極分離領域ＧＶのＯＮＯ膜７を除去できると共に、ゲート電極分離領域ＧＶに形成された第２および第３の多結晶シリコン層６および８を除去することができる。この場合、図７に示すように、ゲート電極分離領域ＧＶの第２の多結晶シリコン層６を例えば第１の多結晶シリコン層５との間の界面（付近）まで除去する。
【００３５】
次に、図８（ａ）〜図８（ｄ）に示すように、ゲート電極分離領域ＧＶに形成された素子分離絶縁膜１２の上部（第１の電極分離部１２ａの上部）をエッチングする。このとき、第１の多結晶シリコン層５に対して高選択性を有する条件により第１の電極分離部１２ａの上側を除去する。すると、第２の電極分離部１２ｂの上面に対して第１の電極分離部１２ａの上面を低く形成できる。このように、第１の電極分離部１２ａの上側を除去するのはゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を除去し難いためである。
【００３６】
次に、レジスト１３を除去した後、図９（ａ）〜図９（ｄ）に示すように、全面に対して等方的に保護膜１４を形成する。この保護膜１４は、例えばＢＳＧ(Boro-silicate Glass)膜により構成されており膜厚は任意である。
【００３７】
次に、図１０（ａ）〜図１０（ｄ）に示すように、ゲート電極分離領域ＧＶに形成された保護膜１４について、シリコン窒化膜１０および第１の多結晶シリコン層５の直上に形成された保護膜１４を異方性エッチング法（例えばＲＩＥ法）により除去する。
すると、保護膜１４が、ゲート電極形成領域ＧＣに形成された第２の多結晶シリコン層６、ＯＮＯ膜７、第３の多結晶シリコン層８、ＷＳｉ膜９、シリコン窒化膜１０の側壁（側面）を保護するように残留する。
【００３８】
次に、図１１（ａ）〜図１１（ｄ）に示すように、ゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を異方性エッチング法（例えばＲＩＥ法）により除去する。このように、最初は異方性の強い条件（例えば、ＲＩＥ法による異方性エッチング）により第２の多結晶シリコン層６をエッチングすることが望ましい。寸法制御が重要なゲート加工においても適用できるためである。
すると、図１１（ａ）〜図１１（ｄ）に示すように、素子分離絶縁膜１２の第１の電極分離部１２ａの上面やゲート酸化膜４の上面の一部が露出すると共に第１の多結晶シリコン層５がゲート電極形成領域ＧＣの第２の多結晶シリコン層６の下に残留する。さらに第１の多結晶シリコン層５が保護膜１４の外面に沿うように保護膜１４の下に残留する。
【００３９】
第１の電極分離部１２ａの上面がゲート酸化膜４の上面よりも高く形成されているため、第１の多結晶シリコン層５が、第１の電極分離部１２ａの側壁に沿って残留する。
ここで、第１の多結晶シリコン層５が第１の電極分離部１２ａの側壁に残留したままでは、隣接するゲート電極形成領域ＧＣおよびＧＣ間において第１の多結晶シリコン層５および５間が電気的に導通接続されてしまい不具合の原因となる。また、ゲート酸化膜４を異方性の強い条件（例えばＲＩＥ法）によりエッチング処理してしまうと、ゲート酸化膜４のゲート絶縁膜としての信頼性を落とす原因となる場合があるため、第１の電極分離部１２ａの側壁に残留した第１の多結晶シリコン層５を全て除去するまで異方性の強い条件によりエッチング処理することは避けたほうが良い。
【００４０】
そこで次に、図１２（ａ）〜図１２（ｄ）に示すように、ゲート電極分離領域ＧＶ上の第１の電極分離部１２ａの側壁に沿って残留した第１の多結晶シリコン層５を、ゲート酸化膜４および素子分離絶縁膜１２に対して高選択性を有する条件で等方的にエッチングする。この場合、前述した異方性の強い条件に比較してパワーを低下させてＲＩＥ法によりエッチングするか、もしくはＣＤＥ(Chemical Dry Etching)法によりエッチングすることが望ましい。これにより、第１の電極分離部１２ａの側壁に形成された第１の多結晶シリコン層５をほぼ完全に除去できると共に、ゲート酸化膜４に対する悪影響を極力抑制することができる。
【００４１】
第１の多結晶シリコン層５をエッチング処理する時点では、第１の電極分離部１２ａの上面がゲート酸化膜４の上面（形成面）より高くなるように形成されているため、第１の電極分離部１２ａとゲート酸化膜４との間の界面付近を通じてシリコン基板２に対してエッチング処理による悪影響が与えられなくなり、シリコン基板２の表層付近に対する悪影響を極力抑制できる。
【００４２】
またこのとき、図１２（ｂ）に示すように、ゲート電極形成領域ＧＣ上の第１の多結晶シリコン層５は、その側壁部５ａ（側部）が第２の多結晶シリコン層６の側端面ＧＣａに沿った面に対してゲート電極形成領域ＧＣ側の内方に位置するように除去され、第１の多結晶シリコン層５は、第２の多結晶シリコン層６の幅に対して狭い形状に形成されるようになる。しかし、ゲート電極形成領域ＧＣに形成されたシリコン窒化膜１０、ＷＳｉ膜９、第３の多結晶シリコン層８、ＯＮＯ膜７、第２の多結晶シリコン層６、の側壁には保護膜１４が形成されているため、ゲート電極形成領域ＧＣ上の第１の多結晶シリコン層５のエッチング処理時に、第２および第３の多結晶シリコン層６および８、ＯＮＯ膜７、ＷＳｉ膜９、シリコン窒化膜１０の側端面ＧＣａを保護することができる。特に、ＷＳｉ膜９の側端面ＧＣａを保護することができるため、制御ゲート電極ＣＧの電気的特性の悪化を抑制することができる。
これらの工程を経て、第１および第２の多結晶シリコン層５および６を浮遊ゲート電極ＦＧとして構成することができる。このような処理は、周辺回路領域Ｐでも同様に行われる。
【００４３】
次に、図１（ａ）〜図１（ｄ）に示すように、第１ないし第３の多結晶シリコン層５および６ならびに８、ＯＮＯ膜７、ＷＳｉ膜９、シリコン窒化膜１０の側壁に形成された保護膜１４やエッチング処理時に生じた反応生成物をウェットエッチング処理により除去すると共に、ソース／ドレイン拡散層３を形成する。この後の工程については、一般的な工程であるためその詳細説明を省略するが、スペーサ膜（図示せず）の形成工程や、層間絶縁膜（図示せず）の形成工程等を経てＮＡＮＤ型フラッシュメモリ装置１を構成することができる。
【００４４】
本実施形態に係る製造方法によれば、ゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を除去する工程の前に、ゲート電極形成領域ＧＣに形成されたシリコン窒化膜１０、ＷＳｉ膜９、第３の多結晶シリコン層８、ＯＮＯ膜７、第２の多結晶シリコン層６の側壁を保護するための保護膜１４を形成している。このため、第１の多結晶シリコン層５をエッチング処理するときに第２および第３の多結晶シリコン層６および８、ＯＮＯ膜７、ＷＳｉ膜９、シリコン窒化膜１０の側端面ＧＣａを保護することができ機能低下を抑制できる。特に、ＷＳｉ膜９の側端面ＧＣａを保護することができるため、制御ゲート電極ＣＧの電気的特性の悪化を抑制することができる。
【００４５】
最初に第１の多結晶シリコン層５を除去するときには、ＲＩＥ法により処理しているため、寸法制御がより重要なゲート加工においても適用できるようになる。
素子分離絶縁膜１２およびゲート酸化膜４に対して高選択性を有する条件下でＲＩＥ法によりエッチング除去した後、さらに素子分離絶縁膜１２およびゲート酸化膜４に対して高選択性を有する条件下でＣＤＥ法によりエッチング除去した場合には、より信頼性高くデバイス性能を保持できるようになる。
【００４６】
ゲート電極分離領域ＧＶに形成された第１の多結晶シリコン層５を異方性エッチングにより除去した後、さらに等方性エッチングにより除去しているため、第１の電極分離部１２ａの側壁に残留した第１の多結晶シリコン層５を容易に除去できる。しかも、第１の多結晶シリコン層５を側端面ＧＣａに沿った面のゲート電極形成領域ＧＣの内側まで除去しているため、隣接する浮遊ゲート電極ＦＧおよびＦＧ間が電気的に接続される可能性を極力排除することができる。
【００４７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形もしくは拡張できる。
前述実施形態において、図７（ａ）〜図７（ｄ）に示す時点では、ゲート電極分離領域ＧＶの第２の多結晶シリコン層６を第１の多結晶シリコン層５との間の界面まで除去する実施形態を示しているが、これに限定されるものではなく、この時点では、エッチング条件を調整することによりゲート電極分離領域ＧＶの第１の多結晶シリコン層５の上部をも除去するようにしても良いし、第２の多結晶シリコン層６の下部を残留させるようにしても良い。
【００４８】
第１の多結晶シリコン層５を、異方性エッチング（異方性の強い条件下によるエッチング処理）した後、等方性エッチング（等方性の強い条件下によるエッチング）する実施形態を示したが、これに限定されるものではなく、例えば、異方性エッチング処理することなく等方性エッチング処理するようにしても良い。
第１の多結晶シリコン層５を第２の多結晶シリコン層６の側端面ＧＣａに沿った面のゲート電極形成領域ＧＣの内側まで除去する実施形態を示したが、これに限定されるものではなく、隣接する浮遊ゲート電極ＦＧおよびＦＧ間を構造的に分断できるように第１および第２の多結晶シリコン層５および６を除去できれば良い。
【００４９】
素子分離溝１１の形成方向をＹ軸方向とし、ゲート電極分離領域ＧＶの形成方向をＹ軸方向に主表面内で直交するＸ軸方向としたが、これに限定されるものではなく、素子分離溝１１の形成方向とゲート電極分離領域ＧＶの形成方法は交差していればどのような角度で形成されていても良い。
ＮＡＮＤ型フラッシュメモリ装置１に適用した実施形態を示したが、これに限定されるものではなく、例えば、その他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態を示す構造図（（ａ）は図３（ａ）のＡ−Ａ線に沿う模式的な断面図、（ｂ）は図３（ａ）のＢ−Ｂ線に沿う模式的な断面図、（ｃ）は図３（ｂ）のＣ−Ｃ線に沿う模式的な断面図、（ｄ）は模式的な斜視図）
【図２】メモリセル領域の回路例を示す図
【図３】模式的な平面図（（ａ）メモリセル領域、（ｂ）周辺回路領域）
【図４】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その１）（（ａ）は図３（ａ）のＡ−Ａ線に沿う模式的な断面図、（ｂ）は図３（ａ）のＢ−Ｂ線に沿う模式的な断面図、（ｃ）は図３（ｂ）のＣ−Ｃ線に沿う模式的な断面図、（ｄ）は模式的な斜視図）
【図５】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その２）
【図６】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その３）
【図７】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その４）
【図８】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その５）
【図９】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その６）
【図１０】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その７）
【図１１】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その８）
【図１２】（ａ）〜（ｄ）は一製造工程を模式的に示す図（その９）
【符号の説明】
【００５１】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、４はゲート酸化膜（第１の絶縁膜、ゲート絶縁膜）、５は第１の多結晶シリコン層、６は第２の多結晶シリコン層、７はＯＮＯ膜（第３の絶縁膜、インターポリ絶縁膜）、１０はシリコン窒化膜（ゲート加工用パターン）、１１は素子分離溝、１２は素子分離絶縁膜（第２の絶縁膜）、１３はレジスト（ゲート加工用パターン）、１４は保護膜、ＧＣはゲート電極形成領域、ＧＣａは側端面、ＧＶはゲート電極分離領域、ＦＧは浮遊ゲート電極（電極層）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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