(57)【要約】【課題】  セルフリフレッシュ動作の際、リフレッシュ周期のさらなる長期化を図りＤＲＡＭの消費電流を格段に低減可能な半導体メモリのセルフリフレッシュ制御方法等を提供する。【解決手段】  本発明は、メモリアレイ全体のうちデータ保持対象となる所定数のワード線（ＳＷＬ）上のメモリセル（ＭＣ）群である保持領域と、この保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、セルフリフレッシュ動作の実行に先立って保持領域の各メモリセルをコピー元とし同一ビット線（ＢＬ）又は同一ビット線対におけるコピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行し、保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、対応するワード線を選択して駆動すると同時に、対応するコピー領域の一又は複数のワード線を選択して駆動することによりセルフリフレッシュ動作を実行する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、
前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、
前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップと、
を含むことを特徴とする半導体メモリのリフレッシュ制御方法。
【請求項２】
前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする請求項１に記載の半導体メモリのリフレッシュ制御方法。
【請求項３】
前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の１ビットに対応するコピー先のメモリセル数を選択的に変更可能であることを特徴とする請求項１又は２に記載の半導体メモリのリフレッシュ制御方法。
【請求項４】
前記保持領域の容量は、前記メモリアレイの全領域の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の容量を切り替え可能に設定され、前記ビット情報はコピー元の１個のメモルセルからコピー先の２Ｎ−１個のメモリセルにコピーされることを特徴とする請求項３に記載の半導体メモリのリフレッシュ制御方法。
【請求項５】
前記行アドレスに含まれるＭビットの所定パターンに基づいて前記保持領域及び複数の前記コピー領域を識別して前記コピー動作及び前記セルフリフレッシュ動作を実行すること特徴とする請求項４に記載の半導体メモリのリフレッシュ制御方法。
【請求項６】
前記保持領域のみのデータを保持する第１のモードと、前記メモリアレイの全領域のデータを保持する第２のモードとを選択的に設定可能であることを特徴とする請求項１から５のいずれかに記載の半導体メモリのリフレッシュ制御方法。
【請求項７】
前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか２回目以降のアクセスであるかを判別するステップと、
判別結果が最初のアクセスを示すときは、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、判別結果が２回目以降のアクセスを示すときは、通常動作に移行して前記アクセス対象のワード線のみを駆動するステップとを、
さらに含むことを特徴とする請求項１に記載の半導体メモリのセルフリフレッシュ制御方法。
【請求項８】
前記セルフリフレッシュ動作を停止する際、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動し、前記保持領域及び前記コピー領域の全てのワード線の駆動終了後に通常動作に移行するステップとを、
さらに含むことを特徴とする請求項１に記載の半導体メモリのリフレッシュ制御方法。
【請求項９】
行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイを有する半導体メモリであって、
前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定してセルフリフレッシュ動作を制御するセルフリフレッシュ制御手段と、
前記セルフリフレッシュ制御手段により指定された前記保持領域のワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動するワード線選択駆動手段と、
を備えることを特徴とする半導体メモリ。
【請求項１０】
前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタが設けられ、前記設定用レジスタの内容に応じてコピー元の１ビットに対応するコピー先のメモリセル数が識別されることを特徴とする請求項９に記載の半導体メモリ。
【請求項１１】
前記設定用レジスタは、前記保持領域のみのデータを保持する第１のモードと、前記メモリアレイの全領域のデータを保持する第２のモードとを切り替え設定可能であることを特徴とする請求項１０に記載の半導体メモリ。
【請求項１２】
前記保持領域の容量は、前記メモリアレイの全領域の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の容量を切り替え設定可能であり、前記ワード線駆動選択手段は、前記行アドレスに含まれるＭビットの異なるパターンに対応するコピー先の複数のワード線を選択して駆動することを特徴とする請求項９から１１のいずれかに記載の半導体メモリ。
【請求項１３】
前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか２回目以降のアクセスであるかを判別する判別手段を更に備え、
前記ワード線選択駆動回路は、前記判別手段の出力に基づき最初のアクセスと判別された場合、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、２回目以降のアクセスであると判別された場合、通常動作に移行して前記アクセス対象のワード線のみを駆動することを特徴とする請求項９に記載の半導体メモリ。
【請求項１４】
前記メモリアレイは、複数のブロックに分割されるとともに、一のブロック内で前記ワード線及び前記ビット線が共通となるように構成され、
前記保持領域及び前記コピー領域は、前記ブロック単位で領域を確保されることを特徴とする請求項９から１３のいずれかに記載の半導体メモリ。
【請求項１５】
前記メモリセルは、共通のセンスアンプに接続されるビット線対の一方又は他方のビット線に接続され、同一の前記ビット線対におけるコピー元のメモリセルとコピー先の一又は複数のメモリセルのうち、前記一方のビット線と前記他方のビット線に同数のメモリセルが接続されることを特徴とする請求項９から１４のいずれかに記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯用途の機器に搭載される擬似ＳＲＡＭやＤＲＡＭ（Dynamic Random Access Memory）に対するリフレッシュ技術の分野に関し、特に、通常時よりも消費電力を低減するための長周期リフレッシュ動作においてメモリアレイ中に設定された一部の領域のみを対象とするパーシャルアレイセルフリフレッシュ方式の技術分野に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器には大容量のＤＲＡＭが搭載されるようになっているが、携帯機器の待機時の低消費電力化を図るため、ＤＲＡＭのデータ保持状態における消費電流の低減を図ることに対する要望が強い。そのため、通常動作時よりも十分に長い周期でセルフリフレッシュ動作を実行する長周期リフレッシュの機能を備えたＤＲＡＭが開発されている。そして、長周期リフレッシュにおいて一層の低消費電力化を図る有効な手法として、パーシャルアレイセルリフレッシュ方式が提案されている（例えば、特許文献１参照）。このパーシャルアレイセルフリフレッシュ方式は、一般に複数のバンクから構成されるメモリアレイ内において、一部のバンクについて選択的にセルフリフレッシュ動作を行うものである。この場合、一部のバンクを保持領域として設定し、保持する必要があるデータを保持領域に記憶させた状態で、保持領域に相当する部分のみ長周期のリフレッシュ動作を実行すればよい。例えば、４バンクのうち２バンクを保持領域として用いる場合、通常のリフレッシュ時に比べてリフレッシュの対象となる領域が半減することになり、ＤＲＡＭの消費電流の低減に有効な手法である。
【０００３】
【特許文献１】特開２００４−１１８９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、携帯機器のバッテリー使用時間の増加が求められている状況の下、従来のパーシャルアレイセルフリフレッシュ方式を採用しても消費電流の低減として十分ではない。特に、携帯機器の多機能化に伴い大容量のＤＲＡＭを搭載する傾向が強くなり、セルフリフレッシュ時における消費電流のさらなる低減が課題となっている。上述したようにパーシャルアレイセルフリフレッシュ方式ではデータ保持対象のバンクを少なくすれば、その分、消費電流の低減は可能である。しかし、携帯機器の使い勝手の面からデータ保持容量もある程度確保しておく必要があり、この点で待機時におけるＤＲＡＭの消費電流の低減には限界があった。
【０００５】
そこで、本発明はこれらの問題を解決するためになされたものであり、データを保持する保持領域を限定してセルフリフレッシュ動作を実行する場合、リフレッシュ周期のさらなる長期化を可能とし、待機時におけるＤＲＡＭの消費電流を格段に低減し得る半導体メモリのセルフリフレッシュ制御方法等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体メモリのリフレッシュ制御方法は、行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイにデータを保持するためのセルフリフレッシュ動作を制御する半導体メモリのリフレッシュ制御方法であって、前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定するステップと、前記セルフリフレッシュ動作の実行に先立って、前記保持領域の各メモリセルをコピー元とし、同一ビット線又は同一ビット線対における前記コピー領域の一又は複数の各メモリセルへのビット情報のコピー動作を実行するステップと、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより、前記セルフリフレッシュ動作を実行するステップとを含むことを特徴とする。
【０００７】
このような特徴を有する本発明によれば、データ保持の対象はメモリアレイ全体の一部である保持領域のみに限定され、他の領域は保持領域のデータをコピーするためのコピー領域として用いられる。そして、最初に保持領域からデータ領域へのコピー動作を実行し、続いて保持領域とコピー領域の対応する各々のメモルセルのワード線を同時に選択駆動してセルフリフレッシュ動作を実行する。このとき、コピー元の１個のメモリセルとコピー先の所定数のメモリセルは同一ビット線（又は同一ビット線対）に配置される位置関係にあるため、ワード線の駆動タイミングを適切に制御することにより、コピー動作とセルフリフレッシュ動作を確実に実行することができる。また、セルフリフレッシュの実行時に、データ保持の対象となる保持領域自体の容量（ここで容量は「領域のサイズ」を意味する。以降同じ。）を小さくすることに加えて、１つのビット情報を複数のメモリセルに保持しておくことで蓄積電荷を増大させ、かつビット情報が破壊される確率を減らすことにより、より長周期のリフレッシュが可能となり半導体メモリの待機時の消費電流を大幅に低減可能となる。
【０００８】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記ビット情報のコピー動作は、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動することにより実行されることを特徴とする。
【０００９】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記保持領域の容量は複数段階を切り替え可能に設定され、それぞれの容量に応じてコピー元の１ビットに対応するコピー先のメモリセル数を選択的に変更可能であることを特徴とする。
【００１０】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記保持領域の容量が前記メモリアレイの全領域の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の容量を切り替え可能に設定され、前記ビット情報はコピー元の１個のメモルセルからコピー先の２Ｎ−１個のメモリセルにコピーされることを特徴とする。
【００１１】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記行アドレスに含まれるＭビットの所定パターンに基づいて前記保持領域及び複数の前記コピー領域を識別して前記コピー動作及び前記セルフリフレッシュ動作を実行すること特徴とする。
【００１２】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記保持領域のみのデータを保持する第１のモードと、前記メモリアレイの全体のデータを保持する第２のモードとを選択的に設定可能であることを特徴とする。
【００１３】
上述するような本発明の一連の特徴により、メモリアレイに設定される保持領域は、その容量や段階数を切り替えたり、保持領域とメモリアレイ全体をモードにより切り替えるなど多様な設定が可能であり、半導体メモリの使用状況に合わせて最適な動作を実現可能となる。
【００１４】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか２回目以降のアクセスであるかを判別するステップと、判別結果が最初のアクセスを示すときは、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、判別結果が２回目以降のアクセスを示すときは、通常動作に移行して前記アクセス対象のワード線のみを駆動するステップをさらに含むことを特徴とする。
【００１５】
また、本発明の半導体メモリのリフレッシュ制御方法においては、前記セルフリフレッシュ動作を停止する際、前記保持領域の行アドレスを順次指定し、指定された行アドレスに対応するワード線を選択して駆動すると同時に、当該選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動し、前記保持領域及び前記コピー領域の全てのワード線の駆動終了後に通常動作に移行するステップをさらに含むことを特徴とする。
【００１６】
上述の本発明の特徴により、リフレッシュ動作を停止する際、各メモリセルでは長周期リフレッシュにおいて想定されるビット情報の破壊に対する有効な対策を施すことができる。すなわち、複数のメモリセルに保持される同一のビット情報は、ワード線の駆動タイミングの制御によって蓄積電荷が重なって増幅され、これにより破壊されたビット情報を修復することができる。よって、リフレッシュ周期を一層長くし、さらなる消費電流の低減が可能となる。
【００１７】
上記課題を解決するために、本発明の半導体メモリは、行アドレスに対応するワード線と列アドレスに対応するビット線の交点に配置される複数のメモリセルからなるメモリアレイを有する半導体メモリであって、前記メモリアレイの全体のうち、データ保持の対象となる所定数のワード線上のメモリセル群である保持領域と、当該保持領域の全データのコピー先となるワード線上のメモリセル群であるコピー領域とを区分して設定し、前記保持領域をセルフリフレッシュの対象として行アドレスを順次指定してセルフリフレッシュ動作を制御するセルフリフレッシュ制御手段と、前記セルフリフレッシュ制御手段により指定された前記保持領域のワード線を選択して駆動するとともに、ビット線出力の増幅に要する所定時間が経過した後に前記選択ワード線のコピー先として対応する前記コピー領域の一又は複数のワード線を選択して駆動するワード線選択駆動手段を備えることを特徴とする。
【００１８】
このように、本発明を半導体メモリに適用する場合であっても、上述の半導体メモリのリフレッシュ制御方法と同様、本発明の作用、効果を十分に達成することができる。
【００１９】
また、本発明の半導体メモリにおいて、前記保持領域の容量として複数段階の中から一の容量を切り替え設定可能な設定用レジスタが設けられ、前記設定用レジスタの内容に応じてコピー元の１ビットに対応するコピー先のメモリセル数が識別されることを特徴とする。
【００２０】
また、本発明の半導体メモリにおいて、前記設定用レジスタは、前記保持領域のみのデータを保持する第１のモードと、前記メモリアレイの全体のデータを保持する第２のモードとを切り替え設定可能であることを特徴とする。
【００２１】
また、本発明の半導体メモリにおいて、前記保持領域の容量は、前記メモリアレイの全領域の２Ｎ分の１（Ｎ：１以上Ｍ以下の整数）のＭ段階の容量を切り替え設定可能であり、前記ワード線駆動選択手段は、前記行アドレスに含まれるＭビットの異なるパターンに対応するコピー先の複数のワード線を選択して駆動することを特徴とする。
【００２２】
また、本発明の半導体メモリにおいて、前記セルフリフレッシュ動作を停止した後に任意のワード線がアクセスされたとき、そのワード線に対するセルフリフレッシュのエグジット後の最初のアクセスであるか２回目以降のアクセスであるかを判別する判別手段を更に備え、前記ワード線選択駆動回路は、前記判別手段の出力に基づき最初のアクセスと判別された場合、アクセス対象のワード線とともに前記コピー動作により同一のビット情報が保持されている一又は複数のワード線を同時に駆動し、２回目以降のアクセスであると判別された場合、通常動作に移行して前記アクセス対象のワード線のみを駆動することを特徴とする。
【００２３】
また、本発明の半導体メモリにおいて、前記メモリアレイは、複数のブロックに分割されるとともに、一のブロック内で前記ワード線及び前記ビット線が共通となるように構成され、前記保持領域及び前記コピー領域は、前記ブロック単位で領域を確保されることを特徴とする。
【００２４】
また、本発明の半導体メモリにおいて、前記メモリセルは、共通のセンスアンプに接続されるビット線対の一方又は他方のビット線に接続され、同一の前記ビット線対におけるコピー元のメモリセルとコピー先の一又は複数のメモリセルのうち、前記一方のビット線と前記他方のビット線に同数のメモリセルが接続されることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、セルフリフレッシュの対象をメモリアレイの一部に設定されたデータ保持領域に限定するとともに、データ保持領域から同一ビット線又は同一ビット線対におけるコピー領域の一又は複数のメモリセルにコピーした上で、セルフリフレッシュの際にコピー元とコピー先のワード線を同時に選択駆動するように構成したので、より長周期のリフレッシュが可能となりセルフリフレッシュ時の半導体メモリの消費電流を大幅に低減できる。すなわち、保持領域自体のサイズを縮小することに加え、同一ビット情報を複数のメモリセルに保持することで蓄積電荷が増加する効果によりリフレッシュ周期を格段に長くできる分だけ消費電流を減らすことが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、低消費電力化を目的とした長周期リフレッシュ動作を実行可能な構成を備えたダイナミック形ＲＡＭ（ＤＲＡＭ）に対して本発明を適用する場合を説明する。
【００２７】
図１は、本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。ここでは、記憶容量が２５６Ｍビットで４バンク構成のＤＲＡＭを例にとって説明する。図１に示すＤＲＡＭは、１ビットを記憶するメモリセルが行方向と列方向にマトリクス状に多数配置されたメモリアレイ１０を備えている。このメモリアレイ１０は、それぞれ６４Ｍビットの記憶領域である４つのバンク（図中、バンクＡ、Ｂ、Ｃ、Ｄとして示す）に分割されている。これらの各バンクはいずれも同一の構成を備えている。なお、各々のバンクの指定は、アドレス信号に付随する２ビットのバンク選択信号に基づいて行われる。
【００２８】
メモリアレイ１０の周辺には、メインワードドライバ１１、センスアンプ部１２、行デコーダ１３、行アドレスバッファ１４、セルフリフレッシュ制御部１５、列デコーダ１６、列アドレスバッファ１７、Ｉ／Ｏ制御部１８、コマンドデコーダ１９、クロックジェネレータ２０が設けられるとともに、本実施形態のパーシャルアレイセルフリフレッシュを実現するための行アドレス切り替え部３０が設けられている。また、メモリアレイ１０に対しては、アドレス信号及び各種制御信号が供給されるとともに、メモリアレイ１０に記憶するデータが入出力される。
【００２９】
外部から供給されるアドレス信号により、メモリアレイ１０のアクセス対象となる行アドレス又は列アドレスが指定される。行アドレスバッファ１４には、アドレス信号により指定される行アドレスが保持され、列アドレスバッファ１７には、アドレス信号により指定される列アドレスが保持される。行デコーダ１３は、指定された行アドレスに対応する１本のワード線を選択する。また、列デコーダ１６は、指定された列アドレスに対応する１本のビット線を選択する。なお、メモリアレイ１０の各バンクが分割された構造を有するので、後述するように行アドレスに対応するワード線には、全体のメインワード線に加えて、細分化されたサブワード線が含まれる。
【００３０】
行デコーダ１３及び列デコーダ１６により所望のワード線及びビット線が選択されると、メモリアレイ１０においてアクセス対象のメモリセルが定まる。そして、メインワードドライバ１１は、行デコーダ１３により選択されたワード線を選択レベルに駆動する。センスアンプ部１２は、選択レベルに駆動されたワード線に接続されるメモリセルの読出しデータに対応する電位差を増幅する。そして、アクセス対象のメモリセルのデータは、Ｉ／Ｏ制御部１８を介して外部と入出力される。すなわち、Ｉ／Ｏ制御部１８によりメモリアレイ１０からの読出しデータが外部に出力されるとともに、外部から入力された書込みデータはＩ／Ｏ制御部１８を介してメモリアレイ１０に送出される。
【００３１】
コマンドデコーダ１９は、制御信号の組合せパターンに基づき規定される制御コマンドを判別し、動作内容に対応する制御信号を各部に送出する。なお、外部からコマンドデコーダ１９に入力される制御信号としては、チップセレクト信号（／ＣＳ）、行アドレスストローブ信号（／ＲＡＳ）、列アドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）があり（記号／は、ローレベルの時に信号がアクティブとなることを意味する。）、これらの任意に組合せに様々な制御コマンドが対応付けられている。
【００３２】
クロックジェネレータ２０は、外部から入力されるクロック信号ＣＬＫに基づいて、図１の各構成要素の動作タイミングを制御するための内部クロックを生成する。なお、クロックジェネレータ２０は、外部から入力されるクロックイネーブル信号ＣＫＥによりクロック信号ＣＬＫの有効性を判別する。
【００３３】
セルフリフレッシュ制御部１５は、ＤＲＡＭのデータ保持状態におけるセルフリフレッシュ動作を制御する。所定の制御コマンドに従ってセルフリフレッシュ動作が開始されると、リフレッシュカウンタ１５０が起動する。このリフレッシュカウンタ１５０は、セルフリフレッシュの対象として指定される行アドレスを順次発生する回路であり、オシレータ（不図示）の出力に基づき行アドレスを順次カウントアップして行デコーダ１３に送出する。なお、セルフリフレッシュ動作について詳しくは後述する。
【００３４】
行アドレス切り替え部３０は、通常動作時に指定される行アドレスを、パーシャルアレイセルフリフレッシュで用いる行アドレスに切り替えるための回路である。本実施形態では通常動作時と、後述のコピー動作時とセルフリフレッシュ動作時は、行アドレスの指定とワード線の選択タイミングがそれぞれ異なるので、動作状態に応じた適切な行アドレスの組合せを所定のタイミングで行アドレス切り替え部３０から行デコーダ１３に出力する必要がある。なお、行アドレス切り替え部３０の構成及び動作について詳しくは後述する。
【００３５】
本実施形態において、２５６Ｍビットのメモリアレイ１０の具体例としては、入出力データを１６ビットの語構成とするとともに、アドレス信号のうちの１３ビットを行アドレスとし、９ビットを列アドレスに割り当てる構成を採用することができる。これにより、２ビットのバンク選択信号により指定される各バンクでは、８１９２行×５１２列×１６ビットのメモリセルの中から任意のアドレスの１６ビットのメモリセルを指定することができる。
【００３６】
ここで、図２はメモリアレイ１０を構成する一のバンクについての具体的な構成例である。図２に示すように、４つのバンクＡ〜Ｄに対応するメモリアレイ１０は、８１９２本のワード線と８１９２本（５１２列×１６ビット）のビット線対を含み、それらを分割した２５６個（１６×１６個）のマット１００により構成されている。これら各マット１００は、メモリアレイ１０において行ごとのワード線（サブワード線）と列ごとのビット線を共通にする単位のブロックとして位置付けられ、異なるマット１００同士ではワード線及びビット線が互いに分割されている。また、センスアンプ部１２に含まれる各々のセンスアンプは、マット１００単位に配置されている。
【００３７】
各マット１００はワード線とビット線の交点に配置される５１２×５１２個のメモリセルを含んでいる。また、一のバンク内で２５６個のマット１００の中から任意のマット１００を指定するために、行アドレスのうちの４ビットと列アドレスのうちの４ビットをそれぞれ割り当てる必要がある。本実施形態では、ビット線が共通であることを前提にして後述のコピー動作等を行うので、マット１００が基本的な処理単位となる。
【００３８】
次に、本実施形態のＤＲＡＭにおいて実行される長周期のパーシャルアレイセルフリフレッシュの概念について、図３及び図４を用いて説明する。本実施形態では、ＤＲＡＭへの制御コマンドの一つであるセルフリフレッシュへのエントリーコマンドが入力されると、メモリアレイ１０全体のうちデータ保持の対象領域として設定された保持領域に対するセルフリフレッシュ動作が実行される。このとき、予めユーザの設定により、メモリアレイ１０中の保持領域のデータの容量（データ保持容量）を設定することができる。例えば、メモリアレイ１０全体の２５６Ｍビットのうち、半分の１２８Ｍビット、４分の１の６４Ｍビットのように、データ保持容量を選択的に設定可能となっている。そして、本実施形態では、メモリアレイ１０のうち、保持領域と区分される他の領域を、保持領域の全データをコピーしておくためのコピー領域として設定する。よって、コピー領域のデータはデータ保持の対象とはならず、セルフリフレッシュ動作の実行によって元のデータは消失することになる。
【００３９】
図３は、一のマット１００内において本発明の手法を説明する概念図である。ここでは、メモリアレイ１０全体のうち半分の１２８Ｍビットをデータ保持容量として設定した場合を例にとる。図３に示されるマット１００において、並列配置された複数のサブワード線ＳＷＬの一端にそれぞれサブワードドライバＳＷＤが接続されるとともに、サブワード線ＳＷＬに直交して並列配置された複数のビット線ＢＬは、２本ごとに一対をなしてセンスアンプＳＡの一方の入力端（Ｔ側）及び他方の入力端（Ｂ側）の２端に接続されている。そして、各サブワード線ＳＷＬと各ビット線ＢＬの交点には、ＭＯＳトランジスタとキャパシタから形成されたメモリセルＭＣがマトリクス状に配置される。一のマット１００全体に含まれるメモリセルＭＣは、５１２本のサブワード線ＳＷＬと５１２対（１０２４本）のビット線ＢＬが設けられているので、全部で５１２×５１２個存在する。よって、各メモリセルＭＣは１ビットのビット情報を担うので、一のマット１００では５１２×５１２ビット（２５６Ｋビット）の容量を有することになる。
【００４０】
なお、サブワード線ＳＷＬは、メインワード線の出力と、行アドレスの下位ビット（Ｘ０〜Ｘ２）のデコード出力との論理積を取って出力するが、以降の説明では理解を容易にするために、図３の説明を除きメインワード線の出力で代表させて説明を行う。
【００４１】
また、各メモリセルＭＣは、一対のビット線ＢＬのうちセンスアンプＳＡのＴ側とＢ側に接続される一対のビット線ＢＬに対し、いずれか一方のビット線ＢＬに配置される。このとき、それぞれのビット線ＢＬ上では、双方のビット線ＢＬの負荷容量（浮遊容量）を均等にすること、及びビット線長を均等にしてチップサイズの縮小又は駆動雑音のアンバランスの低減の観点から、Ｔ側とＢ側に接続されるメモリセルＭＣを均等な個数にすることが望ましい。
【００４２】
図３においては、マット１００に含まれるサブワード線ＳＷＬを２つに分け、左半分が保持領域であり、右半分がコピー領域である例を示している。この場合、保持領域とコピー領域は対称的な配置で同一サイズ（１２８Ｋビット）となり、それぞれ２５６本のサブワード線ＳＷＬを含む領域となる。そして、セルフリフレッシュ動作の実行に先立って、保持領域に含まれるメモリセルＭＣ（黒丸で示す）をコピー元とし、コピー領域に含まれる同一のビット線対上のメモリセルＭＣ（白抜きの丸で示す）をコピー先としてビット情報がコピーされる。
【００４３】
駆動騒音の低減の観点およびセンスアンプＳＡのＴ側、Ｂ側のビット線負荷を均等に保つ目的から、コピー元のメモリセルＭＣがＴ側のビット線ＢＬに接続されている場合は、コピー先のメモリセルＭＣをＢ側のビット線ＢＬに接続することが望ましい。逆にコピー元のメモリセルＭＣがＢ側のビット線ＢＬに接続されている場合は、コピー先のメモリセルＭＣをＴ側のビット線ＢＬに接続することが望ましい。
【００４４】
なお、コピー元のメモリセルＭＣが接続されるビット線ＢＬとコピー先のメモリセルＭＣが接続されるビット線ＢＬは、Ｔ側とＢ側に分離することが好ましいが、センスアンプＳＡを共通とする同一のビット線対のいずれかに接続する構成であっても本発明を適用することは可能である。
【００４５】
また、保持領域からコピー領域へのコピー動作の実行後にセルフリフレッシュ動作を実行する際は、同一のビット線対上でコピー元とコピー先の各メモリセルＭＣについて、その双方に交わる２本のサブワード線ＳＷＬが同時に選択される。よって、コピー元及びコピー先の各メモリセルＭＣからは、同一のビット情報に対応付けられた蓄積電荷が一体的にビット線ＢＬを経由して出力されることになる。これにより、より長周期のリフレッシュが可能となりＤＲＡＭの消費電流を顕著に低減させることができるが、具体的なコピー動作及びセルフリフレッシュ動作とそれらの作用については後述する。
【００４６】
図３の例では、データ保持容量をメモリアレイ１０全体の半分の１２８Ｍビットに設定する場合を示したが、本実施形態のパーシャルアレイセルフリフレッシュにおけるデータ保持容量の設定方法には多様なバリエーションがある。例えば、メモリアレイ１０全体の４分の１（６４Ｍビット）、８分の１（３２Ｍビット）、１６分の１（１６Ｍビット）のようにデータ保持容量を多様に変化させることが可能である。
【００４７】
なお、データ保持容量としてメモリセルの全領域の２分の１、２２分の１、・・・２Ｍ分の１（Ｍ：整数）のように最大でＭ段階に切り替え可能にすると、回路構成の実現が容易となる。すなわち、行アドレスのうちＭビットを用いて１個の保持領域と２Ｍ−１個のコピー領域を区分して指定可能となり、本実施形態の動作に適した回路構成を実現できる。
【００４８】
次に図４は、メモリアレイ１０のデータ保持容量を様々に変化させて設定する場合、コピー動作時のコピー元である保持領域とコピー先であるコピー領域のマット１００内における関係を示す図である。メモリアレイ１０におけるデータ保持容量の変化に応じて図３と異なるマット１００の状態として、６４Ｍビット（４分の１）に設定された場合を図４（ａ）に、３２Ｍビット（８分の１）に設定された場合を図４（ｂ）に、１６Ｍビット（１６分の１）に設定された場合を図４（ｃ）にそれぞれ示している。
【００４９】
まず、データ保持容量の設定がメモリアレイ１０全体の４分の１である場合は、図４(ａ)に示すように、マット１００内は１２８本のサブワード線ＳＷＬごとに４分割される。そして、マット１００の端部に保持領域Ａ１が設定され、それ以外の３箇所にコピー領域Ｂ１が設定される。セルフリフレッシュに際しては、コピー元である保持領域Ａ１の全てのデータが３つのコピー領域Ｂ１にそれぞれコピーされる。よって、１つの保持領域Ａ１における任意の１個のメモリセルのビット情報は、３つのコピー領域Ｂ１〜Ｂ３の３個のメモリセルにコピーされ、同一のビット線対上で併せて４個のメモリセルに同一のビット情報が保持される状態となる。
【００５０】
同様に、データ保持容量の設定がメモリアレイ１０全体の８分の１である場合は、図４（ｂ）に示すようにマット１００が８分割され、１つの保持領域Ａ２と７つのコピー領域Ｂ２とが設定される。また、データ保持容量の設定がメモリアレイ１０全体の１６分の１である場合は、図４（ｃ）に示すようにマット１００が１６分割され、１つの保持領域Ａ３と１５のコピー領域Ｂ３が設定される。それぞれ、コピー動作を実行することにより、図４（ｂ）の場合は同一のビット情報が同一のビット線対上で８個のメモリセルに保持される状態となり、図４（ｃ）の場合は同一のビット情報が同一のビット線対上で１６個のメモリセルに保持される状態となる。
【００５１】
なお、図４においては１つのマット１００内のみの状態を示しているが、例えば容量の設定が全体の４分の１である場合、４つのバンクＡ〜Ｄに含まれる全てのマット１００が図４(ａ)の状態となる。例えば、図４（ａ）〜（ｃ）の各マット１００の保持領域Ａ１、Ａ２、Ａ３について、メモリアレイ１０全体では、全部でそれぞれ４×２５６個分の領域が確保されることになる。
【００５２】
本実施形態においては、複数段階のデータ保持容量の切り替え設定に加えて、メモリアレイ１０全領域についての通常のセルフリフレッシュとパーシャルアレイセルフリフレッシュとを切り替え可能にしてもよい。この場合、設定内容を保持する設定用レジスタを設け、この設定用レジスタにパーシャルアレイセルフリフレッシュモード（以下、ＰＡＳＲモードと呼ぶ）のオン／オフの情報と、ＰＡＳＲモードに対応するデータ保持容量の選択情報を保持できるにすればよい。
【００５３】
例えば、図５にＰＡＳＲモードに関する情報を設定するための設定用レジスタの一例を示している。図５に示す例では、設定用レジスタの３ビット分をＰＡＳＲモードに関する情報に割り当て、そのビットパターンに応じてＰＡＳＲモードの設定を選択的に切り替えることができる。すなわち、ＰＡＳＲモードをオフにしてメモリアレイ１０の全領域のデータを保持する設定か、あるいは、メモリアレイ１０のうち半分の１２８Ｍビット、４分の１の６４Ｍビット、８分の１の３２Ｍビット、１６分の１の１６Ｍビットのいずれかをデータ保持容量として選択的に設定可能となっている。
【００５４】
次に、ＤＲＡＭにおいて実行されるセルフリフレッシュの動作について図６〜図１２を参照しながら説明する。図６は、ＤＲＡＭのセルフリフレッシュの制御の流れを説明するフローチャートであり、図７〜図１２は、ＤＲＡＭにおいてセルフリフレッシュに関連する要部を表す回路構成例と信号波形の変化を示す図である。
【００５５】
図６において、携帯機器の待機時など低消費電力で動作させるべき状況で、ＤＲＡＭに対する制御コマンドとしてセルフリフレッシュへのエントリーコマンドが入力され、これによりセルフリフレッシュ動作が開始（エントリー）される（ステップＳ１１）。なお、この時点で既に設定用レジスタにはＰＡＳＲモードに関する所望の情報が設定されているとする。
【００５６】
そして、設定用レジスタの情報を参照して実行すべき処理を判別し（ステップＳ１２）、設定内容に応じて以下のような異なる処理が実行される。まず、ＰＡＳＲモードがオフに設定されているときは、メモリアレイ１０の全領域を対象としてリフレッシュカウンタ１５０により行アドレスをカウントアップし、８１９２本のワード線を順次選択して駆動することにより分散リフレッシュを実行する（ステップＳ１３）。なお、分散リフレッシュを実行する際は、各々のワード線についてのリフレッシュ動作の間隔が等しくなるように制御される。
【００５７】
一方、ＰＡＳＲモードがオンに設定されているときは、データ保持容量の設定に応じて、コピー元の保持領域からコピー先のコピー領域へのバーストコピーを実行する（ステップＳ１４、Ｓ１６、Ｓ１８、Ｓ２０）。データ保持容量が１２８Ｍビットに設定されているときは、４０９６本のワード線を含む保持領域のバーストコピーを実行する（ステップＳ１４）。ステップＳ１４では、保持領域の４０９６本のワード線を順次選択して駆動するとともに、後述の手法に従ってコピー領域の４０９６本のワード線を選択して駆動することにより、各々のビット情報が２メモリセル／１ビットで保持される状態となる。なお、バーストコピーを実行する際は、全てのワード線を集中的に順次選択するように制御する。
【００５８】
続いて、所定のリフレッシュ間隔で、４０９６本のワード線を含む保持領域の分散リフレッシュを実行する（ステップＳ１５）。ステップＳ１５では、保持領域の４０９６本のワード線を順次選択して駆動し、それと同タイミングでコピー領域の４０９６本のワード線を選択して駆動することにより、メモリアレイ１０の全領域のデータが保持される。
【００５９】
上記の動作と同様に、データ保持容量が６４Ｍビットに設定されているときは、２０４８本のワード線を含む保持領域に対応するバーストコピー及び分散リフレッシュを実行し（ステップＳ１６、Ｓ１７）、データ保持容量が３２Ｍビットに設定されているときは、１０２４本のワード線を含む保持領域に対応するバーストコピー及び分散リフレッシュを実行し（ステップＳ１８、Ｓ１９）、データ保持容量が１６Ｍビットに設定されているときは、５１２本のワード線を含む保持領域に対応するバーストコピー及び分散リフレッシュを実行する（ステップＳ２０、Ｓ２１）。これにより、データ保持容量が６４Ｍビットについては４メモリセル／１ビットの状態で、データ保持容量が３２ビットについては８メモリセル／１ビットの状態で、データ保持容量が１６Ｍビットについては１６メモリセル／１ビットの状態で、それぞれデータが保持されることになる。
【００６０】
次いで、上記の各分散リフレッシュの実行中に、所望のタイミングで制御コマンドとしてセルフリフレッシュへのエグジットコマンドが入力された場合（ステップＳ２２；Ｙｅｓ）、セルフリフレッシュ動作を停止（エグジット）する（ステップＳ２３）。その後は、ＤＲＡＭの通常動作（読み出し又は書き込み）に移行することになる。なお、ステップＳ２３において、同一のビット情報を保持する複数のメモリセル中に、ビット情報が破壊されたメモリセルがある場合、それを修復する処理が必要となるが、その具体的な動作については後述する。
【００６１】
一方、エグジットコマンドが入力されない場合（ステップＳ２２；Ｎｏ）、各分散リフレッシュが継続されるので、上記のステップＳ１３、Ｓ１５、Ｓ１７、Ｓ１９、Ｓ２１のいずれかに移行して同様の処理を繰り返す。
【００６２】
次に、本実施形態のパーシャルアレイセルフリフレッシュを実現するためのＤＲＡＭにおける回路構成と動作を説明する。図７は、説明の便宜のためにデータ保持容量として１２８Ｍビット（全体の２分の１）のみを想定し、これに対応するセルフリフレッシュ動作に関連する要部の回路構成例を示す図である。図７においては、セルフリフレッシュ制御部１５による制御に従って、行デコーダ１３とメインワードドライバ１１の動作によってワード線の選択駆動を行う回路部分を示している。なお、行デコーダ１３とメインワードドライバ１１は、本来、ワード線の本数に相当する多数の構成要素からなるが、図７では一部の構成要素のみを示している。
【００６３】
ここで、リフレッシュカウンタ１５０から出力される行アドレスＸ０〜Ｘ１２のうち、ビットＸ８がアドレス切り替え部３０に入力される。この例では、行アドレス切り替え部３０は、行アドレスのビットＸ８を対象に切り替え制御を行うＸ８切り替え部３１から構成される。上述したように行アドレスのうち４ビットはバンク内のマット１００の指定に必要となるため、一のマット１００内の行アドレスの指定に９ビットが割り当てられ、その最上位ビットがビットＸ８となる。
【００６４】
図７において、Ｘ８切り替え部３１は、２つのインバータ２０１，２０１の間に設けられ、３つのスイッチＳＷ１、ＳＷ２、ＳＷ３と遅延部Ｄを含んで構成される。インバータ２０１から出力されるビットＸ８の反転ビット／Ｘ８は、各々のスイッチＳＷ１〜ＳＷ３にそれぞれ入力される。これらスイッチＳＷ１〜ＳＷ３のオン／オフの切り替えは、セルフリフレッシュ制御部１５から供給される制御信号ＳＣに基づいて制御される。
【００６５】
以下、図７の回路構成に対応するＤＲＡＭのセルフリフレッシュ動作について説明する。図８には、動作状態ごとのＸ８切り替え部３１に対する制御内容を示している。ＤＲＡＭの通常動作時は、スイッチＳＷ１のみオンとなり、スイッチＳＷ２、ＳＷ３はオフになる。よって、図７において行デコーダ１３のコピー元側のＡＮＤ回路２０４には反転ビット／Ｘ８が入力され、行デコーダ１３のコピー先側のＡＮＤ回路２０６にはビットＸ８が入力される。この場合、マット１００内において、Ｘ８＝０のときに保持領域の所定のワード線が選択され、Ｘ８＝１のときにコピー領域の所定のワード線が選択されるので、任意の行アドレスで保持領域とコピー領域のいずれかにアクセス可能となる。
【００６６】
これに対し、図８に示すように、バーストコピー(図６のステップＳ１４)の際は、スイッチＳＷ２のみオンとなり、スイッチＳＷ１、ＳＷ３はオフになる。この場合、スイッチＳＷ２を介して出力される反転ビット／Ｘ８は、遅延部Ｄにより所定の遅延時間だけ経過した後、コピー先側のＡＮＤ回路２０６に入力される。従って、Ｘ８＝０のときに保持領域の所定のワード線が選択され、僅かに遅れたタイミングでコピー領域の対応するワード線が選択される。これを保持領域の全てのワード線について繰り返すことにより、保持領域の全てのデータをコピー領域にコピーすることができる。
【００６７】
このときの動作を図９（ａ）の信号波形図により説明する。図９（ａ）に示すように、保持領域の所定の選択ワード線ＷＬａが駆動されて電圧レベルが立ち上がり、これに続いてビット線ＢＬの出力は、選択ワード線ＷＬａとの交点のメモリセルの蓄積電荷により微小電圧だけ変化する。この電圧変化分がセンスアンプＳＡにより増幅され、タイミングｔ０で電圧レベルがハイ又はローに確定する。そして、選択ワード線ＷＬａの立ち上がりのタイミングから遅延部Ｄによる遅延時間が経過したタイミングで、コピー領域の対応ワード線ＷＬｂの電圧レベルが立ち上がる。なお、遅延部Ｄの遅延時間は、ビット線ＢＬの出力をセンスアンプＳＡで増幅するのに要する時間を確保する必要がある。
【００６８】
図９（ａ）において、対応ワード線ＷＬｂの電圧レベルが立ち上がることにより、保持領域のメモリセルの蓄積電荷はビット線ＢＬを介してコピー領域のメモリセルに蓄積され、これによりビット情報がコピーされることになる。このとき、タイミングｔ１でコピー領域のメモリセルがハイ又はローに確定する。なお、コピー領域の対応ワード線ＷＬｂは、図３に示されるマット１００内の配置を例にとると、保持領域の選択ワードＷＬａの行アドレスに２５６を加えた行アドレスに対応する。
【００６９】
次に図８に示すように、セルフリフレッシュ (図６のステップＳ１５)の際は、スイッチＳＷ３のみオンとなり、スイッチＳＷ１、ＳＷ２はオフになる。この場合、反転ビット／Ｘ８は、スイッチＳＷ３を介して遅延されることなくコピー先側のＡＮＤ回路２０６に入力される。従って、Ｘ８＝０のときに保持領域の所定のワード線が選択され、同タイミングでコピー領域の対応するワード線が選択される。
【００７０】
このときの動作を図９（ｂ）の信号波形図により説明する。図９（ｂ）に示すように、保持領域の所定の選択ワード線ＷＬａとコピー領域の対応ワード線ＷＬｂの各電圧レベルが同時に立ち上がる。このとき、ビット線ＢＬの出力は、選択ワード線ＷＬａ及び対応ワード線ＷＬｂの両交点における各メモリセルの蓄積電荷の影響を受けて変化する。よって図９（ａ)と比べると概ね２倍の電圧変化分が生じ、それがセンスアンプＳＡにより増幅されて電圧レベルがハイ又はローに確定する。なお、図９（ｂ）においては、２メモリセル／１ビットの場合の信号波形図を示しているが、１ビット当たりのメモリセル数がより多い場合の構成については後述する。
【００７１】
次に、本実施形態のＤＲＡＭにおいて、データ保持容量として複数段階を切り替える設定とする場合について回路構成と動作を説明する。図１０は、図５の設定用レジスタのデータ保持容量の変化を想定し、１２８Ｍビット、６４Ｍビット、３２Ｍビット、１６Ｍビットをデータ保持容量として選択的に切り替えて設定可能とした場合の図７に対応する回路構成例を示す図である。図１０においてアドレス切り替え部３０は、行アドレスの４つのビットＸ８、Ｘ７、Ｘ６、Ｘ５を対象にそれぞれ切り替え制御を行うため、Ｘ８切り替え部４１、Ｘ７切り替え部４２、Ｘ６切り替え部４３、Ｘ５切り替え部４４から構成される。なお、図１０の回路構成では、行デコーダ１３とメインワードワードドライバ１１を省略しているが、図７と同様に配置されるものとする。
【００７２】
これら４つの各切り替え部４１〜４４は、図７のＸ８切り替え部３１と同様の構成を備えており、いずれも３つのスイッチＳＷ１、ＳＷ２、ＳＷ３と遅延部Ｄを含んで構成され、セルフリフレッシュ制御部１５から供給される制御信号ＳＣに基づいて各スイッチＳＷ１〜ＳＷ３のオン／オフが切り替え制御される。
【００７３】
図１１（ａ）には、データ保持容量ごとの各切り替え部４１〜４４に対する制御内容を示している。上述の設定可能な４通りのデータ保持容量に連動して１ビット当たりのメモリセル数は、２、４、８、１６と２倍ずつ変化し、それぞれに対応して制御対象とすべき各切り替え部４１〜４４が異なる。
【００７４】
まず、ＰＡＳＲモードがオフとなるデータ保持容量２５６Ｍビットでは、４つ全ての切り替え部４１〜４４が固定状態となる。一方、データ保持容量１２８Ｍビット（２メモリセル／１ビット）では、Ｘ８切り替え部４１のみ制御対象となり、データ保持容量６４Ｍビット（４メモリセル／１ビット）では、Ｘ８及びＸ７切り替え部４１、４２の２つが制御対象となり、データ保持容量３２Ｍビット（８メモリセル／１ビット）では、Ｘ８〜Ｘ６切り替え部４１〜４３の３つが制御対象となり、データ保持容量１６Ｍビット（１６メモリセル／１ビット）では、Ｘ８〜Ｘ５切り替え部４１〜４４の全てが制御対象となる。いずれの場合も、制御対象とならない切り替え部４１〜４４については固定状態となる。
【００７５】
次に図１１（ｂ）には、動作状態ごとに、図１１（ａ）で制御対象となる各切り替え部４１〜４４に対する制御内容を示している。図１１（ｂ）の制御内容は、図８の場合と同様になっていることがわかる。また、図１１（ｃ）には、図１１(ａ)で固定状態となる各切り替え部４１〜４４に対する制御内容を示している。この場合は、常時スイッチＳＷ１のみがオンで、スイッチＳＷ２、ＳＷ３はオフとなり、図１１（ｂ）における通常動作時の状態に保たれる。
【００７６】
このような制御を行うことにより、バーストコピー時には、保持領域の所定のワード線が選択され、僅かに遅れたタイミングでビットＸ５〜Ｘ８のビットパターンに対応する複数のコピー領域の各々のワード線が選択される。また、セルフリフレッシュ時には、保持領域と複数のコピー領域における各々のワード線が同時に選択される。例えば、１６メモリセル／１ビットの場合を説明すると、行アドレスのうちＸ５〜Ｘ８の４ビット全てが０である場合が保持領域に対応し、この４ビットに１が含まれる任意の組合せ（１５通り）はいずれかのコピー領域に対応し、各切り替え部４１〜４４のスイッチＳＷ２、ＳＷ３を介して、全部で１６本のワード線が選択駆動されることになる。
【００７７】
図１２は、図１０の回路構成において１６メモリセル／１ビットに設定したときの信号波形図である。まず、バーストコピー時には図１２（ａ）の信号波形が得られ、基本的には上述の図９（ａ）の場合とタイミング及び波形変化が同様になる。ただし、図１２(ａ)の場合は、保持領域の１本の選択ワード線ＷＬａの電圧レベルが立ち上がった後、１５個のコピー領域の１５本の対応ワード線ＷＬｂの電圧レベルが同時に立ち上がる。ビット線ＢＬの出力は、選択ワード線ＷＬａの立ち上げにより微小電圧だけ変化し、センスアンプＳＡによる増幅後に、１５本の対応ワード線ＷＬｂとの交点の各メモリセルに電荷が蓄積される。これにより、保持領域のメモリセルのビット情報が各コピー領域の１５個のメモリセルにコピーされることになる。
【００７８】
また、セルフリフレッシュ時には図１２（ｂ）の信号波形が得られ、この場合も図９（ｂ）の場合とタイミング及び波形変化は同様になるが、保持領域の１本の選択ワード線ＷＬａとコピー領域の１５本の対応ワード線ＷＬｂの計１６本のワード線の電圧レベルが同時に立ち上がる。この際、ビット線ＢＬの出力は、１６個のメモリセルの蓄積電荷が一体となって変化し、図９（ｂ）の場合と比べて電圧変化が大きくなる。
【００７９】
次に、本発明の手法に基づくパーシャルアレイセルフリフレッシュを適用する場合の消費電流低減効果について説明する。図１３には、本実施形態の構成に従って選択的に設定可能なデータ保持容量とセルフリフレッシュの動作状態との関係をまとめて示している。図１２において、２５６Ｍビットのメモリアレイ１０に関し、データ保持容量、保持領域のワード線総数、１ビット当たりのメモリセル数については既に述べた通りの内容となっている。また、１ビット当たりの蓄積電荷量は（１メモリセルに対し電荷ｑ０と仮定）、データ保持容量の逆数（あるいは１ビット当たりのメモリセル数）に比例して順に２倍ずつ増加していく。
【００８０】
まず、データ保持容量のワード線総数に着目すると、これによりワード線を駆動する回数が定まるので、１回のセルフリフレッシュ、すなわち保持領域の全メモリセルのセルフリフレッシュに要する動作時間と比例する。そのため、データ保持容量を小さくすればセルフリフレッシュの動作時間を短縮できることになり、その分消費電流を低減できる(第１の効果)。この第１の効果に関しては、従来のパーシャルアレイセルフリフレッシュ方式と相違はない。
【００８１】
一方、１ビット当たりの蓄積電荷量に着目すると、１つのビット情報についてのコピー動作の回数（つまり、１ビット当たりのメモリセル数）に比例して変化していく。つまり、データ保持容量を小さくして１ビット当たりのメモリセル数を増加すれば、それにより増加した蓄積電荷量の分だけリフレッシュ間隔を長く設定し、その分消費電流を低減できる（第２の効果）。かかる第２の効果に関しては、従来のパーシャルリフレッシュ方式では得られない本発明の手法に固有の特徴であり、第１の効果と第２の効果が相まって、大幅に消費電流を低減可能となる。
【００８２】
ここで、１ビット当たりのメモリセル数と、メモリセルによりビット情報を保持可能な時間であるリテンションタイムの関係を考える。まず、２メモリセル／１ビットの場合、リテンションタイムは１ビット当たりの蓄積電荷量に比例することが実験的に確認されている。例えば、データ保持容量が１２８Ｍビットで、２メモリセル／１ビットの場合のリテンションタイムは、ＰＡＳＲなしの場合のリテンションタイムの２倍となるため、その分だけリフレッシュ周期を長く設定できる。よって、上述の第１の効果と第２の効果により、データ保持容量１２８Ｍの設定にすることで、通常時（ＰＡＳＲなし）に比べて消費電流を４分の１に低減可能となる。
【００８３】
以下、図１４〜図１７を用いて、２メモリセル／１ビットの場合の効果について１メモリセル／１ビットの場合と比較して説明する。図１４は、コピー元の一のメモリセルＭＣ１とコピー先の一のメモリセルＭＣ２を含む回路部分の構成を示す図である。センスアンプＳＡに接続されるビット線対に対し、メモリセルＭＣ１はＴ側ビット線ＢＬ（Ｔ）に接続され、メモリセルＭＣ２はＢ側ビット線ＢＬ（Ｂ）に接続される。また、メモリセルＭＣ１はワード線ＷＬ１に接続され、メモリセルＭＣ２はワード線ＷＬ２に接続される。
【００８４】
図１４の各メモリセルＭＣ１、ＭＣ２に関し、１メモリセル/１ビットの場合の動作を図１５の信号波形図により説明する。ワード線ＷＬ１が選択駆動されたタイミングでのＴ側ビット線ＢＬ（Ｔ）の電圧レベルは、メモリセルＭＣ１にハイのビット情報が保持されている場合は増加方向に変化し（図１５（ａ））、メモリセルＭＣ１にローのビット情報が保持されている場合は減少方向に変化する（図１５（ｂ））。一方、ワード線ＷＬ２が選択駆動されたタイミングでのＢ側ビット線ＢＬ（Ｂ）の電圧レベルは、メモリセルＭＣ２にハイのビット情報が保持されている場合は増加方向に変化し（図１５（ｃ））、メモリセルＭＣ１にローのビット情報が保持されている場合は減少方向に変化する（図１５（ｄ））。
【００８５】
そして、１メモリセル／１ビットの場合には、メモリセルＭＣ１、ＭＣ２がハイの状態で、蓄積電荷がリークによって減少していく。このとき、蓄積電荷の残量が半分程度まで減少すると、電圧レベルの変化の識別が困難となって誤動作を引き起こすので、これによりリフレッシュ周期が制約される。
【００８６】
これに対し、２メモリセル／１ビットの場合は、図１６及び図１７に示すような作用に基づきリフレッシュ周期の長期化を実現できる。図１６は、２メモリセル／１ビットの場合について、リフレッシュ周期を変化させたときの信号波形図である。また、図１７は、図１６の信号波形図に基づきリフレッシュ周期とビット線ＢＬの信号レベルの関係を示したグラフである。
【００８７】
図１６に示すように、２本のワード線ＷＬ１、ＷＬ２を同時に選択駆動したときに、Ｔ側ビット線ＢＬ（Ｔ）とＢ側ビット線ＢＬ（Ｂ）の電圧レベルは逆方向に変化するが、そのレベル差はリフレッシュ周期を図１６（ａ）、（ｂ）、（ｃ）、（ｄ）の順で長くするほど減少していく。リフレッシュ周期が１００ｓのときは、Ｔ側ビット線ＢＬ（Ｔ）の蓄積電荷の残量が半分程度となり、それ自体の電圧レベルは識別困難となるが、Ｂ側ビット線ＢＬ（Ｂ）とのレベル差が確保されているので、ビット情報を正常に読み出すことができる。一方、リフレッシュ周期が２００ｓになると、Ｔ側ビット線ＢＬ（Ｔ）の蓄積電荷の残量がゼロとなり、Ｂ側ビット線ＢＬ（Ｂ）とのレベル差が確保できず、この時点で誤動作を引き起こす。このように、２メモリセル／１ビットのリフレッシュ周期は、１メモリセル／１ビットの場合の２倍程度に延長可能となる。
【００８８】
仮に、２メモリセル／１ビットの結果を４メモリセル／１ビット以上の場合に当てはめると、リテンションタイムは１ビット当たりの蓄積電荷量に比例して長くなる。しかし、４メモリセル／１ビット以上にした場合は、単に蓄積電荷量の増加による効果だけではなく、以下に述べるように、複数のメモリセルに保持されたビット情報を読み出す際のフェイル確率が急激に小さくなる効果により、リテンションタイムを大幅に長くすることができる。
【００８９】
まず、２５６ＭビットのＤＲＡＭに関し、４メモリセル／１ビットの場合についてのフェイル数の期待値ｅ１は次の（１）式で与えられる。
【００９０】
【数１】
2006120251.tif 000003
（１）
ただし、ｎ：各リフレッシュ周期でのフェイルビット数
ｎ−２Ｃ２：ｎ−２ビット中から２を抽出するときの組合せ数
同様に、８メモリセル／１ビット、１６メモリセル／１ビットの場合についてのフェイル数のそれぞれの期待値ｅ２、ｅ３は（２）、（３）式で与えられる。
【００９１】
【数２】
2006120251.tif 000004
（２）
【００９２】
【数３】
2006120251.tif 000005
（３）
上記の（１）〜（３）式の確率計算によれば、１ビット当たりのメモリセル数が２の場合に比べ、４、８、１６と多重化の度合が高くなることにより、リテンションタイムは１０倍、４０倍、８０倍程度に長くすることができる。
【００９３】
図１８は、本実施形態のＤＲＡＭについて、１ビット当たりのメモリセル数を変えた場合におけるフェイルの累積度数とリフレッシュ周期の関係をグラフに示している。図１８のグラフでは、メモリセル数／ビットが１、２の場合は実測値を用い、メモリセル数／ビットが４、８、１６場合は上記（１）〜（３）式の計算値を用いている。また、図１８には、２５６Ｍビットの容量に対して１ビットのフェイルを許容限界と想定したときの１ビットフェイル位置Ｐ１を示している。
【００９４】
図１８のグラフからわかるように、同様のリフレッシュ周期に対しては、１ビット当たりのメモリセル数が増加するほどフェイルの累積度数が急激に減少する。すなわち、ビット情報を多重化して保持することにより、蓄積電荷量の増加分以上にフェイルの減少度合が大きくなるため、それだけリテンションタイムが長くなる。以下、図１９を参照して、１ビット当たりのメモリセル数とリフレッシュ周期の関係を説明する。
【００９５】
図１９には、１ビット当たりのメモリセル数を変化させたとき、フェイルを許容範囲内に保つ適正なリフレッシュ周期をグラフにして示すとともに、グラフに重ねて２つの直線Ｌ１、Ｌ２を示している。１ビット当たりのメモリセル数が１、２のときは直線Ｌ１に従って変化するが、１ビット当たりのメモリセル数が４、８、１６のときは直線Ｌ２に従って変化する傾向があり、直線Ｌ１に比べて直線Ｌ２の方がリフレッシュ周期の長期化の度合が格段に大きいことがわかる。直線Ｌ１は、１ビット当たりのメモリセル数に比例して蓄積電荷量が増加し、リテンションタイムが長くなる効果を反映しているのに対し、直線Ｌ２は、図１８に示されるようにビット情報の多重化によりフェイル確率が減少し、これによりリテンションタイムが長くなる効果を反映している。このように、１ビット当たりのメモリセル数を多くするほど飛躍的にリフレッシュ周期を長くでき、それだけＤＲＡＭの消費電流を大幅に低減可能となる。
【００９６】
次に、本実施形態においてセルフリフレッシュ動作のエグジット（図６のステップＳ２３）後に行う処理について説明する。上述したように１ビットを複数のメモリセルに保持するとき、特定のメモリセルで破壊されたビット情報を修復する処理が必要となる。本実施形態では長周期のセルフリフレッシュ動作を実行するので、最後のリフレッシュ動作からエグジット時までに、長時間にわたって未アクセスのワード線は、メモリセルのビット情報が破壊される確率が高くなる。この問題を回避する第１の方法は、エグジットの際にメモリアレイ１０の全領域に対して、図９（ｂ）あるいは図１２（ｂ）の場合と同様のセルフリフレッシュ動作を実行することである。しかし、この第１の方法では、ＤＲＡＭにおいて、メモリアレイ１０のリフレッシュに一定の時間を要する分、次の処理への移行が遅れることがデメリットとなる。そこで、エグジット時における上述の問題を確実に回避可能であって、かつ次の処理への速やかな移行が可能な構成として、ＤＲＡＭに所定の機能を担う回路を付加した変形例について説明する。
【００９７】
図２０には、かかる変形例に対応するＤＲＡＭ要部の回路構成例を示している。本変形例では、ＰＡＳＲモードのデータ保持容量として、図１０の場合と同様に４段階を切り替える場合を想定する。そして、図２０に示すように、ワード線の選択駆動を行うための行デコーダ５２及びメインワードドライバ５１を含み、それぞれが図７、図１０とは異なる回路構成になっている。なお、行デコーダ５２とメインワードドライバ５１の説明の便宜上、一部の回路のみを示している。
【００９８】
図２０において、１３ビットの行アドレスが入力される行デコーダ５２は各々のワード線ごとの単位回路が多数設けられる。各々の単位回路には、行アドレスのビットＸ０〜Ｘ５、Ｘ９〜Ｘ１２が入力される本来のＡＮＤ回路３０１に加え、４つのＡＮＤ回路３０２〜３０５が付加されている。ＡＮＤ回路３０２には前段のＡＮＤ回路３０１の出力とビットＸ５が入力される。同様に、ＡＮＤ回路３０３〜３０５には、それぞれの前段のＡＮＤ回路３０２〜３０４の出力とビットＸ６〜Ｘ８が順次入力される構成になっている。なお、図２０に示す例では、行デコーダ５２とメインワードドライバ５１について、Ｘ８＝０、Ｘ８＝１のそれぞれに対応する２つの単位回路を示している。
【００９９】
メインワードドライバ５１には、ワード線の個数分のＭＷＤ切り替え部５３が付加回路として含まれる。それぞれのＭＷＤ切り替え部５３は、一のワード線を駆動するメインワードドライバ（ＭＷＤ）に接続される。図２０に示すようにＭＷＤ切り替え部５３は、４つのスイッチＳＷａ、ＳＷｂ、ＳＷｃ、ＳＷｄと、４つの制御レジスタＲａ、Ｒｂ、Ｒｃ、Ｒｄと、ＯＲ回路３１０を含んで構成されている。各々のスイッチＳＷａ〜ＳＷｄは、一端がＡＮＤ回路３０１〜３０４の出力側に順次接続され、他端がＯＲ回路３１０に接続される。各々の制御レジスタＲａ〜Ｒｄは、セルフリフレッシュ制御部１５の制御の下、それぞれ対応するスイッチＳＷａ〜ＳＷｄの状態を判別しつつ、オン・オフの切り替え制御を行うために設けられている。
【０１００】
このような構成において、セルフリフレッシュ時の各制御レジスタＲａ〜Ｒｄの制御手順を説明する。まず、ＤＲＡＭの電源投入直後（通常動作時）には、４つの制御レジスタＲａ〜Ｒｄに対応する各スイッチＳＷａ〜ＳＷｄが一括オフ状態にセットされる。また、エントリーコマンドが入力されたときも同様に各スイッチＳＷａ〜ＳＷｄが一括オフ状態にセットされる。すなわち、セルフリフレッシュ動作の実行前から実行中にかけては、ＡＮＤ回路３０５の出力のみがＯＲ回路３１０を介してメインワードドライバＭＷＤに入力されるため、指定された行アドレスに対応する１本のワード線が選択駆動される。
【０１０１】
一方、セルフリフレッシュ実行中にエグジットコマンドが入力されたときは、図２１に示す制御内容に従った制御に移行する。図２１において、データ保持容量ごとに異なる制御レジスタＲａ〜Ｒｄが制御対象とされ、それぞれに対応するスイッチＳＷａ〜ＳＷｄのみがオン状態にセットされる。ただし、データ保持容量２５６ＭビットはＰＡＳＲモードがオフであり、全ての制御レジスタＲａ〜Ｒｄに対応するスイッチＳＷａ〜ＳＷｄが常にオフ状態にセットされる。この状態は通常動作時と同様、１本のワード線が選択駆動される。これに対し、データ保持容量１２８Ｍ〜１６Ｍビットでは、制御レジスタＲａ〜Ｒｄのいずれかに対応するスイッチＳＷａ〜ＳＷｄがオン状態にセットされ、それ以外はオフ状態を保つ。この場合、データ保持容量に応じたＡＮＤ回路３０１〜３０４のいずれかの出力が、ＡＮＤ回路３０５の出力とともにＯＲ回路３１０に入力されることになる。
【０１０２】
例えば、データ保持容量１２８Ｍビットの動作を考えると、図２０においてスイッチＳＷａがオンのとき、ビットＸ８を除いた行アドレスがＡＮＤ回路３０４とスイッチＳＷａを経由してＯＲ回路３１０に入力される。これにより、ビットＸ８が０、１の有無を問わず（２通り）、ＯＲ回路３１０の出力先であるワード線が選択駆動される。同様に考えれば、データ保持容量６４ＭビットではビットＸ７、Ｘ８が０、１の有無を問わず（４通り）所定のワード線が選択駆動され、データ保持容量３２ＭビットではビットＸ６〜Ｘ８が０、１の有無を問わず（８通り）所定のワード線が選択駆動され、データ保持容量１６ＭビットではビットＸ５〜Ｘ８が０、１の有無を問わず（１６通り）所定のワード線が選択駆動されることになる。
【０１０３】
本変形例のＤＲＡＭに対し、エグジット後に任意のアドレスがアクセスされたとき、１本のワード線の選択の経路となったスイッチＳＷａ〜ＳＷｄの動作状態は、対応する制御レジスタＲａ〜Ｒｄによって判別される。そして、この時点で、制御レジスタＲａ〜Ｒｄにより、エグジット後の１回目のアクセスを判別されたスイッチＳＷａ〜ＳＷｄが再びオフ状態に切り替えられる。よって、エグジット後に同様のアドレスが２回目以降アクセスされたときは、そのときのワード線に対応するＭＷＤ切り替え部５３は通常動作時の制御に戻り、各スイッチＳＷａ〜ＳＷｄがオフ状態となるのでアクセス時に１本のワード線のみが選択駆動されることになる。
【０１０４】
以上の変形例を採用することにより、同一ビット線対上でコピー元とコピー先を含む複数のメモリセルに１ビットを保持した状態で、セルフリフレッシュ動作時に特定のメモリセル(例えば、１６個のメモリセルの１つ）のビット情報が破壊されたとしても、それをエグジットの際に修復することができる。つまり、エグジット後の１回目のアクセス時は複数のワード線(例えば１６本）を同時に選択するので、ビット情報が破壊されたメモリセルには他の正常なメモリセルの蓄積電荷に基づくデータがセンスアンプＳＡで増幅された後、リストア（再書込み）されることにより修復される。一方、ワード線の２回目のアクセス時には既にビット情報が修復済みであるため、本来の制御に戻して１本のワード線のみを選択すればよい。本変形例によれば、エグジット後にメモリアレイ１０の全領域に対してのセルフリフレッシュが不要となり、ＤＲＡＭの通常動作への移行を迅速に行うことができるメリットがある。
【０１０５】
以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、メモリアレイ１０の容量や回路構成は上述の具体例に限られることなく、多様な半導体メモリに対して本発明を広く適用することができる。また、保持領域及びコピー領域に関する設定内容や切り替え段階数、具体的な設定方法等については、動作に適した形態を採用することができる。
【図面の簡単な説明】
【０１０６】
【図１】本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。
【図２】メモリアレイを構成する一のバンクについての具体的な構成例である。
【図３】一のマット内において本発明の手法を説明する概念図である。
【図４】メモリアレイのデータ保持容量を様々に変えて設定する場合、コピー元である保持領域とコピー先であるコピー領域のマット内における関係を示す図である。
【図５】ＰＡＳＲモードに関する情報を設定するための設定用レジスタの一例を示す図である。
【図６】ＤＲＡＭにおいて実行されるセルフリフレッシュの制御の流れを説明する図である。
【図７】データ保持容量として１２８Ｍビットのみを想定した場合のセルフリフレッシュ動作に関連する要部の回路構成例を示す図である。
【図８】図７の回路構成において動作状態ごとのＸ８切り替え部に対する制御内容を示す図である。
【図９】図７の回路構成に対応する信号波形図である。
【図１０】データ保持容量として複数段階を切り替える設定とする場合のセルフリフレッシュ動作に関連する要部の回路構成例を示す図である。
【図１１】図１０の回路構成において動作状態ごとのＸ５〜Ｘ８切り替え部に対する制御内容を示す図である。
【図１２】図１０の回路構成に対応する信号波形図である。
【図１３】本実施形態の構成に従って選択的に設定可能なデータ保持容量とセルフリフレッシュの動作状態との関係をまとめて示す図である。
【図１４】２メモリセル／１ビットの場合の効果について１メモリセル／１ビットの場合と比較して説明するため、２つのメモリセルを含む回路部分の構成を示す図である。
【図１５】図１４の構成に対応する信号波形図である。
【図１６】２メモリセル／１ビットの場合について、リフレッシュ周期を変化させたときの信号波形図である。
【図１７】図１６の信号波形図に基づきリフレッシュ周期とビット線の信号レベルの関係を示したグラフである。
【図１８】本実施形態のＤＲＡＭについて、１ビット当たりのメモリセル数を変えた場合におけるフェイルの累積度数とリフレッシュ周期の関係をグラフに示す図である。
【図１９】１ビット当たりのメモリセル数とリフレッシュ周期の関係をグラフに示す図である。
【図２０】本実施形態の変形例に対応するＤＲＡＭ要部の回路構成例を示す図である。
【図２１】図２０の回路構成における制御レジスタの制御内容を示す図である。
【符号の説明】
【０１０７】
符号の説明
１０…メモリアレイ
１１…メインワードドライバ
１２…センスアンプ部
１３…行デコーダ
１４…行アドレスバッファ
１５…セルフリフレッシュ制御部
１６…列デコーダ
１７…列アドレスバッファ
１８…Ｉ／Ｏ制御部
１９…コマンドデコーダ
２０…クロックジェネレータ
３０…アドレス切り替え部
３１、４１…Ｘ８切り替え部
４２…Ｘ７切り替え部
４３…Ｘ６切り替え部
４４…Ｘ５切り替え部
５１…メインワードドライバ
５２…行デコーダ
５３…ＭＷＤ切り替え部
１００…マット
１５０…リフレッシュカウンタ
２０１、２０２…インバータ
２０３〜２０６、３０１〜３０５…ＡＮＤ回路
２０３〜２０６…ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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