(57)【要約】【課題】メモリセル構造の最適化を図ることで２つの書き込み配線の信頼性を共に確保する。【解決手段】ビット線１０の配線幅および厚さをそれぞれＷ１およびＴ１とし、ディジット線５の厚さをＴ２とし、ディジット線５の厚み方向中心からＭＴＪ素子８のフリー層の厚み方向中心までの距離をＬ１とする。ディジット線５の配線幅をＷ２とし、ビット線１０の厚み方向中心からＭＴＪ素子８のフリー層の厚み方向中心までの距離をＬ２とする。そして、Ｌ１／Ｌ２≧１の場合には（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１を、Ｌ１／Ｌ２≦１の場合には１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）を満足するように距離Ｌ１、Ｌ２、配線断面積Ｓ１およびＳ２を設定する。【選択図】図６
2006120824.tif 000002
【特許請求の範囲】
【請求項１】
非接触で交差する第１および第２の書き込み配線と、
前記第１および第２の書き込み配線の交差部に配設され、磁気トンネル接合を含む磁気トンネル接合素子とを備えた磁気記憶装置であって、
前記磁気トンネル接合素子は、磁化の方向が、前記第１および第２の書き込み配線に流れる電流によって発生する磁場によって変更可能な強磁性体で構成されるフリー層を有し、
前記第１の書き込み配線の厚さ方向の中心と前記フリー層の厚さ方向の中心との距離をＬ１、
前記第２の書き込み配線の厚さ方向の中心と前記フリー層の厚さ方向の中心との距離をＬ２、
前記第１の書き込み配線の幅方向の断面積をＳ２、
前記第２の書き込み配線の幅方向の断面積をＳ１とする場合、
前記距離Ｌ２に対する前記距離Ｌ１の比がＬ１／Ｌ２≧１の場合、
（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１を満足し、
前記距離Ｌ２に対する前記距離Ｌ１の比がＬ１／Ｌ２≦１の場合、
１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）を満足するように、前記距離Ｌ１、前記距離Ｌ２、前記断面積Ｓ１および前記断面積Ｓ２が設定される、磁気記憶装置。
【請求項２】
前記距離Ｌ１と前記距離Ｌ２との大小関係がＬ１＞Ｌ２である場合は、
前記第２の書き込み配線を、前記第１の書き込み配線より融点の高い金属材料で構成し、
前記距離Ｌ１と前記距離Ｌ２との大小関係がＬ１＜Ｌ２である場合は、
前記第１の書き込み配線を、前記第２の書き込み配線より融点の高い金属材料で構成する、請求項１記載の磁気記憶装置。
【請求項３】
前記断面積Ｓ１と前記断面積Ｓ２との大小関係がＳ１＞Ｓ２である場合は、
前記第１の書き込み配線を、前記第２の書き込み配線より融点の高い金属材料で構成し、
前記断面積Ｓ１と前記断面積Ｓ２との大小関係がＳ１＜Ｓ２である場合は、
前記第２の書き込み配線を、前記第１の書き込み配線より融点の高い金属材料で構成する、請求項１記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気記憶装置に関し、特に、磁気トンネル接合を利用する磁気記憶装置に関する。
【背景技術】
【０００２】
絶縁体を２つの強磁性体で挟んだ構造を磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）と呼称する。
【０００３】
この構造において、絶縁体をトンネルする電流を測定すると、２つの強磁性体層の磁化の向きによって電流値が異なる現象が観測される。
【０００４】
この現象はトンネル磁気抵抗（Tunnel Magnetic Resistance:ＴＭＲ）効果と呼称される。なお、ＴＭＲ効果については、特許文献１において詳細に説明されている。
【０００５】
ＴＭＲ効果を利用して、２つの強磁性体層の磁化方向を、０あるいは１に対応させてデータを記憶する装置がＭＲＡＭ（Magnetic Random Access Memory）である。
【０００６】
ＭＲＡＭにおいては、書き込み配線であるビット線およびディジット線に流れる電流によって磁場を発生させることで、強磁性体層の磁化の向きを制御する構成を採っており、ビット線が上側の強磁性体層の上方に、ディジット線が下側の強磁性体層の下方に配設され、両配線は平面視的に直交するように配設されている。
【０００７】
そして従来のＭＲＡＭにおいてはＭＴＪ素子をビット線にできるだけ近づけた構造が採られており、例えば特許文献２の図１に示されるように、ＭＴＪ素子がビット線の下面に直接に接触する構成を採用することが多い。
【０００８】
【特許文献１】特開２００２−２３１９０４号公報
【特許文献２】特開２００３−８６７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上説明したように、ＭＴＪ素子がビット線の下面に直接に接触する構成を採用する場合、ビット線とディジット線とで、ＭＴＪ素子への情報の書き込みに要する電流密度に差が生じ、その結果、両書き込み配線の寿命が大幅に異なることとなって、２つの書き込み配線の信頼性を共に確保することが難しいという問題があった。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、メモリセル構造の最適化を図ることで２つの書き込み配線の信頼性を共に確保することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る請求項１記載の磁気記憶装置は、非接触で交差する第１および第２の書き込み配線と、前記第１および第２の書き込み配線の交差部に配設され、磁気トンネル接合を含む磁気トンネル接合素子とを備えた磁気記憶装置であって、前記磁気トンネル接合素子は、磁化の方向が、前記第１および第２の書き込み配線に流れる電流によって発生する磁場によって変更可能な強磁性体で構成されるフリー層を有し、前記第１の書き込み配線の厚さ方向の中心と前記フリー層の厚さ方向の中心との距離をＬ１、前記第２の書き込み配線の厚さ方向の中心と前記フリー層の厚さ方向の中心との距離をＬ２、前記第１の書き込み配線の幅方向の断面積をＳ２、前記第２の書き込み配線の幅方向の断面積をＳ１とする場合、前記距離Ｌ２に対する前記距離Ｌ１の比がＬ１／Ｌ２≧１の場合、（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１を満足し、前記距離Ｌ２に対する前記距離Ｌ１の比がＬ１／Ｌ２≦１の場合、１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）を満足するように、前記距離Ｌ１、前記距離Ｌ２、前記断面積Ｓ１および前記断面積Ｓ２が設定される。
【発明の効果】
【００１２】
本発明に係る請求項１記載の磁気記憶装置によれば、Ｌ１／Ｌ２≧１の場合には、（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１を満足し、Ｌ１／Ｌ２≦１の場合には、１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）を満足するように距離Ｌ１、距離Ｌ２、断面積Ｓ１および断面積Ｓ２を設定することで、第１の書き込み配線と第２の書き込み配線とで、それぞれの電流密度に大きな差が生じることが防止され、両配線の寿命差を１桁程度に収めて、両配線の信頼性を共に確保することができる。
【発明を実施するための最良の形態】
【００１３】
＜実施の形態＞
＜Ａ．装置構成＞
まず、図１を用いて本発明の実施の形態に係るＭＲＡＭ１００の断面構成を説明する。なお、図１はＭＲＡＭ１００を構成する複数のメモリセルのうち、１つのメモリセルについてのみ示している。なお、ＭＲＡＭ１００においては、１つのＭＯＳトランジスタに対して１つのＭＴＪ素子８を有するメモリセルを前提としている。
【００１４】
図１に示すように、半導体基板１の主面内には、選択的に分離酸化膜２が配設され、分離酸化膜２によって活性領域ＡＲが規定されている。
【００１５】
活性領域ＡＲには、ゲート絶縁膜１１が選択的に配設され、ゲート絶縁膜１１上にはゲート電極３が配設されている。そして、ゲート電極３のゲート長方向の両側面外方の半導体基板１の表面内にはソース・ドレイン層ＳＤが配設され、ＭＯＳトランジスタＴＲを構成している。なお、ＭＯＳトランジスタＴＲの構成はこれに限定されるものではなく、例えば、ゲート電極３の側面にイドウォール酸化膜を有していても良く、また、ソース・ドレイン層ＳＤよりも浅い不純物拡散層である、ソース・ドレインエクステンション層を有していても良い。
【００１６】
ＭＯＳトランジスタＴＲは、ＭＴＪ素子８に記憶された情報の読み出しのためのトランジスタであり、ゲート電極３には情報の読み出し時のみに電圧が印加されるので、読み出しワード線とも呼称される。
【００１７】
ＭＯＳトランジスタＴＲを覆うように層間絶縁膜１２が配設され、層間絶縁膜１２上には図面に向かって前後方向に延在するようにディジット線５（第１の書き込み配線）が配設されている。
【００１８】
また、層間絶縁膜１２を貫通してＭＯＳトランジスタＴＲの一方のソース・ドレイン層ＳＤの表面に達するようにコンタクトホール４が設けられ、コンタクトホール４には導電膜が充填されてコンタクトプラグ１５を構成している。
【００１９】
そして、層間絶縁膜１２上を覆うように層間絶縁膜１３が配設され、層間絶縁膜１３上にはローカル配線７が配設され、ローカル配線７上にはＭＴＪ素子８が選択的に配設されている。
【００２０】
また、層間絶縁膜１３を貫通してコンタクトプラグ１５の表面に達するようにコンタクトホール６が設けられ、コンタクトホール６には導電膜が充填されてコンタクトプラグ１６を構成している。なお、ローカル配線７はコンタクトプラグ１６上を覆うように配設され、ＭＴＪ素子８は、ローカル配線７、コンタクトプラグ１６および１５を介してＭＯＳトランジスタＴＲの一方のソース・ドレイン層ＳＤに電気的に接続される。
【００２１】
なお、もう１つのソース・ドレイン層ＳＤは図示しないコンタクトプラグを介して何れかに接続されるが、本願との関係が薄いので、これ以上の説明は省略する。
【００２２】
層間絶縁膜１３上には、ローカル配線７およびＭＴＪ素子８を覆うように層間絶縁膜１４が配設され、層間絶縁膜１４上にはビット線１０（第２の書き込み配線）が平面視的にディジット線５に直交する方向に延在するように配設されている。
【００２３】
また、層間絶縁膜１４を貫通してＭＴＪ素子８の表面に達するようにコンタクトホール９が設けられ、コンタクトホール９には導電膜が充填されてコンタクトプラグ１７を構成している。
【００２４】
なお、ビット線１０はコンタクトプラグ１７上を覆うように配設され、ＭＴＪ素子８は、コンタクトプラグ１７を介してビット線１０に電気的に接続される。
【００２５】
次に、図２を用いてＭＴＪ素子８の構成について説明する。
図２に示すように、ＭＴＪ素子８は極薄膜の絶縁体膜８１を強磁性体膜８２および８３で挟んだ構造を有している。なお、強磁性体膜８２がディジット線５線側となるように配設される。
【００２６】
このような構成において、強磁性体膜８２と８３との間に電流を流そうとする場合、強磁性体膜８２と８３とで磁化の方向とが同一な場合（平行な場合）と、磁化の方向が正反対方向である場合（反平行な場合）とで、極薄膜絶縁体８１をトンネルする電流が異なる。
【００２７】
すなわち、磁化の方向が同一であれば抵抗は低く、異なれば抵抗は高くなり、磁気トンネル接合は、強磁性体膜８２および８３の磁化の方向に応じて、２つのトンネル磁気抵抗（ＴＭＲ）を持つことになる（トンネル磁気抵抗効果）。ＭＲＡＭ１００は、強磁性体膜８２および８３の磁化の方向の２つの組み合わせによって２値情報を記憶する不揮発性ＲＡＭである。
【００２８】
なお、強磁性体膜８３は、強磁性体膜８２に比べて磁化の方向を反転させやすい材質が選択されており、フリー層と呼称される。逆に、強磁性体膜８２は、強磁性体膜８３の磁化の方向を反転させるだけの磁場を与えても磁化の方向が反転しない材質が選択されており、ピン層と呼称される。
【００２９】
従って、ビット線１０（図１）およびディジット線５（図１）に電流を流すことでそれぞれ発生する磁場の合成磁場により、フリー層の磁化の方向を制御することで、強磁性体膜８２と８３とで磁化の方向が平行な状態および反平行な状態を任意に設定することができる。
【００３０】
なお、磁化の方向が反転を始める磁場をスイッチング磁場あるいは反転磁場と呼称し、Ｈｓｗと記載する。
【００３１】
＜Ｂ．基本的動作＞
次に、ＭＲＡＭ１００の基本的動作について説明する。
まず、ＭＲＡＭ１００の平面構成を示す図３を用いて、ＭＲＡＭ１００のデータの書き込みおよび読み出しについて説明する。
【００３２】
図３は複数のメモリセルを有するＭＲＡＭ１００を模式的に表しており、各構成は上下の関係を無視して同一平面的に表されている。なお、図３において、Ａ−Ａ線で示される部分の断面図が図１に対応し、図１で使用される参照符号を図３においても使用する。
【００３３】
図３に示すように、複数のＭＴＪ素子８がマトリックス状に配設され、ＭＴＪ素子８の縦および横の配列に対応して、それぞれディジット線５およびビット線１０が配設されている。
【００３４】
図３においては、図に向かって上下方向をｘ方向、左右方向をｙ方向とし、矩形状をなすＭＴＪ素子８の長辺がｘ方向に沿うものとし、短辺がｙ方向に沿うものとしている。
【００３５】
ＭＲＡＭ１００においては、ディジット線５およびビット線１０に電流を流し、それぞれで発生する磁場の合成磁場により、ＭＴＪ素子８の磁化の方向を制御する。なお、ビット線１０およびディジット線５に、フリー層の磁化の方向を反転させるために流す電流を書き込み電流と呼称し、それぞれ電流Ｉｙおよび電流Ｉｘとして示す。
【００３６】
従って上記合成磁場は、ビット線１０に流れる電流Ｉｙ（ビット線書き込み電流）により生成されるビット線書き込み磁場Ｈｘと、ディジット線５に流れる電流Ｉｘ（ディジット線書き込み電流）により生成されるディジット線書き込み磁場Ｈｙとの組み合わせにより決まり、図４に示されるアステロイド曲線によって表される。
【００３７】
図４において、横軸にビット線書き込み電流Ｉｙにより生成されるビット線書き込み磁場Ｈｘを、縦軸にディジット線書き込み電流Ｉｘにより生成されるディジット線書き込み磁場Ｈｙを示し、フリー層の磁化の方向を反転させるのに必要なスイッチング磁場Ｈｓｗは、アステロイド曲線の外側の領域で表され、合成磁場がアステロイド曲線の内側の領域にある場合は、フリー層の磁化の方向は維持される。
【００３８】
従って、フリー層の磁化の方向を反転させるスイッチング磁場は多数存在することになり、この中から最適なスイッチング磁場を選択するには、磁化方向を反転させてデータを書き込むメモリセルを中心にして、ビット線延在方向において隣接するメモリセルに対してのディジット線書き込み磁場の漏れ磁場および、ディジット線延在方向において隣接するメモリセルに対してのビット線書き込み磁場の漏れ磁場の影響を最小にすることが望ましい。
【００３９】
次に、図５〜図７を用いて、ディジット線書き込み磁場の漏れ磁場およびビット線書き込み磁場の漏れ磁場の影響について説明するとともに、当該漏れ磁場の影響を最小にする構成について説明する。
【００４０】
図５は、図３に示したＭＲＡＭ１００の平面構成を、さらに簡略化して表した図であり、ビット線１０、ディジット線５およびＭＴＪ素子８のみを示している。
【００４１】
図５において、マトリックス状に配設されたＭＴＪ素子８のうち、中央のＭＴＪ素子８が、データを書き込むべきメモリセルに含まれるＭＴＪ素子８であり、当該ＭＴＪ素子８にはビット線書き込み磁場Ｈｘおよびディジット線書き込み磁場Ｈｙが与えられている。なお、その他のメモリセルは非選択のメモリセルであり、ビット線書き込み磁場Ｈｘおよびディジット線書き込み磁場Ｈｙの両方が与えられているものはない。
【００４２】
また、図５においてディジット線書き込み磁場の漏れ磁場は、ＭＴＪ素子８のフリー層の面内磁場のｙ方向成分Ｈｙｄとして表され、ビット線書き込み磁場の漏れ磁場は、ＭＴＪ素子８のフリー層の面内磁場のｘ方向成分Ｈｘｄとして表される。
【００４３】
図５に示すように、中央のＭＴＪ素子８に接続されるビット線１０によって、ビット線書き込み磁場Ｈｘが生成されるので、当該ビット線１０に接続される全てのＭＴＪ素子８にはビット線書き込み磁場Ｈｘが与えられる。
【００４４】
また、中央のＭＴＪ素子８に接続されるディジット線５によって、ディジット線書き込み磁場Ｈｙが生成されるので、当該ディジット線５に接続される全てのＭＴＪ素子８にはディジット線書き込み磁場Ｈｙが与えられる。
【００４５】
そして、上記ビット線１０に接続されないＭＴＪ素子８においては、ビット線書き込み磁場の漏れ磁場Ｈｘｄが与えられ、上記ディジット線５に接続されないＭＴＪ素子８においては、ディジット線書き込み磁場の漏れ磁場Ｈｙｄが与えられる。
【００４６】
ここで、ＭＲＡＭ１００の所望の１つのメモリセルのみにデータの書き込みを行うには、当該所望のメモリセルにはビット線書き込み磁場Ｈｘおよびディジット線書き込み磁場Ｈｙの両方を与えてＭＴＪ素子８のフリー層の磁化の方向を反転させるが、ビット線延在方向において隣接するメモリセルに対しては、ビット線書き込み磁場Ｈｘおよび漏れ磁場Ｈｙｄによるディスターブ磁場（Ｈｘ，Ｈｙｄ）によっては反転させず、ディジット線延在方向において隣接するメモリセルに対しては、ディジット線書き込み磁場Ｈｙおよび漏れ磁場Ｈｘｄによるディスターブ磁場（Ｈｘｄ，Ｈｙ）によっては反転させないようにする。
【００４７】
このような条件を満たす磁場を図４に示すアステロイド曲線を用いて説明すると、書き込み磁場（Ｈｘ，Ｈｙ）はアステロイド曲線の外側の領域に存在し、ディスターブ磁場（Ｈｘ，Ｈｙｄ）および（Ｈｘｄ，Ｈｙ）がアステロイド曲線の内側の領域に存在することになる。従って、このような関係を満たすように各種条件を設定する。
【００４８】
ここで、ビット線書き込み磁場の漏れ磁場Ｈｘｄの影響を、ビット線書き込み磁場Ｈｘとの比（Ｈｘｄ／Ｈｘ）によって規定し、当該比率をＲｘｄとする。この比率Ｒｘｄを用いてディスターブ磁場（Ｈｘｄ，Ｈｙ）を表現すると（Ｒｘｄ×Ｈｘ，Ｈｙ）となる。
【００４９】
また、ディジット線書き込み磁場の漏れ磁場Ｈｙｄの影響を、ディジット線書き込み磁場Ｈｙとの比（Ｈｙｄ／Ｈｙ）によって規定し、当該比率をＲｙｄとする。この比率Ｒｙｄを用いてディスターブ磁場（Ｈｘ，Ｈｙｄ）を表現すると（Ｈｘ，Ｒｙｄ×Ｈｙ）となる。
【００５０】
従って、ビット線書き込み磁場の漏れ磁場Ｈｘｄの影響およびディジット線書き込み磁場の漏れ磁場Ｈｙｄの影響を同時に最小化するには、少なくとも比率Ｒｘｄおよび比率Ｒｙｄを等しくする必要がある。
【００５１】
ここで、図４に示すアステロイド曲線が、ｘ軸方向とｙ軸方向とで同じ切片を有するものと仮定すれば、最大のマージンを有してランダムなデータの書き込みを可能とするには、書き込み磁場（Ｈｘ，Ｈｙ）のそれぞれの書き込みマージンＭｘおよびＭｙに対して、Ｍｘ＝Ｍｙを満たし、また、ディジット線方向およびビット線方向において隣接するメモリセルにおけるそれぞれの耐ディスターブマージンＭｄｘおよびＭｄｙに対して、Ｍｄｘ＝Ｍｄｙを満たすようにすれば良い。これにより、結果的に書き込み磁場（Ｈｘ，Ｈｙ）はＨｘ＝Ｈｙとなり、これが最適条件となる。
【００５２】
しかし、現実には図４に示すアステロイド曲線は、Ｈｙ軸切片の方がＨｘ軸切片よりも大きくなっている。これはｙ軸方向のみ磁場を印加した場合のスイッチング磁場が、ｘ軸方向にのみ磁場を印加した場合のスイッチング磁場よりも大きいことを意味しており、このように非対称な特性となるのは、図３に示すように矩形状をなすＭＴＪ素子８の長辺がｘ軸に沿うように構成されているためである。
【００５３】
従って、スイッチング磁場が小さく磁化方向が反転しやすいという意味で、ｘ軸方向（ＭＴＪ素子の長手方向）を容易軸方向、ｙ軸方向（ＭＴＪ素子の短手方向）を困難軸方向と呼称する。
【００５４】
ここで、ビット線書き込み磁場Ｈｘとディジット線書き込み磁場Ｈｙによる合成磁場は、ｘ軸（容易軸）方向とｙ軸（困難軸）方向との中間の方向を向いており、当該合成磁場により反転した磁化方向も、合成磁場が印加されている間は、容易軸方向と困難軸方向の中間の方向を向いているが、書き込み電流がＯＦＦされて合成磁場がなくなり保持状態になると、磁化方向は自然に容易軸方向を向くことになる。このように、実際のアステロイド曲線は、一般的には対称ではないが、ＭＴＪ素子の形状や構造などの最適化によりほぼ非対称性を取り去ることが可能なので、書き込み磁場（Ｈｘ，Ｈｙ）の最適条件をＨｘ＝Ｈｙとしても良い。
【００５５】
＜Ｃ．構造の最適化＞
以上説明したＭＲＡＭ１００の基本的な動作を踏まえ、ＭＲＡＭ１００の最適化された構造について図６および図７を用いて説明する。ここで、図６は図５におけるＢ−Ｂ線での矢視方向断面を表す図であり、図７は図５におけるＣ−Ｃ線での矢視方向断面を表す図である。
【００５６】
図６に示すように、ビット線１０の配線幅および厚さをそれぞれＷ１およびＴ１とし、ディジット線５の厚さをＴ２とし、ディジット線５の厚み方向中心からＭＴＪ素子８のフリー層（すなわち強磁性体膜８３）の厚み方向中心までの距離をＬ１とする。
【００５７】
また、図７に示すように、ディジット線５の配線幅をＷ２とし、ビット線１０の厚み方向中心からＭＴＪ素子８のフリー層の厚み方向中心までの距離をＬ２とする。
【００５８】
ここで、書き込みマージンをできるだけ大きく確保するために、書き込み磁場は、Ｈｘ＝Ｈｙを満たすものとし、ディジット線書き込み電流Ｉｘに対してディジット線書き込み電流密度Ｊｘとし、ビット線書き込み電流Ｉｙに対してビット線書き込み電流密度Ｊｙとすると、以下の数式（１）〜（４）が得られる。
【００５９】
Ｈｘ＝ｋ・Ｉｙ／Ｌ２・・・（１）
Ｉｙ＝Ｊｙ（Ｗ１・Ｔ１）・・・（２）
Ｈｙ＝ｋ・Ｉｘ／Ｌ１・・・（３）
Ｉｘ＝Ｊｘ（Ｗ２・Ｔ２）・・・（４）
なお、上記数式（１）および（２）において、ｋは比例定数である。
【００６０】
従って、書き込み磁場と書き込み電流密度との関係は、以下の数式（５）および（６）で与えられる。
【００６１】
Ｈｘ＝ｋ・Ｊｙ（Ｗ１・Ｔ１）／Ｌ２・・・（５）
Ｈｙ＝ｋ・Ｊｘ（Ｗ２・Ｔ２）／Ｌ１・・・（６）
そして、Ｈｘ＝Ｈｙの条件から、以下の数式（７）〜（９）が得られる。
【００６２】
Ｊｙ（Ｗ１・Ｔ１）／Ｌ２＝Ｊｘ（Ｗ２・Ｔ２）／Ｌ１・・・（７）
Ｊｘ／Ｊｙ＝（Ｗ１・Ｔ１）／Ｌ２／[（Ｗ２・Ｔ２）／Ｌ１]
＝［（Ｗ１・Ｔ１）／（Ｗ２・Ｔ２）］（Ｌ１／Ｌ２）・・・（８）
（Ｗ２・Ｔ２）／（Ｗ１・Ｔ１）＝（Ｌ１／Ｌ２）・（Ｊｙ／Ｊｘ）・・・（９）
ＭＲＡＭ１００において、ビット線１０およびディジット線５の両方の信頼性を同時に確保するためには、一方が他方に対して極端に寿命が短くなるような構造は適用できない。理想的には、Ｊｙ／Ｊｘ＝１とし、両書き込み配線の寿命を同じにするのが最適であるが、構造設計に対する余地を確保するため、一方が他方に対して３倍以内の電流密度となるように制限する。この制限は、両書き込み配線の寿命差を１桁程度に収める条件である。
【００６３】
ここで、（Ｗ２・Ｔ２）≦（Ｗ１・Ｔ１）の場合は、ディジット線５の配線断面積がビット線１０の配線断面積よりも小さいため、ディジット線書き込み電流密度Ｊｘがビット線書き込み電流密度Ｊｙよりも大きくなり、Ｊｙ／Ｊｘ≧１／３となる。この状況下でＨｘ＝Ｈｙを満たすためにはＬ１≧Ｌ２としなければならない。
【００６４】
このためには、以下の数式（１０）で表される関係を満たす必要がある。
【００６５】
（１／３）・（Ｌ１／Ｌ２）≦（Ｗ２・Ｔ２）／（Ｗ１・Ｔ１）≦１・・・（１０）
同様に、（Ｗ２・Ｔ２）≧（Ｗ１・Ｔ１）の場合は、ビット線１０の配線断面積がディジット線ＤＬの配線断面積よりも小さいため、ビット線書き込み電流密度Ｊｙがディジット線書き込み電流密度Ｊｘよりも大きくなり、Ｊｙ／Ｊｘ≦３となる。この状況下でＨｘ＝Ｈｙを満たすためには、Ｌ１≦Ｌ２としなければならない。
【００６６】
このためには、以下の数式（１１）で表される関係を満たす必要がある。
【００６７】
１≦（Ｗ２・Ｔ２）／（Ｗ１・Ｔ１）≦３・（Ｌ１／Ｌ２）・・・（１１）
ここで、ステップ関数Ｈ（ｘ）を使用し、Ｈ（ｘ）＝０の場合はｘ＜０とし、Ｈ（ｘ）＝１の場合はｘ≧０と定義すると、上記数式（１０）および（１１）を統合することができ、メモリセル構造の設計条件を以下の数式（１２）で表すことができる。
【００６８】
（１／３）・［（Ｌ１／Ｌ２）・Ｈ（Ｌ１−Ｌ２）＋３・Ｈ（Ｌ２−Ｌ１）］
≦（Ｗ２・Ｔ２）／（Ｗ１・Ｔ１）≦３・［（１／３）・Ｈ（Ｌ１−Ｌ２）＋（Ｌ１／Ｌ２）・Ｈ（Ｌ２−Ｌ１）］・・・（１２）
なお、上記数式を得るにあたっては、書き込み磁場は先に説明したようにＨｘ＝Ｈｙを満たすものとし、書き込み電流密度は１／３≦Ｊｙ／Ｊｘ≦３の範囲にあるもとのした。
【００６９】
ただし、これらは、理想的な場合を想定しての前提であり、現実にはＨｘ＝Ｈｙ、あるいは１／３≦Ｊｙ／Ｊｘ≦３を満たさない場合もある。
【００７０】
しかし、数式（１２）は、書き込みマージンをなるべく大きくし、かつ、ディジット線５およびビット線１０における書き込み電流密度差を所定の範囲内に収めることで、両配線の寿命差を所定の範囲内に収めて、両配線の信頼性を共に確保できるようにするための条件を規定している。
【００７１】
そのため、この条件が満たされる限り、書き込みマージンが十分に大きく、Ｈｘ＝Ｈｙに近い関係が成立しており、また、両配線の信頼性を共に確保できるように、１／３≦Ｊｙ／Ｊｘ≦３に近い関係が成立していると考えられる。従って、上記数式（１２）を、ＭＲＡＭ１００が満足すべき基本条件とする。
【００７２】
なお、以上の説明においては、ディジット線およびビット線が、１つのメモリセルに対して１本ずつ配設されているものとしたが、実際は、書き込みに寄与する配線として、１つのメモリセルに対してディジット線およびビット線が共に複数本配設される場合も想定し、それら複数のディジット線およびビット線のうち、書き込みに最も寄与する部分での配線断面（幅方向断面）の総面積をそれぞれＳ１およびＳ２として表すと、数式（１２）は以下の数式（１３）で表すことができる。
【００７３】
（１／３）・［（Ｌ１／Ｌ２）・Ｈ（Ｌ１−Ｌ２）＋３・Ｈ（Ｌ２−Ｌ１）］
≦Ｓ２／Ｓ１≦３・［（１／３）・Ｈ（Ｌ１−Ｌ２）＋（Ｌ１／Ｌ２）・Ｈ（Ｌ２−Ｌ１）］・・・（１３）
なお、ディジット線およびビット線が、１つのメモリセルに対して１本ずつ配設されている場合には、上記数式（１３）におけるＳ１は、ディジット線１本の断面の面積となり、Ｓ２はビット線１本の断面の面積となることは言うまでもない。
【００７４】
また、上記数式（１３）を分解すれば、以下の数式（１４）および（１５）で表すことができる。
【００７５】
（１／３）・（Ｌ１／Ｌ２）≦Ｓ２／Ｓ１≦１・・・（１４）
１≦Ｓ２／Ｓ１≦３（Ｌ１／Ｌ２）・・・（１５）
なお、数式（１４）はＬ１／Ｌ２≧１の場合の条件であり、数式（１５）はＬ１／Ｌ２≦１の場合の条件である。
【００７６】
上述した数式（１４）および（１５）の条件を満足するように距離Ｌ１、Ｌ２、配線断面積Ｓ１およびＳ２を設定することで、ディジット線およびビット線のそれぞれの電流密度に大きな差が生じることが防止され、両配線の寿命差を１桁程度に収めて、両配線の信頼性を共に確保することができる。
【００７７】
ここで、１３０ｎｍプロセス世代と呼称される半導体装置を例に採って、各構成の具体的な数値の一例を示す。
【００７８】
まず、理想的な条件とは、書き込み電流密度はＪｙ／Ｊｘ＝１を満たし、ディジット線５およびビット線１０の配線幅は同じであり、ＭＴＪ素子８のフリー層の位置はＬ１：Ｌ２＝１：１を満たす位置にある場合であり、具体的にはビット線１０の下面から約２３０ｎｍの位置にあるものとする。
【００７９】
なお、ディジット線５およびビット線１０の配線厚さはほぼ同じであり、３００ｎｍ程度である。また、ディジット線５の上面と、ビット線１０の下面との間隔は４５０ｎｍ程度である。
【００８０】
この理想条件を中心として、Ｊｙ／Ｊｘが１／３または３に変化した場合に、メモリセルの構造がどれだけ変化するかを調べる。
【００８１】
条件を限定するため、ディジット線５の電流密度が相対的に増大する場合を想定する。すなわち、Ｊｙ／Ｊｘ＝１／３の場合を考える。
【００８２】
この条件を実現するのにＭＴＪ素子８の位置のみを変化させるものとすると、Ｌ１：Ｌ２＝３：１とすれば良い。これはＭＴＪ素子８の位置をビット線１０の下面下２３０ｎｍから下面下４０ｎｍに近づけることに相当する。
【００８３】
次に、図３において示したセルレイアウトのように、ビット線１０の配線幅とディジット線５の配線幅との比をほぼ２：１とし、Ｊｙ／Ｊｘ＝１／３を達成する場合を考える。
【００８４】
この場合には、ＭＴＪ素子８の位置も変更する必要があり、Ｌ１：Ｌ２＝３：２にする。これは、ＭＴＪ素子８の位置をビット線１０の下面下２３０ｎｍから下面下１５０ｎｍに近づけることに相当する。
【００８５】
以上のように、ＭＴＪ素子８とディジット線およびビット線との位置関係を示すＬ１／Ｌ２と、ビット線１０およびディジット線５の断面積Ｓ１およびＳ２との関係に基づいて、書き込み配線であるビット線１０およびディジット線５の信頼性が共に確保されるように、書き込み配線とＭＴＪ素子８との位置関係を規定することで、ＭＲＡＭ１００の最適化された構造を得ることができる。
【００８６】
＜Ｄ．配線の材質の選定＞
＜Ｄ−１．第１の選定方法＞
上記条件を満足する場合でも、なるべくビット線１０の配線幅Ｗ１とディジット線５の配線幅Ｗ２とが近い値とする方が、メモリセルのレイアウトも容易で、メモリセルサイズを小さくするようにレイアウトできる。
【００８７】
また、ビット線１０の厚さＴ１およびディジット線５の厚さＴ２は、メモリセル内に適用されるほぼ同一ピッチの配線の厚さであるから、微細加工の観点からは、ほぼ同じ程度の厚さにする方が有利である。従って、配線断面積Ｓ１およびＳ２は、レイアウト的にも微細加工の観点からも、ほぼ同じ値を採ることが有利と言える。
【００８８】
従って、Ｌ１＞Ｌ２の場合は、ビット線１０の配線断面積Ｓ１をより小さくするために、ビット線１０の配線材料に、より融点の高い金属材料を用いることが望ましい。
【００８９】
同様に、Ｌ２＜Ｌ１の場合、ディジット線５の配線断面積Ｓ２をより小さくするために、ディジット線５の配線材料に、より融点の高い金属材料を用いることが望ましい。
【００９０】
具体的には、いわゆる高融点金属とされ半導体装置に適用される材料を融点の高い順に列挙すると、タングステン（Ｗ）系材料、チタン（Ｔｉ）系材料、銅（Ｃｕ）系材料およびアルミニウム（Ａｌ）系材料を使用することが望ましい。
【００９１】
なお、Ｗ系材料の具体例としては、ピュアタングステンやタングステンシリサイド（ＷＳｉ2）が挙げられ、ピュアタングステンを使用する場合にはバリアメタルとして窒化チタンを使用する構成が考えられる。
【００９２】
また、Ｔｉ系材料としては、窒化チタン（ＴｉＮ）やチタンシリサイド（ＴｉＳｉ2）が挙げられ、Ｃｕ系材料としては、メッキ法で形成したピュア銅や、スパッタリング法で形成したピュア銅が挙げられ、Ａｌ系材料としては、アルミシリサイド（ＡｌＳｉ）やＡｌＳｉＣｕ、ＡｌＣｕなどが挙げられる。
【００９３】
また、上記以外に、窒化タンタルをバリアメタルとしてタンタルを使用することも可能である。
【００９４】
このように種々の配線材料を使用することを前提とすれば、ディジット線５とビット線１０とで配線材料を異なったものとすることで、両配線が同じ材質である場合に比べて、レイアウト的にも微細加工の観点からも、より有利な構成を得ることができる。
【００９５】
例えば、Ｌ１＞Ｌ２の場合、ビット線１０をディジット線５よりも融点の高い材料で構成し、Ｌ２＞Ｌ１の場合、ディジット線５をビット線１０よりも融点の高い材料で構成する。
【００９６】
より具体的な組み合わせとしては、以下のような組み合わせが考えられる。
【００９７】
（Ｌ１＞Ｌ２の場合）
ディジット線材料        ビット線材料
Ａｌ系              Ｃｕ系
Ａｌ系        Ｗ系、Ｔｉ系
Ｃｕ系        Ｗ系、Ｔｉ系
（Ｌ１＜Ｌ２の場合）
ディジット線材料        ビット線材料
Ｃｕ系              Ａｌ系
Ｗ系、Ｔｉ系              Ａｌ系
Ｗ系、Ｔｉ系              Ｃｕ系
【００９８】
以上のように、Ｌ１＞Ｌ２の場合は、ビット線１０の配線材料にディジット線より融点の高い金属材料を用いることで、ビット線１０の配線断面積Ｓ１をより小さくすることができ、Ｌ２＜Ｌ１の場合は、ディジット線５の配線材料に、ビット線１０より融点の高い金属材料を用いることで、ディジット線５の配線断面積Ｓ２をより小さくすることができ、レイアウト的にも微細加工の観点からも、より有利な構成を得ることができる。
【００９９】
＜Ｄ−２．第２の選定方法＞
上記の説明においては、ビット線１０の配線断面積Ｓ１とディジット線５の配線断面積Ｓ２とが等しいことを前提としたが、Ｓ２＜Ｓ１であれば、ディジット線５の電流密度が大きくなって信頼性の確保が厳しくなり、逆に、Ｓ２＞Ｓ１であれば、ビット線５の電流密度が大きくなって信頼性の確保が厳しくなる。
【０１００】
従って、Ｓ２＜Ｓ１の場合には、ディジット線５を、ビット線１０より融点の高い金属材料で構成することが信頼性を確保する意味で有利となる。同様に、Ｓ２＞Ｓ１の場合には、ビット線１０を、ディジット線５より融点の高い金属材料で構成することが信頼性を確保する意味で有利となる。
【０１０１】
より具体的な組み合わせとしては、以下のような組み合わせが考えられる。
【０１０２】
（Ｓ２＜Ｓ１の場合）
ディジット線材料        ビット線材料
Ｃｕ系              Ａｌ系
Ｗ系、Ｔｉ系              Ａｌ系
Ｗ系、Ｔｉ系              Ｃｕ系
（Ｓ２＞Ｓ１の場合）
ディジット線材料        ビット線材料
Ａｌ系              Ｃｕ系
Ａｌ系        Ｗ系、Ｔｉ系
Ｃｕ系        Ｗ系、Ｔｉ系
【０１０３】
なお、以上の説明ではビット線１０およびディジット線５において、一方が他方に対して３倍以内の電流密度となるように制限することを前提としたが、これを４倍あるいは５倍以内の電流密度となるように制限することでも、２つの書き込み配線の寿命差を従来よりも小さくすることができ、２つの書き込み配線の信頼性を共に確保するという目的を達成することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明に係る実施の形態のＭＲＡＭの構成を説明する断面図である。
【図２】ＭＴＪ素子の構成を説明する斜視図である。
【図３】本発明に係る実施の形態のＭＲＡＭの構成を説明する平面図である。
【図４】本発明に係る実施の形態のＭＲＡＭの動作特性を説明する図である。
【図５】本発明に係る実施の形態のＭＲＡＭの構成を模式的に示す平面図である。
【図６】本発明に係る実施の形態のＭＲＡＭの構成を模式的に示す断面図である。
【図７】本発明に係る実施の形態のＭＲＡＭの構成を模式的に示す断面図である。
【符号の説明】
【０１０５】
５  ディジット線、８  ＭＴＪ素子、１０  ビット線。
【図１】
2006120824.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006120824.tif 000007
【図６】
2006120824.tif 000008
【図７】
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