(57)【要約】【課題】  DDR2−SDRAMのデータストローブ信号をマスクするマスク信号を生成して、DDR2−SDRAMのグリッジノイズ耐性を改善するメモリインターフェイス制御回路を提供する。【解決手段】  メモリインターフェイス制御回路は、ＤＲＡＭから入力されるデータストローブ信号DQSと読出し開始のタイミングを示す読出しタイミング信号CHKPREとからマスク解除基本信号Ｍ０を生成するマスク解除信号生成部と、マスク解除基本信号Ｍ０とＤＲＡＭの読出しモードを示す読出しモード信号ＲＥとからマスク信号DQEを生成するマスク解除信号生成部と、データストローブ信号DQSを遅延した遅延データストローブ信号DQS1とマスク信号DQEとから内部データストローブ信号DQS2を生成するストローブ信号生成部とを備え、内部データストローブ信号DQS2がＦＩＦＯ回路１１のデータ入力に利用される。【選択図】図２
2006260322.tif 000002
【特許請求の範囲】
【請求項１】
ダブルデータレート構成のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）装置からデータを読み出すメモリコントローラのためのメモリインターフェイス制御回路において、
前記ＳＤＲＡＭ装置のデータストローブ信号と、前記ＳＤＲＡＭ装置の読出しタイミングの開始を示す読出しタイミング信号とから、マスク解除基本信号を生成するマスク解除信号生成部と、
前記データストローブ信号を遅延して遅延データストローブ信号を生成する遅延回路と、
前記遅延データストローブ信号と、前記マスク解除基本信号とに基づいて内部データストローブ信号を生成する内部ストローブ信号生成部と、
前記内部データストローブ信号に基づいて読出しデータをラッチするラッチ回路とを備えることを特徴とするメモリインターフェイス制御回路。
【請求項２】
前記遅延回路は、遅延時間が可変に設定される可変遅延回路である、請求項１に記載のメモリインターフェイス制御回路。
【請求項３】
前記内部ストローブ信号生成部は、前記マスク解除基本信号と、前記ＳＤＲＡＭの読出しモードを示す読出しモード信号とからマスク解除信号を生成するマスク解除信号生成回路と、
前記遅延データストローブ信号と前記マスク解除信号の論理積をとるＡＮＤ回路とを備える、請求項１又は２に記載のメモリインターフェイス制御回路。
【請求項４】
前記ラッチ回路が先入れ先出し回路（ＦＩＦＯ）回路である、請求項１〜３の何れか一に記載のインターフェイス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリからデータを読み出すために使用されるメモリインターフェイス制御回路に関し、更に詳しくは、DDR2-SDRAM（Double Data Rate 2-Synchronous Random Access Memory）などのダブルデータレートのＳＤＲＡＭからからデータを読み出すメモリコントローラのために使用して好適なメモリインターフェイス制御回路に関する。
【背景技術】
【０００２】
ＤＲＡＭとして、クロックパルスの立ち上がり及び立ち下がりの双方でデータを読み書きするDDR-SDRAM及びDDR2-SDRAMが主流となっている。DDR-SDRAM及びDDR2-SDRAMでは、RAM Read終了時に発生するLow確定時間（ｔRPST：Read-Postamble期間）が過ぎると、データストローブ信号DQSをハイインピーダンス状態にしている。このハイインピーダンス状態への切替え時には、データストローブ信号にグリッジノイズが発生することが知られている。DDR-SDRAMでは、転送周波数が比較的に低いため、ハイインピーダンス状態への切替時にグリッジノイズが乗ったとしても、ReadデータをラッチするＦＩＦＯ回路からデータを取り出すタイミングが存在している。しかし、DDR2-SDRAMでは、DDR-SDRAMと比べて転送周波数が倍であるため、データストローブ信号にグリッジノイズが乗ることで、ＦＩＦＯ回路内に格納されているデータが破壊することがあった。このため、ＦＩＦＯ回路に格納された読出しデータを同期化するタイミングの設定が困難になるという問題があった。この様子を図６の信号タイミングチャートに示した。同図は、メモリコントローラから近い近端のＲＡＭ及びメモリコントローラから遠い縁端のＲＡＭの双方からのReadデータについて、Ｌｏｗ確定期間ｔRPSTの経過後に発生するグリッジノイズのために、ＦＩＦＯ内のデータが破壊される旨を示している。
【０００３】
ＦＩＦＯ回路で、データ同期化のタイミングをとるためには、データストローブ信号ＤＱＳ１がハイインピーダンス状態になる際に、データストローブ信号にマスクを掛けてデータの破壊を防止する必要がある。従来技術では、このデータストローブ信号ＤＱＳ１に掛けたマスクを解除するマスク解除信号を生成するタイミングを机上で計算して決めていた。しかし、特定のタイミングでマスク解除信号を発生しても、図６に示したように、複数のDDR2-SDRAMを有する半導体装置では、メモリコントローラからの距離の違いにより、データの読出しに要する時間が異なるため、その解除信号を発生させるタイミングを決定することが困難であった。データストローブ信号のマスクタイミングに関しては、例えば特許文献１に記載がある。
【特許文献１】特開２００１−１８９０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
出願人は、先願である特願２００４−０９２２６８号において、データストローブ信号を遅延させて生成した遅延データストローブ信号から、グリッジノイズを除いた第２次データストローブ信号を生成するメモリインターフェイス制御回路を提案している。
【０００５】
図７は、上記先願に記載されたメモリインターフェイス制御回路の構成を示す。このメモリインターフェイス制御回路では、制御回路４５が、遅延調整前の基本マスク信号ＳＤＥを生成する機能と、可変遅延回路３及び４４の遅延時間を制御する機能とを有し、タイミングを可変としたキャリブレーション用のマスク信号を生成する。制御回路４５は、DDR2−SDRAMの初期化に際して、可変遅延回路３の遅延時間を変えながらキャリブレーション用マスク信号を生成し、それによってマスクタイミング及びマスク解除タイミングを規定するデータストローブ信号に基づいて実際にDDR2−SDRAMからデータを読み出し、読み出されたデータをＦ/Ｆ回路１２から取得する。取得したデータが正しいデータか否かをＰＡＳＳ／ＦＡＩＬ判定することで、最適なマスクタイミングを決定し、以後の読出しの際にそのマスクタイミングを有するデータストローブ信号を使用する。
【０００６】
上記先願の構成によると、実際の読出しデータに基づいて、キャリブレーション用信号をＰＡＳＳ／ＦＡＩＬ判定するので、最適なマスクタイミングを有するデータストローブ信号が得られる。しかし、制御回路４５の構成が複雑であると共に、初期化の際に必ずキャリブレーションを行わなければならないという煩雑さがあった。
【０００７】
本発明の目的は、上記先願発明のメモリインターフェイス制御回路を改良し、メモリ（特にDDR-SDRAM、DDR2-SDRAM）とメモリコントローラＬＳＩとの間における読出しデータの転送に際して、読出しデータのグリッジノイズ耐性を向上し、かつ、メモリとメモリコントローラＬＳＩとの間の物理的な配置関係の制限を緩和できる、メモリコントローラのためのメモリインターフェイス制御回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のメモリインターフェイス制御回路は、ダブルデータレート構成のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）装置からデータを読み出すメモリコントローラのためのメモリインターフェイス制御回路において、
前記ＳＤＲＡＭ装置のデータストローブ信号と、前記ＳＤＲＡＭ装置の読出しモードを示す読出しモード信号とから、マスク解除基本信号を生成するマスク解除信号生成部と、
前記データストローブ信号を遅延して遅延データストローブ信号を生成する遅延回路と、
前記遅延データストローブ信号と、前記マスク解除基本信号とに基づいて内部データストローブ信号を生成する内部ストローブ信号生成部と、
前記内部データストローブ信号に基づいて読出しデータをラッチするラッチ回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明のメモリインターフェイス制御回路によると、メモリから送られるデータストローブ信号が有するタイミングに基づいて、内部データストローブ信号を生成して、ＦＩＦＯ回路に送るので、最適なタイミングでデータストローブ信号のマスクを解除してデータの取り込みを可能にする。このため、ＰＡＳＳ／ＦＡＩＬ判定を含む初期化処理の必要がない。また、データストローブ信号がメモリインターフェイス制御回路に到達するタイミングは、データがメモリインターフェイス制御回路に到達するタイミングとよく整合するので、メモリコントローラＬＳＩとメモリとの配置関係に依存しないで取り込みタイミングを決定できる。
【００１０】
本発明のメモリインターフェイス制御回路の好ましい態様では、前記遅延回路は、遅延時間が可変に設定される可変遅延回路である。可変遅延回路を使用することにより、最適なタイミングで内部ストローブ信号のマスクタイミングが決定できる。
【００１１】
また、前記内部ストローブ信号生成部が、前記マスク解除基本信号と、前記ＳＤＲＡＭの読出しモードを示す読出しモード信号とからマスク解除信号を生成するマスク解除信号生成回路と、前記遅延データストローブ信号と前記マスク解除信号の論理積をとるＡＮＤ回路とを備えることも本発明の好ましい態様である。この場合、簡素な構成の回路で内部データストローブ信号が生成できる。
【００１２】
前記ラッチ回路は、ダブルデータレート構成のＳＤＲＡＭでは、一般には先入れ先出し（ＦＩＦＯ）回路である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、本発明の実施形態を詳細に説明する。なお、参照符号は、本発明の理解を容易にするために、添付図面で全て統一して示している。図１は、本発明の一実施形態に係るメモリインターフェイス制御回路のブロック図である。図１において、I/Oバッファ１は、DDR2-SDRAMから読み出されたデータDQを受ける入力バッファである。I/Oバッファ２は、同じくDDR2-SDRAMから読み出されたデータストローブ信号DQS及び/DQS（/DQSは、DQSの反転信号を示す。）を受ける入力バッファである。なお、データストローブ信号は、DDR2-SDRAMではbalance入出力である。また、本来I/Oバッファ１及び２は双方向バッファであるが、本発明は、Readデータの転送に関する発明であり、理解を容易にするために、入力バッファとして記載している。
【００１４】
データストローブ信号DQSは、DDR2-SDRAMから、データ信号DQと同位相で出力されるので、そのままストローブ信号とするとデータを受け取る窓ができず、受け取るタイミングが難しい。このため、可変遅延回路３により、クロック信号の半周期ほど、位相をずらす制御を行う。また、データストローブ信号DQSは、データ転送が終わると、あるLow確定時間（ｔRPST：Read-Postamble）後にハイインピーダンス（Hi-Z）状態となる。このHi-Z状態になる際にグリッジノイズが発生する可能性があるため、データストローブ信号DQSのHi-Z状態をマスクする処理が必要になる。DDR2-SDRAMでは、RAM Readの開始時にも、所定時間（ｔRPRE：Read-Preamble）だけLow確定出力となる。Read-Preamble検出回路４は、このLow確定出力を検出し、ＳＤＲＡＭがReadタイミングになったと判断し、Readしモードの開始を示すCHKRPRE信号を出力する。
【００１５】
Hi-Zマスク生成回路５は、Read-Preamble検出回路４から、DDR2-SDRAMがRead状態になったことを検出したCHKRPRE信号を受け取り、Read時のみマスクを解除するマスク解除信号DQEを生成する。Hi-Zマスク生成回路５で生成されたマスク解除信号DQEは、可変遅延回路３によりクロック信号の半周期位相を遅らせたデータストローブ信号DQS1と、ＡＮＤゲート６で論理積をとることにより、グリッジノイズを削除した内部ストローブ信号DQS2を生成する。ライトポインタ信号生成回路７は、内部ストローブ信号DQS２から,Ｆ/Ｆ回路群９に書き込む順番を制御するライトポインタ信号を生成する。
【００１６】
ライトポインタ信号生成回路７とＦ/Ｆ回路群９及びセレクタ１０とが、FIFO（First-in First-out）回路１１として機能する。Ｆ/Ｆ回路８は、リードポインタ信号を受けとり、これをセレクタ１０に選択信号として与える。Ｆ/Ｆ回路１２は、FIFO回路１１の出力であるFIFO OUT信号を受け取る。なお、Ｆ/Ｆ回路８が受け取るリードポインタ信号は、本メモリインターフェイス制御回路が搭載されるＬＳＩ装置で使用される論理信号である。
【００１７】
上記実施形態では、内部データストローブ信号DQS2は、必要なとき以外にはマスクを行っているので、読出しデータのグリッジノイズ耐性を向上することができる。また、DDR2-SDRAMの出力信号であるデータストローブ信号DQS及び/DQSから、直接にDDR2-SDRAMのReadタイミングを検出しており、データストローブ信号は読出しデータと同じタイミングで送られるため、DDR2-SDRAMと転送を行うメモリコントローラＬＳＩとの物理的な配置位置の違いから生じる遅延差を吸収するような最適なグリッジノイズマスク機能を有することができる。
【００１８】
図２に上記実施形態に係るメモリインターフェイス制御回路の具体例の回路構成を示す。同図において、I/Oバッファ１は、DDR2-SDRAMから読み出されたデータDQnを受けとる入力バッファである。I/Oバッファ２は、同じくDDR2-SDRAMから読み出されたデータストローブ信号DQS及び/DQSを受けとる入力バッファである。なお、データストローブ信号は、DDR2-SDRAMではbalance入出力である。可変遅延回路３は、DDR2-SDRAMから出されるデータストローブ信号DQSから、半周期ほど位相をずらす制御を行い遅延データストローブ信号DQS1を作成する。
【００１９】
DDR2-SDRAMのRead時には、遅延データストローブ信号DQS1は、図６に示したように、・・・HiZ−L−L−H−L−H−L−HiZ・・・とトグル動作を行う。このL−Lの期間がRead-Preamble時間である。Read-Preamble検出回路４は、データストローブ信号DQSから、このL−L期間を検出し、DDR2-SDRAMがRead状態になったことを検出したCHKRPRE信号を出力する。Hi-Zマスク生成回路５は、CHKRPRE信号から、Read時のみHi-Zマスクを解除するマスク解除信号DQEを生成する。ＡＮＤ回路６は、Hi-Zマスク生成回路５で生成されたマスク解除信号DQEと、可変遅延回路３により半周期位相を遅らせた遅延ストローブ信号DQS1との論理積をとることで、遅延データストローブ信号DQS１から、グリッジノイズを削除した内部データストローブ信号DQS２を生成する。
【００２０】
ライトポインタ信号生成回路７は、内部データストローブ信号DQS２から、Ｆ/Ｆ回路３７〜Ｆ/Ｆ回路４０からなるＦ/Ｆ回路群９に書き込む順番を制御するライトポインタ信号を生成する。本実施形態では、このライトポインタ信号生成回路７と、Ｆ/Ｆ回路群９及び４入力−１出力（４to１）セレクタ１０とが、４段のFIFO（First-in First-out）回路１１として機能する。FIFO段数が４段のため、４to１セレクタ１０を制御するリードポインタ信号は２bitである。この２bitの信号を、RAD0及びRAD1として示した。Ｆ/Ｆ回路群９は、これらリードアドレス信号RAD0及びRAD1を選択制御信号として受けとる。Ｆ/Ｆ回路1２は、FIFO回路１１の出力であるFIFO OUT信号を受ける。なお、リードポインタ信号は、本メモリインターフェイス制御回路が搭載されるメモリコントローラーＬＳＩの装置論理信号である。Ｆ/Ｆ回路４１は、連続Read状態か否かを示すRE0信号を受けるＦ/Ｆであり、Ｆ/Ｆ回路４２は本インターフェイス回路のリセット信号であるRST0信号を受けるＦ/Ｆである。Ｆ/Ｆ回路４１の出力ＲＥは、Hi-Zマスク生成回路のＡＮＤゲート２８に入力され、Ｆ/Ｆ回路４２の出力は、Read-Preamble検出回路４に入力される。
【００２１】
以上詳細に具体例の構成を述べたが、図２の可変遅延回路３や４to１セレクタ回路１０の構成は、当業者にとってよく知られており、また本発明とは直接に関係しないので、その詳細な構成の説明は省略する。
【００２２】
図３に示すタイムチャートを参照し、図２に示したRead-Preamble検出回路４及びHi-Zマスク生成回路５の動作を更に詳細に説明する。予め、ＲＳＴ信号により、Ｆ/Ｆ回路１３〜１６、Ｆ/Ｆ回路３１〜３４をリセットしておく。また、NAND回路２０、２２、２３及びインバータ２１からなるRS Ｆ/Ｆ回路もリセット状態とする。同様にＦ/Ｆ回路２４をリセット、Ｆ/Ｆ回路２５、２６、２７をセット状態とする。Read-Preamble時には、本メモリインターフェイス制御回路が搭載されるＬＳＩのCLKの立ち上がりエッジ又は立ち下がりエッジが２回存在するため、これを検出することにより、RAM Read開始を判断する。具体的にはＦ/Ｆ回路１３、１４及びEx-OR回路１７で立ち上がりエッジを検出し、Ｆ/Ｆ回路１５、１６及びEx-OR回路１８で立ち下がりエッジを検出する。これらの結果のNORをとることで、RAMがRead状態になったことを検出したCHKRPRE信号とする。これがLowとなるときが、RAM Read開始状態となる。
【００２３】
DDR2-SDRAMは、４ワードプリフェッチであり、最小バースト長も４であるため、データストローブ信号のエッジをマスク解除する期間は最低でクロック信号の３周期分である。このタイミングで、Ｆ/Ｆ回路２４〜２７により、クロック信号ＣＬＫの３周期の間に連続的にＨレベルとなるマスク解除基本信号M0を生成する。但し、これだけでは、バースト転送が４の単独Read時にしか対応できず、バースト転送は連続Read時の８の場合もあるので、この連続Read時にも対応する仕組みが必要である。連続Readか否かはReadコマンド作成時に判るので、Readか否かを判断するRE信号と、このマスク解除基本信号M0との論理積をとり、信号M1とする。RE信号はRead終了時にLowとする。なお、このRE信号の変化タイミングは、ストローブ信号のマスクタイミングとは異なり、REをＨレベルにするのは、RAM Readコマンド発生後でマスク解除信号M0がLow区間ならいつでも良く、また、Lowとするのはマスク解除基本信号M0がＨレベルとなっている期間ならいつでも良い。
【００２４】
上記動作では、厳密な変化タイミングは必要ないので、予め机上で大体のタイミングを見積もっておけば良い。ストローブ信号DQS２を、F／F回路３１によって、逆エッジで分周した信号の逆相の信号M2と、信号M0と信号REとの論理積である信号M1とを、ＡＮＤゲート２９で合成し、信号M3を作成する。信号M3をＦ/Ｆ回路３２で取り込んだ信号M4と信号M1とをORゲート３０で合成し、最終的なマスク解除信号DQEを作成する。マスク解除信号DQEは、Lowでマスク、Hiでマスク解除として働く。
【００２５】
ＡＮＤゲート６で、マスク解除信号DQEとデータストローブ信号DQS１との論理積をとると、グリッジノイズのない最終的な内部データストローブ信号DQS２が生成される。なお、可変遅延回路３で調整する遅延値は、データ信号DQｎのI/Oバッファ入力〜Ｆ/Ｆ回路群９のデータ入力までの遅延と、DQSのI/Oバッファ入力〜可変遅延回路３までの遅延と、遅延データストローブ信号DQS１のＦ/Ｆ回路群９へのクロック入力までの遅延とを考慮した最適値に設定する。
【００２６】
メモリ（DDR2-SDRAM）は複数個搭載されるのが一般的である。従って、図４に示すような、本メモリインターフェイス制御回路５２、５３が搭載されるＬＳＩ５１から最も近くに配置される近端DDR2-SDRAM５４と、最も遠くに配置される遠端DDR2-SDRAM５５とが存在する。図５は、図４に示した近端ＲＡＭ５４及び遠端ＲＡＭ５５のそれぞれの場合について、本メモリインターフェイス制御回路５２，５３の動作をタイムチャートで示している。なお、グリッジノイズのない内部データストローブ信号DQS２までは、先の説明と同様であるため省略する。
【００２７】
内部データストローブ信号DQS２を分周することにより、ライトアドレス信号SLA、SLB、SLC、SLDを生成する。これは、ホールド機能付きＦ/Ｆ回路群９（Ｆ/Ｆ回路３７、Ｆ/Ｆ回路３８、Ｆ/Ｆ回路３９、Ｆ/Ｆ回路４０）のホールド信号に分配される。ホールド信号は“１”の時スルー、“０”のときホールドとして機能するため、Ｆ/Ｆ回路３７にはD0、Ｆ/Ｆ回路３８にはD1、回路３９にはD3、Ｆ/Ｆ回路４０にはD4のデータが格納される。これらをリードアドレス信号RADR0、RADR1によって順番に読み出すことにより、FIFO OUTは同図に示すようになる。
【００２８】
リードコマンドを発行してから、双方のDDR2−SDRAM５４、５５から出力されたリードデータがメモリコントローラＬＳＩ５１に届く時間は、ＬＳＩ５１の近端に配置したＲＡＭ５４からの場合と、遠端に配置したＲＡＭ５５からの場合とでは、図５に示すように異なる。しかし、本実施例の構成によれば、近端及び遠端それぞれの場合でも、データストローブ信号ＤＱＳとReadデータＤＱとのタイミング関係が、近端ＲＡＭ５４と遠端ＲＡＭ５５とで同じになるので、問題なくデータを取り込むことができる。
【００２９】
図３では、データ信号DQの本数は接続するRAMのビット数にあわせて任意であり、ｎ本とした。ｎは、通常は４ビット、８ビット、１６ビットであり、特に８ビットが一般的である。また、ストローブ信号DQSの位相調整に可変遅延回路を用いたが、受け側ＬＳＩのＦＩＦＯ回路で正確にサンプリング出来れば固定遅延回路でも問題はない。逆にDLL(Delay Locked Loop)回路等をもちいて厳密に遅延調整をおこなっても構わない。
【００３０】
また、上記実施形態では、ＦＩＦＯ回路として、図２のライトポインタ信号生成回路７、Ｆ/Ｆ回路群９、及び、４to１セレクタ１０から成る回路構成を採用したが、同様な機能を有する別の回路構成、たとえば、カウンタなどを使用して構成してもよい。Read-Preamble検出回路４やHi-Zマスク生成回路５も、図２の回路構成に限らず、同様な機能を有する別の回路構成としてもよい。また、図２では、FIFO OUT信号を受けるＦ/Ｆ回路１２を設けたが、FIFO OUT信号自体が既にＬＳＩ側のクロックＣＬＫに同期しているので、Readアドレス信号を受けるＦ/Ｆ回路群９から４to１セレクタ１０を経由して内部論理までの遅延時間に余裕があるのならば省略してもよい。また、上記実施形態ではDDR2-DRAMのメモリインターフェイス制御回路について説明したが、DDR-DRAMにも用いられる。
【００３１】
以上説明したように、上記実施形態では、以下に記載するような効果を奏する。第１の効果は、内部データストローブ信号DQS2を、必要なとき以外はマスクすることにより、読出しデータのグリッジノイズ耐性を高めることが出来ることである。
第２の効果は、内部データストローブ信号のマスクタイミングを、RAMからの読出しデータDQとタイミングが一定の関係にあるデータストローブ信号DQSから作成するので、マスクタイミングを最適値に設定できる。このため、メモリと転送を行うＬＳＩとの間の物理的な配置制限が緩和できることである。
第３の効果は、内部データストローブ信号DQS２の変化タイミングを、可変遅延回路で調整できるため、タイミングを最適に調整できることである。
【００３２】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明のメモリインターフェイス制御回路は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。また、本発明の好適な態様として記載した各構成や実施形態で記載した各構成については、本発明の必須の構成と共に用いることが好ましいが、単独であっても有益な効果を奏する構成については、必ずしも本発明の必須の構成として説明した全ての構成と共に用いる必要はない。
【産業上の利用可能性】
【００３３】
本発明のメモリインターフェイス制御回路は、ダブルデータレート型のＳＤＲＡＭからデータを読み出すメモリコントローラのために使用できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係るメモリインターフェイス制御回路のブロック図。
【図２】図１のメモリインターフェイス制御回路の詳細を示す回路図。
【図３】図２のメモリインターフェイス制御回路の信号タイミングチャート。
【図４】メモリコントローラとDDR2−ＳＤＲＡＭの配置関係を示す模式図。
【図５】図４の場合における図２のメモリインターフェイス制御回路のタイミングチャート。
【図６】従来のメモリインターフェイス制御回路の信号タイミングチャート。
【図７】先願のメモリインターフェイス制御回路のブロック図。
【符号の説明】
【００３５】
１、２：Ｉ／Ｏバッファ
３：可変遅延回路
４：Read-Preamble 検出回路
５：Hi-Zマスク生成回路
６：ＡＮＤゲート
７：ライトポインタ信号生成回路
８、１２、１３〜１６、２４〜２７、３１〜４２：Ｆ/Ｆ回路
９：Ｆ/Ｆ回路群
１０：セレクタ
１１：ＦＩＦＯ回路
１９：ＮＯＲゲート
２０、２２、２３：ＮＡＮＤゲート
３０：ＯＲゲート
４５：制御回路
５１：メモリコントローラ(ＬＳＩ)
５２、５３：メモリインターフェイス制御回路
５４、５５：DDR2−ＳＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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