(57)【要約】【課題】  トレンチ内へ埋め込んだ絶縁膜を所望のテーパー角度でエッチバックして平坦化できる半導体装置の製造方法を提供する。【解決手段】  ＨＴＯ膜１０９をｐ型半導体基板１の主面までエッチングするエッチング工程では、第１のエッチング工程として、熱酸化膜上のＨＴＯ膜１０９を、テーパー角度が７８°となるように、ＣＨＦ3：ＣＦ4を２：１としたエッチング条件で、その膜厚の半分までドライエッチングする。その後、残り半分のＨＴＯ膜１０９を、テーパー角度が２６°となる２３℃のＢＨＦ６３Ｕで７分４０秒ウエットエッチングする第２のエッチング工程を実施する。これにより、所望のテーパー角度が実現できる。【選択図】  図１５
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、前記トレンチの開口部を閉口する絶縁膜と、を有する半導体装置において、前記絶縁膜の端部テーパー角度が、前記半導体基板の主面に対して３５°ないし７５°に形成されていることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記トレンチ内に埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記トレンチ内に埋め込まれた前記絶縁膜は、その内部にボイドを有していることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板にトレンチを形成する溝掘り工程と、
前記半導体基板全面に絶縁膜を堆積させ前記トレンチの開口部を閉口する堆積工程と、
前記トレンチの開口部に対応する前記絶縁膜にレジストマスクを配置して前記半導体基板の主面までエッチングするエッチング工程と、
を含み、前記エッチング工程では、
前記半導体基板上における前記絶縁膜が所定の厚みとなるまでドライエッチングする第１のエッチング工程と、
前記半導体基板上における前記絶縁膜の残りをウエットエッチングする第２のエッチング工程と、
を順次に実行することを特徴とする半導体装置の製造方法。
【請求項５】
前記エッチング工程では、前記開口部より広い領域で前記絶縁膜上に前記レジストマスクを配置したことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記エッチング工程では、前記絶縁膜の端部テーパー角度を３５°ないし７５°に形成するようにしたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記堆積工程では、前記絶縁膜内部にボイドが形成されていることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】
前記エッチング工程では、前記絶縁膜へのサイドエッチが前記ボイドに到達しないように前記第２のエッチング工程が実施されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記堆積工程において形成される前記絶縁膜は、ＨＴＯ膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記堆積工程において形成される前記絶縁膜は、ＴＥＯＳ膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記堆積工程において形成される前記絶縁膜は、塗布膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にトレンチを形成し、このトレンチ内に絶縁膜を埋め込んで、その表面をエッチバックして平坦に構成した半導体装置および半導体装置の製造方法に関し、とくにトレンチに絶縁膜を埋め込み、それを平坦化するプロセスを含む横型高耐圧ＭＯＳＦＥＴの製造プロセスに使用して好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造に係るトレンチ形成プロセスには、ＤＲＡＭなどにおけるキャパシタンス作成技術、半導体集積回路の素子分離のためのＳＯＩ技術、あるいはディスクリートＭＯＳＦＥＴのトレンチゲート作成技術など、さまざまなトレンチ形成方式が検討され、開発されている。一方、近年になって、７００Ｖ程度の耐圧をもつパワーＩＣに使用される横型高耐圧ＭＯＳＦＥＴへの応用技術も提案されている。
【０００３】
こうした横型高耐圧ＭＯＳＦＥＴの構造のひとつに、トレンチに沿ってＵ字形状にオフセットドレイン層（ドレインドリフト領域）を設けることにより半導体基板（ウェハ）を立体的に活用して距離を確保し、高耐圧を維持しつつ集積度を高めるようにしたものがある（例えば、特許文献１参照）。
【０００４】
この場合のトレンチ形成プロセスでは、幅の広いトレンチ、例えば２０μｍ×２０μｍの領域に渡る大きなトレンチに酸化膜などの、耐圧を低下させることのない良質の絶縁領域を埋め込む技術が必要になる。そこで、こうした幅の広いトレンチ内にシリコン酸化膜などを埋め込んで良質の絶縁領域を形成するために、高いアスペクト比を有するストライプ状のトレンチ形成用溝（トレンチ溝）を複数本整列して作成するトレンチエッチング（溝掘り）工程と、つぎに隣接するトレンチ溝間の半導体基板（半導体柱）を熱酸化し、その後に各トレンチ溝を絶縁膜で埋める絶縁膜埋め込み工程とにより、複数のトレンチ溝が結合された幅の広いトレンチを形成するトレンチ形成プロセスが提案されている（例えば、特許文献２参照）。
【特許文献１】米国特許第５，８４４，２７５号明細書
【特許文献２】特開２００３−３７２６７号公報（段落番号〔００２０〕〜〔００２７〕および図１７〜図２６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献２に記載されているような従来の絶縁膜埋め込みの工程には、以下のような問題点がある。
すなわち、幅の広いトレンチ内に絶縁膜を埋め込む堆積工程において、実際には絶縁膜の埋め込み性が良くないために、トレンチ内にボイド（空孔）が発生する。そして、ボイドを含んだトレンチ内の絶縁膜をエッチングし、半導体基板面を露出させる工程では、エッチングによってボイド上部が開口してしまわないように、トレンチ開口部をレジストマスクで覆ってから絶縁膜のウエットエッチングが行われている。ところが、このエッチング時のテーパー角度が低すぎると、レジストマスクの下に位置する絶縁膜がサイドエッチされ、ボイド上までエッチングが届いてしまうという問題があった。
【０００６】
また、絶縁膜の端部にテーパーをつけないようにドライエッチングすることも考えられるが、絶縁膜に垂直に近い段差が発生すると、その上に形成されるメタル配線層等が断線したり、パッシベーション膜が途切れたりする。しかも、その段差のテーパー角度が急嵯すぎると、ｎ+ドレイン領域上に多結晶シリコンマスク（Ｐｏｌｙ）のエッチング残りが生じて、ドレイン電極の接続に不具合を生じるおそれがあった。
【０００７】
さらに、絶縁膜として熱酸化膜を用いる場合、ウエットエッチングに先立ってアルゴン（Ａｒ）イオンを注入しておけばテーパー角度を適切な大きさに調節することができる。ところが、６００℃ないし９００℃の高温における熱ＣＶＤ法により形成されるＨＴＯ（High Temperature Oxide）膜では、アルゴンイオン注入の有無にかかわらずテーパー角度の制御範囲は３０°前後となるために、トレンチの上部がレジストでマスクされていたとしても、その内部のボイドまでウエットエッチングによって削り取られてしまう。
【０００８】
本発明はこのような点に鑑みてなされたものであり、トレンチ内へ埋め込んだ絶縁膜を所望のテーパー角度でエッチバックして平坦化できる半導体装置の製造方法を提供することを目的とする。
【０００９】
また、本発明の別の目的は、エッチバックされた絶縁膜の端部テーパーの制御角度が急峻にすぎず、かつ低すぎない半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明では、上記問題を解決するために、半導体基板に形成されたトレンチと、前記トレンチの開口部を閉口する絶縁膜と、を有する半導体装置において、前記絶縁膜の端部テーパー角度が、前記半導体基板の主面に対して３５°ないし７５°に形成されていることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の半導体装置の製造方法では、半導体基板にトレンチを形成する溝掘り工程と、前記半導体基板全面に絶縁膜を堆積させ前記トレンチの開口部を閉口する堆積工程と、前記トレンチの開口部に対応する前記絶縁膜にレジストマスクを配置して前記半導体基板の主面までエッチングするエッチング工程と、を含み、前記エッチング工程では、前記半導体基板上における前記絶縁膜が所定の厚みとなるまでドライエッチングする第１のエッチング工程と、前記半導体基板上における前記絶縁膜の残りをウエットエッチングする第２のエッチング工程と、を順次に実行することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ｎ+ドレイン領域上にＰｏｌｙのエッチング残りが生じない程度にテーパー角度が急嵯すぎず、かつトレンチ内部へ埋め込んだ絶縁膜内に生じたボイドまでエッチングが届かない程度にテーパーが低すぎない角度である５０°前後の角度にエッチングすることができる。また、ドライエッチングで達成できる角度は７５°〜９０°、ウエットエッチングで達成できる角度は３０°以下であるが、ここでは、その間の角度でエッチングが可能になる。すなわち、テーパー角度が急嵯すぎないため、ｎ+ドレイン領域上にＰｏｌｙのエッチング残りが生じることなく、かつトレンチ内に埋め込まれた酸化膜に生じたボイドまでエッチングが届くことを防止できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施の形態について説明する。
最初に、シリコン半導体基板を用いた横型トレンチＭＯＳＦＥＴの構造について説明する。
【００１４】
図１（ａ）は、実施の形態に係る横型トレンチＭＯＳＦＥＴの構造を示す要部断面図、同図（ｂ）はシリコン半導体基板の平面図である。図１に示す横型トレンチＭＯＳＦＥＴ１０は、ｐ型半導体基板１にトレンチ２が形成され、このトレンチ２内に絶縁膜を埋め込んで絶縁領域３が形成され、トレンチ２の開口部が閉口されている。
【００１５】
この横型トレンチＭＯＳＦＥＴ１０は、ｙ軸方向に延びる絶縁領域３を挟んで、その一方側にｎ+ソース領域４とｐ+ソース領域５が、他方側にｎ+ドレイン領域６が形成されている。これらのｎ+ソース領域４およびｐ+ソース領域５は、ｐ型半導体基板１のｐ+ウェル領域７内に形成されている。このｐ+ウェル領域７には、ベース抵抗を下げる働きがある。絶縁領域３の周囲には、ｎウェル領域８内に形成されたｎ+ドレイン領域６と接触するｎ-オフセットドレイン領域９が形成されている。このｎ-オフセットドレイン領域９は、たとえばｐ型半導体基板１の深さおよび底辺長さがそれぞれ２０μｍのトレンチ２内に埋め込まれた絶縁領域３に沿って形成されている。
【００１６】
また、ｎ-オフセットドレイン領域９とｎ+ソース領域４の間の表面には、ゲート絶縁膜１５を介してゲート電極１１が形成されている。ｎ+ソース領域４およびｐ+ソース領域５の上にはソース電極１２が配置され、ｎ+ドレイン領域６上にはドレイン電極１３が形成されている。層間絶縁膜１４は、ソース電極１２またはドレイン電極１３とゲート電極１１との間に形成されている。
【００１７】
なお、ｐ型半導体基板１の上には、ソース電極１２、ゲート電極１１、およびドレイン電極１３が図１（ｂ）に示すような位置でｙ軸方向に延長形成され、それぞれｎ-オフセットドレイン領域９、絶縁領域３およびゲート酸化膜１５に対して並行に設けられている。また、それらの長さは半導体チップサイズと同程度の数ｍｍであって、さらに層間絶縁膜１４、ソース電極１２、およびドレイン電極１３の上には、図示しないパッシベーション膜が形成され、その表面をモールド樹脂により封止している。
【００１８】
つぎに、図１に示した横型トレンチＭＯＳＦＥＴについての各製造工程を説明する。
図２ないし図１０は、いずれも実施の形態の製造方法を示す工程説明図である。最初に、ｐ型半導体基板１内部にｐ+ウェル領域７およびｎウェル領域８（いずれも図示せず）をイオン注入法により形成した後に、図２に示すように、その表面に１．４μｍの熱酸化膜１０１が形成される。
【００１９】
ついで、図３に示すように、ｐ型半導体基板１にフォトレジストマスク（図示せず）を用いてｎ-オフセットドレイン領域９を形成する領域上であって、後述する第１のトレンチ１０２が掘られる領域のみから、熱酸化膜１０１を選択的に除去する。これにより、マスクとなる熱酸化膜１０１には、例えば５本のストライプ状の開口部が並行に形成される。
【００２０】
つぎに、この熱酸化膜１０１をマスクとして、ＲＩＥ（反応性イオンエッチング）によりｐ型半導体基板１のエッチングを行って、２０μｍの深さで第１のトレンチ１０２を形成する。
【００２１】
図４は、図３のｐ型半導体基板１におけるＡ−Ａ断面図であり、図５（ａ）、（ｂ）は、それぞれ図３のｐ型半導体基板１におけるＢ−Ｂ断面図とＣ−Ｃ断面図である。ここで、第１のトレンチ１０２のマスク幅は２μｍ×２０μｍとし、第１のトレンチ１０２の間に残る半導体領域のシリコン１０３の幅もまた２μｍとする。
【００２２】
つぎに、シリコン１０３の丸め処理を行う。例えば、ＣＤＥ（Chemical Dry Etching）などの等方性ドライエッチングを行い、シリコン１０３をエッチングする。これにより、第１のトレンチ１０２の内面が平坦化され、コーナー部は丸まる。等方性ドライエッチングを行うと、シリコン１０３と熱酸化膜１０１との界面においてもエッチングされ、シリコン１０３の上部も丸まる。その後、バッファードフッ酸により熱酸化膜１０１を除去するとともに、トレンチ内のポリマーなどの残渣を除去し、アンモニア過水などで洗浄する。また、等方性ドライエッチングを行う代わりに、熱酸化膜１０１の除去、残渣除去、および洗浄の後、水素またはアルゴン、あるいはこれらの混合ガスなどの不活性雰囲気でのアニールを行うことによっても、上述した丸め処理が可能である。このようにして、図では省略しているが、ｐ型半導体基板１のコーナー部には丸みが形成される。
【００２３】
つぎに、ｐ型半導体基板１のバッファー酸化を行い、りんの垂直イオン注入および第１のトレンチ１０２の長辺方向への斜めイオン注入を行なう。その後、１１００℃以上の高温雰囲気でドライブし、りんを第１のトレンチ１０２の側壁および底面に拡散させて、深さ４μｍ、ピーク濃度５×１０15ｃｍ-3のｎ-オフセットドレイン領域９が形成される。図６（ａ）、（ｂ）は、バッファー酸化とイオン注入工程が完了した状態のｐ型半導体基板１におけるＡ−Ａ断面図およびＢ−Ｂ断面図である。
【００２４】
つぎに、減圧ＣＶＤ法により酸化膜１０４を１．５μｍ成膜して、第１のトレンチ１０２に絶縁領域が埋め込まれる。図７（ａ）、（ｂ）は、埋め込み工程が完了した状態のｐ型半導体基板１におけるＡ−Ａ断面図およびＢ−Ｂ断面図である。この酸化膜１０４は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などを原料としたＴＥＯＳ膜、あるいはモノシラン系のＨＴＯ膜のいずれであってもよい。
【００２５】
つぎに、フォトレジストマスク１０５を酸化膜１０４の上に形成し、フォトリソグラフィ技術によってシリコン１０３上に、第１のトレンチ１０２の間に残る４本の開口が設けられる。図８（ａ）、（ｂ）は、マスクパターンを配置した状態のＡ−Ａ断面図およびＢ−Ｂ断面図である。このフォトレジストマスク１０５を使って選択的なエッチングを行って、酸化膜１０４を部分的に除去する。
【００２６】
図９（ａ）、（ｂ）は、エッチング工程が完了した状態のｐ型半導体基板１におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。このエッチング工程により、第１のトレンチ１０２の間の酸化膜１０４にストライプ状の開口部１０６が４本形成される。
【００２７】
この後、第１のトレンチ１０２と同様、ＲＩＥによってシリコン１０３がエッチングされる。このエッチングにより、図１０（ａ）、（ｂ）に示すように、深さ２０μｍの第２のトレンチ１０７が形成される。ｎ-オフセットドレイン領域９の濃度をより均一にするためには、この段階で第２のトレンチ１０７に対して、垂直および、斜めイオン注入を行い、高温雰囲気でドライブする工程を追加することが好ましい。
【００２８】
図１１（ａ）、（ｂ）は、埋め込み工程が完了した状態のｐ型半導体基板１におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。埋め込み工程では、ｐ型半導体基板１のバッファー酸化を行い、減圧ＣＶＤ法により酸化膜１０４を１．５μｍの厚さで成膜して、第２のトレンチ１０７を埋め込む。
【００２９】
このようにしてｐ型半導体基板１の表面にトレンチ２が形成され、ｎ-オフセットドレイン領域９をトレンチ２の表面に形成した後に、トレンチ２を絶縁膜で充填する埋め込み工程が完了する。
【００３０】
つぎに、酸化膜１０４のｐ型半導体基板１表面からの厚さが約１．０μｍとなるように、酸化膜１０４をエッチングし、平坦化した。
つぎに、図１２（ａ）、（ｂ）に示すように、埋め込み工程で形成された酸化膜１０４のうち、トレンチ２の上部だけをフォトレジストマスク１０８で覆う。その後、トレンチ２の上部以外の酸化膜１０４については、ｐ型半導体基板１の表面からエッチングすることにより除去される。このエッチングの工程では、前半にドライエッチングが実施され、後半にはウエットエッチングが実施される。このとき、レジストマスク１０８の端部はトレンチ開口部から０．５μｍ半導体基板表面より張り出すように配置する。
【００３１】
図１３は、エッチングの工程をドライエッチングだけで実施した場合の半導体装置のＡ−Ａ断面構成を示す図である。
トレンチ内に埋め込まれた絶縁膜がＨＴＯ膜１０９である場合、ドライエッチングで達成できるＨＴＯ膜１０９端部でのテーパー角度が７５°〜９０°となる。したがって、ｎ+ドレイン領域６上に垂直に近い段差が発生することになり、その後の半導体装置の製造プロセスにとって好ましくない影響を及ぼす。
【００３２】
例えば、図１３（ｂ）に示すように、その後の製造プロセスにおいて、ＨＴＯ膜１０９の上層にポリシリコン層を堆積して、図示しないレジストによりゲート電極１１をパターニングする場合がある。そのとき、ゲート電極１１以外のポリシリコン層をエッチングにより除去する工程において、ｎ+ドレイン領域６上にエッチング残り１１０が生じてしまう。しかも、ＨＴＯ膜１０９の内部にボイド１１１が形成されているような場合には、ｐ型半導体基板１の主面と同じ高さまでＨＴＯ膜１０９をエッチングしたときに、内部のボイド１１１が開口するおそれもあった。
【００３３】
図１４は、エッチングの工程をウエットエッチングだけで実施した場合の半導体装置のＡ−Ａ断面構成を示す図である。
単純にウエットエッチングだけを行うと、ＨＴＯ膜１０９端部でトレンチ２の上部をマスクしているレジストマスク１０８の下面に対しても等方的なエッチングが進むために、その内部のボイドまでＨＴＯ膜１０９が削り取られてしまう。
【００３４】
図１５（ａ）、（ｂ）は、それぞれドライエッチングによる第１工程とウエットエッチングによる第２工程とを順次に行うエッチングが実行された半導体装置のＡ−Ａ断面構成を示す図である。
【００３５】
同図（ａ）に示すように、ＨＴＯ膜１０９をｐ型半導体基板１の主面までエッチングするエッチング工程では、第１のエッチング工程として、ＨＴＯ膜１０９をテーパー角度が７８°となるように、ＣＨＦ3：ＣＦ4を２：１としたエッチング条件で、その膜厚の半分までドライエッチングする。その後、同図（ｂ）に示すように、残り半分のＨＴＯ膜１０９を、テーパー角度が２６°となる２３℃のＢＨＦ６３Ｕで７分４０秒ウエットエッチングする第２のエッチング工程を実施する。その結果、エッチング後のテーパー角度は、上半分が３４．８°、下半分が７０°、平均の角度は４７．９°となり、ドライエッチングのみ、あるいはウエットエッチングのみを実施しても実現できないテーパー角度を達成することができた。
【００３６】
その後は、一般的な横型ＭＯＳＦＥＴデバイスと同様の作製プロセスを用いて、図１に示す横型トレンチＭＯＳＦＥＴとして完成することができる。したがって、上述した工程により、酸化膜１０４をエッチングする工程において、膜厚の半分までをドライエッチングして、その残りの半分の膜厚をウエットエッチングすることにより、ドライエッチングだけ、あるいはウエットエッチングだけでは達成できないテーパー角度である３５°ないし７５°を有する半導体装置を実現できる。
【００３７】
０．８μｍの厚さを有するＨＴＯ膜に対する各種のエッチング方法と、その端部におけるテーパー角度との関係について説明する。
実験によれば、ウエットエッチング（ＢＨＦ６３Ｕ）を６分５０秒だけ行うと、テーパー角度は２６．０°になる。これに対して、１０００℃、窒素（Ｎ2）雰囲気で６０分アニールしたＨＴＯ膜に対してウエットエッチング（ＢＨＦ６３Ｕ）を９分４０秒だけ行うと、テーパー角度は３２．４°まで大きくなる。しかし、それ以上のテーパー角度を得ることができなかった。そこで、上述したように、最初にドライエッチング（Unity）を４８秒行い、その後にウエットエッチング（ＢＨＦ６３Ｕ）を５分２０秒だけ行うと、テーパー部分の下部では７０．０°、上部では３４．８°、平均して４７．９°のテーパー角度を得ることができた。
【００３８】
すなわち、熱酸化膜の場合は、アルゴンイオンを注入することでウエットエッチングによるテーパー角度を調節することができるが、ＨＴＯ膜の場合はアルゴンイオン注入の有無にかかわらずテーパー角度が３０°程度とかなり低くなり、トレンチの上部をレジストでマスクしてもボイド１１１上までウエットエッチングがなされてしまうという問題が残る。これに対して、総膜厚の半分をドライエッチングし、残り半分をウエットエッチングする方法では、テーパー角度を高角度化することができた。
【００３９】
この方法を現在流動中のデバイス試作（ＨＴＯ膜１．０μm）に適用した結果、テーパー角度の高角度化によりボイド上のＨＴＯ膜に達しないところでエッチングが停止しており、その後の工程でボイドが開口する危険性を防止することができた。
【００４０】
図１６は、理想的なテーパー角度でエッチングされたＨＴＯ膜の断面ＳＥＭ写真を示す図である。
以上の実施の形態では、ＨＴＯ膜について述べたが、ＴＥＯＳ膜、熱酸化膜などの酸化膜の場合でも、ＳＯＧ（Silicon On Glass）などの絶縁性の塗布材料を塗布することにより堆積させる場合においても、同様に適用できる。
【００４１】
この発明方法は、上述した横型トレンチＭＯＳＦＥＴに適用できるだけではなく、半導体内に中空構造を作成した製品にも応用できる。その場合、トレンチ内の空孔を残した状態で、半導体装置の表面の酸化膜をエッチングする工程が実施される。
【図面の簡単な説明】
【００４２】
【図１】実施の形態に係る横型トレンチＭＯＳＦＥＴの構造を示す図であって、（ａ）は要部断面図、（ｂ）はシリコン半導体基板の平面図である。
【図２】実施の形態に係る半導体装置の製造方法を示す工程説明図である。
【図３】実施の形態に係る半導体装置の製造方法を示す工程説明図であって、熱酸化膜を選択的に除去した状態を示す平面図である。
【図４】実施の形態に係る半導体装置の製造方法を示す工程説明図であって、図３のｐ型半導体基板におけるＡ−Ａ断面図である。
【図５】実施の形態に係る半導体装置の製造方法を示す工程説明図であって、（ａ）、（ｂ）は、図３のｐ型半導体基板におけるＢ−Ｂ断面図とＣ−Ｃ断面図である。
【図６】（ａ）、（ｂ）は、バッファー酸化とイオン注入工程が完了した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＢ−Ｂ断面図である。
【図７】（ａ）、（ｂ）は、埋め込み工程が完了した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＢ−Ｂ断面図である。
【図８】（ａ）、（ｂ）は、マスクパターンを配置した状態のＡ−Ａ断面図およびＢ−Ｂ断面図である。
【図９】（ａ）、（ｂ）は、エッチング工程が完了した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１０】（ａ）、（ｂ）は、第２のトレンチの穿設工程が完了した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１１】（ａ）、（ｂ）は、埋め込み工程が完了した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１２】（ａ）、（ｂ）は、マスクパターンを配置した状態のｐ型半導体基板におけるＡ−Ａ断面図およびＣ−Ｃ断面図である。
【図１３】エッチングの工程をドライエッチングだけで実施した場合の半導体装置のＡ−Ａ断面構成を示す図である。
【図１４】エッチングの工程をウエットエッチングだけで実施した場合の半導体装置のＡ−Ａ断面構成を示す図である。
【図１５】（ａ）、（ｂ）は、それぞれドライエッチングによる第１工程とウエットエッチングによる第２工程とを順次に行うエッチングが実行された半導体装置のＡ−Ａ断面構成を示す図である。
【図１６】理想的なテーパー角度でエッチングされたＨＴＯ膜の断面ＳＥＭ写真を示す図である。
【符号の説明】
【００４３】
１  ｐ型半導体基板
２  トレンチ（溝）
３  絶縁領域
４  ｎ+ソース領域
５  ｐ+ソース領域
６  ｎ+ドレイン領域
７  ｐ+ウェル領域
８  ｎウェル領域
９  ｎ-オフセットドレイン領域
１０  横型トレンチＭＯＳＦＥＴ
１１  ゲート電極
１２  ソース電極
１３  ドレイン電極
１４  層間絶縁膜
１５  ゲート酸化膜
１０１  熱酸化膜
１０２  第１のトレンチ
１０３  第１のトレンチ間のシリコン
１０４  酸化膜
１０５  フォトレジストマスク
１０６  開口部
１０７  第２のトレンチ
１０８  フォトレジストマスク
１０９  ＨＴＯ膜
１１０  エッチング残り
１１１  ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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