(57)【要約】【課題】高密度化および小型化が可能な電子源装置を提供する。【解決手段】電子源装置１０は、Ｓｉ基板１上にマトリックス状に配置された複数の電子放出部４と、この電子放出部４を制御するための、互いに直交する複数のエミッタライン３および複数のゲートライン８とを有している。また、複数のエミッタライン３の各々を囲うように素子分離領域２が設置され、複数のエミッタライン３の各々にはコンタクトホール３ａが形成され、素子分離領域２によって囲まれた領域外には、複数のエミッタライン３の各々に対応する複数のエミッタライン用実装電極７が設置され、複数のエミッタライン用実装電極７の各々に接続された配線６は、コンタクトホール３ａを介して、複数のエミッタライン用実装電極７の各々に対応する複数のエミッタライン３と接続されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上にマトリックス状に配置された複数の電子放出部と、互いに直交する複数のエミッタラインおよび複数のゲートラインとを有し、前記複数のエミッタラインおよび前記複数のゲートラインからの信号により制御され、前記複数の電子放出部がそれぞれ独立に電子放出動作を行う電子源装置であって、
前記複数のエミッタラインの各々を囲うように素子分離領域が設置され、
前記複数のエミッタラインの各々にはコンタクトホールが形成され、
前記素子分離領域によって囲まれた領域外には、前記複数のエミッタラインの各々に対応する複数のエミッタライン用実装電極が設置され、
前記複数のエミッタライン用実装電極の各々に接続された配線は、前記コンタクトホールを介して、前記複数のエミッタライン用実装電極の各々に対応する前記エミッタラインと接続されていることを特徴とする電子源装置。
【請求項２】
前記複数のエミッタライン用実装電極と前記複数のエミッタラインとは異なる層に配置されている請求項１に記載の電子源装置。
【請求項３】
前記コンタクトホールと前記エミッタライン用実装電極とを接続する前記配線は、アルミ、銅、銀のうち少なくとも１つを主成分とする純金属または合金である請求項１に記載の電子源装置。
【請求項４】
前記複数のエミッタラインがｎ型半導体であり、前記複数のエミッタラインが形成されている前記Ｓｉ基板はｐ型半導体で形成されている請求項１に記載の電子源装置。
【請求項５】
前記複数のエミッタライン用実装電極および前記複数のエミッタライン用実装電極以外の複数の実装電極は、前記Ｓｉ基板上の１つの辺に沿って配置されている請求項１に記載の電子源装置。
【請求項６】
前記複数の電子放出部が配置された前記Ｓｉ基板上に、少なくとも駆動回路の一部が設置されている請求項１に記載の電子源装置。
【請求項７】
前記駆動回路は、前記電子放出部の作製と並行して作製された請求項６に記載の電子源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冷陰極を用いた電子源装置に関するものである。
【背景技術】
【０００２】
冷陰極を用いた電子源装置は、半導体素子を用いた電子源装置と比較して電子の移動度が大きく、高速動作、高温動作に優れ、放射損傷に強いことから、様々な分野への応用が期待されている。例えば、マトリックス駆動された電子源装置による撮像装置が開示されている（例えば、特許文献１参照）。また、このように電子源装置をマトリックス駆動させることで、表示装置としても用いることができる。
【０００３】
表示装置として利用されるマトリックス駆動された電子源装置は、例えば複数の微小な冷陰極を備えるセグメントをマトリックス状に配列して構成されている。具体的には、互いに直交するエミッタラインおよびゲートラインにより制御して冷陰極を作動させる。各セグメントは独立に駆動する必要があるため、隣接するセグメントどうしは、電気的に分離されている。従来の電子源装置において、エミッタラインどうしを絶縁する方法は種々提案されている（例えば、特許文献２および特許文献３参照）。
【０００４】
特許文献２に開示されている電子源装置では、絶縁基板上に複数のエミッタラインが互いに離間して形成されている。そのため、エミッタラインどうしは絶縁されている。しかし、この電子源装置では、基板が絶縁体であるため寄生容量が生じ、基板が帯電する。それにより、エミッタラインの電位が影響を受け、電子源装置の性能が劣化するという問題を有する。
【０００５】
しかし、特許文献３に開示されている電子源装置のように、半導体基板上にエミッタラインを形成した場合は、このような問題が生じない。この電子源装置では、エミッタライン間には素子分離領域が配置され、エミッタラインどうしは絶縁されている。以下、半導体基板を用いた電子源装置において、エミッタラインどうしを絶縁するために配置される、従来の素子分離領域の配置構成について、図を用いて説明する。図１１は従来の電子源装置において、素子分離領域の配置を示す平面図である。なお、図１１において、エミッタラインが伸びる方向をＹ軸方向とし、ゲートラインが伸びる方向をＸ軸方向とする。
【０００６】
また、図１１よりわかるように、従来の電子源装置１００において、Ｓｉ基板である電子源アレイ基板１０１上に、素子分離領域１０２でそれぞれ囲まれた、複数のエミッタライン１０３が形成されている。図１１に示しているように、Ｙ軸と平行に形成された各エミッタライン１０３はＸ軸方向に複数設置されていて、隣接するエミッタライン１０３どうしは、素子分離領域１０２によって絶縁されている。エミッタライン１０３は低抵抗な材料からなる。
【０００７】
エミッタライン１０３に形成された、複数の微小な冷陰極（図示せず）を備える各セグメント１０４は、マトリックス状に配置されている。各冷陰極上方（図１１において紙面の表側）には、各冷陰極の先端付近に孔が形成されているゲート電極１０８ａが設置されている。ゲート電極１０８ａは、Ｘ軸に平行なゲートライン１０８と接続されている。
【０００８】
エミッタライン１０３には実装電極１０７が設置されている。すなわち、実装電極１０７は素子分離領域１０２で囲まれた、エミッタライン１０３が形成された領域内に配置されている。この実装電極１０７に、例えばボンディングワイヤが接続されて、外部の電極と接続される。
【特許文献１】特開平６−１７６７０４号公報
【特許文献２】特開平１１−７８８４号公報
【特許文献３】特開平６−９６６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の電子源装置１００の構成では、エミッタライン１０３上に実装電極１０７が配置されているので、電子源アレイ基板１０１のＸ軸に平行な辺側にしか実装電極１０７を配置することができない。したがって、Ｙ軸に平行な辺側には、実装電極１０７を配置することができない。このように、実装電極１０７の配置個所に制限があるため、設計の自由度が低い。また、各セグメント１０４を微小化しても、各実装電極１０７の配置個所に制限があるため、電子源装置１００の小型化には限界がある。
【００１０】
例えば、実装電極１０７どうしのピッチの縮小化には限界がある。各エミッタライン１０３の幅（Ｘ軸に沿った長さ）を狭くしても、実装電極１０７の配置位置が同じであるため、図１１に示すように電子源アレイ基板１０１のＸ軸方向の長さを短くすることができない。したがって、電子源装置１００の小型化には限界がある。
【００１１】
本発明は、上記問題点に鑑みなされたものであって、高密度化および小型化が可能な電子源装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の電子源装置は、Ｓｉ基板上にマトリックス状に配置された複数の電子放出部と、互いに直交する複数のエミッタラインおよび複数のゲートラインとを有し、前記複数のエミッタラインおよび前記複数のゲートラインからの信号により制御され、前記複数の電子放出部がそれぞれ独立に電子放出動作を行う電子源装置であって、前記複数のエミッタラインの各々を囲うように素子分離領域が設置され、前記複数のエミッタラインの各々にはコンタクトホールが形成され、前記素子分離領域によって囲まれた領域外には、前記複数のエミッタラインの各々に対応する複数のエミッタライン用実装電極が設置され、前記複数のエミッタライン用実装電極の各々に接続された配線は、前記コンタクトホールを介して、前記複数のエミッタライン用実装電極の各々に対応する前記エミッタラインと接続されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高密度化および小型化が可能な電子源装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の電子源装置は、エミッタラインにコンタクトホールが設置され、素子分離領域によって囲まれたエミッタラインが形成された領域外にはエミッタライン用実装電極が設置され、エミッタライン用実装電極に接続された配線は、コンタクトホールを介してエミッタラインと接続されている。エミッタライン用実装電極は、エミッタラインが形成された領域外に設置されているため、エミッタラインの形状（幅、長さ等）はエミッタライン用実装電極の配置に影響を受けない。そのため、エミッタライン用実装電極の配置個所を考慮せずに、電子放出部（セグメント）を小型化することが可能となり、高密度化および小型化された電子源装置を実現できる。
【００１５】
また、エミッタライン用実装電極の配置個所が制限されず、基板上であればどこに配置してもよいため、設計の自由度が増し、エミッタライン用実装電極の高密度配置が可能となる。したがって、エミッタライン用実装電極の配置領域の面積を小さくすることができ、小型化された電子源装置を実現できる。
【００１６】
また、エミッタラインとエミッタライン用実装電極とをつなぐ配線に低抵抗配線を用いることができるので、電子源装置の駆動の高速化および低消費電力化が可能となる。
【００１７】
また、設計の自由度が高く、小型化および高密度化が可能であることから、冗長性を向上させることもできる。
【００１８】
また、本発明の電子源装置において、好ましくは、前記複数のエミッタライン用実装電極と前記複数のエミッタラインとは異なる層に配置されている。このような構成とすることで、例えば、エミッタライン用実装電極に接続された配線を、エミッタラインと交差させてエミッタライン上に配置することも可能であり、それにより配線を効率よく引き回すことができる。また、同一基板上に駆動回路等も並行して作製する場合には、相互の配線接続の自由度が増すという効果を奏する。
【００１９】
また、本発明の電子源装置において、好ましくは、前記コンタクトホールと前記エミッタライン用実装電極とを接続する前記配線は、アルミ、銅、銀のうち少なくとも１つを主成分とする純金属または合金である。それにより、エミッタラインとエミッタライン用実装電極とが低抵抗で接続される。それにより、電子源装置の駆動の高速化および低消費電力化が可能となる。
【００２０】
また、本発明の電子源装置において、好ましくは、前記複数のエミッタラインがｎ型半導体であり、前記複数のエミッタラインが形成されている前記Ｓｉ基板はｐ型半導体で形成されている。それにより、基板の表面に電極を形成するだけで、その電極は基板電位を制御することができる電極として機能する。つまり、基板の表面を加工することなく、容易に基板電位を制御する電極を作製することができる。基板電位を制御することで、最適耐圧設計、最適駆動条件の設定および高速応答等が可能な電子源装置を実現できる。
【００２１】
また、本発明の電子源装置において、好ましくは、複数の前記エミッタライン用実装電極および複数の前記エミッタライン用実装電極以外の複数の実装電極は、前記Ｓｉ基板上の１つの辺に沿って配置されている。それにより、エミッタライン用実装電極の設置領域を小面積化することができ、電子源装置の小型化が可能となる。また、電子源装置と外部機器との接続を容易に行うことができる。
【００２２】
また、本発明の電子源装置において、好ましくは、複数の前記電子放出部が配置された前記Ｓｉ基板上に、少なくとも駆動回路の一部が設置されている。また、電子源装置を製造する際の歩留まりが向上する。
【００２３】
また、本発明の電子源装置において、好ましくは、前記駆動回路は、前記電子放出部の作製と並行して作製されている。それにより、効率よく製造することができ、歩留まりも向上する。
【００２４】
以下、発明を実施するための最良の形態について、図面を用いて説明する。
【００２５】
（実施の形態１）
本発明の実施の形態１に係る電子源装置について図面を用いて説明する。図１は本発明の実施の形態１に係る電子源装置の構成を示す模式図であって、図１（ａ）は素子分離領域の配置を示す平面図であり、図１（ｂ）は図１（ａ）のIＢ−IＢ矢視断面図である。なお、図１（ａ）において、エミッタラインが伸びる方向をＹ軸方向とし、ゲートラインが伸びる方向をＸ軸方向とする。なお、図１（ｂ）に示すように、エミッタライン３の上層には層間絶縁膜９およびＣＶＤ−ＳｉＯ2膜１６が設置されているが、図１（ａ）では見易さを考慮してこれらを図示していない。
【００２６】
図１（ａ）に示すように、実施の形態１に係る電子源装置１０は、マトリックス状に配列された各セグメント（電子放出部）４と、互いに直交するエミッタライン３およびゲートライン８とを有する。セグメント４は、エミッタライン３およびゲートライン８からの信号により制御され、それぞれ独立に電子放出動作を行う。各セグメント４は、独立に駆動する必要があるため、隣接するセグメント４どうしは、電気的に分離されている。
【００２７】
図１（ａ）に示すように、実施の形態１に係る電子源装置１０は、Ｓｉ基板である電子源アレイ基板１上に、素子分離領域２でそれぞれ電気的に分離されたエミッタライン３が形成された構成である。図１（ａ）に示しているように、Ｙ軸と平行に形成された各エミッタライン３はＸ軸方向に複数設置されていて、隣接するエミッタライン３どうしは、素子分離領域２によって絶縁されている。エミッタライン３は、Ｓｉ基板である電子源アレイ基板１表面に所定の深さまでＰ（リン）やＡｓ（ヒ素）等をドーピングすることで低抵抗化された（Ｎ+）−Ｓｉ層よりなる。
【００２８】
エミッタライン３には、複数の微小な冷陰極（図示せず）が配置されている。これら冷陰極を備えた各セグメント４は、マトリックス状に配置されている。各陰極上方（図１（ａ）において紙面の表側）には、各陰極の先端付近に孔が形成されているゲート電極８ａが設置されている。ゲート電極８ａは、Ｘ軸に平行なゲートライン８と接続されている。
【００２９】
エミッタライン３上にはコンタクトホール３ａが形成されている。図１（ｂ）に示すように、コンタクトホール３ａは、層間絶縁膜９およびＣＶＤ−ＳｉＯ2膜１６を開口して形成されている。エミッタライン３の外部に形成されたエミッタライン用実装電極７に接続された配線６は、コンタクトホール３ａを介してエミッタライン３と接続されている。配線６は素子分離領域２の上層を通るように設置されている。配線６は、低抵抗配線とすればよく、Ａｌ（アルミ）、Ｃｕ（銅）、Ａｇ（銀）のうち少なくとも１つを主成分とする純金属または合金で構成される配線であれば望ましい。例えば、配線６はＡｌ−Ｓｉ−Ｃｕ合金膜またはＡｌ−Ｎｄ（ネオジウム）合金膜とすればよく、この場合、例えば配線６においてＡｌは９０ａｔｍ％以上含まれていることとすればよい。また、配線６はＡｇ−Ｐｄ（パラジウム）−Ｃｕ合金膜とすればよく、この場合、例えば配線６においてＡｇは９０ａｔｍ％以上含まれていることとすればよい。また、配線６の比抵抗は１０μΩ・ｃｍ以下がよく、さらに望ましくは５μΩ・ｃｍ以下が好ましい。それにより、電子源装置１０の高速駆動および低消費電力化が可能となる。
【００３０】
実装電極７は、素子分離領域２によって囲まれた、エミッタライン３が形成された領域外に設置されている。それにより、エミッタライン３の形状（幅、長さ等）は実装電極７の配置に影響を受けない。そのため、実装電極７を考慮せずに、セグメント４を小型化することが可能である。したがって、電子源装置１０を高密度化および小型化することができる。
【００３１】
また、実装電極７の配置個所が制限されず、電子源アレイ基板１上であればどこに配置してもよいため、設計の自由度が増し、実装電極７の高密度配置が可能となる。したがって、実装電極７の配置領域の面積を小さくすることができ、電子源装置１０を小型化することができる。
【００３２】
以上より、電子源装置１０は、設計の自由度が高く、小型化および高密度化が可能である。そのため、冗長性を向上させることもできる。具体的には、エミッタライン３間およびゲートライン８間のピッチはそれぞれ４０μｍ以下とすることができ、さらに望ましくは２０μｍ以下とすることができる。
【００３３】
また、実施の形態１の電子源装置１０は上述した構成であるため、実装電極７とエミッタライン３とは異なる層とすることができる。このような構成とすることで、例えば、実装電極７に接続された配線６等の配線を、エミッタライン３と交差させてエミッタライン３上に配置することも可能である。それにより、配線を効率よく引き回すことができる。
【００３４】
図２〜図４をさらに用いて、各セグメント４の構成について説明する。図２は、本発明の実施の形態１に係る電子源装置のセグメントの構成を示す平面図であり、図３は図２のIII−III矢視断面図であり、図４は図２のIV−IV矢視断面図である。図２において、エミッタラインが伸びる方向をＹ軸方向とし、ゲートラインが伸びる方向をＸ軸方向とする。なお、図３および図４に示すように、ゲート電極８ａの上層には層間絶縁膜９が設置されているが、図２では見易さを考慮して層間絶縁膜９を図示していない。また、図２においては、見易さを考慮して、エミッタ４ａの図示も省略している。
【００３５】
特に図３に示すように、電子源アレイ基板１上に、先鋭化された先端を有する複数のエミッタ４ａを備えたエミッタライン３が設置されている。エミッタライン３の上方にはゲート電極８ａが設置されている。ゲート電極８ａにおいて、各エミッタ４ａの先端の周囲には孔が形成されている。
【００３６】
また、特に図４に示すように、ゲートライン８はコンタクトホール８ｂを介して、異なる層であるゲート電極８ａと接続されている。
【００３７】
また、隣接するエミッタライン３どうしが絶縁されるように、素子分離領域２が設置されている。この素子分離領域２は、トレンチ２ａと埋め込み平坦化膜２ｂとからなる。
【００３８】
次に、実施の形態１に係る電子源装置１０の製造方法について説明する。図５は本発明の実施の形態１に係る電子源装置の製造工程を示す断面図である。なお、図５（ａ）〜図５（ｅ）の各図は図２のIII−IIIの位置での矢視断面図を示している。
【００３９】
まず、（Ｐ+）−Ｓｉ基板である電子源アレイ基板１の表面に、例えば２．５〜３．５μｍ程度の厚さの（Ｎ+）−Ｓｉ層を拡散工程により形成する。この（Ｎ+）−Ｓｉ層の上部に、高さが例えば０．３〜０．５μｍであって、先端が先鋭化されたＳｉよりなるエミッタ４ａをエッチング等により形成する。このように、電子源アレイ基板１上に、（Ｎ+）−Ｓｉ層３ｂおよび（Ｎ+）−Ｓｉであるエミッタ４ａを形成する（図５（ａ））。なお、（Ｎ+）−Ｓｉ層３ｂは、後の工程でエミッタライン３となる個所である。
【００４０】
次に、ＣＶＤ−ＳｉＯ2膜１６を（Ｎ+）−Ｓｉ層３ｂおよびエミッタ４ａの全面に形成する。さらに、（Ｎ+）型のドーパントを含むガス中でのＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）成膜法により導電型ｐｏｌｙ−Ｓｉ膜を形成する。なお、導電型ｐｏｌｙ−Ｓｉ膜を直接形成せずに、非導電型のｐｏｌｙ−Ｓｉ膜を形成後、イオン注入または拡散法によりこの非導電型のｐｏｌｙ−Ｓｉ膜に導電性を付与して、導電型ｐｏｌｙ−Ｓｉ膜としてもよい。このｐｏｌｙ−Ｓｉ膜上に有機または無機の塗布型絶縁膜（ＳＯＧ膜：Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）を形成することで表面を平坦化した後、ＳＯＧ膜表面から均一にエッチングを進める。このエッチングにより、エミッタ４ａの先端に相当する個所のｐｏｌｙ−Ｓｉ膜が露出する。この、ｐｏｌｙ−Ｓｉ膜が露出するか、ｐｏｌｙ−Ｓｉ膜が露出する直前に、エッチング条件をｐｏｌｙ−Ｓｉ膜のエッチング条件に変更する。これにより、エミッタ４ａの先端周辺に当たるｐｏｌｙ−Ｓｉ膜がエミッタ４ａの形状に合わせて開口される。さらに、ｐｏｌｙ−Ｓｉ膜を所定の形状にドライエッチングすることで、ゲート電極８ａを形成する（図５（ｂ））。
【００４１】
次に、（Ｎ+）−Ｓｉ層３ｂにトレンチ２ａを形成することで、各エミッタライン３を形成する。具体的には、隣接するエミッタライン３どうしが絶縁されるように、（Ｎ+）−Ｓｉ層３ｂにトレンチ２ａをドライエッチング法により形成する。トレンチ２ａの幅は、例えば０．５〜１．５μｍとし、深さはエミッタライン３よりも深くする。形成されたトレンチ２ａには絶縁膜を埋め込み、トレンチ２ａの上部に平坦面である埋め込み平坦化膜２ｂを形成する（図５（ｃ））。このようにして、図１（ａ）で示したように、それぞれ平行なエミッタライン３を形成する。
【００４２】
次に、ゲート電極８ａおよび埋め込み平坦化膜２ｂを覆うように、プラズマＣＶＤ法または常圧ＣＶＤ法により、ＳｉＯ2膜である層間絶縁膜９を形成する。層間絶縁膜９は、ゲート電極８ａの保護のために形成される（図５（ｄ））。
【００４３】
この後、図示されていないが、図１（ａ）および図１（ｂ）に示すコンタクトホール３ａおよび図２に示すコンタクトホール８ｂを形成する。コンタクトホール３ａはエミッタライン３に到達する深さとし、コンタクトホール８ｂはゲート電極８ａに到達する深さとする。
【００４４】
次に、ＡｌＳｉＣｕ／Ｔｉ膜を成膜し、エッチングすることで、ゲートライン８、実装電極７、配線６（図１（ａ）参照）およびその他に必要な配線または電極を形成する。
【００４５】
最後に、層間絶縁膜９およびＣＶＤ−ＳｉＯ2膜１６のうち、その下層にエミッタ４ａが形成されている個所を、それぞれのセグメント４ごとに、エッチングにより取り除く（図５（ｅ））。以上の製造工程により、実施の形態１の電子源装置１０が完成する。
【００４６】
実施の形態１に係る電子源装置１０の製造方法は、上述の製造方法に限定されるわけではない。電子源装置の一般的な製造方法を用いればよく、上述のように、エミッタライン３の外部に実装電極７が形成されており、配線６によりエミッタライン３上に形成されたコンタクトホール３ａを介して、実装電極７がエミッタライン３と接続されている実施の形態１の電子源装置１０（図１（ａ）参照）を製造できる方法であればよい。図５で説明した製造方法とは異なるが、例えば、電子源アレイ基板１に、まず素子分離領域２であるトレンチ２ａおよび埋め込み平坦化膜２ｂを形成し、エミッタライン３となる領域を区分けした後に、各エミッタ４ａを形成してもよい。
【００４７】
ここで、図６は本発明の実施の形態１に係る他の電子源装置をガラス基板に搭載した構成を示す平面図である。図６に示しているように、本発明の実施の形態１に係る他の電子源装置１０ａは、図１（ａ）に示した電子源装置１０と略同様の構成であるが、実装電極７およびエミッタライン用以外の実装電極である実装電極５が、電子源アレイ基板１の１つの辺に沿って配置されている点が異なる。なお、実装電極５はゲートライン８に接続されている。
【００４８】
また、電子源装置１０ａはガラス基板１１上に設置されていて、ガラス基板１１に設置された電極１４と実装電極５、７とはボンディングワイヤ１２を介して、接続されている。また、ガラス基板１１の電極１４には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ：フレキシブルプリント回路）１３が接続されていて、外部からの入力信号を電子源装置１０ａに送ることができる。
【００４９】
電子源装置１０ａは、すべての実装電極５、７を電子源アレイ基板１の１つの辺に沿って配置しているので、実装電極５、７の配置面積を小さくすることができ、電子源装置１０ａを小型化することができる。また、ＦＰＣ１３も１つですむため、コストダウンが可能である。
【００５０】
（実施の形態２）
本発明の実施の形態２に係る電子源装置について図７および図８を用いて説明する。図７は本発明の実施の形態２に係る電子源装置をガラス基板に搭載した構成を示す平面図である。図８は図７のVIII−VIII矢視断面図である。
【００５１】
実施の形態２に係る電子源装置２０の基本的な構成は、図１（ａ）に示した実施の形態１の電子源装置１０と略同様であるので、同一の機能を有する部材は同一の符号を付し、説明を省略する。
【００５２】
実施の形態２の電子源装置２０のエミッタライン３は、（Ｎ+）−Ｓｉ層である。エミッタライン３が形成されている電子源アレイ基板１は（Ｐ+）−Ｓｉである。電子源装置２０について、図７および電子源装置２０の断面図である図８を用いて具体的に説明する。エミッタライン３は（Ｎ+）−Ｓｉであり、エミッタライン３が形成されている電子源アレイ基板１は（Ｐ+）−Ｓｉで構成されている。このような構成にすることで、電子源アレイ基板１の表面に電極を形成するだけで、その電極は電子源装置２０の基板電位を制御するための基板用電極１５となる。具体的には、電子源アレイ基板１は（Ｐ+）−Ｓｉであるため、電子源アレイ基板１においてエミッタライン３が形成された領域以外の領域１ａの表面に電極を形成するだけで、その電極は基板用電極１５として機能する。基板用電極１５の電位を制御することで、電子源装置２０の基板電位を制御することができる。
【００５３】
例えば、領域１ａにおける電子源アレイ基板１の表面が（Ｎ+）−Ｓｉ層である場合に、電子源アレイ基板１の表面に電極を形成しただけでは、その電極は基板用電極にはならない。さらに、自然酸化膜の形成されやすい電子源アレイ基板１の裏面とその電極とを接続する等の実装工程を行うことにより、その電極は基板用電極として機能する。しかし、上述のように実施の形態２の電子源装置２０は、製造工程を増やすことなく容易に基板用電極１５を作製でき、それにより、実装の信頼性も向上するという効果を奏する。
【００５４】
図７に示すように、電子源装置２０はガラス基板１１上に設置されている。基板用電極１５は電子源アレイ基板１の表面に形成されている。ガラス基板１１に設置された電極１４と実装電極５、７および基板用電極１５とはボンディングワイヤ１２を介して接続されている。また、ガラス基板１１の電極１４には、ＦＰＣ１３ａおよび１３ｂが接続されていて、外部からの入力信号を電子源装置２０に送ることができる。なお、電子源装置２０は、実装電極５、７を電子源アレイ基板１の２辺に配置しているので、ＦＰＣ１３ａおよび１３ｂの２つのＦＰＣが必要である。
【００５５】
基板電位を制御することで、最適耐圧設計および最適駆動条件を設定することが可能となる。基板電位が制御できない場合は、ｐｎ接合の耐圧が低下したり、マトリックス駆動したときに一部のエミッタライン３に印加された電圧により、他のエミッタライン３の電位が変動して動作の不安定が生じたりする場合がある。
【００５６】
実施の形態２に係る電子源装置２０の製造方法は、図５に示した実施の形態１の電子源装置の製造方法と基本的に同様である。異なる点は、電子源アレイ基板１の表面において、エミッタライン３が形成される領域以外には、（Ｎ+）−Ｓｉ層を形成しないことである。（Ｎ+）−Ｓｉ層を形成する際には、例えば、エミッタライン３が形成される領域以外に、フォトリソグラフィによりマスクを形成した状態で、イオン注入または拡散法により（Ｎ+）−Ｓｉ層を形成すればよい。それにより、エミッタライン３が形成される領域のみに（Ｎ+）−Ｓｉ層が形成される。
【００５７】
また、基板用電極１５の作製は、上記電子源装置２０の製造と並行して行えばよい。例えば、電子源装置２０の作製において、コンタクトホール３ａやコンタクトホール８ｂを形成する際に、基板用電極１５用に電子源アレイ基板１に到達する深さのコンタクトホールを形成しておく。さらに、ＡｌＳｉＣｕ／Ｔｉ膜の成膜およびエッチングにより、ゲートライン８、実装電極７および配線６等を作製する際に、これらと同様に基板用電極１５を作製すればよい。
【００５８】
（実施の形態３）
本発明の実施の形態３に係る電子源装置について図を用いて説明する。図９は本発明の実施の形態３に係る電子源装置をガラス基板に搭載した構成を示す平面図である。図１０は本発明の実施の形態３に係る電子源装置を製造する際に並行して製造している駆動回路の製造工程を示す断面図である。
【００５９】
実施の形態３の電子源装置３０は、実施の形態１の電子源装置１０と基本構成は略同様なので、同一機能を有する部材には同一符号を付し、説明を省略する。実施の形態３の電子源装置３０は、駆動回路３１ａおよび３１ｂを備えている点が実施の形態１の電子源装置１０とは異なる。
【００６０】
電子源装置３０は、Ｐ−ＭＯＳおよびＮ−ＭＯＳを有する駆動回路３１ａおよび３１ｂを電子源アレイ基板１上に備えている。コンタクトホール３ａは、駆動回路３１ａを介して実装電極７と接続されている。また、ゲートライン８は駆動回路３１ｂを介して実装電極５と接続される。例えば、実施の形態３の電子源装置３０を撮像素子や表示装置に用いる場合には、駆動回路３１ａが走査信号を制御し、駆動回路３１ｂが映像信号を制御する構成とすればよい。
【００６１】
このような構成であるため、電子源アレイ基板１上に設置する実装電極５および７を含む全ての実装電極の数を減少させることができる。つまり、駆動回路３１ａおよび３１ｂを設置していない場合には、セグメント４と同数の実装電極が必要である。しかし、実施の形態３の電子源装置３０のように、駆動回路３１ａおよび３１ｂを備えていることで、外部からは例えば、映像信号やトリガー信号が与えられるだけでよいので、実装電極の数を大幅に減少させることができる。例えば、６４０×４８０の画素を有するＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）仕様の表示装置に電子源装置を用いる場合は、駆動回路を備えていない電子源装置であれば、１１２０個の実装電極が必要である。しかし、実施の形態３の電子源装置３０を用いる場合は、実装電極は十数個〜二十数個程度でよい。
【００６２】
なお、実施の形態３の電子源装置３０は、２種類の駆動回路３１ａおよび３１ｂを備えているが、駆動回路の種類はこれに限定されるわけではなく、１種類または２種類以外の複数種類の駆動回路を備えていてもよい。
【００６３】
また、ガラス基板１１の電極１４には、ＦＰＣ１３ｃが接続されていて、外部からの入力信号を電子源装置３０に送ることができる。したがって、電子源装置３０の小型化が可能である。また、実装電極の数を減少させることができるので、電子源装置３０の製造において、歩留まりは向上する。
【００６４】
また、電子源装置３０の駆動回路３１ａおよび３１ｂの製造は、実施の形態１で説明した製造工程と同様の工程が多いため、並行して行うことができる。そのため、電子源装置３０を効率よく製造することができ、歩留まりも向上する。
【００６５】
また、例えば、実装電極７とエミッタライン３とを異なる層とすれば、相互の配線接続の自由度がさらに増すという効果を奏する。
【００６６】
電子源装置３０の駆動回路３１ａの製造方法について、図１０を用いて説明する。なお、駆動回路３１ｂの製造方法は、駆動回路３１ａの製造方法と同様であるので、説明を省略する。また、実施の形態１の電子源装置１０の製造工程を示した図５も参照する。なお、電子源装置３０において、駆動回路３１ａ以外の個所の製造方法は、実施の形態１の電子源装置１０の製造方法と略同一なので説明は省略する。
【００６７】
図１０（ａ）〜図１０（ｆ）の各図において、電子源アレイ基板１の右側にＮ−ＭＯＳを、左側にＰ−ＭＯＳを製造する。まず、図５（ａ）の工程においてエミッタ４ａを形成するために、電子源アレイ基板１の表面に（Ｎ+）−Ｓｉ層を形成する。この際に、駆動回路３１ａにおいては拡散法あるいはＰ（リン）およびＡｓ（ヒ素）等のドナー性不純物の注入により、Ｐ−ＭＯＳのウェル領域３２を（Ｎ+）−Ｓｉとする。その後、ウェル領域３２に用いたものと同様のマスクプロセスを用いて、例えば、深さが０．５〜１．０μｍのＮ−ＭＯＳのソース・ドレイン領域３３を（Ｎ+）−Ｓｉとする。さらに、エミッタ４ａを作製する際に電子源アレイ基板１上に熱酸化膜を形成するが、その熱酸化膜を、Ｐ−ＭＯＳおよびＮ−ＭＯＳのゲート酸化膜３４とするために、必要な個所に残しておく（図１０（ａ））。
【００６８】
次に、Ｐ−ＭＯＳのソース・ドレイン領域３５にＢ（ホウ素）等のアクセプタ性不純物を注入し、例えば深さ０．５〜１．０μｍを（Ｐ+）化する。さらに、図５（ｂ）の工程においてゲート電極８ａを形成する際に、同様の工程により、Ｐ−ＭＯＳおよびＮ−ＭＯＳのゲート電極３６を形成する（図１０（ｂ））。
【００６９】
次に、図５（ｃ）の工程においてトレンチ２ａおよび埋め込み平坦化膜２ｂを形成する際に、同様の工程により、Ｐ−ＭＯＳおよびＮ−ＭＯＳ間を分離する、トレンチおよび埋め込み平坦化膜を含む素子分離領域３７を形成する（図１０（ｃ））。
【００７０】
次に、図５（ｄ）の工程において層間絶縁膜９を形成する際に、同様の工程により、Ｐ−ＭＯＳおよびＮ−ＭＯＳ上に層間絶縁膜３８を形成する（図１０（ｄ））。
【００７１】
次に、Ｐ−ＭＯＳおよびＮ−ＭＯＳの各電極の必要な個所にコンタクトホールを形成し、図５（ｄ）の工程の後、ゲートライン８を形成する際に、同様の工程により、各配線３９を形成する。さらに、多層構造とするために、配線３９形成後、その上に層間絶縁膜４０を形成して、コンタクトホール４１を形成しておく（図１０（ｅ））。
【００７２】
最後に、コンタクトホール４１に配線４２を形成して、駆動回路３１ａが完成する（図１０（ｆ））。
【００７３】
上述したように、実施の形態３の電子源装置３０は、一般的な電子源装置の製造方法を用いて、容易に製造することができる。
【００７４】
以上実施の形態１〜３について説明したが、本発明は上記具体例に限定されるものではない。例えば、エミッタの構造は、スピント式やカーボンナノチューブによるものでもよい。また、電子源装置の製造方法は、上記具体例に限定されるわけではなく、他の一般的な製造方法を用いてもよい。
【産業上の利用可能性】
【００７５】
本発明に係る電子源装置の利用分野は特に限定はないが、高密度化および小型化が可能であるため、例えば、テレビジョン受像機やディスプレイ用モニタ等の表示装置または撮像素子用電子源アレイ等に用いることが有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１に係る電子源装置の構成を示す模式図であって、図１（ａ）は素子分離領域の配置を示す平面図であり、図１（ｂ）は図１（ａ）のIＢ−IＢ矢視断面図
【図２】本発明の実施の形態１に係る電子源装置のセグメントの構成を示す平面図
【図３】図２のIII−III矢視断面図
【図４】図２のIV−IV矢視断面図
【図５】本発明の実施の形態１に係る電子源装置の製造工程を示す断面図
【図６】本発明の実施の形態１に係る他の電子源装置をガラス基板に搭載した構成を示す平面図
【図７】本発明の実施の形態２に係る電子源装置をガラス基板に搭載した構成を示す平面図
【図８】図７のVIII−VIII矢視断面図
【図９】本発明の実施の形態３に係る電子源装置をガラス基板に搭載した構成を示す平面図
【図１０】本発明の実施の形態３に係る電子源装置を製造する際に並行して製造している駆動回路の製造工程を示す断面図
【図１１】従来の電子源装置において、素子分離領域の配置を示す平面図
【符号の説明】
【００７７】
１          電子源アレイ基板
１ａ        領域
２、３７    素子分離領域
２ａ        トレンチ
２ｂ        埋め込み平坦化膜
３          エミッタライン
３ａ、８ｂ、４１  コンタクトホール
３ｂ        （Ｎ+）−Ｓｉ層
４          セグメント
４ａ        エミッタ
５、７      実装電極
６、３９、４２  配線
８          ゲートライン
８ａ、３６  ゲート電極
９、３８、４０  層間絶縁膜
１０、１０ａ、２０、３０  電子源装置
１１        ガラス基板
１２        ボンディングワイヤ
１３、１３ａ、１３ｂ、１３ｃ  ＦＰＣ
１４        電極
１５        基板用電極
１６        ＣＶＤ−ＳｉＯ2膜
３１ａ、３１ｂ  駆動回路
３２        ウェル領域
３３、３５  ソース・ドレイン領域
３４        ゲート酸化膜
１００      電子源装置
１０１      電子源アレイ基板
１０２      素子分離領域
１０３      エミッタライン
１０４      セグメント
１０７      実装電極
１０８      ゲートライン
１０８ａ    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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