(57)【要約】【課題】多重コンデンサ・ドレイン拡張トランジスタ・デバイスおよびその製造方法を提供する。【解決手段】第１のコンデンサ構造は、第１の誘電体層（１４）、第１のゲート層（１６）、第１及び第２の横方向サイドを有し、半導体基板（４）における第１の導電型のチャンネル領域上に重なる。第２のコンデンサ構造は、第２の誘電体層（２６）および第２のゲート層（２８）を備え、前記第１のゲート構造上に重なって形成される。第２の導電型の第２のソース領域（２２）を、ゲートの第１の横方向サイドおよび前記第２の導電型の軽ドーピング・ドレイン拡張領域／ウェル（１２）に近接して、一部のゲート構造下の半導体基板に形成する。第２の導電型のドレイン拡張領域をドレイン拡張領域（１２）内に形成する。第１および第２のコンデンサ構造を直列接続して高電圧のゲート動作を可能にする。【選択図】図１Ａ
2006216947.tif 000002
【特許請求の範囲】
【請求項１】
第１の誘電体層、第１のゲート層および第１及び第２の横方向サイドを備え、前記第１のゲート層が半導体基板における第１の導電型のチャンネル領域上に重なる第１のコンデンサ構造と、
第２の誘電体層および第２のゲート層を備え、前記第２のゲート層が第１のゲート構造上に重なる第２のコンデンサ構造と、
前記第１の横方向サイドに近接する半導体基板に形成された第２の導電型のソース領域と、
前記ゲート構造の一部下にある半導体基板に形成された第２の導電型のドレイン拡張領域と、
前記ドレイン拡張領域内に形成された前記第２の導電型のドレイン領域と
を備えている多重コンデンサ・ドレイン拡張トランジスタ・デバイス。
【請求項２】
請求項１記載のデバイスにおいて、前記第１のコンデンサ構造に対するＶｇ  ｍａｘは、第２のコンデンサ構造に対するＶｇ以下であるデバイス。
【請求項３】
多重コンデンサ・ドレイン拡張トランジスタ・デバイスにおいて、
第１の導電型の第１の軽ドーピング領域内に形成された第１の導電型のドレイン領域と、
前記第１の導電型の第２の軽ドーピング領域内に形成された第１の導電型のゲート領域と、
ソース領域とドレイン領域との間のチャンネル領域を定める第２の導電型の半導体基板内に形成された第１の導電型のソース領域と、
誘電体層と、前記チャンネル領域の少なくとも一部と前記ゲート領域の少なくとも一部の上に重なるゲート層からなるゲート構造とを備えたゲート構造と
を備えたデバイス。
【請求項４】
請求項３記載のデバイスにおいて、
前記ゲート層に接続されて第１のＶｇ  ｍａｘを供給する第１のコンデンサ・コンタクトと、
前記ゲート領域に接続されて前記第１のＶｇ  ｍａｘより大きな第２のＶｇ  ｍａｘを供給する第２のコンデンサ・コンタクトと
を更に備えたデバイス。
【請求項５】
多重コンデンサ・ドレイン拡張トランジスタ・デバイスを製造する方法において、
半導体基板上に分離構造を形成し、
ＰＭＯＳ領域にｎウェル領域を形成し、ＮＭＯＳ領域内にｐウェル領域を形成し、
前記デバイス上に第１の誘電体層を形成し、
前記第１の誘電体層上に第１のゲート層を形成し、
第１の誘電体層および第１のゲート層をパターン処理して第１のコンデンサ構造を形成し、
前記ｐウェル領域内に軽ドーピングｎ型ドレイン拡張領域を形成し、
前記ｎウェル領域内に軽ドーピングｐ型ドレイン拡張領域を形成し、
前記ｐウェル領域内にｎ型ソース領域、および前記軽ドーピングｎ型ドレイン拡張領域内にｎ型ドレイン領域を形成し、
前記ｎウェル領域内にｐ型ソース領域、および前記軽ドーピングｐ型ドレイン拡張領域内にｐ型ドレイン領域を形成し、
前記デバイス上に第２の誘電体層を形成し、
前記第２の誘電体層上に第２のゲート層を形成し、
前記第２の誘電体層および第２のゲート層をパターン処理して第２のコンデンサ構造を形成する
ことを備えた方法。
【請求項６】
請求項５記載の方法において、前記第１の誘電体層は第１の厚さにより形成され、前記第２の誘電体層は第２の厚さにより形成され、前記第１の厚さおよび前記第２の厚さは、最大動作ゲート電圧を定め、かつ前記軽ドーピングｎ型ドレイン拡張領域は、前記最大動作ゲート電圧にほぼ等しい最大ドレイン・ソース電圧を発生するドーパント濃度により形成される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスに関し、特に改良されたドレイン拡張ＭＯＳトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
多くの集積回路デバイスは、複数の金属酸化半導体（ＭＯＳ）トランジスタ・デバイスからなるデジタル回路を含み、これらは高密度、高速度ＮチャネルおよびＰチャネルＭＯＳトランジスタに最適化された相補ＭＯＳ（ＣＭＯＳ）製造プロセスを使用して構築される。このような高密度回路は、デジタル回路がバッテリによる駆動される無線通信デバイス、携帯コンピュータ等のような最近の家電製品に共通している。このような製品において、消費電力およびコストを最小に保持すると共に、限定された量のスペースにおいて最大量の機能を提供することが望ましい。回路の機能、面積および消費電力を最適化するために、トランジスタのサイズはしばしば最小化され、かつトランジスタは低電圧レベルで動作するように設計される。加えて、簡単な製造プロセスを使用することは、製品の製造コストを最小に保つのに役立ち、そこでは、単一ストリームラインの製造プロセス・フローを使用して、集積回路（ＩＣ）に低電圧トランジスタおよび高電圧トランジスタの両者を製作することが望ましい。
【０００３】
このようなバッテリ駆動される製品用の集積回路を製造するときには、バッテリの電力をスイッチングするために一定数のトランジスタが必要とされる。これらの電力トランジスタは、ＩＣのロジック・トランジスタよりも高い電圧に耐えることが必要と思われる。例えば、ロジック・トランジスタは約１．８ボルト以下の電圧で動作可能とされるのに対し、バッテリ電力トランジスタは６ボルト以上にあるバッテリからの電力をスイッチングするために使用され得る。このような電力スイッチング回路は、しばしば、横方向拡散ＭＯＳ（ＬＤＭＯＳ：ｌａｔｅｒａｌ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）デバイス・トランジスタまたはレデュースド・サーフェース・フィールド（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ：ＲＥＳＵＲＦ）トランジスタのようなＮまたはＰチャネル・ドレイン拡散型金属酸化半導体（ＤＥＭＯＳ）トランジスタ・デバイスを使用して製造される。ＤＥＭＯＳデバイスは、短チャンネル動作を大電流処理能力、比較的に低いドレイン対ソース・オン・ステート抵抗（Ｒｄｓｏｎ）、および電圧ブレークダウン故障を起こすことなく比較的に高いドレイン対ソース電圧に耐える能力をうまく組み合わせており、ＤＥＭＯＳデバイス設計は、しばしば、ブレークダウン電圧（ＢＶｄｓｓ）とＲｄｓｏｎとの間での妥協が存在する。パフォーマンスの利点に加えて、ＤＥＭＯＳデバイスの製作は、ＣＭＯＳプロセス・フローに統合するのが比較的に容易であって、更にロジック、低電力アナログまたは他の回路を単一の集積回路（ＩＣ）に製作しようとするデバイスに使用するのを容易にする。
【０００４】
半導体製品／デバイスの製作は、通常、多数のプロセス・ステップに係わり、その多くのものが半導体ウェーハの特定部分で選択的に作動するマスクを使用する。集積回路の製造コストは、与えられたプロセス・フローにおけるプロセス・ステップ数の関数であり、マスク工程およびプロセス工程の数を少なくすれば、それだけ製造コストも低下する。
【０００５】
一般的に、動作ゲート電圧はトランジスタの目的機能に従って変わる。電力トランジスタは、通常、高い動作ゲート電圧を必要とするのに対して、ロジック・トランジスタは低いゲート電圧およびドレイン・ソース電圧が好ましい。高い動作ゲート電圧は、ゲート誘電体の厚みを増加することにより得られる。しかしながら、このように厚さを増加させると、これらデバイスの動作速度を低下させ、ロジック・トランジスタにとって不都合なものとなり得る。
【０００６】
必要とすることは、種々の動作電圧を有するが、それでも限定された数の製造プロセス工程を必要とするだけのＤＥＭＯＳデバイスを提供する半導体デバイスおよび製造方法である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、改良されたドレイン拡張トランジスタおよびその製作方法に関する。１トランジスタ当たり多数のコンデンサを使用して異なる動作ゲート電圧の選択を許容し、かつ比較的に高い動作ゲート電圧を使用可能にすることである。個別的な誘電体の厚さの組み合わせを可能にする多数のコンデンサを直列に接続することにより、高い動作ゲート電圧を可能にする。その結果、更に、直列に接続された多重コンデンサを使用することにより、プログラミングおよびイレーズに使用し、かつドレインに印加したのと同一電圧レベルをゲートに使用し、かつゲートに印加することができる。
【課題を解決するための手段】
【０００８】
本発明の一特徴によれば、第１のコンデンサ構造は、第１の誘電体層と、第１のゲート層と、第１及び第２の横方向サイドとを備えている。第１のコンデンサ構造は、半導体基板において第１の導電型チャンネルのチャンネル領域の上に重なる。第２の誘電体層および第２のゲート層を備えた第２のコンデンサ構造は、第１のゲート構造上に重なって形成される。ゲートの第１の横方向サイドおよび第２の導電型の軽ドーピングされたドレイン拡張領域／ウェルに近接して半導体基板に形成された第２の導電型のソース領域は、一部のゲート構造の下に半導体基板に形成される。第２の導電型のドレイン領域は、ドレイン拡張領域内に形成される。
【０００９】
本発明の一つの特徴は、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタを提供するものであって、半導体本体における第１の導電型のチャンネル領域上に重なるゲートと、前記チャンネルの第１のサイドに沿って形成された第２の導電型のソースと、前記ゲートを越えてチャンネルの第２のサイドから前記ゲートの一部の下に延長する前記第２の導電型のウェルと、前記ウェルに形成された前記第２の導電型のドレインとを備え、前記ドレインが前記ゲートの側部から間隔を置く。ＤＥＭＯＳトランジスタは、第２端に対するゲートに近接した第１端間に延長するウェルにおける電圧降下領域を更に備え、前記電圧降下領域は前記第２の導電型のドーパントが前記ウェルより少ない。本発明の他の特徴において、電圧降下領域は、ドレインから横方向に間隔を置き、前記電圧降下領域は第１の導電型のドーパントが前記ウェルより多い。他のシステムおよび方法が開示される。
【００１０】
以下の説明および添付する図面は、本発明の一定の特徴および実施を詳細に説明する。これらは、本発明の原理を使用できる種々の方法が僅かなものを除いて示されている。
【００１１】
添付図面を参照して本発明の１以上の実施例を説明する。ただし、同一要素を表すために同一参照番号を使用する。
【００１２】
本発明は、大きい動作ゲート電圧の選択および使用を可能にするドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタおよび製作技術を提供する。本発明は、従来使用されているデバイス当たり１コンデンサの代わりに、トランジスタ・デバイス当たり多コンデンサを使用する。
【００１３】
ＤＥＭＯＳトランジスタは、一般的には、他のＭＯＳトランジスタよりかなり高いソース・ドレイン動作電圧を許容する。ＤＥＭＯＳトランジスタ用のソース・ドレイン電圧は、一般的には、ゲート動作電圧より実質的に高い。例えば、７５オングストロームのゲート酸化物により形成されたＤＥＭＯＳトランジスタは、最大動作ゲート電圧Ｖｇｓ  ｍａｘが３．６Ｖでもよいが、最大動作ドレイン・ソース電圧Ｖｄｓ  ｍａｘは、１５Ｖである。
【００１４】
単一ダイ上で種々の動作電圧に対処するために多くのアプローチを使用することができる。第１のアプローチは、種々の誘電体厚さを有するトランジスタを形成することである。従って、トランジスタに基づくより厚い誘電体はより高い動作ゲート電圧を使用し、かつトランジスタに基づくより薄い誘電体はより低い動作ゲート電圧を使用するけれども、速い速度で動作することができる。これらのデバイスを形成するために、一つの厚さを有するデバイスを形成する間に複数領域をマスクし、次に形成されたデバイスをマスしてもよい。次に、前にマスクした領域をアンマスクにし、そこに他の誘電体厚さを有するＤＥＭＯＳデバイスを形成する。
【００１５】
他のアプローチは、全てのトランジスタを比較的に薄い誘電体により形成し、かつレベル・シフタを使用して選択したデバイス（例えば、電力トランジスタ）に印加される動作電圧を軽減することである。残念ながら、レベル・シフタの使用のために、複雑さを実質的に増加させ、かつ面積使用を実質的に増加させる結果となり得る。
【００１６】
更に、使用される他のアプローチは、全てのトランジスタを高い動作電圧に適応可能にする比較的に薄い誘電体により形成することである。しかしながら、誘電体の厚さを増加させると、デバイス上に存在するトランジスタの動作速度が制限される。
【００１７】
単一のポリＥＥＰＲＯＭ・アレーのようないくつかの半導体デバイスは、プログラミングおよび消去のために利用可能な電圧が１３Ｖであるから、ＤＥＭＯＳトランジスタの使用を必要とする周辺領域を含む。この例では、Ｖｇｓが、使用するゲート誘電体によって許容される許容最大電圧（Ｖｏｘ  ｍａｘと呼ばれる）を超えないことを保証するために、レベル・シフタを使用する必要がある。このレベル・シフタは、実施するために設計のノウハウを必要とする、設計時間を増大させるなど、回路設計を複雑にする。その結果、このような半導体デバイス（例えば、シングル・ポリＥＥＰＲＯＭ）は期待はずれのものとなり得る。
【実施例】
【００１８】
図１Ａおよび図１Ｂは、本発明による多重コンデンサＤＥＭＯＳデバイス２を示す。デバイス２は、第１のコンデンサと、第１のコンデンサと直列の第２のコンデンサとを有する。第１のコンデンサは低ゲート電圧、高速度動作のために使用されてもよく、または第２のコンデンサは高いゲート電圧、低速度動作のために使用されてもよい。デバイス２は、本発明をより明確に示すためにＮＭＯＳデバイスとして示されているが、しかし本発明はＰＭＯＳデバイスを含むことが理解される。
【００１９】
図１Ａは、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイス２の断面図である。分離領域１０は、半導体基板即ち本体４上に形成され、かつｐウェル６は半導体基板４内に形成される。分離領域１０は、局部酸化構造（ＬＯＣＯＳ：ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）、淺溝分離領域（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｒｅｇｉｏｎ）または他の適当な集積回路分離機構であってもよい。Ｐウェル６は、比較的に低い濃度およびドーズ量、かつ比較的に高いエネルギによって、ホウ素のようなｐ型ドーパントを注入することにより形成されてもよい。代わって、Ｐウェル６は、十分な濃度のｐ型ドーピングとなるように、半導体基板４を選択することにより、形成されてもよい。半導体基板４は、シリコンまたはゲルマニューム・シリコンのような半導体材料からなり、かつドーピングされても、またはドーピングされなくてもよい。
【００２０】
ドレイン拡張領域１２は、ドレイン・ソース動作電圧を増大し、かつＤＭＯＳトランジスタの特性を提供するｐウェル内に形成される。ドレイン拡張領域１２は、比較的に浅くかつ軽いドーピングで始まる領域を形成するように、比較的に低いエネルギとドーズによってリンのようなｎ型ドーパントが注入されることにより形成される。
【００２１】
ソース領域２２は、ｐウェル内に形成され、かつドレイン領域２４はドレイン拡張領域１２内に形成され、更にその間におけるチャンネル領域を定めている。ソース領域２２およびドレイン領域２４は、ドレイン拡張領域１２の形成に使用されたドーズ量およびエネルギよりも高いドーズ量、および低いエネルギによりｎ型ドーパントを注入することによって形成される。
【００２２】
第１のゲート誘電体層１４は基板４上のチャンネル領域周辺に形成され、かつ第１のゲート層１６は第１のゲート誘電体層１４上に形成される。第１のゲート誘電体層１４は、トランジスタ・デバイス２のために使用し得る最大第１のゲート電圧を少なくとも部分的に定める第１の等価酸化物厚さ（ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）（例えば、７５オングストローム）を有する。第１のゲート層１６は、ドーピングされた、またはドーピングされていない多結晶シリコン導体材料からなる。第１のゲート層１６、第１のゲート誘電体層１４およびその下の一部のチャンネル領域は、第１のコンデンサ構造を形成して定め、ここで第１のゲート層１６はトップ・プレートであり、第１のゲート誘電体層１４は誘電体層であり、かつチャンネル領域の一部はボトム・プレートとして作用する。側壁スペーサ２０は、例えば酸化物のような絶縁スペーサ材料を堆積し、かつ堆積した後者を異方性エッチングすることによってゲート層の側縁上に形成され、これによって側壁スペーサ２０が形成される。
【００２３】
第２のゲート誘電体２６は第１のゲート層１６上に形成され、かつ第２のゲート層２８は第２のゲート誘電体層２６上に形成される。第２のゲート誘電体２６は、第２の等価酸化物厚さ（例えば３００オングストローム）を有し、これはトランジスタ・デバイス２のために使用し得る最大第２のゲート電圧を少なくとも部分的に定める。更に、第２のゲート層２８は、窒化チタン（ＴｉＮ）、多結晶シリコン等のような導体材料からなる。第２のゲート層２８、第２のゲート誘電体層２６および第１のゲート層１６は、第２のコンデンサ構造を定め、ここで第１のゲート層１６はボトム・プレートであり、第２のゲート誘電体層２６は誘電体であり、かつ第２のゲート層２８はトップ・プレートである。
【００２４】
低電圧のときは、高速度動作、プログラミング電圧および／または消去電圧を、第１のゲート層１６に印加することができる。高電圧のときは、低速度動作、プログラミング電圧および／または消去電圧を、第２のゲート層２８に印加することができる。この選択は、多数の受け入れ可能な方法により得られる。一つのアプローチは、コンタクト形成中に一方のゲート層に、または他方に対してコンタクトを単に形成することである。従って、実質的に同様の方法により、または付加的なプロセス・ステップなしに、全てのデバイスの形成を可能にする間に、異なる動作電圧により異なるトランジスタを使用することができる。他のアプローチは、製作を完了した後に、各ゲート層に対するコンタクトを形成し、かつゲート層の選択を可能にするロジックを使用することである。従って、ロジックは、動作中に特定のトランジスタのために、どのゲート層も使用するのかについて制御されてもよい。例えば、ロジックは、低速度動作のために第２のゲート・デバイス２８に対するコンタクトをダイナミックに選択し、かつ高速度動作のために１のゲート層１６に対するコンタクトを使用することができる。更に、他のアプローチは、各ゲート層に対してコンタクトを形成し、かつ使用するゲート層の選択を可能にするフューズを使用することである。
【００２５】
図１Ｂは、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスのレイアウト図である。このレイアウトは、特性における単なる例であり、本発明を更に説明するために提供される。他のレイアウトは、本発明により可能なことが理解される。
【００２６】
第２のゲート・デバイス２８に接続されるゲート・コンタクトを示す。第１のゲート層１６は第２のゲート・デバイス２８の下に示されている。図１Ｂには、本発明のよりよき理解を助けるために、スペーサ２０が示されていないことに注意すべきである。
【００２７】
図２Ａおよび図２Ｂは、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイス２を示す。デバイス２は、第１のコンデンサと、第１のコンデンサと直列に第２のコンデンサを有する。第１のコンデンサは、低ゲート電圧、高速度動作に使用可能とされ、または第２のコンデンサは高ゲート電圧、低速度動作に使用可能とされる。しかしながら、スタック内に第１及び第２のコンデンサを有し、図１Ａおよび図１Ｂに示すデバイスと異なり、図２Ａおよび図２Ｂのデバイスは、２つのコンデンサを得るために他のウェル領域を有する単一ゲート層を使用する。デバイス２は、本発明をより明確に説明するためにＮＭＯＳデバイスとして示されているが、しかし本発明はＰＭＯＳを含むものと理解される。
【００２８】
図２Ａは、本発明による多重コンデンサ・ドレイン拡張トランジスタ・デバイス２の断面図である。分離領域１０は半導体基板即ち基板４上に形成され、かつＰウェル６は半導体基板４内に形成される。分離領域１０は、局部酸化構造（ＬＯＣＯＳ）、淺溝分離領域（ＳＴＩ）または他の適当な集積回路分離機構であってもよい。Ｐウェル６は、比較的に低い濃度およびドーズ量、かつ比較的に高いエネルギによって、ホウ素のようなｐ型ドーパントを注入することにより形成されてもよい。半導体基板４は、シリコンまたはゲルマニュウム・シリコンのような半導体材料からなり、かつドーピングされても、ドーピングされなくてもよい。
【００２９】
ドレイン拡張領域１２および１３（図２Ｂに示す）は、ドレイン・ソースの動作電圧を増加させ、かつＤＭＯＳトランジスタの特性を提供するＰウェル６内に形成される。ドレイン拡張領域１２および１３は、比較的に浅くかつ軽くドーピングされている領域を形成するように、比較的に低いエネルギとドーズによってリンのようなｎ型ドーパントが注入されることにより形成される。ソース領域２２は、ｐウェル内に形成され、かつドレイン領域２４はドレイン拡張領域２２内に形成され、更にその間におけるチャンネル領域を定めている。ソース領域２２およびドレイン領域２４は、ドレイン拡張領域１２の形成に使用されたドーズ量およびエネルギよいも高いドーズ量かつ低いエネルギによりｎ型ドーパントを注入することによって形成される。他のｎ型領域２６（図２Ｂに示す）は、同じようにしてドレイン拡張領域１３内に形成される。
【００３０】
ゲート誘電体層１４は、半導体基板４上にチャンネル領域に渡って、かつｎ型領域２６近傍のドレイン拡張領域１３を通って延伸して形成される。次に、ゲート層１６はゲート誘電体層１４上に形成される。ゲート誘電体層１４は、トランジスタ・デバイス２のために使用し得る最大第１のゲート電圧を少なくとも部分的に定める等価酸化物厚さ（例えば、７５オングストローム）を有する。ゲート層１６は、ドーピングされた、またはドーピングされていない多結晶シリコンのような導体材料からなる。ゲート層１６、ゲート誘電体層１４およびその下の一部のチャンネル領域は、第１のコンデンサ構造を形成して定め、ここでゲート層２６はトップ・プレートであり、ゲート誘電体層２４は誘電体層であり、かつチャンネル領域の一部はボトム・プレートである。第２のコンデンサは、ドレイン拡張領域１３上のゲート層１６およびゲート誘電体層１４により定められ、ここで第１のゲート層１６はボトム・プレートであり、領域１３内において下側のシリコンはトップ・プレートである。側壁スペーサ２０（図２Ｂには示されていない）は、例えば酸化物のような絶縁スペーサ材料を堆積し、かつ堆積した後者を異方性エッチングすることによってゲート層の側縁上に形成され、これによって側壁スペーサ２０が形成される。
【００３１】
図２Ｂは、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスのレイアウト図である。このレイアウトは、本発明を更に示すために提供される。このレイアウトは、特性における単なる例であり、本発明を更に説明するために提供される。他のレイアウトは、本発明により可能なことが理解される。
【００３２】
ｎ型領域２６上に形成されたゲート・コンタクトが示されている。第１のコンデンサは３０で示され、かつ第２のコンデンサは３２で示されている。ここで、最大動作ゲート電圧は、誘電体層１４の等価酸化物厚さの２倍の関数である。ゲート・コンタクトは、更に、ゲート層１６上にまたは接触して形成されてもよい。
【００３３】
低電圧のときは、高速度動作、プログラミングおよび／または消去電圧を、第１のコンデンサ３０における第１のゲート層１６に印加することができる。高電圧のときは、低速度動作、プログラミングおよび／または消去電圧を、第１のコンデンサ３０および第２のコンデンサ３２を直列に接続しているｎ型領域２６に印加することができる。この選択は、多数の許容し得る方法により得られる。一つのアプローチは、コンタクト形成中に一方のゲート層に、または他方に対してコンタクトを単に形成することである。従って、実質的に同様の方法により、または付加的なプロセス・ステップなしに、全てのデバイスの形成を可能にする間に、異なる動作電圧により異なるトランジスタを使用することができる。他のアプローチは、製作を完了した後に、各ゲート層に対するコンタクトを形成し、かつゲート層の選択を可能にするロジックを使用することである。従って、ロジックは、動作中に特定のトランジスタのために、どのゲート層を使用するのかについて制御されてもよい。例えば、ロジックは、低速度動作のために第２のゲート・デバイス２８に対するコンタクトをダイナミックに選択し、かつ高速度動作のために１のゲート層１６に対するコンタクトを使用することができる。更に、他のアプローチは、各ゲート層に対してコンタクトを形成し、かつ使用するコンデンサ３０および３２の選択を可能にするフューズを使用することである。
【００３４】
図３は、従来のドレイン拡張トランジスタ・デバイスの特性を示す図である。この図はトランジスタ・デバイスのゲート３０２およびドレイン３０４のみを示す。高電圧において空乏化させるドレイン３０４に隣接して、軽くドーピングされたドレイン拡張領域が存在するために、比較的に高いドレイン・ソース電圧をイレーズおよび／またはプログラミング動作に使用することができる。例えば、ドレイン３０４に印加できる最大ドレイン・ソース電圧Ｖｄ  ｍａｘは、１２．０Ｖである。
【００３５】
ゲート３０２は単一のコンデンサ３０３を有し、これは誘電体厚さ即ち等価酸化物厚さ（例えば）７５オングストローム）を有する。使用可能とされる最大ゲート電圧Ｖｇ  ｍａｘは、等価酸化物厚さの関数であり、かつ単一コンデンサの誘電体厚さを増加させることによってのみ増加可能とされる。以上の例を続けると、例えば単一のコンデンサ・ゲート３０２に対するＶｇ  ｍａｘは６．０Ｖである。従って、ゲート３０２およびドレイン３０４によるプログラミングおよび消去に使用される電圧には、比較的に大きな不一致が存在する。このようなトランジスタに対しては、ドレイン３０４にとって適当な電圧からゲート３０２に電源電圧を低下させるために、レベル・シフタ等が必要とされる。
【００３６】
図４は、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスの電気的特性を示す図である。このドレイン拡張トランジスタ・デバイスはゲート４０１を含み、これは第１のコンデンサ４０２および第２のコンデンサ４０４と、ドレイン４０６とを備えている。本発明は、ドレイン拡張ＭＯＳトランジスタ・デバイスを目的とするものであって、これらのゲートのために直列に接続した２以上のコンデンサを備えていることを理解すべきである。
【００３７】
ドレイン４０６は、高電圧時に空乏化する軽ドーピングドレイン拡張領域内に形成される。その結果、以上で説明したように、消去処理および／またはプログラミング処理のために比較的に高いドレイン・ソース電圧Ｖｄを使用することができる。例えば、ドレイン３０４に印加可能とされる最大ドレイン・ソース電圧Ｖｄ  ｍａｘは、１２．０Ｖである。
【００３８】
ゲート４０１は、直列に接続された第１のコンデンサ４０２および第２のコンデンサ４０４を有する。第１のコンデンサ４０２は第１の等価酸化物厚さ（例えば、７５オングストローム）を有し、かつ第２のコンデンサ４０４は第２の等価酸化物厚さを有する。最大ゲート電圧Ｖｇ  ｍａｘは、ゲートのための誘電体材料の等価酸化物の関数である。一般的に、Ｖｇ  ｍａｘが増加すれば、等価酸化物の厚さも増加する。ゲート４０１は、第１の等価酸化物厚さおよび第２の等価酸化物厚さの和である総等価酸化物厚さを有する。その結果、単一コンデンサに関する等価酸化物厚さがゲート４０１に関する総等価酸化物厚さより薄いと仮定して、このデバイスに関するＶｇ  ｍａｘは、図３に示す従来のデバイスのものより高くなる。以上の例を続けると、２つのコンデンサ・ゲート４０１に関するＶｇ  ｍａｘ例は、１２Ｖである。従って、ゲート４０１およびドレイン４０６によるプログラミングおよび消去のために使用される電圧は、実質的に同一である。更に、このようなトランジスタにおいて、ドレイン４０６に対するプログラミング処理およびイレーズ処理に適した電源電圧は、レベル・シフトを必要とすることなく、ゲート４０１に適応している。高速度動作が望ましいときは、第１のコンデンサのみを使用してゲート４０７を使用することもでき、これはＶｇ  ｍａｘを制限するが、しかし第１の等価酸化物厚さのみのために、高速の動作を実現可能にする。
【００３９】
図５は、本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタを製作する方法５００を示す流れ図である。方法５００は、第１のコンデンサのトップに第２のコンデンサを形成して、高いＶｇ  ｍａｘを可能にする。
【００４０】
方法５００は、ブロック５０２から開始し、ここで半導体基板即ち本体を準備する。半導体基板はシリコンのような半導体材料からなる。この半導体基板即ち本体は、一般的にはウェーハであり、ドーピングされても、ドーピングされていなくてもよい。
【００４１】
ブロック５０４において、基板上に分離構造を形成する。この分離構造は、局部酸化構造（ＬＯＣＯＳ）、淺溝分離領域（ＳＴＩ）、または他の適当な集積回路分離構造でよい。ＬＯＣＯＳ構造は、最初の堆積酸化物および窒化物膜により形成され、次にパターン化され、かつエッチングされて分離構造を必要とする基板の複数領域を露出させる。次に基板を酸化させて分離構造を形成する。ＳＴＩ構造は、基板に溝を最初にエッチングすることにより形成され、次にこれをシリコン、窒化物等のような絶縁材料からなる絶縁体により充填する。
【００４２】
ブロック５０６において、ｐ型デバイスのためにＮウェル領域を形成し、かつｎ型デバイスのためにｐウェル領域を形成する。ｎ型およびｐ型ドーパント種を基板に注入することにより、Ｎウェル領域およびｐウェル領域をそれぞれ形成する。
【００４３】
ステップ５０８において、ｎ型およびｐ型拡張ドレイン領域を形成する。比較的に低いドーズ量および低いエネルギにより選択したドーパントを注入することにより拡張ドレイン領域を形成する。ｐウェル領域内にｎ型の拡張ドレイン領域を形成し、かつ後に形成されるソース領域およびドレイン領域のドーパント濃度より実質的に低いドーパント濃度によりドーピングされ、かつドーパント濃度は、ドレイン電圧が増加したときに空乏化するように選択される。同じように、ｎウェル領域内にｐ型の拡張ドレイン領域を形成し、かつ後に形成されるソース領域およびドレイン領域のドーパント濃度より実質的に低いドーパント濃度によりドーピングされ、かつドーパント濃度は、ドレイン電圧が増加したときに空乏化するように選択される。本発明は、拡張ドレイン領域がウェル領域と同程度の深さにあるトランジスタを含め、ドレイン拡張トランジスタの他のばらつきを考慮することに注意すべきである。
【００４４】
加えて、ｎ型およびｐ型しきい値電圧注入も一般的にこの時点で実行される。しきい値電圧注入は、トランジスタしきい値電圧を設定するためである。ｎ型およびｐ型パンチ・スルー注入、ｎ型およびｐ型チャンネル・ストップ注入、ｎ型およびｐ型ポケット注入のように、他の注入が実行されてもよい。パンチ・スルー注入はトランジスタ・オフ電流を低減させるためにある。チャンネル・ストップ注入は、分離漏洩を低減するためにある。ポケット注入は、しきい値電圧のロール・オフを低減するためにある。
【００４５】
ブロック５１０において、デバイス上に第１のゲート誘電体層を形成する。第１のゲート誘電体層は、酸化物、熱成長酸化物、窒化物、酸素窒化物等のような誘電体材料からなる。第１のゲート誘電体層は、適当な厚さ（例えば、７５オングストローム）により形成される。他の従来方法は、異なる領域において種々の厚さを有する誘電体層を形成して電力およびロジック・トランジスタ・デバイスに適応させることが必要であることに注意すべきである。
【００４６】
ブロック５１２において、第１のゲート誘電体層上に第１のゲート層を形成する。第１のゲート層は、導体材料の層を堆積または形成することにより第１のゲート誘電体層上に形成される。いくつかの適当な導体材料は、多結晶シリコン（「ポリ」（ｐｏｌｙ）または「ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ））等を含むが、しかし限定するものではない。次にブロック５１４において、第１のゲート誘電体層および第１のゲート層をパターン処理して第１のゲート構造／コンデンサ構造を形成する。更にこれらはアライメント構造としても利用される。第１のゲート構造／コンデンサ構造は、一般的にウェル領域および後の形成される軽くドーピングされたドレイン領域に重なるように配置される。
【００４７】
ブロック５１６において、ｐウェル領域内に軽ドーピングｎ型ドレイン拡張領域（ＮＭＯＳ）を形成する。ブロック５１８において、ｎウェル領域内に軽くドーピングされたｐ型ドレイン拡張領域を形成する。
【００４８】
ブロック５２０において、ゲート構造の側縁上に側壁スペーサを形成する。酸化シリコン、窒化シリコン等を含む側壁スペーサ材料をブランケット堆積（ｂｌａｎｃｋｅｔ  ｄｅｐｏｓｉｔｉｏｎ）させ、次に異方性エッチングをして側壁スペーサを形成する。
【００４９】
ブロック５２２において、ｐウェル領域内にソース領域を形成し、かつｎ型の軽くドーピングされたドレイン拡張領域内にドレイン領域を形成する。アライメント構造としてマスクおよびゲート構造を使用して、リンまたはヒ素のようなＮ型ドーパントを注入する。形成されたドレイン領域は、周辺の軽くドーピングされたドレイン拡張領域よりもｎ型となる。
【００５０】
ブロック５２４において、Ｎウェル領域内にソース領域を形成し、かつｐ型の軽くドーピングされたドレイン拡張領域内にドレイン領域を形成する。アライメント構造としてマスクおよびゲート構造を使用して、ホウ素（Ｂ）およびＢＦ２のようなｐ型ドーパントを注入する。形成されたドレイン領域は、周辺の軽くドーピングされたドレイン拡張領域よりもｐ型となる。
【００５１】
ブロック５２６において、急速熱アニール（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）またはソース／ドレイン熱アニールのような熱処理を実行する。この熱処理は、特にソース領域／ドレイン領域内において注入されたドーパントを活性化する。次に、ブロック５２８において、第１のゲート層上にケイ化物領域を形成する。このケイ化物領域は、コバルト（Ｃｏ）、チタン（Ｔｉ）等からなるものでよい。一般的には、第１のゲート層上にマスクを適用し、かつケイ化物（例えば、Ｃｏ、Ｔｉ等）をスパッタリングすることにより、ケイ化物領域を形成する。次に、ケイ化物処理を実行してケイ化物材料を下層の材料（例えば、シリコン）と反応させることによってケイ化物領域を形成する。加えて、通常は熱処理即ちアニールを実行する。ケイ化物領域は、一般的に、第１のゲート層に対して低い一定の抵抗を示す。
【００５２】
ブロック５３０において、デバイス上に第２の誘電体層を形成する。第２の誘電体層を形成するために適当な処理は、適当な厚さが得られるまで、化学気相成長法によるＳｉＯ２形成のためにテトラエトキシシシラン（ＴＥＯＳ：ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、先駆物質を使用することである。この誘電体層の厚さは、所望のＶｇ  ｍａｘ（例えば、約２０オングストローム〜約５００オングストローム）に従って変動し得る。
【００５３】
ブロック５３２において、第２のゲート層を形成する。適当な一例において、ＴｉＮを堆積することによりＴｉＮを形成する。第２の誘電体層および第２のゲート層をパターン化して第２のコンデンサ／ゲート構造を形成する。パターン化の後にウエット・エッチングおよびドライ・エッチングエッチが続いてもよい。更に、第２のゲート層上にケイ化物領域が形成されてもよい。
【００５４】
続いて、ブロック５３４において、中間層の誘電体層または他の絶縁層を形成し、かつコンタクトを選択的に形成する。関連するトランジスタの所望動作によって第１のゲート層または第２のゲート層に対してコンタクトを形成する。一般的に、高速、低Ｖｇ動作にしたいときは、第１のゲート層にコンタクトを形成する。低速動作に帰結する高Ｖｇ動作にしたいときは、第２のゲート層に対してコンタクトを形成する。代って、第１及び第２のゲート層に対してコンタクトを形成してもよい。従って、どのゲートを使用するのかを選択するために、ロジックおよび／またはフューズのような選択アプローチを使用する。
【００５５】
従って、保護層および金属化層を含む他の層は、デバイスの製作を完了するように実行されてもよい。
【００５６】
直列に接続し、かつ本発明により複数のコンデンサを形成する方法５００の変形は、考慮されていることを理解すべきである。例えば、付加的なＶｇ  ｍａｘオプションを得るために第２のゲート層上に付加的な誘電体層および導電性ゲート層を形成することができる。加えて、図２Ａおよび図２Ｂに示すドレイン拡張トランジスタ・デバイスを形成するために単一のゲート層のみを製作することができる。
【００５７】
図６Ａ〜図６Ｇは、図５の方法５００により形成されたドレイン拡張したｎ型トランジスタ６００の製作の種々の段階を示す。これらの段階は、本発明の理解を容易にするために一構造例として提供されている。更にこれらの図面に示された次元および／またはサイズは、本質的に一例であり、かつ本発明により形成された実際のデバイスは、種々の次元、サイズおよび／または素子を有し得ることが理解される。
【００５８】
図６Ａは、本発明の特徴による製作の一段階においてドレイン拡張したｎ型トランジスタ・デバイス６００の縦断面である。ここでは基板６０２が提供され、ｐウェル領域６０４が形成されている。分離構造６０６は、集積回路上の他のデバイスからトランジスタ・デバイスを分離して形成されている。分離構造は、ＬＯＣＯＳ構造、ＳＴＩ構造または他の適当な分離機構であってもよい。基板にｎ型およびｐ型ドーパント種の注入は、Ｎウェルおよびｐウェル領域をそれぞれ形成している。ｎ型およびｐ型しきい値電圧を限定されることなく含む他の形式の注入は、トランジスタしきい値電圧を設定するために注入し、ｎ型およびｐ型パンチ・スルーはトランジスタ・オフ電流を低減するために注入し、
ｎ型およびｐ型チャンネル・ストップは分離漏洩を低減するために注入し、かつ
ｎ型およびｐ型ポケットはしきい値電圧ロール・オフを低減するために注入する。
【００５９】
図６Ｂは、本発明の特徴によりドレイン拡張領域を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の他の縦断面である。ここで、ドレイン拡張領域６１２は、比較的に低いドーパント濃度によりｎ型ドーパントを注入することによりｐウェル領域６０４内に形成される。ドーパント濃度は、ドレイン電圧が増加したときに空乏化するように、選択される。
【００６０】
図６Ｃは、本発明の特徴により製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の縦断面である。第１の誘電体層６０８はデバイス上に形成され、かつ第１のゲート層６１０は第１の誘電体層６０８上に形成される。第１の誘電体層６０８は、酸化物、熱成長酸化物、窒化物、酸素窒化物等のような誘電体材料からなる。更に、第１のゲート誘電体層６０８は、適当な厚さ（例えば、７５オングストローム）により形成される。第１のゲート誘電体層６１０は、導電材料の層を堆積または形成することにより、第１の誘電体層６０８上に形成される。適当ないくつかの厚さ導体材料は、多結晶シリコン（「ポリ」または「多結晶シリコン」）、エピタキシャル・シリコン等を限定されることなく含む。
【００６１】
図６Ｄは、本発明の特徴によりゲート構造を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の縦断面である。第１の誘電体層６０８および第１のゲート層６１０は、パターン形成されて第１の誘電体層６０８および第１のゲート層６１０の残った部分がゲート／コンデンサ構造６１１を形成する。ゲート／コンデンサ構造６１１は、全般的に、ウェル領域と、後に形成される軽ドーピングドレイン拡張領域との両者に重なるように、配置される。
【００６２】
図６Ｅは、本発明の特徴により側壁スペーサを形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の更に他の縦断面である。二酸化シリコン、窒化シリコン等を含む側壁スペーサ材料をブランケット堆積させ、次に異方性エッチングをして側壁スペーサ６１４を形成する。
【００６３】
図６Ｆは、本発明の特徴によりソース／ドレイン領域を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の更に他の縦断面である。ドレイン領域６１６およびケイ化物領域６１８を形成するために、アライメント構造としてマスクおよびゲート構造を使用してリン、ヒ素のようなＮ型ドーパントを注入する。形成されたドレイン領域６１８は、周辺の軽くドーピングされたドレイン拡張領域６１２よりもｎ型である。熱処理またはアニールは、全般的にソース／ドレイン領域６０１８および６１８内の注入ドーパントを活性化するために実行される。更に、この段階後に、第１のゲート層６１０上にケイ化物領域（図示なし）が形成されてもよい。
【００６４】
図６Ｇは、本発明の特徴により第２の誘電体層６２０および第２のゲート層６２２を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイス６００の更に他の縦断面である。第２の誘電体層を形成するために適当な処理は、適当な厚さが得られるまで、化学気相成長法によるＳｉＯ２形成のためにテトラエトキシシシラン（ＴＥＯＳ：ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、先駆物質を使用することである。この誘電体層６２０の厚さは、所望のＶｇ  ｍａｘ（例えば、約７０〜５００オングストローム）に従って変動し得る。第２の誘電体層６２０上にＴｉＮのように適当な導体材料を堆積することにより、第２のゲート層６２２を形成する。次に、第２のゲート層６２２および第２の誘電体層６２０をパターン形成することにより、ボトム・プレートとして第１のゲート層６１０、誘電体として第２の誘電体層６２０、およびトップ・プレートとして第２のゲート層６２２を使用する第２のコンデンサを定義する。
【００６５】
従って、中間層の誘電体層または他の絶縁体層、およびコンタクトを形成することができる。以上で述べたように、関連するトランジスタの所望動作に従って第１のゲート層または第２のゲート層に対してコンタクトが形成される。一般的に、高速、低Ｖｇ動作が望ましいときは、第１のゲート層にコンタクトが形成される。遅い動作に帰結する高Ｖｇ動作が望ましいときは、第２のゲート層にコンタクトが形成される。代わって、第１のゲート層および第２のゲート層の両方にコンタクトを形成してもよい。従って、どのゲートを使用するのかの選択のために、ロジックおよび／またはフューズのような選択アプローチを使用する。
【００６６】
開示した本発明の実施例、なかでも、第１の誘電体層、第１のゲート層、第１及び第２の横方向サイドを備え、前記第１のゲート層が半導体基板における第１の導電型のチャンネル領域上に重なる第１の誘電体層と、第２の誘電体層および第２のゲート層を備えたものであって、前記第２のゲート層が前記第１のゲート層上に重なる第２のコンデンサ構造と、第１の横方向サイドに近接する半導体基板に形成された第２の導電型のソース領域と、一部のゲート構造の下にある半導体基板に形成された第２の導電型のドレイン拡張領域と、ドレイン拡張領域内に形成された第２の導電型のドレイン領域とを備えた多重コンデンサ・ドレイン・トランジスタ・デバイスを含む。このデバイスは、例えば第１の導電型がｐ型からなり、かつ第２の導電型がｎ型からなるものにより実施されてもよい。更に、このデバイスは、例えば第１のゲート層がポリシリコンを備え、かつ第２のゲート層がＴｉＮを備えたものにより実施されてもよい。
このデバイスは、更に、例えば第１のコンデンサ構造に関するＶｇ  ｍａｘが第２のコンデンサ構造に関するＶｇ  ｍａｘより小さいまたは等しい。
【００６７】
本発明の他の実施例は、第１の導電型の第１の軽ドーピング領域内に形成された第１の導電型のドレイン領域と、第１の導電型の第２の軽ドーピング領域内に形成された第１の導電型のゲート領域と、ソース領域とドレイン領域との間のチャンネル領域を定める第２の導電型の半導体基板内に形成された第１の導電型のソース領域と、誘電体層、およびチャンネル領域の少なくとも一部とゲート領域の少なくとも一部の上に重なるゲート層からなるゲート構造とを備えた多重コンデンサ・ドレイン拡張トランジスタ・デバイスとを含む。このデバイスは、例えば、更に前記ゲート層に接続されて第１のＶｇ  ｍａｘを供給する第１のコンデンサ・コンタクトと、前記ゲート領域に接続されて第１のＶｇ  ｍａｘより大きな第２のＶｇ  ｍａｘを供給する第２のコンデンサ・コンタクトとを備えたものにより実施されてもよい。
【００６８】
開示された本発明の方法の実施例は、半導体基板上に分離構造を形成し、ＮＭＯＳ領域内にＰＭＯＳ領域およびｐウェル領域内にＮウェル領域を形成し、前記デバイス上に第１の誘電体層を形成し、前記第１の誘電体層上に第１のゲート層を形成し、第１の誘電体層および第１のゲート層をパターン処理して第１のコンデンサ構造を形成し、前記ｐウェル領域内に軽ドーピングｎ型ドレイン拡張領域を形成し、ｎウェル領域内に軽ドーピングｐ型ドレイン拡張領域を形成し、ｐウェル領域内にｎ型ソース領域および軽ドーピングｎ型ドレイン拡張領域内にｎ型ドレイン領域を形成し、ｎウェル領域内にｐ型ソース領域および軽ドーピングｐ型ドレイン拡張領域内にｐ型ドレイン領域を形成し、前記デバイス上の第２の誘電体層を形成し、前記第２の誘電体層上に第２のゲート層を形成し、前記第２の誘電体層および第２のゲート層をパターン処理して第２のコンデンサ構造を形成する
。この方法の実施は、例えば、第１のコンデンサ構造の横方向エッジ上に側壁スペーサを形成することを更に備えていてもよい。実施は、更に第１及び第２のゲート層上にケイ化物領域を形成することを備えていてもよい。方法は、第１の誘電体層が第１の厚さにより形成され、かつ第２の誘電体層が第２の厚さにより形成され、前記第１及び第２の厚さは最大動作ゲート電圧を定め、かつ軽ドーピングｎ型ドレイン拡張領域が最大動作電圧ゲート電圧にほぼ等しい最大動作ドレイン・ソース電圧を発生するドーパント濃度により形成されることにより、実施されてもよい。
【００６９】
本発明が関係する技術分野において通常に習熟する者は、本発明から逸脱することなく、包含されるとしてここで説明した実施例に対して、他の付加、削除、置換および変更が可能とされることを理解すべきである。
【図面の簡単な説明】
【００７０】
【図１Ａ】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスの断面図である。
【図１Ｂ】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスのレイアウト図である。
【図２Ａ】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスの断面図である。
【図２Ｂ】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスのレイアウト図である。
【図３】従来のドレイン拡張トランジスタ・デバイスの特性を示す図である。
【図４】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタ・デバイスの電気的特性を示す図である。
【図５】本発明の特徴による多重コンデンサ・ドレイン拡張トランジスタを製作する方法を示す流れ図である。
【図６Ａ】本発明の特徴による製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの縦断面である。
【図６Ｂ】本発明の特徴によりドレイン拡張領域を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの他の縦断面である。
【図６Ｃ】本発明の特徴により製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの縦断面である。
【図６Ｄ】本発明の特徴によりゲート構造を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの縦断面である。
【図６Ｅ】本発明の特徴により側壁スペーサを形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの更に他の縦断面である。
【図６Ｆ】本発明の特徴によりソース／ドレイン領域を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの更に他の縦断面である。
【図６Ｇ】本発明の特徴により第２の誘電体層および第２のゲート層を形成する製作の一段階におけるドレイン拡張ｎ型トランジスタ・デバイスの更に他の縦断面である。
【符号の説明】
【００７１】
２  デバイス
４、６０２  半導体基板
６、６０４  Ｐウェル
１０  分離領域
１２  １３  ６１２  ドレイン拡張領域
１４、６０８  ゲート誘電体層
１６、６１０  第１のゲート層
２０  側壁スペーサ
２２  ソース領域
２４  ドレイン領域
２６  ｎ型領域
２８  第２のゲート・デバイス
【図１Ａ】
2006216947.tif 000003
【図１Ｂ】
2006216947.tif 000004
【図２Ａ】
2006216947.tif 000005
【図２Ｂ】
2006216947.tif 000006
【図３】
2006216947.tif 000007
【図４】
2006216947.tif 000008
【図５】
2006216947.tif 000009
【図６Ａ】
2006216947.tif 000010
【図６Ｂ】
2006216947.tif 000011
【図６Ｃ】
2006216947.tif 000012
【図６Ｄ】
2006216947.tif 000013
【図６Ｅ】
2006216947.tif 000014
【図６Ｆ】
2006216947.tif 000015
【図６Ｇ】
2006216947.tif 000016
【外国語明細書】
2006216947000001.pdf