(57)【要約】【課題】  製品としての性能と製造上のリスクとのバランスをコントロールすることができない、という事態を解消する。【解決手段】  設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記回路の前後の系列からは予測不可能なランダム成分と、上記回路の系列全体で一様に変動するシステマティック成分とを得る第１処理（ＳＴＰ５）と、上記回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記回路の遅延時間のばらつき量を求める第２処理（ＳＴＰ６）と、を半導体集積回路の設計過程に含める。エラー率を低く設定して、生産上の不具合や、フィールドでの不良発生率を抑えた設計を行うこと、エラー率を高く設定し、性能を重視した設計を行うこと、更にチップ内のクリティカルパスのエラー率を大きめに割り振り、速度に余裕のあるパスのエラー率を低くする設計が可能となる。【選択図】        図１
2006210764.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、
上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、を半導体集積回路の設計過程に含む、半導体集積回路の設計方法。
【請求項２】
上記第２処理で求められたばらつき量を含む遅延時間が、予め設定された制約に違反しないように回路設計する第３処理を含む請求項１記載の半導体集積回路の設計方法。
【請求項３】
上記第２処理は、上記設計対象とされる回路におけるゲートを構成するトランジスタの並列接続個数、又は上記設計対象とされる回路におけるゲート段数に基づく係数による重み付け処理を含む請求項２記載の半導体集積回路の設計方法。
【請求項４】
デバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、
上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、
上記第２処理で求められたばらつき量を含む遅延時間が、予め設定された制約に違反しないように回路設計する第３処理とを含み、
上記第３処理による回路設計データに基づいて半導体集積回路のウェーハプロセス処理を行う半導体集積回路の製造方法。
【請求項５】
上記第２処理は、上記設計対象とされる回路におけるゲートを構成するトランジスタの並列接続個数、又は上記設計対象とされる回路におけるゲート段数に基づく係数による重み付け処理が含まれる請求項４記載の半導体集積回路の製造方法。
【請求項６】
デバイスの遅延時間評価結果をコンピュータネットワークを介して受領する処理と、
上記コンピュータネットワークを介して受領されたデバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、
上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、を半導体集積回路の設計過程に含む、半導体集積回路の設計方法。
【請求項７】
上記第２処理で求められたばらつき量を含む遅延時間が、予め設定された制約に違反しないように回路設計する第３処理を含む請求項６記載の半導体集積回路の設計方法。
【請求項８】
上記第２処理は、上記設計対象とされる回路におけるゲートを構成するトランジスタの並列接続個数、又は上記設計対象とされる回路におけるゲート段数に基づく係数による重み付け処理を含む請求項７記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計や製造を行う方法に関し、例えば、最小配線ピッチが０．２５μｍ以下の半導体集積回路におけるタイミング設計に適用して有効な技術に関する。
【背景技術】
【０００２】
従来の半導体集積回路のタイミング設計では、チップ上におけるデバイス特性はほぼ一様であるという仮定を前提としていた。即ち、あるチップ上でのデバイス特性は、多少の分布はあっても、許容される最小値乃至最大値の範囲に入る、ということである。したがって、この前提に立てば、タイミング設計では基本的に、仕様を満足できるか否かによってその良否を判定すればよかった。
【０００３】
デバイスの特性ばらつきと回路動作タイミングとの関係に着目した従来技術として、特許文献１にはプロセスばらつき率を考慮したプロセススキューとクロックスキューを加算してこれをティピカルスキューとする遅延計算方法が開示される。特許文献２には、配線間の結合容量を考慮したタイミングシミュレーションについて記載される。特許文献３にはデータパスとクロックパスの相互の遅延ばらつきを考慮して遅延時間の解析を行う論理シミュレーションについて記載される。特許文献４には配線抵抗を考慮した遅延解析を行うようにした遅延時間演算技術について記載される。
【０００４】
【特許文献１】特開平１１−３９３５７号公報
【特許文献２】特開平６−３３２９７５号公報
【特許文献３】特開平７−１８２３８１号公報
【特許文献４】特開平８−１６６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体集積回路におけるデバイスの微細化により、チップ上においてデバイス特性はほぼ一様である、という前提を維持することが難しくなってきた。即ち、半導体集積回路におけるデバイスの微細化は、光学的な加工精度の限界の問題を越えて、不純物の導入に関す統計的ばらつきの数の問題に至ると考えられる。例えば、０．１μ世代のＬＳＩで使用される最も小さいトランジスタはＬ／Ｗ＝０．０７μ／０．２μ程度であり、このサイズでは、トランジスタがオンしている時のチャネル上の電子の数ですら、わずか５００個位でしかない。トランジスタの閾値電圧決定に関与する不純物原子も数百個程度になると考えられる。仮に３００個だとすると、概ね考えられるばらつき幅は６×√３００＝１０４（６σ考慮時）となる。即ち不純物のドーズが±３５％ばらつくような特性を示すデバイスが、チップに１個位は紛れ込む可能性があることになる。
【０００６】
そうすると、仕様を満足できるか否かによってその良否を判定するとうい手法では半導体集積回路のタイミング設計に対して満足のいく評価を与えることが難しくなってくる。即ち、実際に製造されるデバイスの特性に比較的大きな特性ばらつきがある場合、それに応じて回路ノードの動作遅延にも大きなばらつき幅を持つことが予想され、それがそのまま誤動作につながるような回路設計若しくはタイミング設計が行われている場合には不所望に歩留まりが低下する事態を生ずる。このように、デバイス特性ばらつきや、タイミング検証に関しては、要求仕様に収まるか収まらないかの判定だけでは、多種多様な信号パスに対して一律の判定を行うに過ぎず、緩すぎる判定や、過剰な判定が行われ、ＬＳＩ（半導体集積回路）製品としての性能と、製造上のリスク（歩留等）のバランスをコントロールすることができない。これにより、例えば、生産数が少なく（あるいは期間が短く）、性能に対する要求度の比較的低い製品や、生産の安定性や、フィールドでの信頼性を重視する製品に対して、歩留まり低下を抑制するといコントロールも不可能である。また、ある程度の生産数量と期間が見込め、性能向上により価格にプレミアが見込める製品に対してエラー率を高く設定しても性能を重視した設計を行うというコントロールも不可能である。
【０００７】
本発明の目的は、回路デバイスの微細化が進む中で、半導体集積回路のタイミング設計において、多種多様な信号パスに対して一律の判定を行うことによって緩すぎる判定や過剰な判定が行われる結果、製品としての性能と製造上のリスクとのバランスをコントロールすることができない、という事態を解消することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕デバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、を半導体集積回路の設計過程に含む。
【００１１】
このとき、上記第２処理で求められたばらつき量を含む遅延時間が、予め設定された制約に違反しないように回路設計する第３処理を含めることができる。
【００１２】
また、上記第２処理には、上記設計対象とされる回路におけるゲートを構成するトランジスタの並列接続個数、又は上記設計対象とされる回路におけるゲート段数に基づく係数による重み付け処理を含めることができる。
【００１３】
上記の手段によれば、上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求めることにより、最終的なチップ不良発生確率を算定しそれに基づいて半導体集積回路を設計することができる。従って、エラー率を低く設定して、生産上の不具合（歩留まり低下）や、フィールドでの不良発生率を抑えた設計を行うこと、エラー率を高く設定し、性能を重視した設計を行うこと、更に、チップ内のクリティカルパスのエラー率を大きめに割り振り、速度に余裕のあるパスのエラー率を低くする設計を行うことが可能になる。要するに、多種多様な信号パスに対して一律の判定を行うことによって緩すぎる判定や過剰な判定が行われる結果として、製品としての性能と製造上のリスクとのバランスをコントロールすることができない、という事態を解消することができる。
【００１４】
〔２〕本発明にかかる半導体集積回路の製造方法は、デバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、上記第２処理で求められたばらつき量を含む遅延時間が、予め設定された制約に違反しないように回路設計する第３処理とを含み、上記第３処理による回路設計データに基づいて半導体集積回路のウェーハプロセス処理を行う。
【００１５】
上記の手段によれば、エラー率を低く設定して、生産上の不具合（歩留まり低下）や、フィールドでの不良発生率を抑えた設計を行うことによって得られた設計データを用いることにより、生産数が少なく（あるいは期間が短く）、性能に対する要求度の比較的低い製品や、生産の安定性又はフィールドでの信頼性を重視する製品を合目的的に製造することが可能になる。また、エラー率を高く設定し、性能を重視した設計を行うことにより得られた設計データを用いることにより、ある程度の生産数量と期間が見込め、性能向上により価格にプレミアが見込める製品を合目的的に製造することができる。さらに、チップ内のクリティカルパスのエラー率を大きめに割り振り、速度に余裕のあるパスのエラー率を低くする設計を行うことにより、製品の安定性、信頼性重視、及び性能重視のいずれの製品も合目的的に製造可能になる。
【００１６】
〔３〕半導体集積回路の製造部を持たない設計会社（ファブレス）から半導体集積回路の製造メーカ（ファウンダリ）に製造依頼を行なう取引形態に着目したときの、ファブレスによる設計方法は、デバイスの遅延時間評価結果をコンピュータネットワークを介して受領する処理と、上記コンピュータネットワークを介して受領されたデバイスの遅延時間評価結果に基づいて、設計対象とされる回路についてのゲートの遅延時間のばらつき量として、上記設計対象とされる回路の前後の系列からは予測不可能なランダム成分と、上記設計対象とされる回路の系列全体で一様に変動するシステマティック成分とを得る第１処理と、上記設計対象とされる回路のゲート種とゲート段数に応じて上記ランダム成分と上記システマティック成分とを合成することにより、上記設計対象とされる回路の遅延時間のばらつき量を求める第２処理と、を半導体集積回路の設計過程に含む。この場合に前記受領する処理の相手は半導体集積回路の製造設備を持つファウンダリのコンピュータネットワーク端末である。この設計方法では、製造依頼を行なうファウンダリを予め特定する場合に有効である。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１８】
すなわち、回路デバイスの微細化が進む中で、半導体集積回路のタイミング設計において、多種多様な信号パスに対して一律の判定を行うことによって緩すぎる判定や過剰な判定が行われる結果、製品としての性能と製造上のリスクとのバランスをコントロールすることができない、という事態を解消することができる。要するに、デバイスばらつきによる動作タイミングに対する影響を考慮し、目標特性や歩留まりを保証する半導体集積回路を設計し、それに従って製造することが可能になる。
【発明を実施するための最良の形態】
【００１９】
図１には、本発明に係る半導体集積回路の設計方法及び製造方法の一例が示される。同図において、チップ設計（ＳＴＰ１）では、要求仕様に応じて半導体集積回路の論理設計やレイアウト設計が行われる。最終的な設計を完了したチップデータＤ１はウェーハプロセス（ＳＴＰ２）、テスト及びエージング（ＳＴＰ３）を経てチップ形態の半導体集積回路が得られる。
【００２０】
図１では半導体集積回路の設計に対する評価の処理内容が詳細に示される。半導体集積回路のタイミング変動要因として回路デバイス特性（デバイスパラメータ）、電源電圧ドロップ、及びクロストークに着目する。
【００２１】
回路デバイス特性はデバイスばらつきデータＤ２として取得されたものを利用する。デバイスばらつきは閾値電圧やオン電流などのデバイスパラメータのばらつきとして与えられ、例えば図２に示されるようなデバイスパラメータ毎のガウス分布のような確率分布として与えられる。デバイスパラメータは、図３にイメージ的に例示されるように多数のデバイスがアレイ配置されたＴＥＧ（Test Element Group）としての評価チップを用いて取得する。デバイスばらつきデータＤ２はゲートや配線などの回路要素毎のばらつきの情報（デバイス評価結果）としてプリミティブライブラリＤ３に保持される。プリミティブライブラリＤ３に保持される情報は、個々のパラメータのばらつきと、遅延時間のばらつきの関連がわかる形で表現される。例えば、デバイスパラメータ毎に遅延時間ばらつきの項を分ける。プリミティブライブラリＤ３はチップ設計ＳＴＰ１にも利用される。
【００２２】
チップ設計された回路に対するタイミング評価の前段階として、遅延時間評価を行う（ＳＴＰ４）。この遅延時間評価ＳＴＰ４では、設計された回路ノードにおける遅延時間のばらつき分布を統計的に求める。要するに、着目する回路ノードの状態に影響を与えるデバイスの特性ばらつきを目的のタイミングに対する遅延時間のばらつき分布として評価する。その結果は動作タイミングデータベースＤ４に格納される。要するに、動作タイミングデータベースＤ４には、チップを構成する全てのゲートに対するデバイス特性ばらつきに基づくタイミングばらつき情報が付加されている。ここで表現されるばらつきは、個々のデバイスパラメータのばらつきを、遅延時間のばらつきに置き換えたものとなる。
【００２３】
ここで、例えば図４に示されるような設計対象回路を考える。図８に示される設計対象回路は、組み合わせ回路４０２と、上記合わせ回路４０２の前段に配置されたフリップフロップ回路４０１と、上記組み合わせ回路４０２の後段に配置されたフリップフロップ回路４０３と、上記フリップフロップ回路４０１，４０２にクロック信号ＣＬＫを分配するためのインバータ４０４，４０５，４０６とを含む。上記組み合わせ回路４０２は、インバータや、アンドゲート、ナンドゲート等の各種ゲート回路が組み合わされて成る。クロック信号ＣＬＫは、インバータ４０４，４０５を介することによりクロック信号ＣＫＡとして上記フリップフロップ回路のクロック端子ＣＫに伝達され、また、インバータ４０４，４０６を介することによりクロック信号ＣＫＢとしてフリップフロップ回路４０３のクロック端子ＣＫに伝達される。主要な信号伝達経路における遅延時間は、ｔｐｄ１〜ｔｐｄ６で示される。図４に示される回路構成では、遅延時間のばらつきにより、遅延時間ｔｐｄ５が短く、遅延時間ｔｐｄ６が長いとホールドマージンが不足し、それとは逆に、遅延時間ｔｐｄ５が長く、遅延時間ｔｐｄ６が短いとセットアップマージンが不足する。このような設計対象回路の動作タイミングマージンを考える場合、先ず、動作タイミングデータベースＤ４に基づいて、基本遅延ばらつき量を決定する（ＳＴＰ５）。すなわち、遅延時間のばらつきによるタイミング不良発生確率を何パーセント以下にするかを決定し、それとデバイス評価結果から基本遅延ばらつき量を決定する。ここでは、基本遅延ばらつき量として、ランダム（ｒａｎｄｏｍ）成分とシステマティック（ｓｙｓｔｅｍａｔｉｃ）成分とを得る。ランダム成分は、例えば図５に示されるように、設計対象回路の前後の系列からは予測不可能なばらつき成分を指す。図５において横軸は遅延時間Ｔｐｄ、横軸は頻度である。ゲート遅延時間のランダム成分は、多数のデータをとると、あるひとつの分布をとるが、ひとつひとつのゲート遅延時間は予測不可能とされる。システマティック成分は、例えば図６に示されるように、設計対象回路の系列全体で一様に変動するオフセット成分を指す。図６において横軸は遅延時間Ｔｐｄ、横軸は頻度である。ゲート遅延時間のシステマティック成分は遅延時間の分布自体のばらつきである。ひとつひとつのゲートは、近傍の場合、互いに同じ分布をとるが、ゲート間の距離が離れることに従って分布自体が互いにずれてくる（μ１，μ２，μ３）。
【００２４】
次に、上記ＳＴＰ５で得られた基本遅延ばらつき量に基づいて遅延時間のばらつき量を算出する（ＳＴＰ６）。
【００２５】
システマティック成分を「σｓ」で示し、ランダム成分を「σｒ」で示すとき、設計対象とされる回路における遅延時間のばらつき量σｐａｔｈは、次式によって求めることができる。
【００２６】
【数１】
2006210764.tif 000003
【００２７】
ここで、「Ｎ」は、設計対象とされる回路における信号伝達経路におけるゲート段数に基づく係数であり、ゲート段数が多いほど、つまり、Ｎの値が大きいほど、遅延時間のばらつき量は小さくなる。このように係数Ｎに基づく重み付け処理が行われることで、設計対象とされる回路における遅延時間のばらつき量σｐａｔｈの適正化を図ることができる。
【００２８】
また、上記ゲート段数に加えてゲート種をも考慮することによって、設計対象とされる回路における遅延時間のばらつき量σｐａｔｈを求めることで、ばらつき量σｐａｔｈをさらに適正化することができる。例えば図１２に示されるように、ゲートの一例であるインバータ１２１は、ｐチャネル型ＭＯＳトランジスタＰＭＯＳと、ｎチャネル型ＭＯＳトランジスタＮＭＯＳとが直列接続されて成る。インバータ１２２は、上記ｐチャネル型ＭＯＳトランジスタＰＭＯＳやｎチャネル型ＭＯＳトランジスタＮＭＯＳの並列接続個数が増やされたもので、駆動能力が上昇されている。その場合、インバータのレイアウト面積も増大する。尚、図１２において、ＶＤＤは高電位側電源、ＶＳＳは低電位側電源、ｉｎはインバータの入力端子、ｏｕｔはインバータの出力端子を意味する。このようにデバイスの並列接続個数が増えるほど、そこでのばらつきは平均化されて小さくなる。そこで、設計対象とされる回路における遅延時間のばらつき量σｐａｔｈを求める場合、デバイスの並列接続個数（ゲート種）を考慮し、数１は、数２のように発展される。
【００２９】
【数２】
2006210764.tif 000004
【００３０】
ここで、「ＮＤ」は、設計対象とされる回路における信号伝達経路におけるゲート段数（Ｎ）と、ゲートを構成するデバイスの並列接続個数（Ｄ）とに基づく係数とされ、この係数「ＮＤ」によって重み付け処理が行われることによって、設計対象とされる回路における遅延時間のばらつき量σｐａｔｈの適正化が図られる。
【００３１】
さらに、上記数２をゲート種に応じて次式のように発展させることができる。
【００３２】
【数３】
2006210764.tif 000005
【００３３】
遅延時間のばらつき表現として標準偏差σを用いると、遅延時間Ｔｐｄが大きい場合に標準偏差も大きくなってしまうので、変動係数（遅延時間の標準偏差σを遅延時間Ｔｐｄの平均値で割って百分率で示したもの）を使って表している。数３におけるルート内の（σｓ（ｒ）％）２は、システマティック成分σｓの距離（ｒ）依存性を考慮している。また、遅延時間のばらつき量は、ゲート種（Ｄ）とゲート段数（Ｎ）を考慮して以下のように変形することができる。
【００３４】
例えば、図９に示されるように、設計対象とされる回路の信号伝達経路Ａ，Ｂ間に、Ｎ個のインバータＸＣの直列接続回路が配置されている回路を考える。Ｎ個のインバータＸＣは、互いに駆動能力が等しく、そこでの遅延時間も全てｔｐｄ１とする。かかる回路構成において、信号伝達経路Ａ，Ｂ間の遅延時間のばらつき量σＡＬＬ（％）は、次式によって示される。
【００３５】
【数４】
2006210764.tif 000006
【００３６】
次に、図１０に示されるように、設計対象とされる回路の信号伝達経路Ａ，Ｂ間に、Ｎ個のインバータＸＣ，ＸＨ，ＸＬの直列接続回路が配置されている回路を考える。インバータＸＨの駆動能力はインバータＸＣよりも高く、インバータＸＬの駆動能力はインバータＸＣよりも低い。インバータＸＣ，ＸＨ，ＸＬでの遅延時間は、それぞれｔｐｄ１，ｔｐｄ２，ｔｐｄ３とされる。かかる回路構成において、信号伝達経路Ａ，Ｂ間の遅延時間のばらつき量σＡＬＬ（％）は、次式によって示される。
【００３７】
【数５】
2006210764.tif 000007
【００３８】
次に、図１１に示されるように、設計対象とされる回路の信号伝達経路Ａ，Ｂ間に、３個のインバータＸＣの直列接続回路が配置され、最終段の配線長が他に比べて長い場合を考える。３個のインバータＸＣは、互いに駆動能力が等しいが、最終段の配線長が他に比べて長い。かかる回路構成において、信号伝達経路Ａ，Ｂ間の遅延時間のばらつき量σａｌｌ（％）は、次式によって示され、基本的には、図１０に示される回路の場合と同様とされる。
【００３９】
【数６】
2006210764.tif 000008
【００４０】
ただし、遅延時間ｔｐｄ２は、他の遅延時間ｔｐｄ１に比べて遙かに大きい場合には、信号伝達経路Ａ，Ｂ間の遅延時間のばらつき量σＡＬＬ（％）は、次式によって示される。
【００４１】
【数７】
2006210764.tif 000009
【００４２】
上記演算により、上記ゲート段数及びゲート種を考慮することによって、設計対象とされる回路における遅延時間のばらつき量を得ることができる。
【００４３】
次に、図７に例示されるようなばらつき分布モデルを用いて不良発生確率を求める（ＳＴＰ７）。例えば、図７において、タイミングマージンがある一定以下なった場合に不良が発生するなら、ｆａｉｌで示した面積部分が不良の発生確率を表すことになる。最終的には、チップの全てのタイミング要求ポイントの不良率を評価し、これらの累積、あるいは何らかの回路間の相関を考慮して、チップとしての不良発生確率を求める（ＳＴＰ８）。
【００４４】
製造上のリスク管理は、評価から求めたランダム成分σｒ及びシステマティック成分σｓを何倍にするかで決める。例えばランダム成分σｒを３倍にして「３σｒ」とした場合、それを用いて上記ばらつき量の算出を行うことにより、図８に示されるように、正常（ｐａｓｓ）領域が拡大されたモデル分布となり、１０００個中３個程度はタイミング不良となる可能性があるが、残りの９９７個程度についてもタイミング不良にならなくなる。
【００４５】
ばらつき量の算出（ＳＴＰ６）により得られた遅延時間が予め定められた制約に違反しないように、設計対象とされる回路の構成やレイアウト等を工夫し、遅延時間のばらつき量を抑え込むことで、タイミング不良発生率を抑制した回路設計が可能とされる。そのようにして得られた回路設計データに基づいて半導体集積回路のウェーハプロセス処理が行われる。
【００４６】
尚、前記チップ設計ＳＴＰ１、遅延時間評価ＳＴＰ４、基本遅延ばらつき量の決定ＳＴＰ５、ばらつき量の算出ＳＴＰ６、不良発生率の算出ＳＴＰ７、評価ＳＴＰ８の各処理は、単数又は複数のエンジニアリングワークステーション等のコンピュータ装置や補助記憶装置などを用いて行なわれる。
【００４７】
図１３には半導体集積回路の製造部を持たない設計会社（ファブレス）から半導体集積回路の製造メーカ（ファウンダリ）に製造依頼を行う取引形態に着目したときの、ファブレスによる設計システムが示される。
【００４８】
図１３において１０はファブレス、１１はファウンダリを意味し、双方はインターネットなどのネットワーク１２に接続可能にされる。ファウンダリ１１は前記ネットワーク１２に接続する通信端末装置１５、製造管理用コンピュータ装置１６、及び図示を省略する製造ライン等を有する。ファブレス１０は、デバイスの遅延時間評価結果を前記ネットワーク１２に接続する通信端末装置１３及び設計用コンピュータ装置１４等を有する。設計用コンピュータ装置１４は、図１で説明した前記チップ設計ＳＴＰ１、遅延時間評価ＳＴＰ４、基本遅延ばらつき量の決定ＳＴＰ５、ばらつき量の算出ＳＴＰ６、不良発生率の算出ＳＴＰ７、評価ＳＴＰ８の各処理を行う、単数又は複数のエンジニアリングワークステーション等のコンピュータ装置や補助記憶装置などを構成する。このとき、ファブレス１０は、デバイスの遅延時間評価結果を、ネットワーク１２を介してファウンダリ１１から受領する処理を行ない、これを用いて前記半導体集積回路の設計を行う。この場合、設計後のＬＳＩの製造依頼は、デバイスの遅延時間評価結果の提供を受けたファウンダリに対して行う。この設計方法は、製造依頼を行うファウンダリを予め特定する場合に有効である。
【００４９】
製造を依頼するファウンダリを後から決める時には、タイミング変動要因のばらつき分布を仮定し、其れに基づいて設計対象回路の動作タイミングのばらつき分布を統計的に求めて、前記半導体集積回路の設計を行う。設計後にＬＳＩの製造依頼を行うときは、前記仮定したタイミング変動要因のばらつき分布を満足する製造能力を有するとファウンダリ１７を選択する。そしてそのファウンダリ１７に、タイミング変動要因のばらつき分布データと共に、設計データを渡し、そのばらつき分布を満足させて、ＬＳＩを製造させる。  以上説明した半導体集積回路の設計方法及び製造方法によれば以下の作用効果を得る。
【００５０】
デバイスばらつきに関しては、そのばらつき要因を２つの成分（チップ全体に一様に生じる変動、チップ内のデバイス間にランダムに発生する変動）に分ける。これらの動作タイミングの誤差要因を、半導体集積回路（ＬＳＩ）のタイミング検証の遅延情報の中に組み込む。この時、各誤差要因は、適宜クループ分けと重み付け、場合によっては相関付けを行う。最終的には、これらの誤差要因を考慮した場合に、対象となるＬＳＩがタイミングエラーを起こす確率を算出する。従来、デバイスばらつきや、タイミング検証に関しては、規格内に収まるか収まらないかの"０”、“１”判定がなされてきた。しかしこの方法では、多種多様な信号パスに対して一律の判定を行うため、緩すぎる判定や、過剰な判定が行われ、製品としての性能と、製造上のリスクのバランスがコントロールできない。以上で説明したＬＳＩの設計手法及び製造方法では、タイミングエラーの発生を“０”、“１” 判定はなく、信号パス毎でのエラー発生確率として扱う。個々の信号パスのエラー発生確率から、最終的なチップの歩留まり（製造上のリスク）を判断する。この設計手法を用いることにより、次のような設計コントロールが可能になる。
【００５１】
（１）エラー率を低く設定し、生産上の不具合（歩留まり低下）や、フィールドでの不良発生率を抑えた設計が可能になる。
【００５２】
（２）エラー率を高く設定し、性能を重視した設計が可能になる。
【００５３】
（３）チップ内のクリティカルパスのエラー率を大きめに割り振り、速度に余裕のあるパスのエラー率を低くする設計が可能になる。
【００５４】
これにより、例えば、生産数が少なく（あるいは期間が短く）、性能に対する要求度の比較的低い製品を得るには、（１）の設計手法を適用すればよい。生産の安定性や、フィールドでの信頼性を重視する製品を得る場合にも（１）の設計手法を適用するのがよい。ある程度の生産数量と期間が見込め、性能向上により価格にプレミアが見込める製品を得るには（２）の設計手法を適用する。また、（３）の設計手法では、安定性・信頼性重視、性能重視のいずれの製品にも適用可能である。このように、デバイスばらつきや、ノイズによる動作タイミングに対する影響を考慮し、目標特性や歩留まりを保証するＬＳＩを設計し、それに従ってＬＳＩを製造することが可能になる。
【００５５】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
例えば、変動要因の統計分布モデル化の手法や、不良発生確率の算出方法、判定方法等の数学的手法は、上記説明に限定されず、種々の変更が可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体集積回路の設計方法及び製造方法の一例を示す説明図である。
【図２】複数のデバイスパラメータの特性ばらつきの分布を確率分布として示す説明図である。
【図３】デバイスパラメータを取得するためのＴＥＧとしての評価チップをイメージ的に示す説明図である。
【図４】設計対象とされる回路の構成例回路図である。
【図５】上記設計対象とされる回路における遅延時間ばらつきの成分分離を説明するための特性図である。
【図６】上記設計対象とされる回路における遅延時間ばらつきの成分分離を説明するための別の特性図である。
【図７】製造上のリスク反映を説明するための特性図である。
【図８】製造上のリスク管理を説明するための別の特性図である。
【図９】設計対象とされる回路例の説明図である。
【図１０】設計対象とされる回路例の別の説明図である。
【図１１】設計対象とされる回路例の別の説明図である。
【図１２】設計対象とされる回路における駆動能力とレイアウトとの関係説明図である。
【図１３】ファブレスからファウンダリに製造依頼を行う取引形態に着目したときのファブレスによる設計システムの説明図である。
【符号の説明】
【００５８】
ＳＴＰ１  チップ設計
ＳＴＰ２  ウェーハプロセス
ＳＴＰ３  テスト・エージレグ
ＳＴＰ４  遅延時間評価
ＳＴＰ５  基本遅延ばらつき量を決定
ＳＴＰ６  ばらつき量の算出
ＳＴＰ７  不良発生率を算定
ＳＴＰ８  評価
Ｄ１  チップデータ
Ｄ２  デバイスばらつきデータ
Ｄ３  プリミティブライブラリ
Ｄ４  動作タイミングデータベース
１０  ファブレス
１１  ファウンダリ
１２  ネットワーク
１３  通信端末装置
４０１，４０３  フリップフロップ回路
４０２  組み合わせ回路
４０４，４０５，４０６  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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