(57)【要約】【課題】  試験時間を増加させることなく、異常発見ができるＩＣテスタを実現することを目的にする。【解決手段】  本発明は、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、被試験対象と信号の授受を行い、被試験対象のピンごとのフェイル信号を出力すると共に、リセット信号により、フェイル信号を出力するピンエレクトロニクスと、このピンエレクトロニクスにリセット信号を与え、試験を開始させるテストスタート信号を出力するテストシステムコントローラと、このテストシステムコントローラのテストスタート信号の入力時に、ピンエレクトロニクスのピンごとのフェイル信号を入力し、すべてがフェイルでないとき、異常信号を出力するフェイルセーフ回路とを備えたことを特徴とする装置である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
被試験対象を試験するＩＣテスタにおいて、
前記被試験対象と信号の授受を行い、被試験対象のピンごとのフェイル信号を出力すると共に、リセット信号により、フェイル信号を出力するピンエレクトロニクスと、
このピンエレクトロニクスにリセット信号を与え、試験を開始させるテストスタート信号を出力するテストシステムコントローラと、
このテストシステムコントローラのテストスタート信号の入力時に、前記ピンエレクトロニクスのピンごとのフェイル信号を入力し、すべてがフェイルでないとき、異常信号を出力するフェイルセーフ回路と
を備えたことを特徴とするＩＣテスタ。
【請求項２】
フェイルセーフ回路は、
フェイル信号の論理積をとる論理積ゲートと、
この論理積ゲートの出力をテストシステムコントローラのテストスタート信号により保持し、テストシステムコントローラに異常信号を出力するフリップフロップと
を有することを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
テストシステムコントローラは、フェイルセーフ回路の異常信号を入力し、試験を終了することを特徴とする請求項１または２記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象、例えばＩＣ、ＬＳＩ等の試験を行うＩＣテスタに関し、試験時間を増加させることなく、異常発見ができるＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）に試験信号を与え、ＤＵＴの出力と期待値パターンとを比較し、ＤＵＴの良否の判定を行うものである。例えば特許文献１等に記載されている。このような装置を図３に示し説明する。
【０００３】
【特許文献１】特公平７−１１９７９１号公報
【０００４】
図３において、ＤＵＴ１は、ＩＣ，ＬＳＩ等である。試験部２は、ＤＵＴ１を試験し、パターンコントローラ２１、ピンエレクトロニクス（以下ＰＥ）部２２、フェイルコントローラ２３を有する。パターンコントローラ２１は、パターンアドレス、レート信号を出力する。
【０００５】
ＰＥ部２２は、ＤＵＴ１のピンごとに設けられる複数のＰＥカード２２０からなる。ＰＥカード２２０は、パターンコントローラ２１からパターンアドレス、レート信号を入力し、ＤＵＴ１に試験信号を与え、ＤＵＴ１の出力と期待値パターンと比較し、不一致を示すフェイル信号を出力する。そして、ＰＥカード２２０は、パターンメモリ２２１、フォーマッタ２２２、判定回路２２３、ドライバＤ、コンパレータＣからなる。パターンメモリ２２１は、パターンアドレスを入力し、入力パターン、期待値パターンを出力する。フォーマッタ２２２は、入力パターンを入力し、波形整形して、試験信号を出力する。ドライバＤは、フォーマッタ２２２の試験信号を入力し、ＤＵＴ１に出力する。コンパレータＣは、ＤＵＴ１の出力を入力し、比較電圧と比較する。判定回路２２３は、コンパレータＣの比較結果とパターンメモリ２２１からの期待値パターンとを比較し、フェイル信号を出力する。
【０００６】
フェイルコントローラ２３は、パターンコントローラ２１からのレート信号とＰＥ部２２からのフェイル信号とを入力し、保持する。テストシステムコントローラ（以下ＴＳＣ）３は、試験部２を制御する。
【０００７】
このような装置の動作を図４を用いて説明する。（ａ）はＴＳＣ３が出力するリセット信号、（ｂ）はＴＳＣ３が出力するテストスタート信号、（ｃ）はパターンコントローラ２１が出力するレート信号、（ｄ）は試験部２が出力するテストエンド信号、（ｅ）〜（ｇ）は各判定回路２２３が出力するフェイル信号である。
【０００８】
ＴＳＣ３は、リセット信号を試験部２に出力する。この結果、フォーマッタ２２２、判定回路２２３がリセットされ、内部のレジスタがクリアされる。その結果、判定回路２２３はフェイル信号”１”を出力する。そして、ＴＳＣ３は、テストスタート信号を試験部２に出力し、試験部２のパターンコントローラ２１は、パターンアドレス、レート信号をＰＥ部２２に出力すると共に、レート信号をフェイルコントローラ２３に出力する。
【０００９】
そして、パターンメモリ２２１が、レート信号に同期して、パターンアドレスにより、入力パターンをフォーマッタ２２２に出力し、期待値パターンを判定回路２２３に出力する。この結果、フォーマッタ２２２が、入力パターンにより波形整形し、ドライバＤを介して、ＤＵＴ１に試験信号を出力する。この入力に伴って、ＤＵＴ１が出力を行い、コンパレータＣで比較電圧と比較される。このコンパレータＣの比較結果と、期待値パターンとを判定回路２２３は比較し、パス／フェイルを判定し、フェイルの場合、フェイル信号をフェイルコントローラ２３に出力する。
【００１０】
フェイルコントローラ２３は、フェイル信号を保持する。そして、試験部２は、試験が終了した場合、テストエンド信号をＴＳＣ３に出力し、ＴＳＣ３は、フェイルコントローラ２３から合否判定結果を読み込む。このように、ＤＵＴ１の良否の判定を行っている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
判定回路２２３の故障により、ＤＵＴ１の判定結果がパスに固定された状態で、ＤＵＴ１のパス／フェイルの判定を行った場合、判定結果は全てパスとなり、ＤＵＴ１が不良品であっても、良品と判断されてしまう。
【００１２】
そこで、このような故障を発見するために診断プログラムを用いて、ＩＣテスタの機能、性能の保証を行っている。しかし、診断プログラムの実行は、ＤＵＴ１の測定ごとに行われるのではなく、ＩＣテスタの起動時や、例えば、１０００個のＤＵＴ１の試験後に、実行し、判定が正常に行われることを確認している。このため、１０００個のＤＵＴ１の試験後に、ＩＣテスタの異常が発見された場合は、１０００個のＤＵＴ１の試験結果は信頼性がなくなり、再度、試験を行わなければならない。これを防止するために、ＤＵＴ１の試験ごとに、診断プログラムを実行すれば、試験時間がかかってしまう。
【００１３】
そこで、本発明の目的は、試験時間を増加させることなく、異常発見ができるＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験するＩＣテスタにおいて、
前記被試験対象と信号の授受を行い、被試験対象のピンごとのフェイル信号を出力すると共に、リセット信号により、フェイル信号を出力するピンエレクトロニクスと、
このピンエレクトロニクスにリセット信号を与え、試験を開始させるテストスタート信号を出力するテストシステムコントローラと、
このテストシステムコントローラのテストスタート信号の入力時に、前記ピンエレクトロニクスのピンごとのフェイル信号を入力し、すべてがフェイルでないとき、異常信号を出力するフェイルセーフ回路と
を備えたことを特徴とするものである。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、
フェイルセーフ回路は、
フェイル信号の論理積をとる論理積ゲートと、
この論理積ゲートの出力をテストシステムコントローラのテストスタート信号により保持し、テストシステムコントローラに異常信号を出力するフリップフロップと
を有することを特徴とするものである。
【００１６】
請求項３記載の発明は、請求項１または２記載の発明において、
テストシステムコントローラは、フェイルセーフ回路の異常信号を入力し、試験を終了することを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、フェイルセーフ回路が、テストシステムコントローラのテストスタート信号の入力時に、ピンエレクトロニクスのピンごとのフェイル信号を入力し、すべてがフェイルでないとき、割り込み信号をテストシステムコントローラに出力するので、被試験対象ごとに、試験時間を増加させることなく、異常を発見できる。
【発明を実施するための最良の形態】
【００１８】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３と同一のものは同一符号を付し説明を省略する。
【００１９】
図１において、フェイルセーフ回路２４は、試験部２に設けられ、ＴＳＣ３のテストスタート信号の入力時に、ＰＥ部２２のピンごとのフェイル信号を入力し、すべてがフェイルでないとき、異常信号である割り込み信号をＴＳＣ３に出力する。そして、フェイルセーフ回路２４は、論理積ゲート２４１、論理和ゲート２４２、Ｄフリップフロップ２４３を有する。論理積ゲート２４１は、複数の判定回路２２３からのフェイル信号の論理積とる。論理和ゲート２４２は、ＴＳＣ３からのリセット信号とフェイルセーフクリア信号との論理和をとる。Ｄフリップフロップ２４３は、論理積ゲート２４１の出力をＤ端子に入力し、論理和ゲート２４２の出力をセット端子に入力し、クロック端子にＴＳＣ３のテストスタート信号を入力し、反転出力からＴＳＣ３に割り込み信号を出力する。
【００２０】
このような装置の動作を以下に説明する。図２は図１に示す装置の動作を示したタイミングチャートで、（ａ）はＴＳＣ３が出力するリセット信号、（ｂ）はＴＳＣ３が出力するテストスタート信号、（ｃ）はパターンコントローラ２１が出力するレート信号、（ｄ）はＴＳＣ３が出力するテストエンド信号、（ｅ）〜（ｇ）は各判定回路２２３が出力するフェイル信号、（ｈ）は論理積ゲート２４１の出力、（ｉ）はＤフリップフロップ２４３が出力する割り込み信号である。
【００２１】
ＴＳＣ３は、リセット信号を試験部２に出力する。この結果、フォーマッタ２２２、判定回路２２３がリセットされ、内部のレジスタがクリアされる。その結果、判定回路２２３はフェイル信号”１”を出力する。このとき、リセット信号が、論理和ゲート２４２を介して、Ｄフリップフロップ２４３のセット端子に入力されるので、Ｄフリップフロップ２４３は、セットされ、反転端子は”０”が出力される。
【００２２】
そして、ＴＳＣ３は、テストスタート信号を試験部２に出力し、Ｄフリップフロップ２４３が論理積ゲート２４１の出力を保持する。このとき、判定回路２２３のどれかが故障し、図２（ｆ）に示すように、フェイル信号が出力されないと、Ｄフリップフロップ２４３の反転出力端子から割り込み信号が出力され、ＴＳＣ３に割り込みが入り、試験を終了し、フェイルセーフクリア信号を出力する。このフェイルセーフクリア信号は、論理和ゲート２４２を介して、Ｄフリップフロップ２４３のセット端子に入力され、割り込み信号の出力を終了する。また、図２（ｆ）のフェイル信号が破線のように、正常に動作し、すべての判定回路２２３がフェイル信号”１”を出力していれば、Ｄフリップフロップ２４３は反転出力端子から割り込み信号を出力させない。その他の動作は図３に示す装置と同様なので説明を省略する。
【００２３】
このように、フェイルセーフ回路２４が、ＴＳＣ３のテストスタート信号の入力時に、ＰＥ部２２のピンごとのフェイル信号を入力し、すべてがフェイルでないとき、割り込み信号をＴＳＣ３に出力するので、ＤＵＴ１ごとに、試験時間を増加させることなく、異常を発見できる。
【００２４】
なお、本発明はこれに限定されるものではなく、ＴＳＣ３がフェイルセーフクリア信号を出力して、フェイルセーフ回路２４をクリアにする構成を示したが、リセット信号を出力する構成にすれば、フェイルセーフクリア信号を出力する構成でなくともよい。この場合、論理和ゲート２４２は必要なくなる。
【００２５】
また、ピンエレクトロニクスとして、ＰＥ部２２、ＰＥカード２２０を示したが、少なくともドライバＤ、コンパレータＣ、判定回路２２３を有する構成であればよい。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したタイミングチャートである。
【図３】従来のＩＣテスタの構成を示した図である。
【図４】図３に示す装置の動作を示したタイミングチャートである。
【符号の説明】
【００２７】
１  ＤＵＴ
３  ＴＳＣ
２２  ＰＥ部
２２０  ＰＥカード
２４  フェイルセーフ回路
２４１  論理積ゲート
２４２  論理和ゲート
２４３  Ｄフリップフロップ
【図１】
2006064607.tif 000003
【図２】
2006064607.tif 000004
【図３】
2006064607.tif 000005
【図４】
2006064607.tif 000006